lib/Target/AMDGPU/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 def isCI : Predicate<"Subtarget->getGeneration() "
  10                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  11 def isCIOnly : Predicate<"Subtarget->getGeneration() =="
  12                          "AMDGPUSubtarget::SEA_ISLANDS">,
  13   AssemblerPredicate <"FeatureSeaIslands">;
  14 def isVI : Predicate <
  15   "Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS">,
  16   AssemblerPredicate<"FeatureGCN3Encoding">;
  17
  18 def DisableInst : Predicate <"false">, AssemblerPredicate<"FeatureDisable">;
  19
  20 class vop {
  21   field bits<9> SI3;
  22   field bits<10> VI3;
  23 }
  24
  25 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  26   field bits<8> SI = si;
  27   field bits<8> VI = vi;
  28
  29   field bits<9>  SI3 = {0, si{7-0}};
  30   field bits<10> VI3 = {0, 0, vi{7-0}};
  31 }
  32
  33 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  34   field bits<8> SI = si;
  35   field bits<8> VI = vi;
  36
  37   field bits<9>  SI3 = {1, 1, si{6-0}};
  38   field bits<10> VI3 = !add(0x140, vi);
  39 }
  40
  41 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  42   field bits<6> SI = si;
  43   field bits<6> VI = vi;
  44
  45   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  46   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  47 }
  48
  49 // Specify a VOP2 opcode for SI and VOP3 opcode for VI
  50 // that doesn't have VOP2 encoding on VI
  51 class vop23 <bits<6> si, bits<10> vi> : vop2 <si> {
  52   let VI3 = vi;
  53 }
  54
  55 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  56   let SI3 = si;
  57   let VI3 = vi;
  58 }
  59
  60 class sop1 <bits<8> si, bits<8> vi = si> {
  61   field bits<8> SI = si;
  62   field bits<8> VI = vi;
  63 }
  64
  65 class sop2 <bits<7> si, bits<7> vi = si> {
  66   field bits<7> SI = si;
  67   field bits<7> VI = vi;
  68 }
  69
  70 class sopk <bits<5> si, bits<5> vi = si> {
  71   field bits<5> SI = si;
  72   field bits<5> VI = vi;
  73 }
  74
  75 // Specify an SMRD opcode for SI and SMEM opcode for VI
  76
  77 // FIXME: This should really be bits<5> si, Tablegen crashes if
  78 // parameter default value is other parameter with different bit size
  79 class smrd<bits<8> si, bits<8> vi = si> {
  80   field bits<5> SI = si{4-0};
  81   field bits<8> VI = vi;
  82 }
  83
  84 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  85 // in AMDGPUInstrInfo.cpp
  86 def SISubtarget {
  87   int NONE = -1;
  88   int SI = 0;
  89   int VI = 1;
  90 }
  91
  92 //===----------------------------------------------------------------------===//
  93 // SI DAG Nodes
  94 //===----------------------------------------------------------------------===//
  95
  96 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  97   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  98                       [SDNPMayLoad, SDNPMemOperand]
  99 >;
 100
 101 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
 102   SDTypeProfile<0, 13,
 103     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
 104      SDTCisVT<1, iAny>,   // vdata(VGPR)
 105      SDTCisVT<2, i32>,    // num_channels(imm)
 106      SDTCisVT<3, i32>,    // vaddr(VGPR)
 107      SDTCisVT<4, i32>,    // soffset(SGPR)
 108      SDTCisVT<5, i32>,    // inst_offset(imm)
 109      SDTCisVT<6, i32>,    // dfmt(imm)
 110      SDTCisVT<7, i32>,    // nfmt(imm)
 111      SDTCisVT<8, i32>,    // offen(imm)
 112      SDTCisVT<9, i32>,    // idxen(imm)
 113      SDTCisVT<10, i32>,   // glc(imm)
 114      SDTCisVT<11, i32>,   // slc(imm)
 115      SDTCisVT<12, i32>    // tfe(imm)
 116     ]>,
 117   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
 118 >;
 119
 120 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
 121   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
 122                        SDTCisVT<3, i32>]>
 123 >;
 124
 125 class SDSample<string opcode> : SDNode <opcode,
 126   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 127                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 128 >;
 129
 130 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 131 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 132 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 133 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 134
 135 def SIconstdata_ptr : SDNode<
 136   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 137 >;
 138
 139 //===----------------------------------------------------------------------===//
 140 // SDNodes and PatFrag for local loads and stores to enable s_mov_b32 m0, -1
 141 // to be glued to the memory instructions.
 142 //===----------------------------------------------------------------------===//
 143
 144 def SIld_local : SDNode <"ISD::LOAD", SDTLoad,
 145   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 146 >;
 147
 148 def si_ld_local : PatFrag <(ops node:$ptr), (SIld_local node:$ptr), [{
 149   return isLocalLoad(cast<LoadSDNode>(N));
 150 }]>;
 151
 152 def si_load_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 153   return cast<LoadSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 154          cast<LoadSDNode>(N)->getExtensionType() == ISD::NON_EXTLOAD;
 155 }]>;
 156
 157 def si_load_local_align8 : Aligned8Bytes <
 158   (ops node:$ptr), (si_load_local node:$ptr)
 159 >;
 160
 161 def si_sextload_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 162   return cast<LoadSDNode>(N)->getExtensionType() == ISD::SEXTLOAD;
 163 }]>;
 164 def si_az_extload_local : AZExtLoadBase <si_ld_local>;
 165
 166 multiclass SIExtLoadLocal <PatFrag ld_node> {
 167
 168   def _i8 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 169                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i8;}]
 170   >;
 171
 172   def _i16 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 173                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i16;}]
 174   >;
 175 }
 176
 177 defm si_sextload_local : SIExtLoadLocal <si_sextload_local>;
 178 defm si_az_extload_local : SIExtLoadLocal <si_az_extload_local>;
 179
 180 def SIst_local : SDNode <"ISD::STORE", SDTStore,
 181   [SDNPHasChain, SDNPMayStore, SDNPMemOperand, SDNPInGlue]
 182 >;
 183
 184 def si_st_local : PatFrag <
 185   (ops node:$val, node:$ptr), (SIst_local node:$val, node:$ptr), [{
 186   return isLocalStore(cast<StoreSDNode>(N));
 187 }]>;
 188
 189 def si_store_local : PatFrag <
 190   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 191   return cast<StoreSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 192          !cast<StoreSDNode>(N)->isTruncatingStore();
 193 }]>;
 194
 195 def si_store_local_align8 : Aligned8Bytes <
 196   (ops node:$val, node:$ptr), (si_store_local node:$val, node:$ptr)
 197 >;
 198
 199 def si_truncstore_local : PatFrag <
 200   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 201   return cast<StoreSDNode>(N)->isTruncatingStore();
 202 }]>;
 203
 204 def si_truncstore_local_i8 : PatFrag <
 205   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 206   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i8;
 207 }]>;
 208
 209 def si_truncstore_local_i16 : PatFrag <
 210   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 211   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i16;
 212 }]>;
 213
 214 multiclass SIAtomicM0Glue2 <string op_name> {
 215
 216   def _glue : SDNode <"ISD::ATOMIC_"#op_name, SDTAtomic2,
 217     [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 218   >;
 219
 220   def _local : local_binary_atomic_op <!cast<SDNode>(NAME#"_glue")>;
 221 }
 222
 223 defm si_atomic_load_add : SIAtomicM0Glue2 <"LOAD_ADD">;
 224 defm si_atomic_load_and : SIAtomicM0Glue2 <"LOAD_AND">;
 225 defm si_atomic_load_min : SIAtomicM0Glue2 <"LOAD_MIN">;
 226 defm si_atomic_load_max : SIAtomicM0Glue2 <"LOAD_MAX">;
 227 defm si_atomic_load_or : SIAtomicM0Glue2 <"LOAD_OR">;
 228 defm si_atomic_load_sub : SIAtomicM0Glue2 <"LOAD_SUB">;
 229 defm si_atomic_load_xor : SIAtomicM0Glue2 <"LOAD_XOR">;
 230 defm si_atomic_load_umin : SIAtomicM0Glue2 <"LOAD_UMIN">;
 231 defm si_atomic_load_umax : SIAtomicM0Glue2 <"LOAD_UMAX">;
 232 defm si_atomic_swap : SIAtomicM0Glue2 <"SWAP">;
 233
 234 def si_atomic_cmp_swap_glue : SDNode <"ISD::ATOMIC_CMP_SWAP", SDTAtomic3,
 235   [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 236 >;
 237
 238 defm si_atomic_cmp_swap : AtomicCmpSwapLocal <si_atomic_cmp_swap_glue>;
 239
 240 // Transformation function, extract the lower 32bit of a 64bit immediate
 241 def LO32 : SDNodeXForm<imm, [{
 242   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, SDLoc(N),
 243                                    MVT::i32);
 244 }]>;
 245
 246 def LO32f : SDNodeXForm<fpimm, [{
 247   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 248   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 249 }]>;
 250
 251 // Transformation function, extract the upper 32bit of a 64bit immediate
 252 def HI32 : SDNodeXForm<imm, [{
 253   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, SDLoc(N), MVT::i32);
 254 }]>;
 255
 256 def HI32f : SDNodeXForm<fpimm, [{
 257   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 258   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), SDLoc(N),
 259                                      MVT::f32);
 260 }]>;
 261
 262 def IMM8bitDWORD : PatLeaf <(imm),
 263   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 264 >;
 265
 266 def as_dword_i32imm : SDNodeXForm<imm, [{
 267   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, SDLoc(N), MVT::i32);
 268 }]>;
 269
 270 def as_i1imm : SDNodeXForm<imm, [{
 271   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i1);
 272 }]>;
 273
 274 def as_i8imm : SDNodeXForm<imm, [{
 275   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i8);
 276 }]>;
 277
 278 def as_i16imm : SDNodeXForm<imm, [{
 279   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i16);
 280 }]>;
 281
 282 def as_i32imm: SDNodeXForm<imm, [{
 283   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i32);
 284 }]>;
 285
 286 def as_i64imm: SDNodeXForm<imm, [{
 287   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i64);
 288 }]>;
 289
 290 // Copied from the AArch64 backend:
 291 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 292 return CurDAG->getTargetConstant(
 293   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 294 }]>;
 295
 296 // Copied from the AArch64 backend:
 297 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 298 return CurDAG->getTargetConstant(
 299   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 300 }]>;
 301
 302 def IMM8bit : PatLeaf <(imm),
 303   [{return isUInt<8>(N->getZExtValue());}]
 304 >;
 305
 306 def IMM12bit : PatLeaf <(imm),
 307   [{return isUInt<12>(N->getZExtValue());}]
 308 >;
 309
 310 def IMM16bit : PatLeaf <(imm),
 311   [{return isUInt<16>(N->getZExtValue());}]
 312 >;
 313
 314 def IMM20bit : PatLeaf <(imm),
 315   [{return isUInt<20>(N->getZExtValue());}]
 316 >;
 317
 318 def IMM32bit : PatLeaf <(imm),
 319   [{return isUInt<32>(N->getZExtValue());}]
 320 >;
 321
 322 def mubuf_vaddr_offset : PatFrag<
 323   (ops node:$ptr, node:$offset, node:$imm_offset),
 324   (add (add node:$ptr, node:$offset), node:$imm_offset)
 325 >;
 326
 327 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 328   return isInlineImmediate(N);
 329 }]>;
 330
 331 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 332   return isInlineImmediate(N);
 333 }]>;
 334
 335 class SGPRImm <dag frag> : PatLeaf<frag, [{
 336   if (Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 337     return false;
 338   }
 339   const SIRegisterInfo *SIRI =
 340       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 341   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 342                                                 U != E; ++U) {
 343     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 344       return true;
 345     }
 346   }
 347   return false;
 348 }]>;
 349
 350 //===----------------------------------------------------------------------===//
 351 // Custom Operands
 352 //===----------------------------------------------------------------------===//
 353
 354 def FRAMEri32 : Operand<iPTR> {
 355   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 356 }
 357
 358 def SoppBrTarget : AsmOperandClass {
 359   let Name = "SoppBrTarget";
 360   let ParserMethod = "parseSOppBrTarget";
 361 }
 362
 363 def sopp_brtarget : Operand<OtherVT> {
 364   let EncoderMethod = "getSOPPBrEncoding";
 365   let OperandType = "OPERAND_PCREL";
 366   let ParserMatchClass = SoppBrTarget;
 367 }
 368
 369 include "SIInstrFormats.td"
 370 include "VIInstrFormats.td"
 371
 372 def MubufOffsetMatchClass : AsmOperandClass {
 373   let Name = "MubufOffset";
 374   let ParserMethod = "parseMubufOptionalOps";
 375   let RenderMethod = "addImmOperands";
 376 }
 377
 378 class DSOffsetBaseMatchClass <string parser> : AsmOperandClass {
 379   let Name = "DSOffset"#parser;
 380   let ParserMethod = parser;
 381   let RenderMethod = "addImmOperands";
 382   let PredicateMethod = "isDSOffset";
 383 }
 384
 385 def DSOffsetMatchClass : DSOffsetBaseMatchClass <"parseDSOptionalOps">;
 386 def DSOffsetGDSMatchClass : DSOffsetBaseMatchClass <"parseDSOffsetOptional">;
 387
 388 def DSOffset01MatchClass : AsmOperandClass {
 389   let Name = "DSOffset1";
 390   let ParserMethod = "parseDSOff01OptionalOps";
 391   let RenderMethod = "addImmOperands";
 392   let PredicateMethod = "isDSOffset01";
 393 }
 394
 395 class GDSBaseMatchClass <string parser> : AsmOperandClass {
 396   let Name = "GDS"#parser;
 397   let PredicateMethod = "isImm";
 398   let ParserMethod = parser;
 399   let RenderMethod = "addImmOperands";
 400 }
 401
 402 def GDSMatchClass : GDSBaseMatchClass <"parseDSOptionalOps">;
 403 def GDS01MatchClass : GDSBaseMatchClass <"parseDSOff01OptionalOps">;
 404
 405 class GLCBaseMatchClass <string parser> : AsmOperandClass {
 406   let Name = "GLC"#parser;
 407   let PredicateMethod = "isImm";
 408   let ParserMethod = parser;
 409   let RenderMethod = "addImmOperands";
 410 }
 411
 412 def GLCMubufMatchClass : GLCBaseMatchClass <"parseMubufOptionalOps">;
 413 def GLCFlatMatchClass : GLCBaseMatchClass <"parseFlatOptionalOps">;
 414
 415 class SLCBaseMatchClass <string parser> : AsmOperandClass {
 416   let Name = "SLC"#parser;
 417   let PredicateMethod = "isImm";
 418   let ParserMethod = parser;
 419   let RenderMethod = "addImmOperands";
 420 }
 421
 422 def SLCMubufMatchClass : SLCBaseMatchClass <"parseMubufOptionalOps">;
 423 def SLCFlatMatchClass : SLCBaseMatchClass <"parseFlatOptionalOps">;
 424 def SLCFlatAtomicMatchClass : SLCBaseMatchClass <"parseFlatAtomicOptionalOps">;
 425
 426 class TFEBaseMatchClass <string parser> : AsmOperandClass {
 427   let Name = "TFE"#parser;
 428   let PredicateMethod = "isImm";
 429   let ParserMethod = parser;
 430   let RenderMethod = "addImmOperands";
 431 }
 432
 433 def TFEMubufMatchClass : TFEBaseMatchClass <"parseMubufOptionalOps">;
 434 def TFEFlatMatchClass : TFEBaseMatchClass <"parseFlatOptionalOps">;
 435 def TFEFlatAtomicMatchClass : TFEBaseMatchClass <"parseFlatAtomicOptionalOps">;
 436
 437 def OModMatchClass : AsmOperandClass {
 438   let Name = "OMod";
 439   let PredicateMethod = "isImm";
 440   let ParserMethod = "parseVOP3OptionalOps";
 441   let RenderMethod = "addImmOperands";
 442 }
 443
 444 def ClampMatchClass : AsmOperandClass {
 445   let Name = "Clamp";
 446   let PredicateMethod = "isImm";
 447   let ParserMethod = "parseVOP3OptionalOps";
 448   let RenderMethod = "addImmOperands";
 449 }
 450
 451 class SMRDOffsetBaseMatchClass <string predicate> : AsmOperandClass {
 452   let Name = "SMRDOffset"#predicate;
 453   let PredicateMethod = predicate;
 454   let RenderMethod = "addImmOperands";
 455 }
 456
 457 def SMRDOffsetMatchClass : SMRDOffsetBaseMatchClass <"isSMRDOffset">;
 458 def SMRDLiteralOffsetMatchClass : SMRDOffsetBaseMatchClass <
 459   "isSMRDLiteralOffset"
 460 >;
 461
 462 let OperandType = "OPERAND_IMMEDIATE" in {
 463
 464 def offen : Operand<i1> {
 465   let PrintMethod = "printOffen";
 466 }
 467 def idxen : Operand<i1> {
 468   let PrintMethod = "printIdxen";
 469 }
 470 def addr64 : Operand<i1> {
 471   let PrintMethod = "printAddr64";
 472 }
 473 def mbuf_offset : Operand<i16> {
 474   let PrintMethod = "printMBUFOffset";
 475   let ParserMatchClass = MubufOffsetMatchClass;
 476 }
 477 class ds_offset_base <AsmOperandClass mc> : Operand<i16> {
 478   let PrintMethod = "printDSOffset";
 479   let ParserMatchClass = mc;
 480 }
 481 def ds_offset : ds_offset_base <DSOffsetMatchClass>;
 482 def ds_offset_gds : ds_offset_base <DSOffsetGDSMatchClass>;
 483
 484 def ds_offset0 : Operand<i8> {
 485   let PrintMethod = "printDSOffset0";
 486   let ParserMatchClass = DSOffset01MatchClass;
 487 }
 488 def ds_offset1 : Operand<i8> {
 489   let PrintMethod = "printDSOffset1";
 490   let ParserMatchClass = DSOffset01MatchClass;
 491 }
 492 class gds_base <AsmOperandClass mc> : Operand <i1> {
 493   let PrintMethod = "printGDS";
 494   let ParserMatchClass = mc;
 495 }
 496 def gds : gds_base <GDSMatchClass>;
 497
 498 def gds01 : gds_base <GDS01MatchClass>;
 499
 500 class glc_base <AsmOperandClass mc> : Operand <i1> {
 501   let PrintMethod = "printGLC";
 502   let ParserMatchClass = mc;
 503 }
 504
 505 def glc : glc_base <GLCMubufMatchClass>;
 506 def glc_flat : glc_base <GLCFlatMatchClass>;
 507
 508 class slc_base <AsmOperandClass mc> : Operand <i1> {
 509   let PrintMethod = "printSLC";
 510   let ParserMatchClass = mc;
 511 }
 512
 513 def slc : slc_base <SLCMubufMatchClass>;
 514 def slc_flat : slc_base <SLCFlatMatchClass>;
 515 def slc_flat_atomic : slc_base <SLCFlatAtomicMatchClass>;
 516
 517 class tfe_base <AsmOperandClass mc> : Operand <i1> {
 518   let PrintMethod = "printTFE";
 519   let ParserMatchClass = mc;
 520 }
 521
 522 def tfe : tfe_base <TFEMubufMatchClass>;
 523 def tfe_flat : tfe_base <TFEFlatMatchClass>;
 524 def tfe_flat_atomic : tfe_base <TFEFlatAtomicMatchClass>;
 525
 526 def omod : Operand <i32> {
 527   let PrintMethod = "printOModSI";
 528   let ParserMatchClass = OModMatchClass;
 529 }
 530
 531 def ClampMod : Operand <i1> {
 532   let PrintMethod = "printClampSI";
 533   let ParserMatchClass = ClampMatchClass;
 534 }
 535
 536 def smrd_offset : Operand <i32> {
 537   let PrintMethod = "printU32ImmOperand";
 538   let ParserMatchClass = SMRDOffsetMatchClass;
 539 }
 540
 541 def smrd_literal_offset : Operand <i32> {
 542   let PrintMethod = "printU32ImmOperand";
 543   let ParserMatchClass = SMRDLiteralOffsetMatchClass;
 544 }
 545
 546 } // End OperandType = "OPERAND_IMMEDIATE"
 547
 548 def VOPDstS64 : VOPDstOperand <SReg_64>;
 549
 550 //===----------------------------------------------------------------------===//
 551 // Complex patterns
 552 //===----------------------------------------------------------------------===//
 553
 554 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 555 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 556
 557 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 558 def MUBUFAddr64 : ComplexPattern<i64, 7, "SelectMUBUFAddr64">;
 559 def MUBUFAddr64Atomic : ComplexPattern<i64, 5, "SelectMUBUFAddr64">;
 560 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 561 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 562 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 563
 564 def SMRDImm   : ComplexPattern<i64, 2, "SelectSMRDImm">;
 565 def SMRDImm32 : ComplexPattern<i64, 2, "SelectSMRDImm32">;
 566 def SMRDSgpr  : ComplexPattern<i64, 2, "SelectSMRDSgpr">;
 567 def SMRDBufferImm   : ComplexPattern<i32, 1, "SelectSMRDBufferImm">;
 568 def SMRDBufferImm32 : ComplexPattern<i32, 1, "SelectSMRDBufferImm32">;
 569 def SMRDBufferSgpr  : ComplexPattern<i32, 1, "SelectSMRDBufferSgpr">;
 570
 571 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 572 def VOP3NoMods0 : ComplexPattern<untyped, 4, "SelectVOP3NoMods0">;
 573 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 574 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 575 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 576 def VOP3NoMods : ComplexPattern<untyped, 2, "SelectVOP3NoMods">;
 577
 578 //===----------------------------------------------------------------------===//
 579 // SI assembler operands
 580 //===----------------------------------------------------------------------===//
 581
 582 def SIOperand {
 583   int ZERO = 0x80;
 584   int VCC = 0x6A;
 585   int FLAT_SCR = 0x68;
 586 }
 587
 588 def SRCMODS {
 589   int NONE = 0;
 590   int NEG = 1;
 591 }
 592
 593 def DSTCLAMP {
 594   int NONE = 0;
 595 }
 596
 597 def DSTOMOD {
 598   int NONE = 0;
 599 }
 600
 601 //===----------------------------------------------------------------------===//
 602 //
 603 // SI Instruction multiclass helpers.
 604 //
 605 // Instructions with _32 take 32-bit operands.
 606 // Instructions with _64 take 64-bit operands.
 607 //
 608 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 609 // encoding is the standard encoding, but instruction that make use of
 610 // any of the instruction modifiers must use the 64-bit encoding.
 611 //
 612 // Instructions with _e32 use the 32-bit encoding.
 613 // Instructions with _e64 use the 64-bit encoding.
 614 //
 615 //===----------------------------------------------------------------------===//
 616
 617 class SIMCInstr <string pseudo, int subtarget> {
 618   string PseudoInstr = pseudo;
 619   int Subtarget = subtarget;
 620 }
 621
 622 //===----------------------------------------------------------------------===//
 623 // EXP classes
 624 //===----------------------------------------------------------------------===//
 625
 626 class EXPCommon : InstSI<
 627   (outs),
 628   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 629        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 630   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 631   [] > {
 632
 633   let EXP_CNT = 1;
 634   let Uses = [EXEC];
 635 }
 636
 637 multiclass EXP_m {
 638
 639   let isPseudo = 1, isCodeGenOnly = 1 in {
 640     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 641   }
 642
 643   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 644
 645   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 646 }
 647
 648 //===----------------------------------------------------------------------===//
 649 // Scalar classes
 650 //===----------------------------------------------------------------------===//
 651
 652 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 653   SOP1 <outs, ins, "", pattern>,
 654   SIMCInstr<opName, SISubtarget.NONE> {
 655   let isPseudo = 1;
 656   let isCodeGenOnly = 1;
 657 }
 658
 659 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm> :
 660   SOP1 <outs, ins, asm, []>,
 661   SOP1e <op.SI>,
 662   SIMCInstr<opName, SISubtarget.SI> {
 663   let isCodeGenOnly = 0;
 664   let AssemblerPredicates = [isSICI];
 665 }
 666
 667 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm> :
 668   SOP1 <outs, ins, asm, []>,
 669   SOP1e <op.VI>,
 670   SIMCInstr<opName, SISubtarget.VI> {
 671   let isCodeGenOnly = 0;
 672   let AssemblerPredicates = [isVI];
 673 }
 674
 675 multiclass SOP1_m <sop1 op, string opName, dag outs, dag ins, string asm,
 676                    list<dag> pattern> {
 677
 678   def "" : SOP1_Pseudo <opName, outs, ins, pattern>;
 679
 680   def _si : SOP1_Real_si <op, opName, outs, ins, asm>;
 681
 682   def _vi : SOP1_Real_vi <op, opName, outs, ins, asm>;
 683
 684 }
 685
 686 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 687     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 688     opName#" $dst, $src0", pattern
 689 >;
 690
 691 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 692     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 693     opName#" $dst, $src0", pattern
 694 >;
 695
 696 // no input, 64-bit output.
 697 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 698   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 699
 700   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 701     opName#" $dst"> {
 702     let ssrc0 = 0;
 703   }
 704
 705   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 706     opName#" $dst"> {
 707     let ssrc0 = 0;
 708   }
 709 }
 710
 711 // 64-bit input, no output
 712 multiclass SOP1_1 <sop1 op, string opName, list<dag> pattern> {
 713   def "" : SOP1_Pseudo <opName, (outs), (ins SReg_64:$src0), pattern>;
 714
 715   def _si : SOP1_Real_si <op, opName, (outs), (ins SReg_64:$src0),
 716     opName#" $src0"> {
 717     let sdst = 0;
 718   }
 719
 720   def _vi : SOP1_Real_vi <op, opName, (outs), (ins SReg_64:$src0),
 721     opName#" $src0"> {
 722     let sdst = 0;
 723   }
 724 }
 725
 726 // 64-bit input, 32-bit output.
 727 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 728     op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 729     opName#" $dst, $src0", pattern
 730 >;
 731
 732 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 733   SOP2<outs, ins, "", pattern>,
 734   SIMCInstr<opName, SISubtarget.NONE> {
 735   let isPseudo = 1;
 736   let isCodeGenOnly = 1;
 737   let Size = 4;
 738
 739   // Pseudo instructions have no encodings, but adding this field here allows
 740   // us to do:
 741   // let sdst = xxx in {
 742   // for multiclasses that include both real and pseudo instructions.
 743   field bits<7> sdst = 0;
 744 }
 745
 746 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm> :
 747   SOP2<outs, ins, asm, []>,
 748   SOP2e<op.SI>,
 749   SIMCInstr<opName, SISubtarget.SI> {
 750   let AssemblerPredicates = [isSICI];
 751 }
 752
 753 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm> :
 754   SOP2<outs, ins, asm, []>,
 755   SOP2e<op.VI>,
 756   SIMCInstr<opName, SISubtarget.VI> {
 757   let AssemblerPredicates = [isVI];
 758 }
 759
 760 multiclass SOP2_m <sop2 op, string opName, dag outs, dag ins, string asm,
 761                    list<dag> pattern> {
 762
 763   def "" : SOP2_Pseudo <opName, outs, ins, pattern>;
 764
 765   def _si : SOP2_Real_si <op, opName, outs, ins, asm>;
 766
 767   def _vi : SOP2_Real_vi <op, opName, outs, ins, asm>;
 768
 769 }
 770
 771 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 772     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0, SSrc_32:$src1),
 773     opName#" $dst, $src0, $src1", pattern
 774 >;
 775
 776 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 777     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_64:$src1),
 778     opName#" $dst, $src0, $src1", pattern
 779 >;
 780
 781 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 782     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_32:$src1),
 783     opName#" $dst, $src0, $src1", pattern
 784 >;
 785
 786 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 787                     string opName, PatLeaf cond> : SOPC <
 788   op, (outs), (ins rc:$src0, rc:$src1),
 789   opName#" $src0, $src1", []> {
 790   let Defs = [SCC];
 791 }
 792
 793 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 794   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 795
 796 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 797   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 798
 799 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 800   SOPK <outs, ins, "", pattern>,
 801   SIMCInstr<opName, SISubtarget.NONE> {
 802   let isPseudo = 1;
 803   let isCodeGenOnly = 1;
 804 }
 805
 806 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm> :
 807   SOPK <outs, ins, asm, []>,
 808   SOPKe <op.SI>,
 809   SIMCInstr<opName, SISubtarget.SI> {
 810   let AssemblerPredicates = [isSICI];
 811   let isCodeGenOnly = 0;
 812 }
 813
 814 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm> :
 815   SOPK <outs, ins, asm, []>,
 816   SOPKe <op.VI>,
 817   SIMCInstr<opName, SISubtarget.VI> {
 818   let AssemblerPredicates = [isVI];
 819   let isCodeGenOnly = 0;
 820 }
 821
 822 multiclass SOPK_m <sopk op, string opName, dag outs, dag ins, string opAsm,
 823                    string asm = opName#opAsm> {
 824   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 825
 826   def _si : SOPK_Real_si <op, opName, outs, ins, asm>;
 827
 828   def _vi : SOPK_Real_vi <op, opName, outs, ins, asm>;
 829
 830 }
 831
 832 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 833   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 834     pattern>;
 835
 836   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 837     opName#" $dst, $src0">;
 838
 839   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 840     opName#" $dst, $src0">;
 841 }
 842
 843 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 844   def "" : SOPK_Pseudo <opName, (outs),
 845     (ins SReg_32:$src0, u16imm:$src1), pattern> {
 846     let Defs = [SCC];
 847   }
 848
 849
 850   def _si : SOPK_Real_si <op, opName, (outs),
 851     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 852     let Defs = [SCC];
 853   }
 854
 855   def _vi : SOPK_Real_vi <op, opName, (outs),
 856     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 857     let Defs = [SCC];
 858   }
 859 }
 860
 861 multiclass SOPK_32TIE <sopk op, string opName, list<dag> pattern> : SOPK_m <
 862   op, opName, (outs SReg_32:$sdst), (ins SReg_32:$src0, u16imm:$simm16),
 863   " $sdst, $simm16"
 864 >;
 865
 866 multiclass SOPK_IMM32 <sopk op, string opName, dag outs, dag ins,
 867                        string argAsm, string asm = opName#argAsm> {
 868
 869   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 870
 871   def _si : SOPK <outs, ins, asm, []>,
 872             SOPK64e <op.SI>,
 873             SIMCInstr<opName, SISubtarget.SI> {
 874               let AssemblerPredicates = [isSICI];
 875               let isCodeGenOnly = 0;
 876             }
 877
 878   def _vi : SOPK <outs, ins, asm, []>,
 879             SOPK64e <op.VI>,
 880             SIMCInstr<opName, SISubtarget.VI> {
 881               let AssemblerPredicates = [isVI];
 882               let isCodeGenOnly = 0;
 883             }
 884 }
 885 //===----------------------------------------------------------------------===//
 886 // SMRD classes
 887 //===----------------------------------------------------------------------===//
 888
 889 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 890   SMRD <outs, ins, "", pattern>,
 891   SIMCInstr<opName, SISubtarget.NONE> {
 892   let isPseudo = 1;
 893   let isCodeGenOnly = 1;
 894 }
 895
 896 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 897                     string asm> :
 898   SMRD <outs, ins, asm, []>,
 899   SMRDe <op, imm>,
 900   SIMCInstr<opName, SISubtarget.SI> {
 901   let AssemblerPredicates = [isSICI];
 902 }
 903
 904 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 905                     string asm, list<dag> pattern = []> :
 906   SMRD <outs, ins, asm, pattern>,
 907   SMEMe_vi <op, imm>,
 908   SIMCInstr<opName, SISubtarget.VI> {
 909   let AssemblerPredicates = [isVI];
 910 }
 911
 912 multiclass SMRD_m <smrd op, string opName, bit imm, dag outs, dag ins,
 913                    string asm, list<dag> pattern> {
 914
 915   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 916
 917   def _si : SMRD_Real_si <op.SI, opName, imm, outs, ins, asm>;
 918
 919   // glc is only applicable to scalar stores, which are not yet
 920   // implemented.
 921   let glc = 0 in {
 922     def _vi : SMRD_Real_vi <op.VI, opName, imm, outs, ins, asm>;
 923   }
 924 }
 925
 926 multiclass SMRD_Inval <smrd op, string opName,
 927                        SDPatternOperator node> {
 928   let hasSideEffects = 1, mayStore = 1 in {
 929     def "" : SMRD_Pseudo <opName, (outs), (ins), [(node)]>;
 930
 931     let sbase = 0, offset = 0 in {
 932       let sdst = 0 in {
 933         def _si : SMRD_Real_si <op.SI, opName, 0, (outs), (ins), opName>;
 934       }
 935
 936       let glc = 0, sdata = 0 in {
 937         def _vi : SMRD_Real_vi <op.VI, opName, 0, (outs), (ins), opName>;
 938       }
 939     }
 940   }
 941 }
 942
 943 class SMEM_Inval <bits<8> op, string opName, SDPatternOperator node> :
 944   SMRD_Real_vi<op, opName, 0, (outs), (ins), opName, [(node)]> {
 945   let hasSideEffects = 1;
 946   let mayStore = 1;
 947   let sbase = 0;
 948   let sdata = 0;
 949   let glc = 0;
 950   let offset = 0;
 951 }
 952
 953 multiclass SMRD_Helper <smrd op, string opName, RegisterClass baseClass,
 954                         RegisterClass dstClass> {
 955   defm _IMM : SMRD_m <
 956     op, opName#"_IMM", 1, (outs dstClass:$dst),
 957     (ins baseClass:$sbase, smrd_offset:$offset),
 958     opName#" $dst, $sbase, $offset", []
 959   >;
 960
 961   def _IMM_ci : SMRD <
 962     (outs dstClass:$dst), (ins baseClass:$sbase, smrd_literal_offset:$offset),
 963     opName#" $dst, $sbase, $offset", []>, SMRD_IMMe_ci <op.SI> {
 964     let AssemblerPredicates = [isCIOnly];
 965   }
 966
 967   defm _SGPR : SMRD_m <
 968     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 969     (ins baseClass:$sbase, SReg_32:$soff),
 970     opName#" $dst, $sbase, $soff", []
 971   >;
 972 }
 973
 974 //===----------------------------------------------------------------------===//
 975 // Vector ALU classes
 976 //===----------------------------------------------------------------------===//
 977
 978 // This must always be right before the operand being input modified.
 979 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 980   let PrintMethod = "printOperandAndMods";
 981 }
 982
 983 def InputModsMatchClass : AsmOperandClass {
 984   let Name = "RegWithInputMods";
 985 }
 986
 987 def InputModsNoDefault : Operand <i32> {
 988   let PrintMethod = "printOperandAndMods";
 989   let ParserMatchClass = InputModsMatchClass;
 990 }
 991
 992 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 993   int ret =
 994     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 995          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 996                                               3)); // VOP3
 997 }
 998
 999 // Returns the register class to use for the destination of VOP[123C]
1000 // instructions for the given VT.
1001 class getVALUDstForVT<ValueType VT> {
1002   RegisterOperand ret = !if(!eq(VT.Size, 32), VOPDstOperand<VGPR_32>,
1003                           !if(!eq(VT.Size, 64), VOPDstOperand<VReg_64>,
1004                             !if(!eq(VT.Size, 16), VOPDstOperand<VGPR_32>,
1005                             VOPDstOperand<SReg_64>))); // else VT == i1
1006 }
1007
1008 // Returns the register class to use for source 0 of VOP[12C]
1009 // instructions for the given VT.
1010 class getVOPSrc0ForVT<ValueType VT> {
1011   RegisterOperand ret = !if(!eq(VT.Size, 64), VSrc_64, VSrc_32);
1012 }
1013
1014 // Returns the register class to use for source 1 of VOP[12C] for the
1015 // given VT.
1016 class getVOPSrc1ForVT<ValueType VT> {
1017   RegisterClass ret = !if(!eq(VT.Size, 64), VReg_64, VGPR_32);
1018 }
1019
1020 // Returns the register class to use for sources of VOP3 instructions for the
1021 // given VT.
1022 class getVOP3SrcForVT<ValueType VT> {
1023   RegisterOperand ret =
1024   !if(!eq(VT.Size, 64),
1025       VCSrc_64,
1026       !if(!eq(VT.Value, i1.Value),
1027           SCSrc_64,
1028           VCSrc_32
1029        )
1030     );
1031 }
1032
1033 // Returns 1 if the source arguments have modifiers, 0 if they do not.
1034 // XXX - do f16 instructions?
1035 class hasModifiers<ValueType SrcVT> {
1036   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
1037             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
1038 }
1039
1040 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
1041 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
1042   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
1043             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
1044                                     (ins)));
1045 }
1046
1047 // Returns the input arguments for VOP3 instructions for the given SrcVT.
1048 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
1049                 RegisterOperand Src2RC, int NumSrcArgs,
1050                 bit HasModifiers> {
1051
1052   dag ret =
1053     !if (!eq(NumSrcArgs, 1),
1054       !if (!eq(HasModifiers, 1),
1055         // VOP1 with modifiers
1056         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1057              ClampMod:$clamp, omod:$omod)
1058       /* else */,
1059         // VOP1 without modifiers
1060         (ins Src0RC:$src0)
1061       /* endif */ ),
1062     !if (!eq(NumSrcArgs, 2),
1063       !if (!eq(HasModifiers, 1),
1064         // VOP 2 with modifiers
1065         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1066              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1067              ClampMod:$clamp, omod:$omod)
1068       /* else */,
1069         // VOP2 without modifiers
1070         (ins Src0RC:$src0, Src1RC:$src1)
1071       /* endif */ )
1072     /* NumSrcArgs == 3 */,
1073       !if (!eq(HasModifiers, 1),
1074         // VOP3 with modifiers
1075         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1076              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1077              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
1078              ClampMod:$clamp, omod:$omod)
1079       /* else */,
1080         // VOP3 without modifiers
1081         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
1082       /* endif */ )));
1083 }
1084
1085 // Returns the assembly string for the inputs and outputs of a VOP[12C]
1086 // instruction.  This does not add the _e32 suffix, so it can be reused
1087 // by getAsm64.
1088 class getAsm32 <int NumSrcArgs> {
1089   string src1 = ", $src1";
1090   string src2 = ", $src2";
1091   string ret = "$dst, $src0"#
1092                !if(!eq(NumSrcArgs, 1), "", src1)#
1093                !if(!eq(NumSrcArgs, 3), src2, "");
1094 }
1095
1096 // Returns the assembly string for the inputs and outputs of a VOP3
1097 // instruction.
1098 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
1099   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
1100   string src1 = !if(!eq(NumSrcArgs, 1), "",
1101                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
1102                                            " $src1_modifiers,"));
1103   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
1104   string ret =
1105   !if(!eq(HasModifiers, 0),
1106       getAsm32<NumSrcArgs>.ret,
1107       "$dst, "#src0#src1#src2#"$clamp"#"$omod");
1108 }
1109
1110 class VOPProfile <list<ValueType> _ArgVT> {
1111
1112   field list<ValueType> ArgVT = _ArgVT;
1113
1114   field ValueType DstVT = ArgVT[0];
1115   field ValueType Src0VT = ArgVT[1];
1116   field ValueType Src1VT = ArgVT[2];
1117   field ValueType Src2VT = ArgVT[3];
1118   field RegisterOperand DstRC = getVALUDstForVT<DstVT>.ret;
1119   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
1120   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
1121   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
1122   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
1123   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
1124
1125   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
1126   field bit HasModifiers = hasModifiers<Src0VT>.ret;
1127
1128   field dag Outs = (outs DstRC:$dst);
1129
1130   // VOP3b instructions are a special case with a second explicit
1131   // output. This is manually overridden for them.
1132   field dag Outs32 = Outs;
1133   field dag Outs64 = Outs;
1134
1135   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
1136   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
1137                              HasModifiers>.ret;
1138
1139   field string Asm32 = getAsm32<NumSrcArgs>.ret;
1140   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
1141 }
1142
1143 // FIXME: I think these F16/I16 profiles will need to use f16/i16 types in order
1144 //        for the instruction patterns to work.
1145 def VOP_F16_F16 : VOPProfile <[f16, f16, untyped, untyped]>;
1146 def VOP_F16_I16 : VOPProfile <[f16, i32, untyped, untyped]>;
1147 def VOP_I16_F16 : VOPProfile <[i32, f16, untyped, untyped]>;
1148
1149 def VOP_F16_F16_F16 : VOPProfile <[f16, f16, f16, untyped]>;
1150 def VOP_F16_F16_I16 : VOPProfile <[f16, f16, i32, untyped]>;
1151 def VOP_I16_I16_I16 : VOPProfile <[i32, i32, i32, untyped]>;
1152
1153 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
1154 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
1155 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
1156 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
1157 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
1158 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
1159 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
1160 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
1161 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
1162
1163 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
1164 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
1165 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
1166 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
1167 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
1168 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
1169 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
1170
1171 // Write out to vcc or arbitrary SGPR.
1172 def VOP2b_I32_I1_I32_I32 : VOPProfile<[i32, i32, i32, untyped]> {
1173   let Asm32 = "$dst, vcc, $src0, $src1";
1174   let Asm64 = "$dst, $sdst, $src0, $src1";
1175   let Outs32 = (outs DstRC:$dst);
1176   let Outs64 = (outs DstRC:$dst, SReg_64:$sdst);
1177 }
1178
1179 // Write out to vcc or arbitrary SGPR and read in from vcc or
1180 // arbitrary SGPR.
1181 def VOP2b_I32_I1_I32_I32_I1 : VOPProfile<[i32, i32, i32, i1]> {
1182   let Src0RC32 = VCSrc_32;
1183   let Asm32 = "$dst, vcc, $src0, $src1, vcc";
1184   let Asm64 = "$dst, $sdst, $src0, $src1, $src2";
1185   let Outs32 = (outs DstRC:$dst);
1186   let Outs64 = (outs DstRC:$dst, SReg_64:$sdst);
1187
1188   // Suppress src2 implied by type since the 32-bit encoding uses an
1189   // implicit VCC use.
1190   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
1191 }
1192
1193 // VOPC instructions are a special case because for the 32-bit
1194 // encoding, we want to display the implicit vcc write as if it were
1195 // an explicit $dst.
1196 class VOPC_Profile<ValueType vt0, ValueType vt1 = vt0> : VOPProfile <[i1, vt0, vt1, untyped]> {
1197   let Asm32 = "vcc, $src0, $src1";
1198 }
1199
1200 class VOPC_Class_Profile<ValueType vt> : VOPC_Profile<vt, i32> {
1201   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
1202   let Asm64 = "$dst, $src0_modifiers, $src1";
1203 }
1204
1205 def VOPC_I1_F32_F32 : VOPC_Profile<f32>;
1206 def VOPC_I1_F64_F64 : VOPC_Profile<f64>;
1207 def VOPC_I1_I32_I32 : VOPC_Profile<i32>;
1208 def VOPC_I1_I64_I64 : VOPC_Profile<i64>;
1209
1210 def VOPC_I1_F32_I32 : VOPC_Class_Profile<f32>;
1211 def VOPC_I1_F64_I32 : VOPC_Class_Profile<f64>;
1212
1213 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
1214 def VOP_I64_I32_I64 : VOPProfile <[i64, i32, i64, untyped]>;
1215 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
1216 def VOP_CNDMASK : VOPProfile <[i32, i32, i32, untyped]> {
1217   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
1218   let Ins64 = (ins Src0RC64:$src0, Src1RC64:$src1, SSrc_64:$src2);
1219   let Asm64 = "$dst, $src0, $src1, $src2";
1220 }
1221
1222 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
1223 def VOP_MADK : VOPProfile <[f32, f32, f32, f32]> {
1224   field dag Ins = (ins VCSrc_32:$src0, VGPR_32:$vsrc1, u32imm:$src2);
1225   field string Asm = "$dst, $src0, $vsrc1, $src2";
1226 }
1227 def VOP_MAC : VOPProfile <[f32, f32, f32, f32]> {
1228   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VGPR_32:$src2);
1229   let Ins64 = getIns64<Src0RC64, Src1RC64, RegisterOperand<VGPR_32>, 3,
1230                              HasModifiers>.ret;
1231   let Asm32 = getAsm32<2>.ret;
1232   let Asm64 = getAsm64<2, HasModifiers>.ret;
1233 }
1234 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
1235 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
1236 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
1237
1238 class SIInstAlias <string asm, dag result> : InstAlias <asm, result>,
1239                                              PredicateControl {
1240   field bit isCompare;
1241   field bit isCommutable;
1242 }
1243
1244 class VOP <string opName> {
1245   string OpName = opName;
1246 }
1247
1248 class VOP2_REV <string revOp, bit isOrig> {
1249   string RevOp = revOp;
1250   bit IsOrig = isOrig;
1251 }
1252
1253 class AtomicNoRet <string noRetOp, bit isRet> {
1254   string NoRetOp = noRetOp;
1255   bit IsRet = isRet;
1256 }
1257
1258 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1259   VOP1Common <outs, ins, "", pattern>,
1260   VOP <opName>,
1261   SIMCInstr <opName#"_e32", SISubtarget.NONE>,
1262   MnemonicAlias<opName#"_e32", opName> {
1263   let isPseudo = 1;
1264   let isCodeGenOnly = 1;
1265
1266   field bits<8> vdst;
1267   field bits<9> src0;
1268 }
1269
1270 class VOP1_Real_si <string opName, vop1 op, dag outs, dag ins, string asm> :
1271   VOP1<op.SI, outs, ins, asm, []>,
1272   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1273   let AssemblerPredicate = SIAssemblerPredicate;
1274 }
1275
1276 class VOP1_Real_vi <string opName, vop1 op, dag outs, dag ins, string asm> :
1277   VOP1<op.VI, outs, ins, asm, []>,
1278   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1279   let AssemblerPredicates = [isVI];
1280 }
1281
1282 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1283                    string opName> {
1284   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1285
1286   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1287
1288   def _vi : VOP1_Real_vi <opName, op, outs, ins, asm>;
1289 }
1290
1291 multiclass VOP1SI_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1292                    string opName> {
1293   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1294
1295   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1296 }
1297
1298 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1299   VOP2Common <outs, ins, "", pattern>,
1300   VOP <opName>,
1301   SIMCInstr<opName#"_e32", SISubtarget.NONE>,
1302   MnemonicAlias<opName#"_e32", opName> {
1303   let isPseudo = 1;
1304   let isCodeGenOnly = 1;
1305 }
1306
1307 class VOP2_Real_si <string opName, vop2 op, dag outs, dag ins, string asm> :
1308   VOP2 <op.SI, outs, ins, opName#asm, []>,
1309   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1310   let AssemblerPredicates = [isSICI];
1311 }
1312
1313 class VOP2_Real_vi <string opName, vop2 op, dag outs, dag ins, string asm> :
1314   VOP2 <op.VI, outs, ins, opName#asm, []>,
1315   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1316   let AssemblerPredicates = [isVI];
1317 }
1318
1319 multiclass VOP2SI_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1320                      string opName, string revOp> {
1321   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1322            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1323
1324   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1325 }
1326
1327 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1328                    string opName, string revOp> {
1329   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1330            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1331
1332   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1333
1334   def _vi : VOP2_Real_vi <opName, op, outs, ins, asm>;
1335
1336 }
1337
1338 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
1339
1340   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
1341   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
1342   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ?, 0), 0);
1343   bits<2> omod = !if(HasModifiers, ?, 0);
1344   bits<1> clamp = !if(HasModifiers, ?, 0);
1345   bits<9> src1 = !if(HasSrc1, ?, 0);
1346   bits<9> src2 = !if(HasSrc2, ?, 0);
1347 }
1348
1349 class VOP3DisableModFields <bit HasSrc0Mods,
1350                             bit HasSrc1Mods = 0,
1351                             bit HasSrc2Mods = 0,
1352                             bit HasOutputMods = 0> {
1353   bits<2> src0_modifiers = !if(HasSrc0Mods, ?, 0);
1354   bits<2> src1_modifiers = !if(HasSrc1Mods, ?, 0);
1355   bits<2> src2_modifiers = !if(HasSrc2Mods, ?, 0);
1356   bits<2> omod = !if(HasOutputMods, ?, 0);
1357   bits<1> clamp = !if(HasOutputMods, ?, 0);
1358 }
1359
1360 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1361   VOP3Common <outs, ins, "", pattern>,
1362   VOP <opName>,
1363   SIMCInstr<opName#"_e64", SISubtarget.NONE>,
1364   MnemonicAlias<opName#"_e64", opName> {
1365   let isPseudo = 1;
1366   let isCodeGenOnly = 1;
1367 }
1368
1369 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1370   VOP3Common <outs, ins, asm, []>,
1371   VOP3e <op>,
1372   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1373   let AssemblerPredicates = [isSICI];
1374 }
1375
1376 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1377   VOP3Common <outs, ins, asm, []>,
1378   VOP3e_vi <op>,
1379   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1380   let AssemblerPredicates = [isVI];
1381 }
1382
1383 class VOP3b_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1384   VOP3Common <outs, ins, asm, []>,
1385   VOP3be <op>,
1386   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1387   let AssemblerPredicates = [isSICI];
1388 }
1389
1390 class VOP3b_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1391   VOP3Common <outs, ins, asm, []>,
1392   VOP3be_vi <op>,
1393   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1394   let AssemblerPredicates = [isVI];
1395 }
1396
1397 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1398                    string opName, int NumSrcArgs, bit HasMods = 1> {
1399
1400   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1401
1402   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1403             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1404                               !if(!eq(NumSrcArgs, 2), 0, 1),
1405                               HasMods>;
1406   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1407             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1408                               !if(!eq(NumSrcArgs, 2), 0, 1),
1409                               HasMods>;
1410 }
1411
1412 // VOP3_m without source modifiers
1413 multiclass VOP3_m_nomods <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1414                    string opName, int NumSrcArgs, bit HasMods = 1> {
1415
1416   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1417
1418   let src0_modifiers = 0,
1419       src1_modifiers = 0,
1420       src2_modifiers = 0,
1421       clamp = 0,
1422       omod = 0 in {
1423     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
1424     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
1425   }
1426 }
1427
1428 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
1429                      list<dag> pattern, string opName, bit HasMods = 1> {
1430
1431   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1432
1433   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1434             VOP3DisableFields<0, 0, HasMods>;
1435
1436   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1437             VOP3DisableFields<0, 0, HasMods>;
1438 }
1439
1440 multiclass VOP3SI_1_m <vop op, dag outs, dag ins, string asm,
1441                      list<dag> pattern, string opName, bit HasMods = 1> {
1442
1443   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1444
1445   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1446             VOP3DisableFields<0, 0, HasMods>;
1447   // No VI instruction. This class is for SI only.
1448 }
1449
1450 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
1451                      list<dag> pattern, string opName, string revOp,
1452                      bit HasMods = 1> {
1453
1454   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1455            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1456
1457   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1458             VOP3DisableFields<1, 0, HasMods>;
1459
1460   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1461             VOP3DisableFields<1, 0, HasMods>;
1462 }
1463
1464 multiclass VOP3SI_2_m <vop op, dag outs, dag ins, string asm,
1465                      list<dag> pattern, string opName, string revOp,
1466                      bit HasMods = 1> {
1467
1468   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1469            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1470
1471   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1472             VOP3DisableFields<1, 0, HasMods>;
1473
1474   // No VI instruction. This class is for SI only.
1475 }
1476
1477 // Two operand VOP3b instruction that may have a 3rd SGPR bool operand
1478 // instead of an implicit VCC as in the VOP2b format.
1479 multiclass VOP3b_2_3_m <vop op, dag outs, dag ins, string asm,
1480                         list<dag> pattern, string opName, string revOp,
1481                         bit HasMods = 1, bit useSrc2Input = 0> {
1482   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1483
1484   def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1485             VOP3DisableFields<1, useSrc2Input, HasMods>;
1486
1487   def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1488             VOP3DisableFields<1, useSrc2Input, HasMods>;
1489 }
1490
1491 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
1492                      list<dag> pattern, string opName,
1493                      bit HasMods, bit defExec,
1494                      string revOp, list<SchedReadWrite> sched> {
1495
1496   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1497            VOP2_REV<revOp#"_e64", !eq(revOp, opName)> {
1498     let Defs = !if(defExec, [EXEC], []);
1499     let SchedRW = sched;
1500   }
1501
1502   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1503             VOP3DisableFields<1, 0, HasMods> {
1504     let Defs = !if(defExec, [EXEC], []);
1505     let SchedRW = sched;
1506   }
1507
1508   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1509             VOP3DisableFields<1, 0, HasMods> {
1510     let Defs = !if(defExec, [EXEC], []);
1511     let SchedRW = sched;
1512   }
1513 }
1514
1515 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
1516 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
1517                          string asm, list<dag> pattern = []> {
1518   let isPseudo = 1, isCodeGenOnly = 1 in {
1519     def "" : VOPAnyCommon <outs, ins, "", pattern>,
1520              SIMCInstr<opName, SISubtarget.NONE>;
1521   }
1522
1523   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1524             SIMCInstr <opName, SISubtarget.SI> {
1525             let AssemblerPredicates = [isSICI];
1526   }
1527
1528   def _vi : VOP3Common <outs, ins, asm, []>,
1529             VOP3e_vi <op.VI3>,
1530             VOP3DisableFields <1, 0, 0>,
1531             SIMCInstr <opName, SISubtarget.VI> {
1532             let AssemblerPredicates = [isVI];
1533   }
1534 }
1535
1536 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
1537                         dag ins32, string asm32, list<dag> pat32,
1538                         dag ins64, string asm64, list<dag> pat64,
1539                         bit HasMods> {
1540
1541   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
1542
1543   defm _e64 : VOP3_1_m <op, outs, ins64, opName#asm64, pat64, opName, HasMods>;
1544 }
1545
1546 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1547                      SDPatternOperator node = null_frag> : VOP1_Helper <
1548   op, opName, P.Outs,
1549   P.Ins32, P.Asm32, [],
1550   P.Ins64, P.Asm64,
1551   !if(P.HasModifiers,
1552       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1553                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1554       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1555   P.HasModifiers
1556 >;
1557
1558 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1559                        SDPatternOperator node = null_frag> {
1560
1561   defm _e32 : VOP1SI_m <op, P.Outs, P.Ins32, opName#P.Asm32, [], opName>;
1562
1563   defm _e64 : VOP3SI_1_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1564     !if(P.HasModifiers,
1565       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1566                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1567       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1568     opName, P.HasModifiers>;
1569 }
1570
1571 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1572                         dag ins32, string asm32, list<dag> pat32,
1573                         dag ins64, string asm64, list<dag> pat64,
1574                         string revOp, bit HasMods> {
1575   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1576
1577   defm _e64 : VOP3_2_m <op,
1578     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1579   >;
1580 }
1581
1582 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1583                      SDPatternOperator node = null_frag,
1584                      string revOp = opName> : VOP2_Helper <
1585   op, opName, P.Outs,
1586   P.Ins32, P.Asm32, [],
1587   P.Ins64, P.Asm64,
1588   !if(P.HasModifiers,
1589       [(set P.DstVT:$dst,
1590            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1591                                       i1:$clamp, i32:$omod)),
1592                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1593       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1594   revOp, P.HasModifiers
1595 >;
1596
1597 multiclass VOP2InstSI <vop2 op, string opName, VOPProfile P,
1598                        SDPatternOperator node = null_frag,
1599                        string revOp = opName> {
1600   defm _e32 : VOP2SI_m <op, P.Outs, P.Ins32, P.Asm32, [], opName, revOp>;
1601
1602   defm _e64 : VOP3SI_2_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1603     !if(P.HasModifiers,
1604         [(set P.DstVT:$dst,
1605              (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1606                                         i1:$clamp, i32:$omod)),
1607                    (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1608         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1609     opName, revOp, P.HasModifiers>;
1610 }
1611
1612 multiclass VOP2b_Helper <vop2 op, string opName, dag outs32, dag outs64,
1613                          dag ins32, string asm32, list<dag> pat32,
1614                          dag ins64, string asm64, list<dag> pat64,
1615                          string revOp, bit HasMods, bit useSGPRInput> {
1616
1617   let Uses = !if(useSGPRInput, [VCC, EXEC], [EXEC]), Defs = [VCC] in {
1618     defm _e32 : VOP2_m <op, outs32, ins32, asm32, pat32, opName, revOp>;
1619   }
1620
1621   defm _e64 : VOP3b_2_3_m <op,
1622     outs64, ins64, opName#asm64, pat64, opName, revOp, HasMods, useSGPRInput
1623   >;
1624 }
1625
1626 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1627                       SDPatternOperator node = null_frag,
1628                       string revOp = opName> : VOP2b_Helper <
1629   op, opName, P.Outs32, P.Outs64,
1630   P.Ins32, P.Asm32, [],
1631   P.Ins64, P.Asm64,
1632   !if(P.HasModifiers,
1633       [(set P.DstVT:$dst,
1634            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1635                                       i1:$clamp, i32:$omod)),
1636                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1637       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1638   revOp, P.HasModifiers, !eq(P.NumSrcArgs, 3)
1639 >;
1640
1641 // A VOP2 instruction that is VOP3-only on VI.
1642 multiclass VOP2_VI3_Helper <vop23 op, string opName, dag outs,
1643                             dag ins32, string asm32, list<dag> pat32,
1644                             dag ins64, string asm64, list<dag> pat64,
1645                             string revOp, bit HasMods> {
1646   defm _e32 : VOP2SI_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1647
1648   defm _e64 : VOP3_2_m <op, outs, ins64, opName#asm64, pat64, opName,
1649                         revOp, HasMods>;
1650 }
1651
1652 multiclass VOP2_VI3_Inst <vop23 op, string opName, VOPProfile P,
1653                           SDPatternOperator node = null_frag,
1654                           string revOp = opName>
1655                           : VOP2_VI3_Helper <
1656   op, opName, P.Outs,
1657   P.Ins32, P.Asm32, [],
1658   P.Ins64, P.Asm64,
1659   !if(P.HasModifiers,
1660       [(set P.DstVT:$dst,
1661            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1662                                       i1:$clamp, i32:$omod)),
1663                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1664       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1665   revOp, P.HasModifiers
1666 >;
1667
1668 multiclass VOP2MADK <vop2 op, string opName, list<dag> pattern = []> {
1669
1670   def "" : VOP2_Pseudo <VOP_MADK.Outs, VOP_MADK.Ins, pattern, opName>;
1671
1672 let isCodeGenOnly = 0 in {
1673   def _si : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1674                         !strconcat(opName, VOP_MADK.Asm), []>,
1675             SIMCInstr <opName#"_e32", SISubtarget.SI>,
1676             VOP2_MADKe <op.SI> {
1677             let AssemblerPredicates = [isSICI];
1678             }
1679
1680   def _vi : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1681                         !strconcat(opName, VOP_MADK.Asm), []>,
1682             SIMCInstr <opName#"_e32", SISubtarget.VI>,
1683             VOP2_MADKe <op.VI> {
1684             let AssemblerPredicates = [isVI];
1685             }
1686 } // End isCodeGenOnly = 0
1687 }
1688
1689 class VOPC_Pseudo <dag ins, list<dag> pattern, string opName> :
1690   VOPCCommon <ins, "", pattern>,
1691   VOP <opName>,
1692   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
1693   let isPseudo = 1;
1694   let isCodeGenOnly = 1;
1695 }
1696
1697 multiclass VOPC_m <vopc op, dag ins, string op_asm, list<dag> pattern,
1698                    string opName, bit DefExec, VOPProfile p,
1699                    list<SchedReadWrite> sched,
1700                    string revOpName = "", string asm = opName#"_e32 "#op_asm,
1701                    string alias_asm = opName#" "#op_asm> {
1702   def "" : VOPC_Pseudo <ins, pattern, opName> {
1703     let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1704     let SchedRW = sched;
1705   }
1706
1707   let AssemblerPredicates = [isSICI] in {
1708     def _si : VOPC<op.SI, ins, asm, []>,
1709               SIMCInstr <opName#"_e32", SISubtarget.SI> {
1710       let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1711       let hasSideEffects = DefExec;
1712       let SchedRW = sched;
1713     }
1714
1715     def : SIInstAlias <
1716       alias_asm,
1717       (!cast<Instruction>(NAME#"_e32_si") p.Src0RC32:$src0, p.Src1RC32:$src1)
1718     >;
1719
1720   } // End AssemblerPredicates = [isSICI]
1721
1722   let AssemblerPredicates = [isVI] in {
1723     def _vi : VOPC<op.VI, ins, asm, []>,
1724               SIMCInstr <opName#"_e32", SISubtarget.VI> {
1725       let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1726       let hasSideEffects = DefExec;
1727       let SchedRW = sched;
1728     }
1729
1730     def : SIInstAlias <
1731       alias_asm,
1732       (!cast<Instruction>(NAME#"_e32_vi") p.Src0RC32:$src0, p.Src1RC32:$src1)
1733     >;
1734   } // End AssemblerPredicates = [isVI]
1735 }
1736
1737 multiclass VOPC_Helper <vopc op, string opName,
1738                         dag ins32, string asm32, list<dag> pat32,
1739                         dag out64, dag ins64, string asm64, list<dag> pat64,
1740                         bit HasMods, bit DefExec, string revOp,
1741                         VOPProfile p,
1742                         list<SchedReadWrite> sched> {
1743   defm _e32 : VOPC_m <op, ins32, asm32, pat32, opName, DefExec, p, sched>;
1744
1745   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1746                         opName, HasMods, DefExec, revOp,
1747                         sched>;
1748 }
1749
1750 // Special case for class instructions which only have modifiers on
1751 // the 1st source operand.
1752 multiclass VOPC_Class_Helper <vopc op, string opName,
1753                              dag ins32, string asm32, list<dag> pat32,
1754                              dag out64, dag ins64, string asm64, list<dag> pat64,
1755                              bit HasMods, bit DefExec, string revOp,
1756                              VOPProfile p,
1757                              list<SchedReadWrite> sched> {
1758   defm _e32 : VOPC_m <op, ins32, asm32, pat32, opName, DefExec, p, sched>;
1759
1760   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1761                         opName, HasMods, DefExec, revOp, sched>,
1762                         VOP3DisableModFields<1, 0, 0>;
1763 }
1764
1765 multiclass VOPCInst <vopc op, string opName,
1766                      VOPProfile P, PatLeaf cond = COND_NULL,
1767                      string revOp = opName,
1768                      bit DefExec = 0,
1769                      list<SchedReadWrite> sched = [Write32Bit]> :
1770                      VOPC_Helper <
1771   op, opName,
1772   P.Ins32, P.Asm32, [],
1773   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1774   !if(P.HasModifiers,
1775       [(set i1:$dst,
1776           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1777                                       i1:$clamp, i32:$omod)),
1778                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1779                  cond))],
1780       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1781   P.HasModifiers, DefExec, revOp, P, sched
1782 >;
1783
1784 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1785                      bit DefExec = 0,
1786                      list<SchedReadWrite> sched> : VOPC_Class_Helper <
1787   op, opName,
1788   P.Ins32, P.Asm32, [],
1789   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1790   !if(P.HasModifiers,
1791       [(set i1:$dst,
1792           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1793       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1794   P.HasModifiers, DefExec, opName, P, sched
1795 >;
1796
1797
1798 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1799   VOPCInst <op, opName, VOPC_I1_F32_F32, cond, revOp>;
1800
1801 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1802   VOPCInst <op, opName, VOPC_I1_F64_F64, cond, revOp, 0, [WriteDoubleAdd]>;
1803
1804 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1805   VOPCInst <op, opName, VOPC_I1_I32_I32, cond, revOp>;
1806
1807 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1808   VOPCInst <op, opName, VOPC_I1_I64_I64, cond, revOp, 0, [Write64Bit]>;
1809
1810
1811 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1812                   PatLeaf cond = COND_NULL,
1813                   list<SchedReadWrite> sched,
1814                   string revOp = "">
1815   : VOPCInst <op, opName, P, cond, revOp, 1, sched>;
1816
1817 multiclass VOPCX_F32 <vopc op, string opName, string revOp = opName> :
1818   VOPCX <op, opName, VOPC_I1_F32_F32, COND_NULL, [Write32Bit], revOp>;
1819
1820 multiclass VOPCX_F64 <vopc op, string opName, string revOp = opName> :
1821   VOPCX <op, opName, VOPC_I1_F64_F64, COND_NULL, [WriteDoubleAdd], revOp>;
1822
1823 multiclass VOPCX_I32 <vopc op, string opName, string revOp = opName> :
1824   VOPCX <op, opName, VOPC_I1_I32_I32, COND_NULL, [Write32Bit], revOp>;
1825
1826 multiclass VOPCX_I64 <vopc op, string opName, string revOp = opName> :
1827   VOPCX <op, opName, VOPC_I1_I64_I64, COND_NULL, [Write64Bit], revOp>;
1828
1829 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1830                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1831     op, outs, ins, opName#" "#asm, pat, opName, NumSrcArgs, HasMods
1832 >;
1833
1834 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1835   VOPCClassInst <op, opName, VOPC_I1_F32_I32, 0, [Write32Bit]>;
1836
1837 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1838   VOPCClassInst <op, opName, VOPC_I1_F32_I32, 1, [Write32Bit]>;
1839
1840 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1841   VOPCClassInst <op, opName, VOPC_I1_F64_I32, 0, [WriteDoubleAdd]>;
1842
1843 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1844   VOPCClassInst <op, opName, VOPC_I1_F64_I32, 1, [WriteDoubleAdd]>;
1845
1846 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1847                      SDPatternOperator node = null_frag> : VOP3_Helper <
1848   op, opName, (outs P.DstRC.RegClass:$dst), P.Ins64, P.Asm64,
1849   !if(!eq(P.NumSrcArgs, 3),
1850     !if(P.HasModifiers,
1851         [(set P.DstVT:$dst,
1852             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1853                                        i1:$clamp, i32:$omod)),
1854                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1855                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1856         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1857                                   P.Src2VT:$src2))]),
1858   !if(!eq(P.NumSrcArgs, 2),
1859     !if(P.HasModifiers,
1860         [(set P.DstVT:$dst,
1861             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1862                                        i1:$clamp, i32:$omod)),
1863                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1864         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1865   /* P.NumSrcArgs == 1 */,
1866     !if(P.HasModifiers,
1867         [(set P.DstVT:$dst,
1868             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1869                                        i1:$clamp, i32:$omod))))],
1870         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1871   P.NumSrcArgs, P.HasModifiers
1872 >;
1873
1874 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
1875 // only VOP instruction that implicitly reads VCC.
1876 multiclass VOP3_VCC_Inst <vop3 op, string opName,
1877                           VOPProfile P,
1878                           SDPatternOperator node = null_frag> : VOP3_Helper <
1879   op, opName,
1880   (outs P.DstRC.RegClass:$dst),
1881   (ins InputModsNoDefault:$src0_modifiers, P.Src0RC64:$src0,
1882        InputModsNoDefault:$src1_modifiers, P.Src1RC64:$src1,
1883        InputModsNoDefault:$src2_modifiers, P.Src2RC64:$src2,
1884        ClampMod:$clamp,
1885        omod:$omod),
1886   "$dst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod",
1887   [(set P.DstVT:$dst,
1888             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1889                                        i1:$clamp, i32:$omod)),
1890                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1891                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
1892                   (i1 VCC)))],
1893   3, 1
1894 >;
1895
1896 multiclass VOP3b_Helper <vop op, RegisterClass vrc, RegisterOperand arc,
1897                     string opName, list<dag> pattern> :
1898   VOP3b_2_3_m <
1899   op, (outs vrc:$vdst, SReg_64:$sdst),
1900       (ins InputModsNoDefault:$src0_modifiers, arc:$src0,
1901            InputModsNoDefault:$src1_modifiers, arc:$src1,
1902            InputModsNoDefault:$src2_modifiers, arc:$src2,
1903            ClampMod:$clamp, omod:$omod),
1904   opName#" $vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod", pattern,
1905   opName, opName, 1, 1
1906 >;
1907
1908 multiclass VOP3b_64 <vop3 op, string opName, list<dag> pattern> :
1909   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
1910
1911 multiclass VOP3b_32 <vop3 op, string opName, list<dag> pattern> :
1912   VOP3b_Helper <op, VGPR_32, VSrc_32, opName, pattern>;
1913
1914
1915 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1916   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1917         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1918         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1919   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1920         i32:$src1_modifiers, P.Src1VT:$src1,
1921         i32:$src2_modifiers, P.Src2VT:$src2,
1922         i1:$clamp,
1923         i32:$omod)>;
1924
1925 //===----------------------------------------------------------------------===//
1926 // Interpolation opcodes
1927 //===----------------------------------------------------------------------===//
1928
1929 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1930   VINTRPCommon <outs, ins, "", pattern>,
1931   SIMCInstr<opName, SISubtarget.NONE> {
1932   let isPseudo = 1;
1933   let isCodeGenOnly = 1;
1934 }
1935
1936 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1937                       string asm> :
1938   VINTRPCommon <outs, ins, asm, []>,
1939   VINTRPe <op>,
1940   SIMCInstr<opName, SISubtarget.SI>;
1941
1942 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1943                       string asm> :
1944   VINTRPCommon <outs, ins, asm, []>,
1945   VINTRPe_vi <op>,
1946   SIMCInstr<opName, SISubtarget.VI>;
1947
1948 multiclass VINTRP_m <bits <2> op, dag outs, dag ins, string asm,
1949                      list<dag> pattern = []> {
1950   def "" : VINTRP_Pseudo <NAME, outs, ins, pattern>;
1951
1952   def _si : VINTRP_Real_si <op, NAME, outs, ins, asm>;
1953
1954   def _vi : VINTRP_Real_vi <op, NAME, outs, ins, asm>;
1955 }
1956
1957 //===----------------------------------------------------------------------===//
1958 // Vector I/O classes
1959 //===----------------------------------------------------------------------===//
1960
1961 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1962   DS <outs, ins, "", pattern>,
1963   SIMCInstr <opName, SISubtarget.NONE> {
1964   let isPseudo = 1;
1965   let isCodeGenOnly = 1;
1966 }
1967
1968 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1969   DS <outs, ins, asm, []>,
1970   DSe <op>,
1971   SIMCInstr <opName, SISubtarget.SI> {
1972   let isCodeGenOnly = 0;
1973 }
1974
1975 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1976   DS <outs, ins, asm, []>,
1977   DSe_vi <op>,
1978   SIMCInstr <opName, SISubtarget.VI>;
1979
1980 class DS_Off16_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1981   DS_Real_si <op,opName, outs, ins, asm> {
1982
1983   // Single load interpret the 2 i8imm operands as a single i16 offset.
1984   bits<16> offset;
1985   let offset0 = offset{7-0};
1986   let offset1 = offset{15-8};
1987   let isCodeGenOnly = 0;
1988 }
1989
1990 class DS_Off16_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1991   DS_Real_vi <op, opName, outs, ins, asm> {
1992
1993   // Single load interpret the 2 i8imm operands as a single i16 offset.
1994   bits<16> offset;
1995   let offset0 = offset{7-0};
1996   let offset1 = offset{15-8};
1997 }
1998
1999 multiclass DS_1A_RET <bits<8> op, string opName, RegisterClass rc,
2000   dag outs = (outs rc:$vdst),
2001   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
2002   string asm = opName#" $vdst, $addr"#"$offset$gds"> {
2003
2004   def "" : DS_Pseudo <opName, outs, ins, []>;
2005
2006   let data0 = 0, data1 = 0 in {
2007     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2008     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2009   }
2010 }
2011
2012 multiclass DS_1A_Off8_RET <bits<8> op, string opName, RegisterClass rc,
2013   dag outs = (outs rc:$vdst),
2014   dag ins = (ins VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
2015                  gds01:$gds),
2016   string asm = opName#" $vdst, $addr"#"$offset0"#"$offset1$gds"> {
2017
2018   def "" : DS_Pseudo <opName, outs, ins, []>;
2019
2020   let data0 = 0, data1 = 0, AsmMatchConverter = "cvtDSOffset01" in {
2021     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2022     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2023   }
2024 }
2025
2026 multiclass DS_1A1D_NORET <bits<8> op, string opName, RegisterClass rc,
2027   dag outs = (outs),
2028   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
2029   string asm = opName#" $addr, $data0"#"$offset$gds"> {
2030
2031   def "" : DS_Pseudo <opName, outs, ins, []>,
2032            AtomicNoRet<opName, 0>;
2033
2034   let data1 = 0, vdst = 0 in {
2035     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2036     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2037   }
2038 }
2039
2040 multiclass DS_1A1D_Off8_NORET <bits<8> op, string opName, RegisterClass rc,
2041   dag outs = (outs),
2042   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
2043               ds_offset0:$offset0, ds_offset1:$offset1, gds01:$gds),
2044   string asm = opName#" $addr, $data0, $data1"#"$offset0"#"$offset1"#"$gds"> {
2045
2046   def "" : DS_Pseudo <opName, outs, ins, []>;
2047
2048   let vdst = 0, AsmMatchConverter = "cvtDSOffset01" in {
2049     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2050     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2051   }
2052 }
2053
2054 multiclass DS_1A1D_RET <bits<8> op, string opName, RegisterClass rc,
2055                         string noRetOp = "",
2056   dag outs = (outs rc:$vdst),
2057   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
2058   string asm = opName#" $vdst, $addr, $data0"#"$offset$gds"> {
2059
2060   def "" : DS_Pseudo <opName, outs, ins, []>,
2061            AtomicNoRet<noRetOp, 1>;
2062
2063   let data1 = 0 in {
2064     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2065     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2066   }
2067 }
2068
2069 multiclass DS_1A2D_RET_m <bits<8> op, string opName, RegisterClass rc,
2070                           string noRetOp = "", dag ins,
2071   dag outs = (outs rc:$vdst),
2072   string asm = opName#" $vdst, $addr, $data0, $data1"#"$offset"#"$gds"> {
2073
2074   def "" : DS_Pseudo <opName, outs, ins, []>,
2075            AtomicNoRet<noRetOp, 1>;
2076
2077   def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2078   def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2079 }
2080
2081 multiclass DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc,
2082                         string noRetOp = "", RegisterClass src = rc> :
2083   DS_1A2D_RET_m <op, asm, rc, noRetOp,
2084                  (ins VGPR_32:$addr, src:$data0, src:$data1,
2085                       ds_offset:$offset, gds:$gds)
2086 >;
2087
2088 multiclass DS_1A2D_NORET <bits<8> op, string opName, RegisterClass rc,
2089                           string noRetOp = opName,
2090   dag outs = (outs),
2091   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
2092                  ds_offset:$offset, gds:$gds),
2093   string asm = opName#" $addr, $data0, $data1"#"$offset"#"$gds"> {
2094
2095   def "" : DS_Pseudo <opName, outs, ins, []>,
2096            AtomicNoRet<noRetOp, 0>;
2097
2098   let vdst = 0 in {
2099     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2100     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2101   }
2102 }
2103
2104 multiclass DS_0A_RET <bits<8> op, string opName,
2105   dag outs = (outs VGPR_32:$vdst),
2106   dag ins = (ins ds_offset:$offset, gds:$gds),
2107   string asm = opName#" $vdst"#"$offset"#"$gds"> {
2108
2109   let mayLoad = 1, mayStore = 1 in {
2110     def "" : DS_Pseudo <opName, outs, ins, []>;
2111
2112     let addr = 0, data0 = 0, data1 = 0 in {
2113       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2114       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2115     } // end addr = 0, data0 = 0, data1 = 0
2116   } // end mayLoad = 1, mayStore = 1
2117 }
2118
2119 multiclass DS_1A_RET_GDS <bits<8> op, string opName,
2120   dag outs = (outs VGPR_32:$vdst),
2121   dag ins = (ins VGPR_32:$addr, ds_offset_gds:$offset),
2122   string asm = opName#" $vdst, $addr"#"$offset gds"> {
2123
2124   def "" : DS_Pseudo <opName, outs, ins, []>;
2125
2126   let data0 = 0, data1 = 0, gds = 1 in {
2127     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2128     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2129   } // end data0 = 0, data1 = 0, gds = 1
2130 }
2131
2132 multiclass DS_1A_GDS <bits<8> op, string opName,
2133   dag outs = (outs),
2134   dag ins = (ins VGPR_32:$addr),
2135   string asm = opName#" $addr gds"> {
2136
2137   def "" : DS_Pseudo <opName, outs, ins, []>;
2138
2139   let vdst = 0, data0 = 0, data1 = 0, offset0 = 0, offset1 = 0, gds = 1 in {
2140     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2141     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2142   } // end vdst = 0, data = 0, data1 = 0, gds = 1
2143 }
2144
2145 multiclass DS_1A <bits<8> op, string opName,
2146   dag outs = (outs),
2147   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
2148   string asm = opName#" $addr"#"$offset"#"$gds"> {
2149
2150   let mayLoad = 1, mayStore = 1 in {
2151     def "" : DS_Pseudo <opName, outs, ins, []>;
2152
2153     let vdst = 0, data0 = 0, data1 = 0 in {
2154       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2155       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2156     } // let vdst = 0, data0 = 0, data1 = 0
2157   } // end mayLoad = 1, mayStore = 1
2158 }
2159
2160 //===----------------------------------------------------------------------===//
2161 // MTBUF classes
2162 //===----------------------------------------------------------------------===//
2163
2164 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2165   MTBUF <outs, ins, "", pattern>,
2166   SIMCInstr<opName, SISubtarget.NONE> {
2167   let isPseudo = 1;
2168   let isCodeGenOnly = 1;
2169 }
2170
2171 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
2172                     string asm> :
2173   MTBUF <outs, ins, asm, []>,
2174   MTBUFe <op>,
2175   SIMCInstr<opName, SISubtarget.SI>;
2176
2177 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
2178   MTBUF <outs, ins, asm, []>,
2179   MTBUFe_vi <op>,
2180   SIMCInstr <opName, SISubtarget.VI>;
2181
2182 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
2183                     list<dag> pattern> {
2184
2185   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
2186
2187   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
2188
2189   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
2190
2191 }
2192
2193 let mayStore = 1, mayLoad = 0 in {
2194
2195 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
2196                                RegisterClass regClass> : MTBUF_m <
2197   op, opName, (outs),
2198   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
2199    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
2200    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2201   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2202         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2203 >;
2204
2205 } // mayStore = 1, mayLoad = 0
2206
2207 let mayLoad = 1, mayStore = 0 in {
2208
2209 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
2210                               RegisterClass regClass> : MTBUF_m <
2211   op, opName, (outs regClass:$dst),
2212   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
2213        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
2214        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2215   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2216         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2217 >;
2218
2219 } // mayLoad = 1, mayStore = 0
2220
2221 //===----------------------------------------------------------------------===//
2222 // MUBUF classes
2223 //===----------------------------------------------------------------------===//
2224
2225 class mubuf <bits<7> si, bits<7> vi = si> {
2226   field bits<7> SI = si;
2227   field bits<7> VI = vi;
2228 }
2229
2230 let isCodeGenOnly = 0 in {
2231
2232 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2233   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
2234   let lds  = 0;
2235 }
2236
2237 } // End let isCodeGenOnly = 0
2238
2239 class MUBUF_vi <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2240   MUBUF <outs, ins, asm, pattern>, MUBUFe_vi <op> {
2241   let lds = 0;
2242 }
2243
2244 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
2245   bit IsAddr64 = is_addr64;
2246   string OpName = NAME # suffix;
2247 }
2248
2249 class MUBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2250   MUBUF <outs, ins, "", pattern>,
2251   SIMCInstr<opName, SISubtarget.NONE> {
2252   let isPseudo = 1;
2253   let isCodeGenOnly = 1;
2254
2255   // dummy fields, so that we can use let statements around multiclasses
2256   bits<1> offen;
2257   bits<1> idxen;
2258   bits<8> vaddr;
2259   bits<1> glc;
2260   bits<1> slc;
2261   bits<1> tfe;
2262   bits<8> soffset;
2263 }
2264
2265 class MUBUF_Real_si <mubuf op, string opName, dag outs, dag ins,
2266                      string asm> :
2267   MUBUF <outs, ins, asm, []>,
2268   MUBUFe <op.SI>,
2269   SIMCInstr<opName, SISubtarget.SI> {
2270   let lds = 0;
2271 }
2272
2273 class MUBUF_Real_vi <mubuf op, string opName, dag outs, dag ins,
2274                      string asm> :
2275   MUBUF <outs, ins, asm, []>,
2276   MUBUFe_vi <op.VI>,
2277   SIMCInstr<opName, SISubtarget.VI> {
2278   let lds = 0;
2279 }
2280
2281 multiclass MUBUF_m <mubuf op, string opName, dag outs, dag ins, string asm,
2282                     list<dag> pattern> {
2283
2284   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2285            MUBUFAddr64Table <0>;
2286
2287   let addr64 = 0, isCodeGenOnly = 0 in {
2288     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2289   }
2290
2291   def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2292 }
2293
2294 multiclass MUBUFAddr64_m <mubuf op, string opName, dag outs,
2295                           dag ins, string asm, list<dag> pattern> {
2296
2297   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2298            MUBUFAddr64Table <1>;
2299
2300   let addr64 = 1, isCodeGenOnly = 0 in {
2301     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2302   }
2303
2304   // There is no VI version. If the pseudo is selected, it should be lowered
2305   // for VI appropriately.
2306 }
2307
2308 multiclass MUBUFAtomicOffset_m <mubuf op, string opName, dag outs, dag ins,
2309                                 string asm, list<dag> pattern, bit is_return> {
2310
2311   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2312            MUBUFAddr64Table <0, !if(is_return, "_RTN", "")>,
2313            AtomicNoRet<NAME#"_OFFSET", is_return>;
2314
2315   let offen = 0, idxen = 0, tfe = 0, vaddr = 0 in {
2316     let addr64 = 0 in {
2317       def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2318     }
2319
2320     def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2321   }
2322 }
2323
2324 multiclass MUBUFAtomicAddr64_m <mubuf op, string opName, dag outs, dag ins,
2325                                 string asm, list<dag> pattern, bit is_return> {
2326
2327   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2328            MUBUFAddr64Table <1, !if(is_return, "_RTN", "")>,
2329            AtomicNoRet<NAME#"_ADDR64", is_return>;
2330
2331   let offen = 0, idxen = 0, addr64 = 1, tfe = 0 in {
2332     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2333   }
2334
2335   // There is no VI version. If the pseudo is selected, it should be lowered
2336   // for VI appropriately.
2337 }
2338
2339 multiclass MUBUF_Atomic <mubuf op, string name, RegisterClass rc,
2340                          ValueType vt, SDPatternOperator atomic> {
2341
2342   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
2343
2344     // No return variants
2345     let glc = 0 in {
2346
2347       defm _ADDR64 : MUBUFAtomicAddr64_m <
2348         op, name#"_addr64", (outs),
2349         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
2350              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2351         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#"$slc", [], 0
2352       >;
2353
2354       defm _OFFSET : MUBUFAtomicOffset_m <
2355         op, name#"_offset", (outs),
2356         (ins rc:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset, mbuf_offset:$offset,
2357              slc:$slc),
2358         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", [], 0
2359       >;
2360     } // glc = 0
2361
2362     // Variant that return values
2363     let glc = 1, Constraints = "$vdata = $vdata_in",
2364         DisableEncoding = "$vdata_in"  in {
2365
2366       defm _RTN_ADDR64 : MUBUFAtomicAddr64_m <
2367         op, name#"_rtn_addr64", (outs rc:$vdata),
2368         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
2369              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2370         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#" glc"#"$slc",
2371         [(set vt:$vdata,
2372          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2373                                     i16:$offset, i1:$slc), vt:$vdata_in))], 1
2374       >;
2375
2376       defm _RTN_OFFSET : MUBUFAtomicOffset_m <
2377         op, name#"_rtn_offset", (outs rc:$vdata),
2378         (ins rc:$vdata_in, SReg_128:$srsrc, SCSrc_32:$soffset,
2379              mbuf_offset:$offset, slc:$slc),
2380         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc$slc",
2381         [(set vt:$vdata,
2382          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
2383                                     i1:$slc), vt:$vdata_in))], 1
2384       >;
2385
2386     } // glc = 1
2387
2388   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
2389 }
2390
2391 multiclass MUBUF_Load_Helper <mubuf op, string name, RegisterClass regClass,
2392                               ValueType load_vt = i32,
2393                               SDPatternOperator ld = null_frag> {
2394
2395   let mayLoad = 1, mayStore = 0 in {
2396     let offen = 0, idxen = 0, vaddr = 0 in {
2397       defm _OFFSET : MUBUF_m <op, name#"_offset", (outs regClass:$vdata),
2398                            (ins SReg_128:$srsrc, SCSrc_32:$soffset,
2399                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2400                            name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2401                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
2402                                                      i32:$soffset, i16:$offset,
2403                                                      i1:$glc, i1:$slc, i1:$tfe)))]>;
2404     }
2405
2406     let offen = 1, idxen = 0  in {
2407       defm _OFFEN  : MUBUF_m <op, name#"_offen", (outs regClass:$vdata),
2408                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2409                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
2410                            tfe:$tfe),
2411                            name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2412     }
2413
2414     let offen = 0, idxen = 1 in {
2415       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs regClass:$vdata),
2416                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2417                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2418                            slc:$slc, tfe:$tfe),
2419                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2420     }
2421
2422     let offen = 1, idxen = 1 in {
2423       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs regClass:$vdata),
2424                            (ins VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2425                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2426                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2427     }
2428
2429     let offen = 0, idxen = 0 in {
2430       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs regClass:$vdata),
2431                            (ins VReg_64:$vaddr, SReg_128:$srsrc,
2432                                 SCSrc_32:$soffset, mbuf_offset:$offset,
2433                                 glc:$glc, slc:$slc, tfe:$tfe),
2434                            name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#
2435                                 "$glc"#"$slc"#"$tfe",
2436                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
2437                                                   i64:$vaddr, i32:$soffset,
2438                                                   i16:$offset, i1:$glc, i1:$slc,
2439                                                   i1:$tfe)))]>;
2440     }
2441   }
2442 }
2443
2444 multiclass MUBUF_Store_Helper <mubuf op, string name, RegisterClass vdataClass,
2445                           ValueType store_vt = i32, SDPatternOperator st = null_frag> {
2446   let mayLoad = 0, mayStore = 1 in {
2447     defm : MUBUF_m <op, name, (outs),
2448                     (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2449                     mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
2450                     tfe:$tfe),
2451                     name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
2452                          "$glc"#"$slc"#"$tfe", []>;
2453
2454     let offen = 0, idxen = 0, vaddr = 0 in {
2455       defm _OFFSET : MUBUF_m <op, name#"_offset",(outs),
2456                               (ins vdataClass:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset,
2457                               mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2458                               name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2459                               [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
2460                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))]>;
2461     } // offen = 0, idxen = 0, vaddr = 0
2462
2463     let offen = 1, idxen = 0  in {
2464       defm _OFFEN : MUBUF_m <op, name#"_offen", (outs),
2465                              (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2466                               SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2467                               slc:$slc, tfe:$tfe),
2468                              name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
2469                              "$glc"#"$slc"#"$tfe", []>;
2470     } // end offen = 1, idxen = 0
2471
2472     let offen = 0, idxen = 1 in {
2473       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs),
2474                            (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2475                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2476                            slc:$slc, tfe:$tfe),
2477                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2478     }
2479
2480     let offen = 1, idxen = 1 in {
2481       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs),
2482                            (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2483                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2484                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2485     }
2486
2487     let offen = 0, idxen = 0 in {
2488       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs),
2489                                     (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc,
2490                                          SCSrc_32:$soffset,
2491                                          mbuf_offset:$offset, glc:$glc, slc:$slc,
2492                                          tfe:$tfe),
2493                                     name#" $vdata, $vaddr, $srsrc, $soffset addr64"#
2494                                          "$offset"#"$glc"#"$slc"#"$tfe",
2495                                     [(st store_vt:$vdata,
2496                                       (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr,
2497                                                    i32:$soffset, i16:$offset,
2498                                                    i1:$glc, i1:$slc, i1:$tfe))]>;
2499     }
2500   } // End mayLoad = 0, mayStore = 1
2501 }
2502
2503 // For cache invalidation instructions.
2504 multiclass MUBUF_Invalidate <mubuf op, string opName, SDPatternOperator node> {
2505   let hasSideEffects = 1, mayStore = 1, AsmMatchConverter = "" in {
2506     def "" : MUBUF_Pseudo <opName, (outs), (ins), [(node)]>;
2507
2508     // Set everything to 0.
2509     let offset = 0, offen = 0, idxen = 0, glc = 0, vaddr = 0,
2510         vdata = 0, srsrc = 0, slc = 0, tfe = 0, soffset = 0 in {
2511       let addr64 = 0 in {
2512         def _si : MUBUF_Real_si <op, opName, (outs), (ins), opName>;
2513       }
2514
2515       def _vi : MUBUF_Real_vi <op, opName, (outs), (ins), opName>;
2516     }
2517   } // End hasSideEffects = 1, mayStore = 1, AsmMatchConverter = ""
2518 }
2519
2520 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
2521       FLAT <op, (outs regClass:$vdst),
2522                 (ins VReg_64:$addr, glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2523             asm#" $vdst, $addr"#"$glc"#"$slc"#"$tfe", []> {
2524   let data = 0;
2525   let mayLoad = 1;
2526 }
2527
2528 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
2529       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr,
2530                              glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2531           name#" $data, $addr"#"$glc"#"$slc"#"$tfe",
2532          []> {
2533
2534   let mayLoad = 0;
2535   let mayStore = 1;
2536
2537   // Encoding
2538   let vdst = 0;
2539 }
2540
2541 multiclass FLAT_ATOMIC <bits<7> op, string name, RegisterClass vdst_rc,
2542                         RegisterClass data_rc = vdst_rc> {
2543
2544   let mayLoad = 1, mayStore = 1 in {
2545     def "" : FLAT <op, (outs),
2546                   (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2547                        tfe_flat_atomic:$tfe),
2548                    name#" $addr, $data"#"$slc"#"$tfe", []>,
2549              AtomicNoRet <NAME, 0> {
2550       let glc = 0;
2551       let vdst = 0;
2552     }
2553
2554     def _RTN : FLAT <op, (outs vdst_rc:$vdst),
2555                      (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2556                           tfe_flat_atomic:$tfe),
2557                      name#" $vdst, $addr, $data glc"#"$slc"#"$tfe", []>,
2558                AtomicNoRet <NAME, 1> {
2559       let glc = 1;
2560     }
2561   }
2562 }
2563
2564 class MIMG_Mask <string op, int channels> {
2565   string Op = op;
2566   int Channels = channels;
2567 }
2568
2569 class MIMG_NoSampler_Helper <bits<7> op, string asm,
2570                              RegisterClass dst_rc,
2571                              RegisterClass src_rc> : MIMG <
2572   op,
2573   (outs dst_rc:$vdata),
2574   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2575        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2576        SReg_256:$srsrc),
2577   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2578      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
2579   []> {
2580   let ssamp = 0;
2581   let mayLoad = 1;
2582   let mayStore = 0;
2583   let hasPostISelHook = 1;
2584 }
2585
2586 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
2587                                       RegisterClass dst_rc,
2588                                       int channels> {
2589   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
2590             MIMG_Mask<asm#"_V1", channels>;
2591   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
2592             MIMG_Mask<asm#"_V2", channels>;
2593   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
2594             MIMG_Mask<asm#"_V4", channels>;
2595 }
2596
2597 multiclass MIMG_NoSampler <bits<7> op, string asm> {
2598   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
2599   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
2600   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
2601   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
2602 }
2603
2604 class MIMG_Sampler_Helper <bits<7> op, string asm,
2605                            RegisterClass dst_rc,
2606                            RegisterClass src_rc, int wqm> : MIMG <
2607   op,
2608   (outs dst_rc:$vdata),
2609   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2610        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2611        SReg_256:$srsrc, SReg_128:$ssamp),
2612   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2613      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2614   []> {
2615   let mayLoad = 1;
2616   let mayStore = 0;
2617   let hasPostISelHook = 1;
2618   let WQM = wqm;
2619 }
2620
2621 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
2622                                     RegisterClass dst_rc,
2623                                     int channels, int wqm> {
2624   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2625             MIMG_Mask<asm#"_V1", channels>;
2626   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64, wqm>,
2627             MIMG_Mask<asm#"_V2", channels>;
2628   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128, wqm>,
2629             MIMG_Mask<asm#"_V4", channels>;
2630   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256, wqm>,
2631             MIMG_Mask<asm#"_V8", channels>;
2632   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512, wqm>,
2633             MIMG_Mask<asm#"_V16", channels>;
2634 }
2635
2636 multiclass MIMG_Sampler <bits<7> op, string asm> {
2637   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 0>;
2638   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 0>;
2639   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 0>;
2640   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 0>;
2641 }
2642
2643 multiclass MIMG_Sampler_WQM <bits<7> op, string asm> {
2644   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 1>;
2645   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 1>;
2646   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 1>;
2647   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 1>;
2648 }
2649
2650 class MIMG_Gather_Helper <bits<7> op, string asm,
2651                           RegisterClass dst_rc,
2652                           RegisterClass src_rc, int wqm> : MIMG <
2653   op,
2654   (outs dst_rc:$vdata),
2655   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2656        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2657        SReg_256:$srsrc, SReg_128:$ssamp),
2658   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2659      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2660   []> {
2661   let mayLoad = 1;
2662   let mayStore = 0;
2663
2664   // DMASK was repurposed for GATHER4. 4 components are always
2665   // returned and DMASK works like a swizzle - it selects
2666   // the component to fetch. The only useful DMASK values are
2667   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
2668   // (red,red,red,red) etc.) The ISA document doesn't mention
2669   // this.
2670   // Therefore, disable all code which updates DMASK by setting these two:
2671   let MIMG = 0;
2672   let hasPostISelHook = 0;
2673   let WQM = wqm;
2674 }
2675
2676 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
2677                                     RegisterClass dst_rc,
2678                                     int channels, int wqm> {
2679   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2680             MIMG_Mask<asm#"_V1", channels>;
2681   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64, wqm>,
2682             MIMG_Mask<asm#"_V2", channels>;
2683   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128, wqm>,
2684             MIMG_Mask<asm#"_V4", channels>;
2685   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256, wqm>,
2686             MIMG_Mask<asm#"_V8", channels>;
2687   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512, wqm>,
2688             MIMG_Mask<asm#"_V16", channels>;
2689 }
2690
2691 multiclass MIMG_Gather <bits<7> op, string asm> {
2692   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 0>;
2693   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 0>;
2694   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 0>;
2695   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 0>;
2696 }
2697
2698 multiclass MIMG_Gather_WQM <bits<7> op, string asm> {
2699   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 1>;
2700   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 1>;
2701   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 1>;
2702   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 1>;
2703 }
2704
2705 //===----------------------------------------------------------------------===//
2706 // Vector instruction mappings
2707 //===----------------------------------------------------------------------===//
2708
2709 // Maps an opcode in e32 form to its e64 equivalent
2710 def getVOPe64 : InstrMapping {
2711   let FilterClass = "VOP";
2712   let RowFields = ["OpName"];
2713   let ColFields = ["Size"];
2714   let KeyCol = ["4"];
2715   let ValueCols = [["8"]];
2716 }
2717
2718 // Maps an opcode in e64 form to its e32 equivalent
2719 def getVOPe32 : InstrMapping {
2720   let FilterClass = "VOP";
2721   let RowFields = ["OpName"];
2722   let ColFields = ["Size"];
2723   let KeyCol = ["8"];
2724   let ValueCols = [["4"]];
2725 }
2726
2727 def getMaskedMIMGOp : InstrMapping {
2728   let FilterClass = "MIMG_Mask";
2729   let RowFields = ["Op"];
2730   let ColFields = ["Channels"];
2731   let KeyCol = ["4"];
2732   let ValueCols = [["1"], ["2"], ["3"] ];
2733 }
2734
2735 // Maps an commuted opcode to its original version
2736 def getCommuteOrig : InstrMapping {
2737   let FilterClass = "VOP2_REV";
2738   let RowFields = ["RevOp"];
2739   let ColFields = ["IsOrig"];
2740   let KeyCol = ["0"];
2741   let ValueCols = [["1"]];
2742 }
2743
2744 // Maps an original opcode to its commuted version
2745 def getCommuteRev : InstrMapping {
2746   let FilterClass = "VOP2_REV";
2747   let RowFields = ["RevOp"];
2748   let ColFields = ["IsOrig"];
2749   let KeyCol = ["1"];
2750   let ValueCols = [["0"]];
2751 }
2752
2753 def getCommuteCmpOrig : InstrMapping {
2754   let FilterClass = "VOP2_REV";
2755   let RowFields = ["RevOp"];
2756   let ColFields = ["IsOrig"];
2757   let KeyCol = ["0"];
2758   let ValueCols = [["1"]];
2759 }
2760
2761 // Maps an original opcode to its commuted version
2762 def getCommuteCmpRev : InstrMapping {
2763   let FilterClass = "VOP2_REV";
2764   let RowFields = ["RevOp"];
2765   let ColFields = ["IsOrig"];
2766   let KeyCol = ["1"];
2767   let ValueCols = [["0"]];
2768 }
2769
2770
2771 def getMCOpcodeGen : InstrMapping {
2772   let FilterClass = "SIMCInstr";
2773   let RowFields = ["PseudoInstr"];
2774   let ColFields = ["Subtarget"];
2775   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2776   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2777 }
2778
2779 def getAddr64Inst : InstrMapping {
2780   let FilterClass = "MUBUFAddr64Table";
2781   let RowFields = ["OpName"];
2782   let ColFields = ["IsAddr64"];
2783   let KeyCol = ["0"];
2784   let ValueCols = [["1"]];
2785 }
2786
2787 // Maps an atomic opcode to its version with a return value.
2788 def getAtomicRetOp : InstrMapping {
2789   let FilterClass = "AtomicNoRet";
2790   let RowFields = ["NoRetOp"];
2791   let ColFields = ["IsRet"];
2792   let KeyCol = ["0"];
2793   let ValueCols = [["1"]];
2794 }
2795
2796 // Maps an atomic opcode to its returnless version.
2797 def getAtomicNoRetOp : InstrMapping {
2798   let FilterClass = "AtomicNoRet";
2799   let RowFields = ["NoRetOp"];
2800   let ColFields = ["IsRet"];
2801   let KeyCol = ["1"];
2802   let ValueCols = [["0"]];
2803 }
2804
2805 include "SIInstructions.td"
2806 include "CIInstructions.td"
2807 include "VIInstructions.td"