lib/Target/AMDGPU/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 def isCI : Predicate<"Subtarget->getGeneration() "
  10                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  11 def isCIOnly : Predicate<"Subtarget->getGeneration() =="
  12                          "AMDGPUSubtarget::SEA_ISLANDS">,
  13   AssemblerPredicate <"FeatureSeaIslands">;
  14 def isVI : Predicate <
  15   "Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS">,
  16   AssemblerPredicate<"FeatureGCN3Encoding">;
  17
  18 def DisableInst : Predicate <"false">, AssemblerPredicate<"FeatureDisable">;
  19
  20 class vop {
  21   field bits<9> SI3;
  22   field bits<10> VI3;
  23 }
  24
  25 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  26   field bits<8> SI = si;
  27   field bits<8> VI = vi;
  28
  29   field bits<9>  SI3 = {0, si{7-0}};
  30   field bits<10> VI3 = {0, 0, vi{7-0}};
  31 }
  32
  33 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  34   field bits<8> SI = si;
  35   field bits<8> VI = vi;
  36
  37   field bits<9>  SI3 = {1, 1, si{6-0}};
  38   field bits<10> VI3 = !add(0x140, vi);
  39 }
  40
  41 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  42   field bits<6> SI = si;
  43   field bits<6> VI = vi;
  44
  45   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  46   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  47 }
  48
  49 // Specify a VOP2 opcode for SI and VOP3 opcode for VI
  50 // that doesn't have VOP2 encoding on VI
  51 class vop23 <bits<6> si, bits<10> vi> : vop2 <si> {
  52   let VI3 = vi;
  53 }
  54
  55 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  56   let SI3 = si;
  57   let VI3 = vi;
  58 }
  59
  60 class sop1 <bits<8> si, bits<8> vi = si> {
  61   field bits<8> SI = si;
  62   field bits<8> VI = vi;
  63 }
  64
  65 class sop2 <bits<7> si, bits<7> vi = si> {
  66   field bits<7> SI = si;
  67   field bits<7> VI = vi;
  68 }
  69
  70 class sopk <bits<5> si, bits<5> vi = si> {
  71   field bits<5> SI = si;
  72   field bits<5> VI = vi;
  73 }
  74
  75 // Specify an SMRD opcode for SI and SMEM opcode for VI
  76 class smrd<bits<5> si, bits<5> vi = si> {
  77   field bits<5> SI = si;
  78   field bits<8> VI = { 0, 0, 0, vi };
  79 }
  80
  81 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  82 // in AMDGPUInstrInfo.cpp
  83 def SISubtarget {
  84   int NONE = -1;
  85   int SI = 0;
  86   int VI = 1;
  87 }
  88
  89 //===----------------------------------------------------------------------===//
  90 // SI DAG Nodes
  91 //===----------------------------------------------------------------------===//
  92
  93 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  94   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  95                       [SDNPMayLoad, SDNPMemOperand]
  96 >;
  97
  98 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  99   SDTypeProfile<0, 13,
 100     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
 101      SDTCisVT<1, iAny>,   // vdata(VGPR)
 102      SDTCisVT<2, i32>,    // num_channels(imm)
 103      SDTCisVT<3, i32>,    // vaddr(VGPR)
 104      SDTCisVT<4, i32>,    // soffset(SGPR)
 105      SDTCisVT<5, i32>,    // inst_offset(imm)
 106      SDTCisVT<6, i32>,    // dfmt(imm)
 107      SDTCisVT<7, i32>,    // nfmt(imm)
 108      SDTCisVT<8, i32>,    // offen(imm)
 109      SDTCisVT<9, i32>,    // idxen(imm)
 110      SDTCisVT<10, i32>,   // glc(imm)
 111      SDTCisVT<11, i32>,   // slc(imm)
 112      SDTCisVT<12, i32>    // tfe(imm)
 113     ]>,
 114   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
 115 >;
 116
 117 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
 118   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
 119                        SDTCisVT<3, i32>]>
 120 >;
 121
 122 class SDSample<string opcode> : SDNode <opcode,
 123   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 124                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 125 >;
 126
 127 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 128 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 129 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 130 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 131
 132 def SIconstdata_ptr : SDNode<
 133   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 134 >;
 135
 136 //===----------------------------------------------------------------------===//
 137 // SDNodes and PatFrag for local loads and stores to enable s_mov_b32 m0, -1
 138 // to be glued to the memory instructions.
 139 //===----------------------------------------------------------------------===//
 140
 141 def SIld_local : SDNode <"ISD::LOAD", SDTLoad,
 142   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 143 >;
 144
 145 def si_ld_local : PatFrag <(ops node:$ptr), (SIld_local node:$ptr), [{
 146   return isLocalLoad(cast<LoadSDNode>(N));
 147 }]>;
 148
 149 def si_load_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 150   return cast<LoadSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 151          cast<LoadSDNode>(N)->getExtensionType() == ISD::NON_EXTLOAD;
 152 }]>;
 153
 154 def si_load_local_align8 : Aligned8Bytes <
 155   (ops node:$ptr), (si_load_local node:$ptr)
 156 >;
 157
 158 def si_sextload_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 159   return cast<LoadSDNode>(N)->getExtensionType() == ISD::SEXTLOAD;
 160 }]>;
 161 def si_az_extload_local : AZExtLoadBase <si_ld_local>;
 162
 163 multiclass SIExtLoadLocal <PatFrag ld_node> {
 164
 165   def _i8 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 166                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i8;}]
 167   >;
 168
 169   def _i16 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 170                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i16;}]
 171   >;
 172 }
 173
 174 defm si_sextload_local : SIExtLoadLocal <si_sextload_local>;
 175 defm si_az_extload_local : SIExtLoadLocal <si_az_extload_local>;
 176
 177 def SIst_local : SDNode <"ISD::STORE", SDTStore,
 178   [SDNPHasChain, SDNPMayStore, SDNPMemOperand, SDNPInGlue]
 179 >;
 180
 181 def si_st_local : PatFrag <
 182   (ops node:$val, node:$ptr), (SIst_local node:$val, node:$ptr), [{
 183   return isLocalStore(cast<StoreSDNode>(N));
 184 }]>;
 185
 186 def si_store_local : PatFrag <
 187   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 188   return cast<StoreSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 189          !cast<StoreSDNode>(N)->isTruncatingStore();
 190 }]>;
 191
 192 def si_store_local_align8 : Aligned8Bytes <
 193   (ops node:$val, node:$ptr), (si_store_local node:$val, node:$ptr)
 194 >;
 195
 196 def si_truncstore_local : PatFrag <
 197   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 198   return cast<StoreSDNode>(N)->isTruncatingStore();
 199 }]>;
 200
 201 def si_truncstore_local_i8 : PatFrag <
 202   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 203   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i8;
 204 }]>;
 205
 206 def si_truncstore_local_i16 : PatFrag <
 207   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 208   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i16;
 209 }]>;
 210
 211 multiclass SIAtomicM0Glue2 <string op_name> {
 212
 213   def _glue : SDNode <"ISD::ATOMIC_"#op_name, SDTAtomic2,
 214     [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 215   >;
 216
 217   def _local : local_binary_atomic_op <!cast<SDNode>(NAME#"_glue")>;
 218 }
 219
 220 defm si_atomic_load_add : SIAtomicM0Glue2 <"LOAD_ADD">;
 221 defm si_atomic_load_and : SIAtomicM0Glue2 <"LOAD_AND">;
 222 defm si_atomic_load_min : SIAtomicM0Glue2 <"LOAD_MIN">;
 223 defm si_atomic_load_max : SIAtomicM0Glue2 <"LOAD_MAX">;
 224 defm si_atomic_load_or : SIAtomicM0Glue2 <"LOAD_OR">;
 225 defm si_atomic_load_sub : SIAtomicM0Glue2 <"LOAD_SUB">;
 226 defm si_atomic_load_xor : SIAtomicM0Glue2 <"LOAD_XOR">;
 227 defm si_atomic_load_umin : SIAtomicM0Glue2 <"LOAD_UMIN">;
 228 defm si_atomic_load_umax : SIAtomicM0Glue2 <"LOAD_UMAX">;
 229 defm si_atomic_swap : SIAtomicM0Glue2 <"SWAP">;
 230
 231 def si_atomic_cmp_swap_glue : SDNode <"ISD::ATOMIC_CMP_SWAP", SDTAtomic3,
 232   [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 233 >;
 234
 235 defm si_atomic_cmp_swap : AtomicCmpSwapLocal <si_atomic_cmp_swap_glue>;
 236
 237 // Transformation function, extract the lower 32bit of a 64bit immediate
 238 def LO32 : SDNodeXForm<imm, [{
 239   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, SDLoc(N),
 240                                    MVT::i32);
 241 }]>;
 242
 243 def LO32f : SDNodeXForm<fpimm, [{
 244   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 245   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 246 }]>;
 247
 248 // Transformation function, extract the upper 32bit of a 64bit immediate
 249 def HI32 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, SDLoc(N), MVT::i32);
 251 }]>;
 252
 253 def HI32f : SDNodeXForm<fpimm, [{
 254   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 255   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), SDLoc(N),
 256                                      MVT::f32);
 257 }]>;
 258
 259 def IMM8bitDWORD : PatLeaf <(imm),
 260   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 261 >;
 262
 263 def as_dword_i32imm : SDNodeXForm<imm, [{
 264   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, SDLoc(N), MVT::i32);
 265 }]>;
 266
 267 def as_i1imm : SDNodeXForm<imm, [{
 268   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i1);
 269 }]>;
 270
 271 def as_i8imm : SDNodeXForm<imm, [{
 272   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i8);
 273 }]>;
 274
 275 def as_i16imm : SDNodeXForm<imm, [{
 276   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i16);
 277 }]>;
 278
 279 def as_i32imm: SDNodeXForm<imm, [{
 280   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i32);
 281 }]>;
 282
 283 def as_i64imm: SDNodeXForm<imm, [{
 284   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i64);
 285 }]>;
 286
 287 // Copied from the AArch64 backend:
 288 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 289 return CurDAG->getTargetConstant(
 290   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 291 }]>;
 292
 293 // Copied from the AArch64 backend:
 294 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 295 return CurDAG->getTargetConstant(
 296   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 297 }]>;
 298
 299 def IMM8bit : PatLeaf <(imm),
 300   [{return isUInt<8>(N->getZExtValue());}]
 301 >;
 302
 303 def IMM12bit : PatLeaf <(imm),
 304   [{return isUInt<12>(N->getZExtValue());}]
 305 >;
 306
 307 def IMM16bit : PatLeaf <(imm),
 308   [{return isUInt<16>(N->getZExtValue());}]
 309 >;
 310
 311 def IMM20bit : PatLeaf <(imm),
 312   [{return isUInt<20>(N->getZExtValue());}]
 313 >;
 314
 315 def IMM32bit : PatLeaf <(imm),
 316   [{return isUInt<32>(N->getZExtValue());}]
 317 >;
 318
 319 def mubuf_vaddr_offset : PatFrag<
 320   (ops node:$ptr, node:$offset, node:$imm_offset),
 321   (add (add node:$ptr, node:$offset), node:$imm_offset)
 322 >;
 323
 324 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 325   return isInlineImmediate(N);
 326 }]>;
 327
 328 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 329   return isInlineImmediate(N);
 330 }]>;
 331
 332 class SGPRImm <dag frag> : PatLeaf<frag, [{
 333   if (Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 334     return false;
 335   }
 336   const SIRegisterInfo *SIRI =
 337       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 338   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 339                                                 U != E; ++U) {
 340     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 341       return true;
 342     }
 343   }
 344   return false;
 345 }]>;
 346
 347 //===----------------------------------------------------------------------===//
 348 // Custom Operands
 349 //===----------------------------------------------------------------------===//
 350
 351 def FRAMEri32 : Operand<iPTR> {
 352   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 353 }
 354
 355 def SoppBrTarget : AsmOperandClass {
 356   let Name = "SoppBrTarget";
 357   let ParserMethod = "parseSOppBrTarget";
 358 }
 359
 360 def sopp_brtarget : Operand<OtherVT> {
 361   let EncoderMethod = "getSOPPBrEncoding";
 362   let OperandType = "OPERAND_PCREL";
 363   let ParserMatchClass = SoppBrTarget;
 364 }
 365
 366 include "SIInstrFormats.td"
 367 include "VIInstrFormats.td"
 368
 369 def MubufOffsetMatchClass : AsmOperandClass {
 370   let Name = "MubufOffset";
 371   let ParserMethod = "parseMubufOptionalOps";
 372   let RenderMethod = "addImmOperands";
 373 }
 374
 375 class DSOffsetBaseMatchClass <string parser> : AsmOperandClass {
 376   let Name = "DSOffset"#parser;
 377   let ParserMethod = parser;
 378   let RenderMethod = "addImmOperands";
 379   let PredicateMethod = "isDSOffset";
 380 }
 381
 382 def DSOffsetMatchClass : DSOffsetBaseMatchClass <"parseDSOptionalOps">;
 383 def DSOffsetGDSMatchClass : DSOffsetBaseMatchClass <"parseDSOffsetOptional">;
 384
 385 def DSOffset01MatchClass : AsmOperandClass {
 386   let Name = "DSOffset1";
 387   let ParserMethod = "parseDSOff01OptionalOps";
 388   let RenderMethod = "addImmOperands";
 389   let PredicateMethod = "isDSOffset01";
 390 }
 391
 392 class GDSBaseMatchClass <string parser> : AsmOperandClass {
 393   let Name = "GDS"#parser;
 394   let PredicateMethod = "isImm";
 395   let ParserMethod = parser;
 396   let RenderMethod = "addImmOperands";
 397 }
 398
 399 def GDSMatchClass : GDSBaseMatchClass <"parseDSOptionalOps">;
 400 def GDS01MatchClass : GDSBaseMatchClass <"parseDSOff01OptionalOps">;
 401
 402 class GLCBaseMatchClass <string parser> : AsmOperandClass {
 403   let Name = "GLC"#parser;
 404   let PredicateMethod = "isImm";
 405   let ParserMethod = parser;
 406   let RenderMethod = "addImmOperands";
 407 }
 408
 409 def GLCMubufMatchClass : GLCBaseMatchClass <"parseMubufOptionalOps">;
 410 def GLCFlatMatchClass : GLCBaseMatchClass <"parseFlatOptionalOps">;
 411
 412 class SLCBaseMatchClass <string parser> : AsmOperandClass {
 413   let Name = "SLC"#parser;
 414   let PredicateMethod = "isImm";
 415   let ParserMethod = parser;
 416   let RenderMethod = "addImmOperands";
 417 }
 418
 419 def SLCMubufMatchClass : SLCBaseMatchClass <"parseMubufOptionalOps">;
 420 def SLCFlatMatchClass : SLCBaseMatchClass <"parseFlatOptionalOps">;
 421 def SLCFlatAtomicMatchClass : SLCBaseMatchClass <"parseFlatAtomicOptionalOps">;
 422
 423 class TFEBaseMatchClass <string parser> : AsmOperandClass {
 424   let Name = "TFE"#parser;
 425   let PredicateMethod = "isImm";
 426   let ParserMethod = parser;
 427   let RenderMethod = "addImmOperands";
 428 }
 429
 430 def TFEMubufMatchClass : TFEBaseMatchClass <"parseMubufOptionalOps">;
 431 def TFEFlatMatchClass : TFEBaseMatchClass <"parseFlatOptionalOps">;
 432 def TFEFlatAtomicMatchClass : TFEBaseMatchClass <"parseFlatAtomicOptionalOps">;
 433
 434 def OModMatchClass : AsmOperandClass {
 435   let Name = "OMod";
 436   let PredicateMethod = "isImm";
 437   let ParserMethod = "parseVOP3OptionalOps";
 438   let RenderMethod = "addImmOperands";
 439 }
 440
 441 def ClampMatchClass : AsmOperandClass {
 442   let Name = "Clamp";
 443   let PredicateMethod = "isImm";
 444   let ParserMethod = "parseVOP3OptionalOps";
 445   let RenderMethod = "addImmOperands";
 446 }
 447
 448 class SMRDOffsetBaseMatchClass <string predicate> : AsmOperandClass {
 449   let Name = "SMRDOffset"#predicate;
 450   let PredicateMethod = predicate;
 451   let RenderMethod = "addImmOperands";
 452 }
 453
 454 def SMRDOffsetMatchClass : SMRDOffsetBaseMatchClass <"isSMRDOffset">;
 455 def SMRDLiteralOffsetMatchClass : SMRDOffsetBaseMatchClass <
 456   "isSMRDLiteralOffset"
 457 >;
 458
 459 let OperandType = "OPERAND_IMMEDIATE" in {
 460
 461 def offen : Operand<i1> {
 462   let PrintMethod = "printOffen";
 463 }
 464 def idxen : Operand<i1> {
 465   let PrintMethod = "printIdxen";
 466 }
 467 def addr64 : Operand<i1> {
 468   let PrintMethod = "printAddr64";
 469 }
 470 def mbuf_offset : Operand<i16> {
 471   let PrintMethod = "printMBUFOffset";
 472   let ParserMatchClass = MubufOffsetMatchClass;
 473 }
 474 class ds_offset_base <AsmOperandClass mc> : Operand<i16> {
 475   let PrintMethod = "printDSOffset";
 476   let ParserMatchClass = mc;
 477 }
 478 def ds_offset : ds_offset_base <DSOffsetMatchClass>;
 479 def ds_offset_gds : ds_offset_base <DSOffsetGDSMatchClass>;
 480
 481 def ds_offset0 : Operand<i8> {
 482   let PrintMethod = "printDSOffset0";
 483   let ParserMatchClass = DSOffset01MatchClass;
 484 }
 485 def ds_offset1 : Operand<i8> {
 486   let PrintMethod = "printDSOffset1";
 487   let ParserMatchClass = DSOffset01MatchClass;
 488 }
 489 class gds_base <AsmOperandClass mc> : Operand <i1> {
 490   let PrintMethod = "printGDS";
 491   let ParserMatchClass = mc;
 492 }
 493 def gds : gds_base <GDSMatchClass>;
 494
 495 def gds01 : gds_base <GDS01MatchClass>;
 496
 497 class glc_base <AsmOperandClass mc> : Operand <i1> {
 498   let PrintMethod = "printGLC";
 499   let ParserMatchClass = mc;
 500 }
 501
 502 def glc : glc_base <GLCMubufMatchClass>;
 503 def glc_flat : glc_base <GLCFlatMatchClass>;
 504
 505 class slc_base <AsmOperandClass mc> : Operand <i1> {
 506   let PrintMethod = "printSLC";
 507   let ParserMatchClass = mc;
 508 }
 509
 510 def slc : slc_base <SLCMubufMatchClass>;
 511 def slc_flat : slc_base <SLCFlatMatchClass>;
 512 def slc_flat_atomic : slc_base <SLCFlatAtomicMatchClass>;
 513
 514 class tfe_base <AsmOperandClass mc> : Operand <i1> {
 515   let PrintMethod = "printTFE";
 516   let ParserMatchClass = mc;
 517 }
 518
 519 def tfe : tfe_base <TFEMubufMatchClass>;
 520 def tfe_flat : tfe_base <TFEFlatMatchClass>;
 521 def tfe_flat_atomic : tfe_base <TFEFlatAtomicMatchClass>;
 522
 523 def omod : Operand <i32> {
 524   let PrintMethod = "printOModSI";
 525   let ParserMatchClass = OModMatchClass;
 526 }
 527
 528 def ClampMod : Operand <i1> {
 529   let PrintMethod = "printClampSI";
 530   let ParserMatchClass = ClampMatchClass;
 531 }
 532
 533 def smrd_offset : Operand <i32> {
 534   let PrintMethod = "printU32ImmOperand";
 535   let ParserMatchClass = SMRDOffsetMatchClass;
 536 }
 537
 538 def smrd_literal_offset : Operand <i32> {
 539   let PrintMethod = "printU32ImmOperand";
 540   let ParserMatchClass = SMRDLiteralOffsetMatchClass;
 541 }
 542
 543 } // End OperandType = "OPERAND_IMMEDIATE"
 544
 545 def VOPDstS64 : VOPDstOperand <SReg_64>;
 546
 547 //===----------------------------------------------------------------------===//
 548 // Complex patterns
 549 //===----------------------------------------------------------------------===//
 550
 551 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 552 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 553
 554 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 555 def MUBUFAddr64 : ComplexPattern<i64, 7, "SelectMUBUFAddr64">;
 556 def MUBUFAddr64Atomic : ComplexPattern<i64, 5, "SelectMUBUFAddr64">;
 557 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 558 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 559 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 560
 561 def SMRDImm   : ComplexPattern<i64, 2, "SelectSMRDImm">;
 562 def SMRDImm32 : ComplexPattern<i64, 2, "SelectSMRDImm32">;
 563 def SMRDSgpr  : ComplexPattern<i64, 2, "SelectSMRDSgpr">;
 564 def SMRDBufferImm   : ComplexPattern<i32, 1, "SelectSMRDBufferImm">;
 565 def SMRDBufferImm32 : ComplexPattern<i32, 1, "SelectSMRDBufferImm32">;
 566 def SMRDBufferSgpr  : ComplexPattern<i32, 1, "SelectSMRDBufferSgpr">;
 567
 568 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 569 def VOP3NoMods0 : ComplexPattern<untyped, 4, "SelectVOP3NoMods0">;
 570 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 571 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 572 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 573 def VOP3NoMods : ComplexPattern<untyped, 2, "SelectVOP3NoMods">;
 574
 575 //===----------------------------------------------------------------------===//
 576 // SI assembler operands
 577 //===----------------------------------------------------------------------===//
 578
 579 def SIOperand {
 580   int ZERO = 0x80;
 581   int VCC = 0x6A;
 582   int FLAT_SCR = 0x68;
 583 }
 584
 585 def SRCMODS {
 586   int NONE = 0;
 587   int NEG = 1;
 588 }
 589
 590 def DSTCLAMP {
 591   int NONE = 0;
 592 }
 593
 594 def DSTOMOD {
 595   int NONE = 0;
 596 }
 597
 598 //===----------------------------------------------------------------------===//
 599 //
 600 // SI Instruction multiclass helpers.
 601 //
 602 // Instructions with _32 take 32-bit operands.
 603 // Instructions with _64 take 64-bit operands.
 604 //
 605 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 606 // encoding is the standard encoding, but instruction that make use of
 607 // any of the instruction modifiers must use the 64-bit encoding.
 608 //
 609 // Instructions with _e32 use the 32-bit encoding.
 610 // Instructions with _e64 use the 64-bit encoding.
 611 //
 612 //===----------------------------------------------------------------------===//
 613
 614 class SIMCInstr <string pseudo, int subtarget> {
 615   string PseudoInstr = pseudo;
 616   int Subtarget = subtarget;
 617 }
 618
 619 //===----------------------------------------------------------------------===//
 620 // EXP classes
 621 //===----------------------------------------------------------------------===//
 622
 623 class EXPCommon : InstSI<
 624   (outs),
 625   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 626        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 627   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 628   [] > {
 629
 630   let EXP_CNT = 1;
 631   let Uses = [EXEC];
 632 }
 633
 634 multiclass EXP_m {
 635
 636   let isPseudo = 1, isCodeGenOnly = 1 in {
 637     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 638   }
 639
 640   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 641
 642   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 643 }
 644
 645 //===----------------------------------------------------------------------===//
 646 // Scalar classes
 647 //===----------------------------------------------------------------------===//
 648
 649 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 650   SOP1 <outs, ins, "", pattern>,
 651   SIMCInstr<opName, SISubtarget.NONE> {
 652   let isPseudo = 1;
 653   let isCodeGenOnly = 1;
 654 }
 655
 656 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm> :
 657   SOP1 <outs, ins, asm, []>,
 658   SOP1e <op.SI>,
 659   SIMCInstr<opName, SISubtarget.SI> {
 660   let isCodeGenOnly = 0;
 661   let AssemblerPredicates = [isSICI];
 662 }
 663
 664 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm> :
 665   SOP1 <outs, ins, asm, []>,
 666   SOP1e <op.VI>,
 667   SIMCInstr<opName, SISubtarget.VI> {
 668   let isCodeGenOnly = 0;
 669   let AssemblerPredicates = [isVI];
 670 }
 671
 672 multiclass SOP1_m <sop1 op, string opName, dag outs, dag ins, string asm,
 673                    list<dag> pattern> {
 674
 675   def "" : SOP1_Pseudo <opName, outs, ins, pattern>;
 676
 677   def _si : SOP1_Real_si <op, opName, outs, ins, asm>;
 678
 679   def _vi : SOP1_Real_vi <op, opName, outs, ins, asm>;
 680
 681 }
 682
 683 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 684     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 685     opName#" $dst, $src0", pattern
 686 >;
 687
 688 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 689     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 690     opName#" $dst, $src0", pattern
 691 >;
 692
 693 // no input, 64-bit output.
 694 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 695   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 696
 697   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 698     opName#" $dst"> {
 699     let ssrc0 = 0;
 700   }
 701
 702   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 703     opName#" $dst"> {
 704     let ssrc0 = 0;
 705   }
 706 }
 707
 708 // 64-bit input, no output
 709 multiclass SOP1_1 <sop1 op, string opName, list<dag> pattern> {
 710   def "" : SOP1_Pseudo <opName, (outs), (ins SReg_64:$src0), pattern>;
 711
 712   def _si : SOP1_Real_si <op, opName, (outs), (ins SReg_64:$src0),
 713     opName#" $src0"> {
 714     let sdst = 0;
 715   }
 716
 717   def _vi : SOP1_Real_vi <op, opName, (outs), (ins SReg_64:$src0),
 718     opName#" $src0"> {
 719     let sdst = 0;
 720   }
 721 }
 722
 723 // 64-bit input, 32-bit output.
 724 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 725     op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 726     opName#" $dst, $src0", pattern
 727 >;
 728
 729 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 730   SOP2<outs, ins, "", pattern>,
 731   SIMCInstr<opName, SISubtarget.NONE> {
 732   let isPseudo = 1;
 733   let isCodeGenOnly = 1;
 734   let Size = 4;
 735
 736   // Pseudo instructions have no encodings, but adding this field here allows
 737   // us to do:
 738   // let sdst = xxx in {
 739   // for multiclasses that include both real and pseudo instructions.
 740   field bits<7> sdst = 0;
 741 }
 742
 743 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm> :
 744   SOP2<outs, ins, asm, []>,
 745   SOP2e<op.SI>,
 746   SIMCInstr<opName, SISubtarget.SI> {
 747   let AssemblerPredicates = [isSICI];
 748 }
 749
 750 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm> :
 751   SOP2<outs, ins, asm, []>,
 752   SOP2e<op.VI>,
 753   SIMCInstr<opName, SISubtarget.VI> {
 754   let AssemblerPredicates = [isVI];
 755 }
 756
 757 multiclass SOP2_m <sop2 op, string opName, dag outs, dag ins, string asm,
 758                    list<dag> pattern> {
 759
 760   def "" : SOP2_Pseudo <opName, outs, ins, pattern>;
 761
 762   def _si : SOP2_Real_si <op, opName, outs, ins, asm>;
 763
 764   def _vi : SOP2_Real_vi <op, opName, outs, ins, asm>;
 765
 766 }
 767
 768 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 769     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0, SSrc_32:$src1),
 770     opName#" $dst, $src0, $src1", pattern
 771 >;
 772
 773 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 774     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_64:$src1),
 775     opName#" $dst, $src0, $src1", pattern
 776 >;
 777
 778 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 779     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_32:$src1),
 780     opName#" $dst, $src0, $src1", pattern
 781 >;
 782
 783 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 784                     string opName, PatLeaf cond> : SOPC <
 785   op, (outs), (ins rc:$src0, rc:$src1),
 786   opName#" $src0, $src1", []> {
 787   let Defs = [SCC];
 788 }
 789
 790 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 791   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 792
 793 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 794   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 795
 796 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 797   SOPK <outs, ins, "", pattern>,
 798   SIMCInstr<opName, SISubtarget.NONE> {
 799   let isPseudo = 1;
 800   let isCodeGenOnly = 1;
 801 }
 802
 803 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm> :
 804   SOPK <outs, ins, asm, []>,
 805   SOPKe <op.SI>,
 806   SIMCInstr<opName, SISubtarget.SI> {
 807   let AssemblerPredicates = [isSICI];
 808   let isCodeGenOnly = 0;
 809 }
 810
 811 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm> :
 812   SOPK <outs, ins, asm, []>,
 813   SOPKe <op.VI>,
 814   SIMCInstr<opName, SISubtarget.VI> {
 815   let AssemblerPredicates = [isVI];
 816   let isCodeGenOnly = 0;
 817 }
 818
 819 multiclass SOPK_m <sopk op, string opName, dag outs, dag ins, string opAsm,
 820                    string asm = opName#opAsm> {
 821   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 822
 823   def _si : SOPK_Real_si <op, opName, outs, ins, asm>;
 824
 825   def _vi : SOPK_Real_vi <op, opName, outs, ins, asm>;
 826
 827 }
 828
 829 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 830   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 831     pattern>;
 832
 833   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 834     opName#" $dst, $src0">;
 835
 836   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 837     opName#" $dst, $src0">;
 838 }
 839
 840 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 841   def "" : SOPK_Pseudo <opName, (outs),
 842     (ins SReg_32:$src0, u16imm:$src1), pattern> {
 843     let Defs = [SCC];
 844   }
 845
 846
 847   def _si : SOPK_Real_si <op, opName, (outs),
 848     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 849     let Defs = [SCC];
 850   }
 851
 852   def _vi : SOPK_Real_vi <op, opName, (outs),
 853     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 854     let Defs = [SCC];
 855   }
 856 }
 857
 858 multiclass SOPK_32TIE <sopk op, string opName, list<dag> pattern> : SOPK_m <
 859   op, opName, (outs SReg_32:$sdst), (ins SReg_32:$src0, u16imm:$simm16),
 860   " $sdst, $simm16"
 861 >;
 862
 863 multiclass SOPK_IMM32 <sopk op, string opName, dag outs, dag ins,
 864                        string argAsm, string asm = opName#argAsm> {
 865
 866   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 867
 868   def _si : SOPK <outs, ins, asm, []>,
 869             SOPK64e <op.SI>,
 870             SIMCInstr<opName, SISubtarget.SI> {
 871               let AssemblerPredicates = [isSICI];
 872               let isCodeGenOnly = 0;
 873             }
 874
 875   def _vi : SOPK <outs, ins, asm, []>,
 876             SOPK64e <op.VI>,
 877             SIMCInstr<opName, SISubtarget.VI> {
 878               let AssemblerPredicates = [isVI];
 879               let isCodeGenOnly = 0;
 880             }
 881 }
 882 //===----------------------------------------------------------------------===//
 883 // SMRD classes
 884 //===----------------------------------------------------------------------===//
 885
 886 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 887   SMRD <outs, ins, "", pattern>,
 888   SIMCInstr<opName, SISubtarget.NONE> {
 889   let isPseudo = 1;
 890   let isCodeGenOnly = 1;
 891 }
 892
 893 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 894                     string asm> :
 895   SMRD <outs, ins, asm, []>,
 896   SMRDe <op, imm>,
 897   SIMCInstr<opName, SISubtarget.SI> {
 898   let AssemblerPredicates = [isSICI];
 899 }
 900
 901 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 902                     string asm> :
 903   SMRD <outs, ins, asm, []>,
 904   SMEMe_vi <op, imm>,
 905   SIMCInstr<opName, SISubtarget.VI> {
 906   let AssemblerPredicates = [isVI];
 907 }
 908
 909 multiclass SMRD_m <smrd op, string opName, bit imm, dag outs, dag ins,
 910                    string asm, list<dag> pattern> {
 911
 912   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 913
 914   def _si : SMRD_Real_si <op.SI, opName, imm, outs, ins, asm>;
 915
 916   // glc is only applicable to scalar stores, which are not yet
 917   // implemented.
 918   let glc = 0 in {
 919     def _vi : SMRD_Real_vi <op.VI, opName, imm, outs, ins, asm>;
 920   }
 921 }
 922
 923 multiclass SMRD_Helper <smrd op, string opName, RegisterClass baseClass,
 924                         RegisterClass dstClass> {
 925   defm _IMM : SMRD_m <
 926     op, opName#"_IMM", 1, (outs dstClass:$dst),
 927     (ins baseClass:$sbase, smrd_offset:$offset),
 928     opName#" $dst, $sbase, $offset", []
 929   >;
 930
 931   def _IMM_ci : SMRD <
 932     (outs dstClass:$dst), (ins baseClass:$sbase, smrd_literal_offset:$offset),
 933     opName#" $dst, $sbase, $offset", []>, SMRD_IMMe_ci <op.SI> {
 934     let AssemblerPredicates = [isCIOnly];
 935   }
 936
 937   defm _SGPR : SMRD_m <
 938     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 939     (ins baseClass:$sbase, SReg_32:$soff),
 940     opName#" $dst, $sbase, $soff", []
 941   >;
 942 }
 943
 944 //===----------------------------------------------------------------------===//
 945 // Vector ALU classes
 946 //===----------------------------------------------------------------------===//
 947
 948 // This must always be right before the operand being input modified.
 949 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 950   let PrintMethod = "printOperandAndMods";
 951 }
 952
 953 def InputModsMatchClass : AsmOperandClass {
 954   let Name = "RegWithInputMods";
 955 }
 956
 957 def InputModsNoDefault : Operand <i32> {
 958   let PrintMethod = "printOperandAndMods";
 959   let ParserMatchClass = InputModsMatchClass;
 960 }
 961
 962 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 963   int ret =
 964     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 965          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 966                                               3)); // VOP3
 967 }
 968
 969 // Returns the register class to use for the destination of VOP[123C]
 970 // instructions for the given VT.
 971 class getVALUDstForVT<ValueType VT> {
 972   RegisterOperand ret = !if(!eq(VT.Size, 32), VOPDstOperand<VGPR_32>,
 973                           !if(!eq(VT.Size, 64), VOPDstOperand<VReg_64>,
 974                             !if(!eq(VT.Size, 16), VOPDstOperand<VGPR_32>,
 975                             VOPDstOperand<SReg_64>))); // else VT == i1
 976 }
 977
 978 // Returns the register class to use for source 0 of VOP[12C]
 979 // instructions for the given VT.
 980 class getVOPSrc0ForVT<ValueType VT> {
 981   RegisterOperand ret = !if(!eq(VT.Size, 64), VSrc_64, VSrc_32);
 982 }
 983
 984 // Returns the register class to use for source 1 of VOP[12C] for the
 985 // given VT.
 986 class getVOPSrc1ForVT<ValueType VT> {
 987   RegisterClass ret = !if(!eq(VT.Size, 64), VReg_64, VGPR_32);
 988 }
 989
 990 // Returns the register class to use for sources of VOP3 instructions for the
 991 // given VT.
 992 class getVOP3SrcForVT<ValueType VT> {
 993   RegisterOperand ret = !if(!eq(VT.Size, 64), VCSrc_64, VCSrc_32);
 994 }
 995
 996 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 997 // XXX - do f16 instructions?
 998 class hasModifiers<ValueType SrcVT> {
 999   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
1000             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
1001 }
1002
1003 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
1004 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
1005   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
1006             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
1007                                     (ins)));
1008 }
1009
1010 // Returns the input arguments for VOP3 instructions for the given SrcVT.
1011 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
1012                 RegisterOperand Src2RC, int NumSrcArgs,
1013                 bit HasModifiers> {
1014
1015   dag ret =
1016     !if (!eq(NumSrcArgs, 1),
1017       !if (!eq(HasModifiers, 1),
1018         // VOP1 with modifiers
1019         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1020              ClampMod:$clamp, omod:$omod)
1021       /* else */,
1022         // VOP1 without modifiers
1023         (ins Src0RC:$src0)
1024       /* endif */ ),
1025     !if (!eq(NumSrcArgs, 2),
1026       !if (!eq(HasModifiers, 1),
1027         // VOP 2 with modifiers
1028         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1029              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1030              ClampMod:$clamp, omod:$omod)
1031       /* else */,
1032         // VOP2 without modifiers
1033         (ins Src0RC:$src0, Src1RC:$src1)
1034       /* endif */ )
1035     /* NumSrcArgs == 3 */,
1036       !if (!eq(HasModifiers, 1),
1037         // VOP3 with modifiers
1038         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1039              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1040              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
1041              ClampMod:$clamp, omod:$omod)
1042       /* else */,
1043         // VOP3 without modifiers
1044         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
1045       /* endif */ )));
1046 }
1047
1048 // Returns the assembly string for the inputs and outputs of a VOP[12C]
1049 // instruction.  This does not add the _e32 suffix, so it can be reused
1050 // by getAsm64.
1051 class getAsm32 <int NumSrcArgs> {
1052   string src1 = ", $src1";
1053   string src2 = ", $src2";
1054   string ret = "$dst, $src0"#
1055                !if(!eq(NumSrcArgs, 1), "", src1)#
1056                !if(!eq(NumSrcArgs, 3), src2, "");
1057 }
1058
1059 // Returns the assembly string for the inputs and outputs of a VOP3
1060 // instruction.
1061 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
1062   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
1063   string src1 = !if(!eq(NumSrcArgs, 1), "",
1064                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
1065                                            " $src1_modifiers,"));
1066   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
1067   string ret =
1068   !if(!eq(HasModifiers, 0),
1069       getAsm32<NumSrcArgs>.ret,
1070       "$dst, "#src0#src1#src2#"$clamp"#"$omod");
1071 }
1072
1073
1074 class VOPProfile <list<ValueType> _ArgVT> {
1075
1076   field list<ValueType> ArgVT = _ArgVT;
1077
1078   field ValueType DstVT = ArgVT[0];
1079   field ValueType Src0VT = ArgVT[1];
1080   field ValueType Src1VT = ArgVT[2];
1081   field ValueType Src2VT = ArgVT[3];
1082   field RegisterOperand DstRC = getVALUDstForVT<DstVT>.ret;
1083   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
1084   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
1085   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
1086   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
1087   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
1088
1089   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
1090   field bit HasModifiers = hasModifiers<Src0VT>.ret;
1091
1092   field dag Outs = (outs DstRC:$dst);
1093
1094   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
1095   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
1096                              HasModifiers>.ret;
1097
1098   field string Asm32 = getAsm32<NumSrcArgs>.ret;
1099   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
1100 }
1101
1102 // FIXME: I think these F16/I16 profiles will need to use f16/i16 types in order
1103 //        for the instruction patterns to work.
1104 def VOP_F16_F16 : VOPProfile <[f16, f16, untyped, untyped]>;
1105 def VOP_F16_I16 : VOPProfile <[f16, i32, untyped, untyped]>;
1106 def VOP_I16_F16 : VOPProfile <[i32, f16, untyped, untyped]>;
1107
1108 def VOP_F16_F16_F16 : VOPProfile <[f16, f16, f16, untyped]>;
1109 def VOP_F16_F16_I16 : VOPProfile <[f16, f16, i32, untyped]>;
1110 def VOP_I16_I16_I16 : VOPProfile <[i32, i32, i32, untyped]>;
1111
1112 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
1113 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
1114 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
1115 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
1116 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
1117 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
1118 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
1119 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
1120 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
1121
1122 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
1123 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
1124 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
1125 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
1126 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
1127 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
1128 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
1129 def VOP_I32_I32_I32_VCC : VOPProfile <[i32, i32, i32, untyped]> {
1130   let Src0RC32 = VCSrc_32;
1131 }
1132
1133 // VOPC instructions are a special case because for the 32-bit
1134 // encoding, we want to display the implicit vcc write as if it were
1135 // an explicit $dst.
1136 class VOPC_Profile<ValueType vt0, ValueType vt1 = vt0> : VOPProfile <[i1, vt0, vt1, untyped]> {
1137   let Asm32 = "vcc, $src0, $src1";
1138 }
1139
1140 class VOPC_Class_Profile<ValueType vt> : VOPC_Profile<vt, i32> {
1141   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
1142   let Asm64 = "$dst, $src0_modifiers, $src1";
1143 }
1144
1145 def VOPC_I1_F32_F32 : VOPC_Profile<f32>;
1146 def VOPC_I1_F64_F64 : VOPC_Profile<f64>;
1147 def VOPC_I1_I32_I32 : VOPC_Profile<i32>;
1148 def VOPC_I1_I64_I64 : VOPC_Profile<i64>;
1149
1150 def VOPC_I1_F32_I32 : VOPC_Class_Profile<f32>;
1151 def VOPC_I1_F64_I32 : VOPC_Class_Profile<f64>;
1152
1153 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
1154 def VOP_I64_I32_I64 : VOPProfile <[i64, i32, i64, untyped]>;
1155 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
1156 def VOP_CNDMASK : VOPProfile <[i32, i32, i32, untyped]> {
1157   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
1158   let Ins64 = (ins Src0RC64:$src0, Src1RC64:$src1, SSrc_64:$src2);
1159   let Asm64 = "$dst, $src0, $src1, $src2";
1160 }
1161
1162 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
1163 def VOP_MADK : VOPProfile <[f32, f32, f32, f32]> {
1164   field dag Ins = (ins VCSrc_32:$src0, VGPR_32:$vsrc1, u32imm:$src2);
1165   field string Asm = "$dst, $src0, $vsrc1, $src2";
1166 }
1167 def VOP_MAC : VOPProfile <[f32, f32, f32, f32]> {
1168   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VGPR_32:$src2);
1169   let Ins64 = getIns64<Src0RC64, Src1RC64, RegisterOperand<VGPR_32>, 3,
1170                              HasModifiers>.ret;
1171   let Asm32 = getAsm32<2>.ret;
1172   let Asm64 = getAsm64<2, HasModifiers>.ret;
1173 }
1174 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
1175 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
1176 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
1177
1178 class SIInstAlias <string asm, dag result> : InstAlias <asm, result>,
1179                                              PredicateControl {
1180   field bit isCompare;
1181   field bit isCommutable;
1182 }
1183
1184 class VOP <string opName> {
1185   string OpName = opName;
1186 }
1187
1188 class VOP2_REV <string revOp, bit isOrig> {
1189   string RevOp = revOp;
1190   bit IsOrig = isOrig;
1191 }
1192
1193 class AtomicNoRet <string noRetOp, bit isRet> {
1194   string NoRetOp = noRetOp;
1195   bit IsRet = isRet;
1196 }
1197
1198 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1199   VOP1Common <outs, ins, "", pattern>,
1200   VOP <opName>,
1201   SIMCInstr <opName#"_e32", SISubtarget.NONE>,
1202   MnemonicAlias<opName#"_e32", opName> {
1203   let isPseudo = 1;
1204   let isCodeGenOnly = 1;
1205
1206   field bits<8> vdst;
1207   field bits<9> src0;
1208 }
1209
1210 class VOP1_Real_si <string opName, vop1 op, dag outs, dag ins, string asm> :
1211   VOP1<op.SI, outs, ins, asm, []>,
1212   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1213   let AssemblerPredicate = SIAssemblerPredicate;
1214 }
1215
1216 class VOP1_Real_vi <string opName, vop1 op, dag outs, dag ins, string asm> :
1217   VOP1<op.VI, outs, ins, asm, []>,
1218   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1219   let AssemblerPredicates = [isVI];
1220 }
1221
1222 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1223                    string opName> {
1224   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1225
1226   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1227
1228   def _vi : VOP1_Real_vi <opName, op, outs, ins, asm>;
1229 }
1230
1231 multiclass VOP1SI_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1232                    string opName> {
1233   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1234
1235   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1236 }
1237
1238 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1239   VOP2Common <outs, ins, "", pattern>,
1240   VOP <opName>,
1241   SIMCInstr<opName#"_e32", SISubtarget.NONE>,
1242   MnemonicAlias<opName#"_e32", opName> {
1243   let isPseudo = 1;
1244   let isCodeGenOnly = 1;
1245 }
1246
1247 class VOP2_Real_si <string opName, vop2 op, dag outs, dag ins, string asm> :
1248   VOP2 <op.SI, outs, ins, opName#asm, []>,
1249   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1250   let AssemblerPredicates = [isSICI];
1251 }
1252
1253 class VOP2_Real_vi <string opName, vop2 op, dag outs, dag ins, string asm> :
1254   VOP2 <op.VI, outs, ins, opName#asm, []>,
1255   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1256   let AssemblerPredicates = [isVI];
1257 }
1258
1259 multiclass VOP2SI_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1260                      string opName, string revOp> {
1261   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1262            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1263
1264   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1265 }
1266
1267 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1268                    string opName, string revOp> {
1269   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1270            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1271
1272   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1273
1274   def _vi : VOP2_Real_vi <opName, op, outs, ins, asm>;
1275
1276 }
1277
1278 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
1279
1280   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
1281   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
1282   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ?, 0), 0);
1283   bits<2> omod = !if(HasModifiers, ?, 0);
1284   bits<1> clamp = !if(HasModifiers, ?, 0);
1285   bits<9> src1 = !if(HasSrc1, ?, 0);
1286   bits<9> src2 = !if(HasSrc2, ?, 0);
1287 }
1288
1289 class VOP3DisableModFields <bit HasSrc0Mods,
1290                             bit HasSrc1Mods = 0,
1291                             bit HasSrc2Mods = 0,
1292                             bit HasOutputMods = 0> {
1293   bits<2> src0_modifiers = !if(HasSrc0Mods, ?, 0);
1294   bits<2> src1_modifiers = !if(HasSrc1Mods, ?, 0);
1295   bits<2> src2_modifiers = !if(HasSrc2Mods, ?, 0);
1296   bits<2> omod = !if(HasOutputMods, ?, 0);
1297   bits<1> clamp = !if(HasOutputMods, ?, 0);
1298 }
1299
1300 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1301   VOP3Common <outs, ins, "", pattern>,
1302   VOP <opName>,
1303   SIMCInstr<opName#"_e64", SISubtarget.NONE>,
1304   MnemonicAlias<opName#"_e64", opName> {
1305   let isPseudo = 1;
1306   let isCodeGenOnly = 1;
1307 }
1308
1309 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1310   VOP3Common <outs, ins, asm, []>,
1311   VOP3e <op>,
1312   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1313   let AssemblerPredicates = [isSICI];
1314 }
1315
1316 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1317   VOP3Common <outs, ins, asm, []>,
1318   VOP3e_vi <op>,
1319   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1320   let AssemblerPredicates = [isVI];
1321 }
1322
1323 class VOP3b_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1324   VOP3Common <outs, ins, asm, []>,
1325   VOP3be <op>,
1326   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1327   let AssemblerPredicates = [isSICI];
1328 }
1329
1330 class VOP3b_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1331   VOP3Common <outs, ins, asm, []>,
1332   VOP3be_vi <op>,
1333   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1334   let AssemblerPredicates = [isVI];
1335 }
1336
1337 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1338                    string opName, int NumSrcArgs, bit HasMods = 1> {
1339
1340   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1341
1342   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1343             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1344                               !if(!eq(NumSrcArgs, 2), 0, 1),
1345                               HasMods>;
1346   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1347             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1348                               !if(!eq(NumSrcArgs, 2), 0, 1),
1349                               HasMods>;
1350 }
1351
1352 // VOP3_m without source modifiers
1353 multiclass VOP3_m_nomods <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1354                    string opName, int NumSrcArgs, bit HasMods = 1> {
1355
1356   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1357
1358   let src0_modifiers = 0,
1359       src1_modifiers = 0,
1360       src2_modifiers = 0,
1361       clamp = 0,
1362       omod = 0 in {
1363     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
1364     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
1365   }
1366 }
1367
1368 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
1369                      list<dag> pattern, string opName, bit HasMods = 1> {
1370
1371   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1372
1373   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1374             VOP3DisableFields<0, 0, HasMods>;
1375
1376   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1377             VOP3DisableFields<0, 0, HasMods>;
1378 }
1379
1380 multiclass VOP3SI_1_m <vop op, dag outs, dag ins, string asm,
1381                      list<dag> pattern, string opName, bit HasMods = 1> {
1382
1383   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1384
1385   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1386             VOP3DisableFields<0, 0, HasMods>;
1387   // No VI instruction. This class is for SI only.
1388 }
1389
1390 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
1391                      list<dag> pattern, string opName, string revOp,
1392                      bit HasMods = 1, bit UseFullOp = 0> {
1393
1394   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1395            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1396
1397   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1398             VOP3DisableFields<1, 0, HasMods>;
1399
1400   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1401             VOP3DisableFields<1, 0, HasMods>;
1402 }
1403
1404 multiclass VOP3SI_2_m <vop op, dag outs, dag ins, string asm,
1405                      list<dag> pattern, string opName, string revOp,
1406                      bit HasMods = 1, bit UseFullOp = 0> {
1407
1408   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1409            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1410
1411   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1412             VOP3DisableFields<1, 0, HasMods>;
1413
1414   // No VI instruction. This class is for SI only.
1415 }
1416
1417 // XXX - Is v_div_scale_{f32|f64} only available in vop3b without
1418 // option of implicit vcc use?
1419 multiclass VOP3b_2_m <vop op, dag outs, dag ins, string asm,
1420                       list<dag> pattern, string opName, string revOp,
1421                       bit HasMods = 1, bit UseFullOp = 0> {
1422   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1423            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1424
1425   // The VOP2 variant puts the carry out into VCC, the VOP3 variant
1426   // can write it into any SGPR. We currently don't use the carry out,
1427   // so for now hardcode it to VCC as well.
1428   let sdst = SIOperand.VCC, Defs = [VCC] in {
1429     def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1430               VOP3DisableFields<1, 0, HasMods>;
1431
1432     def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1433               VOP3DisableFields<1, 0, HasMods>;
1434   } // End sdst = SIOperand.VCC, Defs = [VCC]
1435 }
1436
1437 multiclass VOP3b_3_m <vop op, dag outs, dag ins, string asm,
1438                       list<dag> pattern, string opName, string revOp,
1439                       bit HasMods = 1, bit UseFullOp = 0> {
1440   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1441
1442
1443   def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1444             VOP3DisableFields<1, 1, HasMods>;
1445
1446   def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1447             VOP3DisableFields<1, 1, HasMods>;
1448 }
1449
1450 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
1451                      list<dag> pattern, string opName,
1452                      bit HasMods, bit defExec, string revOp> {
1453
1454   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1455            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1456
1457   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1458             VOP3DisableFields<1, 0, HasMods> {
1459     let Defs = !if(defExec, [EXEC], []);
1460   }
1461
1462   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1463             VOP3DisableFields<1, 0, HasMods> {
1464     let Defs = !if(defExec, [EXEC], []);
1465   }
1466 }
1467
1468 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
1469 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
1470                          string asm, list<dag> pattern = []> {
1471   let isPseudo = 1, isCodeGenOnly = 1 in {
1472     def "" : VOPAnyCommon <outs, ins, "", pattern>,
1473              SIMCInstr<opName, SISubtarget.NONE>;
1474   }
1475
1476   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1477             SIMCInstr <opName, SISubtarget.SI> {
1478             let AssemblerPredicates = [isSICI];
1479   }
1480
1481   def _vi : VOP3Common <outs, ins, asm, []>,
1482             VOP3e_vi <op.VI3>,
1483             VOP3DisableFields <1, 0, 0>,
1484             SIMCInstr <opName, SISubtarget.VI> {
1485             let AssemblerPredicates = [isVI];
1486   }
1487 }
1488
1489 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
1490                         dag ins32, string asm32, list<dag> pat32,
1491                         dag ins64, string asm64, list<dag> pat64,
1492                         bit HasMods> {
1493
1494   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
1495
1496   defm _e64 : VOP3_1_m <op, outs, ins64, opName#asm64, pat64, opName, HasMods>;
1497 }
1498
1499 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1500                      SDPatternOperator node = null_frag> : VOP1_Helper <
1501   op, opName, P.Outs,
1502   P.Ins32, P.Asm32, [],
1503   P.Ins64, P.Asm64,
1504   !if(P.HasModifiers,
1505       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1506                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1507       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1508   P.HasModifiers
1509 >;
1510
1511 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1512                        SDPatternOperator node = null_frag> {
1513
1514   defm _e32 : VOP1SI_m <op, P.Outs, P.Ins32, opName#P.Asm32, [], opName>;
1515
1516   defm _e64 : VOP3SI_1_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1517     !if(P.HasModifiers,
1518       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1519                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1520       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1521     opName, P.HasModifiers>;
1522 }
1523
1524 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1525                         dag ins32, string asm32, list<dag> pat32,
1526                         dag ins64, string asm64, list<dag> pat64,
1527                         string revOp, bit HasMods> {
1528   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1529
1530   defm _e64 : VOP3_2_m <op,
1531     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1532   >;
1533 }
1534
1535 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1536                      SDPatternOperator node = null_frag,
1537                      string revOp = opName> : VOP2_Helper <
1538   op, opName, P.Outs,
1539   P.Ins32, P.Asm32, [],
1540   P.Ins64, P.Asm64,
1541   !if(P.HasModifiers,
1542       [(set P.DstVT:$dst,
1543            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1544                                       i1:$clamp, i32:$omod)),
1545                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1546       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1547   revOp, P.HasModifiers
1548 >;
1549
1550 multiclass VOP2InstSI <vop2 op, string opName, VOPProfile P,
1551                        SDPatternOperator node = null_frag,
1552                        string revOp = opName> {
1553   defm _e32 : VOP2SI_m <op, P.Outs, P.Ins32, P.Asm32, [], opName, revOp>;
1554
1555   defm _e64 : VOP3SI_2_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1556     !if(P.HasModifiers,
1557         [(set P.DstVT:$dst,
1558              (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1559                                         i1:$clamp, i32:$omod)),
1560                    (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1561         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1562     opName, revOp, P.HasModifiers>;
1563 }
1564
1565 multiclass VOP2b_Helper <vop2 op, string opName, dag outs,
1566                          dag ins32, string asm32, list<dag> pat32,
1567                          dag ins64, string asm64, list<dag> pat64,
1568                          string revOp, bit HasMods> {
1569
1570   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1571
1572   defm _e64 : VOP3b_2_m <op,
1573     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1574   >;
1575 }
1576
1577 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1578                       SDPatternOperator node = null_frag,
1579                       string revOp = opName> : VOP2b_Helper <
1580   op, opName, P.Outs,
1581   P.Ins32, P.Asm32, [],
1582   P.Ins64, P.Asm64,
1583   !if(P.HasModifiers,
1584       [(set P.DstVT:$dst,
1585            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1586                                       i1:$clamp, i32:$omod)),
1587                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1588       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1589   revOp, P.HasModifiers
1590 >;
1591
1592 // A VOP2 instruction that is VOP3-only on VI.
1593 multiclass VOP2_VI3_Helper <vop23 op, string opName, dag outs,
1594                             dag ins32, string asm32, list<dag> pat32,
1595                             dag ins64, string asm64, list<dag> pat64,
1596                             string revOp, bit HasMods> {
1597   defm _e32 : VOP2SI_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1598
1599   defm _e64 : VOP3_2_m <op, outs, ins64, opName#asm64, pat64, opName,
1600                         revOp, HasMods>;
1601 }
1602
1603 multiclass VOP2_VI3_Inst <vop23 op, string opName, VOPProfile P,
1604                           SDPatternOperator node = null_frag,
1605                           string revOp = opName>
1606                           : VOP2_VI3_Helper <
1607   op, opName, P.Outs,
1608   P.Ins32, P.Asm32, [],
1609   P.Ins64, P.Asm64,
1610   !if(P.HasModifiers,
1611       [(set P.DstVT:$dst,
1612            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1613                                       i1:$clamp, i32:$omod)),
1614                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1615       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1616   revOp, P.HasModifiers
1617 >;
1618
1619 multiclass VOP2MADK <vop2 op, string opName, list<dag> pattern = []> {
1620
1621   def "" : VOP2_Pseudo <VOP_MADK.Outs, VOP_MADK.Ins, pattern, opName>;
1622
1623 let isCodeGenOnly = 0 in {
1624   def _si : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1625                         !strconcat(opName, VOP_MADK.Asm), []>,
1626             SIMCInstr <opName#"_e32", SISubtarget.SI>,
1627             VOP2_MADKe <op.SI> {
1628             let AssemblerPredicates = [isSICI];
1629             }
1630
1631   def _vi : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1632                         !strconcat(opName, VOP_MADK.Asm), []>,
1633             SIMCInstr <opName#"_e32", SISubtarget.VI>,
1634             VOP2_MADKe <op.VI> {
1635             let AssemblerPredicates = [isVI];
1636             }
1637 } // End isCodeGenOnly = 0
1638 }
1639
1640 class VOPC_Pseudo <dag ins, list<dag> pattern, string opName> :
1641   VOPCCommon <ins, "", pattern>,
1642   VOP <opName>,
1643   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
1644   let isPseudo = 1;
1645   let isCodeGenOnly = 1;
1646 }
1647
1648 multiclass VOPC_m <vopc op, dag ins, string op_asm, list<dag> pattern,
1649                    string opName, bit DefExec, VOPProfile p,
1650                    string revOpName = "", string asm = opName#"_e32 "#op_asm,
1651                    string alias_asm = opName#" "#op_asm> {
1652   def "" : VOPC_Pseudo <ins, pattern, opName>;
1653
1654   let AssemblerPredicates = [isSICI] in {
1655
1656   def _si : VOPC<op.SI, ins, asm, []>,
1657             SIMCInstr <opName#"_e32", SISubtarget.SI> {
1658     let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1659     let hasSideEffects = DefExec;
1660   }
1661
1662   def : SIInstAlias <
1663     alias_asm,
1664     (!cast<Instruction>(NAME#"_e32_si") p.Src0RC32:$src0, p.Src1RC32:$src1)
1665   >;
1666
1667   } // End AssemblerPredicates = [isSICI]
1668
1669
1670   let AssemblerPredicates = [isVI] in {
1671
1672   def _vi : VOPC<op.VI, ins, asm, []>,
1673             SIMCInstr <opName#"_e32", SISubtarget.VI> {
1674     let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1675     let hasSideEffects = DefExec;
1676   }
1677
1678   def : SIInstAlias <
1679     alias_asm,
1680     (!cast<Instruction>(NAME#"_e32_vi") p.Src0RC32:$src0, p.Src1RC32:$src1)
1681   >;
1682
1683   } // End AssemblerPredicates = [isVI]
1684 }
1685
1686 multiclass VOPC_Helper <vopc op, string opName,
1687                         dag ins32, string asm32, list<dag> pat32,
1688                         dag out64, dag ins64, string asm64, list<dag> pat64,
1689                         bit HasMods, bit DefExec, string revOp,
1690                         VOPProfile p> {
1691   defm _e32 : VOPC_m <op, ins32, asm32, pat32, opName, DefExec, p>;
1692
1693   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1694                         opName, HasMods, DefExec, revOp>;
1695 }
1696
1697 // Special case for class instructions which only have modifiers on
1698 // the 1st source operand.
1699 multiclass VOPC_Class_Helper <vopc op, string opName,
1700                              dag ins32, string asm32, list<dag> pat32,
1701                              dag out64, dag ins64, string asm64, list<dag> pat64,
1702                              bit HasMods, bit DefExec, string revOp,
1703                              VOPProfile p> {
1704   defm _e32 : VOPC_m <op, ins32, asm32, pat32, opName, DefExec, p>;
1705
1706   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1707                         opName, HasMods, DefExec, revOp>,
1708                         VOP3DisableModFields<1, 0, 0>;
1709 }
1710
1711 multiclass VOPCInst <vopc op, string opName,
1712                      VOPProfile P, PatLeaf cond = COND_NULL,
1713                      string revOp = opName,
1714                      bit DefExec = 0> : VOPC_Helper <
1715   op, opName,
1716   P.Ins32, P.Asm32, [],
1717   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1718   !if(P.HasModifiers,
1719       [(set i1:$dst,
1720           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1721                                       i1:$clamp, i32:$omod)),
1722                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1723                  cond))],
1724       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1725   P.HasModifiers, DefExec, revOp, P
1726 >;
1727
1728 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1729                      bit DefExec = 0> : VOPC_Class_Helper <
1730   op, opName,
1731   P.Ins32, P.Asm32, [],
1732   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1733   !if(P.HasModifiers,
1734       [(set i1:$dst,
1735           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1736       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1737   P.HasModifiers, DefExec, opName, P
1738 >;
1739
1740
1741 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1742   VOPCInst <op, opName, VOPC_I1_F32_F32, cond, revOp>;
1743
1744 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1745   VOPCInst <op, opName, VOPC_I1_F64_F64, cond, revOp>;
1746
1747 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1748   VOPCInst <op, opName, VOPC_I1_I32_I32, cond, revOp>;
1749
1750 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1751   VOPCInst <op, opName, VOPC_I1_I64_I64, cond, revOp>;
1752
1753
1754 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1755                   PatLeaf cond = COND_NULL,
1756                   string revOp = "">
1757   : VOPCInst <op, opName, P, cond, revOp, 1>;
1758
1759 multiclass VOPCX_F32 <vopc op, string opName, string revOp = opName> :
1760   VOPCX <op, opName, VOPC_I1_F32_F32, COND_NULL, revOp>;
1761
1762 multiclass VOPCX_F64 <vopc op, string opName, string revOp = opName> :
1763   VOPCX <op, opName, VOPC_I1_F64_F64, COND_NULL, revOp>;
1764
1765 multiclass VOPCX_I32 <vopc op, string opName, string revOp = opName> :
1766   VOPCX <op, opName, VOPC_I1_I32_I32, COND_NULL, revOp>;
1767
1768 multiclass VOPCX_I64 <vopc op, string opName, string revOp = opName> :
1769   VOPCX <op, opName, VOPC_I1_I64_I64, COND_NULL, revOp>;
1770
1771 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1772                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1773     op, outs, ins, opName#" "#asm, pat, opName, NumSrcArgs, HasMods
1774 >;
1775
1776 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1777   VOPCClassInst <op, opName, VOPC_I1_F32_I32, 0>;
1778
1779 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1780   VOPCClassInst <op, opName, VOPC_I1_F32_I32, 1>;
1781
1782 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1783   VOPCClassInst <op, opName, VOPC_I1_F64_I32, 0>;
1784
1785 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1786   VOPCClassInst <op, opName, VOPC_I1_F64_I32, 1>;
1787
1788 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1789                      SDPatternOperator node = null_frag> : VOP3_Helper <
1790   op, opName, (outs P.DstRC.RegClass:$dst), P.Ins64, P.Asm64,
1791   !if(!eq(P.NumSrcArgs, 3),
1792     !if(P.HasModifiers,
1793         [(set P.DstVT:$dst,
1794             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1795                                        i1:$clamp, i32:$omod)),
1796                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1797                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1798         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1799                                   P.Src2VT:$src2))]),
1800   !if(!eq(P.NumSrcArgs, 2),
1801     !if(P.HasModifiers,
1802         [(set P.DstVT:$dst,
1803             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1804                                        i1:$clamp, i32:$omod)),
1805                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1806         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1807   /* P.NumSrcArgs == 1 */,
1808     !if(P.HasModifiers,
1809         [(set P.DstVT:$dst,
1810             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1811                                        i1:$clamp, i32:$omod))))],
1812         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1813   P.NumSrcArgs, P.HasModifiers
1814 >;
1815
1816 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
1817 // only VOP instruction that implicitly reads VCC.
1818 multiclass VOP3_VCC_Inst <vop3 op, string opName,
1819                           VOPProfile P,
1820                           SDPatternOperator node = null_frag> : VOP3_Helper <
1821   op, opName,
1822   (outs P.DstRC.RegClass:$dst),
1823   (ins InputModsNoDefault:$src0_modifiers, P.Src0RC64:$src0,
1824        InputModsNoDefault:$src1_modifiers, P.Src1RC64:$src1,
1825        InputModsNoDefault:$src2_modifiers, P.Src2RC64:$src2,
1826        ClampMod:$clamp,
1827        omod:$omod),
1828   "$dst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod",
1829   [(set P.DstVT:$dst,
1830             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1831                                        i1:$clamp, i32:$omod)),
1832                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1833                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
1834                   (i1 VCC)))],
1835   3, 1
1836 >;
1837
1838 multiclass VOP3b_Helper <vop op, RegisterClass vrc, RegisterOperand arc,
1839                     string opName, list<dag> pattern> :
1840   VOP3b_3_m <
1841   op, (outs vrc:$vdst, SReg_64:$sdst),
1842       (ins InputModsNoDefault:$src0_modifiers, arc:$src0,
1843            InputModsNoDefault:$src1_modifiers, arc:$src1,
1844            InputModsNoDefault:$src2_modifiers, arc:$src2,
1845            ClampMod:$clamp, omod:$omod),
1846   opName#" $vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod", pattern,
1847   opName, opName, 1, 1
1848 >;
1849
1850 multiclass VOP3b_64 <vop3 op, string opName, list<dag> pattern> :
1851   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
1852
1853 multiclass VOP3b_32 <vop3 op, string opName, list<dag> pattern> :
1854   VOP3b_Helper <op, VGPR_32, VSrc_32, opName, pattern>;
1855
1856
1857 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1858   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1859         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1860         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1861   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1862         i32:$src1_modifiers, P.Src1VT:$src1,
1863         i32:$src2_modifiers, P.Src2VT:$src2,
1864         i1:$clamp,
1865         i32:$omod)>;
1866
1867 //===----------------------------------------------------------------------===//
1868 // Interpolation opcodes
1869 //===----------------------------------------------------------------------===//
1870
1871 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1872   VINTRPCommon <outs, ins, "", pattern>,
1873   SIMCInstr<opName, SISubtarget.NONE> {
1874   let isPseudo = 1;
1875   let isCodeGenOnly = 1;
1876 }
1877
1878 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1879                       string asm> :
1880   VINTRPCommon <outs, ins, asm, []>,
1881   VINTRPe <op>,
1882   SIMCInstr<opName, SISubtarget.SI>;
1883
1884 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1885                       string asm> :
1886   VINTRPCommon <outs, ins, asm, []>,
1887   VINTRPe_vi <op>,
1888   SIMCInstr<opName, SISubtarget.VI>;
1889
1890 multiclass VINTRP_m <bits <2> op, dag outs, dag ins, string asm,
1891                      list<dag> pattern = []> {
1892   def "" : VINTRP_Pseudo <NAME, outs, ins, pattern>;
1893
1894   def _si : VINTRP_Real_si <op, NAME, outs, ins, asm>;
1895
1896   def _vi : VINTRP_Real_vi <op, NAME, outs, ins, asm>;
1897 }
1898
1899 //===----------------------------------------------------------------------===//
1900 // Vector I/O classes
1901 //===----------------------------------------------------------------------===//
1902
1903 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1904   DS <outs, ins, "", pattern>,
1905   SIMCInstr <opName, SISubtarget.NONE> {
1906   let isPseudo = 1;
1907   let isCodeGenOnly = 1;
1908 }
1909
1910 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1911   DS <outs, ins, asm, []>,
1912   DSe <op>,
1913   SIMCInstr <opName, SISubtarget.SI> {
1914   let isCodeGenOnly = 0;
1915 }
1916
1917 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1918   DS <outs, ins, asm, []>,
1919   DSe_vi <op>,
1920   SIMCInstr <opName, SISubtarget.VI>;
1921
1922 class DS_Off16_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1923   DS_Real_si <op,opName, outs, ins, asm> {
1924
1925   // Single load interpret the 2 i8imm operands as a single i16 offset.
1926   bits<16> offset;
1927   let offset0 = offset{7-0};
1928   let offset1 = offset{15-8};
1929   let isCodeGenOnly = 0;
1930 }
1931
1932 class DS_Off16_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1933   DS_Real_vi <op, opName, outs, ins, asm> {
1934
1935   // Single load interpret the 2 i8imm operands as a single i16 offset.
1936   bits<16> offset;
1937   let offset0 = offset{7-0};
1938   let offset1 = offset{15-8};
1939 }
1940
1941 multiclass DS_1A_RET <bits<8> op, string opName, RegisterClass rc,
1942   dag outs = (outs rc:$vdst),
1943   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
1944   string asm = opName#" $vdst, $addr"#"$offset$gds"> {
1945
1946   def "" : DS_Pseudo <opName, outs, ins, []>;
1947
1948   let data0 = 0, data1 = 0 in {
1949     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1950     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1951   }
1952 }
1953
1954 multiclass DS_1A_Off8_RET <bits<8> op, string opName, RegisterClass rc,
1955   dag outs = (outs rc:$vdst),
1956   dag ins = (ins VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
1957                  gds01:$gds),
1958   string asm = opName#" $vdst, $addr"#"$offset0"#"$offset1$gds"> {
1959
1960   def "" : DS_Pseudo <opName, outs, ins, []>;
1961
1962   let data0 = 0, data1 = 0, AsmMatchConverter = "cvtDSOffset01" in {
1963     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1964     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1965   }
1966 }
1967
1968 multiclass DS_1A1D_NORET <bits<8> op, string opName, RegisterClass rc,
1969   dag outs = (outs),
1970   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
1971   string asm = opName#" $addr, $data0"#"$offset$gds"> {
1972
1973   def "" : DS_Pseudo <opName, outs, ins, []>,
1974            AtomicNoRet<opName, 0>;
1975
1976   let data1 = 0, vdst = 0 in {
1977     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1978     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1979   }
1980 }
1981
1982 multiclass DS_1A1D_Off8_NORET <bits<8> op, string opName, RegisterClass rc,
1983   dag outs = (outs),
1984   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
1985               ds_offset0:$offset0, ds_offset1:$offset1, gds01:$gds),
1986   string asm = opName#" $addr, $data0, $data1"#"$offset0"#"$offset1"#"$gds"> {
1987
1988   def "" : DS_Pseudo <opName, outs, ins, []>;
1989
1990   let vdst = 0, AsmMatchConverter = "cvtDSOffset01" in {
1991     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1992     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1993   }
1994 }
1995
1996 multiclass DS_1A1D_RET <bits<8> op, string opName, RegisterClass rc,
1997                         string noRetOp = "",
1998   dag outs = (outs rc:$vdst),
1999   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
2000   string asm = opName#" $vdst, $addr, $data0"#"$offset$gds"> {
2001
2002   def "" : DS_Pseudo <opName, outs, ins, []>,
2003            AtomicNoRet<noRetOp, 1>;
2004
2005   let data1 = 0 in {
2006     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2007     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2008   }
2009 }
2010
2011 multiclass DS_1A2D_RET_m <bits<8> op, string opName, RegisterClass rc,
2012                           string noRetOp = "", dag ins,
2013   dag outs = (outs rc:$vdst),
2014   string asm = opName#" $vdst, $addr, $data0, $data1"#"$offset"#"$gds"> {
2015
2016   def "" : DS_Pseudo <opName, outs, ins, []>,
2017            AtomicNoRet<noRetOp, 1>;
2018
2019   def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2020   def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2021 }
2022
2023 multiclass DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc,
2024                         string noRetOp = "", RegisterClass src = rc> :
2025   DS_1A2D_RET_m <op, asm, rc, noRetOp,
2026                  (ins VGPR_32:$addr, src:$data0, src:$data1,
2027                       ds_offset:$offset, gds:$gds)
2028 >;
2029
2030 multiclass DS_1A2D_NORET <bits<8> op, string opName, RegisterClass rc,
2031                           string noRetOp = opName,
2032   dag outs = (outs),
2033   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
2034                  ds_offset:$offset, gds:$gds),
2035   string asm = opName#" $addr, $data0, $data1"#"$offset"#"$gds"> {
2036
2037   def "" : DS_Pseudo <opName, outs, ins, []>,
2038            AtomicNoRet<noRetOp, 0>;
2039
2040   let vdst = 0 in {
2041     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2042     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2043   }
2044 }
2045
2046 multiclass DS_0A_RET <bits<8> op, string opName,
2047   dag outs = (outs VGPR_32:$vdst),
2048   dag ins = (ins ds_offset:$offset, gds:$gds),
2049   string asm = opName#" $vdst"#"$offset"#"$gds"> {
2050
2051   let mayLoad = 1, mayStore = 1 in {
2052     def "" : DS_Pseudo <opName, outs, ins, []>;
2053
2054     let addr = 0, data0 = 0, data1 = 0 in {
2055       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2056       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2057     } // end addr = 0, data0 = 0, data1 = 0
2058   } // end mayLoad = 1, mayStore = 1
2059 }
2060
2061 multiclass DS_1A_RET_GDS <bits<8> op, string opName,
2062   dag outs = (outs VGPR_32:$vdst),
2063   dag ins = (ins VGPR_32:$addr, ds_offset_gds:$offset),
2064   string asm = opName#" $vdst, $addr"#"$offset gds"> {
2065
2066   def "" : DS_Pseudo <opName, outs, ins, []>;
2067
2068   let data0 = 0, data1 = 0, gds = 1 in {
2069     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2070     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2071   } // end data0 = 0, data1 = 0, gds = 1
2072 }
2073
2074 multiclass DS_1A_GDS <bits<8> op, string opName,
2075   dag outs = (outs),
2076   dag ins = (ins VGPR_32:$addr),
2077   string asm = opName#" $addr gds"> {
2078
2079   def "" : DS_Pseudo <opName, outs, ins, []>;
2080
2081   let vdst = 0, data0 = 0, data1 = 0, offset0 = 0, offset1 = 0, gds = 1 in {
2082     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2083     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2084   } // end vdst = 0, data = 0, data1 = 0, gds = 1
2085 }
2086
2087 multiclass DS_1A <bits<8> op, string opName,
2088   dag outs = (outs),
2089   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
2090   string asm = opName#" $addr"#"$offset"#"$gds"> {
2091
2092   let mayLoad = 1, mayStore = 1 in {
2093     def "" : DS_Pseudo <opName, outs, ins, []>;
2094
2095     let vdst = 0, data0 = 0, data1 = 0 in {
2096       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2097       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2098     } // let vdst = 0, data0 = 0, data1 = 0
2099   } // end mayLoad = 1, mayStore = 1
2100 }
2101
2102 //===----------------------------------------------------------------------===//
2103 // MTBUF classes
2104 //===----------------------------------------------------------------------===//
2105
2106 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2107   MTBUF <outs, ins, "", pattern>,
2108   SIMCInstr<opName, SISubtarget.NONE> {
2109   let isPseudo = 1;
2110   let isCodeGenOnly = 1;
2111 }
2112
2113 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
2114                     string asm> :
2115   MTBUF <outs, ins, asm, []>,
2116   MTBUFe <op>,
2117   SIMCInstr<opName, SISubtarget.SI>;
2118
2119 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
2120   MTBUF <outs, ins, asm, []>,
2121   MTBUFe_vi <op>,
2122   SIMCInstr <opName, SISubtarget.VI>;
2123
2124 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
2125                     list<dag> pattern> {
2126
2127   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
2128
2129   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
2130
2131   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
2132
2133 }
2134
2135 let mayStore = 1, mayLoad = 0 in {
2136
2137 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
2138                                RegisterClass regClass> : MTBUF_m <
2139   op, opName, (outs),
2140   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
2141    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
2142    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2143   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2144         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2145 >;
2146
2147 } // mayStore = 1, mayLoad = 0
2148
2149 let mayLoad = 1, mayStore = 0 in {
2150
2151 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
2152                               RegisterClass regClass> : MTBUF_m <
2153   op, opName, (outs regClass:$dst),
2154   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
2155        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
2156        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2157   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2158         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2159 >;
2160
2161 } // mayLoad = 1, mayStore = 0
2162
2163 //===----------------------------------------------------------------------===//
2164 // MUBUF classes
2165 //===----------------------------------------------------------------------===//
2166
2167 class mubuf <bits<7> si, bits<7> vi = si> {
2168   field bits<7> SI = si;
2169   field bits<7> VI = vi;
2170 }
2171
2172 let isCodeGenOnly = 0 in {
2173
2174 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2175   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
2176   let lds  = 0;
2177 }
2178
2179 } // End let isCodeGenOnly = 0
2180
2181 class MUBUF_vi <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2182   MUBUF <outs, ins, asm, pattern>, MUBUFe_vi <op> {
2183   let lds = 0;
2184 }
2185
2186 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
2187   bit IsAddr64 = is_addr64;
2188   string OpName = NAME # suffix;
2189 }
2190
2191 class MUBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2192   MUBUF <outs, ins, "", pattern>,
2193   SIMCInstr<opName, SISubtarget.NONE> {
2194   let isPseudo = 1;
2195   let isCodeGenOnly = 1;
2196
2197   // dummy fields, so that we can use let statements around multiclasses
2198   bits<1> offen;
2199   bits<1> idxen;
2200   bits<8> vaddr;
2201   bits<1> glc;
2202   bits<1> slc;
2203   bits<1> tfe;
2204   bits<8> soffset;
2205 }
2206
2207 class MUBUF_Real_si <mubuf op, string opName, dag outs, dag ins,
2208                      string asm> :
2209   MUBUF <outs, ins, asm, []>,
2210   MUBUFe <op.SI>,
2211   SIMCInstr<opName, SISubtarget.SI> {
2212   let lds = 0;
2213 }
2214
2215 class MUBUF_Real_vi <mubuf op, string opName, dag outs, dag ins,
2216                      string asm> :
2217   MUBUF <outs, ins, asm, []>,
2218   MUBUFe_vi <op.VI>,
2219   SIMCInstr<opName, SISubtarget.VI> {
2220   let lds = 0;
2221 }
2222
2223 multiclass MUBUF_m <mubuf op, string opName, dag outs, dag ins, string asm,
2224                     list<dag> pattern> {
2225
2226   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2227            MUBUFAddr64Table <0>;
2228
2229   let addr64 = 0, isCodeGenOnly = 0 in {
2230     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2231   }
2232
2233   def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2234 }
2235
2236 multiclass MUBUFAddr64_m <mubuf op, string opName, dag outs,
2237                           dag ins, string asm, list<dag> pattern> {
2238
2239   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2240            MUBUFAddr64Table <1>;
2241
2242   let addr64 = 1, isCodeGenOnly = 0 in {
2243     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2244   }
2245
2246   // There is no VI version. If the pseudo is selected, it should be lowered
2247   // for VI appropriately.
2248 }
2249
2250 multiclass MUBUFAtomicOffset_m <mubuf op, string opName, dag outs, dag ins,
2251                                 string asm, list<dag> pattern, bit is_return> {
2252
2253   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2254            MUBUFAddr64Table <0, !if(is_return, "_RTN", "")>,
2255            AtomicNoRet<NAME#"_OFFSET", is_return>;
2256
2257   let offen = 0, idxen = 0, tfe = 0, vaddr = 0 in {
2258     let addr64 = 0 in {
2259       def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2260     }
2261
2262     def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2263   }
2264 }
2265
2266 multiclass MUBUFAtomicAddr64_m <mubuf op, string opName, dag outs, dag ins,
2267                                 string asm, list<dag> pattern, bit is_return> {
2268
2269   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2270            MUBUFAddr64Table <1, !if(is_return, "_RTN", "")>,
2271            AtomicNoRet<NAME#"_ADDR64", is_return>;
2272
2273   let offen = 0, idxen = 0, addr64 = 1, tfe = 0 in {
2274     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2275   }
2276
2277   // There is no VI version. If the pseudo is selected, it should be lowered
2278   // for VI appropriately.
2279 }
2280
2281 multiclass MUBUF_Atomic <mubuf op, string name, RegisterClass rc,
2282                          ValueType vt, SDPatternOperator atomic> {
2283
2284   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
2285
2286     // No return variants
2287     let glc = 0 in {
2288
2289       defm _ADDR64 : MUBUFAtomicAddr64_m <
2290         op, name#"_addr64", (outs),
2291         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
2292              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2293         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#"$slc", [], 0
2294       >;
2295
2296       defm _OFFSET : MUBUFAtomicOffset_m <
2297         op, name#"_offset", (outs),
2298         (ins rc:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset, mbuf_offset:$offset,
2299              slc:$slc),
2300         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", [], 0
2301       >;
2302     } // glc = 0
2303
2304     // Variant that return values
2305     let glc = 1, Constraints = "$vdata = $vdata_in",
2306         DisableEncoding = "$vdata_in"  in {
2307
2308       defm _RTN_ADDR64 : MUBUFAtomicAddr64_m <
2309         op, name#"_rtn_addr64", (outs rc:$vdata),
2310         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
2311              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2312         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#" glc"#"$slc",
2313         [(set vt:$vdata,
2314          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2315                                     i16:$offset, i1:$slc), vt:$vdata_in))], 1
2316       >;
2317
2318       defm _RTN_OFFSET : MUBUFAtomicOffset_m <
2319         op, name#"_rtn_offset", (outs rc:$vdata),
2320         (ins rc:$vdata_in, SReg_128:$srsrc, SCSrc_32:$soffset,
2321              mbuf_offset:$offset, slc:$slc),
2322         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc $slc",
2323         [(set vt:$vdata,
2324          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
2325                                     i1:$slc), vt:$vdata_in))], 1
2326       >;
2327
2328     } // glc = 1
2329
2330   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
2331 }
2332
2333 multiclass MUBUF_Load_Helper <mubuf op, string name, RegisterClass regClass,
2334                               ValueType load_vt = i32,
2335                               SDPatternOperator ld = null_frag> {
2336
2337   let mayLoad = 1, mayStore = 0 in {
2338     let offen = 0, idxen = 0, vaddr = 0 in {
2339       defm _OFFSET : MUBUF_m <op, name#"_offset", (outs regClass:$vdata),
2340                            (ins SReg_128:$srsrc, SCSrc_32:$soffset,
2341                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2342                            name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2343                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
2344                                                      i32:$soffset, i16:$offset,
2345                                                      i1:$glc, i1:$slc, i1:$tfe)))]>;
2346     }
2347
2348     let offen = 1, idxen = 0  in {
2349       defm _OFFEN  : MUBUF_m <op, name#"_offen", (outs regClass:$vdata),
2350                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2351                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
2352                            tfe:$tfe),
2353                            name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2354     }
2355
2356     let offen = 0, idxen = 1 in {
2357       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs regClass:$vdata),
2358                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2359                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2360                            slc:$slc, tfe:$tfe),
2361                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2362     }
2363
2364     let offen = 1, idxen = 1 in {
2365       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs regClass:$vdata),
2366                            (ins VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2367                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2368                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2369     }
2370
2371     let offen = 0, idxen = 0 in {
2372       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs regClass:$vdata),
2373                            (ins VReg_64:$vaddr, SReg_128:$srsrc,
2374                                 SCSrc_32:$soffset, mbuf_offset:$offset,
2375                                 glc:$glc, slc:$slc, tfe:$tfe),
2376                            name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#
2377                                 "$glc"#"$slc"#"$tfe",
2378                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
2379                                                   i64:$vaddr, i32:$soffset,
2380                                                   i16:$offset, i1:$glc, i1:$slc,
2381                                                   i1:$tfe)))]>;
2382     }
2383   }
2384 }
2385
2386 multiclass MUBUF_Store_Helper <mubuf op, string name, RegisterClass vdataClass,
2387                           ValueType store_vt = i32, SDPatternOperator st = null_frag> {
2388   let mayLoad = 0, mayStore = 1 in {
2389     defm : MUBUF_m <op, name, (outs),
2390                     (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2391                     mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
2392                     tfe:$tfe),
2393                     name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
2394                          "$glc"#"$slc"#"$tfe", []>;
2395
2396     let offen = 0, idxen = 0, vaddr = 0 in {
2397       defm _OFFSET : MUBUF_m <op, name#"_offset",(outs),
2398                               (ins vdataClass:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset,
2399                               mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2400                               name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2401                               [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
2402                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))]>;
2403     } // offen = 0, idxen = 0, vaddr = 0
2404
2405     let offen = 1, idxen = 0  in {
2406       defm _OFFEN : MUBUF_m <op, name#"_offen", (outs),
2407                              (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2408                               SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2409                               slc:$slc, tfe:$tfe),
2410                              name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
2411                              "$glc"#"$slc"#"$tfe", []>;
2412     } // end offen = 1, idxen = 0
2413
2414     let offen = 0, idxen = 1 in {
2415       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs),
2416                            (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2417                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2418                            slc:$slc, tfe:$tfe),
2419                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2420     }
2421
2422     let offen = 1, idxen = 1 in {
2423       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs),
2424                            (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2425                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2426                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2427     }
2428
2429     let offen = 0, idxen = 0 in {
2430       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs),
2431                                     (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc,
2432                                          SCSrc_32:$soffset,
2433                                          mbuf_offset:$offset, glc:$glc, slc:$slc,
2434                                          tfe:$tfe),
2435                                     name#" $vdata, $vaddr, $srsrc, $soffset addr64"#
2436                                          "$offset"#"$glc"#"$slc"#"$tfe",
2437                                     [(st store_vt:$vdata,
2438                                       (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr,
2439                                                    i32:$soffset, i16:$offset,
2440                                                    i1:$glc, i1:$slc, i1:$tfe))]>;
2441     }
2442   } // End mayLoad = 0, mayStore = 1
2443 }
2444
2445 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
2446       FLAT <op, (outs regClass:$vdst),
2447                 (ins VReg_64:$addr, glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2448             asm#" $vdst, $addr"#"$glc"#"$slc"#"$tfe", []> {
2449   let data = 0;
2450   let mayLoad = 1;
2451 }
2452
2453 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
2454       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr,
2455                              glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2456           name#" $data, $addr"#"$glc"#"$slc"#"$tfe",
2457          []> {
2458
2459   let mayLoad = 0;
2460   let mayStore = 1;
2461
2462   // Encoding
2463   let vdst = 0;
2464 }
2465
2466 multiclass FLAT_ATOMIC <bits<7> op, string name, RegisterClass vdst_rc,
2467                         RegisterClass data_rc = vdst_rc> {
2468
2469   let mayLoad = 1, mayStore = 1 in {
2470     def "" : FLAT <op, (outs),
2471                   (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2472                        tfe_flat_atomic:$tfe),
2473                    name#" $addr, $data"#"$slc"#"$tfe", []>,
2474              AtomicNoRet <NAME, 0> {
2475       let glc = 0;
2476       let vdst = 0;
2477     }
2478
2479     def _RTN : FLAT <op, (outs vdst_rc:$vdst),
2480                      (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2481                           tfe_flat_atomic:$tfe),
2482                      name#" $vdst, $addr, $data glc"#"$slc"#"$tfe", []>,
2483                AtomicNoRet <NAME, 1> {
2484       let glc = 1;
2485     }
2486   }
2487 }
2488
2489 class MIMG_Mask <string op, int channels> {
2490   string Op = op;
2491   int Channels = channels;
2492 }
2493
2494 class MIMG_NoSampler_Helper <bits<7> op, string asm,
2495                              RegisterClass dst_rc,
2496                              RegisterClass src_rc> : MIMG <
2497   op,
2498   (outs dst_rc:$vdata),
2499   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2500        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2501        SReg_256:$srsrc),
2502   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2503      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
2504   []> {
2505   let ssamp = 0;
2506   let mayLoad = 1;
2507   let mayStore = 0;
2508   let hasPostISelHook = 1;
2509 }
2510
2511 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
2512                                       RegisterClass dst_rc,
2513                                       int channels> {
2514   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
2515             MIMG_Mask<asm#"_V1", channels>;
2516   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
2517             MIMG_Mask<asm#"_V2", channels>;
2518   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
2519             MIMG_Mask<asm#"_V4", channels>;
2520 }
2521
2522 multiclass MIMG_NoSampler <bits<7> op, string asm> {
2523   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
2524   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
2525   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
2526   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
2527 }
2528
2529 class MIMG_Sampler_Helper <bits<7> op, string asm,
2530                            RegisterClass dst_rc,
2531                            RegisterClass src_rc, int wqm> : MIMG <
2532   op,
2533   (outs dst_rc:$vdata),
2534   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2535        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2536        SReg_256:$srsrc, SReg_128:$ssamp),
2537   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2538      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2539   []> {
2540   let mayLoad = 1;
2541   let mayStore = 0;
2542   let hasPostISelHook = 1;
2543   let WQM = wqm;
2544 }
2545
2546 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
2547                                     RegisterClass dst_rc,
2548                                     int channels, int wqm> {
2549   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2550             MIMG_Mask<asm#"_V1", channels>;
2551   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64, wqm>,
2552             MIMG_Mask<asm#"_V2", channels>;
2553   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128, wqm>,
2554             MIMG_Mask<asm#"_V4", channels>;
2555   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256, wqm>,
2556             MIMG_Mask<asm#"_V8", channels>;
2557   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512, wqm>,
2558             MIMG_Mask<asm#"_V16", channels>;
2559 }
2560
2561 multiclass MIMG_Sampler <bits<7> op, string asm> {
2562   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 0>;
2563   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 0>;
2564   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 0>;
2565   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 0>;
2566 }
2567
2568 multiclass MIMG_Sampler_WQM <bits<7> op, string asm> {
2569   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 1>;
2570   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 1>;
2571   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 1>;
2572   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 1>;
2573 }
2574
2575 class MIMG_Gather_Helper <bits<7> op, string asm,
2576                           RegisterClass dst_rc,
2577                           RegisterClass src_rc, int wqm> : MIMG <
2578   op,
2579   (outs dst_rc:$vdata),
2580   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2581        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2582        SReg_256:$srsrc, SReg_128:$ssamp),
2583   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2584      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2585   []> {
2586   let mayLoad = 1;
2587   let mayStore = 0;
2588
2589   // DMASK was repurposed for GATHER4. 4 components are always
2590   // returned and DMASK works like a swizzle - it selects
2591   // the component to fetch. The only useful DMASK values are
2592   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
2593   // (red,red,red,red) etc.) The ISA document doesn't mention
2594   // this.
2595   // Therefore, disable all code which updates DMASK by setting these two:
2596   let MIMG = 0;
2597   let hasPostISelHook = 0;
2598   let WQM = wqm;
2599 }
2600
2601 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
2602                                     RegisterClass dst_rc,
2603                                     int channels, int wqm> {
2604   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2605             MIMG_Mask<asm#"_V1", channels>;
2606   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64, wqm>,
2607             MIMG_Mask<asm#"_V2", channels>;
2608   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128, wqm>,
2609             MIMG_Mask<asm#"_V4", channels>;
2610   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256, wqm>,
2611             MIMG_Mask<asm#"_V8", channels>;
2612   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512, wqm>,
2613             MIMG_Mask<asm#"_V16", channels>;
2614 }
2615
2616 multiclass MIMG_Gather <bits<7> op, string asm> {
2617   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 0>;
2618   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 0>;
2619   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 0>;
2620   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 0>;
2621 }
2622
2623 multiclass MIMG_Gather_WQM <bits<7> op, string asm> {
2624   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 1>;
2625   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 1>;
2626   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 1>;
2627   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 1>;
2628 }
2629
2630 //===----------------------------------------------------------------------===//
2631 // Vector instruction mappings
2632 //===----------------------------------------------------------------------===//
2633
2634 // Maps an opcode in e32 form to its e64 equivalent
2635 def getVOPe64 : InstrMapping {
2636   let FilterClass = "VOP";
2637   let RowFields = ["OpName"];
2638   let ColFields = ["Size"];
2639   let KeyCol = ["4"];
2640   let ValueCols = [["8"]];
2641 }
2642
2643 // Maps an opcode in e64 form to its e32 equivalent
2644 def getVOPe32 : InstrMapping {
2645   let FilterClass = "VOP";
2646   let RowFields = ["OpName"];
2647   let ColFields = ["Size"];
2648   let KeyCol = ["8"];
2649   let ValueCols = [["4"]];
2650 }
2651
2652 def getMaskedMIMGOp : InstrMapping {
2653   let FilterClass = "MIMG_Mask";
2654   let RowFields = ["Op"];
2655   let ColFields = ["Channels"];
2656   let KeyCol = ["4"];
2657   let ValueCols = [["1"], ["2"], ["3"] ];
2658 }
2659
2660 // Maps an commuted opcode to its original version
2661 def getCommuteOrig : InstrMapping {
2662   let FilterClass = "VOP2_REV";
2663   let RowFields = ["RevOp"];
2664   let ColFields = ["IsOrig"];
2665   let KeyCol = ["0"];
2666   let ValueCols = [["1"]];
2667 }
2668
2669 // Maps an original opcode to its commuted version
2670 def getCommuteRev : InstrMapping {
2671   let FilterClass = "VOP2_REV";
2672   let RowFields = ["RevOp"];
2673   let ColFields = ["IsOrig"];
2674   let KeyCol = ["1"];
2675   let ValueCols = [["0"]];
2676 }
2677
2678 def getCommuteCmpOrig : InstrMapping {
2679   let FilterClass = "VOP2_REV";
2680   let RowFields = ["RevOp"];
2681   let ColFields = ["IsOrig"];
2682   let KeyCol = ["0"];
2683   let ValueCols = [["1"]];
2684 }
2685
2686 // Maps an original opcode to its commuted version
2687 def getCommuteCmpRev : InstrMapping {
2688   let FilterClass = "VOP2_REV";
2689   let RowFields = ["RevOp"];
2690   let ColFields = ["IsOrig"];
2691   let KeyCol = ["1"];
2692   let ValueCols = [["0"]];
2693 }
2694
2695
2696 def getMCOpcodeGen : InstrMapping {
2697   let FilterClass = "SIMCInstr";
2698   let RowFields = ["PseudoInstr"];
2699   let ColFields = ["Subtarget"];
2700   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2701   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2702 }
2703
2704 def getAddr64Inst : InstrMapping {
2705   let FilterClass = "MUBUFAddr64Table";
2706   let RowFields = ["OpName"];
2707   let ColFields = ["IsAddr64"];
2708   let KeyCol = ["0"];
2709   let ValueCols = [["1"]];
2710 }
2711
2712 // Maps an atomic opcode to its version with a return value.
2713 def getAtomicRetOp : InstrMapping {
2714   let FilterClass = "AtomicNoRet";
2715   let RowFields = ["NoRetOp"];
2716   let ColFields = ["IsRet"];
2717   let KeyCol = ["0"];
2718   let ValueCols = [["1"]];
2719 }
2720
2721 // Maps an atomic opcode to its returnless version.
2722 def getAtomicNoRetOp : InstrMapping {
2723   let FilterClass = "AtomicNoRet";
2724   let RowFields = ["NoRetOp"];
2725   let ColFields = ["IsRet"];
2726   let KeyCol = ["1"];
2727   let ValueCols = [["0"]];
2728 }
2729
2730 include "SIInstructions.td"
2731 include "CIInstructions.td"
2732 include "VIInstructions.td"