lib/Target/AMDGPU/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 def isCI : Predicate<"Subtarget->getGeneration() "
  10                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  11 def isCIOnly : Predicate<"Subtarget->getGeneration() =="
  12                          "AMDGPUSubtarget::SEA_ISLANDS">,
  13   AssemblerPredicate <"FeatureSeaIslands">;
  14 def isVI : Predicate <
  15   "Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS">,
  16   AssemblerPredicate<"FeatureGCN3Encoding">;
  17
  18 def DisableInst : Predicate <"false">, AssemblerPredicate<"FeatureDisable">;
  19
  20 class vop {
  21   field bits<9> SI3;
  22   field bits<10> VI3;
  23 }
  24
  25 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  26   field bits<8> SI = si;
  27   field bits<8> VI = vi;
  28
  29   field bits<9>  SI3 = {0, si{7-0}};
  30   field bits<10> VI3 = {0, 0, vi{7-0}};
  31 }
  32
  33 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  34   field bits<8> SI = si;
  35   field bits<8> VI = vi;
  36
  37   field bits<9>  SI3 = {1, 1, si{6-0}};
  38   field bits<10> VI3 = !add(0x140, vi);
  39 }
  40
  41 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  42   field bits<6> SI = si;
  43   field bits<6> VI = vi;
  44
  45   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  46   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  47 }
  48
  49 // Specify a VOP2 opcode for SI and VOP3 opcode for VI
  50 // that doesn't have VOP2 encoding on VI
  51 class vop23 <bits<6> si, bits<10> vi> : vop2 <si> {
  52   let VI3 = vi;
  53 }
  54
  55 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  56   let SI3 = si;
  57   let VI3 = vi;
  58 }
  59
  60 class sop1 <bits<8> si, bits<8> vi = si> {
  61   field bits<8> SI = si;
  62   field bits<8> VI = vi;
  63 }
  64
  65 class sop2 <bits<7> si, bits<7> vi = si> {
  66   field bits<7> SI = si;
  67   field bits<7> VI = vi;
  68 }
  69
  70 class sopk <bits<5> si, bits<5> vi = si> {
  71   field bits<5> SI = si;
  72   field bits<5> VI = vi;
  73 }
  74
  75 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  76 // in AMDGPUInstrInfo.cpp
  77 def SISubtarget {
  78   int NONE = -1;
  79   int SI = 0;
  80   int VI = 1;
  81 }
  82
  83 //===----------------------------------------------------------------------===//
  84 // SI DAG Nodes
  85 //===----------------------------------------------------------------------===//
  86
  87 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  88   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  89                       [SDNPMayLoad, SDNPMemOperand]
  90 >;
  91
  92 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  93   SDTypeProfile<0, 13,
  94     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
  95      SDTCisVT<1, iAny>,   // vdata(VGPR)
  96      SDTCisVT<2, i32>,    // num_channels(imm)
  97      SDTCisVT<3, i32>,    // vaddr(VGPR)
  98      SDTCisVT<4, i32>,    // soffset(SGPR)
  99      SDTCisVT<5, i32>,    // inst_offset(imm)
 100      SDTCisVT<6, i32>,    // dfmt(imm)
 101      SDTCisVT<7, i32>,    // nfmt(imm)
 102      SDTCisVT<8, i32>,    // offen(imm)
 103      SDTCisVT<9, i32>,    // idxen(imm)
 104      SDTCisVT<10, i32>,   // glc(imm)
 105      SDTCisVT<11, i32>,   // slc(imm)
 106      SDTCisVT<12, i32>    // tfe(imm)
 107     ]>,
 108   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
 109 >;
 110
 111 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
 112   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
 113                        SDTCisVT<3, i32>]>
 114 >;
 115
 116 class SDSample<string opcode> : SDNode <opcode,
 117   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 118                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 119 >;
 120
 121 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 122 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 123 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 124 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 125
 126 def SIconstdata_ptr : SDNode<
 127   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 128 >;
 129
 130 //===----------------------------------------------------------------------===//
 131 // SDNodes and PatFrag for local loads and stores to enable s_mov_b32 m0, -1
 132 // to be glued to the memory instructions.
 133 //===----------------------------------------------------------------------===//
 134
 135 def SIld_local : SDNode <"ISD::LOAD", SDTLoad,
 136   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 137 >;
 138
 139 def si_ld_local : PatFrag <(ops node:$ptr), (SIld_local node:$ptr), [{
 140   return isLocalLoad(cast<LoadSDNode>(N));
 141 }]>;
 142
 143 def si_load_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 144   return cast<LoadSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 145          cast<LoadSDNode>(N)->getExtensionType() == ISD::NON_EXTLOAD;
 146 }]>;
 147
 148 def si_load_local_align8 : Aligned8Bytes <
 149   (ops node:$ptr), (si_load_local node:$ptr)
 150 >;
 151
 152 def si_sextload_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 153   return cast<LoadSDNode>(N)->getExtensionType() == ISD::SEXTLOAD;
 154 }]>;
 155 def si_az_extload_local : AZExtLoadBase <si_ld_local>;
 156
 157 multiclass SIExtLoadLocal <PatFrag ld_node> {
 158
 159   def _i8 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 160                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i8;}]
 161   >;
 162
 163   def _i16 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 164                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i16;}]
 165   >;
 166 }
 167
 168 defm si_sextload_local : SIExtLoadLocal <si_sextload_local>;
 169 defm si_az_extload_local : SIExtLoadLocal <si_az_extload_local>;
 170
 171 def SIst_local : SDNode <"ISD::STORE", SDTStore,
 172   [SDNPHasChain, SDNPMayStore, SDNPMemOperand, SDNPInGlue]
 173 >;
 174
 175 def si_st_local : PatFrag <
 176   (ops node:$val, node:$ptr), (SIst_local node:$val, node:$ptr), [{
 177   return isLocalStore(cast<StoreSDNode>(N));
 178 }]>;
 179
 180 def si_store_local : PatFrag <
 181   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 182   return cast<StoreSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 183          !cast<StoreSDNode>(N)->isTruncatingStore();
 184 }]>;
 185
 186 def si_store_local_align8 : Aligned8Bytes <
 187   (ops node:$val, node:$ptr), (si_store_local node:$val, node:$ptr)
 188 >;
 189
 190 def si_truncstore_local : PatFrag <
 191   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 192   return cast<StoreSDNode>(N)->isTruncatingStore();
 193 }]>;
 194
 195 def si_truncstore_local_i8 : PatFrag <
 196   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 197   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i8;
 198 }]>;
 199
 200 def si_truncstore_local_i16 : PatFrag <
 201   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 202   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i16;
 203 }]>;
 204
 205 multiclass SIAtomicM0Glue2 <string op_name> {
 206
 207   def _glue : SDNode <"ISD::ATOMIC_"#op_name, SDTAtomic2,
 208     [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 209   >;
 210
 211   def _local : local_binary_atomic_op <!cast<SDNode>(NAME#"_glue")>;
 212 }
 213
 214 defm si_atomic_load_add : SIAtomicM0Glue2 <"LOAD_ADD">;
 215 defm si_atomic_load_and : SIAtomicM0Glue2 <"LOAD_AND">;
 216 defm si_atomic_load_min : SIAtomicM0Glue2 <"LOAD_MIN">;
 217 defm si_atomic_load_max : SIAtomicM0Glue2 <"LOAD_MAX">;
 218 defm si_atomic_load_or : SIAtomicM0Glue2 <"LOAD_OR">;
 219 defm si_atomic_load_sub : SIAtomicM0Glue2 <"LOAD_SUB">;
 220 defm si_atomic_load_xor : SIAtomicM0Glue2 <"LOAD_XOR">;
 221 defm si_atomic_load_umin : SIAtomicM0Glue2 <"LOAD_UMIN">;
 222 defm si_atomic_load_umax : SIAtomicM0Glue2 <"LOAD_UMAX">;
 223 defm si_atomic_swap : SIAtomicM0Glue2 <"SWAP">;
 224
 225 def si_atomic_cmp_swap_glue : SDNode <"ISD::ATOMIC_CMP_SWAP", SDTAtomic3,
 226   [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 227 >;
 228
 229 defm si_atomic_cmp_swap : AtomicCmpSwapLocal <si_atomic_cmp_swap_glue>;
 230
 231 // Transformation function, extract the lower 32bit of a 64bit immediate
 232 def LO32 : SDNodeXForm<imm, [{
 233   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, SDLoc(N),
 234                                    MVT::i32);
 235 }]>;
 236
 237 def LO32f : SDNodeXForm<fpimm, [{
 238   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 239   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 240 }]>;
 241
 242 // Transformation function, extract the upper 32bit of a 64bit immediate
 243 def HI32 : SDNodeXForm<imm, [{
 244   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, SDLoc(N), MVT::i32);
 245 }]>;
 246
 247 def HI32f : SDNodeXForm<fpimm, [{
 248   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 249   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), SDLoc(N),
 250                                      MVT::f32);
 251 }]>;
 252
 253 def IMM8bitDWORD : PatLeaf <(imm),
 254   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 255 >;
 256
 257 def as_dword_i32imm : SDNodeXForm<imm, [{
 258   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, SDLoc(N), MVT::i32);
 259 }]>;
 260
 261 def as_i1imm : SDNodeXForm<imm, [{
 262   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i1);
 263 }]>;
 264
 265 def as_i8imm : SDNodeXForm<imm, [{
 266   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i8);
 267 }]>;
 268
 269 def as_i16imm : SDNodeXForm<imm, [{
 270   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i16);
 271 }]>;
 272
 273 def as_i32imm: SDNodeXForm<imm, [{
 274   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i32);
 275 }]>;
 276
 277 def as_i64imm: SDNodeXForm<imm, [{
 278   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i64);
 279 }]>;
 280
 281 // Copied from the AArch64 backend:
 282 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 283 return CurDAG->getTargetConstant(
 284   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 285 }]>;
 286
 287 // Copied from the AArch64 backend:
 288 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 289 return CurDAG->getTargetConstant(
 290   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 291 }]>;
 292
 293 def IMM8bit : PatLeaf <(imm),
 294   [{return isUInt<8>(N->getZExtValue());}]
 295 >;
 296
 297 def IMM12bit : PatLeaf <(imm),
 298   [{return isUInt<12>(N->getZExtValue());}]
 299 >;
 300
 301 def IMM16bit : PatLeaf <(imm),
 302   [{return isUInt<16>(N->getZExtValue());}]
 303 >;
 304
 305 def IMM20bit : PatLeaf <(imm),
 306   [{return isUInt<20>(N->getZExtValue());}]
 307 >;
 308
 309 def IMM32bit : PatLeaf <(imm),
 310   [{return isUInt<32>(N->getZExtValue());}]
 311 >;
 312
 313 def mubuf_vaddr_offset : PatFrag<
 314   (ops node:$ptr, node:$offset, node:$imm_offset),
 315   (add (add node:$ptr, node:$offset), node:$imm_offset)
 316 >;
 317
 318 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 319   return isInlineImmediate(N);
 320 }]>;
 321
 322 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 323   return isInlineImmediate(N);
 324 }]>;
 325
 326 class SGPRImm <dag frag> : PatLeaf<frag, [{
 327   if (Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 328     return false;
 329   }
 330   const SIRegisterInfo *SIRI =
 331       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 332   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 333                                                 U != E; ++U) {
 334     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 335       return true;
 336     }
 337   }
 338   return false;
 339 }]>;
 340
 341 //===----------------------------------------------------------------------===//
 342 // Custom Operands
 343 //===----------------------------------------------------------------------===//
 344
 345 def FRAMEri32 : Operand<iPTR> {
 346   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 347 }
 348
 349 def SoppBrTarget : AsmOperandClass {
 350   let Name = "SoppBrTarget";
 351   let ParserMethod = "parseSOppBrTarget";
 352 }
 353
 354 def sopp_brtarget : Operand<OtherVT> {
 355   let EncoderMethod = "getSOPPBrEncoding";
 356   let OperandType = "OPERAND_PCREL";
 357   let ParserMatchClass = SoppBrTarget;
 358 }
 359
 360 include "SIInstrFormats.td"
 361 include "VIInstrFormats.td"
 362
 363 def MubufOffsetMatchClass : AsmOperandClass {
 364   let Name = "MubufOffset";
 365   let ParserMethod = "parseMubufOptionalOps";
 366   let RenderMethod = "addImmOperands";
 367 }
 368
 369 class DSOffsetBaseMatchClass <string parser> : AsmOperandClass {
 370   let Name = "DSOffset"#parser;
 371   let ParserMethod = parser;
 372   let RenderMethod = "addImmOperands";
 373   let PredicateMethod = "isDSOffset";
 374 }
 375
 376 def DSOffsetMatchClass : DSOffsetBaseMatchClass <"parseDSOptionalOps">;
 377 def DSOffsetGDSMatchClass : DSOffsetBaseMatchClass <"parseDSOffsetOptional">;
 378
 379 def DSOffset01MatchClass : AsmOperandClass {
 380   let Name = "DSOffset1";
 381   let ParserMethod = "parseDSOff01OptionalOps";
 382   let RenderMethod = "addImmOperands";
 383   let PredicateMethod = "isDSOffset01";
 384 }
 385
 386 class GDSBaseMatchClass <string parser> : AsmOperandClass {
 387   let Name = "GDS"#parser;
 388   let PredicateMethod = "isImm";
 389   let ParserMethod = parser;
 390   let RenderMethod = "addImmOperands";
 391 }
 392
 393 def GDSMatchClass : GDSBaseMatchClass <"parseDSOptionalOps">;
 394 def GDS01MatchClass : GDSBaseMatchClass <"parseDSOff01OptionalOps">;
 395
 396 class GLCBaseMatchClass <string parser> : AsmOperandClass {
 397   let Name = "GLC"#parser;
 398   let PredicateMethod = "isImm";
 399   let ParserMethod = parser;
 400   let RenderMethod = "addImmOperands";
 401 }
 402
 403 def GLCMubufMatchClass : GLCBaseMatchClass <"parseMubufOptionalOps">;
 404 def GLCFlatMatchClass : GLCBaseMatchClass <"parseFlatOptionalOps">;
 405
 406 class SLCBaseMatchClass <string parser> : AsmOperandClass {
 407   let Name = "SLC"#parser;
 408   let PredicateMethod = "isImm";
 409   let ParserMethod = parser;
 410   let RenderMethod = "addImmOperands";
 411 }
 412
 413 def SLCMubufMatchClass : SLCBaseMatchClass <"parseMubufOptionalOps">;
 414 def SLCFlatMatchClass : SLCBaseMatchClass <"parseFlatOptionalOps">;
 415 def SLCFlatAtomicMatchClass : SLCBaseMatchClass <"parseFlatAtomicOptionalOps">;
 416
 417 class TFEBaseMatchClass <string parser> : AsmOperandClass {
 418   let Name = "TFE"#parser;
 419   let PredicateMethod = "isImm";
 420   let ParserMethod = parser;
 421   let RenderMethod = "addImmOperands";
 422 }
 423
 424 def TFEMubufMatchClass : TFEBaseMatchClass <"parseMubufOptionalOps">;
 425 def TFEFlatMatchClass : TFEBaseMatchClass <"parseFlatOptionalOps">;
 426 def TFEFlatAtomicMatchClass : TFEBaseMatchClass <"parseFlatAtomicOptionalOps">;
 427
 428 def OModMatchClass : AsmOperandClass {
 429   let Name = "OMod";
 430   let PredicateMethod = "isImm";
 431   let ParserMethod = "parseVOP3OptionalOps";
 432   let RenderMethod = "addImmOperands";
 433 }
 434
 435 def ClampMatchClass : AsmOperandClass {
 436   let Name = "Clamp";
 437   let PredicateMethod = "isImm";
 438   let ParserMethod = "parseVOP3OptionalOps";
 439   let RenderMethod = "addImmOperands";
 440 }
 441
 442 class SMRDOffsetBaseMatchClass <string predicate> : AsmOperandClass {
 443   let Name = "SMRDOffset"#predicate;
 444   let PredicateMethod = predicate;
 445   let RenderMethod = "addImmOperands";
 446 }
 447
 448 def SMRDOffsetMatchClass : SMRDOffsetBaseMatchClass <"isSMRDOffset">;
 449 def SMRDLiteralOffsetMatchClass : SMRDOffsetBaseMatchClass <
 450   "isSMRDLiteralOffset"
 451 >;
 452
 453 let OperandType = "OPERAND_IMMEDIATE" in {
 454
 455 def offen : Operand<i1> {
 456   let PrintMethod = "printOffen";
 457 }
 458 def idxen : Operand<i1> {
 459   let PrintMethod = "printIdxen";
 460 }
 461 def addr64 : Operand<i1> {
 462   let PrintMethod = "printAddr64";
 463 }
 464 def mbuf_offset : Operand<i16> {
 465   let PrintMethod = "printMBUFOffset";
 466   let ParserMatchClass = MubufOffsetMatchClass;
 467 }
 468 class ds_offset_base <AsmOperandClass mc> : Operand<i16> {
 469   let PrintMethod = "printDSOffset";
 470   let ParserMatchClass = mc;
 471 }
 472 def ds_offset : ds_offset_base <DSOffsetMatchClass>;
 473 def ds_offset_gds : ds_offset_base <DSOffsetGDSMatchClass>;
 474
 475 def ds_offset0 : Operand<i8> {
 476   let PrintMethod = "printDSOffset0";
 477   let ParserMatchClass = DSOffset01MatchClass;
 478 }
 479 def ds_offset1 : Operand<i8> {
 480   let PrintMethod = "printDSOffset1";
 481   let ParserMatchClass = DSOffset01MatchClass;
 482 }
 483 class gds_base <AsmOperandClass mc> : Operand <i1> {
 484   let PrintMethod = "printGDS";
 485   let ParserMatchClass = mc;
 486 }
 487 def gds : gds_base <GDSMatchClass>;
 488
 489 def gds01 : gds_base <GDS01MatchClass>;
 490
 491 class glc_base <AsmOperandClass mc> : Operand <i1> {
 492   let PrintMethod = "printGLC";
 493   let ParserMatchClass = mc;
 494 }
 495
 496 def glc : glc_base <GLCMubufMatchClass>;
 497 def glc_flat : glc_base <GLCFlatMatchClass>;
 498
 499 class slc_base <AsmOperandClass mc> : Operand <i1> {
 500   let PrintMethod = "printSLC";
 501   let ParserMatchClass = mc;
 502 }
 503
 504 def slc : slc_base <SLCMubufMatchClass>;
 505 def slc_flat : slc_base <SLCFlatMatchClass>;
 506 def slc_flat_atomic : slc_base <SLCFlatAtomicMatchClass>;
 507
 508 class tfe_base <AsmOperandClass mc> : Operand <i1> {
 509   let PrintMethod = "printTFE";
 510   let ParserMatchClass = mc;
 511 }
 512
 513 def tfe : tfe_base <TFEMubufMatchClass>;
 514 def tfe_flat : tfe_base <TFEFlatMatchClass>;
 515 def tfe_flat_atomic : tfe_base <TFEFlatAtomicMatchClass>;
 516
 517 def omod : Operand <i32> {
 518   let PrintMethod = "printOModSI";
 519   let ParserMatchClass = OModMatchClass;
 520 }
 521
 522 def ClampMod : Operand <i1> {
 523   let PrintMethod = "printClampSI";
 524   let ParserMatchClass = ClampMatchClass;
 525 }
 526
 527 def smrd_offset : Operand <i32> {
 528   let PrintMethod = "printU32ImmOperand";
 529   let ParserMatchClass = SMRDOffsetMatchClass;
 530 }
 531
 532 def smrd_literal_offset : Operand <i32> {
 533   let PrintMethod = "printU32ImmOperand";
 534   let ParserMatchClass = SMRDLiteralOffsetMatchClass;
 535 }
 536
 537 } // End OperandType = "OPERAND_IMMEDIATE"
 538
 539 def VOPDstS64 : VOPDstOperand <SReg_64>;
 540
 541 //===----------------------------------------------------------------------===//
 542 // Complex patterns
 543 //===----------------------------------------------------------------------===//
 544
 545 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 546 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 547
 548 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 549 def MUBUFAddr64 : ComplexPattern<i64, 7, "SelectMUBUFAddr64">;
 550 def MUBUFAddr64Atomic : ComplexPattern<i64, 5, "SelectMUBUFAddr64">;
 551 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 552 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 553 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 554
 555 def SMRDImm   : ComplexPattern<i64, 2, "SelectSMRDImm">;
 556 def SMRDImm32 : ComplexPattern<i64, 2, "SelectSMRDImm32">;
 557 def SMRDSgpr  : ComplexPattern<i64, 2, "SelectSMRDSgpr">;
 558 def SMRDBufferImm   : ComplexPattern<i32, 1, "SelectSMRDBufferImm">;
 559 def SMRDBufferImm32 : ComplexPattern<i32, 1, "SelectSMRDBufferImm32">;
 560 def SMRDBufferSgpr  : ComplexPattern<i32, 1, "SelectSMRDBufferSgpr">;
 561
 562 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 563 def VOP3NoMods0 : ComplexPattern<untyped, 4, "SelectVOP3NoMods0">;
 564 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 565 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 566 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 567 def VOP3NoMods : ComplexPattern<untyped, 2, "SelectVOP3NoMods">;
 568
 569 //===----------------------------------------------------------------------===//
 570 // SI assembler operands
 571 //===----------------------------------------------------------------------===//
 572
 573 def SIOperand {
 574   int ZERO = 0x80;
 575   int VCC = 0x6A;
 576   int FLAT_SCR = 0x68;
 577 }
 578
 579 def SRCMODS {
 580   int NONE = 0;
 581   int NEG = 1;
 582 }
 583
 584 def DSTCLAMP {
 585   int NONE = 0;
 586 }
 587
 588 def DSTOMOD {
 589   int NONE = 0;
 590 }
 591
 592 //===----------------------------------------------------------------------===//
 593 //
 594 // SI Instruction multiclass helpers.
 595 //
 596 // Instructions with _32 take 32-bit operands.
 597 // Instructions with _64 take 64-bit operands.
 598 //
 599 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 600 // encoding is the standard encoding, but instruction that make use of
 601 // any of the instruction modifiers must use the 64-bit encoding.
 602 //
 603 // Instructions with _e32 use the 32-bit encoding.
 604 // Instructions with _e64 use the 64-bit encoding.
 605 //
 606 //===----------------------------------------------------------------------===//
 607
 608 class SIMCInstr <string pseudo, int subtarget> {
 609   string PseudoInstr = pseudo;
 610   int Subtarget = subtarget;
 611 }
 612
 613 //===----------------------------------------------------------------------===//
 614 // EXP classes
 615 //===----------------------------------------------------------------------===//
 616
 617 class EXPCommon : InstSI<
 618   (outs),
 619   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 620        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 621   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 622   [] > {
 623
 624   let EXP_CNT = 1;
 625   let Uses = [EXEC];
 626 }
 627
 628 multiclass EXP_m {
 629
 630   let isPseudo = 1, isCodeGenOnly = 1 in {
 631     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 632   }
 633
 634   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 635
 636   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 637 }
 638
 639 //===----------------------------------------------------------------------===//
 640 // Scalar classes
 641 //===----------------------------------------------------------------------===//
 642
 643 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 644   SOP1 <outs, ins, "", pattern>,
 645   SIMCInstr<opName, SISubtarget.NONE> {
 646   let isPseudo = 1;
 647   let isCodeGenOnly = 1;
 648 }
 649
 650 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm> :
 651   SOP1 <outs, ins, asm, []>,
 652   SOP1e <op.SI>,
 653   SIMCInstr<opName, SISubtarget.SI> {
 654   let isCodeGenOnly = 0;
 655   let AssemblerPredicates = [isSICI];
 656 }
 657
 658 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm> :
 659   SOP1 <outs, ins, asm, []>,
 660   SOP1e <op.VI>,
 661   SIMCInstr<opName, SISubtarget.VI> {
 662   let isCodeGenOnly = 0;
 663   let AssemblerPredicates = [isVI];
 664 }
 665
 666 multiclass SOP1_m <sop1 op, string opName, dag outs, dag ins, string asm,
 667                    list<dag> pattern> {
 668
 669   def "" : SOP1_Pseudo <opName, outs, ins, pattern>;
 670
 671   def _si : SOP1_Real_si <op, opName, outs, ins, asm>;
 672
 673   def _vi : SOP1_Real_vi <op, opName, outs, ins, asm>;
 674
 675 }
 676
 677 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 678     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 679     opName#" $dst, $src0", pattern
 680 >;
 681
 682 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 683     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 684     opName#" $dst, $src0", pattern
 685 >;
 686
 687 // no input, 64-bit output.
 688 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 689   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 690
 691   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 692     opName#" $dst"> {
 693     let ssrc0 = 0;
 694   }
 695
 696   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 697     opName#" $dst"> {
 698     let ssrc0 = 0;
 699   }
 700 }
 701
 702 // 64-bit input, no output
 703 multiclass SOP1_1 <sop1 op, string opName, list<dag> pattern> {
 704   def "" : SOP1_Pseudo <opName, (outs), (ins SReg_64:$src0), pattern>;
 705
 706   def _si : SOP1_Real_si <op, opName, (outs), (ins SReg_64:$src0),
 707     opName#" $src0"> {
 708     let sdst = 0;
 709   }
 710
 711   def _vi : SOP1_Real_vi <op, opName, (outs), (ins SReg_64:$src0),
 712     opName#" $src0"> {
 713     let sdst = 0;
 714   }
 715 }
 716
 717 // 64-bit input, 32-bit output.
 718 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 719     op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 720     opName#" $dst, $src0", pattern
 721 >;
 722
 723 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 724   SOP2<outs, ins, "", pattern>,
 725   SIMCInstr<opName, SISubtarget.NONE> {
 726   let isPseudo = 1;
 727   let isCodeGenOnly = 1;
 728   let Size = 4;
 729
 730   // Pseudo instructions have no encodings, but adding this field here allows
 731   // us to do:
 732   // let sdst = xxx in {
 733   // for multiclasses that include both real and pseudo instructions.
 734   field bits<7> sdst = 0;
 735 }
 736
 737 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm> :
 738   SOP2<outs, ins, asm, []>,
 739   SOP2e<op.SI>,
 740   SIMCInstr<opName, SISubtarget.SI> {
 741   let AssemblerPredicates = [isSICI];
 742 }
 743
 744 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm> :
 745   SOP2<outs, ins, asm, []>,
 746   SOP2e<op.VI>,
 747   SIMCInstr<opName, SISubtarget.VI> {
 748   let AssemblerPredicates = [isVI];
 749 }
 750
 751 multiclass SOP2_m <sop2 op, string opName, dag outs, dag ins, string asm,
 752                    list<dag> pattern> {
 753
 754   def "" : SOP2_Pseudo <opName, outs, ins, pattern>;
 755
 756   def _si : SOP2_Real_si <op, opName, outs, ins, asm>;
 757
 758   def _vi : SOP2_Real_vi <op, opName, outs, ins, asm>;
 759
 760 }
 761
 762 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 763     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0, SSrc_32:$src1),
 764     opName#" $dst, $src0, $src1", pattern
 765 >;
 766
 767 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 768     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_64:$src1),
 769     opName#" $dst, $src0, $src1", pattern
 770 >;
 771
 772 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 773     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_32:$src1),
 774     opName#" $dst, $src0, $src1", pattern
 775 >;
 776
 777 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 778                     string opName, PatLeaf cond> : SOPC <
 779   op, (outs), (ins rc:$src0, rc:$src1),
 780   opName#" $src0, $src1", []> {
 781   let Defs = [SCC];
 782 }
 783
 784 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 785   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 786
 787 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 788   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 789
 790 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 791   SOPK <outs, ins, "", pattern>,
 792   SIMCInstr<opName, SISubtarget.NONE> {
 793   let isPseudo = 1;
 794   let isCodeGenOnly = 1;
 795 }
 796
 797 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm> :
 798   SOPK <outs, ins, asm, []>,
 799   SOPKe <op.SI>,
 800   SIMCInstr<opName, SISubtarget.SI> {
 801   let AssemblerPredicates = [isSICI];
 802   let isCodeGenOnly = 0;
 803 }
 804
 805 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm> :
 806   SOPK <outs, ins, asm, []>,
 807   SOPKe <op.VI>,
 808   SIMCInstr<opName, SISubtarget.VI> {
 809   let AssemblerPredicates = [isVI];
 810   let isCodeGenOnly = 0;
 811 }
 812
 813 multiclass SOPK_m <sopk op, string opName, dag outs, dag ins, string opAsm,
 814                    string asm = opName#opAsm> {
 815   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 816
 817   def _si : SOPK_Real_si <op, opName, outs, ins, asm>;
 818
 819   def _vi : SOPK_Real_vi <op, opName, outs, ins, asm>;
 820
 821 }
 822
 823 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 824   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 825     pattern>;
 826
 827   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 828     opName#" $dst, $src0">;
 829
 830   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 831     opName#" $dst, $src0">;
 832 }
 833
 834 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 835   def "" : SOPK_Pseudo <opName, (outs),
 836     (ins SReg_32:$src0, u16imm:$src1), pattern> {
 837     let Defs = [SCC];
 838   }
 839
 840
 841   def _si : SOPK_Real_si <op, opName, (outs),
 842     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 843     let Defs = [SCC];
 844   }
 845
 846   def _vi : SOPK_Real_vi <op, opName, (outs),
 847     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 848     let Defs = [SCC];
 849   }
 850 }
 851
 852 multiclass SOPK_32TIE <sopk op, string opName, list<dag> pattern> : SOPK_m <
 853   op, opName, (outs SReg_32:$sdst), (ins SReg_32:$src0, u16imm:$simm16),
 854   " $sdst, $simm16"
 855 >;
 856
 857 multiclass SOPK_IMM32 <sopk op, string opName, dag outs, dag ins,
 858                        string argAsm, string asm = opName#argAsm> {
 859
 860   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 861
 862   def _si : SOPK <outs, ins, asm, []>,
 863             SOPK64e <op.SI>,
 864             SIMCInstr<opName, SISubtarget.SI> {
 865               let AssemblerPredicates = [isSICI];
 866               let isCodeGenOnly = 0;
 867             }
 868
 869   def _vi : SOPK <outs, ins, asm, []>,
 870             SOPK64e <op.VI>,
 871             SIMCInstr<opName, SISubtarget.VI> {
 872               let AssemblerPredicates = [isVI];
 873               let isCodeGenOnly = 0;
 874             }
 875 }
 876 //===----------------------------------------------------------------------===//
 877 // SMRD classes
 878 //===----------------------------------------------------------------------===//
 879
 880 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 881   SMRD <outs, ins, "", pattern>,
 882   SIMCInstr<opName, SISubtarget.NONE> {
 883   let isPseudo = 1;
 884   let isCodeGenOnly = 1;
 885 }
 886
 887 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 888                     string asm> :
 889   SMRD <outs, ins, asm, []>,
 890   SMRDe <op, imm>,
 891   SIMCInstr<opName, SISubtarget.SI> {
 892   let AssemblerPredicates = [isSICI];
 893 }
 894
 895 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 896                     string asm> :
 897   SMRD <outs, ins, asm, []>,
 898   SMEMe_vi <op, imm>,
 899   SIMCInstr<opName, SISubtarget.VI> {
 900   let AssemblerPredicates = [isVI];
 901 }
 902
 903 multiclass SMRD_m <bits<5> op, string opName, bit imm, dag outs, dag ins,
 904                    string asm, list<dag> pattern> {
 905
 906   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 907
 908   def _si : SMRD_Real_si <op, opName, imm, outs, ins, asm>;
 909
 910   // glc is only applicable to scalar stores, which are not yet
 911   // implemented.
 912   let glc = 0 in {
 913     def _vi : SMRD_Real_vi <{0, 0, 0, op}, opName, imm, outs, ins, asm>;
 914   }
 915 }
 916
 917 multiclass SMRD_Helper <bits<5> op, string opName, RegisterClass baseClass,
 918                         RegisterClass dstClass> {
 919   defm _IMM : SMRD_m <
 920     op, opName#"_IMM", 1, (outs dstClass:$dst),
 921     (ins baseClass:$sbase, smrd_offset:$offset),
 922     opName#" $dst, $sbase, $offset", []
 923   >;
 924
 925   def _IMM_ci : SMRD <
 926     (outs dstClass:$dst), (ins baseClass:$sbase, smrd_literal_offset:$offset),
 927     opName#" $dst, $sbase, $offset", []>, SMRD_IMMe_ci <op> {
 928     let AssemblerPredicates = [isCIOnly];
 929   }
 930
 931   defm _SGPR : SMRD_m <
 932     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 933     (ins baseClass:$sbase, SReg_32:$soff),
 934     opName#" $dst, $sbase, $soff", []
 935   >;
 936 }
 937
 938 //===----------------------------------------------------------------------===//
 939 // Vector ALU classes
 940 //===----------------------------------------------------------------------===//
 941
 942 // This must always be right before the operand being input modified.
 943 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 944   let PrintMethod = "printOperandAndMods";
 945 }
 946
 947 def InputModsMatchClass : AsmOperandClass {
 948   let Name = "RegWithInputMods";
 949 }
 950
 951 def InputModsNoDefault : Operand <i32> {
 952   let PrintMethod = "printOperandAndMods";
 953   let ParserMatchClass = InputModsMatchClass;
 954 }
 955
 956 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 957   int ret =
 958     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 959          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 960                                               3)); // VOP3
 961 }
 962
 963 // Returns the register class to use for the destination of VOP[123C]
 964 // instructions for the given VT.
 965 class getVALUDstForVT<ValueType VT> {
 966   RegisterOperand ret = !if(!eq(VT.Size, 32), VOPDstOperand<VGPR_32>,
 967                           !if(!eq(VT.Size, 64), VOPDstOperand<VReg_64>,
 968                             VOPDstOperand<SReg_64>)); // else VT == i1
 969 }
 970
 971 // Returns the register class to use for source 0 of VOP[12C]
 972 // instructions for the given VT.
 973 class getVOPSrc0ForVT<ValueType VT> {
 974   RegisterOperand ret = !if(!eq(VT.Size, 32), VSrc_32, VSrc_64);
 975 }
 976
 977 // Returns the register class to use for source 1 of VOP[12C] for the
 978 // given VT.
 979 class getVOPSrc1ForVT<ValueType VT> {
 980   RegisterClass ret = !if(!eq(VT.Size, 32), VGPR_32, VReg_64);
 981 }
 982
 983 // Returns the register class to use for sources of VOP3 instructions for the
 984 // given VT.
 985 class getVOP3SrcForVT<ValueType VT> {
 986   RegisterOperand ret = !if(!eq(VT.Size, 32), VCSrc_32, VCSrc_64);
 987 }
 988
 989 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 990 class hasModifiers<ValueType SrcVT> {
 991   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
 992             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
 993 }
 994
 995 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
 996 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
 997   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
 998             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
 999                                     (ins)));
1000 }
1001
1002 // Returns the input arguments for VOP3 instructions for the given SrcVT.
1003 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
1004                 RegisterOperand Src2RC, int NumSrcArgs,
1005                 bit HasModifiers> {
1006
1007   dag ret =
1008     !if (!eq(NumSrcArgs, 1),
1009       !if (!eq(HasModifiers, 1),
1010         // VOP1 with modifiers
1011         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1012              ClampMod:$clamp, omod:$omod)
1013       /* else */,
1014         // VOP1 without modifiers
1015         (ins Src0RC:$src0)
1016       /* endif */ ),
1017     !if (!eq(NumSrcArgs, 2),
1018       !if (!eq(HasModifiers, 1),
1019         // VOP 2 with modifiers
1020         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1021              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1022              ClampMod:$clamp, omod:$omod)
1023       /* else */,
1024         // VOP2 without modifiers
1025         (ins Src0RC:$src0, Src1RC:$src1)
1026       /* endif */ )
1027     /* NumSrcArgs == 3 */,
1028       !if (!eq(HasModifiers, 1),
1029         // VOP3 with modifiers
1030         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1031              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1032              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
1033              ClampMod:$clamp, omod:$omod)
1034       /* else */,
1035         // VOP3 without modifiers
1036         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
1037       /* endif */ )));
1038 }
1039
1040 // Returns the assembly string for the inputs and outputs of a VOP[12C]
1041 // instruction.  This does not add the _e32 suffix, so it can be reused
1042 // by getAsm64.
1043 class getAsm32 <int NumSrcArgs> {
1044   string src1 = ", $src1";
1045   string src2 = ", $src2";
1046   string ret = "$dst, $src0"#
1047                !if(!eq(NumSrcArgs, 1), "", src1)#
1048                !if(!eq(NumSrcArgs, 3), src2, "");
1049 }
1050
1051 // Returns the assembly string for the inputs and outputs of a VOP3
1052 // instruction.
1053 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
1054   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
1055   string src1 = !if(!eq(NumSrcArgs, 1), "",
1056                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
1057                                            " $src1_modifiers,"));
1058   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
1059   string ret =
1060   !if(!eq(HasModifiers, 0),
1061       getAsm32<NumSrcArgs>.ret,
1062       "$dst, "#src0#src1#src2#"$clamp"#"$omod");
1063 }
1064
1065
1066 class VOPProfile <list<ValueType> _ArgVT> {
1067
1068   field list<ValueType> ArgVT = _ArgVT;
1069
1070   field ValueType DstVT = ArgVT[0];
1071   field ValueType Src0VT = ArgVT[1];
1072   field ValueType Src1VT = ArgVT[2];
1073   field ValueType Src2VT = ArgVT[3];
1074   field RegisterOperand DstRC = getVALUDstForVT<DstVT>.ret;
1075   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
1076   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
1077   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
1078   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
1079   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
1080
1081   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
1082   field bit HasModifiers = hasModifiers<Src0VT>.ret;
1083
1084   field dag Outs = (outs DstRC:$dst);
1085
1086   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
1087   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
1088                              HasModifiers>.ret;
1089
1090   field string Asm32 = getAsm32<NumSrcArgs>.ret;
1091   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
1092 }
1093
1094 // FIXME: I think these F16/I16 profiles will need to use f16/i16 types in order
1095 //        for the instruction patterns to work.
1096 def VOP_F16_F16 : VOPProfile <[f32, f32, untyped, untyped]>;
1097 def VOP_F16_I16 : VOPProfile <[f32, i32, untyped, untyped]>;
1098 def VOP_I16_F16 : VOPProfile <[i32, f32, untyped, untyped]>;
1099
1100 def VOP_F16_F16_F16 : VOPProfile <[f32, f32, f32, untyped]>;
1101 def VOP_F16_F16_I16 : VOPProfile <[f32, f32, i32, untyped]>;
1102 def VOP_I16_I16_I16 : VOPProfile <[i32, i32, i32, untyped]>;
1103
1104 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
1105 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
1106 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
1107 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
1108 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
1109 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
1110 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
1111 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
1112 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
1113
1114 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
1115 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
1116 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
1117 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
1118 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
1119 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
1120 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
1121 def VOP_I32_I32_I32_VCC : VOPProfile <[i32, i32, i32, untyped]> {
1122   let Src0RC32 = VCSrc_32;
1123 }
1124
1125 def VOP_I1_F32_I32 : VOPProfile <[i1, f32, i32, untyped]> {
1126   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
1127   let Asm64 = "$dst, $src0_modifiers, $src1";
1128 }
1129
1130 def VOP_I1_F64_I32 : VOPProfile <[i1, f64, i32, untyped]> {
1131   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
1132   let Asm64 = "$dst, $src0_modifiers, $src1";
1133 }
1134
1135 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
1136 def VOP_I64_I32_I64 : VOPProfile <[i64, i32, i64, untyped]>;
1137 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
1138 def VOP_CNDMASK : VOPProfile <[i32, i32, i32, untyped]> {
1139   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VCCReg:$src2);
1140   let Ins64 = (ins Src0RC64:$src0, Src1RC64:$src1, SSrc_64:$src2);
1141   let Asm64 = "$dst, $src0, $src1, $src2";
1142 }
1143
1144 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
1145 def VOP_MADK : VOPProfile <[f32, f32, f32, f32]> {
1146   field dag Ins = (ins VCSrc_32:$src0, VGPR_32:$vsrc1, u32imm:$src2);
1147   field string Asm = "$dst, $src0, $vsrc1, $src2";
1148 }
1149 def VOP_MAC : VOPProfile <[f32, f32, f32, f32]> {
1150   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VGPR_32:$src2);
1151   let Ins64 = getIns64<Src0RC64, Src1RC64, RegisterOperand<VGPR_32>, 3,
1152                              HasModifiers>.ret;
1153   let Asm32 = getAsm32<2>.ret;
1154   let Asm64 = getAsm64<2, HasModifiers>.ret;
1155 }
1156 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
1157 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
1158 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
1159
1160 class SIInstAlias <string asm, dag result> : InstAlias <asm, result>,
1161                                              PredicateControl {
1162   field bit isCompare;
1163   field bit isCommutable;
1164 }
1165
1166 class VOP <string opName> {
1167   string OpName = opName;
1168 }
1169
1170 class VOP2_REV <string revOp, bit isOrig> {
1171   string RevOp = revOp;
1172   bit IsOrig = isOrig;
1173 }
1174
1175 class AtomicNoRet <string noRetOp, bit isRet> {
1176   string NoRetOp = noRetOp;
1177   bit IsRet = isRet;
1178 }
1179
1180 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1181   VOP1Common <outs, ins, "", pattern>,
1182   VOP <opName>,
1183   SIMCInstr <opName#"_e32", SISubtarget.NONE>,
1184   MnemonicAlias<opName#"_e32", opName> {
1185   let isPseudo = 1;
1186   let isCodeGenOnly = 1;
1187
1188   field bits<8> vdst;
1189   field bits<9> src0;
1190 }
1191
1192 class VOP1_Real_si <string opName, vop1 op, dag outs, dag ins, string asm> :
1193   VOP1<op.SI, outs, ins, asm, []>,
1194   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1195   let AssemblerPredicate = SIAssemblerPredicate;
1196 }
1197
1198 class VOP1_Real_vi <string opName, vop1 op, dag outs, dag ins, string asm> :
1199   VOP1<op.VI, outs, ins, asm, []>,
1200   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1201   let AssemblerPredicates = [isVI];
1202 }
1203
1204 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1205                    string opName> {
1206   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1207
1208   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1209
1210   def _vi : VOP1_Real_vi <opName, op, outs, ins, asm>;
1211 }
1212
1213 multiclass VOP1SI_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1214                    string opName> {
1215   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1216
1217   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1218 }
1219
1220 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1221   VOP2Common <outs, ins, "", pattern>,
1222   VOP <opName>,
1223   SIMCInstr<opName#"_e32", SISubtarget.NONE>,
1224   MnemonicAlias<opName#"_e32", opName> {
1225   let isPseudo = 1;
1226   let isCodeGenOnly = 1;
1227 }
1228
1229 class VOP2_Real_si <string opName, vop2 op, dag outs, dag ins, string asm> :
1230   VOP2 <op.SI, outs, ins, opName#asm, []>,
1231   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1232   let AssemblerPredicates = [isSICI];
1233 }
1234
1235 class VOP2_Real_vi <string opName, vop2 op, dag outs, dag ins, string asm> :
1236   VOP2 <op.VI, outs, ins, opName#asm, []>,
1237   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1238   let AssemblerPredicates = [isVI];
1239 }
1240
1241 multiclass VOP2SI_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1242                      string opName, string revOp> {
1243   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1244            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1245
1246   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1247 }
1248
1249 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1250                    string opName, string revOp> {
1251   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1252            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1253
1254   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1255
1256   def _vi : VOP2_Real_vi <opName, op, outs, ins, asm>;
1257
1258 }
1259
1260 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
1261
1262   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
1263   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
1264   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ?, 0), 0);
1265   bits<2> omod = !if(HasModifiers, ?, 0);
1266   bits<1> clamp = !if(HasModifiers, ?, 0);
1267   bits<9> src1 = !if(HasSrc1, ?, 0);
1268   bits<9> src2 = !if(HasSrc2, ?, 0);
1269 }
1270
1271 class VOP3DisableModFields <bit HasSrc0Mods,
1272                             bit HasSrc1Mods = 0,
1273                             bit HasSrc2Mods = 0,
1274                             bit HasOutputMods = 0> {
1275   bits<2> src0_modifiers = !if(HasSrc0Mods, ?, 0);
1276   bits<2> src1_modifiers = !if(HasSrc1Mods, ?, 0);
1277   bits<2> src2_modifiers = !if(HasSrc2Mods, ?, 0);
1278   bits<2> omod = !if(HasOutputMods, ?, 0);
1279   bits<1> clamp = !if(HasOutputMods, ?, 0);
1280 }
1281
1282 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1283   VOP3Common <outs, ins, "", pattern>,
1284   VOP <opName>,
1285   SIMCInstr<opName#"_e64", SISubtarget.NONE>,
1286   MnemonicAlias<opName#"_e64", opName> {
1287   let isPseudo = 1;
1288   let isCodeGenOnly = 1;
1289 }
1290
1291 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1292   VOP3Common <outs, ins, asm, []>,
1293   VOP3e <op>,
1294   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1295   let AssemblerPredicates = [isSICI];
1296 }
1297
1298 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1299   VOP3Common <outs, ins, asm, []>,
1300   VOP3e_vi <op>,
1301   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1302   let AssemblerPredicates = [isVI];
1303 }
1304
1305 class VOP3b_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1306   VOP3Common <outs, ins, asm, []>,
1307   VOP3be <op>,
1308   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1309   let AssemblerPredicates = [isSICI];
1310 }
1311
1312 class VOP3b_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1313   VOP3Common <outs, ins, asm, []>,
1314   VOP3be_vi <op>,
1315   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1316   let AssemblerPredicates = [isVI];
1317 }
1318
1319 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1320                    string opName, int NumSrcArgs, bit HasMods = 1> {
1321
1322   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1323
1324   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1325             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1326                               !if(!eq(NumSrcArgs, 2), 0, 1),
1327                               HasMods>;
1328   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1329             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1330                               !if(!eq(NumSrcArgs, 2), 0, 1),
1331                               HasMods>;
1332 }
1333
1334 // VOP3_m without source modifiers
1335 multiclass VOP3_m_nomods <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1336                    string opName, int NumSrcArgs, bit HasMods = 1> {
1337
1338   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1339
1340   let src0_modifiers = 0,
1341       src1_modifiers = 0,
1342       src2_modifiers = 0,
1343       clamp = 0,
1344       omod = 0 in {
1345     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
1346     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
1347   }
1348 }
1349
1350 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
1351                      list<dag> pattern, string opName, bit HasMods = 1> {
1352
1353   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1354
1355   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1356             VOP3DisableFields<0, 0, HasMods>;
1357
1358   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1359             VOP3DisableFields<0, 0, HasMods>;
1360 }
1361
1362 multiclass VOP3SI_1_m <vop op, dag outs, dag ins, string asm,
1363                      list<dag> pattern, string opName, bit HasMods = 1> {
1364
1365   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1366
1367   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1368             VOP3DisableFields<0, 0, HasMods>;
1369   // No VI instruction. This class is for SI only.
1370 }
1371
1372 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
1373                      list<dag> pattern, string opName, string revOp,
1374                      bit HasMods = 1, bit UseFullOp = 0> {
1375
1376   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1377            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1378
1379   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1380             VOP3DisableFields<1, 0, HasMods>;
1381
1382   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1383             VOP3DisableFields<1, 0, HasMods>;
1384 }
1385
1386 multiclass VOP3SI_2_m <vop op, dag outs, dag ins, string asm,
1387                      list<dag> pattern, string opName, string revOp,
1388                      bit HasMods = 1, bit UseFullOp = 0> {
1389
1390   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1391            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1392
1393   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1394             VOP3DisableFields<1, 0, HasMods>;
1395
1396   // No VI instruction. This class is for SI only.
1397 }
1398
1399 // XXX - Is v_div_scale_{f32|f64} only available in vop3b without
1400 // option of implicit vcc use?
1401 multiclass VOP3b_2_m <vop op, dag outs, dag ins, string asm,
1402                       list<dag> pattern, string opName, string revOp,
1403                       bit HasMods = 1, bit UseFullOp = 0> {
1404   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1405            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1406
1407   // The VOP2 variant puts the carry out into VCC, the VOP3 variant
1408   // can write it into any SGPR. We currently don't use the carry out,
1409   // so for now hardcode it to VCC as well.
1410   let sdst = SIOperand.VCC, Defs = [VCC] in {
1411     def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1412               VOP3DisableFields<1, 0, HasMods>;
1413
1414     def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1415               VOP3DisableFields<1, 0, HasMods>;
1416   } // End sdst = SIOperand.VCC, Defs = [VCC]
1417 }
1418
1419 multiclass VOP3b_3_m <vop op, dag outs, dag ins, string asm,
1420                       list<dag> pattern, string opName, string revOp,
1421                       bit HasMods = 1, bit UseFullOp = 0> {
1422   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1423
1424
1425   def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1426             VOP3DisableFields<1, 1, HasMods>;
1427
1428   def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1429             VOP3DisableFields<1, 1, HasMods>;
1430 }
1431
1432 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
1433                      list<dag> pattern, string opName,
1434                      bit HasMods, bit defExec, string revOp> {
1435
1436   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1437            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1438
1439   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1440             VOP3DisableFields<1, 0, HasMods> {
1441     let Defs = !if(defExec, [EXEC], []);
1442   }
1443
1444   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1445             VOP3DisableFields<1, 0, HasMods> {
1446     let Defs = !if(defExec, [EXEC], []);
1447   }
1448 }
1449
1450 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
1451 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
1452                          string asm, list<dag> pattern = []> {
1453   let isPseudo = 1, isCodeGenOnly = 1 in {
1454     def "" : VOPAnyCommon <outs, ins, "", pattern>,
1455              SIMCInstr<opName, SISubtarget.NONE>;
1456   }
1457
1458   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1459             SIMCInstr <opName, SISubtarget.SI> {
1460             let AssemblerPredicates = [isSICI];
1461   }
1462
1463   def _vi : VOP3Common <outs, ins, asm, []>,
1464             VOP3e_vi <op.VI3>,
1465             VOP3DisableFields <1, 0, 0>,
1466             SIMCInstr <opName, SISubtarget.VI> {
1467             let AssemblerPredicates = [isVI];
1468   }
1469 }
1470
1471 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
1472                         dag ins32, string asm32, list<dag> pat32,
1473                         dag ins64, string asm64, list<dag> pat64,
1474                         bit HasMods> {
1475
1476   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
1477
1478   defm _e64 : VOP3_1_m <op, outs, ins64, opName#asm64, pat64, opName, HasMods>;
1479 }
1480
1481 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1482                      SDPatternOperator node = null_frag> : VOP1_Helper <
1483   op, opName, P.Outs,
1484   P.Ins32, P.Asm32, [],
1485   P.Ins64, P.Asm64,
1486   !if(P.HasModifiers,
1487       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1488                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1489       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1490   P.HasModifiers
1491 >;
1492
1493 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1494                        SDPatternOperator node = null_frag> {
1495
1496   defm _e32 : VOP1SI_m <op, P.Outs, P.Ins32, opName#P.Asm32, [], opName>;
1497
1498   defm _e64 : VOP3SI_1_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1499     !if(P.HasModifiers,
1500       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1501                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1502       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1503     opName, P.HasModifiers>;
1504 }
1505
1506 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1507                         dag ins32, string asm32, list<dag> pat32,
1508                         dag ins64, string asm64, list<dag> pat64,
1509                         string revOp, bit HasMods> {
1510   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1511
1512   defm _e64 : VOP3_2_m <op,
1513     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1514   >;
1515 }
1516
1517 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1518                      SDPatternOperator node = null_frag,
1519                      string revOp = opName> : VOP2_Helper <
1520   op, opName, P.Outs,
1521   P.Ins32, P.Asm32, [],
1522   P.Ins64, P.Asm64,
1523   !if(P.HasModifiers,
1524       [(set P.DstVT:$dst,
1525            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1526                                       i1:$clamp, i32:$omod)),
1527                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1528       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1529   revOp, P.HasModifiers
1530 >;
1531
1532 multiclass VOP2InstSI <vop2 op, string opName, VOPProfile P,
1533                        SDPatternOperator node = null_frag,
1534                        string revOp = opName> {
1535   defm _e32 : VOP2SI_m <op, P.Outs, P.Ins32, P.Asm32, [], opName, revOp>;
1536
1537   defm _e64 : VOP3SI_2_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1538     !if(P.HasModifiers,
1539         [(set P.DstVT:$dst,
1540              (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1541                                         i1:$clamp, i32:$omod)),
1542                    (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1543         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1544     opName, revOp, P.HasModifiers>;
1545 }
1546
1547 multiclass VOP2b_Helper <vop2 op, string opName, dag outs,
1548                          dag ins32, string asm32, list<dag> pat32,
1549                          dag ins64, string asm64, list<dag> pat64,
1550                          string revOp, bit HasMods> {
1551
1552   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1553
1554   defm _e64 : VOP3b_2_m <op,
1555     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1556   >;
1557 }
1558
1559 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1560                       SDPatternOperator node = null_frag,
1561                       string revOp = opName> : VOP2b_Helper <
1562   op, opName, P.Outs,
1563   P.Ins32, P.Asm32, [],
1564   P.Ins64, P.Asm64,
1565   !if(P.HasModifiers,
1566       [(set P.DstVT:$dst,
1567            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1568                                       i1:$clamp, i32:$omod)),
1569                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1570       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1571   revOp, P.HasModifiers
1572 >;
1573
1574 // A VOP2 instruction that is VOP3-only on VI.
1575 multiclass VOP2_VI3_Helper <vop23 op, string opName, dag outs,
1576                             dag ins32, string asm32, list<dag> pat32,
1577                             dag ins64, string asm64, list<dag> pat64,
1578                             string revOp, bit HasMods> {
1579   defm _e32 : VOP2SI_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1580
1581   defm _e64 : VOP3_2_m <op, outs, ins64, opName#asm64, pat64, opName,
1582                         revOp, HasMods>;
1583 }
1584
1585 multiclass VOP2_VI3_Inst <vop23 op, string opName, VOPProfile P,
1586                           SDPatternOperator node = null_frag,
1587                           string revOp = opName>
1588                           : VOP2_VI3_Helper <
1589   op, opName, P.Outs,
1590   P.Ins32, P.Asm32, [],
1591   P.Ins64, P.Asm64,
1592   !if(P.HasModifiers,
1593       [(set P.DstVT:$dst,
1594            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1595                                       i1:$clamp, i32:$omod)),
1596                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1597       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1598   revOp, P.HasModifiers
1599 >;
1600
1601 multiclass VOP2MADK <vop2 op, string opName, list<dag> pattern = []> {
1602
1603   def "" : VOP2_Pseudo <VOP_MADK.Outs, VOP_MADK.Ins, pattern, opName>;
1604
1605 let isCodeGenOnly = 0 in {
1606   def _si : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1607                         !strconcat(opName, VOP_MADK.Asm), []>,
1608             SIMCInstr <opName#"_e32", SISubtarget.SI>,
1609             VOP2_MADKe <op.SI> {
1610             let AssemblerPredicates = [isSICI];
1611             }
1612
1613   def _vi : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1614                         !strconcat(opName, VOP_MADK.Asm), []>,
1615             SIMCInstr <opName#"_e32", SISubtarget.VI>,
1616             VOP2_MADKe <op.VI> {
1617             let AssemblerPredicates = [isVI];
1618             }
1619 } // End isCodeGenOnly = 0
1620 }
1621
1622 class VOPC_Pseudo <dag ins, list<dag> pattern, string opName> :
1623   VOPCCommon <ins, "", pattern>,
1624   VOP <opName>,
1625   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
1626   let isPseudo = 1;
1627   let isCodeGenOnly = 1;
1628 }
1629
1630 multiclass VOPC_m <vopc op, dag ins, string op_asm, list<dag> pattern,
1631                    string opName, bit DefExec, VOPProfile p,
1632                    string revOpName = "", string asm = opName#"_e32 "#op_asm,
1633                    string alias_asm = opName#" "#op_asm> {
1634   def "" : VOPC_Pseudo <ins, pattern, opName>;
1635
1636   let AssemblerPredicates = [isSICI] in {
1637
1638   def _si : VOPC<op.SI, ins, asm, []>,
1639             SIMCInstr <opName#"_e32", SISubtarget.SI> {
1640     let Defs = !if(DefExec, [EXEC], []);
1641     let hasSideEffects = DefExec;
1642   }
1643
1644   def : SIInstAlias <
1645     alias_asm,
1646     (!cast<Instruction>(NAME#"_e32_si") VCCReg:$dst, p.Src0RC32:$src0, p.Src1RC32:$src1)
1647   >;
1648
1649   } // End AssemblerPredicates = [isSICI]
1650
1651
1652   let AssemblerPredicates = [isVI] in {
1653
1654   def _vi : VOPC<op.VI, ins, asm, []>,
1655             SIMCInstr <opName#"_e32", SISubtarget.VI> {
1656     let Defs = !if(DefExec, [EXEC], []);
1657     let hasSideEffects = DefExec;
1658   }
1659
1660   def : SIInstAlias <
1661     alias_asm,
1662     (!cast<Instruction>(NAME#"_e32_vi") VCCReg:$dst, p.Src0RC32:$src0, p.Src1RC32:$src1)
1663   >;
1664
1665   } // End AssemblerPredicates = [isVI]
1666 }
1667
1668 multiclass VOPC_Helper <vopc op, string opName,
1669                         dag ins32, string asm32, list<dag> pat32,
1670                         dag out64, dag ins64, string asm64, list<dag> pat64,
1671                         bit HasMods, bit DefExec, string revOp,
1672                         VOPProfile p> {
1673   defm _e32 : VOPC_m <op, ins32, asm32, pat32, opName, DefExec, p>;
1674
1675   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1676                         opName, HasMods, DefExec, revOp>;
1677 }
1678
1679 // Special case for class instructions which only have modifiers on
1680 // the 1st source operand.
1681 multiclass VOPC_Class_Helper <vopc op, string opName,
1682                              dag ins32, string asm32, list<dag> pat32,
1683                              dag out64, dag ins64, string asm64, list<dag> pat64,
1684                              bit HasMods, bit DefExec, string revOp,
1685                              VOPProfile p> {
1686   defm _e32 : VOPC_m <op, ins32, asm32, pat32, opName, DefExec, p>;
1687
1688   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1689                         opName, HasMods, DefExec, revOp>,
1690                         VOP3DisableModFields<1, 0, 0>;
1691 }
1692
1693 multiclass VOPCInst <vopc op, string opName,
1694                      VOPProfile P, PatLeaf cond = COND_NULL,
1695                      string revOp = opName,
1696                      bit DefExec = 0> : VOPC_Helper <
1697   op, opName,
1698   P.Ins32, P.Asm32, [],
1699   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1700   !if(P.HasModifiers,
1701       [(set i1:$dst,
1702           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1703                                       i1:$clamp, i32:$omod)),
1704                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1705                  cond))],
1706       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1707   P.HasModifiers, DefExec, revOp, P
1708 >;
1709
1710 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1711                      bit DefExec = 0> : VOPC_Class_Helper <
1712   op, opName,
1713   P.Ins32, P.Asm32, [],
1714   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1715   !if(P.HasModifiers,
1716       [(set i1:$dst,
1717           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1718       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1719   P.HasModifiers, DefExec, opName, P
1720 >;
1721
1722
1723 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1724   VOPCInst <op, opName, VOP_F32_F32_F32, cond, revOp>;
1725
1726 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1727   VOPCInst <op, opName, VOP_F64_F64_F64, cond, revOp>;
1728
1729 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1730   VOPCInst <op, opName, VOP_I32_I32_I32, cond, revOp>;
1731
1732 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1733   VOPCInst <op, opName, VOP_I64_I64_I64, cond, revOp>;
1734
1735
1736 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1737                   PatLeaf cond = COND_NULL,
1738                   string revOp = "">
1739   : VOPCInst <op, opName, P, cond, revOp, 1>;
1740
1741 multiclass VOPCX_F32 <vopc op, string opName, string revOp = opName> :
1742   VOPCX <op, opName, VOP_F32_F32_F32, COND_NULL, revOp>;
1743
1744 multiclass VOPCX_F64 <vopc op, string opName, string revOp = opName> :
1745   VOPCX <op, opName, VOP_F64_F64_F64, COND_NULL, revOp>;
1746
1747 multiclass VOPCX_I32 <vopc op, string opName, string revOp = opName> :
1748   VOPCX <op, opName, VOP_I32_I32_I32, COND_NULL, revOp>;
1749
1750 multiclass VOPCX_I64 <vopc op, string opName, string revOp = opName> :
1751   VOPCX <op, opName, VOP_I64_I64_I64, COND_NULL, revOp>;
1752
1753 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1754                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1755     op, outs, ins, opName#" "#asm, pat, opName, NumSrcArgs, HasMods
1756 >;
1757
1758 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1759   VOPCClassInst <op, opName, VOP_I1_F32_I32, 0>;
1760
1761 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1762   VOPCClassInst <op, opName, VOP_I1_F32_I32, 1>;
1763
1764 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1765   VOPCClassInst <op, opName, VOP_I1_F64_I32, 0>;
1766
1767 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1768   VOPCClassInst <op, opName, VOP_I1_F64_I32, 1>;
1769
1770 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1771                      SDPatternOperator node = null_frag> : VOP3_Helper <
1772   op, opName, (outs P.DstRC.RegClass:$dst), P.Ins64, P.Asm64,
1773   !if(!eq(P.NumSrcArgs, 3),
1774     !if(P.HasModifiers,
1775         [(set P.DstVT:$dst,
1776             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1777                                        i1:$clamp, i32:$omod)),
1778                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1779                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1780         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1781                                   P.Src2VT:$src2))]),
1782   !if(!eq(P.NumSrcArgs, 2),
1783     !if(P.HasModifiers,
1784         [(set P.DstVT:$dst,
1785             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1786                                        i1:$clamp, i32:$omod)),
1787                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1788         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1789   /* P.NumSrcArgs == 1 */,
1790     !if(P.HasModifiers,
1791         [(set P.DstVT:$dst,
1792             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1793                                        i1:$clamp, i32:$omod))))],
1794         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1795   P.NumSrcArgs, P.HasModifiers
1796 >;
1797
1798 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
1799 // only VOP instruction that implicitly reads VCC.
1800 multiclass VOP3_VCC_Inst <vop3 op, string opName,
1801                           VOPProfile P,
1802                           SDPatternOperator node = null_frag> : VOP3_Helper <
1803   op, opName,
1804   (outs P.DstRC.RegClass:$dst),
1805   (ins InputModsNoDefault:$src0_modifiers, P.Src0RC64:$src0,
1806        InputModsNoDefault:$src1_modifiers, P.Src1RC64:$src1,
1807        InputModsNoDefault:$src2_modifiers, P.Src2RC64:$src2,
1808        ClampMod:$clamp,
1809        omod:$omod),
1810   "$dst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod",
1811   [(set P.DstVT:$dst,
1812             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1813                                        i1:$clamp, i32:$omod)),
1814                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1815                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
1816                   (i1 VCC)))],
1817   3, 1
1818 >;
1819
1820 multiclass VOP3b_Helper <vop op, RegisterClass vrc, RegisterOperand arc,
1821                     string opName, list<dag> pattern> :
1822   VOP3b_3_m <
1823   op, (outs vrc:$vdst, SReg_64:$sdst),
1824       (ins InputModsNoDefault:$src0_modifiers, arc:$src0,
1825            InputModsNoDefault:$src1_modifiers, arc:$src1,
1826            InputModsNoDefault:$src2_modifiers, arc:$src2,
1827            ClampMod:$clamp, omod:$omod),
1828   opName#" $vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod", pattern,
1829   opName, opName, 1, 1
1830 >;
1831
1832 multiclass VOP3b_64 <vop3 op, string opName, list<dag> pattern> :
1833   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
1834
1835 multiclass VOP3b_32 <vop3 op, string opName, list<dag> pattern> :
1836   VOP3b_Helper <op, VGPR_32, VSrc_32, opName, pattern>;
1837
1838
1839 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1840   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1841         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1842         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1843   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1844         i32:$src1_modifiers, P.Src1VT:$src1,
1845         i32:$src2_modifiers, P.Src2VT:$src2,
1846         i1:$clamp,
1847         i32:$omod)>;
1848
1849 //===----------------------------------------------------------------------===//
1850 // Interpolation opcodes
1851 //===----------------------------------------------------------------------===//
1852
1853 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1854   VINTRPCommon <outs, ins, "", pattern>,
1855   SIMCInstr<opName, SISubtarget.NONE> {
1856   let isPseudo = 1;
1857   let isCodeGenOnly = 1;
1858 }
1859
1860 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1861                       string asm> :
1862   VINTRPCommon <outs, ins, asm, []>,
1863   VINTRPe <op>,
1864   SIMCInstr<opName, SISubtarget.SI>;
1865
1866 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1867                       string asm> :
1868   VINTRPCommon <outs, ins, asm, []>,
1869   VINTRPe_vi <op>,
1870   SIMCInstr<opName, SISubtarget.VI>;
1871
1872 multiclass VINTRP_m <bits <2> op, dag outs, dag ins, string asm,
1873                      list<dag> pattern = []> {
1874   def "" : VINTRP_Pseudo <NAME, outs, ins, pattern>;
1875
1876   def _si : VINTRP_Real_si <op, NAME, outs, ins, asm>;
1877
1878   def _vi : VINTRP_Real_vi <op, NAME, outs, ins, asm>;
1879 }
1880
1881 //===----------------------------------------------------------------------===//
1882 // Vector I/O classes
1883 //===----------------------------------------------------------------------===//
1884
1885 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1886   DS <outs, ins, "", pattern>,
1887   SIMCInstr <opName, SISubtarget.NONE> {
1888   let isPseudo = 1;
1889   let isCodeGenOnly = 1;
1890 }
1891
1892 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1893   DS <outs, ins, asm, []>,
1894   DSe <op>,
1895   SIMCInstr <opName, SISubtarget.SI> {
1896   let isCodeGenOnly = 0;
1897 }
1898
1899 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1900   DS <outs, ins, asm, []>,
1901   DSe_vi <op>,
1902   SIMCInstr <opName, SISubtarget.VI>;
1903
1904 class DS_Off16_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1905   DS_Real_si <op,opName, outs, ins, asm> {
1906
1907   // Single load interpret the 2 i8imm operands as a single i16 offset.
1908   bits<16> offset;
1909   let offset0 = offset{7-0};
1910   let offset1 = offset{15-8};
1911   let isCodeGenOnly = 0;
1912 }
1913
1914 class DS_Off16_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1915   DS_Real_vi <op, opName, outs, ins, asm> {
1916
1917   // Single load interpret the 2 i8imm operands as a single i16 offset.
1918   bits<16> offset;
1919   let offset0 = offset{7-0};
1920   let offset1 = offset{15-8};
1921 }
1922
1923 multiclass DS_1A_RET <bits<8> op, string opName, RegisterClass rc,
1924   dag outs = (outs rc:$vdst),
1925   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
1926   string asm = opName#" $vdst, $addr"#"$offset$gds"> {
1927
1928   def "" : DS_Pseudo <opName, outs, ins, []>;
1929
1930   let data0 = 0, data1 = 0 in {
1931     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1932     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1933   }
1934 }
1935
1936 multiclass DS_1A_Off8_RET <bits<8> op, string opName, RegisterClass rc,
1937   dag outs = (outs rc:$vdst),
1938   dag ins = (ins VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
1939                  gds01:$gds),
1940   string asm = opName#" $vdst, $addr"#"$offset0"#"$offset1$gds"> {
1941
1942   def "" : DS_Pseudo <opName, outs, ins, []>;
1943
1944   let data0 = 0, data1 = 0, AsmMatchConverter = "cvtDSOffset01" in {
1945     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1946     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1947   }
1948 }
1949
1950 multiclass DS_1A1D_NORET <bits<8> op, string opName, RegisterClass rc,
1951   dag outs = (outs),
1952   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
1953   string asm = opName#" $addr, $data0"#"$offset$gds"> {
1954
1955   def "" : DS_Pseudo <opName, outs, ins, []>,
1956            AtomicNoRet<opName, 0>;
1957
1958   let data1 = 0, vdst = 0 in {
1959     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1960     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1961   }
1962 }
1963
1964 multiclass DS_1A1D_Off8_NORET <bits<8> op, string opName, RegisterClass rc,
1965   dag outs = (outs),
1966   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
1967               ds_offset0:$offset0, ds_offset1:$offset1, gds01:$gds),
1968   string asm = opName#" $addr, $data0, $data1"#"$offset0"#"$offset1"#"$gds"> {
1969
1970   def "" : DS_Pseudo <opName, outs, ins, []>;
1971
1972   let vdst = 0, AsmMatchConverter = "cvtDSOffset01" in {
1973     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1974     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1975   }
1976 }
1977
1978 multiclass DS_1A1D_RET <bits<8> op, string opName, RegisterClass rc,
1979                         string noRetOp = "",
1980   dag outs = (outs rc:$vdst),
1981   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
1982   string asm = opName#" $vdst, $addr, $data0"#"$offset$gds"> {
1983
1984   def "" : DS_Pseudo <opName, outs, ins, []>,
1985            AtomicNoRet<noRetOp, 1>;
1986
1987   let data1 = 0 in {
1988     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1989     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1990   }
1991 }
1992
1993 multiclass DS_1A2D_RET_m <bits<8> op, string opName, RegisterClass rc,
1994                           string noRetOp = "", dag ins,
1995   dag outs = (outs rc:$vdst),
1996   string asm = opName#" $vdst, $addr, $data0, $data1"#"$offset"#"$gds"> {
1997
1998   def "" : DS_Pseudo <opName, outs, ins, []>,
1999            AtomicNoRet<noRetOp, 1>;
2000
2001   def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2002   def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2003 }
2004
2005 multiclass DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc,
2006                         string noRetOp = "", RegisterClass src = rc> :
2007   DS_1A2D_RET_m <op, asm, rc, noRetOp,
2008                  (ins VGPR_32:$addr, src:$data0, src:$data1,
2009                       ds_offset:$offset, gds:$gds)
2010 >;
2011
2012 multiclass DS_1A2D_NORET <bits<8> op, string opName, RegisterClass rc,
2013                           string noRetOp = opName,
2014   dag outs = (outs),
2015   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
2016                  ds_offset:$offset, gds:$gds),
2017   string asm = opName#" $addr, $data0, $data1"#"$offset"#"$gds"> {
2018
2019   def "" : DS_Pseudo <opName, outs, ins, []>,
2020            AtomicNoRet<noRetOp, 0>;
2021
2022   let vdst = 0 in {
2023     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2024     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2025   }
2026 }
2027
2028 multiclass DS_0A_RET <bits<8> op, string opName,
2029   dag outs = (outs VGPR_32:$vdst),
2030   dag ins = (ins ds_offset:$offset, gds:$gds),
2031   string asm = opName#" $vdst"#"$offset"#"$gds"> {
2032
2033   let mayLoad = 1, mayStore = 1 in {
2034     def "" : DS_Pseudo <opName, outs, ins, []>;
2035
2036     let addr = 0, data0 = 0, data1 = 0 in {
2037       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2038       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2039     } // end addr = 0, data0 = 0, data1 = 0
2040   } // end mayLoad = 1, mayStore = 1
2041 }
2042
2043 multiclass DS_1A_RET_GDS <bits<8> op, string opName,
2044   dag outs = (outs VGPR_32:$vdst),
2045   dag ins = (ins VGPR_32:$addr, ds_offset_gds:$offset),
2046   string asm = opName#" $vdst, $addr"#"$offset gds"> {
2047
2048   def "" : DS_Pseudo <opName, outs, ins, []>;
2049
2050   let data0 = 0, data1 = 0, gds = 1 in {
2051     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2052     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2053   } // end data0 = 0, data1 = 0, gds = 1
2054 }
2055
2056 multiclass DS_1A_GDS <bits<8> op, string opName,
2057   dag outs = (outs),
2058   dag ins = (ins VGPR_32:$addr),
2059   string asm = opName#" $addr gds"> {
2060
2061   def "" : DS_Pseudo <opName, outs, ins, []>;
2062
2063   let vdst = 0, data0 = 0, data1 = 0, offset0 = 0, offset1 = 0, gds = 1 in {
2064     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2065     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2066   } // end vdst = 0, data = 0, data1 = 0, gds = 1
2067 }
2068
2069 multiclass DS_1A <bits<8> op, string opName,
2070   dag outs = (outs),
2071   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
2072   string asm = opName#" $addr"#"$offset"#"$gds"> {
2073
2074   let mayLoad = 1, mayStore = 1 in {
2075     def "" : DS_Pseudo <opName, outs, ins, []>;
2076
2077     let vdst = 0, data0 = 0, data1 = 0 in {
2078       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2079       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2080     } // let vdst = 0, data0 = 0, data1 = 0
2081   } // end mayLoad = 1, mayStore = 1
2082 }
2083
2084 //===----------------------------------------------------------------------===//
2085 // MTBUF classes
2086 //===----------------------------------------------------------------------===//
2087
2088 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2089   MTBUF <outs, ins, "", pattern>,
2090   SIMCInstr<opName, SISubtarget.NONE> {
2091   let isPseudo = 1;
2092   let isCodeGenOnly = 1;
2093 }
2094
2095 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
2096                     string asm> :
2097   MTBUF <outs, ins, asm, []>,
2098   MTBUFe <op>,
2099   SIMCInstr<opName, SISubtarget.SI>;
2100
2101 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
2102   MTBUF <outs, ins, asm, []>,
2103   MTBUFe_vi <op>,
2104   SIMCInstr <opName, SISubtarget.VI>;
2105
2106 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
2107                     list<dag> pattern> {
2108
2109   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
2110
2111   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
2112
2113   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
2114
2115 }
2116
2117 let mayStore = 1, mayLoad = 0 in {
2118
2119 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
2120                                RegisterClass regClass> : MTBUF_m <
2121   op, opName, (outs),
2122   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
2123    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
2124    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2125   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2126         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2127 >;
2128
2129 } // mayStore = 1, mayLoad = 0
2130
2131 let mayLoad = 1, mayStore = 0 in {
2132
2133 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
2134                               RegisterClass regClass> : MTBUF_m <
2135   op, opName, (outs regClass:$dst),
2136   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
2137        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
2138        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2139   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2140         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2141 >;
2142
2143 } // mayLoad = 1, mayStore = 0
2144
2145 //===----------------------------------------------------------------------===//
2146 // MUBUF classes
2147 //===----------------------------------------------------------------------===//
2148
2149 class mubuf <bits<7> si, bits<7> vi = si> {
2150   field bits<7> SI = si;
2151   field bits<7> VI = vi;
2152 }
2153
2154 let isCodeGenOnly = 0 in {
2155
2156 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2157   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
2158   let lds  = 0;
2159 }
2160
2161 } // End let isCodeGenOnly = 0
2162
2163 class MUBUF_vi <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2164   MUBUF <outs, ins, asm, pattern>, MUBUFe_vi <op> {
2165   let lds = 0;
2166 }
2167
2168 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
2169   bit IsAddr64 = is_addr64;
2170   string OpName = NAME # suffix;
2171 }
2172
2173 class MUBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2174   MUBUF <outs, ins, "", pattern>,
2175   SIMCInstr<opName, SISubtarget.NONE> {
2176   let isPseudo = 1;
2177   let isCodeGenOnly = 1;
2178
2179   // dummy fields, so that we can use let statements around multiclasses
2180   bits<1> offen;
2181   bits<1> idxen;
2182   bits<8> vaddr;
2183   bits<1> glc;
2184   bits<1> slc;
2185   bits<1> tfe;
2186   bits<8> soffset;
2187 }
2188
2189 class MUBUF_Real_si <mubuf op, string opName, dag outs, dag ins,
2190                      string asm> :
2191   MUBUF <outs, ins, asm, []>,
2192   MUBUFe <op.SI>,
2193   SIMCInstr<opName, SISubtarget.SI> {
2194   let lds = 0;
2195 }
2196
2197 class MUBUF_Real_vi <mubuf op, string opName, dag outs, dag ins,
2198                      string asm> :
2199   MUBUF <outs, ins, asm, []>,
2200   MUBUFe_vi <op.VI>,
2201   SIMCInstr<opName, SISubtarget.VI> {
2202   let lds = 0;
2203 }
2204
2205 multiclass MUBUF_m <mubuf op, string opName, dag outs, dag ins, string asm,
2206                     list<dag> pattern> {
2207
2208   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2209            MUBUFAddr64Table <0>;
2210
2211   let addr64 = 0, isCodeGenOnly = 0 in {
2212     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2213   }
2214
2215   def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2216 }
2217
2218 multiclass MUBUFAddr64_m <mubuf op, string opName, dag outs,
2219                           dag ins, string asm, list<dag> pattern> {
2220
2221   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2222            MUBUFAddr64Table <1>;
2223
2224   let addr64 = 1, isCodeGenOnly = 0 in {
2225     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2226   }
2227
2228   // There is no VI version. If the pseudo is selected, it should be lowered
2229   // for VI appropriately.
2230 }
2231
2232 multiclass MUBUFAtomicOffset_m <mubuf op, string opName, dag outs, dag ins,
2233                                 string asm, list<dag> pattern, bit is_return> {
2234
2235   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2236            MUBUFAddr64Table <0, !if(is_return, "_RTN", "")>,
2237            AtomicNoRet<NAME#"_OFFSET", is_return>;
2238
2239   let offen = 0, idxen = 0, tfe = 0, vaddr = 0 in {
2240     let addr64 = 0 in {
2241       def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2242     }
2243
2244     def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2245   }
2246 }
2247
2248 multiclass MUBUFAtomicAddr64_m <mubuf op, string opName, dag outs, dag ins,
2249                                 string asm, list<dag> pattern, bit is_return> {
2250
2251   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2252            MUBUFAddr64Table <1, !if(is_return, "_RTN", "")>,
2253            AtomicNoRet<NAME#"_ADDR64", is_return>;
2254
2255   let offen = 0, idxen = 0, addr64 = 1, tfe = 0 in {
2256     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2257   }
2258
2259   // There is no VI version. If the pseudo is selected, it should be lowered
2260   // for VI appropriately.
2261 }
2262
2263 multiclass MUBUF_Atomic <mubuf op, string name, RegisterClass rc,
2264                          ValueType vt, SDPatternOperator atomic> {
2265
2266   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
2267
2268     // No return variants
2269     let glc = 0 in {
2270
2271       defm _ADDR64 : MUBUFAtomicAddr64_m <
2272         op, name#"_addr64", (outs),
2273         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
2274              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2275         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#"$slc", [], 0
2276       >;
2277
2278       defm _OFFSET : MUBUFAtomicOffset_m <
2279         op, name#"_offset", (outs),
2280         (ins rc:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset, mbuf_offset:$offset,
2281              slc:$slc),
2282         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", [], 0
2283       >;
2284     } // glc = 0
2285
2286     // Variant that return values
2287     let glc = 1, Constraints = "$vdata = $vdata_in",
2288         DisableEncoding = "$vdata_in"  in {
2289
2290       defm _RTN_ADDR64 : MUBUFAtomicAddr64_m <
2291         op, name#"_rtn_addr64", (outs rc:$vdata),
2292         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
2293              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2294         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#" glc"#"$slc",
2295         [(set vt:$vdata,
2296          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2297                                     i16:$offset, i1:$slc), vt:$vdata_in))], 1
2298       >;
2299
2300       defm _RTN_OFFSET : MUBUFAtomicOffset_m <
2301         op, name#"_rtn_offset", (outs rc:$vdata),
2302         (ins rc:$vdata_in, SReg_128:$srsrc, SCSrc_32:$soffset,
2303              mbuf_offset:$offset, slc:$slc),
2304         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc $slc",
2305         [(set vt:$vdata,
2306          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
2307                                     i1:$slc), vt:$vdata_in))], 1
2308       >;
2309
2310     } // glc = 1
2311
2312   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
2313 }
2314
2315 multiclass MUBUF_Load_Helper <mubuf op, string name, RegisterClass regClass,
2316                               ValueType load_vt = i32,
2317                               SDPatternOperator ld = null_frag> {
2318
2319   let mayLoad = 1, mayStore = 0 in {
2320     let offen = 0, idxen = 0, vaddr = 0 in {
2321       defm _OFFSET : MUBUF_m <op, name#"_offset", (outs regClass:$vdata),
2322                            (ins SReg_128:$srsrc, SCSrc_32:$soffset,
2323                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2324                            name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2325                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
2326                                                      i32:$soffset, i16:$offset,
2327                                                      i1:$glc, i1:$slc, i1:$tfe)))]>;
2328     }
2329
2330     let offen = 1, idxen = 0  in {
2331       defm _OFFEN  : MUBUF_m <op, name#"_offen", (outs regClass:$vdata),
2332                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2333                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
2334                            tfe:$tfe),
2335                            name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2336     }
2337
2338     let offen = 0, idxen = 1 in {
2339       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs regClass:$vdata),
2340                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2341                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2342                            slc:$slc, tfe:$tfe),
2343                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2344     }
2345
2346     let offen = 1, idxen = 1 in {
2347       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs regClass:$vdata),
2348                            (ins VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2349                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2350                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2351     }
2352
2353     let offen = 0, idxen = 0 in {
2354       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs regClass:$vdata),
2355                            (ins VReg_64:$vaddr, SReg_128:$srsrc,
2356                                 SCSrc_32:$soffset, mbuf_offset:$offset,
2357                                 glc:$glc, slc:$slc, tfe:$tfe),
2358                            name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#
2359                                 "$glc"#"$slc"#"$tfe",
2360                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
2361                                                   i64:$vaddr, i32:$soffset,
2362                                                   i16:$offset, i1:$glc, i1:$slc,
2363                                                   i1:$tfe)))]>;
2364     }
2365   }
2366 }
2367
2368 multiclass MUBUF_Store_Helper <mubuf op, string name, RegisterClass vdataClass,
2369                           ValueType store_vt = i32, SDPatternOperator st = null_frag> {
2370   let mayLoad = 0, mayStore = 1 in {
2371     defm : MUBUF_m <op, name, (outs),
2372                     (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2373                     mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
2374                     tfe:$tfe),
2375                     name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
2376                          "$glc"#"$slc"#"$tfe", []>;
2377
2378     let offen = 0, idxen = 0, vaddr = 0 in {
2379       defm _OFFSET : MUBUF_m <op, name#"_offset",(outs),
2380                               (ins vdataClass:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset,
2381                               mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2382                               name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2383                               [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
2384                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))]>;
2385     } // offen = 0, idxen = 0, vaddr = 0
2386
2387     let offen = 1, idxen = 0  in {
2388       defm _OFFEN : MUBUF_m <op, name#"_offen", (outs),
2389                              (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2390                               SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2391                               slc:$slc, tfe:$tfe),
2392                              name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
2393                              "$glc"#"$slc"#"$tfe", []>;
2394     } // end offen = 1, idxen = 0
2395
2396     let offen = 0, idxen = 1 in {
2397       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs),
2398                            (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2399                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2400                            slc:$slc, tfe:$tfe),
2401                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2402     }
2403
2404     let offen = 1, idxen = 1 in {
2405       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs),
2406                            (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2407                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2408                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2409     }
2410
2411     let offen = 0, idxen = 0 in {
2412       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs),
2413                                     (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc,
2414                                          SCSrc_32:$soffset,
2415                                          mbuf_offset:$offset, glc:$glc, slc:$slc,
2416                                          tfe:$tfe),
2417                                     name#" $vdata, $vaddr, $srsrc, $soffset addr64"#
2418                                          "$offset"#"$glc"#"$slc"#"$tfe",
2419                                     [(st store_vt:$vdata,
2420                                       (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr,
2421                                                    i32:$soffset, i16:$offset,
2422                                                    i1:$glc, i1:$slc, i1:$tfe))]>;
2423     }
2424   } // End mayLoad = 0, mayStore = 1
2425 }
2426
2427 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
2428       FLAT <op, (outs regClass:$vdst),
2429                 (ins VReg_64:$addr, glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2430             asm#" $vdst, $addr"#"$glc"#"$slc"#"$tfe", []> {
2431   let data = 0;
2432   let mayLoad = 1;
2433 }
2434
2435 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
2436       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr,
2437                              glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2438           name#" $data, $addr"#"$glc"#"$slc"#"$tfe",
2439          []> {
2440
2441   let mayLoad = 0;
2442   let mayStore = 1;
2443
2444   // Encoding
2445   let vdst = 0;
2446 }
2447
2448 multiclass FLAT_ATOMIC <bits<7> op, string name, RegisterClass vdst_rc,
2449                         RegisterClass data_rc = vdst_rc> {
2450
2451   let mayLoad = 1, mayStore = 1 in {
2452     def "" : FLAT <op, (outs),
2453                   (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2454                        tfe_flat_atomic:$tfe),
2455                    name#" $addr, $data"#"$slc"#"$tfe", []>,
2456              AtomicNoRet <NAME, 0> {
2457       let glc = 0;
2458       let vdst = 0;
2459     }
2460
2461     def _RTN : FLAT <op, (outs vdst_rc:$vdst),
2462                      (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2463                           tfe_flat_atomic:$tfe),
2464                      name#" $vdst, $addr, $data glc"#"$slc"#"$tfe", []>,
2465                AtomicNoRet <NAME, 1> {
2466       let glc = 1;
2467     }
2468   }
2469 }
2470
2471 class MIMG_Mask <string op, int channels> {
2472   string Op = op;
2473   int Channels = channels;
2474 }
2475
2476 class MIMG_NoSampler_Helper <bits<7> op, string asm,
2477                              RegisterClass dst_rc,
2478                              RegisterClass src_rc> : MIMG <
2479   op,
2480   (outs dst_rc:$vdata),
2481   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2482        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2483        SReg_256:$srsrc),
2484   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2485      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
2486   []> {
2487   let ssamp = 0;
2488   let mayLoad = 1;
2489   let mayStore = 0;
2490   let hasPostISelHook = 1;
2491 }
2492
2493 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
2494                                       RegisterClass dst_rc,
2495                                       int channels> {
2496   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
2497             MIMG_Mask<asm#"_V1", channels>;
2498   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
2499             MIMG_Mask<asm#"_V2", channels>;
2500   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
2501             MIMG_Mask<asm#"_V4", channels>;
2502 }
2503
2504 multiclass MIMG_NoSampler <bits<7> op, string asm> {
2505   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
2506   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
2507   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
2508   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
2509 }
2510
2511 class MIMG_Sampler_Helper <bits<7> op, string asm,
2512                            RegisterClass dst_rc,
2513                            RegisterClass src_rc, int wqm> : MIMG <
2514   op,
2515   (outs dst_rc:$vdata),
2516   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2517        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2518        SReg_256:$srsrc, SReg_128:$ssamp),
2519   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2520      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2521   []> {
2522   let mayLoad = 1;
2523   let mayStore = 0;
2524   let hasPostISelHook = 1;
2525   let WQM = wqm;
2526 }
2527
2528 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
2529                                     RegisterClass dst_rc,
2530                                     int channels, int wqm> {
2531   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2532             MIMG_Mask<asm#"_V1", channels>;
2533   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64, wqm>,
2534             MIMG_Mask<asm#"_V2", channels>;
2535   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128, wqm>,
2536             MIMG_Mask<asm#"_V4", channels>;
2537   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256, wqm>,
2538             MIMG_Mask<asm#"_V8", channels>;
2539   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512, wqm>,
2540             MIMG_Mask<asm#"_V16", channels>;
2541 }
2542
2543 multiclass MIMG_Sampler <bits<7> op, string asm> {
2544   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 0>;
2545   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 0>;
2546   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 0>;
2547   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 0>;
2548 }
2549
2550 multiclass MIMG_Sampler_WQM <bits<7> op, string asm> {
2551   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 1>;
2552   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 1>;
2553   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 1>;
2554   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 1>;
2555 }
2556
2557 class MIMG_Gather_Helper <bits<7> op, string asm,
2558                           RegisterClass dst_rc,
2559                           RegisterClass src_rc, int wqm> : MIMG <
2560   op,
2561   (outs dst_rc:$vdata),
2562   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2563        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2564        SReg_256:$srsrc, SReg_128:$ssamp),
2565   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2566      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2567   []> {
2568   let mayLoad = 1;
2569   let mayStore = 0;
2570
2571   // DMASK was repurposed for GATHER4. 4 components are always
2572   // returned and DMASK works like a swizzle - it selects
2573   // the component to fetch. The only useful DMASK values are
2574   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
2575   // (red,red,red,red) etc.) The ISA document doesn't mention
2576   // this.
2577   // Therefore, disable all code which updates DMASK by setting these two:
2578   let MIMG = 0;
2579   let hasPostISelHook = 0;
2580   let WQM = wqm;
2581 }
2582
2583 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
2584                                     RegisterClass dst_rc,
2585                                     int channels, int wqm> {
2586   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2587             MIMG_Mask<asm#"_V1", channels>;
2588   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64, wqm>,
2589             MIMG_Mask<asm#"_V2", channels>;
2590   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128, wqm>,
2591             MIMG_Mask<asm#"_V4", channels>;
2592   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256, wqm>,
2593             MIMG_Mask<asm#"_V8", channels>;
2594   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512, wqm>,
2595             MIMG_Mask<asm#"_V16", channels>;
2596 }
2597
2598 multiclass MIMG_Gather <bits<7> op, string asm> {
2599   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 0>;
2600   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 0>;
2601   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 0>;
2602   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 0>;
2603 }
2604
2605 multiclass MIMG_Gather_WQM <bits<7> op, string asm> {
2606   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 1>;
2607   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 1>;
2608   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 1>;
2609   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 1>;
2610 }
2611
2612 //===----------------------------------------------------------------------===//
2613 // Vector instruction mappings
2614 //===----------------------------------------------------------------------===//
2615
2616 // Maps an opcode in e32 form to its e64 equivalent
2617 def getVOPe64 : InstrMapping {
2618   let FilterClass = "VOP";
2619   let RowFields = ["OpName"];
2620   let ColFields = ["Size"];
2621   let KeyCol = ["4"];
2622   let ValueCols = [["8"]];
2623 }
2624
2625 // Maps an opcode in e64 form to its e32 equivalent
2626 def getVOPe32 : InstrMapping {
2627   let FilterClass = "VOP";
2628   let RowFields = ["OpName"];
2629   let ColFields = ["Size"];
2630   let KeyCol = ["8"];
2631   let ValueCols = [["4"]];
2632 }
2633
2634 def getMaskedMIMGOp : InstrMapping {
2635   let FilterClass = "MIMG_Mask";
2636   let RowFields = ["Op"];
2637   let ColFields = ["Channels"];
2638   let KeyCol = ["4"];
2639   let ValueCols = [["1"], ["2"], ["3"] ];
2640 }
2641
2642 // Maps an commuted opcode to its original version
2643 def getCommuteOrig : InstrMapping {
2644   let FilterClass = "VOP2_REV";
2645   let RowFields = ["RevOp"];
2646   let ColFields = ["IsOrig"];
2647   let KeyCol = ["0"];
2648   let ValueCols = [["1"]];
2649 }
2650
2651 // Maps an original opcode to its commuted version
2652 def getCommuteRev : InstrMapping {
2653   let FilterClass = "VOP2_REV";
2654   let RowFields = ["RevOp"];
2655   let ColFields = ["IsOrig"];
2656   let KeyCol = ["1"];
2657   let ValueCols = [["0"]];
2658 }
2659
2660 def getCommuteCmpOrig : InstrMapping {
2661   let FilterClass = "VOP2_REV";
2662   let RowFields = ["RevOp"];
2663   let ColFields = ["IsOrig"];
2664   let KeyCol = ["0"];
2665   let ValueCols = [["1"]];
2666 }
2667
2668 // Maps an original opcode to its commuted version
2669 def getCommuteCmpRev : InstrMapping {
2670   let FilterClass = "VOP2_REV";
2671   let RowFields = ["RevOp"];
2672   let ColFields = ["IsOrig"];
2673   let KeyCol = ["1"];
2674   let ValueCols = [["0"]];
2675 }
2676
2677
2678 def getMCOpcodeGen : InstrMapping {
2679   let FilterClass = "SIMCInstr";
2680   let RowFields = ["PseudoInstr"];
2681   let ColFields = ["Subtarget"];
2682   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2683   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2684 }
2685
2686 def getAddr64Inst : InstrMapping {
2687   let FilterClass = "MUBUFAddr64Table";
2688   let RowFields = ["OpName"];
2689   let ColFields = ["IsAddr64"];
2690   let KeyCol = ["0"];
2691   let ValueCols = [["1"]];
2692 }
2693
2694 // Maps an atomic opcode to its version with a return value.
2695 def getAtomicRetOp : InstrMapping {
2696   let FilterClass = "AtomicNoRet";
2697   let RowFields = ["NoRetOp"];
2698   let ColFields = ["IsRet"];
2699   let KeyCol = ["0"];
2700   let ValueCols = [["1"]];
2701 }
2702
2703 // Maps an atomic opcode to its returnless version.
2704 def getAtomicNoRetOp : InstrMapping {
2705   let FilterClass = "AtomicNoRet";
2706   let RowFields = ["NoRetOp"];
2707   let ColFields = ["IsRet"];
2708   let KeyCol = ["1"];
2709   let ValueCols = [["0"]];
2710 }
2711
2712 include "SIInstructions.td"
2713 include "CIInstructions.td"
2714 include "VIInstructions.td"