lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "asm-printer"
  16 #include "ARM.h"
  17 #include "ARMAsmPrinter.h"
  18 #include "ARMAddressingModes.h"
  19 #include "ARMBuildAttrs.h"
  20 #include "ARMBaseRegisterInfo.h"
  21 #include "ARMConstantPoolValue.h"
  22 #include "ARMMachineFunctionInfo.h"
  23 #include "ARMMCExpr.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "InstPrinter/ARMInstPrinter.h"
  27 #include "llvm/Analysis/DebugInfo.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Module.h"
  30 #include "llvm/Type.h"
  31 #include "llvm/Assembly/Writer.h"
  32 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  33 #include "llvm/CodeGen/MachineFunctionPass.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include "llvm/MC/MCAssembler.h"
  37 #include "llvm/MC/MCContext.h"
  38 #include "llvm/MC/MCExpr.h"
  39 #include "llvm/MC/MCInst.h"
  40 #include "llvm/MC/MCSectionMachO.h"
  41 #include "llvm/MC/MCObjectStreamer.h"
  42 #include "llvm/MC/MCStreamer.h"
  43 #include "llvm/MC/MCSymbol.h"
  44 #include "llvm/Target/Mangler.h"
  45 #include "llvm/Target/TargetData.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 #include "llvm/Target/TargetRegistry.h"
  49 #include "llvm/ADT/SmallPtrSet.h"
  50 #include "llvm/ADT/SmallString.h"
  51 #include "llvm/ADT/StringExtras.h"
  52 #include "llvm/Support/CommandLine.h"
  53 #include "llvm/Support/Debug.h"
  54 #include "llvm/Support/ErrorHandling.h"
  55 #include "llvm/Support/raw_ostream.h"
  56 #include <cctype>
  57 using namespace llvm;
  58
  59 namespace {
  60
  61   // Per section and per symbol attributes are not supported.
  62   // To implement them we would need the ability to delay this emission
  63   // until the assembly file is fully parsed/generated as only then do we
  64   // know the symbol and section numbers.
  65   class AttributeEmitter {
  66   public:
  67     virtual void MaybeSwitchVendor(StringRef Vendor) = 0;
  68     virtual void EmitAttribute(unsigned Attribute, unsigned Value) = 0;
  69     virtual void EmitTextAttribute(unsigned Attribute, StringRef String) = 0;
  70     virtual void Finish() = 0;
  71     virtual ~AttributeEmitter() {}
  72   };
  73
  74   class AsmAttributeEmitter : public AttributeEmitter {
  75     MCStreamer &Streamer;
  76
  77   public:
  78     AsmAttributeEmitter(MCStreamer &Streamer_) : Streamer(Streamer_) {}
  79     void MaybeSwitchVendor(StringRef Vendor) { }
  80
  81     void EmitAttribute(unsigned Attribute, unsigned Value) {
  82       Streamer.EmitRawText("\t.eabi_attribute " +
  83                            Twine(Attribute) + ", " + Twine(Value));
  84     }
  85
  86     void EmitTextAttribute(unsigned Attribute, StringRef String) {
  87       switch (Attribute) {
  88       case ARMBuildAttrs::CPU_name:
  89         Streamer.EmitRawText(StringRef("\t.cpu ") + LowercaseString(String));
  90         break;
  91       /* GAS requires .fpu to be emitted regardless of EABI attribute */
  92       case ARMBuildAttrs::Advanced_SIMD_arch:
  93       case ARMBuildAttrs::VFP_arch:
  94         Streamer.EmitRawText(StringRef("\t.fpu ") + LowercaseString(String));
  95         break;
  96       default: assert(0 && "Unsupported Text attribute in ASM Mode"); break;
  97       }
  98     }
  99     void Finish() { }
 100   };
 101
 102   class ObjectAttributeEmitter : public AttributeEmitter {
 103     MCObjectStreamer &Streamer;
 104     StringRef CurrentVendor;
 105     SmallString<64> Contents;
 106
 107   public:
 108     ObjectAttributeEmitter(MCObjectStreamer &Streamer_) :
 109       Streamer(Streamer_), CurrentVendor("") { }
 110
 111     void MaybeSwitchVendor(StringRef Vendor) {
 112       assert(!Vendor.empty() && "Vendor cannot be empty.");
 113
 114       if (CurrentVendor.empty())
 115         CurrentVendor = Vendor;
 116       else if (CurrentVendor == Vendor)
 117         return;
 118       else
 119         Finish();
 120
 121       CurrentVendor = Vendor;
 122
 123       assert(Contents.size() == 0);
 124     }
 125
 126     void EmitAttribute(unsigned Attribute, unsigned Value) {
 127       // FIXME: should be ULEB
 128       Contents += Attribute;
 129       Contents += Value;
 130     }
 131
 132     void EmitTextAttribute(unsigned Attribute, StringRef String) {
 133       Contents += Attribute;
 134       Contents += UppercaseString(String);
 135       Contents += 0;
 136     }
 137
 138     void Finish() {
 139       const size_t ContentsSize = Contents.size();
 140
 141       // Vendor size + Vendor name + '\0'
 142       const size_t VendorHeaderSize = 4 + CurrentVendor.size() + 1;
 143
 144       // Tag + Tag Size
 145       const size_t TagHeaderSize = 1 + 4;
 146
 147       Streamer.EmitIntValue(VendorHeaderSize + TagHeaderSize + ContentsSize, 4);
 148       Streamer.EmitBytes(CurrentVendor, 0);
 149       Streamer.EmitIntValue(0, 1); // '\0'
 150
 151       Streamer.EmitIntValue(ARMBuildAttrs::File, 1);
 152       Streamer.EmitIntValue(TagHeaderSize + ContentsSize, 4);
 153
 154       Streamer.EmitBytes(Contents, 0);
 155
 156       Contents.clear();
 157     }
 158   };
 159
 160 } // end of anonymous namespace
 161
 162 MachineLocation ARMAsmPrinter::
 163 getDebugValueLocation(const MachineInstr *MI) const {
 164   MachineLocation Location;
 165   assert(MI->getNumOperands() == 4 && "Invalid no. of machine operands!");
 166   // Frame address.  Currently handles register +- offset only.
 167   if (MI->getOperand(0).isReg() && MI->getOperand(1).isImm())
 168     Location.set(MI->getOperand(0).getReg(), MI->getOperand(1).getImm());
 169   else {
 170     DEBUG(dbgs() << "DBG_VALUE instruction ignored! " << *MI << "\n");
 171   }
 172   return Location;
 173 }
 174
 175 /// EmitDwarfRegOp - Emit dwarf register operation.
 176 void ARMAsmPrinter::EmitDwarfRegOp(const MachineLocation &MLoc) const {
 177   const TargetRegisterInfo *RI = TM.getRegisterInfo();
 178   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 179     AsmPrinter::EmitDwarfRegOp(MLoc);
 180   else {
 181     unsigned Reg = MLoc.getReg();
 182     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 183       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 184       // S registers are described as bit-pieces of a register
 185       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 186       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 187
 188       unsigned SReg = Reg - ARM::S0;
 189       bool odd = SReg & 0x1;
 190       unsigned Rx = 256 + (SReg >> 1);
 191
 192       OutStreamer.AddComment("DW_OP_regx for S register");
 193       EmitInt8(dwarf::DW_OP_regx);
 194
 195       OutStreamer.AddComment(Twine(SReg));
 196       EmitULEB128(Rx);
 197
 198       if (odd) {
 199         OutStreamer.AddComment("DW_OP_bit_piece 32 32");
 200         EmitInt8(dwarf::DW_OP_bit_piece);
 201         EmitULEB128(32);
 202         EmitULEB128(32);
 203       } else {
 204         OutStreamer.AddComment("DW_OP_bit_piece 32 0");
 205         EmitInt8(dwarf::DW_OP_bit_piece);
 206         EmitULEB128(32);
 207         EmitULEB128(0);
 208       }
 209     } else if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 210       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 211       // Q registers Q0-Q15 are described by composing two D registers together.
 212       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1) DW_OP_piece(8)
 213
 214       unsigned QReg = Reg - ARM::Q0;
 215       unsigned D1 = 256 + 2 * QReg;
 216       unsigned D2 = D1 + 1;
 217
 218       OutStreamer.AddComment("DW_OP_regx for Q register: D1");
 219       EmitInt8(dwarf::DW_OP_regx);
 220       EmitULEB128(D1);
 221       OutStreamer.AddComment("DW_OP_piece 8");
 222       EmitInt8(dwarf::DW_OP_piece);
 223       EmitULEB128(8);
 224
 225       OutStreamer.AddComment("DW_OP_regx for Q register: D2");
 226       EmitInt8(dwarf::DW_OP_regx);
 227       EmitULEB128(D2);
 228       OutStreamer.AddComment("DW_OP_piece 8");
 229       EmitInt8(dwarf::DW_OP_piece);
 230       EmitULEB128(8);
 231     }
 232   }
 233 }
 234
 235 void ARMAsmPrinter::EmitFunctionEntryLabel() {
 236   if (AFI->isThumbFunction()) {
 237     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 238     OutStreamer.EmitThumbFunc(CurrentFnSym);
 239   }
 240
 241   OutStreamer.EmitLabel(CurrentFnSym);
 242 }
 243
 244 /// runOnMachineFunction - This uses the EmitInstruction()
 245 /// method to print assembly for each instruction.
 246 ///
 247 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 248   AFI = MF.getInfo<ARMFunctionInfo>();
 249   MCP = MF.getConstantPool();
 250
 251   return AsmPrinter::runOnMachineFunction(MF);
 252 }
 253
 254 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 255                                  raw_ostream &O, const char *Modifier) {
 256   const MachineOperand &MO = MI->getOperand(OpNum);
 257   unsigned TF = MO.getTargetFlags();
 258
 259   switch (MO.getType()) {
 260   default:
 261     assert(0 && "<unknown operand type>");
 262   case MachineOperand::MO_Register: {
 263     unsigned Reg = MO.getReg();
 264     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 265     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 266     O << ARMInstPrinter::getRegisterName(Reg);
 267     break;
 268   }
 269   case MachineOperand::MO_Immediate: {
 270     int64_t Imm = MO.getImm();
 271     O << '#';
 272     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 273         (TF == ARMII::MO_LO16))
 274       O << ":lower16:";
 275     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 276              (TF == ARMII::MO_HI16))
 277       O << ":upper16:";
 278     O << Imm;
 279     break;
 280   }
 281   case MachineOperand::MO_MachineBasicBlock:
 282     O << *MO.getMBB()->getSymbol();
 283     return;
 284   case MachineOperand::MO_GlobalAddress: {
 285     const GlobalValue *GV = MO.getGlobal();
 286     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 287         (TF & ARMII::MO_LO16))
 288       O << ":lower16:";
 289     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 290              (TF & ARMII::MO_HI16))
 291       O << ":upper16:";
 292     O << *Mang->getSymbol(GV);
 293
 294     printOffset(MO.getOffset(), O);
 295     if (TF == ARMII::MO_PLT)
 296       O << "(PLT)";
 297     break;
 298   }
 299   case MachineOperand::MO_ExternalSymbol: {
 300     O << *GetExternalSymbolSymbol(MO.getSymbolName());
 301     if (TF == ARMII::MO_PLT)
 302       O << "(PLT)";
 303     break;
 304   }
 305   case MachineOperand::MO_ConstantPoolIndex:
 306     O << *GetCPISymbol(MO.getIndex());
 307     break;
 308   case MachineOperand::MO_JumpTableIndex:
 309     O << *GetJTISymbol(MO.getIndex());
 310     break;
 311   }
 312 }
 313
 314 //===--------------------------------------------------------------------===//
 315
 316 MCSymbol *ARMAsmPrinter::
 317 GetARMSetPICJumpTableLabel2(unsigned uid, unsigned uid2,
 318                             const MachineBasicBlock *MBB) const {
 319   SmallString<60> Name;
 320   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix()
 321     << getFunctionNumber() << '_' << uid << '_' << uid2
 322     << "_set_" << MBB->getNumber();
 323   return OutContext.GetOrCreateSymbol(Name.str());
 324 }
 325
 326 MCSymbol *ARMAsmPrinter::
 327 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 328   SmallString<60> Name;
 329   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "JTI"
 330     << getFunctionNumber() << '_' << uid << '_' << uid2;
 331   return OutContext.GetOrCreateSymbol(Name.str());
 332 }
 333
 334
 335 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel(void) const {
 336   SmallString<60> Name;
 337   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "SJLJEH"
 338     << getFunctionNumber();
 339   return OutContext.GetOrCreateSymbol(Name.str());
 340 }
 341
 342 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 343                                     unsigned AsmVariant, const char *ExtraCode,
 344                                     raw_ostream &O) {
 345   // Does this asm operand have a single letter operand modifier?
 346   if (ExtraCode && ExtraCode[0]) {
 347     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 348
 349     switch (ExtraCode[0]) {
 350     default: return true;  // Unknown modifier.
 351     case 'a': // Print as a memory address.
 352       if (MI->getOperand(OpNum).isReg()) {
 353         O << "["
 354           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 355           << "]";
 356         return false;
 357       }
 358       // Fallthrough
 359     case 'c': // Don't print "#" before an immediate operand.
 360       if (!MI->getOperand(OpNum).isImm())
 361         return true;
 362       O << MI->getOperand(OpNum).getImm();
 363       return false;
 364     case 'P': // Print a VFP double precision register.
 365     case 'q': // Print a NEON quad precision register.
 366       printOperand(MI, OpNum, O);
 367       return false;
 368     case 'y': // Print a VFP single precision register as indexed double.
 369       // This uses the ordering of the alias table to get the first 'd' register
 370       // that overlaps the 's' register. Also, s0 is an odd register, hence the
 371       // odd modulus check below.
 372       if (MI->getOperand(OpNum).isReg()) {
 373         unsigned Reg = MI->getOperand(OpNum).getReg();
 374         const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 375         O << ARMInstPrinter::getRegisterName(TRI->getAliasSet(Reg)[0]) <<
 376         (((Reg % 2) == 1) ? "[0]" : "[1]");
 377         return false;
 378       }
 379       return true;
 380     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 381       if (!MI->getOperand(OpNum).isImm())
 382         return true;
 383       O << ~(MI->getOperand(OpNum).getImm());
 384       return false;
 385     case 'L': // The low 16 bits of an immediate constant.
 386       if (!MI->getOperand(OpNum).isImm())
 387         return true;
 388       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 389       return false;
 390     case 'M': { // A register range suitable for LDM/STM.
 391       if (!MI->getOperand(OpNum).isReg())
 392         return true;
 393       const MachineOperand &MO = MI->getOperand(OpNum);
 394       unsigned RegBegin = MO.getReg();
 395       // This takes advantage of the 2 operand-ness of ldm/stm and that we've
 396       // already got the operands in registers that are operands to the
 397       // inline asm statement.
 398
 399       O << "{" << ARMInstPrinter::getRegisterName(RegBegin);
 400
 401       // FIXME: The register allocator not only may not have given us the
 402       // registers in sequence, but may not be in ascending registers. This
 403       // will require changes in the register allocator that'll need to be
 404       // propagated down here if the operands change.
 405       unsigned RegOps = OpNum + 1;
 406       while (MI->getOperand(RegOps).isReg()) {
 407         O << ", "
 408           << ARMInstPrinter::getRegisterName(MI->getOperand(RegOps).getReg());
 409         RegOps++;
 410       }
 411
 412       O << "}";
 413
 414       return false;
 415     }
 416     // These modifiers are not yet supported.
 417     case 'p': // The high single-precision register of a VFP double-precision
 418               // register.
 419     case 'e': // The low doubleword register of a NEON quad register.
 420     case 'f': // The high doubleword register of a NEON quad register.
 421     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 422     case 'Q': // The least significant register of a pair.
 423     case 'R': // The most significant register of a pair.
 424     case 'H': // The highest-numbered register of a pair.
 425       return true;
 426     }
 427   }
 428
 429   printOperand(MI, OpNum, O);
 430   return false;
 431 }
 432
 433 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 434                                           unsigned OpNum, unsigned AsmVariant,
 435                                           const char *ExtraCode,
 436                                           raw_ostream &O) {
 437   // Does this asm operand have a single letter operand modifier?
 438   if (ExtraCode && ExtraCode[0]) {
 439     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 440
 441     switch (ExtraCode[0]) {
 442       case 'A': // A memory operand for a VLD1/VST1 instruction.
 443       default: return true;  // Unknown modifier.
 444       case 'm': // The base register of a memory operand.
 445         if (!MI->getOperand(OpNum).isReg())
 446           return true;
 447         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 448         return false;
 449     }
 450   }
 451
 452   const MachineOperand &MO = MI->getOperand(OpNum);
 453   assert(MO.isReg() && "unexpected inline asm memory operand");
 454   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 455   return false;
 456 }
 457
 458 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 459   if (Subtarget->isTargetDarwin()) {
 460     Reloc::Model RelocM = TM.getRelocationModel();
 461     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 462       // Declare all the text sections up front (before the DWARF sections
 463       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 464       // them together at the beginning of the object file.  This helps
 465       // avoid out-of-range branches that are due a fundamental limitation of
 466       // the way symbol offsets are encoded with the current Darwin ARM
 467       // relocations.
 468       const TargetLoweringObjectFileMachO &TLOFMacho =
 469         static_cast<const TargetLoweringObjectFileMachO &>(
 470           getObjFileLowering());
 471       OutStreamer.SwitchSection(TLOFMacho.getTextSection());
 472       OutStreamer.SwitchSection(TLOFMacho.getTextCoalSection());
 473       OutStreamer.SwitchSection(TLOFMacho.getConstTextCoalSection());
 474       if (RelocM == Reloc::DynamicNoPIC) {
 475         const MCSection *sect =
 476           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 477                                      MCSectionMachO::S_SYMBOL_STUBS,
 478                                      12, SectionKind::getText());
 479         OutStreamer.SwitchSection(sect);
 480       } else {
 481         const MCSection *sect =
 482           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 483                                      MCSectionMachO::S_SYMBOL_STUBS,
 484                                      16, SectionKind::getText());
 485         OutStreamer.SwitchSection(sect);
 486       }
 487       const MCSection *StaticInitSect =
 488         OutContext.getMachOSection("__TEXT", "__StaticInit",
 489                                    MCSectionMachO::S_REGULAR |
 490                                    MCSectionMachO::S_ATTR_PURE_INSTRUCTIONS,
 491                                    SectionKind::getText());
 492       OutStreamer.SwitchSection(StaticInitSect);
 493     }
 494   }
 495
 496   // Use unified assembler syntax.
 497   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 498
 499   // Emit ARM Build Attributes
 500   if (Subtarget->isTargetELF()) {
 501
 502     emitAttributes();
 503   }
 504 }
 505
 506
 507 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 508   if (Subtarget->isTargetDarwin()) {
 509     // All darwin targets use mach-o.
 510     const TargetLoweringObjectFileMachO &TLOFMacho =
 511       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 512     MachineModuleInfoMachO &MMIMacho =
 513       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 514
 515     // Output non-lazy-pointers for external and common global variables.
 516     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 517
 518     if (!Stubs.empty()) {
 519       // Switch with ".non_lazy_symbol_pointer" directive.
 520       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 521       EmitAlignment(2);
 522       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 523         // L_foo$stub:
 524         OutStreamer.EmitLabel(Stubs[i].first);
 525         //   .indirect_symbol _foo
 526         MachineModuleInfoImpl::StubValueTy &MCSym = Stubs[i].second;
 527         OutStreamer.EmitSymbolAttribute(MCSym.getPointer(),MCSA_IndirectSymbol);
 528
 529         if (MCSym.getInt())
 530           // External to current translation unit.
 531           OutStreamer.EmitIntValue(0, 4/*size*/, 0/*addrspace*/);
 532         else
 533           // Internal to current translation unit.
 534           //
 535           // When we place the LSDA into the TEXT section, the type info
 536           // pointers need to be indirect and pc-rel. We accomplish this by
 537           // using NLPs; however, sometimes the types are local to the file.
 538           // We need to fill in the value for the NLP in those cases.
 539           OutStreamer.EmitValue(MCSymbolRefExpr::Create(MCSym.getPointer(),
 540                                                         OutContext),
 541                                 4/*size*/, 0/*addrspace*/);
 542       }
 543
 544       Stubs.clear();
 545       OutStreamer.AddBlankLine();
 546     }
 547
 548     Stubs = MMIMacho.GetHiddenGVStubList();
 549     if (!Stubs.empty()) {
 550       OutStreamer.SwitchSection(getObjFileLowering().getDataSection());
 551       EmitAlignment(2);
 552       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 553         // L_foo$stub:
 554         OutStreamer.EmitLabel(Stubs[i].first);
 555         //   .long _foo
 556         OutStreamer.EmitValue(MCSymbolRefExpr::
 557                               Create(Stubs[i].second.getPointer(),
 558                                      OutContext),
 559                               4/*size*/, 0/*addrspace*/);
 560       }
 561
 562       Stubs.clear();
 563       OutStreamer.AddBlankLine();
 564     }
 565
 566     // Funny Darwin hack: This flag tells the linker that no global symbols
 567     // contain code that falls through to other global symbols (e.g. the obvious
 568     // implementation of multiple entry points).  If this doesn't occur, the
 569     // linker can safely perform dead code stripping.  Since LLVM never
 570     // generates code that does this, it is always safe to set.
 571     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 572   }
 573 }
 574
 575 //===----------------------------------------------------------------------===//
 576 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 577 // FIXME:
 578 // The following seem like one-off assembler flags, but they actually need
 579 // to appear in the .ARM.attributes section in ELF.
 580 // Instead of subclassing the MCELFStreamer, we do the work here.
 581
 582 void ARMAsmPrinter::emitAttributes() {
 583
 584   emitARMAttributeSection();
 585
 586   /* GAS expect .fpu to be emitted, regardless of VFP build attribute */
 587   bool emitFPU = false;
 588   AttributeEmitter *AttrEmitter;
 589   if (OutStreamer.hasRawTextSupport()) {
 590     AttrEmitter = new AsmAttributeEmitter(OutStreamer);
 591     emitFPU = true;
 592   } else {
 593     MCObjectStreamer &O = static_cast<MCObjectStreamer&>(OutStreamer);
 594     AttrEmitter = new ObjectAttributeEmitter(O);
 595   }
 596
 597   AttrEmitter->MaybeSwitchVendor("aeabi");
 598
 599   std::string CPUString = Subtarget->getCPUString();
 600
 601   if (CPUString == "cortex-a8" ||
 602       Subtarget->isCortexA8()) {
 603     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a8");
 604     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 605     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 606                                ARMBuildAttrs::ApplicationProfile);
 607     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 608                                ARMBuildAttrs::Allowed);
 609     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 610                                ARMBuildAttrs::AllowThumb32);
 611     // Fixme: figure out when this is emitted.
 612     //AttrEmitter->EmitAttribute(ARMBuildAttrs::WMMX_arch,
 613     //                           ARMBuildAttrs::AllowWMMXv1);
 614     //
 615
 616     /// ADD additional Else-cases here!
 617   } else if (CPUString == "xscale") {
 618     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TEJ);
 619     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 620                                ARMBuildAttrs::Allowed);
 621     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 622                                ARMBuildAttrs::Allowed);
 623   } else if (CPUString == "generic") {
 624     // FIXME: Why these defaults?
 625     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v4T);
 626     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 627                                ARMBuildAttrs::Allowed);
 628     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 629                                ARMBuildAttrs::Allowed);
 630   }
 631
 632   if (Subtarget->hasNEON() && emitFPU) {
 633     /* NEON is not exactly a VFP architecture, but GAS emit one of
 634      * neon/vfpv3/vfpv2 for .fpu parameters */
 635     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch, "neon");
 636     /* If emitted for NEON, omit from VFP below, since you can have both
 637      * NEON and VFP in build attributes but only one .fpu */
 638     emitFPU = false;
 639   }
 640
 641   /* VFPv3 + .fpu */
 642   if (Subtarget->hasVFP3()) {
 643     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 644                                ARMBuildAttrs::AllowFPv3A);
 645     if (emitFPU)
 646       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv3");
 647
 648   /* VFPv2 + .fpu */
 649   } else if (Subtarget->hasVFP2()) {
 650     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 651                                ARMBuildAttrs::AllowFPv2);
 652     if (emitFPU)
 653       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv2");
 654   }
 655
 656   /* TODO: ARMBuildAttrs::Allowed is not completely accurate,
 657    * since NEON can have 1 (allowed) or 2 (fused MAC operations) */
 658   if (Subtarget->hasNEON()) {
 659     AttrEmitter->EmitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 660                                ARMBuildAttrs::Allowed);
 661   }
 662
 663   // Signal various FP modes.
 664   if (!UnsafeFPMath) {
 665     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 666                                ARMBuildAttrs::Allowed);
 667     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 668                                ARMBuildAttrs::Allowed);
 669   }
 670
 671   if (NoInfsFPMath && NoNaNsFPMath)
 672     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 673                                ARMBuildAttrs::Allowed);
 674   else
 675     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 676                                ARMBuildAttrs::AllowIEE754);
 677
 678   // FIXME: add more flags to ARMBuildAttrs.h
 679   // 8-bytes alignment stuff.
 680   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_needed, 1);
 681   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_preserved, 1);
 682
 683   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 684   if (Subtarget->isAAPCS_ABI() && FloatABIType == FloatABI::Hard) {
 685     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_HardFP_use, 3);
 686     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_VFP_args, 1);
 687   }
 688   // FIXME: Should we signal R9 usage?
 689
 690   if (Subtarget->hasDivide())
 691     AttrEmitter->EmitAttribute(ARMBuildAttrs::DIV_use, 1);
 692
 693   AttrEmitter->Finish();
 694   delete AttrEmitter;
 695 }
 696
 697 void ARMAsmPrinter::emitARMAttributeSection() {
 698   // <format-version>
 699   // [ <section-length> "vendor-name"
 700   // [ <file-tag> <size> <attribute>*
 701   //   | <section-tag> <size> <section-number>* 0 <attribute>*
 702   //   | <symbol-tag> <size> <symbol-number>* 0 <attribute>*
 703   //   ]+
 704   // ]*
 705
 706   if (OutStreamer.hasRawTextSupport())
 707     return;
 708
 709   const ARMElfTargetObjectFile &TLOFELF =
 710     static_cast<const ARMElfTargetObjectFile &>
 711     (getObjFileLowering());
 712
 713   OutStreamer.SwitchSection(TLOFELF.getAttributesSection());
 714
 715   // Format version
 716   OutStreamer.EmitIntValue(0x41, 1);
 717 }
 718
 719 //===----------------------------------------------------------------------===//
 720
 721 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 722                              unsigned LabelId, MCContext &Ctx) {
 723
 724   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 725                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 726   return Label;
 727 }
 728
 729 static MCSymbolRefExpr::VariantKind
 730 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 731   switch (Modifier) {
 732   default: llvm_unreachable("Unknown modifier!");
 733   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 734   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_ARM_TLSGD;
 735   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_ARM_TPOFF;
 736   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_ARM_GOTTPOFF;
 737   case ARMCP::GOT:         return MCSymbolRefExpr::VK_ARM_GOT;
 738   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_ARM_GOTOFF;
 739   }
 740   return MCSymbolRefExpr::VK_None;
 741 }
 742
 743 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV) {
 744   bool isIndirect = Subtarget->isTargetDarwin() &&
 745     Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 746   if (!isIndirect)
 747     return Mang->getSymbol(GV);
 748
 749   // FIXME: Remove this when Darwin transition to @GOT like syntax.
 750   MCSymbol *MCSym = GetSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 751   MachineModuleInfoMachO &MMIMachO =
 752     MMI->getObjFileInfo<MachineModuleInfoMachO>();
 753   MachineModuleInfoImpl::StubValueTy &StubSym =
 754     GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym) :
 755     MMIMachO.getGVStubEntry(MCSym);
 756   if (StubSym.getPointer() == 0)
 757     StubSym = MachineModuleInfoImpl::
 758       StubValueTy(Mang->getSymbol(GV), !GV->hasInternalLinkage());
 759   return MCSym;
 760 }
 761
 762 void ARMAsmPrinter::
 763 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 764   int Size = TM.getTargetData()->getTypeAllocSize(MCPV->getType());
 765
 766   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 767
 768   MCSymbol *MCSym;
 769   if (ACPV->isLSDA()) {
 770     SmallString<128> Str;
 771     raw_svector_ostream OS(Str);
 772     OS << MAI->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 773     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 774   } else if (ACPV->isBlockAddress()) {
 775     MCSym = GetBlockAddressSymbol(ACPV->getBlockAddress());
 776   } else if (ACPV->isGlobalValue()) {
 777     const GlobalValue *GV = ACPV->getGV();
 778     MCSym = GetARMGVSymbol(GV);
 779   } else {
 780     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 781     MCSym = GetExternalSymbolSymbol(ACPV->getSymbol());
 782   }
 783
 784   // Create an MCSymbol for the reference.
 785   const MCExpr *Expr =
 786     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 787                             OutContext);
 788
 789   if (ACPV->getPCAdjustment()) {
 790     MCSymbol *PCLabel = getPICLabel(MAI->getPrivateGlobalPrefix(),
 791                                     getFunctionNumber(),
 792                                     ACPV->getLabelId(),
 793                                     OutContext);
 794     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 795     PCRelExpr =
 796       MCBinaryExpr::CreateAdd(PCRelExpr,
 797                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 798                                                      OutContext),
 799                               OutContext);
 800     if (ACPV->mustAddCurrentAddress()) {
 801       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 802       // label, so just emit a local label end reference that instead.
 803       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 804       OutStreamer.EmitLabel(DotSym);
 805       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 806       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 807     }
 808     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 809   }
 810   OutStreamer.EmitValue(Expr, Size);
 811 }
 812
 813 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 814   unsigned Opcode = MI->getOpcode();
 815   int OpNum = 1;
 816   if (Opcode == ARM::BR_JTadd)
 817     OpNum = 2;
 818   else if (Opcode == ARM::BR_JTm)
 819     OpNum = 3;
 820
 821   const MachineOperand &MO1 = MI->getOperand(OpNum);
 822   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 823   unsigned JTI = MO1.getIndex();
 824
 825   // Emit a label for the jump table.
 826   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 827   OutStreamer.EmitLabel(JTISymbol);
 828
 829   // Emit each entry of the table.
 830   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 831   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 832   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 833
 834   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 835     MachineBasicBlock *MBB = JTBBs[i];
 836     // Construct an MCExpr for the entry. We want a value of the form:
 837     // (BasicBlockAddr - TableBeginAddr)
 838     //
 839     // For example, a table with entries jumping to basic blocks BB0 and BB1
 840     // would look like:
 841     // LJTI_0_0:
 842     //    .word (LBB0 - LJTI_0_0)
 843     //    .word (LBB1 - LJTI_0_0)
 844     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
 845
 846     if (TM.getRelocationModel() == Reloc::PIC_)
 847       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
 848                                                                    OutContext),
 849                                      OutContext);
 850     OutStreamer.EmitValue(Expr, 4);
 851   }
 852 }
 853
 854 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
 855   unsigned Opcode = MI->getOpcode();
 856   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
 857   const MachineOperand &MO1 = MI->getOperand(OpNum);
 858   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 859   unsigned JTI = MO1.getIndex();
 860
 861   // Emit a label for the jump table.
 862   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 863   OutStreamer.EmitLabel(JTISymbol);
 864
 865   // Emit each entry of the table.
 866   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 867   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 868   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 869   unsigned OffsetWidth = 4;
 870   if (MI->getOpcode() == ARM::t2TBB_JT)
 871     OffsetWidth = 1;
 872   else if (MI->getOpcode() == ARM::t2TBH_JT)
 873     OffsetWidth = 2;
 874
 875   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 876     MachineBasicBlock *MBB = JTBBs[i];
 877     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
 878                                                       OutContext);
 879     // If this isn't a TBB or TBH, the entries are direct branch instructions.
 880     if (OffsetWidth == 4) {
 881       MCInst BrInst;
 882       BrInst.setOpcode(ARM::t2B);
 883       BrInst.addOperand(MCOperand::CreateExpr(MBBSymbolExpr));
 884       OutStreamer.EmitInstruction(BrInst);
 885       continue;
 886     }
 887     // Otherwise it's an offset from the dispatch instruction. Construct an
 888     // MCExpr for the entry. We want a value of the form:
 889     // (BasicBlockAddr - TableBeginAddr) / 2
 890     //
 891     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
 892     // would look like:
 893     // LJTI_0_0:
 894     //    .byte (LBB0 - LJTI_0_0) / 2
 895     //    .byte (LBB1 - LJTI_0_0) / 2
 896     const MCExpr *Expr =
 897       MCBinaryExpr::CreateSub(MBBSymbolExpr,
 898                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
 899                               OutContext);
 900     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
 901                                    OutContext);
 902     OutStreamer.EmitValue(Expr, OffsetWidth);
 903   }
 904 }
 905
 906 void ARMAsmPrinter::PrintDebugValueComment(const MachineInstr *MI,
 907                                            raw_ostream &OS) {
 908   unsigned NOps = MI->getNumOperands();
 909   assert(NOps==4);
 910   OS << '\t' << MAI->getCommentString() << "DEBUG_VALUE: ";
 911   // cast away const; DIetc do not take const operands for some reason.
 912   DIVariable V(const_cast<MDNode *>(MI->getOperand(NOps-1).getMetadata()));
 913   OS << V.getName();
 914   OS << " <- ";
 915   // Frame address.  Currently handles register +- offset only.
 916   assert(MI->getOperand(0).isReg() && MI->getOperand(1).isImm());
 917   OS << '['; printOperand(MI, 0, OS); OS << '+'; printOperand(MI, 1, OS);
 918   OS << ']';
 919   OS << "+";
 920   printOperand(MI, NOps-2, OS);
 921 }
 922
 923 static void populateADROperands(MCInst &Inst, unsigned Dest,
 924                                 const MCSymbol *Label,
 925                                 unsigned pred, unsigned ccreg,
 926                                 MCContext &Ctx) {
 927   const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, Ctx);
 928   Inst.addOperand(MCOperand::CreateReg(Dest));
 929   Inst.addOperand(MCOperand::CreateExpr(SymbolExpr));
 930   // Add predicate operands.
 931   Inst.addOperand(MCOperand::CreateImm(pred));
 932   Inst.addOperand(MCOperand::CreateReg(ccreg));
 933 }
 934
 935 void ARMAsmPrinter::EmitPatchedInstruction(const MachineInstr *MI,
 936                                            unsigned Opcode) {
 937   MCInst TmpInst;
 938
 939   // Emit the instruction as usual, just patch the opcode.
 940   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
 941   TmpInst.setOpcode(Opcode);
 942   OutStreamer.EmitInstruction(TmpInst);
 943 }
 944
 945 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
 946   assert(MI->getFlag(MachineInstr::FrameSetup) &&
 947       "Only instruction which are involved into frame setup code are allowed");
 948
 949   const MachineFunction &MF = *MI->getParent()->getParent();
 950   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
 951   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
 952
 953   unsigned FramePtr = RegInfo->getFrameRegister(MF);
 954   unsigned Opc = MI->getOpcode();
 955   unsigned SrcReg, DstReg;
 956
 957   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
 958     // Two special cases:
 959     // 1) tPUSH does not have src/dst regs.
 960     // 2) for Thumb1 code we sometimes materialize the constant via constpool
 961     // load. Yes, this is pretty fragile, but for now I don't see better
 962     // way... :(
 963     SrcReg = DstReg = ARM::SP;
 964   } else {
 965     SrcReg = MI->getOperand(1).getReg();
 966     DstReg = MI->getOperand(0).getReg();
 967   }
 968
 969   // Try to figure out the unwinding opcode out of src / dst regs.
 970   if (MI->getDesc().mayStore()) {
 971     // Register saves.
 972     assert(DstReg == ARM::SP &&
 973            "Only stack pointer as a destination reg is supported");
 974
 975     SmallVector<unsigned, 4> RegList;
 976     // Skip src & dst reg, and pred ops.
 977     unsigned StartOp = 2 + 2;
 978     // Use all the operands.
 979     unsigned NumOffset = 0;
 980
 981     switch (Opc) {
 982     default:
 983       MI->dump();
 984       assert(0 && "Unsupported opcode for unwinding information");
 985     case ARM::tPUSH:
 986       // Special case here: no src & dst reg, but two extra imp ops.
 987       StartOp = 2; NumOffset = 2;
 988     case ARM::STMDB_UPD:
 989     case ARM::t2STMDB_UPD:
 990     case ARM::VSTMDDB_UPD:
 991       assert(SrcReg == ARM::SP &&
 992              "Only stack pointer as a source reg is supported");
 993       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
 994            i != NumOps; ++i)
 995         RegList.push_back(MI->getOperand(i).getReg());
 996       break;
 997     case ARM::STR_PRE:
 998       assert(MI->getOperand(2).getReg() == ARM::SP &&
 999              "Only stack pointer as a source reg is supported");
1000       RegList.push_back(SrcReg);
1001       break;
1002     }
1003     OutStreamer.EmitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1004   } else {
1005     // Changes of stack / frame pointer.
1006     if (SrcReg == ARM::SP) {
1007       int64_t Offset = 0;
1008       switch (Opc) {
1009       default:
1010         MI->dump();
1011         assert(0 && "Unsupported opcode for unwinding information");
1012       case ARM::MOVr:
1013       case ARM::tMOVgpr2gpr:
1014       case ARM::tMOVgpr2tgpr:
1015         Offset = 0;
1016         break;
1017       case ARM::ADDri:
1018         Offset = -MI->getOperand(2).getImm();
1019         break;
1020       case ARM::SUBri:
1021         Offset = MI->getOperand(2).getImm();
1022         break;
1023       case ARM::tSUBspi:
1024         Offset = MI->getOperand(2).getImm()*4;
1025         break;
1026       case ARM::tADDspi:
1027       case ARM::tADDrSPi:
1028         Offset = -MI->getOperand(2).getImm()*4;
1029         break;
1030       case ARM::tLDRpci: {
1031         // Grab the constpool index and check, whether it corresponds to
1032         // original or cloned constpool entry.
1033         unsigned CPI = MI->getOperand(1).getIndex();
1034         const MachineConstantPool *MCP = MF.getConstantPool();
1035         if (CPI >= MCP->getConstants().size())
1036           CPI = AFI.getOriginalCPIdx(CPI);
1037         assert(CPI != -1U && "Invalid constpool index");
1038
1039         // Derive the actual offset.
1040         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1041         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1042         // FIXME: Check for user, it should be "add" instruction!
1043         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1044         break;
1045       }
1046       }
1047
1048       if (DstReg == FramePtr && FramePtr != ARM::SP)
1049         // Set-up of the frame pointer. Positive values correspond to "add"
1050         // instruction.
1051         OutStreamer.EmitSetFP(FramePtr, ARM::SP, -Offset);
1052       else if (DstReg == ARM::SP) {
1053         // Change of SP by an offset. Positive values correspond to "sub"
1054         // instruction.
1055         OutStreamer.EmitPad(Offset);
1056       } else {
1057         MI->dump();
1058         assert(0 && "Unsupported opcode for unwinding information");
1059       }
1060     } else if (DstReg == ARM::SP) {
1061       // FIXME: .movsp goes here
1062       MI->dump();
1063       assert(0 && "Unsupported opcode for unwinding information");
1064     }
1065     else {
1066       MI->dump();
1067       assert(0 && "Unsupported opcode for unwinding information");
1068     }
1069   }
1070 }
1071
1072 extern cl::opt<bool> EnableARMEHABI;
1073
1074 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1075   unsigned Opc = MI->getOpcode();
1076   switch (Opc) {
1077   default: break;
1078   case ARM::B: {
1079     // B is just a Bcc with an 'always' predicate.
1080     MCInst TmpInst;
1081     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1082     TmpInst.setOpcode(ARM::Bcc);
1083     // Add predicate operands.
1084     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1085     TmpInst.addOperand(MCOperand::CreateReg(0));
1086     OutStreamer.EmitInstruction(TmpInst);
1087     return;
1088   }
1089   case ARM::LDMIA_RET: {
1090     // LDMIA_RET is just a normal LDMIA_UPD instruction that targets PC and as
1091     // such has additional code-gen properties and scheduling information.
1092     // To emit it, we just construct as normal and set the opcode to LDMIA_UPD.
1093     MCInst TmpInst;
1094     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1095     TmpInst.setOpcode(ARM::LDMIA_UPD);
1096     OutStreamer.EmitInstruction(TmpInst);
1097     return;
1098   }
1099   case ARM::t2LDMIA_RET: {
1100     // As above for LDMIA_RET. Map to the tPOP instruction.
1101     MCInst TmpInst;
1102     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1103     TmpInst.setOpcode(ARM::t2LDMIA_UPD);
1104     OutStreamer.EmitInstruction(TmpInst);
1105     return;
1106   }
1107   case ARM::tPOP_RET: {
1108     // As above for LDMIA_RET. Map to the tPOP instruction.
1109     MCInst TmpInst;
1110     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1111     TmpInst.setOpcode(ARM::tPOP);
1112     OutStreamer.EmitInstruction(TmpInst);
1113     return;
1114   }
1115
1116   case ARM::t2MOVi32imm: assert(0 && "Should be lowered by thumb2it pass");
1117   case ARM::DBG_VALUE: {
1118     if (isVerbose() && OutStreamer.hasRawTextSupport()) {
1119       SmallString<128> TmpStr;
1120       raw_svector_ostream OS(TmpStr);
1121       PrintDebugValueComment(MI, OS);
1122       OutStreamer.EmitRawText(StringRef(OS.str()));
1123     }
1124     return;
1125   }
1126   case ARM::tBfar: {
1127     MCInst TmpInst;
1128     TmpInst.setOpcode(ARM::tBL);
1129     TmpInst.addOperand(MCOperand::CreateExpr(MCSymbolRefExpr::Create(
1130           MI->getOperand(0).getMBB()->getSymbol(), OutContext)));
1131     OutStreamer.EmitInstruction(TmpInst);
1132     return;
1133   }
1134   case ARM::LEApcrel:
1135   case ARM::tLEApcrel:
1136   case ARM::t2LEApcrel: {
1137     // FIXME: Need to also handle globals and externals
1138     MCInst TmpInst;
1139     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrel ? ARM::t2ADR
1140                       : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1141                          : ARM::ADR));
1142     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1143                         GetCPISymbol(MI->getOperand(1).getIndex()),
1144                         MI->getOperand(2).getImm(), MI->getOperand(3).getReg(),
1145                         OutContext);
1146     OutStreamer.EmitInstruction(TmpInst);
1147     return;
1148   }
1149   case ARM::LEApcrelJT:
1150   case ARM::tLEApcrelJT:
1151   case ARM::t2LEApcrelJT: {
1152     MCInst TmpInst;
1153     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrelJT ? ARM::t2ADR
1154                       : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1155                          : ARM::ADR));
1156     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1157                       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1158                                                   MI->getOperand(2).getImm()),
1159                       MI->getOperand(3).getImm(), MI->getOperand(4).getReg(),
1160                       OutContext);
1161     OutStreamer.EmitInstruction(TmpInst);
1162     return;
1163   }
1164   case ARM::MOVPCRX: {
1165     MCInst TmpInst;
1166     TmpInst.setOpcode(ARM::MOVr);
1167     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1168     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1169     // Add predicate operands.
1170     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1171     TmpInst.addOperand(MCOperand::CreateReg(0));
1172     // Add 's' bit operand (always reg0 for this)
1173     TmpInst.addOperand(MCOperand::CreateReg(0));
1174     OutStreamer.EmitInstruction(TmpInst);
1175     return;
1176   }
1177   // Darwin call instructions are just normal call instructions with different
1178   // clobber semantics (they clobber R9).
1179   case ARM::BLr9:
1180   case ARM::BLr9_pred:
1181   case ARM::BLXr9:
1182   case ARM::BLXr9_pred: {
1183     unsigned newOpc;
1184     switch (Opc) {
1185     default: assert(0);
1186     case ARM::BLr9:       newOpc = ARM::BL; break;
1187     case ARM::BLr9_pred:  newOpc = ARM::BL_pred; break;
1188     case ARM::BLXr9:      newOpc = ARM::BLX; break;
1189     case ARM::BLXr9_pred: newOpc = ARM::BLX_pred; break;
1190     }
1191     MCInst TmpInst;
1192     LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1193     TmpInst.setOpcode(newOpc);
1194     OutStreamer.EmitInstruction(TmpInst);
1195     return;
1196   }
1197   case ARM::BXr9_CALL:
1198   case ARM::BX_CALL: {
1199     {
1200       MCInst TmpInst;
1201       TmpInst.setOpcode(ARM::MOVr);
1202       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1203       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1204       // Add predicate operands.
1205       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1206       TmpInst.addOperand(MCOperand::CreateReg(0));
1207       // Add 's' bit operand (always reg0 for this)
1208       TmpInst.addOperand(MCOperand::CreateReg(0));
1209       OutStreamer.EmitInstruction(TmpInst);
1210     }
1211     {
1212       MCInst TmpInst;
1213       TmpInst.setOpcode(ARM::BX);
1214       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1215       OutStreamer.EmitInstruction(TmpInst);
1216     }
1217     return;
1218   }
1219   case ARM::tBXr9_CALL:
1220   case ARM::tBX_CALL: {
1221     {
1222       MCInst TmpInst;
1223       TmpInst.setOpcode(ARM::tMOVr);
1224       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1225       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1226       OutStreamer.EmitInstruction(TmpInst);
1227     }
1228     {
1229       MCInst TmpInst;
1230       TmpInst.setOpcode(ARM::tBX);
1231       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1232       // Add predicate operands.
1233       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1234       TmpInst.addOperand(MCOperand::CreateReg(0));
1235       OutStreamer.EmitInstruction(TmpInst);
1236     }
1237     return;
1238   }
1239   case ARM::BMOVPCRXr9_CALL:
1240   case ARM::BMOVPCRX_CALL: {
1241     {
1242       MCInst TmpInst;
1243       TmpInst.setOpcode(ARM::MOVr);
1244       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1245       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1246       // Add predicate operands.
1247       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1248       TmpInst.addOperand(MCOperand::CreateReg(0));
1249       // Add 's' bit operand (always reg0 for this)
1250       TmpInst.addOperand(MCOperand::CreateReg(0));
1251       OutStreamer.EmitInstruction(TmpInst);
1252     }
1253     {
1254       MCInst TmpInst;
1255       TmpInst.setOpcode(ARM::MOVr);
1256       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1257       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1258       // Add predicate operands.
1259       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1260       TmpInst.addOperand(MCOperand::CreateReg(0));
1261       // Add 's' bit operand (always reg0 for this)
1262       TmpInst.addOperand(MCOperand::CreateReg(0));
1263       OutStreamer.EmitInstruction(TmpInst);
1264     }
1265     return;
1266   }
1267   case ARM::MOVi16_ga_pcrel:
1268   case ARM::t2MOVi16_ga_pcrel: {
1269     MCInst TmpInst;
1270     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1271     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1272
1273     unsigned TF = MI->getOperand(1).getTargetFlags();
1274     bool isPIC = TF == ARMII::MO_LO16_NONLAZY_PIC;
1275     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1276     MCSymbol *GVSym = GetARMGVSymbol(GV);
1277     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1278     if (isPIC) {
1279       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1280                                        getFunctionNumber(),
1281                                        MI->getOperand(2).getImm(), OutContext);
1282       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1283       unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1284       const MCExpr *PCRelExpr =
1285         ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1286                                   MCBinaryExpr::CreateAdd(LabelSymExpr,
1287                                       MCConstantExpr::Create(PCAdj, OutContext),
1288                                           OutContext), OutContext), OutContext);
1289       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1290     } else {
1291       const MCExpr *RefExpr= ARMMCExpr::CreateLower16(GVSymExpr, OutContext);
1292       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1293     }
1294
1295     // Add predicate operands.
1296     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1297     TmpInst.addOperand(MCOperand::CreateReg(0));
1298     // Add 's' bit operand (always reg0 for this)
1299     TmpInst.addOperand(MCOperand::CreateReg(0));
1300     OutStreamer.EmitInstruction(TmpInst);
1301     return;
1302   }
1303   case ARM::MOVTi16_ga_pcrel:
1304   case ARM::t2MOVTi16_ga_pcrel: {
1305     MCInst TmpInst;
1306     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1307                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1308     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1309     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1310
1311     unsigned TF = MI->getOperand(2).getTargetFlags();
1312     bool isPIC = TF == ARMII::MO_HI16_NONLAZY_PIC;
1313     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1314     MCSymbol *GVSym = GetARMGVSymbol(GV);
1315     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1316     if (isPIC) {
1317       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1318                                        getFunctionNumber(),
1319                                        MI->getOperand(3).getImm(), OutContext);
1320       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1321       unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1322       const MCExpr *PCRelExpr =
1323         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1324                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1325                                       MCConstantExpr::Create(PCAdj, OutContext),
1326                                           OutContext), OutContext), OutContext);
1327       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1328     } else {
1329       const MCExpr *RefExpr= ARMMCExpr::CreateUpper16(GVSymExpr, OutContext);
1330       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1331     }
1332     // Add predicate operands.
1333     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1334     TmpInst.addOperand(MCOperand::CreateReg(0));
1335     // Add 's' bit operand (always reg0 for this)
1336     TmpInst.addOperand(MCOperand::CreateReg(0));
1337     OutStreamer.EmitInstruction(TmpInst);
1338     return;
1339   }
1340   case ARM::tPICADD: {
1341     // This is a pseudo op for a label + instruction sequence, which looks like:
1342     // LPC0:
1343     //     add r0, pc
1344     // This adds the address of LPC0 to r0.
1345
1346     // Emit the label.
1347     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1348                           getFunctionNumber(), MI->getOperand(2).getImm(),
1349                           OutContext));
1350
1351     // Form and emit the add.
1352     MCInst AddInst;
1353     AddInst.setOpcode(ARM::tADDhirr);
1354     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1355     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1356     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1357     // Add predicate operands.
1358     AddInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1359     AddInst.addOperand(MCOperand::CreateReg(0));
1360     OutStreamer.EmitInstruction(AddInst);
1361     return;
1362   }
1363   case ARM::PICADD: {
1364     // This is a pseudo op for a label + instruction sequence, which looks like:
1365     // LPC0:
1366     //     add r0, pc, r0
1367     // This adds the address of LPC0 to r0.
1368
1369     // Emit the label.
1370     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1371                           getFunctionNumber(), MI->getOperand(2).getImm(),
1372                           OutContext));
1373
1374     // Form and emit the add.
1375     MCInst AddInst;
1376     AddInst.setOpcode(ARM::ADDrr);
1377     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1378     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1379     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1380     // Add predicate operands.
1381     AddInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1382     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1383     // Add 's' bit operand (always reg0 for this)
1384     AddInst.addOperand(MCOperand::CreateReg(0));
1385     OutStreamer.EmitInstruction(AddInst);
1386     return;
1387   }
1388   case ARM::PICSTR:
1389   case ARM::PICSTRB:
1390   case ARM::PICSTRH:
1391   case ARM::PICLDR:
1392   case ARM::PICLDRB:
1393   case ARM::PICLDRH:
1394   case ARM::PICLDRSB:
1395   case ARM::PICLDRSH: {
1396     // This is a pseudo op for a label + instruction sequence, which looks like:
1397     // LPC0:
1398     //     OP r0, [pc, r0]
1399     // The LCP0 label is referenced by a constant pool entry in order to get
1400     // a PC-relative address at the ldr instruction.
1401
1402     // Emit the label.
1403     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1404                           getFunctionNumber(), MI->getOperand(2).getImm(),
1405                           OutContext));
1406
1407     // Form and emit the load
1408     unsigned Opcode;
1409     switch (MI->getOpcode()) {
1410     default:
1411       llvm_unreachable("Unexpected opcode!");
1412     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1413     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1414     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1415     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1416     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1417     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1418     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1419     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1420     }
1421     MCInst LdStInst;
1422     LdStInst.setOpcode(Opcode);
1423     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1424     LdStInst.addOperand(MCOperand::CreateReg(ARM::PC));
1425     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1426     LdStInst.addOperand(MCOperand::CreateImm(0));
1427     // Add predicate operands.
1428     LdStInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1429     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1430     OutStreamer.EmitInstruction(LdStInst);
1431
1432     return;
1433   }
1434   case ARM::CONSTPOOL_ENTRY: {
1435     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1436     /// in the function.  The first operand is the ID# for this instruction, the
1437     /// second is the index into the MachineConstantPool that this is, the third
1438     /// is the size in bytes of this constant pool entry.
1439     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1440     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1441
1442     EmitAlignment(2);
1443     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1444
1445     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1446     if (MCPE.isMachineConstantPoolEntry())
1447       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1448     else
1449       EmitGlobalConstant(MCPE.Val.ConstVal);
1450
1451     return;
1452   }
1453   case ARM::t2BR_JT: {
1454     // Lower and emit the instruction itself, then the jump table following it.
1455     MCInst TmpInst;
1456     TmpInst.setOpcode(ARM::tMOVgpr2gpr);
1457     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1458     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1459     // Add predicate operands.
1460     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1461     TmpInst.addOperand(MCOperand::CreateReg(0));
1462     OutStreamer.EmitInstruction(TmpInst);
1463     // Output the data for the jump table itself
1464     EmitJump2Table(MI);
1465     return;
1466   }
1467   case ARM::t2TBB_JT: {
1468     // Lower and emit the instruction itself, then the jump table following it.
1469     MCInst TmpInst;
1470
1471     TmpInst.setOpcode(ARM::t2TBB);
1472     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1473     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1474     // Add predicate operands.
1475     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1476     TmpInst.addOperand(MCOperand::CreateReg(0));
1477     OutStreamer.EmitInstruction(TmpInst);
1478     // Output the data for the jump table itself
1479     EmitJump2Table(MI);
1480     // Make sure the next instruction is 2-byte aligned.
1481     EmitAlignment(1);
1482     return;
1483   }
1484   case ARM::t2TBH_JT: {
1485     // Lower and emit the instruction itself, then the jump table following it.
1486     MCInst TmpInst;
1487
1488     TmpInst.setOpcode(ARM::t2TBH);
1489     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1490     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1491     // Add predicate operands.
1492     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1493     TmpInst.addOperand(MCOperand::CreateReg(0));
1494     OutStreamer.EmitInstruction(TmpInst);
1495     // Output the data for the jump table itself
1496     EmitJump2Table(MI);
1497     return;
1498   }
1499   case ARM::tBR_JTr:
1500   case ARM::BR_JTr: {
1501     // Lower and emit the instruction itself, then the jump table following it.
1502     // mov pc, target
1503     MCInst TmpInst;
1504     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1505       ARM::MOVr : ARM::tMOVgpr2gpr;
1506     TmpInst.setOpcode(Opc);
1507     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1508     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1509     // Add predicate operands.
1510     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1511     TmpInst.addOperand(MCOperand::CreateReg(0));
1512     // Add 's' bit operand (always reg0 for this)
1513     if (Opc == ARM::MOVr)
1514       TmpInst.addOperand(MCOperand::CreateReg(0));
1515     OutStreamer.EmitInstruction(TmpInst);
1516
1517     // Make sure the Thumb jump table is 4-byte aligned.
1518     if (Opc == ARM::tMOVgpr2gpr)
1519       EmitAlignment(2);
1520
1521     // Output the data for the jump table itself
1522     EmitJumpTable(MI);
1523     return;
1524   }
1525   case ARM::BR_JTm: {
1526     // Lower and emit the instruction itself, then the jump table following it.
1527     // ldr pc, target
1528     MCInst TmpInst;
1529     if (MI->getOperand(1).getReg() == 0) {
1530       // literal offset
1531       TmpInst.setOpcode(ARM::LDRi12);
1532       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1533       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1534       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1535     } else {
1536       TmpInst.setOpcode(ARM::LDRrs);
1537       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1538       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1539       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1540       TmpInst.addOperand(MCOperand::CreateImm(0));
1541     }
1542     // Add predicate operands.
1543     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1544     TmpInst.addOperand(MCOperand::CreateReg(0));
1545     OutStreamer.EmitInstruction(TmpInst);
1546
1547     // Output the data for the jump table itself
1548     EmitJumpTable(MI);
1549     return;
1550   }
1551   case ARM::BR_JTadd: {
1552     // Lower and emit the instruction itself, then the jump table following it.
1553     // add pc, target, idx
1554     MCInst TmpInst;
1555     TmpInst.setOpcode(ARM::ADDrr);
1556     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1557     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1558     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1559     // Add predicate operands.
1560     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1561     TmpInst.addOperand(MCOperand::CreateReg(0));
1562     // Add 's' bit operand (always reg0 for this)
1563     TmpInst.addOperand(MCOperand::CreateReg(0));
1564     OutStreamer.EmitInstruction(TmpInst);
1565
1566     // Output the data for the jump table itself
1567     EmitJumpTable(MI);
1568     return;
1569   }
1570   case ARM::TRAP: {
1571     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1572     // FIXME: Remove this special case when they do.
1573     if (!Subtarget->isTargetDarwin()) {
1574       //.long 0xe7ffdefe @ trap
1575       uint32_t Val = 0xe7ffdefeUL;
1576       OutStreamer.AddComment("trap");
1577       OutStreamer.EmitIntValue(Val, 4);
1578       return;
1579     }
1580     break;
1581   }
1582   case ARM::tTRAP: {
1583     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1584     // FIXME: Remove this special case when they do.
1585     if (!Subtarget->isTargetDarwin()) {
1586       //.short 57086 @ trap
1587       uint16_t Val = 0xdefe;
1588       OutStreamer.AddComment("trap");
1589       OutStreamer.EmitIntValue(Val, 2);
1590       return;
1591     }
1592     break;
1593   }
1594   case ARM::t2Int_eh_sjlj_setjmp:
1595   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1596   case ARM::tInt_eh_sjlj_setjmp: {
1597     // Two incoming args: GPR:$src, GPR:$val
1598     // mov $val, pc
1599     // adds $val, #7
1600     // str $val, [$src, #4]
1601     // movs r0, #0
1602     // b 1f
1603     // movs r0, #1
1604     // 1:
1605     unsigned SrcReg = MI->getOperand(0).getReg();
1606     unsigned ValReg = MI->getOperand(1).getReg();
1607     MCSymbol *Label = GetARMSJLJEHLabel();
1608     {
1609       MCInst TmpInst;
1610       TmpInst.setOpcode(ARM::tMOVgpr2tgpr);
1611       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1612       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1613       // 's' bit operand
1614       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1615       OutStreamer.AddComment("eh_setjmp begin");
1616       OutStreamer.EmitInstruction(TmpInst);
1617     }
1618     {
1619       MCInst TmpInst;
1620       TmpInst.setOpcode(ARM::tADDi3);
1621       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1622       // 's' bit operand
1623       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1624       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1625       TmpInst.addOperand(MCOperand::CreateImm(7));
1626       // Predicate.
1627       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1628       TmpInst.addOperand(MCOperand::CreateReg(0));
1629       OutStreamer.EmitInstruction(TmpInst);
1630     }
1631     {
1632       MCInst TmpInst;
1633       TmpInst.setOpcode(ARM::tSTRi);
1634       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1635       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1636       // The offset immediate is #4. The operand value is scaled by 4 for the
1637       // tSTR instruction.
1638       TmpInst.addOperand(MCOperand::CreateImm(1));
1639       // Predicate.
1640       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1641       TmpInst.addOperand(MCOperand::CreateReg(0));
1642       OutStreamer.EmitInstruction(TmpInst);
1643     }
1644     {
1645       MCInst TmpInst;
1646       TmpInst.setOpcode(ARM::tMOVi8);
1647       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1648       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1649       TmpInst.addOperand(MCOperand::CreateImm(0));
1650       // Predicate.
1651       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1652       TmpInst.addOperand(MCOperand::CreateReg(0));
1653       OutStreamer.EmitInstruction(TmpInst);
1654     }
1655     {
1656       const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1657       MCInst TmpInst;
1658       TmpInst.setOpcode(ARM::tB);
1659       TmpInst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1660       OutStreamer.EmitInstruction(TmpInst);
1661     }
1662     {
1663       MCInst TmpInst;
1664       TmpInst.setOpcode(ARM::tMOVi8);
1665       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1666       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1667       TmpInst.addOperand(MCOperand::CreateImm(1));
1668       // Predicate.
1669       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1670       TmpInst.addOperand(MCOperand::CreateReg(0));
1671       OutStreamer.AddComment("eh_setjmp end");
1672       OutStreamer.EmitInstruction(TmpInst);
1673     }
1674     OutStreamer.EmitLabel(Label);
1675     return;
1676   }
1677
1678   case ARM::Int_eh_sjlj_setjmp_nofp:
1679   case ARM::Int_eh_sjlj_setjmp: {
1680     // Two incoming args: GPR:$src, GPR:$val
1681     // add $val, pc, #8
1682     // str $val, [$src, #+4]
1683     // mov r0, #0
1684     // add pc, pc, #0
1685     // mov r0, #1
1686     unsigned SrcReg = MI->getOperand(0).getReg();
1687     unsigned ValReg = MI->getOperand(1).getReg();
1688
1689     {
1690       MCInst TmpInst;
1691       TmpInst.setOpcode(ARM::ADDri);
1692       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1693       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1694       TmpInst.addOperand(MCOperand::CreateImm(8));
1695       // Predicate.
1696       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1697       TmpInst.addOperand(MCOperand::CreateReg(0));
1698       // 's' bit operand (always reg0 for this).
1699       TmpInst.addOperand(MCOperand::CreateReg(0));
1700       OutStreamer.AddComment("eh_setjmp begin");
1701       OutStreamer.EmitInstruction(TmpInst);
1702     }
1703     {
1704       MCInst TmpInst;
1705       TmpInst.setOpcode(ARM::STRi12);
1706       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1707       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1708       TmpInst.addOperand(MCOperand::CreateImm(4));
1709       // Predicate.
1710       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1711       TmpInst.addOperand(MCOperand::CreateReg(0));
1712       OutStreamer.EmitInstruction(TmpInst);
1713     }
1714     {
1715       MCInst TmpInst;
1716       TmpInst.setOpcode(ARM::MOVi);
1717       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1718       TmpInst.addOperand(MCOperand::CreateImm(0));
1719       // Predicate.
1720       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1721       TmpInst.addOperand(MCOperand::CreateReg(0));
1722       // 's' bit operand (always reg0 for this).
1723       TmpInst.addOperand(MCOperand::CreateReg(0));
1724       OutStreamer.EmitInstruction(TmpInst);
1725     }
1726     {
1727       MCInst TmpInst;
1728       TmpInst.setOpcode(ARM::ADDri);
1729       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1730       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1731       TmpInst.addOperand(MCOperand::CreateImm(0));
1732       // Predicate.
1733       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1734       TmpInst.addOperand(MCOperand::CreateReg(0));
1735       // 's' bit operand (always reg0 for this).
1736       TmpInst.addOperand(MCOperand::CreateReg(0));
1737       OutStreamer.EmitInstruction(TmpInst);
1738     }
1739     {
1740       MCInst TmpInst;
1741       TmpInst.setOpcode(ARM::MOVi);
1742       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1743       TmpInst.addOperand(MCOperand::CreateImm(1));
1744       // Predicate.
1745       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1746       TmpInst.addOperand(MCOperand::CreateReg(0));
1747       // 's' bit operand (always reg0 for this).
1748       TmpInst.addOperand(MCOperand::CreateReg(0));
1749       OutStreamer.AddComment("eh_setjmp end");
1750       OutStreamer.EmitInstruction(TmpInst);
1751     }
1752     return;
1753   }
1754   case ARM::Int_eh_sjlj_longjmp: {
1755     // ldr sp, [$src, #8]
1756     // ldr $scratch, [$src, #4]
1757     // ldr r7, [$src]
1758     // bx $scratch
1759     unsigned SrcReg = MI->getOperand(0).getReg();
1760     unsigned ScratchReg = MI->getOperand(1).getReg();
1761     {
1762       MCInst TmpInst;
1763       TmpInst.setOpcode(ARM::LDRi12);
1764       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1765       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1766       TmpInst.addOperand(MCOperand::CreateImm(8));
1767       // Predicate.
1768       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1769       TmpInst.addOperand(MCOperand::CreateReg(0));
1770       OutStreamer.EmitInstruction(TmpInst);
1771     }
1772     {
1773       MCInst TmpInst;
1774       TmpInst.setOpcode(ARM::LDRi12);
1775       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1776       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1777       TmpInst.addOperand(MCOperand::CreateImm(4));
1778       // Predicate.
1779       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1780       TmpInst.addOperand(MCOperand::CreateReg(0));
1781       OutStreamer.EmitInstruction(TmpInst);
1782     }
1783     {
1784       MCInst TmpInst;
1785       TmpInst.setOpcode(ARM::LDRi12);
1786       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1787       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1788       TmpInst.addOperand(MCOperand::CreateImm(0));
1789       // Predicate.
1790       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1791       TmpInst.addOperand(MCOperand::CreateReg(0));
1792       OutStreamer.EmitInstruction(TmpInst);
1793     }
1794     {
1795       MCInst TmpInst;
1796       TmpInst.setOpcode(ARM::BX);
1797       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1798       // Predicate.
1799       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1800       TmpInst.addOperand(MCOperand::CreateReg(0));
1801       OutStreamer.EmitInstruction(TmpInst);
1802     }
1803     return;
1804   }
1805   case ARM::tInt_eh_sjlj_longjmp: {
1806     // ldr $scratch, [$src, #8]
1807     // mov sp, $scratch
1808     // ldr $scratch, [$src, #4]
1809     // ldr r7, [$src]
1810     // bx $scratch
1811     unsigned SrcReg = MI->getOperand(0).getReg();
1812     unsigned ScratchReg = MI->getOperand(1).getReg();
1813     {
1814       MCInst TmpInst;
1815       TmpInst.setOpcode(ARM::tLDRi);
1816       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1817       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1818       // The offset immediate is #8. The operand value is scaled by 4 for the
1819       // tLDR instruction.
1820       TmpInst.addOperand(MCOperand::CreateImm(2));
1821       // Predicate.
1822       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1823       TmpInst.addOperand(MCOperand::CreateReg(0));
1824       OutStreamer.EmitInstruction(TmpInst);
1825     }
1826     {
1827       MCInst TmpInst;
1828       TmpInst.setOpcode(ARM::tMOVtgpr2gpr);
1829       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1830       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1831       // Predicate.
1832       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1833       TmpInst.addOperand(MCOperand::CreateReg(0));
1834       OutStreamer.EmitInstruction(TmpInst);
1835     }
1836     {
1837       MCInst TmpInst;
1838       TmpInst.setOpcode(ARM::tLDRi);
1839       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1840       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1841       TmpInst.addOperand(MCOperand::CreateImm(1));
1842       // Predicate.
1843       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1844       TmpInst.addOperand(MCOperand::CreateReg(0));
1845       OutStreamer.EmitInstruction(TmpInst);
1846     }
1847     {
1848       MCInst TmpInst;
1849       TmpInst.setOpcode(ARM::tLDRr);
1850       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1851       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1852       TmpInst.addOperand(MCOperand::CreateReg(0));
1853       // Predicate.
1854       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1855       TmpInst.addOperand(MCOperand::CreateReg(0));
1856       OutStreamer.EmitInstruction(TmpInst);
1857     }
1858     {
1859       MCInst TmpInst;
1860       TmpInst.setOpcode(ARM::tBX);
1861       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1862       // Predicate.
1863       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1864       TmpInst.addOperand(MCOperand::CreateReg(0));
1865       OutStreamer.EmitInstruction(TmpInst);
1866     }
1867     return;
1868   }
1869   // Tail jump branches are really just branch instructions with additional
1870   // code-gen attributes. Convert them to the canonical form here.
1871   case ARM::TAILJMPd:
1872   case ARM::TAILJMPdND: {
1873     MCInst TmpInst, TmpInst2;
1874     // Lower the instruction as-is to get the operands properly converted.
1875     LowerARMMachineInstrToMCInst(MI, TmpInst2, *this);
1876     TmpInst.setOpcode(ARM::Bcc);
1877     TmpInst.addOperand(TmpInst2.getOperand(0));
1878     // Add predicate operands.
1879     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1880     TmpInst.addOperand(MCOperand::CreateReg(0));
1881     OutStreamer.AddComment("TAILCALL");
1882     OutStreamer.EmitInstruction(TmpInst);
1883     return;
1884   }
1885   case ARM::tTAILJMPd:
1886   case ARM::tTAILJMPdND: {
1887     MCInst TmpInst, TmpInst2;
1888     LowerARMMachineInstrToMCInst(MI, TmpInst2, *this);
1889     // The Darwin toolchain doesn't support tail call relocations of 16-bit
1890     // branches.
1891     TmpInst.setOpcode(Opc == ARM::tTAILJMPd ? ARM::t2B : ARM::tB);
1892     TmpInst.addOperand(TmpInst2.getOperand(0));
1893     OutStreamer.AddComment("TAILCALL");
1894     OutStreamer.EmitInstruction(TmpInst);
1895     return;
1896   }
1897   case ARM::TAILJMPrND:
1898   case ARM::tTAILJMPrND:
1899   case ARM::TAILJMPr:
1900   case ARM::tTAILJMPr: {
1901     unsigned newOpc = (Opc == ARM::TAILJMPr || Opc == ARM::TAILJMPrND)
1902       ? ARM::BX : ARM::tBX;
1903     MCInst TmpInst;
1904     TmpInst.setOpcode(newOpc);
1905     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1906     // Predicate.
1907     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1908     TmpInst.addOperand(MCOperand::CreateReg(0));
1909     OutStreamer.AddComment("TAILCALL");
1910     OutStreamer.EmitInstruction(TmpInst);
1911     return;
1912   }
1913
1914   // These are the pseudos created to comply with stricter operand restrictions
1915   // on ARMv5. Lower them now to "normal" instructions, since all the
1916   // restrictions are already satisfied.
1917   case ARM::MULv5:
1918     EmitPatchedInstruction(MI, ARM::MUL);
1919     return;
1920   case ARM::MLAv5:
1921     EmitPatchedInstruction(MI, ARM::MLA);
1922     return;
1923   case ARM::SMULLv5:
1924     EmitPatchedInstruction(MI, ARM::SMULL);
1925     return;
1926   case ARM::UMULLv5:
1927     EmitPatchedInstruction(MI, ARM::UMULL);
1928     return;
1929   case ARM::SMLALv5:
1930     EmitPatchedInstruction(MI, ARM::SMLAL);
1931     return;
1932   case ARM::UMLALv5:
1933     EmitPatchedInstruction(MI, ARM::UMLAL);
1934     return;
1935   case ARM::UMAALv5:
1936     EmitPatchedInstruction(MI, ARM::UMAAL);
1937     return;
1938   }
1939
1940   MCInst TmpInst;
1941   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1942
1943   // Emit unwinding stuff for frame-related instructions
1944   if (EnableARMEHABI && MI->getFlag(MachineInstr::FrameSetup))
1945     EmitUnwindingInstruction(MI);
1946
1947   OutStreamer.EmitInstruction(TmpInst);
1948 }
1949
1950 //===----------------------------------------------------------------------===//
1951 // Target Registry Stuff
1952 //===----------------------------------------------------------------------===//
1953
1954 static MCInstPrinter *createARMMCInstPrinter(const Target &T,
1955                                              TargetMachine &TM,
1956                                              unsigned SyntaxVariant,
1957                                              const MCAsmInfo &MAI) {
1958   if (SyntaxVariant == 0)
1959     return new ARMInstPrinter(TM, MAI);
1960   return 0;
1961 }
1962
1963 // Force static initialization.
1964 extern "C" void LLVMInitializeARMAsmPrinter() {
1965   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMTarget);
1966   RegisterAsmPrinter<ARMAsmPrinter> Y(TheThumbTarget);
1967
1968   TargetRegistry::RegisterMCInstPrinter(TheARMTarget, createARMMCInstPrinter);
1969   TargetRegistry::RegisterMCInstPrinter(TheThumbTarget, createARMMCInstPrinter);
1970 }
1971