lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMHazardRecognizer.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "MCTargetDesc/ARMAddressingModes.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/LiveVariables.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  27 #include "llvm/CodeGen/MachineMemOperand.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/SelectionDAGNodes.h"
  30 #include "llvm/IR/Constants.h"
  31 #include "llvm/IR/Function.h"
  32 #include "llvm/IR/GlobalValue.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Support/BranchProbability.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38
  39 #define GET_INSTRINFO_CTOR
  40 #include "ARMGenInstrInfo.inc"
  41
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  46                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  47
  48 static cl::opt<bool>
  49 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  50            cl::desc("Widen ARM vmovs to vmovd when possible"));
  51
  52 static cl::opt<unsigned>
  53 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  54      cl::Hidden, cl::init(12),
  55      cl::desc("Clearance before partial register updates"));
  56
  57 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  58 struct ARM_MLxEntry {
  59   uint16_t MLxOpc;     // MLA / MLS opcode
  60   uint16_t MulOpc;     // Expanded multiplication opcode
  61   uint16_t AddSubOpc;  // Expanded add / sub opcode
  62   bool NegAcc;         // True if the acc is negated before the add / sub.
  63   bool HasLane;        // True if instruction has an extra "lane" operand.
  64 };
  65
  66 static const ARM_MLxEntry ARM_MLxTable[] = {
  67   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  68   // fp scalar ops
  69   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  70   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  71   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  72   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  73   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  74   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  75   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  76   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  77
  78   // fp SIMD ops
  79   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  80   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  81   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  82   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  83   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  84   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  85   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  86   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  87 };
  88
  89 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  90   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  91     Subtarget(STI) {
  92   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  93     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  94       assert(false && "Duplicated entries?");
  95     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  96     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  97   }
  98 }
  99
 100 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 101 // currently defaults to no prepass hazard recognizer.
 102 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 103 CreateTargetHazardRecognizer(const TargetMachine *TM,
 104                              const ScheduleDAG *DAG) const {
 105   if (usePreRAHazardRecognizer()) {
 106     const InstrItineraryData *II = TM->getInstrItineraryData();
 107     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 108   }
 109   return TargetInstrInfo::CreateTargetHazardRecognizer(TM, DAG);
 110 }
 111
 112 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 113 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 114                                    const ScheduleDAG *DAG) const {
 115   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 116     return (ScheduleHazardRecognizer *)new ARMHazardRecognizer(II, DAG);
 117   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 118 }
 119
 120 MachineInstr *
 121 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 122                                         MachineBasicBlock::iterator &MBBI,
 123                                         LiveVariables *LV) const {
 124   // FIXME: Thumb2 support.
 125
 126   if (!EnableARM3Addr)
 127     return NULL;
 128
 129   MachineInstr *MI = MBBI;
 130   MachineFunction &MF = *MI->getParent()->getParent();
 131   uint64_t TSFlags = MI->getDesc().TSFlags;
 132   bool isPre = false;
 133   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 134   default: return NULL;
 135   case ARMII::IndexModePre:
 136     isPre = true;
 137     break;
 138   case ARMII::IndexModePost:
 139     break;
 140   }
 141
 142   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 143   // operation.
 144   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 145   if (MemOpc == 0)
 146     return NULL;
 147
 148   MachineInstr *UpdateMI = NULL;
 149   MachineInstr *MemMI = NULL;
 150   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 151   const MCInstrDesc &MCID = MI->getDesc();
 152   unsigned NumOps = MCID.getNumOperands();
 153   bool isLoad = !MI->mayStore();
 154   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 155   const MachineOperand &Base = MI->getOperand(2);
 156   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 157   unsigned WBReg = WB.getReg();
 158   unsigned BaseReg = Base.getReg();
 159   unsigned OffReg = Offset.getReg();
 160   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 161   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 162   switch (AddrMode) {
 163   default: llvm_unreachable("Unknown indexed op!");
 164   case ARMII::AddrMode2: {
 165     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 166     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 167     if (OffReg == 0) {
 168       if (ARM_AM::getSOImmVal(Amt) == -1)
 169         // Can't encode it in a so_imm operand. This transformation will
 170         // add more than 1 instruction. Abandon!
 171         return NULL;
 172       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 173                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 174         .addReg(BaseReg).addImm(Amt)
 175         .addImm(Pred).addReg(0).addReg(0);
 176     } else if (Amt != 0) {
 177       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 178       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 179       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 180                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 181         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 182         .addImm(Pred).addReg(0).addReg(0);
 183     } else
 184       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 185                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 186         .addReg(BaseReg).addReg(OffReg)
 187         .addImm(Pred).addReg(0).addReg(0);
 188     break;
 189   }
 190   case ARMII::AddrMode3 : {
 191     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 192     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 193     if (OffReg == 0)
 194       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 195       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 196                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 197         .addReg(BaseReg).addImm(Amt)
 198         .addImm(Pred).addReg(0).addReg(0);
 199     else
 200       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 201                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 202         .addReg(BaseReg).addReg(OffReg)
 203         .addImm(Pred).addReg(0).addReg(0);
 204     break;
 205   }
 206   }
 207
 208   std::vector<MachineInstr*> NewMIs;
 209   if (isPre) {
 210     if (isLoad)
 211       MemMI = BuildMI(MF, MI->getDebugLoc(),
 212                       get(MemOpc), MI->getOperand(0).getReg())
 213         .addReg(WBReg).addImm(0).addImm(Pred);
 214     else
 215       MemMI = BuildMI(MF, MI->getDebugLoc(),
 216                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 217         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 218     NewMIs.push_back(MemMI);
 219     NewMIs.push_back(UpdateMI);
 220   } else {
 221     if (isLoad)
 222       MemMI = BuildMI(MF, MI->getDebugLoc(),
 223                       get(MemOpc), MI->getOperand(0).getReg())
 224         .addReg(BaseReg).addImm(0).addImm(Pred);
 225     else
 226       MemMI = BuildMI(MF, MI->getDebugLoc(),
 227                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 228         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 229     if (WB.isDead())
 230       UpdateMI->getOperand(0).setIsDead();
 231     NewMIs.push_back(UpdateMI);
 232     NewMIs.push_back(MemMI);
 233   }
 234
 235   // Transfer LiveVariables states, kill / dead info.
 236   if (LV) {
 237     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 238       MachineOperand &MO = MI->getOperand(i);
 239       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 240         unsigned Reg = MO.getReg();
 241
 242         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 243         if (MO.isDef()) {
 244           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 245           if (MO.isDead())
 246             LV->addVirtualRegisterDead(Reg, NewMI);
 247         }
 248         if (MO.isUse() && MO.isKill()) {
 249           for (unsigned j = 0; j < 2; ++j) {
 250             // Look at the two new MI's in reverse order.
 251             MachineInstr *NewMI = NewMIs[j];
 252             if (!NewMI->readsRegister(Reg))
 253               continue;
 254             LV->addVirtualRegisterKilled(Reg, NewMI);
 255             if (VI.removeKill(MI))
 256               VI.Kills.push_back(NewMI);
 257             break;
 258           }
 259         }
 260       }
 261     }
 262   }
 263
 264   MFI->insert(MBBI, NewMIs[1]);
 265   MFI->insert(MBBI, NewMIs[0]);
 266   return NewMIs[0];
 267 }
 268
 269 // Branch analysis.
 270 bool
 271 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 272                                 MachineBasicBlock *&FBB,
 273                                 SmallVectorImpl<MachineOperand> &Cond,
 274                                 bool AllowModify) const {
 275   TBB = 0;
 276   FBB = 0;
 277
 278   MachineBasicBlock::iterator I = MBB.end();
 279   if (I == MBB.begin())
 280     return false; // Empty blocks are easy.
 281   --I;
 282
 283   // Walk backwards from the end of the basic block until the branch is
 284   // analyzed or we give up.
 285   while (isPredicated(I) || I->isTerminator()) {
 286
 287     // Flag to be raised on unanalyzeable instructions. This is useful in cases
 288     // where we want to clean up on the end of the basic block before we bail
 289     // out.
 290     bool CantAnalyze = false;
 291
 292     // Skip over DEBUG values and predicated nonterminators.
 293     while (I->isDebugValue() || !I->isTerminator()) {
 294       if (I == MBB.begin())
 295         return false;
 296       --I;
 297     }
 298
 299     if (isIndirectBranchOpcode(I->getOpcode()) ||
 300         isJumpTableBranchOpcode(I->getOpcode())) {
 301       // Indirect branches and jump tables can't be analyzed, but we still want
 302       // to clean up any instructions at the tail of the basic block.
 303       CantAnalyze = true;
 304     } else if (isUncondBranchOpcode(I->getOpcode())) {
 305       TBB = I->getOperand(0).getMBB();
 306     } else if (isCondBranchOpcode(I->getOpcode())) {
 307       // Bail out if we encounter multiple conditional branches.
 308       if (!Cond.empty())
 309         return true;
 310
 311       assert(!FBB && "FBB should have been null.");
 312       FBB = TBB;
 313       TBB = I->getOperand(0).getMBB();
 314       Cond.push_back(I->getOperand(1));
 315       Cond.push_back(I->getOperand(2));
 316     } else if (I->isReturn()) {
 317       // Returns can't be analyzed, but we should run cleanup.
 318       CantAnalyze = !isPredicated(I);
 319     } else {
 320       // We encountered other unrecognized terminator. Bail out immediately.
 321       return true;
 322     }
 323
 324     // Cleanup code - to be run for unpredicated unconditional branches and
 325     //                returns.
 326     if (!isPredicated(I) &&
 327           (isUncondBranchOpcode(I->getOpcode()) ||
 328            isIndirectBranchOpcode(I->getOpcode()) ||
 329            isJumpTableBranchOpcode(I->getOpcode()) ||
 330            I->isReturn())) {
 331       // Forget any previous condition branch information - it no longer applies.
 332       Cond.clear();
 333       FBB = 0;
 334
 335       // If we can modify the function, delete everything below this
 336       // unconditional branch.
 337       if (AllowModify) {
 338         MachineBasicBlock::iterator DI = llvm::next(I);
 339         while (DI != MBB.end()) {
 340           MachineInstr *InstToDelete = DI;
 341           ++DI;
 342           InstToDelete->eraseFromParent();
 343         }
 344       }
 345     }
 346
 347     if (CantAnalyze)
 348       return true;
 349
 350     if (I == MBB.begin())
 351       return false;
 352
 353     --I;
 354   }
 355
 356   // We made it past the terminators without bailing out - we must have
 357   // analyzed this branch successfully.
 358   return false;
 359 }
 360
 361
 362 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 363   MachineBasicBlock::iterator I = MBB.end();
 364   if (I == MBB.begin()) return 0;
 365   --I;
 366   while (I->isDebugValue()) {
 367     if (I == MBB.begin())
 368       return 0;
 369     --I;
 370   }
 371   if (!isUncondBranchOpcode(I->getOpcode()) &&
 372       !isCondBranchOpcode(I->getOpcode()))
 373     return 0;
 374
 375   // Remove the branch.
 376   I->eraseFromParent();
 377
 378   I = MBB.end();
 379
 380   if (I == MBB.begin()) return 1;
 381   --I;
 382   if (!isCondBranchOpcode(I->getOpcode()))
 383     return 1;
 384
 385   // Remove the branch.
 386   I->eraseFromParent();
 387   return 2;
 388 }
 389
 390 unsigned
 391 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 392                                MachineBasicBlock *FBB,
 393                                const SmallVectorImpl<MachineOperand> &Cond,
 394                                DebugLoc DL) const {
 395   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 396   int BOpc   = !AFI->isThumbFunction()
 397     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 398   int BccOpc = !AFI->isThumbFunction()
 399     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 400   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 401
 402   // Shouldn't be a fall through.
 403   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 404   assert((Cond.size() == 2 || Cond.size() == 0) &&
 405          "ARM branch conditions have two components!");
 406
 407   if (FBB == 0) {
 408     if (Cond.empty()) { // Unconditional branch?
 409       if (isThumb)
 410         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 411       else
 412         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 413     } else
 414       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 415         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 416     return 1;
 417   }
 418
 419   // Two-way conditional branch.
 420   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 421     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 422   if (isThumb)
 423     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 424   else
 425     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 426   return 2;
 427 }
 428
 429 bool ARMBaseInstrInfo::
 430 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 431   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 432   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 433   return false;
 434 }
 435
 436 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 437   if (MI->isBundle()) {
 438     MachineBasicBlock::const_instr_iterator I = MI;
 439     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 440     while (++I != E && I->isInsideBundle()) {
 441       int PIdx = I->findFirstPredOperandIdx();
 442       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 443         return true;
 444     }
 445     return false;
 446   }
 447
 448   int PIdx = MI->findFirstPredOperandIdx();
 449   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 450 }
 451
 452 bool ARMBaseInstrInfo::
 453 PredicateInstruction(MachineInstr *MI,
 454                      const SmallVectorImpl<MachineOperand> &Pred) const {
 455   unsigned Opc = MI->getOpcode();
 456   if (isUncondBranchOpcode(Opc)) {
 457     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 458     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 459       .addImm(Pred[0].getImm())
 460       .addReg(Pred[1].getReg());
 461     return true;
 462   }
 463
 464   int PIdx = MI->findFirstPredOperandIdx();
 465   if (PIdx != -1) {
 466     MachineOperand &PMO = MI->getOperand(PIdx);
 467     PMO.setImm(Pred[0].getImm());
 468     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 469     return true;
 470   }
 471   return false;
 472 }
 473
 474 bool ARMBaseInstrInfo::
 475 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 476                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 477   if (Pred1.size() > 2 || Pred2.size() > 2)
 478     return false;
 479
 480   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 481   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 482   if (CC1 == CC2)
 483     return true;
 484
 485   switch (CC1) {
 486   default:
 487     return false;
 488   case ARMCC::AL:
 489     return true;
 490   case ARMCC::HS:
 491     return CC2 == ARMCC::HI;
 492   case ARMCC::LS:
 493     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 494   case ARMCC::GE:
 495     return CC2 == ARMCC::GT;
 496   case ARMCC::LE:
 497     return CC2 == ARMCC::LT;
 498   }
 499 }
 500
 501 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 502                                     std::vector<MachineOperand> &Pred) const {
 503   bool Found = false;
 504   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 505     const MachineOperand &MO = MI->getOperand(i);
 506     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 507         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 508       Pred.push_back(MO);
 509       Found = true;
 510     }
 511   }
 512
 513   return Found;
 514 }
 515
 516 /// isPredicable - Return true if the specified instruction can be predicated.
 517 /// By default, this returns true for every instruction with a
 518 /// PredicateOperand.
 519 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 520   if (!MI->isPredicable())
 521     return false;
 522
 523   if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 524     ARMFunctionInfo *AFI =
 525       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 526     return AFI->isThumb2Function();
 527   }
 528   return true;
 529 }
 530
 531 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 532 LLVM_ATTRIBUTE_NOINLINE
 533 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 534                                 unsigned JTI);
 535 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 536                                 unsigned JTI) {
 537   assert(JTI < JT.size());
 538   return JT[JTI].MBBs.size();
 539 }
 540
 541 /// GetInstSize - Return the size of the specified MachineInstr.
 542 ///
 543 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 544   const MachineBasicBlock &MBB = *MI->getParent();
 545   const MachineFunction *MF = MBB.getParent();
 546   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 547
 548   const MCInstrDesc &MCID = MI->getDesc();
 549   if (MCID.getSize())
 550     return MCID.getSize();
 551
 552   // If this machine instr is an inline asm, measure it.
 553   if (MI->getOpcode() == ARM::INLINEASM)
 554     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 555   if (MI->isLabel())
 556     return 0;
 557   unsigned Opc = MI->getOpcode();
 558   switch (Opc) {
 559   case TargetOpcode::IMPLICIT_DEF:
 560   case TargetOpcode::KILL:
 561   case TargetOpcode::PROLOG_LABEL:
 562   case TargetOpcode::EH_LABEL:
 563   case TargetOpcode::DBG_VALUE:
 564     return 0;
 565   case TargetOpcode::BUNDLE:
 566     return getInstBundleLength(MI);
 567   case ARM::MOVi16_ga_pcrel:
 568   case ARM::MOVTi16_ga_pcrel:
 569   case ARM::t2MOVi16_ga_pcrel:
 570   case ARM::t2MOVTi16_ga_pcrel:
 571     return 4;
 572   case ARM::MOVi32imm:
 573   case ARM::t2MOVi32imm:
 574     return 8;
 575   case ARM::CONSTPOOL_ENTRY:
 576     // If this machine instr is a constant pool entry, its size is recorded as
 577     // operand #2.
 578     return MI->getOperand(2).getImm();
 579   case ARM::Int_eh_sjlj_longjmp:
 580     return 16;
 581   case ARM::tInt_eh_sjlj_longjmp:
 582     return 10;
 583   case ARM::Int_eh_sjlj_setjmp:
 584   case ARM::Int_eh_sjlj_setjmp_nofp:
 585     return 20;
 586   case ARM::tInt_eh_sjlj_setjmp:
 587   case ARM::t2Int_eh_sjlj_setjmp:
 588   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 589     return 12;
 590   case ARM::BR_JTr:
 591   case ARM::BR_JTm:
 592   case ARM::BR_JTadd:
 593   case ARM::tBR_JTr:
 594   case ARM::t2BR_JT:
 595   case ARM::t2TBB_JT:
 596   case ARM::t2TBH_JT: {
 597     // These are jumptable branches, i.e. a branch followed by an inlined
 598     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 599     // entry is one byte; TBH two byte each.
 600     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 601       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 602     unsigned NumOps = MCID.getNumOperands();
 603     MachineOperand JTOP =
 604       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 605     unsigned JTI = JTOP.getIndex();
 606     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 607     assert(MJTI != 0);
 608     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 609     assert(JTI < JT.size());
 610     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 611     // 4 aligned. The assembler / linker may add 2 byte padding just before
 612     // the JT entries.  The size does not include this padding; the
 613     // constant islands pass does separate bookkeeping for it.
 614     // FIXME: If we know the size of the function is less than (1 << 16) *2
 615     // bytes, we can use 16-bit entries instead. Then there won't be an
 616     // alignment issue.
 617     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 618     unsigned NumEntries = getNumJTEntries(JT, JTI);
 619     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 620       // Make sure the instruction that follows TBB is 2-byte aligned.
 621       // FIXME: Constant island pass should insert an "ALIGN" instruction
 622       // instead.
 623       ++NumEntries;
 624     return NumEntries * EntrySize + InstSize;
 625   }
 626   default:
 627     // Otherwise, pseudo-instruction sizes are zero.
 628     return 0;
 629   }
 630 }
 631
 632 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 633   unsigned Size = 0;
 634   MachineBasicBlock::const_instr_iterator I = MI;
 635   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 636   while (++I != E && I->isInsideBundle()) {
 637     assert(!I->isBundle() && "No nested bundle!");
 638     Size += GetInstSizeInBytes(&*I);
 639   }
 640   return Size;
 641 }
 642
 643 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 644                                    MachineBasicBlock::iterator I, DebugLoc DL,
 645                                    unsigned DestReg, unsigned SrcReg,
 646                                    bool KillSrc) const {
 647   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 648   bool GPRSrc  = ARM::GPRRegClass.contains(SrcReg);
 649
 650   if (GPRDest && GPRSrc) {
 651     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 652                                   .addReg(SrcReg, getKillRegState(KillSrc))));
 653     return;
 654   }
 655
 656   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 657   bool SPRSrc  = ARM::SPRRegClass.contains(SrcReg);
 658
 659   unsigned Opc = 0;
 660   if (SPRDest && SPRSrc)
 661     Opc = ARM::VMOVS;
 662   else if (GPRDest && SPRSrc)
 663     Opc = ARM::VMOVRS;
 664   else if (SPRDest && GPRSrc)
 665     Opc = ARM::VMOVSR;
 666   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 667     Opc = ARM::VMOVD;
 668   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 669     Opc = ARM::VORRq;
 670
 671   if (Opc) {
 672     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 673     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 674     if (Opc == ARM::VORRq)
 675       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 676     AddDefaultPred(MIB);
 677     return;
 678   }
 679
 680   // Handle register classes that require multiple instructions.
 681   unsigned BeginIdx = 0;
 682   unsigned SubRegs = 0;
 683   int Spacing = 1;
 684
 685   // Use VORRq when possible.
 686   if (ARM::QQPRRegClass.contains(DestReg, SrcReg))
 687     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 2;
 688   else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg))
 689     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 4;
 690   // Fall back to VMOVD.
 691   else if (ARM::DPairRegClass.contains(DestReg, SrcReg))
 692     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2;
 693   else if (ARM::DTripleRegClass.contains(DestReg, SrcReg))
 694     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3;
 695   else if (ARM::DQuadRegClass.contains(DestReg, SrcReg))
 696     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4;
 697   else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg))
 698     Opc = ARM::MOVr, BeginIdx = ARM::gsub_0, SubRegs = 2;
 699
 700   else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg))
 701     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2, Spacing = 2;
 702   else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg))
 703     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3, Spacing = 2;
 704   else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg))
 705     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4, Spacing = 2;
 706
 707   assert(Opc && "Impossible reg-to-reg copy");
 708
 709   const TargetRegisterInfo *TRI = &getRegisterInfo();
 710   MachineInstrBuilder Mov;
 711
 712   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 713   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 714     BeginIdx = BeginIdx + ((SubRegs-1)*Spacing);
 715     Spacing = -Spacing;
 716   }
 717 #ifndef NDEBUG
 718   SmallSet<unsigned, 4> DstRegs;
 719 #endif
 720   for (unsigned i = 0; i != SubRegs; ++i) {
 721     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i*Spacing);
 722     unsigned Src = TRI->getSubReg(SrcReg,  BeginIdx + i*Spacing);
 723     assert(Dst && Src && "Bad sub-register");
 724 #ifndef NDEBUG
 725     assert(!DstRegs.count(Src) && "destructive vector copy");
 726     DstRegs.insert(Dst);
 727 #endif
 728     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst)
 729       .addReg(Src);
 730     // VORR takes two source operands.
 731     if (Opc == ARM::VORRq)
 732       Mov.addReg(Src);
 733     Mov = AddDefaultPred(Mov);
 734     // MOVr can set CC.
 735     if (Opc == ARM::MOVr)
 736       Mov = AddDefaultCC(Mov);
 737   }
 738   // Add implicit super-register defs and kills to the last instruction.
 739   Mov->addRegisterDefined(DestReg, TRI);
 740   if (KillSrc)
 741     Mov->addRegisterKilled(SrcReg, TRI);
 742 }
 743
 744 const MachineInstrBuilder &
 745 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 746                           unsigned SubIdx, unsigned State,
 747                           const TargetRegisterInfo *TRI) const {
 748   if (!SubIdx)
 749     return MIB.addReg(Reg, State);
 750
 751   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 752     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 753   return MIB.addReg(Reg, State, SubIdx);
 754 }
 755
 756 void ARMBaseInstrInfo::
 757 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 758                     unsigned SrcReg, bool isKill, int FI,
 759                     const TargetRegisterClass *RC,
 760                     const TargetRegisterInfo *TRI) const {
 761   DebugLoc DL;
 762   if (I != MBB.end()) DL = I->getDebugLoc();
 763   MachineFunction &MF = *MBB.getParent();
 764   MachineFrameInfo &MFI = *MF.getFrameInfo();
 765   unsigned Align = MFI.getObjectAlignment(FI);
 766
 767   MachineMemOperand *MMO =
 768     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 769                             MachineMemOperand::MOStore,
 770                             MFI.getObjectSize(FI),
 771                             Align);
 772
 773   switch (RC->getSize()) {
 774     case 4:
 775       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 776         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 777                    .addReg(SrcReg, getKillRegState(isKill))
 778                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 779       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 780         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 781                    .addReg(SrcReg, getKillRegState(isKill))
 782                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 783       } else
 784         llvm_unreachable("Unknown reg class!");
 785       break;
 786     case 8:
 787       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 788         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 789                    .addReg(SrcReg, getKillRegState(isKill))
 790                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 791       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 792         if (Subtarget.hasV5TEOps()) {
 793           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 794           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 795           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 796           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 797
 798           AddDefaultPred(MIB);
 799         } else {
 800           // Fallback to STM instruction, which has existed since the dawn of
 801           // time.
 802           MachineInstrBuilder MIB =
 803             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 804                              .addFrameIndex(FI).addMemOperand(MMO));
 805           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 806           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 807         }
 808       } else
 809         llvm_unreachable("Unknown reg class!");
 810       break;
 811     case 16:
 812       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 813         // Use aligned spills if the stack can be realigned.
 814         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 815           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 816                      .addFrameIndex(FI).addImm(16)
 817                      .addReg(SrcReg, getKillRegState(isKill))
 818                      .addMemOperand(MMO));
 819         } else {
 820           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 821                      .addReg(SrcReg, getKillRegState(isKill))
 822                      .addFrameIndex(FI)
 823                      .addMemOperand(MMO));
 824         }
 825       } else
 826         llvm_unreachable("Unknown reg class!");
 827       break;
 828     case 24:
 829       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 830         // Use aligned spills if the stack can be realigned.
 831         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 832           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 833                      .addFrameIndex(FI).addImm(16)
 834                      .addReg(SrcReg, getKillRegState(isKill))
 835                      .addMemOperand(MMO));
 836         } else {
 837           MachineInstrBuilder MIB =
 838           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 839                        .addFrameIndex(FI))
 840                        .addMemOperand(MMO);
 841           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 842           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 843           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 844         }
 845       } else
 846         llvm_unreachable("Unknown reg class!");
 847       break;
 848     case 32:
 849       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 850         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 851           // FIXME: It's possible to only store part of the QQ register if the
 852           // spilled def has a sub-register index.
 853           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 854                      .addFrameIndex(FI).addImm(16)
 855                      .addReg(SrcReg, getKillRegState(isKill))
 856                      .addMemOperand(MMO));
 857         } else {
 858           MachineInstrBuilder MIB =
 859           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 860                        .addFrameIndex(FI))
 861                        .addMemOperand(MMO);
 862           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 863           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 864           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 865                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 866         }
 867       } else
 868         llvm_unreachable("Unknown reg class!");
 869       break;
 870     case 64:
 871       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 872         MachineInstrBuilder MIB =
 873           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 874                          .addFrameIndex(FI))
 875                          .addMemOperand(MMO);
 876         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 877         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 878         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 879         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 880         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 881         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 882         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 883               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 884       } else
 885         llvm_unreachable("Unknown reg class!");
 886       break;
 887     default:
 888       llvm_unreachable("Unknown reg class!");
 889   }
 890 }
 891
 892 unsigned
 893 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 894                                      int &FrameIndex) const {
 895   switch (MI->getOpcode()) {
 896   default: break;
 897   case ARM::STRrs:
 898   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 899     if (MI->getOperand(1).isFI() &&
 900         MI->getOperand(2).isReg() &&
 901         MI->getOperand(3).isImm() &&
 902         MI->getOperand(2).getReg() == 0 &&
 903         MI->getOperand(3).getImm() == 0) {
 904       FrameIndex = MI->getOperand(1).getIndex();
 905       return MI->getOperand(0).getReg();
 906     }
 907     break;
 908   case ARM::STRi12:
 909   case ARM::t2STRi12:
 910   case ARM::tSTRspi:
 911   case ARM::VSTRD:
 912   case ARM::VSTRS:
 913     if (MI->getOperand(1).isFI() &&
 914         MI->getOperand(2).isImm() &&
 915         MI->getOperand(2).getImm() == 0) {
 916       FrameIndex = MI->getOperand(1).getIndex();
 917       return MI->getOperand(0).getReg();
 918     }
 919     break;
 920   case ARM::VST1q64:
 921   case ARM::VST1d64TPseudo:
 922   case ARM::VST1d64QPseudo:
 923     if (MI->getOperand(0).isFI() &&
 924         MI->getOperand(2).getSubReg() == 0) {
 925       FrameIndex = MI->getOperand(0).getIndex();
 926       return MI->getOperand(2).getReg();
 927     }
 928     break;
 929   case ARM::VSTMQIA:
 930     if (MI->getOperand(1).isFI() &&
 931         MI->getOperand(0).getSubReg() == 0) {
 932       FrameIndex = MI->getOperand(1).getIndex();
 933       return MI->getOperand(0).getReg();
 934     }
 935     break;
 936   }
 937
 938   return 0;
 939 }
 940
 941 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 942                                                     int &FrameIndex) const {
 943   const MachineMemOperand *Dummy;
 944   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 945 }
 946
 947 void ARMBaseInstrInfo::
 948 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 949                      unsigned DestReg, int FI,
 950                      const TargetRegisterClass *RC,
 951                      const TargetRegisterInfo *TRI) const {
 952   DebugLoc DL;
 953   if (I != MBB.end()) DL = I->getDebugLoc();
 954   MachineFunction &MF = *MBB.getParent();
 955   MachineFrameInfo &MFI = *MF.getFrameInfo();
 956   unsigned Align = MFI.getObjectAlignment(FI);
 957   MachineMemOperand *MMO =
 958     MF.getMachineMemOperand(
 959                     MachinePointerInfo::getFixedStack(FI),
 960                             MachineMemOperand::MOLoad,
 961                             MFI.getObjectSize(FI),
 962                             Align);
 963
 964   switch (RC->getSize()) {
 965   case 4:
 966     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 967       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 968                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 969
 970     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 971       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 972                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 973     } else
 974       llvm_unreachable("Unknown reg class!");
 975     break;
 976   case 8:
 977     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 978       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 979                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 980     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 981       MachineInstrBuilder MIB;
 982
 983       if (Subtarget.hasV5TEOps()) {
 984         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
 985         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
 986         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
 987         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 988
 989         AddDefaultPred(MIB);
 990       } else {
 991         // Fallback to LDM instruction, which has existed since the dawn of
 992         // time.
 993         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
 994                                  .addFrameIndex(FI).addMemOperand(MMO));
 995         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
 996         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
 997       }
 998
 999       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1000         MIB.addReg(DestReg, RegState::ImplicitDefine);
1001     } else
1002       llvm_unreachable("Unknown reg class!");
1003     break;
1004   case 16:
1005     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1006       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1007         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1008                      .addFrameIndex(FI).addImm(16)
1009                      .addMemOperand(MMO));
1010       } else {
1011         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1012                        .addFrameIndex(FI)
1013                        .addMemOperand(MMO));
1014       }
1015     } else
1016       llvm_unreachable("Unknown reg class!");
1017     break;
1018   case 24:
1019     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1020       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1021         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1022                      .addFrameIndex(FI).addImm(16)
1023                      .addMemOperand(MMO));
1024       } else {
1025         MachineInstrBuilder MIB =
1026           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1027                          .addFrameIndex(FI)
1028                          .addMemOperand(MMO));
1029         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1030         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1031         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1032         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1033           MIB.addReg(DestReg, RegState::ImplicitDefine);
1034       }
1035     } else
1036       llvm_unreachable("Unknown reg class!");
1037     break;
1038    case 32:
1039     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1040       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1041         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1042                      .addFrameIndex(FI).addImm(16)
1043                      .addMemOperand(MMO));
1044       } else {
1045         MachineInstrBuilder MIB =
1046         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1047                        .addFrameIndex(FI))
1048                        .addMemOperand(MMO);
1049         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1050         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1051         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1052         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1053         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1054           MIB.addReg(DestReg, RegState::ImplicitDefine);
1055       }
1056     } else
1057       llvm_unreachable("Unknown reg class!");
1058     break;
1059   case 64:
1060     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1061       MachineInstrBuilder MIB =
1062       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1063                      .addFrameIndex(FI))
1064                      .addMemOperand(MMO);
1065       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1066       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1067       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1068       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1069       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1070       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1071       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1072       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1073       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1074         MIB.addReg(DestReg, RegState::ImplicitDefine);
1075     } else
1076       llvm_unreachable("Unknown reg class!");
1077     break;
1078   default:
1079     llvm_unreachable("Unknown regclass!");
1080   }
1081 }
1082
1083 unsigned
1084 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1085                                       int &FrameIndex) const {
1086   switch (MI->getOpcode()) {
1087   default: break;
1088   case ARM::LDRrs:
1089   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1090     if (MI->getOperand(1).isFI() &&
1091         MI->getOperand(2).isReg() &&
1092         MI->getOperand(3).isImm() &&
1093         MI->getOperand(2).getReg() == 0 &&
1094         MI->getOperand(3).getImm() == 0) {
1095       FrameIndex = MI->getOperand(1).getIndex();
1096       return MI->getOperand(0).getReg();
1097     }
1098     break;
1099   case ARM::LDRi12:
1100   case ARM::t2LDRi12:
1101   case ARM::tLDRspi:
1102   case ARM::VLDRD:
1103   case ARM::VLDRS:
1104     if (MI->getOperand(1).isFI() &&
1105         MI->getOperand(2).isImm() &&
1106         MI->getOperand(2).getImm() == 0) {
1107       FrameIndex = MI->getOperand(1).getIndex();
1108       return MI->getOperand(0).getReg();
1109     }
1110     break;
1111   case ARM::VLD1q64:
1112   case ARM::VLD1d64TPseudo:
1113   case ARM::VLD1d64QPseudo:
1114     if (MI->getOperand(1).isFI() &&
1115         MI->getOperand(0).getSubReg() == 0) {
1116       FrameIndex = MI->getOperand(1).getIndex();
1117       return MI->getOperand(0).getReg();
1118     }
1119     break;
1120   case ARM::VLDMQIA:
1121     if (MI->getOperand(1).isFI() &&
1122         MI->getOperand(0).getSubReg() == 0) {
1123       FrameIndex = MI->getOperand(1).getIndex();
1124       return MI->getOperand(0).getReg();
1125     }
1126     break;
1127   }
1128
1129   return 0;
1130 }
1131
1132 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1133                                              int &FrameIndex) const {
1134   const MachineMemOperand *Dummy;
1135   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1136 }
1137
1138 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1139   // This hook gets to expand COPY instructions before they become
1140   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1141   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1142   // changed into a VORR that can go down the NEON pipeline.
1143   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15())
1144     return false;
1145
1146   // Look for a copy between even S-registers.  That is where we keep floats
1147   // when using NEON v2f32 instructions for f32 arithmetic.
1148   unsigned DstRegS = MI->getOperand(0).getReg();
1149   unsigned SrcRegS = MI->getOperand(1).getReg();
1150   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1151     return false;
1152
1153   const TargetRegisterInfo *TRI = &getRegisterInfo();
1154   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1155                                               &ARM::DPRRegClass);
1156   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1157                                               &ARM::DPRRegClass);
1158   if (!DstRegD || !SrcRegD)
1159     return false;
1160
1161   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1162   // legal if the COPY already defines the full DstRegD, and it isn't a
1163   // sub-register insertion.
1164   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1165     return false;
1166
1167   // A dead copy shouldn't show up here, but reject it just in case.
1168   if (MI->getOperand(0).isDead())
1169     return false;
1170
1171   // All clear, widen the COPY.
1172   DEBUG(dbgs() << "widening:    " << *MI);
1173   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1174
1175   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1176   // or some other super-register.
1177   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1178   if (ImpDefIdx != -1)
1179     MI->RemoveOperand(ImpDefIdx);
1180
1181   // Change the opcode and operands.
1182   MI->setDesc(get(ARM::VMOVD));
1183   MI->getOperand(0).setReg(DstRegD);
1184   MI->getOperand(1).setReg(SrcRegD);
1185   AddDefaultPred(MIB);
1186
1187   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1188   // register scavenger and machine verifier, so we need to indicate that we
1189   // are reading an undefined value from SrcRegD, but a proper value from
1190   // SrcRegS.
1191   MI->getOperand(1).setIsUndef();
1192   MIB.addReg(SrcRegS, RegState::Implicit);
1193
1194   // SrcRegD may actually contain an unrelated value in the ssub_1
1195   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1196   if (MI->getOperand(1).isKill()) {
1197     MI->getOperand(1).setIsKill(false);
1198     MI->addRegisterKilled(SrcRegS, TRI, true);
1199   }
1200
1201   DEBUG(dbgs() << "replaced by: " << *MI);
1202   return true;
1203 }
1204
1205 /// Create a copy of a const pool value. Update CPI to the new index and return
1206 /// the label UID.
1207 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1208   MachineConstantPool *MCP = MF.getConstantPool();
1209   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1210
1211   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1212   assert(MCPE.isMachineConstantPoolEntry() &&
1213          "Expecting a machine constantpool entry!");
1214   ARMConstantPoolValue *ACPV =
1215     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1216
1217   unsigned PCLabelId = AFI->createPICLabelUId();
1218   ARMConstantPoolValue *NewCPV = 0;
1219   // FIXME: The below assumes PIC relocation model and that the function
1220   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1221   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1222   // instructions, so that's probably OK, but is PIC always correct when
1223   // we get here?
1224   if (ACPV->isGlobalValue())
1225     NewCPV = ARMConstantPoolConstant::
1226       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1227              ARMCP::CPValue, 4);
1228   else if (ACPV->isExtSymbol())
1229     NewCPV = ARMConstantPoolSymbol::
1230       Create(MF.getFunction()->getContext(),
1231              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1232   else if (ACPV->isBlockAddress())
1233     NewCPV = ARMConstantPoolConstant::
1234       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1235              ARMCP::CPBlockAddress, 4);
1236   else if (ACPV->isLSDA())
1237     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1238                                              ARMCP::CPLSDA, 4);
1239   else if (ACPV->isMachineBasicBlock())
1240     NewCPV = ARMConstantPoolMBB::
1241       Create(MF.getFunction()->getContext(),
1242              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1243   else
1244     llvm_unreachable("Unexpected ARM constantpool value type!!");
1245   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1246   return PCLabelId;
1247 }
1248
1249 void ARMBaseInstrInfo::
1250 reMaterialize(MachineBasicBlock &MBB,
1251               MachineBasicBlock::iterator I,
1252               unsigned DestReg, unsigned SubIdx,
1253               const MachineInstr *Orig,
1254               const TargetRegisterInfo &TRI) const {
1255   unsigned Opcode = Orig->getOpcode();
1256   switch (Opcode) {
1257   default: {
1258     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1259     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1260     MBB.insert(I, MI);
1261     break;
1262   }
1263   case ARM::tLDRpci_pic:
1264   case ARM::t2LDRpci_pic: {
1265     MachineFunction &MF = *MBB.getParent();
1266     unsigned CPI = Orig->getOperand(1).getIndex();
1267     unsigned PCLabelId = duplicateCPV(MF, CPI);
1268     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1269                                       DestReg)
1270       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1271     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1272     break;
1273   }
1274   }
1275 }
1276
1277 MachineInstr *
1278 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1279   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1280   switch(Orig->getOpcode()) {
1281   case ARM::tLDRpci_pic:
1282   case ARM::t2LDRpci_pic: {
1283     unsigned CPI = Orig->getOperand(1).getIndex();
1284     unsigned PCLabelId = duplicateCPV(MF, CPI);
1285     Orig->getOperand(1).setIndex(CPI);
1286     Orig->getOperand(2).setImm(PCLabelId);
1287     break;
1288   }
1289   }
1290   return MI;
1291 }
1292
1293 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1294                                         const MachineInstr *MI1,
1295                                         const MachineRegisterInfo *MRI) const {
1296   int Opcode = MI0->getOpcode();
1297   if (Opcode == ARM::t2LDRpci ||
1298       Opcode == ARM::t2LDRpci_pic ||
1299       Opcode == ARM::tLDRpci ||
1300       Opcode == ARM::tLDRpci_pic ||
1301       Opcode == ARM::MOV_ga_dyn ||
1302       Opcode == ARM::MOV_ga_pcrel ||
1303       Opcode == ARM::MOV_ga_pcrel_ldr ||
1304       Opcode == ARM::t2MOV_ga_dyn ||
1305       Opcode == ARM::t2MOV_ga_pcrel) {
1306     if (MI1->getOpcode() != Opcode)
1307       return false;
1308     if (MI0->getNumOperands() != MI1->getNumOperands())
1309       return false;
1310
1311     const MachineOperand &MO0 = MI0->getOperand(1);
1312     const MachineOperand &MO1 = MI1->getOperand(1);
1313     if (MO0.getOffset() != MO1.getOffset())
1314       return false;
1315
1316     if (Opcode == ARM::MOV_ga_dyn ||
1317         Opcode == ARM::MOV_ga_pcrel ||
1318         Opcode == ARM::MOV_ga_pcrel_ldr ||
1319         Opcode == ARM::t2MOV_ga_dyn ||
1320         Opcode == ARM::t2MOV_ga_pcrel)
1321       // Ignore the PC labels.
1322       return MO0.getGlobal() == MO1.getGlobal();
1323
1324     const MachineFunction *MF = MI0->getParent()->getParent();
1325     const MachineConstantPool *MCP = MF->getConstantPool();
1326     int CPI0 = MO0.getIndex();
1327     int CPI1 = MO1.getIndex();
1328     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1329     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1330     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1331     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1332     if (isARMCP0 && isARMCP1) {
1333       ARMConstantPoolValue *ACPV0 =
1334         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1335       ARMConstantPoolValue *ACPV1 =
1336         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1337       return ACPV0->hasSameValue(ACPV1);
1338     } else if (!isARMCP0 && !isARMCP1) {
1339       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1340     }
1341     return false;
1342   } else if (Opcode == ARM::PICLDR) {
1343     if (MI1->getOpcode() != Opcode)
1344       return false;
1345     if (MI0->getNumOperands() != MI1->getNumOperands())
1346       return false;
1347
1348     unsigned Addr0 = MI0->getOperand(1).getReg();
1349     unsigned Addr1 = MI1->getOperand(1).getReg();
1350     if (Addr0 != Addr1) {
1351       if (!MRI ||
1352           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1353           !TargetRegisterInfo::isVirtualRegister(Addr1))
1354         return false;
1355
1356       // This assumes SSA form.
1357       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1358       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1359       // Check if the loaded value, e.g. a constantpool of a global address, are
1360       // the same.
1361       if (!produceSameValue(Def0, Def1, MRI))
1362         return false;
1363     }
1364
1365     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1366       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1367       const MachineOperand &MO0 = MI0->getOperand(i);
1368       const MachineOperand &MO1 = MI1->getOperand(i);
1369       if (!MO0.isIdenticalTo(MO1))
1370         return false;
1371     }
1372     return true;
1373   }
1374
1375   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1376 }
1377
1378 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1379 /// determine if two loads are loading from the same base address. It should
1380 /// only return true if the base pointers are the same and the only differences
1381 /// between the two addresses is the offset. It also returns the offsets by
1382 /// reference.
1383 ///
1384 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1385 /// is permanently disabled.
1386 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1387                                                int64_t &Offset1,
1388                                                int64_t &Offset2) const {
1389   // Don't worry about Thumb: just ARM and Thumb2.
1390   if (Subtarget.isThumb1Only()) return false;
1391
1392   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1393     return false;
1394
1395   switch (Load1->getMachineOpcode()) {
1396   default:
1397     return false;
1398   case ARM::LDRi12:
1399   case ARM::LDRBi12:
1400   case ARM::LDRD:
1401   case ARM::LDRH:
1402   case ARM::LDRSB:
1403   case ARM::LDRSH:
1404   case ARM::VLDRD:
1405   case ARM::VLDRS:
1406   case ARM::t2LDRi8:
1407   case ARM::t2LDRBi8:
1408   case ARM::t2LDRDi8:
1409   case ARM::t2LDRSHi8:
1410   case ARM::t2LDRi12:
1411   case ARM::t2LDRBi12:
1412   case ARM::t2LDRSHi12:
1413     break;
1414   }
1415
1416   switch (Load2->getMachineOpcode()) {
1417   default:
1418     return false;
1419   case ARM::LDRi12:
1420   case ARM::LDRBi12:
1421   case ARM::LDRD:
1422   case ARM::LDRH:
1423   case ARM::LDRSB:
1424   case ARM::LDRSH:
1425   case ARM::VLDRD:
1426   case ARM::VLDRS:
1427   case ARM::t2LDRi8:
1428   case ARM::t2LDRBi8:
1429   case ARM::t2LDRSHi8:
1430   case ARM::t2LDRi12:
1431   case ARM::t2LDRBi12:
1432   case ARM::t2LDRSHi12:
1433     break;
1434   }
1435
1436   // Check if base addresses and chain operands match.
1437   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1438       Load1->getOperand(4) != Load2->getOperand(4))
1439     return false;
1440
1441   // Index should be Reg0.
1442   if (Load1->getOperand(3) != Load2->getOperand(3))
1443     return false;
1444
1445   // Determine the offsets.
1446   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1447       isa<ConstantSDNode>(Load2->getOperand(1))) {
1448     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1449     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1450     return true;
1451   }
1452
1453   return false;
1454 }
1455
1456 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1457 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1458 /// be scheduled togther. On some targets if two loads are loading from
1459 /// addresses in the same cache line, it's better if they are scheduled
1460 /// together. This function takes two integers that represent the load offsets
1461 /// from the common base address. It returns true if it decides it's desirable
1462 /// to schedule the two loads together. "NumLoads" is the number of loads that
1463 /// have already been scheduled after Load1.
1464 ///
1465 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1466 /// is permanently disabled.
1467 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1468                                                int64_t Offset1, int64_t Offset2,
1469                                                unsigned NumLoads) const {
1470   // Don't worry about Thumb: just ARM and Thumb2.
1471   if (Subtarget.isThumb1Only()) return false;
1472
1473   assert(Offset2 > Offset1);
1474
1475   if ((Offset2 - Offset1) / 8 > 64)
1476     return false;
1477
1478   // Check if the machine opcodes are different. If they are different
1479   // then we consider them to not be of the same base address,
1480   // EXCEPT in the case of Thumb2 byte loads where one is LDRBi8 and the other LDRBi12.
1481   // In this case, they are considered to be the same because they are different
1482   // encoding forms of the same basic instruction.
1483   if ((Load1->getMachineOpcode() != Load2->getMachineOpcode()) &&
1484       !((Load1->getMachineOpcode() == ARM::t2LDRBi8 &&
1485          Load2->getMachineOpcode() == ARM::t2LDRBi12) ||
1486         (Load1->getMachineOpcode() == ARM::t2LDRBi12 &&
1487          Load2->getMachineOpcode() == ARM::t2LDRBi8)))
1488     return false;  // FIXME: overly conservative?
1489
1490   // Four loads in a row should be sufficient.
1491   if (NumLoads >= 3)
1492     return false;
1493
1494   return true;
1495 }
1496
1497 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1498                                             const MachineBasicBlock *MBB,
1499                                             const MachineFunction &MF) const {
1500   // Debug info is never a scheduling boundary. It's necessary to be explicit
1501   // due to the special treatment of IT instructions below, otherwise a
1502   // dbg_value followed by an IT will result in the IT instruction being
1503   // considered a scheduling hazard, which is wrong. It should be the actual
1504   // instruction preceding the dbg_value instruction(s), just like it is
1505   // when debug info is not present.
1506   if (MI->isDebugValue())
1507     return false;
1508
1509   // Terminators and labels can't be scheduled around.
1510   if (MI->isTerminator() || MI->isLabel())
1511     return true;
1512
1513   // Treat the start of the IT block as a scheduling boundary, but schedule
1514   // t2IT along with all instructions following it.
1515   // FIXME: This is a big hammer. But the alternative is to add all potential
1516   // true and anti dependencies to IT block instructions as implicit operands
1517   // to the t2IT instruction. The added compile time and complexity does not
1518   // seem worth it.
1519   MachineBasicBlock::const_iterator I = MI;
1520   // Make sure to skip any dbg_value instructions
1521   while (++I != MBB->end() && I->isDebugValue())
1522     ;
1523   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1524     return true;
1525
1526   // Don't attempt to schedule around any instruction that defines
1527   // a stack-oriented pointer, as it's unlikely to be profitable. This
1528   // saves compile time, because it doesn't require every single
1529   // stack slot reference to depend on the instruction that does the
1530   // modification.
1531   // Calls don't actually change the stack pointer, even if they have imp-defs.
1532   // No ARM calling conventions change the stack pointer. (X86 calling
1533   // conventions sometimes do).
1534   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1535     return true;
1536
1537   return false;
1538 }
1539
1540 bool ARMBaseInstrInfo::
1541 isProfitableToIfCvt(MachineBasicBlock &MBB,
1542                     unsigned NumCycles, unsigned ExtraPredCycles,
1543                     const BranchProbability &Probability) const {
1544   if (!NumCycles)
1545     return false;
1546
1547   // Attempt to estimate the relative costs of predication versus branching.
1548   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1549   UnpredCost /= Probability.getDenominator();
1550   UnpredCost += 1; // The branch itself
1551   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1552
1553   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1554 }
1555
1556 bool ARMBaseInstrInfo::
1557 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1558                     unsigned TCycles, unsigned TExtra,
1559                     MachineBasicBlock &FMBB,
1560                     unsigned FCycles, unsigned FExtra,
1561                     const BranchProbability &Probability) const {
1562   if (!TCycles || !FCycles)
1563     return false;
1564
1565   // Attempt to estimate the relative costs of predication versus branching.
1566   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1567   TUnpredCost /= Probability.getDenominator();
1568
1569   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1570   unsigned FUnpredCost = Comp * FCycles;
1571   FUnpredCost /= Probability.getDenominator();
1572
1573   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1574   UnpredCost += 1; // The branch itself
1575   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1576
1577   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1578 }
1579
1580 bool
1581 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1582                                             MachineBasicBlock &FMBB) const {
1583   // Reduce false anti-dependencies to let Swift's out-of-order execution
1584   // engine do its thing.
1585   return Subtarget.isSwift();
1586 }
1587
1588 /// getInstrPredicate - If instruction is predicated, returns its predicate
1589 /// condition, otherwise returns AL. It also returns the condition code
1590 /// register by reference.
1591 ARMCC::CondCodes
1592 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1593   int PIdx = MI->findFirstPredOperandIdx();
1594   if (PIdx == -1) {
1595     PredReg = 0;
1596     return ARMCC::AL;
1597   }
1598
1599   PredReg = MI->getOperand(PIdx+1).getReg();
1600   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1601 }
1602
1603
1604 int llvm::getMatchingCondBranchOpcode(int Opc) {
1605   if (Opc == ARM::B)
1606     return ARM::Bcc;
1607   if (Opc == ARM::tB)
1608     return ARM::tBcc;
1609   if (Opc == ARM::t2B)
1610     return ARM::t2Bcc;
1611
1612   llvm_unreachable("Unknown unconditional branch opcode!");
1613 }
1614
1615 /// commuteInstruction - Handle commutable instructions.
1616 MachineInstr *
1617 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1618   switch (MI->getOpcode()) {
1619   case ARM::MOVCCr:
1620   case ARM::t2MOVCCr: {
1621     // MOVCC can be commuted by inverting the condition.
1622     unsigned PredReg = 0;
1623     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1624     // MOVCC AL can't be inverted. Shouldn't happen.
1625     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1626       return NULL;
1627     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1628     if (!MI)
1629       return NULL;
1630     // After swapping the MOVCC operands, also invert the condition.
1631     MI->getOperand(MI->findFirstPredOperandIdx())
1632       .setImm(ARMCC::getOppositeCondition(CC));
1633     return MI;
1634   }
1635   }
1636   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1637 }
1638
1639 /// Identify instructions that can be folded into a MOVCC instruction, and
1640 /// return the defining instruction.
1641 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1642                                       const MachineRegisterInfo &MRI,
1643                                       const TargetInstrInfo *TII) {
1644   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1645     return 0;
1646   if (!MRI.hasOneNonDBGUse(Reg))
1647     return 0;
1648   MachineInstr *MI = MRI.getVRegDef(Reg);
1649   if (!MI)
1650     return 0;
1651   // MI is folded into the MOVCC by predicating it.
1652   if (!MI->isPredicable())
1653     return 0;
1654   // Check if MI has any non-dead defs or physreg uses. This also detects
1655   // predicated instructions which will be reading CPSR.
1656   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1657     const MachineOperand &MO = MI->getOperand(i);
1658     // Reject frame index operands, PEI can't handle the predicated pseudos.
1659     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1660       return 0;
1661     if (!MO.isReg())
1662       continue;
1663     // MI can't have any tied operands, that would conflict with predication.
1664     if (MO.isTied())
1665       return 0;
1666     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1667       return 0;
1668     if (MO.isDef() && !MO.isDead())
1669       return 0;
1670   }
1671   bool DontMoveAcrossStores = true;
1672   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ 0, DontMoveAcrossStores))
1673     return 0;
1674   return MI;
1675 }
1676
1677 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1678                                      SmallVectorImpl<MachineOperand> &Cond,
1679                                      unsigned &TrueOp, unsigned &FalseOp,
1680                                      bool &Optimizable) const {
1681   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1682          "Unknown select instruction");
1683   // MOVCC operands:
1684   // 0: Def.
1685   // 1: True use.
1686   // 2: False use.
1687   // 3: Condition code.
1688   // 4: CPSR use.
1689   TrueOp = 1;
1690   FalseOp = 2;
1691   Cond.push_back(MI->getOperand(3));
1692   Cond.push_back(MI->getOperand(4));
1693   // We can always fold a def.
1694   Optimizable = true;
1695   return false;
1696 }
1697
1698 MachineInstr *ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1699                                                bool PreferFalse) const {
1700   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1701          "Unknown select instruction");
1702   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1703   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1704   bool Invert = !DefMI;
1705   if (!DefMI)
1706     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1707   if (!DefMI)
1708     return 0;
1709
1710   // Create a new predicated version of DefMI.
1711   // Rfalse is the first use.
1712   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1713                                       DefMI->getDesc(),
1714                                       MI->getOperand(0).getReg());
1715
1716   // Copy all the DefMI operands, excluding its (null) predicate.
1717   const MCInstrDesc &DefDesc = DefMI->getDesc();
1718   for (unsigned i = 1, e = DefDesc.getNumOperands();
1719        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1720     NewMI.addOperand(DefMI->getOperand(i));
1721
1722   unsigned CondCode = MI->getOperand(3).getImm();
1723   if (Invert)
1724     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1725   else
1726     NewMI.addImm(CondCode);
1727   NewMI.addOperand(MI->getOperand(4));
1728
1729   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1730   if (NewMI->hasOptionalDef())
1731     AddDefaultCC(NewMI);
1732
1733   // The output register value when the predicate is false is an implicit
1734   // register operand tied to the first def.
1735   // The tie makes the register allocator ensure the FalseReg is allocated the
1736   // same register as operand 0.
1737   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1738   FalseReg.setImplicit();
1739   NewMI.addOperand(FalseReg);
1740   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1741
1742   // The caller will erase MI, but not DefMI.
1743   DefMI->eraseFromParent();
1744   return NewMI;
1745 }
1746
1747 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1748 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1749 /// def operand.
1750 ///
1751 /// This will go away once we can teach tblgen how to set the optional CPSR def
1752 /// operand itself.
1753 struct AddSubFlagsOpcodePair {
1754   uint16_t PseudoOpc;
1755   uint16_t MachineOpc;
1756 };
1757
1758 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1759   {ARM::ADDSri, ARM::ADDri},
1760   {ARM::ADDSrr, ARM::ADDrr},
1761   {ARM::ADDSrsi, ARM::ADDrsi},
1762   {ARM::ADDSrsr, ARM::ADDrsr},
1763
1764   {ARM::SUBSri, ARM::SUBri},
1765   {ARM::SUBSrr, ARM::SUBrr},
1766   {ARM::SUBSrsi, ARM::SUBrsi},
1767   {ARM::SUBSrsr, ARM::SUBrsr},
1768
1769   {ARM::RSBSri, ARM::RSBri},
1770   {ARM::RSBSrsi, ARM::RSBrsi},
1771   {ARM::RSBSrsr, ARM::RSBrsr},
1772
1773   {ARM::t2ADDSri, ARM::t2ADDri},
1774   {ARM::t2ADDSrr, ARM::t2ADDrr},
1775   {ARM::t2ADDSrs, ARM::t2ADDrs},
1776
1777   {ARM::t2SUBSri, ARM::t2SUBri},
1778   {ARM::t2SUBSrr, ARM::t2SUBrr},
1779   {ARM::t2SUBSrs, ARM::t2SUBrs},
1780
1781   {ARM::t2RSBSri, ARM::t2RSBri},
1782   {ARM::t2RSBSrs, ARM::t2RSBrs},
1783 };
1784
1785 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1786   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1787     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1788       return AddSubFlagsOpcodeMap[i].MachineOpc;
1789   return 0;
1790 }
1791
1792 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1793                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1794                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1795                                ARMCC::CondCodes Pred, unsigned PredReg,
1796                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1797   bool isSub = NumBytes < 0;
1798   if (isSub) NumBytes = -NumBytes;
1799
1800   while (NumBytes) {
1801     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1802     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1803     assert(ThisVal && "Didn't extract field correctly");
1804
1805     // We will handle these bits from offset, clear them.
1806     NumBytes &= ~ThisVal;
1807
1808     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1809
1810     // Build the new ADD / SUB.
1811     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1812     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1813       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1814       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1815       .setMIFlags(MIFlags);
1816     BaseReg = DestReg;
1817   }
1818 }
1819
1820 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1821                                 unsigned FrameReg, int &Offset,
1822                                 const ARMBaseInstrInfo &TII) {
1823   unsigned Opcode = MI.getOpcode();
1824   const MCInstrDesc &Desc = MI.getDesc();
1825   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1826   bool isSub = false;
1827
1828   // Memory operands in inline assembly always use AddrMode2.
1829   if (Opcode == ARM::INLINEASM)
1830     AddrMode = ARMII::AddrMode2;
1831
1832   if (Opcode == ARM::ADDri) {
1833     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1834     if (Offset == 0) {
1835       // Turn it into a move.
1836       MI.setDesc(TII.get(ARM::MOVr));
1837       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1838       MI.RemoveOperand(FrameRegIdx+1);
1839       Offset = 0;
1840       return true;
1841     } else if (Offset < 0) {
1842       Offset = -Offset;
1843       isSub = true;
1844       MI.setDesc(TII.get(ARM::SUBri));
1845     }
1846
1847     // Common case: small offset, fits into instruction.
1848     if (ARM_AM::getSOImmVal(Offset) != -1) {
1849       // Replace the FrameIndex with sp / fp
1850       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1851       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1852       Offset = 0;
1853       return true;
1854     }
1855
1856     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1857     // as possible.
1858     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1859     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1860
1861     // We will handle these bits from offset, clear them.
1862     Offset &= ~ThisImmVal;
1863
1864     // Get the properly encoded SOImmVal field.
1865     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1866            "Bit extraction didn't work?");
1867     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1868  } else {
1869     unsigned ImmIdx = 0;
1870     int InstrOffs = 0;
1871     unsigned NumBits = 0;
1872     unsigned Scale = 1;
1873     switch (AddrMode) {
1874     case ARMII::AddrMode_i12: {
1875       ImmIdx = FrameRegIdx + 1;
1876       InstrOffs = MI.getOperand(ImmIdx).getImm();
1877       NumBits = 12;
1878       break;
1879     }
1880     case ARMII::AddrMode2: {
1881       ImmIdx = FrameRegIdx+2;
1882       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1883       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1884         InstrOffs *= -1;
1885       NumBits = 12;
1886       break;
1887     }
1888     case ARMII::AddrMode3: {
1889       ImmIdx = FrameRegIdx+2;
1890       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1891       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1892         InstrOffs *= -1;
1893       NumBits = 8;
1894       break;
1895     }
1896     case ARMII::AddrMode4:
1897     case ARMII::AddrMode6:
1898       // Can't fold any offset even if it's zero.
1899       return false;
1900     case ARMII::AddrMode5: {
1901       ImmIdx = FrameRegIdx+1;
1902       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1903       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1904         InstrOffs *= -1;
1905       NumBits = 8;
1906       Scale = 4;
1907       break;
1908     }
1909     default:
1910       llvm_unreachable("Unsupported addressing mode!");
1911     }
1912
1913     Offset += InstrOffs * Scale;
1914     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1915     if (Offset < 0) {
1916       Offset = -Offset;
1917       isSub = true;
1918     }
1919
1920     // Attempt to fold address comp. if opcode has offset bits
1921     if (NumBits > 0) {
1922       // Common case: small offset, fits into instruction.
1923       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1924       int ImmedOffset = Offset / Scale;
1925       unsigned Mask = (1 << NumBits) - 1;
1926       if ((unsigned)Offset <= Mask * Scale) {
1927         // Replace the FrameIndex with sp
1928         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1929         // FIXME: When addrmode2 goes away, this will simplify (like the
1930         // T2 version), as the LDR.i12 versions don't need the encoding
1931         // tricks for the offset value.
1932         if (isSub) {
1933           if (AddrMode == ARMII::AddrMode_i12)
1934             ImmedOffset = -ImmedOffset;
1935           else
1936             ImmedOffset |= 1 << NumBits;
1937         }
1938         ImmOp.ChangeToImmediate(ImmedOffset);
1939         Offset = 0;
1940         return true;
1941       }
1942
1943       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1944       ImmedOffset = ImmedOffset & Mask;
1945       if (isSub) {
1946         if (AddrMode == ARMII::AddrMode_i12)
1947           ImmedOffset = -ImmedOffset;
1948         else
1949           ImmedOffset |= 1 << NumBits;
1950       }
1951       ImmOp.ChangeToImmediate(ImmedOffset);
1952       Offset &= ~(Mask*Scale);
1953     }
1954   }
1955
1956   Offset = (isSub) ? -Offset : Offset;
1957   return Offset == 0;
1958 }
1959
1960 /// analyzeCompare - For a comparison instruction, return the source registers
1961 /// in SrcReg and SrcReg2 if having two register operands, and the value it
1962 /// compares against in CmpValue. Return true if the comparison instruction
1963 /// can be analyzed.
1964 bool ARMBaseInstrInfo::
1965 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
1966                int &CmpMask, int &CmpValue) const {
1967   switch (MI->getOpcode()) {
1968   default: break;
1969   case ARM::CMPri:
1970   case ARM::t2CMPri:
1971     SrcReg = MI->getOperand(0).getReg();
1972     SrcReg2 = 0;
1973     CmpMask = ~0;
1974     CmpValue = MI->getOperand(1).getImm();
1975     return true;
1976   case ARM::CMPrr:
1977   case ARM::t2CMPrr:
1978     SrcReg = MI->getOperand(0).getReg();
1979     SrcReg2 = MI->getOperand(1).getReg();
1980     CmpMask = ~0;
1981     CmpValue = 0;
1982     return true;
1983   case ARM::TSTri:
1984   case ARM::t2TSTri:
1985     SrcReg = MI->getOperand(0).getReg();
1986     SrcReg2 = 0;
1987     CmpMask = MI->getOperand(1).getImm();
1988     CmpValue = 0;
1989     return true;
1990   }
1991
1992   return false;
1993 }
1994
1995 /// isSuitableForMask - Identify a suitable 'and' instruction that
1996 /// operates on the given source register and applies the same mask
1997 /// as a 'tst' instruction. Provide a limited look-through for copies.
1998 /// When successful, MI will hold the found instruction.
1999 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2000                               int CmpMask, bool CommonUse) {
2001   switch (MI->getOpcode()) {
2002     case ARM::ANDri:
2003     case ARM::t2ANDri:
2004       if (CmpMask != MI->getOperand(2).getImm())
2005         return false;
2006       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2007         return true;
2008       break;
2009     case ARM::COPY: {
2010       // Walk down one instruction which is potentially an 'and'.
2011       const MachineInstr &Copy = *MI;
2012       MachineBasicBlock::iterator AND(
2013         llvm::next(MachineBasicBlock::iterator(MI)));
2014       if (AND == MI->getParent()->end()) return false;
2015       MI = AND;
2016       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
2017                                CmpMask, true);
2018     }
2019   }
2020
2021   return false;
2022 }
2023
2024 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2025 /// the condition code if we modify the instructions such that flags are
2026 /// set by MI(b,a).
2027 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2028   switch (CC) {
2029   default: return ARMCC::AL;
2030   case ARMCC::EQ: return ARMCC::EQ;
2031   case ARMCC::NE: return ARMCC::NE;
2032   case ARMCC::HS: return ARMCC::LS;
2033   case ARMCC::LO: return ARMCC::HI;
2034   case ARMCC::HI: return ARMCC::LO;
2035   case ARMCC::LS: return ARMCC::HS;
2036   case ARMCC::GE: return ARMCC::LE;
2037   case ARMCC::LT: return ARMCC::GT;
2038   case ARMCC::GT: return ARMCC::LT;
2039   case ARMCC::LE: return ARMCC::GE;
2040   }
2041 }
2042
2043 /// isRedundantFlagInstr - check whether the first instruction, whose only
2044 /// purpose is to update flags, can be made redundant.
2045 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2046 /// CMPri can be made redundant by SUBri if the operands are the same.
2047 /// This function can be extended later on.
2048 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2049                                         unsigned SrcReg2, int ImmValue,
2050                                         MachineInstr *OI) {
2051   if ((CmpI->getOpcode() == ARM::CMPrr ||
2052        CmpI->getOpcode() == ARM::t2CMPrr) &&
2053       (OI->getOpcode() == ARM::SUBrr ||
2054        OI->getOpcode() == ARM::t2SUBrr) &&
2055       ((OI->getOperand(1).getReg() == SrcReg &&
2056         OI->getOperand(2).getReg() == SrcReg2) ||
2057        (OI->getOperand(1).getReg() == SrcReg2 &&
2058         OI->getOperand(2).getReg() == SrcReg)))
2059     return true;
2060
2061   if ((CmpI->getOpcode() == ARM::CMPri ||
2062        CmpI->getOpcode() == ARM::t2CMPri) &&
2063       (OI->getOpcode() == ARM::SUBri ||
2064        OI->getOpcode() == ARM::t2SUBri) &&
2065       OI->getOperand(1).getReg() == SrcReg &&
2066       OI->getOperand(2).getImm() == ImmValue)
2067     return true;
2068   return false;
2069 }
2070
2071 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2072 /// comparison into one that sets the zero bit in the flags register;
2073 /// Remove a redundant Compare instruction if an earlier instruction can set the
2074 /// flags in the same way as Compare.
2075 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2076 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2077 /// condition code of instructions which use the flags.
2078 bool ARMBaseInstrInfo::
2079 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2080                      int CmpMask, int CmpValue,
2081                      const MachineRegisterInfo *MRI) const {
2082   // Get the unique definition of SrcReg.
2083   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2084   if (!MI) return false;
2085
2086   // Masked compares sometimes use the same register as the corresponding 'and'.
2087   if (CmpMask != ~0) {
2088     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2089       MI = 0;
2090       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
2091            UE = MRI->use_end(); UI != UE; ++UI) {
2092         if (UI->getParent() != CmpInstr->getParent()) continue;
2093         MachineInstr *PotentialAND = &*UI;
2094         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2095             isPredicated(PotentialAND))
2096           continue;
2097         MI = PotentialAND;
2098         break;
2099       }
2100       if (!MI) return false;
2101     }
2102   }
2103
2104   // Get ready to iterate backward from CmpInstr.
2105   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2106                               B = CmpInstr->getParent()->begin();
2107
2108   // Early exit if CmpInstr is at the beginning of the BB.
2109   if (I == B) return false;
2110
2111   // There are two possible candidates which can be changed to set CPSR:
2112   // One is MI, the other is a SUB instruction.
2113   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2114   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2115   MachineInstr *Sub = NULL;
2116   if (SrcReg2 != 0)
2117     // MI is not a candidate for CMPrr.
2118     MI = NULL;
2119   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2120     // Conservatively refuse to convert an instruction which isn't in the same
2121     // BB as the comparison.
2122     // For CMPri, we need to check Sub, thus we can't return here.
2123     if (CmpInstr->getOpcode() == ARM::CMPri ||
2124        CmpInstr->getOpcode() == ARM::t2CMPri)
2125       MI = NULL;
2126     else
2127       return false;
2128   }
2129
2130   // Check that CPSR isn't set between the comparison instruction and the one we
2131   // want to change. At the same time, search for Sub.
2132   const TargetRegisterInfo *TRI = &getRegisterInfo();
2133   --I;
2134   for (; I != E; --I) {
2135     const MachineInstr &Instr = *I;
2136
2137     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2138         Instr.readsRegister(ARM::CPSR, TRI))
2139       // This instruction modifies or uses CPSR after the one we want to
2140       // change. We can't do this transformation.
2141       return false;
2142
2143     // Check whether CmpInstr can be made redundant by the current instruction.
2144     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2145       Sub = &*I;
2146       break;
2147     }
2148
2149     if (I == B)
2150       // The 'and' is below the comparison instruction.
2151       return false;
2152   }
2153
2154   // Return false if no candidates exist.
2155   if (!MI && !Sub)
2156     return false;
2157
2158   // The single candidate is called MI.
2159   if (!MI) MI = Sub;
2160
2161   // We can't use a predicated instruction - it doesn't always write the flags.
2162   if (isPredicated(MI))
2163     return false;
2164
2165   switch (MI->getOpcode()) {
2166   default: break;
2167   case ARM::RSBrr:
2168   case ARM::RSBri:
2169   case ARM::RSCrr:
2170   case ARM::RSCri:
2171   case ARM::ADDrr:
2172   case ARM::ADDri:
2173   case ARM::ADCrr:
2174   case ARM::ADCri:
2175   case ARM::SUBrr:
2176   case ARM::SUBri:
2177   case ARM::SBCrr:
2178   case ARM::SBCri:
2179   case ARM::t2RSBri:
2180   case ARM::t2ADDrr:
2181   case ARM::t2ADDri:
2182   case ARM::t2ADCrr:
2183   case ARM::t2ADCri:
2184   case ARM::t2SUBrr:
2185   case ARM::t2SUBri:
2186   case ARM::t2SBCrr:
2187   case ARM::t2SBCri:
2188   case ARM::ANDrr:
2189   case ARM::ANDri:
2190   case ARM::t2ANDrr:
2191   case ARM::t2ANDri:
2192   case ARM::ORRrr:
2193   case ARM::ORRri:
2194   case ARM::t2ORRrr:
2195   case ARM::t2ORRri:
2196   case ARM::EORrr:
2197   case ARM::EORri:
2198   case ARM::t2EORrr:
2199   case ARM::t2EORri: {
2200     // Scan forward for the use of CPSR
2201     // When checking against MI: if it's a conditional code requires
2202     // checking of V bit, then this is not safe to do.
2203     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2204     // If we are done with the basic block, we need to check whether CPSR is
2205     // live-out.
2206     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2207         OperandsToUpdate;
2208     bool isSafe = false;
2209     I = CmpInstr;
2210     E = CmpInstr->getParent()->end();
2211     while (!isSafe && ++I != E) {
2212       const MachineInstr &Instr = *I;
2213       for (unsigned IO = 0, EO = Instr.getNumOperands();
2214            !isSafe && IO != EO; ++IO) {
2215         const MachineOperand &MO = Instr.getOperand(IO);
2216         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2217           isSafe = true;
2218           break;
2219         }
2220         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2221           continue;
2222         if (MO.isDef()) {
2223           isSafe = true;
2224           break;
2225         }
2226         // Condition code is after the operand before CPSR.
2227         ARMCC::CondCodes CC = (ARMCC::CondCodes)Instr.getOperand(IO-1).getImm();
2228         if (Sub) {
2229           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2230           if (NewCC == ARMCC::AL)
2231             return false;
2232           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2233           // on CMP needs to be updated to be based on SUB.
2234           // Push the condition code operands to OperandsToUpdate.
2235           // If it is safe to remove CmpInstr, the condition code of these
2236           // operands will be modified.
2237           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2238               Sub->getOperand(2).getReg() == SrcReg)
2239             OperandsToUpdate.push_back(std::make_pair(&((*I).getOperand(IO-1)),
2240                                                       NewCC));
2241         }
2242         else
2243           switch (CC) {
2244           default:
2245             // CPSR can be used multiple times, we should continue.
2246             break;
2247           case ARMCC::VS:
2248           case ARMCC::VC:
2249           case ARMCC::GE:
2250           case ARMCC::LT:
2251           case ARMCC::GT:
2252           case ARMCC::LE:
2253             return false;
2254           }
2255       }
2256     }
2257
2258     // If CPSR is not killed nor re-defined, we should check whether it is
2259     // live-out. If it is live-out, do not optimize.
2260     if (!isSafe) {
2261       MachineBasicBlock *MBB = CmpInstr->getParent();
2262       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2263                SE = MBB->succ_end(); SI != SE; ++SI)
2264         if ((*SI)->isLiveIn(ARM::CPSR))
2265           return false;
2266     }
2267
2268     // Toggle the optional operand to CPSR.
2269     MI->getOperand(5).setReg(ARM::CPSR);
2270     MI->getOperand(5).setIsDef(true);
2271     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2272     CmpInstr->eraseFromParent();
2273
2274     // Modify the condition code of operands in OperandsToUpdate.
2275     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2276     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2277     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2278       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2279     return true;
2280   }
2281   }
2282
2283   return false;
2284 }
2285
2286 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2287                                      MachineInstr *DefMI, unsigned Reg,
2288                                      MachineRegisterInfo *MRI) const {
2289   // Fold large immediates into add, sub, or, xor.
2290   unsigned DefOpc = DefMI->getOpcode();
2291   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2292     return false;
2293   if (!DefMI->getOperand(1).isImm())
2294     // Could be t2MOVi32imm <ga:xx>
2295     return false;
2296
2297   if (!MRI->hasOneNonDBGUse(Reg))
2298     return false;
2299
2300   const MCInstrDesc &DefMCID = DefMI->getDesc();
2301   if (DefMCID.hasOptionalDef()) {
2302     unsigned NumOps = DefMCID.getNumOperands();
2303     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2304     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2305       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2306       // to delete DefMI.
2307       return false;
2308   }
2309
2310   const MCInstrDesc &UseMCID = UseMI->getDesc();
2311   if (UseMCID.hasOptionalDef()) {
2312     unsigned NumOps = UseMCID.getNumOperands();
2313     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2314       // If the instruction sets the flag, do not attempt this optimization
2315       // since it may change the semantics of the code.
2316       return false;
2317   }
2318
2319   unsigned UseOpc = UseMI->getOpcode();
2320   unsigned NewUseOpc = 0;
2321   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2322   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2323   bool Commute = false;
2324   switch (UseOpc) {
2325   default: return false;
2326   case ARM::SUBrr:
2327   case ARM::ADDrr:
2328   case ARM::ORRrr:
2329   case ARM::EORrr:
2330   case ARM::t2SUBrr:
2331   case ARM::t2ADDrr:
2332   case ARM::t2ORRrr:
2333   case ARM::t2EORrr: {
2334     Commute = UseMI->getOperand(2).getReg() != Reg;
2335     switch (UseOpc) {
2336     default: break;
2337     case ARM::SUBrr: {
2338       if (Commute)
2339         return false;
2340       ImmVal = -ImmVal;
2341       NewUseOpc = ARM::SUBri;
2342       // Fallthrough
2343     }
2344     case ARM::ADDrr:
2345     case ARM::ORRrr:
2346     case ARM::EORrr: {
2347       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2348         return false;
2349       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2350       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2351       switch (UseOpc) {
2352       default: break;
2353       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2354       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2355       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2356       }
2357       break;
2358     }
2359     case ARM::t2SUBrr: {
2360       if (Commute)
2361         return false;
2362       ImmVal = -ImmVal;
2363       NewUseOpc = ARM::t2SUBri;
2364       // Fallthrough
2365     }
2366     case ARM::t2ADDrr:
2367     case ARM::t2ORRrr:
2368     case ARM::t2EORrr: {
2369       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2370         return false;
2371       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2372       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2373       switch (UseOpc) {
2374       default: break;
2375       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2376       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2377       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2378       }
2379       break;
2380     }
2381     }
2382   }
2383   }
2384
2385   unsigned OpIdx = Commute ? 2 : 1;
2386   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2387   bool isKill = UseMI->getOperand(OpIdx).isKill();
2388   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2389   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2390                                       UseMI, UseMI->getDebugLoc(),
2391                                       get(NewUseOpc), NewReg)
2392                               .addReg(Reg1, getKillRegState(isKill))
2393                               .addImm(SOImmValV1)));
2394   UseMI->setDesc(get(NewUseOpc));
2395   UseMI->getOperand(1).setReg(NewReg);
2396   UseMI->getOperand(1).setIsKill();
2397   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2398   DefMI->eraseFromParent();
2399   return true;
2400 }
2401
2402 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2403                                         const MachineInstr *MI) {
2404   switch (MI->getOpcode()) {
2405   default: {
2406     const MCInstrDesc &Desc = MI->getDesc();
2407     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2408     assert(UOps >= 0 && "bad # UOps");
2409     return UOps;
2410   }
2411
2412   case ARM::LDRrs:
2413   case ARM::LDRBrs:
2414   case ARM::STRrs:
2415   case ARM::STRBrs: {
2416     unsigned ShOpVal = MI->getOperand(3).getImm();
2417     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2418     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2419     if (!isSub &&
2420         (ShImm == 0 ||
2421          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2422           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2423       return 1;
2424     return 2;
2425   }
2426
2427   case ARM::LDRH:
2428   case ARM::STRH: {
2429     if (!MI->getOperand(2).getReg())
2430       return 1;
2431
2432     unsigned ShOpVal = MI->getOperand(3).getImm();
2433     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2434     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2435     if (!isSub &&
2436         (ShImm == 0 ||
2437          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2438           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2439       return 1;
2440     return 2;
2441   }
2442
2443   case ARM::LDRSB:
2444   case ARM::LDRSH:
2445     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2446
2447   case ARM::LDRSB_POST:
2448   case ARM::LDRSH_POST: {
2449     unsigned Rt = MI->getOperand(0).getReg();
2450     unsigned Rm = MI->getOperand(3).getReg();
2451     return (Rt == Rm) ? 4 : 3;
2452   }
2453
2454   case ARM::LDR_PRE_REG:
2455   case ARM::LDRB_PRE_REG: {
2456     unsigned Rt = MI->getOperand(0).getReg();
2457     unsigned Rm = MI->getOperand(3).getReg();
2458     if (Rt == Rm)
2459       return 3;
2460     unsigned ShOpVal = MI->getOperand(4).getImm();
2461     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2462     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2463     if (!isSub &&
2464         (ShImm == 0 ||
2465          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2466           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2467       return 2;
2468     return 3;
2469   }
2470
2471   case ARM::STR_PRE_REG:
2472   case ARM::STRB_PRE_REG: {
2473     unsigned ShOpVal = MI->getOperand(4).getImm();
2474     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2475     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2476     if (!isSub &&
2477         (ShImm == 0 ||
2478          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2479           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2480       return 2;
2481     return 3;
2482   }
2483
2484   case ARM::LDRH_PRE:
2485   case ARM::STRH_PRE: {
2486     unsigned Rt = MI->getOperand(0).getReg();
2487     unsigned Rm = MI->getOperand(3).getReg();
2488     if (!Rm)
2489       return 2;
2490     if (Rt == Rm)
2491       return 3;
2492     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2493       ? 3 : 2;
2494   }
2495
2496   case ARM::LDR_POST_REG:
2497   case ARM::LDRB_POST_REG:
2498   case ARM::LDRH_POST: {
2499     unsigned Rt = MI->getOperand(0).getReg();
2500     unsigned Rm = MI->getOperand(3).getReg();
2501     return (Rt == Rm) ? 3 : 2;
2502   }
2503
2504   case ARM::LDR_PRE_IMM:
2505   case ARM::LDRB_PRE_IMM:
2506   case ARM::LDR_POST_IMM:
2507   case ARM::LDRB_POST_IMM:
2508   case ARM::STRB_POST_IMM:
2509   case ARM::STRB_POST_REG:
2510   case ARM::STRB_PRE_IMM:
2511   case ARM::STRH_POST:
2512   case ARM::STR_POST_IMM:
2513   case ARM::STR_POST_REG:
2514   case ARM::STR_PRE_IMM:
2515     return 2;
2516
2517   case ARM::LDRSB_PRE:
2518   case ARM::LDRSH_PRE: {
2519     unsigned Rm = MI->getOperand(3).getReg();
2520     if (Rm == 0)
2521       return 3;
2522     unsigned Rt = MI->getOperand(0).getReg();
2523     if (Rt == Rm)
2524       return 4;
2525     unsigned ShOpVal = MI->getOperand(4).getImm();
2526     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2527     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2528     if (!isSub &&
2529         (ShImm == 0 ||
2530          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2531           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2532       return 3;
2533     return 4;
2534   }
2535
2536   case ARM::LDRD: {
2537     unsigned Rt = MI->getOperand(0).getReg();
2538     unsigned Rn = MI->getOperand(2).getReg();
2539     unsigned Rm = MI->getOperand(3).getReg();
2540     if (Rm)
2541       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2542     return (Rt == Rn) ? 3 : 2;
2543   }
2544
2545   case ARM::STRD: {
2546     unsigned Rm = MI->getOperand(3).getReg();
2547     if (Rm)
2548       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2549     return 2;
2550   }
2551
2552   case ARM::LDRD_POST:
2553   case ARM::t2LDRD_POST:
2554     return 3;
2555
2556   case ARM::STRD_POST:
2557   case ARM::t2STRD_POST:
2558     return 4;
2559
2560   case ARM::LDRD_PRE: {
2561     unsigned Rt = MI->getOperand(0).getReg();
2562     unsigned Rn = MI->getOperand(3).getReg();
2563     unsigned Rm = MI->getOperand(4).getReg();
2564     if (Rm)
2565       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2566     return (Rt == Rn) ? 4 : 3;
2567   }
2568
2569   case ARM::t2LDRD_PRE: {
2570     unsigned Rt = MI->getOperand(0).getReg();
2571     unsigned Rn = MI->getOperand(3).getReg();
2572     return (Rt == Rn) ? 4 : 3;
2573   }
2574
2575   case ARM::STRD_PRE: {
2576     unsigned Rm = MI->getOperand(4).getReg();
2577     if (Rm)
2578       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2579     return 3;
2580   }
2581
2582   case ARM::t2STRD_PRE:
2583     return 3;
2584
2585   case ARM::t2LDR_POST:
2586   case ARM::t2LDRB_POST:
2587   case ARM::t2LDRB_PRE:
2588   case ARM::t2LDRSBi12:
2589   case ARM::t2LDRSBi8:
2590   case ARM::t2LDRSBpci:
2591   case ARM::t2LDRSBs:
2592   case ARM::t2LDRH_POST:
2593   case ARM::t2LDRH_PRE:
2594   case ARM::t2LDRSBT:
2595   case ARM::t2LDRSB_POST:
2596   case ARM::t2LDRSB_PRE:
2597   case ARM::t2LDRSH_POST:
2598   case ARM::t2LDRSH_PRE:
2599   case ARM::t2LDRSHi12:
2600   case ARM::t2LDRSHi8:
2601   case ARM::t2LDRSHpci:
2602   case ARM::t2LDRSHs:
2603     return 2;
2604
2605   case ARM::t2LDRDi8: {
2606     unsigned Rt = MI->getOperand(0).getReg();
2607     unsigned Rn = MI->getOperand(2).getReg();
2608     return (Rt == Rn) ? 3 : 2;
2609   }
2610
2611   case ARM::t2STRB_POST:
2612   case ARM::t2STRB_PRE:
2613   case ARM::t2STRBs:
2614   case ARM::t2STRDi8:
2615   case ARM::t2STRH_POST:
2616   case ARM::t2STRH_PRE:
2617   case ARM::t2STRHs:
2618   case ARM::t2STR_POST:
2619   case ARM::t2STR_PRE:
2620   case ARM::t2STRs:
2621     return 2;
2622   }
2623 }
2624
2625 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2626 // can't be easily determined return 0 (missing MachineMemOperand).
2627 //
2628 // FIXME: The current MachineInstr design does not support relying on machine
2629 // mem operands to determine the width of a memory access. Instead, we expect
2630 // the target to provide this information based on the instruction opcode and
2631 // operands. However, using MachineMemOperand is a the best solution now for
2632 // two reasons:
2633 //
2634 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2635 // operands. This is much more dangerous than using the MachineMemOperand
2636 // sizes because CodeGen passes can insert/remove optional machine operands. In
2637 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2638 // postRA passes as well.
2639 //
2640 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2641 // machine model that calls this should handle the unknown (zero size) case.
2642 //
2643 // Long term, we should require a target hook that verifies MachineMemOperand
2644 // sizes during MC lowering. That target hook should be local to MC lowering
2645 // because we can't ensure that it is aware of other MI forms. Doing this will
2646 // ensure that MachineMemOperands are correctly propagated through all passes.
2647 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2648   unsigned Size = 0;
2649   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2650          E = MI->memoperands_end(); I != E; ++I) {
2651     Size += (*I)->getSize();
2652   }
2653   return Size / 4;
2654 }
2655
2656 unsigned
2657 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2658                                  const MachineInstr *MI) const {
2659   if (!ItinData || ItinData->isEmpty())
2660     return 1;
2661
2662   const MCInstrDesc &Desc = MI->getDesc();
2663   unsigned Class = Desc.getSchedClass();
2664   int ItinUOps = ItinData->getNumMicroOps(Class);
2665   if (ItinUOps >= 0) {
2666     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2667       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2668
2669     return ItinUOps;
2670   }
2671
2672   unsigned Opc = MI->getOpcode();
2673   switch (Opc) {
2674   default:
2675     llvm_unreachable("Unexpected multi-uops instruction!");
2676   case ARM::VLDMQIA:
2677   case ARM::VSTMQIA:
2678     return 2;
2679
2680   // The number of uOps for load / store multiple are determined by the number
2681   // registers.
2682   //
2683   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2684   // same cycle. The scheduling for the first load / store must be done
2685   // separately by assuming the address is not 64-bit aligned.
2686   //
2687   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2688   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2689   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2690   case ARM::VLDMDIA:
2691   case ARM::VLDMDIA_UPD:
2692   case ARM::VLDMDDB_UPD:
2693   case ARM::VLDMSIA:
2694   case ARM::VLDMSIA_UPD:
2695   case ARM::VLDMSDB_UPD:
2696   case ARM::VSTMDIA:
2697   case ARM::VSTMDIA_UPD:
2698   case ARM::VSTMDDB_UPD:
2699   case ARM::VSTMSIA:
2700   case ARM::VSTMSIA_UPD:
2701   case ARM::VSTMSDB_UPD: {
2702     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2703     return (NumRegs / 2) + (NumRegs % 2) + 1;
2704   }
2705
2706   case ARM::LDMIA_RET:
2707   case ARM::LDMIA:
2708   case ARM::LDMDA:
2709   case ARM::LDMDB:
2710   case ARM::LDMIB:
2711   case ARM::LDMIA_UPD:
2712   case ARM::LDMDA_UPD:
2713   case ARM::LDMDB_UPD:
2714   case ARM::LDMIB_UPD:
2715   case ARM::STMIA:
2716   case ARM::STMDA:
2717   case ARM::STMDB:
2718   case ARM::STMIB:
2719   case ARM::STMIA_UPD:
2720   case ARM::STMDA_UPD:
2721   case ARM::STMDB_UPD:
2722   case ARM::STMIB_UPD:
2723   case ARM::tLDMIA:
2724   case ARM::tLDMIA_UPD:
2725   case ARM::tSTMIA_UPD:
2726   case ARM::tPOP_RET:
2727   case ARM::tPOP:
2728   case ARM::tPUSH:
2729   case ARM::t2LDMIA_RET:
2730   case ARM::t2LDMIA:
2731   case ARM::t2LDMDB:
2732   case ARM::t2LDMIA_UPD:
2733   case ARM::t2LDMDB_UPD:
2734   case ARM::t2STMIA:
2735   case ARM::t2STMDB:
2736   case ARM::t2STMIA_UPD:
2737   case ARM::t2STMDB_UPD: {
2738     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2739     if (Subtarget.isSwift()) {
2740       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
2741       switch (Opc) {
2742       default: break;
2743       case ARM::VLDMDIA_UPD:
2744       case ARM::VLDMDDB_UPD:
2745       case ARM::VLDMSIA_UPD:
2746       case ARM::VLDMSDB_UPD:
2747       case ARM::VSTMDIA_UPD:
2748       case ARM::VSTMDDB_UPD:
2749       case ARM::VSTMSIA_UPD:
2750       case ARM::VSTMSDB_UPD:
2751       case ARM::LDMIA_UPD:
2752       case ARM::LDMDA_UPD:
2753       case ARM::LDMDB_UPD:
2754       case ARM::LDMIB_UPD:
2755       case ARM::STMIA_UPD:
2756       case ARM::STMDA_UPD:
2757       case ARM::STMDB_UPD:
2758       case ARM::STMIB_UPD:
2759       case ARM::tLDMIA_UPD:
2760       case ARM::tSTMIA_UPD:
2761       case ARM::t2LDMIA_UPD:
2762       case ARM::t2LDMDB_UPD:
2763       case ARM::t2STMIA_UPD:
2764       case ARM::t2STMDB_UPD:
2765         ++UOps; // One for base register writeback.
2766         break;
2767       case ARM::LDMIA_RET:
2768       case ARM::tPOP_RET:
2769       case ARM::t2LDMIA_RET:
2770         UOps += 2; // One for base reg wb, one for write to pc.
2771         break;
2772       }
2773       return UOps;
2774     } else if (Subtarget.isCortexA8()) {
2775       if (NumRegs < 4)
2776         return 2;
2777       // 4 registers would be issued: 2, 2.
2778       // 5 registers would be issued: 2, 2, 1.
2779       int A8UOps = (NumRegs / 2);
2780       if (NumRegs % 2)
2781         ++A8UOps;
2782       return A8UOps;
2783     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2784       int A9UOps = (NumRegs / 2);
2785       // If there are odd number of registers or if it's not 64-bit aligned,
2786       // then it takes an extra AGU (Address Generation Unit) cycle.
2787       if ((NumRegs % 2) ||
2788           !MI->hasOneMemOperand() ||
2789           (*MI->memoperands_begin())->getAlignment() < 8)
2790         ++A9UOps;
2791       return A9UOps;
2792     } else {
2793       // Assume the worst.
2794       return NumRegs;
2795     }
2796   }
2797   }
2798 }
2799
2800 int
2801 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2802                                   const MCInstrDesc &DefMCID,
2803                                   unsigned DefClass,
2804                                   unsigned DefIdx, unsigned DefAlign) const {
2805   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2806   if (RegNo <= 0)
2807     // Def is the address writeback.
2808     return ItinData->getOperandCycle(DefClass, DefIdx);
2809
2810   int DefCycle;
2811   if (Subtarget.isCortexA8()) {
2812     // (regno / 2) + (regno % 2) + 1
2813     DefCycle = RegNo / 2 + 1;
2814     if (RegNo % 2)
2815       ++DefCycle;
2816   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2817     DefCycle = RegNo;
2818     bool isSLoad = false;
2819
2820     switch (DefMCID.getOpcode()) {
2821     default: break;
2822     case ARM::VLDMSIA:
2823     case ARM::VLDMSIA_UPD:
2824     case ARM::VLDMSDB_UPD:
2825       isSLoad = true;
2826       break;
2827     }
2828
2829     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2830     // then it takes an extra cycle.
2831     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
2832       ++DefCycle;
2833   } else {
2834     // Assume the worst.
2835     DefCycle = RegNo + 2;
2836   }
2837
2838   return DefCycle;
2839 }
2840
2841 int
2842 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
2843                                  const MCInstrDesc &DefMCID,
2844                                  unsigned DefClass,
2845                                  unsigned DefIdx, unsigned DefAlign) const {
2846   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2847   if (RegNo <= 0)
2848     // Def is the address writeback.
2849     return ItinData->getOperandCycle(DefClass, DefIdx);
2850
2851   int DefCycle;
2852   if (Subtarget.isCortexA8()) {
2853     // 4 registers would be issued: 1, 2, 1.
2854     // 5 registers would be issued: 1, 2, 2.
2855     DefCycle = RegNo / 2;
2856     if (DefCycle < 1)
2857       DefCycle = 1;
2858     // Result latency is issue cycle + 2: E2.
2859     DefCycle += 2;
2860   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2861     DefCycle = (RegNo / 2);
2862     // If there are odd number of registers or if it's not 64-bit aligned,
2863     // then it takes an extra AGU (Address Generation Unit) cycle.
2864     if ((RegNo % 2) || DefAlign < 8)
2865       ++DefCycle;
2866     // Result latency is AGU cycles + 2.
2867     DefCycle += 2;
2868   } else {
2869     // Assume the worst.
2870     DefCycle = RegNo + 2;
2871   }
2872
2873   return DefCycle;
2874 }
2875
2876 int
2877 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
2878                                   const MCInstrDesc &UseMCID,
2879                                   unsigned UseClass,
2880                                   unsigned UseIdx, unsigned UseAlign) const {
2881   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2882   if (RegNo <= 0)
2883     return ItinData->getOperandCycle(UseClass, UseIdx);
2884
2885   int UseCycle;
2886   if (Subtarget.isCortexA8()) {
2887     // (regno / 2) + (regno % 2) + 1
2888     UseCycle = RegNo / 2 + 1;
2889     if (RegNo % 2)
2890       ++UseCycle;
2891   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2892     UseCycle = RegNo;
2893     bool isSStore = false;
2894
2895     switch (UseMCID.getOpcode()) {
2896     default: break;
2897     case ARM::VSTMSIA:
2898     case ARM::VSTMSIA_UPD:
2899     case ARM::VSTMSDB_UPD:
2900       isSStore = true;
2901       break;
2902     }
2903
2904     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2905     // then it takes an extra cycle.
2906     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
2907       ++UseCycle;
2908   } else {
2909     // Assume the worst.
2910     UseCycle = RegNo + 2;
2911   }
2912
2913   return UseCycle;
2914 }
2915
2916 int
2917 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
2918                                  const MCInstrDesc &UseMCID,
2919                                  unsigned UseClass,
2920                                  unsigned UseIdx, unsigned UseAlign) const {
2921   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2922   if (RegNo <= 0)
2923     return ItinData->getOperandCycle(UseClass, UseIdx);
2924
2925   int UseCycle;
2926   if (Subtarget.isCortexA8()) {
2927     UseCycle = RegNo / 2;
2928     if (UseCycle < 2)
2929       UseCycle = 2;
2930     // Read in E3.
2931     UseCycle += 2;
2932   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2933     UseCycle = (RegNo / 2);
2934     // If there are odd number of registers or if it's not 64-bit aligned,
2935     // then it takes an extra AGU (Address Generation Unit) cycle.
2936     if ((RegNo % 2) || UseAlign < 8)
2937       ++UseCycle;
2938   } else {
2939     // Assume the worst.
2940     UseCycle = 1;
2941   }
2942   return UseCycle;
2943 }
2944
2945 int
2946 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2947                                     const MCInstrDesc &DefMCID,
2948                                     unsigned DefIdx, unsigned DefAlign,
2949                                     const MCInstrDesc &UseMCID,
2950                                     unsigned UseIdx, unsigned UseAlign) const {
2951   unsigned DefClass = DefMCID.getSchedClass();
2952   unsigned UseClass = UseMCID.getSchedClass();
2953
2954   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
2955     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
2956
2957   // This may be a def / use of a variable_ops instruction, the operand
2958   // latency might be determinable dynamically. Let the target try to
2959   // figure it out.
2960   int DefCycle = -1;
2961   bool LdmBypass = false;
2962   switch (DefMCID.getOpcode()) {
2963   default:
2964     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2965     break;
2966
2967   case ARM::VLDMDIA:
2968   case ARM::VLDMDIA_UPD:
2969   case ARM::VLDMDDB_UPD:
2970   case ARM::VLDMSIA:
2971   case ARM::VLDMSIA_UPD:
2972   case ARM::VLDMSDB_UPD:
2973     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2974     break;
2975
2976   case ARM::LDMIA_RET:
2977   case ARM::LDMIA:
2978   case ARM::LDMDA:
2979   case ARM::LDMDB:
2980   case ARM::LDMIB:
2981   case ARM::LDMIA_UPD:
2982   case ARM::LDMDA_UPD:
2983   case ARM::LDMDB_UPD:
2984   case ARM::LDMIB_UPD:
2985   case ARM::tLDMIA:
2986   case ARM::tLDMIA_UPD:
2987   case ARM::tPUSH:
2988   case ARM::t2LDMIA_RET:
2989   case ARM::t2LDMIA:
2990   case ARM::t2LDMDB:
2991   case ARM::t2LDMIA_UPD:
2992   case ARM::t2LDMDB_UPD:
2993     LdmBypass = 1;
2994     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2995     break;
2996   }
2997
2998   if (DefCycle == -1)
2999     // We can't seem to determine the result latency of the def, assume it's 2.
3000     DefCycle = 2;
3001
3002   int UseCycle = -1;
3003   switch (UseMCID.getOpcode()) {
3004   default:
3005     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3006     break;
3007
3008   case ARM::VSTMDIA:
3009   case ARM::VSTMDIA_UPD:
3010   case ARM::VSTMDDB_UPD:
3011   case ARM::VSTMSIA:
3012   case ARM::VSTMSIA_UPD:
3013   case ARM::VSTMSDB_UPD:
3014     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3015     break;
3016
3017   case ARM::STMIA:
3018   case ARM::STMDA:
3019   case ARM::STMDB:
3020   case ARM::STMIB:
3021   case ARM::STMIA_UPD:
3022   case ARM::STMDA_UPD:
3023   case ARM::STMDB_UPD:
3024   case ARM::STMIB_UPD:
3025   case ARM::tSTMIA_UPD:
3026   case ARM::tPOP_RET:
3027   case ARM::tPOP:
3028   case ARM::t2STMIA:
3029   case ARM::t2STMDB:
3030   case ARM::t2STMIA_UPD:
3031   case ARM::t2STMDB_UPD:
3032     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3033     break;
3034   }
3035
3036   if (UseCycle == -1)
3037     // Assume it's read in the first stage.
3038     UseCycle = 1;
3039
3040   UseCycle = DefCycle - UseCycle + 1;
3041   if (UseCycle > 0) {
3042     if (LdmBypass) {
3043       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3044       // first def operand.
3045       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3046                                           UseClass, UseIdx))
3047         --UseCycle;
3048     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3049                                                UseClass, UseIdx)) {
3050       --UseCycle;
3051     }
3052   }
3053
3054   return UseCycle;
3055 }
3056
3057 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3058                                            const MachineInstr *MI, unsigned Reg,
3059                                            unsigned &DefIdx, unsigned &Dist) {
3060   Dist = 0;
3061
3062   MachineBasicBlock::const_iterator I = MI; ++I;
3063   MachineBasicBlock::const_instr_iterator II =
3064     llvm::prior(I.getInstrIterator());
3065   assert(II->isInsideBundle() && "Empty bundle?");
3066
3067   int Idx = -1;
3068   while (II->isInsideBundle()) {
3069     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3070     if (Idx != -1)
3071       break;
3072     --II;
3073     ++Dist;
3074   }
3075
3076   assert(Idx != -1 && "Cannot find bundled definition!");
3077   DefIdx = Idx;
3078   return II;
3079 }
3080
3081 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3082                                            const MachineInstr *MI, unsigned Reg,
3083                                            unsigned &UseIdx, unsigned &Dist) {
3084   Dist = 0;
3085
3086   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3087   assert(II->isInsideBundle() && "Empty bundle?");
3088   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3089
3090   // FIXME: This doesn't properly handle multiple uses.
3091   int Idx = -1;
3092   while (II != E && II->isInsideBundle()) {
3093     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3094     if (Idx != -1)
3095       break;
3096     if (II->getOpcode() != ARM::t2IT)
3097       ++Dist;
3098     ++II;
3099   }
3100
3101   if (Idx == -1) {
3102     Dist = 0;
3103     return 0;
3104   }
3105
3106   UseIdx = Idx;
3107   return II;
3108 }
3109
3110 /// Return the number of cycles to add to (or subtract from) the static
3111 /// itinerary based on the def opcode and alignment. The caller will ensure that
3112 /// adjusted latency is at least one cycle.
3113 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3114                             const MachineInstr *DefMI,
3115                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3116   int Adjust = 0;
3117   if (Subtarget.isCortexA8() || Subtarget.isLikeA9()) {
3118     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3119     // variants are one cycle cheaper.
3120     switch (DefMCID->getOpcode()) {
3121     default: break;
3122     case ARM::LDRrs:
3123     case ARM::LDRBrs: {
3124       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3125       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3126       if (ShImm == 0 ||
3127           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3128         --Adjust;
3129       break;
3130     }
3131     case ARM::t2LDRs:
3132     case ARM::t2LDRBs:
3133     case ARM::t2LDRHs:
3134     case ARM::t2LDRSHs: {
3135       // Thumb2 mode: lsl only.
3136       unsigned ShAmt = DefMI->getOperand(3).getImm();
3137       if (ShAmt == 0 || ShAmt == 2)
3138         --Adjust;
3139       break;
3140     }
3141     }
3142   } else if (Subtarget.isSwift()) {
3143     // FIXME: Properly handle all of the latency adjustments for address
3144     // writeback.
3145     switch (DefMCID->getOpcode()) {
3146     default: break;
3147     case ARM::LDRrs:
3148     case ARM::LDRBrs: {
3149       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3150       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3151       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3152       if (!isSub &&
3153           (ShImm == 0 ||
3154            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3155             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3156         Adjust -= 2;
3157       else if (!isSub &&
3158                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3159         --Adjust;
3160       break;
3161     }
3162     case ARM::t2LDRs:
3163     case ARM::t2LDRBs:
3164     case ARM::t2LDRHs:
3165     case ARM::t2LDRSHs: {
3166       // Thumb2 mode: lsl only.
3167       unsigned ShAmt = DefMI->getOperand(3).getImm();
3168       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3169         Adjust -= 2;
3170       break;
3171     }
3172     }
3173   }
3174
3175   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3176     switch (DefMCID->getOpcode()) {
3177     default: break;
3178     case ARM::VLD1q8:
3179     case ARM::VLD1q16:
3180     case ARM::VLD1q32:
3181     case ARM::VLD1q64:
3182     case ARM::VLD1q8wb_fixed:
3183     case ARM::VLD1q16wb_fixed:
3184     case ARM::VLD1q32wb_fixed:
3185     case ARM::VLD1q64wb_fixed:
3186     case ARM::VLD1q8wb_register:
3187     case ARM::VLD1q16wb_register:
3188     case ARM::VLD1q32wb_register:
3189     case ARM::VLD1q64wb_register:
3190     case ARM::VLD2d8:
3191     case ARM::VLD2d16:
3192     case ARM::VLD2d32:
3193     case ARM::VLD2q8:
3194     case ARM::VLD2q16:
3195     case ARM::VLD2q32:
3196     case ARM::VLD2d8wb_fixed:
3197     case ARM::VLD2d16wb_fixed:
3198     case ARM::VLD2d32wb_fixed:
3199     case ARM::VLD2q8wb_fixed:
3200     case ARM::VLD2q16wb_fixed:
3201     case ARM::VLD2q32wb_fixed:
3202     case ARM::VLD2d8wb_register:
3203     case ARM::VLD2d16wb_register:
3204     case ARM::VLD2d32wb_register:
3205     case ARM::VLD2q8wb_register:
3206     case ARM::VLD2q16wb_register:
3207     case ARM::VLD2q32wb_register:
3208     case ARM::VLD3d8:
3209     case ARM::VLD3d16:
3210     case ARM::VLD3d32:
3211     case ARM::VLD1d64T:
3212     case ARM::VLD3d8_UPD:
3213     case ARM::VLD3d16_UPD:
3214     case ARM::VLD3d32_UPD:
3215     case ARM::VLD1d64Twb_fixed:
3216     case ARM::VLD1d64Twb_register:
3217     case ARM::VLD3q8_UPD:
3218     case ARM::VLD3q16_UPD:
3219     case ARM::VLD3q32_UPD:
3220     case ARM::VLD4d8:
3221     case ARM::VLD4d16:
3222     case ARM::VLD4d32:
3223     case ARM::VLD1d64Q:
3224     case ARM::VLD4d8_UPD:
3225     case ARM::VLD4d16_UPD:
3226     case ARM::VLD4d32_UPD:
3227     case ARM::VLD1d64Qwb_fixed:
3228     case ARM::VLD1d64Qwb_register:
3229     case ARM::VLD4q8_UPD:
3230     case ARM::VLD4q16_UPD:
3231     case ARM::VLD4q32_UPD:
3232     case ARM::VLD1DUPq8:
3233     case ARM::VLD1DUPq16:
3234     case ARM::VLD1DUPq32:
3235     case ARM::VLD1DUPq8wb_fixed:
3236     case ARM::VLD1DUPq16wb_fixed:
3237     case ARM::VLD1DUPq32wb_fixed:
3238     case ARM::VLD1DUPq8wb_register:
3239     case ARM::VLD1DUPq16wb_register:
3240     case ARM::VLD1DUPq32wb_register:
3241     case ARM::VLD2DUPd8:
3242     case ARM::VLD2DUPd16:
3243     case ARM::VLD2DUPd32:
3244     case ARM::VLD2DUPd8wb_fixed:
3245     case ARM::VLD2DUPd16wb_fixed:
3246     case ARM::VLD2DUPd32wb_fixed:
3247     case ARM::VLD2DUPd8wb_register:
3248     case ARM::VLD2DUPd16wb_register:
3249     case ARM::VLD2DUPd32wb_register:
3250     case ARM::VLD4DUPd8:
3251     case ARM::VLD4DUPd16:
3252     case ARM::VLD4DUPd32:
3253     case ARM::VLD4DUPd8_UPD:
3254     case ARM::VLD4DUPd16_UPD:
3255     case ARM::VLD4DUPd32_UPD:
3256     case ARM::VLD1LNd8:
3257     case ARM::VLD1LNd16:
3258     case ARM::VLD1LNd32:
3259     case ARM::VLD1LNd8_UPD:
3260     case ARM::VLD1LNd16_UPD:
3261     case ARM::VLD1LNd32_UPD:
3262     case ARM::VLD2LNd8:
3263     case ARM::VLD2LNd16:
3264     case ARM::VLD2LNd32:
3265     case ARM::VLD2LNq16:
3266     case ARM::VLD2LNq32:
3267     case ARM::VLD2LNd8_UPD:
3268     case ARM::VLD2LNd16_UPD:
3269     case ARM::VLD2LNd32_UPD:
3270     case ARM::VLD2LNq16_UPD:
3271     case ARM::VLD2LNq32_UPD:
3272     case ARM::VLD4LNd8:
3273     case ARM::VLD4LNd16:
3274     case ARM::VLD4LNd32:
3275     case ARM::VLD4LNq16:
3276     case ARM::VLD4LNq32:
3277     case ARM::VLD4LNd8_UPD:
3278     case ARM::VLD4LNd16_UPD:
3279     case ARM::VLD4LNd32_UPD:
3280     case ARM::VLD4LNq16_UPD:
3281     case ARM::VLD4LNq32_UPD:
3282       // If the address is not 64-bit aligned, the latencies of these
3283       // instructions increases by one.
3284       ++Adjust;
3285       break;
3286     }
3287   }
3288   return Adjust;
3289 }
3290
3291
3292
3293 int
3294 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3295                                     const MachineInstr *DefMI, unsigned DefIdx,
3296                                     const MachineInstr *UseMI,
3297                                     unsigned UseIdx) const {
3298   // No operand latency. The caller may fall back to getInstrLatency.
3299   if (!ItinData || ItinData->isEmpty())
3300     return -1;
3301
3302   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3303   unsigned Reg = DefMO.getReg();
3304   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3305   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3306
3307   unsigned DefAdj = 0;
3308   if (DefMI->isBundle()) {
3309     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3310     DefMCID = &DefMI->getDesc();
3311   }
3312   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3313       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3314     return 1;
3315   }
3316
3317   unsigned UseAdj = 0;
3318   if (UseMI->isBundle()) {
3319     unsigned NewUseIdx;
3320     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3321                                                    Reg, NewUseIdx, UseAdj);
3322     if (!NewUseMI)
3323       return -1;
3324
3325     UseMI = NewUseMI;
3326     UseIdx = NewUseIdx;
3327     UseMCID = &UseMI->getDesc();
3328   }
3329
3330   if (Reg == ARM::CPSR) {
3331     if (DefMI->getOpcode() == ARM::FMSTAT) {
3332       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3333       return Subtarget.isLikeA9() ? 1 : 20;
3334     }
3335
3336     // CPSR set and branch can be paired in the same cycle.
3337     if (UseMI->isBranch())
3338       return 0;
3339
3340     // Otherwise it takes the instruction latency (generally one).
3341     unsigned Latency = getInstrLatency(ItinData, DefMI);
3342
3343     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3344     // its uses. Instructions which are otherwise scheduled between them may
3345     // incur a code size penalty (not able to use the CPSR setting 16-bit
3346     // instructions).
3347     if (Latency > 0 && Subtarget.isThumb2()) {
3348       const MachineFunction *MF = DefMI->getParent()->getParent();
3349       if (MF->getFunction()->getAttributes().
3350             hasAttribute(AttributeSet::FunctionIndex,
3351                          Attribute::OptimizeForSize))
3352         --Latency;
3353     }
3354     return Latency;
3355   }
3356
3357   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3358     return -1;
3359
3360   unsigned DefAlign = DefMI->hasOneMemOperand()
3361     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3362   unsigned UseAlign = UseMI->hasOneMemOperand()
3363     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3364
3365   // Get the itinerary's latency if possible, and handle variable_ops.
3366   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3367                                   *UseMCID, UseIdx, UseAlign);
3368   // Unable to find operand latency. The caller may resort to getInstrLatency.
3369   if (Latency < 0)
3370     return Latency;
3371
3372   // Adjust for IT block position.
3373   int Adj = DefAdj + UseAdj;
3374
3375   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3376   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3377   if (Adj >= 0 || (int)Latency > -Adj) {
3378     return Latency + Adj;
3379   }
3380   // Return the itinerary latency, which may be zero but not less than zero.
3381   return Latency;
3382 }
3383
3384 int
3385 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3386                                     SDNode *DefNode, unsigned DefIdx,
3387                                     SDNode *UseNode, unsigned UseIdx) const {
3388   if (!DefNode->isMachineOpcode())
3389     return 1;
3390
3391   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3392
3393   if (isZeroCost(DefMCID.Opcode))
3394     return 0;
3395
3396   if (!ItinData || ItinData->isEmpty())
3397     return DefMCID.mayLoad() ? 3 : 1;
3398
3399   if (!UseNode->isMachineOpcode()) {
3400     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3401     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3402       return Latency <= 2 ? 1 : Latency - 1;
3403     else
3404       return Latency <= 3 ? 1 : Latency - 2;
3405   }
3406
3407   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3408   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3409   unsigned DefAlign = !DefMN->memoperands_empty()
3410     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3411   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3412   unsigned UseAlign = !UseMN->memoperands_empty()
3413     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3414   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3415                                   UseMCID, UseIdx, UseAlign);
3416
3417   if (Latency > 1 &&
3418       (Subtarget.isCortexA8() || Subtarget.isLikeA9())) {
3419     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3420     // variants are one cycle cheaper.
3421     switch (DefMCID.getOpcode()) {
3422     default: break;
3423     case ARM::LDRrs:
3424     case ARM::LDRBrs: {
3425       unsigned ShOpVal =
3426         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3427       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3428       if (ShImm == 0 ||
3429           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3430         --Latency;
3431       break;
3432     }
3433     case ARM::t2LDRs:
3434     case ARM::t2LDRBs:
3435     case ARM::t2LDRHs:
3436     case ARM::t2LDRSHs: {
3437       // Thumb2 mode: lsl only.
3438       unsigned ShAmt =
3439         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3440       if (ShAmt == 0 || ShAmt == 2)
3441         --Latency;
3442       break;
3443     }
3444     }
3445   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3446     // FIXME: Properly handle all of the latency adjustments for address
3447     // writeback.
3448     switch (DefMCID.getOpcode()) {
3449     default: break;
3450     case ARM::LDRrs:
3451     case ARM::LDRBrs: {
3452       unsigned ShOpVal =
3453         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3454       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3455       if (ShImm == 0 ||
3456           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3457            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3458         Latency -= 2;
3459       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3460         --Latency;
3461       break;
3462     }
3463     case ARM::t2LDRs:
3464     case ARM::t2LDRBs:
3465     case ARM::t2LDRHs:
3466     case ARM::t2LDRSHs: {
3467       // Thumb2 mode: lsl 0-3 only.
3468       Latency -= 2;
3469       break;
3470     }
3471     }
3472   }
3473
3474   if (DefAlign < 8 && Subtarget.isLikeA9())
3475     switch (DefMCID.getOpcode()) {
3476     default: break;
3477     case ARM::VLD1q8:
3478     case ARM::VLD1q16:
3479     case ARM::VLD1q32:
3480     case ARM::VLD1q64:
3481     case ARM::VLD1q8wb_register:
3482     case ARM::VLD1q16wb_register:
3483     case ARM::VLD1q32wb_register:
3484     case ARM::VLD1q64wb_register:
3485     case ARM::VLD1q8wb_fixed:
3486     case ARM::VLD1q16wb_fixed:
3487     case ARM::VLD1q32wb_fixed:
3488     case ARM::VLD1q64wb_fixed:
3489     case ARM::VLD2d8:
3490     case ARM::VLD2d16:
3491     case ARM::VLD2d32:
3492     case ARM::VLD2q8Pseudo:
3493     case ARM::VLD2q16Pseudo:
3494     case ARM::VLD2q32Pseudo:
3495     case ARM::VLD2d8wb_fixed:
3496     case ARM::VLD2d16wb_fixed:
3497     case ARM::VLD2d32wb_fixed:
3498     case ARM::VLD2q8PseudoWB_fixed:
3499     case ARM::VLD2q16PseudoWB_fixed:
3500     case ARM::VLD2q32PseudoWB_fixed:
3501     case ARM::VLD2d8wb_register:
3502     case ARM::VLD2d16wb_register:
3503     case ARM::VLD2d32wb_register:
3504     case ARM::VLD2q8PseudoWB_register:
3505     case ARM::VLD2q16PseudoWB_register:
3506     case ARM::VLD2q32PseudoWB_register:
3507     case ARM::VLD3d8Pseudo:
3508     case ARM::VLD3d16Pseudo:
3509     case ARM::VLD3d32Pseudo:
3510     case ARM::VLD1d64TPseudo:
3511     case ARM::VLD3d8Pseudo_UPD:
3512     case ARM::VLD3d16Pseudo_UPD:
3513     case ARM::VLD3d32Pseudo_UPD:
3514     case ARM::VLD3q8Pseudo_UPD:
3515     case ARM::VLD3q16Pseudo_UPD:
3516     case ARM::VLD3q32Pseudo_UPD:
3517     case ARM::VLD3q8oddPseudo:
3518     case ARM::VLD3q16oddPseudo:
3519     case ARM::VLD3q32oddPseudo:
3520     case ARM::VLD3q8oddPseudo_UPD:
3521     case ARM::VLD3q16oddPseudo_UPD:
3522     case ARM::VLD3q32oddPseudo_UPD:
3523     case ARM::VLD4d8Pseudo:
3524     case ARM::VLD4d16Pseudo:
3525     case ARM::VLD4d32Pseudo:
3526     case ARM::VLD1d64QPseudo:
3527     case ARM::VLD4d8Pseudo_UPD:
3528     case ARM::VLD4d16Pseudo_UPD:
3529     case ARM::VLD4d32Pseudo_UPD:
3530     case ARM::VLD4q8Pseudo_UPD:
3531     case ARM::VLD4q16Pseudo_UPD:
3532     case ARM::VLD4q32Pseudo_UPD:
3533     case ARM::VLD4q8oddPseudo:
3534     case ARM::VLD4q16oddPseudo:
3535     case ARM::VLD4q32oddPseudo:
3536     case ARM::VLD4q8oddPseudo_UPD:
3537     case ARM::VLD4q16oddPseudo_UPD:
3538     case ARM::VLD4q32oddPseudo_UPD:
3539     case ARM::VLD1DUPq8:
3540     case ARM::VLD1DUPq16:
3541     case ARM::VLD1DUPq32:
3542     case ARM::VLD1DUPq8wb_fixed:
3543     case ARM::VLD1DUPq16wb_fixed:
3544     case ARM::VLD1DUPq32wb_fixed:
3545     case ARM::VLD1DUPq8wb_register:
3546     case ARM::VLD1DUPq16wb_register:
3547     case ARM::VLD1DUPq32wb_register:
3548     case ARM::VLD2DUPd8:
3549     case ARM::VLD2DUPd16:
3550     case ARM::VLD2DUPd32:
3551     case ARM::VLD2DUPd8wb_fixed:
3552     case ARM::VLD2DUPd16wb_fixed:
3553     case ARM::VLD2DUPd32wb_fixed:
3554     case ARM::VLD2DUPd8wb_register:
3555     case ARM::VLD2DUPd16wb_register:
3556     case ARM::VLD2DUPd32wb_register:
3557     case ARM::VLD4DUPd8Pseudo:
3558     case ARM::VLD4DUPd16Pseudo:
3559     case ARM::VLD4DUPd32Pseudo:
3560     case ARM::VLD4DUPd8Pseudo_UPD:
3561     case ARM::VLD4DUPd16Pseudo_UPD:
3562     case ARM::VLD4DUPd32Pseudo_UPD:
3563     case ARM::VLD1LNq8Pseudo:
3564     case ARM::VLD1LNq16Pseudo:
3565     case ARM::VLD1LNq32Pseudo:
3566     case ARM::VLD1LNq8Pseudo_UPD:
3567     case ARM::VLD1LNq16Pseudo_UPD:
3568     case ARM::VLD1LNq32Pseudo_UPD:
3569     case ARM::VLD2LNd8Pseudo:
3570     case ARM::VLD2LNd16Pseudo:
3571     case ARM::VLD2LNd32Pseudo:
3572     case ARM::VLD2LNq16Pseudo:
3573     case ARM::VLD2LNq32Pseudo:
3574     case ARM::VLD2LNd8Pseudo_UPD:
3575     case ARM::VLD2LNd16Pseudo_UPD:
3576     case ARM::VLD2LNd32Pseudo_UPD:
3577     case ARM::VLD2LNq16Pseudo_UPD:
3578     case ARM::VLD2LNq32Pseudo_UPD:
3579     case ARM::VLD4LNd8Pseudo:
3580     case ARM::VLD4LNd16Pseudo:
3581     case ARM::VLD4LNd32Pseudo:
3582     case ARM::VLD4LNq16Pseudo:
3583     case ARM::VLD4LNq32Pseudo:
3584     case ARM::VLD4LNd8Pseudo_UPD:
3585     case ARM::VLD4LNd16Pseudo_UPD:
3586     case ARM::VLD4LNd32Pseudo_UPD:
3587     case ARM::VLD4LNq16Pseudo_UPD:
3588     case ARM::VLD4LNq32Pseudo_UPD:
3589       // If the address is not 64-bit aligned, the latencies of these
3590       // instructions increases by one.
3591       ++Latency;
3592       break;
3593     }
3594
3595   return Latency;
3596 }
3597
3598 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3599                                            const MachineInstr *MI,
3600                                            unsigned *PredCost) const {
3601   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3602       MI->isRegSequence() || MI->isImplicitDef())
3603     return 1;
3604
3605   // An instruction scheduler typically runs on unbundled instructions, however
3606   // other passes may query the latency of a bundled instruction.
3607   if (MI->isBundle()) {
3608     unsigned Latency = 0;
3609     MachineBasicBlock::const_instr_iterator I = MI;
3610     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3611     while (++I != E && I->isInsideBundle()) {
3612       if (I->getOpcode() != ARM::t2IT)
3613         Latency += getInstrLatency(ItinData, I, PredCost);
3614     }
3615     return Latency;
3616   }
3617
3618   const MCInstrDesc &MCID = MI->getDesc();
3619   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3620     // When predicated, CPSR is an additional source operand for CPSR updating
3621     // instructions, this apparently increases their latencies.
3622     *PredCost = 1;
3623   }
3624   // Be sure to call getStageLatency for an empty itinerary in case it has a
3625   // valid MinLatency property.
3626   if (!ItinData)
3627     return MI->mayLoad() ? 3 : 1;
3628
3629   unsigned Class = MCID.getSchedClass();
3630
3631   // For instructions with variable uops, use uops as latency.
3632   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3633     return getNumMicroOps(ItinData, MI);
3634
3635   // For the common case, fall back on the itinerary's latency.
3636   unsigned Latency = ItinData->getStageLatency(Class);
3637
3638   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3639   unsigned DefAlign = MI->hasOneMemOperand()
3640     ? (*MI->memoperands_begin())->getAlignment() : 0;
3641   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3642   if (Adj >= 0 || (int)Latency > -Adj) {
3643     return Latency + Adj;
3644   }
3645   return Latency;
3646 }
3647
3648 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3649                                       SDNode *Node) const {
3650   if (!Node->isMachineOpcode())
3651     return 1;
3652
3653   if (!ItinData || ItinData->isEmpty())
3654     return 1;
3655
3656   unsigned Opcode = Node->getMachineOpcode();
3657   switch (Opcode) {
3658   default:
3659     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3660   case ARM::VLDMQIA:
3661   case ARM::VSTMQIA:
3662     return 2;
3663   }
3664 }
3665
3666 bool ARMBaseInstrInfo::
3667 hasHighOperandLatency(const InstrItineraryData *ItinData,
3668                       const MachineRegisterInfo *MRI,
3669                       const MachineInstr *DefMI, unsigned DefIdx,
3670                       const MachineInstr *UseMI, unsigned UseIdx) const {
3671   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3672   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3673   if (Subtarget.isCortexA8() &&
3674       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3675     // CortexA8 VFP instructions are not pipelined.
3676     return true;
3677
3678   // Hoist VFP / NEON instructions with 4 or higher latency.
3679   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
3680   if (Latency < 0)
3681     Latency = getInstrLatency(ItinData, DefMI);
3682   if (Latency <= 3)
3683     return false;
3684   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
3685          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
3686 }
3687
3688 bool ARMBaseInstrInfo::
3689 hasLowDefLatency(const InstrItineraryData *ItinData,
3690                  const MachineInstr *DefMI, unsigned DefIdx) const {
3691   if (!ItinData || ItinData->isEmpty())
3692     return false;
3693
3694   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3695   if (DDomain == ARMII::DomainGeneral) {
3696     unsigned DefClass = DefMI->getDesc().getSchedClass();
3697     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3698     return (DefCycle != -1 && DefCycle <= 2);
3699   }
3700   return false;
3701 }
3702
3703 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
3704                                          StringRef &ErrInfo) const {
3705   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
3706     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
3707     return false;
3708   }
3709   return true;
3710 }
3711
3712 bool
3713 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
3714                                      unsigned &AddSubOpc,
3715                                      bool &NegAcc, bool &HasLane) const {
3716   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
3717   if (I == MLxEntryMap.end())
3718     return false;
3719
3720   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
3721   MulOpc = Entry.MulOpc;
3722   AddSubOpc = Entry.AddSubOpc;
3723   NegAcc = Entry.NegAcc;
3724   HasLane = Entry.HasLane;
3725   return true;
3726 }
3727
3728 //===----------------------------------------------------------------------===//
3729 // Execution domains.
3730 //===----------------------------------------------------------------------===//
3731 //
3732 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
3733 // and some can go down both.  The vmov instructions go down the VFP pipeline,
3734 // but they can be changed to vorr equivalents that are executed by the NEON
3735 // pipeline.
3736 //
3737 // We use the following execution domain numbering:
3738 //
3739 enum ARMExeDomain {
3740   ExeGeneric = 0,
3741   ExeVFP = 1,
3742   ExeNEON = 2
3743 };
3744 //
3745 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3746 //
3747 std::pair<uint16_t, uint16_t>
3748 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3749   // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
3750   // if they are not predicated.
3751   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3752     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3753
3754   // CortexA9 is particularly picky about mixing the two and wants these
3755   // converted.
3756   if (Subtarget.isCortexA9() && !isPredicated(MI) &&
3757       (MI->getOpcode() == ARM::VMOVRS ||
3758        MI->getOpcode() == ARM::VMOVSR ||
3759        MI->getOpcode() == ARM::VMOVS))
3760     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3761
3762   // No other instructions can be swizzled, so just determine their domain.
3763   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3764
3765   if (Domain & ARMII::DomainNEON)
3766     return std::make_pair(ExeNEON, 0);
3767
3768   // Certain instructions can go either way on Cortex-A8.
3769   // Treat them as NEON instructions.
3770   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3771     return std::make_pair(ExeNEON, 0);
3772
3773   if (Domain & ARMII::DomainVFP)
3774     return std::make_pair(ExeVFP, 0);
3775
3776   return std::make_pair(ExeGeneric, 0);
3777 }
3778
3779 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
3780                                             unsigned SReg, unsigned &Lane) {
3781   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
3782   Lane = 0;
3783
3784   if (DReg != ARM::NoRegister)
3785    return DReg;
3786
3787   Lane = 1;
3788   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
3789
3790   assert(DReg && "S-register with no D super-register?");
3791   return DReg;
3792 }
3793
3794 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
3795 /// set ImplicitSReg to a register number that must be marked as implicit-use or
3796 /// zero if no register needs to be defined as implicit-use.
3797 ///
3798 /// If the function cannot determine if an SPR should be marked implicit use or
3799 /// not, it returns false.
3800 ///
3801 /// This function handles cases where an instruction is being modified from taking
3802 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
3803 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
3804 /// lane of the DPR).
3805 ///
3806 /// If the other SPR is defined, an implicit-use of it should be added. Else,
3807 /// (including the case where the DPR itself is defined), it should not.
3808 ///
3809 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
3810                                        MachineInstr *MI,
3811                                        unsigned DReg, unsigned Lane,
3812                                        unsigned &ImplicitSReg) {
3813   // If the DPR is defined or used already, the other SPR lane will be chained
3814   // correctly, so there is nothing to be done.
3815   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
3816     ImplicitSReg = 0;
3817     return true;
3818   }
3819
3820   // Otherwise we need to go searching to see if the SPR is set explicitly.
3821   ImplicitSReg = TRI->getSubReg(DReg,
3822                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
3823   MachineBasicBlock::LivenessQueryResult LQR =
3824     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
3825
3826   if (LQR == MachineBasicBlock::LQR_Live)
3827     return true;
3828   else if (LQR == MachineBasicBlock::LQR_Unknown)
3829     return false;
3830
3831   // If the register is known not to be live, there is no need to add an
3832   // implicit-use.
3833   ImplicitSReg = 0;
3834   return true;
3835 }
3836
3837 void
3838 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
3839   unsigned DstReg, SrcReg, DReg;
3840   unsigned Lane;
3841   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
3842   const TargetRegisterInfo *TRI = &getRegisterInfo();
3843   switch (MI->getOpcode()) {
3844     default:
3845       llvm_unreachable("cannot handle opcode!");
3846       break;
3847     case ARM::VMOVD:
3848       if (Domain != ExeNEON)
3849         break;
3850
3851       // Zap the predicate operands.
3852       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
3853
3854       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
3855       DstReg = MI->getOperand(0).getReg();
3856       SrcReg = MI->getOperand(1).getReg();
3857
3858       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3859         MI->RemoveOperand(i-1);
3860
3861       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
3862       MI->setDesc(get(ARM::VORRd));
3863       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
3864                         .addReg(SrcReg)
3865                         .addReg(SrcReg));
3866       break;
3867     case ARM::VMOVRS:
3868       if (Domain != ExeNEON)
3869         break;
3870       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
3871
3872       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
3873       DstReg = MI->getOperand(0).getReg();
3874       SrcReg = MI->getOperand(1).getReg();
3875
3876       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3877         MI->RemoveOperand(i-1);
3878
3879       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
3880
3881       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
3882       // Note that DSrc has been widened and the other lane may be undef, which
3883       // contaminates the entire register.
3884       MI->setDesc(get(ARM::VGETLNi32));
3885       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
3886                         .addReg(DReg, RegState::Undef)
3887                         .addImm(Lane));
3888
3889       // The old source should be an implicit use, otherwise we might think it
3890       // was dead before here.
3891       MIB.addReg(SrcReg, RegState::Implicit);
3892       break;
3893     case ARM::VMOVSR: {
3894       if (Domain != ExeNEON)
3895         break;
3896       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
3897
3898       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
3899       DstReg = MI->getOperand(0).getReg();
3900       SrcReg = MI->getOperand(1).getReg();
3901
3902       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
3903
3904       unsigned ImplicitSReg;
3905       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
3906         break;
3907
3908       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3909         MI->RemoveOperand(i-1);
3910
3911       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
3912       // Again DDst may be undefined at the beginning of this instruction.
3913       MI->setDesc(get(ARM::VSETLNi32));
3914       MIB.addReg(DReg, RegState::Define)
3915          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
3916          .addReg(SrcReg)
3917          .addImm(Lane);
3918       AddDefaultPred(MIB);
3919
3920       // The narrower destination must be marked as set to keep previous chains
3921       // in place.
3922       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
3923       if (ImplicitSReg != 0)
3924         MIB.addReg(ImplicitSReg, RegState::Implicit);
3925       break;
3926     }
3927     case ARM::VMOVS: {
3928       if (Domain != ExeNEON)
3929         break;
3930
3931       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
3932       DstReg = MI->getOperand(0).getReg();
3933       SrcReg = MI->getOperand(1).getReg();
3934
3935       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
3936       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
3937       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
3938
3939       unsigned ImplicitSReg;
3940       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
3941         break;
3942
3943       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3944         MI->RemoveOperand(i-1);
3945
3946       if (DSrc == DDst) {
3947         // Destination can be:
3948         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
3949         MI->setDesc(get(ARM::VDUPLN32d));
3950         MIB.addReg(DDst, RegState::Define)
3951            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
3952            .addImm(SrcLane);
3953         AddDefaultPred(MIB);
3954
3955         // Neither the source or the destination are naturally represented any
3956         // more, so add them in manually.
3957         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
3958         MIB.addReg(SrcReg, RegState::Implicit);
3959         if (ImplicitSReg != 0)
3960           MIB.addReg(ImplicitSReg, RegState::Implicit);
3961         break;
3962       }
3963
3964       // In general there's no single instruction that can perform an S <-> S
3965       // move in NEON space, but a pair of VEXT instructions *can* do the
3966       // job. It turns out that the VEXTs needed will only use DSrc once, with
3967       // the position based purely on the combination of lane-0 and lane-1
3968       // involved. For example
3969       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
3970       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
3971       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
3972       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
3973       //
3974       // Pattern of the MachineInstrs is:
3975       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
3976       MachineInstrBuilder NewMIB;
3977       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
3978                        get(ARM::VEXTd32), DDst);
3979
3980       // On the first instruction, both DSrc and DDst may be <undef> if present.
3981       // Specifically when the original instruction didn't have them as an
3982       // <imp-use>.
3983       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
3984       bool CurUndef = !MI->readsRegister(CurReg, TRI);
3985       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
3986
3987       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
3988       CurUndef = !MI->readsRegister(CurReg, TRI);
3989       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
3990
3991       NewMIB.addImm(1);
3992       AddDefaultPred(NewMIB);
3993
3994       if (SrcLane == DstLane)
3995         NewMIB.addReg(SrcReg, RegState::Implicit);
3996
3997       MI->setDesc(get(ARM::VEXTd32));
3998       MIB.addReg(DDst, RegState::Define);
3999
4000       // On the second instruction, DDst has definitely been defined above, so
4001       // it is not <undef>. DSrc, if present, can be <undef> as above.
4002       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4003       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4004       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4005
4006       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4007       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4008       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4009
4010       MIB.addImm(1);
4011       AddDefaultPred(MIB);
4012
4013       if (SrcLane != DstLane)
4014         MIB.addReg(SrcReg, RegState::Implicit);
4015
4016       // As before, the original destination is no longer represented, add it
4017       // implicitly.
4018       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4019       if (ImplicitSReg != 0)
4020         MIB.addReg(ImplicitSReg, RegState::Implicit);
4021       break;
4022     }
4023   }
4024
4025 }
4026
4027 //===----------------------------------------------------------------------===//
4028 // Partial register updates
4029 //===----------------------------------------------------------------------===//
4030 //
4031 // Swift renames NEON registers with 64-bit granularity.  That means any
4032 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4033 // problem is mostly avoided by translating f32 operations to v2f32 operations
4034 // on D-registers, but f32 loads are still a problem.
4035 //
4036 // These instructions can load an f32 into a NEON register:
4037 //
4038 // VLDRS - Only writes S, partial D update.
4039 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4040 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4041 //
4042 // FCONSTD can be used as a dependency-breaking instruction.
4043 unsigned ARMBaseInstrInfo::
4044 getPartialRegUpdateClearance(const MachineInstr *MI,
4045                              unsigned OpNum,
4046                              const TargetRegisterInfo *TRI) const {
4047   if (!SwiftPartialUpdateClearance ||
4048       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4049     return 0;
4050
4051   assert(TRI && "Need TRI instance");
4052
4053   const MachineOperand &MO = MI->getOperand(OpNum);
4054   if (MO.readsReg())
4055     return 0;
4056   unsigned Reg = MO.getReg();
4057   int UseOp = -1;
4058
4059   switch(MI->getOpcode()) {
4060     // Normal instructions writing only an S-register.
4061   case ARM::VLDRS:
4062   case ARM::FCONSTS:
4063   case ARM::VMOVSR:
4064   case ARM::VMOVv8i8:
4065   case ARM::VMOVv4i16:
4066   case ARM::VMOVv2i32:
4067   case ARM::VMOVv2f32:
4068   case ARM::VMOVv1i64:
4069     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4070     break;
4071
4072     // Explicitly reads the dependency.
4073   case ARM::VLD1LNd32:
4074     UseOp = 3;
4075     break;
4076   default:
4077     return 0;
4078   }
4079
4080   // If this instruction actually reads a value from Reg, there is no unwanted
4081   // dependency.
4082   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4083     return 0;
4084
4085   // We must be able to clobber the whole D-reg.
4086   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4087     // Virtual register must be a foo:ssub_0<def,undef> operand.
4088     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4089       return 0;
4090   } else if (ARM::SPRRegClass.contains(Reg)) {
4091     // Physical register: MI must define the full D-reg.
4092     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4093                                              &ARM::DPRRegClass);
4094     if (!DReg || !MI->definesRegister(DReg, TRI))
4095       return 0;
4096   }
4097
4098   // MI has an unwanted D-register dependency.
4099   // Avoid defs in the previous N instructrions.
4100   return SwiftPartialUpdateClearance;
4101 }
4102
4103 // Break a partial register dependency after getPartialRegUpdateClearance
4104 // returned non-zero.
4105 void ARMBaseInstrInfo::
4106 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4107                           unsigned OpNum,
4108                           const TargetRegisterInfo *TRI) const {
4109   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4110   assert(TRI && "Need TRI instance");
4111
4112   const MachineOperand &MO = MI->getOperand(OpNum);
4113   unsigned Reg = MO.getReg();
4114   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4115          "Can't break virtual register dependencies.");
4116   unsigned DReg = Reg;
4117
4118   // If MI defines an S-reg, find the corresponding D super-register.
4119   if (ARM::SPRRegClass.contains(Reg)) {
4120     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4121     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4122   }
4123
4124   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4125   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4126
4127   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4128   // the full D-register by loading the same value to both lanes.  The
4129   // instruction is micro-coded with 2 uops, so don't do this until we can
4130   // properly schedule micro-coded instuctions.  The dispatcher stalls cause
4131   // too big regressions.
4132
4133   // Insert the dependency-breaking FCONSTD before MI.
4134   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4135   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4136                          get(ARM::FCONSTD), DReg).addImm(96));
4137   MI->addRegisterKilled(DReg, TRI, true);
4138 }
4139
4140 bool ARMBaseInstrInfo::hasNOP() const {
4141   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
4142 }
4143
4144 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4145   if (MI->getNumOperands() < 4)
4146     return true;
4147   unsigned ShOpVal = MI->getOperand(3).getImm();
4148   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4149   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4150   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4151       ((ShImm == 1 || ShImm == 2) &&
4152        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4153     return true;
4154
4155   return false;
4156 }