lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===- ARMBaseInstrInfo.cpp - ARM Instruction Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMGenInstrInfo.inc"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMRegisterInfo.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalValue.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/CodeGen/MachineConstantPool.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  30 #include "llvm/CodeGen/MachineMemOperand.h"
  31 #include "llvm/CodeGen/PseudoSourceValue.h"
  32 #include "llvm/MC/MCAsmInfo.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 using namespace llvm;
  37
  38 static cl::opt<bool>
  39 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  40                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  41
  42 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  43   : TargetInstrInfoImpl(ARMInsts, array_lengthof(ARMInsts)),
  44     Subtarget(STI) {
  45 }
  46
  47 MachineInstr *
  48 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
  49                                         MachineBasicBlock::iterator &MBBI,
  50                                         LiveVariables *LV) const {
  51   // FIXME: Thumb2 support.
  52
  53   if (!EnableARM3Addr)
  54     return NULL;
  55
  56   MachineInstr *MI = MBBI;
  57   MachineFunction &MF = *MI->getParent()->getParent();
  58   unsigned TSFlags = MI->getDesc().TSFlags;
  59   bool isPre = false;
  60   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
  61   default: return NULL;
  62   case ARMII::IndexModePre:
  63     isPre = true;
  64     break;
  65   case ARMII::IndexModePost:
  66     break;
  67   }
  68
  69   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
  70   // operation.
  71   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
  72   if (MemOpc == 0)
  73     return NULL;
  74
  75   MachineInstr *UpdateMI = NULL;
  76   MachineInstr *MemMI = NULL;
  77   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
  78   const TargetInstrDesc &TID = MI->getDesc();
  79   unsigned NumOps = TID.getNumOperands();
  80   bool isLoad = !TID.mayStore();
  81   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
  82   const MachineOperand &Base = MI->getOperand(2);
  83   const MachineOperand &Offset = MI->getOperand(NumOps-3);
  84   unsigned WBReg = WB.getReg();
  85   unsigned BaseReg = Base.getReg();
  86   unsigned OffReg = Offset.getReg();
  87   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
  88   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
  89   switch (AddrMode) {
  90   default:
  91     assert(false && "Unknown indexed op!");
  92     return NULL;
  93   case ARMII::AddrMode2: {
  94     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
  95     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
  96     if (OffReg == 0) {
  97       if (ARM_AM::getSOImmVal(Amt) == -1)
  98         // Can't encode it in a so_imm operand. This transformation will
  99         // add more than 1 instruction. Abandon!
 100         return NULL;
 101       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 102                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 103         .addReg(BaseReg).addImm(Amt)
 104         .addImm(Pred).addReg(0).addReg(0);
 105     } else if (Amt != 0) {
 106       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 107       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 108       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 109                          get(isSub ? ARM::SUBrs : ARM::ADDrs), WBReg)
 110         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 111         .addImm(Pred).addReg(0).addReg(0);
 112     } else
 113       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 114                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 115         .addReg(BaseReg).addReg(OffReg)
 116         .addImm(Pred).addReg(0).addReg(0);
 117     break;
 118   }
 119   case ARMII::AddrMode3 : {
 120     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 121     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 122     if (OffReg == 0)
 123       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 124       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 125                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 126         .addReg(BaseReg).addImm(Amt)
 127         .addImm(Pred).addReg(0).addReg(0);
 128     else
 129       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 130                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 131         .addReg(BaseReg).addReg(OffReg)
 132         .addImm(Pred).addReg(0).addReg(0);
 133     break;
 134   }
 135   }
 136
 137   std::vector<MachineInstr*> NewMIs;
 138   if (isPre) {
 139     if (isLoad)
 140       MemMI = BuildMI(MF, MI->getDebugLoc(),
 141                       get(MemOpc), MI->getOperand(0).getReg())
 142         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 143     else
 144       MemMI = BuildMI(MF, MI->getDebugLoc(),
 145                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 146         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 147     NewMIs.push_back(MemMI);
 148     NewMIs.push_back(UpdateMI);
 149   } else {
 150     if (isLoad)
 151       MemMI = BuildMI(MF, MI->getDebugLoc(),
 152                       get(MemOpc), MI->getOperand(0).getReg())
 153         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 154     else
 155       MemMI = BuildMI(MF, MI->getDebugLoc(),
 156                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 157         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 158     if (WB.isDead())
 159       UpdateMI->getOperand(0).setIsDead();
 160     NewMIs.push_back(UpdateMI);
 161     NewMIs.push_back(MemMI);
 162   }
 163
 164   // Transfer LiveVariables states, kill / dead info.
 165   if (LV) {
 166     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 167       MachineOperand &MO = MI->getOperand(i);
 168       if (MO.isReg() && MO.getReg() &&
 169           TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 170         unsigned Reg = MO.getReg();
 171
 172         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 173         if (MO.isDef()) {
 174           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 175           if (MO.isDead())
 176             LV->addVirtualRegisterDead(Reg, NewMI);
 177         }
 178         if (MO.isUse() && MO.isKill()) {
 179           for (unsigned j = 0; j < 2; ++j) {
 180             // Look at the two new MI's in reverse order.
 181             MachineInstr *NewMI = NewMIs[j];
 182             if (!NewMI->readsRegister(Reg))
 183               continue;
 184             LV->addVirtualRegisterKilled(Reg, NewMI);
 185             if (VI.removeKill(MI))
 186               VI.Kills.push_back(NewMI);
 187             break;
 188           }
 189         }
 190       }
 191     }
 192   }
 193
 194   MFI->insert(MBBI, NewMIs[1]);
 195   MFI->insert(MBBI, NewMIs[0]);
 196   return NewMIs[0];
 197 }
 198
 199 // Branch analysis.
 200 bool
 201 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 202                                 MachineBasicBlock *&FBB,
 203                                 SmallVectorImpl<MachineOperand> &Cond,
 204                                 bool AllowModify) const {
 205   // If the block has no terminators, it just falls into the block after it.
 206   MachineBasicBlock::iterator I = MBB.end();
 207   if (I == MBB.begin())
 208     return false;
 209   --I;
 210   while (I->isDebugValue()) {
 211     if (I == MBB.begin())
 212       return false;
 213     --I;
 214   }
 215   if (!isUnpredicatedTerminator(I))
 216     return false;
 217
 218   // Get the last instruction in the block.
 219   MachineInstr *LastInst = I;
 220
 221   // If there is only one terminator instruction, process it.
 222   unsigned LastOpc = LastInst->getOpcode();
 223   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 224     if (isUncondBranchOpcode(LastOpc)) {
 225       TBB = LastInst->getOperand(0).getMBB();
 226       return false;
 227     }
 228     if (isCondBranchOpcode(LastOpc)) {
 229       // Block ends with fall-through condbranch.
 230       TBB = LastInst->getOperand(0).getMBB();
 231       Cond.push_back(LastInst->getOperand(1));
 232       Cond.push_back(LastInst->getOperand(2));
 233       return false;
 234     }
 235     return true;  // Can't handle indirect branch.
 236   }
 237
 238   // Get the instruction before it if it is a terminator.
 239   MachineInstr *SecondLastInst = I;
 240
 241   // If there are three terminators, we don't know what sort of block this is.
 242   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 243     return true;
 244
 245   // If the block ends with a B and a Bcc, handle it.
 246   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 247   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 248     TBB =  SecondLastInst->getOperand(0).getMBB();
 249     Cond.push_back(SecondLastInst->getOperand(1));
 250     Cond.push_back(SecondLastInst->getOperand(2));
 251     FBB = LastInst->getOperand(0).getMBB();
 252     return false;
 253   }
 254
 255   // If the block ends with two unconditional branches, handle it.  The second
 256   // one is not executed, so remove it.
 257   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 258     TBB = SecondLastInst->getOperand(0).getMBB();
 259     I = LastInst;
 260     if (AllowModify)
 261       I->eraseFromParent();
 262     return false;
 263   }
 264
 265   // ...likewise if it ends with a branch table followed by an unconditional
 266   // branch. The branch folder can create these, and we must get rid of them for
 267   // correctness of Thumb constant islands.
 268   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
 269        isIndirectBranchOpcode(SecondLastOpc)) &&
 270       isUncondBranchOpcode(LastOpc)) {
 271     I = LastInst;
 272     if (AllowModify)
 273       I->eraseFromParent();
 274     return true;
 275   }
 276
 277   // Otherwise, can't handle this.
 278   return true;
 279 }
 280
 281
 282 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 283   MachineBasicBlock::iterator I = MBB.end();
 284   if (I == MBB.begin()) return 0;
 285   --I;
 286   while (I->isDebugValue()) {
 287     if (I == MBB.begin())
 288       return 0;
 289     --I;
 290   }
 291   if (!isUncondBranchOpcode(I->getOpcode()) &&
 292       !isCondBranchOpcode(I->getOpcode()))
 293     return 0;
 294
 295   // Remove the branch.
 296   I->eraseFromParent();
 297
 298   I = MBB.end();
 299
 300   if (I == MBB.begin()) return 1;
 301   --I;
 302   if (!isCondBranchOpcode(I->getOpcode()))
 303     return 1;
 304
 305   // Remove the branch.
 306   I->eraseFromParent();
 307   return 2;
 308 }
 309
 310 unsigned
 311 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 312                                MachineBasicBlock *FBB,
 313                              const SmallVectorImpl<MachineOperand> &Cond) const {
 314   // FIXME this should probably have a DebugLoc argument
 315   DebugLoc dl;
 316
 317   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 318   int BOpc   = !AFI->isThumbFunction()
 319     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 320   int BccOpc = !AFI->isThumbFunction()
 321     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 322
 323   // Shouldn't be a fall through.
 324   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 325   assert((Cond.size() == 2 || Cond.size() == 0) &&
 326          "ARM branch conditions have two components!");
 327
 328   if (FBB == 0) {
 329     if (Cond.empty()) // Unconditional branch?
 330       BuildMI(&MBB, dl, get(BOpc)).addMBB(TBB);
 331     else
 332       BuildMI(&MBB, dl, get(BccOpc)).addMBB(TBB)
 333         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 334     return 1;
 335   }
 336
 337   // Two-way conditional branch.
 338   BuildMI(&MBB, dl, get(BccOpc)).addMBB(TBB)
 339     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 340   BuildMI(&MBB, dl, get(BOpc)).addMBB(FBB);
 341   return 2;
 342 }
 343
 344 bool ARMBaseInstrInfo::
 345 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 346   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 347   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 348   return false;
 349 }
 350
 351 bool ARMBaseInstrInfo::
 352 PredicateInstruction(MachineInstr *MI,
 353                      const SmallVectorImpl<MachineOperand> &Pred) const {
 354   unsigned Opc = MI->getOpcode();
 355   if (isUncondBranchOpcode(Opc)) {
 356     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 357     MI->addOperand(MachineOperand::CreateImm(Pred[0].getImm()));
 358     MI->addOperand(MachineOperand::CreateReg(Pred[1].getReg(), false));
 359     return true;
 360   }
 361
 362   int PIdx = MI->findFirstPredOperandIdx();
 363   if (PIdx != -1) {
 364     MachineOperand &PMO = MI->getOperand(PIdx);
 365     PMO.setImm(Pred[0].getImm());
 366     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 367     return true;
 368   }
 369   return false;
 370 }
 371
 372 bool ARMBaseInstrInfo::
 373 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 374                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 375   if (Pred1.size() > 2 || Pred2.size() > 2)
 376     return false;
 377
 378   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 379   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 380   if (CC1 == CC2)
 381     return true;
 382
 383   switch (CC1) {
 384   default:
 385     return false;
 386   case ARMCC::AL:
 387     return true;
 388   case ARMCC::HS:
 389     return CC2 == ARMCC::HI;
 390   case ARMCC::LS:
 391     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 392   case ARMCC::GE:
 393     return CC2 == ARMCC::GT;
 394   case ARMCC::LE:
 395     return CC2 == ARMCC::LT;
 396   }
 397 }
 398
 399 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 400                                     std::vector<MachineOperand> &Pred) const {
 401   // FIXME: This confuses implicit_def with optional CPSR def.
 402   const TargetInstrDesc &TID = MI->getDesc();
 403   if (!TID.getImplicitDefs() && !TID.hasOptionalDef())
 404     return false;
 405
 406   bool Found = false;
 407   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 408     const MachineOperand &MO = MI->getOperand(i);
 409     if (MO.isReg() && MO.getReg() == ARM::CPSR) {
 410       Pred.push_back(MO);
 411       Found = true;
 412     }
 413   }
 414
 415   return Found;
 416 }
 417
 418 /// isPredicable - Return true if the specified instruction can be predicated.
 419 /// By default, this returns true for every instruction with a
 420 /// PredicateOperand.
 421 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 422   const TargetInstrDesc &TID = MI->getDesc();
 423   if (!TID.isPredicable())
 424     return false;
 425
 426   if ((TID.TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 427     ARMFunctionInfo *AFI =
 428       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 429     return AFI->isThumb2Function();
 430   }
 431   return true;
 432 }
 433
 434 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 435 DISABLE_INLINE
 436 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 437                                 unsigned JTI);
 438 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 439                                 unsigned JTI) {
 440   assert(JTI < JT.size());
 441   return JT[JTI].MBBs.size();
 442 }
 443
 444 /// GetInstSize - Return the size of the specified MachineInstr.
 445 ///
 446 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 447   const MachineBasicBlock &MBB = *MI->getParent();
 448   const MachineFunction *MF = MBB.getParent();
 449   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 450
 451   // Basic size info comes from the TSFlags field.
 452   const TargetInstrDesc &TID = MI->getDesc();
 453   unsigned TSFlags = TID.TSFlags;
 454
 455   unsigned Opc = MI->getOpcode();
 456   switch ((TSFlags & ARMII::SizeMask) >> ARMII::SizeShift) {
 457   default: {
 458     // If this machine instr is an inline asm, measure it.
 459     if (MI->getOpcode() == ARM::INLINEASM)
 460       return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 461     if (MI->isLabel())
 462       return 0;
 463     switch (Opc) {
 464     default:
 465       llvm_unreachable("Unknown or unset size field for instr!");
 466     case TargetOpcode::IMPLICIT_DEF:
 467     case TargetOpcode::KILL:
 468     case TargetOpcode::DBG_LABEL:
 469     case TargetOpcode::EH_LABEL:
 470     case TargetOpcode::DBG_VALUE:
 471       return 0;
 472     }
 473     break;
 474   }
 475   case ARMII::Size8Bytes: return 8;          // ARM instruction x 2.
 476   case ARMII::Size4Bytes: return 4;          // ARM / Thumb2 instruction.
 477   case ARMII::Size2Bytes: return 2;          // Thumb1 instruction.
 478   case ARMII::SizeSpecial: {
 479     switch (Opc) {
 480     case ARM::CONSTPOOL_ENTRY:
 481       // If this machine instr is a constant pool entry, its size is recorded as
 482       // operand #2.
 483       return MI->getOperand(2).getImm();
 484     case ARM::Int_eh_sjlj_setjmp:
 485     case ARM::Int_eh_sjlj_setjmp_nofp:
 486       return 24;
 487     case ARM::tInt_eh_sjlj_setjmp:
 488     case ARM::t2Int_eh_sjlj_setjmp:
 489     case ARM::t2Int_eh_sjlj_setjmp_nofp:
 490       return 14;
 491     case ARM::BR_JTr:
 492     case ARM::BR_JTm:
 493     case ARM::BR_JTadd:
 494     case ARM::tBR_JTr:
 495     case ARM::t2BR_JT:
 496     case ARM::t2TBB:
 497     case ARM::t2TBH: {
 498       // These are jumptable branches, i.e. a branch followed by an inlined
 499       // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 500       // entry is one byte; TBH two byte each.
 501       unsigned EntrySize = (Opc == ARM::t2TBB)
 502         ? 1 : ((Opc == ARM::t2TBH) ? 2 : 4);
 503       unsigned NumOps = TID.getNumOperands();
 504       MachineOperand JTOP =
 505         MI->getOperand(NumOps - (TID.isPredicable() ? 3 : 2));
 506       unsigned JTI = JTOP.getIndex();
 507       const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 508       assert(MJTI != 0);
 509       const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 510       assert(JTI < JT.size());
 511       // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 512       // 4 aligned. The assembler / linker may add 2 byte padding just before
 513       // the JT entries.  The size does not include this padding; the
 514       // constant islands pass does separate bookkeeping for it.
 515       // FIXME: If we know the size of the function is less than (1 << 16) *2
 516       // bytes, we can use 16-bit entries instead. Then there won't be an
 517       // alignment issue.
 518       unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 519       unsigned NumEntries = getNumJTEntries(JT, JTI);
 520       if (Opc == ARM::t2TBB && (NumEntries & 1))
 521         // Make sure the instruction that follows TBB is 2-byte aligned.
 522         // FIXME: Constant island pass should insert an "ALIGN" instruction
 523         // instead.
 524         ++NumEntries;
 525       return NumEntries * EntrySize + InstSize;
 526     }
 527     default:
 528       // Otherwise, pseudo-instruction sizes are zero.
 529       return 0;
 530     }
 531   }
 532   }
 533   return 0; // Not reached
 534 }
 535
 536 /// Return true if the instruction is a register to register move and
 537 /// leave the source and dest operands in the passed parameters.
 538 ///
 539 bool
 540 ARMBaseInstrInfo::isMoveInstr(const MachineInstr &MI,
 541                               unsigned &SrcReg, unsigned &DstReg,
 542                               unsigned& SrcSubIdx, unsigned& DstSubIdx) const {
 543   switch (MI.getOpcode()) {
 544   default: break;
 545   case ARM::VMOVS:
 546   case ARM::VMOVD:
 547   case ARM::VMOVDneon:
 548   case ARM::VMOVQ:
 549   case ARM::VMOVQQ : {
 550     SrcReg = MI.getOperand(1).getReg();
 551     DstReg = MI.getOperand(0).getReg();
 552     SrcSubIdx = MI.getOperand(1).getSubReg();
 553     DstSubIdx = MI.getOperand(0).getSubReg();
 554     return true;
 555   }
 556   case ARM::MOVr:
 557   case ARM::tMOVr:
 558   case ARM::tMOVgpr2tgpr:
 559   case ARM::tMOVtgpr2gpr:
 560   case ARM::tMOVgpr2gpr:
 561   case ARM::t2MOVr: {
 562     assert(MI.getDesc().getNumOperands() >= 2 &&
 563            MI.getOperand(0).isReg() &&
 564            MI.getOperand(1).isReg() &&
 565            "Invalid ARM MOV instruction");
 566     SrcReg = MI.getOperand(1).getReg();
 567     DstReg = MI.getOperand(0).getReg();
 568     SrcSubIdx = MI.getOperand(1).getSubReg();
 569     DstSubIdx = MI.getOperand(0).getSubReg();
 570     return true;
 571   }
 572   }
 573
 574   return false;
 575 }
 576
 577 unsigned
 578 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 579                                       int &FrameIndex) const {
 580   switch (MI->getOpcode()) {
 581   default: break;
 582   case ARM::LDR:
 583   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
 584     if (MI->getOperand(1).isFI() &&
 585         MI->getOperand(2).isReg() &&
 586         MI->getOperand(3).isImm() &&
 587         MI->getOperand(2).getReg() == 0 &&
 588         MI->getOperand(3).getImm() == 0) {
 589       FrameIndex = MI->getOperand(1).getIndex();
 590       return MI->getOperand(0).getReg();
 591     }
 592     break;
 593   case ARM::t2LDRi12:
 594   case ARM::tRestore:
 595     if (MI->getOperand(1).isFI() &&
 596         MI->getOperand(2).isImm() &&
 597         MI->getOperand(2).getImm() == 0) {
 598       FrameIndex = MI->getOperand(1).getIndex();
 599       return MI->getOperand(0).getReg();
 600     }
 601     break;
 602   case ARM::VLDRD:
 603   case ARM::VLDRS:
 604     if (MI->getOperand(1).isFI() &&
 605         MI->getOperand(2).isImm() &&
 606         MI->getOperand(2).getImm() == 0) {
 607       FrameIndex = MI->getOperand(1).getIndex();
 608       return MI->getOperand(0).getReg();
 609     }
 610     break;
 611   }
 612
 613   return 0;
 614 }
 615
 616 unsigned
 617 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 618                                      int &FrameIndex) const {
 619   switch (MI->getOpcode()) {
 620   default: break;
 621   case ARM::STR:
 622   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 623     if (MI->getOperand(1).isFI() &&
 624         MI->getOperand(2).isReg() &&
 625         MI->getOperand(3).isImm() &&
 626         MI->getOperand(2).getReg() == 0 &&
 627         MI->getOperand(3).getImm() == 0) {
 628       FrameIndex = MI->getOperand(1).getIndex();
 629       return MI->getOperand(0).getReg();
 630     }
 631     break;
 632   case ARM::t2STRi12:
 633   case ARM::tSpill:
 634     if (MI->getOperand(1).isFI() &&
 635         MI->getOperand(2).isImm() &&
 636         MI->getOperand(2).getImm() == 0) {
 637       FrameIndex = MI->getOperand(1).getIndex();
 638       return MI->getOperand(0).getReg();
 639     }
 640     break;
 641   case ARM::VSTRD:
 642   case ARM::VSTRS:
 643     if (MI->getOperand(1).isFI() &&
 644         MI->getOperand(2).isImm() &&
 645         MI->getOperand(2).getImm() == 0) {
 646       FrameIndex = MI->getOperand(1).getIndex();
 647       return MI->getOperand(0).getReg();
 648     }
 649     break;
 650   }
 651
 652   return 0;
 653 }
 654
 655 bool
 656 ARMBaseInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 657                                MachineBasicBlock::iterator I,
 658                                unsigned DestReg, unsigned SrcReg,
 659                                const TargetRegisterClass *DestRC,
 660                                const TargetRegisterClass *SrcRC,
 661                                DebugLoc DL) const {
 662   // tGPR is used sometimes in ARM instructions that need to avoid using
 663   // certain registers.  Just treat it as GPR here.
 664   if (DestRC == ARM::tGPRRegisterClass)
 665     DestRC = ARM::GPRRegisterClass;
 666   if (SrcRC == ARM::tGPRRegisterClass)
 667     SrcRC = ARM::GPRRegisterClass;
 668
 669   // Allow DPR / DPR_VFP2 / DPR_8 cross-class copies.
 670   if (DestRC == ARM::DPR_8RegisterClass)
 671     DestRC = ARM::DPR_VFP2RegisterClass;
 672   if (SrcRC == ARM::DPR_8RegisterClass)
 673     SrcRC = ARM::DPR_VFP2RegisterClass;
 674
 675   // Allow QPR / QPR_VFP2 / QPR_8 cross-class copies.
 676   if (DestRC == ARM::QPR_VFP2RegisterClass ||
 677       DestRC == ARM::QPR_8RegisterClass)
 678     DestRC = ARM::QPRRegisterClass;
 679   if (SrcRC == ARM::QPR_VFP2RegisterClass ||
 680       SrcRC == ARM::QPR_8RegisterClass)
 681     SrcRC = ARM::QPRRegisterClass;
 682
 683   // Allow QQPR / QQPR_VFP2 cross-class copies.
 684   if (DestRC == ARM::QQPR_VFP2RegisterClass)
 685     DestRC = ARM::QQPRRegisterClass;
 686   if (SrcRC == ARM::QQPR_VFP2RegisterClass)
 687     SrcRC = ARM::QQPRRegisterClass;
 688
 689   // Disallow copies of unequal sizes.
 690   if (DestRC != SrcRC && DestRC->getSize() != SrcRC->getSize())
 691     return false;
 692
 693   if (DestRC == ARM::GPRRegisterClass) {
 694     if (SrcRC == ARM::SPRRegisterClass)
 695       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VMOVRS), DestReg)
 696                      .addReg(SrcReg));
 697     else
 698       AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr),
 699                                           DestReg).addReg(SrcReg)));
 700   } else {
 701     unsigned Opc;
 702
 703     if (DestRC == ARM::SPRRegisterClass)
 704       Opc = (SrcRC == ARM::GPRRegisterClass ? ARM::VMOVSR : ARM::VMOVS);
 705     else if (DestRC == ARM::DPRRegisterClass)
 706       Opc = ARM::VMOVD;
 707     else if (DestRC == ARM::DPR_VFP2RegisterClass ||
 708              SrcRC == ARM::DPR_VFP2RegisterClass)
 709       // Always use neon reg-reg move if source or dest is NEON-only regclass.
 710       Opc = ARM::VMOVDneon;
 711     else if (DestRC == ARM::QPRRegisterClass)
 712       Opc = ARM::VMOVQ;
 713     else if (DestRC == ARM::QQPRRegisterClass)
 714       Opc = ARM::VMOVQQ;
 715     else if (DestRC == ARM::QQQQPRRegisterClass)
 716       Opc = ARM::VMOVQQQQ;
 717     else
 718       return false;
 719
 720     AddDefaultPred(BuildMI(MBB, I, DL, get(Opc), DestReg).addReg(SrcReg));
 721   }
 722
 723   return true;
 724 }
 725
 726 static const
 727 MachineInstrBuilder &AddDReg(MachineInstrBuilder &MIB,
 728                              unsigned Reg, unsigned SubIdx, unsigned State,
 729                              const TargetRegisterInfo *TRI) {
 730   if (!SubIdx)
 731     return MIB.addReg(Reg, State);
 732
 733   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 734     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 735   return MIB.addReg(Reg, State, SubIdx);
 736 }
 737
 738 void ARMBaseInstrInfo::
 739 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 740                     unsigned SrcReg, bool isKill, int FI,
 741                     const TargetRegisterClass *RC,
 742                     const TargetRegisterInfo *TRI) const {
 743   DebugLoc DL;
 744   if (I != MBB.end()) DL = I->getDebugLoc();
 745   MachineFunction &MF = *MBB.getParent();
 746   MachineFrameInfo &MFI = *MF.getFrameInfo();
 747   unsigned Align = MFI.getObjectAlignment(FI);
 748
 749   MachineMemOperand *MMO =
 750     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 751                             MachineMemOperand::MOStore, 0,
 752                             MFI.getObjectSize(FI),
 753                             Align);
 754
 755   // tGPR is used sometimes in ARM instructions that need to avoid using
 756   // certain registers.  Just treat it as GPR here.
 757   if (RC == ARM::tGPRRegisterClass)
 758     RC = ARM::GPRRegisterClass;
 759
 760   if (RC == ARM::GPRRegisterClass) {
 761     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STR))
 762                    .addReg(SrcReg, getKillRegState(isKill))
 763                    .addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO));
 764   } else if (RC == ARM::SPRRegisterClass) {
 765     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 766                    .addReg(SrcReg, getKillRegState(isKill))
 767                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 768   } else if (RC == ARM::DPRRegisterClass ||
 769              RC == ARM::DPR_VFP2RegisterClass ||
 770              RC == ARM::DPR_8RegisterClass) {
 771     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 772                    .addReg(SrcReg, getKillRegState(isKill))
 773                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 774   } else if (RC == ARM::QPRRegisterClass ||
 775              RC == ARM::QPR_VFP2RegisterClass ||
 776              RC == ARM::QPR_8RegisterClass) {
 777     // FIXME: Neon instructions should support predicates
 778     if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 779       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q))
 780                      .addFrameIndex(FI).addImm(128)
 781                      .addReg(SrcReg, getKillRegState(isKill))
 782                      .addMemOperand(MMO));
 783     } else {
 784       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQ))
 785                      .addReg(SrcReg, getKillRegState(isKill))
 786                      .addFrameIndex(FI)
 787                      .addImm(ARM_AM::getAM5Opc(ARM_AM::ia, 4))
 788                      .addMemOperand(MMO));
 789     }
 790   } else if (RC == ARM::QQPRRegisterClass || RC == ARM::QQPR_VFP2RegisterClass){
 791     if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 792       // FIXME: It's possible to only store part of the QQ register if the
 793       // spilled def has a sub-register index.
 794       MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::VST2q32))
 795         .addFrameIndex(FI).addImm(128);
 796       MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_0, getKillRegState(isKill), TRI);
 797       MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_1, 0, TRI);
 798       MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_2, 0, TRI);
 799       MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_3, 0, TRI);
 800       AddDefaultPred(MIB.addMemOperand(MMO));
 801     } else {
 802       MachineInstrBuilder MIB =
 803         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMD))
 804                        .addFrameIndex(FI)
 805                        .addImm(ARM_AM::getAM5Opc(ARM_AM::ia, 4)))
 806         .addMemOperand(MMO);
 807       MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_0, getKillRegState(isKill), TRI);
 808       MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_1, 0, TRI);
 809       MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_2, 0, TRI);
 810             AddDReg(MIB, SrcReg, ARM::DSUBREG_3, 0, TRI);
 811     }
 812   } else {
 813     assert(RC == ARM::QQQQPRRegisterClass && "Unknown regclass!");
 814     MachineInstrBuilder MIB =
 815       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMD))
 816                      .addFrameIndex(FI)
 817                      .addImm(ARM_AM::getAM5Opc(ARM_AM::ia, 4)))
 818       .addMemOperand(MMO);
 819     MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_0, getKillRegState(isKill), TRI);
 820     MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_1, 0, TRI);
 821     MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_2, 0, TRI);
 822     MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_3, 0, TRI);
 823     MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_4, 0, TRI);
 824     MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_5, 0, TRI);
 825     MIB = AddDReg(MIB, SrcReg, ARM::DSUBREG_6, 0, TRI);
 826           AddDReg(MIB, SrcReg, ARM::DSUBREG_7, 0, TRI);
 827   }
 828 }
 829
 830 void ARMBaseInstrInfo::
 831 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 832                      unsigned DestReg, int FI,
 833                      const TargetRegisterClass *RC,
 834                      const TargetRegisterInfo *TRI) const {
 835   DebugLoc DL;
 836   if (I != MBB.end()) DL = I->getDebugLoc();
 837   MachineFunction &MF = *MBB.getParent();
 838   MachineFrameInfo &MFI = *MF.getFrameInfo();
 839   unsigned Align = MFI.getObjectAlignment(FI);
 840   MachineMemOperand *MMO =
 841     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 842                             MachineMemOperand::MOLoad, 0,
 843                             MFI.getObjectSize(FI),
 844                             Align);
 845
 846   // tGPR is used sometimes in ARM instructions that need to avoid using
 847   // certain registers.  Just treat it as GPR here.
 848   if (RC == ARM::tGPRRegisterClass)
 849     RC = ARM::GPRRegisterClass;
 850
 851   if (RC == ARM::GPRRegisterClass) {
 852     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDR), DestReg)
 853                    .addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO));
 854   } else if (RC == ARM::SPRRegisterClass) {
 855     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 856                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 857   } else if (RC == ARM::DPRRegisterClass ||
 858              RC == ARM::DPR_VFP2RegisterClass ||
 859              RC == ARM::DPR_8RegisterClass) {
 860     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 861                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 862   } else if (RC == ARM::QPRRegisterClass ||
 863              RC == ARM::QPR_VFP2RegisterClass ||
 864              RC == ARM::QPR_8RegisterClass) {
 865     if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 866       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q), DestReg)
 867                      .addFrameIndex(FI).addImm(128)
 868                      .addMemOperand(MMO));
 869     } else {
 870       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQ), DestReg)
 871                      .addFrameIndex(FI)
 872                      .addImm(ARM_AM::getAM5Opc(ARM_AM::ia, 4))
 873                      .addMemOperand(MMO));
 874     }
 875   } else if (RC == ARM::QQPRRegisterClass || RC == ARM::QQPR_VFP2RegisterClass){
 876     if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 877       MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::VLD2q32));
 878       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_0, RegState::Define, TRI);
 879       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_1, RegState::Define, TRI);
 880       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_2, RegState::Define, TRI);
 881       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_3, RegState::Define, TRI);
 882       AddDefaultPred(MIB.addFrameIndex(FI).addImm(128).addMemOperand(MMO));
 883     } else {
 884       MachineInstrBuilder MIB =
 885         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMD))
 886                        .addFrameIndex(FI)
 887                        .addImm(ARM_AM::getAM5Opc(ARM_AM::ia, 4)))
 888         .addMemOperand(MMO);
 889       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_0, RegState::Define, TRI);
 890       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_1, RegState::Define, TRI);
 891       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_2, RegState::Define, TRI);
 892             AddDReg(MIB, DestReg, ARM::DSUBREG_3, RegState::Define, TRI);
 893     }
 894   } else {
 895     assert(RC == ARM::QQQQPRRegisterClass && "Unknown regclass!");
 896       MachineInstrBuilder MIB =
 897         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMD))
 898                        .addFrameIndex(FI)
 899                        .addImm(ARM_AM::getAM5Opc(ARM_AM::ia, 4)))
 900         .addMemOperand(MMO);
 901       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_0, RegState::Define, TRI);
 902       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_1, RegState::Define, TRI);
 903       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_2, RegState::Define, TRI);
 904       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_3, RegState::Define, TRI);
 905       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_4, RegState::Define, TRI);
 906       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_5, RegState::Define, TRI);
 907       MIB = AddDReg(MIB, DestReg, ARM::DSUBREG_6, RegState::Define, TRI);
 908             AddDReg(MIB, DestReg, ARM::DSUBREG_7, RegState::Define, TRI);
 909   }
 910 }
 911
 912 MachineInstr*
 913 ARMBaseInstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
 914                                            int FrameIx, uint64_t Offset,
 915                                            const MDNode *MDPtr,
 916                                            DebugLoc DL) const {
 917   MachineInstrBuilder MIB = BuildMI(MF, DL, get(ARM::DBG_VALUE))
 918     .addFrameIndex(FrameIx).addImm(0).addImm(Offset).addMetadata(MDPtr);
 919   return &*MIB;
 920 }
 921
 922 MachineInstr *ARMBaseInstrInfo::
 923 foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
 924                       const SmallVectorImpl<unsigned> &Ops, int FI) const {
 925   if (Ops.size() != 1) return NULL;
 926
 927   unsigned OpNum = Ops[0];
 928   unsigned Opc = MI->getOpcode();
 929   MachineInstr *NewMI = NULL;
 930   if (Opc == ARM::MOVr || Opc == ARM::t2MOVr) {
 931     // If it is updating CPSR, then it cannot be folded.
 932     if (MI->getOperand(4).getReg() == ARM::CPSR && !MI->getOperand(4).isDead())
 933       return NULL;
 934     unsigned Pred = MI->getOperand(2).getImm();
 935     unsigned PredReg = MI->getOperand(3).getReg();
 936     if (OpNum == 0) { // move -> store
 937       unsigned SrcReg = MI->getOperand(1).getReg();
 938       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
 939       bool isKill = MI->getOperand(1).isKill();
 940       bool isUndef = MI->getOperand(1).isUndef();
 941       if (Opc == ARM::MOVr)
 942         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::STR))
 943           .addReg(SrcReg,
 944                   getKillRegState(isKill) | getUndefRegState(isUndef),
 945                   SrcSubReg)
 946           .addFrameIndex(FI).addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 947       else // ARM::t2MOVr
 948         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2STRi12))
 949           .addReg(SrcReg,
 950                   getKillRegState(isKill) | getUndefRegState(isUndef),
 951                   SrcSubReg)
 952           .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 953     } else {          // move -> load
 954       unsigned DstReg = MI->getOperand(0).getReg();
 955       unsigned DstSubReg = MI->getOperand(0).getSubReg();
 956       bool isDead = MI->getOperand(0).isDead();
 957       bool isUndef = MI->getOperand(0).isUndef();
 958       if (Opc == ARM::MOVr)
 959         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::LDR))
 960           .addReg(DstReg,
 961                   RegState::Define |
 962                   getDeadRegState(isDead) |
 963                   getUndefRegState(isUndef), DstSubReg)
 964           .addFrameIndex(FI).addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 965       else // ARM::t2MOVr
 966         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2LDRi12))
 967           .addReg(DstReg,
 968                   RegState::Define |
 969                   getDeadRegState(isDead) |
 970                   getUndefRegState(isUndef), DstSubReg)
 971           .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 972     }
 973   } else if (Opc == ARM::tMOVgpr2gpr ||
 974              Opc == ARM::tMOVtgpr2gpr ||
 975              Opc == ARM::tMOVgpr2tgpr) {
 976     if (OpNum == 0) { // move -> store
 977       unsigned SrcReg = MI->getOperand(1).getReg();
 978       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
 979       bool isKill = MI->getOperand(1).isKill();
 980       bool isUndef = MI->getOperand(1).isUndef();
 981       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2STRi12))
 982         .addReg(SrcReg,
 983                 getKillRegState(isKill) | getUndefRegState(isUndef),
 984                 SrcSubReg)
 985         .addFrameIndex(FI).addImm(0).addImm(ARMCC::AL).addReg(0);
 986     } else {          // move -> load
 987       unsigned DstReg = MI->getOperand(0).getReg();
 988       unsigned DstSubReg = MI->getOperand(0).getSubReg();
 989       bool isDead = MI->getOperand(0).isDead();
 990       bool isUndef = MI->getOperand(0).isUndef();
 991       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::t2LDRi12))
 992         .addReg(DstReg,
 993                 RegState::Define |
 994                 getDeadRegState(isDead) |
 995                 getUndefRegState(isUndef),
 996                 DstSubReg)
 997         .addFrameIndex(FI).addImm(0).addImm(ARMCC::AL).addReg(0);
 998     }
 999   } else if (Opc == ARM::VMOVS) {
1000     unsigned Pred = MI->getOperand(2).getImm();
1001     unsigned PredReg = MI->getOperand(3).getReg();
1002     if (OpNum == 0) { // move -> store
1003       unsigned SrcReg = MI->getOperand(1).getReg();
1004       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
1005       bool isKill = MI->getOperand(1).isKill();
1006       bool isUndef = MI->getOperand(1).isUndef();
1007       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VSTRS))
1008         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef),
1009                 SrcSubReg)
1010         .addFrameIndex(FI)
1011         .addImm(0).addImm(Pred).addReg(PredReg);
1012     } else {          // move -> load
1013       unsigned DstReg = MI->getOperand(0).getReg();
1014       unsigned DstSubReg = MI->getOperand(0).getSubReg();
1015       bool isDead = MI->getOperand(0).isDead();
1016       bool isUndef = MI->getOperand(0).isUndef();
1017       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VLDRS))
1018         .addReg(DstReg,
1019                 RegState::Define |
1020                 getDeadRegState(isDead) |
1021                 getUndefRegState(isUndef),
1022                 DstSubReg)
1023         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
1024     }
1025   } else if (Opc == ARM::VMOVD || Opc == ARM::VMOVDneon) {
1026     unsigned Pred = MI->getOperand(2).getImm();
1027     unsigned PredReg = MI->getOperand(3).getReg();
1028     if (OpNum == 0) { // move -> store
1029       unsigned SrcReg = MI->getOperand(1).getReg();
1030       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
1031       bool isKill = MI->getOperand(1).isKill();
1032       bool isUndef = MI->getOperand(1).isUndef();
1033       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VSTRD))
1034         .addReg(SrcReg,
1035                 getKillRegState(isKill) | getUndefRegState(isUndef),
1036                 SrcSubReg)
1037         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
1038     } else {          // move -> load
1039       unsigned DstReg = MI->getOperand(0).getReg();
1040       unsigned DstSubReg = MI->getOperand(0).getSubReg();
1041       bool isDead = MI->getOperand(0).isDead();
1042       bool isUndef = MI->getOperand(0).isUndef();
1043       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VLDRD))
1044         .addReg(DstReg,
1045                 RegState::Define |
1046                 getDeadRegState(isDead) |
1047                 getUndefRegState(isUndef),
1048                 DstSubReg)
1049         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
1050     }
1051   }  else if (Opc == ARM::VMOVQ) {
1052     MachineFrameInfo &MFI = *MF.getFrameInfo();
1053     unsigned Pred = MI->getOperand(2).getImm();
1054     unsigned PredReg = MI->getOperand(3).getReg();
1055     if (OpNum == 0) { // move -> store
1056       unsigned SrcReg = MI->getOperand(1).getReg();
1057       unsigned SrcSubReg = MI->getOperand(1).getSubReg();
1058       bool isKill = MI->getOperand(1).isKill();
1059       bool isUndef = MI->getOperand(1).isUndef();
1060       if (MFI.getObjectAlignment(FI) >= 16 &&
1061           getRegisterInfo().canRealignStack(MF)) {
1062         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VST1q))
1063           .addFrameIndex(FI).addImm(128)
1064           .addReg(SrcReg,
1065                   getKillRegState(isKill) | getUndefRegState(isUndef),
1066                   SrcSubReg)
1067           .addImm(Pred).addReg(PredReg);
1068       } else {
1069         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VSTMQ))
1070           .addReg(SrcReg,
1071                   getKillRegState(isKill) | getUndefRegState(isUndef),
1072                   SrcSubReg)
1073           .addFrameIndex(FI).addImm(ARM_AM::getAM5Opc(ARM_AM::ia, 4))
1074           .addImm(Pred).addReg(PredReg);
1075       }
1076     } else {          // move -> load
1077       unsigned DstReg = MI->getOperand(0).getReg();
1078       unsigned DstSubReg = MI->getOperand(0).getSubReg();
1079       bool isDead = MI->getOperand(0).isDead();
1080       bool isUndef = MI->getOperand(0).isUndef();
1081       if (MFI.getObjectAlignment(FI) >= 16 &&
1082           getRegisterInfo().canRealignStack(MF)) {
1083         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VLD1q))
1084           .addReg(DstReg,
1085                   RegState::Define |
1086                   getDeadRegState(isDead) |
1087                   getUndefRegState(isUndef),
1088                   DstSubReg)
1089           .addFrameIndex(FI).addImm(128).addImm(Pred).addReg(PredReg);
1090       } else {
1091         NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::VLDMQ))
1092           .addReg(DstReg,
1093                   RegState::Define |
1094                   getDeadRegState(isDead) |
1095                   getUndefRegState(isUndef),
1096                   DstSubReg)
1097           .addFrameIndex(FI).addImm(ARM_AM::getAM5Opc(ARM_AM::ia, 4))
1098           .addImm(Pred).addReg(PredReg);
1099       }
1100     }
1101   }
1102
1103   return NewMI;
1104 }
1105
1106 MachineInstr*
1107 ARMBaseInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
1108                                         MachineInstr* MI,
1109                                         const SmallVectorImpl<unsigned> &Ops,
1110                                         MachineInstr* LoadMI) const {
1111   // FIXME
1112   return 0;
1113 }
1114
1115 bool
1116 ARMBaseInstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
1117                                    const SmallVectorImpl<unsigned> &Ops) const {
1118   if (Ops.size() != 1) return false;
1119
1120   unsigned Opc = MI->getOpcode();
1121   if (Opc == ARM::MOVr || Opc == ARM::t2MOVr) {
1122     // If it is updating CPSR, then it cannot be folded.
1123     return MI->getOperand(4).getReg() != ARM::CPSR ||
1124       MI->getOperand(4).isDead();
1125   } else if (Opc == ARM::tMOVgpr2gpr ||
1126              Opc == ARM::tMOVtgpr2gpr ||
1127              Opc == ARM::tMOVgpr2tgpr) {
1128     return true;
1129   } else if (Opc == ARM::VMOVS || Opc == ARM::VMOVD ||
1130              Opc == ARM::VMOVDneon || Opc == ARM::VMOVQ) {
1131     return true;
1132   }
1133
1134   // FIXME: VMOVQQ and VMOVQQQQ?
1135
1136   return false;
1137 }
1138
1139 /// Create a copy of a const pool value. Update CPI to the new index and return
1140 /// the label UID.
1141 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1142   MachineConstantPool *MCP = MF.getConstantPool();
1143   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1144
1145   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1146   assert(MCPE.isMachineConstantPoolEntry() &&
1147          "Expecting a machine constantpool entry!");
1148   ARMConstantPoolValue *ACPV =
1149     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1150
1151   unsigned PCLabelId = AFI->createConstPoolEntryUId();
1152   ARMConstantPoolValue *NewCPV = 0;
1153   if (ACPV->isGlobalValue())
1154     NewCPV = new ARMConstantPoolValue(ACPV->getGV(), PCLabelId,
1155                                       ARMCP::CPValue, 4);
1156   else if (ACPV->isExtSymbol())
1157     NewCPV = new ARMConstantPoolValue(MF.getFunction()->getContext(),
1158                                       ACPV->getSymbol(), PCLabelId, 4);
1159   else if (ACPV->isBlockAddress())
1160     NewCPV = new ARMConstantPoolValue(ACPV->getBlockAddress(), PCLabelId,
1161                                       ARMCP::CPBlockAddress, 4);
1162   else
1163     llvm_unreachable("Unexpected ARM constantpool value type!!");
1164   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1165   return PCLabelId;
1166 }
1167
1168 void ARMBaseInstrInfo::
1169 reMaterialize(MachineBasicBlock &MBB,
1170               MachineBasicBlock::iterator I,
1171               unsigned DestReg, unsigned SubIdx,
1172               const MachineInstr *Orig,
1173               const TargetRegisterInfo *TRI) const {
1174   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
1175     DestReg = TRI->getSubReg(DestReg, SubIdx);
1176     SubIdx = 0;
1177   }
1178
1179   unsigned Opcode = Orig->getOpcode();
1180   switch (Opcode) {
1181   default: {
1182     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1183     MI->getOperand(0).setReg(DestReg);
1184     MBB.insert(I, MI);
1185     break;
1186   }
1187   case ARM::tLDRpci_pic:
1188   case ARM::t2LDRpci_pic: {
1189     MachineFunction &MF = *MBB.getParent();
1190     unsigned CPI = Orig->getOperand(1).getIndex();
1191     unsigned PCLabelId = duplicateCPV(MF, CPI);
1192     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1193                                       DestReg)
1194       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1195     (*MIB).setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1196     break;
1197   }
1198   }
1199
1200   MachineInstr *NewMI = prior(I);
1201   NewMI->getOperand(0).setSubReg(SubIdx);
1202 }
1203
1204 MachineInstr *
1205 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1206   MachineInstr *MI = TargetInstrInfoImpl::duplicate(Orig, MF);
1207   switch(Orig->getOpcode()) {
1208   case ARM::tLDRpci_pic:
1209   case ARM::t2LDRpci_pic: {
1210     unsigned CPI = Orig->getOperand(1).getIndex();
1211     unsigned PCLabelId = duplicateCPV(MF, CPI);
1212     Orig->getOperand(1).setIndex(CPI);
1213     Orig->getOperand(2).setImm(PCLabelId);
1214     break;
1215   }
1216   }
1217   return MI;
1218 }
1219
1220 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1221                                         const MachineInstr *MI1) const {
1222   int Opcode = MI0->getOpcode();
1223   if (Opcode == ARM::t2LDRpci ||
1224       Opcode == ARM::t2LDRpci_pic ||
1225       Opcode == ARM::tLDRpci ||
1226       Opcode == ARM::tLDRpci_pic) {
1227     if (MI1->getOpcode() != Opcode)
1228       return false;
1229     if (MI0->getNumOperands() != MI1->getNumOperands())
1230       return false;
1231
1232     const MachineOperand &MO0 = MI0->getOperand(1);
1233     const MachineOperand &MO1 = MI1->getOperand(1);
1234     if (MO0.getOffset() != MO1.getOffset())
1235       return false;
1236
1237     const MachineFunction *MF = MI0->getParent()->getParent();
1238     const MachineConstantPool *MCP = MF->getConstantPool();
1239     int CPI0 = MO0.getIndex();
1240     int CPI1 = MO1.getIndex();
1241     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1242     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1243     ARMConstantPoolValue *ACPV0 =
1244       static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1245     ARMConstantPoolValue *ACPV1 =
1246       static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1247     return ACPV0->hasSameValue(ACPV1);
1248   }
1249
1250   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1251 }
1252
1253 /// getInstrPredicate - If instruction is predicated, returns its predicate
1254 /// condition, otherwise returns AL. It also returns the condition code
1255 /// register by reference.
1256 ARMCC::CondCodes
1257 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1258   int PIdx = MI->findFirstPredOperandIdx();
1259   if (PIdx == -1) {
1260     PredReg = 0;
1261     return ARMCC::AL;
1262   }
1263
1264   PredReg = MI->getOperand(PIdx+1).getReg();
1265   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1266 }
1267
1268
1269 int llvm::getMatchingCondBranchOpcode(int Opc) {
1270   if (Opc == ARM::B)
1271     return ARM::Bcc;
1272   else if (Opc == ARM::tB)
1273     return ARM::tBcc;
1274   else if (Opc == ARM::t2B)
1275       return ARM::t2Bcc;
1276
1277   llvm_unreachable("Unknown unconditional branch opcode!");
1278   return 0;
1279 }
1280
1281
1282 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1283                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1284                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1285                                ARMCC::CondCodes Pred, unsigned PredReg,
1286                                const ARMBaseInstrInfo &TII) {
1287   bool isSub = NumBytes < 0;
1288   if (isSub) NumBytes = -NumBytes;
1289
1290   while (NumBytes) {
1291     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1292     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1293     assert(ThisVal && "Didn't extract field correctly");
1294
1295     // We will handle these bits from offset, clear them.
1296     NumBytes &= ~ThisVal;
1297
1298     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1299
1300     // Build the new ADD / SUB.
1301     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1302     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1303       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1304       .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
1305     BaseReg = DestReg;
1306   }
1307 }
1308
1309 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1310                                 unsigned FrameReg, int &Offset,
1311                                 const ARMBaseInstrInfo &TII) {
1312   unsigned Opcode = MI.getOpcode();
1313   const TargetInstrDesc &Desc = MI.getDesc();
1314   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1315   bool isSub = false;
1316
1317   // Memory operands in inline assembly always use AddrMode2.
1318   if (Opcode == ARM::INLINEASM)
1319     AddrMode = ARMII::AddrMode2;
1320
1321   if (Opcode == ARM::ADDri) {
1322     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1323     if (Offset == 0) {
1324       // Turn it into a move.
1325       MI.setDesc(TII.get(ARM::MOVr));
1326       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1327       MI.RemoveOperand(FrameRegIdx+1);
1328       Offset = 0;
1329       return true;
1330     } else if (Offset < 0) {
1331       Offset = -Offset;
1332       isSub = true;
1333       MI.setDesc(TII.get(ARM::SUBri));
1334     }
1335
1336     // Common case: small offset, fits into instruction.
1337     if (ARM_AM::getSOImmVal(Offset) != -1) {
1338       // Replace the FrameIndex with sp / fp
1339       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1340       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1341       Offset = 0;
1342       return true;
1343     }
1344
1345     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1346     // as possible.
1347     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1348     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1349
1350     // We will handle these bits from offset, clear them.
1351     Offset &= ~ThisImmVal;
1352
1353     // Get the properly encoded SOImmVal field.
1354     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1355            "Bit extraction didn't work?");
1356     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1357  } else {
1358     unsigned ImmIdx = 0;
1359     int InstrOffs = 0;
1360     unsigned NumBits = 0;
1361     unsigned Scale = 1;
1362     switch (AddrMode) {
1363     case ARMII::AddrMode2: {
1364       ImmIdx = FrameRegIdx+2;
1365       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1366       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1367         InstrOffs *= -1;
1368       NumBits = 12;
1369       break;
1370     }
1371     case ARMII::AddrMode3: {
1372       ImmIdx = FrameRegIdx+2;
1373       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1374       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1375         InstrOffs *= -1;
1376       NumBits = 8;
1377       break;
1378     }
1379     case ARMII::AddrMode4:
1380     case ARMII::AddrMode6:
1381       // Can't fold any offset even if it's zero.
1382       return false;
1383     case ARMII::AddrMode5: {
1384       ImmIdx = FrameRegIdx+1;
1385       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1386       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1387         InstrOffs *= -1;
1388       NumBits = 8;
1389       Scale = 4;
1390       break;
1391     }
1392     default:
1393       llvm_unreachable("Unsupported addressing mode!");
1394       break;
1395     }
1396
1397     Offset += InstrOffs * Scale;
1398     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1399     if (Offset < 0) {
1400       Offset = -Offset;
1401       isSub = true;
1402     }
1403
1404     // Attempt to fold address comp. if opcode has offset bits
1405     if (NumBits > 0) {
1406       // Common case: small offset, fits into instruction.
1407       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1408       int ImmedOffset = Offset / Scale;
1409       unsigned Mask = (1 << NumBits) - 1;
1410       if ((unsigned)Offset <= Mask * Scale) {
1411         // Replace the FrameIndex with sp
1412         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1413         if (isSub)
1414           ImmedOffset |= 1 << NumBits;
1415         ImmOp.ChangeToImmediate(ImmedOffset);
1416         Offset = 0;
1417         return true;
1418       }
1419
1420       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1421       ImmedOffset = ImmedOffset & Mask;
1422       if (isSub)
1423         ImmedOffset |= 1 << NumBits;
1424       ImmOp.ChangeToImmediate(ImmedOffset);
1425       Offset &= ~(Mask*Scale);
1426     }
1427   }
1428
1429   Offset = (isSub) ? -Offset : Offset;
1430   return Offset == 0;
1431 }