lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===- ARMBaseInstrInfo.cpp - ARM Instruction Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMGenInstrInfo.inc"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalValue.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/CodeGen/MachineConstantPool.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  30 #include "llvm/CodeGen/MachineMemOperand.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/CodeGen/PseudoSourceValue.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 using namespace llvm;
  38
  39 static cl::opt<bool>
  40 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  41                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  42
  43 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  44   : TargetInstrInfoImpl(ARMInsts, array_lengthof(ARMInsts)),
  45     Subtarget(STI) {
  46 }
  47
  48 MachineInstr *
  49 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
  50                                         MachineBasicBlock::iterator &MBBI,
  51                                         LiveVariables *LV) const {
  52   // FIXME: Thumb2 support.
  53
  54   if (!EnableARM3Addr)
  55     return NULL;
  56
  57   MachineInstr *MI = MBBI;
  58   MachineFunction &MF = *MI->getParent()->getParent();
  59   uint64_t TSFlags = MI->getDesc().TSFlags;
  60   bool isPre = false;
  61   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
  62   default: return NULL;
  63   case ARMII::IndexModePre:
  64     isPre = true;
  65     break;
  66   case ARMII::IndexModePost:
  67     break;
  68   }
  69
  70   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
  71   // operation.
  72   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
  73   if (MemOpc == 0)
  74     return NULL;
  75
  76   MachineInstr *UpdateMI = NULL;
  77   MachineInstr *MemMI = NULL;
  78   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
  79   const TargetInstrDesc &TID = MI->getDesc();
  80   unsigned NumOps = TID.getNumOperands();
  81   bool isLoad = !TID.mayStore();
  82   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
  83   const MachineOperand &Base = MI->getOperand(2);
  84   const MachineOperand &Offset = MI->getOperand(NumOps-3);
  85   unsigned WBReg = WB.getReg();
  86   unsigned BaseReg = Base.getReg();
  87   unsigned OffReg = Offset.getReg();
  88   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
  89   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
  90   switch (AddrMode) {
  91   default:
  92     assert(false && "Unknown indexed op!");
  93     return NULL;
  94   case ARMII::AddrMode2: {
  95     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
  96     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
  97     if (OffReg == 0) {
  98       if (ARM_AM::getSOImmVal(Amt) == -1)
  99         // Can't encode it in a so_imm operand. This transformation will
 100         // add more than 1 instruction. Abandon!
 101         return NULL;
 102       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 103                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 104         .addReg(BaseReg).addImm(Amt)
 105         .addImm(Pred).addReg(0).addReg(0);
 106     } else if (Amt != 0) {
 107       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 108       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 109       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 110                          get(isSub ? ARM::SUBrs : ARM::ADDrs), WBReg)
 111         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 112         .addImm(Pred).addReg(0).addReg(0);
 113     } else
 114       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 115                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 116         .addReg(BaseReg).addReg(OffReg)
 117         .addImm(Pred).addReg(0).addReg(0);
 118     break;
 119   }
 120   case ARMII::AddrMode3 : {
 121     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 122     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 123     if (OffReg == 0)
 124       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 125       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 126                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 127         .addReg(BaseReg).addImm(Amt)
 128         .addImm(Pred).addReg(0).addReg(0);
 129     else
 130       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 131                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 132         .addReg(BaseReg).addReg(OffReg)
 133         .addImm(Pred).addReg(0).addReg(0);
 134     break;
 135   }
 136   }
 137
 138   std::vector<MachineInstr*> NewMIs;
 139   if (isPre) {
 140     if (isLoad)
 141       MemMI = BuildMI(MF, MI->getDebugLoc(),
 142                       get(MemOpc), MI->getOperand(0).getReg())
 143         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 144     else
 145       MemMI = BuildMI(MF, MI->getDebugLoc(),
 146                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 147         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 148     NewMIs.push_back(MemMI);
 149     NewMIs.push_back(UpdateMI);
 150   } else {
 151     if (isLoad)
 152       MemMI = BuildMI(MF, MI->getDebugLoc(),
 153                       get(MemOpc), MI->getOperand(0).getReg())
 154         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 155     else
 156       MemMI = BuildMI(MF, MI->getDebugLoc(),
 157                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 158         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 159     if (WB.isDead())
 160       UpdateMI->getOperand(0).setIsDead();
 161     NewMIs.push_back(UpdateMI);
 162     NewMIs.push_back(MemMI);
 163   }
 164
 165   // Transfer LiveVariables states, kill / dead info.
 166   if (LV) {
 167     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 168       MachineOperand &MO = MI->getOperand(i);
 169       if (MO.isReg() && MO.getReg() &&
 170           TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 171         unsigned Reg = MO.getReg();
 172
 173         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 174         if (MO.isDef()) {
 175           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 176           if (MO.isDead())
 177             LV->addVirtualRegisterDead(Reg, NewMI);
 178         }
 179         if (MO.isUse() && MO.isKill()) {
 180           for (unsigned j = 0; j < 2; ++j) {
 181             // Look at the two new MI's in reverse order.
 182             MachineInstr *NewMI = NewMIs[j];
 183             if (!NewMI->readsRegister(Reg))
 184               continue;
 185             LV->addVirtualRegisterKilled(Reg, NewMI);
 186             if (VI.removeKill(MI))
 187               VI.Kills.push_back(NewMI);
 188             break;
 189           }
 190         }
 191       }
 192     }
 193   }
 194
 195   MFI->insert(MBBI, NewMIs[1]);
 196   MFI->insert(MBBI, NewMIs[0]);
 197   return NewMIs[0];
 198 }
 199
 200 bool
 201 ARMBaseInstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 202                                         MachineBasicBlock::iterator MI,
 203                                         const std::vector<CalleeSavedInfo> &CSI,
 204                                         const TargetRegisterInfo *TRI) const {
 205   if (CSI.empty())
 206     return false;
 207
 208   DebugLoc DL;
 209   if (MI != MBB.end()) DL = MI->getDebugLoc();
 210
 211   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 212     unsigned Reg = CSI[i].getReg();
 213     bool isKill = true;
 214
 215     // Add the callee-saved register as live-in unless it's LR and
 216     // @llvm.returnaddress is called. If LR is returned for @llvm.returnaddress
 217     // then it's already added to the function and entry block live-in sets.
 218     if (Reg == ARM::LR) {
 219       MachineFunction &MF = *MBB.getParent();
 220       if (MF.getFrameInfo()->isReturnAddressTaken() &&
 221           MF.getRegInfo().isLiveIn(Reg))
 222         isKill = false;
 223     }
 224
 225     if (isKill)
 226       MBB.addLiveIn(Reg);
 227
 228     // Insert the spill to the stack frame. The register is killed at the spill
 229     //
 230     const TargetRegisterClass *RC = TRI->getMinimalPhysRegClass(Reg);
 231     storeRegToStackSlot(MBB, MI, Reg, isKill,
 232                         CSI[i].getFrameIdx(), RC, TRI);
 233   }
 234   return true;
 235 }
 236
 237 // Branch analysis.
 238 bool
 239 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 240                                 MachineBasicBlock *&FBB,
 241                                 SmallVectorImpl<MachineOperand> &Cond,
 242                                 bool AllowModify) const {
 243   // If the block has no terminators, it just falls into the block after it.
 244   MachineBasicBlock::iterator I = MBB.end();
 245   if (I == MBB.begin())
 246     return false;
 247   --I;
 248   while (I->isDebugValue()) {
 249     if (I == MBB.begin())
 250       return false;
 251     --I;
 252   }
 253   if (!isUnpredicatedTerminator(I))
 254     return false;
 255
 256   // Get the last instruction in the block.
 257   MachineInstr *LastInst = I;
 258
 259   // If there is only one terminator instruction, process it.
 260   unsigned LastOpc = LastInst->getOpcode();
 261   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 262     if (isUncondBranchOpcode(LastOpc)) {
 263       TBB = LastInst->getOperand(0).getMBB();
 264       return false;
 265     }
 266     if (isCondBranchOpcode(LastOpc)) {
 267       // Block ends with fall-through condbranch.
 268       TBB = LastInst->getOperand(0).getMBB();
 269       Cond.push_back(LastInst->getOperand(1));
 270       Cond.push_back(LastInst->getOperand(2));
 271       return false;
 272     }
 273     return true;  // Can't handle indirect branch.
 274   }
 275
 276   // Get the instruction before it if it is a terminator.
 277   MachineInstr *SecondLastInst = I;
 278
 279   // If there are three terminators, we don't know what sort of block this is.
 280   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 281     return true;
 282
 283   // If the block ends with a B and a Bcc, handle it.
 284   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 285   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 286     TBB =  SecondLastInst->getOperand(0).getMBB();
 287     Cond.push_back(SecondLastInst->getOperand(1));
 288     Cond.push_back(SecondLastInst->getOperand(2));
 289     FBB = LastInst->getOperand(0).getMBB();
 290     return false;
 291   }
 292
 293   // If the block ends with two unconditional branches, handle it.  The second
 294   // one is not executed, so remove it.
 295   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 296     TBB = SecondLastInst->getOperand(0).getMBB();
 297     I = LastInst;
 298     if (AllowModify)
 299       I->eraseFromParent();
 300     return false;
 301   }
 302
 303   // ...likewise if it ends with a branch table followed by an unconditional
 304   // branch. The branch folder can create these, and we must get rid of them for
 305   // correctness of Thumb constant islands.
 306   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
 307        isIndirectBranchOpcode(SecondLastOpc)) &&
 308       isUncondBranchOpcode(LastOpc)) {
 309     I = LastInst;
 310     if (AllowModify)
 311       I->eraseFromParent();
 312     return true;
 313   }
 314
 315   // Otherwise, can't handle this.
 316   return true;
 317 }
 318
 319
 320 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 321   MachineBasicBlock::iterator I = MBB.end();
 322   if (I == MBB.begin()) return 0;
 323   --I;
 324   while (I->isDebugValue()) {
 325     if (I == MBB.begin())
 326       return 0;
 327     --I;
 328   }
 329   if (!isUncondBranchOpcode(I->getOpcode()) &&
 330       !isCondBranchOpcode(I->getOpcode()))
 331     return 0;
 332
 333   // Remove the branch.
 334   I->eraseFromParent();
 335
 336   I = MBB.end();
 337
 338   if (I == MBB.begin()) return 1;
 339   --I;
 340   if (!isCondBranchOpcode(I->getOpcode()))
 341     return 1;
 342
 343   // Remove the branch.
 344   I->eraseFromParent();
 345   return 2;
 346 }
 347
 348 unsigned
 349 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 350                                MachineBasicBlock *FBB,
 351                                const SmallVectorImpl<MachineOperand> &Cond,
 352                                DebugLoc DL) const {
 353   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 354   int BOpc   = !AFI->isThumbFunction()
 355     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 356   int BccOpc = !AFI->isThumbFunction()
 357     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 358
 359   // Shouldn't be a fall through.
 360   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 361   assert((Cond.size() == 2 || Cond.size() == 0) &&
 362          "ARM branch conditions have two components!");
 363
 364   if (FBB == 0) {
 365     if (Cond.empty()) // Unconditional branch?
 366       BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 367     else
 368       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 369         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 370     return 1;
 371   }
 372
 373   // Two-way conditional branch.
 374   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 375     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 376   BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 377   return 2;
 378 }
 379
 380 bool ARMBaseInstrInfo::
 381 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 382   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 383   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 384   return false;
 385 }
 386
 387 bool ARMBaseInstrInfo::
 388 PredicateInstruction(MachineInstr *MI,
 389                      const SmallVectorImpl<MachineOperand> &Pred) const {
 390   unsigned Opc = MI->getOpcode();
 391   if (isUncondBranchOpcode(Opc)) {
 392     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 393     MI->addOperand(MachineOperand::CreateImm(Pred[0].getImm()));
 394     MI->addOperand(MachineOperand::CreateReg(Pred[1].getReg(), false));
 395     return true;
 396   }
 397
 398   int PIdx = MI->findFirstPredOperandIdx();
 399   if (PIdx != -1) {
 400     MachineOperand &PMO = MI->getOperand(PIdx);
 401     PMO.setImm(Pred[0].getImm());
 402     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 403     return true;
 404   }
 405   return false;
 406 }
 407
 408 bool ARMBaseInstrInfo::
 409 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 410                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 411   if (Pred1.size() > 2 || Pred2.size() > 2)
 412     return false;
 413
 414   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 415   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 416   if (CC1 == CC2)
 417     return true;
 418
 419   switch (CC1) {
 420   default:
 421     return false;
 422   case ARMCC::AL:
 423     return true;
 424   case ARMCC::HS:
 425     return CC2 == ARMCC::HI;
 426   case ARMCC::LS:
 427     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 428   case ARMCC::GE:
 429     return CC2 == ARMCC::GT;
 430   case ARMCC::LE:
 431     return CC2 == ARMCC::LT;
 432   }
 433 }
 434
 435 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 436                                     std::vector<MachineOperand> &Pred) const {
 437   // FIXME: This confuses implicit_def with optional CPSR def.
 438   const TargetInstrDesc &TID = MI->getDesc();
 439   if (!TID.getImplicitDefs() && !TID.hasOptionalDef())
 440     return false;
 441
 442   bool Found = false;
 443   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 444     const MachineOperand &MO = MI->getOperand(i);
 445     if (MO.isReg() && MO.getReg() == ARM::CPSR) {
 446       Pred.push_back(MO);
 447       Found = true;
 448     }
 449   }
 450
 451   return Found;
 452 }
 453
 454 /// isPredicable - Return true if the specified instruction can be predicated.
 455 /// By default, this returns true for every instruction with a
 456 /// PredicateOperand.
 457 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 458   const TargetInstrDesc &TID = MI->getDesc();
 459   if (!TID.isPredicable())
 460     return false;
 461
 462   if ((TID.TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 463     ARMFunctionInfo *AFI =
 464       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 465     return AFI->isThumb2Function();
 466   }
 467   return true;
 468 }
 469
 470 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 471 DISABLE_INLINE
 472 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 473                                 unsigned JTI);
 474 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 475                                 unsigned JTI) {
 476   assert(JTI < JT.size());
 477   return JT[JTI].MBBs.size();
 478 }
 479
 480 /// GetInstSize - Return the size of the specified MachineInstr.
 481 ///
 482 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 483   const MachineBasicBlock &MBB = *MI->getParent();
 484   const MachineFunction *MF = MBB.getParent();
 485   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 486
 487   // Basic size info comes from the TSFlags field.
 488   const TargetInstrDesc &TID = MI->getDesc();
 489   uint64_t TSFlags = TID.TSFlags;
 490
 491   unsigned Opc = MI->getOpcode();
 492   switch ((TSFlags & ARMII::SizeMask) >> ARMII::SizeShift) {
 493   default: {
 494     // If this machine instr is an inline asm, measure it.
 495     if (MI->getOpcode() == ARM::INLINEASM)
 496       return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 497     if (MI->isLabel())
 498       return 0;
 499     switch (Opc) {
 500     default:
 501       llvm_unreachable("Unknown or unset size field for instr!");
 502     case TargetOpcode::IMPLICIT_DEF:
 503     case TargetOpcode::KILL:
 504     case TargetOpcode::PROLOG_LABEL:
 505     case TargetOpcode::EH_LABEL:
 506     case TargetOpcode::DBG_VALUE:
 507       return 0;
 508     }
 509     break;
 510   }
 511   case ARMII::Size8Bytes: return 8;          // ARM instruction x 2.
 512   case ARMII::Size4Bytes: return 4;          // ARM / Thumb2 instruction.
 513   case ARMII::Size2Bytes: return 2;          // Thumb1 instruction.
 514   case ARMII::SizeSpecial: {
 515     switch (Opc) {
 516     case ARM::CONSTPOOL_ENTRY:
 517       // If this machine instr is a constant pool entry, its size is recorded as
 518       // operand #2.
 519       return MI->getOperand(2).getImm();
 520     case ARM::Int_eh_sjlj_longjmp:
 521       return 16;
 522     case ARM::tInt_eh_sjlj_longjmp:
 523       return 10;
 524     case ARM::Int_eh_sjlj_setjmp:
 525     case ARM::Int_eh_sjlj_setjmp_nofp:
 526       return 20;
 527     case ARM::tInt_eh_sjlj_setjmp:
 528     case ARM::t2Int_eh_sjlj_setjmp:
 529     case ARM::t2Int_eh_sjlj_setjmp_nofp:
 530       return 12;
 531     case ARM::BR_JTr:
 532     case ARM::BR_JTm:
 533     case ARM::BR_JTadd:
 534     case ARM::tBR_JTr:
 535     case ARM::t2BR_JT:
 536     case ARM::t2TBB:
 537     case ARM::t2TBH: {
 538       // These are jumptable branches, i.e. a branch followed by an inlined
 539       // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 540       // entry is one byte; TBH two byte each.
 541       unsigned EntrySize = (Opc == ARM::t2TBB)
 542         ? 1 : ((Opc == ARM::t2TBH) ? 2 : 4);
 543       unsigned NumOps = TID.getNumOperands();
 544       MachineOperand JTOP =
 545         MI->getOperand(NumOps - (TID.isPredicable() ? 3 : 2));
 546       unsigned JTI = JTOP.getIndex();
 547       const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 548       assert(MJTI != 0);
 549       const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 550       assert(JTI < JT.size());
 551       // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 552       // 4 aligned. The assembler / linker may add 2 byte padding just before
 553       // the JT entries.  The size does not include this padding; the
 554       // constant islands pass does separate bookkeeping for it.
 555       // FIXME: If we know the size of the function is less than (1 << 16) *2
 556       // bytes, we can use 16-bit entries instead. Then there won't be an
 557       // alignment issue.
 558       unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 559       unsigned NumEntries = getNumJTEntries(JT, JTI);
 560       if (Opc == ARM::t2TBB && (NumEntries & 1))
 561         // Make sure the instruction that follows TBB is 2-byte aligned.
 562         // FIXME: Constant island pass should insert an "ALIGN" instruction
 563         // instead.
 564         ++NumEntries;
 565       return NumEntries * EntrySize + InstSize;
 566     }
 567     default:
 568       // Otherwise, pseudo-instruction sizes are zero.
 569       return 0;
 570     }
 571   }
 572   }
 573   return 0; // Not reached
 574 }
 575
 576 unsigned
 577 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 578                                       int &FrameIndex) const {
 579   switch (MI->getOpcode()) {
 580   default: break;
 581   case ARM::LDR:
 582   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
 583     if (MI->getOperand(1).isFI() &&
 584         MI->getOperand(2).isReg() &&
 585         MI->getOperand(3).isImm() &&
 586         MI->getOperand(2).getReg() == 0 &&
 587         MI->getOperand(3).getImm() == 0) {
 588       FrameIndex = MI->getOperand(1).getIndex();
 589       return MI->getOperand(0).getReg();
 590     }
 591     break;
 592   case ARM::t2LDRi12:
 593   case ARM::tRestore:
 594     if (MI->getOperand(1).isFI() &&
 595         MI->getOperand(2).isImm() &&
 596         MI->getOperand(2).getImm() == 0) {
 597       FrameIndex = MI->getOperand(1).getIndex();
 598       return MI->getOperand(0).getReg();
 599     }
 600     break;
 601   case ARM::VLDRD:
 602   case ARM::VLDRS:
 603     if (MI->getOperand(1).isFI() &&
 604         MI->getOperand(2).isImm() &&
 605         MI->getOperand(2).getImm() == 0) {
 606       FrameIndex = MI->getOperand(1).getIndex();
 607       return MI->getOperand(0).getReg();
 608     }
 609     break;
 610   }
 611
 612   return 0;
 613 }
 614
 615 unsigned
 616 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 617                                      int &FrameIndex) const {
 618   switch (MI->getOpcode()) {
 619   default: break;
 620   case ARM::STR:
 621   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 622     if (MI->getOperand(1).isFI() &&
 623         MI->getOperand(2).isReg() &&
 624         MI->getOperand(3).isImm() &&
 625         MI->getOperand(2).getReg() == 0 &&
 626         MI->getOperand(3).getImm() == 0) {
 627       FrameIndex = MI->getOperand(1).getIndex();
 628       return MI->getOperand(0).getReg();
 629     }
 630     break;
 631   case ARM::t2STRi12:
 632   case ARM::tSpill:
 633     if (MI->getOperand(1).isFI() &&
 634         MI->getOperand(2).isImm() &&
 635         MI->getOperand(2).getImm() == 0) {
 636       FrameIndex = MI->getOperand(1).getIndex();
 637       return MI->getOperand(0).getReg();
 638     }
 639     break;
 640   case ARM::VSTRD:
 641   case ARM::VSTRS:
 642     if (MI->getOperand(1).isFI() &&
 643         MI->getOperand(2).isImm() &&
 644         MI->getOperand(2).getImm() == 0) {
 645       FrameIndex = MI->getOperand(1).getIndex();
 646       return MI->getOperand(0).getReg();
 647     }
 648     break;
 649   }
 650
 651   return 0;
 652 }
 653
 654 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 655                                    MachineBasicBlock::iterator I, DebugLoc DL,
 656                                    unsigned DestReg, unsigned SrcReg,
 657                                    bool KillSrc) const {
 658   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 659   bool GPRSrc  = ARM::GPRRegClass.contains(SrcReg);
 660
 661   if (GPRDest && GPRSrc) {
 662     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 663                                   .addReg(SrcReg, getKillRegState(KillSrc))));
 664     return;
 665   }
 666
 667   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 668   bool SPRSrc  = ARM::SPRRegClass.contains(SrcReg);
 669
 670   unsigned Opc;
 671   if (SPRDest && SPRSrc)
 672     Opc = ARM::VMOVS;
 673   else if (GPRDest && SPRSrc)
 674     Opc = ARM::VMOVRS;
 675   else if (SPRDest && GPRSrc)
 676     Opc = ARM::VMOVSR;
 677   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 678     Opc = ARM::VMOVD;
 679   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 680     Opc = ARM::VMOVQ;
 681   else if (ARM::QQPRRegClass.contains(DestReg, SrcReg))
 682     Opc = ARM::VMOVQQ;
 683   else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg))
 684     Opc = ARM::VMOVQQQQ;
 685   else
 686     llvm_unreachable("Impossible reg-to-reg copy");
 687
 688   MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 689   MIB.addReg(SrcReg, getKillRegState(KillSrc));
 690   if (Opc != ARM::VMOVQQ && Opc != ARM::VMOVQQQQ)
 691     AddDefaultPred(MIB);
 692 }
 693
 694 static const
 695 MachineInstrBuilder &AddDReg(MachineInstrBuilder &MIB,
 696                              unsigned Reg, unsigned SubIdx, unsigned State,
 697                              const TargetRegisterInfo *TRI) {
 698   if (!SubIdx)
 699     return MIB.addReg(Reg, State);
 700
 701   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 702     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 703   return MIB.addReg(Reg, State, SubIdx);
 704 }
 705
 706 void ARMBaseInstrInfo::
 707 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 708                     unsigned SrcReg, bool isKill, int FI,
 709                     const TargetRegisterClass *RC,
 710                     const TargetRegisterInfo *TRI) const {
 711   DebugLoc DL;
 712   if (I != MBB.end()) DL = I->getDebugLoc();
 713   MachineFunction &MF = *MBB.getParent();
 714   MachineFrameInfo &MFI = *MF.getFrameInfo();
 715   unsigned Align = MFI.getObjectAlignment(FI);
 716
 717   MachineMemOperand *MMO =
 718     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 719                             MachineMemOperand::MOStore, 0,
 720                             MFI.getObjectSize(FI),
 721                             Align);
 722
 723   // tGPR is used sometimes in ARM instructions that need to avoid using
 724   // certain registers.  Just treat it as GPR here. Likewise, rGPR.
 725   if (RC == ARM::tGPRRegisterClass || RC == ARM::tcGPRRegisterClass
 726       || RC == ARM::rGPRRegisterClass)
 727     RC = ARM::GPRRegisterClass;
 728
 729   switch (RC->getID()) {
 730   case ARM::GPRRegClassID:
 731     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STR))
 732                    .addReg(SrcReg, getKillRegState(isKill))
 733                    .addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO));
 734     break;
 735   case ARM::SPRRegClassID:
 736     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 737                    .addReg(SrcReg, getKillRegState(isKill))
 738                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 739     break;
 740   case ARM::DPRRegClassID:
 741   case ARM::DPR_VFP2RegClassID:
 742   case ARM::DPR_8RegClassID:
 743     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 744                    .addReg(SrcReg, getKillRegState(isKill))
 745                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 746     break;
 747   case ARM::QPRRegClassID:
 748   case ARM::QPR_VFP2RegClassID:
 749   case ARM::QPR_8RegClassID:
 750     if (Align >= 16 && getRegisterInfo().needsStackRealignment(MF)) {
 751       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64Pseudo))
 752                      .addFrameIndex(FI).addImm(16)
 753                      .addReg(SrcReg, getKillRegState(isKill))
 754                      .addMemOperand(MMO));
 755     } else {
 756       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQ))
 757                      .addReg(SrcReg, getKillRegState(isKill))
 758                      .addFrameIndex(FI)
 759                      .addImm(ARM_AM::getAM4ModeImm(ARM_AM::ia))
 760                      .addMemOperand(MMO));
 761     }
 762     break;
 763   case ARM::QQPRRegClassID:
 764   case ARM::QQPR_VFP2RegClassID:
 765     if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 766       // FIXME: It's possible to only store part of the QQ register if the
 767       // spilled def has a sub-register index.
 768       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 769                      .addFrameIndex(FI).addImm(16)
 770                      .addReg(SrcReg, getKillRegState(isKill))
 771                      .addMemOperand(MMO));
 772     } else {
 773       MachineInstrBuilder MIB =
 774         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMD))
 775                        .addFrameIndex(FI)
 776                        .addImm(ARM_AM::getAM4ModeImm(ARM_AM::ia)))
 777         .addMemOperand(MMO);
 778       MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 779       MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 780       MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 781             AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 782     }
 783     break;
 784   case ARM::QQQQPRRegClassID: {
 785     MachineInstrBuilder MIB =
 786       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMD))
 787                      .addFrameIndex(FI)
 788                      .addImm(ARM_AM::getAM4ModeImm(ARM_AM::ia)))
 789       .addMemOperand(MMO);
 790     MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 791     MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 792     MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 793     MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 794     MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 795     MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 796     MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 797           AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 798     break;
 799   }
 800   default:
 801     llvm_unreachable("Unknown regclass!");
 802   }
 803 }
 804
 805 void ARMBaseInstrInfo::
 806 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 807                      unsigned DestReg, int FI,
 808                      const TargetRegisterClass *RC,
 809                      const TargetRegisterInfo *TRI) const {
 810   DebugLoc DL;
 811   if (I != MBB.end()) DL = I->getDebugLoc();
 812   MachineFunction &MF = *MBB.getParent();
 813   MachineFrameInfo &MFI = *MF.getFrameInfo();
 814   unsigned Align = MFI.getObjectAlignment(FI);
 815   MachineMemOperand *MMO =
 816     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 817                             MachineMemOperand::MOLoad, 0,
 818                             MFI.getObjectSize(FI),
 819                             Align);
 820
 821   // tGPR is used sometimes in ARM instructions that need to avoid using
 822   // certain registers.  Just treat it as GPR here.
 823   if (RC == ARM::tGPRRegisterClass || RC == ARM::tcGPRRegisterClass
 824       || RC == ARM::rGPRRegisterClass)
 825     RC = ARM::GPRRegisterClass;
 826
 827   switch (RC->getID()) {
 828   case ARM::GPRRegClassID:
 829     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDR), DestReg)
 830                    .addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO));
 831     break;
 832   case ARM::SPRRegClassID:
 833     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 834                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 835     break;
 836   case ARM::DPRRegClassID:
 837   case ARM::DPR_VFP2RegClassID:
 838   case ARM::DPR_8RegClassID:
 839     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 840                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 841     break;
 842   case ARM::QPRRegClassID:
 843   case ARM::QPR_VFP2RegClassID:
 844   case ARM::QPR_8RegClassID:
 845     if (Align >= 16 && getRegisterInfo().needsStackRealignment(MF)) {
 846       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64Pseudo), DestReg)
 847                      .addFrameIndex(FI).addImm(16)
 848                      .addMemOperand(MMO));
 849     } else {
 850       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQ), DestReg)
 851                      .addFrameIndex(FI)
 852                      .addImm(ARM_AM::getAM4ModeImm(ARM_AM::ia))
 853                      .addMemOperand(MMO));
 854     }
 855     break;
 856   case ARM::QQPRRegClassID:
 857   case ARM::QQPR_VFP2RegClassID:
 858     if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 859       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
 860                      .addFrameIndex(FI).addImm(16)
 861                      .addMemOperand(MMO));
 862     } else {
 863       MachineInstrBuilder MIB =
 864         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMD))
 865                        .addFrameIndex(FI)
 866                        .addImm(ARM_AM::getAM4ModeImm(ARM_AM::ia)))
 867         .addMemOperand(MMO);
 868       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::Define, TRI);
 869       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::Define, TRI);
 870       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::Define, TRI);
 871             AddDReg(MIB, DestReg, ARM::dsub_3, RegState::Define, TRI);
 872     }
 873     break;
 874   case ARM::QQQQPRRegClassID: {
 875     MachineInstrBuilder MIB =
 876       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMD))
 877                      .addFrameIndex(FI)
 878                      .addImm(ARM_AM::getAM4ModeImm(ARM_AM::ia)))
 879       .addMemOperand(MMO);
 880     MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::Define, TRI);
 881     MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::Define, TRI);
 882     MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::Define, TRI);
 883     MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::Define, TRI);
 884     MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::Define, TRI);
 885     MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::Define, TRI);
 886     MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::Define, TRI);
 887     AddDReg(MIB, DestReg, ARM::dsub_7, RegState::Define, TRI);
 888     break;
 889   }
 890   default:
 891     llvm_unreachable("Unknown regclass!");
 892   }
 893 }
 894
 895 MachineInstr*
 896 ARMBaseInstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
 897                                            int FrameIx, uint64_t Offset,
 898                                            const MDNode *MDPtr,
 899                                            DebugLoc DL) const {
 900   MachineInstrBuilder MIB = BuildMI(MF, DL, get(ARM::DBG_VALUE))
 901     .addFrameIndex(FrameIx).addImm(0).addImm(Offset).addMetadata(MDPtr);
 902   return &*MIB;
 903 }
 904
 905 /// Create a copy of a const pool value. Update CPI to the new index and return
 906 /// the label UID.
 907 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
 908   MachineConstantPool *MCP = MF.getConstantPool();
 909   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 910
 911   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
 912   assert(MCPE.isMachineConstantPoolEntry() &&
 913          "Expecting a machine constantpool entry!");
 914   ARMConstantPoolValue *ACPV =
 915     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 916
 917   unsigned PCLabelId = AFI->createConstPoolEntryUId();
 918   ARMConstantPoolValue *NewCPV = 0;
 919   // FIXME: The below assumes PIC relocation model and that the function
 920   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
 921   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
 922   // instructions, so that's probably OK, but is PIC always correct when
 923   // we get here?
 924   if (ACPV->isGlobalValue())
 925     NewCPV = new ARMConstantPoolValue(ACPV->getGV(), PCLabelId,
 926                                       ARMCP::CPValue, 4);
 927   else if (ACPV->isExtSymbol())
 928     NewCPV = new ARMConstantPoolValue(MF.getFunction()->getContext(),
 929                                       ACPV->getSymbol(), PCLabelId, 4);
 930   else if (ACPV->isBlockAddress())
 931     NewCPV = new ARMConstantPoolValue(ACPV->getBlockAddress(), PCLabelId,
 932                                       ARMCP::CPBlockAddress, 4);
 933   else if (ACPV->isLSDA())
 934     NewCPV = new ARMConstantPoolValue(MF.getFunction(), PCLabelId,
 935                                       ARMCP::CPLSDA, 4);
 936   else
 937     llvm_unreachable("Unexpected ARM constantpool value type!!");
 938   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
 939   return PCLabelId;
 940 }
 941
 942 void ARMBaseInstrInfo::
 943 reMaterialize(MachineBasicBlock &MBB,
 944               MachineBasicBlock::iterator I,
 945               unsigned DestReg, unsigned SubIdx,
 946               const MachineInstr *Orig,
 947               const TargetRegisterInfo &TRI) const {
 948   unsigned Opcode = Orig->getOpcode();
 949   switch (Opcode) {
 950   default: {
 951     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 952     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
 953     MBB.insert(I, MI);
 954     break;
 955   }
 956   case ARM::tLDRpci_pic:
 957   case ARM::t2LDRpci_pic: {
 958     MachineFunction &MF = *MBB.getParent();
 959     unsigned CPI = Orig->getOperand(1).getIndex();
 960     unsigned PCLabelId = duplicateCPV(MF, CPI);
 961     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
 962                                       DestReg)
 963       .addConstantPoolIndex(CPI).addImm(PCLabelId);
 964     (*MIB).setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
 965     break;
 966   }
 967   }
 968 }
 969
 970 MachineInstr *
 971 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
 972   MachineInstr *MI = TargetInstrInfoImpl::duplicate(Orig, MF);
 973   switch(Orig->getOpcode()) {
 974   case ARM::tLDRpci_pic:
 975   case ARM::t2LDRpci_pic: {
 976     unsigned CPI = Orig->getOperand(1).getIndex();
 977     unsigned PCLabelId = duplicateCPV(MF, CPI);
 978     Orig->getOperand(1).setIndex(CPI);
 979     Orig->getOperand(2).setImm(PCLabelId);
 980     break;
 981   }
 982   }
 983   return MI;
 984 }
 985
 986 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
 987                                         const MachineInstr *MI1) const {
 988   int Opcode = MI0->getOpcode();
 989   if (Opcode == ARM::t2LDRpci ||
 990       Opcode == ARM::t2LDRpci_pic ||
 991       Opcode == ARM::tLDRpci ||
 992       Opcode == ARM::tLDRpci_pic) {
 993     if (MI1->getOpcode() != Opcode)
 994       return false;
 995     if (MI0->getNumOperands() != MI1->getNumOperands())
 996       return false;
 997
 998     const MachineOperand &MO0 = MI0->getOperand(1);
 999     const MachineOperand &MO1 = MI1->getOperand(1);
1000     if (MO0.getOffset() != MO1.getOffset())
1001       return false;
1002
1003     const MachineFunction *MF = MI0->getParent()->getParent();
1004     const MachineConstantPool *MCP = MF->getConstantPool();
1005     int CPI0 = MO0.getIndex();
1006     int CPI1 = MO1.getIndex();
1007     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1008     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1009     ARMConstantPoolValue *ACPV0 =
1010       static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1011     ARMConstantPoolValue *ACPV1 =
1012       static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1013     return ACPV0->hasSameValue(ACPV1);
1014   }
1015
1016   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1017 }
1018
1019 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1020 /// determine if two loads are loading from the same base address. It should
1021 /// only return true if the base pointers are the same and the only differences
1022 /// between the two addresses is the offset. It also returns the offsets by
1023 /// reference.
1024 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1025                                                int64_t &Offset1,
1026                                                int64_t &Offset2) const {
1027   // Don't worry about Thumb: just ARM and Thumb2.
1028   if (Subtarget.isThumb1Only()) return false;
1029
1030   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1031     return false;
1032
1033   switch (Load1->getMachineOpcode()) {
1034   default:
1035     return false;
1036   case ARM::LDR:
1037   case ARM::LDRB:
1038   case ARM::LDRD:
1039   case ARM::LDRH:
1040   case ARM::LDRSB:
1041   case ARM::LDRSH:
1042   case ARM::VLDRD:
1043   case ARM::VLDRS:
1044   case ARM::t2LDRi8:
1045   case ARM::t2LDRDi8:
1046   case ARM::t2LDRSHi8:
1047   case ARM::t2LDRi12:
1048   case ARM::t2LDRSHi12:
1049     break;
1050   }
1051
1052   switch (Load2->getMachineOpcode()) {
1053   default:
1054     return false;
1055   case ARM::LDR:
1056   case ARM::LDRB:
1057   case ARM::LDRD:
1058   case ARM::LDRH:
1059   case ARM::LDRSB:
1060   case ARM::LDRSH:
1061   case ARM::VLDRD:
1062   case ARM::VLDRS:
1063   case ARM::t2LDRi8:
1064   case ARM::t2LDRDi8:
1065   case ARM::t2LDRSHi8:
1066   case ARM::t2LDRi12:
1067   case ARM::t2LDRSHi12:
1068     break;
1069   }
1070
1071   // Check if base addresses and chain operands match.
1072   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1073       Load1->getOperand(4) != Load2->getOperand(4))
1074     return false;
1075
1076   // Index should be Reg0.
1077   if (Load1->getOperand(3) != Load2->getOperand(3))
1078     return false;
1079
1080   // Determine the offsets.
1081   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1082       isa<ConstantSDNode>(Load2->getOperand(1))) {
1083     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1084     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1085     return true;
1086   }
1087
1088   return false;
1089 }
1090
1091 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1092 /// determine (in conjuction with areLoadsFromSameBasePtr) if two loads should
1093 /// be scheduled togther. On some targets if two loads are loading from
1094 /// addresses in the same cache line, it's better if they are scheduled
1095 /// together. This function takes two integers that represent the load offsets
1096 /// from the common base address. It returns true if it decides it's desirable
1097 /// to schedule the two loads together. "NumLoads" is the number of loads that
1098 /// have already been scheduled after Load1.
1099 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1100                                                int64_t Offset1, int64_t Offset2,
1101                                                unsigned NumLoads) const {
1102   // Don't worry about Thumb: just ARM and Thumb2.
1103   if (Subtarget.isThumb1Only()) return false;
1104
1105   assert(Offset2 > Offset1);
1106
1107   if ((Offset2 - Offset1) / 8 > 64)
1108     return false;
1109
1110   if (Load1->getMachineOpcode() != Load2->getMachineOpcode())
1111     return false;  // FIXME: overly conservative?
1112
1113   // Four loads in a row should be sufficient.
1114   if (NumLoads >= 3)
1115     return false;
1116
1117   return true;
1118 }
1119
1120 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1121                                             const MachineBasicBlock *MBB,
1122                                             const MachineFunction &MF) const {
1123   // Debug info is never a scheduling boundary. It's necessary to be explicit
1124   // due to the special treatment of IT instructions below, otherwise a
1125   // dbg_value followed by an IT will result in the IT instruction being
1126   // considered a scheduling hazard, which is wrong. It should be the actual
1127   // instruction preceding the dbg_value instruction(s), just like it is
1128   // when debug info is not present.
1129   if (MI->isDebugValue())
1130     return false;
1131
1132   // Terminators and labels can't be scheduled around.
1133   if (MI->getDesc().isTerminator() || MI->isLabel())
1134     return true;
1135
1136   // Treat the start of the IT block as a scheduling boundary, but schedule
1137   // t2IT along with all instructions following it.
1138   // FIXME: This is a big hammer. But the alternative is to add all potential
1139   // true and anti dependencies to IT block instructions as implicit operands
1140   // to the t2IT instruction. The added compile time and complexity does not
1141   // seem worth it.
1142   MachineBasicBlock::const_iterator I = MI;
1143   // Make sure to skip any dbg_value instructions
1144   while (++I != MBB->end() && I->isDebugValue())
1145     ;
1146   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1147     return true;
1148
1149   // Don't attempt to schedule around any instruction that defines
1150   // a stack-oriented pointer, as it's unlikely to be profitable. This
1151   // saves compile time, because it doesn't require every single
1152   // stack slot reference to depend on the instruction that does the
1153   // modification.
1154   if (MI->definesRegister(ARM::SP))
1155     return true;
1156
1157   return false;
1158 }
1159
1160 bool ARMBaseInstrInfo::
1161 isProfitableToIfCvt(MachineBasicBlock &MBB, unsigned NumInstrs) const {
1162   if (!NumInstrs)
1163     return false;
1164   if (Subtarget.getCPUString() == "generic")
1165     // Generic (and overly aggressive) if-conversion limits for testing.
1166     return NumInstrs <= 10;
1167   else if (Subtarget.hasV7Ops())
1168     return NumInstrs <= 3;
1169   return NumInstrs <= 2;
1170 }
1171
1172 bool ARMBaseInstrInfo::
1173 isProfitableToIfCvt(MachineBasicBlock &TMBB, unsigned NumT,
1174                     MachineBasicBlock &FMBB, unsigned NumF) const {
1175   return NumT && NumF && NumT <= 2 && NumF <= 2;
1176 }
1177
1178 /// getInstrPredicate - If instruction is predicated, returns its predicate
1179 /// condition, otherwise returns AL. It also returns the condition code
1180 /// register by reference.
1181 ARMCC::CondCodes
1182 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1183   int PIdx = MI->findFirstPredOperandIdx();
1184   if (PIdx == -1) {
1185     PredReg = 0;
1186     return ARMCC::AL;
1187   }
1188
1189   PredReg = MI->getOperand(PIdx+1).getReg();
1190   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1191 }
1192
1193
1194 int llvm::getMatchingCondBranchOpcode(int Opc) {
1195   if (Opc == ARM::B)
1196     return ARM::Bcc;
1197   else if (Opc == ARM::tB)
1198     return ARM::tBcc;
1199   else if (Opc == ARM::t2B)
1200       return ARM::t2Bcc;
1201
1202   llvm_unreachable("Unknown unconditional branch opcode!");
1203   return 0;
1204 }
1205
1206
1207 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1208                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1209                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1210                                ARMCC::CondCodes Pred, unsigned PredReg,
1211                                const ARMBaseInstrInfo &TII) {
1212   bool isSub = NumBytes < 0;
1213   if (isSub) NumBytes = -NumBytes;
1214
1215   while (NumBytes) {
1216     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1217     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1218     assert(ThisVal && "Didn't extract field correctly");
1219
1220     // We will handle these bits from offset, clear them.
1221     NumBytes &= ~ThisVal;
1222
1223     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1224
1225     // Build the new ADD / SUB.
1226     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1227     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1228       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1229       .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
1230     BaseReg = DestReg;
1231   }
1232 }
1233
1234 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1235                                 unsigned FrameReg, int &Offset,
1236                                 const ARMBaseInstrInfo &TII) {
1237   unsigned Opcode = MI.getOpcode();
1238   const TargetInstrDesc &Desc = MI.getDesc();
1239   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1240   bool isSub = false;
1241
1242   // Memory operands in inline assembly always use AddrMode2.
1243   if (Opcode == ARM::INLINEASM)
1244     AddrMode = ARMII::AddrMode2;
1245
1246   if (Opcode == ARM::ADDri) {
1247     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1248     if (Offset == 0) {
1249       // Turn it into a move.
1250       MI.setDesc(TII.get(ARM::MOVr));
1251       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1252       MI.RemoveOperand(FrameRegIdx+1);
1253       Offset = 0;
1254       return true;
1255     } else if (Offset < 0) {
1256       Offset = -Offset;
1257       isSub = true;
1258       MI.setDesc(TII.get(ARM::SUBri));
1259     }
1260
1261     // Common case: small offset, fits into instruction.
1262     if (ARM_AM::getSOImmVal(Offset) != -1) {
1263       // Replace the FrameIndex with sp / fp
1264       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1265       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1266       Offset = 0;
1267       return true;
1268     }
1269
1270     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1271     // as possible.
1272     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1273     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1274
1275     // We will handle these bits from offset, clear them.
1276     Offset &= ~ThisImmVal;
1277
1278     // Get the properly encoded SOImmVal field.
1279     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1280            "Bit extraction didn't work?");
1281     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1282  } else {
1283     unsigned ImmIdx = 0;
1284     int InstrOffs = 0;
1285     unsigned NumBits = 0;
1286     unsigned Scale = 1;
1287     switch (AddrMode) {
1288     case ARMII::AddrMode2: {
1289       ImmIdx = FrameRegIdx+2;
1290       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1291       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1292         InstrOffs *= -1;
1293       NumBits = 12;
1294       break;
1295     }
1296     case ARMII::AddrMode3: {
1297       ImmIdx = FrameRegIdx+2;
1298       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1299       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1300         InstrOffs *= -1;
1301       NumBits = 8;
1302       break;
1303     }
1304     case ARMII::AddrMode4:
1305     case ARMII::AddrMode6:
1306       // Can't fold any offset even if it's zero.
1307       return false;
1308     case ARMII::AddrMode5: {
1309       ImmIdx = FrameRegIdx+1;
1310       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1311       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1312         InstrOffs *= -1;
1313       NumBits = 8;
1314       Scale = 4;
1315       break;
1316     }
1317     default:
1318       llvm_unreachable("Unsupported addressing mode!");
1319       break;
1320     }
1321
1322     Offset += InstrOffs * Scale;
1323     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1324     if (Offset < 0) {
1325       Offset = -Offset;
1326       isSub = true;
1327     }
1328
1329     // Attempt to fold address comp. if opcode has offset bits
1330     if (NumBits > 0) {
1331       // Common case: small offset, fits into instruction.
1332       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1333       int ImmedOffset = Offset / Scale;
1334       unsigned Mask = (1 << NumBits) - 1;
1335       if ((unsigned)Offset <= Mask * Scale) {
1336         // Replace the FrameIndex with sp
1337         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1338         if (isSub)
1339           ImmedOffset |= 1 << NumBits;
1340         ImmOp.ChangeToImmediate(ImmedOffset);
1341         Offset = 0;
1342         return true;
1343       }
1344
1345       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1346       ImmedOffset = ImmedOffset & Mask;
1347       if (isSub)
1348         ImmedOffset |= 1 << NumBits;
1349       ImmOp.ChangeToImmediate(ImmedOffset);
1350       Offset &= ~(Mask*Scale);
1351     }
1352   }
1353
1354   Offset = (isSub) ? -Offset : Offset;
1355   return Offset == 0;
1356 }
1357
1358 bool ARMBaseInstrInfo::
1359 AnalyzeCompare(const MachineInstr *MI, unsigned &SrcReg, int &CmpValue) const {
1360   switch (MI->getOpcode()) {
1361   default: break;
1362   case ARM::CMPri:
1363   case ARM::CMPzri:
1364   case ARM::t2CMPri:
1365   case ARM::t2CMPzri:
1366     SrcReg = MI->getOperand(0).getReg();
1367     CmpValue = MI->getOperand(1).getImm();
1368     return true;
1369   case ARM::TSTri: {
1370       if (&*MI->getParent()->begin() == MI)
1371         return false;
1372       const MachineInstr *AND = llvm::prior(MI);
1373       if (AND->getOpcode() != ARM::ANDri)
1374         return false;
1375       if (MI->getOperand(0).getReg() == AND->getOperand(1).getReg() &&
1376           MI->getOperand(1).getImm() == AND->getOperand(2).getImm()) {
1377         SrcReg = AND->getOperand(0).getReg();
1378         CmpValue = 0;
1379         return true;
1380       }
1381     }
1382     break;
1383   }
1384
1385   return false;
1386 }
1387
1388 /// OptimizeCompareInstr - Convert the instruction supplying the argument to the
1389 /// comparison into one that sets the zero bit in the flags register. Update the
1390 /// iterator *only* if a transformation took place.
1391 bool ARMBaseInstrInfo::
1392 OptimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, int CmpValue,
1393                      MachineBasicBlock::iterator &MII) const {
1394   if (CmpValue != 0)
1395     return false;
1396
1397   MachineRegisterInfo &MRI = CmpInstr->getParent()->getParent()->getRegInfo();
1398   MachineRegisterInfo::def_iterator DI = MRI.def_begin(SrcReg);
1399   if (llvm::next(DI) != MRI.def_end())
1400     // Only support one definition.
1401     return false;
1402
1403   MachineInstr *MI = &*DI;
1404
1405   // Conservatively refuse to convert an instruction which isn't in the same BB
1406   // as the comparison.
1407   if (MI->getParent() != CmpInstr->getParent())
1408     return false;
1409
1410   // Check that CPSR isn't set between the comparison instruction and the one we
1411   // want to change.
1412   MachineBasicBlock::const_iterator I = CmpInstr, E = MI;
1413   --I;
1414   for (; I != E; --I) {
1415     const MachineInstr &Instr = *I;
1416
1417     for (unsigned IO = 0, EO = Instr.getNumOperands(); IO != EO; ++IO) {
1418       const MachineOperand &MO = Instr.getOperand(IO);
1419       if (!MO.isReg() || !MO.isDef()) continue;
1420
1421       // This instruction modifies CPSR before the one we want to change. We
1422       // can't do this transformation.
1423       if (MO.getReg() == ARM::CPSR)
1424         return false;
1425     }
1426   }
1427
1428   // Set the "zero" bit in CPSR.
1429   switch (MI->getOpcode()) {
1430   default: break;
1431   case ARM::ADDri:
1432   case ARM::ANDri:
1433   case ARM::t2ANDri:
1434   case ARM::SUBri:
1435   case ARM::t2ADDri:
1436   case ARM::t2SUBri:
1437     MI->RemoveOperand(5);
1438     MachineInstrBuilder(MI)
1439       .addReg(ARM::CPSR, RegState::Define | RegState::Implicit);
1440     MII = llvm::next(MachineBasicBlock::iterator(CmpInstr));
1441     CmpInstr->eraseFromParent();
1442     return true;
1443   }
1444
1445   return false;
1446 }
1447
1448 unsigned
1449 ARMBaseInstrInfo::getNumMicroOps(const MachineInstr *MI,
1450                                  const InstrItineraryData *ItinData) const {
1451   if (!ItinData || ItinData->isEmpty())
1452     return 1;
1453
1454   const TargetInstrDesc &Desc = MI->getDesc();
1455   unsigned Class = Desc.getSchedClass();
1456   unsigned UOps = ItinData->Itineraries[Class].NumMicroOps;
1457   if (UOps)
1458     return UOps;
1459
1460   unsigned Opc = MI->getOpcode();
1461   switch (Opc) {
1462   default:
1463     llvm_unreachable("Unexpected multi-uops instruction!");
1464     break;
1465   case ARM::VLDMQ:
1466   case ARM::VSTMQ:
1467     return 2;
1468
1469   // The number of uOps for load / store multiple are determined by the number
1470   // registers.
1471   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
1472   // same cycle. The scheduling for the first load / store must be done
1473   // separately by assuming the the address is not 64-bit aligned.
1474   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
1475   // is not 64-bit aligned, then AGU would take an extra cycle.
1476   // For VFP / NEON load / store multiple, the formula is
1477   // (#reg / 2) + (#reg % 2) + 1.
1478   case ARM::VLDMD:
1479   case ARM::VLDMS:
1480   case ARM::VLDMD_UPD:
1481   case ARM::VLDMS_UPD:
1482   case ARM::VSTMD:
1483   case ARM::VSTMS:
1484   case ARM::VSTMD_UPD:
1485   case ARM::VSTMS_UPD: {
1486     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
1487     return (NumRegs / 2) + (NumRegs % 2) + 1;
1488   }
1489   case ARM::LDM_RET:
1490   case ARM::LDM:
1491   case ARM::LDM_UPD:
1492   case ARM::STM:
1493   case ARM::STM_UPD:
1494   case ARM::tLDM:
1495   case ARM::tLDM_UPD:
1496   case ARM::tSTM_UPD:
1497   case ARM::tPOP_RET:
1498   case ARM::tPOP:
1499   case ARM::tPUSH:
1500   case ARM::t2LDM_RET:
1501   case ARM::t2LDM:
1502   case ARM::t2LDM_UPD:
1503   case ARM::t2STM:
1504   case ARM::t2STM_UPD: {
1505     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
1506     if (Subtarget.isCortexA8()) {
1507       // 4 registers would be issued: 1, 2, 1.
1508       // 5 registers would be issued: 1, 2, 2.
1509       return 1 + (NumRegs / 2);
1510     } else if (Subtarget.isCortexA9()) {
1511       UOps = (NumRegs / 2);
1512       // If there are odd number of registers or if it's not 64-bit aligned,
1513       // then it takes an extra AGU (Address Generation Unit) cycle.
1514       if ((NumRegs % 2) ||
1515           !MI->hasOneMemOperand() ||
1516           (*MI->memoperands_begin())->getAlignment() < 8)
1517         ++UOps;
1518       return UOps;
1519     } else {
1520       // Assume the worst.
1521       return NumRegs;
1522     }
1523   }
1524   }
1525 }