lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMHazardRecognizer.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "MCTargetDesc/ARMAddressingModes.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalValue.h"
  24 #include "llvm/CodeGen/LiveVariables.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  29 #include "llvm/CodeGen/MachineMemOperand.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/SelectionDAGNodes.h"
  32 #include "llvm/MC/MCAsmInfo.h"
  33 #include "llvm/Support/BranchProbability.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/ADT/STLExtras.h"
  38
  39 #define GET_INSTRINFO_CTOR
  40 #include "ARMGenInstrInfo.inc"
  41
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  46                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  47
  48 static cl::opt<bool>
  49 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  50            cl::desc("Widen ARM vmovs to vmovd when possible"));
  51
  52 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  53 struct ARM_MLxEntry {
  54   unsigned MLxOpc;     // MLA / MLS opcode
  55   unsigned MulOpc;     // Expanded multiplication opcode
  56   unsigned AddSubOpc;  // Expanded add / sub opcode
  57   bool NegAcc;         // True if the acc is negated before the add / sub.
  58   bool HasLane;        // True if instruction has an extra "lane" operand.
  59 };
  60
  61 static const ARM_MLxEntry ARM_MLxTable[] = {
  62   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  63   // fp scalar ops
  64   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  65   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  66   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  67   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  68   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  69   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  70   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  71   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  72
  73   // fp SIMD ops
  74   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  75   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  76   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  77   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  78   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  79   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  80   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  81   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  82 };
  83
  84 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  85   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  86     Subtarget(STI) {
  87   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  88     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  89       assert(false && "Duplicated entries?");
  90     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  91     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  92   }
  93 }
  94
  95 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
  96 // currently defaults to no prepass hazard recognizer.
  97 ScheduleHazardRecognizer *ARMBaseInstrInfo::
  98 CreateTargetHazardRecognizer(const TargetMachine *TM,
  99                              const ScheduleDAG *DAG) const {
 100   if (usePreRAHazardRecognizer()) {
 101     const InstrItineraryData *II = TM->getInstrItineraryData();
 102     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 103   }
 104   return TargetInstrInfoImpl::CreateTargetHazardRecognizer(TM, DAG);
 105 }
 106
 107 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 108 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 109                                    const ScheduleDAG *DAG) const {
 110   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 111     return (ScheduleHazardRecognizer *)
 112       new ARMHazardRecognizer(II, *this, getRegisterInfo(), Subtarget, DAG);
 113   return TargetInstrInfoImpl::CreateTargetPostRAHazardRecognizer(II, DAG);
 114 }
 115
 116 MachineInstr *
 117 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 118                                         MachineBasicBlock::iterator &MBBI,
 119                                         LiveVariables *LV) const {
 120   // FIXME: Thumb2 support.
 121
 122   if (!EnableARM3Addr)
 123     return NULL;
 124
 125   MachineInstr *MI = MBBI;
 126   MachineFunction &MF = *MI->getParent()->getParent();
 127   uint64_t TSFlags = MI->getDesc().TSFlags;
 128   bool isPre = false;
 129   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 130   default: return NULL;
 131   case ARMII::IndexModePre:
 132     isPre = true;
 133     break;
 134   case ARMII::IndexModePost:
 135     break;
 136   }
 137
 138   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 139   // operation.
 140   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 141   if (MemOpc == 0)
 142     return NULL;
 143
 144   MachineInstr *UpdateMI = NULL;
 145   MachineInstr *MemMI = NULL;
 146   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 147   const MCInstrDesc &MCID = MI->getDesc();
 148   unsigned NumOps = MCID.getNumOperands();
 149   bool isLoad = !MI->mayStore();
 150   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 151   const MachineOperand &Base = MI->getOperand(2);
 152   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 153   unsigned WBReg = WB.getReg();
 154   unsigned BaseReg = Base.getReg();
 155   unsigned OffReg = Offset.getReg();
 156   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 157   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 158   switch (AddrMode) {
 159   default: llvm_unreachable("Unknown indexed op!");
 160   case ARMII::AddrMode2: {
 161     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 162     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 163     if (OffReg == 0) {
 164       if (ARM_AM::getSOImmVal(Amt) == -1)
 165         // Can't encode it in a so_imm operand. This transformation will
 166         // add more than 1 instruction. Abandon!
 167         return NULL;
 168       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 169                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 170         .addReg(BaseReg).addImm(Amt)
 171         .addImm(Pred).addReg(0).addReg(0);
 172     } else if (Amt != 0) {
 173       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 174       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 175       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 176                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 177         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 178         .addImm(Pred).addReg(0).addReg(0);
 179     } else
 180       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 181                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 182         .addReg(BaseReg).addReg(OffReg)
 183         .addImm(Pred).addReg(0).addReg(0);
 184     break;
 185   }
 186   case ARMII::AddrMode3 : {
 187     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 188     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 189     if (OffReg == 0)
 190       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 191       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 192                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 193         .addReg(BaseReg).addImm(Amt)
 194         .addImm(Pred).addReg(0).addReg(0);
 195     else
 196       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 197                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 198         .addReg(BaseReg).addReg(OffReg)
 199         .addImm(Pred).addReg(0).addReg(0);
 200     break;
 201   }
 202   }
 203
 204   std::vector<MachineInstr*> NewMIs;
 205   if (isPre) {
 206     if (isLoad)
 207       MemMI = BuildMI(MF, MI->getDebugLoc(),
 208                       get(MemOpc), MI->getOperand(0).getReg())
 209         .addReg(WBReg).addImm(0).addImm(Pred);
 210     else
 211       MemMI = BuildMI(MF, MI->getDebugLoc(),
 212                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 213         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 214     NewMIs.push_back(MemMI);
 215     NewMIs.push_back(UpdateMI);
 216   } else {
 217     if (isLoad)
 218       MemMI = BuildMI(MF, MI->getDebugLoc(),
 219                       get(MemOpc), MI->getOperand(0).getReg())
 220         .addReg(BaseReg).addImm(0).addImm(Pred);
 221     else
 222       MemMI = BuildMI(MF, MI->getDebugLoc(),
 223                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 224         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 225     if (WB.isDead())
 226       UpdateMI->getOperand(0).setIsDead();
 227     NewMIs.push_back(UpdateMI);
 228     NewMIs.push_back(MemMI);
 229   }
 230
 231   // Transfer LiveVariables states, kill / dead info.
 232   if (LV) {
 233     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 234       MachineOperand &MO = MI->getOperand(i);
 235       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 236         unsigned Reg = MO.getReg();
 237
 238         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 239         if (MO.isDef()) {
 240           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 241           if (MO.isDead())
 242             LV->addVirtualRegisterDead(Reg, NewMI);
 243         }
 244         if (MO.isUse() && MO.isKill()) {
 245           for (unsigned j = 0; j < 2; ++j) {
 246             // Look at the two new MI's in reverse order.
 247             MachineInstr *NewMI = NewMIs[j];
 248             if (!NewMI->readsRegister(Reg))
 249               continue;
 250             LV->addVirtualRegisterKilled(Reg, NewMI);
 251             if (VI.removeKill(MI))
 252               VI.Kills.push_back(NewMI);
 253             break;
 254           }
 255         }
 256       }
 257     }
 258   }
 259
 260   MFI->insert(MBBI, NewMIs[1]);
 261   MFI->insert(MBBI, NewMIs[0]);
 262   return NewMIs[0];
 263 }
 264
 265 // Branch analysis.
 266 bool
 267 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 268                                 MachineBasicBlock *&FBB,
 269                                 SmallVectorImpl<MachineOperand> &Cond,
 270                                 bool AllowModify) const {
 271   // If the block has no terminators, it just falls into the block after it.
 272   MachineBasicBlock::iterator I = MBB.end();
 273   if (I == MBB.begin())
 274     return false;
 275   --I;
 276   while (I->isDebugValue()) {
 277     if (I == MBB.begin())
 278       return false;
 279     --I;
 280   }
 281   if (!isUnpredicatedTerminator(I))
 282     return false;
 283
 284   // Get the last instruction in the block.
 285   MachineInstr *LastInst = I;
 286
 287   // If there is only one terminator instruction, process it.
 288   unsigned LastOpc = LastInst->getOpcode();
 289   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 290     if (isUncondBranchOpcode(LastOpc)) {
 291       TBB = LastInst->getOperand(0).getMBB();
 292       return false;
 293     }
 294     if (isCondBranchOpcode(LastOpc)) {
 295       // Block ends with fall-through condbranch.
 296       TBB = LastInst->getOperand(0).getMBB();
 297       Cond.push_back(LastInst->getOperand(1));
 298       Cond.push_back(LastInst->getOperand(2));
 299       return false;
 300     }
 301     return true;  // Can't handle indirect branch.
 302   }
 303
 304   // Get the instruction before it if it is a terminator.
 305   MachineInstr *SecondLastInst = I;
 306   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 307
 308   // If AllowModify is true and the block ends with two or more unconditional
 309   // branches, delete all but the first unconditional branch.
 310   if (AllowModify && isUncondBranchOpcode(LastOpc)) {
 311     while (isUncondBranchOpcode(SecondLastOpc)) {
 312       LastInst->eraseFromParent();
 313       LastInst = SecondLastInst;
 314       LastOpc = LastInst->getOpcode();
 315       if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 316         // Return now the only terminator is an unconditional branch.
 317         TBB = LastInst->getOperand(0).getMBB();
 318         return false;
 319       } else {
 320         SecondLastInst = I;
 321         SecondLastOpc = SecondLastInst->getOpcode();
 322       }
 323     }
 324   }
 325
 326   // If there are three terminators, we don't know what sort of block this is.
 327   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 328     return true;
 329
 330   // If the block ends with a B and a Bcc, handle it.
 331   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 332     TBB =  SecondLastInst->getOperand(0).getMBB();
 333     Cond.push_back(SecondLastInst->getOperand(1));
 334     Cond.push_back(SecondLastInst->getOperand(2));
 335     FBB = LastInst->getOperand(0).getMBB();
 336     return false;
 337   }
 338
 339   // If the block ends with two unconditional branches, handle it.  The second
 340   // one is not executed, so remove it.
 341   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 342     TBB = SecondLastInst->getOperand(0).getMBB();
 343     I = LastInst;
 344     if (AllowModify)
 345       I->eraseFromParent();
 346     return false;
 347   }
 348
 349   // ...likewise if it ends with a branch table followed by an unconditional
 350   // branch. The branch folder can create these, and we must get rid of them for
 351   // correctness of Thumb constant islands.
 352   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
 353        isIndirectBranchOpcode(SecondLastOpc)) &&
 354       isUncondBranchOpcode(LastOpc)) {
 355     I = LastInst;
 356     if (AllowModify)
 357       I->eraseFromParent();
 358     return true;
 359   }
 360
 361   // Otherwise, can't handle this.
 362   return true;
 363 }
 364
 365
 366 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 367   MachineBasicBlock::iterator I = MBB.end();
 368   if (I == MBB.begin()) return 0;
 369   --I;
 370   while (I->isDebugValue()) {
 371     if (I == MBB.begin())
 372       return 0;
 373     --I;
 374   }
 375   if (!isUncondBranchOpcode(I->getOpcode()) &&
 376       !isCondBranchOpcode(I->getOpcode()))
 377     return 0;
 378
 379   // Remove the branch.
 380   I->eraseFromParent();
 381
 382   I = MBB.end();
 383
 384   if (I == MBB.begin()) return 1;
 385   --I;
 386   if (!isCondBranchOpcode(I->getOpcode()))
 387     return 1;
 388
 389   // Remove the branch.
 390   I->eraseFromParent();
 391   return 2;
 392 }
 393
 394 unsigned
 395 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 396                                MachineBasicBlock *FBB,
 397                                const SmallVectorImpl<MachineOperand> &Cond,
 398                                DebugLoc DL) const {
 399   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 400   int BOpc   = !AFI->isThumbFunction()
 401     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 402   int BccOpc = !AFI->isThumbFunction()
 403     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 404   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 405
 406   // Shouldn't be a fall through.
 407   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 408   assert((Cond.size() == 2 || Cond.size() == 0) &&
 409          "ARM branch conditions have two components!");
 410
 411   if (FBB == 0) {
 412     if (Cond.empty()) { // Unconditional branch?
 413       if (isThumb)
 414         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 415       else
 416         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 417     } else
 418       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 419         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 420     return 1;
 421   }
 422
 423   // Two-way conditional branch.
 424   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 425     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 426   if (isThumb)
 427     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 428   else
 429     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 430   return 2;
 431 }
 432
 433 bool ARMBaseInstrInfo::
 434 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 435   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 436   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 437   return false;
 438 }
 439
 440 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 441   if (MI->isBundle()) {
 442     MachineBasicBlock::const_instr_iterator I = MI;
 443     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 444     while (++I != E && I->isInsideBundle()) {
 445       int PIdx = I->findFirstPredOperandIdx();
 446       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 447         return true;
 448     }
 449     return false;
 450   }
 451
 452   int PIdx = MI->findFirstPredOperandIdx();
 453   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 454 }
 455
 456 bool ARMBaseInstrInfo::
 457 PredicateInstruction(MachineInstr *MI,
 458                      const SmallVectorImpl<MachineOperand> &Pred) const {
 459   unsigned Opc = MI->getOpcode();
 460   if (isUncondBranchOpcode(Opc)) {
 461     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 462     MI->addOperand(MachineOperand::CreateImm(Pred[0].getImm()));
 463     MI->addOperand(MachineOperand::CreateReg(Pred[1].getReg(), false));
 464     return true;
 465   }
 466
 467   int PIdx = MI->findFirstPredOperandIdx();
 468   if (PIdx != -1) {
 469     MachineOperand &PMO = MI->getOperand(PIdx);
 470     PMO.setImm(Pred[0].getImm());
 471     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 472     return true;
 473   }
 474   return false;
 475 }
 476
 477 bool ARMBaseInstrInfo::
 478 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 479                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 480   if (Pred1.size() > 2 || Pred2.size() > 2)
 481     return false;
 482
 483   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 484   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 485   if (CC1 == CC2)
 486     return true;
 487
 488   switch (CC1) {
 489   default:
 490     return false;
 491   case ARMCC::AL:
 492     return true;
 493   case ARMCC::HS:
 494     return CC2 == ARMCC::HI;
 495   case ARMCC::LS:
 496     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 497   case ARMCC::GE:
 498     return CC2 == ARMCC::GT;
 499   case ARMCC::LE:
 500     return CC2 == ARMCC::LT;
 501   }
 502 }
 503
 504 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 505                                     std::vector<MachineOperand> &Pred) const {
 506   bool Found = false;
 507   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 508     const MachineOperand &MO = MI->getOperand(i);
 509     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 510         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 511       Pred.push_back(MO);
 512       Found = true;
 513     }
 514   }
 515
 516   return Found;
 517 }
 518
 519 /// isPredicable - Return true if the specified instruction can be predicated.
 520 /// By default, this returns true for every instruction with a
 521 /// PredicateOperand.
 522 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 523   if (!MI->isPredicable())
 524     return false;
 525
 526   if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 527     ARMFunctionInfo *AFI =
 528       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 529     return AFI->isThumb2Function();
 530   }
 531   return true;
 532 }
 533
 534 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 535 LLVM_ATTRIBUTE_NOINLINE
 536 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 537                                 unsigned JTI);
 538 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 539                                 unsigned JTI) {
 540   assert(JTI < JT.size());
 541   return JT[JTI].MBBs.size();
 542 }
 543
 544 /// GetInstSize - Return the size of the specified MachineInstr.
 545 ///
 546 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 547   const MachineBasicBlock &MBB = *MI->getParent();
 548   const MachineFunction *MF = MBB.getParent();
 549   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 550
 551   const MCInstrDesc &MCID = MI->getDesc();
 552   if (MCID.getSize())
 553     return MCID.getSize();
 554
 555   // If this machine instr is an inline asm, measure it.
 556   if (MI->getOpcode() == ARM::INLINEASM)
 557     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 558   if (MI->isLabel())
 559     return 0;
 560   unsigned Opc = MI->getOpcode();
 561   switch (Opc) {
 562   case TargetOpcode::IMPLICIT_DEF:
 563   case TargetOpcode::KILL:
 564   case TargetOpcode::PROLOG_LABEL:
 565   case TargetOpcode::EH_LABEL:
 566   case TargetOpcode::DBG_VALUE:
 567     return 0;
 568   case TargetOpcode::BUNDLE:
 569     return getInstBundleLength(MI);
 570   case ARM::MOVi16_ga_pcrel:
 571   case ARM::MOVTi16_ga_pcrel:
 572   case ARM::t2MOVi16_ga_pcrel:
 573   case ARM::t2MOVTi16_ga_pcrel:
 574     return 4;
 575   case ARM::MOVi32imm:
 576   case ARM::t2MOVi32imm:
 577     return 8;
 578   case ARM::CONSTPOOL_ENTRY:
 579     // If this machine instr is a constant pool entry, its size is recorded as
 580     // operand #2.
 581     return MI->getOperand(2).getImm();
 582   case ARM::Int_eh_sjlj_longjmp:
 583     return 16;
 584   case ARM::tInt_eh_sjlj_longjmp:
 585     return 10;
 586   case ARM::Int_eh_sjlj_setjmp:
 587   case ARM::Int_eh_sjlj_setjmp_nofp:
 588     return 20;
 589   case ARM::tInt_eh_sjlj_setjmp:
 590   case ARM::t2Int_eh_sjlj_setjmp:
 591   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 592     return 12;
 593   case ARM::BR_JTr:
 594   case ARM::BR_JTm:
 595   case ARM::BR_JTadd:
 596   case ARM::tBR_JTr:
 597   case ARM::t2BR_JT:
 598   case ARM::t2TBB_JT:
 599   case ARM::t2TBH_JT: {
 600     // These are jumptable branches, i.e. a branch followed by an inlined
 601     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 602     // entry is one byte; TBH two byte each.
 603     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 604       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 605     unsigned NumOps = MCID.getNumOperands();
 606     MachineOperand JTOP =
 607       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 608     unsigned JTI = JTOP.getIndex();
 609     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 610     assert(MJTI != 0);
 611     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 612     assert(JTI < JT.size());
 613     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 614     // 4 aligned. The assembler / linker may add 2 byte padding just before
 615     // the JT entries.  The size does not include this padding; the
 616     // constant islands pass does separate bookkeeping for it.
 617     // FIXME: If we know the size of the function is less than (1 << 16) *2
 618     // bytes, we can use 16-bit entries instead. Then there won't be an
 619     // alignment issue.
 620     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 621     unsigned NumEntries = getNumJTEntries(JT, JTI);
 622     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 623       // Make sure the instruction that follows TBB is 2-byte aligned.
 624       // FIXME: Constant island pass should insert an "ALIGN" instruction
 625       // instead.
 626       ++NumEntries;
 627     return NumEntries * EntrySize + InstSize;
 628   }
 629   default:
 630     // Otherwise, pseudo-instruction sizes are zero.
 631     return 0;
 632   }
 633 }
 634
 635 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 636   unsigned Size = 0;
 637   MachineBasicBlock::const_instr_iterator I = MI;
 638   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 639   while (++I != E && I->isInsideBundle()) {
 640     assert(!I->isBundle() && "No nested bundle!");
 641     Size += GetInstSizeInBytes(&*I);
 642   }
 643   return Size;
 644 }
 645
 646 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 647                                    MachineBasicBlock::iterator I, DebugLoc DL,
 648                                    unsigned DestReg, unsigned SrcReg,
 649                                    bool KillSrc) const {
 650   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 651   bool GPRSrc  = ARM::GPRRegClass.contains(SrcReg);
 652
 653   if (GPRDest && GPRSrc) {
 654     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 655                                   .addReg(SrcReg, getKillRegState(KillSrc))));
 656     return;
 657   }
 658
 659   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 660   bool SPRSrc  = ARM::SPRRegClass.contains(SrcReg);
 661
 662   unsigned Opc = 0;
 663   if (SPRDest && SPRSrc)
 664     Opc = ARM::VMOVS;
 665   else if (GPRDest && SPRSrc)
 666     Opc = ARM::VMOVRS;
 667   else if (SPRDest && GPRSrc)
 668     Opc = ARM::VMOVSR;
 669   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 670     Opc = ARM::VMOVD;
 671   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 672     Opc = ARM::VORRq;
 673
 674   if (Opc) {
 675     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 676     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 677     if (Opc == ARM::VORRq)
 678       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 679     AddDefaultPred(MIB);
 680     return;
 681   }
 682
 683   // Handle register classes that require multiple instructions.
 684   unsigned BeginIdx = 0;
 685   unsigned SubRegs = 0;
 686   unsigned Spacing = 1;
 687
 688   // Use VORRq when possible.
 689   if (ARM::QQPRRegClass.contains(DestReg, SrcReg))
 690     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 2;
 691   else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg))
 692     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 4;
 693   // Fall back to VMOVD.
 694   else if (ARM::DPairRegClass.contains(DestReg, SrcReg))
 695     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2;
 696   else if (ARM::DTripleRegClass.contains(DestReg, SrcReg))
 697     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3;
 698   else if (ARM::DQuadRegClass.contains(DestReg, SrcReg))
 699     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4;
 700
 701   else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg))
 702     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2, Spacing = 2;
 703   else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg))
 704     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3, Spacing = 2;
 705   else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg))
 706     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4, Spacing = 2;
 707
 708   if (Opc) {
 709     const TargetRegisterInfo *TRI = &getRegisterInfo();
 710     MachineInstrBuilder Mov;
 711     for (unsigned i = 0; i != SubRegs; ++i) {
 712       unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i*Spacing);
 713       unsigned Src = TRI->getSubReg(SrcReg,  BeginIdx + i*Spacing);
 714       assert(Dst && Src && "Bad sub-register");
 715       Mov = AddDefaultPred(BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst)
 716                              .addReg(Src));
 717       // VORR takes two source operands.
 718       if (Opc == ARM::VORRq)
 719         Mov.addReg(Src);
 720     }
 721     // Add implicit super-register defs and kills to the last instruction.
 722     Mov->addRegisterDefined(DestReg, TRI);
 723     if (KillSrc)
 724       Mov->addRegisterKilled(SrcReg, TRI);
 725     return;
 726   }
 727
 728   llvm_unreachable("Impossible reg-to-reg copy");
 729 }
 730
 731 static const
 732 MachineInstrBuilder &AddDReg(MachineInstrBuilder &MIB,
 733                              unsigned Reg, unsigned SubIdx, unsigned State,
 734                              const TargetRegisterInfo *TRI) {
 735   if (!SubIdx)
 736     return MIB.addReg(Reg, State);
 737
 738   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 739     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 740   return MIB.addReg(Reg, State, SubIdx);
 741 }
 742
 743 void ARMBaseInstrInfo::
 744 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 745                     unsigned SrcReg, bool isKill, int FI,
 746                     const TargetRegisterClass *RC,
 747                     const TargetRegisterInfo *TRI) const {
 748   DebugLoc DL;
 749   if (I != MBB.end()) DL = I->getDebugLoc();
 750   MachineFunction &MF = *MBB.getParent();
 751   MachineFrameInfo &MFI = *MF.getFrameInfo();
 752   unsigned Align = MFI.getObjectAlignment(FI);
 753
 754   MachineMemOperand *MMO =
 755     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 756                             MachineMemOperand::MOStore,
 757                             MFI.getObjectSize(FI),
 758                             Align);
 759
 760   switch (RC->getSize()) {
 761     case 4:
 762       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 763         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 764                    .addReg(SrcReg, getKillRegState(isKill))
 765                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 766       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 767         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 768                    .addReg(SrcReg, getKillRegState(isKill))
 769                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 770       } else
 771         llvm_unreachable("Unknown reg class!");
 772       break;
 773     case 8:
 774       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 775         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 776                    .addReg(SrcReg, getKillRegState(isKill))
 777                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 778       } else
 779         llvm_unreachable("Unknown reg class!");
 780       break;
 781     case 16:
 782       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 783         // Use aligned spills if the stack can be realigned.
 784         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 785           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 786                      .addFrameIndex(FI).addImm(16)
 787                      .addReg(SrcReg, getKillRegState(isKill))
 788                      .addMemOperand(MMO));
 789         } else {
 790           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 791                      .addReg(SrcReg, getKillRegState(isKill))
 792                      .addFrameIndex(FI)
 793                      .addMemOperand(MMO));
 794         }
 795       } else
 796         llvm_unreachable("Unknown reg class!");
 797       break;
 798     case 32:
 799       if (ARM::QQPRRegClass.hasSubClassEq(RC)) {
 800         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 801           // FIXME: It's possible to only store part of the QQ register if the
 802           // spilled def has a sub-register index.
 803           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 804                      .addFrameIndex(FI).addImm(16)
 805                      .addReg(SrcReg, getKillRegState(isKill))
 806                      .addMemOperand(MMO));
 807         } else {
 808           MachineInstrBuilder MIB =
 809           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 810                        .addFrameIndex(FI))
 811                        .addMemOperand(MMO);
 812           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 813           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 814           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 815                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 816         }
 817       } else
 818         llvm_unreachable("Unknown reg class!");
 819       break;
 820     case 64:
 821       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 822         MachineInstrBuilder MIB =
 823           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 824                          .addFrameIndex(FI))
 825                          .addMemOperand(MMO);
 826         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 827         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 828         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 829         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 830         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 831         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 832         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 833               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 834       } else
 835         llvm_unreachable("Unknown reg class!");
 836       break;
 837     default:
 838       llvm_unreachable("Unknown reg class!");
 839   }
 840 }
 841
 842 unsigned
 843 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 844                                      int &FrameIndex) const {
 845   switch (MI->getOpcode()) {
 846   default: break;
 847   case ARM::STRrs:
 848   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 849     if (MI->getOperand(1).isFI() &&
 850         MI->getOperand(2).isReg() &&
 851         MI->getOperand(3).isImm() &&
 852         MI->getOperand(2).getReg() == 0 &&
 853         MI->getOperand(3).getImm() == 0) {
 854       FrameIndex = MI->getOperand(1).getIndex();
 855       return MI->getOperand(0).getReg();
 856     }
 857     break;
 858   case ARM::STRi12:
 859   case ARM::t2STRi12:
 860   case ARM::tSTRspi:
 861   case ARM::VSTRD:
 862   case ARM::VSTRS:
 863     if (MI->getOperand(1).isFI() &&
 864         MI->getOperand(2).isImm() &&
 865         MI->getOperand(2).getImm() == 0) {
 866       FrameIndex = MI->getOperand(1).getIndex();
 867       return MI->getOperand(0).getReg();
 868     }
 869     break;
 870   case ARM::VST1q64:
 871     if (MI->getOperand(0).isFI() &&
 872         MI->getOperand(2).getSubReg() == 0) {
 873       FrameIndex = MI->getOperand(0).getIndex();
 874       return MI->getOperand(2).getReg();
 875     }
 876     break;
 877   case ARM::VSTMQIA:
 878     if (MI->getOperand(1).isFI() &&
 879         MI->getOperand(0).getSubReg() == 0) {
 880       FrameIndex = MI->getOperand(1).getIndex();
 881       return MI->getOperand(0).getReg();
 882     }
 883     break;
 884   }
 885
 886   return 0;
 887 }
 888
 889 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 890                                                     int &FrameIndex) const {
 891   const MachineMemOperand *Dummy;
 892   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 893 }
 894
 895 void ARMBaseInstrInfo::
 896 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 897                      unsigned DestReg, int FI,
 898                      const TargetRegisterClass *RC,
 899                      const TargetRegisterInfo *TRI) const {
 900   DebugLoc DL;
 901   if (I != MBB.end()) DL = I->getDebugLoc();
 902   MachineFunction &MF = *MBB.getParent();
 903   MachineFrameInfo &MFI = *MF.getFrameInfo();
 904   unsigned Align = MFI.getObjectAlignment(FI);
 905   MachineMemOperand *MMO =
 906     MF.getMachineMemOperand(
 907                     MachinePointerInfo::getFixedStack(FI),
 908                             MachineMemOperand::MOLoad,
 909                             MFI.getObjectSize(FI),
 910                             Align);
 911
 912   switch (RC->getSize()) {
 913   case 4:
 914     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 915       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 916                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 917
 918     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 919       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 920                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 921     } else
 922       llvm_unreachable("Unknown reg class!");
 923     break;
 924   case 8:
 925     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 926       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 927                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 928     } else
 929       llvm_unreachable("Unknown reg class!");
 930     break;
 931   case 16:
 932     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 933       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 934         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
 935                      .addFrameIndex(FI).addImm(16)
 936                      .addMemOperand(MMO));
 937       } else {
 938         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
 939                        .addFrameIndex(FI)
 940                        .addMemOperand(MMO));
 941       }
 942     } else
 943       llvm_unreachable("Unknown reg class!");
 944     break;
 945   case 32:
 946     if (ARM::QQPRRegClass.hasSubClassEq(RC)) {
 947       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 948         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
 949                      .addFrameIndex(FI).addImm(16)
 950                      .addMemOperand(MMO));
 951       } else {
 952         MachineInstrBuilder MIB =
 953         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
 954                        .addFrameIndex(FI))
 955                        .addMemOperand(MMO);
 956         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
 957         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
 958         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
 959         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
 960         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
 961           MIB.addReg(DestReg, RegState::ImplicitDefine);
 962       }
 963     } else
 964       llvm_unreachable("Unknown reg class!");
 965     break;
 966   case 64:
 967     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 968       MachineInstrBuilder MIB =
 969       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
 970                      .addFrameIndex(FI))
 971                      .addMemOperand(MMO);
 972       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
 973       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
 974       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
 975       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
 976       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
 977       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
 978       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
 979       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
 980       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
 981         MIB.addReg(DestReg, RegState::ImplicitDefine);
 982     } else
 983       llvm_unreachable("Unknown reg class!");
 984     break;
 985   default:
 986     llvm_unreachable("Unknown regclass!");
 987   }
 988 }
 989
 990 unsigned
 991 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 992                                       int &FrameIndex) const {
 993   switch (MI->getOpcode()) {
 994   default: break;
 995   case ARM::LDRrs:
 996   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
 997     if (MI->getOperand(1).isFI() &&
 998         MI->getOperand(2).isReg() &&
 999         MI->getOperand(3).isImm() &&
1000         MI->getOperand(2).getReg() == 0 &&
1001         MI->getOperand(3).getImm() == 0) {
1002       FrameIndex = MI->getOperand(1).getIndex();
1003       return MI->getOperand(0).getReg();
1004     }
1005     break;
1006   case ARM::LDRi12:
1007   case ARM::t2LDRi12:
1008   case ARM::tLDRspi:
1009   case ARM::VLDRD:
1010   case ARM::VLDRS:
1011     if (MI->getOperand(1).isFI() &&
1012         MI->getOperand(2).isImm() &&
1013         MI->getOperand(2).getImm() == 0) {
1014       FrameIndex = MI->getOperand(1).getIndex();
1015       return MI->getOperand(0).getReg();
1016     }
1017     break;
1018   case ARM::VLD1q64:
1019     if (MI->getOperand(1).isFI() &&
1020         MI->getOperand(0).getSubReg() == 0) {
1021       FrameIndex = MI->getOperand(1).getIndex();
1022       return MI->getOperand(0).getReg();
1023     }
1024     break;
1025   case ARM::VLDMQIA:
1026     if (MI->getOperand(1).isFI() &&
1027         MI->getOperand(0).getSubReg() == 0) {
1028       FrameIndex = MI->getOperand(1).getIndex();
1029       return MI->getOperand(0).getReg();
1030     }
1031     break;
1032   }
1033
1034   return 0;
1035 }
1036
1037 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1038                                              int &FrameIndex) const {
1039   const MachineMemOperand *Dummy;
1040   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1041 }
1042
1043 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1044   // This hook gets to expand COPY instructions before they become
1045   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1046   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1047   // changed into a VORR that can go down the NEON pipeline.
1048   if (!WidenVMOVS || !MI->isCopy())
1049     return false;
1050
1051   // Look for a copy between even S-registers.  That is where we keep floats
1052   // when using NEON v2f32 instructions for f32 arithmetic.
1053   unsigned DstRegS = MI->getOperand(0).getReg();
1054   unsigned SrcRegS = MI->getOperand(1).getReg();
1055   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1056     return false;
1057
1058   const TargetRegisterInfo *TRI = &getRegisterInfo();
1059   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1060                                               &ARM::DPRRegClass);
1061   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1062                                               &ARM::DPRRegClass);
1063   if (!DstRegD || !SrcRegD)
1064     return false;
1065
1066   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1067   // legal if the COPY already defines the full DstRegD, and it isn't a
1068   // sub-register insertion.
1069   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1070     return false;
1071
1072   // A dead copy shouldn't show up here, but reject it just in case.
1073   if (MI->getOperand(0).isDead())
1074     return false;
1075
1076   // All clear, widen the COPY.
1077   DEBUG(dbgs() << "widening:    " << *MI);
1078
1079   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1080   // or some other super-register.
1081   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1082   if (ImpDefIdx != -1)
1083     MI->RemoveOperand(ImpDefIdx);
1084
1085   // Change the opcode and operands.
1086   MI->setDesc(get(ARM::VMOVD));
1087   MI->getOperand(0).setReg(DstRegD);
1088   MI->getOperand(1).setReg(SrcRegD);
1089   AddDefaultPred(MachineInstrBuilder(MI));
1090
1091   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1092   // register scavenger and machine verifier, so we need to indicate that we
1093   // are reading an undefined value from SrcRegD, but a proper value from
1094   // SrcRegS.
1095   MI->getOperand(1).setIsUndef();
1096   MachineInstrBuilder(MI).addReg(SrcRegS, RegState::Implicit);
1097
1098   // SrcRegD may actually contain an unrelated value in the ssub_1
1099   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1100   if (MI->getOperand(1).isKill()) {
1101     MI->getOperand(1).setIsKill(false);
1102     MI->addRegisterKilled(SrcRegS, TRI, true);
1103   }
1104
1105   DEBUG(dbgs() << "replaced by: " << *MI);
1106   return true;
1107 }
1108
1109 MachineInstr*
1110 ARMBaseInstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
1111                                            int FrameIx, uint64_t Offset,
1112                                            const MDNode *MDPtr,
1113                                            DebugLoc DL) const {
1114   MachineInstrBuilder MIB = BuildMI(MF, DL, get(ARM::DBG_VALUE))
1115     .addFrameIndex(FrameIx).addImm(0).addImm(Offset).addMetadata(MDPtr);
1116   return &*MIB;
1117 }
1118
1119 /// Create a copy of a const pool value. Update CPI to the new index and return
1120 /// the label UID.
1121 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1122   MachineConstantPool *MCP = MF.getConstantPool();
1123   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1124
1125   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1126   assert(MCPE.isMachineConstantPoolEntry() &&
1127          "Expecting a machine constantpool entry!");
1128   ARMConstantPoolValue *ACPV =
1129     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1130
1131   unsigned PCLabelId = AFI->createPICLabelUId();
1132   ARMConstantPoolValue *NewCPV = 0;
1133   // FIXME: The below assumes PIC relocation model and that the function
1134   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1135   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1136   // instructions, so that's probably OK, but is PIC always correct when
1137   // we get here?
1138   if (ACPV->isGlobalValue())
1139     NewCPV = ARMConstantPoolConstant::
1140       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1141              ARMCP::CPValue, 4);
1142   else if (ACPV->isExtSymbol())
1143     NewCPV = ARMConstantPoolSymbol::
1144       Create(MF.getFunction()->getContext(),
1145              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1146   else if (ACPV->isBlockAddress())
1147     NewCPV = ARMConstantPoolConstant::
1148       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1149              ARMCP::CPBlockAddress, 4);
1150   else if (ACPV->isLSDA())
1151     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1152                                              ARMCP::CPLSDA, 4);
1153   else if (ACPV->isMachineBasicBlock())
1154     NewCPV = ARMConstantPoolMBB::
1155       Create(MF.getFunction()->getContext(),
1156              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1157   else
1158     llvm_unreachable("Unexpected ARM constantpool value type!!");
1159   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1160   return PCLabelId;
1161 }
1162
1163 void ARMBaseInstrInfo::
1164 reMaterialize(MachineBasicBlock &MBB,
1165               MachineBasicBlock::iterator I,
1166               unsigned DestReg, unsigned SubIdx,
1167               const MachineInstr *Orig,
1168               const TargetRegisterInfo &TRI) const {
1169   unsigned Opcode = Orig->getOpcode();
1170   switch (Opcode) {
1171   default: {
1172     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1173     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1174     MBB.insert(I, MI);
1175     break;
1176   }
1177   case ARM::tLDRpci_pic:
1178   case ARM::t2LDRpci_pic: {
1179     MachineFunction &MF = *MBB.getParent();
1180     unsigned CPI = Orig->getOperand(1).getIndex();
1181     unsigned PCLabelId = duplicateCPV(MF, CPI);
1182     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1183                                       DestReg)
1184       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1185     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1186     break;
1187   }
1188   }
1189 }
1190
1191 MachineInstr *
1192 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1193   MachineInstr *MI = TargetInstrInfoImpl::duplicate(Orig, MF);
1194   switch(Orig->getOpcode()) {
1195   case ARM::tLDRpci_pic:
1196   case ARM::t2LDRpci_pic: {
1197     unsigned CPI = Orig->getOperand(1).getIndex();
1198     unsigned PCLabelId = duplicateCPV(MF, CPI);
1199     Orig->getOperand(1).setIndex(CPI);
1200     Orig->getOperand(2).setImm(PCLabelId);
1201     break;
1202   }
1203   }
1204   return MI;
1205 }
1206
1207 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1208                                         const MachineInstr *MI1,
1209                                         const MachineRegisterInfo *MRI) const {
1210   int Opcode = MI0->getOpcode();
1211   if (Opcode == ARM::t2LDRpci ||
1212       Opcode == ARM::t2LDRpci_pic ||
1213       Opcode == ARM::tLDRpci ||
1214       Opcode == ARM::tLDRpci_pic ||
1215       Opcode == ARM::MOV_ga_dyn ||
1216       Opcode == ARM::MOV_ga_pcrel ||
1217       Opcode == ARM::MOV_ga_pcrel_ldr ||
1218       Opcode == ARM::t2MOV_ga_dyn ||
1219       Opcode == ARM::t2MOV_ga_pcrel) {
1220     if (MI1->getOpcode() != Opcode)
1221       return false;
1222     if (MI0->getNumOperands() != MI1->getNumOperands())
1223       return false;
1224
1225     const MachineOperand &MO0 = MI0->getOperand(1);
1226     const MachineOperand &MO1 = MI1->getOperand(1);
1227     if (MO0.getOffset() != MO1.getOffset())
1228       return false;
1229
1230     if (Opcode == ARM::MOV_ga_dyn ||
1231         Opcode == ARM::MOV_ga_pcrel ||
1232         Opcode == ARM::MOV_ga_pcrel_ldr ||
1233         Opcode == ARM::t2MOV_ga_dyn ||
1234         Opcode == ARM::t2MOV_ga_pcrel)
1235       // Ignore the PC labels.
1236       return MO0.getGlobal() == MO1.getGlobal();
1237
1238     const MachineFunction *MF = MI0->getParent()->getParent();
1239     const MachineConstantPool *MCP = MF->getConstantPool();
1240     int CPI0 = MO0.getIndex();
1241     int CPI1 = MO1.getIndex();
1242     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1243     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1244     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1245     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1246     if (isARMCP0 && isARMCP1) {
1247       ARMConstantPoolValue *ACPV0 =
1248         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1249       ARMConstantPoolValue *ACPV1 =
1250         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1251       return ACPV0->hasSameValue(ACPV1);
1252     } else if (!isARMCP0 && !isARMCP1) {
1253       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1254     }
1255     return false;
1256   } else if (Opcode == ARM::PICLDR) {
1257     if (MI1->getOpcode() != Opcode)
1258       return false;
1259     if (MI0->getNumOperands() != MI1->getNumOperands())
1260       return false;
1261
1262     unsigned Addr0 = MI0->getOperand(1).getReg();
1263     unsigned Addr1 = MI1->getOperand(1).getReg();
1264     if (Addr0 != Addr1) {
1265       if (!MRI ||
1266           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1267           !TargetRegisterInfo::isVirtualRegister(Addr1))
1268         return false;
1269
1270       // This assumes SSA form.
1271       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1272       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1273       // Check if the loaded value, e.g. a constantpool of a global address, are
1274       // the same.
1275       if (!produceSameValue(Def0, Def1, MRI))
1276         return false;
1277     }
1278
1279     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1280       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1281       const MachineOperand &MO0 = MI0->getOperand(i);
1282       const MachineOperand &MO1 = MI1->getOperand(i);
1283       if (!MO0.isIdenticalTo(MO1))
1284         return false;
1285     }
1286     return true;
1287   }
1288
1289   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1290 }
1291
1292 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1293 /// determine if two loads are loading from the same base address. It should
1294 /// only return true if the base pointers are the same and the only differences
1295 /// between the two addresses is the offset. It also returns the offsets by
1296 /// reference.
1297 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1298                                                int64_t &Offset1,
1299                                                int64_t &Offset2) const {
1300   // Don't worry about Thumb: just ARM and Thumb2.
1301   if (Subtarget.isThumb1Only()) return false;
1302
1303   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1304     return false;
1305
1306   switch (Load1->getMachineOpcode()) {
1307   default:
1308     return false;
1309   case ARM::LDRi12:
1310   case ARM::LDRBi12:
1311   case ARM::LDRD:
1312   case ARM::LDRH:
1313   case ARM::LDRSB:
1314   case ARM::LDRSH:
1315   case ARM::VLDRD:
1316   case ARM::VLDRS:
1317   case ARM::t2LDRi8:
1318   case ARM::t2LDRDi8:
1319   case ARM::t2LDRSHi8:
1320   case ARM::t2LDRi12:
1321   case ARM::t2LDRSHi12:
1322     break;
1323   }
1324
1325   switch (Load2->getMachineOpcode()) {
1326   default:
1327     return false;
1328   case ARM::LDRi12:
1329   case ARM::LDRBi12:
1330   case ARM::LDRD:
1331   case ARM::LDRH:
1332   case ARM::LDRSB:
1333   case ARM::LDRSH:
1334   case ARM::VLDRD:
1335   case ARM::VLDRS:
1336   case ARM::t2LDRi8:
1337   case ARM::t2LDRDi8:
1338   case ARM::t2LDRSHi8:
1339   case ARM::t2LDRi12:
1340   case ARM::t2LDRSHi12:
1341     break;
1342   }
1343
1344   // Check if base addresses and chain operands match.
1345   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1346       Load1->getOperand(4) != Load2->getOperand(4))
1347     return false;
1348
1349   // Index should be Reg0.
1350   if (Load1->getOperand(3) != Load2->getOperand(3))
1351     return false;
1352
1353   // Determine the offsets.
1354   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1355       isa<ConstantSDNode>(Load2->getOperand(1))) {
1356     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1357     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1358     return true;
1359   }
1360
1361   return false;
1362 }
1363
1364 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1365 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1366 /// be scheduled togther. On some targets if two loads are loading from
1367 /// addresses in the same cache line, it's better if they are scheduled
1368 /// together. This function takes two integers that represent the load offsets
1369 /// from the common base address. It returns true if it decides it's desirable
1370 /// to schedule the two loads together. "NumLoads" is the number of loads that
1371 /// have already been scheduled after Load1.
1372 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1373                                                int64_t Offset1, int64_t Offset2,
1374                                                unsigned NumLoads) const {
1375   // Don't worry about Thumb: just ARM and Thumb2.
1376   if (Subtarget.isThumb1Only()) return false;
1377
1378   assert(Offset2 > Offset1);
1379
1380   if ((Offset2 - Offset1) / 8 > 64)
1381     return false;
1382
1383   if (Load1->getMachineOpcode() != Load2->getMachineOpcode())
1384     return false;  // FIXME: overly conservative?
1385
1386   // Four loads in a row should be sufficient.
1387   if (NumLoads >= 3)
1388     return false;
1389
1390   return true;
1391 }
1392
1393 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1394                                             const MachineBasicBlock *MBB,
1395                                             const MachineFunction &MF) const {
1396   // Debug info is never a scheduling boundary. It's necessary to be explicit
1397   // due to the special treatment of IT instructions below, otherwise a
1398   // dbg_value followed by an IT will result in the IT instruction being
1399   // considered a scheduling hazard, which is wrong. It should be the actual
1400   // instruction preceding the dbg_value instruction(s), just like it is
1401   // when debug info is not present.
1402   if (MI->isDebugValue())
1403     return false;
1404
1405   // Terminators and labels can't be scheduled around.
1406   if (MI->isTerminator() || MI->isLabel())
1407     return true;
1408
1409   // Treat the start of the IT block as a scheduling boundary, but schedule
1410   // t2IT along with all instructions following it.
1411   // FIXME: This is a big hammer. But the alternative is to add all potential
1412   // true and anti dependencies to IT block instructions as implicit operands
1413   // to the t2IT instruction. The added compile time and complexity does not
1414   // seem worth it.
1415   MachineBasicBlock::const_iterator I = MI;
1416   // Make sure to skip any dbg_value instructions
1417   while (++I != MBB->end() && I->isDebugValue())
1418     ;
1419   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1420     return true;
1421
1422   // Don't attempt to schedule around any instruction that defines
1423   // a stack-oriented pointer, as it's unlikely to be profitable. This
1424   // saves compile time, because it doesn't require every single
1425   // stack slot reference to depend on the instruction that does the
1426   // modification.
1427   // Calls don't actually change the stack pointer, even if they have imp-defs.
1428   // No ARM calling conventions change the stack pointer. (X86 calling
1429   // conventions sometimes do).
1430   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1431     return true;
1432
1433   return false;
1434 }
1435
1436 bool ARMBaseInstrInfo::
1437 isProfitableToIfCvt(MachineBasicBlock &MBB,
1438                     unsigned NumCycles, unsigned ExtraPredCycles,
1439                     const BranchProbability &Probability) const {
1440   if (!NumCycles)
1441     return false;
1442
1443   // Attempt to estimate the relative costs of predication versus branching.
1444   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1445   UnpredCost /= Probability.getDenominator();
1446   UnpredCost += 1; // The branch itself
1447   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1448
1449   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1450 }
1451
1452 bool ARMBaseInstrInfo::
1453 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1454                     unsigned TCycles, unsigned TExtra,
1455                     MachineBasicBlock &FMBB,
1456                     unsigned FCycles, unsigned FExtra,
1457                     const BranchProbability &Probability) const {
1458   if (!TCycles || !FCycles)
1459     return false;
1460
1461   // Attempt to estimate the relative costs of predication versus branching.
1462   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1463   TUnpredCost /= Probability.getDenominator();
1464
1465   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1466   unsigned FUnpredCost = Comp * FCycles;
1467   FUnpredCost /= Probability.getDenominator();
1468
1469   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1470   UnpredCost += 1; // The branch itself
1471   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1472
1473   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1474 }
1475
1476 /// getInstrPredicate - If instruction is predicated, returns its predicate
1477 /// condition, otherwise returns AL. It also returns the condition code
1478 /// register by reference.
1479 ARMCC::CondCodes
1480 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1481   int PIdx = MI->findFirstPredOperandIdx();
1482   if (PIdx == -1) {
1483     PredReg = 0;
1484     return ARMCC::AL;
1485   }
1486
1487   PredReg = MI->getOperand(PIdx+1).getReg();
1488   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1489 }
1490
1491
1492 int llvm::getMatchingCondBranchOpcode(int Opc) {
1493   if (Opc == ARM::B)
1494     return ARM::Bcc;
1495   if (Opc == ARM::tB)
1496     return ARM::tBcc;
1497   if (Opc == ARM::t2B)
1498     return ARM::t2Bcc;
1499
1500   llvm_unreachable("Unknown unconditional branch opcode!");
1501 }
1502
1503
1504 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1505 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1506 /// def operand.
1507 ///
1508 /// This will go away once we can teach tblgen how to set the optional CPSR def
1509 /// operand itself.
1510 struct AddSubFlagsOpcodePair {
1511   unsigned PseudoOpc;
1512   unsigned MachineOpc;
1513 };
1514
1515 static AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1516   {ARM::ADDSri, ARM::ADDri},
1517   {ARM::ADDSrr, ARM::ADDrr},
1518   {ARM::ADDSrsi, ARM::ADDrsi},
1519   {ARM::ADDSrsr, ARM::ADDrsr},
1520
1521   {ARM::SUBSri, ARM::SUBri},
1522   {ARM::SUBSrr, ARM::SUBrr},
1523   {ARM::SUBSrsi, ARM::SUBrsi},
1524   {ARM::SUBSrsr, ARM::SUBrsr},
1525
1526   {ARM::RSBSri, ARM::RSBri},
1527   {ARM::RSBSrsi, ARM::RSBrsi},
1528   {ARM::RSBSrsr, ARM::RSBrsr},
1529
1530   {ARM::t2ADDSri, ARM::t2ADDri},
1531   {ARM::t2ADDSrr, ARM::t2ADDrr},
1532   {ARM::t2ADDSrs, ARM::t2ADDrs},
1533
1534   {ARM::t2SUBSri, ARM::t2SUBri},
1535   {ARM::t2SUBSrr, ARM::t2SUBrr},
1536   {ARM::t2SUBSrs, ARM::t2SUBrs},
1537
1538   {ARM::t2RSBSri, ARM::t2RSBri},
1539   {ARM::t2RSBSrs, ARM::t2RSBrs},
1540 };
1541
1542 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1543   static const int NPairs =
1544     sizeof(AddSubFlagsOpcodeMap) / sizeof(AddSubFlagsOpcodePair);
1545   for (AddSubFlagsOpcodePair *OpcPair = &AddSubFlagsOpcodeMap[0],
1546          *End = &AddSubFlagsOpcodeMap[NPairs]; OpcPair != End; ++OpcPair) {
1547     if (OldOpc == OpcPair->PseudoOpc) {
1548       return OpcPair->MachineOpc;
1549     }
1550   }
1551   return 0;
1552 }
1553
1554 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1555                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1556                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1557                                ARMCC::CondCodes Pred, unsigned PredReg,
1558                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1559   bool isSub = NumBytes < 0;
1560   if (isSub) NumBytes = -NumBytes;
1561
1562   while (NumBytes) {
1563     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1564     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1565     assert(ThisVal && "Didn't extract field correctly");
1566
1567     // We will handle these bits from offset, clear them.
1568     NumBytes &= ~ThisVal;
1569
1570     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1571
1572     // Build the new ADD / SUB.
1573     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1574     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1575       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1576       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1577       .setMIFlags(MIFlags);
1578     BaseReg = DestReg;
1579   }
1580 }
1581
1582 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1583                                 unsigned FrameReg, int &Offset,
1584                                 const ARMBaseInstrInfo &TII) {
1585   unsigned Opcode = MI.getOpcode();
1586   const MCInstrDesc &Desc = MI.getDesc();
1587   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1588   bool isSub = false;
1589
1590   // Memory operands in inline assembly always use AddrMode2.
1591   if (Opcode == ARM::INLINEASM)
1592     AddrMode = ARMII::AddrMode2;
1593
1594   if (Opcode == ARM::ADDri) {
1595     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1596     if (Offset == 0) {
1597       // Turn it into a move.
1598       MI.setDesc(TII.get(ARM::MOVr));
1599       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1600       MI.RemoveOperand(FrameRegIdx+1);
1601       Offset = 0;
1602       return true;
1603     } else if (Offset < 0) {
1604       Offset = -Offset;
1605       isSub = true;
1606       MI.setDesc(TII.get(ARM::SUBri));
1607     }
1608
1609     // Common case: small offset, fits into instruction.
1610     if (ARM_AM::getSOImmVal(Offset) != -1) {
1611       // Replace the FrameIndex with sp / fp
1612       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1613       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1614       Offset = 0;
1615       return true;
1616     }
1617
1618     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1619     // as possible.
1620     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1621     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1622
1623     // We will handle these bits from offset, clear them.
1624     Offset &= ~ThisImmVal;
1625
1626     // Get the properly encoded SOImmVal field.
1627     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1628            "Bit extraction didn't work?");
1629     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1630  } else {
1631     unsigned ImmIdx = 0;
1632     int InstrOffs = 0;
1633     unsigned NumBits = 0;
1634     unsigned Scale = 1;
1635     switch (AddrMode) {
1636     case ARMII::AddrMode_i12: {
1637       ImmIdx = FrameRegIdx + 1;
1638       InstrOffs = MI.getOperand(ImmIdx).getImm();
1639       NumBits = 12;
1640       break;
1641     }
1642     case ARMII::AddrMode2: {
1643       ImmIdx = FrameRegIdx+2;
1644       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1645       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1646         InstrOffs *= -1;
1647       NumBits = 12;
1648       break;
1649     }
1650     case ARMII::AddrMode3: {
1651       ImmIdx = FrameRegIdx+2;
1652       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1653       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1654         InstrOffs *= -1;
1655       NumBits = 8;
1656       break;
1657     }
1658     case ARMII::AddrMode4:
1659     case ARMII::AddrMode6:
1660       // Can't fold any offset even if it's zero.
1661       return false;
1662     case ARMII::AddrMode5: {
1663       ImmIdx = FrameRegIdx+1;
1664       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1665       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1666         InstrOffs *= -1;
1667       NumBits = 8;
1668       Scale = 4;
1669       break;
1670     }
1671     default:
1672       llvm_unreachable("Unsupported addressing mode!");
1673     }
1674
1675     Offset += InstrOffs * Scale;
1676     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1677     if (Offset < 0) {
1678       Offset = -Offset;
1679       isSub = true;
1680     }
1681
1682     // Attempt to fold address comp. if opcode has offset bits
1683     if (NumBits > 0) {
1684       // Common case: small offset, fits into instruction.
1685       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1686       int ImmedOffset = Offset / Scale;
1687       unsigned Mask = (1 << NumBits) - 1;
1688       if ((unsigned)Offset <= Mask * Scale) {
1689         // Replace the FrameIndex with sp
1690         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1691         // FIXME: When addrmode2 goes away, this will simplify (like the
1692         // T2 version), as the LDR.i12 versions don't need the encoding
1693         // tricks for the offset value.
1694         if (isSub) {
1695           if (AddrMode == ARMII::AddrMode_i12)
1696             ImmedOffset = -ImmedOffset;
1697           else
1698             ImmedOffset |= 1 << NumBits;
1699         }
1700         ImmOp.ChangeToImmediate(ImmedOffset);
1701         Offset = 0;
1702         return true;
1703       }
1704
1705       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1706       ImmedOffset = ImmedOffset & Mask;
1707       if (isSub) {
1708         if (AddrMode == ARMII::AddrMode_i12)
1709           ImmedOffset = -ImmedOffset;
1710         else
1711           ImmedOffset |= 1 << NumBits;
1712       }
1713       ImmOp.ChangeToImmediate(ImmedOffset);
1714       Offset &= ~(Mask*Scale);
1715     }
1716   }
1717
1718   Offset = (isSub) ? -Offset : Offset;
1719   return Offset == 0;
1720 }
1721
1722 bool ARMBaseInstrInfo::
1723 AnalyzeCompare(const MachineInstr *MI, unsigned &SrcReg, int &CmpMask,
1724                int &CmpValue) const {
1725   switch (MI->getOpcode()) {
1726   default: break;
1727   case ARM::CMPri:
1728   case ARM::t2CMPri:
1729     SrcReg = MI->getOperand(0).getReg();
1730     CmpMask = ~0;
1731     CmpValue = MI->getOperand(1).getImm();
1732     return true;
1733   case ARM::TSTri:
1734   case ARM::t2TSTri:
1735     SrcReg = MI->getOperand(0).getReg();
1736     CmpMask = MI->getOperand(1).getImm();
1737     CmpValue = 0;
1738     return true;
1739   }
1740
1741   return false;
1742 }
1743
1744 /// isSuitableForMask - Identify a suitable 'and' instruction that
1745 /// operates on the given source register and applies the same mask
1746 /// as a 'tst' instruction. Provide a limited look-through for copies.
1747 /// When successful, MI will hold the found instruction.
1748 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
1749                               int CmpMask, bool CommonUse) {
1750   switch (MI->getOpcode()) {
1751     case ARM::ANDri:
1752     case ARM::t2ANDri:
1753       if (CmpMask != MI->getOperand(2).getImm())
1754         return false;
1755       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
1756         return true;
1757       break;
1758     case ARM::COPY: {
1759       // Walk down one instruction which is potentially an 'and'.
1760       const MachineInstr &Copy = *MI;
1761       MachineBasicBlock::iterator AND(
1762         llvm::next(MachineBasicBlock::iterator(MI)));
1763       if (AND == MI->getParent()->end()) return false;
1764       MI = AND;
1765       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
1766                                CmpMask, true);
1767     }
1768   }
1769
1770   return false;
1771 }
1772
1773 /// OptimizeCompareInstr - Convert the instruction supplying the argument to the
1774 /// comparison into one that sets the zero bit in the flags register.
1775 bool ARMBaseInstrInfo::
1776 OptimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, int CmpMask,
1777                      int CmpValue, const MachineRegisterInfo *MRI) const {
1778   if (CmpValue != 0)
1779     return false;
1780
1781   MachineRegisterInfo::def_iterator DI = MRI->def_begin(SrcReg);
1782   if (llvm::next(DI) != MRI->def_end())
1783     // Only support one definition.
1784     return false;
1785
1786   MachineInstr *MI = &*DI;
1787
1788   // Masked compares sometimes use the same register as the corresponding 'and'.
1789   if (CmpMask != ~0) {
1790     if (!isSuitableForMask(MI, SrcReg, CmpMask, false)) {
1791       MI = 0;
1792       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
1793            UE = MRI->use_end(); UI != UE; ++UI) {
1794         if (UI->getParent() != CmpInstr->getParent()) continue;
1795         MachineInstr *PotentialAND = &*UI;
1796         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true))
1797           continue;
1798         MI = PotentialAND;
1799         break;
1800       }
1801       if (!MI) return false;
1802     }
1803   }
1804
1805   // Conservatively refuse to convert an instruction which isn't in the same BB
1806   // as the comparison.
1807   if (MI->getParent() != CmpInstr->getParent())
1808     return false;
1809
1810   // Check that CPSR isn't set between the comparison instruction and the one we
1811   // want to change.
1812   MachineBasicBlock::iterator I = CmpInstr,E = MI, B = MI->getParent()->begin();
1813
1814   // Early exit if CmpInstr is at the beginning of the BB.
1815   if (I == B) return false;
1816
1817   --I;
1818   for (; I != E; --I) {
1819     const MachineInstr &Instr = *I;
1820
1821     for (unsigned IO = 0, EO = Instr.getNumOperands(); IO != EO; ++IO) {
1822       const MachineOperand &MO = Instr.getOperand(IO);
1823       if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR))
1824         return false;
1825       if (!MO.isReg()) continue;
1826
1827       // This instruction modifies or uses CPSR after the one we want to
1828       // change. We can't do this transformation.
1829       if (MO.getReg() == ARM::CPSR)
1830         return false;
1831     }
1832
1833     if (I == B)
1834       // The 'and' is below the comparison instruction.
1835       return false;
1836   }
1837
1838   // Set the "zero" bit in CPSR.
1839   switch (MI->getOpcode()) {
1840   default: break;
1841   case ARM::RSBrr:
1842   case ARM::RSBri:
1843   case ARM::RSCrr:
1844   case ARM::RSCri:
1845   case ARM::ADDrr:
1846   case ARM::ADDri:
1847   case ARM::ADCrr:
1848   case ARM::ADCri:
1849   case ARM::SUBrr:
1850   case ARM::SUBri:
1851   case ARM::SBCrr:
1852   case ARM::SBCri:
1853   case ARM::t2RSBri:
1854   case ARM::t2ADDrr:
1855   case ARM::t2ADDri:
1856   case ARM::t2ADCrr:
1857   case ARM::t2ADCri:
1858   case ARM::t2SUBrr:
1859   case ARM::t2SUBri:
1860   case ARM::t2SBCrr:
1861   case ARM::t2SBCri:
1862   case ARM::ANDrr:
1863   case ARM::ANDri:
1864   case ARM::t2ANDrr:
1865   case ARM::t2ANDri:
1866   case ARM::ORRrr:
1867   case ARM::ORRri:
1868   case ARM::t2ORRrr:
1869   case ARM::t2ORRri:
1870   case ARM::EORrr:
1871   case ARM::EORri:
1872   case ARM::t2EORrr:
1873   case ARM::t2EORri: {
1874     // Scan forward for the use of CPSR, if it's a conditional code requires
1875     // checking of V bit, then this is not safe to do. If we can't find the
1876     // CPSR use (i.e. used in another block), then it's not safe to perform
1877     // the optimization.
1878     bool isSafe = false;
1879     I = CmpInstr;
1880     E = MI->getParent()->end();
1881     while (!isSafe && ++I != E) {
1882       const MachineInstr &Instr = *I;
1883       for (unsigned IO = 0, EO = Instr.getNumOperands();
1884            !isSafe && IO != EO; ++IO) {
1885         const MachineOperand &MO = Instr.getOperand(IO);
1886         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
1887           isSafe = true;
1888           break;
1889         }
1890         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
1891           continue;
1892         if (MO.isDef()) {
1893           isSafe = true;
1894           break;
1895         }
1896         // Condition code is after the operand before CPSR.
1897         ARMCC::CondCodes CC = (ARMCC::CondCodes)Instr.getOperand(IO-1).getImm();
1898         switch (CC) {
1899         default:
1900           isSafe = true;
1901           break;
1902         case ARMCC::VS:
1903         case ARMCC::VC:
1904         case ARMCC::GE:
1905         case ARMCC::LT:
1906         case ARMCC::GT:
1907         case ARMCC::LE:
1908           return false;
1909         }
1910       }
1911     }
1912
1913     if (!isSafe)
1914       return false;
1915
1916     // Toggle the optional operand to CPSR.
1917     MI->getOperand(5).setReg(ARM::CPSR);
1918     MI->getOperand(5).setIsDef(true);
1919     CmpInstr->eraseFromParent();
1920     return true;
1921   }
1922   }
1923
1924   return false;
1925 }
1926
1927 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
1928                                      MachineInstr *DefMI, unsigned Reg,
1929                                      MachineRegisterInfo *MRI) const {
1930   // Fold large immediates into add, sub, or, xor.
1931   unsigned DefOpc = DefMI->getOpcode();
1932   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
1933     return false;
1934   if (!DefMI->getOperand(1).isImm())
1935     // Could be t2MOVi32imm <ga:xx>
1936     return false;
1937
1938   if (!MRI->hasOneNonDBGUse(Reg))
1939     return false;
1940
1941   const MCInstrDesc &DefMCID = DefMI->getDesc();
1942   if (DefMCID.hasOptionalDef()) {
1943     unsigned NumOps = DefMCID.getNumOperands();
1944     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
1945     if (MO.getReg() == ARM::CPSR && !MO.isDead())
1946       // If DefMI defines CPSR and it is not dead, it's obviously not safe
1947       // to delete DefMI.
1948       return false;
1949   }
1950
1951   const MCInstrDesc &UseMCID = UseMI->getDesc();
1952   if (UseMCID.hasOptionalDef()) {
1953     unsigned NumOps = UseMCID.getNumOperands();
1954     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
1955       // If the instruction sets the flag, do not attempt this optimization
1956       // since it may change the semantics of the code.
1957       return false;
1958   }
1959
1960   unsigned UseOpc = UseMI->getOpcode();
1961   unsigned NewUseOpc = 0;
1962   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
1963   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
1964   bool Commute = false;
1965   switch (UseOpc) {
1966   default: return false;
1967   case ARM::SUBrr:
1968   case ARM::ADDrr:
1969   case ARM::ORRrr:
1970   case ARM::EORrr:
1971   case ARM::t2SUBrr:
1972   case ARM::t2ADDrr:
1973   case ARM::t2ORRrr:
1974   case ARM::t2EORrr: {
1975     Commute = UseMI->getOperand(2).getReg() != Reg;
1976     switch (UseOpc) {
1977     default: break;
1978     case ARM::SUBrr: {
1979       if (Commute)
1980         return false;
1981       ImmVal = -ImmVal;
1982       NewUseOpc = ARM::SUBri;
1983       // Fallthrough
1984     }
1985     case ARM::ADDrr:
1986     case ARM::ORRrr:
1987     case ARM::EORrr: {
1988       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
1989         return false;
1990       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
1991       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
1992       switch (UseOpc) {
1993       default: break;
1994       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
1995       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
1996       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
1997       }
1998       break;
1999     }
2000     case ARM::t2SUBrr: {
2001       if (Commute)
2002         return false;
2003       ImmVal = -ImmVal;
2004       NewUseOpc = ARM::t2SUBri;
2005       // Fallthrough
2006     }
2007     case ARM::t2ADDrr:
2008     case ARM::t2ORRrr:
2009     case ARM::t2EORrr: {
2010       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2011         return false;
2012       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2013       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2014       switch (UseOpc) {
2015       default: break;
2016       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2017       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2018       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2019       }
2020       break;
2021     }
2022     }
2023   }
2024   }
2025
2026   unsigned OpIdx = Commute ? 2 : 1;
2027   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2028   bool isKill = UseMI->getOperand(OpIdx).isKill();
2029   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2030   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2031                                       UseMI, UseMI->getDebugLoc(),
2032                                       get(NewUseOpc), NewReg)
2033                               .addReg(Reg1, getKillRegState(isKill))
2034                               .addImm(SOImmValV1)));
2035   UseMI->setDesc(get(NewUseOpc));
2036   UseMI->getOperand(1).setReg(NewReg);
2037   UseMI->getOperand(1).setIsKill();
2038   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2039   DefMI->eraseFromParent();
2040   return true;
2041 }
2042
2043 unsigned
2044 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2045                                  const MachineInstr *MI) const {
2046   if (!ItinData || ItinData->isEmpty())
2047     return 1;
2048
2049   const MCInstrDesc &Desc = MI->getDesc();
2050   unsigned Class = Desc.getSchedClass();
2051   unsigned UOps = ItinData->Itineraries[Class].NumMicroOps;
2052   if (UOps)
2053     return UOps;
2054
2055   unsigned Opc = MI->getOpcode();
2056   switch (Opc) {
2057   default:
2058     llvm_unreachable("Unexpected multi-uops instruction!");
2059   case ARM::VLDMQIA:
2060   case ARM::VSTMQIA:
2061     return 2;
2062
2063   // The number of uOps for load / store multiple are determined by the number
2064   // registers.
2065   //
2066   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2067   // same cycle. The scheduling for the first load / store must be done
2068   // separately by assuming the the address is not 64-bit aligned.
2069   //
2070   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2071   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2072   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2073   case ARM::VLDMDIA:
2074   case ARM::VLDMDIA_UPD:
2075   case ARM::VLDMDDB_UPD:
2076   case ARM::VLDMSIA:
2077   case ARM::VLDMSIA_UPD:
2078   case ARM::VLDMSDB_UPD:
2079   case ARM::VSTMDIA:
2080   case ARM::VSTMDIA_UPD:
2081   case ARM::VSTMDDB_UPD:
2082   case ARM::VSTMSIA:
2083   case ARM::VSTMSIA_UPD:
2084   case ARM::VSTMSDB_UPD: {
2085     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2086     return (NumRegs / 2) + (NumRegs % 2) + 1;
2087   }
2088
2089   case ARM::LDMIA_RET:
2090   case ARM::LDMIA:
2091   case ARM::LDMDA:
2092   case ARM::LDMDB:
2093   case ARM::LDMIB:
2094   case ARM::LDMIA_UPD:
2095   case ARM::LDMDA_UPD:
2096   case ARM::LDMDB_UPD:
2097   case ARM::LDMIB_UPD:
2098   case ARM::STMIA:
2099   case ARM::STMDA:
2100   case ARM::STMDB:
2101   case ARM::STMIB:
2102   case ARM::STMIA_UPD:
2103   case ARM::STMDA_UPD:
2104   case ARM::STMDB_UPD:
2105   case ARM::STMIB_UPD:
2106   case ARM::tLDMIA:
2107   case ARM::tLDMIA_UPD:
2108   case ARM::tSTMIA_UPD:
2109   case ARM::tPOP_RET:
2110   case ARM::tPOP:
2111   case ARM::tPUSH:
2112   case ARM::t2LDMIA_RET:
2113   case ARM::t2LDMIA:
2114   case ARM::t2LDMDB:
2115   case ARM::t2LDMIA_UPD:
2116   case ARM::t2LDMDB_UPD:
2117   case ARM::t2STMIA:
2118   case ARM::t2STMDB:
2119   case ARM::t2STMIA_UPD:
2120   case ARM::t2STMDB_UPD: {
2121     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2122     if (Subtarget.isCortexA8()) {
2123       if (NumRegs < 4)
2124         return 2;
2125       // 4 registers would be issued: 2, 2.
2126       // 5 registers would be issued: 2, 2, 1.
2127       UOps = (NumRegs / 2);
2128       if (NumRegs % 2)
2129         ++UOps;
2130       return UOps;
2131     } else if (Subtarget.isCortexA9()) {
2132       UOps = (NumRegs / 2);
2133       // If there are odd number of registers or if it's not 64-bit aligned,
2134       // then it takes an extra AGU (Address Generation Unit) cycle.
2135       if ((NumRegs % 2) ||
2136           !MI->hasOneMemOperand() ||
2137           (*MI->memoperands_begin())->getAlignment() < 8)
2138         ++UOps;
2139       return UOps;
2140     } else {
2141       // Assume the worst.
2142       return NumRegs;
2143     }
2144   }
2145   }
2146 }
2147
2148 int
2149 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2150                                   const MCInstrDesc &DefMCID,
2151                                   unsigned DefClass,
2152                                   unsigned DefIdx, unsigned DefAlign) const {
2153   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2154   if (RegNo <= 0)
2155     // Def is the address writeback.
2156     return ItinData->getOperandCycle(DefClass, DefIdx);
2157
2158   int DefCycle;
2159   if (Subtarget.isCortexA8()) {
2160     // (regno / 2) + (regno % 2) + 1
2161     DefCycle = RegNo / 2 + 1;
2162     if (RegNo % 2)
2163       ++DefCycle;
2164   } else if (Subtarget.isCortexA9()) {
2165     DefCycle = RegNo;
2166     bool isSLoad = false;
2167
2168     switch (DefMCID.getOpcode()) {
2169     default: break;
2170     case ARM::VLDMSIA:
2171     case ARM::VLDMSIA_UPD:
2172     case ARM::VLDMSDB_UPD:
2173       isSLoad = true;
2174       break;
2175     }
2176
2177     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2178     // then it takes an extra cycle.
2179     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
2180       ++DefCycle;
2181   } else {
2182     // Assume the worst.
2183     DefCycle = RegNo + 2;
2184   }
2185
2186   return DefCycle;
2187 }
2188
2189 int
2190 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
2191                                  const MCInstrDesc &DefMCID,
2192                                  unsigned DefClass,
2193                                  unsigned DefIdx, unsigned DefAlign) const {
2194   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2195   if (RegNo <= 0)
2196     // Def is the address writeback.
2197     return ItinData->getOperandCycle(DefClass, DefIdx);
2198
2199   int DefCycle;
2200   if (Subtarget.isCortexA8()) {
2201     // 4 registers would be issued: 1, 2, 1.
2202     // 5 registers would be issued: 1, 2, 2.
2203     DefCycle = RegNo / 2;
2204     if (DefCycle < 1)
2205       DefCycle = 1;
2206     // Result latency is issue cycle + 2: E2.
2207     DefCycle += 2;
2208   } else if (Subtarget.isCortexA9()) {
2209     DefCycle = (RegNo / 2);
2210     // If there are odd number of registers or if it's not 64-bit aligned,
2211     // then it takes an extra AGU (Address Generation Unit) cycle.
2212     if ((RegNo % 2) || DefAlign < 8)
2213       ++DefCycle;
2214     // Result latency is AGU cycles + 2.
2215     DefCycle += 2;
2216   } else {
2217     // Assume the worst.
2218     DefCycle = RegNo + 2;
2219   }
2220
2221   return DefCycle;
2222 }
2223
2224 int
2225 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
2226                                   const MCInstrDesc &UseMCID,
2227                                   unsigned UseClass,
2228                                   unsigned UseIdx, unsigned UseAlign) const {
2229   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2230   if (RegNo <= 0)
2231     return ItinData->getOperandCycle(UseClass, UseIdx);
2232
2233   int UseCycle;
2234   if (Subtarget.isCortexA8()) {
2235     // (regno / 2) + (regno % 2) + 1
2236     UseCycle = RegNo / 2 + 1;
2237     if (RegNo % 2)
2238       ++UseCycle;
2239   } else if (Subtarget.isCortexA9()) {
2240     UseCycle = RegNo;
2241     bool isSStore = false;
2242
2243     switch (UseMCID.getOpcode()) {
2244     default: break;
2245     case ARM::VSTMSIA:
2246     case ARM::VSTMSIA_UPD:
2247     case ARM::VSTMSDB_UPD:
2248       isSStore = true;
2249       break;
2250     }
2251
2252     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2253     // then it takes an extra cycle.
2254     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
2255       ++UseCycle;
2256   } else {
2257     // Assume the worst.
2258     UseCycle = RegNo + 2;
2259   }
2260
2261   return UseCycle;
2262 }
2263
2264 int
2265 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
2266                                  const MCInstrDesc &UseMCID,
2267                                  unsigned UseClass,
2268                                  unsigned UseIdx, unsigned UseAlign) const {
2269   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2270   if (RegNo <= 0)
2271     return ItinData->getOperandCycle(UseClass, UseIdx);
2272
2273   int UseCycle;
2274   if (Subtarget.isCortexA8()) {
2275     UseCycle = RegNo / 2;
2276     if (UseCycle < 2)
2277       UseCycle = 2;
2278     // Read in E3.
2279     UseCycle += 2;
2280   } else if (Subtarget.isCortexA9()) {
2281     UseCycle = (RegNo / 2);
2282     // If there are odd number of registers or if it's not 64-bit aligned,
2283     // then it takes an extra AGU (Address Generation Unit) cycle.
2284     if ((RegNo % 2) || UseAlign < 8)
2285       ++UseCycle;
2286   } else {
2287     // Assume the worst.
2288     UseCycle = 1;
2289   }
2290   return UseCycle;
2291 }
2292
2293 int
2294 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2295                                     const MCInstrDesc &DefMCID,
2296                                     unsigned DefIdx, unsigned DefAlign,
2297                                     const MCInstrDesc &UseMCID,
2298                                     unsigned UseIdx, unsigned UseAlign) const {
2299   unsigned DefClass = DefMCID.getSchedClass();
2300   unsigned UseClass = UseMCID.getSchedClass();
2301
2302   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
2303     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
2304
2305   // This may be a def / use of a variable_ops instruction, the operand
2306   // latency might be determinable dynamically. Let the target try to
2307   // figure it out.
2308   int DefCycle = -1;
2309   bool LdmBypass = false;
2310   switch (DefMCID.getOpcode()) {
2311   default:
2312     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2313     break;
2314
2315   case ARM::VLDMDIA:
2316   case ARM::VLDMDIA_UPD:
2317   case ARM::VLDMDDB_UPD:
2318   case ARM::VLDMSIA:
2319   case ARM::VLDMSIA_UPD:
2320   case ARM::VLDMSDB_UPD:
2321     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2322     break;
2323
2324   case ARM::LDMIA_RET:
2325   case ARM::LDMIA:
2326   case ARM::LDMDA:
2327   case ARM::LDMDB:
2328   case ARM::LDMIB:
2329   case ARM::LDMIA_UPD:
2330   case ARM::LDMDA_UPD:
2331   case ARM::LDMDB_UPD:
2332   case ARM::LDMIB_UPD:
2333   case ARM::tLDMIA:
2334   case ARM::tLDMIA_UPD:
2335   case ARM::tPUSH:
2336   case ARM::t2LDMIA_RET:
2337   case ARM::t2LDMIA:
2338   case ARM::t2LDMDB:
2339   case ARM::t2LDMIA_UPD:
2340   case ARM::t2LDMDB_UPD:
2341     LdmBypass = 1;
2342     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2343     break;
2344   }
2345
2346   if (DefCycle == -1)
2347     // We can't seem to determine the result latency of the def, assume it's 2.
2348     DefCycle = 2;
2349
2350   int UseCycle = -1;
2351   switch (UseMCID.getOpcode()) {
2352   default:
2353     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
2354     break;
2355
2356   case ARM::VSTMDIA:
2357   case ARM::VSTMDIA_UPD:
2358   case ARM::VSTMDDB_UPD:
2359   case ARM::VSTMSIA:
2360   case ARM::VSTMSIA_UPD:
2361   case ARM::VSTMSDB_UPD:
2362     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
2363     break;
2364
2365   case ARM::STMIA:
2366   case ARM::STMDA:
2367   case ARM::STMDB:
2368   case ARM::STMIB:
2369   case ARM::STMIA_UPD:
2370   case ARM::STMDA_UPD:
2371   case ARM::STMDB_UPD:
2372   case ARM::STMIB_UPD:
2373   case ARM::tSTMIA_UPD:
2374   case ARM::tPOP_RET:
2375   case ARM::tPOP:
2376   case ARM::t2STMIA:
2377   case ARM::t2STMDB:
2378   case ARM::t2STMIA_UPD:
2379   case ARM::t2STMDB_UPD:
2380     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
2381     break;
2382   }
2383
2384   if (UseCycle == -1)
2385     // Assume it's read in the first stage.
2386     UseCycle = 1;
2387
2388   UseCycle = DefCycle - UseCycle + 1;
2389   if (UseCycle > 0) {
2390     if (LdmBypass) {
2391       // It's a variable_ops instruction so we can't use DefIdx here. Just use
2392       // first def operand.
2393       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
2394                                           UseClass, UseIdx))
2395         --UseCycle;
2396     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
2397                                                UseClass, UseIdx)) {
2398       --UseCycle;
2399     }
2400   }
2401
2402   return UseCycle;
2403 }
2404
2405 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
2406                                            const MachineInstr *MI, unsigned Reg,
2407                                            unsigned &DefIdx, unsigned &Dist) {
2408   Dist = 0;
2409
2410   MachineBasicBlock::const_iterator I = MI; ++I;
2411   MachineBasicBlock::const_instr_iterator II =
2412     llvm::prior(I.getInstrIterator());
2413   assert(II->isInsideBundle() && "Empty bundle?");
2414
2415   int Idx = -1;
2416   while (II->isInsideBundle()) {
2417     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
2418     if (Idx != -1)
2419       break;
2420     --II;
2421     ++Dist;
2422   }
2423
2424   assert(Idx != -1 && "Cannot find bundled definition!");
2425   DefIdx = Idx;
2426   return II;
2427 }
2428
2429 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
2430                                            const MachineInstr *MI, unsigned Reg,
2431                                            unsigned &UseIdx, unsigned &Dist) {
2432   Dist = 0;
2433
2434   MachineBasicBlock::const_instr_iterator II = MI; ++II;
2435   assert(II->isInsideBundle() && "Empty bundle?");
2436   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
2437
2438   // FIXME: This doesn't properly handle multiple uses.
2439   int Idx = -1;
2440   while (II != E && II->isInsideBundle()) {
2441     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
2442     if (Idx != -1)
2443       break;
2444     if (II->getOpcode() != ARM::t2IT)
2445       ++Dist;
2446     ++II;
2447   }
2448
2449   if (Idx == -1) {
2450     Dist = 0;
2451     return 0;
2452   }
2453
2454   UseIdx = Idx;
2455   return II;
2456 }
2457
2458 int
2459 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2460                              const MachineInstr *DefMI, unsigned DefIdx,
2461                              const MachineInstr *UseMI, unsigned UseIdx) const {
2462   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
2463       DefMI->isRegSequence() || DefMI->isImplicitDef())
2464     return 1;
2465
2466   if (!ItinData || ItinData->isEmpty())
2467     return DefMI->mayLoad() ? 3 : 1;
2468
2469   const MCInstrDesc *DefMCID = &DefMI->getDesc();
2470   const MCInstrDesc *UseMCID = &UseMI->getDesc();
2471   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
2472   unsigned Reg = DefMO.getReg();
2473   if (Reg == ARM::CPSR) {
2474     if (DefMI->getOpcode() == ARM::FMSTAT) {
2475       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
2476       return Subtarget.isCortexA9() ? 1 : 20;
2477     }
2478
2479     // CPSR set and branch can be paired in the same cycle.
2480     if (UseMI->isBranch())
2481       return 0;
2482
2483     // Otherwise it takes the instruction latency (generally one).
2484     int Latency = getInstrLatency(ItinData, DefMI);
2485
2486     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
2487     // its uses. Instructions which are otherwise scheduled between them may
2488     // incur a code size penalty (not able to use the CPSR setting 16-bit
2489     // instructions).
2490     if (Latency > 0 && Subtarget.isThumb2()) {
2491       const MachineFunction *MF = DefMI->getParent()->getParent();
2492       if (MF->getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2493         --Latency;
2494     }
2495     return Latency;
2496   }
2497
2498   unsigned DefAlign = DefMI->hasOneMemOperand()
2499     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
2500   unsigned UseAlign = UseMI->hasOneMemOperand()
2501     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
2502
2503   unsigned DefAdj = 0;
2504   if (DefMI->isBundle()) {
2505     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
2506     if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
2507         DefMI->isRegSequence() || DefMI->isImplicitDef())
2508       return 1;
2509     DefMCID = &DefMI->getDesc();
2510   }
2511   unsigned UseAdj = 0;
2512   if (UseMI->isBundle()) {
2513     unsigned NewUseIdx;
2514     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
2515                                                    Reg, NewUseIdx, UseAdj);
2516     if (NewUseMI) {
2517       UseMI = NewUseMI;
2518       UseIdx = NewUseIdx;
2519       UseMCID = &UseMI->getDesc();
2520     }
2521   }
2522
2523   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
2524                                   *UseMCID, UseIdx, UseAlign);
2525   int Adj = DefAdj + UseAdj;
2526   if (Adj) {
2527     Latency -= (int)(DefAdj + UseAdj);
2528     if (Latency < 1)
2529       return 1;
2530   }
2531
2532   if (Latency > 1 &&
2533       (Subtarget.isCortexA8() || Subtarget.isCortexA9())) {
2534     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
2535     // variants are one cycle cheaper.
2536     switch (DefMCID->getOpcode()) {
2537     default: break;
2538     case ARM::LDRrs:
2539     case ARM::LDRBrs: {
2540       unsigned ShOpVal = DefMI->getOperand(3).getImm();
2541       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2542       if (ShImm == 0 ||
2543           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
2544         --Latency;
2545       break;
2546     }
2547     case ARM::t2LDRs:
2548     case ARM::t2LDRBs:
2549     case ARM::t2LDRHs:
2550     case ARM::t2LDRSHs: {
2551       // Thumb2 mode: lsl only.
2552       unsigned ShAmt = DefMI->getOperand(3).getImm();
2553       if (ShAmt == 0 || ShAmt == 2)
2554         --Latency;
2555       break;
2556     }
2557     }
2558   }
2559
2560   if (DefAlign < 8 && Subtarget.isCortexA9())
2561     switch (DefMCID->getOpcode()) {
2562     default: break;
2563     case ARM::VLD1q8:
2564     case ARM::VLD1q16:
2565     case ARM::VLD1q32:
2566     case ARM::VLD1q64:
2567     case ARM::VLD1q8wb_fixed:
2568     case ARM::VLD1q16wb_fixed:
2569     case ARM::VLD1q32wb_fixed:
2570     case ARM::VLD1q64wb_fixed:
2571     case ARM::VLD1q8wb_register:
2572     case ARM::VLD1q16wb_register:
2573     case ARM::VLD1q32wb_register:
2574     case ARM::VLD1q64wb_register:
2575     case ARM::VLD2d8:
2576     case ARM::VLD2d16:
2577     case ARM::VLD2d32:
2578     case ARM::VLD2q8:
2579     case ARM::VLD2q16:
2580     case ARM::VLD2q32:
2581     case ARM::VLD2d8wb_fixed:
2582     case ARM::VLD2d16wb_fixed:
2583     case ARM::VLD2d32wb_fixed:
2584     case ARM::VLD2q8wb_fixed:
2585     case ARM::VLD2q16wb_fixed:
2586     case ARM::VLD2q32wb_fixed:
2587     case ARM::VLD2d8wb_register:
2588     case ARM::VLD2d16wb_register:
2589     case ARM::VLD2d32wb_register:
2590     case ARM::VLD2q8wb_register:
2591     case ARM::VLD2q16wb_register:
2592     case ARM::VLD2q32wb_register:
2593     case ARM::VLD3d8:
2594     case ARM::VLD3d16:
2595     case ARM::VLD3d32:
2596     case ARM::VLD1d64T:
2597     case ARM::VLD3d8_UPD:
2598     case ARM::VLD3d16_UPD:
2599     case ARM::VLD3d32_UPD:
2600     case ARM::VLD1d64Twb_fixed:
2601     case ARM::VLD1d64Twb_register:
2602     case ARM::VLD3q8_UPD:
2603     case ARM::VLD3q16_UPD:
2604     case ARM::VLD3q32_UPD:
2605     case ARM::VLD4d8:
2606     case ARM::VLD4d16:
2607     case ARM::VLD4d32:
2608     case ARM::VLD1d64Q:
2609     case ARM::VLD4d8_UPD:
2610     case ARM::VLD4d16_UPD:
2611     case ARM::VLD4d32_UPD:
2612     case ARM::VLD1d64Qwb_fixed:
2613     case ARM::VLD1d64Qwb_register:
2614     case ARM::VLD4q8_UPD:
2615     case ARM::VLD4q16_UPD:
2616     case ARM::VLD4q32_UPD:
2617     case ARM::VLD1DUPq8:
2618     case ARM::VLD1DUPq16:
2619     case ARM::VLD1DUPq32:
2620     case ARM::VLD1DUPq8wb_fixed:
2621     case ARM::VLD1DUPq16wb_fixed:
2622     case ARM::VLD1DUPq32wb_fixed:
2623     case ARM::VLD1DUPq8wb_register:
2624     case ARM::VLD1DUPq16wb_register:
2625     case ARM::VLD1DUPq32wb_register:
2626     case ARM::VLD2DUPd8:
2627     case ARM::VLD2DUPd16:
2628     case ARM::VLD2DUPd32:
2629     case ARM::VLD2DUPd8wb_fixed:
2630     case ARM::VLD2DUPd16wb_fixed:
2631     case ARM::VLD2DUPd32wb_fixed:
2632     case ARM::VLD2DUPd8wb_register:
2633     case ARM::VLD2DUPd16wb_register:
2634     case ARM::VLD2DUPd32wb_register:
2635     case ARM::VLD4DUPd8:
2636     case ARM::VLD4DUPd16:
2637     case ARM::VLD4DUPd32:
2638     case ARM::VLD4DUPd8_UPD:
2639     case ARM::VLD4DUPd16_UPD:
2640     case ARM::VLD4DUPd32_UPD:
2641     case ARM::VLD1LNd8:
2642     case ARM::VLD1LNd16:
2643     case ARM::VLD1LNd32:
2644     case ARM::VLD1LNd8_UPD:
2645     case ARM::VLD1LNd16_UPD:
2646     case ARM::VLD1LNd32_UPD:
2647     case ARM::VLD2LNd8:
2648     case ARM::VLD2LNd16:
2649     case ARM::VLD2LNd32:
2650     case ARM::VLD2LNq16:
2651     case ARM::VLD2LNq32:
2652     case ARM::VLD2LNd8_UPD:
2653     case ARM::VLD2LNd16_UPD:
2654     case ARM::VLD2LNd32_UPD:
2655     case ARM::VLD2LNq16_UPD:
2656     case ARM::VLD2LNq32_UPD:
2657     case ARM::VLD4LNd8:
2658     case ARM::VLD4LNd16:
2659     case ARM::VLD4LNd32:
2660     case ARM::VLD4LNq16:
2661     case ARM::VLD4LNq32:
2662     case ARM::VLD4LNd8_UPD:
2663     case ARM::VLD4LNd16_UPD:
2664     case ARM::VLD4LNd32_UPD:
2665     case ARM::VLD4LNq16_UPD:
2666     case ARM::VLD4LNq32_UPD:
2667       // If the address is not 64-bit aligned, the latencies of these
2668       // instructions increases by one.
2669       ++Latency;
2670       break;
2671     }
2672
2673   return Latency;
2674 }
2675
2676 int
2677 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2678                                     SDNode *DefNode, unsigned DefIdx,
2679                                     SDNode *UseNode, unsigned UseIdx) const {
2680   if (!DefNode->isMachineOpcode())
2681     return 1;
2682
2683   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
2684
2685   if (isZeroCost(DefMCID.Opcode))
2686     return 0;
2687
2688   if (!ItinData || ItinData->isEmpty())
2689     return DefMCID.mayLoad() ? 3 : 1;
2690
2691   if (!UseNode->isMachineOpcode()) {
2692     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
2693     if (Subtarget.isCortexA9())
2694       return Latency <= 2 ? 1 : Latency - 1;
2695     else
2696       return Latency <= 3 ? 1 : Latency - 2;
2697   }
2698
2699   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
2700   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
2701   unsigned DefAlign = !DefMN->memoperands_empty()
2702     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
2703   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
2704   unsigned UseAlign = !UseMN->memoperands_empty()
2705     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
2706   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
2707                                   UseMCID, UseIdx, UseAlign);
2708
2709   if (Latency > 1 &&
2710       (Subtarget.isCortexA8() || Subtarget.isCortexA9())) {
2711     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
2712     // variants are one cycle cheaper.
2713     switch (DefMCID.getOpcode()) {
2714     default: break;
2715     case ARM::LDRrs:
2716     case ARM::LDRBrs: {
2717       unsigned ShOpVal =
2718         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
2719       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2720       if (ShImm == 0 ||
2721           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
2722         --Latency;
2723       break;
2724     }
2725     case ARM::t2LDRs:
2726     case ARM::t2LDRBs:
2727     case ARM::t2LDRHs:
2728     case ARM::t2LDRSHs: {
2729       // Thumb2 mode: lsl only.
2730       unsigned ShAmt =
2731         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
2732       if (ShAmt == 0 || ShAmt == 2)
2733         --Latency;
2734       break;
2735     }
2736     }
2737   }
2738
2739   if (DefAlign < 8 && Subtarget.isCortexA9())
2740     switch (DefMCID.getOpcode()) {
2741     default: break;
2742     case ARM::VLD1q8:
2743     case ARM::VLD1q16:
2744     case ARM::VLD1q32:
2745     case ARM::VLD1q64:
2746     case ARM::VLD1q8wb_register:
2747     case ARM::VLD1q16wb_register:
2748     case ARM::VLD1q32wb_register:
2749     case ARM::VLD1q64wb_register:
2750     case ARM::VLD1q8wb_fixed:
2751     case ARM::VLD1q16wb_fixed:
2752     case ARM::VLD1q32wb_fixed:
2753     case ARM::VLD1q64wb_fixed:
2754     case ARM::VLD2d8:
2755     case ARM::VLD2d16:
2756     case ARM::VLD2d32:
2757     case ARM::VLD2q8Pseudo:
2758     case ARM::VLD2q16Pseudo:
2759     case ARM::VLD2q32Pseudo:
2760     case ARM::VLD2d8wb_fixed:
2761     case ARM::VLD2d16wb_fixed:
2762     case ARM::VLD2d32wb_fixed:
2763     case ARM::VLD2q8PseudoWB_fixed:
2764     case ARM::VLD2q16PseudoWB_fixed:
2765     case ARM::VLD2q32PseudoWB_fixed:
2766     case ARM::VLD2d8wb_register:
2767     case ARM::VLD2d16wb_register:
2768     case ARM::VLD2d32wb_register:
2769     case ARM::VLD2q8PseudoWB_register:
2770     case ARM::VLD2q16PseudoWB_register:
2771     case ARM::VLD2q32PseudoWB_register:
2772     case ARM::VLD3d8Pseudo:
2773     case ARM::VLD3d16Pseudo:
2774     case ARM::VLD3d32Pseudo:
2775     case ARM::VLD1d64TPseudo:
2776     case ARM::VLD3d8Pseudo_UPD:
2777     case ARM::VLD3d16Pseudo_UPD:
2778     case ARM::VLD3d32Pseudo_UPD:
2779     case ARM::VLD3q8Pseudo_UPD:
2780     case ARM::VLD3q16Pseudo_UPD:
2781     case ARM::VLD3q32Pseudo_UPD:
2782     case ARM::VLD3q8oddPseudo:
2783     case ARM::VLD3q16oddPseudo:
2784     case ARM::VLD3q32oddPseudo:
2785     case ARM::VLD3q8oddPseudo_UPD:
2786     case ARM::VLD3q16oddPseudo_UPD:
2787     case ARM::VLD3q32oddPseudo_UPD:
2788     case ARM::VLD4d8Pseudo:
2789     case ARM::VLD4d16Pseudo:
2790     case ARM::VLD4d32Pseudo:
2791     case ARM::VLD1d64QPseudo:
2792     case ARM::VLD4d8Pseudo_UPD:
2793     case ARM::VLD4d16Pseudo_UPD:
2794     case ARM::VLD4d32Pseudo_UPD:
2795     case ARM::VLD4q8Pseudo_UPD:
2796     case ARM::VLD4q16Pseudo_UPD:
2797     case ARM::VLD4q32Pseudo_UPD:
2798     case ARM::VLD4q8oddPseudo:
2799     case ARM::VLD4q16oddPseudo:
2800     case ARM::VLD4q32oddPseudo:
2801     case ARM::VLD4q8oddPseudo_UPD:
2802     case ARM::VLD4q16oddPseudo_UPD:
2803     case ARM::VLD4q32oddPseudo_UPD:
2804     case ARM::VLD1DUPq8:
2805     case ARM::VLD1DUPq16:
2806     case ARM::VLD1DUPq32:
2807     case ARM::VLD1DUPq8wb_fixed:
2808     case ARM::VLD1DUPq16wb_fixed:
2809     case ARM::VLD1DUPq32wb_fixed:
2810     case ARM::VLD1DUPq8wb_register:
2811     case ARM::VLD1DUPq16wb_register:
2812     case ARM::VLD1DUPq32wb_register:
2813     case ARM::VLD2DUPd8:
2814     case ARM::VLD2DUPd16:
2815     case ARM::VLD2DUPd32:
2816     case ARM::VLD2DUPd8wb_fixed:
2817     case ARM::VLD2DUPd16wb_fixed:
2818     case ARM::VLD2DUPd32wb_fixed:
2819     case ARM::VLD2DUPd8wb_register:
2820     case ARM::VLD2DUPd16wb_register:
2821     case ARM::VLD2DUPd32wb_register:
2822     case ARM::VLD4DUPd8Pseudo:
2823     case ARM::VLD4DUPd16Pseudo:
2824     case ARM::VLD4DUPd32Pseudo:
2825     case ARM::VLD4DUPd8Pseudo_UPD:
2826     case ARM::VLD4DUPd16Pseudo_UPD:
2827     case ARM::VLD4DUPd32Pseudo_UPD:
2828     case ARM::VLD1LNq8Pseudo:
2829     case ARM::VLD1LNq16Pseudo:
2830     case ARM::VLD1LNq32Pseudo:
2831     case ARM::VLD1LNq8Pseudo_UPD:
2832     case ARM::VLD1LNq16Pseudo_UPD:
2833     case ARM::VLD1LNq32Pseudo_UPD:
2834     case ARM::VLD2LNd8Pseudo:
2835     case ARM::VLD2LNd16Pseudo:
2836     case ARM::VLD2LNd32Pseudo:
2837     case ARM::VLD2LNq16Pseudo:
2838     case ARM::VLD2LNq32Pseudo:
2839     case ARM::VLD2LNd8Pseudo_UPD:
2840     case ARM::VLD2LNd16Pseudo_UPD:
2841     case ARM::VLD2LNd32Pseudo_UPD:
2842     case ARM::VLD2LNq16Pseudo_UPD:
2843     case ARM::VLD2LNq32Pseudo_UPD:
2844     case ARM::VLD4LNd8Pseudo:
2845     case ARM::VLD4LNd16Pseudo:
2846     case ARM::VLD4LNd32Pseudo:
2847     case ARM::VLD4LNq16Pseudo:
2848     case ARM::VLD4LNq32Pseudo:
2849     case ARM::VLD4LNd8Pseudo_UPD:
2850     case ARM::VLD4LNd16Pseudo_UPD:
2851     case ARM::VLD4LNd32Pseudo_UPD:
2852     case ARM::VLD4LNq16Pseudo_UPD:
2853     case ARM::VLD4LNq32Pseudo_UPD:
2854       // If the address is not 64-bit aligned, the latencies of these
2855       // instructions increases by one.
2856       ++Latency;
2857       break;
2858     }
2859
2860   return Latency;
2861 }
2862
2863 unsigned
2864 ARMBaseInstrInfo::getOutputLatency(const InstrItineraryData *ItinData,
2865                                    const MachineInstr *DefMI, unsigned DefIdx,
2866                                    const MachineInstr *DepMI) const {
2867   unsigned Reg = DefMI->getOperand(DefIdx).getReg();
2868   if (DepMI->readsRegister(Reg, &getRegisterInfo()) || !isPredicated(DepMI))
2869     return 1;
2870
2871   // If the second MI is predicated, then there is an implicit use dependency.
2872   return getOperandLatency(ItinData, DefMI, DefIdx, DepMI,
2873                            DepMI->getNumOperands());
2874 }
2875
2876 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
2877                                       const MachineInstr *MI,
2878                                       unsigned *PredCost) const {
2879   if (MI->isCopyLike() || MI->isInsertSubreg() ||
2880       MI->isRegSequence() || MI->isImplicitDef())
2881     return 1;
2882
2883   if (!ItinData || ItinData->isEmpty())
2884     return 1;
2885
2886   if (MI->isBundle()) {
2887     int Latency = 0;
2888     MachineBasicBlock::const_instr_iterator I = MI;
2889     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
2890     while (++I != E && I->isInsideBundle()) {
2891       if (I->getOpcode() != ARM::t2IT)
2892         Latency += getInstrLatency(ItinData, I, PredCost);
2893     }
2894     return Latency;
2895   }
2896
2897   const MCInstrDesc &MCID = MI->getDesc();
2898   unsigned Class = MCID.getSchedClass();
2899   unsigned UOps = ItinData->Itineraries[Class].NumMicroOps;
2900   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)))
2901     // When predicated, CPSR is an additional source operand for CPSR updating
2902     // instructions, this apparently increases their latencies.
2903     *PredCost = 1;
2904   if (UOps)
2905     return ItinData->getStageLatency(Class);
2906   return getNumMicroOps(ItinData, MI);
2907 }
2908
2909 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
2910                                       SDNode *Node) const {
2911   if (!Node->isMachineOpcode())
2912     return 1;
2913
2914   if (!ItinData || ItinData->isEmpty())
2915     return 1;
2916
2917   unsigned Opcode = Node->getMachineOpcode();
2918   switch (Opcode) {
2919   default:
2920     return ItinData->getStageLatency(get(Opcode).getSchedClass());
2921   case ARM::VLDMQIA:
2922   case ARM::VSTMQIA:
2923     return 2;
2924   }
2925 }
2926
2927 bool ARMBaseInstrInfo::
2928 hasHighOperandLatency(const InstrItineraryData *ItinData,
2929                       const MachineRegisterInfo *MRI,
2930                       const MachineInstr *DefMI, unsigned DefIdx,
2931                       const MachineInstr *UseMI, unsigned UseIdx) const {
2932   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
2933   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
2934   if (Subtarget.isCortexA8() &&
2935       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
2936     // CortexA8 VFP instructions are not pipelined.
2937     return true;
2938
2939   // Hoist VFP / NEON instructions with 4 or higher latency.
2940   int Latency = getOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
2941   if (Latency <= 3)
2942     return false;
2943   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
2944          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
2945 }
2946
2947 bool ARMBaseInstrInfo::
2948 hasLowDefLatency(const InstrItineraryData *ItinData,
2949                  const MachineInstr *DefMI, unsigned DefIdx) const {
2950   if (!ItinData || ItinData->isEmpty())
2951     return false;
2952
2953   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
2954   if (DDomain == ARMII::DomainGeneral) {
2955     unsigned DefClass = DefMI->getDesc().getSchedClass();
2956     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2957     return (DefCycle != -1 && DefCycle <= 2);
2958   }
2959   return false;
2960 }
2961
2962 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
2963                                          StringRef &ErrInfo) const {
2964   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
2965     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
2966     return false;
2967   }
2968   return true;
2969 }
2970
2971 bool
2972 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
2973                                      unsigned &AddSubOpc,
2974                                      bool &NegAcc, bool &HasLane) const {
2975   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
2976   if (I == MLxEntryMap.end())
2977     return false;
2978
2979   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
2980   MulOpc = Entry.MulOpc;
2981   AddSubOpc = Entry.AddSubOpc;
2982   NegAcc = Entry.NegAcc;
2983   HasLane = Entry.HasLane;
2984   return true;
2985 }
2986
2987 //===----------------------------------------------------------------------===//
2988 // Execution domains.
2989 //===----------------------------------------------------------------------===//
2990 //
2991 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
2992 // and some can go down both.  The vmov instructions go down the VFP pipeline,
2993 // but they can be changed to vorr equivalents that are executed by the NEON
2994 // pipeline.
2995 //
2996 // We use the following execution domain numbering:
2997 //
2998 enum ARMExeDomain {
2999   ExeGeneric = 0,
3000   ExeVFP = 1,
3001   ExeNEON = 2
3002 };
3003 //
3004 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3005 //
3006 std::pair<uint16_t, uint16_t>
3007 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3008   // VMOVD is a VFP instruction, but can be changed to NEON if it isn't
3009   // predicated.
3010   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3011     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3012
3013   // No other instructions can be swizzled, so just determine their domain.
3014   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3015
3016   if (Domain & ARMII::DomainNEON)
3017     return std::make_pair(ExeNEON, 0);
3018
3019   // Certain instructions can go either way on Cortex-A8.
3020   // Treat them as NEON instructions.
3021   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3022     return std::make_pair(ExeNEON, 0);
3023
3024   if (Domain & ARMII::DomainVFP)
3025     return std::make_pair(ExeVFP, 0);
3026
3027   return std::make_pair(ExeGeneric, 0);
3028 }
3029
3030 void
3031 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
3032   // We only know how to change VMOVD into VORR.
3033   assert(MI->getOpcode() == ARM::VMOVD && "Can only swizzle VMOVD");
3034   if (Domain != ExeNEON)
3035     return;
3036
3037   // Zap the predicate operands.
3038   assert(!isPredicated(MI) && "Cannot predicate a VORRd");
3039   MI->RemoveOperand(3);
3040   MI->RemoveOperand(2);
3041
3042   // Change to a VORRd which requires two identical use operands.
3043   MI->setDesc(get(ARM::VORRd));
3044
3045   // Add the extra source operand and new predicates.
3046   // This will go before any implicit ops.
3047   AddDefaultPred(MachineInstrBuilder(MI).addOperand(MI->getOperand(1)));
3048 }
3049
3050 bool ARMBaseInstrInfo::hasNOP() const {
3051   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
3052 }