lib/Target/ARM/ARMBaseRegisterInfo.cpp

   1 //===- ARMBaseRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the base ARM implementation of TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMBaseRegisterInfo.h"
  18 #include "ARMInstrInfo.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/RegisterScavenging.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetFrameInfo.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include "llvm/ADT/BitVector.h"
  38 #include "llvm/ADT/SmallVector.h"
  39 using namespace llvm;
  40
  41 unsigned ARMBaseRegisterInfo::getRegisterNumbering(unsigned RegEnum,
  42                                                    bool *isSPVFP) {
  43   if (isSPVFP)
  44     *isSPVFP = false;
  45
  46   using namespace ARM;
  47   switch (RegEnum) {
  48   default:
  49     llvm_unreachable("Unknown ARM register!");
  50   case R0:  case D0:  case Q0:  return 0;
  51   case R1:  case D1:  case Q1:  return 1;
  52   case R2:  case D2:  case Q2:  return 2;
  53   case R3:  case D3:  case Q3:  return 3;
  54   case R4:  case D4:  case Q4:  return 4;
  55   case R5:  case D5:  case Q5:  return 5;
  56   case R6:  case D6:  case Q6:  return 6;
  57   case R7:  case D7:  case Q7:  return 7;
  58   case R8:  case D8:  case Q8:  return 8;
  59   case R9:  case D9:  case Q9:  return 9;
  60   case R10: case D10: case Q10: return 10;
  61   case R11: case D11: case Q11: return 11;
  62   case R12: case D12: case Q12: return 12;
  63   case SP:  case D13: case Q13: return 13;
  64   case LR:  case D14: case Q14: return 14;
  65   case PC:  case D15: case Q15: return 15;
  66
  67   case D16: return 16;
  68   case D17: return 17;
  69   case D18: return 18;
  70   case D19: return 19;
  71   case D20: return 20;
  72   case D21: return 21;
  73   case D22: return 22;
  74   case D23: return 23;
  75   case D24: return 24;
  76   case D25: return 25;
  77   case D26: return 27;
  78   case D27: return 27;
  79   case D28: return 28;
  80   case D29: return 29;
  81   case D30: return 30;
  82   case D31: return 31;
  83
  84   case S0: case S1: case S2: case S3:
  85   case S4: case S5: case S6: case S7:
  86   case S8: case S9: case S10: case S11:
  87   case S12: case S13: case S14: case S15:
  88   case S16: case S17: case S18: case S19:
  89   case S20: case S21: case S22: case S23:
  90   case S24: case S25: case S26: case S27:
  91   case S28: case S29: case S30: case S31: {
  92     if (isSPVFP)
  93       *isSPVFP = true;
  94     switch (RegEnum) {
  95     default: return 0; // Avoid compile time warning.
  96     case S0: return 0;
  97     case S1: return 1;
  98     case S2: return 2;
  99     case S3: return 3;
 100     case S4: return 4;
 101     case S5: return 5;
 102     case S6: return 6;
 103     case S7: return 7;
 104     case S8: return 8;
 105     case S9: return 9;
 106     case S10: return 10;
 107     case S11: return 11;
 108     case S12: return 12;
 109     case S13: return 13;
 110     case S14: return 14;
 111     case S15: return 15;
 112     case S16: return 16;
 113     case S17: return 17;
 114     case S18: return 18;
 115     case S19: return 19;
 116     case S20: return 20;
 117     case S21: return 21;
 118     case S22: return 22;
 119     case S23: return 23;
 120     case S24: return 24;
 121     case S25: return 25;
 122     case S26: return 26;
 123     case S27: return 27;
 124     case S28: return 28;
 125     case S29: return 29;
 126     case S30: return 30;
 127     case S31: return 31;
 128     }
 129   }
 130   }
 131 }
 132
 133 ARMBaseRegisterInfo::ARMBaseRegisterInfo(const ARMBaseInstrInfo &tii,
 134                                          const ARMSubtarget &sti)
 135   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
 136     TII(tii), STI(sti),
 137     FramePtr((STI.isTargetDarwin() || STI.isThumb()) ? ARM::R7 : ARM::R11) {
 138 }
 139
 140 const unsigned*
 141 ARMBaseRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 142   static const unsigned CalleeSavedRegs[] = {
 143     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 144     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 145
 146     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 147     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 148     0
 149   };
 150
 151   static const unsigned DarwinCalleeSavedRegs[] = {
 152     // Darwin ABI deviates from ARM standard ABI. R9 is not a callee-saved
 153     // register.
 154     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 155     ARM::R11, ARM::R10, ARM::R8,
 156
 157     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 158     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 159     0
 160   };
 161   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 162 }
 163
 164 const TargetRegisterClass* const *
 165 ARMBaseRegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
 166   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 167     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 168     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 169     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 170
 171     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 172     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 173     0
 174   };
 175
 176   static const TargetRegisterClass * const ThumbCalleeSavedRegClasses[] = {
 177     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 178     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::tGPRRegClass,
 179     &ARM::tGPRRegClass,&ARM::tGPRRegClass,&ARM::tGPRRegClass,
 180
 181     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 182     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 183     0
 184   };
 185
 186   static const TargetRegisterClass * const DarwinCalleeSavedRegClasses[] = {
 187     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 188     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 189     &ARM::GPRRegClass, &ARM::GPRRegClass,
 190
 191     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 192     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 193     0
 194   };
 195
 196   static const TargetRegisterClass * const DarwinThumbCalleeSavedRegClasses[] ={
 197     &ARM::GPRRegClass,  &ARM::tGPRRegClass, &ARM::tGPRRegClass,
 198     &ARM::tGPRRegClass, &ARM::tGPRRegClass, &ARM::GPRRegClass,
 199     &ARM::GPRRegClass,  &ARM::GPRRegClass,
 200
 201     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 202     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 203     0
 204   };
 205
 206   if (STI.isThumb1Only()) {
 207     return STI.isTargetDarwin()
 208       ? DarwinThumbCalleeSavedRegClasses : ThumbCalleeSavedRegClasses;
 209   }
 210   return STI.isTargetDarwin()
 211     ? DarwinCalleeSavedRegClasses : CalleeSavedRegClasses;
 212 }
 213
 214 BitVector ARMBaseRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 215   // FIXME: avoid re-calculating this everytime.
 216   BitVector Reserved(getNumRegs());
 217   Reserved.set(ARM::SP);
 218   Reserved.set(ARM::PC);
 219   if (STI.isTargetDarwin() || hasFP(MF))
 220     Reserved.set(FramePtr);
 221   // Some targets reserve R9.
 222   if (STI.isR9Reserved())
 223     Reserved.set(ARM::R9);
 224   return Reserved;
 225 }
 226
 227 bool
 228 ARMBaseRegisterInfo::isReservedReg(const MachineFunction &MF, unsigned Reg) const {
 229   switch (Reg) {
 230   default: break;
 231   case ARM::SP:
 232   case ARM::PC:
 233     return true;
 234   case ARM::R7:
 235   case ARM::R11:
 236     if (FramePtr == Reg && (STI.isTargetDarwin() || hasFP(MF)))
 237       return true;
 238     break;
 239   case ARM::R9:
 240     return STI.isR9Reserved();
 241   }
 242
 243   return false;
 244 }
 245
 246 const TargetRegisterClass *ARMBaseRegisterInfo::getPointerRegClass() const {
 247   return &ARM::GPRRegClass;
 248 }
 249
 250 /// getAllocationOrder - Returns the register allocation order for a specified
 251 /// register class in the form of a pair of TargetRegisterClass iterators.
 252 std::pair<TargetRegisterClass::iterator,TargetRegisterClass::iterator>
 253 ARMBaseRegisterInfo::getAllocationOrder(const TargetRegisterClass *RC,
 254                                         unsigned HintType, unsigned HintReg,
 255                                         const MachineFunction &MF) const {
 256   // Alternative register allocation orders when favoring even / odd registers
 257   // of register pairs.
 258
 259   // No FP, R9 is available.
 260   static const unsigned GPREven1[] = {
 261     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8, ARM::R10,
 262     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 263     ARM::R9, ARM::R11
 264   };
 265   static const unsigned GPROdd1[] = {
 266     ARM::R1, ARM::R3, ARM::R5, ARM::R7, ARM::R9, ARM::R11,
 267     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 268     ARM::R8, ARM::R10
 269   };
 270
 271   // FP is R7, R9 is available.
 272   static const unsigned GPREven2[] = {
 273     ARM::R0, ARM::R2, ARM::R4,          ARM::R8, ARM::R10,
 274     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6,
 275     ARM::R9, ARM::R11
 276   };
 277   static const unsigned GPROdd2[] = {
 278     ARM::R1, ARM::R3, ARM::R5,          ARM::R9, ARM::R11,
 279     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 280     ARM::R8, ARM::R10
 281   };
 282
 283   // FP is R11, R9 is available.
 284   static const unsigned GPREven3[] = {
 285     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8,
 286     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 287     ARM::R9
 288   };
 289   static const unsigned GPROdd3[] = {
 290     ARM::R1, ARM::R3, ARM::R5, ARM::R6, ARM::R9,
 291     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R7,
 292     ARM::R8
 293   };
 294
 295   // No FP, R9 is not available.
 296   static const unsigned GPREven4[] = {
 297     ARM::R0, ARM::R2, ARM::R4, ARM::R6,          ARM::R10,
 298     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8,
 299     ARM::R11
 300   };
 301   static const unsigned GPROdd4[] = {
 302     ARM::R1, ARM::R3, ARM::R5, ARM::R7,          ARM::R11,
 303     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 304     ARM::R10
 305   };
 306
 307   // FP is R7, R9 is not available.
 308   static const unsigned GPREven5[] = {
 309     ARM::R0, ARM::R2, ARM::R4,                   ARM::R10,
 310     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6, ARM::R8,
 311     ARM::R11
 312   };
 313   static const unsigned GPROdd5[] = {
 314     ARM::R1, ARM::R3, ARM::R5,                   ARM::R11,
 315     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 316     ARM::R10
 317   };
 318
 319   // FP is R11, R9 is not available.
 320   static const unsigned GPREven6[] = {
 321     ARM::R0, ARM::R2, ARM::R4, ARM::R6,
 322     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8
 323   };
 324   static const unsigned GPROdd6[] = {
 325     ARM::R1, ARM::R3, ARM::R5, ARM::R7,
 326     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8
 327   };
 328
 329
 330   if (HintType == ARMRI::RegPairEven) {
 331     if (isPhysicalRegister(HintReg) && getRegisterPairEven(HintReg, MF) == 0)
 332       // It's no longer possible to fulfill this hint. Return the default
 333       // allocation order.
 334       return std::make_pair(RC->allocation_order_begin(MF),
 335                             RC->allocation_order_end(MF));
 336
 337     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 338       if (!STI.isR9Reserved())
 339         return std::make_pair(GPREven1,
 340                               GPREven1 + (sizeof(GPREven1)/sizeof(unsigned)));
 341       else
 342         return std::make_pair(GPREven4,
 343                               GPREven4 + (sizeof(GPREven4)/sizeof(unsigned)));
 344     } else if (FramePtr == ARM::R7) {
 345       if (!STI.isR9Reserved())
 346         return std::make_pair(GPREven2,
 347                               GPREven2 + (sizeof(GPREven2)/sizeof(unsigned)));
 348       else
 349         return std::make_pair(GPREven5,
 350                               GPREven5 + (sizeof(GPREven5)/sizeof(unsigned)));
 351     } else { // FramePtr == ARM::R11
 352       if (!STI.isR9Reserved())
 353         return std::make_pair(GPREven3,
 354                               GPREven3 + (sizeof(GPREven3)/sizeof(unsigned)));
 355       else
 356         return std::make_pair(GPREven6,
 357                               GPREven6 + (sizeof(GPREven6)/sizeof(unsigned)));
 358     }
 359   } else if (HintType == ARMRI::RegPairOdd) {
 360     if (isPhysicalRegister(HintReg) && getRegisterPairOdd(HintReg, MF) == 0)
 361       // It's no longer possible to fulfill this hint. Return the default
 362       // allocation order.
 363       return std::make_pair(RC->allocation_order_begin(MF),
 364                             RC->allocation_order_end(MF));
 365
 366     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 367       if (!STI.isR9Reserved())
 368         return std::make_pair(GPROdd1,
 369                               GPROdd1 + (sizeof(GPROdd1)/sizeof(unsigned)));
 370       else
 371         return std::make_pair(GPROdd4,
 372                               GPROdd4 + (sizeof(GPROdd4)/sizeof(unsigned)));
 373     } else if (FramePtr == ARM::R7) {
 374       if (!STI.isR9Reserved())
 375         return std::make_pair(GPROdd2,
 376                               GPROdd2 + (sizeof(GPROdd2)/sizeof(unsigned)));
 377       else
 378         return std::make_pair(GPROdd5,
 379                               GPROdd5 + (sizeof(GPROdd5)/sizeof(unsigned)));
 380     } else { // FramePtr == ARM::R11
 381       if (!STI.isR9Reserved())
 382         return std::make_pair(GPROdd3,
 383                               GPROdd3 + (sizeof(GPROdd3)/sizeof(unsigned)));
 384       else
 385         return std::make_pair(GPROdd6,
 386                               GPROdd6 + (sizeof(GPROdd6)/sizeof(unsigned)));
 387     }
 388   }
 389   return std::make_pair(RC->allocation_order_begin(MF),
 390                         RC->allocation_order_end(MF));
 391 }
 392
 393 /// ResolveRegAllocHint - Resolves the specified register allocation hint
 394 /// to a physical register. Returns the physical register if it is successful.
 395 unsigned
 396 ARMBaseRegisterInfo::ResolveRegAllocHint(unsigned Type, unsigned Reg,
 397                                          const MachineFunction &MF) const {
 398   if (Reg == 0 || !isPhysicalRegister(Reg))
 399     return 0;
 400   if (Type == 0)
 401     return Reg;
 402   else if (Type == (unsigned)ARMRI::RegPairOdd)
 403     // Odd register.
 404     return getRegisterPairOdd(Reg, MF);
 405   else if (Type == (unsigned)ARMRI::RegPairEven)
 406     // Even register.
 407     return getRegisterPairEven(Reg, MF);
 408   return 0;
 409 }
 410
 411 void
 412 ARMBaseRegisterInfo::UpdateRegAllocHint(unsigned Reg, unsigned NewReg,
 413                                         MachineFunction &MF) const {
 414   MachineRegisterInfo *MRI = &MF.getRegInfo();
 415   std::pair<unsigned, unsigned> Hint = MRI->getRegAllocationHint(Reg);
 416   if ((Hint.first == (unsigned)ARMRI::RegPairOdd ||
 417        Hint.first == (unsigned)ARMRI::RegPairEven) &&
 418       Hint.second && TargetRegisterInfo::isVirtualRegister(Hint.second)) {
 419     // If 'Reg' is one of the even / odd register pair and it's now changed
 420     // (e.g. coalesced) into a different register. The other register of the
 421     // pair allocation hint must be updated to reflect the relationship
 422     // change.
 423     unsigned OtherReg = Hint.second;
 424     Hint = MRI->getRegAllocationHint(OtherReg);
 425     if (Hint.second == Reg)
 426       // Make sure the pair has not already divorced.
 427       MRI->setRegAllocationHint(OtherReg, Hint.first, NewReg);
 428   }
 429 }
 430
 431 /// hasFP - Return true if the specified function should have a dedicated frame
 432 /// pointer register.  This is true if the function has variable sized allocas
 433 /// or if frame pointer elimination is disabled.
 434 ///
 435 bool ARMBaseRegisterInfo::hasFP(const MachineFunction &MF) const {
 436   const MachineFrameInfo *MFI = MF.getFrameInfo();
 437   return (NoFramePointerElim ||
 438           MFI->hasVarSizedObjects() ||
 439           MFI->isFrameAddressTaken());
 440 }
 441
 442 static unsigned estimateStackSize(MachineFunction &MF, MachineFrameInfo *MFI) {
 443   const MachineFrameInfo *FFI = MF.getFrameInfo();
 444   int Offset = 0;
 445   for (int i = FFI->getObjectIndexBegin(); i != 0; ++i) {
 446     int FixedOff = -FFI->getObjectOffset(i);
 447     if (FixedOff > Offset) Offset = FixedOff;
 448   }
 449   for (unsigned i = 0, e = FFI->getObjectIndexEnd(); i != e; ++i) {
 450     if (FFI->isDeadObjectIndex(i))
 451       continue;
 452     Offset += FFI->getObjectSize(i);
 453     unsigned Align = FFI->getObjectAlignment(i);
 454     // Adjust to alignment boundary
 455     Offset = (Offset+Align-1)/Align*Align;
 456   }
 457   return (unsigned)Offset;
 458 }
 459
 460 void
 461 ARMBaseRegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 462                                                           RegScavenger *RS) const {
 463   // This tells PEI to spill the FP as if it is any other callee-save register
 464   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 465   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 466   // to combine multiple loads / stores.
 467   bool CanEliminateFrame = true;
 468   bool CS1Spilled = false;
 469   bool LRSpilled = false;
 470   unsigned NumGPRSpills = 0;
 471   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 472   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 473   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 474
 475   // Don't spill FP if the frame can be eliminated. This is determined
 476   // by scanning the callee-save registers to see if any is used.
 477   const unsigned *CSRegs = getCalleeSavedRegs();
 478   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 479   for (unsigned i = 0; CSRegs[i]; ++i) {
 480     unsigned Reg = CSRegs[i];
 481     bool Spilled = false;
 482     if (MF.getRegInfo().isPhysRegUsed(Reg)) {
 483       AFI->setCSRegisterIsSpilled(Reg);
 484       Spilled = true;
 485       CanEliminateFrame = false;
 486     } else {
 487       // Check alias registers too.
 488       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 489         if (MF.getRegInfo().isPhysRegUsed(*Aliases)) {
 490           Spilled = true;
 491           CanEliminateFrame = false;
 492         }
 493       }
 494     }
 495
 496     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 497       if (Spilled) {
 498         NumGPRSpills++;
 499
 500         if (!STI.isTargetDarwin()) {
 501           if (Reg == ARM::LR)
 502             LRSpilled = true;
 503           CS1Spilled = true;
 504           continue;
 505         }
 506
 507         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 508         switch (Reg) {
 509         case ARM::LR:
 510           LRSpilled = true;
 511           // Fallthrough
 512         case ARM::R4:
 513         case ARM::R5:
 514         case ARM::R6:
 515         case ARM::R7:
 516           CS1Spilled = true;
 517           break;
 518         default:
 519           break;
 520         }
 521       } else {
 522         if (!STI.isTargetDarwin()) {
 523           UnspilledCS1GPRs.push_back(Reg);
 524           continue;
 525         }
 526
 527         switch (Reg) {
 528         case ARM::R4:
 529         case ARM::R5:
 530         case ARM::R6:
 531         case ARM::R7:
 532         case ARM::LR:
 533           UnspilledCS1GPRs.push_back(Reg);
 534           break;
 535         default:
 536           UnspilledCS2GPRs.push_back(Reg);
 537           break;
 538         }
 539       }
 540     }
 541   }
 542
 543   bool ForceLRSpill = false;
 544   if (!LRSpilled && AFI->isThumb1OnlyFunction()) {
 545     unsigned FnSize = TII.GetFunctionSizeInBytes(MF);
 546     // Force LR to be spilled if the Thumb function size is > 2048. This enables
 547     // use of BL to implement far jump. If it turns out that it's not needed
 548     // then the branch fix up path will undo it.
 549     if (FnSize >= (1 << 11)) {
 550       CanEliminateFrame = false;
 551       ForceLRSpill = true;
 552     }
 553   }
 554
 555   bool ExtraCSSpill = false;
 556   if (!CanEliminateFrame || hasFP(MF)) {
 557     AFI->setHasStackFrame(true);
 558
 559     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 560     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 561     if (!LRSpilled && CS1Spilled) {
 562       MF.getRegInfo().setPhysRegUsed(ARM::LR);
 563       AFI->setCSRegisterIsSpilled(ARM::LR);
 564       NumGPRSpills++;
 565       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 566                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 567       ForceLRSpill = false;
 568       ExtraCSSpill = true;
 569     }
 570
 571     // Darwin ABI requires FP to point to the stack slot that contains the
 572     // previous FP.
 573     if (STI.isTargetDarwin() || hasFP(MF)) {
 574       MF.getRegInfo().setPhysRegUsed(FramePtr);
 575       NumGPRSpills++;
 576     }
 577
 578     // If stack and double are 8-byte aligned and we are spilling an odd number
 579     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 580     // the integer and double callee save areas.
 581     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 582     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 583       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
 584         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
 585           unsigned Reg = UnspilledCS1GPRs[i];
 586           // Don't spill high register if the function is thumb1
 587           if (!AFI->isThumb1OnlyFunction() ||
 588               isARMLowRegister(Reg) || Reg == ARM::LR) {
 589             MF.getRegInfo().setPhysRegUsed(Reg);
 590             AFI->setCSRegisterIsSpilled(Reg);
 591             if (!isReservedReg(MF, Reg))
 592               ExtraCSSpill = true;
 593             break;
 594           }
 595         }
 596       } else if (!UnspilledCS2GPRs.empty() &&
 597                  !AFI->isThumb1OnlyFunction()) {
 598         unsigned Reg = UnspilledCS2GPRs.front();
 599         MF.getRegInfo().setPhysRegUsed(Reg);
 600         AFI->setCSRegisterIsSpilled(Reg);
 601         if (!isReservedReg(MF, Reg))
 602           ExtraCSSpill = true;
 603       }
 604     }
 605
 606     // Estimate if we might need to scavenge a register at some point in order
 607     // to materialize a stack offset. If so, either spill one additional
 608     // callee-saved register or reserve a special spill slot to facilitate
 609     // register scavenging.
 610     if (RS && !ExtraCSSpill && !AFI->isThumb1OnlyFunction()) {
 611       MachineFrameInfo  *MFI = MF.getFrameInfo();
 612       unsigned Size = estimateStackSize(MF, MFI);
 613       unsigned Limit = (1 << 12) - 1;
 614       for (MachineFunction::iterator BB = MF.begin(),E = MF.end();BB != E; ++BB)
 615         for (MachineBasicBlock::iterator I= BB->begin(); I != BB->end(); ++I) {
 616           for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i)
 617             if (I->getOperand(i).isFI()) {
 618               unsigned Opcode = I->getOpcode();
 619               const TargetInstrDesc &Desc = TII.get(Opcode);
 620               unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 621               if (AddrMode == ARMII::AddrMode3) {
 622                 Limit = (1 << 8) - 1;
 623                 goto DoneEstimating;
 624               } else if (AddrMode == ARMII::AddrMode5) {
 625                 unsigned ThisLimit = ((1 << 8) - 1) * 4;
 626                 if (ThisLimit < Limit)
 627                   Limit = ThisLimit;
 628               }
 629             }
 630         }
 631     DoneEstimating:
 632       if (Size >= Limit) {
 633         // If any non-reserved CS register isn't spilled, just spill one or two
 634         // extra. That should take care of it!
 635         unsigned NumExtras = TargetAlign / 4;
 636         SmallVector<unsigned, 2> Extras;
 637         while (NumExtras && !UnspilledCS1GPRs.empty()) {
 638           unsigned Reg = UnspilledCS1GPRs.back();
 639           UnspilledCS1GPRs.pop_back();
 640           if (!isReservedReg(MF, Reg)) {
 641             Extras.push_back(Reg);
 642             NumExtras--;
 643           }
 644         }
 645         while (NumExtras && !UnspilledCS2GPRs.empty()) {
 646           unsigned Reg = UnspilledCS2GPRs.back();
 647           UnspilledCS2GPRs.pop_back();
 648           if (!isReservedReg(MF, Reg)) {
 649             Extras.push_back(Reg);
 650             NumExtras--;
 651           }
 652         }
 653         if (Extras.size() && NumExtras == 0) {
 654           for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
 655             MF.getRegInfo().setPhysRegUsed(Extras[i]);
 656             AFI->setCSRegisterIsSpilled(Extras[i]);
 657           }
 658         } else {
 659           // Reserve a slot closest to SP or frame pointer.
 660           const TargetRegisterClass *RC = &ARM::GPRRegClass;
 661           RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
 662                                                            RC->getAlignment()));
 663         }
 664       }
 665     }
 666   }
 667
 668   if (ForceLRSpill) {
 669     MF.getRegInfo().setPhysRegUsed(ARM::LR);
 670     AFI->setCSRegisterIsSpilled(ARM::LR);
 671     AFI->setLRIsSpilledForFarJump(true);
 672   }
 673 }
 674
 675 unsigned ARMBaseRegisterInfo::getRARegister() const {
 676   return ARM::LR;
 677 }
 678
 679 unsigned ARMBaseRegisterInfo::getFrameRegister(MachineFunction &MF) const {
 680   if (STI.isTargetDarwin() || hasFP(MF))
 681     return FramePtr;
 682   return ARM::SP;
 683 }
 684
 685 unsigned ARMBaseRegisterInfo::getEHExceptionRegister() const {
 686   llvm_unreachable("What is the exception register");
 687   return 0;
 688 }
 689
 690 unsigned ARMBaseRegisterInfo::getEHHandlerRegister() const {
 691   llvm_unreachable("What is the exception handler register");
 692   return 0;
 693 }
 694
 695 int ARMBaseRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 696   return ARMGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 697 }
 698
 699 unsigned ARMBaseRegisterInfo::getRegisterPairEven(unsigned Reg,
 700                                                const MachineFunction &MF) const {
 701   switch (Reg) {
 702   default: break;
 703   // Return 0 if either register of the pair is a special register.
 704   // So no R12, etc.
 705   case ARM::R1:
 706     return ARM::R0;
 707   case ARM::R3:
 708     // FIXME!
 709     return STI.isThumb1Only() ? 0 : ARM::R2;
 710   case ARM::R5:
 711     return ARM::R4;
 712   case ARM::R7:
 713     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R6;
 714   case ARM::R9:
 715     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R8;
 716   case ARM::R11:
 717     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R10;
 718
 719   case ARM::S1:
 720     return ARM::S0;
 721   case ARM::S3:
 722     return ARM::S2;
 723   case ARM::S5:
 724     return ARM::S4;
 725   case ARM::S7:
 726     return ARM::S6;
 727   case ARM::S9:
 728     return ARM::S8;
 729   case ARM::S11:
 730     return ARM::S10;
 731   case ARM::S13:
 732     return ARM::S12;
 733   case ARM::S15:
 734     return ARM::S14;
 735   case ARM::S17:
 736     return ARM::S16;
 737   case ARM::S19:
 738     return ARM::S18;
 739   case ARM::S21:
 740     return ARM::S20;
 741   case ARM::S23:
 742     return ARM::S22;
 743   case ARM::S25:
 744     return ARM::S24;
 745   case ARM::S27:
 746     return ARM::S26;
 747   case ARM::S29:
 748     return ARM::S28;
 749   case ARM::S31:
 750     return ARM::S30;
 751
 752   case ARM::D1:
 753     return ARM::D0;
 754   case ARM::D3:
 755     return ARM::D2;
 756   case ARM::D5:
 757     return ARM::D4;
 758   case ARM::D7:
 759     return ARM::D6;
 760   case ARM::D9:
 761     return ARM::D8;
 762   case ARM::D11:
 763     return ARM::D10;
 764   case ARM::D13:
 765     return ARM::D12;
 766   case ARM::D15:
 767     return ARM::D14;
 768   case ARM::D17:
 769     return ARM::D16;
 770   case ARM::D19:
 771     return ARM::D18;
 772   case ARM::D21:
 773     return ARM::D20;
 774   case ARM::D23:
 775     return ARM::D22;
 776   case ARM::D25:
 777     return ARM::D24;
 778   case ARM::D27:
 779     return ARM::D26;
 780   case ARM::D29:
 781     return ARM::D28;
 782   case ARM::D31:
 783     return ARM::D30;
 784   }
 785
 786   return 0;
 787 }
 788
 789 unsigned ARMBaseRegisterInfo::getRegisterPairOdd(unsigned Reg,
 790                                              const MachineFunction &MF) const {
 791   switch (Reg) {
 792   default: break;
 793   // Return 0 if either register of the pair is a special register.
 794   // So no R12, etc.
 795   case ARM::R0:
 796     return ARM::R1;
 797   case ARM::R2:
 798     // FIXME!
 799     return STI.isThumb1Only() ? 0 : ARM::R3;
 800   case ARM::R4:
 801     return ARM::R5;
 802   case ARM::R6:
 803     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R7;
 804   case ARM::R8:
 805     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R9;
 806   case ARM::R10:
 807     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R11;
 808
 809   case ARM::S0:
 810     return ARM::S1;
 811   case ARM::S2:
 812     return ARM::S3;
 813   case ARM::S4:
 814     return ARM::S5;
 815   case ARM::S6:
 816     return ARM::S7;
 817   case ARM::S8:
 818     return ARM::S9;
 819   case ARM::S10:
 820     return ARM::S11;
 821   case ARM::S12:
 822     return ARM::S13;
 823   case ARM::S14:
 824     return ARM::S15;
 825   case ARM::S16:
 826     return ARM::S17;
 827   case ARM::S18:
 828     return ARM::S19;
 829   case ARM::S20:
 830     return ARM::S21;
 831   case ARM::S22:
 832     return ARM::S23;
 833   case ARM::S24:
 834     return ARM::S25;
 835   case ARM::S26:
 836     return ARM::S27;
 837   case ARM::S28:
 838     return ARM::S29;
 839   case ARM::S30:
 840     return ARM::S31;
 841
 842   case ARM::D0:
 843     return ARM::D1;
 844   case ARM::D2:
 845     return ARM::D3;
 846   case ARM::D4:
 847     return ARM::D5;
 848   case ARM::D6:
 849     return ARM::D7;
 850   case ARM::D8:
 851     return ARM::D9;
 852   case ARM::D10:
 853     return ARM::D11;
 854   case ARM::D12:
 855     return ARM::D13;
 856   case ARM::D14:
 857     return ARM::D15;
 858   case ARM::D16:
 859     return ARM::D17;
 860   case ARM::D18:
 861     return ARM::D19;
 862   case ARM::D20:
 863     return ARM::D21;
 864   case ARM::D22:
 865     return ARM::D23;
 866   case ARM::D24:
 867     return ARM::D25;
 868   case ARM::D26:
 869     return ARM::D27;
 870   case ARM::D28:
 871     return ARM::D29;
 872   case ARM::D30:
 873     return ARM::D31;
 874   }
 875
 876   return 0;
 877 }
 878
 879 /// emitLoadConstPool - Emits a load from constpool to materialize the
 880 /// specified immediate.
 881 void ARMBaseRegisterInfo::
 882 emitLoadConstPool(MachineBasicBlock &MBB,
 883                   MachineBasicBlock::iterator &MBBI,
 884                   DebugLoc dl,
 885                   unsigned DestReg, unsigned SubIdx, int Val,
 886                   ARMCC::CondCodes Pred,
 887                   unsigned PredReg) const {
 888   MachineFunction &MF = *MBB.getParent();
 889   MachineConstantPool *ConstantPool = MF.getConstantPool();
 890   Constant *C = ConstantInt::get(Type::Int32Ty, Val);
 891   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
 892
 893   BuildMI(MBB, MBBI, dl, TII.get(ARM::LDRcp))
 894     .addReg(DestReg, getDefRegState(true), SubIdx)
 895     .addConstantPoolIndex(Idx)
 896     .addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 897 }
 898
 899 bool ARMBaseRegisterInfo::
 900 requiresRegisterScavenging(const MachineFunction &MF) const {
 901   return true;
 902 }
 903
 904 // hasReservedCallFrame - Under normal circumstances, when a frame pointer is
 905 // not required, we reserve argument space for call sites in the function
 906 // immediately on entry to the current function. This eliminates the need for
 907 // add/sub sp brackets around call sites. Returns true if the call frame is
 908 // included as part of the stack frame.
 909 bool ARMBaseRegisterInfo::
 910 hasReservedCallFrame(MachineFunction &MF) const {
 911   const MachineFrameInfo *FFI = MF.getFrameInfo();
 912   unsigned CFSize = FFI->getMaxCallFrameSize();
 913   // It's not always a good idea to include the call frame as part of the
 914   // stack frame. ARM (especially Thumb) has small immediate offset to
 915   // address the stack frame. So a large call frame can cause poor codegen
 916   // and may even makes it impossible to scavenge a register.
 917   if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
 918     return false;
 919
 920   return !MF.getFrameInfo()->hasVarSizedObjects();
 921 }
 922
 923 static void
 924 emitSPUpdate(bool isARM,
 925              MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 926              DebugLoc dl, const ARMBaseInstrInfo &TII,
 927              int NumBytes,
 928              ARMCC::CondCodes Pred = ARMCC::AL, unsigned PredReg = 0) {
 929   if (isARM)
 930     emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
 931                             Pred, PredReg, TII);
 932   else
 933     emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
 934                            Pred, PredReg, TII);
 935 }
 936
 937
 938 void ARMBaseRegisterInfo::
 939 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 940                               MachineBasicBlock::iterator I) const {
 941   if (!hasReservedCallFrame(MF)) {
 942     // If we have alloca, convert as follows:
 943     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 944     // ADJCALLSTACKUP   -> add, sp, sp, amount
 945     MachineInstr *Old = I;
 946     DebugLoc dl = Old->getDebugLoc();
 947     unsigned Amount = Old->getOperand(0).getImm();
 948     if (Amount != 0) {
 949       // We need to keep the stack aligned properly.  To do this, we round the
 950       // amount of space needed for the outgoing arguments up to the next
 951       // alignment boundary.
 952       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 953       Amount = (Amount+Align-1)/Align*Align;
 954
 955       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 956       assert(!AFI->isThumb1OnlyFunction() &&
 957              "This eliminateCallFramePseudoInstr does not suppor Thumb1!");
 958       bool isARM = !AFI->isThumbFunction();
 959
 960       // Replace the pseudo instruction with a new instruction...
 961       unsigned Opc = Old->getOpcode();
 962       ARMCC::CondCodes Pred = (ARMCC::CondCodes)Old->getOperand(1).getImm();
 963       // FIXME: Thumb2 version of ADJCALLSTACKUP and ADJCALLSTACKDOWN?
 964       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 965         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
 966         unsigned PredReg = Old->getOperand(2).getReg();
 967         emitSPUpdate(isARM, MBB, I, dl, TII, -Amount, Pred, PredReg);
 968       } else {
 969         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
 970         unsigned PredReg = Old->getOperand(3).getReg();
 971         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 972         emitSPUpdate(isARM, MBB, I, dl, TII, Amount, Pred, PredReg);
 973       }
 974     }
 975   }
 976   MBB.erase(I);
 977 }
 978
 979 /// findScratchRegister - Find a 'free' ARM register. If register scavenger
 980 /// is not being used, R12 is available. Otherwise, try for a call-clobbered
 981 /// register first and then a spilled callee-saved register if that fails.
 982 static
 983 unsigned findScratchRegister(RegScavenger *RS, const TargetRegisterClass *RC,
 984                              ARMFunctionInfo *AFI) {
 985   unsigned Reg = RS ? RS->FindUnusedReg(RC, true) : (unsigned) ARM::R12;
 986   assert(!AFI->isThumb1OnlyFunction());
 987   if (Reg == 0)
 988     // Try a already spilled CS register.
 989     Reg = RS->FindUnusedReg(RC, AFI->getSpilledCSRegisters());
 990
 991   return Reg;
 992 }
 993
 994 void
 995 ARMBaseRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 996                                          int SPAdj, RegScavenger *RS) const {
 997   unsigned i = 0;
 998   MachineInstr &MI = *II;
 999   MachineBasicBlock &MBB = *MI.getParent();
1000   MachineFunction &MF = *MBB.getParent();
1001   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1002   assert(!AFI->isThumb1OnlyFunction() &&
1003          "This eliminateFrameIndex does not suppor Thumb1!");
1004
1005   while (!MI.getOperand(i).isFI()) {
1006     ++i;
1007     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1008   }
1009
1010   unsigned FrameReg = ARM::SP;
1011   int FrameIndex = MI.getOperand(i).getIndex();
1012   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
1013                MF.getFrameInfo()->getStackSize() + SPAdj;
1014
1015   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
1016     Offset -= AFI->getGPRCalleeSavedArea1Offset();
1017   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
1018     Offset -= AFI->getGPRCalleeSavedArea2Offset();
1019   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
1020     Offset -= AFI->getDPRCalleeSavedAreaOffset();
1021   else if (hasFP(MF)) {
1022     assert(SPAdj == 0 && "Unexpected");
1023     // There is alloca()'s in this function, must reference off the frame
1024     // pointer instead.
1025     FrameReg = getFrameRegister(MF);
1026     Offset -= AFI->getFramePtrSpillOffset();
1027   }
1028
1029   // modify MI as necessary to handle as much of 'Offset' as possible
1030   if (!AFI->isThumbFunction())
1031     Offset = rewriteARMFrameIndex(MI, i, FrameReg, Offset, TII);
1032   else {
1033     assert(AFI->isThumb2Function());
1034     Offset = rewriteT2FrameIndex(MI, i, FrameReg, Offset, TII);
1035   }
1036   if (Offset == 0)
1037     return;
1038
1039   // If we get here, the immediate doesn't fit into the instruction.  We folded
1040   // as much as possible above, handle the rest, providing a register that is
1041   // SP+LargeImm.
1042   assert(Offset && "This code isn't needed if offset already handled!");
1043
1044   // Insert a set of r12 with the full address: r12 = sp + offset
1045   // If the offset we have is too large to fit into the instruction, we need
1046   // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
1047   // out of 'Offset'.
1048   unsigned ScratchReg = findScratchRegister(RS, &ARM::GPRRegClass, AFI);
1049   if (ScratchReg == 0)
1050     // No register is "free". Scavenge a register.
1051     ScratchReg = RS->scavengeRegister(&ARM::GPRRegClass, II, SPAdj);
1052   int PIdx = MI.findFirstPredOperandIdx();
1053   ARMCC::CondCodes Pred = (PIdx == -1)
1054     ? ARMCC::AL : (ARMCC::CondCodes)MI.getOperand(PIdx).getImm();
1055   unsigned PredReg = (PIdx == -1) ? 0 : MI.getOperand(PIdx+1).getReg();
1056   if (!AFI->isThumbFunction())
1057     emitARMRegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1058                             Offset, Pred, PredReg, TII);
1059   else {
1060     assert(AFI->isThumb2Function());
1061     emitT2RegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1062                            Offset, Pred, PredReg, TII);
1063   }
1064   MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
1065 }
1066
1067 /// Move iterator pass the next bunch of callee save load / store ops for
1068 /// the particular spill area (1: integer area 1, 2: integer area 2,
1069 /// 3: fp area, 0: don't care).
1070 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1071                                    MachineBasicBlock::iterator &MBBI,
1072                                    int Opc1, int Opc2, unsigned Area,
1073                                    const ARMSubtarget &STI) {
1074   while (MBBI != MBB.end() &&
1075          ((MBBI->getOpcode() == Opc1) || (MBBI->getOpcode() == Opc2)) &&
1076          MBBI->getOperand(1).isFI()) {
1077     if (Area != 0) {
1078       bool Done = false;
1079       unsigned Category = 0;
1080       switch (MBBI->getOperand(0).getReg()) {
1081       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1082       case ARM::LR:
1083         Category = 1;
1084         break;
1085       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1086         Category = STI.isTargetDarwin() ? 2 : 1;
1087         break;
1088       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1089       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1090         Category = 3;
1091         break;
1092       default:
1093         Done = true;
1094         break;
1095       }
1096       if (Done || Category != Area)
1097         break;
1098     }
1099
1100     ++MBBI;
1101   }
1102 }
1103
1104 void ARMBaseRegisterInfo::
1105 emitPrologue(MachineFunction &MF) const {
1106   MachineBasicBlock &MBB = MF.front();
1107   MachineBasicBlock::iterator MBBI = MBB.begin();
1108   MachineFrameInfo  *MFI = MF.getFrameInfo();
1109   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1110   assert(!AFI->isThumb1OnlyFunction() &&
1111          "This emitPrologue does not suppor Thumb1!");
1112   bool isARM = !AFI->isThumbFunction();
1113   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1114   unsigned NumBytes = MFI->getStackSize();
1115   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1116   DebugLoc dl = (MBBI != MBB.end() ?
1117                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
1118
1119   // Determine the sizes of each callee-save spill areas and record which frame
1120   // belongs to which callee-save spill areas.
1121   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1122   int FramePtrSpillFI = 0;
1123
1124   if (VARegSaveSize)
1125     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -VARegSaveSize);
1126
1127   if (!AFI->hasStackFrame()) {
1128     if (NumBytes != 0)
1129       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes);
1130     return;
1131   }
1132
1133   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1134     unsigned Reg = CSI[i].getReg();
1135     int FI = CSI[i].getFrameIdx();
1136     switch (Reg) {
1137     case ARM::R4:
1138     case ARM::R5:
1139     case ARM::R6:
1140     case ARM::R7:
1141     case ARM::LR:
1142       if (Reg == FramePtr)
1143         FramePtrSpillFI = FI;
1144       AFI->addGPRCalleeSavedArea1Frame(FI);
1145       GPRCS1Size += 4;
1146       break;
1147     case ARM::R8:
1148     case ARM::R9:
1149     case ARM::R10:
1150     case ARM::R11:
1151       if (Reg == FramePtr)
1152         FramePtrSpillFI = FI;
1153       if (STI.isTargetDarwin()) {
1154         AFI->addGPRCalleeSavedArea2Frame(FI);
1155         GPRCS2Size += 4;
1156       } else {
1157         AFI->addGPRCalleeSavedArea1Frame(FI);
1158         GPRCS1Size += 4;
1159       }
1160       break;
1161     default:
1162       AFI->addDPRCalleeSavedAreaFrame(FI);
1163       DPRCSSize += 8;
1164     }
1165   }
1166
1167   // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1168   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -GPRCS1Size);
1169   movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, ARM::t2STRi12, 1, STI);
1170
1171   // Darwin ABI requires FP to point to the stack slot that contains the
1172   // previous FP.
1173   if (STI.isTargetDarwin() || hasFP(MF)) {
1174     unsigned ADDriOpc = !AFI->isThumbFunction() ? ARM::ADDri : ARM::t2ADDri;
1175     MachineInstrBuilder MIB =
1176       BuildMI(MBB, MBBI, dl, TII.get(ADDriOpc), FramePtr)
1177       .addFrameIndex(FramePtrSpillFI).addImm(0);
1178     AddDefaultCC(AddDefaultPred(MIB));
1179   }
1180
1181   // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1182   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -GPRCS2Size);
1183
1184   // Build the new SUBri to adjust SP for FP callee-save spill area.
1185   movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, ARM::t2STRi12, 2, STI);
1186   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -DPRCSSize);
1187
1188   // Determine starting offsets of spill areas.
1189   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1190   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1191   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1192   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1193   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1194   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1195   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1196
1197   NumBytes = DPRCSOffset;
1198   if (NumBytes) {
1199     // Insert it after all the callee-save spills.
1200     movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 0, 3, STI);
1201     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes);
1202   }
1203
1204   if (STI.isTargetELF() && hasFP(MF)) {
1205     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
1206                              AFI->getFramePtrSpillOffset());
1207   }
1208
1209   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1210   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1211   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1212 }
1213
1214 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1215   for (unsigned i = 0; CSRegs[i]; ++i)
1216     if (Reg == CSRegs[i])
1217       return true;
1218   return false;
1219 }
1220
1221 static bool isCSRestore(MachineInstr *MI,
1222                         const ARMBaseInstrInfo &TII,
1223                         const unsigned *CSRegs) {
1224   return ((MI->getOpcode() == (int)ARM::FLDD ||
1225            MI->getOpcode() == (int)ARM::LDR ||
1226            MI->getOpcode() == (int)ARM::t2LDRi12) &&
1227           MI->getOperand(1).isFI() &&
1228           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1229 }
1230
1231 void ARMBaseRegisterInfo::
1232 emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const {
1233   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1234   assert(MBBI->getDesc().isReturn() &&
1235          "Can only insert epilog into returning blocks");
1236   DebugLoc dl = MBBI->getDebugLoc();
1237   MachineFrameInfo *MFI = MF.getFrameInfo();
1238   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1239   assert(!AFI->isThumb1OnlyFunction() &&
1240          "This emitEpilogue does not suppor Thumb1!");
1241   bool isARM = !AFI->isThumbFunction();
1242
1243   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1244   int NumBytes = (int)MFI->getStackSize();
1245
1246   if (!AFI->hasStackFrame()) {
1247     if (NumBytes != 0)
1248       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
1249   } else {
1250     // Unwind MBBI to point to first LDR / FLDD.
1251     const unsigned *CSRegs = getCalleeSavedRegs();
1252     if (MBBI != MBB.begin()) {
1253       do
1254         --MBBI;
1255       while (MBBI != MBB.begin() && isCSRestore(MBBI, TII, CSRegs));
1256       if (!isCSRestore(MBBI, TII, CSRegs))
1257         ++MBBI;
1258     }
1259
1260     // Move SP to start of FP callee save spill area.
1261     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1262                  AFI->getGPRCalleeSavedArea2Size() +
1263                  AFI->getDPRCalleeSavedAreaSize());
1264
1265     // Darwin ABI requires FP to point to the stack slot that contains the
1266     // previous FP.
1267     if ((STI.isTargetDarwin() && NumBytes) || hasFP(MF)) {
1268       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1269       // Reset SP based on frame pointer only if the stack frame extends beyond
1270       // frame pointer stack slot or target is ELF and the function has FP.
1271       if (AFI->getGPRCalleeSavedArea2Size() ||
1272           AFI->getDPRCalleeSavedAreaSize()  ||
1273           AFI->getDPRCalleeSavedAreaOffset()||
1274           hasFP(MF)) {
1275         if (NumBytes) {
1276           unsigned SUBriOpc = isARM ? ARM::SUBri : ARM::t2SUBri;
1277           BuildMI(MBB, MBBI, dl, TII.get(SUBriOpc), ARM::SP)
1278             .addReg(FramePtr)
1279             .addImm(NumBytes)
1280             .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1281         } else {
1282           // Thumb2 or ARM.
1283           unsigned MOVrOpc = isARM ? ARM::MOVr : ARM::t2MOVr;
1284           BuildMI(MBB, MBBI, dl, TII.get(MOVrOpc), ARM::SP)
1285             .addReg(FramePtr)
1286             .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1287         }
1288       }
1289     } else if (NumBytes)
1290       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
1291
1292     // Move SP to start of integer callee save spill area 2.
1293     movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 0, 3, STI);
1294     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getDPRCalleeSavedAreaSize());
1295
1296     // Move SP to start of integer callee save spill area 1.
1297     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, ARM::t2LDRi12, 2, STI);
1298     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getGPRCalleeSavedArea2Size());
1299
1300     // Move SP to SP upon entry to the function.
1301     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, ARM::t2LDRi12, 1, STI);
1302     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getGPRCalleeSavedArea1Size());
1303   }
1304
1305   if (VARegSaveSize)
1306     emitSPUpdate(isARM, MBB, MBBI, dl, TII, VARegSaveSize);
1307 }
1308
1309 #include "ARMGenRegisterInfo.inc"