lib/Target/ARM/ARMBaseRegisterInfo.cpp

   1 //===- ARMBaseRegisterInfo.cpp - ARM Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the base ARM implementation of TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMBaseRegisterInfo.h"
  18 #include "ARMInstrInfo.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/RegisterScavenging.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetFrameInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/BitVector.h"
  39 #include "llvm/ADT/SmallVector.h"
  40 #include "llvm/Support/CommandLine.h"
  41
  42 namespace llvm {
  43 cl::opt<bool>
  44 ReuseFrameIndexVals("arm-reuse-frame-index-vals", cl::Hidden, cl::init(true),
  45           cl::desc("Reuse repeated frame index values"));
  46 }
  47
  48 using namespace llvm;
  49
  50 unsigned ARMBaseRegisterInfo::getRegisterNumbering(unsigned RegEnum,
  51                                                    bool *isSPVFP) {
  52   if (isSPVFP)
  53     *isSPVFP = false;
  54
  55   using namespace ARM;
  56   switch (RegEnum) {
  57   default:
  58     llvm_unreachable("Unknown ARM register!");
  59   case R0:  case D0:  case Q0:  return 0;
  60   case R1:  case D1:  case Q1:  return 1;
  61   case R2:  case D2:  case Q2:  return 2;
  62   case R3:  case D3:  case Q3:  return 3;
  63   case R4:  case D4:  case Q4:  return 4;
  64   case R5:  case D5:  case Q5:  return 5;
  65   case R6:  case D6:  case Q6:  return 6;
  66   case R7:  case D7:  case Q7:  return 7;
  67   case R8:  case D8:  case Q8:  return 8;
  68   case R9:  case D9:  case Q9:  return 9;
  69   case R10: case D10: case Q10: return 10;
  70   case R11: case D11: case Q11: return 11;
  71   case R12: case D12: case Q12: return 12;
  72   case SP:  case D13: case Q13: return 13;
  73   case LR:  case D14: case Q14: return 14;
  74   case PC:  case D15: case Q15: return 15;
  75
  76   case D16: return 16;
  77   case D17: return 17;
  78   case D18: return 18;
  79   case D19: return 19;
  80   case D20: return 20;
  81   case D21: return 21;
  82   case D22: return 22;
  83   case D23: return 23;
  84   case D24: return 24;
  85   case D25: return 25;
  86   case D26: return 26;
  87   case D27: return 27;
  88   case D28: return 28;
  89   case D29: return 29;
  90   case D30: return 30;
  91   case D31: return 31;
  92
  93   case S0: case S1: case S2: case S3:
  94   case S4: case S5: case S6: case S7:
  95   case S8: case S9: case S10: case S11:
  96   case S12: case S13: case S14: case S15:
  97   case S16: case S17: case S18: case S19:
  98   case S20: case S21: case S22: case S23:
  99   case S24: case S25: case S26: case S27:
 100   case S28: case S29: case S30: case S31: {
 101     if (isSPVFP)
 102       *isSPVFP = true;
 103     switch (RegEnum) {
 104     default: return 0; // Avoid compile time warning.
 105     case S0: return 0;
 106     case S1: return 1;
 107     case S2: return 2;
 108     case S3: return 3;
 109     case S4: return 4;
 110     case S5: return 5;
 111     case S6: return 6;
 112     case S7: return 7;
 113     case S8: return 8;
 114     case S9: return 9;
 115     case S10: return 10;
 116     case S11: return 11;
 117     case S12: return 12;
 118     case S13: return 13;
 119     case S14: return 14;
 120     case S15: return 15;
 121     case S16: return 16;
 122     case S17: return 17;
 123     case S18: return 18;
 124     case S19: return 19;
 125     case S20: return 20;
 126     case S21: return 21;
 127     case S22: return 22;
 128     case S23: return 23;
 129     case S24: return 24;
 130     case S25: return 25;
 131     case S26: return 26;
 132     case S27: return 27;
 133     case S28: return 28;
 134     case S29: return 29;
 135     case S30: return 30;
 136     case S31: return 31;
 137     }
 138   }
 139   }
 140 }
 141
 142 ARMBaseRegisterInfo::ARMBaseRegisterInfo(const ARMBaseInstrInfo &tii,
 143                                          const ARMSubtarget &sti)
 144   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
 145     TII(tii), STI(sti),
 146     FramePtr((STI.isTargetDarwin() || STI.isThumb()) ? ARM::R7 : ARM::R11) {
 147 }
 148
 149 const unsigned*
 150 ARMBaseRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 151   static const unsigned CalleeSavedRegs[] = {
 152     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 153     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 154
 155     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 156     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 157     0
 158   };
 159
 160   static const unsigned DarwinCalleeSavedRegs[] = {
 161     // Darwin ABI deviates from ARM standard ABI. R9 is not a callee-saved
 162     // register.
 163     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 164     ARM::R11, ARM::R10, ARM::R8,
 165
 166     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 167     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 168     0
 169   };
 170   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 171 }
 172
 173 const TargetRegisterClass* const *
 174 ARMBaseRegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
 175   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 176     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 177     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 178     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 179
 180     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 181     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 182     0
 183   };
 184
 185   static const TargetRegisterClass * const ThumbCalleeSavedRegClasses[] = {
 186     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 187     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::tGPRRegClass,
 188     &ARM::tGPRRegClass,&ARM::tGPRRegClass,&ARM::tGPRRegClass,
 189
 190     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 191     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 192     0
 193   };
 194
 195   static const TargetRegisterClass * const DarwinCalleeSavedRegClasses[] = {
 196     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 197     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 198     &ARM::GPRRegClass, &ARM::GPRRegClass,
 199
 200     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 201     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 202     0
 203   };
 204
 205   static const TargetRegisterClass * const DarwinThumbCalleeSavedRegClasses[] ={
 206     &ARM::GPRRegClass,  &ARM::tGPRRegClass, &ARM::tGPRRegClass,
 207     &ARM::tGPRRegClass, &ARM::tGPRRegClass, &ARM::GPRRegClass,
 208     &ARM::GPRRegClass,  &ARM::GPRRegClass,
 209
 210     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 211     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 212     0
 213   };
 214
 215   if (STI.isThumb1Only()) {
 216     return STI.isTargetDarwin()
 217       ? DarwinThumbCalleeSavedRegClasses : ThumbCalleeSavedRegClasses;
 218   }
 219   return STI.isTargetDarwin()
 220     ? DarwinCalleeSavedRegClasses : CalleeSavedRegClasses;
 221 }
 222
 223 BitVector ARMBaseRegisterInfo::
 224 getReservedRegs(const MachineFunction &MF) const {
 225   // FIXME: avoid re-calculating this everytime.
 226   BitVector Reserved(getNumRegs());
 227   Reserved.set(ARM::SP);
 228   Reserved.set(ARM::PC);
 229   if (STI.isTargetDarwin() || hasFP(MF))
 230     Reserved.set(FramePtr);
 231   // Some targets reserve R9.
 232   if (STI.isR9Reserved())
 233     Reserved.set(ARM::R9);
 234   return Reserved;
 235 }
 236
 237 bool ARMBaseRegisterInfo::isReservedReg(const MachineFunction &MF,
 238                                         unsigned Reg) const {
 239   switch (Reg) {
 240   default: break;
 241   case ARM::SP:
 242   case ARM::PC:
 243     return true;
 244   case ARM::R7:
 245   case ARM::R11:
 246     if (FramePtr == Reg && (STI.isTargetDarwin() || hasFP(MF)))
 247       return true;
 248     break;
 249   case ARM::R9:
 250     return STI.isR9Reserved();
 251   }
 252
 253   return false;
 254 }
 255
 256 const TargetRegisterClass *
 257 ARMBaseRegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 258                                               const TargetRegisterClass *B,
 259                                               unsigned SubIdx) const {
 260   switch (SubIdx) {
 261   default: return 0;
 262   case 1:
 263   case 2:
 264   case 3:
 265   case 4: {
 266     // S sub-registers.
 267     if (A->getSize() == 8) {
 268       if (B == &ARM::SPR_8RegClass)
 269         return &ARM::DPR_8RegClass;
 270       assert(B == &ARM::SPRRegClass && "Expecting SPR register class!");
 271       if (A == &ARM::DPR_8RegClass)
 272         return A;
 273       return &ARM::DPR_VFP2RegClass;
 274     }
 275
 276     if (A->getSize() == 16) {
 277       if (B == &ARM::SPR_8RegClass)
 278         return &ARM::QPR_8RegClass;
 279       return &ARM::QPR_VFP2RegClass;
 280     }
 281
 282     assert(A->getSize() == 32 && "Expecting a QQ register class!");
 283     if (B == &ARM::SPR_8RegClass)
 284       return &ARM::QQPR_8RegClass;
 285     return &ARM::QQPR_VFP2RegClass;
 286   }
 287   case 5:
 288   case 6:
 289   case 7:
 290   case 8: {
 291     // D sub-registers.
 292     if (A->getSize() == 16) {
 293       if (B == &ARM::DPR_VFP2RegClass)
 294         return &ARM::QPR_VFP2RegClass;
 295       if (B == &ARM::DPR_8RegClass)
 296         return &ARM::QPR_8RegClass;
 297       return A;
 298     }
 299
 300     assert(A->getSize() == 32 && "Expecting a QQ register class!");
 301     if (B == &ARM::DPR_VFP2RegClass)
 302       return &ARM::QQPR_VFP2RegClass;
 303     if (B == &ARM::DPR_8RegClass)
 304       return &ARM::QQPR_8RegClass;
 305     return A;
 306   }
 307   case 9:
 308   case 10: {
 309     // Q sub-registers.
 310     assert(A->getSize() == 32 && "Expecting a QQ register class!");
 311     if (B == &ARM::QPR_VFP2RegClass)
 312       return &ARM::QQPR_VFP2RegClass;
 313     if (B == &ARM::QPR_8RegClass)
 314       return &ARM::QQPR_8RegClass;
 315     return A;
 316   }
 317   }
 318   return 0;
 319 }
 320
 321 const TargetRegisterClass *
 322 ARMBaseRegisterInfo::getPointerRegClass(unsigned Kind) const {
 323   return ARM::GPRRegisterClass;
 324 }
 325
 326 /// getAllocationOrder - Returns the register allocation order for a specified
 327 /// register class in the form of a pair of TargetRegisterClass iterators.
 328 std::pair<TargetRegisterClass::iterator,TargetRegisterClass::iterator>
 329 ARMBaseRegisterInfo::getAllocationOrder(const TargetRegisterClass *RC,
 330                                         unsigned HintType, unsigned HintReg,
 331                                         const MachineFunction &MF) const {
 332   // Alternative register allocation orders when favoring even / odd registers
 333   // of register pairs.
 334
 335   // No FP, R9 is available.
 336   static const unsigned GPREven1[] = {
 337     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8, ARM::R10,
 338     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 339     ARM::R9, ARM::R11
 340   };
 341   static const unsigned GPROdd1[] = {
 342     ARM::R1, ARM::R3, ARM::R5, ARM::R7, ARM::R9, ARM::R11,
 343     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 344     ARM::R8, ARM::R10
 345   };
 346
 347   // FP is R7, R9 is available.
 348   static const unsigned GPREven2[] = {
 349     ARM::R0, ARM::R2, ARM::R4,          ARM::R8, ARM::R10,
 350     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6,
 351     ARM::R9, ARM::R11
 352   };
 353   static const unsigned GPROdd2[] = {
 354     ARM::R1, ARM::R3, ARM::R5,          ARM::R9, ARM::R11,
 355     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 356     ARM::R8, ARM::R10
 357   };
 358
 359   // FP is R11, R9 is available.
 360   static const unsigned GPREven3[] = {
 361     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8,
 362     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 363     ARM::R9
 364   };
 365   static const unsigned GPROdd3[] = {
 366     ARM::R1, ARM::R3, ARM::R5, ARM::R6, ARM::R9,
 367     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R7,
 368     ARM::R8
 369   };
 370
 371   // No FP, R9 is not available.
 372   static const unsigned GPREven4[] = {
 373     ARM::R0, ARM::R2, ARM::R4, ARM::R6,          ARM::R10,
 374     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8,
 375     ARM::R11
 376   };
 377   static const unsigned GPROdd4[] = {
 378     ARM::R1, ARM::R3, ARM::R5, ARM::R7,          ARM::R11,
 379     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 380     ARM::R10
 381   };
 382
 383   // FP is R7, R9 is not available.
 384   static const unsigned GPREven5[] = {
 385     ARM::R0, ARM::R2, ARM::R4,                   ARM::R10,
 386     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6, ARM::R8,
 387     ARM::R11
 388   };
 389   static const unsigned GPROdd5[] = {
 390     ARM::R1, ARM::R3, ARM::R5,                   ARM::R11,
 391     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 392     ARM::R10
 393   };
 394
 395   // FP is R11, R9 is not available.
 396   static const unsigned GPREven6[] = {
 397     ARM::R0, ARM::R2, ARM::R4, ARM::R6,
 398     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8
 399   };
 400   static const unsigned GPROdd6[] = {
 401     ARM::R1, ARM::R3, ARM::R5, ARM::R7,
 402     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8
 403   };
 404
 405
 406   if (HintType == ARMRI::RegPairEven) {
 407     if (isPhysicalRegister(HintReg) && getRegisterPairEven(HintReg, MF) == 0)
 408       // It's no longer possible to fulfill this hint. Return the default
 409       // allocation order.
 410       return std::make_pair(RC->allocation_order_begin(MF),
 411                             RC->allocation_order_end(MF));
 412
 413     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 414       if (!STI.isR9Reserved())
 415         return std::make_pair(GPREven1,
 416                               GPREven1 + (sizeof(GPREven1)/sizeof(unsigned)));
 417       else
 418         return std::make_pair(GPREven4,
 419                               GPREven4 + (sizeof(GPREven4)/sizeof(unsigned)));
 420     } else if (FramePtr == ARM::R7) {
 421       if (!STI.isR9Reserved())
 422         return std::make_pair(GPREven2,
 423                               GPREven2 + (sizeof(GPREven2)/sizeof(unsigned)));
 424       else
 425         return std::make_pair(GPREven5,
 426                               GPREven5 + (sizeof(GPREven5)/sizeof(unsigned)));
 427     } else { // FramePtr == ARM::R11
 428       if (!STI.isR9Reserved())
 429         return std::make_pair(GPREven3,
 430                               GPREven3 + (sizeof(GPREven3)/sizeof(unsigned)));
 431       else
 432         return std::make_pair(GPREven6,
 433                               GPREven6 + (sizeof(GPREven6)/sizeof(unsigned)));
 434     }
 435   } else if (HintType == ARMRI::RegPairOdd) {
 436     if (isPhysicalRegister(HintReg) && getRegisterPairOdd(HintReg, MF) == 0)
 437       // It's no longer possible to fulfill this hint. Return the default
 438       // allocation order.
 439       return std::make_pair(RC->allocation_order_begin(MF),
 440                             RC->allocation_order_end(MF));
 441
 442     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 443       if (!STI.isR9Reserved())
 444         return std::make_pair(GPROdd1,
 445                               GPROdd1 + (sizeof(GPROdd1)/sizeof(unsigned)));
 446       else
 447         return std::make_pair(GPROdd4,
 448                               GPROdd4 + (sizeof(GPROdd4)/sizeof(unsigned)));
 449     } else if (FramePtr == ARM::R7) {
 450       if (!STI.isR9Reserved())
 451         return std::make_pair(GPROdd2,
 452                               GPROdd2 + (sizeof(GPROdd2)/sizeof(unsigned)));
 453       else
 454         return std::make_pair(GPROdd5,
 455                               GPROdd5 + (sizeof(GPROdd5)/sizeof(unsigned)));
 456     } else { // FramePtr == ARM::R11
 457       if (!STI.isR9Reserved())
 458         return std::make_pair(GPROdd3,
 459                               GPROdd3 + (sizeof(GPROdd3)/sizeof(unsigned)));
 460       else
 461         return std::make_pair(GPROdd6,
 462                               GPROdd6 + (sizeof(GPROdd6)/sizeof(unsigned)));
 463     }
 464   }
 465   return std::make_pair(RC->allocation_order_begin(MF),
 466                         RC->allocation_order_end(MF));
 467 }
 468
 469 /// ResolveRegAllocHint - Resolves the specified register allocation hint
 470 /// to a physical register. Returns the physical register if it is successful.
 471 unsigned
 472 ARMBaseRegisterInfo::ResolveRegAllocHint(unsigned Type, unsigned Reg,
 473                                          const MachineFunction &MF) const {
 474   if (Reg == 0 || !isPhysicalRegister(Reg))
 475     return 0;
 476   if (Type == 0)
 477     return Reg;
 478   else if (Type == (unsigned)ARMRI::RegPairOdd)
 479     // Odd register.
 480     return getRegisterPairOdd(Reg, MF);
 481   else if (Type == (unsigned)ARMRI::RegPairEven)
 482     // Even register.
 483     return getRegisterPairEven(Reg, MF);
 484   return 0;
 485 }
 486
 487 void
 488 ARMBaseRegisterInfo::UpdateRegAllocHint(unsigned Reg, unsigned NewReg,
 489                                         MachineFunction &MF) const {
 490   MachineRegisterInfo *MRI = &MF.getRegInfo();
 491   std::pair<unsigned, unsigned> Hint = MRI->getRegAllocationHint(Reg);
 492   if ((Hint.first == (unsigned)ARMRI::RegPairOdd ||
 493        Hint.first == (unsigned)ARMRI::RegPairEven) &&
 494       Hint.second && TargetRegisterInfo::isVirtualRegister(Hint.second)) {
 495     // If 'Reg' is one of the even / odd register pair and it's now changed
 496     // (e.g. coalesced) into a different register. The other register of the
 497     // pair allocation hint must be updated to reflect the relationship
 498     // change.
 499     unsigned OtherReg = Hint.second;
 500     Hint = MRI->getRegAllocationHint(OtherReg);
 501     if (Hint.second == Reg)
 502       // Make sure the pair has not already divorced.
 503       MRI->setRegAllocationHint(OtherReg, Hint.first, NewReg);
 504   }
 505 }
 506
 507 /// hasFP - Return true if the specified function should have a dedicated frame
 508 /// pointer register.  This is true if the function has variable sized allocas
 509 /// or if frame pointer elimination is disabled.
 510 ///
 511 bool ARMBaseRegisterInfo::hasFP(const MachineFunction &MF) const {
 512   const MachineFrameInfo *MFI = MF.getFrameInfo();
 513   return ((DisableFramePointerElim(MF) && MFI->hasCalls())||
 514           needsStackRealignment(MF) ||
 515           MFI->hasVarSizedObjects() ||
 516           MFI->isFrameAddressTaken());
 517 }
 518
 519 bool ARMBaseRegisterInfo::canRealignStack(const MachineFunction &MF) const {
 520   const MachineFrameInfo *MFI = MF.getFrameInfo();
 521   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 522   return (RealignStack &&
 523           !AFI->isThumb1OnlyFunction() &&
 524           !MFI->hasVarSizedObjects());
 525 }
 526
 527 bool ARMBaseRegisterInfo::
 528 needsStackRealignment(const MachineFunction &MF) const {
 529   const MachineFrameInfo *MFI = MF.getFrameInfo();
 530   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 531   unsigned StackAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 532   return (RealignStack &&
 533           !AFI->isThumb1OnlyFunction() &&
 534           (MFI->getMaxAlignment() > StackAlign) &&
 535           !MFI->hasVarSizedObjects());
 536 }
 537
 538 bool ARMBaseRegisterInfo::
 539 cannotEliminateFrame(const MachineFunction &MF) const {
 540   const MachineFrameInfo *MFI = MF.getFrameInfo();
 541   if (DisableFramePointerElim(MF) && MFI->hasCalls())
 542     return true;
 543   return MFI->hasVarSizedObjects() || MFI->isFrameAddressTaken()
 544     || needsStackRealignment(MF);
 545 }
 546
 547 /// estimateStackSize - Estimate and return the size of the frame.
 548 static unsigned estimateStackSize(MachineFunction &MF) {
 549   const MachineFrameInfo *FFI = MF.getFrameInfo();
 550   int Offset = 0;
 551   for (int i = FFI->getObjectIndexBegin(); i != 0; ++i) {
 552     int FixedOff = -FFI->getObjectOffset(i);
 553     if (FixedOff > Offset) Offset = FixedOff;
 554   }
 555   for (unsigned i = 0, e = FFI->getObjectIndexEnd(); i != e; ++i) {
 556     if (FFI->isDeadObjectIndex(i))
 557       continue;
 558     Offset += FFI->getObjectSize(i);
 559     unsigned Align = FFI->getObjectAlignment(i);
 560     // Adjust to alignment boundary
 561     Offset = (Offset+Align-1)/Align*Align;
 562   }
 563   return (unsigned)Offset;
 564 }
 565
 566 /// estimateRSStackSizeLimit - Look at each instruction that references stack
 567 /// frames and return the stack size limit beyond which some of these
 568 /// instructions will require a scratch register during their expansion later.
 569 unsigned
 570 ARMBaseRegisterInfo::estimateRSStackSizeLimit(MachineFunction &MF) const {
 571   unsigned Limit = (1 << 12) - 1;
 572   for (MachineFunction::iterator BB = MF.begin(),E = MF.end(); BB != E; ++BB) {
 573     for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end();
 574          I != E; ++I) {
 575       for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i) {
 576         if (!I->getOperand(i).isFI()) continue;
 577
 578         const TargetInstrDesc &Desc = TII.get(I->getOpcode());
 579         unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 580         if (AddrMode == ARMII::AddrMode3 ||
 581             AddrMode == ARMII::AddrModeT2_i8)
 582           return (1 << 8) - 1;
 583
 584         if (AddrMode == ARMII::AddrMode5 ||
 585             AddrMode == ARMII::AddrModeT2_i8s4)
 586           Limit = std::min(Limit, ((1U << 8) - 1) * 4);
 587
 588         if (AddrMode == ARMII::AddrModeT2_i12 && hasFP(MF))
 589           // When the stack offset is negative, we will end up using
 590           // the i8 instructions instead.
 591           return (1 << 8) - 1;
 592
 593         if (AddrMode == ARMII::AddrMode6)
 594           return 0;
 595         break; // At most one FI per instruction
 596       }
 597     }
 598   }
 599
 600   return Limit;
 601 }
 602
 603 void
 604 ARMBaseRegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 605                                                        RegScavenger *RS) const {
 606   // This tells PEI to spill the FP as if it is any other callee-save register
 607   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 608   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 609   // to combine multiple loads / stores.
 610   bool CanEliminateFrame = true;
 611   bool CS1Spilled = false;
 612   bool LRSpilled = false;
 613   unsigned NumGPRSpills = 0;
 614   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 615   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 616   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 617
 618   // Spill R4 if Thumb2 function requires stack realignment - it will be used as
 619   // scratch register.
 620   // FIXME: It will be better just to find spare register here.
 621   if (needsStackRealignment(MF) &&
 622       AFI->isThumb2Function())
 623     MF.getRegInfo().setPhysRegUsed(ARM::R4);
 624
 625   // Spill LR if Thumb1 function uses variable length argument lists.
 626   if (AFI->isThumb1OnlyFunction() && AFI->getVarArgsRegSaveSize() > 0)
 627     MF.getRegInfo().setPhysRegUsed(ARM::LR);
 628
 629   // Don't spill FP if the frame can be eliminated. This is determined
 630   // by scanning the callee-save registers to see if any is used.
 631   const unsigned *CSRegs = getCalleeSavedRegs();
 632   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 633   for (unsigned i = 0; CSRegs[i]; ++i) {
 634     unsigned Reg = CSRegs[i];
 635     bool Spilled = false;
 636     if (MF.getRegInfo().isPhysRegUsed(Reg)) {
 637       AFI->setCSRegisterIsSpilled(Reg);
 638       Spilled = true;
 639       CanEliminateFrame = false;
 640     } else {
 641       // Check alias registers too.
 642       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 643         if (MF.getRegInfo().isPhysRegUsed(*Aliases)) {
 644           Spilled = true;
 645           CanEliminateFrame = false;
 646         }
 647       }
 648     }
 649
 650     if (CSRegClasses[i] == ARM::GPRRegisterClass ||
 651         CSRegClasses[i] == ARM::tGPRRegisterClass) {
 652       if (Spilled) {
 653         NumGPRSpills++;
 654
 655         if (!STI.isTargetDarwin()) {
 656           if (Reg == ARM::LR)
 657             LRSpilled = true;
 658           CS1Spilled = true;
 659           continue;
 660         }
 661
 662         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 663         switch (Reg) {
 664         case ARM::LR:
 665           LRSpilled = true;
 666           // Fallthrough
 667         case ARM::R4:
 668         case ARM::R5:
 669         case ARM::R6:
 670         case ARM::R7:
 671           CS1Spilled = true;
 672           break;
 673         default:
 674           break;
 675         }
 676       } else {
 677         if (!STI.isTargetDarwin()) {
 678           UnspilledCS1GPRs.push_back(Reg);
 679           continue;
 680         }
 681
 682         switch (Reg) {
 683         case ARM::R4:
 684         case ARM::R5:
 685         case ARM::R6:
 686         case ARM::R7:
 687         case ARM::LR:
 688           UnspilledCS1GPRs.push_back(Reg);
 689           break;
 690         default:
 691           UnspilledCS2GPRs.push_back(Reg);
 692           break;
 693         }
 694       }
 695     }
 696   }
 697
 698   bool ForceLRSpill = false;
 699   if (!LRSpilled && AFI->isThumb1OnlyFunction()) {
 700     unsigned FnSize = TII.GetFunctionSizeInBytes(MF);
 701     // Force LR to be spilled if the Thumb function size is > 2048. This enables
 702     // use of BL to implement far jump. If it turns out that it's not needed
 703     // then the branch fix up path will undo it.
 704     if (FnSize >= (1 << 11)) {
 705       CanEliminateFrame = false;
 706       ForceLRSpill = true;
 707     }
 708   }
 709
 710   // If any of the stack slot references may be out of range of an immediate
 711   // offset, make sure a register (or a spill slot) is available for the
 712   // register scavenger. Note that if we're indexing off the frame pointer, the
 713   // effective stack size is 4 bytes larger since the FP points to the stack
 714   // slot of the previous FP.
 715   bool BigStack = RS &&
 716     estimateStackSize(MF) + (hasFP(MF) ? 4 : 0) >= estimateRSStackSizeLimit(MF);
 717
 718   bool ExtraCSSpill = false;
 719   if (BigStack || !CanEliminateFrame || cannotEliminateFrame(MF)) {
 720     AFI->setHasStackFrame(true);
 721
 722     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 723     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 724     if (!LRSpilled && CS1Spilled) {
 725       MF.getRegInfo().setPhysRegUsed(ARM::LR);
 726       AFI->setCSRegisterIsSpilled(ARM::LR);
 727       NumGPRSpills++;
 728       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 729                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 730       ForceLRSpill = false;
 731       ExtraCSSpill = true;
 732     }
 733
 734     // Darwin ABI requires FP to point to the stack slot that contains the
 735     // previous FP.
 736     if (STI.isTargetDarwin() || hasFP(MF)) {
 737       MF.getRegInfo().setPhysRegUsed(FramePtr);
 738       NumGPRSpills++;
 739     }
 740
 741     // If stack and double are 8-byte aligned and we are spilling an odd number
 742     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 743     // the integer and double callee save areas.
 744     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 745     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 746       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
 747         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
 748           unsigned Reg = UnspilledCS1GPRs[i];
 749           // Don't spill high register if the function is thumb1
 750           if (!AFI->isThumb1OnlyFunction() ||
 751               isARMLowRegister(Reg) || Reg == ARM::LR) {
 752             MF.getRegInfo().setPhysRegUsed(Reg);
 753             AFI->setCSRegisterIsSpilled(Reg);
 754             if (!isReservedReg(MF, Reg))
 755               ExtraCSSpill = true;
 756             break;
 757           }
 758         }
 759       } else if (!UnspilledCS2GPRs.empty() &&
 760                  !AFI->isThumb1OnlyFunction()) {
 761         unsigned Reg = UnspilledCS2GPRs.front();
 762         MF.getRegInfo().setPhysRegUsed(Reg);
 763         AFI->setCSRegisterIsSpilled(Reg);
 764         if (!isReservedReg(MF, Reg))
 765           ExtraCSSpill = true;
 766       }
 767     }
 768
 769     // Estimate if we might need to scavenge a register at some point in order
 770     // to materialize a stack offset. If so, either spill one additional
 771     // callee-saved register or reserve a special spill slot to facilitate
 772     // register scavenging. Thumb1 needs a spill slot for stack pointer
 773     // adjustments also, even when the frame itself is small.
 774     if (BigStack && !ExtraCSSpill) {
 775       // If any non-reserved CS register isn't spilled, just spill one or two
 776       // extra. That should take care of it!
 777       unsigned NumExtras = TargetAlign / 4;
 778       SmallVector<unsigned, 2> Extras;
 779       while (NumExtras && !UnspilledCS1GPRs.empty()) {
 780         unsigned Reg = UnspilledCS1GPRs.back();
 781         UnspilledCS1GPRs.pop_back();
 782         if (!isReservedReg(MF, Reg)) {
 783           Extras.push_back(Reg);
 784           NumExtras--;
 785         }
 786       }
 787       // For non-Thumb1 functions, also check for hi-reg CS registers
 788       if (!AFI->isThumb1OnlyFunction()) {
 789         while (NumExtras && !UnspilledCS2GPRs.empty()) {
 790           unsigned Reg = UnspilledCS2GPRs.back();
 791           UnspilledCS2GPRs.pop_back();
 792           if (!isReservedReg(MF, Reg)) {
 793             Extras.push_back(Reg);
 794             NumExtras--;
 795           }
 796         }
 797       }
 798       if (Extras.size() && NumExtras == 0) {
 799         for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
 800           MF.getRegInfo().setPhysRegUsed(Extras[i]);
 801           AFI->setCSRegisterIsSpilled(Extras[i]);
 802         }
 803       } else if (!AFI->isThumb1OnlyFunction()) {
 804         // note: Thumb1 functions spill to R12, not the stack.  Reserve a slot
 805         // closest to SP or frame pointer.
 806         const TargetRegisterClass *RC = ARM::GPRRegisterClass;
 807         MachineFrameInfo *MFI = MF.getFrameInfo();
 808         RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
 809                                                            RC->getAlignment(),
 810                                                            false));
 811       }
 812     }
 813   }
 814
 815   if (ForceLRSpill) {
 816     MF.getRegInfo().setPhysRegUsed(ARM::LR);
 817     AFI->setCSRegisterIsSpilled(ARM::LR);
 818     AFI->setLRIsSpilledForFarJump(true);
 819   }
 820 }
 821
 822 unsigned ARMBaseRegisterInfo::getRARegister() const {
 823   return ARM::LR;
 824 }
 825
 826 unsigned
 827 ARMBaseRegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 828   if (STI.isTargetDarwin() || hasFP(MF))
 829     return FramePtr;
 830   return ARM::SP;
 831 }
 832
 833 int
 834 ARMBaseRegisterInfo::getFrameIndexReference(const MachineFunction &MF, int FI,
 835                                             unsigned &FrameReg) const {
 836   const MachineFrameInfo *MFI = MF.getFrameInfo();
 837   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 838   int Offset = MFI->getObjectOffset(FI) + MFI->getStackSize();
 839   bool isFixed = MFI->isFixedObjectIndex(FI);
 840
 841   FrameReg = ARM::SP;
 842   if (AFI->isGPRCalleeSavedArea1Frame(FI))
 843     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 844   else if (AFI->isGPRCalleeSavedArea2Frame(FI))
 845     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 846   else if (AFI->isDPRCalleeSavedAreaFrame(FI))
 847     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 848   else if (needsStackRealignment(MF)) {
 849     // When dynamically realigning the stack, use the frame pointer for
 850     // parameters, and the stack pointer for locals.
 851     assert (hasFP(MF) && "dynamic stack realignment without a FP!");
 852     if (isFixed) {
 853       FrameReg = getFrameRegister(MF);
 854       Offset -= AFI->getFramePtrSpillOffset();
 855     }
 856   } else if (hasFP(MF) && AFI->hasStackFrame()) {
 857     if (isFixed || MFI->hasVarSizedObjects()) {
 858       // Use frame pointer to reference fixed objects unless this is a
 859       // frameless function.
 860       FrameReg = getFrameRegister(MF);
 861       Offset -= AFI->getFramePtrSpillOffset();
 862     } else if (AFI->isThumb2Function()) {
 863       // In Thumb2 mode, the negative offset is very limited.
 864       int FPOffset = Offset - AFI->getFramePtrSpillOffset();
 865       if (FPOffset >= -255 && FPOffset < 0) {
 866         FrameReg = getFrameRegister(MF);
 867         Offset = FPOffset;
 868       }
 869     }
 870   }
 871   return Offset;
 872 }
 873
 874
 875 int
 876 ARMBaseRegisterInfo::getFrameIndexOffset(const MachineFunction &MF,
 877                                          int FI) const {
 878   unsigned FrameReg;
 879   return getFrameIndexReference(MF, FI, FrameReg);
 880 }
 881
 882 unsigned ARMBaseRegisterInfo::getEHExceptionRegister() const {
 883   llvm_unreachable("What is the exception register");
 884   return 0;
 885 }
 886
 887 unsigned ARMBaseRegisterInfo::getEHHandlerRegister() const {
 888   llvm_unreachable("What is the exception handler register");
 889   return 0;
 890 }
 891
 892 int ARMBaseRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 893   return ARMGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 894 }
 895
 896 unsigned ARMBaseRegisterInfo::getRegisterPairEven(unsigned Reg,
 897                                               const MachineFunction &MF) const {
 898   switch (Reg) {
 899   default: break;
 900   // Return 0 if either register of the pair is a special register.
 901   // So no R12, etc.
 902   case ARM::R1:
 903     return ARM::R0;
 904   case ARM::R3:
 905     return ARM::R2;
 906   case ARM::R5:
 907     return ARM::R4;
 908   case ARM::R7:
 909     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R6;
 910   case ARM::R9:
 911     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R8;
 912   case ARM::R11:
 913     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R10;
 914
 915   case ARM::S1:
 916     return ARM::S0;
 917   case ARM::S3:
 918     return ARM::S2;
 919   case ARM::S5:
 920     return ARM::S4;
 921   case ARM::S7:
 922     return ARM::S6;
 923   case ARM::S9:
 924     return ARM::S8;
 925   case ARM::S11:
 926     return ARM::S10;
 927   case ARM::S13:
 928     return ARM::S12;
 929   case ARM::S15:
 930     return ARM::S14;
 931   case ARM::S17:
 932     return ARM::S16;
 933   case ARM::S19:
 934     return ARM::S18;
 935   case ARM::S21:
 936     return ARM::S20;
 937   case ARM::S23:
 938     return ARM::S22;
 939   case ARM::S25:
 940     return ARM::S24;
 941   case ARM::S27:
 942     return ARM::S26;
 943   case ARM::S29:
 944     return ARM::S28;
 945   case ARM::S31:
 946     return ARM::S30;
 947
 948   case ARM::D1:
 949     return ARM::D0;
 950   case ARM::D3:
 951     return ARM::D2;
 952   case ARM::D5:
 953     return ARM::D4;
 954   case ARM::D7:
 955     return ARM::D6;
 956   case ARM::D9:
 957     return ARM::D8;
 958   case ARM::D11:
 959     return ARM::D10;
 960   case ARM::D13:
 961     return ARM::D12;
 962   case ARM::D15:
 963     return ARM::D14;
 964   case ARM::D17:
 965     return ARM::D16;
 966   case ARM::D19:
 967     return ARM::D18;
 968   case ARM::D21:
 969     return ARM::D20;
 970   case ARM::D23:
 971     return ARM::D22;
 972   case ARM::D25:
 973     return ARM::D24;
 974   case ARM::D27:
 975     return ARM::D26;
 976   case ARM::D29:
 977     return ARM::D28;
 978   case ARM::D31:
 979     return ARM::D30;
 980   }
 981
 982   return 0;
 983 }
 984
 985 unsigned ARMBaseRegisterInfo::getRegisterPairOdd(unsigned Reg,
 986                                              const MachineFunction &MF) const {
 987   switch (Reg) {
 988   default: break;
 989   // Return 0 if either register of the pair is a special register.
 990   // So no R12, etc.
 991   case ARM::R0:
 992     return ARM::R1;
 993   case ARM::R2:
 994     return ARM::R3;
 995   case ARM::R4:
 996     return ARM::R5;
 997   case ARM::R6:
 998     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R7;
 999   case ARM::R8:
1000     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R9;
1001   case ARM::R10:
1002     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R11;
1003
1004   case ARM::S0:
1005     return ARM::S1;
1006   case ARM::S2:
1007     return ARM::S3;
1008   case ARM::S4:
1009     return ARM::S5;
1010   case ARM::S6:
1011     return ARM::S7;
1012   case ARM::S8:
1013     return ARM::S9;
1014   case ARM::S10:
1015     return ARM::S11;
1016   case ARM::S12:
1017     return ARM::S13;
1018   case ARM::S14:
1019     return ARM::S15;
1020   case ARM::S16:
1021     return ARM::S17;
1022   case ARM::S18:
1023     return ARM::S19;
1024   case ARM::S20:
1025     return ARM::S21;
1026   case ARM::S22:
1027     return ARM::S23;
1028   case ARM::S24:
1029     return ARM::S25;
1030   case ARM::S26:
1031     return ARM::S27;
1032   case ARM::S28:
1033     return ARM::S29;
1034   case ARM::S30:
1035     return ARM::S31;
1036
1037   case ARM::D0:
1038     return ARM::D1;
1039   case ARM::D2:
1040     return ARM::D3;
1041   case ARM::D4:
1042     return ARM::D5;
1043   case ARM::D6:
1044     return ARM::D7;
1045   case ARM::D8:
1046     return ARM::D9;
1047   case ARM::D10:
1048     return ARM::D11;
1049   case ARM::D12:
1050     return ARM::D13;
1051   case ARM::D14:
1052     return ARM::D15;
1053   case ARM::D16:
1054     return ARM::D17;
1055   case ARM::D18:
1056     return ARM::D19;
1057   case ARM::D20:
1058     return ARM::D21;
1059   case ARM::D22:
1060     return ARM::D23;
1061   case ARM::D24:
1062     return ARM::D25;
1063   case ARM::D26:
1064     return ARM::D27;
1065   case ARM::D28:
1066     return ARM::D29;
1067   case ARM::D30:
1068     return ARM::D31;
1069   }
1070
1071   return 0;
1072 }
1073
1074 /// emitLoadConstPool - Emits a load from constpool to materialize the
1075 /// specified immediate.
1076 void ARMBaseRegisterInfo::
1077 emitLoadConstPool(MachineBasicBlock &MBB,
1078                   MachineBasicBlock::iterator &MBBI,
1079                   DebugLoc dl,
1080                   unsigned DestReg, unsigned SubIdx, int Val,
1081                   ARMCC::CondCodes Pred,
1082                   unsigned PredReg) const {
1083   MachineFunction &MF = *MBB.getParent();
1084   MachineConstantPool *ConstantPool = MF.getConstantPool();
1085   const Constant *C =
1086         ConstantInt::get(Type::getInt32Ty(MF.getFunction()->getContext()), Val);
1087   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
1088
1089   BuildMI(MBB, MBBI, dl, TII.get(ARM::LDRcp))
1090     .addReg(DestReg, getDefRegState(true), SubIdx)
1091     .addConstantPoolIndex(Idx)
1092     .addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
1093 }
1094
1095 bool ARMBaseRegisterInfo::
1096 requiresRegisterScavenging(const MachineFunction &MF) const {
1097   return true;
1098 }
1099
1100 bool ARMBaseRegisterInfo::
1101 requiresFrameIndexScavenging(const MachineFunction &MF) const {
1102   return true;
1103 }
1104
1105 // hasReservedCallFrame - Under normal circumstances, when a frame pointer is
1106 // not required, we reserve argument space for call sites in the function
1107 // immediately on entry to the current function. This eliminates the need for
1108 // add/sub sp brackets around call sites. Returns true if the call frame is
1109 // included as part of the stack frame.
1110 bool ARMBaseRegisterInfo::
1111 hasReservedCallFrame(MachineFunction &MF) const {
1112   const MachineFrameInfo *FFI = MF.getFrameInfo();
1113   unsigned CFSize = FFI->getMaxCallFrameSize();
1114   // It's not always a good idea to include the call frame as part of the
1115   // stack frame. ARM (especially Thumb) has small immediate offset to
1116   // address the stack frame. So a large call frame can cause poor codegen
1117   // and may even makes it impossible to scavenge a register.
1118   if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
1119     return false;
1120
1121   return !MF.getFrameInfo()->hasVarSizedObjects();
1122 }
1123
1124 // canSimplifyCallFramePseudos - If there is a reserved call frame, the
1125 // call frame pseudos can be simplified. Unlike most targets, having a FP
1126 // is not sufficient here since we still may reference some objects via SP
1127 // even when FP is available in Thumb2 mode.
1128 bool ARMBaseRegisterInfo::
1129 canSimplifyCallFramePseudos(MachineFunction &MF) const {
1130   return hasReservedCallFrame(MF) || MF.getFrameInfo()->hasVarSizedObjects();
1131 }
1132
1133 static void
1134 emitSPUpdate(bool isARM,
1135              MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1136              DebugLoc dl, const ARMBaseInstrInfo &TII,
1137              int NumBytes,
1138              ARMCC::CondCodes Pred = ARMCC::AL, unsigned PredReg = 0) {
1139   if (isARM)
1140     emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
1141                             Pred, PredReg, TII);
1142   else
1143     emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
1144                            Pred, PredReg, TII);
1145 }
1146
1147
1148 void ARMBaseRegisterInfo::
1149 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1150                               MachineBasicBlock::iterator I) const {
1151   if (!hasReservedCallFrame(MF)) {
1152     // If we have alloca, convert as follows:
1153     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
1154     // ADJCALLSTACKUP   -> add, sp, sp, amount
1155     MachineInstr *Old = I;
1156     DebugLoc dl = Old->getDebugLoc();
1157     unsigned Amount = Old->getOperand(0).getImm();
1158     if (Amount != 0) {
1159       // We need to keep the stack aligned properly.  To do this, we round the
1160       // amount of space needed for the outgoing arguments up to the next
1161       // alignment boundary.
1162       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1163       Amount = (Amount+Align-1)/Align*Align;
1164
1165       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1166       assert(!AFI->isThumb1OnlyFunction() &&
1167              "This eliminateCallFramePseudoInstr does not support Thumb1!");
1168       bool isARM = !AFI->isThumbFunction();
1169
1170       // Replace the pseudo instruction with a new instruction...
1171       unsigned Opc = Old->getOpcode();
1172       int PIdx = Old->findFirstPredOperandIdx();
1173       ARMCC::CondCodes Pred = (PIdx == -1)
1174         ? ARMCC::AL : (ARMCC::CondCodes)Old->getOperand(PIdx).getImm();
1175       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
1176         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
1177         unsigned PredReg = Old->getOperand(2).getReg();
1178         emitSPUpdate(isARM, MBB, I, dl, TII, -Amount, Pred, PredReg);
1179       } else {
1180         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
1181         unsigned PredReg = Old->getOperand(3).getReg();
1182         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
1183         emitSPUpdate(isARM, MBB, I, dl, TII, Amount, Pred, PredReg);
1184       }
1185     }
1186   }
1187   MBB.erase(I);
1188 }
1189
1190 unsigned
1191 ARMBaseRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1192                                          int SPAdj, FrameIndexValue *Value,
1193                                          RegScavenger *RS) const {
1194   unsigned i = 0;
1195   MachineInstr &MI = *II;
1196   MachineBasicBlock &MBB = *MI.getParent();
1197   MachineFunction &MF = *MBB.getParent();
1198   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1199   assert(!AFI->isThumb1OnlyFunction() &&
1200          "This eliminateFrameIndex does not support Thumb1!");
1201
1202   while (!MI.getOperand(i).isFI()) {
1203     ++i;
1204     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1205   }
1206
1207   int FrameIndex = MI.getOperand(i).getIndex();
1208   unsigned FrameReg;
1209
1210   int Offset = getFrameIndexReference(MF, FrameIndex, FrameReg);
1211   if (FrameReg != ARM::SP)
1212     SPAdj = 0;
1213   Offset += SPAdj;
1214
1215   // Special handling of dbg_value instructions.
1216   if (MI.isDebugValue()) {
1217     MI.getOperand(i).  ChangeToRegister(FrameReg, false /*isDef*/);
1218     MI.getOperand(i+1).ChangeToImmediate(Offset);
1219     return 0;
1220   }
1221
1222   // Modify MI as necessary to handle as much of 'Offset' as possible
1223   bool Done = false;
1224   if (!AFI->isThumbFunction())
1225     Done = rewriteARMFrameIndex(MI, i, FrameReg, Offset, TII);
1226   else {
1227     assert(AFI->isThumb2Function());
1228     Done = rewriteT2FrameIndex(MI, i, FrameReg, Offset, TII);
1229   }
1230   if (Done)
1231     return 0;
1232
1233   // If we get here, the immediate doesn't fit into the instruction.  We folded
1234   // as much as possible above, handle the rest, providing a register that is
1235   // SP+LargeImm.
1236   assert((Offset ||
1237           (MI.getDesc().TSFlags & ARMII::AddrModeMask) == ARMII::AddrMode4 ||
1238           (MI.getDesc().TSFlags & ARMII::AddrModeMask) == ARMII::AddrMode6) &&
1239          "This code isn't needed if offset already handled!");
1240
1241   unsigned ScratchReg = 0;
1242   int PIdx = MI.findFirstPredOperandIdx();
1243   ARMCC::CondCodes Pred = (PIdx == -1)
1244     ? ARMCC::AL : (ARMCC::CondCodes)MI.getOperand(PIdx).getImm();
1245   unsigned PredReg = (PIdx == -1) ? 0 : MI.getOperand(PIdx+1).getReg();
1246   if (Offset == 0)
1247     // Must be addrmode4/6.
1248     MI.getOperand(i).ChangeToRegister(FrameReg, false, false, false);
1249   else {
1250     ScratchReg = MF.getRegInfo().createVirtualRegister(ARM::GPRRegisterClass);
1251     if (Value) {
1252       Value->first = FrameReg; // use the frame register as a kind indicator
1253       Value->second = Offset;
1254     }
1255     if (!AFI->isThumbFunction())
1256       emitARMRegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1257                               Offset, Pred, PredReg, TII);
1258     else {
1259       assert(AFI->isThumb2Function());
1260       emitT2RegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1261                              Offset, Pred, PredReg, TII);
1262     }
1263     MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
1264     if (!ReuseFrameIndexVals)
1265       ScratchReg = 0;
1266   }
1267   return ScratchReg;
1268 }
1269
1270 /// Move iterator past the next bunch of callee save load / store ops for
1271 /// the particular spill area (1: integer area 1, 2: integer area 2,
1272 /// 3: fp area, 0: don't care).
1273 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1274                                    MachineBasicBlock::iterator &MBBI,
1275                                    int Opc1, int Opc2, unsigned Area,
1276                                    const ARMSubtarget &STI) {
1277   while (MBBI != MBB.end() &&
1278          ((MBBI->getOpcode() == Opc1) || (MBBI->getOpcode() == Opc2)) &&
1279          MBBI->getOperand(1).isFI()) {
1280     if (Area != 0) {
1281       bool Done = false;
1282       unsigned Category = 0;
1283       switch (MBBI->getOperand(0).getReg()) {
1284       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1285       case ARM::LR:
1286         Category = 1;
1287         break;
1288       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1289         Category = STI.isTargetDarwin() ? 2 : 1;
1290         break;
1291       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1292       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1293         Category = 3;
1294         break;
1295       default:
1296         Done = true;
1297         break;
1298       }
1299       if (Done || Category != Area)
1300         break;
1301     }
1302
1303     ++MBBI;
1304   }
1305 }
1306
1307 void ARMBaseRegisterInfo::
1308 emitPrologue(MachineFunction &MF) const {
1309   MachineBasicBlock &MBB = MF.front();
1310   MachineBasicBlock::iterator MBBI = MBB.begin();
1311   MachineFrameInfo  *MFI = MF.getFrameInfo();
1312   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1313   assert(!AFI->isThumb1OnlyFunction() &&
1314          "This emitPrologue does not support Thumb1!");
1315   bool isARM = !AFI->isThumbFunction();
1316   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1317   unsigned NumBytes = MFI->getStackSize();
1318   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1319   DebugLoc dl = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
1320
1321   // Determine the sizes of each callee-save spill areas and record which frame
1322   // belongs to which callee-save spill areas.
1323   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1324   int FramePtrSpillFI = 0;
1325
1326   // Allocate the vararg register save area. This is not counted in NumBytes.
1327   if (VARegSaveSize)
1328     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -VARegSaveSize);
1329
1330   if (!AFI->hasStackFrame()) {
1331     if (NumBytes != 0)
1332       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes);
1333     return;
1334   }
1335
1336   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1337     unsigned Reg = CSI[i].getReg();
1338     int FI = CSI[i].getFrameIdx();
1339     switch (Reg) {
1340     case ARM::R4:
1341     case ARM::R5:
1342     case ARM::R6:
1343     case ARM::R7:
1344     case ARM::LR:
1345       if (Reg == FramePtr)
1346         FramePtrSpillFI = FI;
1347       AFI->addGPRCalleeSavedArea1Frame(FI);
1348       GPRCS1Size += 4;
1349       break;
1350     case ARM::R8:
1351     case ARM::R9:
1352     case ARM::R10:
1353     case ARM::R11:
1354       if (Reg == FramePtr)
1355         FramePtrSpillFI = FI;
1356       if (STI.isTargetDarwin()) {
1357         AFI->addGPRCalleeSavedArea2Frame(FI);
1358         GPRCS2Size += 4;
1359       } else {
1360         AFI->addGPRCalleeSavedArea1Frame(FI);
1361         GPRCS1Size += 4;
1362       }
1363       break;
1364     default:
1365       AFI->addDPRCalleeSavedAreaFrame(FI);
1366       DPRCSSize += 8;
1367     }
1368   }
1369
1370   // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1371   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -GPRCS1Size);
1372   movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, ARM::t2STRi12, 1, STI);
1373
1374   // Set FP to point to the stack slot that contains the previous FP.
1375   // For Darwin, FP is R7, which has now been stored in spill area 1.
1376   // Otherwise, if this is not Darwin, all the callee-saved registers go
1377   // into spill area 1, including the FP in R11.  In either case, it is
1378   // now safe to emit this assignment.
1379   if (STI.isTargetDarwin() || hasFP(MF)) {
1380     unsigned ADDriOpc = !AFI->isThumbFunction() ? ARM::ADDri : ARM::t2ADDri;
1381     MachineInstrBuilder MIB =
1382       BuildMI(MBB, MBBI, dl, TII.get(ADDriOpc), FramePtr)
1383       .addFrameIndex(FramePtrSpillFI).addImm(0);
1384     AddDefaultCC(AddDefaultPred(MIB));
1385   }
1386
1387   // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1388   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -GPRCS2Size);
1389
1390   // Build the new SUBri to adjust SP for FP callee-save spill area.
1391   movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, ARM::t2STRi12, 2, STI);
1392   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -DPRCSSize);
1393
1394   // Determine starting offsets of spill areas.
1395   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1396   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1397   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1398   if (STI.isTargetDarwin() || hasFP(MF))
1399     AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) +
1400                                 NumBytes);
1401   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1402   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1403   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1404
1405   movePastCSLoadStoreOps(MBB, MBBI, ARM::VSTRD, 0, 3, STI);
1406   NumBytes = DPRCSOffset;
1407   if (NumBytes) {
1408     // Adjust SP after all the callee-save spills.
1409     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes);
1410   }
1411
1412   if (STI.isTargetELF() && hasFP(MF)) {
1413     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
1414                              AFI->getFramePtrSpillOffset());
1415   }
1416
1417   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1418   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1419   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1420
1421   // If we need dynamic stack realignment, do it here.
1422   if (needsStackRealignment(MF)) {
1423     unsigned MaxAlign = MFI->getMaxAlignment();
1424     assert (!AFI->isThumb1OnlyFunction());
1425     if (!AFI->isThumbFunction()) {
1426       // Emit bic sp, sp, MaxAlign
1427       AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, dl,
1428                                           TII.get(ARM::BICri), ARM::SP)
1429                                   .addReg(ARM::SP, RegState::Kill)
1430                                   .addImm(MaxAlign-1)));
1431     } else {
1432       // We cannot use sp as source/dest register here, thus we're emitting the
1433       // following sequence:
1434       // mov r4, sp
1435       // bic r4, r4, MaxAlign
1436       // mov sp, r4
1437       // FIXME: It will be better just to find spare register here.
1438       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2tgpr), ARM::R4)
1439         .addReg(ARM::SP, RegState::Kill);
1440       AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, dl,
1441                                           TII.get(ARM::t2BICri), ARM::R4)
1442                                   .addReg(ARM::R4, RegState::Kill)
1443                                   .addImm(MaxAlign-1)));
1444       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVtgpr2gpr), ARM::SP)
1445         .addReg(ARM::R4, RegState::Kill);
1446     }
1447   }
1448 }
1449
1450 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1451   for (unsigned i = 0; CSRegs[i]; ++i)
1452     if (Reg == CSRegs[i])
1453       return true;
1454   return false;
1455 }
1456
1457 static bool isCSRestore(MachineInstr *MI,
1458                         const ARMBaseInstrInfo &TII,
1459                         const unsigned *CSRegs) {
1460   return ((MI->getOpcode() == (int)ARM::VLDRD ||
1461            MI->getOpcode() == (int)ARM::LDR ||
1462            MI->getOpcode() == (int)ARM::t2LDRi12) &&
1463           MI->getOperand(1).isFI() &&
1464           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1465 }
1466
1467 void ARMBaseRegisterInfo::
1468 emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const {
1469   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1470   assert(MBBI->getDesc().isReturn() &&
1471          "Can only insert epilog into returning blocks");
1472   DebugLoc dl = MBBI->getDebugLoc();
1473   MachineFrameInfo *MFI = MF.getFrameInfo();
1474   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1475   assert(!AFI->isThumb1OnlyFunction() &&
1476          "This emitEpilogue does not support Thumb1!");
1477   bool isARM = !AFI->isThumbFunction();
1478
1479   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1480   int NumBytes = (int)MFI->getStackSize();
1481
1482   if (!AFI->hasStackFrame()) {
1483     if (NumBytes != 0)
1484       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
1485   } else {
1486     // Unwind MBBI to point to first LDR / VLDRD.
1487     const unsigned *CSRegs = getCalleeSavedRegs();
1488     if (MBBI != MBB.begin()) {
1489       do
1490         --MBBI;
1491       while (MBBI != MBB.begin() && isCSRestore(MBBI, TII, CSRegs));
1492       if (!isCSRestore(MBBI, TII, CSRegs))
1493         ++MBBI;
1494     }
1495
1496     // Move SP to start of FP callee save spill area.
1497     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1498                  AFI->getGPRCalleeSavedArea2Size() +
1499                  AFI->getDPRCalleeSavedAreaSize());
1500
1501     // Darwin ABI requires FP to point to the stack slot that contains the
1502     // previous FP.
1503     bool HasFP = hasFP(MF);
1504     if ((STI.isTargetDarwin() && NumBytes) || HasFP) {
1505       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1506       // Reset SP based on frame pointer only if the stack frame extends beyond
1507       // frame pointer stack slot or target is ELF and the function has FP.
1508       if (HasFP ||
1509           AFI->getGPRCalleeSavedArea2Size() ||
1510           AFI->getDPRCalleeSavedAreaSize()  ||
1511           AFI->getDPRCalleeSavedAreaOffset()) {
1512         if (NumBytes) {
1513           if (isARM)
1514             emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
1515                                     ARMCC::AL, 0, TII);
1516           else
1517             emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
1518                                     ARMCC::AL, 0, TII);
1519         } else {
1520           // Thumb2 or ARM.
1521           if (isARM)
1522             BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), ARM::SP)
1523               .addReg(FramePtr)
1524               .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1525           else
1526             BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2gpr), ARM::SP)
1527               .addReg(FramePtr);
1528         }
1529       }
1530     } else if (NumBytes)
1531       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
1532
1533     // Move SP to start of integer callee save spill area 2.
1534     movePastCSLoadStoreOps(MBB, MBBI, ARM::VLDRD, 0, 3, STI);
1535     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getDPRCalleeSavedAreaSize());
1536
1537     // Move SP to start of integer callee save spill area 1.
1538     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, ARM::t2LDRi12, 2, STI);
1539     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getGPRCalleeSavedArea2Size());
1540
1541     // Move SP to SP upon entry to the function.
1542     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, ARM::t2LDRi12, 1, STI);
1543     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getGPRCalleeSavedArea1Size());
1544   }
1545
1546   if (VARegSaveSize)
1547     emitSPUpdate(isARM, MBB, MBBI, dl, TII, VARegSaveSize);
1548 }
1549
1550 #include "ARMGenRegisterInfo.inc"