lib/Target/ARM/ARMBaseRegisterInfo.cpp

   1 //===- ARMBaseRegisterInfo.cpp - ARM Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the base ARM implementation of TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMBaseRegisterInfo.h"
  18 #include "ARMInstrInfo.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/RegisterScavenging.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetFrameInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/BitVector.h"
  39 #include "llvm/ADT/SmallVector.h"
  40 #include "llvm/Support/CommandLine.h"
  41 using namespace llvm;
  42
  43 static cl::opt<bool>
  44 ReuseFrameIndexVals("arm-reuse-frame-index-vals", cl::Hidden, cl::init(true),
  45           cl::desc("Reuse repeated frame index values"));
  46
  47 static cl::opt<bool>
  48 ARMDynamicStackAlign("arm-dynamic-stack-alignment", cl::Hidden, cl::init(true),
  49           cl::desc("Dynamically re-align the stack as needed"));
  50
  51 unsigned ARMBaseRegisterInfo::getRegisterNumbering(unsigned RegEnum,
  52                                                    bool *isSPVFP) {
  53   if (isSPVFP)
  54     *isSPVFP = false;
  55
  56   using namespace ARM;
  57   switch (RegEnum) {
  58   default:
  59     llvm_unreachable("Unknown ARM register!");
  60   case R0:  case D0:  case Q0:  return 0;
  61   case R1:  case D1:  case Q1:  return 1;
  62   case R2:  case D2:  case Q2:  return 2;
  63   case R3:  case D3:  case Q3:  return 3;
  64   case R4:  case D4:  case Q4:  return 4;
  65   case R5:  case D5:  case Q5:  return 5;
  66   case R6:  case D6:  case Q6:  return 6;
  67   case R7:  case D7:  case Q7:  return 7;
  68   case R8:  case D8:  case Q8:  return 8;
  69   case R9:  case D9:  case Q9:  return 9;
  70   case R10: case D10: case Q10: return 10;
  71   case R11: case D11: case Q11: return 11;
  72   case R12: case D12: case Q12: return 12;
  73   case SP:  case D13: case Q13: return 13;
  74   case LR:  case D14: case Q14: return 14;
  75   case PC:  case D15: case Q15: return 15;
  76
  77   case D16: return 16;
  78   case D17: return 17;
  79   case D18: return 18;
  80   case D19: return 19;
  81   case D20: return 20;
  82   case D21: return 21;
  83   case D22: return 22;
  84   case D23: return 23;
  85   case D24: return 24;
  86   case D25: return 25;
  87   case D26: return 27;
  88   case D27: return 27;
  89   case D28: return 28;
  90   case D29: return 29;
  91   case D30: return 30;
  92   case D31: return 31;
  93
  94   case S0: case S1: case S2: case S3:
  95   case S4: case S5: case S6: case S7:
  96   case S8: case S9: case S10: case S11:
  97   case S12: case S13: case S14: case S15:
  98   case S16: case S17: case S18: case S19:
  99   case S20: case S21: case S22: case S23:
 100   case S24: case S25: case S26: case S27:
 101   case S28: case S29: case S30: case S31: {
 102     if (isSPVFP)
 103       *isSPVFP = true;
 104     switch (RegEnum) {
 105     default: return 0; // Avoid compile time warning.
 106     case S0: return 0;
 107     case S1: return 1;
 108     case S2: return 2;
 109     case S3: return 3;
 110     case S4: return 4;
 111     case S5: return 5;
 112     case S6: return 6;
 113     case S7: return 7;
 114     case S8: return 8;
 115     case S9: return 9;
 116     case S10: return 10;
 117     case S11: return 11;
 118     case S12: return 12;
 119     case S13: return 13;
 120     case S14: return 14;
 121     case S15: return 15;
 122     case S16: return 16;
 123     case S17: return 17;
 124     case S18: return 18;
 125     case S19: return 19;
 126     case S20: return 20;
 127     case S21: return 21;
 128     case S22: return 22;
 129     case S23: return 23;
 130     case S24: return 24;
 131     case S25: return 25;
 132     case S26: return 26;
 133     case S27: return 27;
 134     case S28: return 28;
 135     case S29: return 29;
 136     case S30: return 30;
 137     case S31: return 31;
 138     }
 139   }
 140   }
 141 }
 142
 143 ARMBaseRegisterInfo::ARMBaseRegisterInfo(const ARMBaseInstrInfo &tii,
 144                                          const ARMSubtarget &sti)
 145   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
 146     TII(tii), STI(sti),
 147     FramePtr((STI.isTargetDarwin() || STI.isThumb()) ? ARM::R7 : ARM::R11) {
 148 }
 149
 150 const unsigned*
 151 ARMBaseRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 152   static const unsigned CalleeSavedRegs[] = {
 153     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 154     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 155
 156     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 157     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 158     0
 159   };
 160
 161   static const unsigned DarwinCalleeSavedRegs[] = {
 162     // Darwin ABI deviates from ARM standard ABI. R9 is not a callee-saved
 163     // register.
 164     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 165     ARM::R11, ARM::R10, ARM::R8,
 166
 167     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 168     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 169     0
 170   };
 171   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 172 }
 173
 174 const TargetRegisterClass* const *
 175 ARMBaseRegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
 176   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 177     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 178     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 179     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 180
 181     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 182     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 183     0
 184   };
 185
 186   static const TargetRegisterClass * const ThumbCalleeSavedRegClasses[] = {
 187     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 188     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::tGPRRegClass,
 189     &ARM::tGPRRegClass,&ARM::tGPRRegClass,&ARM::tGPRRegClass,
 190
 191     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 192     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 193     0
 194   };
 195
 196   static const TargetRegisterClass * const DarwinCalleeSavedRegClasses[] = {
 197     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 198     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 199     &ARM::GPRRegClass, &ARM::GPRRegClass,
 200
 201     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 202     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 203     0
 204   };
 205
 206   static const TargetRegisterClass * const DarwinThumbCalleeSavedRegClasses[] ={
 207     &ARM::GPRRegClass,  &ARM::tGPRRegClass, &ARM::tGPRRegClass,
 208     &ARM::tGPRRegClass, &ARM::tGPRRegClass, &ARM::GPRRegClass,
 209     &ARM::GPRRegClass,  &ARM::GPRRegClass,
 210
 211     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 212     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 213     0
 214   };
 215
 216   if (STI.isThumb1Only()) {
 217     return STI.isTargetDarwin()
 218       ? DarwinThumbCalleeSavedRegClasses : ThumbCalleeSavedRegClasses;
 219   }
 220   return STI.isTargetDarwin()
 221     ? DarwinCalleeSavedRegClasses : CalleeSavedRegClasses;
 222 }
 223
 224 BitVector ARMBaseRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 225   // FIXME: avoid re-calculating this everytime.
 226   BitVector Reserved(getNumRegs());
 227   Reserved.set(ARM::SP);
 228   Reserved.set(ARM::PC);
 229   if (STI.isTargetDarwin() || hasFP(MF))
 230     Reserved.set(FramePtr);
 231   // Some targets reserve R9.
 232   if (STI.isR9Reserved())
 233     Reserved.set(ARM::R9);
 234   return Reserved;
 235 }
 236
 237 bool ARMBaseRegisterInfo::isReservedReg(const MachineFunction &MF,
 238                                         unsigned Reg) const {
 239   switch (Reg) {
 240   default: break;
 241   case ARM::SP:
 242   case ARM::PC:
 243     return true;
 244   case ARM::R7:
 245   case ARM::R11:
 246     if (FramePtr == Reg && (STI.isTargetDarwin() || hasFP(MF)))
 247       return true;
 248     break;
 249   case ARM::R9:
 250     return STI.isR9Reserved();
 251   }
 252
 253   return false;
 254 }
 255
 256 const TargetRegisterClass *
 257 ARMBaseRegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 258                                               const TargetRegisterClass *B,
 259                                               unsigned SubIdx) const {
 260   switch (SubIdx) {
 261   default: return 0;
 262   case 1:
 263   case 2:
 264   case 3:
 265   case 4:
 266     // S sub-registers.
 267     if (A->getSize() == 8) {
 268       if (B == &ARM::SPR_8RegClass)
 269         return &ARM::DPR_8RegClass;
 270       assert(B == &ARM::SPRRegClass && "Expecting SPR register class!");
 271       if (A == &ARM::DPR_8RegClass)
 272         return A;
 273       return &ARM::DPR_VFP2RegClass;
 274     }
 275
 276     assert(A->getSize() == 16 && "Expecting a Q register class!");
 277     if (B == &ARM::SPR_8RegClass)
 278       return &ARM::QPR_8RegClass;
 279     return &ARM::QPR_VFP2RegClass;
 280   case 5:
 281   case 6:
 282     // D sub-registers.
 283     if (B == &ARM::DPR_VFP2RegClass)
 284       return &ARM::QPR_VFP2RegClass;
 285     if (B == &ARM::DPR_8RegClass)
 286       return &ARM::QPR_8RegClass;
 287     return A;
 288   }
 289   return 0;
 290 }
 291
 292 const TargetRegisterClass *
 293 ARMBaseRegisterInfo::getPointerRegClass(unsigned Kind) const {
 294   return ARM::GPRRegisterClass;
 295 }
 296
 297 /// getAllocationOrder - Returns the register allocation order for a specified
 298 /// register class in the form of a pair of TargetRegisterClass iterators.
 299 std::pair<TargetRegisterClass::iterator,TargetRegisterClass::iterator>
 300 ARMBaseRegisterInfo::getAllocationOrder(const TargetRegisterClass *RC,
 301                                         unsigned HintType, unsigned HintReg,
 302                                         const MachineFunction &MF) const {
 303   // Alternative register allocation orders when favoring even / odd registers
 304   // of register pairs.
 305
 306   // No FP, R9 is available.
 307   static const unsigned GPREven1[] = {
 308     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8, ARM::R10,
 309     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 310     ARM::R9, ARM::R11
 311   };
 312   static const unsigned GPROdd1[] = {
 313     ARM::R1, ARM::R3, ARM::R5, ARM::R7, ARM::R9, ARM::R11,
 314     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 315     ARM::R8, ARM::R10
 316   };
 317
 318   // FP is R7, R9 is available.
 319   static const unsigned GPREven2[] = {
 320     ARM::R0, ARM::R2, ARM::R4,          ARM::R8, ARM::R10,
 321     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6,
 322     ARM::R9, ARM::R11
 323   };
 324   static const unsigned GPROdd2[] = {
 325     ARM::R1, ARM::R3, ARM::R5,          ARM::R9, ARM::R11,
 326     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 327     ARM::R8, ARM::R10
 328   };
 329
 330   // FP is R11, R9 is available.
 331   static const unsigned GPREven3[] = {
 332     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8,
 333     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 334     ARM::R9
 335   };
 336   static const unsigned GPROdd3[] = {
 337     ARM::R1, ARM::R3, ARM::R5, ARM::R6, ARM::R9,
 338     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R7,
 339     ARM::R8
 340   };
 341
 342   // No FP, R9 is not available.
 343   static const unsigned GPREven4[] = {
 344     ARM::R0, ARM::R2, ARM::R4, ARM::R6,          ARM::R10,
 345     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8,
 346     ARM::R11
 347   };
 348   static const unsigned GPROdd4[] = {
 349     ARM::R1, ARM::R3, ARM::R5, ARM::R7,          ARM::R11,
 350     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 351     ARM::R10
 352   };
 353
 354   // FP is R7, R9 is not available.
 355   static const unsigned GPREven5[] = {
 356     ARM::R0, ARM::R2, ARM::R4,                   ARM::R10,
 357     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6, ARM::R8,
 358     ARM::R11
 359   };
 360   static const unsigned GPROdd5[] = {
 361     ARM::R1, ARM::R3, ARM::R5,                   ARM::R11,
 362     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 363     ARM::R10
 364   };
 365
 366   // FP is R11, R9 is not available.
 367   static const unsigned GPREven6[] = {
 368     ARM::R0, ARM::R2, ARM::R4, ARM::R6,
 369     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8
 370   };
 371   static const unsigned GPROdd6[] = {
 372     ARM::R1, ARM::R3, ARM::R5, ARM::R7,
 373     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8
 374   };
 375
 376
 377   if (HintType == ARMRI::RegPairEven) {
 378     if (isPhysicalRegister(HintReg) && getRegisterPairEven(HintReg, MF) == 0)
 379       // It's no longer possible to fulfill this hint. Return the default
 380       // allocation order.
 381       return std::make_pair(RC->allocation_order_begin(MF),
 382                             RC->allocation_order_end(MF));
 383
 384     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 385       if (!STI.isR9Reserved())
 386         return std::make_pair(GPREven1,
 387                               GPREven1 + (sizeof(GPREven1)/sizeof(unsigned)));
 388       else
 389         return std::make_pair(GPREven4,
 390                               GPREven4 + (sizeof(GPREven4)/sizeof(unsigned)));
 391     } else if (FramePtr == ARM::R7) {
 392       if (!STI.isR9Reserved())
 393         return std::make_pair(GPREven2,
 394                               GPREven2 + (sizeof(GPREven2)/sizeof(unsigned)));
 395       else
 396         return std::make_pair(GPREven5,
 397                               GPREven5 + (sizeof(GPREven5)/sizeof(unsigned)));
 398     } else { // FramePtr == ARM::R11
 399       if (!STI.isR9Reserved())
 400         return std::make_pair(GPREven3,
 401                               GPREven3 + (sizeof(GPREven3)/sizeof(unsigned)));
 402       else
 403         return std::make_pair(GPREven6,
 404                               GPREven6 + (sizeof(GPREven6)/sizeof(unsigned)));
 405     }
 406   } else if (HintType == ARMRI::RegPairOdd) {
 407     if (isPhysicalRegister(HintReg) && getRegisterPairOdd(HintReg, MF) == 0)
 408       // It's no longer possible to fulfill this hint. Return the default
 409       // allocation order.
 410       return std::make_pair(RC->allocation_order_begin(MF),
 411                             RC->allocation_order_end(MF));
 412
 413     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 414       if (!STI.isR9Reserved())
 415         return std::make_pair(GPROdd1,
 416                               GPROdd1 + (sizeof(GPROdd1)/sizeof(unsigned)));
 417       else
 418         return std::make_pair(GPROdd4,
 419                               GPROdd4 + (sizeof(GPROdd4)/sizeof(unsigned)));
 420     } else if (FramePtr == ARM::R7) {
 421       if (!STI.isR9Reserved())
 422         return std::make_pair(GPROdd2,
 423                               GPROdd2 + (sizeof(GPROdd2)/sizeof(unsigned)));
 424       else
 425         return std::make_pair(GPROdd5,
 426                               GPROdd5 + (sizeof(GPROdd5)/sizeof(unsigned)));
 427     } else { // FramePtr == ARM::R11
 428       if (!STI.isR9Reserved())
 429         return std::make_pair(GPROdd3,
 430                               GPROdd3 + (sizeof(GPROdd3)/sizeof(unsigned)));
 431       else
 432         return std::make_pair(GPROdd6,
 433                               GPROdd6 + (sizeof(GPROdd6)/sizeof(unsigned)));
 434     }
 435   }
 436   return std::make_pair(RC->allocation_order_begin(MF),
 437                         RC->allocation_order_end(MF));
 438 }
 439
 440 /// ResolveRegAllocHint - Resolves the specified register allocation hint
 441 /// to a physical register. Returns the physical register if it is successful.
 442 unsigned
 443 ARMBaseRegisterInfo::ResolveRegAllocHint(unsigned Type, unsigned Reg,
 444                                          const MachineFunction &MF) const {
 445   if (Reg == 0 || !isPhysicalRegister(Reg))
 446     return 0;
 447   if (Type == 0)
 448     return Reg;
 449   else if (Type == (unsigned)ARMRI::RegPairOdd)
 450     // Odd register.
 451     return getRegisterPairOdd(Reg, MF);
 452   else if (Type == (unsigned)ARMRI::RegPairEven)
 453     // Even register.
 454     return getRegisterPairEven(Reg, MF);
 455   return 0;
 456 }
 457
 458 void
 459 ARMBaseRegisterInfo::UpdateRegAllocHint(unsigned Reg, unsigned NewReg,
 460                                         MachineFunction &MF) const {
 461   MachineRegisterInfo *MRI = &MF.getRegInfo();
 462   std::pair<unsigned, unsigned> Hint = MRI->getRegAllocationHint(Reg);
 463   if ((Hint.first == (unsigned)ARMRI::RegPairOdd ||
 464        Hint.first == (unsigned)ARMRI::RegPairEven) &&
 465       Hint.second && TargetRegisterInfo::isVirtualRegister(Hint.second)) {
 466     // If 'Reg' is one of the even / odd register pair and it's now changed
 467     // (e.g. coalesced) into a different register. The other register of the
 468     // pair allocation hint must be updated to reflect the relationship
 469     // change.
 470     unsigned OtherReg = Hint.second;
 471     Hint = MRI->getRegAllocationHint(OtherReg);
 472     if (Hint.second == Reg)
 473       // Make sure the pair has not already divorced.
 474       MRI->setRegAllocationHint(OtherReg, Hint.first, NewReg);
 475   }
 476 }
 477
 478 static unsigned calculateMaxStackAlignment(const MachineFrameInfo *FFI) {
 479   unsigned MaxAlign = 0;
 480
 481   for (int i = FFI->getObjectIndexBegin(),
 482          e = FFI->getObjectIndexEnd(); i != e; ++i) {
 483     if (FFI->isDeadObjectIndex(i))
 484       continue;
 485
 486     unsigned Align = FFI->getObjectAlignment(i);
 487     MaxAlign = std::max(MaxAlign, Align);
 488   }
 489
 490   return MaxAlign;
 491 }
 492
 493 /// hasFP - Return true if the specified function should have a dedicated frame
 494 /// pointer register.  This is true if the function has variable sized allocas
 495 /// or if frame pointer elimination is disabled.
 496 ///
 497 bool ARMBaseRegisterInfo::hasFP(const MachineFunction &MF) const {
 498   const MachineFrameInfo *MFI = MF.getFrameInfo();
 499   return (NoFramePointerElim ||
 500           needsStackRealignment(MF) ||
 501           MFI->hasVarSizedObjects() ||
 502           MFI->isFrameAddressTaken());
 503 }
 504
 505 bool ARMBaseRegisterInfo::
 506 needsStackRealignment(const MachineFunction &MF) const {
 507   if (!ARMDynamicStackAlign)
 508     return false;
 509
 510   const MachineFrameInfo *MFI = MF.getFrameInfo();
 511   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 512   unsigned StackAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 513   return (RealignStack &&
 514           !AFI->isThumb1OnlyFunction() &&
 515           (MFI->getMaxAlignment() > StackAlign) &&
 516           !MFI->hasVarSizedObjects());
 517 }
 518
 519 bool ARMBaseRegisterInfo::cannotEliminateFrame(const MachineFunction &MF) const {
 520   const MachineFrameInfo *MFI = MF.getFrameInfo();
 521   if (NoFramePointerElim && MFI->hasCalls())
 522     return true;
 523   return MFI->hasVarSizedObjects() || MFI->isFrameAddressTaken()
 524     || needsStackRealignment(MF);
 525 }
 526
 527 /// estimateStackSize - Estimate and return the size of the frame.
 528 static unsigned estimateStackSize(MachineFunction &MF, MachineFrameInfo *MFI) {
 529   const MachineFrameInfo *FFI = MF.getFrameInfo();
 530   int Offset = 0;
 531   for (int i = FFI->getObjectIndexBegin(); i != 0; ++i) {
 532     int FixedOff = -FFI->getObjectOffset(i);
 533     if (FixedOff > Offset) Offset = FixedOff;
 534   }
 535   for (unsigned i = 0, e = FFI->getObjectIndexEnd(); i != e; ++i) {
 536     if (FFI->isDeadObjectIndex(i))
 537       continue;
 538     Offset += FFI->getObjectSize(i);
 539     unsigned Align = FFI->getObjectAlignment(i);
 540     // Adjust to alignment boundary
 541     Offset = (Offset+Align-1)/Align*Align;
 542   }
 543   return (unsigned)Offset;
 544 }
 545
 546 /// estimateRSStackSizeLimit - Look at each instruction that references stack
 547 /// frames and return the stack size limit beyond which some of these
 548 /// instructions will require scratch register during their expansion later.
 549 unsigned
 550 ARMBaseRegisterInfo::estimateRSStackSizeLimit(MachineFunction &MF) const {
 551   unsigned Limit = (1 << 12) - 1;
 552   for (MachineFunction::iterator BB = MF.begin(),E = MF.end(); BB != E; ++BB) {
 553     for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end();
 554          I != E; ++I) {
 555       for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i) {
 556         if (!I->getOperand(i).isFI()) continue;
 557
 558         const TargetInstrDesc &Desc = TII.get(I->getOpcode());
 559         unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 560         if (AddrMode == ARMII::AddrMode3 ||
 561             AddrMode == ARMII::AddrModeT2_i8)
 562           return (1 << 8) - 1;
 563
 564         if (AddrMode == ARMII::AddrMode5 ||
 565             AddrMode == ARMII::AddrModeT2_i8s4)
 566           Limit = std::min(Limit, ((1U << 8) - 1) * 4);
 567
 568         if (AddrMode == ARMII::AddrModeT2_i12 && hasFP(MF))
 569           // When the stack offset is negative, we will end up using
 570           // the i8 instructions instead.
 571           return (1 << 8) - 1;
 572         break; // At most one FI per instruction
 573       }
 574     }
 575   }
 576
 577   return Limit;
 578 }
 579
 580 void
 581 ARMBaseRegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 582                                                           RegScavenger *RS) const {
 583   // This tells PEI to spill the FP as if it is any other callee-save register
 584   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 585   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 586   // to combine multiple loads / stores.
 587   bool CanEliminateFrame = true;
 588   bool CS1Spilled = false;
 589   bool LRSpilled = false;
 590   unsigned NumGPRSpills = 0;
 591   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 592   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 593   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 594
 595   MachineFrameInfo *MFI = MF.getFrameInfo();
 596
 597   // Calculate and set max stack object alignment early, so we can decide
 598   // whether we will need stack realignment (and thus FP).
 599   if (ARMDynamicStackAlign) {
 600     unsigned MaxAlign = std::max(MFI->getMaxAlignment(),
 601                                  calculateMaxStackAlignment(MFI));
 602     MFI->setMaxAlignment(MaxAlign);
 603   }
 604
 605   // Don't spill FP if the frame can be eliminated. This is determined
 606   // by scanning the callee-save registers to see if any is used.
 607   const unsigned *CSRegs = getCalleeSavedRegs();
 608   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 609   for (unsigned i = 0; CSRegs[i]; ++i) {
 610     unsigned Reg = CSRegs[i];
 611     bool Spilled = false;
 612     if (MF.getRegInfo().isPhysRegUsed(Reg)) {
 613       AFI->setCSRegisterIsSpilled(Reg);
 614       Spilled = true;
 615       CanEliminateFrame = false;
 616     } else {
 617       // Check alias registers too.
 618       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 619         if (MF.getRegInfo().isPhysRegUsed(*Aliases)) {
 620           Spilled = true;
 621           CanEliminateFrame = false;
 622         }
 623       }
 624     }
 625
 626     if (CSRegClasses[i] == ARM::GPRRegisterClass ||
 627         CSRegClasses[i] == ARM::tGPRRegisterClass) {
 628       if (Spilled) {
 629         NumGPRSpills++;
 630
 631         if (!STI.isTargetDarwin()) {
 632           if (Reg == ARM::LR)
 633             LRSpilled = true;
 634           CS1Spilled = true;
 635           continue;
 636         }
 637
 638         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 639         switch (Reg) {
 640         case ARM::LR:
 641           LRSpilled = true;
 642           // Fallthrough
 643         case ARM::R4:
 644         case ARM::R5:
 645         case ARM::R6:
 646         case ARM::R7:
 647           CS1Spilled = true;
 648           break;
 649         default:
 650           break;
 651         }
 652       } else {
 653         if (!STI.isTargetDarwin()) {
 654           UnspilledCS1GPRs.push_back(Reg);
 655           continue;
 656         }
 657
 658         switch (Reg) {
 659         case ARM::R4:
 660         case ARM::R5:
 661         case ARM::R6:
 662         case ARM::R7:
 663         case ARM::LR:
 664           UnspilledCS1GPRs.push_back(Reg);
 665           break;
 666         default:
 667           UnspilledCS2GPRs.push_back(Reg);
 668           break;
 669         }
 670       }
 671     }
 672   }
 673
 674   bool ForceLRSpill = false;
 675   if (!LRSpilled && AFI->isThumb1OnlyFunction()) {
 676     unsigned FnSize = TII.GetFunctionSizeInBytes(MF);
 677     // Force LR to be spilled if the Thumb function size is > 2048. This enables
 678     // use of BL to implement far jump. If it turns out that it's not needed
 679     // then the branch fix up path will undo it.
 680     if (FnSize >= (1 << 11)) {
 681       CanEliminateFrame = false;
 682       ForceLRSpill = true;
 683     }
 684   }
 685
 686   bool ExtraCSSpill = false;
 687   if (!CanEliminateFrame || cannotEliminateFrame(MF)) {
 688     AFI->setHasStackFrame(true);
 689
 690     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 691     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 692     if (!LRSpilled && CS1Spilled) {
 693       MF.getRegInfo().setPhysRegUsed(ARM::LR);
 694       AFI->setCSRegisterIsSpilled(ARM::LR);
 695       NumGPRSpills++;
 696       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 697                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 698       ForceLRSpill = false;
 699       ExtraCSSpill = true;
 700     }
 701
 702     // Darwin ABI requires FP to point to the stack slot that contains the
 703     // previous FP.
 704     if (STI.isTargetDarwin() || hasFP(MF)) {
 705       MF.getRegInfo().setPhysRegUsed(FramePtr);
 706       NumGPRSpills++;
 707     }
 708
 709     // If stack and double are 8-byte aligned and we are spilling an odd number
 710     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 711     // the integer and double callee save areas.
 712     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 713     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 714       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
 715         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
 716           unsigned Reg = UnspilledCS1GPRs[i];
 717           // Don't spill high register if the function is thumb1
 718           if (!AFI->isThumb1OnlyFunction() ||
 719               isARMLowRegister(Reg) || Reg == ARM::LR) {
 720             MF.getRegInfo().setPhysRegUsed(Reg);
 721             AFI->setCSRegisterIsSpilled(Reg);
 722             if (!isReservedReg(MF, Reg))
 723               ExtraCSSpill = true;
 724             break;
 725           }
 726         }
 727       } else if (!UnspilledCS2GPRs.empty() &&
 728                  !AFI->isThumb1OnlyFunction()) {
 729         unsigned Reg = UnspilledCS2GPRs.front();
 730         MF.getRegInfo().setPhysRegUsed(Reg);
 731         AFI->setCSRegisterIsSpilled(Reg);
 732         if (!isReservedReg(MF, Reg))
 733           ExtraCSSpill = true;
 734       }
 735     }
 736
 737     // Estimate if we might need to scavenge a register at some point in order
 738     // to materialize a stack offset. If so, either spill one additional
 739     // callee-saved register or reserve a special spill slot to facilitate
 740     // register scavenging. Thumb1 needs a spill slot for stack pointer
 741     // adjustments also, even when the frame itself is small.
 742     if (RS && !ExtraCSSpill) {
 743       MachineFrameInfo  *MFI = MF.getFrameInfo();
 744       // If any of the stack slot references may be out of range of an
 745       // immediate offset, make sure a register (or a spill slot) is
 746       // available for the register scavenger. Note that if we're indexing
 747       // off the frame pointer, the effective stack size is 4 bytes larger
 748       // since the FP points to the stack slot of the previous FP.
 749       if (estimateStackSize(MF, MFI) + (hasFP(MF) ? 4 : 0)
 750           >= estimateRSStackSizeLimit(MF)) {
 751         // If any non-reserved CS register isn't spilled, just spill one or two
 752         // extra. That should take care of it!
 753         unsigned NumExtras = TargetAlign / 4;
 754         SmallVector<unsigned, 2> Extras;
 755         while (NumExtras && !UnspilledCS1GPRs.empty()) {
 756           unsigned Reg = UnspilledCS1GPRs.back();
 757           UnspilledCS1GPRs.pop_back();
 758           if (!isReservedReg(MF, Reg)) {
 759             Extras.push_back(Reg);
 760             NumExtras--;
 761           }
 762         }
 763         // For non-Thumb1 functions, also check for hi-reg CS registers
 764         if (!AFI->isThumb1OnlyFunction()) {
 765           while (NumExtras && !UnspilledCS2GPRs.empty()) {
 766             unsigned Reg = UnspilledCS2GPRs.back();
 767             UnspilledCS2GPRs.pop_back();
 768             if (!isReservedReg(MF, Reg)) {
 769               Extras.push_back(Reg);
 770               NumExtras--;
 771             }
 772           }
 773         }
 774         if (Extras.size() && NumExtras == 0) {
 775           for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
 776             MF.getRegInfo().setPhysRegUsed(Extras[i]);
 777             AFI->setCSRegisterIsSpilled(Extras[i]);
 778           }
 779         } else if (!AFI->isThumb1OnlyFunction()) {
 780           // note: Thumb1 functions spill to R12, not the stack.
 781           // Reserve a slot closest to SP or frame pointer.
 782           const TargetRegisterClass *RC = ARM::GPRRegisterClass;
 783           RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
 784                                                            RC->getAlignment()));
 785         }
 786       }
 787     }
 788   }
 789
 790   if (ForceLRSpill) {
 791     MF.getRegInfo().setPhysRegUsed(ARM::LR);
 792     AFI->setCSRegisterIsSpilled(ARM::LR);
 793     AFI->setLRIsSpilledForFarJump(true);
 794   }
 795 }
 796
 797 unsigned ARMBaseRegisterInfo::getRARegister() const {
 798   return ARM::LR;
 799 }
 800
 801 unsigned ARMBaseRegisterInfo::getFrameRegister(MachineFunction &MF) const {
 802   if (STI.isTargetDarwin() || hasFP(MF))
 803     return FramePtr;
 804   return ARM::SP;
 805 }
 806
 807 unsigned ARMBaseRegisterInfo::getEHExceptionRegister() const {
 808   llvm_unreachable("What is the exception register");
 809   return 0;
 810 }
 811
 812 unsigned ARMBaseRegisterInfo::getEHHandlerRegister() const {
 813   llvm_unreachable("What is the exception handler register");
 814   return 0;
 815 }
 816
 817 int ARMBaseRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 818   return ARMGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 819 }
 820
 821 unsigned ARMBaseRegisterInfo::getRegisterPairEven(unsigned Reg,
 822                                                const MachineFunction &MF) const {
 823   switch (Reg) {
 824   default: break;
 825   // Return 0 if either register of the pair is a special register.
 826   // So no R12, etc.
 827   case ARM::R1:
 828     return ARM::R0;
 829   case ARM::R3:
 830     return ARM::R2;
 831   case ARM::R5:
 832     return ARM::R4;
 833   case ARM::R7:
 834     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R6;
 835   case ARM::R9:
 836     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R8;
 837   case ARM::R11:
 838     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R10;
 839
 840   case ARM::S1:
 841     return ARM::S0;
 842   case ARM::S3:
 843     return ARM::S2;
 844   case ARM::S5:
 845     return ARM::S4;
 846   case ARM::S7:
 847     return ARM::S6;
 848   case ARM::S9:
 849     return ARM::S8;
 850   case ARM::S11:
 851     return ARM::S10;
 852   case ARM::S13:
 853     return ARM::S12;
 854   case ARM::S15:
 855     return ARM::S14;
 856   case ARM::S17:
 857     return ARM::S16;
 858   case ARM::S19:
 859     return ARM::S18;
 860   case ARM::S21:
 861     return ARM::S20;
 862   case ARM::S23:
 863     return ARM::S22;
 864   case ARM::S25:
 865     return ARM::S24;
 866   case ARM::S27:
 867     return ARM::S26;
 868   case ARM::S29:
 869     return ARM::S28;
 870   case ARM::S31:
 871     return ARM::S30;
 872
 873   case ARM::D1:
 874     return ARM::D0;
 875   case ARM::D3:
 876     return ARM::D2;
 877   case ARM::D5:
 878     return ARM::D4;
 879   case ARM::D7:
 880     return ARM::D6;
 881   case ARM::D9:
 882     return ARM::D8;
 883   case ARM::D11:
 884     return ARM::D10;
 885   case ARM::D13:
 886     return ARM::D12;
 887   case ARM::D15:
 888     return ARM::D14;
 889   case ARM::D17:
 890     return ARM::D16;
 891   case ARM::D19:
 892     return ARM::D18;
 893   case ARM::D21:
 894     return ARM::D20;
 895   case ARM::D23:
 896     return ARM::D22;
 897   case ARM::D25:
 898     return ARM::D24;
 899   case ARM::D27:
 900     return ARM::D26;
 901   case ARM::D29:
 902     return ARM::D28;
 903   case ARM::D31:
 904     return ARM::D30;
 905   }
 906
 907   return 0;
 908 }
 909
 910 unsigned ARMBaseRegisterInfo::getRegisterPairOdd(unsigned Reg,
 911                                              const MachineFunction &MF) const {
 912   switch (Reg) {
 913   default: break;
 914   // Return 0 if either register of the pair is a special register.
 915   // So no R12, etc.
 916   case ARM::R0:
 917     return ARM::R1;
 918   case ARM::R2:
 919     return ARM::R3;
 920   case ARM::R4:
 921     return ARM::R5;
 922   case ARM::R6:
 923     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R7;
 924   case ARM::R8:
 925     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R9;
 926   case ARM::R10:
 927     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R11;
 928
 929   case ARM::S0:
 930     return ARM::S1;
 931   case ARM::S2:
 932     return ARM::S3;
 933   case ARM::S4:
 934     return ARM::S5;
 935   case ARM::S6:
 936     return ARM::S7;
 937   case ARM::S8:
 938     return ARM::S9;
 939   case ARM::S10:
 940     return ARM::S11;
 941   case ARM::S12:
 942     return ARM::S13;
 943   case ARM::S14:
 944     return ARM::S15;
 945   case ARM::S16:
 946     return ARM::S17;
 947   case ARM::S18:
 948     return ARM::S19;
 949   case ARM::S20:
 950     return ARM::S21;
 951   case ARM::S22:
 952     return ARM::S23;
 953   case ARM::S24:
 954     return ARM::S25;
 955   case ARM::S26:
 956     return ARM::S27;
 957   case ARM::S28:
 958     return ARM::S29;
 959   case ARM::S30:
 960     return ARM::S31;
 961
 962   case ARM::D0:
 963     return ARM::D1;
 964   case ARM::D2:
 965     return ARM::D3;
 966   case ARM::D4:
 967     return ARM::D5;
 968   case ARM::D6:
 969     return ARM::D7;
 970   case ARM::D8:
 971     return ARM::D9;
 972   case ARM::D10:
 973     return ARM::D11;
 974   case ARM::D12:
 975     return ARM::D13;
 976   case ARM::D14:
 977     return ARM::D15;
 978   case ARM::D16:
 979     return ARM::D17;
 980   case ARM::D18:
 981     return ARM::D19;
 982   case ARM::D20:
 983     return ARM::D21;
 984   case ARM::D22:
 985     return ARM::D23;
 986   case ARM::D24:
 987     return ARM::D25;
 988   case ARM::D26:
 989     return ARM::D27;
 990   case ARM::D28:
 991     return ARM::D29;
 992   case ARM::D30:
 993     return ARM::D31;
 994   }
 995
 996   return 0;
 997 }
 998
 999 /// emitLoadConstPool - Emits a load from constpool to materialize the
1000 /// specified immediate.
1001 void ARMBaseRegisterInfo::
1002 emitLoadConstPool(MachineBasicBlock &MBB,
1003                   MachineBasicBlock::iterator &MBBI,
1004                   DebugLoc dl,
1005                   unsigned DestReg, unsigned SubIdx, int Val,
1006                   ARMCC::CondCodes Pred,
1007                   unsigned PredReg) const {
1008   MachineFunction &MF = *MBB.getParent();
1009   MachineConstantPool *ConstantPool = MF.getConstantPool();
1010   Constant *C =
1011         ConstantInt::get(Type::getInt32Ty(MF.getFunction()->getContext()), Val);
1012   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
1013
1014   BuildMI(MBB, MBBI, dl, TII.get(ARM::LDRcp))
1015     .addReg(DestReg, getDefRegState(true), SubIdx)
1016     .addConstantPoolIndex(Idx)
1017     .addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
1018 }
1019
1020 bool ARMBaseRegisterInfo::
1021 requiresRegisterScavenging(const MachineFunction &MF) const {
1022   return true;
1023 }
1024
1025 bool ARMBaseRegisterInfo::
1026 requiresFrameIndexScavenging(const MachineFunction &MF) const {
1027   return true;
1028 }
1029
1030 // hasReservedCallFrame - Under normal circumstances, when a frame pointer is
1031 // not required, we reserve argument space for call sites in the function
1032 // immediately on entry to the current function. This eliminates the need for
1033 // add/sub sp brackets around call sites. Returns true if the call frame is
1034 // included as part of the stack frame.
1035 bool ARMBaseRegisterInfo::
1036 hasReservedCallFrame(MachineFunction &MF) const {
1037   const MachineFrameInfo *FFI = MF.getFrameInfo();
1038   unsigned CFSize = FFI->getMaxCallFrameSize();
1039   // It's not always a good idea to include the call frame as part of the
1040   // stack frame. ARM (especially Thumb) has small immediate offset to
1041   // address the stack frame. So a large call frame can cause poor codegen
1042   // and may even makes it impossible to scavenge a register.
1043   if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
1044     return false;
1045
1046   return !MF.getFrameInfo()->hasVarSizedObjects();
1047 }
1048
1049 static void
1050 emitSPUpdate(bool isARM,
1051              MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1052              DebugLoc dl, const ARMBaseInstrInfo &TII,
1053              int NumBytes,
1054              ARMCC::CondCodes Pred = ARMCC::AL, unsigned PredReg = 0) {
1055   if (isARM)
1056     emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
1057                             Pred, PredReg, TII);
1058   else
1059     emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
1060                            Pred, PredReg, TII);
1061 }
1062
1063
1064 void ARMBaseRegisterInfo::
1065 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1066                               MachineBasicBlock::iterator I) const {
1067   if (!hasReservedCallFrame(MF)) {
1068     // If we have alloca, convert as follows:
1069     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
1070     // ADJCALLSTACKUP   -> add, sp, sp, amount
1071     MachineInstr *Old = I;
1072     DebugLoc dl = Old->getDebugLoc();
1073     unsigned Amount = Old->getOperand(0).getImm();
1074     if (Amount != 0) {
1075       // We need to keep the stack aligned properly.  To do this, we round the
1076       // amount of space needed for the outgoing arguments up to the next
1077       // alignment boundary.
1078       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1079       Amount = (Amount+Align-1)/Align*Align;
1080
1081       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1082       assert(!AFI->isThumb1OnlyFunction() &&
1083              "This eliminateCallFramePseudoInstr does not suppor Thumb1!");
1084       bool isARM = !AFI->isThumbFunction();
1085
1086       // Replace the pseudo instruction with a new instruction...
1087       unsigned Opc = Old->getOpcode();
1088       ARMCC::CondCodes Pred = (ARMCC::CondCodes)Old->getOperand(1).getImm();
1089       // FIXME: Thumb2 version of ADJCALLSTACKUP and ADJCALLSTACKDOWN?
1090       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
1091         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
1092         unsigned PredReg = Old->getOperand(2).getReg();
1093         emitSPUpdate(isARM, MBB, I, dl, TII, -Amount, Pred, PredReg);
1094       } else {
1095         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
1096         unsigned PredReg = Old->getOperand(3).getReg();
1097         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
1098         emitSPUpdate(isARM, MBB, I, dl, TII, Amount, Pred, PredReg);
1099       }
1100     }
1101   }
1102   MBB.erase(I);
1103 }
1104
1105 unsigned
1106 ARMBaseRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1107                                          int SPAdj, int *Value,
1108                                          RegScavenger *RS) const {
1109   unsigned i = 0;
1110   MachineInstr &MI = *II;
1111   MachineBasicBlock &MBB = *MI.getParent();
1112   MachineFunction &MF = *MBB.getParent();
1113   const MachineFrameInfo *MFI = MF.getFrameInfo();
1114   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1115   assert(!AFI->isThumb1OnlyFunction() &&
1116          "This eliminateFrameIndex does not support Thumb1!");
1117
1118   while (!MI.getOperand(i).isFI()) {
1119     ++i;
1120     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1121   }
1122
1123   unsigned FrameReg = ARM::SP;
1124   int FrameIndex = MI.getOperand(i).getIndex();
1125   int Offset = MFI->getObjectOffset(FrameIndex) + MFI->getStackSize() + SPAdj;
1126   bool isFixed = MFI->isFixedObjectIndex(FrameIndex);
1127
1128   // When doing dynamic stack realignment, all of these need to change(?)
1129   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
1130     Offset -= AFI->getGPRCalleeSavedArea1Offset();
1131   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
1132     Offset -= AFI->getGPRCalleeSavedArea2Offset();
1133   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
1134     Offset -= AFI->getDPRCalleeSavedAreaOffset();
1135   else if (needsStackRealignment(MF)) {
1136     // When dynamically realigning the stack, use the frame pointer for
1137     // parameters, and the stack pointer for locals.
1138     assert (hasFP(MF) && "dynamic stack realignment without a FP!");
1139     if (isFixed) {
1140       FrameReg = getFrameRegister(MF);
1141       Offset -= AFI->getFramePtrSpillOffset();
1142       // When referencing from the frame pointer, stack pointer adjustments
1143       // don't matter.
1144       SPAdj = 0;
1145     }
1146   } else if (hasFP(MF) && AFI->hasStackFrame()) {
1147     assert(SPAdj == 0 && "Unexpected stack offset!");
1148     if (isFixed || MFI->hasVarSizedObjects()) {
1149       // Use frame pointer to reference fixed objects unless this is a
1150       // frameless function.
1151       FrameReg = getFrameRegister(MF);
1152       Offset -= AFI->getFramePtrSpillOffset();
1153     } else if (AFI->isThumb2Function()) {
1154       // In Thumb2 mode, the negative offset is very limited.
1155       int FPOffset = Offset - AFI->getFramePtrSpillOffset();
1156       if (FPOffset >= -255 && FPOffset < 0) {
1157         FrameReg = getFrameRegister(MF);
1158         Offset = FPOffset;
1159       }
1160     }
1161   }
1162
1163   // Modify MI as necessary to handle as much of 'Offset' as possible
1164   bool Done = false;
1165   if (!AFI->isThumbFunction())
1166     Done = rewriteARMFrameIndex(MI, i, FrameReg, Offset, TII);
1167   else {
1168     assert(AFI->isThumb2Function());
1169     Done = rewriteT2FrameIndex(MI, i, FrameReg, Offset, TII);
1170   }
1171   if (Done)
1172     return 0;
1173
1174   // If we get here, the immediate doesn't fit into the instruction.  We folded
1175   // as much as possible above, handle the rest, providing a register that is
1176   // SP+LargeImm.
1177   assert((Offset ||
1178           (MI.getDesc().TSFlags & ARMII::AddrModeMask) == ARMII::AddrMode4) &&
1179          "This code isn't needed if offset already handled!");
1180
1181   unsigned ScratchReg = 0;
1182   int PIdx = MI.findFirstPredOperandIdx();
1183   ARMCC::CondCodes Pred = (PIdx == -1)
1184     ? ARMCC::AL : (ARMCC::CondCodes)MI.getOperand(PIdx).getImm();
1185   unsigned PredReg = (PIdx == -1) ? 0 : MI.getOperand(PIdx+1).getReg();
1186   if (Offset == 0)
1187     // Must be addrmode4.
1188     MI.getOperand(i).ChangeToRegister(FrameReg, false, false, false);
1189   else {
1190     ScratchReg = MF.getRegInfo().createVirtualRegister(ARM::GPRRegisterClass);
1191     if (Value) *Value = Offset;
1192     if (!AFI->isThumbFunction())
1193       emitARMRegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1194                               Offset, Pred, PredReg, TII);
1195     else {
1196       assert(AFI->isThumb2Function());
1197       emitT2RegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1198                              Offset, Pred, PredReg, TII);
1199     }
1200     MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
1201     if (!ReuseFrameIndexVals)
1202       ScratchReg = 0;
1203   }
1204   return ScratchReg;
1205 }
1206
1207 /// Move iterator past the next bunch of callee save load / store ops for
1208 /// the particular spill area (1: integer area 1, 2: integer area 2,
1209 /// 3: fp area, 0: don't care).
1210 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1211                                    MachineBasicBlock::iterator &MBBI,
1212                                    int Opc1, int Opc2, unsigned Area,
1213                                    const ARMSubtarget &STI) {
1214   while (MBBI != MBB.end() &&
1215          ((MBBI->getOpcode() == Opc1) || (MBBI->getOpcode() == Opc2)) &&
1216          MBBI->getOperand(1).isFI()) {
1217     if (Area != 0) {
1218       bool Done = false;
1219       unsigned Category = 0;
1220       switch (MBBI->getOperand(0).getReg()) {
1221       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1222       case ARM::LR:
1223         Category = 1;
1224         break;
1225       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1226         Category = STI.isTargetDarwin() ? 2 : 1;
1227         break;
1228       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1229       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1230         Category = 3;
1231         break;
1232       default:
1233         Done = true;
1234         break;
1235       }
1236       if (Done || Category != Area)
1237         break;
1238     }
1239
1240     ++MBBI;
1241   }
1242 }
1243
1244 void ARMBaseRegisterInfo::
1245 emitPrologue(MachineFunction &MF) const {
1246   MachineBasicBlock &MBB = MF.front();
1247   MachineBasicBlock::iterator MBBI = MBB.begin();
1248   MachineFrameInfo  *MFI = MF.getFrameInfo();
1249   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1250   assert(!AFI->isThumb1OnlyFunction() &&
1251          "This emitPrologue does not suppor Thumb1!");
1252   bool isARM = !AFI->isThumbFunction();
1253   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1254   unsigned NumBytes = MFI->getStackSize();
1255   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1256   DebugLoc dl = (MBBI != MBB.end() ?
1257                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
1258
1259   // Determine the sizes of each callee-save spill areas and record which frame
1260   // belongs to which callee-save spill areas.
1261   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1262   int FramePtrSpillFI = 0;
1263
1264   // Allocate the vararg register save area. This is not counted in NumBytes.
1265   if (VARegSaveSize)
1266     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -VARegSaveSize);
1267
1268   if (!AFI->hasStackFrame()) {
1269     if (NumBytes != 0)
1270       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes);
1271     return;
1272   }
1273
1274   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1275     unsigned Reg = CSI[i].getReg();
1276     int FI = CSI[i].getFrameIdx();
1277     switch (Reg) {
1278     case ARM::R4:
1279     case ARM::R5:
1280     case ARM::R6:
1281     case ARM::R7:
1282     case ARM::LR:
1283       if (Reg == FramePtr)
1284         FramePtrSpillFI = FI;
1285       AFI->addGPRCalleeSavedArea1Frame(FI);
1286       GPRCS1Size += 4;
1287       break;
1288     case ARM::R8:
1289     case ARM::R9:
1290     case ARM::R10:
1291     case ARM::R11:
1292       if (Reg == FramePtr)
1293         FramePtrSpillFI = FI;
1294       if (STI.isTargetDarwin()) {
1295         AFI->addGPRCalleeSavedArea2Frame(FI);
1296         GPRCS2Size += 4;
1297       } else {
1298         AFI->addGPRCalleeSavedArea1Frame(FI);
1299         GPRCS1Size += 4;
1300       }
1301       break;
1302     default:
1303       AFI->addDPRCalleeSavedAreaFrame(FI);
1304       DPRCSSize += 8;
1305     }
1306   }
1307
1308   // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1309   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -GPRCS1Size);
1310   movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, ARM::t2STRi12, 1, STI);
1311
1312   // Set FP to point to the stack slot that contains the previous FP.
1313   // For Darwin, FP is R7, which has now been stored in spill area 1.
1314   // Otherwise, if this is not Darwin, all the callee-saved registers go
1315   // into spill area 1, including the FP in R11.  In either case, it is
1316   // now safe to emit this assignment.
1317   if (STI.isTargetDarwin() || hasFP(MF)) {
1318     unsigned ADDriOpc = !AFI->isThumbFunction() ? ARM::ADDri : ARM::t2ADDri;
1319     MachineInstrBuilder MIB =
1320       BuildMI(MBB, MBBI, dl, TII.get(ADDriOpc), FramePtr)
1321       .addFrameIndex(FramePtrSpillFI).addImm(0);
1322     AddDefaultCC(AddDefaultPred(MIB));
1323   }
1324
1325   // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1326   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -GPRCS2Size);
1327
1328   // Build the new SUBri to adjust SP for FP callee-save spill area.
1329   movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, ARM::t2STRi12, 2, STI);
1330   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -DPRCSSize);
1331
1332   // Determine starting offsets of spill areas.
1333   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1334   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1335   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1336   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1337   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1338   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1339   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1340
1341   movePastCSLoadStoreOps(MBB, MBBI, ARM::VSTRD, 0, 3, STI);
1342   NumBytes = DPRCSOffset;
1343   if (NumBytes) {
1344     // Adjust SP after all the callee-save spills.
1345     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes);
1346   }
1347
1348   if (STI.isTargetELF() && hasFP(MF)) {
1349     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
1350                              AFI->getFramePtrSpillOffset());
1351   }
1352
1353   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1354   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1355   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1356
1357   // If we need dynamic stack realignment, do it here.
1358   if (needsStackRealignment(MF)) {
1359     unsigned Opc;
1360     unsigned MaxAlign = MFI->getMaxAlignment();
1361     assert (!AFI->isThumb1OnlyFunction());
1362     Opc = AFI->isThumbFunction() ? ARM::t2BICri : ARM::BICri;
1363
1364     AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), ARM::SP)
1365                                   .addReg(ARM::SP, RegState::Kill)
1366                                   .addImm(MaxAlign-1)));
1367   }
1368 }
1369
1370 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1371   for (unsigned i = 0; CSRegs[i]; ++i)
1372     if (Reg == CSRegs[i])
1373       return true;
1374   return false;
1375 }
1376
1377 static bool isCSRestore(MachineInstr *MI,
1378                         const ARMBaseInstrInfo &TII,
1379                         const unsigned *CSRegs) {
1380   return ((MI->getOpcode() == (int)ARM::VLDRD ||
1381            MI->getOpcode() == (int)ARM::LDR ||
1382            MI->getOpcode() == (int)ARM::t2LDRi12) &&
1383           MI->getOperand(1).isFI() &&
1384           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1385 }
1386
1387 void ARMBaseRegisterInfo::
1388 emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const {
1389   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1390   assert(MBBI->getDesc().isReturn() &&
1391          "Can only insert epilog into returning blocks");
1392   DebugLoc dl = MBBI->getDebugLoc();
1393   MachineFrameInfo *MFI = MF.getFrameInfo();
1394   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1395   assert(!AFI->isThumb1OnlyFunction() &&
1396          "This emitEpilogue does not suppor Thumb1!");
1397   bool isARM = !AFI->isThumbFunction();
1398
1399   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1400   int NumBytes = (int)MFI->getStackSize();
1401
1402   if (!AFI->hasStackFrame()) {
1403     if (NumBytes != 0)
1404       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
1405   } else {
1406     // Unwind MBBI to point to first LDR / VLDRD.
1407     const unsigned *CSRegs = getCalleeSavedRegs();
1408     if (MBBI != MBB.begin()) {
1409       do
1410         --MBBI;
1411       while (MBBI != MBB.begin() && isCSRestore(MBBI, TII, CSRegs));
1412       if (!isCSRestore(MBBI, TII, CSRegs))
1413         ++MBBI;
1414     }
1415
1416     // Move SP to start of FP callee save spill area.
1417     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1418                  AFI->getGPRCalleeSavedArea2Size() +
1419                  AFI->getDPRCalleeSavedAreaSize());
1420
1421     // Darwin ABI requires FP to point to the stack slot that contains the
1422     // previous FP.
1423     bool HasFP = hasFP(MF);
1424     if ((STI.isTargetDarwin() && NumBytes) || HasFP) {
1425       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1426       // Reset SP based on frame pointer only if the stack frame extends beyond
1427       // frame pointer stack slot or target is ELF and the function has FP.
1428       if (HasFP ||
1429           AFI->getGPRCalleeSavedArea2Size() ||
1430           AFI->getDPRCalleeSavedAreaSize()  ||
1431           AFI->getDPRCalleeSavedAreaOffset()) {
1432         if (NumBytes) {
1433           if (isARM)
1434             emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
1435                                     ARMCC::AL, 0, TII);
1436           else
1437             emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
1438                                     ARMCC::AL, 0, TII);
1439         } else {
1440           // Thumb2 or ARM.
1441           if (isARM)
1442             BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), ARM::SP)
1443               .addReg(FramePtr)
1444               .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1445           else
1446             BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2gpr), ARM::SP)
1447               .addReg(FramePtr);
1448         }
1449       }
1450     } else if (NumBytes)
1451       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
1452
1453     // Move SP to start of integer callee save spill area 2.
1454     movePastCSLoadStoreOps(MBB, MBBI, ARM::VLDRD, 0, 3, STI);
1455     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getDPRCalleeSavedAreaSize());
1456
1457     // Move SP to start of integer callee save spill area 1.
1458     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, ARM::t2LDRi12, 2, STI);
1459     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getGPRCalleeSavedArea2Size());
1460
1461     // Move SP to SP upon entry to the function.
1462     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, ARM::t2LDRi12, 1, STI);
1463     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getGPRCalleeSavedArea1Size());
1464   }
1465
1466   if (VARegSaveSize)
1467     emitSPUpdate(isARM, MBB, MBBI, dl, TII, VARegSaveSize);
1468 }
1469
1470 #include "ARMGenRegisterInfo.inc"