lib/Target/ARM/ARMBaseRegisterInfo.cpp

   1 //===- ARMBaseRegisterInfo.cpp - ARM Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the base ARM implementation of TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMBaseRegisterInfo.h"
  18 #include "ARMInstrInfo.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/RegisterScavenging.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetFrameInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/BitVector.h"
  39 #include "llvm/ADT/SmallVector.h"
  40 #include "llvm/Support/CommandLine.h"
  41 using namespace llvm;
  42
  43 static cl::opt<bool>
  44 ReuseFrameIndexVals("arm-reuse-frame-index-vals", cl::Hidden, cl::init(true),
  45           cl::desc("Reuse repeated frame index values"));
  46
  47 static cl::opt<bool>
  48 ARMDynamicStackAlign("arm-dynamic-stack-alignment", cl::Hidden, cl::init(false),
  49           cl::desc("Dynamically re-align the stack as needed"));
  50
  51 unsigned ARMBaseRegisterInfo::getRegisterNumbering(unsigned RegEnum,
  52                                                    bool *isSPVFP) {
  53   if (isSPVFP)
  54     *isSPVFP = false;
  55
  56   using namespace ARM;
  57   switch (RegEnum) {
  58   default:
  59     llvm_unreachable("Unknown ARM register!");
  60   case R0:  case D0:  case Q0:  return 0;
  61   case R1:  case D1:  case Q1:  return 1;
  62   case R2:  case D2:  case Q2:  return 2;
  63   case R3:  case D3:  case Q3:  return 3;
  64   case R4:  case D4:  case Q4:  return 4;
  65   case R5:  case D5:  case Q5:  return 5;
  66   case R6:  case D6:  case Q6:  return 6;
  67   case R7:  case D7:  case Q7:  return 7;
  68   case R8:  case D8:  case Q8:  return 8;
  69   case R9:  case D9:  case Q9:  return 9;
  70   case R10: case D10: case Q10: return 10;
  71   case R11: case D11: case Q11: return 11;
  72   case R12: case D12: case Q12: return 12;
  73   case SP:  case D13: case Q13: return 13;
  74   case LR:  case D14: case Q14: return 14;
  75   case PC:  case D15: case Q15: return 15;
  76
  77   case D16: return 16;
  78   case D17: return 17;
  79   case D18: return 18;
  80   case D19: return 19;
  81   case D20: return 20;
  82   case D21: return 21;
  83   case D22: return 22;
  84   case D23: return 23;
  85   case D24: return 24;
  86   case D25: return 25;
  87   case D26: return 27;
  88   case D27: return 27;
  89   case D28: return 28;
  90   case D29: return 29;
  91   case D30: return 30;
  92   case D31: return 31;
  93
  94   case S0: case S1: case S2: case S3:
  95   case S4: case S5: case S6: case S7:
  96   case S8: case S9: case S10: case S11:
  97   case S12: case S13: case S14: case S15:
  98   case S16: case S17: case S18: case S19:
  99   case S20: case S21: case S22: case S23:
 100   case S24: case S25: case S26: case S27:
 101   case S28: case S29: case S30: case S31: {
 102     if (isSPVFP)
 103       *isSPVFP = true;
 104     switch (RegEnum) {
 105     default: return 0; // Avoid compile time warning.
 106     case S0: return 0;
 107     case S1: return 1;
 108     case S2: return 2;
 109     case S3: return 3;
 110     case S4: return 4;
 111     case S5: return 5;
 112     case S6: return 6;
 113     case S7: return 7;
 114     case S8: return 8;
 115     case S9: return 9;
 116     case S10: return 10;
 117     case S11: return 11;
 118     case S12: return 12;
 119     case S13: return 13;
 120     case S14: return 14;
 121     case S15: return 15;
 122     case S16: return 16;
 123     case S17: return 17;
 124     case S18: return 18;
 125     case S19: return 19;
 126     case S20: return 20;
 127     case S21: return 21;
 128     case S22: return 22;
 129     case S23: return 23;
 130     case S24: return 24;
 131     case S25: return 25;
 132     case S26: return 26;
 133     case S27: return 27;
 134     case S28: return 28;
 135     case S29: return 29;
 136     case S30: return 30;
 137     case S31: return 31;
 138     }
 139   }
 140   }
 141 }
 142
 143 ARMBaseRegisterInfo::ARMBaseRegisterInfo(const ARMBaseInstrInfo &tii,
 144                                          const ARMSubtarget &sti)
 145   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
 146     TII(tii), STI(sti),
 147     FramePtr((STI.isTargetDarwin() || STI.isThumb()) ? ARM::R7 : ARM::R11) {
 148 }
 149
 150 const unsigned*
 151 ARMBaseRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 152   static const unsigned CalleeSavedRegs[] = {
 153     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 154     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 155
 156     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 157     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 158     0
 159   };
 160
 161   static const unsigned DarwinCalleeSavedRegs[] = {
 162     // Darwin ABI deviates from ARM standard ABI. R9 is not a callee-saved
 163     // register.
 164     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 165     ARM::R11, ARM::R10, ARM::R8,
 166
 167     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 168     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 169     0
 170   };
 171   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 172 }
 173
 174 const TargetRegisterClass* const *
 175 ARMBaseRegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
 176   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 177     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 178     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 179     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 180
 181     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 182     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 183     0
 184   };
 185
 186   static const TargetRegisterClass * const ThumbCalleeSavedRegClasses[] = {
 187     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 188     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::tGPRRegClass,
 189     &ARM::tGPRRegClass,&ARM::tGPRRegClass,&ARM::tGPRRegClass,
 190
 191     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 192     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 193     0
 194   };
 195
 196   static const TargetRegisterClass * const DarwinCalleeSavedRegClasses[] = {
 197     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 198     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 199     &ARM::GPRRegClass, &ARM::GPRRegClass,
 200
 201     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 202     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 203     0
 204   };
 205
 206   static const TargetRegisterClass * const DarwinThumbCalleeSavedRegClasses[] ={
 207     &ARM::GPRRegClass,  &ARM::tGPRRegClass, &ARM::tGPRRegClass,
 208     &ARM::tGPRRegClass, &ARM::tGPRRegClass, &ARM::GPRRegClass,
 209     &ARM::GPRRegClass,  &ARM::GPRRegClass,
 210
 211     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 212     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 213     0
 214   };
 215
 216   if (STI.isThumb1Only()) {
 217     return STI.isTargetDarwin()
 218       ? DarwinThumbCalleeSavedRegClasses : ThumbCalleeSavedRegClasses;
 219   }
 220   return STI.isTargetDarwin()
 221     ? DarwinCalleeSavedRegClasses : CalleeSavedRegClasses;
 222 }
 223
 224 BitVector ARMBaseRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 225   // FIXME: avoid re-calculating this everytime.
 226   BitVector Reserved(getNumRegs());
 227   Reserved.set(ARM::SP);
 228   Reserved.set(ARM::PC);
 229   if (STI.isTargetDarwin() || hasFP(MF))
 230     Reserved.set(FramePtr);
 231   // Some targets reserve R9.
 232   if (STI.isR9Reserved())
 233     Reserved.set(ARM::R9);
 234   return Reserved;
 235 }
 236
 237 bool ARMBaseRegisterInfo::isReservedReg(const MachineFunction &MF,
 238                                         unsigned Reg) const {
 239   switch (Reg) {
 240   default: break;
 241   case ARM::SP:
 242   case ARM::PC:
 243     return true;
 244   case ARM::R7:
 245   case ARM::R11:
 246     if (FramePtr == Reg && (STI.isTargetDarwin() || hasFP(MF)))
 247       return true;
 248     break;
 249   case ARM::R9:
 250     return STI.isR9Reserved();
 251   }
 252
 253   return false;
 254 }
 255
 256 const TargetRegisterClass *
 257 ARMBaseRegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 258                                               const TargetRegisterClass *B,
 259                                               unsigned SubIdx) const {
 260   switch (SubIdx) {
 261   default: return 0;
 262   case 1:
 263   case 2:
 264   case 3:
 265   case 4:
 266     // S sub-registers.
 267     if (A->getSize() == 8) {
 268       if (A == &ARM::DPR_8RegClass)
 269         return A;
 270       return &ARM::DPR_VFP2RegClass;
 271     }
 272
 273     assert(A->getSize() == 16 && "Expecting a Q register class!");
 274     return &ARM::QPR_VFP2RegClass;
 275   case 5:
 276   case 6:
 277     // D sub-registers.
 278     return A;
 279   }
 280   return 0;
 281 }
 282
 283 const TargetRegisterClass *
 284 ARMBaseRegisterInfo::getPointerRegClass(unsigned Kind) const {
 285   return ARM::GPRRegisterClass;
 286 }
 287
 288 /// getAllocationOrder - Returns the register allocation order for a specified
 289 /// register class in the form of a pair of TargetRegisterClass iterators.
 290 std::pair<TargetRegisterClass::iterator,TargetRegisterClass::iterator>
 291 ARMBaseRegisterInfo::getAllocationOrder(const TargetRegisterClass *RC,
 292                                         unsigned HintType, unsigned HintReg,
 293                                         const MachineFunction &MF) const {
 294   // Alternative register allocation orders when favoring even / odd registers
 295   // of register pairs.
 296
 297   // No FP, R9 is available.
 298   static const unsigned GPREven1[] = {
 299     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8, ARM::R10,
 300     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 301     ARM::R9, ARM::R11
 302   };
 303   static const unsigned GPROdd1[] = {
 304     ARM::R1, ARM::R3, ARM::R5, ARM::R7, ARM::R9, ARM::R11,
 305     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 306     ARM::R8, ARM::R10
 307   };
 308
 309   // FP is R7, R9 is available.
 310   static const unsigned GPREven2[] = {
 311     ARM::R0, ARM::R2, ARM::R4,          ARM::R8, ARM::R10,
 312     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6,
 313     ARM::R9, ARM::R11
 314   };
 315   static const unsigned GPROdd2[] = {
 316     ARM::R1, ARM::R3, ARM::R5,          ARM::R9, ARM::R11,
 317     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 318     ARM::R8, ARM::R10
 319   };
 320
 321   // FP is R11, R9 is available.
 322   static const unsigned GPREven3[] = {
 323     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8,
 324     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 325     ARM::R9
 326   };
 327   static const unsigned GPROdd3[] = {
 328     ARM::R1, ARM::R3, ARM::R5, ARM::R6, ARM::R9,
 329     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R7,
 330     ARM::R8
 331   };
 332
 333   // No FP, R9 is not available.
 334   static const unsigned GPREven4[] = {
 335     ARM::R0, ARM::R2, ARM::R4, ARM::R6,          ARM::R10,
 336     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8,
 337     ARM::R11
 338   };
 339   static const unsigned GPROdd4[] = {
 340     ARM::R1, ARM::R3, ARM::R5, ARM::R7,          ARM::R11,
 341     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 342     ARM::R10
 343   };
 344
 345   // FP is R7, R9 is not available.
 346   static const unsigned GPREven5[] = {
 347     ARM::R0, ARM::R2, ARM::R4,                   ARM::R10,
 348     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6, ARM::R8,
 349     ARM::R11
 350   };
 351   static const unsigned GPROdd5[] = {
 352     ARM::R1, ARM::R3, ARM::R5,                   ARM::R11,
 353     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 354     ARM::R10
 355   };
 356
 357   // FP is R11, R9 is not available.
 358   static const unsigned GPREven6[] = {
 359     ARM::R0, ARM::R2, ARM::R4, ARM::R6,
 360     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8
 361   };
 362   static const unsigned GPROdd6[] = {
 363     ARM::R1, ARM::R3, ARM::R5, ARM::R7,
 364     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8
 365   };
 366
 367
 368   if (HintType == ARMRI::RegPairEven) {
 369     if (isPhysicalRegister(HintReg) && getRegisterPairEven(HintReg, MF) == 0)
 370       // It's no longer possible to fulfill this hint. Return the default
 371       // allocation order.
 372       return std::make_pair(RC->allocation_order_begin(MF),
 373                             RC->allocation_order_end(MF));
 374
 375     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 376       if (!STI.isR9Reserved())
 377         return std::make_pair(GPREven1,
 378                               GPREven1 + (sizeof(GPREven1)/sizeof(unsigned)));
 379       else
 380         return std::make_pair(GPREven4,
 381                               GPREven4 + (sizeof(GPREven4)/sizeof(unsigned)));
 382     } else if (FramePtr == ARM::R7) {
 383       if (!STI.isR9Reserved())
 384         return std::make_pair(GPREven2,
 385                               GPREven2 + (sizeof(GPREven2)/sizeof(unsigned)));
 386       else
 387         return std::make_pair(GPREven5,
 388                               GPREven5 + (sizeof(GPREven5)/sizeof(unsigned)));
 389     } else { // FramePtr == ARM::R11
 390       if (!STI.isR9Reserved())
 391         return std::make_pair(GPREven3,
 392                               GPREven3 + (sizeof(GPREven3)/sizeof(unsigned)));
 393       else
 394         return std::make_pair(GPREven6,
 395                               GPREven6 + (sizeof(GPREven6)/sizeof(unsigned)));
 396     }
 397   } else if (HintType == ARMRI::RegPairOdd) {
 398     if (isPhysicalRegister(HintReg) && getRegisterPairOdd(HintReg, MF) == 0)
 399       // It's no longer possible to fulfill this hint. Return the default
 400       // allocation order.
 401       return std::make_pair(RC->allocation_order_begin(MF),
 402                             RC->allocation_order_end(MF));
 403
 404     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 405       if (!STI.isR9Reserved())
 406         return std::make_pair(GPROdd1,
 407                               GPROdd1 + (sizeof(GPROdd1)/sizeof(unsigned)));
 408       else
 409         return std::make_pair(GPROdd4,
 410                               GPROdd4 + (sizeof(GPROdd4)/sizeof(unsigned)));
 411     } else if (FramePtr == ARM::R7) {
 412       if (!STI.isR9Reserved())
 413         return std::make_pair(GPROdd2,
 414                               GPROdd2 + (sizeof(GPROdd2)/sizeof(unsigned)));
 415       else
 416         return std::make_pair(GPROdd5,
 417                               GPROdd5 + (sizeof(GPROdd5)/sizeof(unsigned)));
 418     } else { // FramePtr == ARM::R11
 419       if (!STI.isR9Reserved())
 420         return std::make_pair(GPROdd3,
 421                               GPROdd3 + (sizeof(GPROdd3)/sizeof(unsigned)));
 422       else
 423         return std::make_pair(GPROdd6,
 424                               GPROdd6 + (sizeof(GPROdd6)/sizeof(unsigned)));
 425     }
 426   }
 427   return std::make_pair(RC->allocation_order_begin(MF),
 428                         RC->allocation_order_end(MF));
 429 }
 430
 431 /// ResolveRegAllocHint - Resolves the specified register allocation hint
 432 /// to a physical register. Returns the physical register if it is successful.
 433 unsigned
 434 ARMBaseRegisterInfo::ResolveRegAllocHint(unsigned Type, unsigned Reg,
 435                                          const MachineFunction &MF) const {
 436   if (Reg == 0 || !isPhysicalRegister(Reg))
 437     return 0;
 438   if (Type == 0)
 439     return Reg;
 440   else if (Type == (unsigned)ARMRI::RegPairOdd)
 441     // Odd register.
 442     return getRegisterPairOdd(Reg, MF);
 443   else if (Type == (unsigned)ARMRI::RegPairEven)
 444     // Even register.
 445     return getRegisterPairEven(Reg, MF);
 446   return 0;
 447 }
 448
 449 void
 450 ARMBaseRegisterInfo::UpdateRegAllocHint(unsigned Reg, unsigned NewReg,
 451                                         MachineFunction &MF) const {
 452   MachineRegisterInfo *MRI = &MF.getRegInfo();
 453   std::pair<unsigned, unsigned> Hint = MRI->getRegAllocationHint(Reg);
 454   if ((Hint.first == (unsigned)ARMRI::RegPairOdd ||
 455        Hint.first == (unsigned)ARMRI::RegPairEven) &&
 456       Hint.second && TargetRegisterInfo::isVirtualRegister(Hint.second)) {
 457     // If 'Reg' is one of the even / odd register pair and it's now changed
 458     // (e.g. coalesced) into a different register. The other register of the
 459     // pair allocation hint must be updated to reflect the relationship
 460     // change.
 461     unsigned OtherReg = Hint.second;
 462     Hint = MRI->getRegAllocationHint(OtherReg);
 463     if (Hint.second == Reg)
 464       // Make sure the pair has not already divorced.
 465       MRI->setRegAllocationHint(OtherReg, Hint.first, NewReg);
 466   }
 467 }
 468
 469 static unsigned calculateMaxStackAlignment(const MachineFrameInfo *FFI) {
 470   unsigned MaxAlign = 0;
 471
 472   for (int i = FFI->getObjectIndexBegin(),
 473          e = FFI->getObjectIndexEnd(); i != e; ++i) {
 474     if (FFI->isDeadObjectIndex(i))
 475       continue;
 476
 477     unsigned Align = FFI->getObjectAlignment(i);
 478     MaxAlign = std::max(MaxAlign, Align);
 479   }
 480
 481   return MaxAlign;
 482 }
 483
 484 /// hasFP - Return true if the specified function should have a dedicated frame
 485 /// pointer register.  This is true if the function has variable sized allocas
 486 /// or if frame pointer elimination is disabled.
 487 ///
 488 bool ARMBaseRegisterInfo::hasFP(const MachineFunction &MF) const {
 489   const MachineFrameInfo *MFI = MF.getFrameInfo();
 490   return (NoFramePointerElim ||
 491           needsStackRealignment(MF) ||
 492           MFI->hasVarSizedObjects() ||
 493           MFI->isFrameAddressTaken());
 494 }
 495
 496 bool ARMBaseRegisterInfo::
 497 needsStackRealignment(const MachineFunction &MF) const {
 498   // Only do this for ARM if explicitly enabled
 499   // FIXME: Once it's passing all the tests, enable by default
 500   if (!ARMDynamicStackAlign)
 501     return false;
 502
 503   const MachineFrameInfo *MFI = MF.getFrameInfo();
 504   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 505   unsigned StackAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 506   return (RealignStack &&
 507           !AFI->isThumb1OnlyFunction() &&
 508           (MFI->getMaxAlignment() > StackAlign) &&
 509           !MFI->hasVarSizedObjects());
 510 }
 511
 512 bool ARMBaseRegisterInfo::cannotEliminateFrame(const MachineFunction &MF) const {
 513   const MachineFrameInfo *MFI = MF.getFrameInfo();
 514   if (NoFramePointerElim && MFI->hasCalls())
 515     return true;
 516   return MFI->hasVarSizedObjects() || MFI->isFrameAddressTaken();
 517 }
 518
 519 /// estimateStackSize - Estimate and return the size of the frame.
 520 static unsigned estimateStackSize(MachineFunction &MF, MachineFrameInfo *MFI) {
 521   const MachineFrameInfo *FFI = MF.getFrameInfo();
 522   int Offset = 0;
 523   for (int i = FFI->getObjectIndexBegin(); i != 0; ++i) {
 524     int FixedOff = -FFI->getObjectOffset(i);
 525     if (FixedOff > Offset) Offset = FixedOff;
 526   }
 527   for (unsigned i = 0, e = FFI->getObjectIndexEnd(); i != e; ++i) {
 528     if (FFI->isDeadObjectIndex(i))
 529       continue;
 530     Offset += FFI->getObjectSize(i);
 531     unsigned Align = FFI->getObjectAlignment(i);
 532     // Adjust to alignment boundary
 533     Offset = (Offset+Align-1)/Align*Align;
 534   }
 535   return (unsigned)Offset;
 536 }
 537
 538 /// estimateRSStackSizeLimit - Look at each instruction that references stack
 539 /// frames and return the stack size limit beyond which some of these
 540 /// instructions will require scratch register during their expansion later.
 541 unsigned
 542 ARMBaseRegisterInfo::estimateRSStackSizeLimit(MachineFunction &MF) const {
 543   unsigned Limit = (1 << 12) - 1;
 544   for (MachineFunction::iterator BB = MF.begin(),E = MF.end(); BB != E; ++BB) {
 545     for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end();
 546          I != E; ++I) {
 547       for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i) {
 548         if (!I->getOperand(i).isFI()) continue;
 549
 550         const TargetInstrDesc &Desc = TII.get(I->getOpcode());
 551         unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 552         if (AddrMode == ARMII::AddrMode3 ||
 553             AddrMode == ARMII::AddrModeT2_i8)
 554           return (1 << 8) - 1;
 555
 556         if (AddrMode == ARMII::AddrMode5 ||
 557             AddrMode == ARMII::AddrModeT2_i8s4)
 558           Limit = std::min(Limit, ((1U << 8) - 1) * 4);
 559
 560         if (AddrMode == ARMII::AddrModeT2_i12 && hasFP(MF))
 561           // When the stack offset is negative, we will end up using
 562           // the i8 instructions instead.
 563           return (1 << 8) - 1;
 564         break; // At most one FI per instruction
 565       }
 566     }
 567   }
 568
 569   return Limit;
 570 }
 571
 572 void
 573 ARMBaseRegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 574                                                           RegScavenger *RS) const {
 575   // This tells PEI to spill the FP as if it is any other callee-save register
 576   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 577   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 578   // to combine multiple loads / stores.
 579   bool CanEliminateFrame = true;
 580   bool CS1Spilled = false;
 581   bool LRSpilled = false;
 582   unsigned NumGPRSpills = 0;
 583   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 584   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 585   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 586
 587   MachineFrameInfo *MFI = MF.getFrameInfo();
 588
 589   // Calculate and set max stack object alignment early, so we can decide
 590   // whether we will need stack realignment (and thus FP).
 591   if (ARMDynamicStackAlign) {
 592     unsigned MaxAlign = std::max(MFI->getMaxAlignment(),
 593                                  calculateMaxStackAlignment(MFI));
 594     MFI->setMaxAlignment(MaxAlign);
 595   }
 596
 597   // Don't spill FP if the frame can be eliminated. This is determined
 598   // by scanning the callee-save registers to see if any is used.
 599   const unsigned *CSRegs = getCalleeSavedRegs();
 600   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 601   for (unsigned i = 0; CSRegs[i]; ++i) {
 602     unsigned Reg = CSRegs[i];
 603     bool Spilled = false;
 604     if (MF.getRegInfo().isPhysRegUsed(Reg)) {
 605       AFI->setCSRegisterIsSpilled(Reg);
 606       Spilled = true;
 607       CanEliminateFrame = false;
 608     } else {
 609       // Check alias registers too.
 610       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 611         if (MF.getRegInfo().isPhysRegUsed(*Aliases)) {
 612           Spilled = true;
 613           CanEliminateFrame = false;
 614         }
 615       }
 616     }
 617
 618     if (CSRegClasses[i] == ARM::GPRRegisterClass ||
 619         CSRegClasses[i] == ARM::tGPRRegisterClass) {
 620       if (Spilled) {
 621         NumGPRSpills++;
 622
 623         if (!STI.isTargetDarwin()) {
 624           if (Reg == ARM::LR)
 625             LRSpilled = true;
 626           CS1Spilled = true;
 627           continue;
 628         }
 629
 630         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 631         switch (Reg) {
 632         case ARM::LR:
 633           LRSpilled = true;
 634           // Fallthrough
 635         case ARM::R4:
 636         case ARM::R5:
 637         case ARM::R6:
 638         case ARM::R7:
 639           CS1Spilled = true;
 640           break;
 641         default:
 642           break;
 643         }
 644       } else {
 645         if (!STI.isTargetDarwin()) {
 646           UnspilledCS1GPRs.push_back(Reg);
 647           continue;
 648         }
 649
 650         switch (Reg) {
 651         case ARM::R4:
 652         case ARM::R5:
 653         case ARM::R6:
 654         case ARM::R7:
 655         case ARM::LR:
 656           UnspilledCS1GPRs.push_back(Reg);
 657           break;
 658         default:
 659           UnspilledCS2GPRs.push_back(Reg);
 660           break;
 661         }
 662       }
 663     }
 664   }
 665
 666   bool ForceLRSpill = false;
 667   if (!LRSpilled && AFI->isThumb1OnlyFunction()) {
 668     unsigned FnSize = TII.GetFunctionSizeInBytes(MF);
 669     // Force LR to be spilled if the Thumb function size is > 2048. This enables
 670     // use of BL to implement far jump. If it turns out that it's not needed
 671     // then the branch fix up path will undo it.
 672     if (FnSize >= (1 << 11)) {
 673       CanEliminateFrame = false;
 674       ForceLRSpill = true;
 675     }
 676   }
 677
 678   bool ExtraCSSpill = false;
 679   if (!CanEliminateFrame || cannotEliminateFrame(MF)) {
 680     AFI->setHasStackFrame(true);
 681
 682     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 683     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 684     if (!LRSpilled && CS1Spilled) {
 685       MF.getRegInfo().setPhysRegUsed(ARM::LR);
 686       AFI->setCSRegisterIsSpilled(ARM::LR);
 687       NumGPRSpills++;
 688       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 689                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 690       ForceLRSpill = false;
 691       ExtraCSSpill = true;
 692     }
 693
 694     // Darwin ABI requires FP to point to the stack slot that contains the
 695     // previous FP.
 696     if (STI.isTargetDarwin() || hasFP(MF)) {
 697       MF.getRegInfo().setPhysRegUsed(FramePtr);
 698       NumGPRSpills++;
 699     }
 700
 701     // If stack and double are 8-byte aligned and we are spilling an odd number
 702     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 703     // the integer and double callee save areas.
 704     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 705     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 706       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
 707         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
 708           unsigned Reg = UnspilledCS1GPRs[i];
 709           // Don't spill high register if the function is thumb1
 710           if (!AFI->isThumb1OnlyFunction() ||
 711               isARMLowRegister(Reg) || Reg == ARM::LR) {
 712             MF.getRegInfo().setPhysRegUsed(Reg);
 713             AFI->setCSRegisterIsSpilled(Reg);
 714             if (!isReservedReg(MF, Reg))
 715               ExtraCSSpill = true;
 716             break;
 717           }
 718         }
 719       } else if (!UnspilledCS2GPRs.empty() &&
 720                  !AFI->isThumb1OnlyFunction()) {
 721         unsigned Reg = UnspilledCS2GPRs.front();
 722         MF.getRegInfo().setPhysRegUsed(Reg);
 723         AFI->setCSRegisterIsSpilled(Reg);
 724         if (!isReservedReg(MF, Reg))
 725           ExtraCSSpill = true;
 726       }
 727     }
 728
 729     // Estimate if we might need to scavenge a register at some point in order
 730     // to materialize a stack offset. If so, either spill one additional
 731     // callee-saved register or reserve a special spill slot to facilitate
 732     // register scavenging. Thumb1 needs a spill slot for stack pointer
 733     // adjustments also, even when the frame itself is small.
 734     if (RS && !ExtraCSSpill) {
 735       MachineFrameInfo  *MFI = MF.getFrameInfo();
 736       // If any of the stack slot references may be out of range of an
 737       // immediate offset, make sure a register (or a spill slot) is
 738       // available for the register scavenger. Note that if we're indexing
 739       // off the frame pointer, the effective stack size is 4 bytes larger
 740       // since the FP points to the stack slot of the previous FP.
 741       if (estimateStackSize(MF, MFI) + (hasFP(MF) ? 4 : 0)
 742           >= estimateRSStackSizeLimit(MF)) {
 743         // If any non-reserved CS register isn't spilled, just spill one or two
 744         // extra. That should take care of it!
 745         unsigned NumExtras = TargetAlign / 4;
 746         SmallVector<unsigned, 2> Extras;
 747         while (NumExtras && !UnspilledCS1GPRs.empty()) {
 748           unsigned Reg = UnspilledCS1GPRs.back();
 749           UnspilledCS1GPRs.pop_back();
 750           if (!isReservedReg(MF, Reg)) {
 751             Extras.push_back(Reg);
 752             NumExtras--;
 753           }
 754         }
 755         // For non-Thumb1 functions, also check for hi-reg CS registers
 756         if (!AFI->isThumb1OnlyFunction()) {
 757           while (NumExtras && !UnspilledCS2GPRs.empty()) {
 758             unsigned Reg = UnspilledCS2GPRs.back();
 759             UnspilledCS2GPRs.pop_back();
 760             if (!isReservedReg(MF, Reg)) {
 761               Extras.push_back(Reg);
 762               NumExtras--;
 763             }
 764           }
 765         }
 766         if (Extras.size() && NumExtras == 0) {
 767           for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
 768             MF.getRegInfo().setPhysRegUsed(Extras[i]);
 769             AFI->setCSRegisterIsSpilled(Extras[i]);
 770           }
 771         } else if (!AFI->isThumb1OnlyFunction()) {
 772           // note: Thumb1 functions spill to R12, not the stack.
 773           // Reserve a slot closest to SP or frame pointer.
 774           const TargetRegisterClass *RC = ARM::GPRRegisterClass;
 775           RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
 776                                                            RC->getAlignment()));
 777         }
 778       }
 779     }
 780   }
 781
 782   if (ForceLRSpill) {
 783     MF.getRegInfo().setPhysRegUsed(ARM::LR);
 784     AFI->setCSRegisterIsSpilled(ARM::LR);
 785     AFI->setLRIsSpilledForFarJump(true);
 786   }
 787 }
 788
 789 unsigned ARMBaseRegisterInfo::getRARegister() const {
 790   return ARM::LR;
 791 }
 792
 793 unsigned ARMBaseRegisterInfo::getFrameRegister(MachineFunction &MF) const {
 794   if (STI.isTargetDarwin() || hasFP(MF))
 795     return FramePtr;
 796   return ARM::SP;
 797 }
 798
 799 unsigned ARMBaseRegisterInfo::getEHExceptionRegister() const {
 800   llvm_unreachable("What is the exception register");
 801   return 0;
 802 }
 803
 804 unsigned ARMBaseRegisterInfo::getEHHandlerRegister() const {
 805   llvm_unreachable("What is the exception handler register");
 806   return 0;
 807 }
 808
 809 int ARMBaseRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 810   return ARMGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 811 }
 812
 813 unsigned ARMBaseRegisterInfo::getRegisterPairEven(unsigned Reg,
 814                                                const MachineFunction &MF) const {
 815   switch (Reg) {
 816   default: break;
 817   // Return 0 if either register of the pair is a special register.
 818   // So no R12, etc.
 819   case ARM::R1:
 820     return ARM::R0;
 821   case ARM::R3:
 822     return ARM::R2;
 823   case ARM::R5:
 824     return ARM::R4;
 825   case ARM::R7:
 826     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R6;
 827   case ARM::R9:
 828     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R8;
 829   case ARM::R11:
 830     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R10;
 831
 832   case ARM::S1:
 833     return ARM::S0;
 834   case ARM::S3:
 835     return ARM::S2;
 836   case ARM::S5:
 837     return ARM::S4;
 838   case ARM::S7:
 839     return ARM::S6;
 840   case ARM::S9:
 841     return ARM::S8;
 842   case ARM::S11:
 843     return ARM::S10;
 844   case ARM::S13:
 845     return ARM::S12;
 846   case ARM::S15:
 847     return ARM::S14;
 848   case ARM::S17:
 849     return ARM::S16;
 850   case ARM::S19:
 851     return ARM::S18;
 852   case ARM::S21:
 853     return ARM::S20;
 854   case ARM::S23:
 855     return ARM::S22;
 856   case ARM::S25:
 857     return ARM::S24;
 858   case ARM::S27:
 859     return ARM::S26;
 860   case ARM::S29:
 861     return ARM::S28;
 862   case ARM::S31:
 863     return ARM::S30;
 864
 865   case ARM::D1:
 866     return ARM::D0;
 867   case ARM::D3:
 868     return ARM::D2;
 869   case ARM::D5:
 870     return ARM::D4;
 871   case ARM::D7:
 872     return ARM::D6;
 873   case ARM::D9:
 874     return ARM::D8;
 875   case ARM::D11:
 876     return ARM::D10;
 877   case ARM::D13:
 878     return ARM::D12;
 879   case ARM::D15:
 880     return ARM::D14;
 881   case ARM::D17:
 882     return ARM::D16;
 883   case ARM::D19:
 884     return ARM::D18;
 885   case ARM::D21:
 886     return ARM::D20;
 887   case ARM::D23:
 888     return ARM::D22;
 889   case ARM::D25:
 890     return ARM::D24;
 891   case ARM::D27:
 892     return ARM::D26;
 893   case ARM::D29:
 894     return ARM::D28;
 895   case ARM::D31:
 896     return ARM::D30;
 897   }
 898
 899   return 0;
 900 }
 901
 902 unsigned ARMBaseRegisterInfo::getRegisterPairOdd(unsigned Reg,
 903                                              const MachineFunction &MF) const {
 904   switch (Reg) {
 905   default: break;
 906   // Return 0 if either register of the pair is a special register.
 907   // So no R12, etc.
 908   case ARM::R0:
 909     return ARM::R1;
 910   case ARM::R2:
 911     return ARM::R3;
 912   case ARM::R4:
 913     return ARM::R5;
 914   case ARM::R6:
 915     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R7;
 916   case ARM::R8:
 917     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R9;
 918   case ARM::R10:
 919     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R11;
 920
 921   case ARM::S0:
 922     return ARM::S1;
 923   case ARM::S2:
 924     return ARM::S3;
 925   case ARM::S4:
 926     return ARM::S5;
 927   case ARM::S6:
 928     return ARM::S7;
 929   case ARM::S8:
 930     return ARM::S9;
 931   case ARM::S10:
 932     return ARM::S11;
 933   case ARM::S12:
 934     return ARM::S13;
 935   case ARM::S14:
 936     return ARM::S15;
 937   case ARM::S16:
 938     return ARM::S17;
 939   case ARM::S18:
 940     return ARM::S19;
 941   case ARM::S20:
 942     return ARM::S21;
 943   case ARM::S22:
 944     return ARM::S23;
 945   case ARM::S24:
 946     return ARM::S25;
 947   case ARM::S26:
 948     return ARM::S27;
 949   case ARM::S28:
 950     return ARM::S29;
 951   case ARM::S30:
 952     return ARM::S31;
 953
 954   case ARM::D0:
 955     return ARM::D1;
 956   case ARM::D2:
 957     return ARM::D3;
 958   case ARM::D4:
 959     return ARM::D5;
 960   case ARM::D6:
 961     return ARM::D7;
 962   case ARM::D8:
 963     return ARM::D9;
 964   case ARM::D10:
 965     return ARM::D11;
 966   case ARM::D12:
 967     return ARM::D13;
 968   case ARM::D14:
 969     return ARM::D15;
 970   case ARM::D16:
 971     return ARM::D17;
 972   case ARM::D18:
 973     return ARM::D19;
 974   case ARM::D20:
 975     return ARM::D21;
 976   case ARM::D22:
 977     return ARM::D23;
 978   case ARM::D24:
 979     return ARM::D25;
 980   case ARM::D26:
 981     return ARM::D27;
 982   case ARM::D28:
 983     return ARM::D29;
 984   case ARM::D30:
 985     return ARM::D31;
 986   }
 987
 988   return 0;
 989 }
 990
 991 /// emitLoadConstPool - Emits a load from constpool to materialize the
 992 /// specified immediate.
 993 void ARMBaseRegisterInfo::
 994 emitLoadConstPool(MachineBasicBlock &MBB,
 995                   MachineBasicBlock::iterator &MBBI,
 996                   DebugLoc dl,
 997                   unsigned DestReg, unsigned SubIdx, int Val,
 998                   ARMCC::CondCodes Pred,
 999                   unsigned PredReg) const {
1000   MachineFunction &MF = *MBB.getParent();
1001   MachineConstantPool *ConstantPool = MF.getConstantPool();
1002   Constant *C =
1003         ConstantInt::get(Type::getInt32Ty(MF.getFunction()->getContext()), Val);
1004   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
1005
1006   BuildMI(MBB, MBBI, dl, TII.get(ARM::LDRcp))
1007     .addReg(DestReg, getDefRegState(true), SubIdx)
1008     .addConstantPoolIndex(Idx)
1009     .addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
1010 }
1011
1012 bool ARMBaseRegisterInfo::
1013 requiresRegisterScavenging(const MachineFunction &MF) const {
1014   return true;
1015 }
1016
1017 bool ARMBaseRegisterInfo::
1018 requiresFrameIndexScavenging(const MachineFunction &MF) const {
1019   return true;
1020 }
1021
1022 // hasReservedCallFrame - Under normal circumstances, when a frame pointer is
1023 // not required, we reserve argument space for call sites in the function
1024 // immediately on entry to the current function. This eliminates the need for
1025 // add/sub sp brackets around call sites. Returns true if the call frame is
1026 // included as part of the stack frame.
1027 bool ARMBaseRegisterInfo::
1028 hasReservedCallFrame(MachineFunction &MF) const {
1029   const MachineFrameInfo *FFI = MF.getFrameInfo();
1030   unsigned CFSize = FFI->getMaxCallFrameSize();
1031   // It's not always a good idea to include the call frame as part of the
1032   // stack frame. ARM (especially Thumb) has small immediate offset to
1033   // address the stack frame. So a large call frame can cause poor codegen
1034   // and may even makes it impossible to scavenge a register.
1035   if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
1036     return false;
1037
1038   return !MF.getFrameInfo()->hasVarSizedObjects();
1039 }
1040
1041 static void
1042 emitSPUpdate(bool isARM,
1043              MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1044              DebugLoc dl, const ARMBaseInstrInfo &TII,
1045              int NumBytes,
1046              ARMCC::CondCodes Pred = ARMCC::AL, unsigned PredReg = 0) {
1047   if (isARM)
1048     emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
1049                             Pred, PredReg, TII);
1050   else
1051     emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes,
1052                            Pred, PredReg, TII);
1053 }
1054
1055
1056 void ARMBaseRegisterInfo::
1057 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1058                               MachineBasicBlock::iterator I) const {
1059   if (!hasReservedCallFrame(MF)) {
1060     // If we have alloca, convert as follows:
1061     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
1062     // ADJCALLSTACKUP   -> add, sp, sp, amount
1063     MachineInstr *Old = I;
1064     DebugLoc dl = Old->getDebugLoc();
1065     unsigned Amount = Old->getOperand(0).getImm();
1066     if (Amount != 0) {
1067       // We need to keep the stack aligned properly.  To do this, we round the
1068       // amount of space needed for the outgoing arguments up to the next
1069       // alignment boundary.
1070       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1071       Amount = (Amount+Align-1)/Align*Align;
1072
1073       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1074       assert(!AFI->isThumb1OnlyFunction() &&
1075              "This eliminateCallFramePseudoInstr does not suppor Thumb1!");
1076       bool isARM = !AFI->isThumbFunction();
1077
1078       // Replace the pseudo instruction with a new instruction...
1079       unsigned Opc = Old->getOpcode();
1080       ARMCC::CondCodes Pred = (ARMCC::CondCodes)Old->getOperand(1).getImm();
1081       // FIXME: Thumb2 version of ADJCALLSTACKUP and ADJCALLSTACKDOWN?
1082       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
1083         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
1084         unsigned PredReg = Old->getOperand(2).getReg();
1085         emitSPUpdate(isARM, MBB, I, dl, TII, -Amount, Pred, PredReg);
1086       } else {
1087         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
1088         unsigned PredReg = Old->getOperand(3).getReg();
1089         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
1090         emitSPUpdate(isARM, MBB, I, dl, TII, Amount, Pred, PredReg);
1091       }
1092     }
1093   }
1094   MBB.erase(I);
1095 }
1096
1097 unsigned
1098 ARMBaseRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1099                                          int SPAdj, int *Value,
1100                                          RegScavenger *RS) const {
1101   unsigned i = 0;
1102   MachineInstr &MI = *II;
1103   MachineBasicBlock &MBB = *MI.getParent();
1104   MachineFunction &MF = *MBB.getParent();
1105   const MachineFrameInfo *MFI = MF.getFrameInfo();
1106   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1107   assert(!AFI->isThumb1OnlyFunction() &&
1108          "This eliminateFrameIndex does not support Thumb1!");
1109
1110   while (!MI.getOperand(i).isFI()) {
1111     ++i;
1112     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1113   }
1114
1115   unsigned FrameReg = ARM::SP;
1116   int FrameIndex = MI.getOperand(i).getIndex();
1117   int Offset = MFI->getObjectOffset(FrameIndex) + MFI->getStackSize() + SPAdj;
1118
1119   // When doing dynamic stack realignment, all of these need to change(?)
1120   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
1121     Offset -= AFI->getGPRCalleeSavedArea1Offset();
1122   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
1123     Offset -= AFI->getGPRCalleeSavedArea2Offset();
1124   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
1125     Offset -= AFI->getDPRCalleeSavedAreaOffset();
1126   else if (needsStackRealignment(MF)) {
1127     // When dynamically realigning the stack, use the frame pointer for
1128     // parameters, and the stack pointer for locals.
1129     assert (hasFP(MF) && "dynamic stack realignment without a FP!");
1130     if (FrameIndex < 0) {
1131       FrameReg = getFrameRegister(MF);
1132       Offset -= AFI->getFramePtrSpillOffset();
1133       // When referencing from the frame pointer, stack pointer adjustments
1134       // don't matter.
1135       SPAdj = 0;
1136     }
1137   } else if (hasFP(MF) && AFI->hasStackFrame()) {
1138     assert(SPAdj == 0 && "Unexpected stack offset!");
1139     // Use frame pointer to reference fixed objects unless this is a
1140     // frameless function.
1141     FrameReg = getFrameRegister(MF);
1142     Offset -= AFI->getFramePtrSpillOffset();
1143   }
1144
1145   // modify MI as necessary to handle as much of 'Offset' as possible
1146   bool Done = false;
1147   if (!AFI->isThumbFunction())
1148     Done = rewriteARMFrameIndex(MI, i, FrameReg, Offset, TII);
1149   else {
1150     assert(AFI->isThumb2Function());
1151     Done = rewriteT2FrameIndex(MI, i, FrameReg, Offset, TII);
1152   }
1153   if (Done)
1154     return 0;
1155
1156   // If we get here, the immediate doesn't fit into the instruction.  We folded
1157   // as much as possible above, handle the rest, providing a register that is
1158   // SP+LargeImm.
1159   assert((Offset ||
1160           (MI.getDesc().TSFlags & ARMII::AddrModeMask) == ARMII::AddrMode4) &&
1161          "This code isn't needed if offset already handled!");
1162
1163   unsigned ScratchReg = 0;
1164   int PIdx = MI.findFirstPredOperandIdx();
1165   ARMCC::CondCodes Pred = (PIdx == -1)
1166     ? ARMCC::AL : (ARMCC::CondCodes)MI.getOperand(PIdx).getImm();
1167   unsigned PredReg = (PIdx == -1) ? 0 : MI.getOperand(PIdx+1).getReg();
1168   if (Offset == 0)
1169     // Must be addrmode4.
1170     MI.getOperand(i).ChangeToRegister(FrameReg, false, false, false);
1171   else {
1172     ScratchReg = MF.getRegInfo().createVirtualRegister(ARM::GPRRegisterClass);
1173     if (Value) *Value = Offset;
1174     if (!AFI->isThumbFunction())
1175       emitARMRegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1176                               Offset, Pred, PredReg, TII);
1177     else {
1178       assert(AFI->isThumb2Function());
1179       emitT2RegPlusImmediate(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg,
1180                              Offset, Pred, PredReg, TII);
1181     }
1182     MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
1183     if (!ReuseFrameIndexVals)
1184       ScratchReg = 0;
1185   }
1186   return ScratchReg;
1187 }
1188
1189 /// Move iterator pass the next bunch of callee save load / store ops for
1190 /// the particular spill area (1: integer area 1, 2: integer area 2,
1191 /// 3: fp area, 0: don't care).
1192 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1193                                    MachineBasicBlock::iterator &MBBI,
1194                                    int Opc1, int Opc2, unsigned Area,
1195                                    const ARMSubtarget &STI) {
1196   while (MBBI != MBB.end() &&
1197          ((MBBI->getOpcode() == Opc1) || (MBBI->getOpcode() == Opc2)) &&
1198          MBBI->getOperand(1).isFI()) {
1199     if (Area != 0) {
1200       bool Done = false;
1201       unsigned Category = 0;
1202       switch (MBBI->getOperand(0).getReg()) {
1203       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1204       case ARM::LR:
1205         Category = 1;
1206         break;
1207       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1208         Category = STI.isTargetDarwin() ? 2 : 1;
1209         break;
1210       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1211       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1212         Category = 3;
1213         break;
1214       default:
1215         Done = true;
1216         break;
1217       }
1218       if (Done || Category != Area)
1219         break;
1220     }
1221
1222     ++MBBI;
1223   }
1224 }
1225
1226 void ARMBaseRegisterInfo::
1227 emitPrologue(MachineFunction &MF) const {
1228   MachineBasicBlock &MBB = MF.front();
1229   MachineBasicBlock::iterator MBBI = MBB.begin();
1230   MachineFrameInfo  *MFI = MF.getFrameInfo();
1231   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1232   assert(!AFI->isThumb1OnlyFunction() &&
1233          "This emitPrologue does not suppor Thumb1!");
1234   bool isARM = !AFI->isThumbFunction();
1235   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1236   unsigned NumBytes = MFI->getStackSize();
1237   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1238   DebugLoc dl = (MBBI != MBB.end() ?
1239                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
1240
1241   // Determine the sizes of each callee-save spill areas and record which frame
1242   // belongs to which callee-save spill areas.
1243   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1244   int FramePtrSpillFI = 0;
1245
1246   // Allocate the vararg register save area. This is not counted in NumBytes.
1247   if (VARegSaveSize)
1248     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -VARegSaveSize);
1249
1250   if (!AFI->hasStackFrame()) {
1251     if (NumBytes != 0)
1252       emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes);
1253     return;
1254   }
1255
1256   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1257     unsigned Reg = CSI[i].getReg();
1258     int FI = CSI[i].getFrameIdx();
1259     switch (Reg) {
1260     case ARM::R4:
1261     case ARM::R5:
1262     case ARM::R6:
1263     case ARM::R7:
1264     case ARM::LR:
1265       if (Reg == FramePtr)
1266         FramePtrSpillFI = FI;
1267       AFI->addGPRCalleeSavedArea1Frame(FI);
1268       GPRCS1Size += 4;
1269       break;
1270     case ARM::R8:
1271     case ARM::R9:
1272     case ARM::R10:
1273     case ARM::R11:
1274       if (Reg == FramePtr)
1275         FramePtrSpillFI = FI;
1276       if (STI.isTargetDarwin()) {
1277         AFI->addGPRCalleeSavedArea2Frame(FI);
1278         GPRCS2Size += 4;
1279       } else {
1280         AFI->addGPRCalleeSavedArea1Frame(FI);
1281         GPRCS1Size += 4;
1282       }
1283       break;
1284     default:
1285       AFI->addDPRCalleeSavedAreaFrame(FI);
1286       DPRCSSize += 8;
1287     }
1288   }
1289
1290   // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1291   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -GPRCS1Size);
1292   movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, ARM::t2STRi12, 1, STI);
1293
1294   // Set FP to point to the stack slot that contains the previous FP.
1295   // For Darwin, FP is R7, which has now been stored in spill area 1.
1296   // Otherwise, if this is not Darwin, all the callee-saved registers go
1297   // into spill area 1, including the FP in R11.  In either case, it is
1298   // now safe to emit this assignment.
1299   if (STI.isTargetDarwin() || hasFP(MF)) {
1300     unsigned ADDriOpc = !AFI->isThumbFunction() ? ARM::ADDri : ARM::t2ADDri;
1301     MachineInstrBuilder MIB =
1302       BuildMI(MBB, MBBI, dl, TII.get(ADDriOpc), FramePtr)
1303       .addFrameIndex(FramePtrSpillFI).addImm(0);
1304     AddDefaultCC(AddDefaultPred(MIB));
1305   }
1306
1307   // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1308   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -GPRCS2Size);
1309
1310   // Build the new SUBri to adjust SP for FP callee-save spill area.
1311   movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, ARM::t2STRi12, 2, STI);
1312   emitSPUpdate(isARM, MBB, MBBI, dl, TII, -DPRCSSize);
1313
1314   // Determine starting offsets of spill areas.
1315   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1316   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1317   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1318   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1319   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1320   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1321   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1322
1323   NumBytes = DPRCSOffset;
1324   if (NumBytes) {
1325     // Insert it after all the callee-save spills.
1326     movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 0, 3, STI);
1327     emitSPUpdate(isARM, MBB, MBBI, dl, TII, -NumBytes);
1328   }
1329
1330   if (STI.isTargetELF() && hasFP(MF)) {
1331     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
1332                              AFI->getFramePtrSpillOffset());
1333   }
1334
1335   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1336   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1337   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1338
1339   // If we need dynamic stack realignment, do it here.
1340   if (needsStackRealignment(MF)) {
1341     unsigned Opc;
1342     unsigned MaxAlign = MFI->getMaxAlignment();
1343     assert (!AFI->isThumb1OnlyFunction());
1344     Opc = AFI->isThumbFunction() ? ARM::t2BICri : ARM::BICri;
1345
1346     AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), ARM::SP)
1347                                   .addReg(ARM::SP, RegState::Kill)
1348                                   .addImm(MaxAlign-1)));
1349   }
1350 }
1351
1352 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1353   for (unsigned i = 0; CSRegs[i]; ++i)
1354     if (Reg == CSRegs[i])
1355       return true;
1356   return false;
1357 }
1358
1359 static bool isCSRestore(MachineInstr *MI,
1360                         const ARMBaseInstrInfo &TII,
1361                         const unsigned *CSRegs) {
1362   return ((MI->getOpcode() == (int)ARM::FLDD ||
1363            MI->getOpcode() == (int)ARM::LDR ||
1364            MI->getOpcode() == (int)ARM::t2LDRi12) &&
1365           MI->getOperand(1).isFI() &&
1366           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1367 }
1368
1369 void ARMBaseRegisterInfo::
1370 emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const {
1371   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1372   assert(MBBI->getDesc().isReturn() &&
1373          "Can only insert epilog into returning blocks");
1374   DebugLoc dl = MBBI->getDebugLoc();
1375   MachineFrameInfo *MFI = MF.getFrameInfo();
1376   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1377   assert(!AFI->isThumb1OnlyFunction() &&
1378          "This emitEpilogue does not suppor Thumb1!");
1379   bool isARM = !AFI->isThumbFunction();
1380
1381   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1382   int NumBytes = (int)MFI->getStackSize();
1383
1384   if (!AFI->hasStackFrame()) {
1385     if (NumBytes != 0)
1386       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
1387   } else {
1388     // Unwind MBBI to point to first LDR / FLDD.
1389     const unsigned *CSRegs = getCalleeSavedRegs();
1390     if (MBBI != MBB.begin()) {
1391       do
1392         --MBBI;
1393       while (MBBI != MBB.begin() && isCSRestore(MBBI, TII, CSRegs));
1394       if (!isCSRestore(MBBI, TII, CSRegs))
1395         ++MBBI;
1396     }
1397
1398     // Move SP to start of FP callee save spill area.
1399     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1400                  AFI->getGPRCalleeSavedArea2Size() +
1401                  AFI->getDPRCalleeSavedAreaSize());
1402
1403     // Darwin ABI requires FP to point to the stack slot that contains the
1404     // previous FP.
1405     bool HasFP = hasFP(MF);
1406     if ((STI.isTargetDarwin() && NumBytes) || HasFP) {
1407       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1408       // Reset SP based on frame pointer only if the stack frame extends beyond
1409       // frame pointer stack slot or target is ELF and the function has FP.
1410       if (HasFP ||
1411           AFI->getGPRCalleeSavedArea2Size() ||
1412           AFI->getDPRCalleeSavedAreaSize()  ||
1413           AFI->getDPRCalleeSavedAreaOffset()) {
1414         if (NumBytes) {
1415           if (isARM)
1416             emitARMRegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
1417                                     ARMCC::AL, 0, TII);
1418           else
1419             emitT2RegPlusImmediate(MBB, MBBI, dl, ARM::SP, FramePtr, -NumBytes,
1420                                     ARMCC::AL, 0, TII);
1421         } else {
1422           // Thumb2 or ARM.
1423           if (isARM)
1424             BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), ARM::SP)
1425               .addReg(FramePtr)
1426               .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1427           else
1428             BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2gpr), ARM::SP)
1429               .addReg(FramePtr);
1430         }
1431       }
1432     } else if (NumBytes)
1433       emitSPUpdate(isARM, MBB, MBBI, dl, TII, NumBytes);
1434
1435     // Move SP to start of integer callee save spill area 2.
1436     movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 0, 3, STI);
1437     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getDPRCalleeSavedAreaSize());
1438
1439     // Move SP to start of integer callee save spill area 1.
1440     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, ARM::t2LDRi12, 2, STI);
1441     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getGPRCalleeSavedArea2Size());
1442
1443     // Move SP to SP upon entry to the function.
1444     movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, ARM::t2LDRi12, 1, STI);
1445     emitSPUpdate(isARM, MBB, MBBI, dl, TII, AFI->getGPRCalleeSavedArea1Size());
1446   }
1447
1448   if (VARegSaveSize)
1449     emitSPUpdate(isARM, MBB, MBBI, dl, TII, VARegSaveSize);
1450 }
1451
1452 #include "ARMGenRegisterInfo.inc"