lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 165       const { return 0; }
 166     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned VFPThumb2PostEncoder(const MachineInstr&MI, unsigned Val)
 171       const { return 0; }
 172     unsigned getAdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getThumbBLTargetOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getThumbBLXTargetOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getThumbBRTargetOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getThumbBCCTargetOpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getThumbCBTargetOpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getUnconditionalBranchTargetOpValue(const MachineInstr &MI,
 187       unsigned Op) const { return 0; }
 188     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 189       const { return 0; }
 190     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 191       const { return 0; }
 192     unsigned getT2SOImmOpValue(const MachineInstr &MI, unsigned Op)
 193       const { return 0; }
 194     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 195       const { return 0; }
 196     unsigned getTAddrModeRegRegOpValue(const MachineInstr &MI, unsigned Op)
 197       const { return 0; }
 198     unsigned getT2AddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 199       const { return 0; }
 200     unsigned getT2AddrModeImm8OpValue(const MachineInstr &MI, unsigned Op)
 201       const { return 0; }
 202     unsigned getT2AddrModeImm8s4OpValue(const MachineInstr &MI, unsigned Op)
 203       const { return 0; }
 204     unsigned getT2AddrModeImm8OffsetOpValue(const MachineInstr &MI, unsigned Op)
 205       const { return 0; }
 206     unsigned getT2AddrModeImm12OffsetOpValue(const MachineInstr &MI,unsigned Op)
 207       const { return 0; }
 208     unsigned getT2AddrModeSORegOpValue(const MachineInstr &MI, unsigned Op)
 209       const { return 0; }
 210     unsigned getT2SORegOpValue(const MachineInstr &MI, unsigned Op)
 211       const { return 0; }
 212     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 213       const { return 0; }
 214     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 215       const { return 0; }
 216     unsigned getT2AdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 217       const { return 0; }
 218     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 219       const { return 0; }
 220     unsigned getAddrMode6DupAddressOpValue(const MachineInstr &MI, unsigned Op)
 221       const { return 0; }
 222     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 223       const { return 0; }
 224     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 225                                             unsigned Op) const { return 0; }
 226     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 227       const {return 0; }
 228     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 229       const { return 0; }
 230
 231     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 232       const {
 233       // {17-13} = reg
 234       // {12}    = (U)nsigned (add == '1', sub == '0')
 235       // {11-0}  = imm12
 236       const MachineOperand &MO  = MI.getOperand(Op);
 237       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 238       if (!MO.isReg()) {
 239         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 240         return 0;
 241       }
 242       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 243       int32_t Imm12 = MO1.getImm();
 244       uint32_t Binary;
 245       Binary = Imm12 & 0xfff;
 246       if (Imm12 >= 0)
 247         Binary |= (1 << 12);
 248       Binary |= (Reg << 13);
 249       return Binary;
 250     }
 251
 252     unsigned getMovtImmOpValue(const MachineInstr &MI, unsigned Op) const {
 253       return 0;
 254     }
 255
 256     uint32_t getAddrMode2OpValue(const MachineInstr &MI, unsigned OpIdx)
 257       const { return 0;}
 258     uint32_t getAddrMode2OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 259       const { return 0;}
 260     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 261       const { return 0;}
 262     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op)
 263       const { return 0; }
 264     uint32_t getAddrModeThumbSPOpValue(const MachineInstr &MI, unsigned Op)
 265       const { return 0; }
 266     uint32_t getAddrModeSOpValue(const MachineInstr &MI, unsigned Op)
 267       const { return 0; }
 268     uint32_t getAddrModePCOpValue(const MachineInstr &MI, unsigned Op)
 269       const { return 0; }
 270     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 271       // {17-13} = reg
 272       // {12}    = (U)nsigned (add == '1', sub == '0')
 273       // {11-0}  = imm12
 274       const MachineOperand &MO  = MI.getOperand(Op);
 275       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 276       if (!MO.isReg()) {
 277         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 278         return 0;
 279       }
 280       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 281       int32_t Imm12 = MO1.getImm();
 282
 283       // Special value for #-0
 284       if (Imm12 == INT32_MIN)
 285         Imm12 = 0;
 286
 287       // Immediate is always encoded as positive. The 'U' bit controls add vs
 288       // sub.
 289       bool isAdd = true;
 290       if (Imm12 < 0) {
 291         Imm12 = -Imm12;
 292         isAdd = false;
 293       }
 294
 295       uint32_t Binary = Imm12 & 0xfff;
 296       if (isAdd)
 297         Binary |= (1 << 12);
 298       Binary |= (Reg << 13);
 299       return Binary;
 300     }
 301     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 302       const { return 0; }
 303
 304     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 305       const { return 0; }
 306
 307     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 308     /// machine operand requires relocation, record the relocation and return
 309     /// zero.
 310     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 311                             unsigned Reloc);
 312
 313     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 314     ///
 315     unsigned getShiftOp(unsigned Imm) const ;
 316
 317     /// Routines that handle operands which add machine relocations which are
 318     /// fixed up by the relocation stage.
 319     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 320                            bool MayNeedFarStub,  bool Indirect,
 321                            intptr_t ACPV = 0) const;
 322     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 323     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 324     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 325     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 326                                intptr_t JTBase = 0) const;
 327   };
 328 }
 329
 330 char ARMCodeEmitter::ID = 0;
 331
 332 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 333 /// code to the specified MCE object.
 334 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 335                                                 JITCodeEmitter &JCE) {
 336   return new ARMCodeEmitter(TM, JCE);
 337 }
 338
 339 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 340   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 341           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 342          "JIT relocation model must be set to static or default!");
 343   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 344   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 345   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 346   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 347   MCPEs = &MF.getConstantPool()->getConstants();
 348   MJTEs = 0;
 349   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 350   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 351   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 352   JTI->Initialize(MF, IsPIC);
 353   MMI = &getAnalysis<MachineModuleInfo>();
 354   MCE.setModuleInfo(MMI);
 355
 356   do {
 357     DEBUG(errs() << "JITTing function '"
 358           << MF.getFunction()->getName() << "'\n");
 359     MCE.startFunction(MF);
 360     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 361          MBB != E; ++MBB) {
 362       MCE.StartMachineBasicBlock(MBB);
 363       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 364            I != E; ++I)
 365         emitInstruction(*I);
 366     }
 367   } while (MCE.finishFunction(MF));
 368
 369   return false;
 370 }
 371
 372 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 373 ///
 374 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 375   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 376   default: llvm_unreachable("Unknown shift opc!");
 377   case ARM_AM::asr: return 2;
 378   case ARM_AM::lsl: return 0;
 379   case ARM_AM::lsr: return 1;
 380   case ARM_AM::ror:
 381   case ARM_AM::rrx: return 3;
 382   }
 383   return 0;
 384 }
 385
 386 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 387 /// machine operand requires relocation, record the relocation and return zero.
 388 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 389                                         const MachineOperand &MO,
 390                                         unsigned Reloc) {
 391   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 392       && "Relocation to this function should be for movt or movw");
 393
 394   if (MO.isImm())
 395     return static_cast<unsigned>(MO.getImm());
 396   else if (MO.isGlobal())
 397     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 398   else if (MO.isSymbol())
 399     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 400   else if (MO.isMBB())
 401     emitMachineBasicBlock(MO.getMBB(), Reloc);
 402   else {
 403 #ifndef NDEBUG
 404     errs() << MO;
 405 #endif
 406     llvm_unreachable("Unsupported operand type for movw/movt");
 407   }
 408   return 0;
 409 }
 410
 411 /// getMachineOpValue - Return binary encoding of operand. If the machine
 412 /// operand requires relocation, record the relocation and return zero.
 413 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 414                                            const MachineOperand &MO) const {
 415   if (MO.isReg())
 416     return getARMRegisterNumbering(MO.getReg());
 417   else if (MO.isImm())
 418     return static_cast<unsigned>(MO.getImm());
 419   else if (MO.isGlobal())
 420     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 421   else if (MO.isSymbol())
 422     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 423   else if (MO.isCPI()) {
 424     const TargetInstrDesc &TID = MI.getDesc();
 425     // For VFP load, the immediate offset is multiplied by 4.
 426     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 427       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 428     emitConstPoolAddress(MO.getIndex(), Reloc);
 429   } else if (MO.isJTI())
 430     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 431   else if (MO.isMBB())
 432     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 433   else
 434     llvm_unreachable("Unable to encode MachineOperand!");
 435   return 0;
 436 }
 437
 438 /// emitGlobalAddress - Emit the specified address to the code stream.
 439 ///
 440 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 441                                        bool MayNeedFarStub, bool Indirect,
 442                                        intptr_t ACPV) const {
 443   MachineRelocation MR = Indirect
 444     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 445                                            const_cast<GlobalValue *>(GV),
 446                                            ACPV, MayNeedFarStub)
 447     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 448                                const_cast<GlobalValue *>(GV), ACPV,
 449                                MayNeedFarStub);
 450   MCE.addRelocation(MR);
 451 }
 452
 453 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 454 /// be emitted to the current location in the function, and allow it to be PC
 455 /// relative.
 456 void ARMCodeEmitter::
 457 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 458   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 459                                                  Reloc, ES));
 460 }
 461
 462 /// emitConstPoolAddress - Arrange for the address of an constant pool
 463 /// to be emitted to the current location in the function, and allow it to be PC
 464 /// relative.
 465 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 466   // Tell JIT emitter we'll resolve the address.
 467   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 468                                                     Reloc, CPI, 0, true));
 469 }
 470
 471 /// emitJumpTableAddress - Arrange for the address of a jump table to
 472 /// be emitted to the current location in the function, and allow it to be PC
 473 /// relative.
 474 void ARMCodeEmitter::
 475 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 476   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 477                                                     Reloc, JTIndex, 0, true));
 478 }
 479
 480 /// emitMachineBasicBlock - Emit the specified address basic block.
 481 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 482                                            unsigned Reloc,
 483                                            intptr_t JTBase) const {
 484   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 485                                              Reloc, BB, JTBase));
 486 }
 487
 488 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 489   DEBUG(errs() << "  0x";
 490         errs().write_hex(Binary) << "\n");
 491   MCE.emitWordLE(Binary);
 492 }
 493
 494 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 495   DEBUG(errs() << "  0x";
 496         errs().write_hex(Binary) << "\n");
 497   MCE.emitDWordLE(Binary);
 498 }
 499
 500 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 501   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 502
 503   MCE.processDebugLoc(MI.getDebugLoc(), true);
 504
 505   ++NumEmitted;  // Keep track of the # of mi's emitted
 506   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 507   default: {
 508     llvm_unreachable("Unhandled instruction encoding format!");
 509     break;
 510   }
 511   case ARMII::MiscFrm:
 512     if (MI.getOpcode() == ARM::LEApcrelJT) {
 513       // Materialize jumptable address.
 514       emitLEApcrelJTInstruction(MI);
 515       break;
 516     }
 517     llvm_unreachable("Unhandled instruction encoding!");
 518     break;
 519   case ARMII::Pseudo:
 520     emitPseudoInstruction(MI);
 521     break;
 522   case ARMII::DPFrm:
 523   case ARMII::DPSoRegFrm:
 524     emitDataProcessingInstruction(MI);
 525     break;
 526   case ARMII::LdFrm:
 527   case ARMII::StFrm:
 528     emitLoadStoreInstruction(MI);
 529     break;
 530   case ARMII::LdMiscFrm:
 531   case ARMII::StMiscFrm:
 532     emitMiscLoadStoreInstruction(MI);
 533     break;
 534   case ARMII::LdStMulFrm:
 535     emitLoadStoreMultipleInstruction(MI);
 536     break;
 537   case ARMII::MulFrm:
 538     emitMulFrmInstruction(MI);
 539     break;
 540   case ARMII::ExtFrm:
 541     emitExtendInstruction(MI);
 542     break;
 543   case ARMII::ArithMiscFrm:
 544     emitMiscArithInstruction(MI);
 545     break;
 546   case ARMII::SatFrm:
 547     emitSaturateInstruction(MI);
 548     break;
 549   case ARMII::BrFrm:
 550     emitBranchInstruction(MI);
 551     break;
 552   case ARMII::BrMiscFrm:
 553     emitMiscBranchInstruction(MI);
 554     break;
 555   // VFP instructions.
 556   case ARMII::VFPUnaryFrm:
 557   case ARMII::VFPBinaryFrm:
 558     emitVFPArithInstruction(MI);
 559     break;
 560   case ARMII::VFPConv1Frm:
 561   case ARMII::VFPConv2Frm:
 562   case ARMII::VFPConv3Frm:
 563   case ARMII::VFPConv4Frm:
 564   case ARMII::VFPConv5Frm:
 565     emitVFPConversionInstruction(MI);
 566     break;
 567   case ARMII::VFPLdStFrm:
 568     emitVFPLoadStoreInstruction(MI);
 569     break;
 570   case ARMII::VFPLdStMulFrm:
 571     emitVFPLoadStoreMultipleInstruction(MI);
 572     break;
 573
 574   // NEON instructions.
 575   case ARMII::NGetLnFrm:
 576   case ARMII::NSetLnFrm:
 577     emitNEONLaneInstruction(MI);
 578     break;
 579   case ARMII::NDupFrm:
 580     emitNEONDupInstruction(MI);
 581     break;
 582   case ARMII::N1RegModImmFrm:
 583     emitNEON1RegModImmInstruction(MI);
 584     break;
 585   case ARMII::N2RegFrm:
 586     emitNEON2RegInstruction(MI);
 587     break;
 588   case ARMII::N3RegFrm:
 589     emitNEON3RegInstruction(MI);
 590     break;
 591   }
 592   MCE.processDebugLoc(MI.getDebugLoc(), false);
 593 }
 594
 595 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 596   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 597   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 598   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 599
 600   // Remember the CONSTPOOL_ENTRY address for later relocation.
 601   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 602
 603   // Emit constpool island entry. In most cases, the actual values will be
 604   // resolved and relocated after code emission.
 605   if (MCPE.isMachineConstantPoolEntry()) {
 606     ARMConstantPoolValue *ACPV =
 607       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 608
 609     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 610           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 611
 612     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 613     const GlobalValue *GV = ACPV->getGV();
 614     if (GV) {
 615       Reloc::Model RelocM = TM.getRelocationModel();
 616       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 617                         isa<Function>(GV),
 618                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 619                         (intptr_t)ACPV);
 620      } else  {
 621       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 622     }
 623     emitWordLE(0);
 624   } else {
 625     const Constant *CV = MCPE.Val.ConstVal;
 626
 627     DEBUG({
 628         errs() << "  ** Constant pool #" << CPI << " @ "
 629                << (void*)MCE.getCurrentPCValue() << " ";
 630         if (const Function *F = dyn_cast<Function>(CV))
 631           errs() << F->getName();
 632         else
 633           errs() << *CV;
 634         errs() << '\n';
 635       });
 636
 637     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 638       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 639       emitWordLE(0);
 640     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 641       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 642       emitWordLE(Val);
 643     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 644       if (CFP->getType()->isFloatTy())
 645         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 646       else if (CFP->getType()->isDoubleTy())
 647         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 648       else {
 649         llvm_unreachable("Unable to handle this constantpool entry!");
 650       }
 651     } else {
 652       llvm_unreachable("Unable to handle this constantpool entry!");
 653     }
 654   }
 655 }
 656
 657 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 658   const MachineOperand &MO0 = MI.getOperand(0);
 659   const MachineOperand &MO1 = MI.getOperand(1);
 660
 661   // Emit the 'movw' instruction.
 662   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 663
 664   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 665
 666   // Set the conditional execution predicate.
 667   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 668
 669   // Encode Rd.
 670   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 671
 672   // Encode imm16 as imm4:imm12
 673   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 674   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 675   emitWordLE(Binary);
 676
 677   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 678   // Emit the 'movt' instruction.
 679   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 680
 681   // Set the conditional execution predicate.
 682   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 683
 684   // Encode Rd.
 685   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 686
 687   // Encode imm16 as imm4:imm1, same as movw above.
 688   Binary |= Hi16 & 0xFFF;
 689   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 690   emitWordLE(Binary);
 691 }
 692
 693 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 694   const MachineOperand &MO0 = MI.getOperand(0);
 695   const MachineOperand &MO1 = MI.getOperand(1);
 696   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 697                                                   "Not a valid so_imm value!");
 698   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 699   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 700
 701   // Emit the 'mov' instruction.
 702   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 703
 704   // Set the conditional execution predicate.
 705   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 706
 707   // Encode Rd.
 708   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 709
 710   // Encode so_imm.
 711   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 712   Binary |= 1 << ARMII::I_BitShift;
 713   Binary |= getMachineSoImmOpValue(V1);
 714   emitWordLE(Binary);
 715
 716   // Now the 'orr' instruction.
 717   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 718
 719   // Set the conditional execution predicate.
 720   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 721
 722   // Encode Rd.
 723   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 724
 725   // Encode Rn.
 726   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 727
 728   // Encode so_imm.
 729   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 730   Binary |= 1 << ARMII::I_BitShift;
 731   Binary |= getMachineSoImmOpValue(V2);
 732   emitWordLE(Binary);
 733 }
 734
 735 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 736   // It's basically add r, pc, (LJTI - $+8)
 737
 738   const TargetInstrDesc &TID = MI.getDesc();
 739
 740   // Emit the 'add' instruction.
 741   unsigned Binary = 0x4 << 21;  // add: Insts{24-21} = 0b0100
 742
 743   // Set the conditional execution predicate
 744   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 745
 746   // Encode S bit if MI modifies CPSR.
 747   Binary |= getAddrModeSBit(MI, TID);
 748
 749   // Encode Rd.
 750   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 751
 752   // Encode Rn which is PC.
 753   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 754
 755   // Encode the displacement.
 756   Binary |= 1 << ARMII::I_BitShift;
 757   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 758
 759   emitWordLE(Binary);
 760 }
 761
 762 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 763   unsigned Opcode = MI.getDesc().Opcode;
 764
 765   // Part of binary is determined by TableGn.
 766   unsigned Binary = getBinaryCodeForInstr(MI);
 767
 768   // Set the conditional execution predicate
 769   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 770
 771   // Encode S bit if MI modifies CPSR.
 772   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 773     Binary |= 1 << ARMII::S_BitShift;
 774
 775   // Encode register def if there is one.
 776   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 777
 778   // Encode the shift operation.
 779   switch (Opcode) {
 780   default: break;
 781   case ARM::RRX:
 782     // rrx
 783     Binary |= 0x6 << 4;
 784     break;
 785   case ARM::MOVsrl_flag:
 786     // lsr #1
 787     Binary |= (0x2 << 4) | (1 << 7);
 788     break;
 789   case ARM::MOVsra_flag:
 790     // asr #1
 791     Binary |= (0x4 << 4) | (1 << 7);
 792     break;
 793   }
 794
 795   // Encode register Rm.
 796   Binary |= getMachineOpValue(MI, 1);
 797
 798   emitWordLE(Binary);
 799 }
 800
 801 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 802   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 803         << (void*)MCE.getCurrentPCValue() << '\n');
 804   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 805 }
 806
 807 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 808   unsigned Opcode = MI.getDesc().Opcode;
 809   switch (Opcode) {
 810   default:
 811     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 812   case ARM::BX_CALL:
 813   case ARM::BMOVPCRX_CALL:
 814   case ARM::BXr9_CALL:
 815   case ARM::BMOVPCRXr9_CALL: {
 816     // First emit mov lr, pc
 817     unsigned Binary = 0x01a0e00f;
 818     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 819     emitWordLE(Binary);
 820
 821     // and then emit the branch.
 822     emitMiscBranchInstruction(MI);
 823     break;
 824   }
 825   case TargetOpcode::INLINEASM: {
 826     // We allow inline assembler nodes with empty bodies - they can
 827     // implicitly define registers, which is ok for JIT.
 828     if (MI.getOperand(0).getSymbolName()[0]) {
 829       report_fatal_error("JIT does not support inline asm!");
 830     }
 831     break;
 832   }
 833   case TargetOpcode::PROLOG_LABEL:
 834   case TargetOpcode::EH_LABEL:
 835     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 836     break;
 837   case TargetOpcode::IMPLICIT_DEF:
 838   case TargetOpcode::KILL:
 839     // Do nothing.
 840     break;
 841   case ARM::CONSTPOOL_ENTRY:
 842     emitConstPoolInstruction(MI);
 843     break;
 844   case ARM::PICADD: {
 845     // Remember of the address of the PC label for relocation later.
 846     addPCLabel(MI.getOperand(2).getImm());
 847     // PICADD is just an add instruction that implicitly read pc.
 848     emitDataProcessingInstruction(MI, 0, ARM::PC);
 849     break;
 850   }
 851   case ARM::PICLDR:
 852   case ARM::PICLDRB:
 853   case ARM::PICSTR:
 854   case ARM::PICSTRB: {
 855     // Remember of the address of the PC label for relocation later.
 856     addPCLabel(MI.getOperand(2).getImm());
 857     // These are just load / store instructions that implicitly read pc.
 858     emitLoadStoreInstruction(MI, 0, ARM::PC);
 859     break;
 860   }
 861   case ARM::PICLDRH:
 862   case ARM::PICLDRSH:
 863   case ARM::PICLDRSB:
 864   case ARM::PICSTRH: {
 865     // Remember of the address of the PC label for relocation later.
 866     addPCLabel(MI.getOperand(2).getImm());
 867     // These are just load / store instructions that implicitly read pc.
 868     emitMiscLoadStoreInstruction(MI, ARM::PC);
 869     break;
 870   }
 871
 872   case ARM::MOVi32imm:
 873     // Two instructions to materialize a constant.
 874     if (Subtarget->hasV6T2Ops())
 875       emitMOVi32immInstruction(MI);
 876     else
 877       emitMOVi2piecesInstruction(MI);
 878     break;
 879
 880   case ARM::LEApcrelJT:
 881     // Materialize jumptable address.
 882     emitLEApcrelJTInstruction(MI);
 883     break;
 884   case ARM::RRX:
 885   case ARM::MOVsrl_flag:
 886   case ARM::MOVsra_flag:
 887     emitPseudoMoveInstruction(MI);
 888     break;
 889   }
 890 }
 891
 892 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 893                                                 const TargetInstrDesc &TID,
 894                                                 const MachineOperand &MO,
 895                                                 unsigned OpIdx) {
 896   unsigned Binary = getMachineOpValue(MI, MO);
 897
 898   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 899   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 900   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 901
 902   // Encode the shift opcode.
 903   unsigned SBits = 0;
 904   unsigned Rs = MO1.getReg();
 905   if (Rs) {
 906     // Set shift operand (bit[7:4]).
 907     // LSL - 0001
 908     // LSR - 0011
 909     // ASR - 0101
 910     // ROR - 0111
 911     // RRX - 0110 and bit[11:8] clear.
 912     switch (SOpc) {
 913     default: llvm_unreachable("Unknown shift opc!");
 914     case ARM_AM::lsl: SBits = 0x1; break;
 915     case ARM_AM::lsr: SBits = 0x3; break;
 916     case ARM_AM::asr: SBits = 0x5; break;
 917     case ARM_AM::ror: SBits = 0x7; break;
 918     case ARM_AM::rrx: SBits = 0x6; break;
 919     }
 920   } else {
 921     // Set shift operand (bit[6:4]).
 922     // LSL - 000
 923     // LSR - 010
 924     // ASR - 100
 925     // ROR - 110
 926     switch (SOpc) {
 927     default: llvm_unreachable("Unknown shift opc!");
 928     case ARM_AM::lsl: SBits = 0x0; break;
 929     case ARM_AM::lsr: SBits = 0x2; break;
 930     case ARM_AM::asr: SBits = 0x4; break;
 931     case ARM_AM::ror: SBits = 0x6; break;
 932     }
 933   }
 934   Binary |= SBits << 4;
 935   if (SOpc == ARM_AM::rrx)
 936     return Binary;
 937
 938   // Encode the shift operation Rs or shift_imm (except rrx).
 939   if (Rs) {
 940     // Encode Rs bit[11:8].
 941     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 942     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 943   }
 944
 945   // Encode shift_imm bit[11:7].
 946   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 947 }
 948
 949 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 950   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 951   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 952
 953   // Encode rotate_imm.
 954   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 955     << ARMII::SoRotImmShift;
 956
 957   // Encode immed_8.
 958   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 959   return Binary;
 960 }
 961
 962 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 963                                          const TargetInstrDesc &TID) const {
 964   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 965     const MachineOperand &MO = MI.getOperand(i-1);
 966     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 967       return 1 << ARMII::S_BitShift;
 968   }
 969   return 0;
 970 }
 971
 972 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 973                                                    unsigned ImplicitRd,
 974                                                    unsigned ImplicitRn) {
 975   const TargetInstrDesc &TID = MI.getDesc();
 976
 977   // Part of binary is determined by TableGn.
 978   unsigned Binary = getBinaryCodeForInstr(MI);
 979
 980   // Set the conditional execution predicate
 981   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 982
 983   // Encode S bit if MI modifies CPSR.
 984   Binary |= getAddrModeSBit(MI, TID);
 985
 986   // Encode register def if there is one.
 987   unsigned NumDefs = TID.getNumDefs();
 988   unsigned OpIdx = 0;
 989   if (NumDefs)
 990     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 991   else if (ImplicitRd)
 992     // Special handling for implicit use (e.g. PC).
 993     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 994
 995   if (TID.Opcode == ARM::MOVi16) {
 996       // Get immediate from MI.
 997       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 998                       ARM::reloc_arm_movw);
 999       // Encode imm which is the same as in emitMOVi32immInstruction().
1000       Binary |= Lo16 & 0xFFF;
1001       Binary |= ((Lo16 >> 12) & 0xF) << 16;
1002       emitWordLE(Binary);
1003       return;
1004   } else if(TID.Opcode == ARM::MOVTi16) {
1005       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
1006                        ARM::reloc_arm_movt) >> 16);
1007       Binary |= Hi16 & 0xFFF;
1008       Binary |= ((Hi16 >> 12) & 0xF) << 16;
1009       emitWordLE(Binary);
1010       return;
1011   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
1012       uint32_t v = ~MI.getOperand(2).getImm();
1013       int32_t lsb = CountTrailingZeros_32(v);
1014       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
1015       // Instr{20-16} = msb, Instr{11-7} = lsb
1016       Binary |= (msb & 0x1F) << 16;
1017       Binary |= (lsb & 0x1F) << 7;
1018       emitWordLE(Binary);
1019       return;
1020   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
1021       // Encode Rn in Instr{0-3}
1022       Binary |= getMachineOpValue(MI, OpIdx++);
1023
1024       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
1025       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
1026
1027       // Instr{20-16} = widthm1, Instr{11-7} = lsb
1028       Binary |= (widthm1 & 0x1F) << 16;
1029       Binary |= (lsb & 0x1F) << 7;
1030       emitWordLE(Binary);
1031       return;
1032   }
1033
1034   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
1035   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1036     ++OpIdx;
1037
1038   // Encode first non-shifter register operand if there is one.
1039   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
1040   if (!isUnary) {
1041     if (ImplicitRn)
1042       // Special handling for implicit use (e.g. PC).
1043       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1044     else {
1045       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
1046       ++OpIdx;
1047     }
1048   }
1049
1050   // Encode shifter operand.
1051   const MachineOperand &MO = MI.getOperand(OpIdx);
1052   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
1053     // Encode SoReg.
1054     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
1055     return;
1056   }
1057
1058   if (MO.isReg()) {
1059     // Encode register Rm.
1060     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
1061     return;
1062   }
1063
1064   // Encode so_imm.
1065   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
1066
1067   emitWordLE(Binary);
1068 }
1069
1070 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1071                                               unsigned ImplicitRd,
1072                                               unsigned ImplicitRn) {
1073   const TargetInstrDesc &TID = MI.getDesc();
1074   unsigned Form = TID.TSFlags & ARMII::FormMask;
1075   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1076
1077   // Part of binary is determined by TableGn.
1078   unsigned Binary = getBinaryCodeForInstr(MI);
1079
1080   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1081   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1082       MI.getOpcode() == ARM::STRi12) {
1083     emitWordLE(Binary);
1084     return;
1085   }
1086
1087   // Set the conditional execution predicate
1088   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1089
1090   unsigned OpIdx = 0;
1091
1092   // Operand 0 of a pre- and post-indexed store is the address base
1093   // writeback. Skip it.
1094   bool Skipped = false;
1095   if (IsPrePost && Form == ARMII::StFrm) {
1096     ++OpIdx;
1097     Skipped = true;
1098   }
1099
1100   // Set first operand
1101   if (ImplicitRd)
1102     // Special handling for implicit use (e.g. PC).
1103     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1104   else
1105     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1106
1107   // Set second operand
1108   if (ImplicitRn)
1109     // Special handling for implicit use (e.g. PC).
1110     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1111   else
1112     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1113
1114   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1115   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1116     ++OpIdx;
1117
1118   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1119   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1120     ? 0 : MI.getOperand(OpIdx+1).getImm();
1121
1122   // Set bit U(23) according to sign of immed value (positive or negative).
1123   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1124              ARMII::U_BitShift);
1125   if (!MO2.getReg()) { // is immediate
1126     if (ARM_AM::getAM2Offset(AM2Opc))
1127       // Set the value of offset_12 field
1128       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1129     emitWordLE(Binary);
1130     return;
1131   }
1132
1133   // Set bit I(25), because this is not in immediate encoding.
1134   Binary |= 1 << ARMII::I_BitShift;
1135   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1136   // Set bit[3:0] to the corresponding Rm register
1137   Binary |= getARMRegisterNumbering(MO2.getReg());
1138
1139   // If this instr is in scaled register offset/index instruction, set
1140   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1141   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1142     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1143     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1144   }
1145
1146   emitWordLE(Binary);
1147 }
1148
1149 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1150                                                   unsigned ImplicitRn) {
1151   const TargetInstrDesc &TID = MI.getDesc();
1152   unsigned Form = TID.TSFlags & ARMII::FormMask;
1153   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1154
1155   // Part of binary is determined by TableGn.
1156   unsigned Binary = getBinaryCodeForInstr(MI);
1157
1158   // Set the conditional execution predicate
1159   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1160
1161   unsigned OpIdx = 0;
1162
1163   // Operand 0 of a pre- and post-indexed store is the address base
1164   // writeback. Skip it.
1165   bool Skipped = false;
1166   if (IsPrePost && Form == ARMII::StMiscFrm) {
1167     ++OpIdx;
1168     Skipped = true;
1169   }
1170
1171   // Set first operand
1172   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1173
1174   // Skip LDRD and STRD's second operand.
1175   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1176     ++OpIdx;
1177
1178   // Set second operand
1179   if (ImplicitRn)
1180     // Special handling for implicit use (e.g. PC).
1181     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1182   else
1183     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1184
1185   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1186   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1187     ++OpIdx;
1188
1189   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1190   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1191     ? 0 : MI.getOperand(OpIdx+1).getImm();
1192
1193   // Set bit U(23) according to sign of immed value (positive or negative)
1194   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1195              ARMII::U_BitShift);
1196
1197   // If this instr is in register offset/index encoding, set bit[3:0]
1198   // to the corresponding Rm register.
1199   if (MO2.getReg()) {
1200     Binary |= getARMRegisterNumbering(MO2.getReg());
1201     emitWordLE(Binary);
1202     return;
1203   }
1204
1205   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1206   Binary |= 1 << ARMII::AM3_I_BitShift;
1207   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1208     // Set operands
1209     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1210     Binary |= (ImmOffs & 0xF);                      // immedL
1211   }
1212
1213   emitWordLE(Binary);
1214 }
1215
1216 static unsigned getAddrModeUPBits(unsigned Mode) {
1217   unsigned Binary = 0;
1218
1219   // Set addressing mode by modifying bits U(23) and P(24)
1220   // IA - Increment after  - bit U = 1 and bit P = 0
1221   // IB - Increment before - bit U = 1 and bit P = 1
1222   // DA - Decrement after  - bit U = 0 and bit P = 0
1223   // DB - Decrement before - bit U = 0 and bit P = 1
1224   switch (Mode) {
1225   default: llvm_unreachable("Unknown addressing sub-mode!");
1226   case ARM_AM::da:                                     break;
1227   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1228   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1229   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1230   }
1231
1232   return Binary;
1233 }
1234
1235 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1236   const TargetInstrDesc &TID = MI.getDesc();
1237   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1238
1239   // Part of binary is determined by TableGn.
1240   unsigned Binary = getBinaryCodeForInstr(MI);
1241
1242   // Set the conditional execution predicate
1243   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1244
1245   // Skip operand 0 of an instruction with base register update.
1246   unsigned OpIdx = 0;
1247   if (IsUpdating)
1248     ++OpIdx;
1249
1250   // Set base address operand
1251   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1252
1253   // Set addressing mode by modifying bits U(23) and P(24)
1254   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1255   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1256
1257   // Set bit W(21)
1258   if (IsUpdating)
1259     Binary |= 0x1 << ARMII::W_BitShift;
1260
1261   // Set registers
1262   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1263     const MachineOperand &MO = MI.getOperand(i);
1264     if (!MO.isReg() || MO.isImplicit())
1265       break;
1266     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1267     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1268            RegNum < 16);
1269     Binary |= 0x1 << RegNum;
1270   }
1271
1272   emitWordLE(Binary);
1273 }
1274
1275 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1276   const TargetInstrDesc &TID = MI.getDesc();
1277
1278   // Part of binary is determined by TableGn.
1279   unsigned Binary = getBinaryCodeForInstr(MI);
1280
1281   // Set the conditional execution predicate
1282   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1283
1284   // Encode S bit if MI modifies CPSR.
1285   Binary |= getAddrModeSBit(MI, TID);
1286
1287   // 32x32->64bit operations have two destination registers. The number
1288   // of register definitions will tell us if that's what we're dealing with.
1289   unsigned OpIdx = 0;
1290   if (TID.getNumDefs() == 2)
1291     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1292
1293   // Encode Rd
1294   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1295
1296   // Encode Rm
1297   Binary |= getMachineOpValue(MI, OpIdx++);
1298
1299   // Encode Rs
1300   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1301
1302   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1303   // it as Rn (for multiply, that's in the same offset as RdLo.
1304   if (TID.getNumOperands() > OpIdx &&
1305       !TID.OpInfo[OpIdx].isPredicate() &&
1306       !TID.OpInfo[OpIdx].isOptionalDef())
1307     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1308
1309   emitWordLE(Binary);
1310 }
1311
1312 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1313   const TargetInstrDesc &TID = MI.getDesc();
1314
1315   // Part of binary is determined by TableGn.
1316   unsigned Binary = getBinaryCodeForInstr(MI);
1317
1318   // Set the conditional execution predicate
1319   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1320
1321   unsigned OpIdx = 0;
1322
1323   // Encode Rd
1324   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1325
1326   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1327   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1328   if (MO2.isReg()) {
1329     // Two register operand form.
1330     // Encode Rn.
1331     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1332
1333     // Encode Rm.
1334     Binary |= getMachineOpValue(MI, MO2);
1335     ++OpIdx;
1336   } else {
1337     Binary |= getMachineOpValue(MI, MO1);
1338   }
1339
1340   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1341   if (MI.getOperand(OpIdx).isImm() &&
1342       !TID.OpInfo[OpIdx].isPredicate() &&
1343       !TID.OpInfo[OpIdx].isOptionalDef())
1344     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1345
1346   emitWordLE(Binary);
1347 }
1348
1349 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1350   const TargetInstrDesc &TID = MI.getDesc();
1351
1352   // Part of binary is determined by TableGn.
1353   unsigned Binary = getBinaryCodeForInstr(MI);
1354
1355   // Set the conditional execution predicate
1356   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1357
1358   unsigned OpIdx = 0;
1359
1360   // Encode Rd
1361   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1362
1363   const MachineOperand &MO = MI.getOperand(OpIdx++);
1364   if (OpIdx == TID.getNumOperands() ||
1365       TID.OpInfo[OpIdx].isPredicate() ||
1366       TID.OpInfo[OpIdx].isOptionalDef()) {
1367     // Encode Rm and it's done.
1368     Binary |= getMachineOpValue(MI, MO);
1369     emitWordLE(Binary);
1370     return;
1371   }
1372
1373   // Encode Rn.
1374   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1375
1376   // Encode Rm.
1377   Binary |= getMachineOpValue(MI, OpIdx++);
1378
1379   // Encode shift_imm.
1380   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1381   if (TID.Opcode == ARM::PKHTB) {
1382     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1383     if (ShiftAmt == 32)
1384       ShiftAmt = 0;
1385   }
1386   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1387   Binary |= ShiftAmt << ARMII::ShiftShift;
1388
1389   emitWordLE(Binary);
1390 }
1391
1392 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1393   const TargetInstrDesc &TID = MI.getDesc();
1394
1395   // Part of binary is determined by TableGen.
1396   unsigned Binary = getBinaryCodeForInstr(MI);
1397
1398   // Set the conditional execution predicate
1399   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1400
1401   // Encode Rd
1402   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1403
1404   // Encode saturate bit position.
1405   unsigned Pos = MI.getOperand(1).getImm();
1406   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1407     Pos -= 1;
1408   assert((Pos < 16 || (Pos < 32 &&
1409                        TID.Opcode != ARM::SSAT16 &&
1410                        TID.Opcode != ARM::USAT16)) &&
1411          "saturate bit position out of range");
1412   Binary |= Pos << 16;
1413
1414   // Encode Rm
1415   Binary |= getMachineOpValue(MI, 2);
1416
1417   // Encode shift_imm.
1418   if (TID.getNumOperands() == 4) {
1419     unsigned ShiftOp = MI.getOperand(3).getImm();
1420     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1421     if (Opc == ARM_AM::asr)
1422       Binary |= (1 << 6);
1423     unsigned ShiftAmt = MI.getOperand(3).getImm();
1424     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1425       ShiftAmt = 0;
1426     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1427     Binary |= ShiftAmt << ARMII::ShiftShift;
1428   }
1429
1430   emitWordLE(Binary);
1431 }
1432
1433 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1434   const TargetInstrDesc &TID = MI.getDesc();
1435
1436   if (TID.Opcode == ARM::TPsoft) {
1437     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1438   }
1439
1440   // Part of binary is determined by TableGn.
1441   unsigned Binary = getBinaryCodeForInstr(MI);
1442
1443   // Set the conditional execution predicate
1444   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1445
1446   // Set signed_immed_24 field
1447   Binary |= getMachineOpValue(MI, 0);
1448
1449   emitWordLE(Binary);
1450 }
1451
1452 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1453   // Remember the base address of the inline jump table.
1454   uintptr_t JTBase = MCE.getCurrentPCValue();
1455   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1456   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1457                << '\n');
1458
1459   // Now emit the jump table entries.
1460   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1461   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1462     if (IsPIC)
1463       // DestBB address - JT base.
1464       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1465     else
1466       // Absolute DestBB address.
1467       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1468     emitWordLE(0);
1469   }
1470 }
1471
1472 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1473   const TargetInstrDesc &TID = MI.getDesc();
1474
1475   // Handle jump tables.
1476   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1477     // First emit a ldr pc, [] instruction.
1478     emitDataProcessingInstruction(MI, ARM::PC);
1479
1480     // Then emit the inline jump table.
1481     unsigned JTIndex =
1482       (TID.Opcode == ARM::BR_JTr)
1483       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1484     emitInlineJumpTable(JTIndex);
1485     return;
1486   } else if (TID.Opcode == ARM::BR_JTm) {
1487     // First emit a ldr pc, [] instruction.
1488     emitLoadStoreInstruction(MI, ARM::PC);
1489
1490     // Then emit the inline jump table.
1491     emitInlineJumpTable(MI.getOperand(3).getIndex());
1492     return;
1493   }
1494
1495   // Part of binary is determined by TableGn.
1496   unsigned Binary = getBinaryCodeForInstr(MI);
1497
1498   // Set the conditional execution predicate
1499   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1500
1501   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1502     // The return register is LR.
1503     Binary |= getARMRegisterNumbering(ARM::LR);
1504   else
1505     // otherwise, set the return register
1506     Binary |= getMachineOpValue(MI, 0);
1507
1508   emitWordLE(Binary);
1509 }
1510
1511 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1512   unsigned RegD = MI.getOperand(OpIdx).getReg();
1513   unsigned Binary = 0;
1514   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1515   RegD = getARMRegisterNumbering(RegD);
1516   if (!isSPVFP)
1517     Binary |=   RegD               << ARMII::RegRdShift;
1518   else {
1519     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1520     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1521   }
1522   return Binary;
1523 }
1524
1525 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1526   unsigned RegN = MI.getOperand(OpIdx).getReg();
1527   unsigned Binary = 0;
1528   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1529   RegN = getARMRegisterNumbering(RegN);
1530   if (!isSPVFP)
1531     Binary |=   RegN               << ARMII::RegRnShift;
1532   else {
1533     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1534     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1535   }
1536   return Binary;
1537 }
1538
1539 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1540   unsigned RegM = MI.getOperand(OpIdx).getReg();
1541   unsigned Binary = 0;
1542   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1543   RegM = getARMRegisterNumbering(RegM);
1544   if (!isSPVFP)
1545     Binary |=   RegM;
1546   else {
1547     Binary |= ((RegM & 0x1E) >> 1);
1548     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1549   }
1550   return Binary;
1551 }
1552
1553 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1554   const TargetInstrDesc &TID = MI.getDesc();
1555
1556   // Part of binary is determined by TableGn.
1557   unsigned Binary = getBinaryCodeForInstr(MI);
1558
1559   // Set the conditional execution predicate
1560   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1561
1562   unsigned OpIdx = 0;
1563   assert((Binary & ARMII::D_BitShift) == 0 &&
1564          (Binary & ARMII::N_BitShift) == 0 &&
1565          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1566
1567   // Encode Dd / Sd.
1568   Binary |= encodeVFPRd(MI, OpIdx++);
1569
1570   // If this is a two-address operand, skip it, e.g. FMACD.
1571   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1572     ++OpIdx;
1573
1574   // Encode Dn / Sn.
1575   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1576     Binary |= encodeVFPRn(MI, OpIdx++);
1577
1578   if (OpIdx == TID.getNumOperands() ||
1579       TID.OpInfo[OpIdx].isPredicate() ||
1580       TID.OpInfo[OpIdx].isOptionalDef()) {
1581     // FCMPEZD etc. has only one operand.
1582     emitWordLE(Binary);
1583     return;
1584   }
1585
1586   // Encode Dm / Sm.
1587   Binary |= encodeVFPRm(MI, OpIdx);
1588
1589   emitWordLE(Binary);
1590 }
1591
1592 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1593   const TargetInstrDesc &TID = MI.getDesc();
1594   unsigned Form = TID.TSFlags & ARMII::FormMask;
1595
1596   // Part of binary is determined by TableGn.
1597   unsigned Binary = getBinaryCodeForInstr(MI);
1598
1599   // Set the conditional execution predicate
1600   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1601
1602   switch (Form) {
1603   default: break;
1604   case ARMII::VFPConv1Frm:
1605   case ARMII::VFPConv2Frm:
1606   case ARMII::VFPConv3Frm:
1607     // Encode Dd / Sd.
1608     Binary |= encodeVFPRd(MI, 0);
1609     break;
1610   case ARMII::VFPConv4Frm:
1611     // Encode Dn / Sn.
1612     Binary |= encodeVFPRn(MI, 0);
1613     break;
1614   case ARMII::VFPConv5Frm:
1615     // Encode Dm / Sm.
1616     Binary |= encodeVFPRm(MI, 0);
1617     break;
1618   }
1619
1620   switch (Form) {
1621   default: break;
1622   case ARMII::VFPConv1Frm:
1623     // Encode Dm / Sm.
1624     Binary |= encodeVFPRm(MI, 1);
1625     break;
1626   case ARMII::VFPConv2Frm:
1627   case ARMII::VFPConv3Frm:
1628     // Encode Dn / Sn.
1629     Binary |= encodeVFPRn(MI, 1);
1630     break;
1631   case ARMII::VFPConv4Frm:
1632   case ARMII::VFPConv5Frm:
1633     // Encode Dd / Sd.
1634     Binary |= encodeVFPRd(MI, 1);
1635     break;
1636   }
1637
1638   if (Form == ARMII::VFPConv5Frm)
1639     // Encode Dn / Sn.
1640     Binary |= encodeVFPRn(MI, 2);
1641   else if (Form == ARMII::VFPConv3Frm)
1642     // Encode Dm / Sm.
1643     Binary |= encodeVFPRm(MI, 2);
1644
1645   emitWordLE(Binary);
1646 }
1647
1648 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1649   // Part of binary is determined by TableGn.
1650   unsigned Binary = getBinaryCodeForInstr(MI);
1651
1652   // Set the conditional execution predicate
1653   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1654
1655   unsigned OpIdx = 0;
1656
1657   // Encode Dd / Sd.
1658   Binary |= encodeVFPRd(MI, OpIdx++);
1659
1660   // Encode address base.
1661   const MachineOperand &Base = MI.getOperand(OpIdx++);
1662   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1663
1664   // If there is a non-zero immediate offset, encode it.
1665   if (Base.isReg()) {
1666     const MachineOperand &Offset = MI.getOperand(OpIdx);
1667     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1668       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1669         Binary |= 1 << ARMII::U_BitShift;
1670       Binary |= ImmOffs;
1671       emitWordLE(Binary);
1672       return;
1673     }
1674   }
1675
1676   // If immediate offset is omitted, default to +0.
1677   Binary |= 1 << ARMII::U_BitShift;
1678
1679   emitWordLE(Binary);
1680 }
1681
1682 void
1683 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1684   const TargetInstrDesc &TID = MI.getDesc();
1685   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1686
1687   // Part of binary is determined by TableGn.
1688   unsigned Binary = getBinaryCodeForInstr(MI);
1689
1690   // Set the conditional execution predicate
1691   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1692
1693   // Skip operand 0 of an instruction with base register update.
1694   unsigned OpIdx = 0;
1695   if (IsUpdating)
1696     ++OpIdx;
1697
1698   // Set base address operand
1699   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1700
1701   // Set addressing mode by modifying bits U(23) and P(24)
1702   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1703   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1704
1705   // Set bit W(21)
1706   if (IsUpdating)
1707     Binary |= 0x1 << ARMII::W_BitShift;
1708
1709   // First register is encoded in Dd.
1710   Binary |= encodeVFPRd(MI, OpIdx+2);
1711
1712   // Count the number of registers.
1713   unsigned NumRegs = 1;
1714   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1715     const MachineOperand &MO = MI.getOperand(i);
1716     if (!MO.isReg() || MO.isImplicit())
1717       break;
1718     ++NumRegs;
1719   }
1720   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1721   // Otherwise, it will be 0, in the case of 32-bit registers.
1722   if(Binary & 0x100)
1723     Binary |= NumRegs * 2;
1724   else
1725     Binary |= NumRegs;
1726
1727   emitWordLE(Binary);
1728 }
1729
1730 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1731   unsigned RegD = MI.getOperand(OpIdx).getReg();
1732   unsigned Binary = 0;
1733   RegD = getARMRegisterNumbering(RegD);
1734   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1735   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1736   return Binary;
1737 }
1738
1739 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1740   unsigned RegN = MI.getOperand(OpIdx).getReg();
1741   unsigned Binary = 0;
1742   RegN = getARMRegisterNumbering(RegN);
1743   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1744   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1745   return Binary;
1746 }
1747
1748 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1749   unsigned RegM = MI.getOperand(OpIdx).getReg();
1750   unsigned Binary = 0;
1751   RegM = getARMRegisterNumbering(RegM);
1752   Binary |= (RegM & 0xf);
1753   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1754   return Binary;
1755 }
1756
1757 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1758 /// data-processing instruction to the corresponding Thumb encoding.
1759 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1760   assert((Binary & 0xfe000000) == 0xf2000000 &&
1761          "not an ARM NEON data-processing instruction");
1762   unsigned UBit = (Binary >> 24) & 1;
1763   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1764 }
1765
1766 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1767   unsigned Binary = getBinaryCodeForInstr(MI);
1768
1769   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1770   const TargetInstrDesc &TID = MI.getDesc();
1771   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1772     RegTOpIdx = 0;
1773     RegNOpIdx = 1;
1774     LnOpIdx = 2;
1775   } else { // ARMII::NSetLnFrm
1776     RegTOpIdx = 2;
1777     RegNOpIdx = 0;
1778     LnOpIdx = 3;
1779   }
1780
1781   // Set the conditional execution predicate
1782   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1783
1784   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1785   RegT = getARMRegisterNumbering(RegT);
1786   Binary |= (RegT << ARMII::RegRdShift);
1787   Binary |= encodeNEONRn(MI, RegNOpIdx);
1788
1789   unsigned LaneShift;
1790   if ((Binary & (1 << 22)) != 0)
1791     LaneShift = 0; // 8-bit elements
1792   else if ((Binary & (1 << 5)) != 0)
1793     LaneShift = 1; // 16-bit elements
1794   else
1795     LaneShift = 2; // 32-bit elements
1796
1797   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1798   unsigned Opc1 = Lane >> 2;
1799   unsigned Opc2 = Lane & 3;
1800   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1801   Binary |= (Opc1 << 21);
1802   Binary |= (Opc2 << 5);
1803
1804   emitWordLE(Binary);
1805 }
1806
1807 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1808   unsigned Binary = getBinaryCodeForInstr(MI);
1809
1810   // Set the conditional execution predicate
1811   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1812
1813   unsigned RegT = MI.getOperand(1).getReg();
1814   RegT = getARMRegisterNumbering(RegT);
1815   Binary |= (RegT << ARMII::RegRdShift);
1816   Binary |= encodeNEONRn(MI, 0);
1817   emitWordLE(Binary);
1818 }
1819
1820 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1821   unsigned Binary = getBinaryCodeForInstr(MI);
1822   // Destination register is encoded in Dd.
1823   Binary |= encodeNEONRd(MI, 0);
1824   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1825   unsigned Imm = MI.getOperand(1).getImm();
1826   unsigned Op = (Imm >> 12) & 1;
1827   unsigned Cmode = (Imm >> 8) & 0xf;
1828   unsigned I = (Imm >> 7) & 1;
1829   unsigned Imm3 = (Imm >> 4) & 0x7;
1830   unsigned Imm4 = Imm & 0xf;
1831   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1832   if (IsThumb)
1833     Binary = convertNEONDataProcToThumb(Binary);
1834   emitWordLE(Binary);
1835 }
1836
1837 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1838   const TargetInstrDesc &TID = MI.getDesc();
1839   unsigned Binary = getBinaryCodeForInstr(MI);
1840   // Destination register is encoded in Dd; source register in Dm.
1841   unsigned OpIdx = 0;
1842   Binary |= encodeNEONRd(MI, OpIdx++);
1843   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1844     ++OpIdx;
1845   Binary |= encodeNEONRm(MI, OpIdx);
1846   if (IsThumb)
1847     Binary = convertNEONDataProcToThumb(Binary);
1848   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1849   emitWordLE(Binary);
1850 }
1851
1852 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1853   const TargetInstrDesc &TID = MI.getDesc();
1854   unsigned Binary = getBinaryCodeForInstr(MI);
1855   // Destination register is encoded in Dd; source registers in Dn and Dm.
1856   unsigned OpIdx = 0;
1857   Binary |= encodeNEONRd(MI, OpIdx++);
1858   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1859     ++OpIdx;
1860   Binary |= encodeNEONRn(MI, OpIdx++);
1861   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1862     ++OpIdx;
1863   Binary |= encodeNEONRm(MI, OpIdx);
1864   if (IsThumb)
1865     Binary = convertNEONDataProcToThumb(Binary);
1866   // FIXME: This does not handle VMOVDneon or VMOVQ.
1867   emitWordLE(Binary);
1868 }
1869
1870 #include "ARMGenCodeEmitter.inc"