lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 165       const { return 0; }
 166     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 167       const { return 0; }
 168     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 169       const { return 0; }
 170     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 171       const { return 0; }
 172     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 179                                             unsigned Op) const { return 0; }
 180     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 181       const { return 0; }
 182
 183     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 184       const {
 185       // {17-13} = reg
 186       // {12}    = (U)nsigned (add == '1', sub == '0')
 187       // {11-0}  = imm12
 188       const MachineOperand &MO  = MI.getOperand(Op);
 189       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 190       if (!MO.isReg()) {
 191         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 192         return 0;
 193       }
 194       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 195       int32_t Imm12 = MO1.getImm();
 196       uint32_t Binary;
 197       Binary = Imm12 & 0xfff;
 198       if (Imm12 >= 0)
 199         Binary |= (1 << 12);
 200       Binary |= (Reg << 13);
 201       return Binary;
 202     }
 203     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 204       // {12-9}  = reg
 205       // {8}     = (U)nsigned (add == '1', sub == '0')
 206       // {7-0}   = imm12
 207       const MachineOperand &MO  = MI.getOperand(Op);
 208       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 209       if (!MO.isReg()) {
 210         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 211         return 0;
 212       }
 213       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 214       int32_t Imm8 = MO1.getImm();
 215       uint32_t Binary;
 216       Binary = Imm8 & 0xff;
 217       if (Imm8 >= 0)
 218         Binary |= (1 << 8);
 219       Binary |= (Reg << 9);
 220       return Binary;
 221     }
 222     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 223       const { return 0; }
 224
 225     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 226       const { return 0; }
 227
 228     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 229     /// machine operand requires relocation, record the relocation and return
 230     /// zero.
 231     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 232                             unsigned Reloc);
 233
 234     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 235     ///
 236     unsigned getShiftOp(unsigned Imm) const ;
 237
 238     /// Routines that handle operands which add machine relocations which are
 239     /// fixed up by the relocation stage.
 240     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 241                            bool MayNeedFarStub,  bool Indirect,
 242                            intptr_t ACPV = 0) const;
 243     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 244     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 245     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 246     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 247                                intptr_t JTBase = 0) const;
 248   };
 249 }
 250
 251 char ARMCodeEmitter::ID = 0;
 252
 253 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 254 /// code to the specified MCE object.
 255 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 256                                                 JITCodeEmitter &JCE) {
 257   return new ARMCodeEmitter(TM, JCE);
 258 }
 259
 260 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 261   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 262           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 263          "JIT relocation model must be set to static or default!");
 264   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 265   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 266   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 267   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 268   MCPEs = &MF.getConstantPool()->getConstants();
 269   MJTEs = 0;
 270   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 271   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 272   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 273   JTI->Initialize(MF, IsPIC);
 274   MMI = &getAnalysis<MachineModuleInfo>();
 275   MCE.setModuleInfo(MMI);
 276
 277   do {
 278     DEBUG(errs() << "JITTing function '"
 279           << MF.getFunction()->getName() << "'\n");
 280     MCE.startFunction(MF);
 281     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 282          MBB != E; ++MBB) {
 283       MCE.StartMachineBasicBlock(MBB);
 284       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 285            I != E; ++I)
 286         emitInstruction(*I);
 287     }
 288   } while (MCE.finishFunction(MF));
 289
 290   return false;
 291 }
 292
 293 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 294 ///
 295 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 296   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 297   default: llvm_unreachable("Unknown shift opc!");
 298   case ARM_AM::asr: return 2;
 299   case ARM_AM::lsl: return 0;
 300   case ARM_AM::lsr: return 1;
 301   case ARM_AM::ror:
 302   case ARM_AM::rrx: return 3;
 303   }
 304   return 0;
 305 }
 306
 307 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 308 /// machine operand requires relocation, record the relocation and return zero.
 309 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 310                                         const MachineOperand &MO,
 311                                         unsigned Reloc) {
 312   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 313       && "Relocation to this function should be for movt or movw");
 314
 315   if (MO.isImm())
 316     return static_cast<unsigned>(MO.getImm());
 317   else if (MO.isGlobal())
 318     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 319   else if (MO.isSymbol())
 320     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 321   else if (MO.isMBB())
 322     emitMachineBasicBlock(MO.getMBB(), Reloc);
 323   else {
 324 #ifndef NDEBUG
 325     errs() << MO;
 326 #endif
 327     llvm_unreachable("Unsupported operand type for movw/movt");
 328   }
 329   return 0;
 330 }
 331
 332 /// getMachineOpValue - Return binary encoding of operand. If the machine
 333 /// operand requires relocation, record the relocation and return zero.
 334 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 335                                            const MachineOperand &MO) const {
 336   if (MO.isReg())
 337     return getARMRegisterNumbering(MO.getReg());
 338   else if (MO.isImm())
 339     return static_cast<unsigned>(MO.getImm());
 340   else if (MO.isGlobal())
 341     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 342   else if (MO.isSymbol())
 343     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 344   else if (MO.isCPI()) {
 345     const TargetInstrDesc &TID = MI.getDesc();
 346     // For VFP load, the immediate offset is multiplied by 4.
 347     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 348       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 349     emitConstPoolAddress(MO.getIndex(), Reloc);
 350   } else if (MO.isJTI())
 351     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 352   else if (MO.isMBB())
 353     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 354   else {
 355 #ifndef NDEBUG
 356     errs() << MO;
 357 #endif
 358     llvm_unreachable(0);
 359   }
 360   return 0;
 361 }
 362
 363 /// emitGlobalAddress - Emit the specified address to the code stream.
 364 ///
 365 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 366                                        bool MayNeedFarStub, bool Indirect,
 367                                        intptr_t ACPV) const {
 368   MachineRelocation MR = Indirect
 369     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 370                                            const_cast<GlobalValue *>(GV),
 371                                            ACPV, MayNeedFarStub)
 372     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 373                                const_cast<GlobalValue *>(GV), ACPV,
 374                                MayNeedFarStub);
 375   MCE.addRelocation(MR);
 376 }
 377
 378 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 379 /// be emitted to the current location in the function, and allow it to be PC
 380 /// relative.
 381 void ARMCodeEmitter::
 382 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 383   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 384                                                  Reloc, ES));
 385 }
 386
 387 /// emitConstPoolAddress - Arrange for the address of an constant pool
 388 /// to be emitted to the current location in the function, and allow it to be PC
 389 /// relative.
 390 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 391   // Tell JIT emitter we'll resolve the address.
 392   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 393                                                     Reloc, CPI, 0, true));
 394 }
 395
 396 /// emitJumpTableAddress - Arrange for the address of a jump table to
 397 /// be emitted to the current location in the function, and allow it to be PC
 398 /// relative.
 399 void ARMCodeEmitter::
 400 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 401   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 402                                                     Reloc, JTIndex, 0, true));
 403 }
 404
 405 /// emitMachineBasicBlock - Emit the specified address basic block.
 406 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 407                                            unsigned Reloc,
 408                                            intptr_t JTBase) const {
 409   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 410                                              Reloc, BB, JTBase));
 411 }
 412
 413 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 414   DEBUG(errs() << "  0x";
 415         errs().write_hex(Binary) << "\n");
 416   MCE.emitWordLE(Binary);
 417 }
 418
 419 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 420   DEBUG(errs() << "  0x";
 421         errs().write_hex(Binary) << "\n");
 422   MCE.emitDWordLE(Binary);
 423 }
 424
 425 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 426   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 427
 428   MCE.processDebugLoc(MI.getDebugLoc(), true);
 429
 430   ++NumEmitted;  // Keep track of the # of mi's emitted
 431   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 432   default: {
 433     llvm_unreachable("Unhandled instruction encoding format!");
 434     break;
 435   }
 436   case ARMII::Pseudo:
 437     emitPseudoInstruction(MI);
 438     break;
 439   case ARMII::DPFrm:
 440   case ARMII::DPSoRegFrm:
 441     emitDataProcessingInstruction(MI);
 442     break;
 443   case ARMII::LdFrm:
 444   case ARMII::StFrm:
 445     emitLoadStoreInstruction(MI);
 446     break;
 447   case ARMII::LdMiscFrm:
 448   case ARMII::StMiscFrm:
 449     emitMiscLoadStoreInstruction(MI);
 450     break;
 451   case ARMII::LdStMulFrm:
 452     emitLoadStoreMultipleInstruction(MI);
 453     break;
 454   case ARMII::MulFrm:
 455     emitMulFrmInstruction(MI);
 456     break;
 457   case ARMII::ExtFrm:
 458     emitExtendInstruction(MI);
 459     break;
 460   case ARMII::ArithMiscFrm:
 461     emitMiscArithInstruction(MI);
 462     break;
 463   case ARMII::SatFrm:
 464     emitSaturateInstruction(MI);
 465     break;
 466   case ARMII::BrFrm:
 467     emitBranchInstruction(MI);
 468     break;
 469   case ARMII::BrMiscFrm:
 470     emitMiscBranchInstruction(MI);
 471     break;
 472   // VFP instructions.
 473   case ARMII::VFPUnaryFrm:
 474   case ARMII::VFPBinaryFrm:
 475     emitVFPArithInstruction(MI);
 476     break;
 477   case ARMII::VFPConv1Frm:
 478   case ARMII::VFPConv2Frm:
 479   case ARMII::VFPConv3Frm:
 480   case ARMII::VFPConv4Frm:
 481   case ARMII::VFPConv5Frm:
 482     emitVFPConversionInstruction(MI);
 483     break;
 484   case ARMII::VFPLdStFrm:
 485     emitVFPLoadStoreInstruction(MI);
 486     break;
 487   case ARMII::VFPLdStMulFrm:
 488     emitVFPLoadStoreMultipleInstruction(MI);
 489     break;
 490
 491   // NEON instructions.
 492   case ARMII::NGetLnFrm:
 493   case ARMII::NSetLnFrm:
 494     emitNEONLaneInstruction(MI);
 495     break;
 496   case ARMII::NDupFrm:
 497     emitNEONDupInstruction(MI);
 498     break;
 499   case ARMII::N1RegModImmFrm:
 500     emitNEON1RegModImmInstruction(MI);
 501     break;
 502   case ARMII::N2RegFrm:
 503     emitNEON2RegInstruction(MI);
 504     break;
 505   case ARMII::N3RegFrm:
 506     emitNEON3RegInstruction(MI);
 507     break;
 508   }
 509   MCE.processDebugLoc(MI.getDebugLoc(), false);
 510 }
 511
 512 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 513   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 514   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 515   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 516
 517   // Remember the CONSTPOOL_ENTRY address for later relocation.
 518   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 519
 520   // Emit constpool island entry. In most cases, the actual values will be
 521   // resolved and relocated after code emission.
 522   if (MCPE.isMachineConstantPoolEntry()) {
 523     ARMConstantPoolValue *ACPV =
 524       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 525
 526     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 527           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 528
 529     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 530     const GlobalValue *GV = ACPV->getGV();
 531     if (GV) {
 532       Reloc::Model RelocM = TM.getRelocationModel();
 533       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 534                         isa<Function>(GV),
 535                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 536                         (intptr_t)ACPV);
 537      } else  {
 538       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 539     }
 540     emitWordLE(0);
 541   } else {
 542     const Constant *CV = MCPE.Val.ConstVal;
 543
 544     DEBUG({
 545         errs() << "  ** Constant pool #" << CPI << " @ "
 546                << (void*)MCE.getCurrentPCValue() << " ";
 547         if (const Function *F = dyn_cast<Function>(CV))
 548           errs() << F->getName();
 549         else
 550           errs() << *CV;
 551         errs() << '\n';
 552       });
 553
 554     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 555       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 556       emitWordLE(0);
 557     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 558       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 559       emitWordLE(Val);
 560     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 561       if (CFP->getType()->isFloatTy())
 562         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 563       else if (CFP->getType()->isDoubleTy())
 564         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 565       else {
 566         llvm_unreachable("Unable to handle this constantpool entry!");
 567       }
 568     } else {
 569       llvm_unreachable("Unable to handle this constantpool entry!");
 570     }
 571   }
 572 }
 573
 574 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 575   const MachineOperand &MO0 = MI.getOperand(0);
 576   const MachineOperand &MO1 = MI.getOperand(1);
 577
 578   // Emit the 'movw' instruction.
 579   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 580
 581   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 582
 583   // Set the conditional execution predicate.
 584   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 585
 586   // Encode Rd.
 587   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 588
 589   // Encode imm16 as imm4:imm12
 590   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 591   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 592   emitWordLE(Binary);
 593
 594   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 595   // Emit the 'movt' instruction.
 596   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 597
 598   // Set the conditional execution predicate.
 599   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 600
 601   // Encode Rd.
 602   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 603
 604   // Encode imm16 as imm4:imm1, same as movw above.
 605   Binary |= Hi16 & 0xFFF;
 606   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 607   emitWordLE(Binary);
 608 }
 609
 610 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 611   const MachineOperand &MO0 = MI.getOperand(0);
 612   const MachineOperand &MO1 = MI.getOperand(1);
 613   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 614                                                   "Not a valid so_imm value!");
 615   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 616   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 617
 618   // Emit the 'mov' instruction.
 619   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 620
 621   // Set the conditional execution predicate.
 622   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 623
 624   // Encode Rd.
 625   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 626
 627   // Encode so_imm.
 628   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 629   Binary |= 1 << ARMII::I_BitShift;
 630   Binary |= getMachineSoImmOpValue(V1);
 631   emitWordLE(Binary);
 632
 633   // Now the 'orr' instruction.
 634   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 635
 636   // Set the conditional execution predicate.
 637   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 638
 639   // Encode Rd.
 640   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 641
 642   // Encode Rn.
 643   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 644
 645   // Encode so_imm.
 646   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 647   Binary |= 1 << ARMII::I_BitShift;
 648   Binary |= getMachineSoImmOpValue(V2);
 649   emitWordLE(Binary);
 650 }
 651
 652 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 653   // It's basically add r, pc, (LJTI - $+8)
 654
 655   const TargetInstrDesc &TID = MI.getDesc();
 656
 657   // Emit the 'add' instruction.
 658   unsigned Binary = 0x4 << 21;  // add: Insts{24-31} = 0b0100
 659
 660   // Set the conditional execution predicate
 661   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 662
 663   // Encode S bit if MI modifies CPSR.
 664   Binary |= getAddrModeSBit(MI, TID);
 665
 666   // Encode Rd.
 667   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 668
 669   // Encode Rn which is PC.
 670   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 671
 672   // Encode the displacement.
 673   Binary |= 1 << ARMII::I_BitShift;
 674   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 675
 676   emitWordLE(Binary);
 677 }
 678
 679 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 680   unsigned Opcode = MI.getDesc().Opcode;
 681
 682   // Part of binary is determined by TableGn.
 683   unsigned Binary = getBinaryCodeForInstr(MI);
 684
 685   // Set the conditional execution predicate
 686   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 687
 688   // Encode S bit if MI modifies CPSR.
 689   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 690     Binary |= 1 << ARMII::S_BitShift;
 691
 692   // Encode register def if there is one.
 693   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 694
 695   // Encode the shift operation.
 696   switch (Opcode) {
 697   default: break;
 698   case ARM::RRX:
 699     // rrx
 700     Binary |= 0x6 << 4;
 701     break;
 702   case ARM::MOVsrl_flag:
 703     // lsr #1
 704     Binary |= (0x2 << 4) | (1 << 7);
 705     break;
 706   case ARM::MOVsra_flag:
 707     // asr #1
 708     Binary |= (0x4 << 4) | (1 << 7);
 709     break;
 710   }
 711
 712   // Encode register Rm.
 713   Binary |= getMachineOpValue(MI, 1);
 714
 715   emitWordLE(Binary);
 716 }
 717
 718 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 719   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 720         << (void*)MCE.getCurrentPCValue() << '\n');
 721   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 722 }
 723
 724 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 725   unsigned Opcode = MI.getDesc().Opcode;
 726   switch (Opcode) {
 727   default:
 728     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 729   case ARM::BX:
 730   case ARM::BMOVPCRX:
 731   case ARM::BXr9:
 732   case ARM::BMOVPCRXr9: {
 733     // First emit mov lr, pc
 734     unsigned Binary = 0x01a0e00f;
 735     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 736     emitWordLE(Binary);
 737
 738     // and then emit the branch.
 739     emitMiscBranchInstruction(MI);
 740     break;
 741   }
 742   case TargetOpcode::INLINEASM: {
 743     // We allow inline assembler nodes with empty bodies - they can
 744     // implicitly define registers, which is ok for JIT.
 745     if (MI.getOperand(0).getSymbolName()[0]) {
 746       report_fatal_error("JIT does not support inline asm!");
 747     }
 748     break;
 749   }
 750   case TargetOpcode::PROLOG_LABEL:
 751   case TargetOpcode::EH_LABEL:
 752     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 753     break;
 754   case TargetOpcode::IMPLICIT_DEF:
 755   case TargetOpcode::KILL:
 756     // Do nothing.
 757     break;
 758   case ARM::CONSTPOOL_ENTRY:
 759     emitConstPoolInstruction(MI);
 760     break;
 761   case ARM::PICADD: {
 762     // Remember of the address of the PC label for relocation later.
 763     addPCLabel(MI.getOperand(2).getImm());
 764     // PICADD is just an add instruction that implicitly read pc.
 765     emitDataProcessingInstruction(MI, 0, ARM::PC);
 766     break;
 767   }
 768   case ARM::PICLDR:
 769   case ARM::PICLDRB:
 770   case ARM::PICSTR:
 771   case ARM::PICSTRB: {
 772     // Remember of the address of the PC label for relocation later.
 773     addPCLabel(MI.getOperand(2).getImm());
 774     // These are just load / store instructions that implicitly read pc.
 775     emitLoadStoreInstruction(MI, 0, ARM::PC);
 776     break;
 777   }
 778   case ARM::PICLDRH:
 779   case ARM::PICLDRSH:
 780   case ARM::PICLDRSB:
 781   case ARM::PICSTRH: {
 782     // Remember of the address of the PC label for relocation later.
 783     addPCLabel(MI.getOperand(2).getImm());
 784     // These are just load / store instructions that implicitly read pc.
 785     emitMiscLoadStoreInstruction(MI, ARM::PC);
 786     break;
 787   }
 788
 789   case ARM::MOVi32imm:
 790     emitMOVi32immInstruction(MI);
 791     break;
 792
 793   case ARM::MOVi2pieces:
 794     // Two instructions to materialize a constant.
 795     emitMOVi2piecesInstruction(MI);
 796     break;
 797   case ARM::LEApcrelJT:
 798     // Materialize jumptable address.
 799     emitLEApcrelJTInstruction(MI);
 800     break;
 801   case ARM::RRX:
 802   case ARM::MOVsrl_flag:
 803   case ARM::MOVsra_flag:
 804     emitPseudoMoveInstruction(MI);
 805     break;
 806   }
 807 }
 808
 809 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 810                                                 const TargetInstrDesc &TID,
 811                                                 const MachineOperand &MO,
 812                                                 unsigned OpIdx) {
 813   unsigned Binary = getMachineOpValue(MI, MO);
 814
 815   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 816   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 817   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 818
 819   // Encode the shift opcode.
 820   unsigned SBits = 0;
 821   unsigned Rs = MO1.getReg();
 822   if (Rs) {
 823     // Set shift operand (bit[7:4]).
 824     // LSL - 0001
 825     // LSR - 0011
 826     // ASR - 0101
 827     // ROR - 0111
 828     // RRX - 0110 and bit[11:8] clear.
 829     switch (SOpc) {
 830     default: llvm_unreachable("Unknown shift opc!");
 831     case ARM_AM::lsl: SBits = 0x1; break;
 832     case ARM_AM::lsr: SBits = 0x3; break;
 833     case ARM_AM::asr: SBits = 0x5; break;
 834     case ARM_AM::ror: SBits = 0x7; break;
 835     case ARM_AM::rrx: SBits = 0x6; break;
 836     }
 837   } else {
 838     // Set shift operand (bit[6:4]).
 839     // LSL - 000
 840     // LSR - 010
 841     // ASR - 100
 842     // ROR - 110
 843     switch (SOpc) {
 844     default: llvm_unreachable("Unknown shift opc!");
 845     case ARM_AM::lsl: SBits = 0x0; break;
 846     case ARM_AM::lsr: SBits = 0x2; break;
 847     case ARM_AM::asr: SBits = 0x4; break;
 848     case ARM_AM::ror: SBits = 0x6; break;
 849     }
 850   }
 851   Binary |= SBits << 4;
 852   if (SOpc == ARM_AM::rrx)
 853     return Binary;
 854
 855   // Encode the shift operation Rs or shift_imm (except rrx).
 856   if (Rs) {
 857     // Encode Rs bit[11:8].
 858     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 859     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 860   }
 861
 862   // Encode shift_imm bit[11:7].
 863   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 864 }
 865
 866 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 867   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 868   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 869
 870   // Encode rotate_imm.
 871   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 872     << ARMII::SoRotImmShift;
 873
 874   // Encode immed_8.
 875   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 876   return Binary;
 877 }
 878
 879 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 880                                          const TargetInstrDesc &TID) const {
 881   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 882     const MachineOperand &MO = MI.getOperand(i-1);
 883     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 884       return 1 << ARMII::S_BitShift;
 885   }
 886   return 0;
 887 }
 888
 889 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 890                                                    unsigned ImplicitRd,
 891                                                    unsigned ImplicitRn) {
 892   const TargetInstrDesc &TID = MI.getDesc();
 893
 894   // Part of binary is determined by TableGn.
 895   unsigned Binary = getBinaryCodeForInstr(MI);
 896
 897   // Set the conditional execution predicate
 898   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 899
 900   // Encode S bit if MI modifies CPSR.
 901   Binary |= getAddrModeSBit(MI, TID);
 902
 903   // Encode register def if there is one.
 904   unsigned NumDefs = TID.getNumDefs();
 905   unsigned OpIdx = 0;
 906   if (NumDefs)
 907     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 908   else if (ImplicitRd)
 909     // Special handling for implicit use (e.g. PC).
 910     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 911
 912   if (TID.Opcode == ARM::MOVi16) {
 913       // Get immediate from MI.
 914       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 915                       ARM::reloc_arm_movw);
 916       // Encode imm which is the same as in emitMOVi32immInstruction().
 917       Binary |= Lo16 & 0xFFF;
 918       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 919       emitWordLE(Binary);
 920       return;
 921   } else if(TID.Opcode == ARM::MOVTi16) {
 922       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 923                        ARM::reloc_arm_movt) >> 16);
 924       Binary |= Hi16 & 0xFFF;
 925       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 926       emitWordLE(Binary);
 927       return;
 928   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 929       uint32_t v = ~MI.getOperand(2).getImm();
 930       int32_t lsb = CountTrailingZeros_32(v);
 931       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 932       // Instr{20-16} = msb, Instr{11-7} = lsb
 933       Binary |= (msb & 0x1F) << 16;
 934       Binary |= (lsb & 0x1F) << 7;
 935       emitWordLE(Binary);
 936       return;
 937   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
 938       // Encode Rn in Instr{0-3}
 939       Binary |= getMachineOpValue(MI, OpIdx++);
 940
 941       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
 942       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
 943
 944       // Instr{20-16} = widthm1, Instr{11-7} = lsb
 945       Binary |= (widthm1 & 0x1F) << 16;
 946       Binary |= (lsb & 0x1F) << 7;
 947       emitWordLE(Binary);
 948       return;
 949   }
 950
 951   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
 952   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 953     ++OpIdx;
 954
 955   // Encode first non-shifter register operand if there is one.
 956   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
 957   if (!isUnary) {
 958     if (ImplicitRn)
 959       // Special handling for implicit use (e.g. PC).
 960       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 961     else {
 962       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
 963       ++OpIdx;
 964     }
 965   }
 966
 967   // Encode shifter operand.
 968   const MachineOperand &MO = MI.getOperand(OpIdx);
 969   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
 970     // Encode SoReg.
 971     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
 972     return;
 973   }
 974
 975   if (MO.isReg()) {
 976     // Encode register Rm.
 977     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
 978     return;
 979   }
 980
 981   // Encode so_imm.
 982   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
 983
 984   emitWordLE(Binary);
 985 }
 986
 987 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
 988                                               unsigned ImplicitRd,
 989                                               unsigned ImplicitRn) {
 990   const TargetInstrDesc &TID = MI.getDesc();
 991   unsigned Form = TID.TSFlags & ARMII::FormMask;
 992   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
 993
 994   // Part of binary is determined by TableGn.
 995   unsigned Binary = getBinaryCodeForInstr(MI);
 996
 997   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
 998   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
 999       MI.getOpcode() == ARM::STRi12) {
1000     emitWordLE(Binary);
1001     return;
1002   }
1003
1004   // Set the conditional execution predicate
1005   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1006
1007   unsigned OpIdx = 0;
1008
1009   // Operand 0 of a pre- and post-indexed store is the address base
1010   // writeback. Skip it.
1011   bool Skipped = false;
1012   if (IsPrePost && Form == ARMII::StFrm) {
1013     ++OpIdx;
1014     Skipped = true;
1015   }
1016
1017   // Set first operand
1018   if (ImplicitRd)
1019     // Special handling for implicit use (e.g. PC).
1020     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1021   else
1022     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1023
1024   // Set second operand
1025   if (ImplicitRn)
1026     // Special handling for implicit use (e.g. PC).
1027     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1028   else
1029     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1030
1031   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1032   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1033     ++OpIdx;
1034
1035   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1036   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1037     ? 0 : MI.getOperand(OpIdx+1).getImm();
1038
1039   // Set bit U(23) according to sign of immed value (positive or negative).
1040   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1041              ARMII::U_BitShift);
1042   if (!MO2.getReg()) { // is immediate
1043     if (ARM_AM::getAM2Offset(AM2Opc))
1044       // Set the value of offset_12 field
1045       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1046     emitWordLE(Binary);
1047     return;
1048   }
1049
1050   // Set bit I(25), because this is not in immediate encoding.
1051   Binary |= 1 << ARMII::I_BitShift;
1052   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1053   // Set bit[3:0] to the corresponding Rm register
1054   Binary |= getARMRegisterNumbering(MO2.getReg());
1055
1056   // If this instr is in scaled register offset/index instruction, set
1057   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1058   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1059     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1060     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1061   }
1062
1063   emitWordLE(Binary);
1064 }
1065
1066 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1067                                                   unsigned ImplicitRn) {
1068   const TargetInstrDesc &TID = MI.getDesc();
1069   unsigned Form = TID.TSFlags & ARMII::FormMask;
1070   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1071
1072   // Part of binary is determined by TableGn.
1073   unsigned Binary = getBinaryCodeForInstr(MI);
1074
1075   // Set the conditional execution predicate
1076   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1077
1078   unsigned OpIdx = 0;
1079
1080   // Operand 0 of a pre- and post-indexed store is the address base
1081   // writeback. Skip it.
1082   bool Skipped = false;
1083   if (IsPrePost && Form == ARMII::StMiscFrm) {
1084     ++OpIdx;
1085     Skipped = true;
1086   }
1087
1088   // Set first operand
1089   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1090
1091   // Skip LDRD and STRD's second operand.
1092   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1093     ++OpIdx;
1094
1095   // Set second operand
1096   if (ImplicitRn)
1097     // Special handling for implicit use (e.g. PC).
1098     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1099   else
1100     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1101
1102   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1103   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1104     ++OpIdx;
1105
1106   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1107   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1108     ? 0 : MI.getOperand(OpIdx+1).getImm();
1109
1110   // Set bit U(23) according to sign of immed value (positive or negative)
1111   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1112              ARMII::U_BitShift);
1113
1114   // If this instr is in register offset/index encoding, set bit[3:0]
1115   // to the corresponding Rm register.
1116   if (MO2.getReg()) {
1117     Binary |= getARMRegisterNumbering(MO2.getReg());
1118     emitWordLE(Binary);
1119     return;
1120   }
1121
1122   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1123   Binary |= 1 << ARMII::AM3_I_BitShift;
1124   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1125     // Set operands
1126     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1127     Binary |= (ImmOffs & 0xF);                      // immedL
1128   }
1129
1130   emitWordLE(Binary);
1131 }
1132
1133 static unsigned getAddrModeUPBits(unsigned Mode) {
1134   unsigned Binary = 0;
1135
1136   // Set addressing mode by modifying bits U(23) and P(24)
1137   // IA - Increment after  - bit U = 1 and bit P = 0
1138   // IB - Increment before - bit U = 1 and bit P = 1
1139   // DA - Decrement after  - bit U = 0 and bit P = 0
1140   // DB - Decrement before - bit U = 0 and bit P = 1
1141   switch (Mode) {
1142   default: llvm_unreachable("Unknown addressing sub-mode!");
1143   case ARM_AM::da:                                     break;
1144   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1145   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1146   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1147   }
1148
1149   return Binary;
1150 }
1151
1152 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1153   const TargetInstrDesc &TID = MI.getDesc();
1154   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1155
1156   // Part of binary is determined by TableGn.
1157   unsigned Binary = getBinaryCodeForInstr(MI);
1158
1159   // Set the conditional execution predicate
1160   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1161
1162   // Skip operand 0 of an instruction with base register update.
1163   unsigned OpIdx = 0;
1164   if (IsUpdating)
1165     ++OpIdx;
1166
1167   // Set base address operand
1168   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1169
1170   // Set addressing mode by modifying bits U(23) and P(24)
1171   const MachineOperand &MO = MI.getOperand(OpIdx++);
1172   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1173
1174   // Set bit W(21)
1175   if (IsUpdating)
1176     Binary |= 0x1 << ARMII::W_BitShift;
1177
1178   // Set registers
1179   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1180     const MachineOperand &MO = MI.getOperand(i);
1181     if (!MO.isReg() || MO.isImplicit())
1182       break;
1183     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1184     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1185            RegNum < 16);
1186     Binary |= 0x1 << RegNum;
1187   }
1188
1189   emitWordLE(Binary);
1190 }
1191
1192 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1193   const TargetInstrDesc &TID = MI.getDesc();
1194
1195   // Part of binary is determined by TableGn.
1196   unsigned Binary = getBinaryCodeForInstr(MI);
1197
1198   // Set the conditional execution predicate
1199   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1200
1201   // Encode S bit if MI modifies CPSR.
1202   Binary |= getAddrModeSBit(MI, TID);
1203
1204   // 32x32->64bit operations have two destination registers. The number
1205   // of register definitions will tell us if that's what we're dealing with.
1206   unsigned OpIdx = 0;
1207   if (TID.getNumDefs() == 2)
1208     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1209
1210   // Encode Rd
1211   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1212
1213   // Encode Rm
1214   Binary |= getMachineOpValue(MI, OpIdx++);
1215
1216   // Encode Rs
1217   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1218
1219   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1220   // it as Rn (for multiply, that's in the same offset as RdLo.
1221   if (TID.getNumOperands() > OpIdx &&
1222       !TID.OpInfo[OpIdx].isPredicate() &&
1223       !TID.OpInfo[OpIdx].isOptionalDef())
1224     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1225
1226   emitWordLE(Binary);
1227 }
1228
1229 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1230   const TargetInstrDesc &TID = MI.getDesc();
1231
1232   // Part of binary is determined by TableGn.
1233   unsigned Binary = getBinaryCodeForInstr(MI);
1234
1235   // Set the conditional execution predicate
1236   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1237
1238   unsigned OpIdx = 0;
1239
1240   // Encode Rd
1241   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1242
1243   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1244   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1245   if (MO2.isReg()) {
1246     // Two register operand form.
1247     // Encode Rn.
1248     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1249
1250     // Encode Rm.
1251     Binary |= getMachineOpValue(MI, MO2);
1252     ++OpIdx;
1253   } else {
1254     Binary |= getMachineOpValue(MI, MO1);
1255   }
1256
1257   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1258   if (MI.getOperand(OpIdx).isImm() &&
1259       !TID.OpInfo[OpIdx].isPredicate() &&
1260       !TID.OpInfo[OpIdx].isOptionalDef())
1261     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1262
1263   emitWordLE(Binary);
1264 }
1265
1266 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1267   const TargetInstrDesc &TID = MI.getDesc();
1268
1269   // Part of binary is determined by TableGn.
1270   unsigned Binary = getBinaryCodeForInstr(MI);
1271
1272   // Set the conditional execution predicate
1273   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1274
1275   unsigned OpIdx = 0;
1276
1277   // Encode Rd
1278   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1279
1280   const MachineOperand &MO = MI.getOperand(OpIdx++);
1281   if (OpIdx == TID.getNumOperands() ||
1282       TID.OpInfo[OpIdx].isPredicate() ||
1283       TID.OpInfo[OpIdx].isOptionalDef()) {
1284     // Encode Rm and it's done.
1285     Binary |= getMachineOpValue(MI, MO);
1286     emitWordLE(Binary);
1287     return;
1288   }
1289
1290   // Encode Rn.
1291   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1292
1293   // Encode Rm.
1294   Binary |= getMachineOpValue(MI, OpIdx++);
1295
1296   // Encode shift_imm.
1297   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1298   if (TID.Opcode == ARM::PKHTB) {
1299     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1300     if (ShiftAmt == 32)
1301       ShiftAmt = 0;
1302   }
1303   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1304   Binary |= ShiftAmt << ARMII::ShiftShift;
1305
1306   emitWordLE(Binary);
1307 }
1308
1309 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1310   const TargetInstrDesc &TID = MI.getDesc();
1311
1312   // Part of binary is determined by TableGen.
1313   unsigned Binary = getBinaryCodeForInstr(MI);
1314
1315   // Set the conditional execution predicate
1316   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1317
1318   // Encode Rd
1319   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1320
1321   // Encode saturate bit position.
1322   unsigned Pos = MI.getOperand(1).getImm();
1323   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1324     Pos -= 1;
1325   assert((Pos < 16 || (Pos < 32 &&
1326                        TID.Opcode != ARM::SSAT16 &&
1327                        TID.Opcode != ARM::USAT16)) &&
1328          "saturate bit position out of range");
1329   Binary |= Pos << 16;
1330
1331   // Encode Rm
1332   Binary |= getMachineOpValue(MI, 2);
1333
1334   // Encode shift_imm.
1335   if (TID.getNumOperands() == 4) {
1336     unsigned ShiftOp = MI.getOperand(3).getImm();
1337     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1338     if (Opc == ARM_AM::asr)
1339       Binary |= (1 << 6);
1340     unsigned ShiftAmt = MI.getOperand(3).getImm();
1341     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1342       ShiftAmt = 0;
1343     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1344     Binary |= ShiftAmt << ARMII::ShiftShift;
1345   }
1346
1347   emitWordLE(Binary);
1348 }
1349
1350 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1351   const TargetInstrDesc &TID = MI.getDesc();
1352
1353   if (TID.Opcode == ARM::TPsoft) {
1354     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1355   }
1356
1357   // Part of binary is determined by TableGn.
1358   unsigned Binary = getBinaryCodeForInstr(MI);
1359
1360   // Set the conditional execution predicate
1361   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1362
1363   // Set signed_immed_24 field
1364   Binary |= getMachineOpValue(MI, 0);
1365
1366   emitWordLE(Binary);
1367 }
1368
1369 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1370   // Remember the base address of the inline jump table.
1371   uintptr_t JTBase = MCE.getCurrentPCValue();
1372   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1373   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1374                << '\n');
1375
1376   // Now emit the jump table entries.
1377   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1378   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1379     if (IsPIC)
1380       // DestBB address - JT base.
1381       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1382     else
1383       // Absolute DestBB address.
1384       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1385     emitWordLE(0);
1386   }
1387 }
1388
1389 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1390   const TargetInstrDesc &TID = MI.getDesc();
1391
1392   // Handle jump tables.
1393   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1394     // First emit a ldr pc, [] instruction.
1395     emitDataProcessingInstruction(MI, ARM::PC);
1396
1397     // Then emit the inline jump table.
1398     unsigned JTIndex =
1399       (TID.Opcode == ARM::BR_JTr)
1400       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1401     emitInlineJumpTable(JTIndex);
1402     return;
1403   } else if (TID.Opcode == ARM::BR_JTm) {
1404     // First emit a ldr pc, [] instruction.
1405     emitLoadStoreInstruction(MI, ARM::PC);
1406
1407     // Then emit the inline jump table.
1408     emitInlineJumpTable(MI.getOperand(3).getIndex());
1409     return;
1410   }
1411
1412   // Part of binary is determined by TableGn.
1413   unsigned Binary = getBinaryCodeForInstr(MI);
1414
1415   // Set the conditional execution predicate
1416   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1417
1418   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1419     // The return register is LR.
1420     Binary |= getARMRegisterNumbering(ARM::LR);
1421   else
1422     // otherwise, set the return register
1423     Binary |= getMachineOpValue(MI, 0);
1424
1425   emitWordLE(Binary);
1426 }
1427
1428 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1429   unsigned RegD = MI.getOperand(OpIdx).getReg();
1430   unsigned Binary = 0;
1431   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1432   RegD = getARMRegisterNumbering(RegD);
1433   if (!isSPVFP)
1434     Binary |=   RegD               << ARMII::RegRdShift;
1435   else {
1436     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1437     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1438   }
1439   return Binary;
1440 }
1441
1442 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1443   unsigned RegN = MI.getOperand(OpIdx).getReg();
1444   unsigned Binary = 0;
1445   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1446   RegN = getARMRegisterNumbering(RegN);
1447   if (!isSPVFP)
1448     Binary |=   RegN               << ARMII::RegRnShift;
1449   else {
1450     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1451     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1452   }
1453   return Binary;
1454 }
1455
1456 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1457   unsigned RegM = MI.getOperand(OpIdx).getReg();
1458   unsigned Binary = 0;
1459   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1460   RegM = getARMRegisterNumbering(RegM);
1461   if (!isSPVFP)
1462     Binary |=   RegM;
1463   else {
1464     Binary |= ((RegM & 0x1E) >> 1);
1465     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1466   }
1467   return Binary;
1468 }
1469
1470 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1471   const TargetInstrDesc &TID = MI.getDesc();
1472
1473   // Part of binary is determined by TableGn.
1474   unsigned Binary = getBinaryCodeForInstr(MI);
1475
1476   // Set the conditional execution predicate
1477   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1478
1479   unsigned OpIdx = 0;
1480   assert((Binary & ARMII::D_BitShift) == 0 &&
1481          (Binary & ARMII::N_BitShift) == 0 &&
1482          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1483
1484   // Encode Dd / Sd.
1485   Binary |= encodeVFPRd(MI, OpIdx++);
1486
1487   // If this is a two-address operand, skip it, e.g. FMACD.
1488   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1489     ++OpIdx;
1490
1491   // Encode Dn / Sn.
1492   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1493     Binary |= encodeVFPRn(MI, OpIdx++);
1494
1495   if (OpIdx == TID.getNumOperands() ||
1496       TID.OpInfo[OpIdx].isPredicate() ||
1497       TID.OpInfo[OpIdx].isOptionalDef()) {
1498     // FCMPEZD etc. has only one operand.
1499     emitWordLE(Binary);
1500     return;
1501   }
1502
1503   // Encode Dm / Sm.
1504   Binary |= encodeVFPRm(MI, OpIdx);
1505
1506   emitWordLE(Binary);
1507 }
1508
1509 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1510   const TargetInstrDesc &TID = MI.getDesc();
1511   unsigned Form = TID.TSFlags & ARMII::FormMask;
1512
1513   // Part of binary is determined by TableGn.
1514   unsigned Binary = getBinaryCodeForInstr(MI);
1515
1516   // Set the conditional execution predicate
1517   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1518
1519   switch (Form) {
1520   default: break;
1521   case ARMII::VFPConv1Frm:
1522   case ARMII::VFPConv2Frm:
1523   case ARMII::VFPConv3Frm:
1524     // Encode Dd / Sd.
1525     Binary |= encodeVFPRd(MI, 0);
1526     break;
1527   case ARMII::VFPConv4Frm:
1528     // Encode Dn / Sn.
1529     Binary |= encodeVFPRn(MI, 0);
1530     break;
1531   case ARMII::VFPConv5Frm:
1532     // Encode Dm / Sm.
1533     Binary |= encodeVFPRm(MI, 0);
1534     break;
1535   }
1536
1537   switch (Form) {
1538   default: break;
1539   case ARMII::VFPConv1Frm:
1540     // Encode Dm / Sm.
1541     Binary |= encodeVFPRm(MI, 1);
1542     break;
1543   case ARMII::VFPConv2Frm:
1544   case ARMII::VFPConv3Frm:
1545     // Encode Dn / Sn.
1546     Binary |= encodeVFPRn(MI, 1);
1547     break;
1548   case ARMII::VFPConv4Frm:
1549   case ARMII::VFPConv5Frm:
1550     // Encode Dd / Sd.
1551     Binary |= encodeVFPRd(MI, 1);
1552     break;
1553   }
1554
1555   if (Form == ARMII::VFPConv5Frm)
1556     // Encode Dn / Sn.
1557     Binary |= encodeVFPRn(MI, 2);
1558   else if (Form == ARMII::VFPConv3Frm)
1559     // Encode Dm / Sm.
1560     Binary |= encodeVFPRm(MI, 2);
1561
1562   emitWordLE(Binary);
1563 }
1564
1565 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1566   // Part of binary is determined by TableGn.
1567   unsigned Binary = getBinaryCodeForInstr(MI);
1568
1569   // Set the conditional execution predicate
1570   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1571
1572   unsigned OpIdx = 0;
1573
1574   // Encode Dd / Sd.
1575   Binary |= encodeVFPRd(MI, OpIdx++);
1576
1577   // Encode address base.
1578   const MachineOperand &Base = MI.getOperand(OpIdx++);
1579   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1580
1581   // If there is a non-zero immediate offset, encode it.
1582   if (Base.isReg()) {
1583     const MachineOperand &Offset = MI.getOperand(OpIdx);
1584     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1585       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1586         Binary |= 1 << ARMII::U_BitShift;
1587       Binary |= ImmOffs;
1588       emitWordLE(Binary);
1589       return;
1590     }
1591   }
1592
1593   // If immediate offset is omitted, default to +0.
1594   Binary |= 1 << ARMII::U_BitShift;
1595
1596   emitWordLE(Binary);
1597 }
1598
1599 void
1600 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1601   const TargetInstrDesc &TID = MI.getDesc();
1602   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1603
1604   // Part of binary is determined by TableGn.
1605   unsigned Binary = getBinaryCodeForInstr(MI);
1606
1607   // Set the conditional execution predicate
1608   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1609
1610   // Skip operand 0 of an instruction with base register update.
1611   unsigned OpIdx = 0;
1612   if (IsUpdating)
1613     ++OpIdx;
1614
1615   // Set base address operand
1616   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1617
1618   // Set addressing mode by modifying bits U(23) and P(24)
1619   const MachineOperand &MO = MI.getOperand(OpIdx++);
1620   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1621
1622   // Set bit W(21)
1623   if (IsUpdating)
1624     Binary |= 0x1 << ARMII::W_BitShift;
1625
1626   // First register is encoded in Dd.
1627   Binary |= encodeVFPRd(MI, OpIdx+2);
1628
1629   // Count the number of registers.
1630   unsigned NumRegs = 1;
1631   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1632     const MachineOperand &MO = MI.getOperand(i);
1633     if (!MO.isReg() || MO.isImplicit())
1634       break;
1635     ++NumRegs;
1636   }
1637   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1638   // Otherwise, it will be 0, in the case of 32-bit registers.
1639   if(Binary & 0x100)
1640     Binary |= NumRegs * 2;
1641   else
1642     Binary |= NumRegs;
1643
1644   emitWordLE(Binary);
1645 }
1646
1647 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1648   unsigned RegD = MI.getOperand(OpIdx).getReg();
1649   unsigned Binary = 0;
1650   RegD = getARMRegisterNumbering(RegD);
1651   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1652   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1653   return Binary;
1654 }
1655
1656 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1657   unsigned RegN = MI.getOperand(OpIdx).getReg();
1658   unsigned Binary = 0;
1659   RegN = getARMRegisterNumbering(RegN);
1660   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1661   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1662   return Binary;
1663 }
1664
1665 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1666   unsigned RegM = MI.getOperand(OpIdx).getReg();
1667   unsigned Binary = 0;
1668   RegM = getARMRegisterNumbering(RegM);
1669   Binary |= (RegM & 0xf);
1670   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1671   return Binary;
1672 }
1673
1674 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1675 /// data-processing instruction to the corresponding Thumb encoding.
1676 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1677   assert((Binary & 0xfe000000) == 0xf2000000 &&
1678          "not an ARM NEON data-processing instruction");
1679   unsigned UBit = (Binary >> 24) & 1;
1680   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1681 }
1682
1683 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1684   unsigned Binary = getBinaryCodeForInstr(MI);
1685
1686   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1687   const TargetInstrDesc &TID = MI.getDesc();
1688   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1689     RegTOpIdx = 0;
1690     RegNOpIdx = 1;
1691     LnOpIdx = 2;
1692   } else { // ARMII::NSetLnFrm
1693     RegTOpIdx = 2;
1694     RegNOpIdx = 0;
1695     LnOpIdx = 3;
1696   }
1697
1698   // Set the conditional execution predicate
1699   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1700
1701   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1702   RegT = getARMRegisterNumbering(RegT);
1703   Binary |= (RegT << ARMII::RegRdShift);
1704   Binary |= encodeNEONRn(MI, RegNOpIdx);
1705
1706   unsigned LaneShift;
1707   if ((Binary & (1 << 22)) != 0)
1708     LaneShift = 0; // 8-bit elements
1709   else if ((Binary & (1 << 5)) != 0)
1710     LaneShift = 1; // 16-bit elements
1711   else
1712     LaneShift = 2; // 32-bit elements
1713
1714   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1715   unsigned Opc1 = Lane >> 2;
1716   unsigned Opc2 = Lane & 3;
1717   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1718   Binary |= (Opc1 << 21);
1719   Binary |= (Opc2 << 5);
1720
1721   emitWordLE(Binary);
1722 }
1723
1724 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1725   unsigned Binary = getBinaryCodeForInstr(MI);
1726
1727   // Set the conditional execution predicate
1728   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1729
1730   unsigned RegT = MI.getOperand(1).getReg();
1731   RegT = getARMRegisterNumbering(RegT);
1732   Binary |= (RegT << ARMII::RegRdShift);
1733   Binary |= encodeNEONRn(MI, 0);
1734   emitWordLE(Binary);
1735 }
1736
1737 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1738   unsigned Binary = getBinaryCodeForInstr(MI);
1739   // Destination register is encoded in Dd.
1740   Binary |= encodeNEONRd(MI, 0);
1741   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1742   unsigned Imm = MI.getOperand(1).getImm();
1743   unsigned Op = (Imm >> 12) & 1;
1744   unsigned Cmode = (Imm >> 8) & 0xf;
1745   unsigned I = (Imm >> 7) & 1;
1746   unsigned Imm3 = (Imm >> 4) & 0x7;
1747   unsigned Imm4 = Imm & 0xf;
1748   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1749   if (IsThumb)
1750     Binary = convertNEONDataProcToThumb(Binary);
1751   emitWordLE(Binary);
1752 }
1753
1754 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1755   const TargetInstrDesc &TID = MI.getDesc();
1756   unsigned Binary = getBinaryCodeForInstr(MI);
1757   // Destination register is encoded in Dd; source register in Dm.
1758   unsigned OpIdx = 0;
1759   Binary |= encodeNEONRd(MI, OpIdx++);
1760   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1761     ++OpIdx;
1762   Binary |= encodeNEONRm(MI, OpIdx);
1763   if (IsThumb)
1764     Binary = convertNEONDataProcToThumb(Binary);
1765   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1766   emitWordLE(Binary);
1767 }
1768
1769 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1770   const TargetInstrDesc &TID = MI.getDesc();
1771   unsigned Binary = getBinaryCodeForInstr(MI);
1772   // Destination register is encoded in Dd; source registers in Dn and Dm.
1773   unsigned OpIdx = 0;
1774   Binary |= encodeNEONRd(MI, OpIdx++);
1775   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1776     ++OpIdx;
1777   Binary |= encodeNEONRn(MI, OpIdx++);
1778   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1779     ++OpIdx;
1780   Binary |= encodeNEONRm(MI, OpIdx);
1781   if (IsThumb)
1782     Binary = convertNEONDataProcToThumb(Binary);
1783   // FIXME: This does not handle VMOVDneon or VMOVQ.
1784   emitWordLE(Binary);
1785 }
1786
1787 #include "ARMGenCodeEmitter.inc"