lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 165       const { return 0; }
 166     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned VFPThumb2PostEncoder(const MachineInstr&MI, unsigned Val)
 171       const { return 0; }
 172     unsigned getAdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getThumbAdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getThumbBLTargetOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getThumbBLXTargetOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getThumbBRTargetOpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getThumbBCCTargetOpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getThumbCBTargetOpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 187       const { return 0; }
 188     unsigned getUnconditionalBranchTargetOpValue(const MachineInstr &MI,
 189       unsigned Op) const { return 0; }
 190     unsigned getARMBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 191       const { return 0; }
 192     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 193       const { return 0; }
 194     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 195       const { return 0; }
 196     unsigned getT2SOImmOpValue(const MachineInstr &MI, unsigned Op)
 197       const { return 0; }
 198     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 199       const { return 0; }
 200     unsigned getThumbAddrModeRegRegOpValue(const MachineInstr &MI, unsigned Op)
 201       const { return 0; }
 202     unsigned getT2AddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 203       const { return 0; }
 204     unsigned getT2AddrModeImm8OpValue(const MachineInstr &MI, unsigned Op)
 205       const { return 0; }
 206     unsigned getT2AddrModeImm8s4OpValue(const MachineInstr &MI, unsigned Op)
 207       const { return 0; }
 208     unsigned getT2AddrModeImm8OffsetOpValue(const MachineInstr &MI, unsigned Op)
 209       const { return 0; }
 210     unsigned getT2AddrModeImm12OffsetOpValue(const MachineInstr &MI,unsigned Op)
 211       const { return 0; }
 212     unsigned getT2AddrModeSORegOpValue(const MachineInstr &MI, unsigned Op)
 213       const { return 0; }
 214     unsigned getT2SORegOpValue(const MachineInstr &MI, unsigned Op)
 215       const { return 0; }
 216     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 217       const { return 0; }
 218     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 219       const { return 0; }
 220     unsigned getT2AdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 221       const { return 0; }
 222     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 223       const { return 0; }
 224     unsigned getAddrMode6OneLane32AddressOpValue(const MachineInstr &MI,
 225                                                  unsigned Op)
 226       const { return 0; }
 227     unsigned getAddrMode6DupAddressOpValue(const MachineInstr &MI, unsigned Op)
 228       const { return 0; }
 229     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 230       const { return 0; }
 231     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 232                                             unsigned Op) const { return 0; }
 233     unsigned getMsbOpValue(const MachineInstr &MI,
 234                            unsigned Op) const { return 0; }
 235     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 236       const {return 0; }
 237     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 238       const { return 0; }
 239
 240     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 241       const {
 242       // {17-13} = reg
 243       // {12}    = (U)nsigned (add == '1', sub == '0')
 244       // {11-0}  = imm12
 245       const MachineOperand &MO  = MI.getOperand(Op);
 246       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 247       if (!MO.isReg()) {
 248         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 249         return 0;
 250       }
 251       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 252       int32_t Imm12 = MO1.getImm();
 253       uint32_t Binary;
 254       Binary = Imm12 & 0xfff;
 255       if (Imm12 >= 0)
 256         Binary |= (1 << 12);
 257       Binary |= (Reg << 13);
 258       return Binary;
 259     }
 260
 261     unsigned getHiLo16ImmOpValue(const MachineInstr &MI, unsigned Op) const {
 262       return 0;
 263     }
 264
 265     uint32_t getAddrMode2OpValue(const MachineInstr &MI, unsigned OpIdx)
 266       const { return 0;}
 267     uint32_t getAddrMode2OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 268       const { return 0;}
 269     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 270       const { return 0;}
 271     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op)
 272       const { return 0; }
 273     uint32_t getAddrModeThumbSPOpValue(const MachineInstr &MI, unsigned Op)
 274       const { return 0; }
 275     uint32_t getAddrModeSOpValue(const MachineInstr &MI, unsigned Op)
 276       const { return 0; }
 277     uint32_t getAddrModeISOpValue(const MachineInstr &MI, unsigned Op)
 278       const { return 0; }
 279     uint32_t getAddrModePCOpValue(const MachineInstr &MI, unsigned Op)
 280       const { return 0; }
 281     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 282       // {17-13} = reg
 283       // {12}    = (U)nsigned (add == '1', sub == '0')
 284       // {11-0}  = imm12
 285       const MachineOperand &MO  = MI.getOperand(Op);
 286       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 287       if (!MO.isReg()) {
 288         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 289         return 0;
 290       }
 291       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 292       int32_t Imm12 = MO1.getImm();
 293
 294       // Special value for #-0
 295       if (Imm12 == INT32_MIN)
 296         Imm12 = 0;
 297
 298       // Immediate is always encoded as positive. The 'U' bit controls add vs
 299       // sub.
 300       bool isAdd = true;
 301       if (Imm12 < 0) {
 302         Imm12 = -Imm12;
 303         isAdd = false;
 304       }
 305
 306       uint32_t Binary = Imm12 & 0xfff;
 307       if (isAdd)
 308         Binary |= (1 << 12);
 309       Binary |= (Reg << 13);
 310       return Binary;
 311     }
 312     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 313       const { return 0; }
 314
 315     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 316       const { return 0; }
 317
 318     unsigned getShiftRight8Imm(const MachineInstr &MI, unsigned Op)
 319       const { return 0; }
 320     unsigned getShiftRight16Imm(const MachineInstr &MI, unsigned Op)
 321       const { return 0; }
 322     unsigned getShiftRight32Imm(const MachineInstr &MI, unsigned Op)
 323       const { return 0; }
 324     unsigned getShiftRight64Imm(const MachineInstr &MI, unsigned Op)
 325       const { return 0; }
 326
 327     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 328     /// machine operand requires relocation, record the relocation and return
 329     /// zero.
 330     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 331                             unsigned Reloc);
 332
 333     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 334     ///
 335     unsigned getShiftOp(unsigned Imm) const ;
 336
 337     /// Routines that handle operands which add machine relocations which are
 338     /// fixed up by the relocation stage.
 339     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 340                            bool MayNeedFarStub,  bool Indirect,
 341                            intptr_t ACPV = 0) const;
 342     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 343     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 344     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 345     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 346                                intptr_t JTBase = 0) const;
 347   };
 348 }
 349
 350 char ARMCodeEmitter::ID = 0;
 351
 352 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 353 /// code to the specified MCE object.
 354 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 355                                                 JITCodeEmitter &JCE) {
 356   return new ARMCodeEmitter(TM, JCE);
 357 }
 358
 359 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 360   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 361           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 362          "JIT relocation model must be set to static or default!");
 363   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 364   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 365   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 366   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 367   MCPEs = &MF.getConstantPool()->getConstants();
 368   MJTEs = 0;
 369   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 370   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 371   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 372   JTI->Initialize(MF, IsPIC);
 373   MMI = &getAnalysis<MachineModuleInfo>();
 374   MCE.setModuleInfo(MMI);
 375
 376   do {
 377     DEBUG(errs() << "JITTing function '"
 378           << MF.getFunction()->getName() << "'\n");
 379     MCE.startFunction(MF);
 380     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 381          MBB != E; ++MBB) {
 382       MCE.StartMachineBasicBlock(MBB);
 383       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 384            I != E; ++I)
 385         emitInstruction(*I);
 386     }
 387   } while (MCE.finishFunction(MF));
 388
 389   return false;
 390 }
 391
 392 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 393 ///
 394 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 395   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 396   default: llvm_unreachable("Unknown shift opc!");
 397   case ARM_AM::asr: return 2;
 398   case ARM_AM::lsl: return 0;
 399   case ARM_AM::lsr: return 1;
 400   case ARM_AM::ror:
 401   case ARM_AM::rrx: return 3;
 402   }
 403   return 0;
 404 }
 405
 406 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 407 /// machine operand requires relocation, record the relocation and return zero.
 408 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 409                                         const MachineOperand &MO,
 410                                         unsigned Reloc) {
 411   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 412       && "Relocation to this function should be for movt or movw");
 413
 414   if (MO.isImm())
 415     return static_cast<unsigned>(MO.getImm());
 416   else if (MO.isGlobal())
 417     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 418   else if (MO.isSymbol())
 419     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 420   else if (MO.isMBB())
 421     emitMachineBasicBlock(MO.getMBB(), Reloc);
 422   else {
 423 #ifndef NDEBUG
 424     errs() << MO;
 425 #endif
 426     llvm_unreachable("Unsupported operand type for movw/movt");
 427   }
 428   return 0;
 429 }
 430
 431 /// getMachineOpValue - Return binary encoding of operand. If the machine
 432 /// operand requires relocation, record the relocation and return zero.
 433 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 434                                            const MachineOperand &MO) const {
 435   if (MO.isReg())
 436     return getARMRegisterNumbering(MO.getReg());
 437   else if (MO.isImm())
 438     return static_cast<unsigned>(MO.getImm());
 439   else if (MO.isGlobal())
 440     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 441   else if (MO.isSymbol())
 442     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 443   else if (MO.isCPI()) {
 444     const TargetInstrDesc &TID = MI.getDesc();
 445     // For VFP load, the immediate offset is multiplied by 4.
 446     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 447       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 448     emitConstPoolAddress(MO.getIndex(), Reloc);
 449   } else if (MO.isJTI())
 450     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 451   else if (MO.isMBB())
 452     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 453   else
 454     llvm_unreachable("Unable to encode MachineOperand!");
 455   return 0;
 456 }
 457
 458 /// emitGlobalAddress - Emit the specified address to the code stream.
 459 ///
 460 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 461                                        bool MayNeedFarStub, bool Indirect,
 462                                        intptr_t ACPV) const {
 463   MachineRelocation MR = Indirect
 464     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 465                                            const_cast<GlobalValue *>(GV),
 466                                            ACPV, MayNeedFarStub)
 467     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 468                                const_cast<GlobalValue *>(GV), ACPV,
 469                                MayNeedFarStub);
 470   MCE.addRelocation(MR);
 471 }
 472
 473 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 474 /// be emitted to the current location in the function, and allow it to be PC
 475 /// relative.
 476 void ARMCodeEmitter::
 477 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 478   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 479                                                  Reloc, ES));
 480 }
 481
 482 /// emitConstPoolAddress - Arrange for the address of an constant pool
 483 /// to be emitted to the current location in the function, and allow it to be PC
 484 /// relative.
 485 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 486   // Tell JIT emitter we'll resolve the address.
 487   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 488                                                     Reloc, CPI, 0, true));
 489 }
 490
 491 /// emitJumpTableAddress - Arrange for the address of a jump table to
 492 /// be emitted to the current location in the function, and allow it to be PC
 493 /// relative.
 494 void ARMCodeEmitter::
 495 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 496   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 497                                                     Reloc, JTIndex, 0, true));
 498 }
 499
 500 /// emitMachineBasicBlock - Emit the specified address basic block.
 501 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 502                                            unsigned Reloc,
 503                                            intptr_t JTBase) const {
 504   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 505                                              Reloc, BB, JTBase));
 506 }
 507
 508 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 509   DEBUG(errs() << "  0x";
 510         errs().write_hex(Binary) << "\n");
 511   MCE.emitWordLE(Binary);
 512 }
 513
 514 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 515   DEBUG(errs() << "  0x";
 516         errs().write_hex(Binary) << "\n");
 517   MCE.emitDWordLE(Binary);
 518 }
 519
 520 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 521   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 522
 523   MCE.processDebugLoc(MI.getDebugLoc(), true);
 524
 525   ++NumEmitted;  // Keep track of the # of mi's emitted
 526   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 527   default: {
 528     llvm_unreachable("Unhandled instruction encoding format!");
 529     break;
 530   }
 531   case ARMII::MiscFrm:
 532     if (MI.getOpcode() == ARM::LEApcrelJT) {
 533       // Materialize jumptable address.
 534       emitLEApcrelJTInstruction(MI);
 535       break;
 536     }
 537     llvm_unreachable("Unhandled instruction encoding!");
 538     break;
 539   case ARMII::Pseudo:
 540     emitPseudoInstruction(MI);
 541     break;
 542   case ARMII::DPFrm:
 543   case ARMII::DPSoRegFrm:
 544     emitDataProcessingInstruction(MI);
 545     break;
 546   case ARMII::LdFrm:
 547   case ARMII::StFrm:
 548     emitLoadStoreInstruction(MI);
 549     break;
 550   case ARMII::LdMiscFrm:
 551   case ARMII::StMiscFrm:
 552     emitMiscLoadStoreInstruction(MI);
 553     break;
 554   case ARMII::LdStMulFrm:
 555     emitLoadStoreMultipleInstruction(MI);
 556     break;
 557   case ARMII::MulFrm:
 558     emitMulFrmInstruction(MI);
 559     break;
 560   case ARMII::ExtFrm:
 561     emitExtendInstruction(MI);
 562     break;
 563   case ARMII::ArithMiscFrm:
 564     emitMiscArithInstruction(MI);
 565     break;
 566   case ARMII::SatFrm:
 567     emitSaturateInstruction(MI);
 568     break;
 569   case ARMII::BrFrm:
 570     emitBranchInstruction(MI);
 571     break;
 572   case ARMII::BrMiscFrm:
 573     emitMiscBranchInstruction(MI);
 574     break;
 575   // VFP instructions.
 576   case ARMII::VFPUnaryFrm:
 577   case ARMII::VFPBinaryFrm:
 578     emitVFPArithInstruction(MI);
 579     break;
 580   case ARMII::VFPConv1Frm:
 581   case ARMII::VFPConv2Frm:
 582   case ARMII::VFPConv3Frm:
 583   case ARMII::VFPConv4Frm:
 584   case ARMII::VFPConv5Frm:
 585     emitVFPConversionInstruction(MI);
 586     break;
 587   case ARMII::VFPLdStFrm:
 588     emitVFPLoadStoreInstruction(MI);
 589     break;
 590   case ARMII::VFPLdStMulFrm:
 591     emitVFPLoadStoreMultipleInstruction(MI);
 592     break;
 593
 594   // NEON instructions.
 595   case ARMII::NGetLnFrm:
 596   case ARMII::NSetLnFrm:
 597     emitNEONLaneInstruction(MI);
 598     break;
 599   case ARMII::NDupFrm:
 600     emitNEONDupInstruction(MI);
 601     break;
 602   case ARMII::N1RegModImmFrm:
 603     emitNEON1RegModImmInstruction(MI);
 604     break;
 605   case ARMII::N2RegFrm:
 606     emitNEON2RegInstruction(MI);
 607     break;
 608   case ARMII::N3RegFrm:
 609     emitNEON3RegInstruction(MI);
 610     break;
 611   }
 612   MCE.processDebugLoc(MI.getDebugLoc(), false);
 613 }
 614
 615 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 616   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 617   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 618   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 619
 620   // Remember the CONSTPOOL_ENTRY address for later relocation.
 621   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 622
 623   // Emit constpool island entry. In most cases, the actual values will be
 624   // resolved and relocated after code emission.
 625   if (MCPE.isMachineConstantPoolEntry()) {
 626     ARMConstantPoolValue *ACPV =
 627       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 628
 629     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 630           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 631
 632     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 633     const GlobalValue *GV = ACPV->getGV();
 634     if (GV) {
 635       Reloc::Model RelocM = TM.getRelocationModel();
 636       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 637                         isa<Function>(GV),
 638                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 639                         (intptr_t)ACPV);
 640      } else  {
 641       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 642     }
 643     emitWordLE(0);
 644   } else {
 645     const Constant *CV = MCPE.Val.ConstVal;
 646
 647     DEBUG({
 648         errs() << "  ** Constant pool #" << CPI << " @ "
 649                << (void*)MCE.getCurrentPCValue() << " ";
 650         if (const Function *F = dyn_cast<Function>(CV))
 651           errs() << F->getName();
 652         else
 653           errs() << *CV;
 654         errs() << '\n';
 655       });
 656
 657     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 658       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 659       emitWordLE(0);
 660     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 661       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 662       emitWordLE(Val);
 663     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 664       if (CFP->getType()->isFloatTy())
 665         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 666       else if (CFP->getType()->isDoubleTy())
 667         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 668       else {
 669         llvm_unreachable("Unable to handle this constantpool entry!");
 670       }
 671     } else {
 672       llvm_unreachable("Unable to handle this constantpool entry!");
 673     }
 674   }
 675 }
 676
 677 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 678   const MachineOperand &MO0 = MI.getOperand(0);
 679   const MachineOperand &MO1 = MI.getOperand(1);
 680
 681   // Emit the 'movw' instruction.
 682   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 683
 684   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 685
 686   // Set the conditional execution predicate.
 687   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 688
 689   // Encode Rd.
 690   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 691
 692   // Encode imm16 as imm4:imm12
 693   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 694   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 695   emitWordLE(Binary);
 696
 697   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 698   // Emit the 'movt' instruction.
 699   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 700
 701   // Set the conditional execution predicate.
 702   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 703
 704   // Encode Rd.
 705   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 706
 707   // Encode imm16 as imm4:imm1, same as movw above.
 708   Binary |= Hi16 & 0xFFF;
 709   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 710   emitWordLE(Binary);
 711 }
 712
 713 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 714   const MachineOperand &MO0 = MI.getOperand(0);
 715   const MachineOperand &MO1 = MI.getOperand(1);
 716   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 717                                                   "Not a valid so_imm value!");
 718   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 719   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 720
 721   // Emit the 'mov' instruction.
 722   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 723
 724   // Set the conditional execution predicate.
 725   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 726
 727   // Encode Rd.
 728   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 729
 730   // Encode so_imm.
 731   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 732   Binary |= 1 << ARMII::I_BitShift;
 733   Binary |= getMachineSoImmOpValue(V1);
 734   emitWordLE(Binary);
 735
 736   // Now the 'orr' instruction.
 737   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 738
 739   // Set the conditional execution predicate.
 740   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 741
 742   // Encode Rd.
 743   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 744
 745   // Encode Rn.
 746   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 747
 748   // Encode so_imm.
 749   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 750   Binary |= 1 << ARMII::I_BitShift;
 751   Binary |= getMachineSoImmOpValue(V2);
 752   emitWordLE(Binary);
 753 }
 754
 755 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 756   // It's basically add r, pc, (LJTI - $+8)
 757
 758   const TargetInstrDesc &TID = MI.getDesc();
 759
 760   // Emit the 'add' instruction.
 761   unsigned Binary = 0x4 << 21;  // add: Insts{24-21} = 0b0100
 762
 763   // Set the conditional execution predicate
 764   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 765
 766   // Encode S bit if MI modifies CPSR.
 767   Binary |= getAddrModeSBit(MI, TID);
 768
 769   // Encode Rd.
 770   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 771
 772   // Encode Rn which is PC.
 773   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 774
 775   // Encode the displacement.
 776   Binary |= 1 << ARMII::I_BitShift;
 777   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 778
 779   emitWordLE(Binary);
 780 }
 781
 782 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 783   unsigned Opcode = MI.getDesc().Opcode;
 784
 785   // Part of binary is determined by TableGn.
 786   unsigned Binary = getBinaryCodeForInstr(MI);
 787
 788   // Set the conditional execution predicate
 789   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 790
 791   // Encode S bit if MI modifies CPSR.
 792   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 793     Binary |= 1 << ARMII::S_BitShift;
 794
 795   // Encode register def if there is one.
 796   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 797
 798   // Encode the shift operation.
 799   switch (Opcode) {
 800   default: break;
 801   case ARM::RRX:
 802     // rrx
 803     Binary |= 0x6 << 4;
 804     break;
 805   case ARM::MOVsrl_flag:
 806     // lsr #1
 807     Binary |= (0x2 << 4) | (1 << 7);
 808     break;
 809   case ARM::MOVsra_flag:
 810     // asr #1
 811     Binary |= (0x4 << 4) | (1 << 7);
 812     break;
 813   }
 814
 815   // Encode register Rm.
 816   Binary |= getMachineOpValue(MI, 1);
 817
 818   emitWordLE(Binary);
 819 }
 820
 821 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 822   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 823         << (void*)MCE.getCurrentPCValue() << '\n');
 824   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 825 }
 826
 827 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 828   unsigned Opcode = MI.getDesc().Opcode;
 829   switch (Opcode) {
 830   default:
 831     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 832   case ARM::BX_CALL:
 833   case ARM::BMOVPCRX_CALL:
 834   case ARM::BXr9_CALL:
 835   case ARM::BMOVPCRXr9_CALL: {
 836     // First emit mov lr, pc
 837     unsigned Binary = 0x01a0e00f;
 838     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 839     emitWordLE(Binary);
 840
 841     // and then emit the branch.
 842     emitMiscBranchInstruction(MI);
 843     break;
 844   }
 845   case TargetOpcode::INLINEASM: {
 846     // We allow inline assembler nodes with empty bodies - they can
 847     // implicitly define registers, which is ok for JIT.
 848     if (MI.getOperand(0).getSymbolName()[0]) {
 849       report_fatal_error("JIT does not support inline asm!");
 850     }
 851     break;
 852   }
 853   case TargetOpcode::PROLOG_LABEL:
 854   case TargetOpcode::EH_LABEL:
 855     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 856     break;
 857   case TargetOpcode::IMPLICIT_DEF:
 858   case TargetOpcode::KILL:
 859     // Do nothing.
 860     break;
 861   case ARM::CONSTPOOL_ENTRY:
 862     emitConstPoolInstruction(MI);
 863     break;
 864   case ARM::PICADD: {
 865     // Remember of the address of the PC label for relocation later.
 866     addPCLabel(MI.getOperand(2).getImm());
 867     // PICADD is just an add instruction that implicitly read pc.
 868     emitDataProcessingInstruction(MI, 0, ARM::PC);
 869     break;
 870   }
 871   case ARM::PICLDR:
 872   case ARM::PICLDRB:
 873   case ARM::PICSTR:
 874   case ARM::PICSTRB: {
 875     // Remember of the address of the PC label for relocation later.
 876     addPCLabel(MI.getOperand(2).getImm());
 877     // These are just load / store instructions that implicitly read pc.
 878     emitLoadStoreInstruction(MI, 0, ARM::PC);
 879     break;
 880   }
 881   case ARM::PICLDRH:
 882   case ARM::PICLDRSH:
 883   case ARM::PICLDRSB:
 884   case ARM::PICSTRH: {
 885     // Remember of the address of the PC label for relocation later.
 886     addPCLabel(MI.getOperand(2).getImm());
 887     // These are just load / store instructions that implicitly read pc.
 888     emitMiscLoadStoreInstruction(MI, ARM::PC);
 889     break;
 890   }
 891
 892   case ARM::MOVi32imm:
 893     // Two instructions to materialize a constant.
 894     if (Subtarget->hasV6T2Ops())
 895       emitMOVi32immInstruction(MI);
 896     else
 897       emitMOVi2piecesInstruction(MI);
 898     break;
 899
 900   case ARM::LEApcrelJT:
 901     // Materialize jumptable address.
 902     emitLEApcrelJTInstruction(MI);
 903     break;
 904   case ARM::RRX:
 905   case ARM::MOVsrl_flag:
 906   case ARM::MOVsra_flag:
 907     emitPseudoMoveInstruction(MI);
 908     break;
 909   }
 910 }
 911
 912 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 913                                                 const TargetInstrDesc &TID,
 914                                                 const MachineOperand &MO,
 915                                                 unsigned OpIdx) {
 916   unsigned Binary = getMachineOpValue(MI, MO);
 917
 918   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 919   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 920   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 921
 922   // Encode the shift opcode.
 923   unsigned SBits = 0;
 924   unsigned Rs = MO1.getReg();
 925   if (Rs) {
 926     // Set shift operand (bit[7:4]).
 927     // LSL - 0001
 928     // LSR - 0011
 929     // ASR - 0101
 930     // ROR - 0111
 931     // RRX - 0110 and bit[11:8] clear.
 932     switch (SOpc) {
 933     default: llvm_unreachable("Unknown shift opc!");
 934     case ARM_AM::lsl: SBits = 0x1; break;
 935     case ARM_AM::lsr: SBits = 0x3; break;
 936     case ARM_AM::asr: SBits = 0x5; break;
 937     case ARM_AM::ror: SBits = 0x7; break;
 938     case ARM_AM::rrx: SBits = 0x6; break;
 939     }
 940   } else {
 941     // Set shift operand (bit[6:4]).
 942     // LSL - 000
 943     // LSR - 010
 944     // ASR - 100
 945     // ROR - 110
 946     switch (SOpc) {
 947     default: llvm_unreachable("Unknown shift opc!");
 948     case ARM_AM::lsl: SBits = 0x0; break;
 949     case ARM_AM::lsr: SBits = 0x2; break;
 950     case ARM_AM::asr: SBits = 0x4; break;
 951     case ARM_AM::ror: SBits = 0x6; break;
 952     }
 953   }
 954   Binary |= SBits << 4;
 955   if (SOpc == ARM_AM::rrx)
 956     return Binary;
 957
 958   // Encode the shift operation Rs or shift_imm (except rrx).
 959   if (Rs) {
 960     // Encode Rs bit[11:8].
 961     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 962     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 963   }
 964
 965   // Encode shift_imm bit[11:7].
 966   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 967 }
 968
 969 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 970   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 971   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 972
 973   // Encode rotate_imm.
 974   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 975     << ARMII::SoRotImmShift;
 976
 977   // Encode immed_8.
 978   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 979   return Binary;
 980 }
 981
 982 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 983                                          const TargetInstrDesc &TID) const {
 984   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i >= e; --i){
 985     const MachineOperand &MO = MI.getOperand(i-1);
 986     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 987       return 1 << ARMII::S_BitShift;
 988   }
 989   return 0;
 990 }
 991
 992 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 993                                                    unsigned ImplicitRd,
 994                                                    unsigned ImplicitRn) {
 995   const TargetInstrDesc &TID = MI.getDesc();
 996
 997   // Part of binary is determined by TableGn.
 998   unsigned Binary = getBinaryCodeForInstr(MI);
 999
1000   // Set the conditional execution predicate
1001   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1002
1003   // Encode S bit if MI modifies CPSR.
1004   Binary |= getAddrModeSBit(MI, TID);
1005
1006   // Encode register def if there is one.
1007   unsigned NumDefs = TID.getNumDefs();
1008   unsigned OpIdx = 0;
1009   if (NumDefs)
1010     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1011   else if (ImplicitRd)
1012     // Special handling for implicit use (e.g. PC).
1013     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1014
1015   if (TID.Opcode == ARM::MOVi16) {
1016       // Get immediate from MI.
1017       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
1018                       ARM::reloc_arm_movw);
1019       // Encode imm which is the same as in emitMOVi32immInstruction().
1020       Binary |= Lo16 & 0xFFF;
1021       Binary |= ((Lo16 >> 12) & 0xF) << 16;
1022       emitWordLE(Binary);
1023       return;
1024   } else if(TID.Opcode == ARM::MOVTi16) {
1025       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
1026                        ARM::reloc_arm_movt) >> 16);
1027       Binary |= Hi16 & 0xFFF;
1028       Binary |= ((Hi16 >> 12) & 0xF) << 16;
1029       emitWordLE(Binary);
1030       return;
1031   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
1032       uint32_t v = ~MI.getOperand(2).getImm();
1033       int32_t lsb = CountTrailingZeros_32(v);
1034       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
1035       // Instr{20-16} = msb, Instr{11-7} = lsb
1036       Binary |= (msb & 0x1F) << 16;
1037       Binary |= (lsb & 0x1F) << 7;
1038       emitWordLE(Binary);
1039       return;
1040   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
1041       // Encode Rn in Instr{0-3}
1042       Binary |= getMachineOpValue(MI, OpIdx++);
1043
1044       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
1045       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
1046
1047       // Instr{20-16} = widthm1, Instr{11-7} = lsb
1048       Binary |= (widthm1 & 0x1F) << 16;
1049       Binary |= (lsb & 0x1F) << 7;
1050       emitWordLE(Binary);
1051       return;
1052   }
1053
1054   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
1055   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1056     ++OpIdx;
1057
1058   // Encode first non-shifter register operand if there is one.
1059   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
1060   if (!isUnary) {
1061     if (ImplicitRn)
1062       // Special handling for implicit use (e.g. PC).
1063       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1064     else {
1065       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
1066       ++OpIdx;
1067     }
1068   }
1069
1070   // Encode shifter operand.
1071   const MachineOperand &MO = MI.getOperand(OpIdx);
1072   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
1073     // Encode SoReg.
1074     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
1075     return;
1076   }
1077
1078   if (MO.isReg()) {
1079     // Encode register Rm.
1080     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
1081     return;
1082   }
1083
1084   // Encode so_imm.
1085   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
1086
1087   emitWordLE(Binary);
1088 }
1089
1090 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1091                                               unsigned ImplicitRd,
1092                                               unsigned ImplicitRn) {
1093   const TargetInstrDesc &TID = MI.getDesc();
1094   unsigned Form = TID.TSFlags & ARMII::FormMask;
1095   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1096
1097   // Part of binary is determined by TableGn.
1098   unsigned Binary = getBinaryCodeForInstr(MI);
1099
1100   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1101   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1102       MI.getOpcode() == ARM::STRi12) {
1103     emitWordLE(Binary);
1104     return;
1105   }
1106
1107   // Set the conditional execution predicate
1108   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1109
1110   unsigned OpIdx = 0;
1111
1112   // Operand 0 of a pre- and post-indexed store is the address base
1113   // writeback. Skip it.
1114   bool Skipped = false;
1115   if (IsPrePost && Form == ARMII::StFrm) {
1116     ++OpIdx;
1117     Skipped = true;
1118   }
1119
1120   // Set first operand
1121   if (ImplicitRd)
1122     // Special handling for implicit use (e.g. PC).
1123     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1124   else
1125     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1126
1127   // Set second operand
1128   if (ImplicitRn)
1129     // Special handling for implicit use (e.g. PC).
1130     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1131   else
1132     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1133
1134   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1135   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1136     ++OpIdx;
1137
1138   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1139   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1140     ? 0 : MI.getOperand(OpIdx+1).getImm();
1141
1142   // Set bit U(23) according to sign of immed value (positive or negative).
1143   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1144              ARMII::U_BitShift);
1145   if (!MO2.getReg()) { // is immediate
1146     if (ARM_AM::getAM2Offset(AM2Opc))
1147       // Set the value of offset_12 field
1148       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1149     emitWordLE(Binary);
1150     return;
1151   }
1152
1153   // Set bit I(25), because this is not in immediate encoding.
1154   Binary |= 1 << ARMII::I_BitShift;
1155   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1156   // Set bit[3:0] to the corresponding Rm register
1157   Binary |= getARMRegisterNumbering(MO2.getReg());
1158
1159   // If this instr is in scaled register offset/index instruction, set
1160   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1161   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1162     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1163     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1164   }
1165
1166   emitWordLE(Binary);
1167 }
1168
1169 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1170                                                   unsigned ImplicitRn) {
1171   const TargetInstrDesc &TID = MI.getDesc();
1172   unsigned Form = TID.TSFlags & ARMII::FormMask;
1173   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1174
1175   // Part of binary is determined by TableGn.
1176   unsigned Binary = getBinaryCodeForInstr(MI);
1177
1178   // Set the conditional execution predicate
1179   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1180
1181   unsigned OpIdx = 0;
1182
1183   // Operand 0 of a pre- and post-indexed store is the address base
1184   // writeback. Skip it.
1185   bool Skipped = false;
1186   if (IsPrePost && Form == ARMII::StMiscFrm) {
1187     ++OpIdx;
1188     Skipped = true;
1189   }
1190
1191   // Set first operand
1192   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1193
1194   // Skip LDRD and STRD's second operand.
1195   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1196     ++OpIdx;
1197
1198   // Set second operand
1199   if (ImplicitRn)
1200     // Special handling for implicit use (e.g. PC).
1201     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1202   else
1203     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1204
1205   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1206   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1207     ++OpIdx;
1208
1209   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1210   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1211     ? 0 : MI.getOperand(OpIdx+1).getImm();
1212
1213   // Set bit U(23) according to sign of immed value (positive or negative)
1214   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1215              ARMII::U_BitShift);
1216
1217   // If this instr is in register offset/index encoding, set bit[3:0]
1218   // to the corresponding Rm register.
1219   if (MO2.getReg()) {
1220     Binary |= getARMRegisterNumbering(MO2.getReg());
1221     emitWordLE(Binary);
1222     return;
1223   }
1224
1225   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1226   Binary |= 1 << ARMII::AM3_I_BitShift;
1227   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1228     // Set operands
1229     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1230     Binary |= (ImmOffs & 0xF);                      // immedL
1231   }
1232
1233   emitWordLE(Binary);
1234 }
1235
1236 static unsigned getAddrModeUPBits(unsigned Mode) {
1237   unsigned Binary = 0;
1238
1239   // Set addressing mode by modifying bits U(23) and P(24)
1240   // IA - Increment after  - bit U = 1 and bit P = 0
1241   // IB - Increment before - bit U = 1 and bit P = 1
1242   // DA - Decrement after  - bit U = 0 and bit P = 0
1243   // DB - Decrement before - bit U = 0 and bit P = 1
1244   switch (Mode) {
1245   default: llvm_unreachable("Unknown addressing sub-mode!");
1246   case ARM_AM::da:                                     break;
1247   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1248   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1249   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1250   }
1251
1252   return Binary;
1253 }
1254
1255 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1256   const TargetInstrDesc &TID = MI.getDesc();
1257   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1258
1259   // Part of binary is determined by TableGn.
1260   unsigned Binary = getBinaryCodeForInstr(MI);
1261
1262   // Set the conditional execution predicate
1263   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1264
1265   // Skip operand 0 of an instruction with base register update.
1266   unsigned OpIdx = 0;
1267   if (IsUpdating)
1268     ++OpIdx;
1269
1270   // Set base address operand
1271   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1272
1273   // Set addressing mode by modifying bits U(23) and P(24)
1274   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1275   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1276
1277   // Set bit W(21)
1278   if (IsUpdating)
1279     Binary |= 0x1 << ARMII::W_BitShift;
1280
1281   // Set registers
1282   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1283     const MachineOperand &MO = MI.getOperand(i);
1284     if (!MO.isReg() || MO.isImplicit())
1285       break;
1286     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1287     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1288            RegNum < 16);
1289     Binary |= 0x1 << RegNum;
1290   }
1291
1292   emitWordLE(Binary);
1293 }
1294
1295 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1296   const TargetInstrDesc &TID = MI.getDesc();
1297
1298   // Part of binary is determined by TableGn.
1299   unsigned Binary = getBinaryCodeForInstr(MI);
1300
1301   // Set the conditional execution predicate
1302   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1303
1304   // Encode S bit if MI modifies CPSR.
1305   Binary |= getAddrModeSBit(MI, TID);
1306
1307   // 32x32->64bit operations have two destination registers. The number
1308   // of register definitions will tell us if that's what we're dealing with.
1309   unsigned OpIdx = 0;
1310   if (TID.getNumDefs() == 2)
1311     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1312
1313   // Encode Rd
1314   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1315
1316   // Encode Rm
1317   Binary |= getMachineOpValue(MI, OpIdx++);
1318
1319   // Encode Rs
1320   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1321
1322   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1323   // it as Rn (for multiply, that's in the same offset as RdLo.
1324   if (TID.getNumOperands() > OpIdx &&
1325       !TID.OpInfo[OpIdx].isPredicate() &&
1326       !TID.OpInfo[OpIdx].isOptionalDef())
1327     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1328
1329   emitWordLE(Binary);
1330 }
1331
1332 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1333   const TargetInstrDesc &TID = MI.getDesc();
1334
1335   // Part of binary is determined by TableGn.
1336   unsigned Binary = getBinaryCodeForInstr(MI);
1337
1338   // Set the conditional execution predicate
1339   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1340
1341   unsigned OpIdx = 0;
1342
1343   // Encode Rd
1344   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1345
1346   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1347   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1348   if (MO2.isReg()) {
1349     // Two register operand form.
1350     // Encode Rn.
1351     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1352
1353     // Encode Rm.
1354     Binary |= getMachineOpValue(MI, MO2);
1355     ++OpIdx;
1356   } else {
1357     Binary |= getMachineOpValue(MI, MO1);
1358   }
1359
1360   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1361   if (MI.getOperand(OpIdx).isImm() &&
1362       !TID.OpInfo[OpIdx].isPredicate() &&
1363       !TID.OpInfo[OpIdx].isOptionalDef())
1364     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1365
1366   emitWordLE(Binary);
1367 }
1368
1369 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1370   const TargetInstrDesc &TID = MI.getDesc();
1371
1372   // Part of binary is determined by TableGn.
1373   unsigned Binary = getBinaryCodeForInstr(MI);
1374
1375   // Set the conditional execution predicate
1376   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1377
1378   // PKH instructions are finished at this point
1379   if (TID.Opcode == ARM::PKHBT || TID.Opcode == ARM::PKHTB) {
1380     emitWordLE(Binary);
1381     return;
1382   }
1383
1384   unsigned OpIdx = 0;
1385
1386   // Encode Rd
1387   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1388
1389   const MachineOperand &MO = MI.getOperand(OpIdx++);
1390   if (OpIdx == TID.getNumOperands() ||
1391       TID.OpInfo[OpIdx].isPredicate() ||
1392       TID.OpInfo[OpIdx].isOptionalDef()) {
1393     // Encode Rm and it's done.
1394     Binary |= getMachineOpValue(MI, MO);
1395     emitWordLE(Binary);
1396     return;
1397   }
1398
1399   // Encode Rn.
1400   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1401
1402   // Encode Rm.
1403   Binary |= getMachineOpValue(MI, OpIdx++);
1404
1405   // Encode shift_imm.
1406   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1407   if (TID.Opcode == ARM::PKHTB) {
1408     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1409     if (ShiftAmt == 32)
1410       ShiftAmt = 0;
1411   }
1412   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1413   Binary |= ShiftAmt << ARMII::ShiftShift;
1414
1415   emitWordLE(Binary);
1416 }
1417
1418 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1419   const TargetInstrDesc &TID = MI.getDesc();
1420
1421   // Part of binary is determined by TableGen.
1422   unsigned Binary = getBinaryCodeForInstr(MI);
1423
1424   // Set the conditional execution predicate
1425   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1426
1427   // Encode Rd
1428   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1429
1430   // Encode saturate bit position.
1431   unsigned Pos = MI.getOperand(1).getImm();
1432   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1433     Pos -= 1;
1434   assert((Pos < 16 || (Pos < 32 &&
1435                        TID.Opcode != ARM::SSAT16 &&
1436                        TID.Opcode != ARM::USAT16)) &&
1437          "saturate bit position out of range");
1438   Binary |= Pos << 16;
1439
1440   // Encode Rm
1441   Binary |= getMachineOpValue(MI, 2);
1442
1443   // Encode shift_imm.
1444   if (TID.getNumOperands() == 4) {
1445     unsigned ShiftOp = MI.getOperand(3).getImm();
1446     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1447     if (Opc == ARM_AM::asr)
1448       Binary |= (1 << 6);
1449     unsigned ShiftAmt = MI.getOperand(3).getImm();
1450     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1451       ShiftAmt = 0;
1452     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1453     Binary |= ShiftAmt << ARMII::ShiftShift;
1454   }
1455
1456   emitWordLE(Binary);
1457 }
1458
1459 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1460   const TargetInstrDesc &TID = MI.getDesc();
1461
1462   if (TID.Opcode == ARM::TPsoft) {
1463     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1464   }
1465
1466   // Part of binary is determined by TableGn.
1467   unsigned Binary = getBinaryCodeForInstr(MI);
1468
1469   // Set the conditional execution predicate
1470   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1471
1472   // Set signed_immed_24 field
1473   Binary |= getMachineOpValue(MI, 0);
1474
1475   emitWordLE(Binary);
1476 }
1477
1478 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1479   // Remember the base address of the inline jump table.
1480   uintptr_t JTBase = MCE.getCurrentPCValue();
1481   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1482   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1483                << '\n');
1484
1485   // Now emit the jump table entries.
1486   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1487   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1488     if (IsPIC)
1489       // DestBB address - JT base.
1490       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1491     else
1492       // Absolute DestBB address.
1493       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1494     emitWordLE(0);
1495   }
1496 }
1497
1498 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1499   const TargetInstrDesc &TID = MI.getDesc();
1500
1501   // Handle jump tables.
1502   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1503     // First emit a ldr pc, [] instruction.
1504     emitDataProcessingInstruction(MI, ARM::PC);
1505
1506     // Then emit the inline jump table.
1507     unsigned JTIndex =
1508       (TID.Opcode == ARM::BR_JTr)
1509       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1510     emitInlineJumpTable(JTIndex);
1511     return;
1512   } else if (TID.Opcode == ARM::BR_JTm) {
1513     // First emit a ldr pc, [] instruction.
1514     emitLoadStoreInstruction(MI, ARM::PC);
1515
1516     // Then emit the inline jump table.
1517     emitInlineJumpTable(MI.getOperand(3).getIndex());
1518     return;
1519   }
1520
1521   // Part of binary is determined by TableGn.
1522   unsigned Binary = getBinaryCodeForInstr(MI);
1523
1524   // Set the conditional execution predicate
1525   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1526
1527   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1528     // The return register is LR.
1529     Binary |= getARMRegisterNumbering(ARM::LR);
1530   else
1531     // otherwise, set the return register
1532     Binary |= getMachineOpValue(MI, 0);
1533
1534   emitWordLE(Binary);
1535 }
1536
1537 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1538   unsigned RegD = MI.getOperand(OpIdx).getReg();
1539   unsigned Binary = 0;
1540   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1541   RegD = getARMRegisterNumbering(RegD);
1542   if (!isSPVFP)
1543     Binary |=   RegD               << ARMII::RegRdShift;
1544   else {
1545     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1546     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1547   }
1548   return Binary;
1549 }
1550
1551 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1552   unsigned RegN = MI.getOperand(OpIdx).getReg();
1553   unsigned Binary = 0;
1554   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1555   RegN = getARMRegisterNumbering(RegN);
1556   if (!isSPVFP)
1557     Binary |=   RegN               << ARMII::RegRnShift;
1558   else {
1559     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1560     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1561   }
1562   return Binary;
1563 }
1564
1565 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1566   unsigned RegM = MI.getOperand(OpIdx).getReg();
1567   unsigned Binary = 0;
1568   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1569   RegM = getARMRegisterNumbering(RegM);
1570   if (!isSPVFP)
1571     Binary |=   RegM;
1572   else {
1573     Binary |= ((RegM & 0x1E) >> 1);
1574     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1575   }
1576   return Binary;
1577 }
1578
1579 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1580   const TargetInstrDesc &TID = MI.getDesc();
1581
1582   // Part of binary is determined by TableGn.
1583   unsigned Binary = getBinaryCodeForInstr(MI);
1584
1585   // Set the conditional execution predicate
1586   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1587
1588   unsigned OpIdx = 0;
1589   assert((Binary & ARMII::D_BitShift) == 0 &&
1590          (Binary & ARMII::N_BitShift) == 0 &&
1591          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1592
1593   // Encode Dd / Sd.
1594   Binary |= encodeVFPRd(MI, OpIdx++);
1595
1596   // If this is a two-address operand, skip it, e.g. FMACD.
1597   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1598     ++OpIdx;
1599
1600   // Encode Dn / Sn.
1601   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1602     Binary |= encodeVFPRn(MI, OpIdx++);
1603
1604   if (OpIdx == TID.getNumOperands() ||
1605       TID.OpInfo[OpIdx].isPredicate() ||
1606       TID.OpInfo[OpIdx].isOptionalDef()) {
1607     // FCMPEZD etc. has only one operand.
1608     emitWordLE(Binary);
1609     return;
1610   }
1611
1612   // Encode Dm / Sm.
1613   Binary |= encodeVFPRm(MI, OpIdx);
1614
1615   emitWordLE(Binary);
1616 }
1617
1618 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1619   const TargetInstrDesc &TID = MI.getDesc();
1620   unsigned Form = TID.TSFlags & ARMII::FormMask;
1621
1622   // Part of binary is determined by TableGn.
1623   unsigned Binary = getBinaryCodeForInstr(MI);
1624
1625   // Set the conditional execution predicate
1626   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1627
1628   switch (Form) {
1629   default: break;
1630   case ARMII::VFPConv1Frm:
1631   case ARMII::VFPConv2Frm:
1632   case ARMII::VFPConv3Frm:
1633     // Encode Dd / Sd.
1634     Binary |= encodeVFPRd(MI, 0);
1635     break;
1636   case ARMII::VFPConv4Frm:
1637     // Encode Dn / Sn.
1638     Binary |= encodeVFPRn(MI, 0);
1639     break;
1640   case ARMII::VFPConv5Frm:
1641     // Encode Dm / Sm.
1642     Binary |= encodeVFPRm(MI, 0);
1643     break;
1644   }
1645
1646   switch (Form) {
1647   default: break;
1648   case ARMII::VFPConv1Frm:
1649     // Encode Dm / Sm.
1650     Binary |= encodeVFPRm(MI, 1);
1651     break;
1652   case ARMII::VFPConv2Frm:
1653   case ARMII::VFPConv3Frm:
1654     // Encode Dn / Sn.
1655     Binary |= encodeVFPRn(MI, 1);
1656     break;
1657   case ARMII::VFPConv4Frm:
1658   case ARMII::VFPConv5Frm:
1659     // Encode Dd / Sd.
1660     Binary |= encodeVFPRd(MI, 1);
1661     break;
1662   }
1663
1664   if (Form == ARMII::VFPConv5Frm)
1665     // Encode Dn / Sn.
1666     Binary |= encodeVFPRn(MI, 2);
1667   else if (Form == ARMII::VFPConv3Frm)
1668     // Encode Dm / Sm.
1669     Binary |= encodeVFPRm(MI, 2);
1670
1671   emitWordLE(Binary);
1672 }
1673
1674 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1675   // Part of binary is determined by TableGn.
1676   unsigned Binary = getBinaryCodeForInstr(MI);
1677
1678   // Set the conditional execution predicate
1679   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1680
1681   unsigned OpIdx = 0;
1682
1683   // Encode Dd / Sd.
1684   Binary |= encodeVFPRd(MI, OpIdx++);
1685
1686   // Encode address base.
1687   const MachineOperand &Base = MI.getOperand(OpIdx++);
1688   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1689
1690   // If there is a non-zero immediate offset, encode it.
1691   if (Base.isReg()) {
1692     const MachineOperand &Offset = MI.getOperand(OpIdx);
1693     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1694       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1695         Binary |= 1 << ARMII::U_BitShift;
1696       Binary |= ImmOffs;
1697       emitWordLE(Binary);
1698       return;
1699     }
1700   }
1701
1702   // If immediate offset is omitted, default to +0.
1703   Binary |= 1 << ARMII::U_BitShift;
1704
1705   emitWordLE(Binary);
1706 }
1707
1708 void
1709 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1710   const TargetInstrDesc &TID = MI.getDesc();
1711   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1712
1713   // Part of binary is determined by TableGn.
1714   unsigned Binary = getBinaryCodeForInstr(MI);
1715
1716   // Set the conditional execution predicate
1717   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1718
1719   // Skip operand 0 of an instruction with base register update.
1720   unsigned OpIdx = 0;
1721   if (IsUpdating)
1722     ++OpIdx;
1723
1724   // Set base address operand
1725   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1726
1727   // Set addressing mode by modifying bits U(23) and P(24)
1728   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1729   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1730
1731   // Set bit W(21)
1732   if (IsUpdating)
1733     Binary |= 0x1 << ARMII::W_BitShift;
1734
1735   // First register is encoded in Dd.
1736   Binary |= encodeVFPRd(MI, OpIdx+2);
1737
1738   // Count the number of registers.
1739   unsigned NumRegs = 1;
1740   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1741     const MachineOperand &MO = MI.getOperand(i);
1742     if (!MO.isReg() || MO.isImplicit())
1743       break;
1744     ++NumRegs;
1745   }
1746   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1747   // Otherwise, it will be 0, in the case of 32-bit registers.
1748   if(Binary & 0x100)
1749     Binary |= NumRegs * 2;
1750   else
1751     Binary |= NumRegs;
1752
1753   emitWordLE(Binary);
1754 }
1755
1756 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1757   unsigned RegD = MI.getOperand(OpIdx).getReg();
1758   unsigned Binary = 0;
1759   RegD = getARMRegisterNumbering(RegD);
1760   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1761   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1762   return Binary;
1763 }
1764
1765 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1766   unsigned RegN = MI.getOperand(OpIdx).getReg();
1767   unsigned Binary = 0;
1768   RegN = getARMRegisterNumbering(RegN);
1769   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1770   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1771   return Binary;
1772 }
1773
1774 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1775   unsigned RegM = MI.getOperand(OpIdx).getReg();
1776   unsigned Binary = 0;
1777   RegM = getARMRegisterNumbering(RegM);
1778   Binary |= (RegM & 0xf);
1779   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1780   return Binary;
1781 }
1782
1783 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1784 /// data-processing instruction to the corresponding Thumb encoding.
1785 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1786   assert((Binary & 0xfe000000) == 0xf2000000 &&
1787          "not an ARM NEON data-processing instruction");
1788   unsigned UBit = (Binary >> 24) & 1;
1789   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1790 }
1791
1792 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1793   unsigned Binary = getBinaryCodeForInstr(MI);
1794
1795   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1796   const TargetInstrDesc &TID = MI.getDesc();
1797   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1798     RegTOpIdx = 0;
1799     RegNOpIdx = 1;
1800     LnOpIdx = 2;
1801   } else { // ARMII::NSetLnFrm
1802     RegTOpIdx = 2;
1803     RegNOpIdx = 0;
1804     LnOpIdx = 3;
1805   }
1806
1807   // Set the conditional execution predicate
1808   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1809
1810   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1811   RegT = getARMRegisterNumbering(RegT);
1812   Binary |= (RegT << ARMII::RegRdShift);
1813   Binary |= encodeNEONRn(MI, RegNOpIdx);
1814
1815   unsigned LaneShift;
1816   if ((Binary & (1 << 22)) != 0)
1817     LaneShift = 0; // 8-bit elements
1818   else if ((Binary & (1 << 5)) != 0)
1819     LaneShift = 1; // 16-bit elements
1820   else
1821     LaneShift = 2; // 32-bit elements
1822
1823   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1824   unsigned Opc1 = Lane >> 2;
1825   unsigned Opc2 = Lane & 3;
1826   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1827   Binary |= (Opc1 << 21);
1828   Binary |= (Opc2 << 5);
1829
1830   emitWordLE(Binary);
1831 }
1832
1833 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1834   unsigned Binary = getBinaryCodeForInstr(MI);
1835
1836   // Set the conditional execution predicate
1837   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1838
1839   unsigned RegT = MI.getOperand(1).getReg();
1840   RegT = getARMRegisterNumbering(RegT);
1841   Binary |= (RegT << ARMII::RegRdShift);
1842   Binary |= encodeNEONRn(MI, 0);
1843   emitWordLE(Binary);
1844 }
1845
1846 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1847   unsigned Binary = getBinaryCodeForInstr(MI);
1848   // Destination register is encoded in Dd.
1849   Binary |= encodeNEONRd(MI, 0);
1850   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1851   unsigned Imm = MI.getOperand(1).getImm();
1852   unsigned Op = (Imm >> 12) & 1;
1853   unsigned Cmode = (Imm >> 8) & 0xf;
1854   unsigned I = (Imm >> 7) & 1;
1855   unsigned Imm3 = (Imm >> 4) & 0x7;
1856   unsigned Imm4 = Imm & 0xf;
1857   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1858   if (IsThumb)
1859     Binary = convertNEONDataProcToThumb(Binary);
1860   emitWordLE(Binary);
1861 }
1862
1863 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1864   const TargetInstrDesc &TID = MI.getDesc();
1865   unsigned Binary = getBinaryCodeForInstr(MI);
1866   // Destination register is encoded in Dd; source register in Dm.
1867   unsigned OpIdx = 0;
1868   Binary |= encodeNEONRd(MI, OpIdx++);
1869   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1870     ++OpIdx;
1871   Binary |= encodeNEONRm(MI, OpIdx);
1872   if (IsThumb)
1873     Binary = convertNEONDataProcToThumb(Binary);
1874   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1875   emitWordLE(Binary);
1876 }
1877
1878 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1879   const TargetInstrDesc &TID = MI.getDesc();
1880   unsigned Binary = getBinaryCodeForInstr(MI);
1881   // Destination register is encoded in Dd; source registers in Dn and Dm.
1882   unsigned OpIdx = 0;
1883   Binary |= encodeNEONRd(MI, OpIdx++);
1884   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1885     ++OpIdx;
1886   Binary |= encodeNEONRn(MI, OpIdx++);
1887   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1888     ++OpIdx;
1889   Binary |= encodeNEONRm(MI, OpIdx);
1890   if (IsThumb)
1891     Binary = convertNEONDataProcToThumb(Binary);
1892   // FIXME: This does not handle VMOVDneon or VMOVQ.
1893   emitWordLE(Binary);
1894 }
1895
1896 #include "ARMGenCodeEmitter.inc"