lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104
 105     unsigned getAddrModeSBit(const MachineInstr &MI,
 106                              const TargetInstrDesc &TID) const;
 107
 108     void emitDataProcessingInstruction(const MachineInstr &MI,
 109                                        unsigned ImplicitRd = 0,
 110                                        unsigned ImplicitRn = 0);
 111
 112     void emitLoadStoreInstruction(const MachineInstr &MI,
 113                                   unsigned ImplicitRd = 0,
 114                                   unsigned ImplicitRn = 0);
 115
 116     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 117                                       unsigned ImplicitRn = 0);
 118
 119     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 120
 121     void emitMulFrmInstruction(const MachineInstr &MI);
 122
 123     void emitExtendInstruction(const MachineInstr &MI);
 124
 125     void emitMiscArithInstruction(const MachineInstr &MI);
 126
 127     void emitSaturateInstruction(const MachineInstr &MI);
 128
 129     void emitBranchInstruction(const MachineInstr &MI);
 130
 131     void emitInlineJumpTable(unsigned JTIndex);
 132
 133     void emitMiscBranchInstruction(const MachineInstr &MI);
 134
 135     void emitVFPArithInstruction(const MachineInstr &MI);
 136
 137     void emitVFPConversionInstruction(const MachineInstr &MI);
 138
 139     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 140
 141     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 142
 143     void emitMiscInstruction(const MachineInstr &MI);
 144
 145     void emitNEONLaneInstruction(const MachineInstr &MI);
 146     void emitNEONDupInstruction(const MachineInstr &MI);
 147     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 148     void emitNEON2RegInstruction(const MachineInstr &MI);
 149     void emitNEON3RegInstruction(const MachineInstr &MI);
 150
 151     /// getMachineOpValue - Return binary encoding of operand. If the machine
 152     /// operand requires relocation, record the relocation and return zero.
 153     unsigned getMachineOpValue(const MachineInstr &MI,
 154                                const MachineOperand &MO) const;
 155     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 156       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 157     }
 158
 159     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 160     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 161     //  operand values, instead querying getMachineOpValue() directly for
 162     //  each operand it needs to encode. Thus, any of the new encoder
 163     //  helper functions can simply return 0 as the values the return
 164     //  are already handled elsewhere. They are placeholders to allow this
 165     //  encoder to continue to function until the MC encoder is sufficiently
 166     //  far along that this one can be eliminated entirely.
 167     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 168       const { return 0; }
 169     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 170       const { return 0; }
 171
 172     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 173     /// machine operand requires relocation, record the relocation and return
 174     /// zero.
 175     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 176                             unsigned Reloc);
 177
 178     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 179     ///
 180     unsigned getShiftOp(unsigned Imm) const ;
 181
 182     /// Routines that handle operands which add machine relocations which are
 183     /// fixed up by the relocation stage.
 184     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 185                            bool MayNeedFarStub,  bool Indirect,
 186                            intptr_t ACPV = 0) const;
 187     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 188     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 189     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 190     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 191                                intptr_t JTBase = 0) const;
 192   };
 193 }
 194
 195 char ARMCodeEmitter::ID = 0;
 196
 197 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 198 /// code to the specified MCE object.
 199 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 200                                                 JITCodeEmitter &JCE) {
 201   return new ARMCodeEmitter(TM, JCE);
 202 }
 203
 204 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 205   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 206           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 207          "JIT relocation model must be set to static or default!");
 208   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 209   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 210   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 211   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 212   MCPEs = &MF.getConstantPool()->getConstants();
 213   MJTEs = 0;
 214   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 215   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 216   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 217   JTI->Initialize(MF, IsPIC);
 218   MMI = &getAnalysis<MachineModuleInfo>();
 219   MCE.setModuleInfo(MMI);
 220
 221   do {
 222     DEBUG(errs() << "JITTing function '"
 223           << MF.getFunction()->getName() << "'\n");
 224     MCE.startFunction(MF);
 225     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 226          MBB != E; ++MBB) {
 227       MCE.StartMachineBasicBlock(MBB);
 228       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 229            I != E; ++I)
 230         emitInstruction(*I);
 231     }
 232   } while (MCE.finishFunction(MF));
 233
 234   return false;
 235 }
 236
 237 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 238 ///
 239 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 240   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 241   default: llvm_unreachable("Unknown shift opc!");
 242   case ARM_AM::asr: return 2;
 243   case ARM_AM::lsl: return 0;
 244   case ARM_AM::lsr: return 1;
 245   case ARM_AM::ror:
 246   case ARM_AM::rrx: return 3;
 247   }
 248   return 0;
 249 }
 250
 251 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 252 /// machine operand requires relocation, record the relocation and return zero.
 253 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 254                                         const MachineOperand &MO,
 255                                         unsigned Reloc) {
 256   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 257       && "Relocation to this function should be for movt or movw");
 258
 259   if (MO.isImm())
 260     return static_cast<unsigned>(MO.getImm());
 261   else if (MO.isGlobal())
 262     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 263   else if (MO.isSymbol())
 264     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 265   else if (MO.isMBB())
 266     emitMachineBasicBlock(MO.getMBB(), Reloc);
 267   else {
 268 #ifndef NDEBUG
 269     errs() << MO;
 270 #endif
 271     llvm_unreachable("Unsupported operand type for movw/movt");
 272   }
 273   return 0;
 274 }
 275
 276 /// getMachineOpValue - Return binary encoding of operand. If the machine
 277 /// operand requires relocation, record the relocation and return zero.
 278 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 279                                            const MachineOperand &MO) const {
 280   if (MO.isReg())
 281     return getARMRegisterNumbering(MO.getReg());
 282   else if (MO.isImm())
 283     return static_cast<unsigned>(MO.getImm());
 284   else if (MO.isGlobal())
 285     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 286   else if (MO.isSymbol())
 287     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 288   else if (MO.isCPI()) {
 289     const TargetInstrDesc &TID = MI.getDesc();
 290     // For VFP load, the immediate offset is multiplied by 4.
 291     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 292       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 293     emitConstPoolAddress(MO.getIndex(), Reloc);
 294   } else if (MO.isJTI())
 295     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 296   else if (MO.isMBB())
 297     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 298   else {
 299 #ifndef NDEBUG
 300     errs() << MO;
 301 #endif
 302     llvm_unreachable(0);
 303   }
 304   return 0;
 305 }
 306
 307 /// emitGlobalAddress - Emit the specified address to the code stream.
 308 ///
 309 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 310                                        bool MayNeedFarStub, bool Indirect,
 311                                        intptr_t ACPV) const {
 312   MachineRelocation MR = Indirect
 313     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 314                                            const_cast<GlobalValue *>(GV),
 315                                            ACPV, MayNeedFarStub)
 316     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 317                                const_cast<GlobalValue *>(GV), ACPV,
 318                                MayNeedFarStub);
 319   MCE.addRelocation(MR);
 320 }
 321
 322 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 323 /// be emitted to the current location in the function, and allow it to be PC
 324 /// relative.
 325 void ARMCodeEmitter::
 326 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 327   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 328                                                  Reloc, ES));
 329 }
 330
 331 /// emitConstPoolAddress - Arrange for the address of an constant pool
 332 /// to be emitted to the current location in the function, and allow it to be PC
 333 /// relative.
 334 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 335   // Tell JIT emitter we'll resolve the address.
 336   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 337                                                     Reloc, CPI, 0, true));
 338 }
 339
 340 /// emitJumpTableAddress - Arrange for the address of a jump table to
 341 /// be emitted to the current location in the function, and allow it to be PC
 342 /// relative.
 343 void ARMCodeEmitter::
 344 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 345   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 346                                                     Reloc, JTIndex, 0, true));
 347 }
 348
 349 /// emitMachineBasicBlock - Emit the specified address basic block.
 350 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 351                                            unsigned Reloc,
 352                                            intptr_t JTBase) const {
 353   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 354                                              Reloc, BB, JTBase));
 355 }
 356
 357 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 358   DEBUG(errs() << "  0x";
 359         errs().write_hex(Binary) << "\n");
 360   MCE.emitWordLE(Binary);
 361 }
 362
 363 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 364   DEBUG(errs() << "  0x";
 365         errs().write_hex(Binary) << "\n");
 366   MCE.emitDWordLE(Binary);
 367 }
 368
 369 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 370   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 371
 372   MCE.processDebugLoc(MI.getDebugLoc(), true);
 373
 374   ++NumEmitted;  // Keep track of the # of mi's emitted
 375   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 376   default: {
 377     llvm_unreachable("Unhandled instruction encoding format!");
 378     break;
 379   }
 380   case ARMII::Pseudo:
 381     emitPseudoInstruction(MI);
 382     break;
 383   case ARMII::DPFrm:
 384   case ARMII::DPSoRegFrm:
 385     emitDataProcessingInstruction(MI);
 386     break;
 387   case ARMII::LdFrm:
 388   case ARMII::StFrm:
 389     emitLoadStoreInstruction(MI);
 390     break;
 391   case ARMII::LdMiscFrm:
 392   case ARMII::StMiscFrm:
 393     emitMiscLoadStoreInstruction(MI);
 394     break;
 395   case ARMII::LdStMulFrm:
 396     emitLoadStoreMultipleInstruction(MI);
 397     break;
 398   case ARMII::MulFrm:
 399     emitMulFrmInstruction(MI);
 400     break;
 401   case ARMII::ExtFrm:
 402     emitExtendInstruction(MI);
 403     break;
 404   case ARMII::ArithMiscFrm:
 405     emitMiscArithInstruction(MI);
 406     break;
 407   case ARMII::SatFrm:
 408     emitSaturateInstruction(MI);
 409     break;
 410   case ARMII::BrFrm:
 411     emitBranchInstruction(MI);
 412     break;
 413   case ARMII::BrMiscFrm:
 414     emitMiscBranchInstruction(MI);
 415     break;
 416   // VFP instructions.
 417   case ARMII::VFPUnaryFrm:
 418   case ARMII::VFPBinaryFrm:
 419     emitVFPArithInstruction(MI);
 420     break;
 421   case ARMII::VFPConv1Frm:
 422   case ARMII::VFPConv2Frm:
 423   case ARMII::VFPConv3Frm:
 424   case ARMII::VFPConv4Frm:
 425   case ARMII::VFPConv5Frm:
 426     emitVFPConversionInstruction(MI);
 427     break;
 428   case ARMII::VFPLdStFrm:
 429     emitVFPLoadStoreInstruction(MI);
 430     break;
 431   case ARMII::VFPLdStMulFrm:
 432     emitVFPLoadStoreMultipleInstruction(MI);
 433     break;
 434   case ARMII::VFPMiscFrm:
 435     emitMiscInstruction(MI);
 436     break;
 437   // NEON instructions.
 438   case ARMII::NGetLnFrm:
 439   case ARMII::NSetLnFrm:
 440     emitNEONLaneInstruction(MI);
 441     break;
 442   case ARMII::NDupFrm:
 443     emitNEONDupInstruction(MI);
 444     break;
 445   case ARMII::N1RegModImmFrm:
 446     emitNEON1RegModImmInstruction(MI);
 447     break;
 448   case ARMII::N2RegFrm:
 449     emitNEON2RegInstruction(MI);
 450     break;
 451   case ARMII::N3RegFrm:
 452     emitNEON3RegInstruction(MI);
 453     break;
 454   }
 455   MCE.processDebugLoc(MI.getDebugLoc(), false);
 456 }
 457
 458 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 459   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 460   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 461   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 462
 463   // Remember the CONSTPOOL_ENTRY address for later relocation.
 464   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 465
 466   // Emit constpool island entry. In most cases, the actual values will be
 467   // resolved and relocated after code emission.
 468   if (MCPE.isMachineConstantPoolEntry()) {
 469     ARMConstantPoolValue *ACPV =
 470       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 471
 472     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 473           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 474
 475     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 476     const GlobalValue *GV = ACPV->getGV();
 477     if (GV) {
 478       Reloc::Model RelocM = TM.getRelocationModel();
 479       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 480                         isa<Function>(GV),
 481                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 482                         (intptr_t)ACPV);
 483      } else  {
 484       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 485     }
 486     emitWordLE(0);
 487   } else {
 488     const Constant *CV = MCPE.Val.ConstVal;
 489
 490     DEBUG({
 491         errs() << "  ** Constant pool #" << CPI << " @ "
 492                << (void*)MCE.getCurrentPCValue() << " ";
 493         if (const Function *F = dyn_cast<Function>(CV))
 494           errs() << F->getName();
 495         else
 496           errs() << *CV;
 497         errs() << '\n';
 498       });
 499
 500     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 501       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 502       emitWordLE(0);
 503     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 504       uint32_t Val = *(uint32_t*)CI->getValue().getRawData();
 505       emitWordLE(Val);
 506     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 507       if (CFP->getType()->isFloatTy())
 508         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 509       else if (CFP->getType()->isDoubleTy())
 510         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 511       else {
 512         llvm_unreachable("Unable to handle this constantpool entry!");
 513       }
 514     } else {
 515       llvm_unreachable("Unable to handle this constantpool entry!");
 516     }
 517   }
 518 }
 519
 520 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 521   const MachineOperand &MO0 = MI.getOperand(0);
 522   const MachineOperand &MO1 = MI.getOperand(1);
 523
 524   // Emit the 'movw' instruction.
 525   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 526
 527   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 528
 529   // Set the conditional execution predicate.
 530   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 531
 532   // Encode Rd.
 533   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 534
 535   // Encode imm16 as imm4:imm12
 536   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 537   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 538   emitWordLE(Binary);
 539
 540   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 541   // Emit the 'movt' instruction.
 542   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 543
 544   // Set the conditional execution predicate.
 545   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 546
 547   // Encode Rd.
 548   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 549
 550   // Encode imm16 as imm4:imm1, same as movw above.
 551   Binary |= Hi16 & 0xFFF;
 552   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 553   emitWordLE(Binary);
 554 }
 555
 556 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 557   const MachineOperand &MO0 = MI.getOperand(0);
 558   const MachineOperand &MO1 = MI.getOperand(1);
 559   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 560                                                   "Not a valid so_imm value!");
 561   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 562   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 563
 564   // Emit the 'mov' instruction.
 565   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 566
 567   // Set the conditional execution predicate.
 568   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 569
 570   // Encode Rd.
 571   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 572
 573   // Encode so_imm.
 574   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 575   Binary |= 1 << ARMII::I_BitShift;
 576   Binary |= getMachineSoImmOpValue(V1);
 577   emitWordLE(Binary);
 578
 579   // Now the 'orr' instruction.
 580   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 581
 582   // Set the conditional execution predicate.
 583   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 584
 585   // Encode Rd.
 586   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 587
 588   // Encode Rn.
 589   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 590
 591   // Encode so_imm.
 592   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 593   Binary |= 1 << ARMII::I_BitShift;
 594   Binary |= getMachineSoImmOpValue(V2);
 595   emitWordLE(Binary);
 596 }
 597
 598 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 599   // It's basically add r, pc, (LJTI - $+8)
 600
 601   const TargetInstrDesc &TID = MI.getDesc();
 602
 603   // Emit the 'add' instruction.
 604   unsigned Binary = 0x4 << 21;  // add: Insts{24-31} = 0b0100
 605
 606   // Set the conditional execution predicate
 607   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 608
 609   // Encode S bit if MI modifies CPSR.
 610   Binary |= getAddrModeSBit(MI, TID);
 611
 612   // Encode Rd.
 613   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 614
 615   // Encode Rn which is PC.
 616   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 617
 618   // Encode the displacement.
 619   Binary |= 1 << ARMII::I_BitShift;
 620   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 621
 622   emitWordLE(Binary);
 623 }
 624
 625 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 626   unsigned Opcode = MI.getDesc().Opcode;
 627
 628   // Part of binary is determined by TableGn.
 629   unsigned Binary = getBinaryCodeForInstr(MI);
 630
 631   // Set the conditional execution predicate
 632   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 633
 634   // Encode S bit if MI modifies CPSR.
 635   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 636     Binary |= 1 << ARMII::S_BitShift;
 637
 638   // Encode register def if there is one.
 639   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 640
 641   // Encode the shift operation.
 642   switch (Opcode) {
 643   default: break;
 644   case ARM::MOVrx:
 645     // rrx
 646     Binary |= 0x6 << 4;
 647     break;
 648   case ARM::MOVsrl_flag:
 649     // lsr #1
 650     Binary |= (0x2 << 4) | (1 << 7);
 651     break;
 652   case ARM::MOVsra_flag:
 653     // asr #1
 654     Binary |= (0x4 << 4) | (1 << 7);
 655     break;
 656   }
 657
 658   // Encode register Rm.
 659   Binary |= getMachineOpValue(MI, 1);
 660
 661   emitWordLE(Binary);
 662 }
 663
 664 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 665   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 666         << (void*)MCE.getCurrentPCValue() << '\n');
 667   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 668 }
 669
 670 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 671   unsigned Opcode = MI.getDesc().Opcode;
 672   switch (Opcode) {
 673   default:
 674     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 675   case ARM::BX:
 676   case ARM::BMOVPCRX:
 677   case ARM::BXr9:
 678   case ARM::BMOVPCRXr9: {
 679     // First emit mov lr, pc
 680     unsigned Binary = 0x01a0e00f;
 681     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 682     emitWordLE(Binary);
 683
 684     // and then emit the branch.
 685     emitMiscBranchInstruction(MI);
 686     break;
 687   }
 688   case TargetOpcode::INLINEASM: {
 689     // We allow inline assembler nodes with empty bodies - they can
 690     // implicitly define registers, which is ok for JIT.
 691     if (MI.getOperand(0).getSymbolName()[0]) {
 692       report_fatal_error("JIT does not support inline asm!");
 693     }
 694     break;
 695   }
 696   case TargetOpcode::PROLOG_LABEL:
 697   case TargetOpcode::EH_LABEL:
 698     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 699     break;
 700   case TargetOpcode::IMPLICIT_DEF:
 701   case TargetOpcode::KILL:
 702     // Do nothing.
 703     break;
 704   case ARM::CONSTPOOL_ENTRY:
 705     emitConstPoolInstruction(MI);
 706     break;
 707   case ARM::PICADD: {
 708     // Remember of the address of the PC label for relocation later.
 709     addPCLabel(MI.getOperand(2).getImm());
 710     // PICADD is just an add instruction that implicitly read pc.
 711     emitDataProcessingInstruction(MI, 0, ARM::PC);
 712     break;
 713   }
 714   case ARM::PICLDR:
 715   case ARM::PICLDRB:
 716   case ARM::PICSTR:
 717   case ARM::PICSTRB: {
 718     // Remember of the address of the PC label for relocation later.
 719     addPCLabel(MI.getOperand(2).getImm());
 720     // These are just load / store instructions that implicitly read pc.
 721     emitLoadStoreInstruction(MI, 0, ARM::PC);
 722     break;
 723   }
 724   case ARM::PICLDRH:
 725   case ARM::PICLDRSH:
 726   case ARM::PICLDRSB:
 727   case ARM::PICSTRH: {
 728     // Remember of the address of the PC label for relocation later.
 729     addPCLabel(MI.getOperand(2).getImm());
 730     // These are just load / store instructions that implicitly read pc.
 731     emitMiscLoadStoreInstruction(MI, ARM::PC);
 732     break;
 733   }
 734
 735   case ARM::MOVi32imm:
 736     emitMOVi32immInstruction(MI);
 737     break;
 738
 739   case ARM::MOVi2pieces:
 740     // Two instructions to materialize a constant.
 741     emitMOVi2piecesInstruction(MI);
 742     break;
 743   case ARM::LEApcrelJT:
 744     // Materialize jumptable address.
 745     emitLEApcrelJTInstruction(MI);
 746     break;
 747   case ARM::MOVrx:
 748   case ARM::MOVsrl_flag:
 749   case ARM::MOVsra_flag:
 750     emitPseudoMoveInstruction(MI);
 751     break;
 752   }
 753 }
 754
 755 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 756                                                 const TargetInstrDesc &TID,
 757                                                 const MachineOperand &MO,
 758                                                 unsigned OpIdx) {
 759   unsigned Binary = getMachineOpValue(MI, MO);
 760
 761   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 762   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 763   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 764
 765   // Encode the shift opcode.
 766   unsigned SBits = 0;
 767   unsigned Rs = MO1.getReg();
 768   if (Rs) {
 769     // Set shift operand (bit[7:4]).
 770     // LSL - 0001
 771     // LSR - 0011
 772     // ASR - 0101
 773     // ROR - 0111
 774     // RRX - 0110 and bit[11:8] clear.
 775     switch (SOpc) {
 776     default: llvm_unreachable("Unknown shift opc!");
 777     case ARM_AM::lsl: SBits = 0x1; break;
 778     case ARM_AM::lsr: SBits = 0x3; break;
 779     case ARM_AM::asr: SBits = 0x5; break;
 780     case ARM_AM::ror: SBits = 0x7; break;
 781     case ARM_AM::rrx: SBits = 0x6; break;
 782     }
 783   } else {
 784     // Set shift operand (bit[6:4]).
 785     // LSL - 000
 786     // LSR - 010
 787     // ASR - 100
 788     // ROR - 110
 789     switch (SOpc) {
 790     default: llvm_unreachable("Unknown shift opc!");
 791     case ARM_AM::lsl: SBits = 0x0; break;
 792     case ARM_AM::lsr: SBits = 0x2; break;
 793     case ARM_AM::asr: SBits = 0x4; break;
 794     case ARM_AM::ror: SBits = 0x6; break;
 795     }
 796   }
 797   Binary |= SBits << 4;
 798   if (SOpc == ARM_AM::rrx)
 799     return Binary;
 800
 801   // Encode the shift operation Rs or shift_imm (except rrx).
 802   if (Rs) {
 803     // Encode Rs bit[11:8].
 804     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 805     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 806   }
 807
 808   // Encode shift_imm bit[11:7].
 809   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 810 }
 811
 812 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 813   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 814   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 815
 816   // Encode rotate_imm.
 817   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 818     << ARMII::SoRotImmShift;
 819
 820   // Encode immed_8.
 821   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 822   return Binary;
 823 }
 824
 825 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 826                                          const TargetInstrDesc &TID) const {
 827   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 828     const MachineOperand &MO = MI.getOperand(i-1);
 829     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 830       return 1 << ARMII::S_BitShift;
 831   }
 832   return 0;
 833 }
 834
 835 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 836                                                    unsigned ImplicitRd,
 837                                                    unsigned ImplicitRn) {
 838   const TargetInstrDesc &TID = MI.getDesc();
 839
 840   // Part of binary is determined by TableGn.
 841   unsigned Binary = getBinaryCodeForInstr(MI);
 842
 843   // Set the conditional execution predicate
 844   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 845
 846   // Encode S bit if MI modifies CPSR.
 847   Binary |= getAddrModeSBit(MI, TID);
 848
 849   // Encode register def if there is one.
 850   unsigned NumDefs = TID.getNumDefs();
 851   unsigned OpIdx = 0;
 852   if (NumDefs)
 853     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 854   else if (ImplicitRd)
 855     // Special handling for implicit use (e.g. PC).
 856     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 857
 858   if (TID.Opcode == ARM::MOVi16) {
 859       // Get immediate from MI.
 860       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 861                       ARM::reloc_arm_movw);
 862       // Encode imm which is the same as in emitMOVi32immInstruction().
 863       Binary |= Lo16 & 0xFFF;
 864       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 865       emitWordLE(Binary);
 866       return;
 867   } else if(TID.Opcode == ARM::MOVTi16) {
 868       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 869                        ARM::reloc_arm_movt) >> 16);
 870       Binary |= Hi16 & 0xFFF;
 871       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 872       emitWordLE(Binary);
 873       return;
 874   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 875       uint32_t v = ~MI.getOperand(2).getImm();
 876       int32_t lsb = CountTrailingZeros_32(v);
 877       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 878       // Instr{20-16} = msb, Instr{11-7} = lsb
 879       Binary |= (msb & 0x1F) << 16;
 880       Binary |= (lsb & 0x1F) << 7;
 881       emitWordLE(Binary);
 882       return;
 883   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
 884       // Encode Rn in Instr{0-3}
 885       Binary |= getMachineOpValue(MI, OpIdx++);
 886
 887       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
 888       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
 889
 890       // Instr{20-16} = widthm1, Instr{11-7} = lsb
 891       Binary |= (widthm1 & 0x1F) << 16;
 892       Binary |= (lsb & 0x1F) << 7;
 893       emitWordLE(Binary);
 894       return;
 895   }
 896
 897   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
 898   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 899     ++OpIdx;
 900
 901   // Encode first non-shifter register operand if there is one.
 902   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
 903   if (!isUnary) {
 904     if (ImplicitRn)
 905       // Special handling for implicit use (e.g. PC).
 906       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 907     else {
 908       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
 909       ++OpIdx;
 910     }
 911   }
 912
 913   // Encode shifter operand.
 914   const MachineOperand &MO = MI.getOperand(OpIdx);
 915   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
 916     // Encode SoReg.
 917     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
 918     return;
 919   }
 920
 921   if (MO.isReg()) {
 922     // Encode register Rm.
 923     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
 924     return;
 925   }
 926
 927   // Encode so_imm.
 928   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
 929
 930   emitWordLE(Binary);
 931 }
 932
 933 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
 934                                               unsigned ImplicitRd,
 935                                               unsigned ImplicitRn) {
 936   const TargetInstrDesc &TID = MI.getDesc();
 937   unsigned Form = TID.TSFlags & ARMII::FormMask;
 938   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
 939
 940   // Part of binary is determined by TableGn.
 941   unsigned Binary = getBinaryCodeForInstr(MI);
 942
 943   // Set the conditional execution predicate
 944   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 945
 946   unsigned OpIdx = 0;
 947
 948   // Operand 0 of a pre- and post-indexed store is the address base
 949   // writeback. Skip it.
 950   bool Skipped = false;
 951   if (IsPrePost && Form == ARMII::StFrm) {
 952     ++OpIdx;
 953     Skipped = true;
 954   }
 955
 956   // Set first operand
 957   if (ImplicitRd)
 958     // Special handling for implicit use (e.g. PC).
 959     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 960   else
 961     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 962
 963   // Set second operand
 964   if (ImplicitRn)
 965     // Special handling for implicit use (e.g. PC).
 966     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 967   else
 968     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
 969
 970   // If this is a two-address operand, skip it. e.g. LDR_PRE.
 971   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 972     ++OpIdx;
 973
 974   const MachineOperand &MO2 = MI.getOperand(OpIdx);
 975   unsigned AM2Opc = (ImplicitRn == ARM::PC)
 976     ? 0 : MI.getOperand(OpIdx+1).getImm();
 977
 978   // Set bit U(23) according to sign of immed value (positive or negative).
 979   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
 980              ARMII::U_BitShift);
 981   if (!MO2.getReg()) { // is immediate
 982     if (ARM_AM::getAM2Offset(AM2Opc))
 983       // Set the value of offset_12 field
 984       Binary |= ARM_AM::getAM2Offset(AM2Opc);
 985     emitWordLE(Binary);
 986     return;
 987   }
 988
 989   // Set bit I(25), because this is not in immediate enconding.
 990   Binary |= 1 << ARMII::I_BitShift;
 991   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
 992   // Set bit[3:0] to the corresponding Rm register
 993   Binary |= getARMRegisterNumbering(MO2.getReg());
 994
 995   // If this instr is in scaled register offset/index instruction, set
 996   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
 997   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
 998     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
 999     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1000   }
1001
1002   emitWordLE(Binary);
1003 }
1004
1005 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1006                                                   unsigned ImplicitRn) {
1007   const TargetInstrDesc &TID = MI.getDesc();
1008   unsigned Form = TID.TSFlags & ARMII::FormMask;
1009   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1010
1011   // Part of binary is determined by TableGn.
1012   unsigned Binary = getBinaryCodeForInstr(MI);
1013
1014   // Set the conditional execution predicate
1015   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1016
1017   unsigned OpIdx = 0;
1018
1019   // Operand 0 of a pre- and post-indexed store is the address base
1020   // writeback. Skip it.
1021   bool Skipped = false;
1022   if (IsPrePost && Form == ARMII::StMiscFrm) {
1023     ++OpIdx;
1024     Skipped = true;
1025   }
1026
1027   // Set first operand
1028   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1029
1030   // Skip LDRD and STRD's second operand.
1031   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1032     ++OpIdx;
1033
1034   // Set second operand
1035   if (ImplicitRn)
1036     // Special handling for implicit use (e.g. PC).
1037     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1038   else
1039     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1040
1041   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1042   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1043     ++OpIdx;
1044
1045   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1046   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1047     ? 0 : MI.getOperand(OpIdx+1).getImm();
1048
1049   // Set bit U(23) according to sign of immed value (positive or negative)
1050   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1051              ARMII::U_BitShift);
1052
1053   // If this instr is in register offset/index encoding, set bit[3:0]
1054   // to the corresponding Rm register.
1055   if (MO2.getReg()) {
1056     Binary |= getARMRegisterNumbering(MO2.getReg());
1057     emitWordLE(Binary);
1058     return;
1059   }
1060
1061   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1062   Binary |= 1 << ARMII::AM3_I_BitShift;
1063   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1064     // Set operands
1065     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1066     Binary |= (ImmOffs & 0xF);                      // immedL
1067   }
1068
1069   emitWordLE(Binary);
1070 }
1071
1072 static unsigned getAddrModeUPBits(unsigned Mode) {
1073   unsigned Binary = 0;
1074
1075   // Set addressing mode by modifying bits U(23) and P(24)
1076   // IA - Increment after  - bit U = 1 and bit P = 0
1077   // IB - Increment before - bit U = 1 and bit P = 1
1078   // DA - Decrement after  - bit U = 0 and bit P = 0
1079   // DB - Decrement before - bit U = 0 and bit P = 1
1080   switch (Mode) {
1081   default: llvm_unreachable("Unknown addressing sub-mode!");
1082   case ARM_AM::da:                                     break;
1083   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1084   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1085   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1086   }
1087
1088   return Binary;
1089 }
1090
1091 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1092   const TargetInstrDesc &TID = MI.getDesc();
1093   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1094
1095   // Part of binary is determined by TableGn.
1096   unsigned Binary = getBinaryCodeForInstr(MI);
1097
1098   // Set the conditional execution predicate
1099   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1100
1101   // Skip operand 0 of an instruction with base register update.
1102   unsigned OpIdx = 0;
1103   if (IsUpdating)
1104     ++OpIdx;
1105
1106   // Set base address operand
1107   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1108
1109   // Set addressing mode by modifying bits U(23) and P(24)
1110   const MachineOperand &MO = MI.getOperand(OpIdx++);
1111   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1112
1113   // Set bit W(21)
1114   if (IsUpdating)
1115     Binary |= 0x1 << ARMII::W_BitShift;
1116
1117   // Set registers
1118   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1119     const MachineOperand &MO = MI.getOperand(i);
1120     if (!MO.isReg() || MO.isImplicit())
1121       break;
1122     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1123     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1124            RegNum < 16);
1125     Binary |= 0x1 << RegNum;
1126   }
1127
1128   emitWordLE(Binary);
1129 }
1130
1131 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1132   const TargetInstrDesc &TID = MI.getDesc();
1133
1134   // Part of binary is determined by TableGn.
1135   unsigned Binary = getBinaryCodeForInstr(MI);
1136
1137   // Set the conditional execution predicate
1138   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1139
1140   // Encode S bit if MI modifies CPSR.
1141   Binary |= getAddrModeSBit(MI, TID);
1142
1143   // 32x32->64bit operations have two destination registers. The number
1144   // of register definitions will tell us if that's what we're dealing with.
1145   unsigned OpIdx = 0;
1146   if (TID.getNumDefs() == 2)
1147     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1148
1149   // Encode Rd
1150   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1151
1152   // Encode Rm
1153   Binary |= getMachineOpValue(MI, OpIdx++);
1154
1155   // Encode Rs
1156   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1157
1158   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1159   // it as Rn (for multiply, that's in the same offset as RdLo.
1160   if (TID.getNumOperands() > OpIdx &&
1161       !TID.OpInfo[OpIdx].isPredicate() &&
1162       !TID.OpInfo[OpIdx].isOptionalDef())
1163     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1164
1165   emitWordLE(Binary);
1166 }
1167
1168 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1169   const TargetInstrDesc &TID = MI.getDesc();
1170
1171   // Part of binary is determined by TableGn.
1172   unsigned Binary = getBinaryCodeForInstr(MI);
1173
1174   // Set the conditional execution predicate
1175   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1176
1177   unsigned OpIdx = 0;
1178
1179   // Encode Rd
1180   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1181
1182   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1183   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1184   if (MO2.isReg()) {
1185     // Two register operand form.
1186     // Encode Rn.
1187     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1188
1189     // Encode Rm.
1190     Binary |= getMachineOpValue(MI, MO2);
1191     ++OpIdx;
1192   } else {
1193     Binary |= getMachineOpValue(MI, MO1);
1194   }
1195
1196   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1197   if (MI.getOperand(OpIdx).isImm() &&
1198       !TID.OpInfo[OpIdx].isPredicate() &&
1199       !TID.OpInfo[OpIdx].isOptionalDef())
1200     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1201
1202   emitWordLE(Binary);
1203 }
1204
1205 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1206   const TargetInstrDesc &TID = MI.getDesc();
1207
1208   // Part of binary is determined by TableGn.
1209   unsigned Binary = getBinaryCodeForInstr(MI);
1210
1211   // Set the conditional execution predicate
1212   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1213
1214   unsigned OpIdx = 0;
1215
1216   // Encode Rd
1217   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1218
1219   const MachineOperand &MO = MI.getOperand(OpIdx++);
1220   if (OpIdx == TID.getNumOperands() ||
1221       TID.OpInfo[OpIdx].isPredicate() ||
1222       TID.OpInfo[OpIdx].isOptionalDef()) {
1223     // Encode Rm and it's done.
1224     Binary |= getMachineOpValue(MI, MO);
1225     emitWordLE(Binary);
1226     return;
1227   }
1228
1229   // Encode Rn.
1230   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1231
1232   // Encode Rm.
1233   Binary |= getMachineOpValue(MI, OpIdx++);
1234
1235   // Encode shift_imm.
1236   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1237   if (TID.Opcode == ARM::PKHTB) {
1238     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1239     if (ShiftAmt == 32)
1240       ShiftAmt = 0;
1241   }
1242   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1243   Binary |= ShiftAmt << ARMII::ShiftShift;
1244
1245   emitWordLE(Binary);
1246 }
1247
1248 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1249   const TargetInstrDesc &TID = MI.getDesc();
1250
1251   // Part of binary is determined by TableGen.
1252   unsigned Binary = getBinaryCodeForInstr(MI);
1253
1254   // Set the conditional execution predicate
1255   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1256
1257   // Encode Rd
1258   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1259
1260   // Encode saturate bit position.
1261   unsigned Pos = MI.getOperand(1).getImm();
1262   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1263     Pos -= 1;
1264   assert((Pos < 16 || (Pos < 32 &&
1265                        TID.Opcode != ARM::SSAT16 &&
1266                        TID.Opcode != ARM::USAT16)) &&
1267          "saturate bit position out of range");
1268   Binary |= Pos << 16;
1269
1270   // Encode Rm
1271   Binary |= getMachineOpValue(MI, 2);
1272
1273   // Encode shift_imm.
1274   if (TID.getNumOperands() == 4) {
1275     unsigned ShiftOp = MI.getOperand(3).getImm();
1276     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1277     if (Opc == ARM_AM::asr)
1278       Binary |= (1 << 6);
1279     unsigned ShiftAmt = MI.getOperand(3).getImm();
1280     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1281       ShiftAmt = 0;
1282     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1283     Binary |= ShiftAmt << ARMII::ShiftShift;
1284   }
1285
1286   emitWordLE(Binary);
1287 }
1288
1289 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1290   const TargetInstrDesc &TID = MI.getDesc();
1291
1292   if (TID.Opcode == ARM::TPsoft) {
1293     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1294   }
1295
1296   // Part of binary is determined by TableGn.
1297   unsigned Binary = getBinaryCodeForInstr(MI);
1298
1299   // Set the conditional execution predicate
1300   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1301
1302   // Set signed_immed_24 field
1303   Binary |= getMachineOpValue(MI, 0);
1304
1305   emitWordLE(Binary);
1306 }
1307
1308 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1309   // Remember the base address of the inline jump table.
1310   uintptr_t JTBase = MCE.getCurrentPCValue();
1311   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1312   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1313                << '\n');
1314
1315   // Now emit the jump table entries.
1316   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1317   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1318     if (IsPIC)
1319       // DestBB address - JT base.
1320       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1321     else
1322       // Absolute DestBB address.
1323       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1324     emitWordLE(0);
1325   }
1326 }
1327
1328 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1329   const TargetInstrDesc &TID = MI.getDesc();
1330
1331   // Handle jump tables.
1332   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1333     // First emit a ldr pc, [] instruction.
1334     emitDataProcessingInstruction(MI, ARM::PC);
1335
1336     // Then emit the inline jump table.
1337     unsigned JTIndex =
1338       (TID.Opcode == ARM::BR_JTr)
1339       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1340     emitInlineJumpTable(JTIndex);
1341     return;
1342   } else if (TID.Opcode == ARM::BR_JTm) {
1343     // First emit a ldr pc, [] instruction.
1344     emitLoadStoreInstruction(MI, ARM::PC);
1345
1346     // Then emit the inline jump table.
1347     emitInlineJumpTable(MI.getOperand(3).getIndex());
1348     return;
1349   }
1350
1351   // Part of binary is determined by TableGn.
1352   unsigned Binary = getBinaryCodeForInstr(MI);
1353
1354   // Set the conditional execution predicate
1355   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1356
1357   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1358     // The return register is LR.
1359     Binary |= getARMRegisterNumbering(ARM::LR);
1360   else
1361     // otherwise, set the return register
1362     Binary |= getMachineOpValue(MI, 0);
1363
1364   emitWordLE(Binary);
1365 }
1366
1367 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1368   unsigned RegD = MI.getOperand(OpIdx).getReg();
1369   unsigned Binary = 0;
1370   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1371   RegD = getARMRegisterNumbering(RegD);
1372   if (!isSPVFP)
1373     Binary |=   RegD               << ARMII::RegRdShift;
1374   else {
1375     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1376     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1377   }
1378   return Binary;
1379 }
1380
1381 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1382   unsigned RegN = MI.getOperand(OpIdx).getReg();
1383   unsigned Binary = 0;
1384   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1385   RegN = getARMRegisterNumbering(RegN);
1386   if (!isSPVFP)
1387     Binary |=   RegN               << ARMII::RegRnShift;
1388   else {
1389     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1390     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1391   }
1392   return Binary;
1393 }
1394
1395 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1396   unsigned RegM = MI.getOperand(OpIdx).getReg();
1397   unsigned Binary = 0;
1398   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1399   RegM = getARMRegisterNumbering(RegM);
1400   if (!isSPVFP)
1401     Binary |=   RegM;
1402   else {
1403     Binary |= ((RegM & 0x1E) >> 1);
1404     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1405   }
1406   return Binary;
1407 }
1408
1409 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1410   const TargetInstrDesc &TID = MI.getDesc();
1411
1412   // Part of binary is determined by TableGn.
1413   unsigned Binary = getBinaryCodeForInstr(MI);
1414
1415   // Set the conditional execution predicate
1416   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1417
1418   unsigned OpIdx = 0;
1419   assert((Binary & ARMII::D_BitShift) == 0 &&
1420          (Binary & ARMII::N_BitShift) == 0 &&
1421          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1422
1423   // Encode Dd / Sd.
1424   Binary |= encodeVFPRd(MI, OpIdx++);
1425
1426   // If this is a two-address operand, skip it, e.g. FMACD.
1427   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1428     ++OpIdx;
1429
1430   // Encode Dn / Sn.
1431   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1432     Binary |= encodeVFPRn(MI, OpIdx++);
1433
1434   if (OpIdx == TID.getNumOperands() ||
1435       TID.OpInfo[OpIdx].isPredicate() ||
1436       TID.OpInfo[OpIdx].isOptionalDef()) {
1437     // FCMPEZD etc. has only one operand.
1438     emitWordLE(Binary);
1439     return;
1440   }
1441
1442   // Encode Dm / Sm.
1443   Binary |= encodeVFPRm(MI, OpIdx);
1444
1445   emitWordLE(Binary);
1446 }
1447
1448 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1449   const TargetInstrDesc &TID = MI.getDesc();
1450   unsigned Form = TID.TSFlags & ARMII::FormMask;
1451
1452   // Part of binary is determined by TableGn.
1453   unsigned Binary = getBinaryCodeForInstr(MI);
1454
1455   // Set the conditional execution predicate
1456   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1457
1458   switch (Form) {
1459   default: break;
1460   case ARMII::VFPConv1Frm:
1461   case ARMII::VFPConv2Frm:
1462   case ARMII::VFPConv3Frm:
1463     // Encode Dd / Sd.
1464     Binary |= encodeVFPRd(MI, 0);
1465     break;
1466   case ARMII::VFPConv4Frm:
1467     // Encode Dn / Sn.
1468     Binary |= encodeVFPRn(MI, 0);
1469     break;
1470   case ARMII::VFPConv5Frm:
1471     // Encode Dm / Sm.
1472     Binary |= encodeVFPRm(MI, 0);
1473     break;
1474   }
1475
1476   switch (Form) {
1477   default: break;
1478   case ARMII::VFPConv1Frm:
1479     // Encode Dm / Sm.
1480     Binary |= encodeVFPRm(MI, 1);
1481     break;
1482   case ARMII::VFPConv2Frm:
1483   case ARMII::VFPConv3Frm:
1484     // Encode Dn / Sn.
1485     Binary |= encodeVFPRn(MI, 1);
1486     break;
1487   case ARMII::VFPConv4Frm:
1488   case ARMII::VFPConv5Frm:
1489     // Encode Dd / Sd.
1490     Binary |= encodeVFPRd(MI, 1);
1491     break;
1492   }
1493
1494   if (Form == ARMII::VFPConv5Frm)
1495     // Encode Dn / Sn.
1496     Binary |= encodeVFPRn(MI, 2);
1497   else if (Form == ARMII::VFPConv3Frm)
1498     // Encode Dm / Sm.
1499     Binary |= encodeVFPRm(MI, 2);
1500
1501   emitWordLE(Binary);
1502 }
1503
1504 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1505   // Part of binary is determined by TableGn.
1506   unsigned Binary = getBinaryCodeForInstr(MI);
1507
1508   // Set the conditional execution predicate
1509   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1510
1511   unsigned OpIdx = 0;
1512
1513   // Encode Dd / Sd.
1514   Binary |= encodeVFPRd(MI, OpIdx++);
1515
1516   // Encode address base.
1517   const MachineOperand &Base = MI.getOperand(OpIdx++);
1518   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1519
1520   // If there is a non-zero immediate offset, encode it.
1521   if (Base.isReg()) {
1522     const MachineOperand &Offset = MI.getOperand(OpIdx);
1523     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1524       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1525         Binary |= 1 << ARMII::U_BitShift;
1526       Binary |= ImmOffs;
1527       emitWordLE(Binary);
1528       return;
1529     }
1530   }
1531
1532   // If immediate offset is omitted, default to +0.
1533   Binary |= 1 << ARMII::U_BitShift;
1534
1535   emitWordLE(Binary);
1536 }
1537
1538 void
1539 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1540   const TargetInstrDesc &TID = MI.getDesc();
1541   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1542
1543   // Part of binary is determined by TableGn.
1544   unsigned Binary = getBinaryCodeForInstr(MI);
1545
1546   // Set the conditional execution predicate
1547   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1548
1549   // Skip operand 0 of an instruction with base register update.
1550   unsigned OpIdx = 0;
1551   if (IsUpdating)
1552     ++OpIdx;
1553
1554   // Set base address operand
1555   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1556
1557   // Set addressing mode by modifying bits U(23) and P(24)
1558   const MachineOperand &MO = MI.getOperand(OpIdx++);
1559   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1560
1561   // Set bit W(21)
1562   if (IsUpdating)
1563     Binary |= 0x1 << ARMII::W_BitShift;
1564
1565   // First register is encoded in Dd.
1566   Binary |= encodeVFPRd(MI, OpIdx+2);
1567
1568   // Count the number of registers.
1569   unsigned NumRegs = 1;
1570   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1571     const MachineOperand &MO = MI.getOperand(i);
1572     if (!MO.isReg() || MO.isImplicit())
1573       break;
1574     ++NumRegs;
1575   }
1576   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1577   // Otherwise, it will be 0, in the case of 32-bit registers.
1578   if(Binary & 0x100)
1579     Binary |= NumRegs * 2;
1580   else
1581     Binary |= NumRegs;
1582
1583   emitWordLE(Binary);
1584 }
1585
1586 void ARMCodeEmitter::emitMiscInstruction(const MachineInstr &MI) {
1587   unsigned Opcode = MI.getDesc().Opcode;
1588   // Part of binary is determined by TableGn.
1589   unsigned Binary = getBinaryCodeForInstr(MI);
1590
1591   // Set the conditional execution predicate
1592   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1593
1594   switch(Opcode) {
1595   default:
1596     llvm_unreachable("ARMCodeEmitter::emitMiscInstruction");
1597
1598   case ARM::FMSTAT:
1599     // No further encoding needed.
1600     break;
1601
1602   case ARM::VMRS:
1603   case ARM::VMSR: {
1604     const MachineOperand &MO0 = MI.getOperand(0);
1605     // Encode Rt.
1606     Binary |= getARMRegisterNumbering(MO0.getReg()) << ARMII::RegRdShift;
1607     break;
1608   }
1609
1610   case ARM::FCONSTD:
1611   case ARM::FCONSTS: {
1612     // Encode Dd / Sd.
1613     Binary |= encodeVFPRd(MI, 0);
1614
1615     // Encode imm., Table A7-18 VFP modified immediate constants
1616     const MachineOperand &MO1 = MI.getOperand(1);
1617     unsigned Imm = static_cast<unsigned>(MO1.getFPImm()->getValueAPF()
1618                       .bitcastToAPInt().getHiBits(32).getLimitedValue());
1619     unsigned ModifiedImm;
1620
1621     if(Opcode == ARM::FCONSTS)
1622       ModifiedImm = (Imm & 0x80000000) >> 24 | // a
1623                     (Imm & 0x03F80000) >> 19;  // bcdefgh
1624     else // Opcode == ARM::FCONSTD
1625       ModifiedImm = (Imm & 0x80000000) >> 24 | // a
1626                     (Imm & 0x007F0000) >> 16;  // bcdefgh
1627
1628     // Insts{19-16} = abcd, Insts{3-0} = efgh
1629     Binary |= ((ModifiedImm & 0xF0) >> 4) << 16;
1630     Binary |= (ModifiedImm & 0xF);
1631     break;
1632   }
1633   }
1634
1635   emitWordLE(Binary);
1636 }
1637
1638 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1639   unsigned RegD = MI.getOperand(OpIdx).getReg();
1640   unsigned Binary = 0;
1641   RegD = getARMRegisterNumbering(RegD);
1642   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1643   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1644   return Binary;
1645 }
1646
1647 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1648   unsigned RegN = MI.getOperand(OpIdx).getReg();
1649   unsigned Binary = 0;
1650   RegN = getARMRegisterNumbering(RegN);
1651   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1652   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1653   return Binary;
1654 }
1655
1656 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1657   unsigned RegM = MI.getOperand(OpIdx).getReg();
1658   unsigned Binary = 0;
1659   RegM = getARMRegisterNumbering(RegM);
1660   Binary |= (RegM & 0xf);
1661   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1662   return Binary;
1663 }
1664
1665 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1666 /// data-processing instruction to the corresponding Thumb encoding.
1667 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1668   assert((Binary & 0xfe000000) == 0xf2000000 &&
1669          "not an ARM NEON data-processing instruction");
1670   unsigned UBit = (Binary >> 24) & 1;
1671   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1672 }
1673
1674 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1675   unsigned Binary = getBinaryCodeForInstr(MI);
1676
1677   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1678   const TargetInstrDesc &TID = MI.getDesc();
1679   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1680     RegTOpIdx = 0;
1681     RegNOpIdx = 1;
1682     LnOpIdx = 2;
1683   } else { // ARMII::NSetLnFrm
1684     RegTOpIdx = 2;
1685     RegNOpIdx = 0;
1686     LnOpIdx = 3;
1687   }
1688
1689   // Set the conditional execution predicate
1690   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1691
1692   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1693   RegT = getARMRegisterNumbering(RegT);
1694   Binary |= (RegT << ARMII::RegRdShift);
1695   Binary |= encodeNEONRn(MI, RegNOpIdx);
1696
1697   unsigned LaneShift;
1698   if ((Binary & (1 << 22)) != 0)
1699     LaneShift = 0; // 8-bit elements
1700   else if ((Binary & (1 << 5)) != 0)
1701     LaneShift = 1; // 16-bit elements
1702   else
1703     LaneShift = 2; // 32-bit elements
1704
1705   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1706   unsigned Opc1 = Lane >> 2;
1707   unsigned Opc2 = Lane & 3;
1708   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1709   Binary |= (Opc1 << 21);
1710   Binary |= (Opc2 << 5);
1711
1712   emitWordLE(Binary);
1713 }
1714
1715 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1716   unsigned Binary = getBinaryCodeForInstr(MI);
1717
1718   // Set the conditional execution predicate
1719   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1720
1721   unsigned RegT = MI.getOperand(1).getReg();
1722   RegT = getARMRegisterNumbering(RegT);
1723   Binary |= (RegT << ARMII::RegRdShift);
1724   Binary |= encodeNEONRn(MI, 0);
1725   emitWordLE(Binary);
1726 }
1727
1728 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1729   unsigned Binary = getBinaryCodeForInstr(MI);
1730   // Destination register is encoded in Dd.
1731   Binary |= encodeNEONRd(MI, 0);
1732   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1733   unsigned Imm = MI.getOperand(1).getImm();
1734   unsigned Op = (Imm >> 12) & 1;
1735   unsigned Cmode = (Imm >> 8) & 0xf;
1736   unsigned I = (Imm >> 7) & 1;
1737   unsigned Imm3 = (Imm >> 4) & 0x7;
1738   unsigned Imm4 = Imm & 0xf;
1739   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1740   if (IsThumb)
1741     Binary = convertNEONDataProcToThumb(Binary);
1742   emitWordLE(Binary);
1743 }
1744
1745 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1746   const TargetInstrDesc &TID = MI.getDesc();
1747   unsigned Binary = getBinaryCodeForInstr(MI);
1748   // Destination register is encoded in Dd; source register in Dm.
1749   unsigned OpIdx = 0;
1750   Binary |= encodeNEONRd(MI, OpIdx++);
1751   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1752     ++OpIdx;
1753   Binary |= encodeNEONRm(MI, OpIdx);
1754   if (IsThumb)
1755     Binary = convertNEONDataProcToThumb(Binary);
1756   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1757   emitWordLE(Binary);
1758 }
1759
1760 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1761   const TargetInstrDesc &TID = MI.getDesc();
1762   unsigned Binary = getBinaryCodeForInstr(MI);
1763   // Destination register is encoded in Dd; source registers in Dn and Dm.
1764   unsigned OpIdx = 0;
1765   Binary |= encodeNEONRd(MI, OpIdx++);
1766   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1767     ++OpIdx;
1768   Binary |= encodeNEONRn(MI, OpIdx++);
1769   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1770     ++OpIdx;
1771   Binary |= encodeNEONRm(MI, OpIdx);
1772   if (IsThumb)
1773     Binary = convertNEONDataProcToThumb(Binary);
1774   // FIXME: This does not handle VMOVDneon or VMOVQ.
1775   emitWordLE(Binary);
1776 }
1777
1778 #include "ARMGenCodeEmitter.inc"