lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104
 105     unsigned getAddrModeSBit(const MachineInstr &MI,
 106                              const TargetInstrDesc &TID) const;
 107
 108     void emitDataProcessingInstruction(const MachineInstr &MI,
 109                                        unsigned ImplicitRd = 0,
 110                                        unsigned ImplicitRn = 0);
 111
 112     void emitLoadStoreInstruction(const MachineInstr &MI,
 113                                   unsigned ImplicitRd = 0,
 114                                   unsigned ImplicitRn = 0);
 115
 116     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 117                                       unsigned ImplicitRn = 0);
 118
 119     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 120
 121     void emitMulFrmInstruction(const MachineInstr &MI);
 122
 123     void emitExtendInstruction(const MachineInstr &MI);
 124
 125     void emitMiscArithInstruction(const MachineInstr &MI);
 126
 127     void emitSaturateInstruction(const MachineInstr &MI);
 128
 129     void emitBranchInstruction(const MachineInstr &MI);
 130
 131     void emitInlineJumpTable(unsigned JTIndex);
 132
 133     void emitMiscBranchInstruction(const MachineInstr &MI);
 134
 135     void emitVFPArithInstruction(const MachineInstr &MI);
 136
 137     void emitVFPConversionInstruction(const MachineInstr &MI);
 138
 139     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 140
 141     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 142
 143     void emitMiscInstruction(const MachineInstr &MI);
 144
 145     void emitNEONLaneInstruction(const MachineInstr &MI);
 146     void emitNEONDupInstruction(const MachineInstr &MI);
 147     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 148     void emitNEON2RegInstruction(const MachineInstr &MI);
 149     void emitNEON3RegInstruction(const MachineInstr &MI);
 150
 151     /// getMachineOpValue - Return binary encoding of operand. If the machine
 152     /// operand requires relocation, record the relocation and return zero.
 153     unsigned getMachineOpValue(const MachineInstr &MI,
 154                                const MachineOperand &MO) const;
 155     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 156       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 157     }
 158
 159     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 160     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 161     //  operand values, instead querying getMachineOpValue() directly for
 162     //  each operand it needs to encode. Thus, any of the new encoder
 163     //  helper functions can simply return 0 as the values the return
 164     //  are already handled elsewhere. They are placeholders to allow this
 165     //  encoder to continue to function until the MC encoder is sufficiently
 166     //  far along that this one can be eliminated entirely.
 167     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 168       const { return 0; }
 169
 170     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 171     /// machine operand requires relocation, record the relocation and return
 172     /// zero.
 173     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 174                             unsigned Reloc);
 175
 176     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 177     ///
 178     unsigned getShiftOp(unsigned Imm) const ;
 179
 180     /// Routines that handle operands which add machine relocations which are
 181     /// fixed up by the relocation stage.
 182     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 183                            bool MayNeedFarStub,  bool Indirect,
 184                            intptr_t ACPV = 0) const;
 185     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 186     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 187     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 188     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 189                                intptr_t JTBase = 0) const;
 190   };
 191 }
 192
 193 char ARMCodeEmitter::ID = 0;
 194
 195 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 196 /// code to the specified MCE object.
 197 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 198                                                 JITCodeEmitter &JCE) {
 199   return new ARMCodeEmitter(TM, JCE);
 200 }
 201
 202 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 203   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 204           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 205          "JIT relocation model must be set to static or default!");
 206   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 207   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 208   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 209   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 210   MCPEs = &MF.getConstantPool()->getConstants();
 211   MJTEs = 0;
 212   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 213   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 214   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 215   JTI->Initialize(MF, IsPIC);
 216   MMI = &getAnalysis<MachineModuleInfo>();
 217   MCE.setModuleInfo(MMI);
 218
 219   do {
 220     DEBUG(errs() << "JITTing function '"
 221           << MF.getFunction()->getName() << "'\n");
 222     MCE.startFunction(MF);
 223     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 224          MBB != E; ++MBB) {
 225       MCE.StartMachineBasicBlock(MBB);
 226       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 227            I != E; ++I)
 228         emitInstruction(*I);
 229     }
 230   } while (MCE.finishFunction(MF));
 231
 232   return false;
 233 }
 234
 235 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 236 ///
 237 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 238   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 239   default: llvm_unreachable("Unknown shift opc!");
 240   case ARM_AM::asr: return 2;
 241   case ARM_AM::lsl: return 0;
 242   case ARM_AM::lsr: return 1;
 243   case ARM_AM::ror:
 244   case ARM_AM::rrx: return 3;
 245   }
 246   return 0;
 247 }
 248
 249 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 250 /// machine operand requires relocation, record the relocation and return zero.
 251 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 252                                         const MachineOperand &MO,
 253                                         unsigned Reloc) {
 254   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 255       && "Relocation to this function should be for movt or movw");
 256
 257   if (MO.isImm())
 258     return static_cast<unsigned>(MO.getImm());
 259   else if (MO.isGlobal())
 260     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 261   else if (MO.isSymbol())
 262     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 263   else if (MO.isMBB())
 264     emitMachineBasicBlock(MO.getMBB(), Reloc);
 265   else {
 266 #ifndef NDEBUG
 267     errs() << MO;
 268 #endif
 269     llvm_unreachable("Unsupported operand type for movw/movt");
 270   }
 271   return 0;
 272 }
 273
 274 /// getMachineOpValue - Return binary encoding of operand. If the machine
 275 /// operand requires relocation, record the relocation and return zero.
 276 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 277                                            const MachineOperand &MO) const {
 278   if (MO.isReg())
 279     return getARMRegisterNumbering(MO.getReg());
 280   else if (MO.isImm())
 281     return static_cast<unsigned>(MO.getImm());
 282   else if (MO.isGlobal())
 283     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 284   else if (MO.isSymbol())
 285     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 286   else if (MO.isCPI()) {
 287     const TargetInstrDesc &TID = MI.getDesc();
 288     // For VFP load, the immediate offset is multiplied by 4.
 289     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 290       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 291     emitConstPoolAddress(MO.getIndex(), Reloc);
 292   } else if (MO.isJTI())
 293     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 294   else if (MO.isMBB())
 295     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 296   else {
 297 #ifndef NDEBUG
 298     errs() << MO;
 299 #endif
 300     llvm_unreachable(0);
 301   }
 302   return 0;
 303 }
 304
 305 /// emitGlobalAddress - Emit the specified address to the code stream.
 306 ///
 307 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 308                                        bool MayNeedFarStub, bool Indirect,
 309                                        intptr_t ACPV) const {
 310   MachineRelocation MR = Indirect
 311     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 312                                            const_cast<GlobalValue *>(GV),
 313                                            ACPV, MayNeedFarStub)
 314     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 315                                const_cast<GlobalValue *>(GV), ACPV,
 316                                MayNeedFarStub);
 317   MCE.addRelocation(MR);
 318 }
 319
 320 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 321 /// be emitted to the current location in the function, and allow it to be PC
 322 /// relative.
 323 void ARMCodeEmitter::
 324 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 325   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 326                                                  Reloc, ES));
 327 }
 328
 329 /// emitConstPoolAddress - Arrange for the address of an constant pool
 330 /// to be emitted to the current location in the function, and allow it to be PC
 331 /// relative.
 332 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 333   // Tell JIT emitter we'll resolve the address.
 334   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 335                                                     Reloc, CPI, 0, true));
 336 }
 337
 338 /// emitJumpTableAddress - Arrange for the address of a jump table to
 339 /// be emitted to the current location in the function, and allow it to be PC
 340 /// relative.
 341 void ARMCodeEmitter::
 342 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 343   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 344                                                     Reloc, JTIndex, 0, true));
 345 }
 346
 347 /// emitMachineBasicBlock - Emit the specified address basic block.
 348 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 349                                            unsigned Reloc,
 350                                            intptr_t JTBase) const {
 351   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 352                                              Reloc, BB, JTBase));
 353 }
 354
 355 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 356   DEBUG(errs() << "  0x";
 357         errs().write_hex(Binary) << "\n");
 358   MCE.emitWordLE(Binary);
 359 }
 360
 361 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 362   DEBUG(errs() << "  0x";
 363         errs().write_hex(Binary) << "\n");
 364   MCE.emitDWordLE(Binary);
 365 }
 366
 367 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 368   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 369
 370   MCE.processDebugLoc(MI.getDebugLoc(), true);
 371
 372   ++NumEmitted;  // Keep track of the # of mi's emitted
 373   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 374   default: {
 375     llvm_unreachable("Unhandled instruction encoding format!");
 376     break;
 377   }
 378   case ARMII::Pseudo:
 379     emitPseudoInstruction(MI);
 380     break;
 381   case ARMII::DPFrm:
 382   case ARMII::DPSoRegFrm:
 383     emitDataProcessingInstruction(MI);
 384     break;
 385   case ARMII::LdFrm:
 386   case ARMII::StFrm:
 387     emitLoadStoreInstruction(MI);
 388     break;
 389   case ARMII::LdMiscFrm:
 390   case ARMII::StMiscFrm:
 391     emitMiscLoadStoreInstruction(MI);
 392     break;
 393   case ARMII::LdStMulFrm:
 394     emitLoadStoreMultipleInstruction(MI);
 395     break;
 396   case ARMII::MulFrm:
 397     emitMulFrmInstruction(MI);
 398     break;
 399   case ARMII::ExtFrm:
 400     emitExtendInstruction(MI);
 401     break;
 402   case ARMII::ArithMiscFrm:
 403     emitMiscArithInstruction(MI);
 404     break;
 405   case ARMII::SatFrm:
 406     emitSaturateInstruction(MI);
 407     break;
 408   case ARMII::BrFrm:
 409     emitBranchInstruction(MI);
 410     break;
 411   case ARMII::BrMiscFrm:
 412     emitMiscBranchInstruction(MI);
 413     break;
 414   // VFP instructions.
 415   case ARMII::VFPUnaryFrm:
 416   case ARMII::VFPBinaryFrm:
 417     emitVFPArithInstruction(MI);
 418     break;
 419   case ARMII::VFPConv1Frm:
 420   case ARMII::VFPConv2Frm:
 421   case ARMII::VFPConv3Frm:
 422   case ARMII::VFPConv4Frm:
 423   case ARMII::VFPConv5Frm:
 424     emitVFPConversionInstruction(MI);
 425     break;
 426   case ARMII::VFPLdStFrm:
 427     emitVFPLoadStoreInstruction(MI);
 428     break;
 429   case ARMII::VFPLdStMulFrm:
 430     emitVFPLoadStoreMultipleInstruction(MI);
 431     break;
 432   case ARMII::VFPMiscFrm:
 433     emitMiscInstruction(MI);
 434     break;
 435   // NEON instructions.
 436   case ARMII::NGetLnFrm:
 437   case ARMII::NSetLnFrm:
 438     emitNEONLaneInstruction(MI);
 439     break;
 440   case ARMII::NDupFrm:
 441     emitNEONDupInstruction(MI);
 442     break;
 443   case ARMII::N1RegModImmFrm:
 444     emitNEON1RegModImmInstruction(MI);
 445     break;
 446   case ARMII::N2RegFrm:
 447     emitNEON2RegInstruction(MI);
 448     break;
 449   case ARMII::N3RegFrm:
 450     emitNEON3RegInstruction(MI);
 451     break;
 452   }
 453   MCE.processDebugLoc(MI.getDebugLoc(), false);
 454 }
 455
 456 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 457   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 458   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 459   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 460
 461   // Remember the CONSTPOOL_ENTRY address for later relocation.
 462   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 463
 464   // Emit constpool island entry. In most cases, the actual values will be
 465   // resolved and relocated after code emission.
 466   if (MCPE.isMachineConstantPoolEntry()) {
 467     ARMConstantPoolValue *ACPV =
 468       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 469
 470     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 471           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 472
 473     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 474     const GlobalValue *GV = ACPV->getGV();
 475     if (GV) {
 476       Reloc::Model RelocM = TM.getRelocationModel();
 477       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 478                         isa<Function>(GV),
 479                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 480                         (intptr_t)ACPV);
 481      } else  {
 482       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 483     }
 484     emitWordLE(0);
 485   } else {
 486     const Constant *CV = MCPE.Val.ConstVal;
 487
 488     DEBUG({
 489         errs() << "  ** Constant pool #" << CPI << " @ "
 490                << (void*)MCE.getCurrentPCValue() << " ";
 491         if (const Function *F = dyn_cast<Function>(CV))
 492           errs() << F->getName();
 493         else
 494           errs() << *CV;
 495         errs() << '\n';
 496       });
 497
 498     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 499       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 500       emitWordLE(0);
 501     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 502       uint32_t Val = *(uint32_t*)CI->getValue().getRawData();
 503       emitWordLE(Val);
 504     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 505       if (CFP->getType()->isFloatTy())
 506         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 507       else if (CFP->getType()->isDoubleTy())
 508         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 509       else {
 510         llvm_unreachable("Unable to handle this constantpool entry!");
 511       }
 512     } else {
 513       llvm_unreachable("Unable to handle this constantpool entry!");
 514     }
 515   }
 516 }
 517
 518 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 519   const MachineOperand &MO0 = MI.getOperand(0);
 520   const MachineOperand &MO1 = MI.getOperand(1);
 521
 522   // Emit the 'movw' instruction.
 523   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 524
 525   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 526
 527   // Set the conditional execution predicate.
 528   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 529
 530   // Encode Rd.
 531   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 532
 533   // Encode imm16 as imm4:imm12
 534   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 535   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 536   emitWordLE(Binary);
 537
 538   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 539   // Emit the 'movt' instruction.
 540   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 541
 542   // Set the conditional execution predicate.
 543   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 544
 545   // Encode Rd.
 546   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 547
 548   // Encode imm16 as imm4:imm1, same as movw above.
 549   Binary |= Hi16 & 0xFFF;
 550   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 551   emitWordLE(Binary);
 552 }
 553
 554 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 555   const MachineOperand &MO0 = MI.getOperand(0);
 556   const MachineOperand &MO1 = MI.getOperand(1);
 557   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 558                                                   "Not a valid so_imm value!");
 559   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 560   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 561
 562   // Emit the 'mov' instruction.
 563   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 564
 565   // Set the conditional execution predicate.
 566   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 567
 568   // Encode Rd.
 569   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 570
 571   // Encode so_imm.
 572   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 573   Binary |= 1 << ARMII::I_BitShift;
 574   Binary |= getMachineSoImmOpValue(V1);
 575   emitWordLE(Binary);
 576
 577   // Now the 'orr' instruction.
 578   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 579
 580   // Set the conditional execution predicate.
 581   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 582
 583   // Encode Rd.
 584   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 585
 586   // Encode Rn.
 587   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 588
 589   // Encode so_imm.
 590   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 591   Binary |= 1 << ARMII::I_BitShift;
 592   Binary |= getMachineSoImmOpValue(V2);
 593   emitWordLE(Binary);
 594 }
 595
 596 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 597   // It's basically add r, pc, (LJTI - $+8)
 598
 599   const TargetInstrDesc &TID = MI.getDesc();
 600
 601   // Emit the 'add' instruction.
 602   unsigned Binary = 0x4 << 21;  // add: Insts{24-31} = 0b0100
 603
 604   // Set the conditional execution predicate
 605   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 606
 607   // Encode S bit if MI modifies CPSR.
 608   Binary |= getAddrModeSBit(MI, TID);
 609
 610   // Encode Rd.
 611   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 612
 613   // Encode Rn which is PC.
 614   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 615
 616   // Encode the displacement.
 617   Binary |= 1 << ARMII::I_BitShift;
 618   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 619
 620   emitWordLE(Binary);
 621 }
 622
 623 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 624   unsigned Opcode = MI.getDesc().Opcode;
 625
 626   // Part of binary is determined by TableGn.
 627   unsigned Binary = getBinaryCodeForInstr(MI);
 628
 629   // Set the conditional execution predicate
 630   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 631
 632   // Encode S bit if MI modifies CPSR.
 633   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 634     Binary |= 1 << ARMII::S_BitShift;
 635
 636   // Encode register def if there is one.
 637   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 638
 639   // Encode the shift operation.
 640   switch (Opcode) {
 641   default: break;
 642   case ARM::MOVrx:
 643     // rrx
 644     Binary |= 0x6 << 4;
 645     break;
 646   case ARM::MOVsrl_flag:
 647     // lsr #1
 648     Binary |= (0x2 << 4) | (1 << 7);
 649     break;
 650   case ARM::MOVsra_flag:
 651     // asr #1
 652     Binary |= (0x4 << 4) | (1 << 7);
 653     break;
 654   }
 655
 656   // Encode register Rm.
 657   Binary |= getMachineOpValue(MI, 1);
 658
 659   emitWordLE(Binary);
 660 }
 661
 662 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 663   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 664         << (void*)MCE.getCurrentPCValue() << '\n');
 665   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 666 }
 667
 668 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 669   unsigned Opcode = MI.getDesc().Opcode;
 670   switch (Opcode) {
 671   default:
 672     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 673   case ARM::BX:
 674   case ARM::BMOVPCRX:
 675   case ARM::BXr9:
 676   case ARM::BMOVPCRXr9: {
 677     // First emit mov lr, pc
 678     unsigned Binary = 0x01a0e00f;
 679     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 680     emitWordLE(Binary);
 681
 682     // and then emit the branch.
 683     emitMiscBranchInstruction(MI);
 684     break;
 685   }
 686   case TargetOpcode::INLINEASM: {
 687     // We allow inline assembler nodes with empty bodies - they can
 688     // implicitly define registers, which is ok for JIT.
 689     if (MI.getOperand(0).getSymbolName()[0]) {
 690       report_fatal_error("JIT does not support inline asm!");
 691     }
 692     break;
 693   }
 694   case TargetOpcode::PROLOG_LABEL:
 695   case TargetOpcode::EH_LABEL:
 696     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 697     break;
 698   case TargetOpcode::IMPLICIT_DEF:
 699   case TargetOpcode::KILL:
 700     // Do nothing.
 701     break;
 702   case ARM::CONSTPOOL_ENTRY:
 703     emitConstPoolInstruction(MI);
 704     break;
 705   case ARM::PICADD: {
 706     // Remember of the address of the PC label for relocation later.
 707     addPCLabel(MI.getOperand(2).getImm());
 708     // PICADD is just an add instruction that implicitly read pc.
 709     emitDataProcessingInstruction(MI, 0, ARM::PC);
 710     break;
 711   }
 712   case ARM::PICLDR:
 713   case ARM::PICLDRB:
 714   case ARM::PICSTR:
 715   case ARM::PICSTRB: {
 716     // Remember of the address of the PC label for relocation later.
 717     addPCLabel(MI.getOperand(2).getImm());
 718     // These are just load / store instructions that implicitly read pc.
 719     emitLoadStoreInstruction(MI, 0, ARM::PC);
 720     break;
 721   }
 722   case ARM::PICLDRH:
 723   case ARM::PICLDRSH:
 724   case ARM::PICLDRSB:
 725   case ARM::PICSTRH: {
 726     // Remember of the address of the PC label for relocation later.
 727     addPCLabel(MI.getOperand(2).getImm());
 728     // These are just load / store instructions that implicitly read pc.
 729     emitMiscLoadStoreInstruction(MI, ARM::PC);
 730     break;
 731   }
 732
 733   case ARM::MOVi32imm:
 734     emitMOVi32immInstruction(MI);
 735     break;
 736
 737   case ARM::MOVi2pieces:
 738     // Two instructions to materialize a constant.
 739     emitMOVi2piecesInstruction(MI);
 740     break;
 741   case ARM::LEApcrelJT:
 742     // Materialize jumptable address.
 743     emitLEApcrelJTInstruction(MI);
 744     break;
 745   case ARM::MOVrx:
 746   case ARM::MOVsrl_flag:
 747   case ARM::MOVsra_flag:
 748     emitPseudoMoveInstruction(MI);
 749     break;
 750   }
 751 }
 752
 753 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 754                                                 const TargetInstrDesc &TID,
 755                                                 const MachineOperand &MO,
 756                                                 unsigned OpIdx) {
 757   unsigned Binary = getMachineOpValue(MI, MO);
 758
 759   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 760   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 761   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 762
 763   // Encode the shift opcode.
 764   unsigned SBits = 0;
 765   unsigned Rs = MO1.getReg();
 766   if (Rs) {
 767     // Set shift operand (bit[7:4]).
 768     // LSL - 0001
 769     // LSR - 0011
 770     // ASR - 0101
 771     // ROR - 0111
 772     // RRX - 0110 and bit[11:8] clear.
 773     switch (SOpc) {
 774     default: llvm_unreachable("Unknown shift opc!");
 775     case ARM_AM::lsl: SBits = 0x1; break;
 776     case ARM_AM::lsr: SBits = 0x3; break;
 777     case ARM_AM::asr: SBits = 0x5; break;
 778     case ARM_AM::ror: SBits = 0x7; break;
 779     case ARM_AM::rrx: SBits = 0x6; break;
 780     }
 781   } else {
 782     // Set shift operand (bit[6:4]).
 783     // LSL - 000
 784     // LSR - 010
 785     // ASR - 100
 786     // ROR - 110
 787     switch (SOpc) {
 788     default: llvm_unreachable("Unknown shift opc!");
 789     case ARM_AM::lsl: SBits = 0x0; break;
 790     case ARM_AM::lsr: SBits = 0x2; break;
 791     case ARM_AM::asr: SBits = 0x4; break;
 792     case ARM_AM::ror: SBits = 0x6; break;
 793     }
 794   }
 795   Binary |= SBits << 4;
 796   if (SOpc == ARM_AM::rrx)
 797     return Binary;
 798
 799   // Encode the shift operation Rs or shift_imm (except rrx).
 800   if (Rs) {
 801     // Encode Rs bit[11:8].
 802     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 803     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 804   }
 805
 806   // Encode shift_imm bit[11:7].
 807   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 808 }
 809
 810 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 811   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 812   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 813
 814   // Encode rotate_imm.
 815   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 816     << ARMII::SoRotImmShift;
 817
 818   // Encode immed_8.
 819   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 820   return Binary;
 821 }
 822
 823 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 824                                          const TargetInstrDesc &TID) const {
 825   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 826     const MachineOperand &MO = MI.getOperand(i-1);
 827     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 828       return 1 << ARMII::S_BitShift;
 829   }
 830   return 0;
 831 }
 832
 833 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 834                                                    unsigned ImplicitRd,
 835                                                    unsigned ImplicitRn) {
 836   const TargetInstrDesc &TID = MI.getDesc();
 837
 838   // Part of binary is determined by TableGn.
 839   unsigned Binary = getBinaryCodeForInstr(MI);
 840
 841   // Set the conditional execution predicate
 842   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 843
 844   // Encode S bit if MI modifies CPSR.
 845   Binary |= getAddrModeSBit(MI, TID);
 846
 847   // Encode register def if there is one.
 848   unsigned NumDefs = TID.getNumDefs();
 849   unsigned OpIdx = 0;
 850   if (NumDefs)
 851     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 852   else if (ImplicitRd)
 853     // Special handling for implicit use (e.g. PC).
 854     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 855
 856   if (TID.Opcode == ARM::MOVi16) {
 857       // Get immediate from MI.
 858       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 859                       ARM::reloc_arm_movw);
 860       // Encode imm which is the same as in emitMOVi32immInstruction().
 861       Binary |= Lo16 & 0xFFF;
 862       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 863       emitWordLE(Binary);
 864       return;
 865   } else if(TID.Opcode == ARM::MOVTi16) {
 866       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 867                        ARM::reloc_arm_movt) >> 16);
 868       Binary |= Hi16 & 0xFFF;
 869       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 870       emitWordLE(Binary);
 871       return;
 872   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 873       uint32_t v = ~MI.getOperand(2).getImm();
 874       int32_t lsb = CountTrailingZeros_32(v);
 875       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 876       // Instr{20-16} = msb, Instr{11-7} = lsb
 877       Binary |= (msb & 0x1F) << 16;
 878       Binary |= (lsb & 0x1F) << 7;
 879       emitWordLE(Binary);
 880       return;
 881   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
 882       // Encode Rn in Instr{0-3}
 883       Binary |= getMachineOpValue(MI, OpIdx++);
 884
 885       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
 886       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
 887
 888       // Instr{20-16} = widthm1, Instr{11-7} = lsb
 889       Binary |= (widthm1 & 0x1F) << 16;
 890       Binary |= (lsb & 0x1F) << 7;
 891       emitWordLE(Binary);
 892       return;
 893   }
 894
 895   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
 896   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 897     ++OpIdx;
 898
 899   // Encode first non-shifter register operand if there is one.
 900   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
 901   if (!isUnary) {
 902     if (ImplicitRn)
 903       // Special handling for implicit use (e.g. PC).
 904       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 905     else {
 906       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
 907       ++OpIdx;
 908     }
 909   }
 910
 911   // Encode shifter operand.
 912   const MachineOperand &MO = MI.getOperand(OpIdx);
 913   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
 914     // Encode SoReg.
 915     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
 916     return;
 917   }
 918
 919   if (MO.isReg()) {
 920     // Encode register Rm.
 921     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
 922     return;
 923   }
 924
 925   // Encode so_imm.
 926   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
 927
 928   emitWordLE(Binary);
 929 }
 930
 931 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
 932                                               unsigned ImplicitRd,
 933                                               unsigned ImplicitRn) {
 934   const TargetInstrDesc &TID = MI.getDesc();
 935   unsigned Form = TID.TSFlags & ARMII::FormMask;
 936   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
 937
 938   // Part of binary is determined by TableGn.
 939   unsigned Binary = getBinaryCodeForInstr(MI);
 940
 941   // Set the conditional execution predicate
 942   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 943
 944   unsigned OpIdx = 0;
 945
 946   // Operand 0 of a pre- and post-indexed store is the address base
 947   // writeback. Skip it.
 948   bool Skipped = false;
 949   if (IsPrePost && Form == ARMII::StFrm) {
 950     ++OpIdx;
 951     Skipped = true;
 952   }
 953
 954   // Set first operand
 955   if (ImplicitRd)
 956     // Special handling for implicit use (e.g. PC).
 957     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 958   else
 959     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 960
 961   // Set second operand
 962   if (ImplicitRn)
 963     // Special handling for implicit use (e.g. PC).
 964     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 965   else
 966     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
 967
 968   // If this is a two-address operand, skip it. e.g. LDR_PRE.
 969   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 970     ++OpIdx;
 971
 972   const MachineOperand &MO2 = MI.getOperand(OpIdx);
 973   unsigned AM2Opc = (ImplicitRn == ARM::PC)
 974     ? 0 : MI.getOperand(OpIdx+1).getImm();
 975
 976   // Set bit U(23) according to sign of immed value (positive or negative).
 977   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
 978              ARMII::U_BitShift);
 979   if (!MO2.getReg()) { // is immediate
 980     if (ARM_AM::getAM2Offset(AM2Opc))
 981       // Set the value of offset_12 field
 982       Binary |= ARM_AM::getAM2Offset(AM2Opc);
 983     emitWordLE(Binary);
 984     return;
 985   }
 986
 987   // Set bit I(25), because this is not in immediate enconding.
 988   Binary |= 1 << ARMII::I_BitShift;
 989   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
 990   // Set bit[3:0] to the corresponding Rm register
 991   Binary |= getARMRegisterNumbering(MO2.getReg());
 992
 993   // If this instr is in scaled register offset/index instruction, set
 994   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
 995   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
 996     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
 997     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
 998   }
 999
1000   emitWordLE(Binary);
1001 }
1002
1003 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1004                                                   unsigned ImplicitRn) {
1005   const TargetInstrDesc &TID = MI.getDesc();
1006   unsigned Form = TID.TSFlags & ARMII::FormMask;
1007   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1008
1009   // Part of binary is determined by TableGn.
1010   unsigned Binary = getBinaryCodeForInstr(MI);
1011
1012   // Set the conditional execution predicate
1013   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1014
1015   unsigned OpIdx = 0;
1016
1017   // Operand 0 of a pre- and post-indexed store is the address base
1018   // writeback. Skip it.
1019   bool Skipped = false;
1020   if (IsPrePost && Form == ARMII::StMiscFrm) {
1021     ++OpIdx;
1022     Skipped = true;
1023   }
1024
1025   // Set first operand
1026   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1027
1028   // Skip LDRD and STRD's second operand.
1029   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1030     ++OpIdx;
1031
1032   // Set second operand
1033   if (ImplicitRn)
1034     // Special handling for implicit use (e.g. PC).
1035     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1036   else
1037     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1038
1039   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1040   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1041     ++OpIdx;
1042
1043   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1044   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1045     ? 0 : MI.getOperand(OpIdx+1).getImm();
1046
1047   // Set bit U(23) according to sign of immed value (positive or negative)
1048   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1049              ARMII::U_BitShift);
1050
1051   // If this instr is in register offset/index encoding, set bit[3:0]
1052   // to the corresponding Rm register.
1053   if (MO2.getReg()) {
1054     Binary |= getARMRegisterNumbering(MO2.getReg());
1055     emitWordLE(Binary);
1056     return;
1057   }
1058
1059   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1060   Binary |= 1 << ARMII::AM3_I_BitShift;
1061   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1062     // Set operands
1063     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1064     Binary |= (ImmOffs & 0xF);                      // immedL
1065   }
1066
1067   emitWordLE(Binary);
1068 }
1069
1070 static unsigned getAddrModeUPBits(unsigned Mode) {
1071   unsigned Binary = 0;
1072
1073   // Set addressing mode by modifying bits U(23) and P(24)
1074   // IA - Increment after  - bit U = 1 and bit P = 0
1075   // IB - Increment before - bit U = 1 and bit P = 1
1076   // DA - Decrement after  - bit U = 0 and bit P = 0
1077   // DB - Decrement before - bit U = 0 and bit P = 1
1078   switch (Mode) {
1079   default: llvm_unreachable("Unknown addressing sub-mode!");
1080   case ARM_AM::da:                                     break;
1081   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1082   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1083   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1084   }
1085
1086   return Binary;
1087 }
1088
1089 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1090   const TargetInstrDesc &TID = MI.getDesc();
1091   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1092
1093   // Part of binary is determined by TableGn.
1094   unsigned Binary = getBinaryCodeForInstr(MI);
1095
1096   // Set the conditional execution predicate
1097   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1098
1099   // Skip operand 0 of an instruction with base register update.
1100   unsigned OpIdx = 0;
1101   if (IsUpdating)
1102     ++OpIdx;
1103
1104   // Set base address operand
1105   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1106
1107   // Set addressing mode by modifying bits U(23) and P(24)
1108   const MachineOperand &MO = MI.getOperand(OpIdx++);
1109   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1110
1111   // Set bit W(21)
1112   if (IsUpdating)
1113     Binary |= 0x1 << ARMII::W_BitShift;
1114
1115   // Set registers
1116   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1117     const MachineOperand &MO = MI.getOperand(i);
1118     if (!MO.isReg() || MO.isImplicit())
1119       break;
1120     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1121     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1122            RegNum < 16);
1123     Binary |= 0x1 << RegNum;
1124   }
1125
1126   emitWordLE(Binary);
1127 }
1128
1129 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1130   const TargetInstrDesc &TID = MI.getDesc();
1131
1132   // Part of binary is determined by TableGn.
1133   unsigned Binary = getBinaryCodeForInstr(MI);
1134
1135   // Set the conditional execution predicate
1136   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1137
1138   // Encode S bit if MI modifies CPSR.
1139   Binary |= getAddrModeSBit(MI, TID);
1140
1141   // 32x32->64bit operations have two destination registers. The number
1142   // of register definitions will tell us if that's what we're dealing with.
1143   unsigned OpIdx = 0;
1144   if (TID.getNumDefs() == 2)
1145     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1146
1147   // Encode Rd
1148   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1149
1150   // Encode Rm
1151   Binary |= getMachineOpValue(MI, OpIdx++);
1152
1153   // Encode Rs
1154   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1155
1156   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1157   // it as Rn (for multiply, that's in the same offset as RdLo.
1158   if (TID.getNumOperands() > OpIdx &&
1159       !TID.OpInfo[OpIdx].isPredicate() &&
1160       !TID.OpInfo[OpIdx].isOptionalDef())
1161     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1162
1163   emitWordLE(Binary);
1164 }
1165
1166 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1167   const TargetInstrDesc &TID = MI.getDesc();
1168
1169   // Part of binary is determined by TableGn.
1170   unsigned Binary = getBinaryCodeForInstr(MI);
1171
1172   // Set the conditional execution predicate
1173   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1174
1175   unsigned OpIdx = 0;
1176
1177   // Encode Rd
1178   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1179
1180   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1181   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1182   if (MO2.isReg()) {
1183     // Two register operand form.
1184     // Encode Rn.
1185     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1186
1187     // Encode Rm.
1188     Binary |= getMachineOpValue(MI, MO2);
1189     ++OpIdx;
1190   } else {
1191     Binary |= getMachineOpValue(MI, MO1);
1192   }
1193
1194   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1195   if (MI.getOperand(OpIdx).isImm() &&
1196       !TID.OpInfo[OpIdx].isPredicate() &&
1197       !TID.OpInfo[OpIdx].isOptionalDef())
1198     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1199
1200   emitWordLE(Binary);
1201 }
1202
1203 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1204   const TargetInstrDesc &TID = MI.getDesc();
1205
1206   // Part of binary is determined by TableGn.
1207   unsigned Binary = getBinaryCodeForInstr(MI);
1208
1209   // Set the conditional execution predicate
1210   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1211
1212   unsigned OpIdx = 0;
1213
1214   // Encode Rd
1215   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1216
1217   const MachineOperand &MO = MI.getOperand(OpIdx++);
1218   if (OpIdx == TID.getNumOperands() ||
1219       TID.OpInfo[OpIdx].isPredicate() ||
1220       TID.OpInfo[OpIdx].isOptionalDef()) {
1221     // Encode Rm and it's done.
1222     Binary |= getMachineOpValue(MI, MO);
1223     emitWordLE(Binary);
1224     return;
1225   }
1226
1227   // Encode Rn.
1228   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1229
1230   // Encode Rm.
1231   Binary |= getMachineOpValue(MI, OpIdx++);
1232
1233   // Encode shift_imm.
1234   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1235   if (TID.Opcode == ARM::PKHTB) {
1236     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1237     if (ShiftAmt == 32)
1238       ShiftAmt = 0;
1239   }
1240   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1241   Binary |= ShiftAmt << ARMII::ShiftShift;
1242
1243   emitWordLE(Binary);
1244 }
1245
1246 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1247   const TargetInstrDesc &TID = MI.getDesc();
1248
1249   // Part of binary is determined by TableGen.
1250   unsigned Binary = getBinaryCodeForInstr(MI);
1251
1252   // Set the conditional execution predicate
1253   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1254
1255   // Encode Rd
1256   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1257
1258   // Encode saturate bit position.
1259   unsigned Pos = MI.getOperand(1).getImm();
1260   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1261     Pos -= 1;
1262   assert((Pos < 16 || (Pos < 32 &&
1263                        TID.Opcode != ARM::SSAT16 &&
1264                        TID.Opcode != ARM::USAT16)) &&
1265          "saturate bit position out of range");
1266   Binary |= Pos << 16;
1267
1268   // Encode Rm
1269   Binary |= getMachineOpValue(MI, 2);
1270
1271   // Encode shift_imm.
1272   if (TID.getNumOperands() == 4) {
1273     unsigned ShiftOp = MI.getOperand(3).getImm();
1274     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1275     if (Opc == ARM_AM::asr)
1276       Binary |= (1 << 6);
1277     unsigned ShiftAmt = MI.getOperand(3).getImm();
1278     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1279       ShiftAmt = 0;
1280     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1281     Binary |= ShiftAmt << ARMII::ShiftShift;
1282   }
1283
1284   emitWordLE(Binary);
1285 }
1286
1287 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1288   const TargetInstrDesc &TID = MI.getDesc();
1289
1290   if (TID.Opcode == ARM::TPsoft) {
1291     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1292   }
1293
1294   // Part of binary is determined by TableGn.
1295   unsigned Binary = getBinaryCodeForInstr(MI);
1296
1297   // Set the conditional execution predicate
1298   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1299
1300   // Set signed_immed_24 field
1301   Binary |= getMachineOpValue(MI, 0);
1302
1303   emitWordLE(Binary);
1304 }
1305
1306 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1307   // Remember the base address of the inline jump table.
1308   uintptr_t JTBase = MCE.getCurrentPCValue();
1309   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1310   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1311                << '\n');
1312
1313   // Now emit the jump table entries.
1314   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1315   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1316     if (IsPIC)
1317       // DestBB address - JT base.
1318       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1319     else
1320       // Absolute DestBB address.
1321       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1322     emitWordLE(0);
1323   }
1324 }
1325
1326 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1327   const TargetInstrDesc &TID = MI.getDesc();
1328
1329   // Handle jump tables.
1330   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1331     // First emit a ldr pc, [] instruction.
1332     emitDataProcessingInstruction(MI, ARM::PC);
1333
1334     // Then emit the inline jump table.
1335     unsigned JTIndex =
1336       (TID.Opcode == ARM::BR_JTr)
1337       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1338     emitInlineJumpTable(JTIndex);
1339     return;
1340   } else if (TID.Opcode == ARM::BR_JTm) {
1341     // First emit a ldr pc, [] instruction.
1342     emitLoadStoreInstruction(MI, ARM::PC);
1343
1344     // Then emit the inline jump table.
1345     emitInlineJumpTable(MI.getOperand(3).getIndex());
1346     return;
1347   }
1348
1349   // Part of binary is determined by TableGn.
1350   unsigned Binary = getBinaryCodeForInstr(MI);
1351
1352   // Set the conditional execution predicate
1353   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1354
1355   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1356     // The return register is LR.
1357     Binary |= getARMRegisterNumbering(ARM::LR);
1358   else
1359     // otherwise, set the return register
1360     Binary |= getMachineOpValue(MI, 0);
1361
1362   emitWordLE(Binary);
1363 }
1364
1365 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1366   unsigned RegD = MI.getOperand(OpIdx).getReg();
1367   unsigned Binary = 0;
1368   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1369   RegD = getARMRegisterNumbering(RegD);
1370   if (!isSPVFP)
1371     Binary |=   RegD               << ARMII::RegRdShift;
1372   else {
1373     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1374     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1375   }
1376   return Binary;
1377 }
1378
1379 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1380   unsigned RegN = MI.getOperand(OpIdx).getReg();
1381   unsigned Binary = 0;
1382   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1383   RegN = getARMRegisterNumbering(RegN);
1384   if (!isSPVFP)
1385     Binary |=   RegN               << ARMII::RegRnShift;
1386   else {
1387     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1388     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1389   }
1390   return Binary;
1391 }
1392
1393 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1394   unsigned RegM = MI.getOperand(OpIdx).getReg();
1395   unsigned Binary = 0;
1396   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1397   RegM = getARMRegisterNumbering(RegM);
1398   if (!isSPVFP)
1399     Binary |=   RegM;
1400   else {
1401     Binary |= ((RegM & 0x1E) >> 1);
1402     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1403   }
1404   return Binary;
1405 }
1406
1407 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1408   const TargetInstrDesc &TID = MI.getDesc();
1409
1410   // Part of binary is determined by TableGn.
1411   unsigned Binary = getBinaryCodeForInstr(MI);
1412
1413   // Set the conditional execution predicate
1414   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1415
1416   unsigned OpIdx = 0;
1417   assert((Binary & ARMII::D_BitShift) == 0 &&
1418          (Binary & ARMII::N_BitShift) == 0 &&
1419          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1420
1421   // Encode Dd / Sd.
1422   Binary |= encodeVFPRd(MI, OpIdx++);
1423
1424   // If this is a two-address operand, skip it, e.g. FMACD.
1425   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1426     ++OpIdx;
1427
1428   // Encode Dn / Sn.
1429   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1430     Binary |= encodeVFPRn(MI, OpIdx++);
1431
1432   if (OpIdx == TID.getNumOperands() ||
1433       TID.OpInfo[OpIdx].isPredicate() ||
1434       TID.OpInfo[OpIdx].isOptionalDef()) {
1435     // FCMPEZD etc. has only one operand.
1436     emitWordLE(Binary);
1437     return;
1438   }
1439
1440   // Encode Dm / Sm.
1441   Binary |= encodeVFPRm(MI, OpIdx);
1442
1443   emitWordLE(Binary);
1444 }
1445
1446 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1447   const TargetInstrDesc &TID = MI.getDesc();
1448   unsigned Form = TID.TSFlags & ARMII::FormMask;
1449
1450   // Part of binary is determined by TableGn.
1451   unsigned Binary = getBinaryCodeForInstr(MI);
1452
1453   // Set the conditional execution predicate
1454   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1455
1456   switch (Form) {
1457   default: break;
1458   case ARMII::VFPConv1Frm:
1459   case ARMII::VFPConv2Frm:
1460   case ARMII::VFPConv3Frm:
1461     // Encode Dd / Sd.
1462     Binary |= encodeVFPRd(MI, 0);
1463     break;
1464   case ARMII::VFPConv4Frm:
1465     // Encode Dn / Sn.
1466     Binary |= encodeVFPRn(MI, 0);
1467     break;
1468   case ARMII::VFPConv5Frm:
1469     // Encode Dm / Sm.
1470     Binary |= encodeVFPRm(MI, 0);
1471     break;
1472   }
1473
1474   switch (Form) {
1475   default: break;
1476   case ARMII::VFPConv1Frm:
1477     // Encode Dm / Sm.
1478     Binary |= encodeVFPRm(MI, 1);
1479     break;
1480   case ARMII::VFPConv2Frm:
1481   case ARMII::VFPConv3Frm:
1482     // Encode Dn / Sn.
1483     Binary |= encodeVFPRn(MI, 1);
1484     break;
1485   case ARMII::VFPConv4Frm:
1486   case ARMII::VFPConv5Frm:
1487     // Encode Dd / Sd.
1488     Binary |= encodeVFPRd(MI, 1);
1489     break;
1490   }
1491
1492   if (Form == ARMII::VFPConv5Frm)
1493     // Encode Dn / Sn.
1494     Binary |= encodeVFPRn(MI, 2);
1495   else if (Form == ARMII::VFPConv3Frm)
1496     // Encode Dm / Sm.
1497     Binary |= encodeVFPRm(MI, 2);
1498
1499   emitWordLE(Binary);
1500 }
1501
1502 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1503   // Part of binary is determined by TableGn.
1504   unsigned Binary = getBinaryCodeForInstr(MI);
1505
1506   // Set the conditional execution predicate
1507   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1508
1509   unsigned OpIdx = 0;
1510
1511   // Encode Dd / Sd.
1512   Binary |= encodeVFPRd(MI, OpIdx++);
1513
1514   // Encode address base.
1515   const MachineOperand &Base = MI.getOperand(OpIdx++);
1516   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1517
1518   // If there is a non-zero immediate offset, encode it.
1519   if (Base.isReg()) {
1520     const MachineOperand &Offset = MI.getOperand(OpIdx);
1521     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1522       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1523         Binary |= 1 << ARMII::U_BitShift;
1524       Binary |= ImmOffs;
1525       emitWordLE(Binary);
1526       return;
1527     }
1528   }
1529
1530   // If immediate offset is omitted, default to +0.
1531   Binary |= 1 << ARMII::U_BitShift;
1532
1533   emitWordLE(Binary);
1534 }
1535
1536 void
1537 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1538   const TargetInstrDesc &TID = MI.getDesc();
1539   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1540
1541   // Part of binary is determined by TableGn.
1542   unsigned Binary = getBinaryCodeForInstr(MI);
1543
1544   // Set the conditional execution predicate
1545   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1546
1547   // Skip operand 0 of an instruction with base register update.
1548   unsigned OpIdx = 0;
1549   if (IsUpdating)
1550     ++OpIdx;
1551
1552   // Set base address operand
1553   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1554
1555   // Set addressing mode by modifying bits U(23) and P(24)
1556   const MachineOperand &MO = MI.getOperand(OpIdx++);
1557   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1558
1559   // Set bit W(21)
1560   if (IsUpdating)
1561     Binary |= 0x1 << ARMII::W_BitShift;
1562
1563   // First register is encoded in Dd.
1564   Binary |= encodeVFPRd(MI, OpIdx+2);
1565
1566   // Count the number of registers.
1567   unsigned NumRegs = 1;
1568   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1569     const MachineOperand &MO = MI.getOperand(i);
1570     if (!MO.isReg() || MO.isImplicit())
1571       break;
1572     ++NumRegs;
1573   }
1574   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1575   // Otherwise, it will be 0, in the case of 32-bit registers.
1576   if(Binary & 0x100)
1577     Binary |= NumRegs * 2;
1578   else
1579     Binary |= NumRegs;
1580
1581   emitWordLE(Binary);
1582 }
1583
1584 void ARMCodeEmitter::emitMiscInstruction(const MachineInstr &MI) {
1585   unsigned Opcode = MI.getDesc().Opcode;
1586   // Part of binary is determined by TableGn.
1587   unsigned Binary = getBinaryCodeForInstr(MI);
1588
1589   // Set the conditional execution predicate
1590   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1591
1592   switch(Opcode) {
1593   default:
1594     llvm_unreachable("ARMCodeEmitter::emitMiscInstruction");
1595
1596   case ARM::FMSTAT:
1597     // No further encoding needed.
1598     break;
1599
1600   case ARM::VMRS:
1601   case ARM::VMSR: {
1602     const MachineOperand &MO0 = MI.getOperand(0);
1603     // Encode Rt.
1604     Binary |= getARMRegisterNumbering(MO0.getReg()) << ARMII::RegRdShift;
1605     break;
1606   }
1607
1608   case ARM::FCONSTD:
1609   case ARM::FCONSTS: {
1610     // Encode Dd / Sd.
1611     Binary |= encodeVFPRd(MI, 0);
1612
1613     // Encode imm., Table A7-18 VFP modified immediate constants
1614     const MachineOperand &MO1 = MI.getOperand(1);
1615     unsigned Imm = static_cast<unsigned>(MO1.getFPImm()->getValueAPF()
1616                       .bitcastToAPInt().getHiBits(32).getLimitedValue());
1617     unsigned ModifiedImm;
1618
1619     if(Opcode == ARM::FCONSTS)
1620       ModifiedImm = (Imm & 0x80000000) >> 24 | // a
1621                     (Imm & 0x03F80000) >> 19;  // bcdefgh
1622     else // Opcode == ARM::FCONSTD
1623       ModifiedImm = (Imm & 0x80000000) >> 24 | // a
1624                     (Imm & 0x007F0000) >> 16;  // bcdefgh
1625
1626     // Insts{19-16} = abcd, Insts{3-0} = efgh
1627     Binary |= ((ModifiedImm & 0xF0) >> 4) << 16;
1628     Binary |= (ModifiedImm & 0xF);
1629     break;
1630   }
1631   }
1632
1633   emitWordLE(Binary);
1634 }
1635
1636 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1637   unsigned RegD = MI.getOperand(OpIdx).getReg();
1638   unsigned Binary = 0;
1639   RegD = getARMRegisterNumbering(RegD);
1640   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1641   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1642   return Binary;
1643 }
1644
1645 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1646   unsigned RegN = MI.getOperand(OpIdx).getReg();
1647   unsigned Binary = 0;
1648   RegN = getARMRegisterNumbering(RegN);
1649   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1650   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1651   return Binary;
1652 }
1653
1654 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1655   unsigned RegM = MI.getOperand(OpIdx).getReg();
1656   unsigned Binary = 0;
1657   RegM = getARMRegisterNumbering(RegM);
1658   Binary |= (RegM & 0xf);
1659   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1660   return Binary;
1661 }
1662
1663 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1664 /// data-processing instruction to the corresponding Thumb encoding.
1665 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1666   assert((Binary & 0xfe000000) == 0xf2000000 &&
1667          "not an ARM NEON data-processing instruction");
1668   unsigned UBit = (Binary >> 24) & 1;
1669   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1670 }
1671
1672 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1673   unsigned Binary = getBinaryCodeForInstr(MI);
1674
1675   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1676   const TargetInstrDesc &TID = MI.getDesc();
1677   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1678     RegTOpIdx = 0;
1679     RegNOpIdx = 1;
1680     LnOpIdx = 2;
1681   } else { // ARMII::NSetLnFrm
1682     RegTOpIdx = 2;
1683     RegNOpIdx = 0;
1684     LnOpIdx = 3;
1685   }
1686
1687   // Set the conditional execution predicate
1688   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1689
1690   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1691   RegT = getARMRegisterNumbering(RegT);
1692   Binary |= (RegT << ARMII::RegRdShift);
1693   Binary |= encodeNEONRn(MI, RegNOpIdx);
1694
1695   unsigned LaneShift;
1696   if ((Binary & (1 << 22)) != 0)
1697     LaneShift = 0; // 8-bit elements
1698   else if ((Binary & (1 << 5)) != 0)
1699     LaneShift = 1; // 16-bit elements
1700   else
1701     LaneShift = 2; // 32-bit elements
1702
1703   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1704   unsigned Opc1 = Lane >> 2;
1705   unsigned Opc2 = Lane & 3;
1706   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1707   Binary |= (Opc1 << 21);
1708   Binary |= (Opc2 << 5);
1709
1710   emitWordLE(Binary);
1711 }
1712
1713 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1714   unsigned Binary = getBinaryCodeForInstr(MI);
1715
1716   // Set the conditional execution predicate
1717   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1718
1719   unsigned RegT = MI.getOperand(1).getReg();
1720   RegT = getARMRegisterNumbering(RegT);
1721   Binary |= (RegT << ARMII::RegRdShift);
1722   Binary |= encodeNEONRn(MI, 0);
1723   emitWordLE(Binary);
1724 }
1725
1726 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1727   unsigned Binary = getBinaryCodeForInstr(MI);
1728   // Destination register is encoded in Dd.
1729   Binary |= encodeNEONRd(MI, 0);
1730   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1731   unsigned Imm = MI.getOperand(1).getImm();
1732   unsigned Op = (Imm >> 12) & 1;
1733   unsigned Cmode = (Imm >> 8) & 0xf;
1734   unsigned I = (Imm >> 7) & 1;
1735   unsigned Imm3 = (Imm >> 4) & 0x7;
1736   unsigned Imm4 = Imm & 0xf;
1737   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1738   if (IsThumb)
1739     Binary = convertNEONDataProcToThumb(Binary);
1740   emitWordLE(Binary);
1741 }
1742
1743 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1744   const TargetInstrDesc &TID = MI.getDesc();
1745   unsigned Binary = getBinaryCodeForInstr(MI);
1746   // Destination register is encoded in Dd; source register in Dm.
1747   unsigned OpIdx = 0;
1748   Binary |= encodeNEONRd(MI, OpIdx++);
1749   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1750     ++OpIdx;
1751   Binary |= encodeNEONRm(MI, OpIdx);
1752   if (IsThumb)
1753     Binary = convertNEONDataProcToThumb(Binary);
1754   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1755   emitWordLE(Binary);
1756 }
1757
1758 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1759   const TargetInstrDesc &TID = MI.getDesc();
1760   unsigned Binary = getBinaryCodeForInstr(MI);
1761   // Destination register is encoded in Dd; source registers in Dn and Dm.
1762   unsigned OpIdx = 0;
1763   Binary |= encodeNEONRd(MI, OpIdx++);
1764   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1765     ++OpIdx;
1766   Binary |= encodeNEONRn(MI, OpIdx++);
1767   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1768     ++OpIdx;
1769   Binary |= encodeNEONRm(MI, OpIdx);
1770   if (IsThumb)
1771     Binary = convertNEONDataProcToThumb(Binary);
1772   // FIXME: This does not handle VMOVDneon or VMOVQ.
1773   emitWordLE(Binary);
1774 }
1775
1776 #include "ARMGenCodeEmitter.inc"