lib/Target/ARM/ARMExpandPseudoInsts.cpp

   1 //===-- ARMExpandPseudoInsts.cpp - Expand pseudo instructions -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a pass that expands pseudo instructions into target
  11 // instructions to allow proper scheduling, if-conversion, and other late
  12 // optimizations. This pass should be run after register allocation but before
  13 // the post-regalloc scheduling pass.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "ARM.h"
  18 #include "ARMBaseInstrInfo.h"
  19 #include "ARMBaseRegisterInfo.h"
  20 #include "ARMConstantPoolValue.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "MCTargetDesc/ARMAddressingModes.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunctionPass.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/IR/GlobalValue.h"
  27 #include "llvm/Support/CommandLine.h"
  28 #include "llvm/Support/raw_ostream.h" // FIXME: for debug only. remove!
  29 #include "llvm/Target/TargetFrameLowering.h"
  30 #include "llvm/Target/TargetRegisterInfo.h"
  31 using namespace llvm;
  32
  33 #define DEBUG_TYPE "arm-pseudo"
  34
  35 static cl::opt<bool>
  36 VerifyARMPseudo("verify-arm-pseudo-expand", cl::Hidden,
  37                 cl::desc("Verify machine code after expanding ARM pseudos"));
  38
  39 namespace {
  40   class ARMExpandPseudo : public MachineFunctionPass {
  41   public:
  42     static char ID;
  43     ARMExpandPseudo() : MachineFunctionPass(ID) {}
  44
  45     const ARMBaseInstrInfo *TII;
  46     const TargetRegisterInfo *TRI;
  47     const ARMSubtarget *STI;
  48     ARMFunctionInfo *AFI;
  49
  50     bool runOnMachineFunction(MachineFunction &Fn) override;
  51
  52     const char *getPassName() const override {
  53       return "ARM pseudo instruction expansion pass";
  54     }
  55
  56   private:
  57     void TransferImpOps(MachineInstr &OldMI,
  58                         MachineInstrBuilder &UseMI, MachineInstrBuilder &DefMI);
  59     bool ExpandMI(MachineBasicBlock &MBB,
  60                   MachineBasicBlock::iterator MBBI);
  61     bool ExpandMBB(MachineBasicBlock &MBB);
  62     void ExpandVLD(MachineBasicBlock::iterator &MBBI);
  63     void ExpandVST(MachineBasicBlock::iterator &MBBI);
  64     void ExpandLaneOp(MachineBasicBlock::iterator &MBBI);
  65     void ExpandVTBL(MachineBasicBlock::iterator &MBBI,
  66                     unsigned Opc, bool IsExt);
  67     void ExpandMOV32BitImm(MachineBasicBlock &MBB,
  68                            MachineBasicBlock::iterator &MBBI);
  69   };
  70   char ARMExpandPseudo::ID = 0;
  71 }
  72
  73 /// TransferImpOps - Transfer implicit operands on the pseudo instruction to
  74 /// the instructions created from the expansion.
  75 void ARMExpandPseudo::TransferImpOps(MachineInstr &OldMI,
  76                                      MachineInstrBuilder &UseMI,
  77                                      MachineInstrBuilder &DefMI) {
  78   const MCInstrDesc &Desc = OldMI.getDesc();
  79   for (unsigned i = Desc.getNumOperands(), e = OldMI.getNumOperands();
  80        i != e; ++i) {
  81     const MachineOperand &MO = OldMI.getOperand(i);
  82     assert(MO.isReg() && MO.getReg());
  83     if (MO.isUse())
  84       UseMI.addOperand(MO);
  85     else
  86       DefMI.addOperand(MO);
  87   }
  88 }
  89
  90 namespace {
  91   // Constants for register spacing in NEON load/store instructions.
  92   // For quad-register load-lane and store-lane pseudo instructors, the
  93   // spacing is initially assumed to be EvenDblSpc, and that is changed to
  94   // OddDblSpc depending on the lane number operand.
  95   enum NEONRegSpacing {
  96     SingleSpc,
  97     EvenDblSpc,
  98     OddDblSpc
  99   };
 100
 101   // Entries for NEON load/store information table.  The table is sorted by
 102   // PseudoOpc for fast binary-search lookups.
 103   struct NEONLdStTableEntry {
 104     uint16_t PseudoOpc;
 105     uint16_t RealOpc;
 106     bool IsLoad;
 107     bool isUpdating;
 108     bool hasWritebackOperand;
 109     uint8_t RegSpacing; // One of type NEONRegSpacing
 110     uint8_t NumRegs; // D registers loaded or stored
 111     uint8_t RegElts; // elements per D register; used for lane ops
 112     // FIXME: Temporary flag to denote whether the real instruction takes
 113     // a single register (like the encoding) or all of the registers in
 114     // the list (like the asm syntax and the isel DAG). When all definitions
 115     // are converted to take only the single encoded register, this will
 116     // go away.
 117     bool copyAllListRegs;
 118
 119     // Comparison methods for binary search of the table.
 120     bool operator<(const NEONLdStTableEntry &TE) const {
 121       return PseudoOpc < TE.PseudoOpc;
 122     }
 123     friend bool operator<(const NEONLdStTableEntry &TE, unsigned PseudoOpc) {
 124       return TE.PseudoOpc < PseudoOpc;
 125     }
 126     friend bool LLVM_ATTRIBUTE_UNUSED operator<(unsigned PseudoOpc,
 127                                                 const NEONLdStTableEntry &TE) {
 128       return PseudoOpc < TE.PseudoOpc;
 129     }
 130   };
 131 }
 132
 133 static const NEONLdStTableEntry NEONLdStTable[] = {
 134 { ARM::VLD1LNq16Pseudo,     ARM::VLD1LNd16,     true, false, false, EvenDblSpc, 1, 4 ,true},
 135 { ARM::VLD1LNq16Pseudo_UPD, ARM::VLD1LNd16_UPD, true, true, true,  EvenDblSpc, 1, 4 ,true},
 136 { ARM::VLD1LNq32Pseudo,     ARM::VLD1LNd32,     true, false, false, EvenDblSpc, 1, 2 ,true},
 137 { ARM::VLD1LNq32Pseudo_UPD, ARM::VLD1LNd32_UPD, true, true, true,  EvenDblSpc, 1, 2 ,true},
 138 { ARM::VLD1LNq8Pseudo,      ARM::VLD1LNd8,      true, false, false, EvenDblSpc, 1, 8 ,true},
 139 { ARM::VLD1LNq8Pseudo_UPD,  ARM::VLD1LNd8_UPD, true, true, true,  EvenDblSpc, 1, 8 ,true},
 140
 141 { ARM::VLD1d64QPseudo,      ARM::VLD1d64Q,     true,  false, false, SingleSpc,  4, 1 ,false},
 142 { ARM::VLD1d64QPseudoWB_fixed,  ARM::VLD1d64Qwb_fixed,   true,  true, false, SingleSpc,  4, 1 ,false},
 143 { ARM::VLD1d64TPseudo,      ARM::VLD1d64T,     true,  false, false, SingleSpc,  3, 1 ,false},
 144 { ARM::VLD1d64TPseudoWB_fixed,  ARM::VLD1d64Twb_fixed,   true,  true, false, SingleSpc,  3, 1 ,false},
 145
 146 { ARM::VLD2LNd16Pseudo,     ARM::VLD2LNd16,     true, false, false, SingleSpc,  2, 4 ,true},
 147 { ARM::VLD2LNd16Pseudo_UPD, ARM::VLD2LNd16_UPD, true, true, true,  SingleSpc,  2, 4 ,true},
 148 { ARM::VLD2LNd32Pseudo,     ARM::VLD2LNd32,     true, false, false, SingleSpc,  2, 2 ,true},
 149 { ARM::VLD2LNd32Pseudo_UPD, ARM::VLD2LNd32_UPD, true, true, true,  SingleSpc,  2, 2 ,true},
 150 { ARM::VLD2LNd8Pseudo,      ARM::VLD2LNd8,      true, false, false, SingleSpc,  2, 8 ,true},
 151 { ARM::VLD2LNd8Pseudo_UPD,  ARM::VLD2LNd8_UPD, true, true, true,  SingleSpc,  2, 8 ,true},
 152 { ARM::VLD2LNq16Pseudo,     ARM::VLD2LNq16,     true, false, false, EvenDblSpc, 2, 4 ,true},
 153 { ARM::VLD2LNq16Pseudo_UPD, ARM::VLD2LNq16_UPD, true, true, true,  EvenDblSpc, 2, 4 ,true},
 154 { ARM::VLD2LNq32Pseudo,     ARM::VLD2LNq32,     true, false, false, EvenDblSpc, 2, 2 ,true},
 155 { ARM::VLD2LNq32Pseudo_UPD, ARM::VLD2LNq32_UPD, true, true, true,  EvenDblSpc, 2, 2 ,true},
 156
 157 { ARM::VLD2q16Pseudo,       ARM::VLD2q16,      true,  false, false, SingleSpc,  4, 4 ,false},
 158 { ARM::VLD2q16PseudoWB_fixed,   ARM::VLD2q16wb_fixed, true, true, false,  SingleSpc,  4, 4 ,false},
 159 { ARM::VLD2q16PseudoWB_register,   ARM::VLD2q16wb_register, true, true, true,  SingleSpc,  4, 4 ,false},
 160 { ARM::VLD2q32Pseudo,       ARM::VLD2q32,      true,  false, false, SingleSpc,  4, 2 ,false},
 161 { ARM::VLD2q32PseudoWB_fixed,   ARM::VLD2q32wb_fixed, true, true, false,  SingleSpc,  4, 2 ,false},
 162 { ARM::VLD2q32PseudoWB_register,   ARM::VLD2q32wb_register, true, true, true,  SingleSpc,  4, 2 ,false},
 163 { ARM::VLD2q8Pseudo,        ARM::VLD2q8,       true,  false, false, SingleSpc,  4, 8 ,false},
 164 { ARM::VLD2q8PseudoWB_fixed,    ARM::VLD2q8wb_fixed, true, true, false,  SingleSpc,  4, 8 ,false},
 165 { ARM::VLD2q8PseudoWB_register,    ARM::VLD2q8wb_register, true, true, true,  SingleSpc,  4, 8 ,false},
 166
 167 { ARM::VLD3DUPd16Pseudo,     ARM::VLD3DUPd16,     true, false, false, SingleSpc, 3, 4,true},
 168 { ARM::VLD3DUPd16Pseudo_UPD, ARM::VLD3DUPd16_UPD, true, true, true,  SingleSpc, 3, 4,true},
 169 { ARM::VLD3DUPd32Pseudo,     ARM::VLD3DUPd32,     true, false, false, SingleSpc, 3, 2,true},
 170 { ARM::VLD3DUPd32Pseudo_UPD, ARM::VLD3DUPd32_UPD, true, true, true,  SingleSpc, 3, 2,true},
 171 { ARM::VLD3DUPd8Pseudo,      ARM::VLD3DUPd8,      true, false, false, SingleSpc, 3, 8,true},
 172 { ARM::VLD3DUPd8Pseudo_UPD,  ARM::VLD3DUPd8_UPD, true, true, true,  SingleSpc, 3, 8,true},
 173
 174 { ARM::VLD3LNd16Pseudo,     ARM::VLD3LNd16,     true, false, false, SingleSpc,  3, 4 ,true},
 175 { ARM::VLD3LNd16Pseudo_UPD, ARM::VLD3LNd16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 176 { ARM::VLD3LNd32Pseudo,     ARM::VLD3LNd32,     true, false, false, SingleSpc,  3, 2 ,true},
 177 { ARM::VLD3LNd32Pseudo_UPD, ARM::VLD3LNd32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 178 { ARM::VLD3LNd8Pseudo,      ARM::VLD3LNd8,      true, false, false, SingleSpc,  3, 8 ,true},
 179 { ARM::VLD3LNd8Pseudo_UPD,  ARM::VLD3LNd8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 180 { ARM::VLD3LNq16Pseudo,     ARM::VLD3LNq16,     true, false, false, EvenDblSpc, 3, 4 ,true},
 181 { ARM::VLD3LNq16Pseudo_UPD, ARM::VLD3LNq16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 182 { ARM::VLD3LNq32Pseudo,     ARM::VLD3LNq32,     true, false, false, EvenDblSpc, 3, 2 ,true},
 183 { ARM::VLD3LNq32Pseudo_UPD, ARM::VLD3LNq32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 184
 185 { ARM::VLD3d16Pseudo,       ARM::VLD3d16,      true,  false, false, SingleSpc,  3, 4 ,true},
 186 { ARM::VLD3d16Pseudo_UPD,   ARM::VLD3d16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 187 { ARM::VLD3d32Pseudo,       ARM::VLD3d32,      true,  false, false, SingleSpc,  3, 2 ,true},
 188 { ARM::VLD3d32Pseudo_UPD,   ARM::VLD3d32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 189 { ARM::VLD3d8Pseudo,        ARM::VLD3d8,       true,  false, false, SingleSpc,  3, 8 ,true},
 190 { ARM::VLD3d8Pseudo_UPD,    ARM::VLD3d8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 191
 192 { ARM::VLD3q16Pseudo_UPD,    ARM::VLD3q16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 193 { ARM::VLD3q16oddPseudo,     ARM::VLD3q16,     true,  false, false, OddDblSpc,  3, 4 ,true},
 194 { ARM::VLD3q16oddPseudo_UPD, ARM::VLD3q16_UPD, true, true, true,  OddDblSpc,  3, 4 ,true},
 195 { ARM::VLD3q32Pseudo_UPD,    ARM::VLD3q32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 196 { ARM::VLD3q32oddPseudo,     ARM::VLD3q32,     true,  false, false, OddDblSpc,  3, 2 ,true},
 197 { ARM::VLD3q32oddPseudo_UPD, ARM::VLD3q32_UPD, true, true, true,  OddDblSpc,  3, 2 ,true},
 198 { ARM::VLD3q8Pseudo_UPD,     ARM::VLD3q8_UPD, true, true, true,  EvenDblSpc, 3, 8 ,true},
 199 { ARM::VLD3q8oddPseudo,      ARM::VLD3q8,      true,  false, false, OddDblSpc,  3, 8 ,true},
 200 { ARM::VLD3q8oddPseudo_UPD,  ARM::VLD3q8_UPD, true, true, true,  OddDblSpc,  3, 8 ,true},
 201
 202 { ARM::VLD4DUPd16Pseudo,     ARM::VLD4DUPd16,     true, false, false, SingleSpc, 4, 4,true},
 203 { ARM::VLD4DUPd16Pseudo_UPD, ARM::VLD4DUPd16_UPD, true, true, true,  SingleSpc, 4, 4,true},
 204 { ARM::VLD4DUPd32Pseudo,     ARM::VLD4DUPd32,     true, false, false, SingleSpc, 4, 2,true},
 205 { ARM::VLD4DUPd32Pseudo_UPD, ARM::VLD4DUPd32_UPD, true, true, true,  SingleSpc, 4, 2,true},
 206 { ARM::VLD4DUPd8Pseudo,      ARM::VLD4DUPd8,      true, false, false, SingleSpc, 4, 8,true},
 207 { ARM::VLD4DUPd8Pseudo_UPD,  ARM::VLD4DUPd8_UPD, true, true, true,  SingleSpc, 4, 8,true},
 208
 209 { ARM::VLD4LNd16Pseudo,     ARM::VLD4LNd16,     true, false, false, SingleSpc,  4, 4 ,true},
 210 { ARM::VLD4LNd16Pseudo_UPD, ARM::VLD4LNd16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 211 { ARM::VLD4LNd32Pseudo,     ARM::VLD4LNd32,     true, false, false, SingleSpc,  4, 2 ,true},
 212 { ARM::VLD4LNd32Pseudo_UPD, ARM::VLD4LNd32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 213 { ARM::VLD4LNd8Pseudo,      ARM::VLD4LNd8,      true, false, false, SingleSpc,  4, 8 ,true},
 214 { ARM::VLD4LNd8Pseudo_UPD,  ARM::VLD4LNd8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 215 { ARM::VLD4LNq16Pseudo,     ARM::VLD4LNq16,     true, false, false, EvenDblSpc, 4, 4 ,true},
 216 { ARM::VLD4LNq16Pseudo_UPD, ARM::VLD4LNq16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 217 { ARM::VLD4LNq32Pseudo,     ARM::VLD4LNq32,     true, false, false, EvenDblSpc, 4, 2 ,true},
 218 { ARM::VLD4LNq32Pseudo_UPD, ARM::VLD4LNq32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 219
 220 { ARM::VLD4d16Pseudo,       ARM::VLD4d16,      true,  false, false, SingleSpc,  4, 4 ,true},
 221 { ARM::VLD4d16Pseudo_UPD,   ARM::VLD4d16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 222 { ARM::VLD4d32Pseudo,       ARM::VLD4d32,      true,  false, false, SingleSpc,  4, 2 ,true},
 223 { ARM::VLD4d32Pseudo_UPD,   ARM::VLD4d32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 224 { ARM::VLD4d8Pseudo,        ARM::VLD4d8,       true,  false, false, SingleSpc,  4, 8 ,true},
 225 { ARM::VLD4d8Pseudo_UPD,    ARM::VLD4d8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 226
 227 { ARM::VLD4q16Pseudo_UPD,    ARM::VLD4q16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 228 { ARM::VLD4q16oddPseudo,     ARM::VLD4q16,     true,  false, false, OddDblSpc,  4, 4 ,true},
 229 { ARM::VLD4q16oddPseudo_UPD, ARM::VLD4q16_UPD, true, true, true,  OddDblSpc,  4, 4 ,true},
 230 { ARM::VLD4q32Pseudo_UPD,    ARM::VLD4q32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 231 { ARM::VLD4q32oddPseudo,     ARM::VLD4q32,     true,  false, false, OddDblSpc,  4, 2 ,true},
 232 { ARM::VLD4q32oddPseudo_UPD, ARM::VLD4q32_UPD, true, true, true,  OddDblSpc,  4, 2 ,true},
 233 { ARM::VLD4q8Pseudo_UPD,     ARM::VLD4q8_UPD, true, true, true,  EvenDblSpc, 4, 8 ,true},
 234 { ARM::VLD4q8oddPseudo,      ARM::VLD4q8,      true,  false, false, OddDblSpc,  4, 8 ,true},
 235 { ARM::VLD4q8oddPseudo_UPD,  ARM::VLD4q8_UPD, true, true, true,  OddDblSpc,  4, 8 ,true},
 236
 237 { ARM::VST1LNq16Pseudo,     ARM::VST1LNd16,    false, false, false, EvenDblSpc, 1, 4 ,true},
 238 { ARM::VST1LNq16Pseudo_UPD, ARM::VST1LNd16_UPD, false, true, true,  EvenDblSpc, 1, 4 ,true},
 239 { ARM::VST1LNq32Pseudo,     ARM::VST1LNd32,    false, false, false, EvenDblSpc, 1, 2 ,true},
 240 { ARM::VST1LNq32Pseudo_UPD, ARM::VST1LNd32_UPD, false, true, true,  EvenDblSpc, 1, 2 ,true},
 241 { ARM::VST1LNq8Pseudo,      ARM::VST1LNd8,     false, false, false, EvenDblSpc, 1, 8 ,true},
 242 { ARM::VST1LNq8Pseudo_UPD,  ARM::VST1LNd8_UPD, false, true, true,  EvenDblSpc, 1, 8 ,true},
 243
 244 { ARM::VST1d64QPseudo,      ARM::VST1d64Q,     false, false, false, SingleSpc,  4, 1 ,false},
 245 { ARM::VST1d64QPseudoWB_fixed,  ARM::VST1d64Qwb_fixed, false, true, false,  SingleSpc,  4, 1 ,false},
 246 { ARM::VST1d64QPseudoWB_register, ARM::VST1d64Qwb_register, false, true, true,  SingleSpc,  4, 1 ,false},
 247 { ARM::VST1d64TPseudo,      ARM::VST1d64T,     false, false, false, SingleSpc,  3, 1 ,false},
 248 { ARM::VST1d64TPseudoWB_fixed,  ARM::VST1d64Twb_fixed, false, true, false,  SingleSpc,  3, 1 ,false},
 249 { ARM::VST1d64TPseudoWB_register,  ARM::VST1d64Twb_register, false, true, true,  SingleSpc,  3, 1 ,false},
 250
 251 { ARM::VST2LNd16Pseudo,     ARM::VST2LNd16,     false, false, false, SingleSpc, 2, 4 ,true},
 252 { ARM::VST2LNd16Pseudo_UPD, ARM::VST2LNd16_UPD, false, true, true,  SingleSpc, 2, 4 ,true},
 253 { ARM::VST2LNd32Pseudo,     ARM::VST2LNd32,     false, false, false, SingleSpc, 2, 2 ,true},
 254 { ARM::VST2LNd32Pseudo_UPD, ARM::VST2LNd32_UPD, false, true, true,  SingleSpc, 2, 2 ,true},
 255 { ARM::VST2LNd8Pseudo,      ARM::VST2LNd8,      false, false, false, SingleSpc, 2, 8 ,true},
 256 { ARM::VST2LNd8Pseudo_UPD,  ARM::VST2LNd8_UPD, false, true, true,  SingleSpc, 2, 8 ,true},
 257 { ARM::VST2LNq16Pseudo,     ARM::VST2LNq16,     false, false, false, EvenDblSpc, 2, 4,true},
 258 { ARM::VST2LNq16Pseudo_UPD, ARM::VST2LNq16_UPD, false, true, true,  EvenDblSpc, 2, 4,true},
 259 { ARM::VST2LNq32Pseudo,     ARM::VST2LNq32,     false, false, false, EvenDblSpc, 2, 2,true},
 260 { ARM::VST2LNq32Pseudo_UPD, ARM::VST2LNq32_UPD, false, true, true,  EvenDblSpc, 2, 2,true},
 261
 262 { ARM::VST2q16Pseudo,       ARM::VST2q16,      false, false, false, SingleSpc,  4, 4 ,false},
 263 { ARM::VST2q16PseudoWB_fixed,   ARM::VST2q16wb_fixed, false, true, false,  SingleSpc,  4, 4 ,false},
 264 { ARM::VST2q16PseudoWB_register,   ARM::VST2q16wb_register, false, true, true,  SingleSpc,  4, 4 ,false},
 265 { ARM::VST2q32Pseudo,       ARM::VST2q32,      false, false, false, SingleSpc,  4, 2 ,false},
 266 { ARM::VST2q32PseudoWB_fixed,   ARM::VST2q32wb_fixed, false, true, false,  SingleSpc,  4, 2 ,false},
 267 { ARM::VST2q32PseudoWB_register,   ARM::VST2q32wb_register, false, true, true,  SingleSpc,  4, 2 ,false},
 268 { ARM::VST2q8Pseudo,        ARM::VST2q8,       false, false, false, SingleSpc,  4, 8 ,false},
 269 { ARM::VST2q8PseudoWB_fixed,    ARM::VST2q8wb_fixed, false, true, false,  SingleSpc,  4, 8 ,false},
 270 { ARM::VST2q8PseudoWB_register,    ARM::VST2q8wb_register, false, true, true,  SingleSpc,  4, 8 ,false},
 271
 272 { ARM::VST3LNd16Pseudo,     ARM::VST3LNd16,     false, false, false, SingleSpc, 3, 4 ,true},
 273 { ARM::VST3LNd16Pseudo_UPD, ARM::VST3LNd16_UPD, false, true, true,  SingleSpc, 3, 4 ,true},
 274 { ARM::VST3LNd32Pseudo,     ARM::VST3LNd32,     false, false, false, SingleSpc, 3, 2 ,true},
 275 { ARM::VST3LNd32Pseudo_UPD, ARM::VST3LNd32_UPD, false, true, true,  SingleSpc, 3, 2 ,true},
 276 { ARM::VST3LNd8Pseudo,      ARM::VST3LNd8,      false, false, false, SingleSpc, 3, 8 ,true},
 277 { ARM::VST3LNd8Pseudo_UPD,  ARM::VST3LNd8_UPD, false, true, true,  SingleSpc, 3, 8 ,true},
 278 { ARM::VST3LNq16Pseudo,     ARM::VST3LNq16,     false, false, false, EvenDblSpc, 3, 4,true},
 279 { ARM::VST3LNq16Pseudo_UPD, ARM::VST3LNq16_UPD, false, true, true,  EvenDblSpc, 3, 4,true},
 280 { ARM::VST3LNq32Pseudo,     ARM::VST3LNq32,     false, false, false, EvenDblSpc, 3, 2,true},
 281 { ARM::VST3LNq32Pseudo_UPD, ARM::VST3LNq32_UPD, false, true, true,  EvenDblSpc, 3, 2,true},
 282
 283 { ARM::VST3d16Pseudo,       ARM::VST3d16,      false, false, false, SingleSpc,  3, 4 ,true},
 284 { ARM::VST3d16Pseudo_UPD,   ARM::VST3d16_UPD, false, true, true,  SingleSpc,  3, 4 ,true},
 285 { ARM::VST3d32Pseudo,       ARM::VST3d32,      false, false, false, SingleSpc,  3, 2 ,true},
 286 { ARM::VST3d32Pseudo_UPD,   ARM::VST3d32_UPD, false, true, true,  SingleSpc,  3, 2 ,true},
 287 { ARM::VST3d8Pseudo,        ARM::VST3d8,       false, false, false, SingleSpc,  3, 8 ,true},
 288 { ARM::VST3d8Pseudo_UPD,    ARM::VST3d8_UPD, false, true, true,  SingleSpc,  3, 8 ,true},
 289
 290 { ARM::VST3q16Pseudo_UPD,    ARM::VST3q16_UPD, false, true, true,  EvenDblSpc, 3, 4 ,true},
 291 { ARM::VST3q16oddPseudo,     ARM::VST3q16,     false, false, false, OddDblSpc,  3, 4 ,true},
 292 { ARM::VST3q16oddPseudo_UPD, ARM::VST3q16_UPD, false, true, true,  OddDblSpc,  3, 4 ,true},
 293 { ARM::VST3q32Pseudo_UPD,    ARM::VST3q32_UPD, false, true, true,  EvenDblSpc, 3, 2 ,true},
 294 { ARM::VST3q32oddPseudo,     ARM::VST3q32,     false, false, false, OddDblSpc,  3, 2 ,true},
 295 { ARM::VST3q32oddPseudo_UPD, ARM::VST3q32_UPD, false, true, true,  OddDblSpc,  3, 2 ,true},
 296 { ARM::VST3q8Pseudo_UPD,     ARM::VST3q8_UPD, false, true, true,  EvenDblSpc, 3, 8 ,true},
 297 { ARM::VST3q8oddPseudo,      ARM::VST3q8,      false, false, false, OddDblSpc,  3, 8 ,true},
 298 { ARM::VST3q8oddPseudo_UPD,  ARM::VST3q8_UPD, false, true, true,  OddDblSpc,  3, 8 ,true},
 299
 300 { ARM::VST4LNd16Pseudo,     ARM::VST4LNd16,     false, false, false, SingleSpc, 4, 4 ,true},
 301 { ARM::VST4LNd16Pseudo_UPD, ARM::VST4LNd16_UPD, false, true, true,  SingleSpc, 4, 4 ,true},
 302 { ARM::VST4LNd32Pseudo,     ARM::VST4LNd32,     false, false, false, SingleSpc, 4, 2 ,true},
 303 { ARM::VST4LNd32Pseudo_UPD, ARM::VST4LNd32_UPD, false, true, true,  SingleSpc, 4, 2 ,true},
 304 { ARM::VST4LNd8Pseudo,      ARM::VST4LNd8,      false, false, false, SingleSpc, 4, 8 ,true},
 305 { ARM::VST4LNd8Pseudo_UPD,  ARM::VST4LNd8_UPD, false, true, true,  SingleSpc, 4, 8 ,true},
 306 { ARM::VST4LNq16Pseudo,     ARM::VST4LNq16,     false, false, false, EvenDblSpc, 4, 4,true},
 307 { ARM::VST4LNq16Pseudo_UPD, ARM::VST4LNq16_UPD, false, true, true,  EvenDblSpc, 4, 4,true},
 308 { ARM::VST4LNq32Pseudo,     ARM::VST4LNq32,     false, false, false, EvenDblSpc, 4, 2,true},
 309 { ARM::VST4LNq32Pseudo_UPD, ARM::VST4LNq32_UPD, false, true, true,  EvenDblSpc, 4, 2,true},
 310
 311 { ARM::VST4d16Pseudo,       ARM::VST4d16,      false, false, false, SingleSpc,  4, 4 ,true},
 312 { ARM::VST4d16Pseudo_UPD,   ARM::VST4d16_UPD, false, true, true,  SingleSpc,  4, 4 ,true},
 313 { ARM::VST4d32Pseudo,       ARM::VST4d32,      false, false, false, SingleSpc,  4, 2 ,true},
 314 { ARM::VST4d32Pseudo_UPD,   ARM::VST4d32_UPD, false, true, true,  SingleSpc,  4, 2 ,true},
 315 { ARM::VST4d8Pseudo,        ARM::VST4d8,       false, false, false, SingleSpc,  4, 8 ,true},
 316 { ARM::VST4d8Pseudo_UPD,    ARM::VST4d8_UPD, false, true, true,  SingleSpc,  4, 8 ,true},
 317
 318 { ARM::VST4q16Pseudo_UPD,    ARM::VST4q16_UPD, false, true, true,  EvenDblSpc, 4, 4 ,true},
 319 { ARM::VST4q16oddPseudo,     ARM::VST4q16,     false, false, false, OddDblSpc,  4, 4 ,true},
 320 { ARM::VST4q16oddPseudo_UPD, ARM::VST4q16_UPD, false, true, true,  OddDblSpc,  4, 4 ,true},
 321 { ARM::VST4q32Pseudo_UPD,    ARM::VST4q32_UPD, false, true, true,  EvenDblSpc, 4, 2 ,true},
 322 { ARM::VST4q32oddPseudo,     ARM::VST4q32,     false, false, false, OddDblSpc,  4, 2 ,true},
 323 { ARM::VST4q32oddPseudo_UPD, ARM::VST4q32_UPD, false, true, true,  OddDblSpc,  4, 2 ,true},
 324 { ARM::VST4q8Pseudo_UPD,     ARM::VST4q8_UPD, false, true, true,  EvenDblSpc, 4, 8 ,true},
 325 { ARM::VST4q8oddPseudo,      ARM::VST4q8,      false, false, false, OddDblSpc,  4, 8 ,true},
 326 { ARM::VST4q8oddPseudo_UPD,  ARM::VST4q8_UPD, false, true, true,  OddDblSpc,  4, 8 ,true}
 327 };
 328
 329 /// LookupNEONLdSt - Search the NEONLdStTable for information about a NEON
 330 /// load or store pseudo instruction.
 331 static const NEONLdStTableEntry *LookupNEONLdSt(unsigned Opcode) {
 332   const unsigned NumEntries = array_lengthof(NEONLdStTable);
 333
 334 #ifndef NDEBUG
 335   // Make sure the table is sorted.
 336   static bool TableChecked = false;
 337   if (!TableChecked) {
 338     for (unsigned i = 0; i != NumEntries-1; ++i)
 339       assert(NEONLdStTable[i] < NEONLdStTable[i+1] &&
 340              "NEONLdStTable is not sorted!");
 341     TableChecked = true;
 342   }
 343 #endif
 344
 345   const NEONLdStTableEntry *I =
 346     std::lower_bound(NEONLdStTable, NEONLdStTable + NumEntries, Opcode);
 347   if (I != NEONLdStTable + NumEntries && I->PseudoOpc == Opcode)
 348     return I;
 349   return nullptr;
 350 }
 351
 352 /// GetDSubRegs - Get 4 D subregisters of a Q, QQ, or QQQQ register,
 353 /// corresponding to the specified register spacing.  Not all of the results
 354 /// are necessarily valid, e.g., a Q register only has 2 D subregisters.
 355 static void GetDSubRegs(unsigned Reg, NEONRegSpacing RegSpc,
 356                         const TargetRegisterInfo *TRI, unsigned &D0,
 357                         unsigned &D1, unsigned &D2, unsigned &D3) {
 358   if (RegSpc == SingleSpc) {
 359     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 360     D1 = TRI->getSubReg(Reg, ARM::dsub_1);
 361     D2 = TRI->getSubReg(Reg, ARM::dsub_2);
 362     D3 = TRI->getSubReg(Reg, ARM::dsub_3);
 363   } else if (RegSpc == EvenDblSpc) {
 364     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 365     D1 = TRI->getSubReg(Reg, ARM::dsub_2);
 366     D2 = TRI->getSubReg(Reg, ARM::dsub_4);
 367     D3 = TRI->getSubReg(Reg, ARM::dsub_6);
 368   } else {
 369     assert(RegSpc == OddDblSpc && "unknown register spacing");
 370     D0 = TRI->getSubReg(Reg, ARM::dsub_1);
 371     D1 = TRI->getSubReg(Reg, ARM::dsub_3);
 372     D2 = TRI->getSubReg(Reg, ARM::dsub_5);
 373     D3 = TRI->getSubReg(Reg, ARM::dsub_7);
 374   }
 375 }
 376
 377 /// ExpandVLD - Translate VLD pseudo instructions with Q, QQ or QQQQ register
 378 /// operands to real VLD instructions with D register operands.
 379 void ARMExpandPseudo::ExpandVLD(MachineBasicBlock::iterator &MBBI) {
 380   MachineInstr &MI = *MBBI;
 381   MachineBasicBlock &MBB = *MI.getParent();
 382
 383   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 384   assert(TableEntry && TableEntry->IsLoad && "NEONLdStTable lookup failed");
 385   NEONRegSpacing RegSpc = (NEONRegSpacing)TableEntry->RegSpacing;
 386   unsigned NumRegs = TableEntry->NumRegs;
 387
 388   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 389                                     TII->get(TableEntry->RealOpc));
 390   unsigned OpIdx = 0;
 391
 392   bool DstIsDead = MI.getOperand(OpIdx).isDead();
 393   unsigned DstReg = MI.getOperand(OpIdx++).getReg();
 394   unsigned D0, D1, D2, D3;
 395   GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 396   MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 397   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 398     MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 399   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 400     MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 401   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 402     MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 403
 404   if (TableEntry->isUpdating)
 405     MIB.addOperand(MI.getOperand(OpIdx++));
 406
 407   // Copy the addrmode6 operands.
 408   MIB.addOperand(MI.getOperand(OpIdx++));
 409   MIB.addOperand(MI.getOperand(OpIdx++));
 410   // Copy the am6offset operand.
 411   if (TableEntry->hasWritebackOperand)
 412     MIB.addOperand(MI.getOperand(OpIdx++));
 413
 414   // For an instruction writing double-spaced subregs, the pseudo instruction
 415   // has an extra operand that is a use of the super-register.  Record the
 416   // operand index and skip over it.
 417   unsigned SrcOpIdx = 0;
 418   if (RegSpc == EvenDblSpc || RegSpc == OddDblSpc)
 419     SrcOpIdx = OpIdx++;
 420
 421   // Copy the predicate operands.
 422   MIB.addOperand(MI.getOperand(OpIdx++));
 423   MIB.addOperand(MI.getOperand(OpIdx++));
 424
 425   // Copy the super-register source operand used for double-spaced subregs over
 426   // to the new instruction as an implicit operand.
 427   if (SrcOpIdx != 0) {
 428     MachineOperand MO = MI.getOperand(SrcOpIdx);
 429     MO.setImplicit(true);
 430     MIB.addOperand(MO);
 431   }
 432   // Add an implicit def for the super-register.
 433   MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 434   TransferImpOps(MI, MIB, MIB);
 435
 436   // Transfer memoperands.
 437   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 438
 439   MI.eraseFromParent();
 440 }
 441
 442 /// ExpandVST - Translate VST pseudo instructions with Q, QQ or QQQQ register
 443 /// operands to real VST instructions with D register operands.
 444 void ARMExpandPseudo::ExpandVST(MachineBasicBlock::iterator &MBBI) {
 445   MachineInstr &MI = *MBBI;
 446   MachineBasicBlock &MBB = *MI.getParent();
 447
 448   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 449   assert(TableEntry && !TableEntry->IsLoad && "NEONLdStTable lookup failed");
 450   NEONRegSpacing RegSpc = (NEONRegSpacing)TableEntry->RegSpacing;
 451   unsigned NumRegs = TableEntry->NumRegs;
 452
 453   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 454                                     TII->get(TableEntry->RealOpc));
 455   unsigned OpIdx = 0;
 456   if (TableEntry->isUpdating)
 457     MIB.addOperand(MI.getOperand(OpIdx++));
 458
 459   // Copy the addrmode6 operands.
 460   MIB.addOperand(MI.getOperand(OpIdx++));
 461   MIB.addOperand(MI.getOperand(OpIdx++));
 462   // Copy the am6offset operand.
 463   if (TableEntry->hasWritebackOperand)
 464     MIB.addOperand(MI.getOperand(OpIdx++));
 465
 466   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 467   bool SrcIsUndef = MI.getOperand(OpIdx).isUndef();
 468   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 469   unsigned D0, D1, D2, D3;
 470   GetDSubRegs(SrcReg, RegSpc, TRI, D0, D1, D2, D3);
 471   MIB.addReg(D0, getUndefRegState(SrcIsUndef));
 472   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 473     MIB.addReg(D1, getUndefRegState(SrcIsUndef));
 474   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 475     MIB.addReg(D2, getUndefRegState(SrcIsUndef));
 476   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 477     MIB.addReg(D3, getUndefRegState(SrcIsUndef));
 478
 479   // Copy the predicate operands.
 480   MIB.addOperand(MI.getOperand(OpIdx++));
 481   MIB.addOperand(MI.getOperand(OpIdx++));
 482
 483   if (SrcIsKill && !SrcIsUndef) // Add an implicit kill for the super-reg.
 484     MIB->addRegisterKilled(SrcReg, TRI, true);
 485   else if (!SrcIsUndef)
 486     MIB.addReg(SrcReg, RegState::Implicit); // Add implicit uses for src reg.
 487   TransferImpOps(MI, MIB, MIB);
 488
 489   // Transfer memoperands.
 490   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 491
 492   MI.eraseFromParent();
 493 }
 494
 495 /// ExpandLaneOp - Translate VLD*LN and VST*LN instructions with Q, QQ or QQQQ
 496 /// register operands to real instructions with D register operands.
 497 void ARMExpandPseudo::ExpandLaneOp(MachineBasicBlock::iterator &MBBI) {
 498   MachineInstr &MI = *MBBI;
 499   MachineBasicBlock &MBB = *MI.getParent();
 500
 501   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 502   assert(TableEntry && "NEONLdStTable lookup failed");
 503   NEONRegSpacing RegSpc = (NEONRegSpacing)TableEntry->RegSpacing;
 504   unsigned NumRegs = TableEntry->NumRegs;
 505   unsigned RegElts = TableEntry->RegElts;
 506
 507   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 508                                     TII->get(TableEntry->RealOpc));
 509   unsigned OpIdx = 0;
 510   // The lane operand is always the 3rd from last operand, before the 2
 511   // predicate operands.
 512   unsigned Lane = MI.getOperand(MI.getDesc().getNumOperands() - 3).getImm();
 513
 514   // Adjust the lane and spacing as needed for Q registers.
 515   assert(RegSpc != OddDblSpc && "unexpected register spacing for VLD/VST-lane");
 516   if (RegSpc == EvenDblSpc && Lane >= RegElts) {
 517     RegSpc = OddDblSpc;
 518     Lane -= RegElts;
 519   }
 520   assert(Lane < RegElts && "out of range lane for VLD/VST-lane");
 521
 522   unsigned D0 = 0, D1 = 0, D2 = 0, D3 = 0;
 523   unsigned DstReg = 0;
 524   bool DstIsDead = false;
 525   if (TableEntry->IsLoad) {
 526     DstIsDead = MI.getOperand(OpIdx).isDead();
 527     DstReg = MI.getOperand(OpIdx++).getReg();
 528     GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 529     MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 530     if (NumRegs > 1)
 531       MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 532     if (NumRegs > 2)
 533       MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 534     if (NumRegs > 3)
 535       MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 536   }
 537
 538   if (TableEntry->isUpdating)
 539     MIB.addOperand(MI.getOperand(OpIdx++));
 540
 541   // Copy the addrmode6 operands.
 542   MIB.addOperand(MI.getOperand(OpIdx++));
 543   MIB.addOperand(MI.getOperand(OpIdx++));
 544   // Copy the am6offset operand.
 545   if (TableEntry->hasWritebackOperand)
 546     MIB.addOperand(MI.getOperand(OpIdx++));
 547
 548   // Grab the super-register source.
 549   MachineOperand MO = MI.getOperand(OpIdx++);
 550   if (!TableEntry->IsLoad)
 551     GetDSubRegs(MO.getReg(), RegSpc, TRI, D0, D1, D2, D3);
 552
 553   // Add the subregs as sources of the new instruction.
 554   unsigned SrcFlags = (getUndefRegState(MO.isUndef()) |
 555                        getKillRegState(MO.isKill()));
 556   MIB.addReg(D0, SrcFlags);
 557   if (NumRegs > 1)
 558     MIB.addReg(D1, SrcFlags);
 559   if (NumRegs > 2)
 560     MIB.addReg(D2, SrcFlags);
 561   if (NumRegs > 3)
 562     MIB.addReg(D3, SrcFlags);
 563
 564   // Add the lane number operand.
 565   MIB.addImm(Lane);
 566   OpIdx += 1;
 567
 568   // Copy the predicate operands.
 569   MIB.addOperand(MI.getOperand(OpIdx++));
 570   MIB.addOperand(MI.getOperand(OpIdx++));
 571
 572   // Copy the super-register source to be an implicit source.
 573   MO.setImplicit(true);
 574   MIB.addOperand(MO);
 575   if (TableEntry->IsLoad)
 576     // Add an implicit def for the super-register.
 577     MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 578   TransferImpOps(MI, MIB, MIB);
 579   // Transfer memoperands.
 580   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 581   MI.eraseFromParent();
 582 }
 583
 584 /// ExpandVTBL - Translate VTBL and VTBX pseudo instructions with Q or QQ
 585 /// register operands to real instructions with D register operands.
 586 void ARMExpandPseudo::ExpandVTBL(MachineBasicBlock::iterator &MBBI,
 587                                  unsigned Opc, bool IsExt) {
 588   MachineInstr &MI = *MBBI;
 589   MachineBasicBlock &MBB = *MI.getParent();
 590
 591   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc));
 592   unsigned OpIdx = 0;
 593
 594   // Transfer the destination register operand.
 595   MIB.addOperand(MI.getOperand(OpIdx++));
 596   if (IsExt)
 597     MIB.addOperand(MI.getOperand(OpIdx++));
 598
 599   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 600   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 601   unsigned D0, D1, D2, D3;
 602   GetDSubRegs(SrcReg, SingleSpc, TRI, D0, D1, D2, D3);
 603   MIB.addReg(D0);
 604
 605   // Copy the other source register operand.
 606   MIB.addOperand(MI.getOperand(OpIdx++));
 607
 608   // Copy the predicate operands.
 609   MIB.addOperand(MI.getOperand(OpIdx++));
 610   MIB.addOperand(MI.getOperand(OpIdx++));
 611
 612   // Add an implicit kill and use for the super-reg.
 613   MIB.addReg(SrcReg, RegState::Implicit | getKillRegState(SrcIsKill));
 614   TransferImpOps(MI, MIB, MIB);
 615   MI.eraseFromParent();
 616 }
 617
 618 static bool IsAnAddressOperand(const MachineOperand &MO) {
 619   // This check is overly conservative.  Unless we are certain that the machine
 620   // operand is not a symbol reference, we return that it is a symbol reference.
 621   // This is important as the load pair may not be split up Windows.
 622   switch (MO.getType()) {
 623   case MachineOperand::MO_Register:
 624   case MachineOperand::MO_Immediate:
 625   case MachineOperand::MO_CImmediate:
 626   case MachineOperand::MO_FPImmediate:
 627     return false;
 628   case MachineOperand::MO_MachineBasicBlock:
 629     return true;
 630   case MachineOperand::MO_FrameIndex:
 631     return false;
 632   case MachineOperand::MO_ConstantPoolIndex:
 633   case MachineOperand::MO_TargetIndex:
 634   case MachineOperand::MO_JumpTableIndex:
 635   case MachineOperand::MO_ExternalSymbol:
 636   case MachineOperand::MO_GlobalAddress:
 637   case MachineOperand::MO_BlockAddress:
 638     return true;
 639   case MachineOperand::MO_RegisterMask:
 640   case MachineOperand::MO_RegisterLiveOut:
 641     return false;
 642   case MachineOperand::MO_Metadata:
 643   case MachineOperand::MO_MCSymbol:
 644     return true;
 645   case MachineOperand::MO_CFIIndex:
 646     return false;
 647   }
 648   llvm_unreachable("unhandled machine operand type");
 649 }
 650
 651 void ARMExpandPseudo::ExpandMOV32BitImm(MachineBasicBlock &MBB,
 652                                         MachineBasicBlock::iterator &MBBI) {
 653   MachineInstr &MI = *MBBI;
 654   unsigned Opcode = MI.getOpcode();
 655   unsigned PredReg = 0;
 656   ARMCC::CondCodes Pred = getInstrPredicate(&MI, PredReg);
 657   unsigned DstReg = MI.getOperand(0).getReg();
 658   bool DstIsDead = MI.getOperand(0).isDead();
 659   bool isCC = Opcode == ARM::MOVCCi32imm || Opcode == ARM::t2MOVCCi32imm;
 660   const MachineOperand &MO = MI.getOperand(isCC ? 2 : 1);
 661   bool RequiresBundling = STI->isTargetWindows() && IsAnAddressOperand(MO);
 662   MachineInstrBuilder LO16, HI16;
 663
 664   if (!STI->hasV6T2Ops() &&
 665       (Opcode == ARM::MOVi32imm || Opcode == ARM::MOVCCi32imm)) {
 666     // FIXME Windows CE supports older ARM CPUs
 667     assert(!STI->isTargetWindows() && "Windows on ARM requires ARMv7+");
 668
 669     // Expand into a movi + orr.
 670     LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi), DstReg);
 671     HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::ORRri))
 672       .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 673       .addReg(DstReg);
 674
 675     assert (MO.isImm() && "MOVi32imm w/ non-immediate source operand!");
 676     unsigned ImmVal = (unsigned)MO.getImm();
 677     unsigned SOImmValV1 = ARM_AM::getSOImmTwoPartFirst(ImmVal);
 678     unsigned SOImmValV2 = ARM_AM::getSOImmTwoPartSecond(ImmVal);
 679     LO16 = LO16.addImm(SOImmValV1);
 680     HI16 = HI16.addImm(SOImmValV2);
 681     LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 682     HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 683     LO16.addImm(Pred).addReg(PredReg).addReg(0);
 684     HI16.addImm(Pred).addReg(PredReg).addReg(0);
 685     TransferImpOps(MI, LO16, HI16);
 686     MI.eraseFromParent();
 687     return;
 688   }
 689
 690   unsigned LO16Opc = 0;
 691   unsigned HI16Opc = 0;
 692   if (Opcode == ARM::t2MOVi32imm || Opcode == ARM::t2MOVCCi32imm) {
 693     LO16Opc = ARM::t2MOVi16;
 694     HI16Opc = ARM::t2MOVTi16;
 695   } else {
 696     LO16Opc = ARM::MOVi16;
 697     HI16Opc = ARM::MOVTi16;
 698   }
 699
 700   if (RequiresBundling)
 701     BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(TargetOpcode::BUNDLE));
 702
 703   LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(LO16Opc), DstReg);
 704   HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(HI16Opc))
 705     .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 706     .addReg(DstReg);
 707
 708   switch (MO.getType()) {
 709   case MachineOperand::MO_Immediate: {
 710     unsigned Imm = MO.getImm();
 711     unsigned Lo16 = Imm & 0xffff;
 712     unsigned Hi16 = (Imm >> 16) & 0xffff;
 713     LO16 = LO16.addImm(Lo16);
 714     HI16 = HI16.addImm(Hi16);
 715     break;
 716   }
 717   case MachineOperand::MO_ExternalSymbol: {
 718     const char *ES = MO.getSymbolName();
 719     unsigned TF = MO.getTargetFlags();
 720     LO16 = LO16.addExternalSymbol(ES, TF | ARMII::MO_LO16);
 721     HI16 = HI16.addExternalSymbol(ES, TF | ARMII::MO_HI16);
 722     break;
 723   }
 724   default: {
 725     const GlobalValue *GV = MO.getGlobal();
 726     unsigned TF = MO.getTargetFlags();
 727     LO16 = LO16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_LO16);
 728     HI16 = HI16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_HI16);
 729     break;
 730   }
 731   }
 732
 733   LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 734   HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 735   LO16.addImm(Pred).addReg(PredReg);
 736   HI16.addImm(Pred).addReg(PredReg);
 737
 738   if (RequiresBundling) {
 739     LO16->bundleWithPred();
 740     HI16->bundleWithPred();
 741   }
 742
 743   TransferImpOps(MI, LO16, HI16);
 744   MI.eraseFromParent();
 745 }
 746
 747 bool ARMExpandPseudo::ExpandMI(MachineBasicBlock &MBB,
 748                                MachineBasicBlock::iterator MBBI) {
 749   MachineInstr &MI = *MBBI;
 750   unsigned Opcode = MI.getOpcode();
 751   switch (Opcode) {
 752     default:
 753       return false;
 754     case ARM::VMOVScc:
 755     case ARM::VMOVDcc: {
 756       unsigned newOpc = Opcode == ARM::VMOVScc ? ARM::VMOVS : ARM::VMOVD;
 757       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(newOpc),
 758               MI.getOperand(1).getReg())
 759         .addOperand(MI.getOperand(2))
 760         .addImm(MI.getOperand(3).getImm()) // 'pred'
 761         .addOperand(MI.getOperand(4));
 762
 763       MI.eraseFromParent();
 764       return true;
 765     }
 766     case ARM::t2MOVCCr:
 767     case ARM::MOVCCr: {
 768       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVr : ARM::MOVr;
 769       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 770               MI.getOperand(1).getReg())
 771         .addOperand(MI.getOperand(2))
 772         .addImm(MI.getOperand(3).getImm()) // 'pred'
 773         .addOperand(MI.getOperand(4))
 774         .addReg(0); // 's' bit
 775
 776       MI.eraseFromParent();
 777       return true;
 778     }
 779     case ARM::MOVCCsi: {
 780       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 781               (MI.getOperand(1).getReg()))
 782         .addOperand(MI.getOperand(2))
 783         .addImm(MI.getOperand(3).getImm())
 784         .addImm(MI.getOperand(4).getImm()) // 'pred'
 785         .addOperand(MI.getOperand(5))
 786         .addReg(0); // 's' bit
 787
 788       MI.eraseFromParent();
 789       return true;
 790     }
 791     case ARM::MOVCCsr: {
 792       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsr),
 793               (MI.getOperand(1).getReg()))
 794         .addOperand(MI.getOperand(2))
 795         .addOperand(MI.getOperand(3))
 796         .addImm(MI.getOperand(4).getImm())
 797         .addImm(MI.getOperand(5).getImm()) // 'pred'
 798         .addOperand(MI.getOperand(6))
 799         .addReg(0); // 's' bit
 800
 801       MI.eraseFromParent();
 802       return true;
 803     }
 804     case ARM::t2MOVCCi16:
 805     case ARM::MOVCCi16: {
 806       unsigned NewOpc = AFI->isThumbFunction() ? ARM::t2MOVi16 : ARM::MOVi16;
 807       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc),
 808               MI.getOperand(1).getReg())
 809         .addImm(MI.getOperand(2).getImm())
 810         .addImm(MI.getOperand(3).getImm()) // 'pred'
 811         .addOperand(MI.getOperand(4));
 812       MI.eraseFromParent();
 813       return true;
 814     }
 815     case ARM::t2MOVCCi:
 816     case ARM::MOVCCi: {
 817       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVi : ARM::MOVi;
 818       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 819               MI.getOperand(1).getReg())
 820         .addImm(MI.getOperand(2).getImm())
 821         .addImm(MI.getOperand(3).getImm()) // 'pred'
 822         .addOperand(MI.getOperand(4))
 823         .addReg(0); // 's' bit
 824
 825       MI.eraseFromParent();
 826       return true;
 827     }
 828     case ARM::t2MVNCCi:
 829     case ARM::MVNCCi: {
 830       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MVNi : ARM::MVNi;
 831       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 832               MI.getOperand(1).getReg())
 833         .addImm(MI.getOperand(2).getImm())
 834         .addImm(MI.getOperand(3).getImm()) // 'pred'
 835         .addOperand(MI.getOperand(4))
 836         .addReg(0); // 's' bit
 837
 838       MI.eraseFromParent();
 839       return true;
 840     }
 841     case ARM::t2MOVCClsl:
 842     case ARM::t2MOVCClsr:
 843     case ARM::t2MOVCCasr:
 844     case ARM::t2MOVCCror: {
 845       unsigned NewOpc;
 846       switch (Opcode) {
 847       case ARM::t2MOVCClsl: NewOpc = ARM::t2LSLri; break;
 848       case ARM::t2MOVCClsr: NewOpc = ARM::t2LSRri; break;
 849       case ARM::t2MOVCCasr: NewOpc = ARM::t2ASRri; break;
 850       case ARM::t2MOVCCror: NewOpc = ARM::t2RORri; break;
 851       default: llvm_unreachable("unexpeced conditional move");
 852       }
 853       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc),
 854               MI.getOperand(1).getReg())
 855         .addOperand(MI.getOperand(2))
 856         .addImm(MI.getOperand(3).getImm())
 857         .addImm(MI.getOperand(4).getImm()) // 'pred'
 858         .addOperand(MI.getOperand(5))
 859         .addReg(0); // 's' bit
 860       MI.eraseFromParent();
 861       return true;
 862     }
 863     case ARM::Int_eh_sjlj_dispatchsetup: {
 864       MachineFunction &MF = *MI.getParent()->getParent();
 865       const ARMBaseInstrInfo *AII =
 866         static_cast<const ARMBaseInstrInfo*>(TII);
 867       const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
 868       // For functions using a base pointer, we rematerialize it (via the frame
 869       // pointer) here since eh.sjlj.setjmp and eh.sjlj.longjmp don't do it
 870       // for us. Otherwise, expand to nothing.
 871       if (RI.hasBasePointer(MF)) {
 872         int32_t NumBytes = AFI->getFramePtrSpillOffset();
 873         unsigned FramePtr = RI.getFrameRegister(MF);
 874         assert(MF.getTarget().getFrameLowering()->hasFP(MF) &&
 875                "base pointer without frame pointer?");
 876
 877         if (AFI->isThumb2Function()) {
 878           emitT2RegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 879                                  FramePtr, -NumBytes, ARMCC::AL, 0, *TII);
 880         } else if (AFI->isThumbFunction()) {
 881           emitThumbRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 882                                     FramePtr, -NumBytes, *TII, RI);
 883         } else {
 884           emitARMRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 885                                   FramePtr, -NumBytes, ARMCC::AL, 0,
 886                                   *TII);
 887         }
 888         // If there's dynamic realignment, adjust for it.
 889         if (RI.needsStackRealignment(MF)) {
 890           MachineFrameInfo  *MFI = MF.getFrameInfo();
 891           unsigned MaxAlign = MFI->getMaxAlignment();
 892           assert (!AFI->isThumb1OnlyFunction());
 893           // Emit bic r6, r6, MaxAlign
 894           unsigned bicOpc = AFI->isThumbFunction() ?
 895             ARM::t2BICri : ARM::BICri;
 896           AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 897                                               TII->get(bicOpc), ARM::R6)
 898                                       .addReg(ARM::R6, RegState::Kill)
 899                                       .addImm(MaxAlign-1)));
 900         }
 901
 902       }
 903       MI.eraseFromParent();
 904       return true;
 905     }
 906
 907     case ARM::MOVsrl_flag:
 908     case ARM::MOVsra_flag: {
 909       // These are just fancy MOVs instructions.
 910       AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 911                              MI.getOperand(0).getReg())
 912                      .addOperand(MI.getOperand(1))
 913                      .addImm(ARM_AM::getSORegOpc((Opcode == ARM::MOVsrl_flag ?
 914                                                   ARM_AM::lsr : ARM_AM::asr),
 915                                                  1)))
 916         .addReg(ARM::CPSR, RegState::Define);
 917       MI.eraseFromParent();
 918       return true;
 919     }
 920     case ARM::RRX: {
 921       // This encodes as "MOVs Rd, Rm, rrx
 922       MachineInstrBuilder MIB =
 923         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),TII->get(ARM::MOVsi),
 924                                MI.getOperand(0).getReg())
 925                        .addOperand(MI.getOperand(1))
 926                        .addImm(ARM_AM::getSORegOpc(ARM_AM::rrx, 0)))
 927         .addReg(0);
 928       TransferImpOps(MI, MIB, MIB);
 929       MI.eraseFromParent();
 930       return true;
 931     }
 932     case ARM::tTPsoft:
 933     case ARM::TPsoft: {
 934       MachineInstrBuilder MIB =
 935         BuildMI(MBB, MBBI, MI.getDebugLoc(),
 936                 TII->get(Opcode == ARM::tTPsoft ? ARM::tBL : ARM::BL))
 937         .addExternalSymbol("__aeabi_read_tp", 0);
 938
 939       MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 940       TransferImpOps(MI, MIB, MIB);
 941       MI.eraseFromParent();
 942       return true;
 943     }
 944     case ARM::tLDRpci_pic:
 945     case ARM::t2LDRpci_pic: {
 946       unsigned NewLdOpc = (Opcode == ARM::tLDRpci_pic)
 947         ? ARM::tLDRpci : ARM::t2LDRpci;
 948       unsigned DstReg = MI.getOperand(0).getReg();
 949       bool DstIsDead = MI.getOperand(0).isDead();
 950       MachineInstrBuilder MIB1 =
 951         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 952                                TII->get(NewLdOpc), DstReg)
 953                        .addOperand(MI.getOperand(1)));
 954       MIB1->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 955       MachineInstrBuilder MIB2 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 956                                          TII->get(ARM::tPICADD))
 957         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 958         .addReg(DstReg)
 959         .addOperand(MI.getOperand(2));
 960       TransferImpOps(MI, MIB1, MIB2);
 961       MI.eraseFromParent();
 962       return true;
 963     }
 964
 965     case ARM::LDRLIT_ga_abs:
 966     case ARM::LDRLIT_ga_pcrel:
 967     case ARM::LDRLIT_ga_pcrel_ldr:
 968     case ARM::tLDRLIT_ga_abs:
 969     case ARM::tLDRLIT_ga_pcrel: {
 970       unsigned DstReg = MI.getOperand(0).getReg();
 971       bool DstIsDead = MI.getOperand(0).isDead();
 972       const MachineOperand &MO1 = MI.getOperand(1);
 973       const GlobalValue *GV = MO1.getGlobal();
 974       bool IsARM =
 975           Opcode != ARM::tLDRLIT_ga_pcrel && Opcode != ARM::tLDRLIT_ga_abs;
 976       bool IsPIC =
 977           Opcode != ARM::LDRLIT_ga_abs && Opcode != ARM::tLDRLIT_ga_abs;
 978       unsigned LDRLITOpc = IsARM ? ARM::LDRi12 : ARM::tLDRpci;
 979       unsigned PICAddOpc =
 980           IsARM
 981               ? (Opcode == ARM::LDRLIT_ga_pcrel_ldr ? ARM::PICADD : ARM::PICLDR)
 982               : ARM::tPICADD;
 983
 984       // We need a new const-pool entry to load from.
 985       MachineConstantPool *MCP = MBB.getParent()->getConstantPool();
 986       unsigned ARMPCLabelIndex = 0;
 987       MachineConstantPoolValue *CPV;
 988
 989       if (IsPIC) {
 990         unsigned PCAdj = IsARM ? 8 : 4;
 991         ARMPCLabelIndex = AFI->createPICLabelUId();
 992         CPV = ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex,
 993                                               ARMCP::CPValue, PCAdj);
 994       } else
 995         CPV = ARMConstantPoolConstant::Create(GV, ARMCP::no_modifier);
 996
 997       MachineInstrBuilder MIB =
 998           BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(LDRLITOpc), DstReg)
 999             .addConstantPoolIndex(MCP->getConstantPoolIndex(CPV, 4));
1000       if (IsARM)
1001         MIB.addImm(0);
1002       AddDefaultPred(MIB);
1003
1004       if (IsPIC) {
1005         MachineInstrBuilder MIB =
1006           BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(PICAddOpc))
1007             .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
1008             .addReg(DstReg)
1009             .addImm(ARMPCLabelIndex);
1010
1011         if (IsARM)
1012           AddDefaultPred(MIB);
1013       }
1014
1015       MI.eraseFromParent();
1016       return true;
1017     }
1018     case ARM::MOV_ga_pcrel:
1019     case ARM::MOV_ga_pcrel_ldr:
1020     case ARM::t2MOV_ga_pcrel: {
1021       // Expand into movw + movw. Also "add pc" / ldr [pc] in PIC mode.
1022       unsigned LabelId = AFI->createPICLabelUId();
1023       unsigned DstReg = MI.getOperand(0).getReg();
1024       bool DstIsDead = MI.getOperand(0).isDead();
1025       const MachineOperand &MO1 = MI.getOperand(1);
1026       const GlobalValue *GV = MO1.getGlobal();
1027       unsigned TF = MO1.getTargetFlags();
1028       bool isARM = Opcode != ARM::t2MOV_ga_pcrel;
1029       unsigned LO16Opc = isARM ? ARM::MOVi16_ga_pcrel : ARM::t2MOVi16_ga_pcrel;
1030       unsigned HI16Opc = isARM ? ARM::MOVTi16_ga_pcrel :ARM::t2MOVTi16_ga_pcrel;
1031       unsigned LO16TF = TF | ARMII::MO_LO16;
1032       unsigned HI16TF = TF | ARMII::MO_HI16;
1033       unsigned PICAddOpc = isARM
1034         ? (Opcode == ARM::MOV_ga_pcrel_ldr ? ARM::PICLDR : ARM::PICADD)
1035         : ARM::tPICADD;
1036       MachineInstrBuilder MIB1 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
1037                                          TII->get(LO16Opc), DstReg)
1038         .addGlobalAddress(GV, MO1.getOffset(), TF | LO16TF)
1039         .addImm(LabelId);
1040
1041       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(HI16Opc), DstReg)
1042         .addReg(DstReg)
1043         .addGlobalAddress(GV, MO1.getOffset(), TF | HI16TF)
1044         .addImm(LabelId);
1045
1046       MachineInstrBuilder MIB3 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
1047                                          TII->get(PICAddOpc))
1048         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
1049         .addReg(DstReg).addImm(LabelId);
1050       if (isARM) {
1051         AddDefaultPred(MIB3);
1052         if (Opcode == ARM::MOV_ga_pcrel_ldr)
1053           MIB3->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
1054       }
1055       TransferImpOps(MI, MIB1, MIB3);
1056       MI.eraseFromParent();
1057       return true;
1058     }
1059
1060     case ARM::MOVi32imm:
1061     case ARM::MOVCCi32imm:
1062     case ARM::t2MOVi32imm:
1063     case ARM::t2MOVCCi32imm:
1064       ExpandMOV32BitImm(MBB, MBBI);
1065       return true;
1066
1067     case ARM::SUBS_PC_LR: {
1068       MachineInstrBuilder MIB =
1069           BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::SUBri), ARM::PC)
1070               .addReg(ARM::LR)
1071               .addOperand(MI.getOperand(0))
1072               .addOperand(MI.getOperand(1))
1073               .addOperand(MI.getOperand(2))
1074               .addReg(ARM::CPSR, RegState::Undef);
1075       TransferImpOps(MI, MIB, MIB);
1076       MI.eraseFromParent();
1077       return true;
1078     }
1079     case ARM::VLDMQIA: {
1080       unsigned NewOpc = ARM::VLDMDIA;
1081       MachineInstrBuilder MIB =
1082         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1083       unsigned OpIdx = 0;
1084
1085       // Grab the Q register destination.
1086       bool DstIsDead = MI.getOperand(OpIdx).isDead();
1087       unsigned DstReg = MI.getOperand(OpIdx++).getReg();
1088
1089       // Copy the source register.
1090       MIB.addOperand(MI.getOperand(OpIdx++));
1091
1092       // Copy the predicate operands.
1093       MIB.addOperand(MI.getOperand(OpIdx++));
1094       MIB.addOperand(MI.getOperand(OpIdx++));
1095
1096       // Add the destination operands (D subregs).
1097       unsigned D0 = TRI->getSubReg(DstReg, ARM::dsub_0);
1098       unsigned D1 = TRI->getSubReg(DstReg, ARM::dsub_1);
1099       MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead))
1100         .addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
1101
1102       // Add an implicit def for the super-register.
1103       MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
1104       TransferImpOps(MI, MIB, MIB);
1105       MIB.setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
1106       MI.eraseFromParent();
1107       return true;
1108     }
1109
1110     case ARM::VSTMQIA: {
1111       unsigned NewOpc = ARM::VSTMDIA;
1112       MachineInstrBuilder MIB =
1113         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1114       unsigned OpIdx = 0;
1115
1116       // Grab the Q register source.
1117       bool SrcIsKill = MI.getOperand(OpIdx).isKill();
1118       unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
1119
1120       // Copy the destination register.
1121       MIB.addOperand(MI.getOperand(OpIdx++));
1122
1123       // Copy the predicate operands.
1124       MIB.addOperand(MI.getOperand(OpIdx++));
1125       MIB.addOperand(MI.getOperand(OpIdx++));
1126
1127       // Add the source operands (D subregs).
1128       unsigned D0 = TRI->getSubReg(SrcReg, ARM::dsub_0);
1129       unsigned D1 = TRI->getSubReg(SrcReg, ARM::dsub_1);
1130       MIB.addReg(D0).addReg(D1);
1131
1132       if (SrcIsKill)      // Add an implicit kill for the Q register.
1133         MIB->addRegisterKilled(SrcReg, TRI, true);
1134
1135       TransferImpOps(MI, MIB, MIB);
1136       MIB.setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
1137       MI.eraseFromParent();
1138       return true;
1139     }
1140
1141     case ARM::VLD2q8Pseudo:
1142     case ARM::VLD2q16Pseudo:
1143     case ARM::VLD2q32Pseudo:
1144     case ARM::VLD2q8PseudoWB_fixed:
1145     case ARM::VLD2q16PseudoWB_fixed:
1146     case ARM::VLD2q32PseudoWB_fixed:
1147     case ARM::VLD2q8PseudoWB_register:
1148     case ARM::VLD2q16PseudoWB_register:
1149     case ARM::VLD2q32PseudoWB_register:
1150     case ARM::VLD3d8Pseudo:
1151     case ARM::VLD3d16Pseudo:
1152     case ARM::VLD3d32Pseudo:
1153     case ARM::VLD1d64TPseudo:
1154     case ARM::VLD1d64TPseudoWB_fixed:
1155     case ARM::VLD3d8Pseudo_UPD:
1156     case ARM::VLD3d16Pseudo_UPD:
1157     case ARM::VLD3d32Pseudo_UPD:
1158     case ARM::VLD3q8Pseudo_UPD:
1159     case ARM::VLD3q16Pseudo_UPD:
1160     case ARM::VLD3q32Pseudo_UPD:
1161     case ARM::VLD3q8oddPseudo:
1162     case ARM::VLD3q16oddPseudo:
1163     case ARM::VLD3q32oddPseudo:
1164     case ARM::VLD3q8oddPseudo_UPD:
1165     case ARM::VLD3q16oddPseudo_UPD:
1166     case ARM::VLD3q32oddPseudo_UPD:
1167     case ARM::VLD4d8Pseudo:
1168     case ARM::VLD4d16Pseudo:
1169     case ARM::VLD4d32Pseudo:
1170     case ARM::VLD1d64QPseudo:
1171     case ARM::VLD1d64QPseudoWB_fixed:
1172     case ARM::VLD4d8Pseudo_UPD:
1173     case ARM::VLD4d16Pseudo_UPD:
1174     case ARM::VLD4d32Pseudo_UPD:
1175     case ARM::VLD4q8Pseudo_UPD:
1176     case ARM::VLD4q16Pseudo_UPD:
1177     case ARM::VLD4q32Pseudo_UPD:
1178     case ARM::VLD4q8oddPseudo:
1179     case ARM::VLD4q16oddPseudo:
1180     case ARM::VLD4q32oddPseudo:
1181     case ARM::VLD4q8oddPseudo_UPD:
1182     case ARM::VLD4q16oddPseudo_UPD:
1183     case ARM::VLD4q32oddPseudo_UPD:
1184     case ARM::VLD3DUPd8Pseudo:
1185     case ARM::VLD3DUPd16Pseudo:
1186     case ARM::VLD3DUPd32Pseudo:
1187     case ARM::VLD3DUPd8Pseudo_UPD:
1188     case ARM::VLD3DUPd16Pseudo_UPD:
1189     case ARM::VLD3DUPd32Pseudo_UPD:
1190     case ARM::VLD4DUPd8Pseudo:
1191     case ARM::VLD4DUPd16Pseudo:
1192     case ARM::VLD4DUPd32Pseudo:
1193     case ARM::VLD4DUPd8Pseudo_UPD:
1194     case ARM::VLD4DUPd16Pseudo_UPD:
1195     case ARM::VLD4DUPd32Pseudo_UPD:
1196       ExpandVLD(MBBI);
1197       return true;
1198
1199     case ARM::VST2q8Pseudo:
1200     case ARM::VST2q16Pseudo:
1201     case ARM::VST2q32Pseudo:
1202     case ARM::VST2q8PseudoWB_fixed:
1203     case ARM::VST2q16PseudoWB_fixed:
1204     case ARM::VST2q32PseudoWB_fixed:
1205     case ARM::VST2q8PseudoWB_register:
1206     case ARM::VST2q16PseudoWB_register:
1207     case ARM::VST2q32PseudoWB_register:
1208     case ARM::VST3d8Pseudo:
1209     case ARM::VST3d16Pseudo:
1210     case ARM::VST3d32Pseudo:
1211     case ARM::VST1d64TPseudo:
1212     case ARM::VST3d8Pseudo_UPD:
1213     case ARM::VST3d16Pseudo_UPD:
1214     case ARM::VST3d32Pseudo_UPD:
1215     case ARM::VST1d64TPseudoWB_fixed:
1216     case ARM::VST1d64TPseudoWB_register:
1217     case ARM::VST3q8Pseudo_UPD:
1218     case ARM::VST3q16Pseudo_UPD:
1219     case ARM::VST3q32Pseudo_UPD:
1220     case ARM::VST3q8oddPseudo:
1221     case ARM::VST3q16oddPseudo:
1222     case ARM::VST3q32oddPseudo:
1223     case ARM::VST3q8oddPseudo_UPD:
1224     case ARM::VST3q16oddPseudo_UPD:
1225     case ARM::VST3q32oddPseudo_UPD:
1226     case ARM::VST4d8Pseudo:
1227     case ARM::VST4d16Pseudo:
1228     case ARM::VST4d32Pseudo:
1229     case ARM::VST1d64QPseudo:
1230     case ARM::VST4d8Pseudo_UPD:
1231     case ARM::VST4d16Pseudo_UPD:
1232     case ARM::VST4d32Pseudo_UPD:
1233     case ARM::VST1d64QPseudoWB_fixed:
1234     case ARM::VST1d64QPseudoWB_register:
1235     case ARM::VST4q8Pseudo_UPD:
1236     case ARM::VST4q16Pseudo_UPD:
1237     case ARM::VST4q32Pseudo_UPD:
1238     case ARM::VST4q8oddPseudo:
1239     case ARM::VST4q16oddPseudo:
1240     case ARM::VST4q32oddPseudo:
1241     case ARM::VST4q8oddPseudo_UPD:
1242     case ARM::VST4q16oddPseudo_UPD:
1243     case ARM::VST4q32oddPseudo_UPD:
1244       ExpandVST(MBBI);
1245       return true;
1246
1247     case ARM::VLD1LNq8Pseudo:
1248     case ARM::VLD1LNq16Pseudo:
1249     case ARM::VLD1LNq32Pseudo:
1250     case ARM::VLD1LNq8Pseudo_UPD:
1251     case ARM::VLD1LNq16Pseudo_UPD:
1252     case ARM::VLD1LNq32Pseudo_UPD:
1253     case ARM::VLD2LNd8Pseudo:
1254     case ARM::VLD2LNd16Pseudo:
1255     case ARM::VLD2LNd32Pseudo:
1256     case ARM::VLD2LNq16Pseudo:
1257     case ARM::VLD2LNq32Pseudo:
1258     case ARM::VLD2LNd8Pseudo_UPD:
1259     case ARM::VLD2LNd16Pseudo_UPD:
1260     case ARM::VLD2LNd32Pseudo_UPD:
1261     case ARM::VLD2LNq16Pseudo_UPD:
1262     case ARM::VLD2LNq32Pseudo_UPD:
1263     case ARM::VLD3LNd8Pseudo:
1264     case ARM::VLD3LNd16Pseudo:
1265     case ARM::VLD3LNd32Pseudo:
1266     case ARM::VLD3LNq16Pseudo:
1267     case ARM::VLD3LNq32Pseudo:
1268     case ARM::VLD3LNd8Pseudo_UPD:
1269     case ARM::VLD3LNd16Pseudo_UPD:
1270     case ARM::VLD3LNd32Pseudo_UPD:
1271     case ARM::VLD3LNq16Pseudo_UPD:
1272     case ARM::VLD3LNq32Pseudo_UPD:
1273     case ARM::VLD4LNd8Pseudo:
1274     case ARM::VLD4LNd16Pseudo:
1275     case ARM::VLD4LNd32Pseudo:
1276     case ARM::VLD4LNq16Pseudo:
1277     case ARM::VLD4LNq32Pseudo:
1278     case ARM::VLD4LNd8Pseudo_UPD:
1279     case ARM::VLD4LNd16Pseudo_UPD:
1280     case ARM::VLD4LNd32Pseudo_UPD:
1281     case ARM::VLD4LNq16Pseudo_UPD:
1282     case ARM::VLD4LNq32Pseudo_UPD:
1283     case ARM::VST1LNq8Pseudo:
1284     case ARM::VST1LNq16Pseudo:
1285     case ARM::VST1LNq32Pseudo:
1286     case ARM::VST1LNq8Pseudo_UPD:
1287     case ARM::VST1LNq16Pseudo_UPD:
1288     case ARM::VST1LNq32Pseudo_UPD:
1289     case ARM::VST2LNd8Pseudo:
1290     case ARM::VST2LNd16Pseudo:
1291     case ARM::VST2LNd32Pseudo:
1292     case ARM::VST2LNq16Pseudo:
1293     case ARM::VST2LNq32Pseudo:
1294     case ARM::VST2LNd8Pseudo_UPD:
1295     case ARM::VST2LNd16Pseudo_UPD:
1296     case ARM::VST2LNd32Pseudo_UPD:
1297     case ARM::VST2LNq16Pseudo_UPD:
1298     case ARM::VST2LNq32Pseudo_UPD:
1299     case ARM::VST3LNd8Pseudo:
1300     case ARM::VST3LNd16Pseudo:
1301     case ARM::VST3LNd32Pseudo:
1302     case ARM::VST3LNq16Pseudo:
1303     case ARM::VST3LNq32Pseudo:
1304     case ARM::VST3LNd8Pseudo_UPD:
1305     case ARM::VST3LNd16Pseudo_UPD:
1306     case ARM::VST3LNd32Pseudo_UPD:
1307     case ARM::VST3LNq16Pseudo_UPD:
1308     case ARM::VST3LNq32Pseudo_UPD:
1309     case ARM::VST4LNd8Pseudo:
1310     case ARM::VST4LNd16Pseudo:
1311     case ARM::VST4LNd32Pseudo:
1312     case ARM::VST4LNq16Pseudo:
1313     case ARM::VST4LNq32Pseudo:
1314     case ARM::VST4LNd8Pseudo_UPD:
1315     case ARM::VST4LNd16Pseudo_UPD:
1316     case ARM::VST4LNd32Pseudo_UPD:
1317     case ARM::VST4LNq16Pseudo_UPD:
1318     case ARM::VST4LNq32Pseudo_UPD:
1319       ExpandLaneOp(MBBI);
1320       return true;
1321
1322     case ARM::VTBL3Pseudo: ExpandVTBL(MBBI, ARM::VTBL3, false); return true;
1323     case ARM::VTBL4Pseudo: ExpandVTBL(MBBI, ARM::VTBL4, false); return true;
1324     case ARM::VTBX3Pseudo: ExpandVTBL(MBBI, ARM::VTBX3, true); return true;
1325     case ARM::VTBX4Pseudo: ExpandVTBL(MBBI, ARM::VTBX4, true); return true;
1326   }
1327 }
1328
1329 bool ARMExpandPseudo::ExpandMBB(MachineBasicBlock &MBB) {
1330   bool Modified = false;
1331
1332   MachineBasicBlock::iterator MBBI = MBB.begin(), E = MBB.end();
1333   while (MBBI != E) {
1334     MachineBasicBlock::iterator NMBBI = std::next(MBBI);
1335     Modified |= ExpandMI(MBB, MBBI);
1336     MBBI = NMBBI;
1337   }
1338
1339   return Modified;
1340 }
1341
1342 bool ARMExpandPseudo::runOnMachineFunction(MachineFunction &MF) {
1343   const TargetMachine &TM = MF.getTarget();
1344   TII = static_cast<const ARMBaseInstrInfo*>(TM.getInstrInfo());
1345   TRI = TM.getRegisterInfo();
1346   STI = &TM.getSubtarget<ARMSubtarget>();
1347   AFI = MF.getInfo<ARMFunctionInfo>();
1348
1349   bool Modified = false;
1350   for (MachineFunction::iterator MFI = MF.begin(), E = MF.end(); MFI != E;
1351        ++MFI)
1352     Modified |= ExpandMBB(*MFI);
1353   if (VerifyARMPseudo)
1354     MF.verify(this, "After expanding ARM pseudo instructions.");
1355   return Modified;
1356 }
1357
1358 /// createARMExpandPseudoPass - returns an instance of the pseudo instruction
1359 /// expansion pass.
1360 FunctionPass *llvm::createARMExpandPseudoPass() {
1361   return new ARMExpandPseudo();
1362 }