lib/Target/ARM/ARMFastISel.cpp

   1 //===-- ARMFastISel.cpp - ARM FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the ARM-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // ARMGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "ARM.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMTargetMachine.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMConstantPoolValue.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/CallingConv.h"
  25 #include "llvm/DerivedTypes.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/IntrinsicInst.h"
  29 #include "llvm/Module.h"
  30 #include "llvm/Operator.h"
  31 #include "llvm/CodeGen/Analysis.h"
  32 #include "llvm/CodeGen/FastISel.h"
  33 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineConstantPool.h"
  37 #include "llvm/CodeGen/MachineFrameInfo.h"
  38 #include "llvm/CodeGen/MachineMemOperand.h"
  39 #include "llvm/CodeGen/MachineRegisterInfo.h"
  40 #include "llvm/CodeGen/PseudoSourceValue.h"
  41 #include "llvm/Support/CallSite.h"
  42 #include "llvm/Support/CommandLine.h"
  43 #include "llvm/Support/ErrorHandling.h"
  44 #include "llvm/Support/GetElementPtrTypeIterator.h"
  45 #include "llvm/Target/TargetData.h"
  46 #include "llvm/Target/TargetInstrInfo.h"
  47 #include "llvm/Target/TargetLowering.h"
  48 #include "llvm/Target/TargetMachine.h"
  49 #include "llvm/Target/TargetOptions.h"
  50 using namespace llvm;
  51
  52 static cl::opt<bool>
  53 DisableARMFastISel("disable-arm-fast-isel",
  54                     cl::desc("Turn off experimental ARM fast-isel support"),
  55                     cl::init(false), cl::Hidden);
  56
  57 extern cl::opt<bool> EnableARMLongCalls;
  58
  59 namespace {
  60
  61   // All possible address modes, plus some.
  62   typedef struct Address {
  63     enum {
  64       RegBase,
  65       FrameIndexBase
  66     } BaseType;
  67
  68     union {
  69       unsigned Reg;
  70       int FI;
  71     } Base;
  72
  73     int Offset;
  74
  75     // Innocuous defaults for our address.
  76     Address()
  77      : BaseType(RegBase), Offset(0) {
  78        Base.Reg = 0;
  79      }
  80   } Address;
  81
  82 class ARMFastISel : public FastISel {
  83
  84   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  85   /// make the right decision when generating code for different targets.
  86   const ARMSubtarget *Subtarget;
  87   const TargetMachine &TM;
  88   const TargetInstrInfo &TII;
  89   const TargetLowering &TLI;
  90   ARMFunctionInfo *AFI;
  91
  92   // Convenience variables to avoid some queries.
  93   bool isThumb2;
  94   LLVMContext *Context;
  95
  96   public:
  97     explicit ARMFastISel(FunctionLoweringInfo &funcInfo)
  98     : FastISel(funcInfo),
  99       TM(funcInfo.MF->getTarget()),
 100       TII(*TM.getInstrInfo()),
 101       TLI(*TM.getTargetLowering()) {
 102       Subtarget = &TM.getSubtarget<ARMSubtarget>();
 103       AFI = funcInfo.MF->getInfo<ARMFunctionInfo>();
 104       isThumb2 = AFI->isThumbFunction();
 105       Context = &funcInfo.Fn->getContext();
 106     }
 107
 108     // Code from FastISel.cpp.
 109     virtual unsigned FastEmitInst_(unsigned MachineInstOpcode,
 110                                    const TargetRegisterClass *RC);
 111     virtual unsigned FastEmitInst_r(unsigned MachineInstOpcode,
 112                                     const TargetRegisterClass *RC,
 113                                     unsigned Op0, bool Op0IsKill);
 114     virtual unsigned FastEmitInst_rr(unsigned MachineInstOpcode,
 115                                      const TargetRegisterClass *RC,
 116                                      unsigned Op0, bool Op0IsKill,
 117                                      unsigned Op1, bool Op1IsKill);
 118     virtual unsigned FastEmitInst_rrr(unsigned MachineInstOpcode,
 119                                       const TargetRegisterClass *RC,
 120                                       unsigned Op0, bool Op0IsKill,
 121                                       unsigned Op1, bool Op1IsKill,
 122                                       unsigned Op2, bool Op2IsKill);
 123     virtual unsigned FastEmitInst_ri(unsigned MachineInstOpcode,
 124                                      const TargetRegisterClass *RC,
 125                                      unsigned Op0, bool Op0IsKill,
 126                                      uint64_t Imm);
 127     virtual unsigned FastEmitInst_rf(unsigned MachineInstOpcode,
 128                                      const TargetRegisterClass *RC,
 129                                      unsigned Op0, bool Op0IsKill,
 130                                      const ConstantFP *FPImm);
 131     virtual unsigned FastEmitInst_rri(unsigned MachineInstOpcode,
 132                                       const TargetRegisterClass *RC,
 133                                       unsigned Op0, bool Op0IsKill,
 134                                       unsigned Op1, bool Op1IsKill,
 135                                       uint64_t Imm);
 136     virtual unsigned FastEmitInst_i(unsigned MachineInstOpcode,
 137                                     const TargetRegisterClass *RC,
 138                                     uint64_t Imm);
 139     virtual unsigned FastEmitInst_ii(unsigned MachineInstOpcode,
 140                                      const TargetRegisterClass *RC,
 141                                      uint64_t Imm1, uint64_t Imm2);
 142
 143     virtual unsigned FastEmitInst_extractsubreg(MVT RetVT,
 144                                                 unsigned Op0, bool Op0IsKill,
 145                                                 uint32_t Idx);
 146
 147     // Backend specific FastISel code.
 148     virtual bool TargetSelectInstruction(const Instruction *I);
 149     virtual unsigned TargetMaterializeConstant(const Constant *C);
 150     virtual unsigned TargetMaterializeAlloca(const AllocaInst *AI);
 151
 152   #include "ARMGenFastISel.inc"
 153
 154     // Instruction selection routines.
 155   private:
 156     bool SelectLoad(const Instruction *I);
 157     bool SelectStore(const Instruction *I);
 158     bool SelectBranch(const Instruction *I);
 159     bool SelectCmp(const Instruction *I);
 160     bool SelectFPExt(const Instruction *I);
 161     bool SelectFPTrunc(const Instruction *I);
 162     bool SelectBinaryOp(const Instruction *I, unsigned ISDOpcode);
 163     bool SelectSIToFP(const Instruction *I);
 164     bool SelectFPToSI(const Instruction *I);
 165     bool SelectSDiv(const Instruction *I);
 166     bool SelectSRem(const Instruction *I);
 167     bool SelectCall(const Instruction *I);
 168     bool SelectSelect(const Instruction *I);
 169     bool SelectRet(const Instruction *I);
 170     bool SelectTrunc(const Instruction *I);
 171     bool SelectIntExt(const Instruction *I);
 172
 173     // Utility routines.
 174   private:
 175     bool isTypeLegal(Type *Ty, MVT &VT);
 176     bool isLoadTypeLegal(Type *Ty, MVT &VT);
 177     bool ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
 178                     bool isZExt);
 179     bool ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr);
 180     bool ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr);
 181     bool ARMComputeAddress(const Value *Obj, Address &Addr);
 182     void ARMSimplifyAddress(Address &Addr, EVT VT);
 183     unsigned ARMEmitIntExt(EVT SrcVT, unsigned SrcReg, EVT DestVT, bool isZExt);
 184     unsigned ARMMaterializeFP(const ConstantFP *CFP, EVT VT);
 185     unsigned ARMMaterializeInt(const Constant *C, EVT VT);
 186     unsigned ARMMaterializeGV(const GlobalValue *GV, EVT VT);
 187     unsigned ARMMoveToFPReg(EVT VT, unsigned SrcReg);
 188     unsigned ARMMoveToIntReg(EVT VT, unsigned SrcReg);
 189     unsigned ARMSelectCallOp(const GlobalValue *GV);
 190
 191     // Call handling routines.
 192   private:
 193     bool FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
 194                         unsigned &ResultReg);
 195     CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool Return);
 196     bool ProcessCallArgs(SmallVectorImpl<Value*> &Args,
 197                          SmallVectorImpl<unsigned> &ArgRegs,
 198                          SmallVectorImpl<MVT> &ArgVTs,
 199                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 200                          SmallVectorImpl<unsigned> &RegArgs,
 201                          CallingConv::ID CC,
 202                          unsigned &NumBytes);
 203     bool FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
 204                     const Instruction *I, CallingConv::ID CC,
 205                     unsigned &NumBytes);
 206     bool ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call);
 207
 208     // OptionalDef handling routines.
 209   private:
 210     bool isARMNEONPred(const MachineInstr *MI);
 211     bool DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR);
 212     const MachineInstrBuilder &AddOptionalDefs(const MachineInstrBuilder &MIB);
 213     void AddLoadStoreOperands(EVT VT, Address &Addr,
 214                               const MachineInstrBuilder &MIB,
 215                               unsigned Flags);
 216 };
 217
 218 } // end anonymous namespace
 219
 220 #include "ARMGenCallingConv.inc"
 221
 222 // DefinesOptionalPredicate - This is different from DefinesPredicate in that
 223 // we don't care about implicit defs here, just places we'll need to add a
 224 // default CCReg argument. Sets CPSR if we're setting CPSR instead of CCR.
 225 bool ARMFastISel::DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR) {
 226   const MCInstrDesc &MCID = MI->getDesc();
 227   if (!MCID.hasOptionalDef())
 228     return false;
 229
 230   // Look to see if our OptionalDef is defining CPSR or CCR.
 231   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 232     const MachineOperand &MO = MI->getOperand(i);
 233     if (!MO.isReg() || !MO.isDef()) continue;
 234     if (MO.getReg() == ARM::CPSR)
 235       *CPSR = true;
 236   }
 237   return true;
 238 }
 239
 240 bool ARMFastISel::isARMNEONPred(const MachineInstr *MI) {
 241   const MCInstrDesc &MCID = MI->getDesc();
 242
 243   // If we're a thumb2 or not NEON function we were handled via isPredicable.
 244   if ((MCID.TSFlags & ARMII::DomainMask) != ARMII::DomainNEON ||
 245        AFI->isThumb2Function())
 246     return false;
 247
 248   for (unsigned i = 0, e = MCID.getNumOperands(); i != e; ++i)
 249     if (MCID.OpInfo[i].isPredicate())
 250       return true;
 251
 252   return false;
 253 }
 254
 255 // If the machine is predicable go ahead and add the predicate operands, if
 256 // it needs default CC operands add those.
 257 // TODO: If we want to support thumb1 then we'll need to deal with optional
 258 // CPSR defs that need to be added before the remaining operands. See s_cc_out
 259 // for descriptions why.
 260 const MachineInstrBuilder &
 261 ARMFastISel::AddOptionalDefs(const MachineInstrBuilder &MIB) {
 262   MachineInstr *MI = &*MIB;
 263
 264   // Do we use a predicate? or...
 265   // Are we NEON in ARM mode and have a predicate operand? If so, I know
 266   // we're not predicable but add it anyways.
 267   if (TII.isPredicable(MI) || isARMNEONPred(MI))
 268     AddDefaultPred(MIB);
 269
 270   // Do we optionally set a predicate?  Preds is size > 0 iff the predicate
 271   // defines CPSR. All other OptionalDefines in ARM are the CCR register.
 272   bool CPSR = false;
 273   if (DefinesOptionalPredicate(MI, &CPSR)) {
 274     if (CPSR)
 275       AddDefaultT1CC(MIB);
 276     else
 277       AddDefaultCC(MIB);
 278   }
 279   return MIB;
 280 }
 281
 282 unsigned ARMFastISel::FastEmitInst_(unsigned MachineInstOpcode,
 283                                     const TargetRegisterClass* RC) {
 284   unsigned ResultReg = createResultReg(RC);
 285   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 286
 287   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg));
 288   return ResultReg;
 289 }
 290
 291 unsigned ARMFastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 292                                      const TargetRegisterClass *RC,
 293                                      unsigned Op0, bool Op0IsKill) {
 294   unsigned ResultReg = createResultReg(RC);
 295   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 296
 297   if (II.getNumDefs() >= 1)
 298     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 299                    .addReg(Op0, Op0IsKill * RegState::Kill));
 300   else {
 301     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 302                    .addReg(Op0, Op0IsKill * RegState::Kill));
 303     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 304                    TII.get(TargetOpcode::COPY), ResultReg)
 305                    .addReg(II.ImplicitDefs[0]));
 306   }
 307   return ResultReg;
 308 }
 309
 310 unsigned ARMFastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 311                                       const TargetRegisterClass *RC,
 312                                       unsigned Op0, bool Op0IsKill,
 313                                       unsigned Op1, bool Op1IsKill) {
 314   unsigned ResultReg = createResultReg(RC);
 315   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 316
 317   if (II.getNumDefs() >= 1)
 318     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 319                    .addReg(Op0, Op0IsKill * RegState::Kill)
 320                    .addReg(Op1, Op1IsKill * RegState::Kill));
 321   else {
 322     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 323                    .addReg(Op0, Op0IsKill * RegState::Kill)
 324                    .addReg(Op1, Op1IsKill * RegState::Kill));
 325     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 326                            TII.get(TargetOpcode::COPY), ResultReg)
 327                    .addReg(II.ImplicitDefs[0]));
 328   }
 329   return ResultReg;
 330 }
 331
 332 unsigned ARMFastISel::FastEmitInst_rrr(unsigned MachineInstOpcode,
 333                                        const TargetRegisterClass *RC,
 334                                        unsigned Op0, bool Op0IsKill,
 335                                        unsigned Op1, bool Op1IsKill,
 336                                        unsigned Op2, bool Op2IsKill) {
 337   unsigned ResultReg = createResultReg(RC);
 338   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 339
 340   if (II.getNumDefs() >= 1)
 341     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 342                    .addReg(Op0, Op0IsKill * RegState::Kill)
 343                    .addReg(Op1, Op1IsKill * RegState::Kill)
 344                    .addReg(Op2, Op2IsKill * RegState::Kill));
 345   else {
 346     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 347                    .addReg(Op0, Op0IsKill * RegState::Kill)
 348                    .addReg(Op1, Op1IsKill * RegState::Kill)
 349                    .addReg(Op2, Op2IsKill * RegState::Kill));
 350     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 351                            TII.get(TargetOpcode::COPY), ResultReg)
 352                    .addReg(II.ImplicitDefs[0]));
 353   }
 354   return ResultReg;
 355 }
 356
 357 unsigned ARMFastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 358                                       const TargetRegisterClass *RC,
 359                                       unsigned Op0, bool Op0IsKill,
 360                                       uint64_t Imm) {
 361   unsigned ResultReg = createResultReg(RC);
 362   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 363
 364   if (II.getNumDefs() >= 1)
 365     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 366                    .addReg(Op0, Op0IsKill * RegState::Kill)
 367                    .addImm(Imm));
 368   else {
 369     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 370                    .addReg(Op0, Op0IsKill * RegState::Kill)
 371                    .addImm(Imm));
 372     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 373                            TII.get(TargetOpcode::COPY), ResultReg)
 374                    .addReg(II.ImplicitDefs[0]));
 375   }
 376   return ResultReg;
 377 }
 378
 379 unsigned ARMFastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 380                                       const TargetRegisterClass *RC,
 381                                       unsigned Op0, bool Op0IsKill,
 382                                       const ConstantFP *FPImm) {
 383   unsigned ResultReg = createResultReg(RC);
 384   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 385
 386   if (II.getNumDefs() >= 1)
 387     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 388                    .addReg(Op0, Op0IsKill * RegState::Kill)
 389                    .addFPImm(FPImm));
 390   else {
 391     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 392                    .addReg(Op0, Op0IsKill * RegState::Kill)
 393                    .addFPImm(FPImm));
 394     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 395                            TII.get(TargetOpcode::COPY), ResultReg)
 396                    .addReg(II.ImplicitDefs[0]));
 397   }
 398   return ResultReg;
 399 }
 400
 401 unsigned ARMFastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 402                                        const TargetRegisterClass *RC,
 403                                        unsigned Op0, bool Op0IsKill,
 404                                        unsigned Op1, bool Op1IsKill,
 405                                        uint64_t Imm) {
 406   unsigned ResultReg = createResultReg(RC);
 407   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 408
 409   if (II.getNumDefs() >= 1)
 410     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 411                    .addReg(Op0, Op0IsKill * RegState::Kill)
 412                    .addReg(Op1, Op1IsKill * RegState::Kill)
 413                    .addImm(Imm));
 414   else {
 415     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 416                    .addReg(Op0, Op0IsKill * RegState::Kill)
 417                    .addReg(Op1, Op1IsKill * RegState::Kill)
 418                    .addImm(Imm));
 419     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 420                            TII.get(TargetOpcode::COPY), ResultReg)
 421                    .addReg(II.ImplicitDefs[0]));
 422   }
 423   return ResultReg;
 424 }
 425
 426 unsigned ARMFastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 427                                      const TargetRegisterClass *RC,
 428                                      uint64_t Imm) {
 429   unsigned ResultReg = createResultReg(RC);
 430   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 431
 432   if (II.getNumDefs() >= 1)
 433     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 434                    .addImm(Imm));
 435   else {
 436     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 437                    .addImm(Imm));
 438     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 439                            TII.get(TargetOpcode::COPY), ResultReg)
 440                    .addReg(II.ImplicitDefs[0]));
 441   }
 442   return ResultReg;
 443 }
 444
 445 unsigned ARMFastISel::FastEmitInst_ii(unsigned MachineInstOpcode,
 446                                       const TargetRegisterClass *RC,
 447                                       uint64_t Imm1, uint64_t Imm2) {
 448   unsigned ResultReg = createResultReg(RC);
 449   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 450
 451   if (II.getNumDefs() >= 1)
 452     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 453                     .addImm(Imm1).addImm(Imm2));
 454   else {
 455     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 456                     .addImm(Imm1).addImm(Imm2));
 457     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 458                             TII.get(TargetOpcode::COPY),
 459                             ResultReg)
 460                     .addReg(II.ImplicitDefs[0]));
 461   }
 462   return ResultReg;
 463 }
 464
 465 unsigned ARMFastISel::FastEmitInst_extractsubreg(MVT RetVT,
 466                                                  unsigned Op0, bool Op0IsKill,
 467                                                  uint32_t Idx) {
 468   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 469   assert(TargetRegisterInfo::isVirtualRegister(Op0) &&
 470          "Cannot yet extract from physregs");
 471   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 472                          DL, TII.get(TargetOpcode::COPY), ResultReg)
 473                  .addReg(Op0, getKillRegState(Op0IsKill), Idx));
 474   return ResultReg;
 475 }
 476
 477 // TODO: Don't worry about 64-bit now, but when this is fixed remove the
 478 // checks from the various callers.
 479 unsigned ARMFastISel::ARMMoveToFPReg(EVT VT, unsigned SrcReg) {
 480   if (VT == MVT::f64) return 0;
 481
 482   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 483   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 484                           TII.get(ARM::VMOVRS), MoveReg)
 485                   .addReg(SrcReg));
 486   return MoveReg;
 487 }
 488
 489 unsigned ARMFastISel::ARMMoveToIntReg(EVT VT, unsigned SrcReg) {
 490   if (VT == MVT::i64) return 0;
 491
 492   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 493   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 494                           TII.get(ARM::VMOVSR), MoveReg)
 495                   .addReg(SrcReg));
 496   return MoveReg;
 497 }
 498
 499 // For double width floating point we need to materialize two constants
 500 // (the high and the low) into integer registers then use a move to get
 501 // the combined constant into an FP reg.
 502 unsigned ARMFastISel::ARMMaterializeFP(const ConstantFP *CFP, EVT VT) {
 503   const APFloat Val = CFP->getValueAPF();
 504   bool is64bit = VT == MVT::f64;
 505
 506   // This checks to see if we can use VFP3 instructions to materialize
 507   // a constant, otherwise we have to go through the constant pool.
 508   if (TLI.isFPImmLegal(Val, VT)) {
 509     int Imm;
 510     unsigned Opc;
 511     if (is64bit) {
 512       Imm = ARM_AM::getFP64Imm(Val);
 513       Opc = ARM::FCONSTD;
 514     } else {
 515       Imm = ARM_AM::getFP32Imm(Val);
 516       Opc = ARM::FCONSTS;
 517     }
 518     unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 519     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 520                             DestReg)
 521                     .addImm(Imm));
 522     return DestReg;
 523   }
 524
 525   // Require VFP2 for loading fp constants.
 526   if (!Subtarget->hasVFP2()) return false;
 527
 528   // MachineConstantPool wants an explicit alignment.
 529   unsigned Align = TD.getPrefTypeAlignment(CFP->getType());
 530   if (Align == 0) {
 531     // TODO: Figure out if this is correct.
 532     Align = TD.getTypeAllocSize(CFP->getType());
 533   }
 534   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 535   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 536   unsigned Opc = is64bit ? ARM::VLDRD : ARM::VLDRS;
 537
 538   // The extra reg is for addrmode5.
 539   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 540                           DestReg)
 541                   .addConstantPoolIndex(Idx)
 542                   .addReg(0));
 543   return DestReg;
 544 }
 545
 546 unsigned ARMFastISel::ARMMaterializeInt(const Constant *C, EVT VT) {
 547
 548   if (VT != MVT::i32 && VT != MVT::i16 && VT != MVT::i8 && VT != MVT::i1)
 549     return false;
 550
 551   // If we can do this in a single instruction without a constant pool entry
 552   // do so now.
 553   const ConstantInt *CI = cast<ConstantInt>(C);
 554   if (Subtarget->hasV6T2Ops() && isUInt<16>(CI->getZExtValue())) {
 555     unsigned Opc = isThumb2 ? ARM::t2MOVi16 : ARM::MOVi16;
 556     unsigned ImmReg = createResultReg(TLI.getRegClassFor(MVT::i32));
 557     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 558                             TII.get(Opc), ImmReg)
 559                     .addImm(CI->getZExtValue()));
 560     return ImmReg;
 561   }
 562
 563   // Use MVN to emit negative constants.
 564   if (VT == MVT::i32 && Subtarget->hasV6T2Ops() && CI->isNegative()) {
 565     unsigned Imm = (unsigned)~(CI->getSExtValue());
 566     bool EncodeImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
 567       (ARM_AM::getSOImmVal(Imm) != -1);
 568     if (EncodeImm) {
 569       unsigned Opc = isThumb2 ? ARM::t2MVNi : ARM::MVNi;
 570       unsigned ImmReg = createResultReg(TLI.getRegClassFor(MVT::i32));
 571       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 572                               TII.get(Opc), ImmReg)
 573                       .addImm(Imm));
 574       return ImmReg;
 575     }
 576   }
 577
 578   // Load from constant pool.  For now 32-bit only.
 579   if (VT != MVT::i32)
 580     return false;
 581
 582   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 583
 584   // MachineConstantPool wants an explicit alignment.
 585   unsigned Align = TD.getPrefTypeAlignment(C->getType());
 586   if (Align == 0) {
 587     // TODO: Figure out if this is correct.
 588     Align = TD.getTypeAllocSize(C->getType());
 589   }
 590   unsigned Idx = MCP.getConstantPoolIndex(C, Align);
 591
 592   if (isThumb2)
 593     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 594                             TII.get(ARM::t2LDRpci), DestReg)
 595                     .addConstantPoolIndex(Idx));
 596   else
 597     // The extra immediate is for addrmode2.
 598     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 599                             TII.get(ARM::LDRcp), DestReg)
 600                     .addConstantPoolIndex(Idx)
 601                     .addImm(0));
 602
 603   return DestReg;
 604 }
 605
 606 unsigned ARMFastISel::ARMMaterializeGV(const GlobalValue *GV, EVT VT) {
 607   // For now 32-bit only.
 608   if (VT != MVT::i32) return 0;
 609
 610   Reloc::Model RelocM = TM.getRelocationModel();
 611
 612   // TODO: Need more magic for ARM PIC.
 613   if (!isThumb2 && (RelocM == Reloc::PIC_)) return 0;
 614
 615   // MachineConstantPool wants an explicit alignment.
 616   unsigned Align = TD.getPrefTypeAlignment(GV->getType());
 617   if (Align == 0) {
 618     // TODO: Figure out if this is correct.
 619     Align = TD.getTypeAllocSize(GV->getType());
 620   }
 621
 622   // Grab index.
 623   unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb() ? 4 : 8);
 624   unsigned Id = AFI->createPICLabelUId();
 625   ARMConstantPoolValue *CPV = ARMConstantPoolConstant::Create(GV, Id,
 626                                                               ARMCP::CPValue,
 627                                                               PCAdj);
 628   unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
 629
 630   // Load value.
 631   MachineInstrBuilder MIB;
 632   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 633   if (isThumb2) {
 634     unsigned Opc = (RelocM != Reloc::PIC_) ? ARM::t2LDRpci : ARM::t2LDRpci_pic;
 635     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), DestReg)
 636           .addConstantPoolIndex(Idx);
 637     if (RelocM == Reloc::PIC_)
 638       MIB.addImm(Id);
 639   } else {
 640     // The extra immediate is for addrmode2.
 641     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRcp),
 642                   DestReg)
 643           .addConstantPoolIndex(Idx)
 644           .addImm(0);
 645   }
 646   AddOptionalDefs(MIB);
 647
 648   if (Subtarget->GVIsIndirectSymbol(GV, RelocM)) {
 649     unsigned NewDestReg = createResultReg(TLI.getRegClassFor(VT));
 650     if (isThumb2)
 651       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 652                     TII.get(ARM::t2LDRi12), NewDestReg)
 653             .addReg(DestReg)
 654             .addImm(0);
 655     else
 656       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRi12),
 657                     NewDestReg)
 658             .addReg(DestReg)
 659             .addImm(0);
 660     DestReg = NewDestReg;
 661     AddOptionalDefs(MIB);
 662   }
 663
 664   return DestReg;
 665 }
 666
 667 unsigned ARMFastISel::TargetMaterializeConstant(const Constant *C) {
 668   EVT VT = TLI.getValueType(C->getType(), true);
 669
 670   // Only handle simple types.
 671   if (!VT.isSimple()) return 0;
 672
 673   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 674     return ARMMaterializeFP(CFP, VT);
 675   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 676     return ARMMaterializeGV(GV, VT);
 677   else if (isa<ConstantInt>(C))
 678     return ARMMaterializeInt(C, VT);
 679
 680   return 0;
 681 }
 682
 683 unsigned ARMFastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
 684   // Don't handle dynamic allocas.
 685   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
 686
 687   MVT VT;
 688   if (!isLoadTypeLegal(AI->getType(), VT)) return false;
 689
 690   DenseMap<const AllocaInst*, int>::iterator SI =
 691     FuncInfo.StaticAllocaMap.find(AI);
 692
 693   // This will get lowered later into the correct offsets and registers
 694   // via rewriteXFrameIndex.
 695   if (SI != FuncInfo.StaticAllocaMap.end()) {
 696     TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 697     unsigned ResultReg = createResultReg(RC);
 698     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 699     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 700                             TII.get(Opc), ResultReg)
 701                             .addFrameIndex(SI->second)
 702                             .addImm(0));
 703     return ResultReg;
 704   }
 705
 706   return 0;
 707 }
 708
 709 bool ARMFastISel::isTypeLegal(Type *Ty, MVT &VT) {
 710   EVT evt = TLI.getValueType(Ty, true);
 711
 712   // Only handle simple types.
 713   if (evt == MVT::Other || !evt.isSimple()) return false;
 714   VT = evt.getSimpleVT();
 715
 716   // Handle all legal types, i.e. a register that will directly hold this
 717   // value.
 718   return TLI.isTypeLegal(VT);
 719 }
 720
 721 bool ARMFastISel::isLoadTypeLegal(Type *Ty, MVT &VT) {
 722   if (isTypeLegal(Ty, VT)) return true;
 723
 724   // If this is a type than can be sign or zero-extended to a basic operation
 725   // go ahead and accept it now.
 726   if (VT == MVT::i8 || VT == MVT::i16)
 727     return true;
 728
 729   return false;
 730 }
 731
 732 // Computes the address to get to an object.
 733 bool ARMFastISel::ARMComputeAddress(const Value *Obj, Address &Addr) {
 734   // Some boilerplate from the X86 FastISel.
 735   const User *U = NULL;
 736   unsigned Opcode = Instruction::UserOp1;
 737   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 738     // Don't walk into other basic blocks unless the object is an alloca from
 739     // another block, otherwise it may not have a virtual register assigned.
 740     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 741         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 742       Opcode = I->getOpcode();
 743       U = I;
 744     }
 745   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 746     Opcode = C->getOpcode();
 747     U = C;
 748   }
 749
 750   if (PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 751     if (Ty->getAddressSpace() > 255)
 752       // Fast instruction selection doesn't support the special
 753       // address spaces.
 754       return false;
 755
 756   switch (Opcode) {
 757     default:
 758     break;
 759     case Instruction::BitCast: {
 760       // Look through bitcasts.
 761       return ARMComputeAddress(U->getOperand(0), Addr);
 762     }
 763     case Instruction::IntToPtr: {
 764       // Look past no-op inttoptrs.
 765       if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 766         return ARMComputeAddress(U->getOperand(0), Addr);
 767       break;
 768     }
 769     case Instruction::PtrToInt: {
 770       // Look past no-op ptrtoints.
 771       if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 772         return ARMComputeAddress(U->getOperand(0), Addr);
 773       break;
 774     }
 775     case Instruction::GetElementPtr: {
 776       Address SavedAddr = Addr;
 777       int TmpOffset = Addr.Offset;
 778
 779       // Iterate through the GEP folding the constants into offsets where
 780       // we can.
 781       gep_type_iterator GTI = gep_type_begin(U);
 782       for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 783            i != e; ++i, ++GTI) {
 784         const Value *Op = *i;
 785         if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 786           const StructLayout *SL = TD.getStructLayout(STy);
 787           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 788           TmpOffset += SL->getElementOffset(Idx);
 789         } else {
 790           uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 791           for (;;) {
 792             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 793               // Constant-offset addressing.
 794               TmpOffset += CI->getSExtValue() * S;
 795               break;
 796             }
 797             if (isa<AddOperator>(Op) &&
 798                 (!isa<Instruction>(Op) ||
 799                  FuncInfo.MBBMap[cast<Instruction>(Op)->getParent()]
 800                  == FuncInfo.MBB) &&
 801                 isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 802               // An add (in the same block) with a constant operand. Fold the
 803               // constant.
 804               ConstantInt *CI =
 805               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 806               TmpOffset += CI->getSExtValue() * S;
 807               // Iterate on the other operand.
 808               Op = cast<AddOperator>(Op)->getOperand(0);
 809               continue;
 810             }
 811             // Unsupported
 812             goto unsupported_gep;
 813           }
 814         }
 815       }
 816
 817       // Try to grab the base operand now.
 818       Addr.Offset = TmpOffset;
 819       if (ARMComputeAddress(U->getOperand(0), Addr)) return true;
 820
 821       // We failed, restore everything and try the other options.
 822       Addr = SavedAddr;
 823
 824       unsupported_gep:
 825       break;
 826     }
 827     case Instruction::Alloca: {
 828       const AllocaInst *AI = cast<AllocaInst>(Obj);
 829       DenseMap<const AllocaInst*, int>::iterator SI =
 830         FuncInfo.StaticAllocaMap.find(AI);
 831       if (SI != FuncInfo.StaticAllocaMap.end()) {
 832         Addr.BaseType = Address::FrameIndexBase;
 833         Addr.Base.FI = SI->second;
 834         return true;
 835       }
 836       break;
 837     }
 838   }
 839
 840   // Materialize the global variable's address into a reg which can
 841   // then be used later to load the variable.
 842   if (const GlobalValue *GV = dyn_cast<GlobalValue>(Obj)) {
 843     unsigned Tmp = ARMMaterializeGV(GV, TLI.getValueType(Obj->getType()));
 844     if (Tmp == 0) return false;
 845
 846     Addr.Base.Reg = Tmp;
 847     return true;
 848   }
 849
 850   // Try to get this in a register if nothing else has worked.
 851   if (Addr.Base.Reg == 0) Addr.Base.Reg = getRegForValue(Obj);
 852   return Addr.Base.Reg != 0;
 853 }
 854
 855 void ARMFastISel::ARMSimplifyAddress(Address &Addr, EVT VT) {
 856
 857   assert(VT.isSimple() && "Non-simple types are invalid here!");
 858
 859   bool needsLowering = false;
 860   switch (VT.getSimpleVT().SimpleTy) {
 861     default:
 862       assert(false && "Unhandled load/store type!");
 863     case MVT::i16:
 864       if (isThumb2)
 865         // Integer loads/stores handle 12-bit offsets.
 866         needsLowering = ((Addr.Offset & 0xfff) != Addr.Offset);
 867       else
 868         // ARM i16 integer loads/stores handle +/-imm8 offsets.
 869         // FIXME: Negative offsets require special handling.
 870         if (Addr.Offset > 255 || Addr.Offset < 0)
 871           needsLowering = true;
 872       break;
 873     case MVT::i1:
 874     case MVT::i8:
 875     case MVT::i32:
 876       // Integer loads/stores handle 12-bit offsets.
 877       needsLowering = ((Addr.Offset & 0xfff) != Addr.Offset);
 878       break;
 879     case MVT::f32:
 880     case MVT::f64:
 881       // Floating point operands handle 8-bit offsets.
 882       needsLowering = ((Addr.Offset & 0xff) != Addr.Offset);
 883       break;
 884   }
 885
 886   // If this is a stack pointer and the offset needs to be simplified then
 887   // put the alloca address into a register, set the base type back to
 888   // register and continue. This should almost never happen.
 889   if (needsLowering && Addr.BaseType == Address::FrameIndexBase) {
 890     TargetRegisterClass *RC = isThumb2 ? ARM::tGPRRegisterClass :
 891                               ARM::GPRRegisterClass;
 892     unsigned ResultReg = createResultReg(RC);
 893     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 894     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 895                             TII.get(Opc), ResultReg)
 896                             .addFrameIndex(Addr.Base.FI)
 897                             .addImm(0));
 898     Addr.Base.Reg = ResultReg;
 899     Addr.BaseType = Address::RegBase;
 900   }
 901
 902   // Since the offset is too large for the load/store instruction
 903   // get the reg+offset into a register.
 904   if (needsLowering) {
 905     Addr.Base.Reg = FastEmit_ri_(MVT::i32, ISD::ADD, Addr.Base.Reg,
 906                                  /*Op0IsKill*/false, Addr.Offset, MVT::i32);
 907     Addr.Offset = 0;
 908   }
 909 }
 910
 911 void ARMFastISel::AddLoadStoreOperands(EVT VT, Address &Addr,
 912                                        const MachineInstrBuilder &MIB,
 913                                        unsigned Flags) {
 914   // addrmode5 output depends on the selection dag addressing dividing the
 915   // offset by 4 that it then later multiplies. Do this here as well.
 916   if (VT.getSimpleVT().SimpleTy == MVT::f32 ||
 917       VT.getSimpleVT().SimpleTy == MVT::f64)
 918     Addr.Offset /= 4;
 919
 920   // Frame base works a bit differently. Handle it separately.
 921   if (Addr.BaseType == Address::FrameIndexBase) {
 922     int FI = Addr.Base.FI;
 923     int Offset = Addr.Offset;
 924     MachineMemOperand *MMO =
 925           FuncInfo.MF->getMachineMemOperand(
 926                                   MachinePointerInfo::getFixedStack(FI, Offset),
 927                                   Flags,
 928                                   MFI.getObjectSize(FI),
 929                                   MFI.getObjectAlignment(FI));
 930     // Now add the rest of the operands.
 931     MIB.addFrameIndex(FI);
 932
 933     // ARM halfword load/stores need an additional operand.
 934     if (!isThumb2 && VT.getSimpleVT().SimpleTy == MVT::i16) MIB.addReg(0);
 935
 936     MIB.addImm(Addr.Offset);
 937     MIB.addMemOperand(MMO);
 938   } else {
 939     // Now add the rest of the operands.
 940     MIB.addReg(Addr.Base.Reg);
 941
 942     // ARM halfword load/stores need an additional operand.
 943     if (!isThumb2 && VT.getSimpleVT().SimpleTy == MVT::i16) MIB.addReg(0);
 944
 945     MIB.addImm(Addr.Offset);
 946   }
 947   AddOptionalDefs(MIB);
 948 }
 949
 950 bool ARMFastISel::ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr) {
 951
 952   assert(VT.isSimple() && "Non-simple types are invalid here!");
 953   unsigned Opc;
 954   TargetRegisterClass *RC;
 955   switch (VT.getSimpleVT().SimpleTy) {
 956     // This is mostly going to be Neon/vector support.
 957     default: return false;
 958     case MVT::i8:
 959       Opc = isThumb2 ? ARM::t2LDRBi12 : ARM::LDRBi12;
 960       RC = ARM::GPRRegisterClass;
 961       break;
 962     case MVT::i16:
 963       Opc = isThumb2 ? ARM::t2LDRHi12 : ARM::LDRH;
 964       RC = ARM::GPRRegisterClass;
 965       break;
 966     case MVT::i32:
 967       Opc = isThumb2 ? ARM::t2LDRi12 : ARM::LDRi12;
 968       RC = ARM::GPRRegisterClass;
 969       break;
 970     case MVT::f32:
 971       Opc = ARM::VLDRS;
 972       RC = TLI.getRegClassFor(VT);
 973       break;
 974     case MVT::f64:
 975       Opc = ARM::VLDRD;
 976       RC = TLI.getRegClassFor(VT);
 977       break;
 978   }
 979   // Simplify this down to something we can handle.
 980   ARMSimplifyAddress(Addr, VT);
 981
 982   // Create the base instruction, then add the operands.
 983   ResultReg = createResultReg(RC);
 984   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 985                                     TII.get(Opc), ResultReg);
 986   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOLoad);
 987   return true;
 988 }
 989
 990 bool ARMFastISel::SelectLoad(const Instruction *I) {
 991   // Atomic loads need special handling.
 992   if (cast<LoadInst>(I)->isAtomic())
 993     return false;
 994
 995   // Verify we have a legal type before going any further.
 996   MVT VT;
 997   if (!isLoadTypeLegal(I->getType(), VT))
 998     return false;
 999
1000   // See if we can handle this address.
1001   Address Addr;
1002   if (!ARMComputeAddress(I->getOperand(0), Addr)) return false;
1003
1004   unsigned ResultReg;
1005   if (!ARMEmitLoad(VT, ResultReg, Addr)) return false;
1006   UpdateValueMap(I, ResultReg);
1007   return true;
1008 }
1009
1010 bool ARMFastISel::ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr) {
1011   unsigned StrOpc;
1012   switch (VT.getSimpleVT().SimpleTy) {
1013     // This is mostly going to be Neon/vector support.
1014     default: return false;
1015     case MVT::i1: {
1016       unsigned Res = createResultReg(isThumb2 ? ARM::tGPRRegisterClass :
1017                                                ARM::GPRRegisterClass);
1018       unsigned Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
1019       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1020                               TII.get(Opc), Res)
1021                       .addReg(SrcReg).addImm(1));
1022       SrcReg = Res;
1023     } // Fallthrough here.
1024     case MVT::i8:
1025       StrOpc = isThumb2 ? ARM::t2STRBi12 : ARM::STRBi12;
1026       break;
1027     case MVT::i16:
1028       StrOpc = isThumb2 ? ARM::t2STRHi12 : ARM::STRH;
1029       break;
1030     case MVT::i32:
1031       StrOpc = isThumb2 ? ARM::t2STRi12 : ARM::STRi12;
1032       break;
1033     case MVT::f32:
1034       if (!Subtarget->hasVFP2()) return false;
1035       StrOpc = ARM::VSTRS;
1036       break;
1037     case MVT::f64:
1038       if (!Subtarget->hasVFP2()) return false;
1039       StrOpc = ARM::VSTRD;
1040       break;
1041   }
1042   // Simplify this down to something we can handle.
1043   ARMSimplifyAddress(Addr, VT);
1044
1045   // Create the base instruction, then add the operands.
1046   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1047                                     TII.get(StrOpc))
1048                             .addReg(SrcReg, getKillRegState(true));
1049   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOStore);
1050   return true;
1051 }
1052
1053 bool ARMFastISel::SelectStore(const Instruction *I) {
1054   Value *Op0 = I->getOperand(0);
1055   unsigned SrcReg = 0;
1056
1057   // Atomic stores need special handling.
1058   if (cast<StoreInst>(I)->isAtomic())
1059     return false;
1060
1061   // Verify we have a legal type before going any further.
1062   MVT VT;
1063   if (!isLoadTypeLegal(I->getOperand(0)->getType(), VT))
1064     return false;
1065
1066   // Get the value to be stored into a register.
1067   SrcReg = getRegForValue(Op0);
1068   if (SrcReg == 0) return false;
1069
1070   // See if we can handle this address.
1071   Address Addr;
1072   if (!ARMComputeAddress(I->getOperand(1), Addr))
1073     return false;
1074
1075   if (!ARMEmitStore(VT, SrcReg, Addr)) return false;
1076   return true;
1077 }
1078
1079 static ARMCC::CondCodes getComparePred(CmpInst::Predicate Pred) {
1080   switch (Pred) {
1081     // Needs two compares...
1082     case CmpInst::FCMP_ONE:
1083     case CmpInst::FCMP_UEQ:
1084     default:
1085       // AL is our "false" for now. The other two need more compares.
1086       return ARMCC::AL;
1087     case CmpInst::ICMP_EQ:
1088     case CmpInst::FCMP_OEQ:
1089       return ARMCC::EQ;
1090     case CmpInst::ICMP_SGT:
1091     case CmpInst::FCMP_OGT:
1092       return ARMCC::GT;
1093     case CmpInst::ICMP_SGE:
1094     case CmpInst::FCMP_OGE:
1095       return ARMCC::GE;
1096     case CmpInst::ICMP_UGT:
1097     case CmpInst::FCMP_UGT:
1098       return ARMCC::HI;
1099     case CmpInst::FCMP_OLT:
1100       return ARMCC::MI;
1101     case CmpInst::ICMP_ULE:
1102     case CmpInst::FCMP_OLE:
1103       return ARMCC::LS;
1104     case CmpInst::FCMP_ORD:
1105       return ARMCC::VC;
1106     case CmpInst::FCMP_UNO:
1107       return ARMCC::VS;
1108     case CmpInst::FCMP_UGE:
1109       return ARMCC::PL;
1110     case CmpInst::ICMP_SLT:
1111     case CmpInst::FCMP_ULT:
1112       return ARMCC::LT;
1113     case CmpInst::ICMP_SLE:
1114     case CmpInst::FCMP_ULE:
1115       return ARMCC::LE;
1116     case CmpInst::FCMP_UNE:
1117     case CmpInst::ICMP_NE:
1118       return ARMCC::NE;
1119     case CmpInst::ICMP_UGE:
1120       return ARMCC::HS;
1121     case CmpInst::ICMP_ULT:
1122       return ARMCC::LO;
1123   }
1124 }
1125
1126 bool ARMFastISel::SelectBranch(const Instruction *I) {
1127   const BranchInst *BI = cast<BranchInst>(I);
1128   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
1129   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
1130
1131   // Simple branch support.
1132
1133   // If we can, avoid recomputing the compare - redoing it could lead to wonky
1134   // behavior.
1135   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
1136     if (CI->hasOneUse() && (CI->getParent() == I->getParent())) {
1137
1138       // Get the compare predicate.
1139       // Try to take advantage of fallthrough opportunities.
1140       CmpInst::Predicate Predicate = CI->getPredicate();
1141       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1142         std::swap(TBB, FBB);
1143         Predicate = CmpInst::getInversePredicate(Predicate);
1144       }
1145
1146       ARMCC::CondCodes ARMPred = getComparePred(Predicate);
1147
1148       // We may not handle every CC for now.
1149       if (ARMPred == ARMCC::AL) return false;
1150
1151       // Emit the compare.
1152       if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1153         return false;
1154
1155       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1156       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1157       .addMBB(TBB).addImm(ARMPred).addReg(ARM::CPSR);
1158       FastEmitBranch(FBB, DL);
1159       FuncInfo.MBB->addSuccessor(TBB);
1160       return true;
1161     }
1162   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
1163     MVT SourceVT;
1164     if (TI->hasOneUse() && TI->getParent() == I->getParent() &&
1165         (isLoadTypeLegal(TI->getOperand(0)->getType(), SourceVT))) {
1166       unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1167       unsigned OpReg = getRegForValue(TI->getOperand(0));
1168       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1169                               TII.get(TstOpc))
1170                       .addReg(OpReg).addImm(1));
1171
1172       unsigned CCMode = ARMCC::NE;
1173       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1174         std::swap(TBB, FBB);
1175         CCMode = ARMCC::EQ;
1176       }
1177
1178       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1179       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1180       .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1181
1182       FastEmitBranch(FBB, DL);
1183       FuncInfo.MBB->addSuccessor(TBB);
1184       return true;
1185     }
1186   } else if (const ConstantInt *CI =
1187              dyn_cast<ConstantInt>(BI->getCondition())) {
1188     uint64_t Imm = CI->getZExtValue();
1189     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
1190     FastEmitBranch(Target, DL);
1191     return true;
1192   }
1193
1194   unsigned CmpReg = getRegForValue(BI->getCondition());
1195   if (CmpReg == 0) return false;
1196
1197   // We've been divorced from our compare!  Our block was split, and
1198   // now our compare lives in a predecessor block.  We musn't
1199   // re-compare here, as the children of the compare aren't guaranteed
1200   // live across the block boundary (we *could* check for this).
1201   // Regardless, the compare has been done in the predecessor block,
1202   // and it left a value for us in a virtual register.  Ergo, we test
1203   // the one-bit value left in the virtual register.
1204   unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1205   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TstOpc))
1206                   .addReg(CmpReg).addImm(1));
1207
1208   unsigned CCMode = ARMCC::NE;
1209   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1210     std::swap(TBB, FBB);
1211     CCMode = ARMCC::EQ;
1212   }
1213
1214   unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1215   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1216                   .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1217   FastEmitBranch(FBB, DL);
1218   FuncInfo.MBB->addSuccessor(TBB);
1219   return true;
1220 }
1221
1222 bool ARMFastISel::ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
1223                              bool isZExt) {
1224   Type *Ty = Src1Value->getType();
1225   EVT SrcVT = TLI.getValueType(Ty, true);
1226   if (!SrcVT.isSimple()) return false;
1227
1228   bool isFloat = (Ty->isFloatTy() || Ty->isDoubleTy());
1229   if (isFloat && !Subtarget->hasVFP2())
1230     return false;
1231
1232   // Check to see if the 2nd operand is a constant that we can encode directly
1233   // in the compare.
1234   int EncodedImm = 0;
1235   bool EncodeImm = false;
1236   bool isNegativeImm = false;
1237   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(Src2Value)) {
1238     if (SrcVT == MVT::i32 || SrcVT == MVT::i16 || SrcVT == MVT::i8 ||
1239         SrcVT == MVT::i1) {
1240       const APInt &CIVal = ConstInt->getValue();
1241       EncodedImm = (isZExt) ? (int)CIVal.getZExtValue() : (int)CIVal.getSExtValue();
1242       if (EncodedImm < 0) {
1243         isNegativeImm = true;
1244         EncodedImm = -EncodedImm;
1245       }
1246       EncodeImm = isThumb2 ? (ARM_AM::getT2SOImmVal(EncodedImm) != -1) :
1247         (ARM_AM::getSOImmVal(EncodedImm) != -1);
1248     }
1249   } else if (const ConstantFP *ConstFP = dyn_cast<ConstantFP>(Src2Value)) {
1250     if (SrcVT == MVT::f32 || SrcVT == MVT::f64)
1251       if (ConstFP->isZero() && !ConstFP->isNegative())
1252         EncodeImm = true;
1253   }
1254
1255   unsigned CmpOpc;
1256   bool isICmp = true;
1257   bool needsExt = false;
1258   switch (SrcVT.getSimpleVT().SimpleTy) {
1259     default: return false;
1260     // TODO: Verify compares.
1261     case MVT::f32:
1262       isICmp = false;
1263       CmpOpc = EncodeImm ? ARM::VCMPEZS : ARM::VCMPES;
1264       break;
1265     case MVT::f64:
1266       isICmp = false;
1267       CmpOpc = EncodeImm ? ARM::VCMPEZD : ARM::VCMPED;
1268       break;
1269     case MVT::i1:
1270     case MVT::i8:
1271     case MVT::i16:
1272       needsExt = true;
1273     // Intentional fall-through.
1274     case MVT::i32:
1275       if (isThumb2) {
1276         if (!EncodeImm)
1277           CmpOpc = ARM::t2CMPrr;
1278         else
1279           CmpOpc = isNegativeImm ? ARM::t2CMNzri : ARM::t2CMPri;
1280       } else {
1281         if (!EncodeImm)
1282           CmpOpc = ARM::CMPrr;
1283         else
1284           CmpOpc = isNegativeImm ? ARM::CMNzri : ARM::CMPri;
1285       }
1286       break;
1287   }
1288
1289   unsigned SrcReg1 = getRegForValue(Src1Value);
1290   if (SrcReg1 == 0) return false;
1291
1292   unsigned SrcReg2;
1293   if (!EncodeImm) {
1294     SrcReg2 = getRegForValue(Src2Value);
1295     if (SrcReg2 == 0) return false;
1296   }
1297
1298   // We have i1, i8, or i16, we need to either zero extend or sign extend.
1299   if (needsExt) {
1300     unsigned ResultReg;
1301     ResultReg = ARMEmitIntExt(SrcVT, SrcReg1, MVT::i32, isZExt);
1302     if (ResultReg == 0) return false;
1303     SrcReg1 = ResultReg;
1304     if (!EncodeImm) {
1305       ResultReg = ARMEmitIntExt(SrcVT, SrcReg2, MVT::i32, isZExt);
1306       if (ResultReg == 0) return false;
1307       SrcReg2 = ResultReg;
1308     }
1309   }
1310
1311   if (!EncodeImm) {
1312     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1313                             TII.get(CmpOpc))
1314                     .addReg(SrcReg1).addReg(SrcReg2));
1315   } else {
1316     MachineInstrBuilder MIB;
1317     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1318       .addReg(SrcReg1);
1319
1320     // Only add immediate for icmp as the immediate for fcmp is an implicit 0.0.
1321     if (isICmp)
1322       MIB.addImm(EncodedImm);
1323     AddOptionalDefs(MIB);
1324   }
1325
1326   // For floating point we need to move the result to a comparison register
1327   // that we can then use for branches.
1328   if (Ty->isFloatTy() || Ty->isDoubleTy())
1329     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1330                             TII.get(ARM::FMSTAT)));
1331   return true;
1332 }
1333
1334 bool ARMFastISel::SelectCmp(const Instruction *I) {
1335   const CmpInst *CI = cast<CmpInst>(I);
1336   Type *Ty = CI->getOperand(0)->getType();
1337
1338   // Get the compare predicate.
1339   ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
1340
1341   // We may not handle every CC for now.
1342   if (ARMPred == ARMCC::AL) return false;
1343
1344   // Emit the compare.
1345   if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1346     return false;
1347
1348   // Now set a register based on the comparison. Explicitly set the predicates
1349   // here.
1350   unsigned MovCCOpc = isThumb2 ? ARM::t2MOVCCi : ARM::MOVCCi;
1351   TargetRegisterClass *RC = isThumb2 ? ARM::rGPRRegisterClass
1352                                     : ARM::GPRRegisterClass;
1353   unsigned DestReg = createResultReg(RC);
1354   Constant *Zero = ConstantInt::get(Type::getInt32Ty(*Context), 0);
1355   unsigned ZeroReg = TargetMaterializeConstant(Zero);
1356   bool isFloat = (Ty->isFloatTy() || Ty->isDoubleTy());
1357   unsigned CondReg = isFloat ? ARM::FPSCR : ARM::CPSR;
1358   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), DestReg)
1359           .addReg(ZeroReg).addImm(1)
1360           .addImm(ARMPred).addReg(CondReg);
1361
1362   UpdateValueMap(I, DestReg);
1363   return true;
1364 }
1365
1366 bool ARMFastISel::SelectFPExt(const Instruction *I) {
1367   // Make sure we have VFP and that we're extending float to double.
1368   if (!Subtarget->hasVFP2()) return false;
1369
1370   Value *V = I->getOperand(0);
1371   if (!I->getType()->isDoubleTy() ||
1372       !V->getType()->isFloatTy()) return false;
1373
1374   unsigned Op = getRegForValue(V);
1375   if (Op == 0) return false;
1376
1377   unsigned Result = createResultReg(ARM::DPRRegisterClass);
1378   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1379                           TII.get(ARM::VCVTDS), Result)
1380                   .addReg(Op));
1381   UpdateValueMap(I, Result);
1382   return true;
1383 }
1384
1385 bool ARMFastISel::SelectFPTrunc(const Instruction *I) {
1386   // Make sure we have VFP and that we're truncating double to float.
1387   if (!Subtarget->hasVFP2()) return false;
1388
1389   Value *V = I->getOperand(0);
1390   if (!(I->getType()->isFloatTy() &&
1391         V->getType()->isDoubleTy())) return false;
1392
1393   unsigned Op = getRegForValue(V);
1394   if (Op == 0) return false;
1395
1396   unsigned Result = createResultReg(ARM::SPRRegisterClass);
1397   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1398                           TII.get(ARM::VCVTSD), Result)
1399                   .addReg(Op));
1400   UpdateValueMap(I, Result);
1401   return true;
1402 }
1403
1404 bool ARMFastISel::SelectSIToFP(const Instruction *I) {
1405   // Make sure we have VFP.
1406   if (!Subtarget->hasVFP2()) return false;
1407
1408   MVT DstVT;
1409   Type *Ty = I->getType();
1410   if (!isTypeLegal(Ty, DstVT))
1411     return false;
1412
1413   Value *Src = I->getOperand(0);
1414   EVT SrcVT = TLI.getValueType(Src->getType(), true);
1415   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
1416     return false;
1417
1418   unsigned SrcReg = getRegForValue(Src);
1419   if (SrcReg == 0) return false;
1420
1421   // Handle sign-extension.
1422   if (SrcVT == MVT::i16 || SrcVT == MVT::i8) {
1423     EVT DestVT = MVT::i32;
1424     unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, /*isZExt*/ false);
1425     if (ResultReg == 0) return false;
1426     SrcReg = ResultReg;
1427   }
1428
1429   // The conversion routine works on fp-reg to fp-reg and the operand above
1430   // was an integer, move it to the fp registers if possible.
1431   unsigned FP = ARMMoveToFPReg(MVT::f32, SrcReg);
1432   if (FP == 0) return false;
1433
1434   unsigned Opc;
1435   if (Ty->isFloatTy()) Opc = ARM::VSITOS;
1436   else if (Ty->isDoubleTy()) Opc = ARM::VSITOD;
1437   else return false;
1438
1439   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1440   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1441                           ResultReg)
1442                   .addReg(FP));
1443   UpdateValueMap(I, ResultReg);
1444   return true;
1445 }
1446
1447 bool ARMFastISel::SelectFPToSI(const Instruction *I) {
1448   // Make sure we have VFP.
1449   if (!Subtarget->hasVFP2()) return false;
1450
1451   MVT DstVT;
1452   Type *RetTy = I->getType();
1453   if (!isTypeLegal(RetTy, DstVT))
1454     return false;
1455
1456   unsigned Op = getRegForValue(I->getOperand(0));
1457   if (Op == 0) return false;
1458
1459   unsigned Opc;
1460   Type *OpTy = I->getOperand(0)->getType();
1461   if (OpTy->isFloatTy()) Opc = ARM::VTOSIZS;
1462   else if (OpTy->isDoubleTy()) Opc = ARM::VTOSIZD;
1463   else return false;
1464
1465   // f64->s32 or f32->s32 both need an intermediate f32 reg.
1466   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1467   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1468                           ResultReg)
1469                   .addReg(Op));
1470
1471   // This result needs to be in an integer register, but the conversion only
1472   // takes place in fp-regs.
1473   unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1474   if (IntReg == 0) return false;
1475
1476   UpdateValueMap(I, IntReg);
1477   return true;
1478 }
1479
1480 bool ARMFastISel::SelectSelect(const Instruction *I) {
1481   MVT VT;
1482   if (!isTypeLegal(I->getType(), VT))
1483     return false;
1484
1485   // Things need to be register sized for register moves.
1486   if (VT != MVT::i32) return false;
1487   const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
1488
1489   unsigned CondReg = getRegForValue(I->getOperand(0));
1490   if (CondReg == 0) return false;
1491   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1492   if (Op1Reg == 0) return false;
1493   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1494   if (Op2Reg == 0) return false;
1495
1496   unsigned CmpOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1497   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1498                   .addReg(CondReg).addImm(1));
1499   unsigned ResultReg = createResultReg(RC);
1500   unsigned MovCCOpc = isThumb2 ? ARM::t2MOVCCr : ARM::MOVCCr;
1501   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1502     .addReg(Op1Reg).addReg(Op2Reg)
1503     .addImm(ARMCC::EQ).addReg(ARM::CPSR);
1504   UpdateValueMap(I, ResultReg);
1505   return true;
1506 }
1507
1508 bool ARMFastISel::SelectSDiv(const Instruction *I) {
1509   MVT VT;
1510   Type *Ty = I->getType();
1511   if (!isTypeLegal(Ty, VT))
1512     return false;
1513
1514   // If we have integer div support we should have selected this automagically.
1515   // In case we have a real miss go ahead and return false and we'll pick
1516   // it up later.
1517   if (Subtarget->hasDivide()) return false;
1518
1519   // Otherwise emit a libcall.
1520   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1521   if (VT == MVT::i8)
1522     LC = RTLIB::SDIV_I8;
1523   else if (VT == MVT::i16)
1524     LC = RTLIB::SDIV_I16;
1525   else if (VT == MVT::i32)
1526     LC = RTLIB::SDIV_I32;
1527   else if (VT == MVT::i64)
1528     LC = RTLIB::SDIV_I64;
1529   else if (VT == MVT::i128)
1530     LC = RTLIB::SDIV_I128;
1531   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1532
1533   return ARMEmitLibcall(I, LC);
1534 }
1535
1536 bool ARMFastISel::SelectSRem(const Instruction *I) {
1537   MVT VT;
1538   Type *Ty = I->getType();
1539   if (!isTypeLegal(Ty, VT))
1540     return false;
1541
1542   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1543   if (VT == MVT::i8)
1544     LC = RTLIB::SREM_I8;
1545   else if (VT == MVT::i16)
1546     LC = RTLIB::SREM_I16;
1547   else if (VT == MVT::i32)
1548     LC = RTLIB::SREM_I32;
1549   else if (VT == MVT::i64)
1550     LC = RTLIB::SREM_I64;
1551   else if (VT == MVT::i128)
1552     LC = RTLIB::SREM_I128;
1553   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1554
1555   return ARMEmitLibcall(I, LC);
1556 }
1557
1558 bool ARMFastISel::SelectBinaryOp(const Instruction *I, unsigned ISDOpcode) {
1559   EVT VT  = TLI.getValueType(I->getType(), true);
1560
1561   // We can get here in the case when we want to use NEON for our fp
1562   // operations, but can't figure out how to. Just use the vfp instructions
1563   // if we have them.
1564   // FIXME: It'd be nice to use NEON instructions.
1565   Type *Ty = I->getType();
1566   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1567   if (isFloat && !Subtarget->hasVFP2())
1568     return false;
1569
1570   unsigned Op1 = getRegForValue(I->getOperand(0));
1571   if (Op1 == 0) return false;
1572
1573   unsigned Op2 = getRegForValue(I->getOperand(1));
1574   if (Op2 == 0) return false;
1575
1576   unsigned Opc;
1577   bool is64bit = VT == MVT::f64 || VT == MVT::i64;
1578   switch (ISDOpcode) {
1579     default: return false;
1580     case ISD::FADD:
1581       Opc = is64bit ? ARM::VADDD : ARM::VADDS;
1582       break;
1583     case ISD::FSUB:
1584       Opc = is64bit ? ARM::VSUBD : ARM::VSUBS;
1585       break;
1586     case ISD::FMUL:
1587       Opc = is64bit ? ARM::VMULD : ARM::VMULS;
1588       break;
1589   }
1590   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1591   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1592                           TII.get(Opc), ResultReg)
1593                   .addReg(Op1).addReg(Op2));
1594   UpdateValueMap(I, ResultReg);
1595   return true;
1596 }
1597
1598 // Call Handling Code
1599
1600 bool ARMFastISel::FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src,
1601                                  EVT SrcVT, unsigned &ResultReg) {
1602   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc,
1603                            Src, /*TODO: Kill=*/false);
1604
1605   if (RR != 0) {
1606     ResultReg = RR;
1607     return true;
1608   } else
1609     return false;
1610 }
1611
1612 // This is largely taken directly from CCAssignFnForNode - we don't support
1613 // varargs in FastISel so that part has been removed.
1614 // TODO: We may not support all of this.
1615 CCAssignFn *ARMFastISel::CCAssignFnForCall(CallingConv::ID CC, bool Return) {
1616   switch (CC) {
1617   default:
1618     llvm_unreachable("Unsupported calling convention");
1619   case CallingConv::Fast:
1620     // Ignore fastcc. Silence compiler warnings.
1621     (void)RetFastCC_ARM_APCS;
1622     (void)FastCC_ARM_APCS;
1623     // Fallthrough
1624   case CallingConv::C:
1625     // Use target triple & subtarget features to do actual dispatch.
1626     if (Subtarget->isAAPCS_ABI()) {
1627       if (Subtarget->hasVFP2() &&
1628           FloatABIType == FloatABI::Hard)
1629         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1630       else
1631         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1632     } else
1633         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1634   case CallingConv::ARM_AAPCS_VFP:
1635     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1636   case CallingConv::ARM_AAPCS:
1637     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1638   case CallingConv::ARM_APCS:
1639     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1640   }
1641 }
1642
1643 bool ARMFastISel::ProcessCallArgs(SmallVectorImpl<Value*> &Args,
1644                                   SmallVectorImpl<unsigned> &ArgRegs,
1645                                   SmallVectorImpl<MVT> &ArgVTs,
1646                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1647                                   SmallVectorImpl<unsigned> &RegArgs,
1648                                   CallingConv::ID CC,
1649                                   unsigned &NumBytes) {
1650   SmallVector<CCValAssign, 16> ArgLocs;
1651   CCState CCInfo(CC, false, *FuncInfo.MF, TM, ArgLocs, *Context);
1652   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC, false));
1653
1654   // Get a count of how many bytes are to be pushed on the stack.
1655   NumBytes = CCInfo.getNextStackOffset();
1656
1657   // Issue CALLSEQ_START
1658   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
1659   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1660                           TII.get(AdjStackDown))
1661                   .addImm(NumBytes));
1662
1663   // Process the args.
1664   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1665     CCValAssign &VA = ArgLocs[i];
1666     unsigned Arg = ArgRegs[VA.getValNo()];
1667     MVT ArgVT = ArgVTs[VA.getValNo()];
1668
1669     // We don't handle NEON/vector parameters yet.
1670     if (ArgVT.isVector() || ArgVT.getSizeInBits() > 64)
1671       return false;
1672
1673     // Handle arg promotion, etc.
1674     switch (VA.getLocInfo()) {
1675       case CCValAssign::Full: break;
1676       case CCValAssign::SExt: {
1677         EVT DestVT = VA.getLocVT();
1678         unsigned ResultReg = ARMEmitIntExt(ArgVT, Arg, DestVT,
1679                                            /*isZExt*/false);
1680         assert (ResultReg != 0 && "Failed to emit a sext");
1681         Arg = ResultReg;
1682         break;
1683       }
1684       case CCValAssign::AExt:
1685         // Intentional fall-through.  Handle AExt and ZExt.
1686       case CCValAssign::ZExt: {
1687         EVT DestVT = VA.getLocVT();
1688         unsigned ResultReg = ARMEmitIntExt(ArgVT, Arg, DestVT,
1689                                            /*isZExt*/true);
1690         assert (ResultReg != 0 && "Failed to emit a sext");
1691         Arg = ResultReg;
1692         break;
1693       }
1694       case CCValAssign::BCvt: {
1695         unsigned BC = FastEmit_r(ArgVT, VA.getLocVT(), ISD::BITCAST, Arg,
1696                                  /*TODO: Kill=*/false);
1697         assert(BC != 0 && "Failed to emit a bitcast!");
1698         Arg = BC;
1699         ArgVT = VA.getLocVT();
1700         break;
1701       }
1702       default: llvm_unreachable("Unknown arg promotion!");
1703     }
1704
1705     // Now copy/store arg to correct locations.
1706     if (VA.isRegLoc() && !VA.needsCustom()) {
1707       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1708               VA.getLocReg())
1709         .addReg(Arg);
1710       RegArgs.push_back(VA.getLocReg());
1711     } else if (VA.needsCustom()) {
1712       // TODO: We need custom lowering for vector (v2f64) args.
1713       if (VA.getLocVT() != MVT::f64) return false;
1714
1715       CCValAssign &NextVA = ArgLocs[++i];
1716
1717       // TODO: Only handle register args for now.
1718       if(!(VA.isRegLoc() && NextVA.isRegLoc())) return false;
1719
1720       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1721                               TII.get(ARM::VMOVRRD), VA.getLocReg())
1722                       .addReg(NextVA.getLocReg(), RegState::Define)
1723                       .addReg(Arg));
1724       RegArgs.push_back(VA.getLocReg());
1725       RegArgs.push_back(NextVA.getLocReg());
1726     } else {
1727       assert(VA.isMemLoc());
1728       // Need to store on the stack.
1729       Address Addr;
1730       Addr.BaseType = Address::RegBase;
1731       Addr.Base.Reg = ARM::SP;
1732       Addr.Offset = VA.getLocMemOffset();
1733
1734       if (!ARMEmitStore(ArgVT, Arg, Addr)) return false;
1735     }
1736   }
1737   return true;
1738 }
1739
1740 bool ARMFastISel::FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
1741                              const Instruction *I, CallingConv::ID CC,
1742                              unsigned &NumBytes) {
1743   // Issue CALLSEQ_END
1744   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
1745   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1746                           TII.get(AdjStackUp))
1747                   .addImm(NumBytes).addImm(0));
1748
1749   // Now the return value.
1750   if (RetVT != MVT::isVoid) {
1751     SmallVector<CCValAssign, 16> RVLocs;
1752     CCState CCInfo(CC, false, *FuncInfo.MF, TM, RVLocs, *Context);
1753     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true));
1754
1755     // Copy all of the result registers out of their specified physreg.
1756     if (RVLocs.size() == 2 && RetVT == MVT::f64) {
1757       // For this move we copy into two registers and then move into the
1758       // double fp reg we want.
1759       EVT DestVT = RVLocs[0].getValVT();
1760       TargetRegisterClass* DstRC = TLI.getRegClassFor(DestVT);
1761       unsigned ResultReg = createResultReg(DstRC);
1762       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1763                               TII.get(ARM::VMOVDRR), ResultReg)
1764                       .addReg(RVLocs[0].getLocReg())
1765                       .addReg(RVLocs[1].getLocReg()));
1766
1767       UsedRegs.push_back(RVLocs[0].getLocReg());
1768       UsedRegs.push_back(RVLocs[1].getLocReg());
1769
1770       // Finally update the result.
1771       UpdateValueMap(I, ResultReg);
1772     } else {
1773       assert(RVLocs.size() == 1 &&"Can't handle non-double multi-reg retvals!");
1774       EVT CopyVT = RVLocs[0].getValVT();
1775
1776       // Special handling for extended integers.
1777       if (RetVT == MVT::i1 || RetVT == MVT::i8 || RetVT == MVT::i16)
1778         CopyVT = MVT::i32;
1779
1780       TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1781
1782       unsigned ResultReg = createResultReg(DstRC);
1783       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1784               ResultReg).addReg(RVLocs[0].getLocReg());
1785       UsedRegs.push_back(RVLocs[0].getLocReg());
1786
1787       // Finally update the result.
1788       UpdateValueMap(I, ResultReg);
1789     }
1790   }
1791
1792   return true;
1793 }
1794
1795 bool ARMFastISel::SelectRet(const Instruction *I) {
1796   const ReturnInst *Ret = cast<ReturnInst>(I);
1797   const Function &F = *I->getParent()->getParent();
1798
1799   if (!FuncInfo.CanLowerReturn)
1800     return false;
1801
1802   if (F.isVarArg())
1803     return false;
1804
1805   CallingConv::ID CC = F.getCallingConv();
1806   if (Ret->getNumOperands() > 0) {
1807     SmallVector<ISD::OutputArg, 4> Outs;
1808     GetReturnInfo(F.getReturnType(), F.getAttributes().getRetAttributes(),
1809                   Outs, TLI);
1810
1811     // Analyze operands of the call, assigning locations to each operand.
1812     SmallVector<CCValAssign, 16> ValLocs;
1813     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, TM, ValLocs,I->getContext());
1814     CCInfo.AnalyzeReturn(Outs, CCAssignFnForCall(CC, true /* is Ret */));
1815
1816     const Value *RV = Ret->getOperand(0);
1817     unsigned Reg = getRegForValue(RV);
1818     if (Reg == 0)
1819       return false;
1820
1821     // Only handle a single return value for now.
1822     if (ValLocs.size() != 1)
1823       return false;
1824
1825     CCValAssign &VA = ValLocs[0];
1826
1827     // Don't bother handling odd stuff for now.
1828     if (VA.getLocInfo() != CCValAssign::Full)
1829       return false;
1830     // Only handle register returns for now.
1831     if (!VA.isRegLoc())
1832       return false;
1833
1834     unsigned SrcReg = Reg + VA.getValNo();
1835     EVT RVVT = TLI.getValueType(RV->getType());
1836     EVT DestVT = VA.getValVT();
1837     // Special handling for extended integers.
1838     if (RVVT != DestVT) {
1839       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
1840         return false;
1841
1842       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
1843         return false;
1844
1845       assert(DestVT == MVT::i32 && "ARM should always ext to i32");
1846
1847       bool isZExt = Outs[0].Flags.isZExt();
1848       unsigned ResultReg = ARMEmitIntExt(RVVT, SrcReg, DestVT, isZExt);
1849       if (ResultReg == 0) return false;
1850       SrcReg = ResultReg;
1851     }
1852
1853     // Make the copy.
1854     unsigned DstReg = VA.getLocReg();
1855     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
1856     // Avoid a cross-class copy. This is very unlikely.
1857     if (!SrcRC->contains(DstReg))
1858       return false;
1859     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1860             DstReg).addReg(SrcReg);
1861
1862     // Mark the register as live out of the function.
1863     MRI.addLiveOut(VA.getLocReg());
1864   }
1865
1866   unsigned RetOpc = isThumb2 ? ARM::tBX_RET : ARM::BX_RET;
1867   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1868                           TII.get(RetOpc)));
1869   return true;
1870 }
1871
1872 unsigned ARMFastISel::ARMSelectCallOp(const GlobalValue *GV) {
1873
1874   // Darwin needs the r9 versions of the opcodes.
1875   bool isDarwin = Subtarget->isTargetDarwin();
1876   if (isThumb2) {
1877     return isDarwin ? ARM::tBLr9 : ARM::tBL;
1878   } else  {
1879     return isDarwin ? ARM::BLr9 : ARM::BL;
1880   }
1881 }
1882
1883 // A quick function that will emit a call for a named libcall in F with the
1884 // vector of passed arguments for the Instruction in I. We can assume that we
1885 // can emit a call for any libcall we can produce. This is an abridged version
1886 // of the full call infrastructure since we won't need to worry about things
1887 // like computed function pointers or strange arguments at call sites.
1888 // TODO: Try to unify this and the normal call bits for ARM, then try to unify
1889 // with X86.
1890 bool ARMFastISel::ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call) {
1891   CallingConv::ID CC = TLI.getLibcallCallingConv(Call);
1892
1893   // Handle *simple* calls for now.
1894   Type *RetTy = I->getType();
1895   MVT RetVT;
1896   if (RetTy->isVoidTy())
1897     RetVT = MVT::isVoid;
1898   else if (!isTypeLegal(RetTy, RetVT))
1899     return false;
1900
1901   // TODO: For now if we have long calls specified we don't handle the call.
1902   if (EnableARMLongCalls) return false;
1903
1904   // Set up the argument vectors.
1905   SmallVector<Value*, 8> Args;
1906   SmallVector<unsigned, 8> ArgRegs;
1907   SmallVector<MVT, 8> ArgVTs;
1908   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1909   Args.reserve(I->getNumOperands());
1910   ArgRegs.reserve(I->getNumOperands());
1911   ArgVTs.reserve(I->getNumOperands());
1912   ArgFlags.reserve(I->getNumOperands());
1913   for (unsigned i = 0; i < I->getNumOperands(); ++i) {
1914     Value *Op = I->getOperand(i);
1915     unsigned Arg = getRegForValue(Op);
1916     if (Arg == 0) return false;
1917
1918     Type *ArgTy = Op->getType();
1919     MVT ArgVT;
1920     if (!isTypeLegal(ArgTy, ArgVT)) return false;
1921
1922     ISD::ArgFlagsTy Flags;
1923     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1924     Flags.setOrigAlign(OriginalAlignment);
1925
1926     Args.push_back(Op);
1927     ArgRegs.push_back(Arg);
1928     ArgVTs.push_back(ArgVT);
1929     ArgFlags.push_back(Flags);
1930   }
1931
1932   // Handle the arguments now that we've gotten them.
1933   SmallVector<unsigned, 4> RegArgs;
1934   unsigned NumBytes;
1935   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
1936     return false;
1937
1938   // Issue the call, BLr9 for darwin, BL otherwise.
1939   // TODO: Turn this into the table of arm call ops.
1940   MachineInstrBuilder MIB;
1941   unsigned CallOpc = ARMSelectCallOp(NULL);
1942   if(isThumb2)
1943     // Explicitly adding the predicate here.
1944     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1945                          TII.get(CallOpc)))
1946                          .addExternalSymbol(TLI.getLibcallName(Call));
1947   else
1948     // Explicitly adding the predicate here.
1949     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1950                          TII.get(CallOpc))
1951           .addExternalSymbol(TLI.getLibcallName(Call)));
1952
1953   // Add implicit physical register uses to the call.
1954   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1955     MIB.addReg(RegArgs[i]);
1956
1957   // Finish off the call including any return values.
1958   SmallVector<unsigned, 4> UsedRegs;
1959   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
1960
1961   // Set all unused physreg defs as dead.
1962   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1963
1964   return true;
1965 }
1966
1967 bool ARMFastISel::SelectCall(const Instruction *I) {
1968   const CallInst *CI = cast<CallInst>(I);
1969   const Value *Callee = CI->getCalledValue();
1970
1971   // Can't handle inline asm or worry about intrinsics yet.
1972   if (isa<InlineAsm>(Callee) || isa<IntrinsicInst>(CI)) return false;
1973
1974   // Only handle global variable Callees.
1975   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
1976   if (!GV)
1977     return false;
1978
1979   // Check the calling convention.
1980   ImmutableCallSite CS(CI);
1981   CallingConv::ID CC = CS.getCallingConv();
1982
1983   // TODO: Avoid some calling conventions?
1984
1985   // Let SDISel handle vararg functions.
1986   PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1987   FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1988   if (FTy->isVarArg())
1989     return false;
1990
1991   // Handle *simple* calls for now.
1992   Type *RetTy = I->getType();
1993   MVT RetVT;
1994   if (RetTy->isVoidTy())
1995     RetVT = MVT::isVoid;
1996   else if (!isTypeLegal(RetTy, RetVT) && RetVT != MVT::i16 &&
1997            RetVT != MVT::i8  && RetVT != MVT::i1)
1998     return false;
1999
2000   // TODO: For now if we have long calls specified we don't handle the call.
2001   if (EnableARMLongCalls) return false;
2002
2003   // Set up the argument vectors.
2004   SmallVector<Value*, 8> Args;
2005   SmallVector<unsigned, 8> ArgRegs;
2006   SmallVector<MVT, 8> ArgVTs;
2007   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
2008   Args.reserve(CS.arg_size());
2009   ArgRegs.reserve(CS.arg_size());
2010   ArgVTs.reserve(CS.arg_size());
2011   ArgFlags.reserve(CS.arg_size());
2012   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
2013        i != e; ++i) {
2014     unsigned Arg = getRegForValue(*i);
2015
2016     if (Arg == 0)
2017       return false;
2018     ISD::ArgFlagsTy Flags;
2019     unsigned AttrInd = i - CS.arg_begin() + 1;
2020     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
2021       Flags.setSExt();
2022     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
2023       Flags.setZExt();
2024
2025     // FIXME: Only handle *easy* calls for now.
2026     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
2027         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
2028         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
2029         CS.paramHasAttr(AttrInd, Attribute::ByVal))
2030       return false;
2031
2032     Type *ArgTy = (*i)->getType();
2033     MVT ArgVT;
2034     if (!isTypeLegal(ArgTy, ArgVT) && ArgVT != MVT::i16 && ArgVT != MVT::i8 &&
2035         ArgVT != MVT::i1)
2036       return false;
2037     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
2038     Flags.setOrigAlign(OriginalAlignment);
2039
2040     Args.push_back(*i);
2041     ArgRegs.push_back(Arg);
2042     ArgVTs.push_back(ArgVT);
2043     ArgFlags.push_back(Flags);
2044   }
2045
2046   // Handle the arguments now that we've gotten them.
2047   SmallVector<unsigned, 4> RegArgs;
2048   unsigned NumBytes;
2049   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
2050     return false;
2051
2052   // Issue the call, BLr9 for darwin, BL otherwise.
2053   // TODO: Turn this into the table of arm call ops.
2054   MachineInstrBuilder MIB;
2055   unsigned CallOpc = ARMSelectCallOp(GV);
2056   // Explicitly adding the predicate here.
2057   if(isThumb2)
2058     // Explicitly adding the predicate here.
2059     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2060                          TII.get(CallOpc)))
2061           .addGlobalAddress(GV, 0, 0);
2062   else
2063     // Explicitly adding the predicate here.
2064     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2065                          TII.get(CallOpc))
2066           .addGlobalAddress(GV, 0, 0));
2067
2068   // Add implicit physical register uses to the call.
2069   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2070     MIB.addReg(RegArgs[i]);
2071
2072   // Finish off the call including any return values.
2073   SmallVector<unsigned, 4> UsedRegs;
2074   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
2075
2076   // Set all unused physreg defs as dead.
2077   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2078
2079   return true;
2080 }
2081
2082 bool ARMFastISel::SelectTrunc(const Instruction *I) {
2083   // The high bits for a type smaller than the register size are assumed to be
2084   // undefined.
2085   Value *Op = I->getOperand(0);
2086
2087   EVT SrcVT, DestVT;
2088   SrcVT = TLI.getValueType(Op->getType(), true);
2089   DestVT = TLI.getValueType(I->getType(), true);
2090
2091   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
2092     return false;
2093   if (DestVT != MVT::i16 && DestVT != MVT::i8 && DestVT != MVT::i1)
2094     return false;
2095
2096   unsigned SrcReg = getRegForValue(Op);
2097   if (!SrcReg) return false;
2098
2099   // Because the high bits are undefined, a truncate doesn't generate
2100   // any code.
2101   UpdateValueMap(I, SrcReg);
2102   return true;
2103 }
2104
2105 unsigned ARMFastISel::ARMEmitIntExt(EVT SrcVT, unsigned SrcReg, EVT DestVT,
2106                                     bool isZExt) {
2107   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8)
2108     return 0;
2109
2110   unsigned Opc;
2111   bool isBoolZext = false;
2112   if (!SrcVT.isSimple()) return 0;
2113   switch (SrcVT.getSimpleVT().SimpleTy) {
2114   default: return 0;
2115   case MVT::i16:
2116     if (!Subtarget->hasV6Ops()) return 0;
2117     if (isZExt)
2118       Opc = isThumb2 ? ARM::t2UXTH : ARM::UXTH;
2119     else
2120       Opc = isThumb2 ? ARM::t2SXTH : ARM::SXTH;
2121     break;
2122   case MVT::i8:
2123     if (!Subtarget->hasV6Ops()) return 0;
2124     if (isZExt)
2125       Opc = isThumb2 ? ARM::t2UXTB : ARM::UXTB;
2126     else
2127       Opc = isThumb2 ? ARM::t2SXTB : ARM::SXTB;
2128     break;
2129   case MVT::i1:
2130     if (isZExt) {
2131       Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
2132       isBoolZext = true;
2133       break;
2134     }
2135     return 0;
2136   }
2137
2138   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::i32));
2139   MachineInstrBuilder MIB;
2140   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg)
2141         .addReg(SrcReg);
2142   if (isBoolZext)
2143     MIB.addImm(1);
2144   else
2145     MIB.addImm(0);
2146   AddOptionalDefs(MIB);
2147   return ResultReg;
2148 }
2149
2150 bool ARMFastISel::SelectIntExt(const Instruction *I) {
2151   // On ARM, in general, integer casts don't involve legal types; this code
2152   // handles promotable integers.
2153   // FIXME: We could save an instruction in many cases by special-casing
2154   // load instructions.
2155   Type *DestTy = I->getType();
2156   Value *Src = I->getOperand(0);
2157   Type *SrcTy = Src->getType();
2158
2159   EVT SrcVT, DestVT;
2160   SrcVT = TLI.getValueType(SrcTy, true);
2161   DestVT = TLI.getValueType(DestTy, true);
2162
2163   bool isZExt = isa<ZExtInst>(I);
2164   unsigned SrcReg = getRegForValue(Src);
2165   if (!SrcReg) return false;
2166
2167   unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, isZExt);
2168   if (ResultReg == 0) return false;
2169   UpdateValueMap(I, ResultReg);
2170   return true;
2171 }
2172
2173 // TODO: SoftFP support.
2174 bool ARMFastISel::TargetSelectInstruction(const Instruction *I) {
2175
2176   switch (I->getOpcode()) {
2177     case Instruction::Load:
2178       return SelectLoad(I);
2179     case Instruction::Store:
2180       return SelectStore(I);
2181     case Instruction::Br:
2182       return SelectBranch(I);
2183     case Instruction::ICmp:
2184     case Instruction::FCmp:
2185       return SelectCmp(I);
2186     case Instruction::FPExt:
2187       return SelectFPExt(I);
2188     case Instruction::FPTrunc:
2189       return SelectFPTrunc(I);
2190     case Instruction::SIToFP:
2191       return SelectSIToFP(I);
2192     case Instruction::FPToSI:
2193       return SelectFPToSI(I);
2194     case Instruction::FAdd:
2195       return SelectBinaryOp(I, ISD::FADD);
2196     case Instruction::FSub:
2197       return SelectBinaryOp(I, ISD::FSUB);
2198     case Instruction::FMul:
2199       return SelectBinaryOp(I, ISD::FMUL);
2200     case Instruction::SDiv:
2201       return SelectSDiv(I);
2202     case Instruction::SRem:
2203       return SelectSRem(I);
2204     case Instruction::Call:
2205       return SelectCall(I);
2206     case Instruction::Select:
2207       return SelectSelect(I);
2208     case Instruction::Ret:
2209       return SelectRet(I);
2210     case Instruction::Trunc:
2211       return SelectTrunc(I);
2212     case Instruction::ZExt:
2213     case Instruction::SExt:
2214       return SelectIntExt(I);
2215     default: break;
2216   }
2217   return false;
2218 }
2219
2220 namespace llvm {
2221   llvm::FastISel *ARM::createFastISel(FunctionLoweringInfo &funcInfo) {
2222     // Completely untested on non-darwin.
2223     const TargetMachine &TM = funcInfo.MF->getTarget();
2224
2225     // Darwin and thumb1 only for now.
2226     const ARMSubtarget *Subtarget = &TM.getSubtarget<ARMSubtarget>();
2227     if (Subtarget->isTargetDarwin() && !Subtarget->isThumb1Only() &&
2228         !DisableARMFastISel)
2229       return new ARMFastISel(funcInfo);
2230     return 0;
2231   }
2232 }