lib/Target/ARM/ARMFastISel.cpp

   1 //===-- ARMFastISel.cpp - ARM FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the ARM-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // ARMGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "ARM.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMSubtarget.h"
  21 #include "ARMTargetMachine.h"
  22 #include "MCTargetDesc/ARMAddressingModes.h"
  23 #include "llvm/CallingConv.h"
  24 #include "llvm/CodeGen/Analysis.h"
  25 #include "llvm/CodeGen/FastISel.h"
  26 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  27 #include "llvm/CodeGen/MachineConstantPool.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineMemOperand.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/DataLayout.h"
  34 #include "llvm/DerivedTypes.h"
  35 #include "llvm/GlobalVariable.h"
  36 #include "llvm/Instructions.h"
  37 #include "llvm/IntrinsicInst.h"
  38 #include "llvm/Module.h"
  39 #include "llvm/Operator.h"
  40 #include "llvm/Support/CallSite.h"
  41 #include "llvm/Support/CommandLine.h"
  42 #include "llvm/Support/ErrorHandling.h"
  43 #include "llvm/Support/GetElementPtrTypeIterator.h"
  44 #include "llvm/Target/TargetInstrInfo.h"
  45 #include "llvm/Target/TargetLowering.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 using namespace llvm;
  49
  50 extern cl::opt<bool> EnableARMLongCalls;
  51
  52 namespace {
  53
  54   // All possible address modes, plus some.
  55   typedef struct Address {
  56     enum {
  57       RegBase,
  58       FrameIndexBase
  59     } BaseType;
  60
  61     union {
  62       unsigned Reg;
  63       int FI;
  64     } Base;
  65
  66     int Offset;
  67
  68     // Innocuous defaults for our address.
  69     Address()
  70      : BaseType(RegBase), Offset(0) {
  71        Base.Reg = 0;
  72      }
  73   } Address;
  74
  75 class ARMFastISel : public FastISel {
  76
  77   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  78   /// make the right decision when generating code for different targets.
  79   const ARMSubtarget *Subtarget;
  80   const TargetMachine &TM;
  81   const TargetInstrInfo &TII;
  82   const TargetLowering &TLI;
  83   ARMFunctionInfo *AFI;
  84
  85   // Convenience variables to avoid some queries.
  86   bool isThumb2;
  87   LLVMContext *Context;
  88
  89   public:
  90     explicit ARMFastISel(FunctionLoweringInfo &funcInfo,
  91                          const TargetLibraryInfo *libInfo)
  92     : FastISel(funcInfo, libInfo),
  93       TM(funcInfo.MF->getTarget()),
  94       TII(*TM.getInstrInfo()),
  95       TLI(*TM.getTargetLowering()) {
  96       Subtarget = &TM.getSubtarget<ARMSubtarget>();
  97       AFI = funcInfo.MF->getInfo<ARMFunctionInfo>();
  98       isThumb2 = AFI->isThumbFunction();
  99       Context = &funcInfo.Fn->getContext();
 100     }
 101
 102     // Code from FastISel.cpp.
 103   private:
 104     unsigned FastEmitInst_(unsigned MachineInstOpcode,
 105                            const TargetRegisterClass *RC);
 106     unsigned FastEmitInst_r(unsigned MachineInstOpcode,
 107                             const TargetRegisterClass *RC,
 108                             unsigned Op0, bool Op0IsKill);
 109     unsigned FastEmitInst_rr(unsigned MachineInstOpcode,
 110                              const TargetRegisterClass *RC,
 111                              unsigned Op0, bool Op0IsKill,
 112                              unsigned Op1, bool Op1IsKill);
 113     unsigned FastEmitInst_rrr(unsigned MachineInstOpcode,
 114                               const TargetRegisterClass *RC,
 115                               unsigned Op0, bool Op0IsKill,
 116                               unsigned Op1, bool Op1IsKill,
 117                               unsigned Op2, bool Op2IsKill);
 118     unsigned FastEmitInst_ri(unsigned MachineInstOpcode,
 119                              const TargetRegisterClass *RC,
 120                              unsigned Op0, bool Op0IsKill,
 121                              uint64_t Imm);
 122     unsigned FastEmitInst_rf(unsigned MachineInstOpcode,
 123                              const TargetRegisterClass *RC,
 124                              unsigned Op0, bool Op0IsKill,
 125                              const ConstantFP *FPImm);
 126     unsigned FastEmitInst_rri(unsigned MachineInstOpcode,
 127                               const TargetRegisterClass *RC,
 128                               unsigned Op0, bool Op0IsKill,
 129                               unsigned Op1, bool Op1IsKill,
 130                               uint64_t Imm);
 131     unsigned FastEmitInst_i(unsigned MachineInstOpcode,
 132                             const TargetRegisterClass *RC,
 133                             uint64_t Imm);
 134     unsigned FastEmitInst_ii(unsigned MachineInstOpcode,
 135                              const TargetRegisterClass *RC,
 136                              uint64_t Imm1, uint64_t Imm2);
 137
 138     unsigned FastEmitInst_extractsubreg(MVT RetVT,
 139                                         unsigned Op0, bool Op0IsKill,
 140                                         uint32_t Idx);
 141
 142     // Backend specific FastISel code.
 143   private:
 144     virtual bool TargetSelectInstruction(const Instruction *I);
 145     virtual unsigned TargetMaterializeConstant(const Constant *C);
 146     virtual unsigned TargetMaterializeAlloca(const AllocaInst *AI);
 147     virtual bool TryToFoldLoad(MachineInstr *MI, unsigned OpNo,
 148                                const LoadInst *LI);
 149   private:
 150   #include "ARMGenFastISel.inc"
 151
 152     // Instruction selection routines.
 153   private:
 154     bool SelectLoad(const Instruction *I);
 155     bool SelectStore(const Instruction *I);
 156     bool SelectBranch(const Instruction *I);
 157     bool SelectIndirectBr(const Instruction *I);
 158     bool SelectCmp(const Instruction *I);
 159     bool SelectFPExt(const Instruction *I);
 160     bool SelectFPTrunc(const Instruction *I);
 161     bool SelectBinaryIntOp(const Instruction *I, unsigned ISDOpcode);
 162     bool SelectBinaryFPOp(const Instruction *I, unsigned ISDOpcode);
 163     bool SelectIToFP(const Instruction *I, bool isSigned);
 164     bool SelectFPToI(const Instruction *I, bool isSigned);
 165     bool SelectDiv(const Instruction *I, bool isSigned);
 166     bool SelectRem(const Instruction *I, bool isSigned);
 167     bool SelectCall(const Instruction *I, const char *IntrMemName);
 168     bool SelectIntrinsicCall(const IntrinsicInst &I);
 169     bool SelectSelect(const Instruction *I);
 170     bool SelectRet(const Instruction *I);
 171     bool SelectTrunc(const Instruction *I);
 172     bool SelectIntExt(const Instruction *I);
 173     bool SelectShift(const Instruction *I, ARM_AM::ShiftOpc ShiftTy);
 174
 175     // Utility routines.
 176   private:
 177     bool isTypeLegal(Type *Ty, MVT &VT);
 178     bool isLoadTypeLegal(Type *Ty, MVT &VT);
 179     bool ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
 180                     bool isZExt);
 181     bool ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr,
 182                      unsigned Alignment = 0, bool isZExt = true,
 183                      bool allocReg = true);
 184     bool ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr,
 185                       unsigned Alignment = 0);
 186     bool ARMComputeAddress(const Value *Obj, Address &Addr);
 187     void ARMSimplifyAddress(Address &Addr, EVT VT, bool useAM3);
 188     bool ARMIsMemCpySmall(uint64_t Len);
 189     bool ARMTryEmitSmallMemCpy(Address Dest, Address Src, uint64_t Len,
 190                                unsigned Alignment);
 191     unsigned ARMEmitIntExt(EVT SrcVT, unsigned SrcReg, EVT DestVT, bool isZExt);
 192     unsigned ARMMaterializeFP(const ConstantFP *CFP, EVT VT);
 193     unsigned ARMMaterializeInt(const Constant *C, EVT VT);
 194     unsigned ARMMaterializeGV(const GlobalValue *GV, EVT VT);
 195     unsigned ARMMoveToFPReg(EVT VT, unsigned SrcReg);
 196     unsigned ARMMoveToIntReg(EVT VT, unsigned SrcReg);
 197     unsigned ARMSelectCallOp(bool UseReg);
 198     unsigned ARMLowerPICELF(const GlobalValue *GV, unsigned Align, EVT VT);
 199
 200     // Call handling routines.
 201   private:
 202     CCAssignFn *CCAssignFnForCall(CallingConv::ID CC,
 203                                   bool Return,
 204                                   bool isVarArg);
 205     bool ProcessCallArgs(SmallVectorImpl<Value*> &Args,
 206                          SmallVectorImpl<unsigned> &ArgRegs,
 207                          SmallVectorImpl<MVT> &ArgVTs,
 208                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 209                          SmallVectorImpl<unsigned> &RegArgs,
 210                          CallingConv::ID CC,
 211                          unsigned &NumBytes,
 212                          bool isVarArg);
 213     unsigned getLibcallReg(const Twine &Name);
 214     bool FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
 215                     const Instruction *I, CallingConv::ID CC,
 216                     unsigned &NumBytes, bool isVarArg);
 217     bool ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call);
 218
 219     // OptionalDef handling routines.
 220   private:
 221     bool isARMNEONPred(const MachineInstr *MI);
 222     bool DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR);
 223     const MachineInstrBuilder &AddOptionalDefs(const MachineInstrBuilder &MIB);
 224     void AddLoadStoreOperands(EVT VT, Address &Addr,
 225                               const MachineInstrBuilder &MIB,
 226                               unsigned Flags, bool useAM3);
 227 };
 228
 229 } // end anonymous namespace
 230
 231 #include "ARMGenCallingConv.inc"
 232
 233 // DefinesOptionalPredicate - This is different from DefinesPredicate in that
 234 // we don't care about implicit defs here, just places we'll need to add a
 235 // default CCReg argument. Sets CPSR if we're setting CPSR instead of CCR.
 236 bool ARMFastISel::DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR) {
 237   if (!MI->hasOptionalDef())
 238     return false;
 239
 240   // Look to see if our OptionalDef is defining CPSR or CCR.
 241   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 242     const MachineOperand &MO = MI->getOperand(i);
 243     if (!MO.isReg() || !MO.isDef()) continue;
 244     if (MO.getReg() == ARM::CPSR)
 245       *CPSR = true;
 246   }
 247   return true;
 248 }
 249
 250 bool ARMFastISel::isARMNEONPred(const MachineInstr *MI) {
 251   const MCInstrDesc &MCID = MI->getDesc();
 252
 253   // If we're a thumb2 or not NEON function we were handled via isPredicable.
 254   if ((MCID.TSFlags & ARMII::DomainMask) != ARMII::DomainNEON ||
 255        AFI->isThumb2Function())
 256     return false;
 257
 258   for (unsigned i = 0, e = MCID.getNumOperands(); i != e; ++i)
 259     if (MCID.OpInfo[i].isPredicate())
 260       return true;
 261
 262   return false;
 263 }
 264
 265 // If the machine is predicable go ahead and add the predicate operands, if
 266 // it needs default CC operands add those.
 267 // TODO: If we want to support thumb1 then we'll need to deal with optional
 268 // CPSR defs that need to be added before the remaining operands. See s_cc_out
 269 // for descriptions why.
 270 const MachineInstrBuilder &
 271 ARMFastISel::AddOptionalDefs(const MachineInstrBuilder &MIB) {
 272   MachineInstr *MI = &*MIB;
 273
 274   // Do we use a predicate? or...
 275   // Are we NEON in ARM mode and have a predicate operand? If so, I know
 276   // we're not predicable but add it anyways.
 277   if (TII.isPredicable(MI) || isARMNEONPred(MI))
 278     AddDefaultPred(MIB);
 279
 280   // Do we optionally set a predicate?  Preds is size > 0 iff the predicate
 281   // defines CPSR. All other OptionalDefines in ARM are the CCR register.
 282   bool CPSR = false;
 283   if (DefinesOptionalPredicate(MI, &CPSR)) {
 284     if (CPSR)
 285       AddDefaultT1CC(MIB);
 286     else
 287       AddDefaultCC(MIB);
 288   }
 289   return MIB;
 290 }
 291
 292 unsigned ARMFastISel::FastEmitInst_(unsigned MachineInstOpcode,
 293                                     const TargetRegisterClass* RC) {
 294   unsigned ResultReg = createResultReg(RC);
 295   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 296
 297   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg));
 298   return ResultReg;
 299 }
 300
 301 unsigned ARMFastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 302                                      const TargetRegisterClass *RC,
 303                                      unsigned Op0, bool Op0IsKill) {
 304   unsigned ResultReg = createResultReg(RC);
 305   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 306
 307   if (II.getNumDefs() >= 1) {
 308     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 309                    .addReg(Op0, Op0IsKill * RegState::Kill));
 310   } else {
 311     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 312                    .addReg(Op0, Op0IsKill * RegState::Kill));
 313     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 314                    TII.get(TargetOpcode::COPY), ResultReg)
 315                    .addReg(II.ImplicitDefs[0]));
 316   }
 317   return ResultReg;
 318 }
 319
 320 unsigned ARMFastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 321                                       const TargetRegisterClass *RC,
 322                                       unsigned Op0, bool Op0IsKill,
 323                                       unsigned Op1, bool Op1IsKill) {
 324   unsigned ResultReg = createResultReg(RC);
 325   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 326
 327   if (II.getNumDefs() >= 1) {
 328     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 329                    .addReg(Op0, Op0IsKill * RegState::Kill)
 330                    .addReg(Op1, Op1IsKill * RegState::Kill));
 331   } else {
 332     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 333                    .addReg(Op0, Op0IsKill * RegState::Kill)
 334                    .addReg(Op1, Op1IsKill * RegState::Kill));
 335     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 336                            TII.get(TargetOpcode::COPY), ResultReg)
 337                    .addReg(II.ImplicitDefs[0]));
 338   }
 339   return ResultReg;
 340 }
 341
 342 unsigned ARMFastISel::FastEmitInst_rrr(unsigned MachineInstOpcode,
 343                                        const TargetRegisterClass *RC,
 344                                        unsigned Op0, bool Op0IsKill,
 345                                        unsigned Op1, bool Op1IsKill,
 346                                        unsigned Op2, bool Op2IsKill) {
 347   unsigned ResultReg = createResultReg(RC);
 348   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 349
 350   if (II.getNumDefs() >= 1) {
 351     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 352                    .addReg(Op0, Op0IsKill * RegState::Kill)
 353                    .addReg(Op1, Op1IsKill * RegState::Kill)
 354                    .addReg(Op2, Op2IsKill * RegState::Kill));
 355   } else {
 356     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 357                    .addReg(Op0, Op0IsKill * RegState::Kill)
 358                    .addReg(Op1, Op1IsKill * RegState::Kill)
 359                    .addReg(Op2, Op2IsKill * RegState::Kill));
 360     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 361                            TII.get(TargetOpcode::COPY), ResultReg)
 362                    .addReg(II.ImplicitDefs[0]));
 363   }
 364   return ResultReg;
 365 }
 366
 367 unsigned ARMFastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 368                                       const TargetRegisterClass *RC,
 369                                       unsigned Op0, bool Op0IsKill,
 370                                       uint64_t Imm) {
 371   unsigned ResultReg = createResultReg(RC);
 372   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 373
 374   if (II.getNumDefs() >= 1) {
 375     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 376                    .addReg(Op0, Op0IsKill * RegState::Kill)
 377                    .addImm(Imm));
 378   } else {
 379     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 380                    .addReg(Op0, Op0IsKill * RegState::Kill)
 381                    .addImm(Imm));
 382     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 383                            TII.get(TargetOpcode::COPY), ResultReg)
 384                    .addReg(II.ImplicitDefs[0]));
 385   }
 386   return ResultReg;
 387 }
 388
 389 unsigned ARMFastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 390                                       const TargetRegisterClass *RC,
 391                                       unsigned Op0, bool Op0IsKill,
 392                                       const ConstantFP *FPImm) {
 393   unsigned ResultReg = createResultReg(RC);
 394   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 395
 396   if (II.getNumDefs() >= 1) {
 397     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 398                    .addReg(Op0, Op0IsKill * RegState::Kill)
 399                    .addFPImm(FPImm));
 400   } else {
 401     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 402                    .addReg(Op0, Op0IsKill * RegState::Kill)
 403                    .addFPImm(FPImm));
 404     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 405                            TII.get(TargetOpcode::COPY), ResultReg)
 406                    .addReg(II.ImplicitDefs[0]));
 407   }
 408   return ResultReg;
 409 }
 410
 411 unsigned ARMFastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 412                                        const TargetRegisterClass *RC,
 413                                        unsigned Op0, bool Op0IsKill,
 414                                        unsigned Op1, bool Op1IsKill,
 415                                        uint64_t Imm) {
 416   unsigned ResultReg = createResultReg(RC);
 417   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 418
 419   if (II.getNumDefs() >= 1) {
 420     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 421                    .addReg(Op0, Op0IsKill * RegState::Kill)
 422                    .addReg(Op1, Op1IsKill * RegState::Kill)
 423                    .addImm(Imm));
 424   } else {
 425     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 426                    .addReg(Op0, Op0IsKill * RegState::Kill)
 427                    .addReg(Op1, Op1IsKill * RegState::Kill)
 428                    .addImm(Imm));
 429     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 430                            TII.get(TargetOpcode::COPY), ResultReg)
 431                    .addReg(II.ImplicitDefs[0]));
 432   }
 433   return ResultReg;
 434 }
 435
 436 unsigned ARMFastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 437                                      const TargetRegisterClass *RC,
 438                                      uint64_t Imm) {
 439   unsigned ResultReg = createResultReg(RC);
 440   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 441
 442   if (II.getNumDefs() >= 1) {
 443     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 444                    .addImm(Imm));
 445   } else {
 446     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 447                    .addImm(Imm));
 448     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 449                            TII.get(TargetOpcode::COPY), ResultReg)
 450                    .addReg(II.ImplicitDefs[0]));
 451   }
 452   return ResultReg;
 453 }
 454
 455 unsigned ARMFastISel::FastEmitInst_ii(unsigned MachineInstOpcode,
 456                                       const TargetRegisterClass *RC,
 457                                       uint64_t Imm1, uint64_t Imm2) {
 458   unsigned ResultReg = createResultReg(RC);
 459   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 460
 461   if (II.getNumDefs() >= 1) {
 462     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 463                     .addImm(Imm1).addImm(Imm2));
 464   } else {
 465     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 466                     .addImm(Imm1).addImm(Imm2));
 467     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 468                             TII.get(TargetOpcode::COPY),
 469                             ResultReg)
 470                     .addReg(II.ImplicitDefs[0]));
 471   }
 472   return ResultReg;
 473 }
 474
 475 unsigned ARMFastISel::FastEmitInst_extractsubreg(MVT RetVT,
 476                                                  unsigned Op0, bool Op0IsKill,
 477                                                  uint32_t Idx) {
 478   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 479   assert(TargetRegisterInfo::isVirtualRegister(Op0) &&
 480          "Cannot yet extract from physregs");
 481
 482   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 483                           DL, TII.get(TargetOpcode::COPY), ResultReg)
 484                   .addReg(Op0, getKillRegState(Op0IsKill), Idx));
 485   return ResultReg;
 486 }
 487
 488 // TODO: Don't worry about 64-bit now, but when this is fixed remove the
 489 // checks from the various callers.
 490 unsigned ARMFastISel::ARMMoveToFPReg(EVT VT, unsigned SrcReg) {
 491   if (VT == MVT::f64) return 0;
 492
 493   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 494   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 495                           TII.get(ARM::VMOVSR), MoveReg)
 496                   .addReg(SrcReg));
 497   return MoveReg;
 498 }
 499
 500 unsigned ARMFastISel::ARMMoveToIntReg(EVT VT, unsigned SrcReg) {
 501   if (VT == MVT::i64) return 0;
 502
 503   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 504   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 505                           TII.get(ARM::VMOVRS), MoveReg)
 506                   .addReg(SrcReg));
 507   return MoveReg;
 508 }
 509
 510 // For double width floating point we need to materialize two constants
 511 // (the high and the low) into integer registers then use a move to get
 512 // the combined constant into an FP reg.
 513 unsigned ARMFastISel::ARMMaterializeFP(const ConstantFP *CFP, EVT VT) {
 514   const APFloat Val = CFP->getValueAPF();
 515   bool is64bit = VT == MVT::f64;
 516
 517   // This checks to see if we can use VFP3 instructions to materialize
 518   // a constant, otherwise we have to go through the constant pool.
 519   if (TLI.isFPImmLegal(Val, VT)) {
 520     int Imm;
 521     unsigned Opc;
 522     if (is64bit) {
 523       Imm = ARM_AM::getFP64Imm(Val);
 524       Opc = ARM::FCONSTD;
 525     } else {
 526       Imm = ARM_AM::getFP32Imm(Val);
 527       Opc = ARM::FCONSTS;
 528     }
 529     unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 530     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 531                             DestReg)
 532                     .addImm(Imm));
 533     return DestReg;
 534   }
 535
 536   // Require VFP2 for loading fp constants.
 537   if (!Subtarget->hasVFP2()) return false;
 538
 539   // MachineConstantPool wants an explicit alignment.
 540   unsigned Align = TD.getPrefTypeAlignment(CFP->getType());
 541   if (Align == 0) {
 542     // TODO: Figure out if this is correct.
 543     Align = TD.getTypeAllocSize(CFP->getType());
 544   }
 545   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 546   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 547   unsigned Opc = is64bit ? ARM::VLDRD : ARM::VLDRS;
 548
 549   // The extra reg is for addrmode5.
 550   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 551                           DestReg)
 552                   .addConstantPoolIndex(Idx)
 553                   .addReg(0));
 554   return DestReg;
 555 }
 556
 557 unsigned ARMFastISel::ARMMaterializeInt(const Constant *C, EVT VT) {
 558
 559   if (VT != MVT::i32 && VT != MVT::i16 && VT != MVT::i8 && VT != MVT::i1)
 560     return false;
 561
 562   // If we can do this in a single instruction without a constant pool entry
 563   // do so now.
 564   const ConstantInt *CI = cast<ConstantInt>(C);
 565   if (Subtarget->hasV6T2Ops() && isUInt<16>(CI->getZExtValue())) {
 566     unsigned Opc = isThumb2 ? ARM::t2MOVi16 : ARM::MOVi16;
 567     const TargetRegisterClass *RC = isThumb2 ? &ARM::rGPRRegClass :
 568       &ARM::GPRRegClass;
 569     unsigned ImmReg = createResultReg(RC);
 570     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 571                             TII.get(Opc), ImmReg)
 572                     .addImm(CI->getZExtValue()));
 573     return ImmReg;
 574   }
 575
 576   // Use MVN to emit negative constants.
 577   if (VT == MVT::i32 && Subtarget->hasV6T2Ops() && CI->isNegative()) {
 578     unsigned Imm = (unsigned)~(CI->getSExtValue());
 579     bool UseImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
 580       (ARM_AM::getSOImmVal(Imm) != -1);
 581     if (UseImm) {
 582       unsigned Opc = isThumb2 ? ARM::t2MVNi : ARM::MVNi;
 583       unsigned ImmReg = createResultReg(TLI.getRegClassFor(MVT::i32));
 584       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 585                               TII.get(Opc), ImmReg)
 586                       .addImm(Imm));
 587       return ImmReg;
 588     }
 589   }
 590
 591   // Load from constant pool.  For now 32-bit only.
 592   if (VT != MVT::i32)
 593     return false;
 594
 595   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 596
 597   // MachineConstantPool wants an explicit alignment.
 598   unsigned Align = TD.getPrefTypeAlignment(C->getType());
 599   if (Align == 0) {
 600     // TODO: Figure out if this is correct.
 601     Align = TD.getTypeAllocSize(C->getType());
 602   }
 603   unsigned Idx = MCP.getConstantPoolIndex(C, Align);
 604
 605   if (isThumb2)
 606     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 607                             TII.get(ARM::t2LDRpci), DestReg)
 608                     .addConstantPoolIndex(Idx));
 609   else
 610     // The extra immediate is for addrmode2.
 611     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 612                             TII.get(ARM::LDRcp), DestReg)
 613                     .addConstantPoolIndex(Idx)
 614                     .addImm(0));
 615
 616   return DestReg;
 617 }
 618
 619 unsigned ARMFastISel::ARMMaterializeGV(const GlobalValue *GV, EVT VT) {
 620   // For now 32-bit only.
 621   if (VT != MVT::i32) return 0;
 622
 623   Reloc::Model RelocM = TM.getRelocationModel();
 624   bool IsIndirect = Subtarget->GVIsIndirectSymbol(GV, RelocM);
 625   const TargetRegisterClass *RC = isThumb2 ?
 626     (const TargetRegisterClass*)&ARM::rGPRRegClass :
 627     (const TargetRegisterClass*)&ARM::GPRRegClass;
 628   unsigned DestReg = createResultReg(RC);
 629
 630   // Use movw+movt when possible, it avoids constant pool entries.
 631   // Darwin targets don't support movt with Reloc::Static, see
 632   // ARMTargetLowering::LowerGlobalAddressDarwin.  Other targets only support
 633   // static movt relocations.
 634   if (Subtarget->useMovt() &&
 635       Subtarget->isTargetDarwin() == (RelocM != Reloc::Static)) {
 636     unsigned Opc;
 637     switch (RelocM) {
 638     case Reloc::PIC_:
 639       Opc = isThumb2 ? ARM::t2MOV_ga_pcrel : ARM::MOV_ga_pcrel;
 640       break;
 641     case Reloc::DynamicNoPIC:
 642       Opc = isThumb2 ? ARM::t2MOV_ga_dyn : ARM::MOV_ga_dyn;
 643       break;
 644     default:
 645       Opc = isThumb2 ? ARM::t2MOVi32imm : ARM::MOVi32imm;
 646       break;
 647     }
 648     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 649                             DestReg).addGlobalAddress(GV));
 650   } else {
 651     // MachineConstantPool wants an explicit alignment.
 652     unsigned Align = TD.getPrefTypeAlignment(GV->getType());
 653     if (Align == 0) {
 654       // TODO: Figure out if this is correct.
 655       Align = TD.getTypeAllocSize(GV->getType());
 656     }
 657
 658     if (Subtarget->isTargetELF() && RelocM == Reloc::PIC_)
 659       return ARMLowerPICELF(GV, Align, VT);
 660
 661     // Grab index.
 662     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 :
 663       (Subtarget->isThumb() ? 4 : 8);
 664     unsigned Id = AFI->createPICLabelUId();
 665     ARMConstantPoolValue *CPV = ARMConstantPoolConstant::Create(GV, Id,
 666                                                                 ARMCP::CPValue,
 667                                                                 PCAdj);
 668     unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
 669
 670     // Load value.
 671     MachineInstrBuilder MIB;
 672     if (isThumb2) {
 673       unsigned Opc = (RelocM!=Reloc::PIC_) ? ARM::t2LDRpci : ARM::t2LDRpci_pic;
 674       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), DestReg)
 675         .addConstantPoolIndex(Idx);
 676       if (RelocM == Reloc::PIC_)
 677         MIB.addImm(Id);
 678       AddOptionalDefs(MIB);
 679     } else {
 680       // The extra immediate is for addrmode2.
 681       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRcp),
 682                     DestReg)
 683         .addConstantPoolIndex(Idx)
 684         .addImm(0);
 685       AddOptionalDefs(MIB);
 686
 687       if (RelocM == Reloc::PIC_) {
 688         unsigned Opc = IsIndirect ? ARM::PICLDR : ARM::PICADD;
 689         unsigned NewDestReg = createResultReg(TLI.getRegClassFor(VT));
 690
 691         MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 692                                           DL, TII.get(Opc), NewDestReg)
 693                                   .addReg(DestReg)
 694                                   .addImm(Id);
 695         AddOptionalDefs(MIB);
 696         return NewDestReg;
 697       }
 698     }
 699   }
 700
 701   if (IsIndirect) {
 702     MachineInstrBuilder MIB;
 703     unsigned NewDestReg = createResultReg(TLI.getRegClassFor(VT));
 704     if (isThumb2)
 705       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 706                     TII.get(ARM::t2LDRi12), NewDestReg)
 707             .addReg(DestReg)
 708             .addImm(0);
 709     else
 710       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRi12),
 711                     NewDestReg)
 712             .addReg(DestReg)
 713             .addImm(0);
 714     DestReg = NewDestReg;
 715     AddOptionalDefs(MIB);
 716   }
 717
 718   return DestReg;
 719 }
 720
 721 unsigned ARMFastISel::TargetMaterializeConstant(const Constant *C) {
 722   EVT VT = TLI.getValueType(C->getType(), true);
 723
 724   // Only handle simple types.
 725   if (!VT.isSimple()) return 0;
 726
 727   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 728     return ARMMaterializeFP(CFP, VT);
 729   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 730     return ARMMaterializeGV(GV, VT);
 731   else if (isa<ConstantInt>(C))
 732     return ARMMaterializeInt(C, VT);
 733
 734   return 0;
 735 }
 736
 737 // TODO: unsigned ARMFastISel::TargetMaterializeFloatZero(const ConstantFP *CF);
 738
 739 unsigned ARMFastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
 740   // Don't handle dynamic allocas.
 741   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
 742
 743   MVT VT;
 744   if (!isLoadTypeLegal(AI->getType(), VT)) return 0;
 745
 746   DenseMap<const AllocaInst*, int>::iterator SI =
 747     FuncInfo.StaticAllocaMap.find(AI);
 748
 749   // This will get lowered later into the correct offsets and registers
 750   // via rewriteXFrameIndex.
 751   if (SI != FuncInfo.StaticAllocaMap.end()) {
 752     const TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 753     unsigned ResultReg = createResultReg(RC);
 754     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 755     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 756                             TII.get(Opc), ResultReg)
 757                             .addFrameIndex(SI->second)
 758                             .addImm(0));
 759     return ResultReg;
 760   }
 761
 762   return 0;
 763 }
 764
 765 bool ARMFastISel::isTypeLegal(Type *Ty, MVT &VT) {
 766   EVT evt = TLI.getValueType(Ty, true);
 767
 768   // Only handle simple types.
 769   if (evt == MVT::Other || !evt.isSimple()) return false;
 770   VT = evt.getSimpleVT();
 771
 772   // Handle all legal types, i.e. a register that will directly hold this
 773   // value.
 774   return TLI.isTypeLegal(VT);
 775 }
 776
 777 bool ARMFastISel::isLoadTypeLegal(Type *Ty, MVT &VT) {
 778   if (isTypeLegal(Ty, VT)) return true;
 779
 780   // If this is a type than can be sign or zero-extended to a basic operation
 781   // go ahead and accept it now.
 782   if (VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16)
 783     return true;
 784
 785   return false;
 786 }
 787
 788 // Computes the address to get to an object.
 789 bool ARMFastISel::ARMComputeAddress(const Value *Obj, Address &Addr) {
 790   // Some boilerplate from the X86 FastISel.
 791   const User *U = NULL;
 792   unsigned Opcode = Instruction::UserOp1;
 793   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 794     // Don't walk into other basic blocks unless the object is an alloca from
 795     // another block, otherwise it may not have a virtual register assigned.
 796     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 797         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 798       Opcode = I->getOpcode();
 799       U = I;
 800     }
 801   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 802     Opcode = C->getOpcode();
 803     U = C;
 804   }
 805
 806   if (PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 807     if (Ty->getAddressSpace() > 255)
 808       // Fast instruction selection doesn't support the special
 809       // address spaces.
 810       return false;
 811
 812   switch (Opcode) {
 813     default:
 814     break;
 815     case Instruction::BitCast: {
 816       // Look through bitcasts.
 817       return ARMComputeAddress(U->getOperand(0), Addr);
 818     }
 819     case Instruction::IntToPtr: {
 820       // Look past no-op inttoptrs.
 821       if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 822         return ARMComputeAddress(U->getOperand(0), Addr);
 823       break;
 824     }
 825     case Instruction::PtrToInt: {
 826       // Look past no-op ptrtoints.
 827       if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 828         return ARMComputeAddress(U->getOperand(0), Addr);
 829       break;
 830     }
 831     case Instruction::GetElementPtr: {
 832       Address SavedAddr = Addr;
 833       int TmpOffset = Addr.Offset;
 834
 835       // Iterate through the GEP folding the constants into offsets where
 836       // we can.
 837       gep_type_iterator GTI = gep_type_begin(U);
 838       for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 839            i != e; ++i, ++GTI) {
 840         const Value *Op = *i;
 841         if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 842           const StructLayout *SL = TD.getStructLayout(STy);
 843           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 844           TmpOffset += SL->getElementOffset(Idx);
 845         } else {
 846           uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 847           for (;;) {
 848             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 849               // Constant-offset addressing.
 850               TmpOffset += CI->getSExtValue() * S;
 851               break;
 852             }
 853             if (isa<AddOperator>(Op) &&
 854                 (!isa<Instruction>(Op) ||
 855                  FuncInfo.MBBMap[cast<Instruction>(Op)->getParent()]
 856                  == FuncInfo.MBB) &&
 857                 isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 858               // An add (in the same block) with a constant operand. Fold the
 859               // constant.
 860               ConstantInt *CI =
 861               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 862               TmpOffset += CI->getSExtValue() * S;
 863               // Iterate on the other operand.
 864               Op = cast<AddOperator>(Op)->getOperand(0);
 865               continue;
 866             }
 867             // Unsupported
 868             goto unsupported_gep;
 869           }
 870         }
 871       }
 872
 873       // Try to grab the base operand now.
 874       Addr.Offset = TmpOffset;
 875       if (ARMComputeAddress(U->getOperand(0), Addr)) return true;
 876
 877       // We failed, restore everything and try the other options.
 878       Addr = SavedAddr;
 879
 880       unsupported_gep:
 881       break;
 882     }
 883     case Instruction::Alloca: {
 884       const AllocaInst *AI = cast<AllocaInst>(Obj);
 885       DenseMap<const AllocaInst*, int>::iterator SI =
 886         FuncInfo.StaticAllocaMap.find(AI);
 887       if (SI != FuncInfo.StaticAllocaMap.end()) {
 888         Addr.BaseType = Address::FrameIndexBase;
 889         Addr.Base.FI = SI->second;
 890         return true;
 891       }
 892       break;
 893     }
 894   }
 895
 896   // Try to get this in a register if nothing else has worked.
 897   if (Addr.Base.Reg == 0) Addr.Base.Reg = getRegForValue(Obj);
 898   return Addr.Base.Reg != 0;
 899 }
 900
 901 void ARMFastISel::ARMSimplifyAddress(Address &Addr, EVT VT, bool useAM3) {
 902
 903   assert(VT.isSimple() && "Non-simple types are invalid here!");
 904
 905   bool needsLowering = false;
 906   switch (VT.getSimpleVT().SimpleTy) {
 907     default: llvm_unreachable("Unhandled load/store type!");
 908     case MVT::i1:
 909     case MVT::i8:
 910     case MVT::i16:
 911     case MVT::i32:
 912       if (!useAM3) {
 913         // Integer loads/stores handle 12-bit offsets.
 914         needsLowering = ((Addr.Offset & 0xfff) != Addr.Offset);
 915         // Handle negative offsets.
 916         if (needsLowering && isThumb2)
 917           needsLowering = !(Subtarget->hasV6T2Ops() && Addr.Offset < 0 &&
 918                             Addr.Offset > -256);
 919       } else {
 920         // ARM halfword load/stores and signed byte loads use +/-imm8 offsets.
 921         needsLowering = (Addr.Offset > 255 || Addr.Offset < -255);
 922       }
 923       break;
 924     case MVT::f32:
 925     case MVT::f64:
 926       // Floating point operands handle 8-bit offsets.
 927       needsLowering = ((Addr.Offset & 0xff) != Addr.Offset);
 928       break;
 929   }
 930
 931   // If this is a stack pointer and the offset needs to be simplified then
 932   // put the alloca address into a register, set the base type back to
 933   // register and continue. This should almost never happen.
 934   if (needsLowering && Addr.BaseType == Address::FrameIndexBase) {
 935     const TargetRegisterClass *RC = isThumb2 ?
 936       (const TargetRegisterClass*)&ARM::tGPRRegClass :
 937       (const TargetRegisterClass*)&ARM::GPRRegClass;
 938     unsigned ResultReg = createResultReg(RC);
 939     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 940     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 941                             TII.get(Opc), ResultReg)
 942                             .addFrameIndex(Addr.Base.FI)
 943                             .addImm(0));
 944     Addr.Base.Reg = ResultReg;
 945     Addr.BaseType = Address::RegBase;
 946   }
 947
 948   // Since the offset is too large for the load/store instruction
 949   // get the reg+offset into a register.
 950   if (needsLowering) {
 951     Addr.Base.Reg = FastEmit_ri_(MVT::i32, ISD::ADD, Addr.Base.Reg,
 952                                  /*Op0IsKill*/false, Addr.Offset, MVT::i32);
 953     Addr.Offset = 0;
 954   }
 955 }
 956
 957 void ARMFastISel::AddLoadStoreOperands(EVT VT, Address &Addr,
 958                                        const MachineInstrBuilder &MIB,
 959                                        unsigned Flags, bool useAM3) {
 960   // addrmode5 output depends on the selection dag addressing dividing the
 961   // offset by 4 that it then later multiplies. Do this here as well.
 962   if (VT.getSimpleVT().SimpleTy == MVT::f32 ||
 963       VT.getSimpleVT().SimpleTy == MVT::f64)
 964     Addr.Offset /= 4;
 965
 966   // Frame base works a bit differently. Handle it separately.
 967   if (Addr.BaseType == Address::FrameIndexBase) {
 968     int FI = Addr.Base.FI;
 969     int Offset = Addr.Offset;
 970     MachineMemOperand *MMO =
 971           FuncInfo.MF->getMachineMemOperand(
 972                                   MachinePointerInfo::getFixedStack(FI, Offset),
 973                                   Flags,
 974                                   MFI.getObjectSize(FI),
 975                                   MFI.getObjectAlignment(FI));
 976     // Now add the rest of the operands.
 977     MIB.addFrameIndex(FI);
 978
 979     // ARM halfword load/stores and signed byte loads need an additional
 980     // operand.
 981     if (useAM3) {
 982       signed Imm = (Addr.Offset < 0) ? (0x100 | -Addr.Offset) : Addr.Offset;
 983       MIB.addReg(0);
 984       MIB.addImm(Imm);
 985     } else {
 986       MIB.addImm(Addr.Offset);
 987     }
 988     MIB.addMemOperand(MMO);
 989   } else {
 990     // Now add the rest of the operands.
 991     MIB.addReg(Addr.Base.Reg);
 992
 993     // ARM halfword load/stores and signed byte loads need an additional
 994     // operand.
 995     if (useAM3) {
 996       signed Imm = (Addr.Offset < 0) ? (0x100 | -Addr.Offset) : Addr.Offset;
 997       MIB.addReg(0);
 998       MIB.addImm(Imm);
 999     } else {
1000       MIB.addImm(Addr.Offset);
1001     }
1002   }
1003   AddOptionalDefs(MIB);
1004 }
1005
1006 bool ARMFastISel::ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr,
1007                               unsigned Alignment, bool isZExt, bool allocReg) {
1008   assert(VT.isSimple() && "Non-simple types are invalid here!");
1009   unsigned Opc;
1010   bool useAM3 = false;
1011   bool needVMOV = false;
1012   const TargetRegisterClass *RC;
1013   switch (VT.getSimpleVT().SimpleTy) {
1014     // This is mostly going to be Neon/vector support.
1015     default: return false;
1016     case MVT::i1:
1017     case MVT::i8:
1018       if (isThumb2) {
1019         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1020           Opc = isZExt ? ARM::t2LDRBi8 : ARM::t2LDRSBi8;
1021         else
1022           Opc = isZExt ? ARM::t2LDRBi12 : ARM::t2LDRSBi12;
1023       } else {
1024         if (isZExt) {
1025           Opc = ARM::LDRBi12;
1026         } else {
1027           Opc = ARM::LDRSB;
1028           useAM3 = true;
1029         }
1030       }
1031       RC = &ARM::GPRRegClass;
1032       break;
1033     case MVT::i16:
1034       if (Alignment && Alignment < 2 && !Subtarget->allowsUnalignedMem())
1035         return false;
1036
1037       if (isThumb2) {
1038         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1039           Opc = isZExt ? ARM::t2LDRHi8 : ARM::t2LDRSHi8;
1040         else
1041           Opc = isZExt ? ARM::t2LDRHi12 : ARM::t2LDRSHi12;
1042       } else {
1043         Opc = isZExt ? ARM::LDRH : ARM::LDRSH;
1044         useAM3 = true;
1045       }
1046       RC = &ARM::GPRRegClass;
1047       break;
1048     case MVT::i32:
1049       if (Alignment && Alignment < 4 && !Subtarget->allowsUnalignedMem())
1050         return false;
1051
1052       if (isThumb2) {
1053         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1054           Opc = ARM::t2LDRi8;
1055         else
1056           Opc = ARM::t2LDRi12;
1057       } else {
1058         Opc = ARM::LDRi12;
1059       }
1060       RC = &ARM::GPRRegClass;
1061       break;
1062     case MVT::f32:
1063       if (!Subtarget->hasVFP2()) return false;
1064       // Unaligned loads need special handling. Floats require word-alignment.
1065       if (Alignment && Alignment < 4) {
1066         needVMOV = true;
1067         VT = MVT::i32;
1068         Opc = isThumb2 ? ARM::t2LDRi12 : ARM::LDRi12;
1069         RC = &ARM::GPRRegClass;
1070       } else {
1071         Opc = ARM::VLDRS;
1072         RC = TLI.getRegClassFor(VT);
1073       }
1074       break;
1075     case MVT::f64:
1076       if (!Subtarget->hasVFP2()) return false;
1077       // FIXME: Unaligned loads need special handling.  Doublewords require
1078       // word-alignment.
1079       if (Alignment && Alignment < 4)
1080         return false;
1081
1082       Opc = ARM::VLDRD;
1083       RC = TLI.getRegClassFor(VT);
1084       break;
1085   }
1086   // Simplify this down to something we can handle.
1087   ARMSimplifyAddress(Addr, VT, useAM3);
1088
1089   // Create the base instruction, then add the operands.
1090   if (allocReg)
1091     ResultReg = createResultReg(RC);
1092   assert (ResultReg > 255 && "Expected an allocated virtual register.");
1093   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1094                                     TII.get(Opc), ResultReg);
1095   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOLoad, useAM3);
1096
1097   // If we had an unaligned load of a float we've converted it to an regular
1098   // load.  Now we must move from the GRP to the FP register.
1099   if (needVMOV) {
1100     unsigned MoveReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1101     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1102                             TII.get(ARM::VMOVSR), MoveReg)
1103                     .addReg(ResultReg));
1104     ResultReg = MoveReg;
1105   }
1106   return true;
1107 }
1108
1109 bool ARMFastISel::SelectLoad(const Instruction *I) {
1110   // Atomic loads need special handling.
1111   if (cast<LoadInst>(I)->isAtomic())
1112     return false;
1113
1114   // Verify we have a legal type before going any further.
1115   MVT VT;
1116   if (!isLoadTypeLegal(I->getType(), VT))
1117     return false;
1118
1119   // See if we can handle this address.
1120   Address Addr;
1121   if (!ARMComputeAddress(I->getOperand(0), Addr)) return false;
1122
1123   unsigned ResultReg;
1124   if (!ARMEmitLoad(VT, ResultReg, Addr, cast<LoadInst>(I)->getAlignment()))
1125     return false;
1126   UpdateValueMap(I, ResultReg);
1127   return true;
1128 }
1129
1130 bool ARMFastISel::ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr,
1131                                unsigned Alignment) {
1132   unsigned StrOpc;
1133   bool useAM3 = false;
1134   switch (VT.getSimpleVT().SimpleTy) {
1135     // This is mostly going to be Neon/vector support.
1136     default: return false;
1137     case MVT::i1: {
1138       unsigned Res = createResultReg(isThumb2 ?
1139         (const TargetRegisterClass*)&ARM::tGPRRegClass :
1140         (const TargetRegisterClass*)&ARM::GPRRegClass);
1141       unsigned Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
1142       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1143                               TII.get(Opc), Res)
1144                       .addReg(SrcReg).addImm(1));
1145       SrcReg = Res;
1146     } // Fallthrough here.
1147     case MVT::i8:
1148       if (isThumb2) {
1149         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1150           StrOpc = ARM::t2STRBi8;
1151         else
1152           StrOpc = ARM::t2STRBi12;
1153       } else {
1154         StrOpc = ARM::STRBi12;
1155       }
1156       break;
1157     case MVT::i16:
1158       if (Alignment && Alignment < 2 && !Subtarget->allowsUnalignedMem())
1159         return false;
1160
1161       if (isThumb2) {
1162         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1163           StrOpc = ARM::t2STRHi8;
1164         else
1165           StrOpc = ARM::t2STRHi12;
1166       } else {
1167         StrOpc = ARM::STRH;
1168         useAM3 = true;
1169       }
1170       break;
1171     case MVT::i32:
1172       if (Alignment && Alignment < 4 && !Subtarget->allowsUnalignedMem())
1173         return false;
1174
1175       if (isThumb2) {
1176         if (Addr.Offset < 0 && Addr.Offset > -256 && Subtarget->hasV6T2Ops())
1177           StrOpc = ARM::t2STRi8;
1178         else
1179           StrOpc = ARM::t2STRi12;
1180       } else {
1181         StrOpc = ARM::STRi12;
1182       }
1183       break;
1184     case MVT::f32:
1185       if (!Subtarget->hasVFP2()) return false;
1186       // Unaligned stores need special handling. Floats require word-alignment.
1187       if (Alignment && Alignment < 4) {
1188         unsigned MoveReg = createResultReg(TLI.getRegClassFor(MVT::i32));
1189         AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1190                                 TII.get(ARM::VMOVRS), MoveReg)
1191                         .addReg(SrcReg));
1192         SrcReg = MoveReg;
1193         VT = MVT::i32;
1194         StrOpc = isThumb2 ? ARM::t2STRi12 : ARM::STRi12;
1195       } else {
1196         StrOpc = ARM::VSTRS;
1197       }
1198       break;
1199     case MVT::f64:
1200       if (!Subtarget->hasVFP2()) return false;
1201       // FIXME: Unaligned stores need special handling.  Doublewords require
1202       // word-alignment.
1203       if (Alignment && Alignment < 4)
1204           return false;
1205
1206       StrOpc = ARM::VSTRD;
1207       break;
1208   }
1209   // Simplify this down to something we can handle.
1210   ARMSimplifyAddress(Addr, VT, useAM3);
1211
1212   // Create the base instruction, then add the operands.
1213   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1214                                     TII.get(StrOpc))
1215                             .addReg(SrcReg);
1216   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOStore, useAM3);
1217   return true;
1218 }
1219
1220 bool ARMFastISel::SelectStore(const Instruction *I) {
1221   Value *Op0 = I->getOperand(0);
1222   unsigned SrcReg = 0;
1223
1224   // Atomic stores need special handling.
1225   if (cast<StoreInst>(I)->isAtomic())
1226     return false;
1227
1228   // Verify we have a legal type before going any further.
1229   MVT VT;
1230   if (!isLoadTypeLegal(I->getOperand(0)->getType(), VT))
1231     return false;
1232
1233   // Get the value to be stored into a register.
1234   SrcReg = getRegForValue(Op0);
1235   if (SrcReg == 0) return false;
1236
1237   // See if we can handle this address.
1238   Address Addr;
1239   if (!ARMComputeAddress(I->getOperand(1), Addr))
1240     return false;
1241
1242   if (!ARMEmitStore(VT, SrcReg, Addr, cast<StoreInst>(I)->getAlignment()))
1243     return false;
1244   return true;
1245 }
1246
1247 static ARMCC::CondCodes getComparePred(CmpInst::Predicate Pred) {
1248   switch (Pred) {
1249     // Needs two compares...
1250     case CmpInst::FCMP_ONE:
1251     case CmpInst::FCMP_UEQ:
1252     default:
1253       // AL is our "false" for now. The other two need more compares.
1254       return ARMCC::AL;
1255     case CmpInst::ICMP_EQ:
1256     case CmpInst::FCMP_OEQ:
1257       return ARMCC::EQ;
1258     case CmpInst::ICMP_SGT:
1259     case CmpInst::FCMP_OGT:
1260       return ARMCC::GT;
1261     case CmpInst::ICMP_SGE:
1262     case CmpInst::FCMP_OGE:
1263       return ARMCC::GE;
1264     case CmpInst::ICMP_UGT:
1265     case CmpInst::FCMP_UGT:
1266       return ARMCC::HI;
1267     case CmpInst::FCMP_OLT:
1268       return ARMCC::MI;
1269     case CmpInst::ICMP_ULE:
1270     case CmpInst::FCMP_OLE:
1271       return ARMCC::LS;
1272     case CmpInst::FCMP_ORD:
1273       return ARMCC::VC;
1274     case CmpInst::FCMP_UNO:
1275       return ARMCC::VS;
1276     case CmpInst::FCMP_UGE:
1277       return ARMCC::PL;
1278     case CmpInst::ICMP_SLT:
1279     case CmpInst::FCMP_ULT:
1280       return ARMCC::LT;
1281     case CmpInst::ICMP_SLE:
1282     case CmpInst::FCMP_ULE:
1283       return ARMCC::LE;
1284     case CmpInst::FCMP_UNE:
1285     case CmpInst::ICMP_NE:
1286       return ARMCC::NE;
1287     case CmpInst::ICMP_UGE:
1288       return ARMCC::HS;
1289     case CmpInst::ICMP_ULT:
1290       return ARMCC::LO;
1291   }
1292 }
1293
1294 bool ARMFastISel::SelectBranch(const Instruction *I) {
1295   const BranchInst *BI = cast<BranchInst>(I);
1296   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
1297   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
1298
1299   // Simple branch support.
1300
1301   // If we can, avoid recomputing the compare - redoing it could lead to wonky
1302   // behavior.
1303   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
1304     if (CI->hasOneUse() && (CI->getParent() == I->getParent())) {
1305
1306       // Get the compare predicate.
1307       // Try to take advantage of fallthrough opportunities.
1308       CmpInst::Predicate Predicate = CI->getPredicate();
1309       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1310         std::swap(TBB, FBB);
1311         Predicate = CmpInst::getInversePredicate(Predicate);
1312       }
1313
1314       ARMCC::CondCodes ARMPred = getComparePred(Predicate);
1315
1316       // We may not handle every CC for now.
1317       if (ARMPred == ARMCC::AL) return false;
1318
1319       // Emit the compare.
1320       if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1321         return false;
1322
1323       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1324       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1325       .addMBB(TBB).addImm(ARMPred).addReg(ARM::CPSR);
1326       FastEmitBranch(FBB, DL);
1327       FuncInfo.MBB->addSuccessor(TBB);
1328       return true;
1329     }
1330   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
1331     MVT SourceVT;
1332     if (TI->hasOneUse() && TI->getParent() == I->getParent() &&
1333         (isLoadTypeLegal(TI->getOperand(0)->getType(), SourceVT))) {
1334       unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1335       unsigned OpReg = getRegForValue(TI->getOperand(0));
1336       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1337                               TII.get(TstOpc))
1338                       .addReg(OpReg).addImm(1));
1339
1340       unsigned CCMode = ARMCC::NE;
1341       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1342         std::swap(TBB, FBB);
1343         CCMode = ARMCC::EQ;
1344       }
1345
1346       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1347       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1348       .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1349
1350       FastEmitBranch(FBB, DL);
1351       FuncInfo.MBB->addSuccessor(TBB);
1352       return true;
1353     }
1354   } else if (const ConstantInt *CI =
1355              dyn_cast<ConstantInt>(BI->getCondition())) {
1356     uint64_t Imm = CI->getZExtValue();
1357     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
1358     FastEmitBranch(Target, DL);
1359     return true;
1360   }
1361
1362   unsigned CmpReg = getRegForValue(BI->getCondition());
1363   if (CmpReg == 0) return false;
1364
1365   // We've been divorced from our compare!  Our block was split, and
1366   // now our compare lives in a predecessor block.  We musn't
1367   // re-compare here, as the children of the compare aren't guaranteed
1368   // live across the block boundary (we *could* check for this).
1369   // Regardless, the compare has been done in the predecessor block,
1370   // and it left a value for us in a virtual register.  Ergo, we test
1371   // the one-bit value left in the virtual register.
1372   unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1373   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TstOpc))
1374                   .addReg(CmpReg).addImm(1));
1375
1376   unsigned CCMode = ARMCC::NE;
1377   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1378     std::swap(TBB, FBB);
1379     CCMode = ARMCC::EQ;
1380   }
1381
1382   unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1383   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1384                   .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1385   FastEmitBranch(FBB, DL);
1386   FuncInfo.MBB->addSuccessor(TBB);
1387   return true;
1388 }
1389
1390 bool ARMFastISel::SelectIndirectBr(const Instruction *I) {
1391   unsigned AddrReg = getRegForValue(I->getOperand(0));
1392   if (AddrReg == 0) return false;
1393
1394   unsigned Opc = isThumb2 ? ARM::tBRIND : ARM::BX;
1395   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc))
1396                   .addReg(AddrReg));
1397
1398   const IndirectBrInst *IB = cast<IndirectBrInst>(I);
1399   for (unsigned i = 0, e = IB->getNumSuccessors(); i != e; ++i)
1400     FuncInfo.MBB->addSuccessor(FuncInfo.MBBMap[IB->getSuccessor(i)]);
1401
1402   return true;
1403 }
1404
1405 bool ARMFastISel::ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
1406                              bool isZExt) {
1407   Type *Ty = Src1Value->getType();
1408   EVT SrcVT = TLI.getValueType(Ty, true);
1409   if (!SrcVT.isSimple()) return false;
1410
1411   bool isFloat = (Ty->isFloatTy() || Ty->isDoubleTy());
1412   if (isFloat && !Subtarget->hasVFP2())
1413     return false;
1414
1415   // Check to see if the 2nd operand is a constant that we can encode directly
1416   // in the compare.
1417   int Imm = 0;
1418   bool UseImm = false;
1419   bool isNegativeImm = false;
1420   // FIXME: At -O0 we don't have anything that canonicalizes operand order.
1421   // Thus, Src1Value may be a ConstantInt, but we're missing it.
1422   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(Src2Value)) {
1423     if (SrcVT == MVT::i32 || SrcVT == MVT::i16 || SrcVT == MVT::i8 ||
1424         SrcVT == MVT::i1) {
1425       const APInt &CIVal = ConstInt->getValue();
1426       Imm = (isZExt) ? (int)CIVal.getZExtValue() : (int)CIVal.getSExtValue();
1427       // For INT_MIN/LONG_MIN (i.e., 0x80000000) we need to use a cmp, rather
1428       // then a cmn, because there is no way to represent 2147483648 as a
1429       // signed 32-bit int.
1430       if (Imm < 0 && Imm != (int)0x80000000) {
1431         isNegativeImm = true;
1432         Imm = -Imm;
1433       }
1434       UseImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
1435         (ARM_AM::getSOImmVal(Imm) != -1);
1436     }
1437   } else if (const ConstantFP *ConstFP = dyn_cast<ConstantFP>(Src2Value)) {
1438     if (SrcVT == MVT::f32 || SrcVT == MVT::f64)
1439       if (ConstFP->isZero() && !ConstFP->isNegative())
1440         UseImm = true;
1441   }
1442
1443   unsigned CmpOpc;
1444   bool isICmp = true;
1445   bool needsExt = false;
1446   switch (SrcVT.getSimpleVT().SimpleTy) {
1447     default: return false;
1448     // TODO: Verify compares.
1449     case MVT::f32:
1450       isICmp = false;
1451       CmpOpc = UseImm ? ARM::VCMPEZS : ARM::VCMPES;
1452       break;
1453     case MVT::f64:
1454       isICmp = false;
1455       CmpOpc = UseImm ? ARM::VCMPEZD : ARM::VCMPED;
1456       break;
1457     case MVT::i1:
1458     case MVT::i8:
1459     case MVT::i16:
1460       needsExt = true;
1461     // Intentional fall-through.
1462     case MVT::i32:
1463       if (isThumb2) {
1464         if (!UseImm)
1465           CmpOpc = ARM::t2CMPrr;
1466         else
1467           CmpOpc = isNegativeImm ? ARM::t2CMNri : ARM::t2CMPri;
1468       } else {
1469         if (!UseImm)
1470           CmpOpc = ARM::CMPrr;
1471         else
1472           CmpOpc = isNegativeImm ? ARM::CMNri : ARM::CMPri;
1473       }
1474       break;
1475   }
1476
1477   unsigned SrcReg1 = getRegForValue(Src1Value);
1478   if (SrcReg1 == 0) return false;
1479
1480   unsigned SrcReg2 = 0;
1481   if (!UseImm) {
1482     SrcReg2 = getRegForValue(Src2Value);
1483     if (SrcReg2 == 0) return false;
1484   }
1485
1486   // We have i1, i8, or i16, we need to either zero extend or sign extend.
1487   if (needsExt) {
1488     SrcReg1 = ARMEmitIntExt(SrcVT, SrcReg1, MVT::i32, isZExt);
1489     if (SrcReg1 == 0) return false;
1490     if (!UseImm) {
1491       SrcReg2 = ARMEmitIntExt(SrcVT, SrcReg2, MVT::i32, isZExt);
1492       if (SrcReg2 == 0) return false;
1493     }
1494   }
1495
1496   if (!UseImm) {
1497     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1498                             TII.get(CmpOpc))
1499                     .addReg(SrcReg1).addReg(SrcReg2));
1500   } else {
1501     MachineInstrBuilder MIB;
1502     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1503       .addReg(SrcReg1);
1504
1505     // Only add immediate for icmp as the immediate for fcmp is an implicit 0.0.
1506     if (isICmp)
1507       MIB.addImm(Imm);
1508     AddOptionalDefs(MIB);
1509   }
1510
1511   // For floating point we need to move the result to a comparison register
1512   // that we can then use for branches.
1513   if (Ty->isFloatTy() || Ty->isDoubleTy())
1514     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1515                             TII.get(ARM::FMSTAT)));
1516   return true;
1517 }
1518
1519 bool ARMFastISel::SelectCmp(const Instruction *I) {
1520   const CmpInst *CI = cast<CmpInst>(I);
1521
1522   // Get the compare predicate.
1523   ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
1524
1525   // We may not handle every CC for now.
1526   if (ARMPred == ARMCC::AL) return false;
1527
1528   // Emit the compare.
1529   if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1530     return false;
1531
1532   // Now set a register based on the comparison. Explicitly set the predicates
1533   // here.
1534   unsigned MovCCOpc = isThumb2 ? ARM::t2MOVCCi : ARM::MOVCCi;
1535   const TargetRegisterClass *RC = isThumb2 ?
1536     (const TargetRegisterClass*)&ARM::rGPRRegClass :
1537     (const TargetRegisterClass*)&ARM::GPRRegClass;
1538   unsigned DestReg = createResultReg(RC);
1539   Constant *Zero = ConstantInt::get(Type::getInt32Ty(*Context), 0);
1540   unsigned ZeroReg = TargetMaterializeConstant(Zero);
1541   // ARMEmitCmp emits a FMSTAT when necessary, so it's always safe to use CPSR.
1542   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), DestReg)
1543           .addReg(ZeroReg).addImm(1)
1544           .addImm(ARMPred).addReg(ARM::CPSR);
1545
1546   UpdateValueMap(I, DestReg);
1547   return true;
1548 }
1549
1550 bool ARMFastISel::SelectFPExt(const Instruction *I) {
1551   // Make sure we have VFP and that we're extending float to double.
1552   if (!Subtarget->hasVFP2()) return false;
1553
1554   Value *V = I->getOperand(0);
1555   if (!I->getType()->isDoubleTy() ||
1556       !V->getType()->isFloatTy()) return false;
1557
1558   unsigned Op = getRegForValue(V);
1559   if (Op == 0) return false;
1560
1561   unsigned Result = createResultReg(&ARM::DPRRegClass);
1562   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1563                           TII.get(ARM::VCVTDS), Result)
1564                   .addReg(Op));
1565   UpdateValueMap(I, Result);
1566   return true;
1567 }
1568
1569 bool ARMFastISel::SelectFPTrunc(const Instruction *I) {
1570   // Make sure we have VFP and that we're truncating double to float.
1571   if (!Subtarget->hasVFP2()) return false;
1572
1573   Value *V = I->getOperand(0);
1574   if (!(I->getType()->isFloatTy() &&
1575         V->getType()->isDoubleTy())) return false;
1576
1577   unsigned Op = getRegForValue(V);
1578   if (Op == 0) return false;
1579
1580   unsigned Result = createResultReg(&ARM::SPRRegClass);
1581   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1582                           TII.get(ARM::VCVTSD), Result)
1583                   .addReg(Op));
1584   UpdateValueMap(I, Result);
1585   return true;
1586 }
1587
1588 bool ARMFastISel::SelectIToFP(const Instruction *I, bool isSigned) {
1589   // Make sure we have VFP.
1590   if (!Subtarget->hasVFP2()) return false;
1591
1592   MVT DstVT;
1593   Type *Ty = I->getType();
1594   if (!isTypeLegal(Ty, DstVT))
1595     return false;
1596
1597   Value *Src = I->getOperand(0);
1598   EVT SrcVT = TLI.getValueType(Src->getType(), true);
1599   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
1600     return false;
1601
1602   unsigned SrcReg = getRegForValue(Src);
1603   if (SrcReg == 0) return false;
1604
1605   // Handle sign-extension.
1606   if (SrcVT == MVT::i16 || SrcVT == MVT::i8) {
1607     EVT DestVT = MVT::i32;
1608     SrcReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT,
1609                                        /*isZExt*/!isSigned);
1610     if (SrcReg == 0) return false;
1611   }
1612
1613   // The conversion routine works on fp-reg to fp-reg and the operand above
1614   // was an integer, move it to the fp registers if possible.
1615   unsigned FP = ARMMoveToFPReg(MVT::f32, SrcReg);
1616   if (FP == 0) return false;
1617
1618   unsigned Opc;
1619   if (Ty->isFloatTy()) Opc = isSigned ? ARM::VSITOS : ARM::VUITOS;
1620   else if (Ty->isDoubleTy()) Opc = isSigned ? ARM::VSITOD : ARM::VUITOD;
1621   else return false;
1622
1623   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1624   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1625                           ResultReg)
1626                   .addReg(FP));
1627   UpdateValueMap(I, ResultReg);
1628   return true;
1629 }
1630
1631 bool ARMFastISel::SelectFPToI(const Instruction *I, bool isSigned) {
1632   // Make sure we have VFP.
1633   if (!Subtarget->hasVFP2()) return false;
1634
1635   MVT DstVT;
1636   Type *RetTy = I->getType();
1637   if (!isTypeLegal(RetTy, DstVT))
1638     return false;
1639
1640   unsigned Op = getRegForValue(I->getOperand(0));
1641   if (Op == 0) return false;
1642
1643   unsigned Opc;
1644   Type *OpTy = I->getOperand(0)->getType();
1645   if (OpTy->isFloatTy()) Opc = isSigned ? ARM::VTOSIZS : ARM::VTOUIZS;
1646   else if (OpTy->isDoubleTy()) Opc = isSigned ? ARM::VTOSIZD : ARM::VTOUIZD;
1647   else return false;
1648
1649   // f64->s32/u32 or f32->s32/u32 both need an intermediate f32 reg.
1650   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1651   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1652                           ResultReg)
1653                   .addReg(Op));
1654
1655   // This result needs to be in an integer register, but the conversion only
1656   // takes place in fp-regs.
1657   unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1658   if (IntReg == 0) return false;
1659
1660   UpdateValueMap(I, IntReg);
1661   return true;
1662 }
1663
1664 bool ARMFastISel::SelectSelect(const Instruction *I) {
1665   MVT VT;
1666   if (!isTypeLegal(I->getType(), VT))
1667     return false;
1668
1669   // Things need to be register sized for register moves.
1670   if (VT != MVT::i32) return false;
1671
1672   unsigned CondReg = getRegForValue(I->getOperand(0));
1673   if (CondReg == 0) return false;
1674   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1675   if (Op1Reg == 0) return false;
1676
1677   // Check to see if we can use an immediate in the conditional move.
1678   int Imm = 0;
1679   bool UseImm = false;
1680   bool isNegativeImm = false;
1681   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(I->getOperand(2))) {
1682     assert (VT == MVT::i32 && "Expecting an i32.");
1683     Imm = (int)ConstInt->getValue().getZExtValue();
1684     if (Imm < 0) {
1685       isNegativeImm = true;
1686       Imm = ~Imm;
1687     }
1688     UseImm = isThumb2 ? (ARM_AM::getT2SOImmVal(Imm) != -1) :
1689       (ARM_AM::getSOImmVal(Imm) != -1);
1690   }
1691
1692   unsigned Op2Reg = 0;
1693   if (!UseImm) {
1694     Op2Reg = getRegForValue(I->getOperand(2));
1695     if (Op2Reg == 0) return false;
1696   }
1697
1698   unsigned CmpOpc = isThumb2 ? ARM::t2CMPri : ARM::CMPri;
1699   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1700                   .addReg(CondReg).addImm(0));
1701
1702   unsigned MovCCOpc;
1703   const TargetRegisterClass *RC;
1704   if (!UseImm) {
1705     RC = isThumb2 ? &ARM::tGPRRegClass : &ARM::GPRRegClass;
1706     MovCCOpc = isThumb2 ? ARM::t2MOVCCr : ARM::MOVCCr;
1707   } else {
1708     RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRRegClass;
1709     if (!isNegativeImm)
1710       MovCCOpc = isThumb2 ? ARM::t2MOVCCi : ARM::MOVCCi;
1711     else
1712       MovCCOpc = isThumb2 ? ARM::t2MVNCCi : ARM::MVNCCi;
1713   }
1714   unsigned ResultReg = createResultReg(RC);
1715   if (!UseImm)
1716     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1717     .addReg(Op2Reg).addReg(Op1Reg).addImm(ARMCC::NE).addReg(ARM::CPSR);
1718   else
1719     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1720     .addReg(Op1Reg).addImm(Imm).addImm(ARMCC::EQ).addReg(ARM::CPSR);
1721   UpdateValueMap(I, ResultReg);
1722   return true;
1723 }
1724
1725 bool ARMFastISel::SelectDiv(const Instruction *I, bool isSigned) {
1726   MVT VT;
1727   Type *Ty = I->getType();
1728   if (!isTypeLegal(Ty, VT))
1729     return false;
1730
1731   // If we have integer div support we should have selected this automagically.
1732   // In case we have a real miss go ahead and return false and we'll pick
1733   // it up later.
1734   if (Subtarget->hasDivide()) return false;
1735
1736   // Otherwise emit a libcall.
1737   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1738   if (VT == MVT::i8)
1739     LC = isSigned ? RTLIB::SDIV_I8 : RTLIB::UDIV_I8;
1740   else if (VT == MVT::i16)
1741     LC = isSigned ? RTLIB::SDIV_I16 : RTLIB::UDIV_I16;
1742   else if (VT == MVT::i32)
1743     LC = isSigned ? RTLIB::SDIV_I32 : RTLIB::UDIV_I32;
1744   else if (VT == MVT::i64)
1745     LC = isSigned ? RTLIB::SDIV_I64 : RTLIB::UDIV_I64;
1746   else if (VT == MVT::i128)
1747     LC = isSigned ? RTLIB::SDIV_I128 : RTLIB::UDIV_I128;
1748   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1749
1750   return ARMEmitLibcall(I, LC);
1751 }
1752
1753 bool ARMFastISel::SelectRem(const Instruction *I, bool isSigned) {
1754   MVT VT;
1755   Type *Ty = I->getType();
1756   if (!isTypeLegal(Ty, VT))
1757     return false;
1758
1759   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1760   if (VT == MVT::i8)
1761     LC = isSigned ? RTLIB::SREM_I8 : RTLIB::UREM_I8;
1762   else if (VT == MVT::i16)
1763     LC = isSigned ? RTLIB::SREM_I16 : RTLIB::UREM_I16;
1764   else if (VT == MVT::i32)
1765     LC = isSigned ? RTLIB::SREM_I32 : RTLIB::UREM_I32;
1766   else if (VT == MVT::i64)
1767     LC = isSigned ? RTLIB::SREM_I64 : RTLIB::UREM_I64;
1768   else if (VT == MVT::i128)
1769     LC = isSigned ? RTLIB::SREM_I128 : RTLIB::UREM_I128;
1770   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1771
1772   return ARMEmitLibcall(I, LC);
1773 }
1774
1775 bool ARMFastISel::SelectBinaryIntOp(const Instruction *I, unsigned ISDOpcode) {
1776   EVT DestVT  = TLI.getValueType(I->getType(), true);
1777
1778   // We can get here in the case when we have a binary operation on a non-legal
1779   // type and the target independent selector doesn't know how to handle it.
1780   if (DestVT != MVT::i16 && DestVT != MVT::i8 && DestVT != MVT::i1)
1781     return false;
1782
1783   unsigned Opc;
1784   switch (ISDOpcode) {
1785     default: return false;
1786     case ISD::ADD:
1787       Opc = isThumb2 ? ARM::t2ADDrr : ARM::ADDrr;
1788       break;
1789     case ISD::OR:
1790       Opc = isThumb2 ? ARM::t2ORRrr : ARM::ORRrr;
1791       break;
1792     case ISD::SUB:
1793       Opc = isThumb2 ? ARM::t2SUBrr : ARM::SUBrr;
1794       break;
1795   }
1796
1797   unsigned SrcReg1 = getRegForValue(I->getOperand(0));
1798   if (SrcReg1 == 0) return false;
1799
1800   // TODO: Often the 2nd operand is an immediate, which can be encoded directly
1801   // in the instruction, rather then materializing the value in a register.
1802   unsigned SrcReg2 = getRegForValue(I->getOperand(1));
1803   if (SrcReg2 == 0) return false;
1804
1805   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::i32));
1806   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1807                           TII.get(Opc), ResultReg)
1808                   .addReg(SrcReg1).addReg(SrcReg2));
1809   UpdateValueMap(I, ResultReg);
1810   return true;
1811 }
1812
1813 bool ARMFastISel::SelectBinaryFPOp(const Instruction *I, unsigned ISDOpcode) {
1814   EVT VT  = TLI.getValueType(I->getType(), true);
1815
1816   // We can get here in the case when we want to use NEON for our fp
1817   // operations, but can't figure out how to. Just use the vfp instructions
1818   // if we have them.
1819   // FIXME: It'd be nice to use NEON instructions.
1820   Type *Ty = I->getType();
1821   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1822   if (isFloat && !Subtarget->hasVFP2())
1823     return false;
1824
1825   unsigned Opc;
1826   bool is64bit = VT == MVT::f64 || VT == MVT::i64;
1827   switch (ISDOpcode) {
1828     default: return false;
1829     case ISD::FADD:
1830       Opc = is64bit ? ARM::VADDD : ARM::VADDS;
1831       break;
1832     case ISD::FSUB:
1833       Opc = is64bit ? ARM::VSUBD : ARM::VSUBS;
1834       break;
1835     case ISD::FMUL:
1836       Opc = is64bit ? ARM::VMULD : ARM::VMULS;
1837       break;
1838   }
1839   unsigned Op1 = getRegForValue(I->getOperand(0));
1840   if (Op1 == 0) return false;
1841
1842   unsigned Op2 = getRegForValue(I->getOperand(1));
1843   if (Op2 == 0) return false;
1844
1845   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1846   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1847                           TII.get(Opc), ResultReg)
1848                   .addReg(Op1).addReg(Op2));
1849   UpdateValueMap(I, ResultReg);
1850   return true;
1851 }
1852
1853 // Call Handling Code
1854
1855 // This is largely taken directly from CCAssignFnForNode
1856 // TODO: We may not support all of this.
1857 CCAssignFn *ARMFastISel::CCAssignFnForCall(CallingConv::ID CC,
1858                                            bool Return,
1859                                            bool isVarArg) {
1860   switch (CC) {
1861   default:
1862     llvm_unreachable("Unsupported calling convention");
1863   case CallingConv::Fast:
1864     if (Subtarget->hasVFP2() && !isVarArg) {
1865       if (!Subtarget->isAAPCS_ABI())
1866         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1867       // For AAPCS ABI targets, just use VFP variant of the calling convention.
1868       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1869     }
1870     // Fallthrough
1871   case CallingConv::C:
1872     // Use target triple & subtarget features to do actual dispatch.
1873     if (Subtarget->isAAPCS_ABI()) {
1874       if (Subtarget->hasVFP2() &&
1875           TM.Options.FloatABIType == FloatABI::Hard && !isVarArg)
1876         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1877       else
1878         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1879     } else
1880         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1881   case CallingConv::ARM_AAPCS_VFP:
1882     if (!isVarArg)
1883       return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1884     // Fall through to soft float variant, variadic functions don't
1885     // use hard floating point ABI.
1886   case CallingConv::ARM_AAPCS:
1887     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1888   case CallingConv::ARM_APCS:
1889     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1890   case CallingConv::GHC:
1891     if (Return)
1892       llvm_unreachable("Can't return in GHC call convention");
1893     else
1894       return CC_ARM_APCS_GHC;
1895   }
1896 }
1897
1898 bool ARMFastISel::ProcessCallArgs(SmallVectorImpl<Value*> &Args,
1899                                   SmallVectorImpl<unsigned> &ArgRegs,
1900                                   SmallVectorImpl<MVT> &ArgVTs,
1901                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1902                                   SmallVectorImpl<unsigned> &RegArgs,
1903                                   CallingConv::ID CC,
1904                                   unsigned &NumBytes,
1905                                   bool isVarArg) {
1906   SmallVector<CCValAssign, 16> ArgLocs;
1907   CCState CCInfo(CC, isVarArg, *FuncInfo.MF, TM, ArgLocs, *Context);
1908   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags,
1909                              CCAssignFnForCall(CC, false, isVarArg));
1910
1911   // Check that we can handle all of the arguments. If we can't, then bail out
1912   // now before we add code to the MBB.
1913   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1914     CCValAssign &VA = ArgLocs[i];
1915     MVT ArgVT = ArgVTs[VA.getValNo()];
1916
1917     // We don't handle NEON/vector parameters yet.
1918     if (ArgVT.isVector() || ArgVT.getSizeInBits() > 64)
1919       return false;
1920
1921     // Now copy/store arg to correct locations.
1922     if (VA.isRegLoc() && !VA.needsCustom()) {
1923       continue;
1924     } else if (VA.needsCustom()) {
1925       // TODO: We need custom lowering for vector (v2f64) args.
1926       if (VA.getLocVT() != MVT::f64 ||
1927           // TODO: Only handle register args for now.
1928           !VA.isRegLoc() || !ArgLocs[++i].isRegLoc())
1929         return false;
1930     } else {
1931       switch (static_cast<EVT>(ArgVT).getSimpleVT().SimpleTy) {
1932       default:
1933         return false;
1934       case MVT::i1:
1935       case MVT::i8:
1936       case MVT::i16:
1937       case MVT::i32:
1938         break;
1939       case MVT::f32:
1940         if (!Subtarget->hasVFP2())
1941           return false;
1942         break;
1943       case MVT::f64:
1944         if (!Subtarget->hasVFP2())
1945           return false;
1946         break;
1947       }
1948     }
1949   }
1950
1951   // At the point, we are able to handle the call's arguments in fast isel.
1952
1953   // Get a count of how many bytes are to be pushed on the stack.
1954   NumBytes = CCInfo.getNextStackOffset();
1955
1956   // Issue CALLSEQ_START
1957   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
1958   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1959                           TII.get(AdjStackDown))
1960                   .addImm(NumBytes));
1961
1962   // Process the args.
1963   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1964     CCValAssign &VA = ArgLocs[i];
1965     unsigned Arg = ArgRegs[VA.getValNo()];
1966     MVT ArgVT = ArgVTs[VA.getValNo()];
1967
1968     assert((!ArgVT.isVector() && ArgVT.getSizeInBits() <= 64) &&
1969            "We don't handle NEON/vector parameters yet.");
1970
1971     // Handle arg promotion, etc.
1972     switch (VA.getLocInfo()) {
1973       case CCValAssign::Full: break;
1974       case CCValAssign::SExt: {
1975         MVT DestVT = VA.getLocVT();
1976         Arg = ARMEmitIntExt(ArgVT, Arg, DestVT, /*isZExt*/false);
1977         assert (Arg != 0 && "Failed to emit a sext");
1978         ArgVT = DestVT;
1979         break;
1980       }
1981       case CCValAssign::AExt:
1982         // Intentional fall-through.  Handle AExt and ZExt.
1983       case CCValAssign::ZExt: {
1984         MVT DestVT = VA.getLocVT();
1985         Arg = ARMEmitIntExt(ArgVT, Arg, DestVT, /*isZExt*/true);
1986         assert (Arg != 0 && "Failed to emit a sext");
1987         ArgVT = DestVT;
1988         break;
1989       }
1990       case CCValAssign::BCvt: {
1991         unsigned BC = FastEmit_r(ArgVT, VA.getLocVT(), ISD::BITCAST, Arg,
1992                                  /*TODO: Kill=*/false);
1993         assert(BC != 0 && "Failed to emit a bitcast!");
1994         Arg = BC;
1995         ArgVT = VA.getLocVT();
1996         break;
1997       }
1998       default: llvm_unreachable("Unknown arg promotion!");
1999     }
2000
2001     // Now copy/store arg to correct locations.
2002     if (VA.isRegLoc() && !VA.needsCustom()) {
2003       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
2004               VA.getLocReg())
2005         .addReg(Arg);
2006       RegArgs.push_back(VA.getLocReg());
2007     } else if (VA.needsCustom()) {
2008       // TODO: We need custom lowering for vector (v2f64) args.
2009       assert(VA.getLocVT() == MVT::f64 &&
2010              "Custom lowering for v2f64 args not available");
2011
2012       CCValAssign &NextVA = ArgLocs[++i];
2013
2014       assert(VA.isRegLoc() && NextVA.isRegLoc() &&
2015              "We only handle register args!");
2016
2017       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2018                               TII.get(ARM::VMOVRRD), VA.getLocReg())
2019                       .addReg(NextVA.getLocReg(), RegState::Define)
2020                       .addReg(Arg));
2021       RegArgs.push_back(VA.getLocReg());
2022       RegArgs.push_back(NextVA.getLocReg());
2023     } else {
2024       assert(VA.isMemLoc());
2025       // Need to store on the stack.
2026       Address Addr;
2027       Addr.BaseType = Address::RegBase;
2028       Addr.Base.Reg = ARM::SP;
2029       Addr.Offset = VA.getLocMemOffset();
2030
2031       bool EmitRet = ARMEmitStore(ArgVT, Arg, Addr); (void)EmitRet;
2032       assert(EmitRet && "Could not emit a store for argument!");
2033     }
2034   }
2035
2036   return true;
2037 }
2038
2039 bool ARMFastISel::FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
2040                              const Instruction *I, CallingConv::ID CC,
2041                              unsigned &NumBytes, bool isVarArg) {
2042   // Issue CALLSEQ_END
2043   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
2044   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2045                           TII.get(AdjStackUp))
2046                   .addImm(NumBytes).addImm(0));
2047
2048   // Now the return value.
2049   if (RetVT != MVT::isVoid) {
2050     SmallVector<CCValAssign, 16> RVLocs;
2051     CCState CCInfo(CC, isVarArg, *FuncInfo.MF, TM, RVLocs, *Context);
2052     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true, isVarArg));
2053
2054     // Copy all of the result registers out of their specified physreg.
2055     if (RVLocs.size() == 2 && RetVT == MVT::f64) {
2056       // For this move we copy into two registers and then move into the
2057       // double fp reg we want.
2058       EVT DestVT = RVLocs[0].getValVT();
2059       const TargetRegisterClass* DstRC = TLI.getRegClassFor(DestVT);
2060       unsigned ResultReg = createResultReg(DstRC);
2061       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2062                               TII.get(ARM::VMOVDRR), ResultReg)
2063                       .addReg(RVLocs[0].getLocReg())
2064                       .addReg(RVLocs[1].getLocReg()));
2065
2066       UsedRegs.push_back(RVLocs[0].getLocReg());
2067       UsedRegs.push_back(RVLocs[1].getLocReg());
2068
2069       // Finally update the result.
2070       UpdateValueMap(I, ResultReg);
2071     } else {
2072       assert(RVLocs.size() == 1 &&"Can't handle non-double multi-reg retvals!");
2073       EVT CopyVT = RVLocs[0].getValVT();
2074
2075       // Special handling for extended integers.
2076       if (RetVT == MVT::i1 || RetVT == MVT::i8 || RetVT == MVT::i16)
2077         CopyVT = MVT::i32;
2078
2079       const TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
2080
2081       unsigned ResultReg = createResultReg(DstRC);
2082       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
2083               ResultReg).addReg(RVLocs[0].getLocReg());
2084       UsedRegs.push_back(RVLocs[0].getLocReg());
2085
2086       // Finally update the result.
2087       UpdateValueMap(I, ResultReg);
2088     }
2089   }
2090
2091   return true;
2092 }
2093
2094 bool ARMFastISel::SelectRet(const Instruction *I) {
2095   const ReturnInst *Ret = cast<ReturnInst>(I);
2096   const Function &F = *I->getParent()->getParent();
2097
2098   if (!FuncInfo.CanLowerReturn)
2099     return false;
2100
2101   CallingConv::ID CC = F.getCallingConv();
2102   if (Ret->getNumOperands() > 0) {
2103     SmallVector<ISD::OutputArg, 4> Outs;
2104     GetReturnInfo(F.getReturnType(), F.getAttributes().getRetAttributes(),
2105                   Outs, TLI);
2106
2107     // Analyze operands of the call, assigning locations to each operand.
2108     SmallVector<CCValAssign, 16> ValLocs;
2109     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, TM, ValLocs,I->getContext());
2110     CCInfo.AnalyzeReturn(Outs, CCAssignFnForCall(CC, true /* is Ret */,
2111                                                  F.isVarArg()));
2112
2113     const Value *RV = Ret->getOperand(0);
2114     unsigned Reg = getRegForValue(RV);
2115     if (Reg == 0)
2116       return false;
2117
2118     // Only handle a single return value for now.
2119     if (ValLocs.size() != 1)
2120       return false;
2121
2122     CCValAssign &VA = ValLocs[0];
2123
2124     // Don't bother handling odd stuff for now.
2125     if (VA.getLocInfo() != CCValAssign::Full)
2126       return false;
2127     // Only handle register returns for now.
2128     if (!VA.isRegLoc())
2129       return false;
2130
2131     unsigned SrcReg = Reg + VA.getValNo();
2132     EVT RVVT = TLI.getValueType(RV->getType());
2133     EVT DestVT = VA.getValVT();
2134     // Special handling for extended integers.
2135     if (RVVT != DestVT) {
2136       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
2137         return false;
2138
2139       assert(DestVT == MVT::i32 && "ARM should always ext to i32");
2140
2141       // Perform extension if flagged as either zext or sext.  Otherwise, do
2142       // nothing.
2143       if (Outs[0].Flags.isZExt() || Outs[0].Flags.isSExt()) {
2144         SrcReg = ARMEmitIntExt(RVVT, SrcReg, DestVT, Outs[0].Flags.isZExt());
2145         if (SrcReg == 0) return false;
2146       }
2147     }
2148
2149     // Make the copy.
2150     unsigned DstReg = VA.getLocReg();
2151     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
2152     // Avoid a cross-class copy. This is very unlikely.
2153     if (!SrcRC->contains(DstReg))
2154       return false;
2155     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
2156             DstReg).addReg(SrcReg);
2157
2158     // Mark the register as live out of the function.
2159     MRI.addLiveOut(VA.getLocReg());
2160   }
2161
2162   unsigned RetOpc = isThumb2 ? ARM::tBX_RET : ARM::BX_RET;
2163   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2164                           TII.get(RetOpc)));
2165   return true;
2166 }
2167
2168 unsigned ARMFastISel::ARMSelectCallOp(bool UseReg) {
2169   if (UseReg)
2170     return isThumb2 ? ARM::tBLXr : ARM::BLX;
2171   else
2172     return isThumb2 ? ARM::tBL : ARM::BL;
2173 }
2174
2175 unsigned ARMFastISel::getLibcallReg(const Twine &Name) {
2176   GlobalValue *GV = new GlobalVariable(Type::getInt32Ty(*Context), false,
2177                                        GlobalValue::ExternalLinkage, 0, Name);
2178   return ARMMaterializeGV(GV, TLI.getValueType(GV->getType()));
2179 }
2180
2181 // A quick function that will emit a call for a named libcall in F with the
2182 // vector of passed arguments for the Instruction in I. We can assume that we
2183 // can emit a call for any libcall we can produce. This is an abridged version
2184 // of the full call infrastructure since we won't need to worry about things
2185 // like computed function pointers or strange arguments at call sites.
2186 // TODO: Try to unify this and the normal call bits for ARM, then try to unify
2187 // with X86.
2188 bool ARMFastISel::ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call) {
2189   CallingConv::ID CC = TLI.getLibcallCallingConv(Call);
2190
2191   // Handle *simple* calls for now.
2192   Type *RetTy = I->getType();
2193   MVT RetVT;
2194   if (RetTy->isVoidTy())
2195     RetVT = MVT::isVoid;
2196   else if (!isTypeLegal(RetTy, RetVT))
2197     return false;
2198
2199   // Can't handle non-double multi-reg retvals.
2200   if (RetVT != MVT::isVoid && RetVT != MVT::i32) {
2201     SmallVector<CCValAssign, 16> RVLocs;
2202     CCState CCInfo(CC, false, *FuncInfo.MF, TM, RVLocs, *Context);
2203     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true, false));
2204     if (RVLocs.size() >= 2 && RetVT != MVT::f64)
2205       return false;
2206   }
2207
2208   // Set up the argument vectors.
2209   SmallVector<Value*, 8> Args;
2210   SmallVector<unsigned, 8> ArgRegs;
2211   SmallVector<MVT, 8> ArgVTs;
2212   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
2213   Args.reserve(I->getNumOperands());
2214   ArgRegs.reserve(I->getNumOperands());
2215   ArgVTs.reserve(I->getNumOperands());
2216   ArgFlags.reserve(I->getNumOperands());
2217   for (unsigned i = 0; i < I->getNumOperands(); ++i) {
2218     Value *Op = I->getOperand(i);
2219     unsigned Arg = getRegForValue(Op);
2220     if (Arg == 0) return false;
2221
2222     Type *ArgTy = Op->getType();
2223     MVT ArgVT;
2224     if (!isTypeLegal(ArgTy, ArgVT)) return false;
2225
2226     ISD::ArgFlagsTy Flags;
2227     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
2228     Flags.setOrigAlign(OriginalAlignment);
2229
2230     Args.push_back(Op);
2231     ArgRegs.push_back(Arg);
2232     ArgVTs.push_back(ArgVT);
2233     ArgFlags.push_back(Flags);
2234   }
2235
2236   // Handle the arguments now that we've gotten them.
2237   SmallVector<unsigned, 4> RegArgs;
2238   unsigned NumBytes;
2239   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags,
2240                        RegArgs, CC, NumBytes, false))
2241     return false;
2242
2243   unsigned CalleeReg = 0;
2244   if (EnableARMLongCalls) {
2245     CalleeReg = getLibcallReg(TLI.getLibcallName(Call));
2246     if (CalleeReg == 0) return false;
2247   }
2248
2249   // Issue the call.
2250   unsigned CallOpc = ARMSelectCallOp(EnableARMLongCalls);
2251   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
2252                                     DL, TII.get(CallOpc));
2253   // BL / BLX don't take a predicate, but tBL / tBLX do.
2254   if (isThumb2)
2255     AddDefaultPred(MIB);
2256   if (EnableARMLongCalls)
2257     MIB.addReg(CalleeReg);
2258   else
2259     MIB.addExternalSymbol(TLI.getLibcallName(Call));
2260
2261   // Add implicit physical register uses to the call.
2262   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2263     MIB.addReg(RegArgs[i], RegState::Implicit);
2264
2265   // Add a register mask with the call-preserved registers.
2266   // Proper defs for return values will be added by setPhysRegsDeadExcept().
2267   MIB.addRegMask(TRI.getCallPreservedMask(CC));
2268
2269   // Finish off the call including any return values.
2270   SmallVector<unsigned, 4> UsedRegs;
2271   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes, false)) return false;
2272
2273   // Set all unused physreg defs as dead.
2274   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2275
2276   return true;
2277 }
2278
2279 bool ARMFastISel::SelectCall(const Instruction *I,
2280                              const char *IntrMemName = 0) {
2281   const CallInst *CI = cast<CallInst>(I);
2282   const Value *Callee = CI->getCalledValue();
2283
2284   // Can't handle inline asm.
2285   if (isa<InlineAsm>(Callee)) return false;
2286
2287   // Allow SelectionDAG isel to handle tail calls.
2288   if (CI->isTailCall()) return false;
2289
2290   // Check the calling convention.
2291   ImmutableCallSite CS(CI);
2292   CallingConv::ID CC = CS.getCallingConv();
2293
2294   // TODO: Avoid some calling conventions?
2295
2296   PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
2297   FunctionType *FTy = cast<FunctionType>(PT->getElementType());
2298   bool isVarArg = FTy->isVarArg();
2299
2300   // Handle *simple* calls for now.
2301   Type *RetTy = I->getType();
2302   MVT RetVT;
2303   if (RetTy->isVoidTy())
2304     RetVT = MVT::isVoid;
2305   else if (!isTypeLegal(RetTy, RetVT) && RetVT != MVT::i16 &&
2306            RetVT != MVT::i8  && RetVT != MVT::i1)
2307     return false;
2308
2309   // Can't handle non-double multi-reg retvals.
2310   if (RetVT != MVT::isVoid && RetVT != MVT::i1 && RetVT != MVT::i8 &&
2311       RetVT != MVT::i16 && RetVT != MVT::i32) {
2312     SmallVector<CCValAssign, 16> RVLocs;
2313     CCState CCInfo(CC, isVarArg, *FuncInfo.MF, TM, RVLocs, *Context);
2314     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true, isVarArg));
2315     if (RVLocs.size() >= 2 && RetVT != MVT::f64)
2316       return false;
2317   }
2318
2319   // Set up the argument vectors.
2320   SmallVector<Value*, 8> Args;
2321   SmallVector<unsigned, 8> ArgRegs;
2322   SmallVector<MVT, 8> ArgVTs;
2323   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
2324   unsigned arg_size = CS.arg_size();
2325   Args.reserve(arg_size);
2326   ArgRegs.reserve(arg_size);
2327   ArgVTs.reserve(arg_size);
2328   ArgFlags.reserve(arg_size);
2329   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
2330        i != e; ++i) {
2331     // If we're lowering a memory intrinsic instead of a regular call, skip the
2332     // last two arguments, which shouldn't be passed to the underlying function.
2333     if (IntrMemName && e-i <= 2)
2334       break;
2335
2336     ISD::ArgFlagsTy Flags;
2337     unsigned AttrInd = i - CS.arg_begin() + 1;
2338     if (CS.paramHasAttr(AttrInd, Attributes::SExt))
2339       Flags.setSExt();
2340     if (CS.paramHasAttr(AttrInd, Attributes::ZExt))
2341       Flags.setZExt();
2342
2343     // FIXME: Only handle *easy* calls for now.
2344     if (CS.paramHasAttr(AttrInd, Attributes::InReg) ||
2345         CS.paramHasAttr(AttrInd, Attributes::StructRet) ||
2346         CS.paramHasAttr(AttrInd, Attributes::Nest) ||
2347         CS.paramHasAttr(AttrInd, Attributes::ByVal))
2348       return false;
2349
2350     Type *ArgTy = (*i)->getType();
2351     MVT ArgVT;
2352     if (!isTypeLegal(ArgTy, ArgVT) && ArgVT != MVT::i16 && ArgVT != MVT::i8 &&
2353         ArgVT != MVT::i1)
2354       return false;
2355
2356     unsigned Arg = getRegForValue(*i);
2357     if (Arg == 0)
2358       return false;
2359
2360     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
2361     Flags.setOrigAlign(OriginalAlignment);
2362
2363     Args.push_back(*i);
2364     ArgRegs.push_back(Arg);
2365     ArgVTs.push_back(ArgVT);
2366     ArgFlags.push_back(Flags);
2367   }
2368
2369   // Handle the arguments now that we've gotten them.
2370   SmallVector<unsigned, 4> RegArgs;
2371   unsigned NumBytes;
2372   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags,
2373                        RegArgs, CC, NumBytes, isVarArg))
2374     return false;
2375
2376   bool UseReg = false;
2377   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
2378   if (!GV || EnableARMLongCalls) UseReg = true;
2379
2380   unsigned CalleeReg = 0;
2381   if (UseReg) {
2382     if (IntrMemName)
2383       CalleeReg = getLibcallReg(IntrMemName);
2384     else
2385       CalleeReg = getRegForValue(Callee);
2386
2387     if (CalleeReg == 0) return false;
2388   }
2389
2390   // Issue the call.
2391   unsigned CallOpc = ARMSelectCallOp(UseReg);
2392   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
2393                                     DL, TII.get(CallOpc));
2394
2395   // ARM calls don't take a predicate, but tBL / tBLX do.
2396   if(isThumb2)
2397     AddDefaultPred(MIB);
2398   if (UseReg)
2399     MIB.addReg(CalleeReg);
2400   else if (!IntrMemName)
2401     MIB.addGlobalAddress(GV, 0, 0);
2402   else
2403     MIB.addExternalSymbol(IntrMemName, 0);
2404
2405   // Add implicit physical register uses to the call.
2406   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2407     MIB.addReg(RegArgs[i], RegState::Implicit);
2408
2409   // Add a register mask with the call-preserved registers.
2410   // Proper defs for return values will be added by setPhysRegsDeadExcept().
2411   MIB.addRegMask(TRI.getCallPreservedMask(CC));
2412
2413   // Finish off the call including any return values.
2414   SmallVector<unsigned, 4> UsedRegs;
2415   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes, isVarArg))
2416     return false;
2417
2418   // Set all unused physreg defs as dead.
2419   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2420
2421   return true;
2422 }
2423
2424 bool ARMFastISel::ARMIsMemCpySmall(uint64_t Len) {
2425   return Len <= 16;
2426 }
2427
2428 bool ARMFastISel::ARMTryEmitSmallMemCpy(Address Dest, Address Src,
2429                                         uint64_t Len, unsigned Alignment) {
2430   // Make sure we don't bloat code by inlining very large memcpy's.
2431   if (!ARMIsMemCpySmall(Len))
2432     return false;
2433
2434   while (Len) {
2435     MVT VT;
2436     if (!Alignment || Alignment >= 4) {
2437       if (Len >= 4)
2438         VT = MVT::i32;
2439       else if (Len >= 2)
2440         VT = MVT::i16;
2441       else {
2442         assert (Len == 1 && "Expected a length of 1!");
2443         VT = MVT::i8;
2444       }
2445     } else {
2446       // Bound based on alignment.
2447       if (Len >= 2 && Alignment == 2)
2448         VT = MVT::i16;
2449       else {
2450         assert (Alignment == 1 && "Expected an alignment of 1!");
2451         VT = MVT::i8;
2452       }
2453     }
2454
2455     bool RV;
2456     unsigned ResultReg;
2457     RV = ARMEmitLoad(VT, ResultReg, Src);
2458     assert (RV == true && "Should be able to handle this load.");
2459     RV = ARMEmitStore(VT, ResultReg, Dest);
2460     assert (RV == true && "Should be able to handle this store.");
2461     (void)RV;
2462
2463     unsigned Size = VT.getSizeInBits()/8;
2464     Len -= Size;
2465     Dest.Offset += Size;
2466     Src.Offset += Size;
2467   }
2468
2469   return true;
2470 }
2471
2472 bool ARMFastISel::SelectIntrinsicCall(const IntrinsicInst &I) {
2473   // FIXME: Handle more intrinsics.
2474   switch (I.getIntrinsicID()) {
2475   default: return false;
2476   case Intrinsic::frameaddress: {
2477     MachineFrameInfo *MFI = FuncInfo.MF->getFrameInfo();
2478     MFI->setFrameAddressIsTaken(true);
2479
2480     unsigned LdrOpc;
2481     const TargetRegisterClass *RC;
2482     if (isThumb2) {
2483       LdrOpc =  ARM::t2LDRi12;
2484       RC = (const TargetRegisterClass*)&ARM::tGPRRegClass;
2485     } else {
2486       LdrOpc =  ARM::LDRi12;
2487       RC = (const TargetRegisterClass*)&ARM::GPRRegClass;
2488     }
2489
2490     const ARMBaseRegisterInfo *RegInfo =
2491           static_cast<const ARMBaseRegisterInfo*>(TM.getRegisterInfo());
2492     unsigned FramePtr = RegInfo->getFrameRegister(*(FuncInfo.MF));
2493     unsigned SrcReg = FramePtr;
2494
2495     // Recursively load frame address
2496     // ldr r0 [fp]
2497     // ldr r0 [r0]
2498     // ldr r0 [r0]
2499     // ...
2500     unsigned DestReg;
2501     unsigned Depth = cast<ConstantInt>(I.getOperand(0))->getZExtValue();
2502     while (Depth--) {
2503       DestReg = createResultReg(RC);
2504       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2505                               TII.get(LdrOpc), DestReg)
2506                       .addReg(SrcReg).addImm(0));
2507       SrcReg = DestReg;
2508     }
2509     UpdateValueMap(&I, SrcReg);
2510     return true;
2511   }
2512   case Intrinsic::memcpy:
2513   case Intrinsic::memmove: {
2514     const MemTransferInst &MTI = cast<MemTransferInst>(I);
2515     // Don't handle volatile.
2516     if (MTI.isVolatile())
2517       return false;
2518
2519     // Disable inlining for memmove before calls to ComputeAddress.  Otherwise,
2520     // we would emit dead code because we don't currently handle memmoves.
2521     bool isMemCpy = (I.getIntrinsicID() == Intrinsic::memcpy);
2522     if (isa<ConstantInt>(MTI.getLength()) && isMemCpy) {
2523       // Small memcpy's are common enough that we want to do them without a call
2524       // if possible.
2525       uint64_t Len = cast<ConstantInt>(MTI.getLength())->getZExtValue();
2526       if (ARMIsMemCpySmall(Len)) {
2527         Address Dest, Src;
2528         if (!ARMComputeAddress(MTI.getRawDest(), Dest) ||
2529             !ARMComputeAddress(MTI.getRawSource(), Src))
2530           return false;
2531         unsigned Alignment = MTI.getAlignment();
2532         if (ARMTryEmitSmallMemCpy(Dest, Src, Len, Alignment))
2533           return true;
2534       }
2535     }
2536
2537     if (!MTI.getLength()->getType()->isIntegerTy(32))
2538       return false;
2539
2540     if (MTI.getSourceAddressSpace() > 255 || MTI.getDestAddressSpace() > 255)
2541       return false;
2542
2543     const char *IntrMemName = isa<MemCpyInst>(I) ? "memcpy" : "memmove";
2544     return SelectCall(&I, IntrMemName);
2545   }
2546   case Intrinsic::memset: {
2547     const MemSetInst &MSI = cast<MemSetInst>(I);
2548     // Don't handle volatile.
2549     if (MSI.isVolatile())
2550       return false;
2551
2552     if (!MSI.getLength()->getType()->isIntegerTy(32))
2553       return false;
2554
2555     if (MSI.getDestAddressSpace() > 255)
2556       return false;
2557
2558     return SelectCall(&I, "memset");
2559   }
2560   case Intrinsic::trap: {
2561     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::TRAP));
2562     return true;
2563   }
2564   }
2565 }
2566
2567 bool ARMFastISel::SelectTrunc(const Instruction *I) {
2568   // The high bits for a type smaller than the register size are assumed to be
2569   // undefined.
2570   Value *Op = I->getOperand(0);
2571
2572   EVT SrcVT, DestVT;
2573   SrcVT = TLI.getValueType(Op->getType(), true);
2574   DestVT = TLI.getValueType(I->getType(), true);
2575
2576   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
2577     return false;
2578   if (DestVT != MVT::i16 && DestVT != MVT::i8 && DestVT != MVT::i1)
2579     return false;
2580
2581   unsigned SrcReg = getRegForValue(Op);
2582   if (!SrcReg) return false;
2583
2584   // Because the high bits are undefined, a truncate doesn't generate
2585   // any code.
2586   UpdateValueMap(I, SrcReg);
2587   return true;
2588 }
2589
2590 unsigned ARMFastISel::ARMEmitIntExt(EVT SrcVT, unsigned SrcReg, EVT DestVT,
2591                                     bool isZExt) {
2592   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8)
2593     return 0;
2594
2595   unsigned Opc;
2596   bool isBoolZext = false;
2597   const TargetRegisterClass *RC = TLI.getRegClassFor(MVT::i32);
2598   if (!SrcVT.isSimple()) return 0;
2599   switch (SrcVT.getSimpleVT().SimpleTy) {
2600   default: return 0;
2601   case MVT::i16:
2602     if (!Subtarget->hasV6Ops()) return 0;
2603     RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRnopcRegClass;
2604     if (isZExt)
2605       Opc = isThumb2 ? ARM::t2UXTH : ARM::UXTH;
2606     else
2607       Opc = isThumb2 ? ARM::t2SXTH : ARM::SXTH;
2608     break;
2609   case MVT::i8:
2610     if (!Subtarget->hasV6Ops()) return 0;
2611     RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRnopcRegClass;
2612     if (isZExt)
2613       Opc = isThumb2 ? ARM::t2UXTB : ARM::UXTB;
2614     else
2615       Opc = isThumb2 ? ARM::t2SXTB : ARM::SXTB;
2616     break;
2617   case MVT::i1:
2618     if (isZExt) {
2619       RC = isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRRegClass;
2620       Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
2621       isBoolZext = true;
2622       break;
2623     }
2624     return 0;
2625   }
2626
2627   unsigned ResultReg = createResultReg(RC);
2628   MachineInstrBuilder MIB;
2629   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg)
2630         .addReg(SrcReg);
2631   if (isBoolZext)
2632     MIB.addImm(1);
2633   else
2634     MIB.addImm(0);
2635   AddOptionalDefs(MIB);
2636   return ResultReg;
2637 }
2638
2639 bool ARMFastISel::SelectIntExt(const Instruction *I) {
2640   // On ARM, in general, integer casts don't involve legal types; this code
2641   // handles promotable integers.
2642   Type *DestTy = I->getType();
2643   Value *Src = I->getOperand(0);
2644   Type *SrcTy = Src->getType();
2645
2646   EVT SrcVT, DestVT;
2647   SrcVT = TLI.getValueType(SrcTy, true);
2648   DestVT = TLI.getValueType(DestTy, true);
2649
2650   bool isZExt = isa<ZExtInst>(I);
2651   unsigned SrcReg = getRegForValue(Src);
2652   if (!SrcReg) return false;
2653
2654   unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, isZExt);
2655   if (ResultReg == 0) return false;
2656   UpdateValueMap(I, ResultReg);
2657   return true;
2658 }
2659
2660 bool ARMFastISel::SelectShift(const Instruction *I,
2661                               ARM_AM::ShiftOpc ShiftTy) {
2662   // We handle thumb2 mode by target independent selector
2663   // or SelectionDAG ISel.
2664   if (isThumb2)
2665     return false;
2666
2667   // Only handle i32 now.
2668   EVT DestVT = TLI.getValueType(I->getType(), true);
2669   if (DestVT != MVT::i32)
2670     return false;
2671
2672   unsigned Opc = ARM::MOVsr;
2673   unsigned ShiftImm;
2674   Value *Src2Value = I->getOperand(1);
2675   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Src2Value)) {
2676     ShiftImm = CI->getZExtValue();
2677
2678     // Fall back to selection DAG isel if the shift amount
2679     // is zero or greater than the width of the value type.
2680     if (ShiftImm == 0 || ShiftImm >=32)
2681       return false;
2682
2683     Opc = ARM::MOVsi;
2684   }
2685
2686   Value *Src1Value = I->getOperand(0);
2687   unsigned Reg1 = getRegForValue(Src1Value);
2688   if (Reg1 == 0) return false;
2689
2690   unsigned Reg2 = 0;
2691   if (Opc == ARM::MOVsr) {
2692     Reg2 = getRegForValue(Src2Value);
2693     if (Reg2 == 0) return false;
2694   }
2695
2696   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::i32));
2697   if(ResultReg == 0) return false;
2698
2699   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2700                                     TII.get(Opc), ResultReg)
2701                             .addReg(Reg1);
2702
2703   if (Opc == ARM::MOVsi)
2704     MIB.addImm(ARM_AM::getSORegOpc(ShiftTy, ShiftImm));
2705   else if (Opc == ARM::MOVsr) {
2706     MIB.addReg(Reg2);
2707     MIB.addImm(ARM_AM::getSORegOpc(ShiftTy, 0));
2708   }
2709
2710   AddOptionalDefs(MIB);
2711   UpdateValueMap(I, ResultReg);
2712   return true;
2713 }
2714
2715 // TODO: SoftFP support.
2716 bool ARMFastISel::TargetSelectInstruction(const Instruction *I) {
2717
2718   switch (I->getOpcode()) {
2719     case Instruction::Load:
2720       return SelectLoad(I);
2721     case Instruction::Store:
2722       return SelectStore(I);
2723     case Instruction::Br:
2724       return SelectBranch(I);
2725     case Instruction::IndirectBr:
2726       return SelectIndirectBr(I);
2727     case Instruction::ICmp:
2728     case Instruction::FCmp:
2729       return SelectCmp(I);
2730     case Instruction::FPExt:
2731       return SelectFPExt(I);
2732     case Instruction::FPTrunc:
2733       return SelectFPTrunc(I);
2734     case Instruction::SIToFP:
2735       return SelectIToFP(I, /*isSigned*/ true);
2736     case Instruction::UIToFP:
2737       return SelectIToFP(I, /*isSigned*/ false);
2738     case Instruction::FPToSI:
2739       return SelectFPToI(I, /*isSigned*/ true);
2740     case Instruction::FPToUI:
2741       return SelectFPToI(I, /*isSigned*/ false);
2742     case Instruction::Add:
2743       return SelectBinaryIntOp(I, ISD::ADD);
2744     case Instruction::Or:
2745       return SelectBinaryIntOp(I, ISD::OR);
2746     case Instruction::Sub:
2747       return SelectBinaryIntOp(I, ISD::SUB);
2748     case Instruction::FAdd:
2749       return SelectBinaryFPOp(I, ISD::FADD);
2750     case Instruction::FSub:
2751       return SelectBinaryFPOp(I, ISD::FSUB);
2752     case Instruction::FMul:
2753       return SelectBinaryFPOp(I, ISD::FMUL);
2754     case Instruction::SDiv:
2755       return SelectDiv(I, /*isSigned*/ true);
2756     case Instruction::UDiv:
2757       return SelectDiv(I, /*isSigned*/ false);
2758     case Instruction::SRem:
2759       return SelectRem(I, /*isSigned*/ true);
2760     case Instruction::URem:
2761       return SelectRem(I, /*isSigned*/ false);
2762     case Instruction::Call:
2763       if (const IntrinsicInst *II = dyn_cast<IntrinsicInst>(I))
2764         return SelectIntrinsicCall(*II);
2765       return SelectCall(I);
2766     case Instruction::Select:
2767       return SelectSelect(I);
2768     case Instruction::Ret:
2769       return SelectRet(I);
2770     case Instruction::Trunc:
2771       return SelectTrunc(I);
2772     case Instruction::ZExt:
2773     case Instruction::SExt:
2774       return SelectIntExt(I);
2775     case Instruction::Shl:
2776       return SelectShift(I, ARM_AM::lsl);
2777     case Instruction::LShr:
2778       return SelectShift(I, ARM_AM::lsr);
2779     case Instruction::AShr:
2780       return SelectShift(I, ARM_AM::asr);
2781     default: break;
2782   }
2783   return false;
2784 }
2785
2786 /// TryToFoldLoad - The specified machine instr operand is a vreg, and that
2787 /// vreg is being provided by the specified load instruction.  If possible,
2788 /// try to fold the load as an operand to the instruction, returning true if
2789 /// successful.
2790 bool ARMFastISel::TryToFoldLoad(MachineInstr *MI, unsigned OpNo,
2791                                 const LoadInst *LI) {
2792   // Verify we have a legal type before going any further.
2793   MVT VT;
2794   if (!isLoadTypeLegal(LI->getType(), VT))
2795     return false;
2796
2797   // Combine load followed by zero- or sign-extend.
2798   // ldrb r1, [r0]       ldrb r1, [r0]
2799   // uxtb r2, r1     =>
2800   // mov  r3, r2         mov  r3, r1
2801   bool isZExt = true;
2802   switch(MI->getOpcode()) {
2803     default: return false;
2804     case ARM::SXTH:
2805     case ARM::t2SXTH:
2806       isZExt = false;
2807     case ARM::UXTH:
2808     case ARM::t2UXTH:
2809       if (VT != MVT::i16)
2810         return false;
2811     break;
2812     case ARM::SXTB:
2813     case ARM::t2SXTB:
2814       isZExt = false;
2815     case ARM::UXTB:
2816     case ARM::t2UXTB:
2817       if (VT != MVT::i8)
2818         return false;
2819     break;
2820   }
2821   // See if we can handle this address.
2822   Address Addr;
2823   if (!ARMComputeAddress(LI->getOperand(0), Addr)) return false;
2824
2825   unsigned ResultReg = MI->getOperand(0).getReg();
2826   if (!ARMEmitLoad(VT, ResultReg, Addr, LI->getAlignment(), isZExt, false))
2827     return false;
2828   MI->eraseFromParent();
2829   return true;
2830 }
2831
2832 unsigned ARMFastISel::ARMLowerPICELF(const GlobalValue *GV,
2833                                      unsigned Align, EVT VT) {
2834   bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
2835   ARMConstantPoolConstant *CPV =
2836     ARMConstantPoolConstant::Create(GV, UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
2837   unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
2838
2839   unsigned Opc;
2840   unsigned DestReg1 = createResultReg(TLI.getRegClassFor(VT));
2841   // Load value.
2842   if (isThumb2) {
2843     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2844                             TII.get(ARM::t2LDRpci), DestReg1)
2845                     .addConstantPoolIndex(Idx));
2846     Opc = UseGOTOFF ? ARM::t2ADDrr : ARM::t2LDRs;
2847   } else {
2848     // The extra immediate is for addrmode2.
2849     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
2850                             DL, TII.get(ARM::LDRcp), DestReg1)
2851                     .addConstantPoolIndex(Idx).addImm(0));
2852     Opc = UseGOTOFF ? ARM::ADDrr : ARM::LDRrs;
2853   }
2854
2855   unsigned GlobalBaseReg = AFI->getGlobalBaseReg();
2856   if (GlobalBaseReg == 0) {
2857     GlobalBaseReg = MRI.createVirtualRegister(TLI.getRegClassFor(VT));
2858     AFI->setGlobalBaseReg(GlobalBaseReg);
2859   }
2860
2861   unsigned DestReg2 = createResultReg(TLI.getRegClassFor(VT));
2862   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
2863                                     DL, TII.get(Opc), DestReg2)
2864                             .addReg(DestReg1)
2865                             .addReg(GlobalBaseReg);
2866   if (!UseGOTOFF)
2867     MIB.addImm(0);
2868   AddOptionalDefs(MIB);
2869
2870   return DestReg2;
2871 }
2872
2873 namespace llvm {
2874   FastISel *ARM::createFastISel(FunctionLoweringInfo &funcInfo,
2875                                 const TargetLibraryInfo *libInfo) {
2876     // Completely untested on non-iOS.
2877     const TargetMachine &TM = funcInfo.MF->getTarget();
2878
2879     // Darwin and thumb1 only for now.
2880     const ARMSubtarget *Subtarget = &TM.getSubtarget<ARMSubtarget>();
2881     if (Subtarget->isTargetIOS() && !Subtarget->isThumb1Only())
2882       return new ARMFastISel(funcInfo, libInfo);
2883     return 0;
2884   }
2885 }