lib/Target/ARM/ARMISelDAGToDAG.cpp

   1 //===-- ARMISelDAGToDAG.cpp - A dag to dag inst selector for ARM ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the ARM target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMTargetMachine.h"
  17 #include "llvm/CallingConv.h"
  18 #include "llvm/Constants.h"
  19 #include "llvm/DerivedTypes.h"
  20 #include "llvm/Function.h"
  21 #include "llvm/Intrinsics.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/SelectionDAG.h"
  27 #include "llvm/CodeGen/SelectionDAGISel.h"
  28 #include "llvm/Target/TargetLowering.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Compiler.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35
  36 using namespace llvm;
  37
  38 static cl::opt<bool>
  39 UseRegSeq("neon-reg-sequence", cl::Hidden,
  40           cl::desc("Use reg_sequence to model ld / st of multiple neon regs"));
  41
  42 //===--------------------------------------------------------------------===//
  43 /// ARMDAGToDAGISel - ARM specific code to select ARM machine
  44 /// instructions for SelectionDAG operations.
  45 ///
  46 namespace {
  47 class ARMDAGToDAGISel : public SelectionDAGISel {
  48   ARMBaseTargetMachine &TM;
  49
  50   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  51   /// make the right decision when generating code for different targets.
  52   const ARMSubtarget *Subtarget;
  53
  54 public:
  55   explicit ARMDAGToDAGISel(ARMBaseTargetMachine &tm,
  56                            CodeGenOpt::Level OptLevel)
  57     : SelectionDAGISel(tm, OptLevel), TM(tm),
  58     Subtarget(&TM.getSubtarget<ARMSubtarget>()) {
  59   }
  60
  61   virtual const char *getPassName() const {
  62     return "ARM Instruction Selection";
  63   }
  64
  65   /// getI32Imm - Return a target constant of type i32 with the specified
  66   /// value.
  67   inline SDValue getI32Imm(unsigned Imm) {
  68     return CurDAG->getTargetConstant(Imm, MVT::i32);
  69   }
  70
  71   SDNode *Select(SDNode *N);
  72
  73   bool SelectShifterOperandReg(SDNode *Op, SDValue N, SDValue &A,
  74                                SDValue &B, SDValue &C);
  75   bool SelectAddrMode2(SDNode *Op, SDValue N, SDValue &Base,
  76                        SDValue &Offset, SDValue &Opc);
  77   bool SelectAddrMode2Offset(SDNode *Op, SDValue N,
  78                              SDValue &Offset, SDValue &Opc);
  79   bool SelectAddrMode3(SDNode *Op, SDValue N, SDValue &Base,
  80                        SDValue &Offset, SDValue &Opc);
  81   bool SelectAddrMode3Offset(SDNode *Op, SDValue N,
  82                              SDValue &Offset, SDValue &Opc);
  83   bool SelectAddrMode4(SDNode *Op, SDValue N, SDValue &Addr,
  84                        SDValue &Mode);
  85   bool SelectAddrMode5(SDNode *Op, SDValue N, SDValue &Base,
  86                        SDValue &Offset);
  87   bool SelectAddrMode6(SDNode *Op, SDValue N, SDValue &Addr, SDValue &Align);
  88
  89   bool SelectAddrModePC(SDNode *Op, SDValue N, SDValue &Offset,
  90                         SDValue &Label);
  91
  92   bool SelectThumbAddrModeRR(SDNode *Op, SDValue N, SDValue &Base,
  93                              SDValue &Offset);
  94   bool SelectThumbAddrModeRI5(SDNode *Op, SDValue N, unsigned Scale,
  95                               SDValue &Base, SDValue &OffImm,
  96                               SDValue &Offset);
  97   bool SelectThumbAddrModeS1(SDNode *Op, SDValue N, SDValue &Base,
  98                              SDValue &OffImm, SDValue &Offset);
  99   bool SelectThumbAddrModeS2(SDNode *Op, SDValue N, SDValue &Base,
 100                              SDValue &OffImm, SDValue &Offset);
 101   bool SelectThumbAddrModeS4(SDNode *Op, SDValue N, SDValue &Base,
 102                              SDValue &OffImm, SDValue &Offset);
 103   bool SelectThumbAddrModeSP(SDNode *Op, SDValue N, SDValue &Base,
 104                              SDValue &OffImm);
 105
 106   bool SelectT2ShifterOperandReg(SDNode *Op, SDValue N,
 107                                  SDValue &BaseReg, SDValue &Opc);
 108   bool SelectT2AddrModeImm12(SDNode *Op, SDValue N, SDValue &Base,
 109                              SDValue &OffImm);
 110   bool SelectT2AddrModeImm8(SDNode *Op, SDValue N, SDValue &Base,
 111                             SDValue &OffImm);
 112   bool SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
 113                                  SDValue &OffImm);
 114   bool SelectT2AddrModeImm8s4(SDNode *Op, SDValue N, SDValue &Base,
 115                               SDValue &OffImm);
 116   bool SelectT2AddrModeSoReg(SDNode *Op, SDValue N, SDValue &Base,
 117                              SDValue &OffReg, SDValue &ShImm);
 118
 119   // Include the pieces autogenerated from the target description.
 120 #include "ARMGenDAGISel.inc"
 121
 122 private:
 123   /// SelectARMIndexedLoad - Indexed (pre/post inc/dec) load matching code for
 124   /// ARM.
 125   SDNode *SelectARMIndexedLoad(SDNode *N);
 126   SDNode *SelectT2IndexedLoad(SDNode *N);
 127
 128   /// SelectVLD - Select NEON load intrinsics.  NumVecs should be
 129   /// 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 130   /// loads of D registers and even subregs and odd subregs of Q registers.
 131   /// For NumVecs <= 2, QOpcodes1 is not used.
 132   SDNode *SelectVLD(SDNode *N, unsigned NumVecs, unsigned *DOpcodes,
 133                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 134
 135   /// SelectVST - Select NEON store intrinsics.  NumVecs should
 136   /// be 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 137   /// stores of D registers and even subregs and odd subregs of Q registers.
 138   /// For NumVecs <= 2, QOpcodes1 is not used.
 139   SDNode *SelectVST(SDNode *N, unsigned NumVecs, unsigned *DOpcodes,
 140                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 141
 142   /// SelectVLDSTLane - Select NEON load/store lane intrinsics.  NumVecs should
 143   /// be 2, 3 or 4.  The opcode arrays specify the instructions used for
 144   /// load/store of D registers and even subregs and odd subregs of Q registers.
 145   SDNode *SelectVLDSTLane(SDNode *N, bool IsLoad, unsigned NumVecs,
 146                           unsigned *DOpcodes, unsigned *QOpcodes0,
 147                           unsigned *QOpcodes1);
 148
 149   /// SelectV6T2BitfieldExtractOp - Select SBFX/UBFX instructions for ARM.
 150   SDNode *SelectV6T2BitfieldExtractOp(SDNode *N, bool isSigned);
 151
 152   /// SelectCMOVOp - Select CMOV instructions for ARM.
 153   SDNode *SelectCMOVOp(SDNode *N);
 154   SDNode *SelectT2CMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 155                               ARMCC::CondCodes CCVal, SDValue CCR,
 156                               SDValue InFlag);
 157   SDNode *SelectARMCMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 158                                ARMCC::CondCodes CCVal, SDValue CCR,
 159                                SDValue InFlag);
 160   SDNode *SelectT2CMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 161                               ARMCC::CondCodes CCVal, SDValue CCR,
 162                               SDValue InFlag);
 163   SDNode *SelectARMCMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 164                                ARMCC::CondCodes CCVal, SDValue CCR,
 165                                SDValue InFlag);
 166
 167   SDNode *SelectConcatVector(SDNode *N);
 168
 169   /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 170   /// inline asm expressions.
 171   virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 172                                             char ConstraintCode,
 173                                             std::vector<SDValue> &OutOps);
 174
 175   /// PairDRegs - Form a quad register from a pair of D registers.
 176   ///
 177   SDNode *PairDRegs(EVT VT, SDValue V0, SDValue V1);
 178
 179   /// PairDRegs - Form a quad register pair from a pair of Q registers.
 180   ///
 181   SDNode *PairQRegs(EVT VT, SDValue V0, SDValue V1);
 182
 183   /// QuadDRegs - Form a quad register pair from a quad of D registers.
 184   ///
 185   SDNode *QuadDRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 186
 187   /// OctoDRegs - Form 8 consecutive D registers.
 188   ///
 189   SDNode *OctoDRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3,
 190                     SDValue V4, SDValue V5, SDValue V6, SDValue V7);
 191 };
 192 }
 193
 194 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 195 /// operand. If so Imm will receive the 32-bit value.
 196 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 197   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 198     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 199     return true;
 200   }
 201   return false;
 202 }
 203
 204 // isInt32Immediate - This method tests to see if a constant operand.
 205 // If so Imm will receive the 32 bit value.
 206 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 207   return isInt32Immediate(N.getNode(), Imm);
 208 }
 209
 210 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 211 // opcode and that it has a immediate integer right operand.
 212 // If so Imm will receive the 32 bit value.
 213 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 214   return N->getOpcode() == Opc &&
 215          isInt32Immediate(N->getOperand(1).getNode(), Imm);
 216 }
 217
 218
 219 bool ARMDAGToDAGISel::SelectShifterOperandReg(SDNode *Op,
 220                                               SDValue N,
 221                                               SDValue &BaseReg,
 222                                               SDValue &ShReg,
 223                                               SDValue &Opc) {
 224   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 225
 226   // Don't match base register only case. That is matched to a separate
 227   // lower complexity pattern with explicit register operand.
 228   if (ShOpcVal == ARM_AM::no_shift) return false;
 229
 230   BaseReg = N.getOperand(0);
 231   unsigned ShImmVal = 0;
 232   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 233     ShReg = CurDAG->getRegister(0, MVT::i32);
 234     ShImmVal = RHS->getZExtValue() & 31;
 235   } else {
 236     ShReg = N.getOperand(1);
 237   }
 238   Opc = CurDAG->getTargetConstant(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal),
 239                                   MVT::i32);
 240   return true;
 241 }
 242
 243 bool ARMDAGToDAGISel::SelectAddrMode2(SDNode *Op, SDValue N,
 244                                       SDValue &Base, SDValue &Offset,
 245                                       SDValue &Opc) {
 246   if (N.getOpcode() == ISD::MUL) {
 247     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 248       // X * [3,5,9] -> X + X * [2,4,8] etc.
 249       int RHSC = (int)RHS->getZExtValue();
 250       if (RHSC & 1) {
 251         RHSC = RHSC & ~1;
 252         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 253         if (RHSC < 0) {
 254           AddSub = ARM_AM::sub;
 255           RHSC = - RHSC;
 256         }
 257         if (isPowerOf2_32(RHSC)) {
 258           unsigned ShAmt = Log2_32(RHSC);
 259           Base = Offset = N.getOperand(0);
 260           Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt,
 261                                                             ARM_AM::lsl),
 262                                           MVT::i32);
 263           return true;
 264         }
 265       }
 266     }
 267   }
 268
 269   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 270     Base = N;
 271     if (N.getOpcode() == ISD::FrameIndex) {
 272       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 273       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 274     } else if (N.getOpcode() == ARMISD::Wrapper &&
 275                !(Subtarget->useMovt() &&
 276                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 277       Base = N.getOperand(0);
 278     }
 279     Offset = CurDAG->getRegister(0, MVT::i32);
 280     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(ARM_AM::add, 0,
 281                                                       ARM_AM::no_shift),
 282                                     MVT::i32);
 283     return true;
 284   }
 285
 286   // Match simple R +/- imm12 operands.
 287   if (N.getOpcode() == ISD::ADD)
 288     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 289       int RHSC = (int)RHS->getZExtValue();
 290       if ((RHSC >= 0 && RHSC < 0x1000) ||
 291           (RHSC < 0 && RHSC > -0x1000)) { // 12 bits.
 292         Base = N.getOperand(0);
 293         if (Base.getOpcode() == ISD::FrameIndex) {
 294           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 295           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 296         }
 297         Offset = CurDAG->getRegister(0, MVT::i32);
 298
 299         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 300         if (RHSC < 0) {
 301           AddSub = ARM_AM::sub;
 302           RHSC = - RHSC;
 303         }
 304         Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, RHSC,
 305                                                           ARM_AM::no_shift),
 306                                         MVT::i32);
 307         return true;
 308       }
 309     }
 310
 311   // Otherwise this is R +/- [possibly shifted] R.
 312   ARM_AM::AddrOpc AddSub = N.getOpcode() == ISD::ADD ? ARM_AM::add:ARM_AM::sub;
 313   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(1));
 314   unsigned ShAmt = 0;
 315
 316   Base   = N.getOperand(0);
 317   Offset = N.getOperand(1);
 318
 319   if (ShOpcVal != ARM_AM::no_shift) {
 320     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 321     // it.
 322     if (ConstantSDNode *Sh =
 323            dyn_cast<ConstantSDNode>(N.getOperand(1).getOperand(1))) {
 324       ShAmt = Sh->getZExtValue();
 325       Offset = N.getOperand(1).getOperand(0);
 326     } else {
 327       ShOpcVal = ARM_AM::no_shift;
 328     }
 329   }
 330
 331   // Try matching (R shl C) + (R).
 332   if (N.getOpcode() == ISD::ADD && ShOpcVal == ARM_AM::no_shift) {
 333     ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(0));
 334     if (ShOpcVal != ARM_AM::no_shift) {
 335       // Check to see if the RHS of the shift is a constant, if not, we can't
 336       // fold it.
 337       if (ConstantSDNode *Sh =
 338           dyn_cast<ConstantSDNode>(N.getOperand(0).getOperand(1))) {
 339         ShAmt = Sh->getZExtValue();
 340         Offset = N.getOperand(0).getOperand(0);
 341         Base = N.getOperand(1);
 342       } else {
 343         ShOpcVal = ARM_AM::no_shift;
 344       }
 345     }
 346   }
 347
 348   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 349                                   MVT::i32);
 350   return true;
 351 }
 352
 353 bool ARMDAGToDAGISel::SelectAddrMode2Offset(SDNode *Op, SDValue N,
 354                                             SDValue &Offset, SDValue &Opc) {
 355   unsigned Opcode = Op->getOpcode();
 356   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 357     ? cast<LoadSDNode>(Op)->getAddressingMode()
 358     : cast<StoreSDNode>(Op)->getAddressingMode();
 359   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 360     ? ARM_AM::add : ARM_AM::sub;
 361   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 362     int Val = (int)C->getZExtValue();
 363     if (Val >= 0 && Val < 0x1000) { // 12 bits.
 364       Offset = CurDAG->getRegister(0, MVT::i32);
 365       Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, Val,
 366                                                         ARM_AM::no_shift),
 367                                       MVT::i32);
 368       return true;
 369     }
 370   }
 371
 372   Offset = N;
 373   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 374   unsigned ShAmt = 0;
 375   if (ShOpcVal != ARM_AM::no_shift) {
 376     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 377     // it.
 378     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 379       ShAmt = Sh->getZExtValue();
 380       Offset = N.getOperand(0);
 381     } else {
 382       ShOpcVal = ARM_AM::no_shift;
 383     }
 384   }
 385
 386   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 387                                   MVT::i32);
 388   return true;
 389 }
 390
 391
 392 bool ARMDAGToDAGISel::SelectAddrMode3(SDNode *Op, SDValue N,
 393                                       SDValue &Base, SDValue &Offset,
 394                                       SDValue &Opc) {
 395   if (N.getOpcode() == ISD::SUB) {
 396     // X - C  is canonicalize to X + -C, no need to handle it here.
 397     Base = N.getOperand(0);
 398     Offset = N.getOperand(1);
 399     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::sub, 0),MVT::i32);
 400     return true;
 401   }
 402
 403   if (N.getOpcode() != ISD::ADD) {
 404     Base = N;
 405     if (N.getOpcode() == ISD::FrameIndex) {
 406       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 407       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 408     }
 409     Offset = CurDAG->getRegister(0, MVT::i32);
 410     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0),MVT::i32);
 411     return true;
 412   }
 413
 414   // If the RHS is +/- imm8, fold into addr mode.
 415   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 416     int RHSC = (int)RHS->getZExtValue();
 417     if ((RHSC >= 0 && RHSC < 256) ||
 418         (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 419       Base = N.getOperand(0);
 420       if (Base.getOpcode() == ISD::FrameIndex) {
 421         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 422         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 423       }
 424       Offset = CurDAG->getRegister(0, MVT::i32);
 425
 426       ARM_AM::AddrOpc AddSub = ARM_AM::add;
 427       if (RHSC < 0) {
 428         AddSub = ARM_AM::sub;
 429         RHSC = - RHSC;
 430       }
 431       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, RHSC),MVT::i32);
 432       return true;
 433     }
 434   }
 435
 436   Base = N.getOperand(0);
 437   Offset = N.getOperand(1);
 438   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0), MVT::i32);
 439   return true;
 440 }
 441
 442 bool ARMDAGToDAGISel::SelectAddrMode3Offset(SDNode *Op, SDValue N,
 443                                             SDValue &Offset, SDValue &Opc) {
 444   unsigned Opcode = Op->getOpcode();
 445   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 446     ? cast<LoadSDNode>(Op)->getAddressingMode()
 447     : cast<StoreSDNode>(Op)->getAddressingMode();
 448   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 449     ? ARM_AM::add : ARM_AM::sub;
 450   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 451     int Val = (int)C->getZExtValue();
 452     if (Val >= 0 && Val < 256) {
 453       Offset = CurDAG->getRegister(0, MVT::i32);
 454       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, Val), MVT::i32);
 455       return true;
 456     }
 457   }
 458
 459   Offset = N;
 460   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, 0), MVT::i32);
 461   return true;
 462 }
 463
 464 bool ARMDAGToDAGISel::SelectAddrMode4(SDNode *Op, SDValue N,
 465                                       SDValue &Addr, SDValue &Mode) {
 466   Addr = N;
 467   Mode = CurDAG->getTargetConstant(0, MVT::i32);
 468   return true;
 469 }
 470
 471 bool ARMDAGToDAGISel::SelectAddrMode5(SDNode *Op, SDValue N,
 472                                       SDValue &Base, SDValue &Offset) {
 473   if (N.getOpcode() != ISD::ADD) {
 474     Base = N;
 475     if (N.getOpcode() == ISD::FrameIndex) {
 476       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 477       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 478     } else if (N.getOpcode() == ARMISD::Wrapper &&
 479                !(Subtarget->useMovt() &&
 480                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 481       Base = N.getOperand(0);
 482     }
 483     Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 484                                        MVT::i32);
 485     return true;
 486   }
 487
 488   // If the RHS is +/- imm8, fold into addr mode.
 489   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 490     int RHSC = (int)RHS->getZExtValue();
 491     if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied by 4.
 492       RHSC >>= 2;
 493       if ((RHSC >= 0 && RHSC < 256) ||
 494           (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 495         Base = N.getOperand(0);
 496         if (Base.getOpcode() == ISD::FrameIndex) {
 497           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 498           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 499         }
 500
 501         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 502         if (RHSC < 0) {
 503           AddSub = ARM_AM::sub;
 504           RHSC = - RHSC;
 505         }
 506         Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(AddSub, RHSC),
 507                                            MVT::i32);
 508         return true;
 509       }
 510     }
 511   }
 512
 513   Base = N;
 514   Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 515                                      MVT::i32);
 516   return true;
 517 }
 518
 519 bool ARMDAGToDAGISel::SelectAddrMode6(SDNode *Op, SDValue N,
 520                                       SDValue &Addr, SDValue &Align) {
 521   Addr = N;
 522   // Default to no alignment.
 523   Align = CurDAG->getTargetConstant(0, MVT::i32);
 524   return true;
 525 }
 526
 527 bool ARMDAGToDAGISel::SelectAddrModePC(SDNode *Op, SDValue N,
 528                                        SDValue &Offset, SDValue &Label) {
 529   if (N.getOpcode() == ARMISD::PIC_ADD && N.hasOneUse()) {
 530     Offset = N.getOperand(0);
 531     SDValue N1 = N.getOperand(1);
 532     Label  = CurDAG->getTargetConstant(cast<ConstantSDNode>(N1)->getZExtValue(),
 533                                        MVT::i32);
 534     return true;
 535   }
 536   return false;
 537 }
 538
 539 bool ARMDAGToDAGISel::SelectThumbAddrModeRR(SDNode *Op, SDValue N,
 540                                             SDValue &Base, SDValue &Offset){
 541   // FIXME dl should come from the parent load or store, not the address
 542   DebugLoc dl = Op->getDebugLoc();
 543   if (N.getOpcode() != ISD::ADD) {
 544     ConstantSDNode *NC = dyn_cast<ConstantSDNode>(N);
 545     if (!NC || NC->getZExtValue() != 0)
 546       return false;
 547
 548     Base = Offset = N;
 549     return true;
 550   }
 551
 552   Base = N.getOperand(0);
 553   Offset = N.getOperand(1);
 554   return true;
 555 }
 556
 557 bool
 558 ARMDAGToDAGISel::SelectThumbAddrModeRI5(SDNode *Op, SDValue N,
 559                                         unsigned Scale, SDValue &Base,
 560                                         SDValue &OffImm, SDValue &Offset) {
 561   if (Scale == 4) {
 562     SDValue TmpBase, TmpOffImm;
 563     if (SelectThumbAddrModeSP(Op, N, TmpBase, TmpOffImm))
 564       return false;  // We want to select tLDRspi / tSTRspi instead.
 565     if (N.getOpcode() == ARMISD::Wrapper &&
 566         N.getOperand(0).getOpcode() == ISD::TargetConstantPool)
 567       return false;  // We want to select tLDRpci instead.
 568   }
 569
 570   if (N.getOpcode() != ISD::ADD) {
 571     if (N.getOpcode() == ARMISD::Wrapper &&
 572         !(Subtarget->useMovt() &&
 573           N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 574       Base = N.getOperand(0);
 575     } else
 576       Base = N;
 577
 578     Offset = CurDAG->getRegister(0, MVT::i32);
 579     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 580     return true;
 581   }
 582
 583   // Thumb does not have [sp, r] address mode.
 584   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 585   RegisterSDNode *RHSR = dyn_cast<RegisterSDNode>(N.getOperand(1));
 586   if ((LHSR && LHSR->getReg() == ARM::SP) ||
 587       (RHSR && RHSR->getReg() == ARM::SP)) {
 588     Base = N;
 589     Offset = CurDAG->getRegister(0, MVT::i32);
 590     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 591     return true;
 592   }
 593
 594   // If the RHS is + imm5 * scale, fold into addr mode.
 595   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 596     int RHSC = (int)RHS->getZExtValue();
 597     if ((RHSC & (Scale-1)) == 0) {  // The constant is implicitly multiplied.
 598       RHSC /= Scale;
 599       if (RHSC >= 0 && RHSC < 32) {
 600         Base = N.getOperand(0);
 601         Offset = CurDAG->getRegister(0, MVT::i32);
 602         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 603         return true;
 604       }
 605     }
 606   }
 607
 608   Base = N.getOperand(0);
 609   Offset = N.getOperand(1);
 610   OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 611   return true;
 612 }
 613
 614 bool ARMDAGToDAGISel::SelectThumbAddrModeS1(SDNode *Op, SDValue N,
 615                                             SDValue &Base, SDValue &OffImm,
 616                                             SDValue &Offset) {
 617   return SelectThumbAddrModeRI5(Op, N, 1, Base, OffImm, Offset);
 618 }
 619
 620 bool ARMDAGToDAGISel::SelectThumbAddrModeS2(SDNode *Op, SDValue N,
 621                                             SDValue &Base, SDValue &OffImm,
 622                                             SDValue &Offset) {
 623   return SelectThumbAddrModeRI5(Op, N, 2, Base, OffImm, Offset);
 624 }
 625
 626 bool ARMDAGToDAGISel::SelectThumbAddrModeS4(SDNode *Op, SDValue N,
 627                                             SDValue &Base, SDValue &OffImm,
 628                                             SDValue &Offset) {
 629   return SelectThumbAddrModeRI5(Op, N, 4, Base, OffImm, Offset);
 630 }
 631
 632 bool ARMDAGToDAGISel::SelectThumbAddrModeSP(SDNode *Op, SDValue N,
 633                                            SDValue &Base, SDValue &OffImm) {
 634   if (N.getOpcode() == ISD::FrameIndex) {
 635     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 636     Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 637     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 638     return true;
 639   }
 640
 641   if (N.getOpcode() != ISD::ADD)
 642     return false;
 643
 644   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 645   if (N.getOperand(0).getOpcode() == ISD::FrameIndex ||
 646       (LHSR && LHSR->getReg() == ARM::SP)) {
 647     // If the RHS is + imm8 * scale, fold into addr mode.
 648     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 649       int RHSC = (int)RHS->getZExtValue();
 650       if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied.
 651         RHSC >>= 2;
 652         if (RHSC >= 0 && RHSC < 256) {
 653           Base = N.getOperand(0);
 654           if (Base.getOpcode() == ISD::FrameIndex) {
 655             int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 656             Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 657           }
 658           OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 659           return true;
 660         }
 661       }
 662     }
 663   }
 664
 665   return false;
 666 }
 667
 668 bool ARMDAGToDAGISel::SelectT2ShifterOperandReg(SDNode *Op, SDValue N,
 669                                                 SDValue &BaseReg,
 670                                                 SDValue &Opc) {
 671   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 672
 673   // Don't match base register only case. That is matched to a separate
 674   // lower complexity pattern with explicit register operand.
 675   if (ShOpcVal == ARM_AM::no_shift) return false;
 676
 677   BaseReg = N.getOperand(0);
 678   unsigned ShImmVal = 0;
 679   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 680     ShImmVal = RHS->getZExtValue() & 31;
 681     Opc = getI32Imm(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal));
 682     return true;
 683   }
 684
 685   return false;
 686 }
 687
 688 bool ARMDAGToDAGISel::SelectT2AddrModeImm12(SDNode *Op, SDValue N,
 689                                             SDValue &Base, SDValue &OffImm) {
 690   // Match simple R + imm12 operands.
 691
 692   // Base only.
 693   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 694     if (N.getOpcode() == ISD::FrameIndex) {
 695       // Match frame index...
 696       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 697       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 698       OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 699       return true;
 700     } else if (N.getOpcode() == ARMISD::Wrapper &&
 701                !(Subtarget->useMovt() &&
 702                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 703       Base = N.getOperand(0);
 704       if (Base.getOpcode() == ISD::TargetConstantPool)
 705         return false;  // We want to select t2LDRpci instead.
 706     } else
 707       Base = N;
 708     OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 709     return true;
 710   }
 711
 712   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 713     if (SelectT2AddrModeImm8(Op, N, Base, OffImm))
 714       // Let t2LDRi8 handle (R - imm8).
 715       return false;
 716
 717     int RHSC = (int)RHS->getZExtValue();
 718     if (N.getOpcode() == ISD::SUB)
 719       RHSC = -RHSC;
 720
 721     if (RHSC >= 0 && RHSC < 0x1000) { // 12 bits (unsigned)
 722       Base   = N.getOperand(0);
 723       if (Base.getOpcode() == ISD::FrameIndex) {
 724         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 725         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 726       }
 727       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 728       return true;
 729     }
 730   }
 731
 732   // Base only.
 733   Base = N;
 734   OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 735   return true;
 736 }
 737
 738 bool ARMDAGToDAGISel::SelectT2AddrModeImm8(SDNode *Op, SDValue N,
 739                                            SDValue &Base, SDValue &OffImm) {
 740   // Match simple R - imm8 operands.
 741   if (N.getOpcode() == ISD::ADD || N.getOpcode() == ISD::SUB) {
 742     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 743       int RHSC = (int)RHS->getSExtValue();
 744       if (N.getOpcode() == ISD::SUB)
 745         RHSC = -RHSC;
 746
 747       if ((RHSC >= -255) && (RHSC < 0)) { // 8 bits (always negative)
 748         Base = N.getOperand(0);
 749         if (Base.getOpcode() == ISD::FrameIndex) {
 750           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 751           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 752         }
 753         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 754         return true;
 755       }
 756     }
 757   }
 758
 759   return false;
 760 }
 761
 762 bool ARMDAGToDAGISel::SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
 763                                                  SDValue &OffImm){
 764   unsigned Opcode = Op->getOpcode();
 765   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 766     ? cast<LoadSDNode>(Op)->getAddressingMode()
 767     : cast<StoreSDNode>(Op)->getAddressingMode();
 768   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N)) {
 769     int RHSC = (int)RHS->getZExtValue();
 770     if (RHSC >= 0 && RHSC < 0x100) { // 8 bits.
 771       OffImm = ((AM == ISD::PRE_INC) || (AM == ISD::POST_INC))
 772         ? CurDAG->getTargetConstant(RHSC, MVT::i32)
 773         : CurDAG->getTargetConstant(-RHSC, MVT::i32);
 774       return true;
 775     }
 776   }
 777
 778   return false;
 779 }
 780
 781 bool ARMDAGToDAGISel::SelectT2AddrModeImm8s4(SDNode *Op, SDValue N,
 782                                              SDValue &Base, SDValue &OffImm) {
 783   if (N.getOpcode() == ISD::ADD) {
 784     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 785       int RHSC = (int)RHS->getZExtValue();
 786       if (((RHSC & 0x3) == 0) &&
 787           ((RHSC >= 0 && RHSC < 0x400) || (RHSC < 0 && RHSC > -0x400))) { // 8 bits.
 788         Base   = N.getOperand(0);
 789         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 790         return true;
 791       }
 792     }
 793   } else if (N.getOpcode() == ISD::SUB) {
 794     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 795       int RHSC = (int)RHS->getZExtValue();
 796       if (((RHSC & 0x3) == 0) && (RHSC >= 0 && RHSC < 0x400)) { // 8 bits.
 797         Base   = N.getOperand(0);
 798         OffImm = CurDAG->getTargetConstant(-RHSC, MVT::i32);
 799         return true;
 800       }
 801     }
 802   }
 803
 804   return false;
 805 }
 806
 807 bool ARMDAGToDAGISel::SelectT2AddrModeSoReg(SDNode *Op, SDValue N,
 808                                             SDValue &Base,
 809                                             SDValue &OffReg, SDValue &ShImm) {
 810   // (R - imm8) should be handled by t2LDRi8. The rest are handled by t2LDRi12.
 811   if (N.getOpcode() != ISD::ADD)
 812     return false;
 813
 814   // Leave (R + imm12) for t2LDRi12, (R - imm8) for t2LDRi8.
 815   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 816     int RHSC = (int)RHS->getZExtValue();
 817     if (RHSC >= 0 && RHSC < 0x1000) // 12 bits (unsigned)
 818       return false;
 819     else if (RHSC < 0 && RHSC >= -255) // 8 bits
 820       return false;
 821   }
 822
 823   // Look for (R + R) or (R + (R << [1,2,3])).
 824   unsigned ShAmt = 0;
 825   Base   = N.getOperand(0);
 826   OffReg = N.getOperand(1);
 827
 828   // Swap if it is ((R << c) + R).
 829   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(OffReg);
 830   if (ShOpcVal != ARM_AM::lsl) {
 831     ShOpcVal = ARM_AM::getShiftOpcForNode(Base);
 832     if (ShOpcVal == ARM_AM::lsl)
 833       std::swap(Base, OffReg);
 834   }
 835
 836   if (ShOpcVal == ARM_AM::lsl) {
 837     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 838     // it.
 839     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(OffReg.getOperand(1))) {
 840       ShAmt = Sh->getZExtValue();
 841       if (ShAmt >= 4) {
 842         ShAmt = 0;
 843         ShOpcVal = ARM_AM::no_shift;
 844       } else
 845         OffReg = OffReg.getOperand(0);
 846     } else {
 847       ShOpcVal = ARM_AM::no_shift;
 848     }
 849   }
 850
 851   ShImm = CurDAG->getTargetConstant(ShAmt, MVT::i32);
 852
 853   return true;
 854 }
 855
 856 //===--------------------------------------------------------------------===//
 857
 858 /// getAL - Returns a ARMCC::AL immediate node.
 859 static inline SDValue getAL(SelectionDAG *CurDAG) {
 860   return CurDAG->getTargetConstant((uint64_t)ARMCC::AL, MVT::i32);
 861 }
 862
 863 SDNode *ARMDAGToDAGISel::SelectARMIndexedLoad(SDNode *N) {
 864   LoadSDNode *LD = cast<LoadSDNode>(N);
 865   ISD::MemIndexedMode AM = LD->getAddressingMode();
 866   if (AM == ISD::UNINDEXED)
 867     return NULL;
 868
 869   EVT LoadedVT = LD->getMemoryVT();
 870   SDValue Offset, AMOpc;
 871   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 872   unsigned Opcode = 0;
 873   bool Match = false;
 874   if (LoadedVT == MVT::i32 &&
 875       SelectAddrMode2Offset(N, LD->getOffset(), Offset, AMOpc)) {
 876     Opcode = isPre ? ARM::LDR_PRE : ARM::LDR_POST;
 877     Match = true;
 878   } else if (LoadedVT == MVT::i16 &&
 879              SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
 880     Match = true;
 881     Opcode = (LD->getExtensionType() == ISD::SEXTLOAD)
 882       ? (isPre ? ARM::LDRSH_PRE : ARM::LDRSH_POST)
 883       : (isPre ? ARM::LDRH_PRE : ARM::LDRH_POST);
 884   } else if (LoadedVT == MVT::i8 || LoadedVT == MVT::i1) {
 885     if (LD->getExtensionType() == ISD::SEXTLOAD) {
 886       if (SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
 887         Match = true;
 888         Opcode = isPre ? ARM::LDRSB_PRE : ARM::LDRSB_POST;
 889       }
 890     } else {
 891       if (SelectAddrMode2Offset(N, LD->getOffset(), Offset, AMOpc)) {
 892         Match = true;
 893         Opcode = isPre ? ARM::LDRB_PRE : ARM::LDRB_POST;
 894       }
 895     }
 896   }
 897
 898   if (Match) {
 899     SDValue Chain = LD->getChain();
 900     SDValue Base = LD->getBasePtr();
 901     SDValue Ops[]= { Base, Offset, AMOpc, getAL(CurDAG),
 902                      CurDAG->getRegister(0, MVT::i32), Chain };
 903     return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32, MVT::i32,
 904                                   MVT::Other, Ops, 6);
 905   }
 906
 907   return NULL;
 908 }
 909
 910 SDNode *ARMDAGToDAGISel::SelectT2IndexedLoad(SDNode *N) {
 911   LoadSDNode *LD = cast<LoadSDNode>(N);
 912   ISD::MemIndexedMode AM = LD->getAddressingMode();
 913   if (AM == ISD::UNINDEXED)
 914     return NULL;
 915
 916   EVT LoadedVT = LD->getMemoryVT();
 917   bool isSExtLd = LD->getExtensionType() == ISD::SEXTLOAD;
 918   SDValue Offset;
 919   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 920   unsigned Opcode = 0;
 921   bool Match = false;
 922   if (SelectT2AddrModeImm8Offset(N, LD->getOffset(), Offset)) {
 923     switch (LoadedVT.getSimpleVT().SimpleTy) {
 924     case MVT::i32:
 925       Opcode = isPre ? ARM::t2LDR_PRE : ARM::t2LDR_POST;
 926       break;
 927     case MVT::i16:
 928       if (isSExtLd)
 929         Opcode = isPre ? ARM::t2LDRSH_PRE : ARM::t2LDRSH_POST;
 930       else
 931         Opcode = isPre ? ARM::t2LDRH_PRE : ARM::t2LDRH_POST;
 932       break;
 933     case MVT::i8:
 934     case MVT::i1:
 935       if (isSExtLd)
 936         Opcode = isPre ? ARM::t2LDRSB_PRE : ARM::t2LDRSB_POST;
 937       else
 938         Opcode = isPre ? ARM::t2LDRB_PRE : ARM::t2LDRB_POST;
 939       break;
 940     default:
 941       return NULL;
 942     }
 943     Match = true;
 944   }
 945
 946   if (Match) {
 947     SDValue Chain = LD->getChain();
 948     SDValue Base = LD->getBasePtr();
 949     SDValue Ops[]= { Base, Offset, getAL(CurDAG),
 950                      CurDAG->getRegister(0, MVT::i32), Chain };
 951     return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32, MVT::i32,
 952                                   MVT::Other, Ops, 5);
 953   }
 954
 955   return NULL;
 956 }
 957
 958 /// PairDRegs - Form a quad register from a pair of D registers.
 959 ///
 960 SDNode *ARMDAGToDAGISel::PairDRegs(EVT VT, SDValue V0, SDValue V1) {
 961   DebugLoc dl = V0.getNode()->getDebugLoc();
 962   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
 963   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
 964   if (llvm::ModelWithRegSequence()) {
 965     const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
 966     return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
 967   }
 968   SDValue Undef =
 969     SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, VT), 0);
 970   SDNode *Pair = CurDAG->getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
 971                                         VT, Undef, V0, SubReg0);
 972   return CurDAG->getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
 973                                 VT, SDValue(Pair, 0), V1, SubReg1);
 974 }
 975
 976 /// PairQRegs - Form 4 consecutive D registers from a pair of Q registers.
 977 ///
 978 SDNode *ARMDAGToDAGISel::PairQRegs(EVT VT, SDValue V0, SDValue V1) {
 979   DebugLoc dl = V0.getNode()->getDebugLoc();
 980   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::QSUBREG_0, MVT::i32);
 981   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::QSUBREG_1, MVT::i32);
 982   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
 983   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
 984 }
 985
 986 /// QuadDRegs - Form 4 consecutive D registers.
 987 ///
 988 SDNode *ARMDAGToDAGISel::QuadDRegs(EVT VT, SDValue V0, SDValue V1,
 989                                    SDValue V2, SDValue V3) {
 990   DebugLoc dl = V0.getNode()->getDebugLoc();
 991   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
 992   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
 993   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::DSUBREG_2, MVT::i32);
 994   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::DSUBREG_3, MVT::i32);
 995   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1, V2, SubReg2, V3, SubReg3 };
 996   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 8);
 997 }
 998
 999 /// OctoDRegs - Form 8 consecutive D registers.
1000 ///
1001 SDNode *ARMDAGToDAGISel::OctoDRegs(EVT VT, SDValue V0, SDValue V1,
1002                                    SDValue V2, SDValue V3,
1003                                    SDValue V4, SDValue V5,
1004                                    SDValue V6, SDValue V7) {
1005   DebugLoc dl = V0.getNode()->getDebugLoc();
1006   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
1007   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
1008   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::DSUBREG_2, MVT::i32);
1009   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::DSUBREG_3, MVT::i32);
1010   SDValue SubReg4 = CurDAG->getTargetConstant(ARM::DSUBREG_4, MVT::i32);
1011   SDValue SubReg5 = CurDAG->getTargetConstant(ARM::DSUBREG_5, MVT::i32);
1012   SDValue SubReg6 = CurDAG->getTargetConstant(ARM::DSUBREG_6, MVT::i32);
1013   SDValue SubReg7 = CurDAG->getTargetConstant(ARM::DSUBREG_7, MVT::i32);
1014   const SDValue Ops[] ={ V0, SubReg0, V1, SubReg1, V2, SubReg2, V3, SubReg3,
1015                          V4, SubReg4, V5, SubReg5, V6, SubReg6, V7, SubReg7 };
1016   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 16);
1017 }
1018
1019 /// GetNEONSubregVT - Given a type for a 128-bit NEON vector, return the type
1020 /// for a 64-bit subregister of the vector.
1021 static EVT GetNEONSubregVT(EVT VT) {
1022   switch (VT.getSimpleVT().SimpleTy) {
1023   default: llvm_unreachable("unhandled NEON type");
1024   case MVT::v16i8: return MVT::v8i8;
1025   case MVT::v8i16: return MVT::v4i16;
1026   case MVT::v4f32: return MVT::v2f32;
1027   case MVT::v4i32: return MVT::v2i32;
1028   case MVT::v2i64: return MVT::v1i64;
1029   }
1030 }
1031
1032 SDNode *ARMDAGToDAGISel::SelectVLD(SDNode *N, unsigned NumVecs,
1033                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1034                                    unsigned *QOpcodes1) {
1035   assert(NumVecs >= 1 && NumVecs <= 4 && "VLD NumVecs out-of-range");
1036   DebugLoc dl = N->getDebugLoc();
1037
1038   SDValue MemAddr, Align;
1039   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1040     return NULL;
1041
1042   SDValue Chain = N->getOperand(0);
1043   EVT VT = N->getValueType(0);
1044   bool is64BitVector = VT.is64BitVector();
1045
1046   unsigned OpcodeIndex;
1047   switch (VT.getSimpleVT().SimpleTy) {
1048   default: llvm_unreachable("unhandled vld type");
1049     // Double-register operations:
1050   case MVT::v8i8:  OpcodeIndex = 0; break;
1051   case MVT::v4i16: OpcodeIndex = 1; break;
1052   case MVT::v2f32:
1053   case MVT::v2i32: OpcodeIndex = 2; break;
1054   case MVT::v1i64: OpcodeIndex = 3; break;
1055     // Quad-register operations:
1056   case MVT::v16i8: OpcodeIndex = 0; break;
1057   case MVT::v8i16: OpcodeIndex = 1; break;
1058   case MVT::v4f32:
1059   case MVT::v4i32: OpcodeIndex = 2; break;
1060   case MVT::v2i64: OpcodeIndex = 3;
1061     assert(NumVecs == 1 && "v2i64 type only supported for VLD1");
1062     break;
1063   }
1064
1065   SDValue Pred = getAL(CurDAG);
1066   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1067   if (is64BitVector) {
1068     unsigned Opc = DOpcodes[OpcodeIndex];
1069     const SDValue Ops[] = { MemAddr, Align, Pred, Reg0, Chain };
1070     std::vector<EVT> ResTys(NumVecs, VT);
1071     ResTys.push_back(MVT::Other);
1072     SDNode *VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 5);
1073     if (!llvm::ModelWithRegSequence() || NumVecs < 2)
1074       return VLd;
1075
1076     SDValue RegSeq;
1077     SDValue V0 = SDValue(VLd, 0);
1078     SDValue V1 = SDValue(VLd, 1);
1079
1080     // Form a REG_SEQUENCE to force register allocation.
1081     if (NumVecs == 2)
1082       RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1083     else {
1084       SDValue V2 = SDValue(VLd, 2);
1085       // If it's a vld3, form a quad D-register but discard the last part.
1086       SDValue V3 = (NumVecs == 3)
1087           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1088           : SDValue(VLd, 3);
1089       RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1090     }
1091
1092     for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1093       SDValue D = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0+Vec,
1094                                                  dl, VT, RegSeq);
1095       ReplaceUses(SDValue(N, Vec), D);
1096     }
1097     ReplaceUses(SDValue(N, NumVecs), SDValue(VLd, NumVecs));
1098     return NULL;
1099   }
1100
1101   EVT RegVT = GetNEONSubregVT(VT);
1102   if (NumVecs <= 2) {
1103     // Quad registers are directly supported for VLD1 and VLD2,
1104     // loading pairs of D regs.
1105     unsigned Opc = QOpcodes0[OpcodeIndex];
1106     const SDValue Ops[] = { MemAddr, Align, Pred, Reg0, Chain };
1107     std::vector<EVT> ResTys(2 * NumVecs, RegVT);
1108     ResTys.push_back(MVT::Other);
1109     SDNode *VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 5);
1110     Chain = SDValue(VLd, 2 * NumVecs);
1111
1112     // Combine the even and odd subregs to produce the result.
1113     if (llvm::ModelWithRegSequence()) {
1114       if (NumVecs == 1) {
1115         SDNode *Q = PairDRegs(VT, SDValue(VLd, 0), SDValue(VLd, 1));
1116         ReplaceUses(SDValue(N, 0), SDValue(Q, 0));
1117       } else {
1118         SDValue QQ = SDValue(QuadDRegs(MVT::v4i64,
1119                                        SDValue(VLd, 0), SDValue(VLd, 1),
1120                                        SDValue(VLd, 2), SDValue(VLd, 3)), 0);
1121         SDValue Q0 = CurDAG->getTargetExtractSubreg(ARM::QSUBREG_0, dl, VT, QQ);
1122         SDValue Q1 = CurDAG->getTargetExtractSubreg(ARM::QSUBREG_1, dl, VT, QQ);
1123         ReplaceUses(SDValue(N, 0), Q0);
1124         ReplaceUses(SDValue(N, 1), Q1);
1125       }
1126     } else {
1127       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1128         SDNode *Q = PairDRegs(VT, SDValue(VLd, 2*Vec), SDValue(VLd, 2*Vec+1));
1129         ReplaceUses(SDValue(N, Vec), SDValue(Q, 0));
1130       }
1131     }
1132   } else {
1133     // Otherwise, quad registers are loaded with two separate instructions,
1134     // where one loads the even registers and the other loads the odd registers.
1135
1136     std::vector<EVT> ResTys(NumVecs, RegVT);
1137     ResTys.push_back(MemAddr.getValueType());
1138     ResTys.push_back(MVT::Other);
1139
1140     // Load the even subregs.
1141     unsigned Opc = QOpcodes0[OpcodeIndex];
1142     const SDValue OpsA[] = { MemAddr, Align, Reg0, Pred, Reg0, Chain };
1143     SDNode *VLdA = CurDAG->getMachineNode(Opc, dl, ResTys, OpsA, 6);
1144     Chain = SDValue(VLdA, NumVecs+1);
1145
1146     // Load the odd subregs.
1147     Opc = QOpcodes1[OpcodeIndex];
1148     const SDValue OpsB[] = { SDValue(VLdA, NumVecs),
1149                              Align, Reg0, Pred, Reg0, Chain };
1150     SDNode *VLdB = CurDAG->getMachineNode(Opc, dl, ResTys, OpsB, 6);
1151     Chain = SDValue(VLdB, NumVecs+1);
1152
1153     if (llvm::ModelWithRegSequence()) {
1154       SDValue V0 = SDValue(VLdA, 0);
1155       SDValue V1 = SDValue(VLdB, 0);
1156       SDValue V2 = SDValue(VLdA, 1);
1157       SDValue V3 = SDValue(VLdB, 1);
1158       SDValue V4 = SDValue(VLdA, 2);
1159       SDValue V5 = SDValue(VLdB, 2);
1160       SDValue V6 = (NumVecs == 3)
1161           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,RegVT),
1162                     0)
1163           : SDValue(VLdA, 3);
1164       SDValue V7 = (NumVecs == 3)
1165           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,RegVT),
1166                     0)
1167           : SDValue(VLdB, 3);
1168       SDValue RegSeq = SDValue(OctoDRegs(MVT::v8i64, V0, V1, V2, V3,
1169                                          V4, V5, V6, V7), 0);
1170
1171       // Extract out the 3 / 4 Q registers.
1172       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1173         SDValue Q = CurDAG->getTargetExtractSubreg(ARM::QSUBREG_0+Vec,
1174                                                    dl, VT, RegSeq);
1175         ReplaceUses(SDValue(N, Vec), Q);
1176       }
1177     } else {
1178       // Combine the even and odd subregs to produce the result.
1179       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1180         SDNode *Q = PairDRegs(VT, SDValue(VLdA, Vec), SDValue(VLdB, Vec));
1181         ReplaceUses(SDValue(N, Vec), SDValue(Q, 0));
1182       }
1183     }
1184   }
1185   ReplaceUses(SDValue(N, NumVecs), Chain);
1186   return NULL;
1187 }
1188
1189 SDNode *ARMDAGToDAGISel::SelectVST(SDNode *N, unsigned NumVecs,
1190                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1191                                    unsigned *QOpcodes1) {
1192   assert(NumVecs >=1 && NumVecs <= 4 && "VST NumVecs out-of-range");
1193   DebugLoc dl = N->getDebugLoc();
1194
1195   SDValue MemAddr, Align;
1196   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1197     return NULL;
1198
1199   SDValue Chain = N->getOperand(0);
1200   EVT VT = N->getOperand(3).getValueType();
1201   bool is64BitVector = VT.is64BitVector();
1202
1203   unsigned OpcodeIndex;
1204   switch (VT.getSimpleVT().SimpleTy) {
1205   default: llvm_unreachable("unhandled vst type");
1206     // Double-register operations:
1207   case MVT::v8i8:  OpcodeIndex = 0; break;
1208   case MVT::v4i16: OpcodeIndex = 1; break;
1209   case MVT::v2f32:
1210   case MVT::v2i32: OpcodeIndex = 2; break;
1211   case MVT::v1i64: OpcodeIndex = 3; break;
1212     // Quad-register operations:
1213   case MVT::v16i8: OpcodeIndex = 0; break;
1214   case MVT::v8i16: OpcodeIndex = 1; break;
1215   case MVT::v4f32:
1216   case MVT::v4i32: OpcodeIndex = 2; break;
1217   case MVT::v2i64: OpcodeIndex = 3;
1218     assert(NumVecs == 1 && "v2i64 type only supported for VST1");
1219     break;
1220   }
1221
1222   SDValue Pred = getAL(CurDAG);
1223   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1224
1225   SmallVector<SDValue, 10> Ops;
1226   Ops.push_back(MemAddr);
1227   Ops.push_back(Align);
1228
1229   if (is64BitVector) {
1230     if (llvm::ModelWithRegSequence() && NumVecs >= 2) {
1231       SDValue RegSeq;
1232       SDValue V0 = N->getOperand(0+3);
1233       SDValue V1 = N->getOperand(1+3);
1234
1235       // Form a REG_SEQUENCE to force register allocation.
1236       if (NumVecs == 2)
1237         RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1238       else {
1239         SDValue V2 = N->getOperand(2+3);
1240         // If it's a vld3, form a quad D-register and leave the last part as
1241         // an undef.
1242         SDValue V3 = (NumVecs == 3)
1243           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1244           : N->getOperand(3+3);
1245         RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1246       }
1247
1248       // Now extract the D registers back out.
1249       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, VT,
1250                                                    RegSeq));
1251       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, VT,
1252                                                    RegSeq));
1253       if (NumVecs > 2)
1254         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_2, dl, VT,
1255                                                      RegSeq));
1256       if (NumVecs > 3)
1257         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_3, dl, VT,
1258                                                      RegSeq));
1259     } else {
1260       for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1261         Ops.push_back(N->getOperand(Vec+3));
1262     }
1263     Ops.push_back(Pred);
1264     Ops.push_back(Reg0); // predicate register
1265     Ops.push_back(Chain);
1266     unsigned Opc = DOpcodes[OpcodeIndex];
1267     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), NumVecs+5);
1268   }
1269
1270   EVT RegVT = GetNEONSubregVT(VT);
1271   if (NumVecs <= 2) {
1272     // Quad registers are directly supported for VST1 and VST2,
1273     // storing pairs of D regs.
1274     unsigned Opc = QOpcodes0[OpcodeIndex];
1275     if (llvm::ModelWithRegSequence() && NumVecs == 2) {
1276       // First extract the pair of Q registers.
1277       SDValue Q0 = N->getOperand(3);
1278       SDValue Q1 = N->getOperand(4);
1279
1280       // Form a QQ register.
1281       SDValue QQ = SDValue(PairQRegs(MVT::v4i64, Q0, Q1), 0);
1282
1283       // Now extract the D registers back out.
1284       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1285                                                    QQ));
1286       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1287                                                    QQ));
1288       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_2, dl, RegVT,
1289                                                    QQ));
1290       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_3, dl, RegVT,
1291                                                    QQ));
1292       Ops.push_back(Pred);
1293       Ops.push_back(Reg0); // predicate register
1294       Ops.push_back(Chain);
1295       return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), 5 + 4);
1296     } else {
1297       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1298         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1299                                                      N->getOperand(Vec+3)));
1300         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1301                                                      N->getOperand(Vec+3)));
1302       }
1303       Ops.push_back(Pred);
1304       Ops.push_back(Reg0); // predicate register
1305       Ops.push_back(Chain);
1306       return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(),
1307                                     5 + 2 * NumVecs);
1308     }
1309   }
1310
1311   // Otherwise, quad registers are stored with two separate instructions,
1312   // where one stores the even registers and the other stores the odd registers.
1313   if (llvm::ModelWithRegSequence()) {
1314     // Form the QQQQ REG_SEQUENCE.
1315     SDValue V[8];
1316     for (unsigned Vec = 0, i = 0; Vec < NumVecs; ++Vec, i+=2) {
1317       V[i]   = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1318                                               N->getOperand(Vec+3));
1319       V[i+1] = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1320                                               N->getOperand(Vec+3));
1321     }
1322     if (NumVecs == 3)
1323       V[6] = V[7] =
1324         SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,RegVT), 0);
1325     SDValue RegSeq = SDValue(OctoDRegs(MVT::v8i64, V[0], V[1], V[2], V[3],
1326                                        V[4], V[5], V[6], V[7]), 0);
1327
1328     // Store the even D registers.
1329     Ops.push_back(Reg0); // post-access address offset
1330     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1331       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0+Vec*2, dl,
1332                                                    RegVT, RegSeq));
1333     Ops.push_back(Pred);
1334     Ops.push_back(Reg0); // predicate register
1335     Ops.push_back(Chain);
1336     unsigned Opc = QOpcodes0[OpcodeIndex];
1337     SDNode *VStA = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1338                                           MVT::Other, Ops.data(), NumVecs+6);
1339     Chain = SDValue(VStA, 1);
1340
1341     // Store the odd D registers.
1342     Ops[0] = SDValue(VStA, 0); // MemAddr
1343     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1344       Ops[Vec+3] = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1+Vec*2, dl,
1345                                                   RegVT, RegSeq);
1346     Ops[NumVecs+5] = Chain;
1347     Opc = QOpcodes1[OpcodeIndex];
1348     SDNode *VStB = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1349                                           MVT::Other, Ops.data(), NumVecs+6);
1350     Chain = SDValue(VStB, 1);
1351     ReplaceUses(SDValue(N, 0), Chain);
1352     return NULL;
1353   } else {
1354     Ops.push_back(Reg0); // post-access address offset
1355
1356     // Store the even subregs.
1357     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1358       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1359                                                    N->getOperand(Vec+3)));
1360     Ops.push_back(Pred);
1361     Ops.push_back(Reg0); // predicate register
1362     Ops.push_back(Chain);
1363     unsigned Opc = QOpcodes0[OpcodeIndex];
1364     SDNode *VStA = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1365                                           MVT::Other, Ops.data(), NumVecs+6);
1366     Chain = SDValue(VStA, 1);
1367
1368     // Store the odd subregs.
1369     Ops[0] = SDValue(VStA, 0); // MemAddr
1370     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1371       Ops[Vec+3] = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1372                                                   N->getOperand(Vec+3));
1373     Ops[NumVecs+5] = Chain;
1374     Opc = QOpcodes1[OpcodeIndex];
1375     SDNode *VStB = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1376                                           MVT::Other, Ops.data(), NumVecs+6);
1377     Chain = SDValue(VStB, 1);
1378     ReplaceUses(SDValue(N, 0), Chain);
1379     return NULL;
1380   }
1381 }
1382
1383 SDNode *ARMDAGToDAGISel::SelectVLDSTLane(SDNode *N, bool IsLoad,
1384                                          unsigned NumVecs, unsigned *DOpcodes,
1385                                          unsigned *QOpcodes0,
1386                                          unsigned *QOpcodes1) {
1387   assert(NumVecs >=2 && NumVecs <= 4 && "VLDSTLane NumVecs out-of-range");
1388   DebugLoc dl = N->getDebugLoc();
1389
1390   SDValue MemAddr, Align;
1391   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1392     return NULL;
1393
1394   SDValue Chain = N->getOperand(0);
1395   unsigned Lane =
1396     cast<ConstantSDNode>(N->getOperand(NumVecs+3))->getZExtValue();
1397   EVT VT = IsLoad ? N->getValueType(0) : N->getOperand(3).getValueType();
1398   bool is64BitVector = VT.is64BitVector();
1399
1400   // Quad registers are handled by load/store of subregs. Find the subreg info.
1401   unsigned NumElts = 0;
1402   int SubregIdx = 0;
1403   EVT RegVT = VT;
1404   if (!is64BitVector) {
1405     RegVT = GetNEONSubregVT(VT);
1406     NumElts = RegVT.getVectorNumElements();
1407     SubregIdx = (Lane < NumElts) ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
1408   }
1409
1410   unsigned OpcodeIndex;
1411   switch (VT.getSimpleVT().SimpleTy) {
1412   default: llvm_unreachable("unhandled vld/vst lane type");
1413     // Double-register operations:
1414   case MVT::v8i8:  OpcodeIndex = 0; break;
1415   case MVT::v4i16: OpcodeIndex = 1; break;
1416   case MVT::v2f32:
1417   case MVT::v2i32: OpcodeIndex = 2; break;
1418     // Quad-register operations:
1419   case MVT::v8i16: OpcodeIndex = 0; break;
1420   case MVT::v4f32:
1421   case MVT::v4i32: OpcodeIndex = 1; break;
1422   }
1423
1424   SDValue Pred = getAL(CurDAG);
1425   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1426
1427   SmallVector<SDValue, 10> Ops;
1428   Ops.push_back(MemAddr);
1429   Ops.push_back(Align);
1430
1431   unsigned Opc = 0;
1432   if (is64BitVector) {
1433     Opc = DOpcodes[OpcodeIndex];
1434     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1435       Ops.push_back(N->getOperand(Vec+3));
1436   } else {
1437     // Check if this is loading the even or odd subreg of a Q register.
1438     if (Lane < NumElts) {
1439       Opc = QOpcodes0[OpcodeIndex];
1440     } else {
1441       Lane -= NumElts;
1442       Opc = QOpcodes1[OpcodeIndex];
1443     }
1444     // Extract the subregs of the input vector.
1445     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1446       Ops.push_back(CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1447                                                    N->getOperand(Vec+3)));
1448   }
1449   Ops.push_back(getI32Imm(Lane));
1450   Ops.push_back(Pred);
1451   Ops.push_back(Reg0);
1452   Ops.push_back(Chain);
1453
1454   if (!IsLoad)
1455     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), NumVecs+6);
1456
1457   std::vector<EVT> ResTys(NumVecs, RegVT);
1458   ResTys.push_back(MVT::Other);
1459   SDNode *VLdLn = CurDAG->getMachineNode(Opc, dl, ResTys, Ops.data(),NumVecs+6);
1460
1461   if (llvm::ModelWithRegSequence() && is64BitVector) {
1462     SDValue RegSeq;
1463     SDValue V0 = SDValue(VLdLn, 0);
1464     SDValue V1 = SDValue(VLdLn, 1);
1465
1466     // Form a REG_SEQUENCE to force register allocation.
1467     if (NumVecs == 2) {
1468       RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1469     } else {
1470       SDValue V2 = SDValue(VLdLn, 2);
1471       // If it's a vld3, form a quad D-register but discard the last part.
1472       SDValue V3 = (NumVecs == 3)
1473           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1474           : SDValue(VLdLn, 3);
1475       RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1476     }
1477
1478     for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1479       SDValue D = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0+Vec, dl, VT,
1480                                                  RegSeq);
1481       ReplaceUses(SDValue(N, Vec), D);
1482     }
1483     ReplaceUses(SDValue(N, NumVecs), SDValue(VLdLn, NumVecs));
1484     return NULL;
1485   }
1486
1487   // For a 64-bit vector load to D registers, nothing more needs to be done.
1488   if (is64BitVector)
1489     return VLdLn;
1490
1491   // For 128-bit vectors, take the 64-bit results of the load and insert them
1492   // as subregs into the result.
1493   for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1494     SDValue QuadVec = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1495                                                     N->getOperand(Vec+3),
1496                                                     SDValue(VLdLn, Vec));
1497     ReplaceUses(SDValue(N, Vec), QuadVec);
1498   }
1499
1500   Chain = SDValue(VLdLn, NumVecs);
1501   ReplaceUses(SDValue(N, NumVecs), Chain);
1502   return NULL;
1503 }
1504
1505 SDNode *ARMDAGToDAGISel::SelectV6T2BitfieldExtractOp(SDNode *N,
1506                                                      bool isSigned) {
1507   if (!Subtarget->hasV6T2Ops())
1508     return NULL;
1509
1510   unsigned Opc = isSigned ? (Subtarget->isThumb() ? ARM::t2SBFX : ARM::SBFX)
1511     : (Subtarget->isThumb() ? ARM::t2UBFX : ARM::UBFX);
1512
1513
1514   // For unsigned extracts, check for a shift right and mask
1515   unsigned And_imm = 0;
1516   if (N->getOpcode() == ISD::AND) {
1517     if (isOpcWithIntImmediate(N, ISD::AND, And_imm)) {
1518
1519       // The immediate is a mask of the low bits iff imm & (imm+1) == 0
1520       if (And_imm & (And_imm + 1))
1521         return NULL;
1522
1523       unsigned Srl_imm = 0;
1524       if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SRL,
1525                                 Srl_imm)) {
1526         assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
1527
1528         unsigned Width = CountTrailingOnes_32(And_imm);
1529         unsigned LSB = Srl_imm;
1530         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1531         SDValue Ops[] = { N->getOperand(0).getOperand(0),
1532                           CurDAG->getTargetConstant(LSB, MVT::i32),
1533                           CurDAG->getTargetConstant(Width, MVT::i32),
1534           getAL(CurDAG), Reg0 };
1535         return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1536       }
1537     }
1538     return NULL;
1539   }
1540
1541   // Otherwise, we're looking for a shift of a shift
1542   unsigned Shl_imm = 0;
1543   if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SHL, Shl_imm)) {
1544     assert(Shl_imm > 0 && Shl_imm < 32 && "bad amount in shift node!");
1545     unsigned Srl_imm = 0;
1546     if (isInt32Immediate(N->getOperand(1), Srl_imm)) {
1547       assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
1548       unsigned Width = 32 - Srl_imm;
1549       int LSB = Srl_imm - Shl_imm;
1550       if (LSB < 0)
1551         return NULL;
1552       SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1553       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1554                         CurDAG->getTargetConstant(LSB, MVT::i32),
1555                         CurDAG->getTargetConstant(Width, MVT::i32),
1556                         getAL(CurDAG), Reg0 };
1557       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1558     }
1559   }
1560   return NULL;
1561 }
1562
1563 SDNode *ARMDAGToDAGISel::
1564 SelectT2CMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1565                     ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1566   SDValue CPTmp0;
1567   SDValue CPTmp1;
1568   if (SelectT2ShifterOperandReg(N, TrueVal, CPTmp0, CPTmp1)) {
1569     unsigned SOVal = cast<ConstantSDNode>(CPTmp1)->getZExtValue();
1570     unsigned SOShOp = ARM_AM::getSORegShOp(SOVal);
1571     unsigned Opc = 0;
1572     switch (SOShOp) {
1573     case ARM_AM::lsl: Opc = ARM::t2MOVCClsl; break;
1574     case ARM_AM::lsr: Opc = ARM::t2MOVCClsr; break;
1575     case ARM_AM::asr: Opc = ARM::t2MOVCCasr; break;
1576     case ARM_AM::ror: Opc = ARM::t2MOVCCror; break;
1577     default:
1578       llvm_unreachable("Unknown so_reg opcode!");
1579       break;
1580     }
1581     SDValue SOShImm =
1582       CurDAG->getTargetConstant(ARM_AM::getSORegOffset(SOVal), MVT::i32);
1583     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1584     SDValue Ops[] = { FalseVal, CPTmp0, SOShImm, CC, CCR, InFlag };
1585     return CurDAG->SelectNodeTo(N, Opc, MVT::i32,Ops, 6);
1586   }
1587   return 0;
1588 }
1589
1590 SDNode *ARMDAGToDAGISel::
1591 SelectARMCMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1592                      ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1593   SDValue CPTmp0;
1594   SDValue CPTmp1;
1595   SDValue CPTmp2;
1596   if (SelectShifterOperandReg(N, TrueVal, CPTmp0, CPTmp1, CPTmp2)) {
1597     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1598     SDValue Ops[] = { FalseVal, CPTmp0, CPTmp1, CPTmp2, CC, CCR, InFlag };
1599     return CurDAG->SelectNodeTo(N, ARM::MOVCCs, MVT::i32, Ops, 7);
1600   }
1601   return 0;
1602 }
1603
1604 SDNode *ARMDAGToDAGISel::
1605 SelectT2CMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1606                     ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1607   ConstantSDNode *T = dyn_cast<ConstantSDNode>(TrueVal);
1608   if (!T)
1609     return 0;
1610
1611   if (Predicate_t2_so_imm(TrueVal.getNode())) {
1612     SDValue True = CurDAG->getTargetConstant(T->getZExtValue(), MVT::i32);
1613     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1614     SDValue Ops[] = { FalseVal, True, CC, CCR, InFlag };
1615     return CurDAG->SelectNodeTo(N,
1616                                 ARM::t2MOVCCi, MVT::i32, Ops, 5);
1617   }
1618   return 0;
1619 }
1620
1621 SDNode *ARMDAGToDAGISel::
1622 SelectARMCMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1623                      ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1624   ConstantSDNode *T = dyn_cast<ConstantSDNode>(TrueVal);
1625   if (!T)
1626     return 0;
1627
1628   if (Predicate_so_imm(TrueVal.getNode())) {
1629     SDValue True = CurDAG->getTargetConstant(T->getZExtValue(), MVT::i32);
1630     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1631     SDValue Ops[] = { FalseVal, True, CC, CCR, InFlag };
1632     return CurDAG->SelectNodeTo(N,
1633                                 ARM::MOVCCi, MVT::i32, Ops, 5);
1634   }
1635   return 0;
1636 }
1637
1638 SDNode *ARMDAGToDAGISel::SelectCMOVOp(SDNode *N) {
1639   EVT VT = N->getValueType(0);
1640   SDValue FalseVal = N->getOperand(0);
1641   SDValue TrueVal  = N->getOperand(1);
1642   SDValue CC = N->getOperand(2);
1643   SDValue CCR = N->getOperand(3);
1644   SDValue InFlag = N->getOperand(4);
1645   assert(CC.getOpcode() == ISD::Constant);
1646   assert(CCR.getOpcode() == ISD::Register);
1647   ARMCC::CondCodes CCVal =
1648     (ARMCC::CondCodes)cast<ConstantSDNode>(CC)->getZExtValue();
1649
1650   if (!Subtarget->isThumb1Only() && VT == MVT::i32) {
1651     // Pattern: (ARMcmov:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1652     // Emits: (MOVCCs:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1653     // Pattern complexity = 18  cost = 1  size = 0
1654     SDValue CPTmp0;
1655     SDValue CPTmp1;
1656     SDValue CPTmp2;
1657     if (Subtarget->isThumb()) {
1658       SDNode *Res = SelectT2CMOVShiftOp(N, FalseVal, TrueVal,
1659                                         CCVal, CCR, InFlag);
1660       if (!Res)
1661         Res = SelectT2CMOVShiftOp(N, TrueVal, FalseVal,
1662                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1663       if (Res)
1664         return Res;
1665     } else {
1666       SDNode *Res = SelectARMCMOVShiftOp(N, FalseVal, TrueVal,
1667                                          CCVal, CCR, InFlag);
1668       if (!Res)
1669         Res = SelectARMCMOVShiftOp(N, TrueVal, FalseVal,
1670                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1671       if (Res)
1672         return Res;
1673     }
1674
1675     // Pattern: (ARMcmov:i32 GPR:i32:$false,
1676     //             (imm:i32)<<P:Predicate_so_imm>>:$true,
1677     //             (imm:i32):$cc)
1678     // Emits: (MOVCCi:i32 GPR:i32:$false,
1679     //           (so_imm:i32 (imm:i32):$true), (imm:i32):$cc)
1680     // Pattern complexity = 10  cost = 1  size = 0
1681     if (Subtarget->isThumb()) {
1682       SDNode *Res = SelectT2CMOVSoImmOp(N, FalseVal, TrueVal,
1683                                         CCVal, CCR, InFlag);
1684       if (!Res)
1685         Res = SelectT2CMOVSoImmOp(N, TrueVal, FalseVal,
1686                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1687       if (Res)
1688         return Res;
1689     } else {
1690       SDNode *Res = SelectARMCMOVSoImmOp(N, FalseVal, TrueVal,
1691                                          CCVal, CCR, InFlag);
1692       if (!Res)
1693         Res = SelectARMCMOVSoImmOp(N, TrueVal, FalseVal,
1694                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1695       if (Res)
1696         return Res;
1697     }
1698   }
1699
1700   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1701   // Emits: (MOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1702   // Pattern complexity = 6  cost = 1  size = 0
1703   //
1704   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1705   // Emits: (tMOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1706   // Pattern complexity = 6  cost = 11  size = 0
1707   //
1708   // Also FCPYScc and FCPYDcc.
1709   SDValue Tmp2 = CurDAG->getTargetConstant(CCVal, MVT::i32);
1710   SDValue Ops[] = { FalseVal, TrueVal, Tmp2, CCR, InFlag };
1711   unsigned Opc = 0;
1712   switch (VT.getSimpleVT().SimpleTy) {
1713   default: assert(false && "Illegal conditional move type!");
1714     break;
1715   case MVT::i32:
1716     Opc = Subtarget->isThumb()
1717       ? (Subtarget->hasThumb2() ? ARM::t2MOVCCr : ARM::tMOVCCr_pseudo)
1718       : ARM::MOVCCr;
1719     break;
1720   case MVT::f32:
1721     Opc = ARM::VMOVScc;
1722     break;
1723   case MVT::f64:
1724     Opc = ARM::VMOVDcc;
1725     break;
1726   }
1727   return CurDAG->SelectNodeTo(N, Opc, VT, Ops, 5);
1728 }
1729
1730 SDNode *ARMDAGToDAGISel::SelectConcatVector(SDNode *N) {
1731   // The only time a CONCAT_VECTORS operation can have legal types is when
1732   // two 64-bit vectors are concatenated to a 128-bit vector.
1733   EVT VT = N->getValueType(0);
1734   if (!VT.is128BitVector() || N->getNumOperands() != 2)
1735     llvm_unreachable("unexpected CONCAT_VECTORS");
1736   DebugLoc dl = N->getDebugLoc();
1737   SDValue V0 = N->getOperand(0);
1738   SDValue V1 = N->getOperand(1);
1739   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
1740   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
1741   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
1742   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
1743 }
1744
1745 SDNode *ARMDAGToDAGISel::Select(SDNode *N) {
1746   DebugLoc dl = N->getDebugLoc();
1747
1748   if (N->isMachineOpcode())
1749     return NULL;   // Already selected.
1750
1751   switch (N->getOpcode()) {
1752   default: break;
1753   case ISD::Constant: {
1754     unsigned Val = cast<ConstantSDNode>(N)->getZExtValue();
1755     bool UseCP = true;
1756     if (Subtarget->hasThumb2())
1757       // Thumb2-aware targets have the MOVT instruction, so all immediates can
1758       // be done with MOV + MOVT, at worst.
1759       UseCP = 0;
1760     else {
1761       if (Subtarget->isThumb()) {
1762         UseCP = (Val > 255 &&                          // MOV
1763                  ~Val > 255 &&                         // MOV + MVN
1764                  !ARM_AM::isThumbImmShiftedVal(Val));  // MOV + LSL
1765       } else
1766         UseCP = (ARM_AM::getSOImmVal(Val) == -1 &&     // MOV
1767                  ARM_AM::getSOImmVal(~Val) == -1 &&    // MVN
1768                  !ARM_AM::isSOImmTwoPartVal(Val));     // two instrs.
1769     }
1770
1771     if (UseCP) {
1772       SDValue CPIdx =
1773         CurDAG->getTargetConstantPool(ConstantInt::get(
1774                                   Type::getInt32Ty(*CurDAG->getContext()), Val),
1775                                       TLI.getPointerTy());
1776
1777       SDNode *ResNode;
1778       if (Subtarget->isThumb1Only()) {
1779         SDValue Pred = getAL(CurDAG);
1780         SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1781         SDValue Ops[] = { CPIdx, Pred, PredReg, CurDAG->getEntryNode() };
1782         ResNode = CurDAG->getMachineNode(ARM::tLDRcp, dl, MVT::i32, MVT::Other,
1783                                          Ops, 4);
1784       } else {
1785         SDValue Ops[] = {
1786           CPIdx,
1787           CurDAG->getRegister(0, MVT::i32),
1788           CurDAG->getTargetConstant(0, MVT::i32),
1789           getAL(CurDAG),
1790           CurDAG->getRegister(0, MVT::i32),
1791           CurDAG->getEntryNode()
1792         };
1793         ResNode=CurDAG->getMachineNode(ARM::LDRcp, dl, MVT::i32, MVT::Other,
1794                                        Ops, 6);
1795       }
1796       ReplaceUses(SDValue(N, 0), SDValue(ResNode, 0));
1797       return NULL;
1798     }
1799
1800     // Other cases are autogenerated.
1801     break;
1802   }
1803   case ISD::FrameIndex: {
1804     // Selects to ADDri FI, 0 which in turn will become ADDri SP, imm.
1805     int FI = cast<FrameIndexSDNode>(N)->getIndex();
1806     SDValue TFI = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1807     if (Subtarget->isThumb1Only()) {
1808       return CurDAG->SelectNodeTo(N, ARM::tADDrSPi, MVT::i32, TFI,
1809                                   CurDAG->getTargetConstant(0, MVT::i32));
1810     } else {
1811       unsigned Opc = ((Subtarget->isThumb() && Subtarget->hasThumb2()) ?
1812                       ARM::t2ADDri : ARM::ADDri);
1813       SDValue Ops[] = { TFI, CurDAG->getTargetConstant(0, MVT::i32),
1814                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1815                         CurDAG->getRegister(0, MVT::i32) };
1816       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1817     }
1818   }
1819   case ISD::SRL:
1820     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, false))
1821       return I;
1822     break;
1823   case ISD::SRA:
1824     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, true))
1825       return I;
1826     break;
1827   case ISD::MUL:
1828     if (Subtarget->isThumb1Only())
1829       break;
1830     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
1831       unsigned RHSV = C->getZExtValue();
1832       if (!RHSV) break;
1833       if (isPowerOf2_32(RHSV-1)) {  // 2^n+1?
1834         unsigned ShImm = Log2_32(RHSV-1);
1835         if (ShImm >= 32)
1836           break;
1837         SDValue V = N->getOperand(0);
1838         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1839         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1840         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1841         if (Subtarget->isThumb()) {
1842           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1843           return CurDAG->SelectNodeTo(N, ARM::t2ADDrs, MVT::i32, Ops, 6);
1844         } else {
1845           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1846           return CurDAG->SelectNodeTo(N, ARM::ADDrs, MVT::i32, Ops, 7);
1847         }
1848       }
1849       if (isPowerOf2_32(RHSV+1)) {  // 2^n-1?
1850         unsigned ShImm = Log2_32(RHSV+1);
1851         if (ShImm >= 32)
1852           break;
1853         SDValue V = N->getOperand(0);
1854         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1855         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1856         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1857         if (Subtarget->isThumb()) {
1858           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0 };
1859           return CurDAG->SelectNodeTo(N, ARM::t2RSBrs, MVT::i32, Ops, 5);
1860         } else {
1861           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1862           return CurDAG->SelectNodeTo(N, ARM::RSBrs, MVT::i32, Ops, 7);
1863         }
1864       }
1865     }
1866     break;
1867   case ISD::AND: {
1868     // Check for unsigned bitfield extract
1869     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, false))
1870       return I;
1871
1872     // (and (or x, c2), c1) and top 16-bits of c1 and c2 match, lower 16-bits
1873     // of c1 are 0xffff, and lower 16-bit of c2 are 0. That is, the top 16-bits
1874     // are entirely contributed by c2 and lower 16-bits are entirely contributed
1875     // by x. That's equal to (or (and x, 0xffff), (and c1, 0xffff0000)).
1876     // Select it to: "movt x, ((c1 & 0xffff) >> 16)
1877     EVT VT = N->getValueType(0);
1878     if (VT != MVT::i32)
1879       break;
1880     unsigned Opc = (Subtarget->isThumb() && Subtarget->hasThumb2())
1881       ? ARM::t2MOVTi16
1882       : (Subtarget->hasV6T2Ops() ? ARM::MOVTi16 : 0);
1883     if (!Opc)
1884       break;
1885     SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
1886     ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1887     if (!N1C)
1888       break;
1889     if (N0.getOpcode() == ISD::OR && N0.getNode()->hasOneUse()) {
1890       SDValue N2 = N0.getOperand(1);
1891       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1892       if (!N2C)
1893         break;
1894       unsigned N1CVal = N1C->getZExtValue();
1895       unsigned N2CVal = N2C->getZExtValue();
1896       if ((N1CVal & 0xffff0000U) == (N2CVal & 0xffff0000U) &&
1897           (N1CVal & 0xffffU) == 0xffffU &&
1898           (N2CVal & 0xffffU) == 0x0U) {
1899         SDValue Imm16 = CurDAG->getTargetConstant((N2CVal & 0xFFFF0000U) >> 16,
1900                                                   MVT::i32);
1901         SDValue Ops[] = { N0.getOperand(0), Imm16,
1902                           getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
1903         return CurDAG->getMachineNode(Opc, dl, VT, Ops, 4);
1904       }
1905     }
1906     break;
1907   }
1908   case ARMISD::VMOVRRD:
1909     return CurDAG->getMachineNode(ARM::VMOVRRD, dl, MVT::i32, MVT::i32,
1910                                   N->getOperand(0), getAL(CurDAG),
1911                                   CurDAG->getRegister(0, MVT::i32));
1912   case ISD::UMUL_LOHI: {
1913     if (Subtarget->isThumb1Only())
1914       break;
1915     if (Subtarget->isThumb()) {
1916       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
1917                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1918                         CurDAG->getRegister(0, MVT::i32) };
1919       return CurDAG->getMachineNode(ARM::t2UMULL, dl, MVT::i32, MVT::i32, Ops,4);
1920     } else {
1921       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
1922                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1923                         CurDAG->getRegister(0, MVT::i32) };
1924       return CurDAG->getMachineNode(ARM::UMULL, dl, MVT::i32, MVT::i32, Ops, 5);
1925     }
1926   }
1927   case ISD::SMUL_LOHI: {
1928     if (Subtarget->isThumb1Only())
1929       break;
1930     if (Subtarget->isThumb()) {
1931       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
1932                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
1933       return CurDAG->getMachineNode(ARM::t2SMULL, dl, MVT::i32, MVT::i32, Ops,4);
1934     } else {
1935       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
1936                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1937                         CurDAG->getRegister(0, MVT::i32) };
1938       return CurDAG->getMachineNode(ARM::SMULL, dl, MVT::i32, MVT::i32, Ops, 5);
1939     }
1940   }
1941   case ISD::LOAD: {
1942     SDNode *ResNode = 0;
1943     if (Subtarget->isThumb() && Subtarget->hasThumb2())
1944       ResNode = SelectT2IndexedLoad(N);
1945     else
1946       ResNode = SelectARMIndexedLoad(N);
1947     if (ResNode)
1948       return ResNode;
1949
1950     // VLDMQ must be custom-selected for "v2f64 load" to set the AM5Opc value.
1951     if (Subtarget->hasVFP2() &&
1952         N->getValueType(0).getSimpleVT().SimpleTy == MVT::v2f64) {
1953       SDValue Chain = N->getOperand(0);
1954       SDValue AM5Opc =
1955         CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::ia, 4), MVT::i32);
1956       SDValue Pred = getAL(CurDAG);
1957       SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1958       SDValue Ops[] = { N->getOperand(1), AM5Opc, Pred, PredReg, Chain };
1959       return CurDAG->getMachineNode(ARM::VLDMQ, dl, MVT::v2f64, MVT::Other,
1960                                     Ops, 5);
1961     }
1962     // Other cases are autogenerated.
1963     break;
1964   }
1965   case ISD::STORE: {
1966     // VSTMQ must be custom-selected for "v2f64 store" to set the AM5Opc value.
1967     if (Subtarget->hasVFP2() &&
1968         N->getOperand(1).getValueType().getSimpleVT().SimpleTy == MVT::v2f64) {
1969       SDValue Chain = N->getOperand(0);
1970       SDValue AM5Opc =
1971         CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::ia, 4), MVT::i32);
1972       SDValue Pred = getAL(CurDAG);
1973       SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1974       SDValue Ops[] = { N->getOperand(1), N->getOperand(2),
1975                         AM5Opc, Pred, PredReg, Chain };
1976       return CurDAG->getMachineNode(ARM::VSTMQ, dl, MVT::Other, Ops, 6);
1977     }
1978     // Other cases are autogenerated.
1979     break;
1980   }
1981   case ARMISD::BRCOND: {
1982     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
1983     // Emits: (Bcc:void (bb:Other):$dst, (imm:i32):$cc)
1984     // Pattern complexity = 6  cost = 1  size = 0
1985
1986     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
1987     // Emits: (tBcc:void (bb:Other):$dst, (imm:i32):$cc)
1988     // Pattern complexity = 6  cost = 1  size = 0
1989
1990     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
1991     // Emits: (t2Bcc:void (bb:Other):$dst, (imm:i32):$cc)
1992     // Pattern complexity = 6  cost = 1  size = 0
1993
1994     unsigned Opc = Subtarget->isThumb() ?
1995       ((Subtarget->hasThumb2()) ? ARM::t2Bcc : ARM::tBcc) : ARM::Bcc;
1996     SDValue Chain = N->getOperand(0);
1997     SDValue N1 = N->getOperand(1);
1998     SDValue N2 = N->getOperand(2);
1999     SDValue N3 = N->getOperand(3);
2000     SDValue InFlag = N->getOperand(4);
2001     assert(N1.getOpcode() == ISD::BasicBlock);
2002     assert(N2.getOpcode() == ISD::Constant);
2003     assert(N3.getOpcode() == ISD::Register);
2004
2005     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
2006                                cast<ConstantSDNode>(N2)->getZExtValue()),
2007                                MVT::i32);
2008     SDValue Ops[] = { N1, Tmp2, N3, Chain, InFlag };
2009     SDNode *ResNode = CurDAG->getMachineNode(Opc, dl, MVT::Other,
2010                                              MVT::Flag, Ops, 5);
2011     Chain = SDValue(ResNode, 0);
2012     if (N->getNumValues() == 2) {
2013       InFlag = SDValue(ResNode, 1);
2014       ReplaceUses(SDValue(N, 1), InFlag);
2015     }
2016     ReplaceUses(SDValue(N, 0),
2017                 SDValue(Chain.getNode(), Chain.getResNo()));
2018     return NULL;
2019   }
2020   case ARMISD::CMOV:
2021     return SelectCMOVOp(N);
2022   case ARMISD::CNEG: {
2023     EVT VT = N->getValueType(0);
2024     SDValue N0 = N->getOperand(0);
2025     SDValue N1 = N->getOperand(1);
2026     SDValue N2 = N->getOperand(2);
2027     SDValue N3 = N->getOperand(3);
2028     SDValue InFlag = N->getOperand(4);
2029     assert(N2.getOpcode() == ISD::Constant);
2030     assert(N3.getOpcode() == ISD::Register);
2031
2032     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
2033                                cast<ConstantSDNode>(N2)->getZExtValue()),
2034                                MVT::i32);
2035     SDValue Ops[] = { N0, N1, Tmp2, N3, InFlag };
2036     unsigned Opc = 0;
2037     switch (VT.getSimpleVT().SimpleTy) {
2038     default: assert(false && "Illegal conditional move type!");
2039       break;
2040     case MVT::f32:
2041       Opc = ARM::VNEGScc;
2042       break;
2043     case MVT::f64:
2044       Opc = ARM::VNEGDcc;
2045       break;
2046     }
2047     return CurDAG->SelectNodeTo(N, Opc, VT, Ops, 5);
2048   }
2049
2050   case ARMISD::VZIP: {
2051     unsigned Opc = 0;
2052     EVT VT = N->getValueType(0);
2053     switch (VT.getSimpleVT().SimpleTy) {
2054     default: return NULL;
2055     case MVT::v8i8:  Opc = ARM::VZIPd8; break;
2056     case MVT::v4i16: Opc = ARM::VZIPd16; break;
2057     case MVT::v2f32:
2058     case MVT::v2i32: Opc = ARM::VZIPd32; break;
2059     case MVT::v16i8: Opc = ARM::VZIPq8; break;
2060     case MVT::v8i16: Opc = ARM::VZIPq16; break;
2061     case MVT::v4f32:
2062     case MVT::v4i32: Opc = ARM::VZIPq32; break;
2063     }
2064     SDValue Pred = getAL(CurDAG);
2065     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2066     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2067     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2068   }
2069   case ARMISD::VUZP: {
2070     unsigned Opc = 0;
2071     EVT VT = N->getValueType(0);
2072     switch (VT.getSimpleVT().SimpleTy) {
2073     default: return NULL;
2074     case MVT::v8i8:  Opc = ARM::VUZPd8; break;
2075     case MVT::v4i16: Opc = ARM::VUZPd16; break;
2076     case MVT::v2f32:
2077     case MVT::v2i32: Opc = ARM::VUZPd32; break;
2078     case MVT::v16i8: Opc = ARM::VUZPq8; break;
2079     case MVT::v8i16: Opc = ARM::VUZPq16; break;
2080     case MVT::v4f32:
2081     case MVT::v4i32: Opc = ARM::VUZPq32; break;
2082     }
2083     SDValue Pred = getAL(CurDAG);
2084     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2085     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2086     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2087   }
2088   case ARMISD::VTRN: {
2089     unsigned Opc = 0;
2090     EVT VT = N->getValueType(0);
2091     switch (VT.getSimpleVT().SimpleTy) {
2092     default: return NULL;
2093     case MVT::v8i8:  Opc = ARM::VTRNd8; break;
2094     case MVT::v4i16: Opc = ARM::VTRNd16; break;
2095     case MVT::v2f32:
2096     case MVT::v2i32: Opc = ARM::VTRNd32; break;
2097     case MVT::v16i8: Opc = ARM::VTRNq8; break;
2098     case MVT::v8i16: Opc = ARM::VTRNq16; break;
2099     case MVT::v4f32:
2100     case MVT::v4i32: Opc = ARM::VTRNq32; break;
2101     }
2102     SDValue Pred = getAL(CurDAG);
2103     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2104     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2105     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2106   }
2107
2108   case ISD::INTRINSIC_VOID:
2109   case ISD::INTRINSIC_W_CHAIN: {
2110     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
2111     switch (IntNo) {
2112     default:
2113       break;
2114
2115     case Intrinsic::arm_neon_vld1: {
2116       unsigned DOpcodes[] = { ARM::VLD1d8, ARM::VLD1d16,
2117                               ARM::VLD1d32, ARM::VLD1d64 };
2118       unsigned QOpcodes[] = { ARM::VLD1q8, ARM::VLD1q16,
2119                               ARM::VLD1q32, ARM::VLD1q64 };
2120       return SelectVLD(N, 1, DOpcodes, QOpcodes, 0);
2121     }
2122
2123     case Intrinsic::arm_neon_vld2: {
2124       unsigned DOpcodes[] = { ARM::VLD2d8, ARM::VLD2d16,
2125                               ARM::VLD2d32, ARM::VLD1q64 };
2126       unsigned QOpcodes[] = { ARM::VLD2q8, ARM::VLD2q16, ARM::VLD2q32 };
2127       return SelectVLD(N, 2, DOpcodes, QOpcodes, 0);
2128     }
2129
2130     case Intrinsic::arm_neon_vld3: {
2131       unsigned DOpcodes[] = { ARM::VLD3d8, ARM::VLD3d16,
2132                               ARM::VLD3d32, ARM::VLD1d64T };
2133       unsigned QOpcodes0[] = { ARM::VLD3q8_UPD,
2134                                ARM::VLD3q16_UPD,
2135                                ARM::VLD3q32_UPD };
2136       unsigned QOpcodes1[] = { ARM::VLD3q8odd_UPD,
2137                                ARM::VLD3q16odd_UPD,
2138                                ARM::VLD3q32odd_UPD };
2139       return SelectVLD(N, 3, DOpcodes, QOpcodes0, QOpcodes1);
2140     }
2141
2142     case Intrinsic::arm_neon_vld4: {
2143       unsigned DOpcodes[] = { ARM::VLD4d8, ARM::VLD4d16,
2144                               ARM::VLD4d32, ARM::VLD1d64Q };
2145       unsigned QOpcodes0[] = { ARM::VLD4q8_UPD,
2146                                ARM::VLD4q16_UPD,
2147                                ARM::VLD4q32_UPD };
2148       unsigned QOpcodes1[] = { ARM::VLD4q8odd_UPD,
2149                                ARM::VLD4q16odd_UPD,
2150                                ARM::VLD4q32odd_UPD };
2151       return SelectVLD(N, 4, DOpcodes, QOpcodes0, QOpcodes1);
2152     }
2153
2154     case Intrinsic::arm_neon_vld2lane: {
2155       unsigned DOpcodes[] = { ARM::VLD2LNd8, ARM::VLD2LNd16, ARM::VLD2LNd32 };
2156       unsigned QOpcodes0[] = { ARM::VLD2LNq16, ARM::VLD2LNq32 };
2157       unsigned QOpcodes1[] = { ARM::VLD2LNq16odd, ARM::VLD2LNq32odd };
2158       return SelectVLDSTLane(N, true, 2, DOpcodes, QOpcodes0, QOpcodes1);
2159     }
2160
2161     case Intrinsic::arm_neon_vld3lane: {
2162       unsigned DOpcodes[] = { ARM::VLD3LNd8, ARM::VLD3LNd16, ARM::VLD3LNd32 };
2163       unsigned QOpcodes0[] = { ARM::VLD3LNq16, ARM::VLD3LNq32 };
2164       unsigned QOpcodes1[] = { ARM::VLD3LNq16odd, ARM::VLD3LNq32odd };
2165       return SelectVLDSTLane(N, true, 3, DOpcodes, QOpcodes0, QOpcodes1);
2166     }
2167
2168     case Intrinsic::arm_neon_vld4lane: {
2169       unsigned DOpcodes[] = { ARM::VLD4LNd8, ARM::VLD4LNd16, ARM::VLD4LNd32 };
2170       unsigned QOpcodes0[] = { ARM::VLD4LNq16, ARM::VLD4LNq32 };
2171       unsigned QOpcodes1[] = { ARM::VLD4LNq16odd, ARM::VLD4LNq32odd };
2172       return SelectVLDSTLane(N, true, 4, DOpcodes, QOpcodes0, QOpcodes1);
2173     }
2174
2175     case Intrinsic::arm_neon_vst1: {
2176       unsigned DOpcodes[] = { ARM::VST1d8, ARM::VST1d16,
2177                               ARM::VST1d32, ARM::VST1d64 };
2178       unsigned QOpcodes[] = { ARM::VST1q8, ARM::VST1q16,
2179                               ARM::VST1q32, ARM::VST1q64 };
2180       return SelectVST(N, 1, DOpcodes, QOpcodes, 0);
2181     }
2182
2183     case Intrinsic::arm_neon_vst2: {
2184       unsigned DOpcodes[] = { ARM::VST2d8, ARM::VST2d16,
2185                               ARM::VST2d32, ARM::VST1q64 };
2186       unsigned QOpcodes[] = { ARM::VST2q8, ARM::VST2q16, ARM::VST2q32 };
2187       return SelectVST(N, 2, DOpcodes, QOpcodes, 0);
2188     }
2189
2190     case Intrinsic::arm_neon_vst3: {
2191       unsigned DOpcodes[] = { ARM::VST3d8, ARM::VST3d16,
2192                               ARM::VST3d32, ARM::VST1d64T };
2193       unsigned QOpcodes0[] = { ARM::VST3q8_UPD,
2194                                ARM::VST3q16_UPD,
2195                                ARM::VST3q32_UPD };
2196       unsigned QOpcodes1[] = { ARM::VST3q8odd_UPD,
2197                                ARM::VST3q16odd_UPD,
2198                                ARM::VST3q32odd_UPD };
2199       return SelectVST(N, 3, DOpcodes, QOpcodes0, QOpcodes1);
2200     }
2201
2202     case Intrinsic::arm_neon_vst4: {
2203       unsigned DOpcodes[] = { ARM::VST4d8, ARM::VST4d16,
2204                               ARM::VST4d32, ARM::VST1d64Q };
2205       unsigned QOpcodes0[] = { ARM::VST4q8_UPD,
2206                                ARM::VST4q16_UPD,
2207                                ARM::VST4q32_UPD };
2208       unsigned QOpcodes1[] = { ARM::VST4q8odd_UPD,
2209                                ARM::VST4q16odd_UPD,
2210                                ARM::VST4q32odd_UPD };
2211       return SelectVST(N, 4, DOpcodes, QOpcodes0, QOpcodes1);
2212     }
2213
2214     case Intrinsic::arm_neon_vst2lane: {
2215       unsigned DOpcodes[] = { ARM::VST2LNd8, ARM::VST2LNd16, ARM::VST2LNd32 };
2216       unsigned QOpcodes0[] = { ARM::VST2LNq16, ARM::VST2LNq32 };
2217       unsigned QOpcodes1[] = { ARM::VST2LNq16odd, ARM::VST2LNq32odd };
2218       return SelectVLDSTLane(N, false, 2, DOpcodes, QOpcodes0, QOpcodes1);
2219     }
2220
2221     case Intrinsic::arm_neon_vst3lane: {
2222       unsigned DOpcodes[] = { ARM::VST3LNd8, ARM::VST3LNd16, ARM::VST3LNd32 };
2223       unsigned QOpcodes0[] = { ARM::VST3LNq16, ARM::VST3LNq32 };
2224       unsigned QOpcodes1[] = { ARM::VST3LNq16odd, ARM::VST3LNq32odd };
2225       return SelectVLDSTLane(N, false, 3, DOpcodes, QOpcodes0, QOpcodes1);
2226     }
2227
2228     case Intrinsic::arm_neon_vst4lane: {
2229       unsigned DOpcodes[] = { ARM::VST4LNd8, ARM::VST4LNd16, ARM::VST4LNd32 };
2230       unsigned QOpcodes0[] = { ARM::VST4LNq16, ARM::VST4LNq32 };
2231       unsigned QOpcodes1[] = { ARM::VST4LNq16odd, ARM::VST4LNq32odd };
2232       return SelectVLDSTLane(N, false, 4, DOpcodes, QOpcodes0, QOpcodes1);
2233     }
2234     }
2235     break;
2236   }
2237
2238   case ISD::CONCAT_VECTORS:
2239     return SelectConcatVector(N);
2240   }
2241
2242   return SelectCode(N);
2243 }
2244
2245 bool ARMDAGToDAGISel::
2246 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2247                              std::vector<SDValue> &OutOps) {
2248   assert(ConstraintCode == 'm' && "unexpected asm memory constraint");
2249   // Require the address to be in a register.  That is safe for all ARM
2250   // variants and it is hard to do anything much smarter without knowing
2251   // how the operand is used.
2252   OutOps.push_back(Op);
2253   return false;
2254 }
2255
2256 /// createARMISelDag - This pass converts a legalized DAG into a
2257 /// ARM-specific DAG, ready for instruction scheduling.
2258 ///
2259 FunctionPass *llvm::createARMISelDag(ARMBaseTargetMachine &TM,
2260                                      CodeGenOpt::Level OptLevel) {
2261   return new ARMDAGToDAGISel(TM, OptLevel);
2262 }
2263
2264 /// ModelWithRegSequence - Return true if isel should use REG_SEQUENCE to model
2265 /// operations involving sub-registers.
2266 bool llvm::ModelWithRegSequence() {
2267   return UseRegSeq;
2268 }