lib/Target/ARM/ARMISelDAGToDAG.cpp

   1 //===-- ARMISelDAGToDAG.cpp - A dag to dag inst selector for ARM ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the ARM target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMTargetMachine.h"
  16 #include "llvm/CallingConv.h"
  17 #include "llvm/DerivedTypes.h"
  18 #include "llvm/Function.h"
  19 #include "llvm/Constants.h"
  20 #include "llvm/Intrinsics.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGISel.h"
  26 #include "llvm/CodeGen/SSARegMap.h"
  27 #include "llvm/Target/TargetLowering.h"
  28 #include "llvm/Support/Debug.h"
  29 #include <iostream>
  30 #include <vector>
  31 using namespace llvm;
  32
  33 namespace {
  34   class ARMTargetLowering : public TargetLowering {
  35     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
  36   public:
  37     ARMTargetLowering(TargetMachine &TM);
  38     virtual SDOperand LowerOperation(SDOperand Op, SelectionDAG &DAG);
  39     virtual const char *getTargetNodeName(unsigned Opcode) const;
  40   };
  41
  42 }
  43
  44 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
  45   : TargetLowering(TM) {
  46   addRegisterClass(MVT::i32, ARM::IntRegsRegisterClass);
  47   addRegisterClass(MVT::f32, ARM::FPRegsRegisterClass);
  48   addRegisterClass(MVT::f64, ARM::DFPRegsRegisterClass);
  49
  50   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
  51
  52   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
  53   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
  54
  55   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
  56   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
  57
  58   setOperationAction(ISD::RET,           MVT::Other, Custom);
  59   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
  60   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
  61
  62   setOperationAction(ISD::SELECT, MVT::i32, Expand);
  63
  64   setOperationAction(ISD::SETCC, MVT::i32, Expand);
  65   setOperationAction(ISD::SETCC, MVT::f32, Expand);
  66   setOperationAction(ISD::SETCC, MVT::f64, Expand);
  67
  68   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
  69   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
  70   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
  71   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
  72
  73   setOperationAction(ISD::VASTART,       MVT::Other, Custom);
  74   setOperationAction(ISD::VAEND,         MVT::Other, Expand);
  75
  76   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
  77   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
  78
  79   setSchedulingPreference(SchedulingForRegPressure);
  80   computeRegisterProperties();
  81 }
  82
  83 namespace llvm {
  84   namespace ARMISD {
  85     enum NodeType {
  86       // Start the numbering where the builting ops and target ops leave off.
  87       FIRST_NUMBER = ISD::BUILTIN_OP_END+ARM::INSTRUCTION_LIST_END,
  88       /// CALL - A direct function call.
  89       CALL,
  90
  91       /// Return with a flag operand.
  92       RET_FLAG,
  93
  94       CMP,
  95       CMPE,
  96
  97       SELECT,
  98
  99       BR,
 100
 101       FSITOS,
 102       FTOSIS,
 103
 104       FSITOD,
 105       FTOSID,
 106
 107       FUITOS,
 108       FTOUIS,
 109
 110       FUITOD,
 111       FTOUID,
 112
 113       FMRRD,
 114
 115       FMDRR,
 116
 117       FMSTAT
 118     };
 119   }
 120 }
 121
 122 /// DAGFPCCToARMCC - Convert a DAG fp condition code to an ARM CC
 123 static ARMCC::CondCodes DAGFPCCToARMCC(ISD::CondCode CC) {
 124   switch (CC) {
 125   default:
 126     assert(0 && "Unknown fp condition code!");
 127 // For the following conditions we use a comparison that throws exceptions,
 128 // so we may assume that V=0
 129   case ISD::SETOEQ: return ARMCC::EQ;
 130   case ISD::SETOGT: return ARMCC::GT;
 131   case ISD::SETOGE: return ARMCC::GE;
 132   case ISD::SETOLT: return ARMCC::LT;
 133   case ISD::SETOLE: return ARMCC::LE;
 134   case ISD::SETONE: return ARMCC::NE;
 135 // For the following conditions the result is undefined in case of a nan,
 136 // so we may assume that V=0
 137   case ISD::SETEQ:  return ARMCC::EQ;
 138   case ISD::SETGT:  return ARMCC::GT;
 139   case ISD::SETGE:  return ARMCC::GE;
 140   case ISD::SETLT:  return ARMCC::LT;
 141   case ISD::SETLE:  return ARMCC::LE;
 142   case ISD::SETNE:  return ARMCC::NE;
 143 // For the following we may not assume anything
 144 //    SETO      =  N | Z | !C | !V              = ???
 145 //    SETUO     = (!N & !Z & C & V)             = ???
 146 //    SETUEQ    = (!N & !Z & C & V) | Z         = ???
 147 //    SETUGT    = (!N & !Z & C & V) | (!Z & !N) = ???
 148 //    SETUGE    = (!N & !Z & C & V) | !N        = !N  = PL
 149   case ISD::SETUGE: return ARMCC::PL;
 150 //    SETULT    = (!N & !Z & C & V) | N         = ???
 151 //    SETULE    = (!N & !Z & C & V) | Z | N     = ???
 152 //    SETUNE    = (!N & !Z & C & V) | !Z        = !Z  = NE
 153   case ISD::SETUNE: return ARMCC::NE;
 154   }
 155 }
 156
 157 /// DAGIntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 158 static ARMCC::CondCodes DAGIntCCToARMCC(ISD::CondCode CC) {
 159   switch (CC) {
 160   default:
 161     assert(0 && "Unknown integer condition code!");
 162   case ISD::SETEQ:  return ARMCC::EQ;
 163   case ISD::SETNE:  return ARMCC::NE;
 164   case ISD::SETLT:  return ARMCC::LT;
 165   case ISD::SETLE:  return ARMCC::LE;
 166   case ISD::SETGT:  return ARMCC::GT;
 167   case ISD::SETGE:  return ARMCC::GE;
 168   case ISD::SETULT: return ARMCC::CC;
 169   case ISD::SETULE: return ARMCC::LS;
 170   case ISD::SETUGT: return ARMCC::HI;
 171   case ISD::SETUGE: return ARMCC::CS;
 172   }
 173 }
 174
 175 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 176   switch (Opcode) {
 177   default: return 0;
 178   case ARMISD::CALL:          return "ARMISD::CALL";
 179   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 180   case ARMISD::SELECT:        return "ARMISD::SELECT";
 181   case ARMISD::CMP:           return "ARMISD::CMP";
 182   case ARMISD::CMPE:          return "ARMISD::CMPE";
 183   case ARMISD::BR:            return "ARMISD::BR";
 184   case ARMISD::FSITOS:        return "ARMISD::FSITOS";
 185   case ARMISD::FTOSIS:        return "ARMISD::FTOSIS";
 186   case ARMISD::FSITOD:        return "ARMISD::FSITOD";
 187   case ARMISD::FTOSID:        return "ARMISD::FTOSID";
 188   case ARMISD::FUITOS:        return "ARMISD::FUITOS";
 189   case ARMISD::FTOUIS:        return "ARMISD::FTOUIS";
 190   case ARMISD::FUITOD:        return "ARMISD::FUITOD";
 191   case ARMISD::FTOUID:        return "ARMISD::FTOUID";
 192   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 193   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 194   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 195   }
 196 }
 197
 198 class ArgumentLayout {
 199   std::vector<bool>           is_reg;
 200   std::vector<unsigned>       pos;
 201   std::vector<MVT::ValueType> types;
 202 public:
 203   ArgumentLayout(const std::vector<MVT::ValueType> &Types) {
 204     types = Types;
 205
 206     unsigned      RegNum = 0;
 207     unsigned StackOffset = 0;
 208     for(std::vector<MVT::ValueType>::const_iterator I = Types.begin();
 209         I != Types.end();
 210         ++I) {
 211       MVT::ValueType VT = *I;
 212       assert(VT == MVT::i32 || VT == MVT::f32 || VT == MVT::f64);
 213       unsigned     size = MVT::getSizeInBits(VT)/32;
 214
 215       RegNum = ((RegNum + size - 1) / size) * size;
 216       if (RegNum < 4) {
 217         pos.push_back(RegNum);
 218         is_reg.push_back(true);
 219         RegNum += size;
 220       } else {
 221         unsigned bytes = size * 32/8;
 222         StackOffset = ((StackOffset + bytes - 1) / bytes) * bytes;
 223         pos.push_back(StackOffset);
 224         is_reg.push_back(false);
 225         StackOffset += bytes;
 226       }
 227     }
 228   }
 229   unsigned getRegisterNum(unsigned argNum) {
 230     assert(isRegister(argNum));
 231     return pos[argNum];
 232   }
 233   unsigned getOffset(unsigned argNum) {
 234     assert(isOffset(argNum));
 235     return pos[argNum];
 236   }
 237   unsigned isRegister(unsigned argNum) {
 238     assert(argNum < is_reg.size());
 239     return is_reg[argNum];
 240   }
 241   unsigned isOffset(unsigned argNum) {
 242     return !isRegister(argNum);
 243   }
 244   MVT::ValueType getType(unsigned argNum) {
 245     assert(argNum < types.size());
 246     return types[argNum];
 247   }
 248   unsigned getStackSize(void) {
 249     int last = is_reg.size() - 1;
 250     if (last < 0)
 251       return 0;
 252     if (isRegister(last))
 253       return 0;
 254     return getOffset(last) + MVT::getSizeInBits(getType(last))/8;
 255   }
 256   int lastRegArg(void) {
 257     int size = is_reg.size();
 258     int last = 0;
 259     while(last < size && isRegister(last))
 260       last++;
 261     last--;
 262     return last;
 263   }
 264   int lastRegNum(void) {
 265     int            l = lastRegArg();
 266     if (l < 0)
 267       return -1;
 268     unsigned       r = getRegisterNum(l);
 269     MVT::ValueType t = getType(l);
 270     assert(t == MVT::i32 || t == MVT::f32 || t == MVT::f64);
 271     if (t == MVT::f64)
 272       return r + 1;
 273     return r;
 274   }
 275 };
 276
 277 // This transforms a ISD::CALL node into a
 278 // callseq_star <- ARMISD:CALL <- callseq_end
 279 // chain
 280 static SDOperand LowerCALL(SDOperand Op, SelectionDAG &DAG) {
 281   SDOperand Chain    = Op.getOperand(0);
 282   unsigned CallConv  = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
 283   assert(CallConv == CallingConv::C && "unknown calling convention");
 284   bool isVarArg      = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 285   bool isTailCall    = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
 286   assert(isTailCall == false && "tail call not supported");
 287   SDOperand Callee   = Op.getOperand(4);
 288   unsigned NumOps    = (Op.getNumOperands() - 5) / 2;
 289   SDOperand StackPtr = DAG.getRegister(ARM::R13, MVT::i32);
 290   static const unsigned regs[] = {
 291     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 292   };
 293
 294   std::vector<MVT::ValueType> Types;
 295   for (unsigned i = 0; i < NumOps; ++i) {
 296     MVT::ValueType VT = Op.getOperand(5+2*i).getValueType();
 297     Types.push_back(VT);
 298   }
 299   ArgumentLayout Layout(Types);
 300
 301   unsigned NumBytes = Layout.getStackSize();
 302
 303   Chain = DAG.getCALLSEQ_START(Chain,
 304                                DAG.getConstant(NumBytes, MVT::i32));
 305
 306   //Build a sequence of stores
 307   std::vector<SDOperand> MemOpChains;
 308   for (unsigned i = Layout.lastRegArg() + 1; i < NumOps; ++i) {
 309     SDOperand      Arg = Op.getOperand(5+2*i);
 310     unsigned ArgOffset = Layout.getOffset(i);
 311     SDOperand   PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
 312     PtrOff             = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 313     MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff,
 314                                        DAG.getSrcValue(NULL)));
 315   }
 316   if (!MemOpChains.empty())
 317     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 318                         &MemOpChains[0], MemOpChains.size());
 319
 320   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 321   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 322   // node so that legalize doesn't hack it.
 323   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 324     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
 325
 326   // If this is a direct call, pass the chain and the callee.
 327   assert (Callee.Val);
 328   std::vector<SDOperand> Ops;
 329   Ops.push_back(Chain);
 330   Ops.push_back(Callee);
 331
 332   // Build a sequence of copy-to-reg nodes chained together with token chain
 333   // and flag operands which copy the outgoing args into the appropriate regs.
 334   SDOperand InFlag;
 335   for (int i = 0, e = Layout.lastRegArg(); i <= e; ++i) {
 336     SDOperand     Arg = Op.getOperand(5+2*i);
 337     unsigned   RegNum = Layout.getRegisterNum(i);
 338     unsigned     Reg1 = regs[RegNum];
 339     MVT::ValueType VT = Layout.getType(i);
 340     assert(VT == Arg.getValueType());
 341     assert(VT == MVT::i32 || VT == MVT::f32 || VT == MVT::f64);
 342
 343     // Add argument register to the end of the list so that it is known live
 344     // into the call.
 345     Ops.push_back(DAG.getRegister(Reg1, MVT::i32));
 346     if (VT == MVT::f64) {
 347       unsigned    Reg2 = regs[RegNum + 1];
 348       SDOperand SDReg1 = DAG.getRegister(Reg1, MVT::i32);
 349       SDOperand SDReg2 = DAG.getRegister(Reg2, MVT::i32);
 350
 351       Ops.push_back(DAG.getRegister(Reg2, MVT::i32));
 352       SDVTList    VTs = DAG.getVTList(MVT::Other, MVT::Flag);
 353       SDOperand Ops[] = {Chain, SDReg1, SDReg2, Arg, InFlag};
 354       Chain = DAG.getNode(ARMISD::FMRRD, VTs, Ops, InFlag.Val ? 5 : 4);
 355     } else {
 356       if (VT == MVT::f32)
 357         Arg = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Arg);
 358       Chain = DAG.getCopyToReg(Chain, Reg1, Arg, InFlag);
 359     }
 360     InFlag = Chain.getValue(1);
 361   }
 362
 363   std::vector<MVT::ValueType> NodeTys;
 364   NodeTys.push_back(MVT::Other);   // Returns a chain
 365   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 366
 367   unsigned CallOpc = ARMISD::CALL;
 368   if (InFlag.Val)
 369     Ops.push_back(InFlag);
 370   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
 371   InFlag = Chain.getValue(1);
 372
 373   std::vector<SDOperand> ResultVals;
 374   NodeTys.clear();
 375
 376   // If the call has results, copy the values out of the ret val registers.
 377   MVT::ValueType VT = Op.Val->getValueType(0);
 378   if (VT != MVT::Other) {
 379     assert(VT == MVT::i32 || VT == MVT::f32 || VT == MVT::f64);
 380     SDOperand Value;
 381
 382     SDOperand Value1 = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag);
 383     Chain            = Value1.getValue(1);
 384     InFlag           = Value1.getValue(2);
 385     if (VT == MVT::i32)
 386       Value = Value1;
 387     if (VT == MVT::f32)
 388       Value = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Value1);
 389     if (VT == MVT::f64) {
 390       SDOperand Value2 = DAG.getCopyFromReg(Chain, ARM::R1, MVT::i32, InFlag);
 391       Chain            = Value2.getValue(1);
 392       Value            = DAG.getNode(ARMISD::FMDRR, MVT::f64, Value1, Value2);
 393     }
 394     ResultVals.push_back(Value);
 395     NodeTys.push_back(VT);
 396   }
 397
 398   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 399                       DAG.getConstant(NumBytes, MVT::i32));
 400   NodeTys.push_back(MVT::Other);
 401
 402   if (ResultVals.empty())
 403     return Chain;
 404
 405   ResultVals.push_back(Chain);
 406   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys, &ResultVals[0],
 407                               ResultVals.size());
 408   return Res.getValue(Op.ResNo);
 409 }
 410
 411 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG) {
 412   SDOperand Copy;
 413   SDOperand Chain = Op.getOperand(0);
 414   SDOperand    R0 = DAG.getRegister(ARM::R0, MVT::i32);
 415   SDOperand    R1 = DAG.getRegister(ARM::R1, MVT::i32);
 416
 417   switch(Op.getNumOperands()) {
 418   default:
 419     assert(0 && "Do not know how to return this many arguments!");
 420     abort();
 421   case 1: {
 422     SDOperand LR = DAG.getRegister(ARM::R14, MVT::i32);
 423     return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Chain);
 424   }
 425   case 3: {
 426     SDOperand Val = Op.getOperand(1);
 427     assert(Val.getValueType() == MVT::i32 ||
 428            Val.getValueType() == MVT::f32 ||
 429            Val.getValueType() == MVT::f64);
 430
 431     if (Val.getValueType() == MVT::f64) {
 432       SDVTList    VTs = DAG.getVTList(MVT::Other, MVT::Flag);
 433       SDOperand Ops[] = {Chain, R0, R1, Val};
 434       Copy  = DAG.getNode(ARMISD::FMRRD, VTs, Ops, 4);
 435     } else {
 436       if (Val.getValueType() == MVT::f32)
 437         Val = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Val);
 438       Copy = DAG.getCopyToReg(Chain, R0, Val, SDOperand());
 439     }
 440
 441     if (DAG.getMachineFunction().liveout_empty()) {
 442       DAG.getMachineFunction().addLiveOut(ARM::R0);
 443       if (Val.getValueType() == MVT::f64)
 444         DAG.getMachineFunction().addLiveOut(ARM::R1);
 445     }
 446     break;
 447   }
 448   case 5:
 449     Copy = DAG.getCopyToReg(Chain, ARM::R1, Op.getOperand(3), SDOperand());
 450     Copy = DAG.getCopyToReg(Copy, ARM::R0, Op.getOperand(1), Copy.getValue(1));
 451     // If we haven't noted the R0+R1 are live out, do so now.
 452     if (DAG.getMachineFunction().liveout_empty()) {
 453       DAG.getMachineFunction().addLiveOut(ARM::R0);
 454       DAG.getMachineFunction().addLiveOut(ARM::R1);
 455     }
 456     break;
 457   }
 458
 459   //We must use RET_FLAG instead of BRIND because BRIND doesn't have a flag
 460   return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 461 }
 462
 463 static SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
 464   MVT::ValueType PtrVT = Op.getValueType();
 465   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 466   Constant *C = CP->getConstVal();
 467   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
 468
 469   return CPI;
 470 }
 471
 472 static SDOperand LowerGlobalAddress(SDOperand Op,
 473                                     SelectionDAG &DAG) {
 474   GlobalValue  *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 475   int alignment = 2;
 476   SDOperand CPAddr = DAG.getConstantPool(GV, MVT::i32, alignment);
 477   return DAG.getLoad(MVT::i32, DAG.getEntryNode(), CPAddr, NULL, 0);
 478 }
 479
 480 static SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG,
 481                               unsigned VarArgsFrameIndex) {
 482   // vastart just stores the address of the VarArgsFrameIndex slot into the
 483   // memory location argument.
 484   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 485   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
 486   return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), Op.getOperand(2));
 487 }
 488
 489 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 490                                        int &VarArgsFrameIndex) {
 491   MachineFunction   &MF = DAG.getMachineFunction();
 492   MachineFrameInfo *MFI = MF.getFrameInfo();
 493   SSARegMap     *RegMap = MF.getSSARegMap();
 494   unsigned      NumArgs = Op.Val->getNumValues()-1;
 495   SDOperand        Root = Op.getOperand(0);
 496   bool         isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 497   static const unsigned REGS[] = {
 498     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 499   };
 500
 501   std::vector<MVT::ValueType> Types(Op.Val->value_begin(), Op.Val->value_end() - 1);
 502   ArgumentLayout Layout(Types);
 503
 504   std::vector<SDOperand> ArgValues;
 505   for (unsigned ArgNo = 0; ArgNo < NumArgs; ++ArgNo) {
 506     MVT::ValueType VT = Types[ArgNo];
 507
 508     SDOperand Value;
 509     if (Layout.isRegister(ArgNo)) {
 510       assert(VT == MVT::i32 || VT == MVT::f32 || VT == MVT::f64);
 511       unsigned  RegNum = Layout.getRegisterNum(ArgNo);
 512       unsigned    Reg1 = REGS[RegNum];
 513       unsigned   VReg1 = RegMap->createVirtualRegister(&ARM::IntRegsRegClass);
 514       SDOperand Value1 = DAG.getCopyFromReg(Root, VReg1, MVT::i32);
 515       MF.addLiveIn(Reg1, VReg1);
 516       if (VT == MVT::f64) {
 517         unsigned    Reg2 = REGS[RegNum + 1];
 518         unsigned   VReg2 = RegMap->createVirtualRegister(&ARM::IntRegsRegClass);
 519         SDOperand Value2 = DAG.getCopyFromReg(Root, VReg2, MVT::i32);
 520         MF.addLiveIn(Reg2, VReg2);
 521         Value            = DAG.getNode(ARMISD::FMDRR, MVT::f64, Value1, Value2);
 522       } else {
 523         Value = Value1;
 524         if (VT == MVT::f32)
 525           Value = DAG.getNode(ISD::BIT_CONVERT, VT, Value);
 526       }
 527     } else {
 528       // If the argument is actually used, emit a load from the right stack
 529       // slot.
 530       if (!Op.Val->hasNUsesOfValue(0, ArgNo)) {
 531         unsigned Offset = Layout.getOffset(ArgNo);
 532         unsigned   Size = MVT::getSizeInBits(VT)/8;
 533         int          FI = MFI->CreateFixedObject(Size, Offset);
 534         SDOperand   FIN = DAG.getFrameIndex(FI, VT);
 535         Value = DAG.getLoad(VT, Root, FIN, NULL, 0);
 536       } else {
 537         Value = DAG.getNode(ISD::UNDEF, VT);
 538       }
 539     }
 540     ArgValues.push_back(Value);
 541   }
 542
 543   unsigned NextRegNum = Layout.lastRegNum() + 1;
 544
 545   if (isVarArg) {
 546     //If this function is vararg we must store the remaing
 547     //registers so that they can be acessed with va_start
 548     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(MVT::i32)/8,
 549                                                -16 + NextRegNum * 4);
 550
 551     SmallVector<SDOperand, 4> MemOps;
 552     for (unsigned RegNo = NextRegNum; RegNo < 4; ++RegNo) {
 553       int RegOffset = - (4 - RegNo) * 4;
 554       int FI = MFI->CreateFixedObject(MVT::getSizeInBits(MVT::i32)/8,
 555                                       RegOffset);
 556       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i32);
 557
 558       unsigned VReg = RegMap->createVirtualRegister(&ARM::IntRegsRegClass);
 559       MF.addLiveIn(REGS[RegNo], VReg);
 560
 561       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 562       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN,
 563                                      DAG.getSrcValue(NULL));
 564       MemOps.push_back(Store);
 565     }
 566     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
 567   }
 568
 569   ArgValues.push_back(Root);
 570
 571   // Return the new list of results.
 572   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
 573                                     Op.Val->value_end());
 574   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
 575 }
 576
 577 static SDOperand GetCMP(ISD::CondCode CC, SDOperand LHS, SDOperand RHS,
 578                         SelectionDAG &DAG) {
 579   MVT::ValueType vt = LHS.getValueType();
 580   assert(vt == MVT::i32 || vt == MVT::f32 || vt == MVT::f64);
 581
 582   bool isOrderedFloat = (vt == MVT::f32 || vt == MVT::f64) &&
 583     (CC >= ISD::SETOEQ && CC <= ISD::SETONE);
 584
 585   SDOperand Cmp;
 586   if (isOrderedFloat) {
 587     Cmp = DAG.getNode(ARMISD::CMPE, MVT::Flag, LHS, RHS);
 588   } else {
 589     Cmp = DAG.getNode(ARMISD::CMP,  MVT::Flag, LHS, RHS);
 590   }
 591
 592   if (vt != MVT::i32)
 593     Cmp = DAG.getNode(ARMISD::FMSTAT, MVT::Flag, Cmp);
 594   return Cmp;
 595 }
 596
 597 static SDOperand GetARMCC(ISD::CondCode CC, MVT::ValueType vt,
 598                           SelectionDAG &DAG) {
 599   assert(vt == MVT::i32 || vt == MVT::f32 || vt == MVT::f64);
 600   if (vt == MVT::i32)
 601     return DAG.getConstant(DAGIntCCToARMCC(CC), MVT::i32);
 602   else
 603     return DAG.getConstant(DAGFPCCToARMCC(CC), MVT::i32);
 604 }
 605
 606 static SDOperand LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
 607   SDOperand LHS = Op.getOperand(0);
 608   SDOperand RHS = Op.getOperand(1);
 609   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
 610   SDOperand TrueVal = Op.getOperand(2);
 611   SDOperand FalseVal = Op.getOperand(3);
 612   SDOperand      Cmp = GetCMP(CC, LHS, RHS, DAG);
 613   SDOperand    ARMCC = GetARMCC(CC, LHS.getValueType(), DAG);
 614   return DAG.getNode(ARMISD::SELECT, MVT::i32, TrueVal, FalseVal, ARMCC, Cmp);
 615 }
 616
 617 static SDOperand LowerBR_CC(SDOperand Op, SelectionDAG &DAG) {
 618   SDOperand  Chain = Op.getOperand(0);
 619   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
 620   SDOperand    LHS = Op.getOperand(2);
 621   SDOperand    RHS = Op.getOperand(3);
 622   SDOperand   Dest = Op.getOperand(4);
 623   SDOperand    Cmp = GetCMP(CC, LHS, RHS, DAG);
 624   SDOperand  ARMCC = GetARMCC(CC, LHS.getValueType(), DAG);
 625   return DAG.getNode(ARMISD::BR, MVT::Other, Chain, Dest, ARMCC, Cmp);
 626 }
 627
 628 static SDOperand LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
 629   SDOperand IntVal  = Op.getOperand(0);
 630   assert(IntVal.getValueType() == MVT::i32);
 631   MVT::ValueType vt = Op.getValueType();
 632   assert(vt == MVT::f32 ||
 633          vt == MVT::f64);
 634
 635   SDOperand Tmp = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, IntVal);
 636   ARMISD::NodeType op = vt == MVT::f32 ? ARMISD::FSITOS : ARMISD::FSITOD;
 637   return DAG.getNode(op, vt, Tmp);
 638 }
 639
 640 static SDOperand LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
 641   assert(Op.getValueType() == MVT::i32);
 642   SDOperand FloatVal = Op.getOperand(0);
 643   MVT::ValueType  vt = FloatVal.getValueType();
 644   assert(vt == MVT::f32 || vt == MVT::f64);
 645
 646   ARMISD::NodeType op = vt == MVT::f32 ? ARMISD::FTOSIS : ARMISD::FTOSID;
 647   SDOperand Tmp = DAG.getNode(op, MVT::f32, FloatVal);
 648   return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Tmp);
 649 }
 650
 651 static SDOperand LowerUINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
 652   SDOperand IntVal  = Op.getOperand(0);
 653   assert(IntVal.getValueType() == MVT::i32);
 654   MVT::ValueType vt = Op.getValueType();
 655   assert(vt == MVT::f32 ||
 656          vt == MVT::f64);
 657
 658   SDOperand Tmp = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, IntVal);
 659   ARMISD::NodeType op = vt == MVT::f32 ? ARMISD::FUITOS : ARMISD::FUITOD;
 660   return DAG.getNode(op, vt, Tmp);
 661 }
 662
 663 static SDOperand LowerFP_TO_UINT(SDOperand Op, SelectionDAG &DAG) {
 664   assert(Op.getValueType() == MVT::i32);
 665   SDOperand FloatVal = Op.getOperand(0);
 666   MVT::ValueType  vt = FloatVal.getValueType();
 667   assert(vt == MVT::f32 || vt == MVT::f64);
 668
 669   ARMISD::NodeType op = vt == MVT::f32 ? ARMISD::FTOUIS : ARMISD::FTOUID;
 670   SDOperand Tmp = DAG.getNode(op, MVT::f32, FloatVal);
 671   return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Tmp);
 672 }
 673
 674 SDOperand ARMTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 675   switch (Op.getOpcode()) {
 676   default:
 677     assert(0 && "Should not custom lower this!");
 678     abort();
 679   case ISD::ConstantPool:
 680     return LowerConstantPool(Op, DAG);
 681   case ISD::GlobalAddress:
 682     return LowerGlobalAddress(Op, DAG);
 683   case ISD::FP_TO_SINT:
 684     return LowerFP_TO_SINT(Op, DAG);
 685   case ISD::SINT_TO_FP:
 686     return LowerSINT_TO_FP(Op, DAG);
 687   case ISD::FP_TO_UINT:
 688     return LowerFP_TO_UINT(Op, DAG);
 689   case ISD::UINT_TO_FP:
 690     return LowerUINT_TO_FP(Op, DAG);
 691   case ISD::FORMAL_ARGUMENTS:
 692     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex);
 693   case ISD::CALL:
 694     return LowerCALL(Op, DAG);
 695   case ISD::RET:
 696     return LowerRET(Op, DAG);
 697   case ISD::SELECT_CC:
 698     return LowerSELECT_CC(Op, DAG);
 699   case ISD::BR_CC:
 700     return LowerBR_CC(Op, DAG);
 701   case ISD::VASTART:
 702     return LowerVASTART(Op, DAG, VarArgsFrameIndex);
 703   }
 704 }
 705
 706 //===----------------------------------------------------------------------===//
 707 // Instruction Selector Implementation
 708 //===----------------------------------------------------------------------===//
 709
 710 //===--------------------------------------------------------------------===//
 711 /// ARMDAGToDAGISel - ARM specific code to select ARM machine
 712 /// instructions for SelectionDAG operations.
 713 ///
 714 namespace {
 715 class ARMDAGToDAGISel : public SelectionDAGISel {
 716   ARMTargetLowering Lowering;
 717
 718 public:
 719   ARMDAGToDAGISel(TargetMachine &TM)
 720     : SelectionDAGISel(Lowering), Lowering(TM) {
 721   }
 722
 723   SDNode *Select(SDOperand Op);
 724   virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
 725   bool SelectAddrRegImm(SDOperand N, SDOperand &Offset, SDOperand &Base);
 726   bool SelectAddrMode1(SDOperand N, SDOperand &Arg, SDOperand &Shift,
 727                        SDOperand &ShiftType);
 728
 729   // Include the pieces autogenerated from the target description.
 730 #include "ARMGenDAGISel.inc"
 731 };
 732
 733 void ARMDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 734   DEBUG(BB->dump());
 735
 736   DAG.setRoot(SelectRoot(DAG.getRoot()));
 737   DAG.RemoveDeadNodes();
 738
 739   ScheduleAndEmitDAG(DAG);
 740 }
 741
 742 static bool isInt12Immediate(SDNode *N, short &Imm) {
 743   if (N->getOpcode() != ISD::Constant)
 744     return false;
 745
 746   int32_t t = cast<ConstantSDNode>(N)->getValue();
 747   int max = 1<<12;
 748   int min = -max;
 749   if (t > min && t < max) {
 750     Imm = t;
 751     return true;
 752   }
 753   else
 754     return false;
 755 }
 756
 757 static bool isInt12Immediate(SDOperand Op, short &Imm) {
 758   return isInt12Immediate(Op.Val, Imm);
 759 }
 760
 761 static uint32_t rotateL(uint32_t x) {
 762   uint32_t bit31 = (x & (1 << 31)) >> 31;
 763   uint32_t     t = x << 1;
 764   return t | bit31;
 765 }
 766
 767 static bool isUInt8Immediate(uint32_t x) {
 768   return x < (1 << 8);
 769 }
 770
 771 static bool isRotInt8Immediate(uint32_t x) {
 772   int r;
 773   for (r = 0; r < 16; r++) {
 774     if (isUInt8Immediate(x))
 775       return true;
 776     x = rotateL(rotateL(x));
 777   }
 778   return false;
 779 }
 780
 781 bool ARMDAGToDAGISel::SelectAddrMode1(SDOperand N,
 782                                       SDOperand &Arg,
 783                                       SDOperand &Shift,
 784                                       SDOperand &ShiftType) {
 785   switch(N.getOpcode()) {
 786   case ISD::Constant: {
 787     uint32_t val = cast<ConstantSDNode>(N)->getValue();
 788     if(!isRotInt8Immediate(val)) {
 789       const Type  *t =  MVT::getTypeForValueType(MVT::i32);
 790       Constant    *C = ConstantUInt::get(t, val);
 791       int  alignment = 2;
 792       SDOperand Addr = CurDAG->getTargetConstantPool(C, MVT::i32, alignment);
 793       SDOperand    Z = CurDAG->getTargetConstant(0,     MVT::i32);
 794       SDNode      *n = CurDAG->getTargetNode(ARM::ldr,  MVT::i32, Z, Addr);
 795       Arg            = SDOperand(n, 0);
 796     } else
 797       Arg            = CurDAG->getTargetConstant(val,    MVT::i32);
 798
 799     Shift     = CurDAG->getTargetConstant(0,             MVT::i32);
 800     ShiftType = CurDAG->getTargetConstant(ARMShift::LSL, MVT::i32);
 801     return true;
 802   }
 803   case ISD::SRA:
 804     Arg       = N.getOperand(0);
 805     Shift     = N.getOperand(1);
 806     ShiftType = CurDAG->getTargetConstant(ARMShift::ASR, MVT::i32);
 807     return true;
 808   case ISD::SRL:
 809     Arg       = N.getOperand(0);
 810     Shift     = N.getOperand(1);
 811     ShiftType = CurDAG->getTargetConstant(ARMShift::LSR, MVT::i32);
 812     return true;
 813   case ISD::SHL:
 814     Arg       = N.getOperand(0);
 815     Shift     = N.getOperand(1);
 816     ShiftType = CurDAG->getTargetConstant(ARMShift::LSL, MVT::i32);
 817     return true;
 818   }
 819
 820   Arg       = N;
 821   Shift     = CurDAG->getTargetConstant(0, MVT::i32);
 822   ShiftType = CurDAG->getTargetConstant(ARMShift::LSL, MVT::i32);
 823   return true;
 824 }
 825
 826 //register plus/minus 12 bit offset
 827 bool ARMDAGToDAGISel::SelectAddrRegImm(SDOperand N, SDOperand &Offset,
 828                                     SDOperand &Base) {
 829   if (FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(N)) {
 830     Base = CurDAG->getTargetFrameIndex(FIN->getIndex(), MVT::i32);
 831     Offset = CurDAG->getTargetConstant(0, MVT::i32);
 832     return true;
 833   }
 834   if (N.getOpcode() == ISD::ADD) {
 835     short imm = 0;
 836     if (isInt12Immediate(N.getOperand(1), imm)) {
 837       Offset = CurDAG->getTargetConstant(imm, MVT::i32);
 838       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 839         Base = CurDAG->getTargetFrameIndex(FI->getIndex(), N.getValueType());
 840       } else {
 841         Base = N.getOperand(0);
 842       }
 843       return true; // [r+i]
 844     }
 845   }
 846
 847   Offset = CurDAG->getTargetConstant(0, MVT::i32);
 848   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N)) {
 849     Base = CurDAG->getTargetFrameIndex(FI->getIndex(), N.getValueType());
 850   }
 851   else
 852     Base = N;
 853   return true;      //any address fits in a register
 854 }
 855
 856 SDNode *ARMDAGToDAGISel::Select(SDOperand Op) {
 857   SDNode *N = Op.Val;
 858
 859   switch (N->getOpcode()) {
 860   default:
 861     return SelectCode(Op);
 862     break;
 863   }
 864   return NULL;
 865 }
 866
 867 }  // end anonymous namespace
 868
 869 /// createARMISelDag - This pass converts a legalized DAG into a
 870 /// ARM-specific DAG, ready for instruction scheduling.
 871 ///
 872 FunctionPass *llvm::createARMISelDag(TargetMachine &TM) {
 873   return new ARMDAGToDAGISel(TM);
 874 }