lib/Target/ARM/ARMISelDAGToDAG.cpp

   1 //===-- ARMISelDAGToDAG.cpp - A dag to dag inst selector for ARM ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the ARM target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMISelLowering.h"
  17 #include "ARMTargetMachine.h"
  18 #include "llvm/CallingConv.h"
  19 #include "llvm/Constants.h"
  20 #include "llvm/DerivedTypes.h"
  21 #include "llvm/Function.h"
  22 #include "llvm/Intrinsics.h"
  23 #include "llvm/LLVMContext.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/SelectionDAGISel.h"
  29 #include "llvm/Target/TargetLowering.h"
  30 #include "llvm/Target/TargetOptions.h"
  31 #include "llvm/Support/Compiler.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35
  36 using namespace llvm;
  37
  38 //===--------------------------------------------------------------------===//
  39 /// ARMDAGToDAGISel - ARM specific code to select ARM machine
  40 /// instructions for SelectionDAG operations.
  41 ///
  42 namespace {
  43 class ARMDAGToDAGISel : public SelectionDAGISel {
  44   ARMBaseTargetMachine &TM;
  45
  46   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  47   /// make the right decision when generating code for different targets.
  48   const ARMSubtarget *Subtarget;
  49
  50 public:
  51   explicit ARMDAGToDAGISel(ARMBaseTargetMachine &tm,
  52                            CodeGenOpt::Level OptLevel)
  53     : SelectionDAGISel(tm, OptLevel), TM(tm),
  54     Subtarget(&TM.getSubtarget<ARMSubtarget>()) {
  55   }
  56
  57   virtual const char *getPassName() const {
  58     return "ARM Instruction Selection";
  59   }
  60
  61   /// getI32Imm - Return a target constant of type i32 with the specified
  62   /// value.
  63   inline SDValue getI32Imm(unsigned Imm) {
  64     return CurDAG->getTargetConstant(Imm, MVT::i32);
  65   }
  66
  67   SDNode *Select(SDNode *N);
  68
  69   bool SelectShifterOperandReg(SDNode *Op, SDValue N, SDValue &A,
  70                                SDValue &B, SDValue &C);
  71   bool SelectAddrMode2(SDNode *Op, SDValue N, SDValue &Base,
  72                        SDValue &Offset, SDValue &Opc);
  73   bool SelectAddrMode2Offset(SDNode *Op, SDValue N,
  74                              SDValue &Offset, SDValue &Opc);
  75   bool SelectAddrMode3(SDNode *Op, SDValue N, SDValue &Base,
  76                        SDValue &Offset, SDValue &Opc);
  77   bool SelectAddrMode3Offset(SDNode *Op, SDValue N,
  78                              SDValue &Offset, SDValue &Opc);
  79   bool SelectAddrMode4(SDNode *Op, SDValue N, SDValue &Addr,
  80                        SDValue &Mode);
  81   bool SelectAddrMode5(SDNode *Op, SDValue N, SDValue &Base,
  82                        SDValue &Offset);
  83   bool SelectAddrMode6(SDNode *Op, SDValue N, SDValue &Addr, SDValue &Align);
  84
  85   bool SelectAddrModePC(SDNode *Op, SDValue N, SDValue &Offset,
  86                         SDValue &Label);
  87
  88   bool SelectThumbAddrModeRR(SDNode *Op, SDValue N, SDValue &Base,
  89                              SDValue &Offset);
  90   bool SelectThumbAddrModeRI5(SDNode *Op, SDValue N, unsigned Scale,
  91                               SDValue &Base, SDValue &OffImm,
  92                               SDValue &Offset);
  93   bool SelectThumbAddrModeS1(SDNode *Op, SDValue N, SDValue &Base,
  94                              SDValue &OffImm, SDValue &Offset);
  95   bool SelectThumbAddrModeS2(SDNode *Op, SDValue N, SDValue &Base,
  96                              SDValue &OffImm, SDValue &Offset);
  97   bool SelectThumbAddrModeS4(SDNode *Op, SDValue N, SDValue &Base,
  98                              SDValue &OffImm, SDValue &Offset);
  99   bool SelectThumbAddrModeSP(SDNode *Op, SDValue N, SDValue &Base,
 100                              SDValue &OffImm);
 101
 102   bool SelectT2ShifterOperandReg(SDNode *Op, SDValue N,
 103                                  SDValue &BaseReg, SDValue &Opc);
 104   bool SelectT2AddrModeImm12(SDNode *Op, SDValue N, SDValue &Base,
 105                              SDValue &OffImm);
 106   bool SelectT2AddrModeImm8(SDNode *Op, SDValue N, SDValue &Base,
 107                             SDValue &OffImm);
 108   bool SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
 109                                  SDValue &OffImm);
 110   bool SelectT2AddrModeImm8s4(SDNode *Op, SDValue N, SDValue &Base,
 111                               SDValue &OffImm);
 112   bool SelectT2AddrModeSoReg(SDNode *Op, SDValue N, SDValue &Base,
 113                              SDValue &OffReg, SDValue &ShImm);
 114
 115   // Include the pieces autogenerated from the target description.
 116 #include "ARMGenDAGISel.inc"
 117
 118 private:
 119   /// SelectARMIndexedLoad - Indexed (pre/post inc/dec) load matching code for
 120   /// ARM.
 121   SDNode *SelectARMIndexedLoad(SDNode *N);
 122   SDNode *SelectT2IndexedLoad(SDNode *N);
 123
 124   /// SelectVLD - Select NEON load intrinsics.  NumVecs should be
 125   /// 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 126   /// loads of D registers and even subregs and odd subregs of Q registers.
 127   /// For NumVecs <= 2, QOpcodes1 is not used.
 128   SDNode *SelectVLD(SDNode *N, unsigned NumVecs, unsigned *DOpcodes,
 129                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 130
 131   /// SelectVST - Select NEON store intrinsics.  NumVecs should
 132   /// be 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 133   /// stores of D registers and even subregs and odd subregs of Q registers.
 134   /// For NumVecs <= 2, QOpcodes1 is not used.
 135   SDNode *SelectVST(SDNode *N, unsigned NumVecs, unsigned *DOpcodes,
 136                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 137
 138   /// SelectVLDSTLane - Select NEON load/store lane intrinsics.  NumVecs should
 139   /// be 2, 3 or 4.  The opcode arrays specify the instructions used for
 140   /// load/store of D registers and even subregs and odd subregs of Q registers.
 141   SDNode *SelectVLDSTLane(SDNode *N, bool IsLoad, unsigned NumVecs,
 142                           unsigned *DOpcodes, unsigned *QOpcodes0,
 143                           unsigned *QOpcodes1);
 144
 145   /// SelectV6T2BitfieldExtractOp - Select SBFX/UBFX instructions for ARM.
 146   SDNode *SelectV6T2BitfieldExtractOp(SDNode *N, unsigned Opc);
 147
 148   /// SelectCMOVOp - Select CMOV instructions for ARM.
 149   SDNode *SelectCMOVOp(SDNode *N);
 150   SDNode *SelectT2CMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 151                               ARMCC::CondCodes CCVal, SDValue CCR,
 152                               SDValue InFlag);
 153   SDNode *SelectARMCMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 154                                ARMCC::CondCodes CCVal, SDValue CCR,
 155                                SDValue InFlag);
 156   SDNode *SelectT2CMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 157                               ARMCC::CondCodes CCVal, SDValue CCR,
 158                               SDValue InFlag);
 159   SDNode *SelectARMCMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 160                                ARMCC::CondCodes CCVal, SDValue CCR,
 161                                SDValue InFlag);
 162
 163   /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 164   /// inline asm expressions.
 165   virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 166                                             char ConstraintCode,
 167                                             std::vector<SDValue> &OutOps);
 168
 169   /// PairDRegs - Insert a pair of double registers into an implicit def to
 170   /// form a quad register.
 171   SDNode *PairDRegs(EVT VT, SDValue V0, SDValue V1);
 172 };
 173 }
 174
 175 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 176 /// operand. If so Imm will receive the 32-bit value.
 177 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 178   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 179     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 180     return true;
 181   }
 182   return false;
 183 }
 184
 185 // isInt32Immediate - This method tests to see if a constant operand.
 186 // If so Imm will receive the 32 bit value.
 187 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 188   return isInt32Immediate(N.getNode(), Imm);
 189 }
 190
 191 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 192 // opcode and that it has a immediate integer right operand.
 193 // If so Imm will receive the 32 bit value.
 194 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 195   return N->getOpcode() == Opc &&
 196          isInt32Immediate(N->getOperand(1).getNode(), Imm);
 197 }
 198
 199
 200 bool ARMDAGToDAGISel::SelectShifterOperandReg(SDNode *Op,
 201                                               SDValue N,
 202                                               SDValue &BaseReg,
 203                                               SDValue &ShReg,
 204                                               SDValue &Opc) {
 205   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 206
 207   // Don't match base register only case. That is matched to a separate
 208   // lower complexity pattern with explicit register operand.
 209   if (ShOpcVal == ARM_AM::no_shift) return false;
 210
 211   BaseReg = N.getOperand(0);
 212   unsigned ShImmVal = 0;
 213   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 214     ShReg = CurDAG->getRegister(0, MVT::i32);
 215     ShImmVal = RHS->getZExtValue() & 31;
 216   } else {
 217     ShReg = N.getOperand(1);
 218   }
 219   Opc = CurDAG->getTargetConstant(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal),
 220                                   MVT::i32);
 221   return true;
 222 }
 223
 224 bool ARMDAGToDAGISel::SelectAddrMode2(SDNode *Op, SDValue N,
 225                                       SDValue &Base, SDValue &Offset,
 226                                       SDValue &Opc) {
 227   if (N.getOpcode() == ISD::MUL) {
 228     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 229       // X * [3,5,9] -> X + X * [2,4,8] etc.
 230       int RHSC = (int)RHS->getZExtValue();
 231       if (RHSC & 1) {
 232         RHSC = RHSC & ~1;
 233         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 234         if (RHSC < 0) {
 235           AddSub = ARM_AM::sub;
 236           RHSC = - RHSC;
 237         }
 238         if (isPowerOf2_32(RHSC)) {
 239           unsigned ShAmt = Log2_32(RHSC);
 240           Base = Offset = N.getOperand(0);
 241           Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt,
 242                                                             ARM_AM::lsl),
 243                                           MVT::i32);
 244           return true;
 245         }
 246       }
 247     }
 248   }
 249
 250   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 251     Base = N;
 252     if (N.getOpcode() == ISD::FrameIndex) {
 253       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 254       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 255     } else if (N.getOpcode() == ARMISD::Wrapper &&
 256                !(Subtarget->useMovt() &&
 257                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 258       Base = N.getOperand(0);
 259     }
 260     Offset = CurDAG->getRegister(0, MVT::i32);
 261     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(ARM_AM::add, 0,
 262                                                       ARM_AM::no_shift),
 263                                     MVT::i32);
 264     return true;
 265   }
 266
 267   // Match simple R +/- imm12 operands.
 268   if (N.getOpcode() == ISD::ADD)
 269     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 270       int RHSC = (int)RHS->getZExtValue();
 271       if ((RHSC >= 0 && RHSC < 0x1000) ||
 272           (RHSC < 0 && RHSC > -0x1000)) { // 12 bits.
 273         Base = N.getOperand(0);
 274         if (Base.getOpcode() == ISD::FrameIndex) {
 275           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 276           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 277         }
 278         Offset = CurDAG->getRegister(0, MVT::i32);
 279
 280         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 281         if (RHSC < 0) {
 282           AddSub = ARM_AM::sub;
 283           RHSC = - RHSC;
 284         }
 285         Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, RHSC,
 286                                                           ARM_AM::no_shift),
 287                                         MVT::i32);
 288         return true;
 289       }
 290     }
 291
 292   // Otherwise this is R +/- [possibly shifted] R.
 293   ARM_AM::AddrOpc AddSub = N.getOpcode() == ISD::ADD ? ARM_AM::add:ARM_AM::sub;
 294   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(1));
 295   unsigned ShAmt = 0;
 296
 297   Base   = N.getOperand(0);
 298   Offset = N.getOperand(1);
 299
 300   if (ShOpcVal != ARM_AM::no_shift) {
 301     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 302     // it.
 303     if (ConstantSDNode *Sh =
 304            dyn_cast<ConstantSDNode>(N.getOperand(1).getOperand(1))) {
 305       ShAmt = Sh->getZExtValue();
 306       Offset = N.getOperand(1).getOperand(0);
 307     } else {
 308       ShOpcVal = ARM_AM::no_shift;
 309     }
 310   }
 311
 312   // Try matching (R shl C) + (R).
 313   if (N.getOpcode() == ISD::ADD && ShOpcVal == ARM_AM::no_shift) {
 314     ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(0));
 315     if (ShOpcVal != ARM_AM::no_shift) {
 316       // Check to see if the RHS of the shift is a constant, if not, we can't
 317       // fold it.
 318       if (ConstantSDNode *Sh =
 319           dyn_cast<ConstantSDNode>(N.getOperand(0).getOperand(1))) {
 320         ShAmt = Sh->getZExtValue();
 321         Offset = N.getOperand(0).getOperand(0);
 322         Base = N.getOperand(1);
 323       } else {
 324         ShOpcVal = ARM_AM::no_shift;
 325       }
 326     }
 327   }
 328
 329   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 330                                   MVT::i32);
 331   return true;
 332 }
 333
 334 bool ARMDAGToDAGISel::SelectAddrMode2Offset(SDNode *Op, SDValue N,
 335                                             SDValue &Offset, SDValue &Opc) {
 336   unsigned Opcode = Op->getOpcode();
 337   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 338     ? cast<LoadSDNode>(Op)->getAddressingMode()
 339     : cast<StoreSDNode>(Op)->getAddressingMode();
 340   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 341     ? ARM_AM::add : ARM_AM::sub;
 342   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 343     int Val = (int)C->getZExtValue();
 344     if (Val >= 0 && Val < 0x1000) { // 12 bits.
 345       Offset = CurDAG->getRegister(0, MVT::i32);
 346       Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, Val,
 347                                                         ARM_AM::no_shift),
 348                                       MVT::i32);
 349       return true;
 350     }
 351   }
 352
 353   Offset = N;
 354   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 355   unsigned ShAmt = 0;
 356   if (ShOpcVal != ARM_AM::no_shift) {
 357     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 358     // it.
 359     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 360       ShAmt = Sh->getZExtValue();
 361       Offset = N.getOperand(0);
 362     } else {
 363       ShOpcVal = ARM_AM::no_shift;
 364     }
 365   }
 366
 367   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 368                                   MVT::i32);
 369   return true;
 370 }
 371
 372
 373 bool ARMDAGToDAGISel::SelectAddrMode3(SDNode *Op, SDValue N,
 374                                       SDValue &Base, SDValue &Offset,
 375                                       SDValue &Opc) {
 376   if (N.getOpcode() == ISD::SUB) {
 377     // X - C  is canonicalize to X + -C, no need to handle it here.
 378     Base = N.getOperand(0);
 379     Offset = N.getOperand(1);
 380     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::sub, 0),MVT::i32);
 381     return true;
 382   }
 383
 384   if (N.getOpcode() != ISD::ADD) {
 385     Base = N;
 386     if (N.getOpcode() == ISD::FrameIndex) {
 387       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 388       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 389     }
 390     Offset = CurDAG->getRegister(0, MVT::i32);
 391     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0),MVT::i32);
 392     return true;
 393   }
 394
 395   // If the RHS is +/- imm8, fold into addr mode.
 396   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 397     int RHSC = (int)RHS->getZExtValue();
 398     if ((RHSC >= 0 && RHSC < 256) ||
 399         (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 400       Base = N.getOperand(0);
 401       if (Base.getOpcode() == ISD::FrameIndex) {
 402         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 403         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 404       }
 405       Offset = CurDAG->getRegister(0, MVT::i32);
 406
 407       ARM_AM::AddrOpc AddSub = ARM_AM::add;
 408       if (RHSC < 0) {
 409         AddSub = ARM_AM::sub;
 410         RHSC = - RHSC;
 411       }
 412       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, RHSC),MVT::i32);
 413       return true;
 414     }
 415   }
 416
 417   Base = N.getOperand(0);
 418   Offset = N.getOperand(1);
 419   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0), MVT::i32);
 420   return true;
 421 }
 422
 423 bool ARMDAGToDAGISel::SelectAddrMode3Offset(SDNode *Op, SDValue N,
 424                                             SDValue &Offset, SDValue &Opc) {
 425   unsigned Opcode = Op->getOpcode();
 426   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 427     ? cast<LoadSDNode>(Op)->getAddressingMode()
 428     : cast<StoreSDNode>(Op)->getAddressingMode();
 429   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 430     ? ARM_AM::add : ARM_AM::sub;
 431   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 432     int Val = (int)C->getZExtValue();
 433     if (Val >= 0 && Val < 256) {
 434       Offset = CurDAG->getRegister(0, MVT::i32);
 435       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, Val), MVT::i32);
 436       return true;
 437     }
 438   }
 439
 440   Offset = N;
 441   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, 0), MVT::i32);
 442   return true;
 443 }
 444
 445 bool ARMDAGToDAGISel::SelectAddrMode4(SDNode *Op, SDValue N,
 446                                       SDValue &Addr, SDValue &Mode) {
 447   Addr = N;
 448   Mode = CurDAG->getTargetConstant(0, MVT::i32);
 449   return true;
 450 }
 451
 452 bool ARMDAGToDAGISel::SelectAddrMode5(SDNode *Op, SDValue N,
 453                                       SDValue &Base, SDValue &Offset) {
 454   if (N.getOpcode() != ISD::ADD) {
 455     Base = N;
 456     if (N.getOpcode() == ISD::FrameIndex) {
 457       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 458       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 459     } else if (N.getOpcode() == ARMISD::Wrapper &&
 460                !(Subtarget->useMovt() &&
 461                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 462       Base = N.getOperand(0);
 463     }
 464     Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 465                                        MVT::i32);
 466     return true;
 467   }
 468
 469   // If the RHS is +/- imm8, fold into addr mode.
 470   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 471     int RHSC = (int)RHS->getZExtValue();
 472     if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied by 4.
 473       RHSC >>= 2;
 474       if ((RHSC >= 0 && RHSC < 256) ||
 475           (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 476         Base = N.getOperand(0);
 477         if (Base.getOpcode() == ISD::FrameIndex) {
 478           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 479           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 480         }
 481
 482         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 483         if (RHSC < 0) {
 484           AddSub = ARM_AM::sub;
 485           RHSC = - RHSC;
 486         }
 487         Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(AddSub, RHSC),
 488                                            MVT::i32);
 489         return true;
 490       }
 491     }
 492   }
 493
 494   Base = N;
 495   Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 496                                      MVT::i32);
 497   return true;
 498 }
 499
 500 bool ARMDAGToDAGISel::SelectAddrMode6(SDNode *Op, SDValue N,
 501                                       SDValue &Addr, SDValue &Align) {
 502   Addr = N;
 503   // Default to no alignment.
 504   Align = CurDAG->getTargetConstant(0, MVT::i32);
 505   return true;
 506 }
 507
 508 bool ARMDAGToDAGISel::SelectAddrModePC(SDNode *Op, SDValue N,
 509                                        SDValue &Offset, SDValue &Label) {
 510   if (N.getOpcode() == ARMISD::PIC_ADD && N.hasOneUse()) {
 511     Offset = N.getOperand(0);
 512     SDValue N1 = N.getOperand(1);
 513     Label  = CurDAG->getTargetConstant(cast<ConstantSDNode>(N1)->getZExtValue(),
 514                                        MVT::i32);
 515     return true;
 516   }
 517   return false;
 518 }
 519
 520 bool ARMDAGToDAGISel::SelectThumbAddrModeRR(SDNode *Op, SDValue N,
 521                                             SDValue &Base, SDValue &Offset){
 522   // FIXME dl should come from the parent load or store, not the address
 523   DebugLoc dl = Op->getDebugLoc();
 524   if (N.getOpcode() != ISD::ADD) {
 525     ConstantSDNode *NC = dyn_cast<ConstantSDNode>(N);
 526     if (!NC || NC->getZExtValue() != 0)
 527       return false;
 528
 529     Base = Offset = N;
 530     return true;
 531   }
 532
 533   Base = N.getOperand(0);
 534   Offset = N.getOperand(1);
 535   return true;
 536 }
 537
 538 bool
 539 ARMDAGToDAGISel::SelectThumbAddrModeRI5(SDNode *Op, SDValue N,
 540                                         unsigned Scale, SDValue &Base,
 541                                         SDValue &OffImm, SDValue &Offset) {
 542   if (Scale == 4) {
 543     SDValue TmpBase, TmpOffImm;
 544     if (SelectThumbAddrModeSP(Op, N, TmpBase, TmpOffImm))
 545       return false;  // We want to select tLDRspi / tSTRspi instead.
 546     if (N.getOpcode() == ARMISD::Wrapper &&
 547         N.getOperand(0).getOpcode() == ISD::TargetConstantPool)
 548       return false;  // We want to select tLDRpci instead.
 549   }
 550
 551   if (N.getOpcode() != ISD::ADD) {
 552     if (N.getOpcode() == ARMISD::Wrapper &&
 553         !(Subtarget->useMovt() &&
 554           N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 555       Base = N.getOperand(0);
 556     } else
 557       Base = N;
 558
 559     Offset = CurDAG->getRegister(0, MVT::i32);
 560     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 561     return true;
 562   }
 563
 564   // Thumb does not have [sp, r] address mode.
 565   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 566   RegisterSDNode *RHSR = dyn_cast<RegisterSDNode>(N.getOperand(1));
 567   if ((LHSR && LHSR->getReg() == ARM::SP) ||
 568       (RHSR && RHSR->getReg() == ARM::SP)) {
 569     Base = N;
 570     Offset = CurDAG->getRegister(0, MVT::i32);
 571     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 572     return true;
 573   }
 574
 575   // If the RHS is + imm5 * scale, fold into addr mode.
 576   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 577     int RHSC = (int)RHS->getZExtValue();
 578     if ((RHSC & (Scale-1)) == 0) {  // The constant is implicitly multiplied.
 579       RHSC /= Scale;
 580       if (RHSC >= 0 && RHSC < 32) {
 581         Base = N.getOperand(0);
 582         Offset = CurDAG->getRegister(0, MVT::i32);
 583         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 584         return true;
 585       }
 586     }
 587   }
 588
 589   Base = N.getOperand(0);
 590   Offset = N.getOperand(1);
 591   OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 592   return true;
 593 }
 594
 595 bool ARMDAGToDAGISel::SelectThumbAddrModeS1(SDNode *Op, SDValue N,
 596                                             SDValue &Base, SDValue &OffImm,
 597                                             SDValue &Offset) {
 598   return SelectThumbAddrModeRI5(Op, N, 1, Base, OffImm, Offset);
 599 }
 600
 601 bool ARMDAGToDAGISel::SelectThumbAddrModeS2(SDNode *Op, SDValue N,
 602                                             SDValue &Base, SDValue &OffImm,
 603                                             SDValue &Offset) {
 604   return SelectThumbAddrModeRI5(Op, N, 2, Base, OffImm, Offset);
 605 }
 606
 607 bool ARMDAGToDAGISel::SelectThumbAddrModeS4(SDNode *Op, SDValue N,
 608                                             SDValue &Base, SDValue &OffImm,
 609                                             SDValue &Offset) {
 610   return SelectThumbAddrModeRI5(Op, N, 4, Base, OffImm, Offset);
 611 }
 612
 613 bool ARMDAGToDAGISel::SelectThumbAddrModeSP(SDNode *Op, SDValue N,
 614                                            SDValue &Base, SDValue &OffImm) {
 615   if (N.getOpcode() == ISD::FrameIndex) {
 616     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 617     Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 618     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 619     return true;
 620   }
 621
 622   if (N.getOpcode() != ISD::ADD)
 623     return false;
 624
 625   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 626   if (N.getOperand(0).getOpcode() == ISD::FrameIndex ||
 627       (LHSR && LHSR->getReg() == ARM::SP)) {
 628     // If the RHS is + imm8 * scale, fold into addr mode.
 629     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 630       int RHSC = (int)RHS->getZExtValue();
 631       if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied.
 632         RHSC >>= 2;
 633         if (RHSC >= 0 && RHSC < 256) {
 634           Base = N.getOperand(0);
 635           if (Base.getOpcode() == ISD::FrameIndex) {
 636             int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 637             Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 638           }
 639           OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 640           return true;
 641         }
 642       }
 643     }
 644   }
 645
 646   return false;
 647 }
 648
 649 bool ARMDAGToDAGISel::SelectT2ShifterOperandReg(SDNode *Op, SDValue N,
 650                                                 SDValue &BaseReg,
 651                                                 SDValue &Opc) {
 652   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 653
 654   // Don't match base register only case. That is matched to a separate
 655   // lower complexity pattern with explicit register operand.
 656   if (ShOpcVal == ARM_AM::no_shift) return false;
 657
 658   BaseReg = N.getOperand(0);
 659   unsigned ShImmVal = 0;
 660   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 661     ShImmVal = RHS->getZExtValue() & 31;
 662     Opc = getI32Imm(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal));
 663     return true;
 664   }
 665
 666   return false;
 667 }
 668
 669 bool ARMDAGToDAGISel::SelectT2AddrModeImm12(SDNode *Op, SDValue N,
 670                                             SDValue &Base, SDValue &OffImm) {
 671   // Match simple R + imm12 operands.
 672
 673   // Base only.
 674   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 675     if (N.getOpcode() == ISD::FrameIndex) {
 676       // Match frame index...
 677       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 678       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 679       OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 680       return true;
 681     } else if (N.getOpcode() == ARMISD::Wrapper &&
 682                !(Subtarget->useMovt() &&
 683                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 684       Base = N.getOperand(0);
 685       if (Base.getOpcode() == ISD::TargetConstantPool)
 686         return false;  // We want to select t2LDRpci instead.
 687     } else
 688       Base = N;
 689     OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 690     return true;
 691   }
 692
 693   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 694     if (SelectT2AddrModeImm8(Op, N, Base, OffImm))
 695       // Let t2LDRi8 handle (R - imm8).
 696       return false;
 697
 698     int RHSC = (int)RHS->getZExtValue();
 699     if (N.getOpcode() == ISD::SUB)
 700       RHSC = -RHSC;
 701
 702     if (RHSC >= 0 && RHSC < 0x1000) { // 12 bits (unsigned)
 703       Base   = N.getOperand(0);
 704       if (Base.getOpcode() == ISD::FrameIndex) {
 705         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 706         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 707       }
 708       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 709       return true;
 710     }
 711   }
 712
 713   // Base only.
 714   Base = N;
 715   OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 716   return true;
 717 }
 718
 719 bool ARMDAGToDAGISel::SelectT2AddrModeImm8(SDNode *Op, SDValue N,
 720                                            SDValue &Base, SDValue &OffImm) {
 721   // Match simple R - imm8 operands.
 722   if (N.getOpcode() == ISD::ADD || N.getOpcode() == ISD::SUB) {
 723     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 724       int RHSC = (int)RHS->getSExtValue();
 725       if (N.getOpcode() == ISD::SUB)
 726         RHSC = -RHSC;
 727
 728       if ((RHSC >= -255) && (RHSC < 0)) { // 8 bits (always negative)
 729         Base = N.getOperand(0);
 730         if (Base.getOpcode() == ISD::FrameIndex) {
 731           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 732           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 733         }
 734         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 735         return true;
 736       }
 737     }
 738   }
 739
 740   return false;
 741 }
 742
 743 bool ARMDAGToDAGISel::SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
 744                                                  SDValue &OffImm){
 745   unsigned Opcode = Op->getOpcode();
 746   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 747     ? cast<LoadSDNode>(Op)->getAddressingMode()
 748     : cast<StoreSDNode>(Op)->getAddressingMode();
 749   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N)) {
 750     int RHSC = (int)RHS->getZExtValue();
 751     if (RHSC >= 0 && RHSC < 0x100) { // 8 bits.
 752       OffImm = ((AM == ISD::PRE_INC) || (AM == ISD::POST_INC))
 753         ? CurDAG->getTargetConstant(RHSC, MVT::i32)
 754         : CurDAG->getTargetConstant(-RHSC, MVT::i32);
 755       return true;
 756     }
 757   }
 758
 759   return false;
 760 }
 761
 762 bool ARMDAGToDAGISel::SelectT2AddrModeImm8s4(SDNode *Op, SDValue N,
 763                                              SDValue &Base, SDValue &OffImm) {
 764   if (N.getOpcode() == ISD::ADD) {
 765     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 766       int RHSC = (int)RHS->getZExtValue();
 767       if (((RHSC & 0x3) == 0) &&
 768           ((RHSC >= 0 && RHSC < 0x400) || (RHSC < 0 && RHSC > -0x400))) { // 8 bits.
 769         Base   = N.getOperand(0);
 770         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 771         return true;
 772       }
 773     }
 774   } else if (N.getOpcode() == ISD::SUB) {
 775     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 776       int RHSC = (int)RHS->getZExtValue();
 777       if (((RHSC & 0x3) == 0) && (RHSC >= 0 && RHSC < 0x400)) { // 8 bits.
 778         Base   = N.getOperand(0);
 779         OffImm = CurDAG->getTargetConstant(-RHSC, MVT::i32);
 780         return true;
 781       }
 782     }
 783   }
 784
 785   return false;
 786 }
 787
 788 bool ARMDAGToDAGISel::SelectT2AddrModeSoReg(SDNode *Op, SDValue N,
 789                                             SDValue &Base,
 790                                             SDValue &OffReg, SDValue &ShImm) {
 791   // (R - imm8) should be handled by t2LDRi8. The rest are handled by t2LDRi12.
 792   if (N.getOpcode() != ISD::ADD)
 793     return false;
 794
 795   // Leave (R + imm12) for t2LDRi12, (R - imm8) for t2LDRi8.
 796   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 797     int RHSC = (int)RHS->getZExtValue();
 798     if (RHSC >= 0 && RHSC < 0x1000) // 12 bits (unsigned)
 799       return false;
 800     else if (RHSC < 0 && RHSC >= -255) // 8 bits
 801       return false;
 802   }
 803
 804   // Look for (R + R) or (R + (R << [1,2,3])).
 805   unsigned ShAmt = 0;
 806   Base   = N.getOperand(0);
 807   OffReg = N.getOperand(1);
 808
 809   // Swap if it is ((R << c) + R).
 810   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(OffReg);
 811   if (ShOpcVal != ARM_AM::lsl) {
 812     ShOpcVal = ARM_AM::getShiftOpcForNode(Base);
 813     if (ShOpcVal == ARM_AM::lsl)
 814       std::swap(Base, OffReg);
 815   }
 816
 817   if (ShOpcVal == ARM_AM::lsl) {
 818     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 819     // it.
 820     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(OffReg.getOperand(1))) {
 821       ShAmt = Sh->getZExtValue();
 822       if (ShAmt >= 4) {
 823         ShAmt = 0;
 824         ShOpcVal = ARM_AM::no_shift;
 825       } else
 826         OffReg = OffReg.getOperand(0);
 827     } else {
 828       ShOpcVal = ARM_AM::no_shift;
 829     }
 830   }
 831
 832   ShImm = CurDAG->getTargetConstant(ShAmt, MVT::i32);
 833
 834   return true;
 835 }
 836
 837 //===--------------------------------------------------------------------===//
 838
 839 /// getAL - Returns a ARMCC::AL immediate node.
 840 static inline SDValue getAL(SelectionDAG *CurDAG) {
 841   return CurDAG->getTargetConstant((uint64_t)ARMCC::AL, MVT::i32);
 842 }
 843
 844 SDNode *ARMDAGToDAGISel::SelectARMIndexedLoad(SDNode *N) {
 845   LoadSDNode *LD = cast<LoadSDNode>(N);
 846   ISD::MemIndexedMode AM = LD->getAddressingMode();
 847   if (AM == ISD::UNINDEXED)
 848     return NULL;
 849
 850   EVT LoadedVT = LD->getMemoryVT();
 851   SDValue Offset, AMOpc;
 852   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 853   unsigned Opcode = 0;
 854   bool Match = false;
 855   if (LoadedVT == MVT::i32 &&
 856       SelectAddrMode2Offset(N, LD->getOffset(), Offset, AMOpc)) {
 857     Opcode = isPre ? ARM::LDR_PRE : ARM::LDR_POST;
 858     Match = true;
 859   } else if (LoadedVT == MVT::i16 &&
 860              SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
 861     Match = true;
 862     Opcode = (LD->getExtensionType() == ISD::SEXTLOAD)
 863       ? (isPre ? ARM::LDRSH_PRE : ARM::LDRSH_POST)
 864       : (isPre ? ARM::LDRH_PRE : ARM::LDRH_POST);
 865   } else if (LoadedVT == MVT::i8 || LoadedVT == MVT::i1) {
 866     if (LD->getExtensionType() == ISD::SEXTLOAD) {
 867       if (SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
 868         Match = true;
 869         Opcode = isPre ? ARM::LDRSB_PRE : ARM::LDRSB_POST;
 870       }
 871     } else {
 872       if (SelectAddrMode2Offset(N, LD->getOffset(), Offset, AMOpc)) {
 873         Match = true;
 874         Opcode = isPre ? ARM::LDRB_PRE : ARM::LDRB_POST;
 875       }
 876     }
 877   }
 878
 879   if (Match) {
 880     SDValue Chain = LD->getChain();
 881     SDValue Base = LD->getBasePtr();
 882     SDValue Ops[]= { Base, Offset, AMOpc, getAL(CurDAG),
 883                      CurDAG->getRegister(0, MVT::i32), Chain };
 884     return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32, MVT::i32,
 885                                   MVT::Other, Ops, 6);
 886   }
 887
 888   return NULL;
 889 }
 890
 891 SDNode *ARMDAGToDAGISel::SelectT2IndexedLoad(SDNode *N) {
 892   LoadSDNode *LD = cast<LoadSDNode>(N);
 893   ISD::MemIndexedMode AM = LD->getAddressingMode();
 894   if (AM == ISD::UNINDEXED)
 895     return NULL;
 896
 897   EVT LoadedVT = LD->getMemoryVT();
 898   bool isSExtLd = LD->getExtensionType() == ISD::SEXTLOAD;
 899   SDValue Offset;
 900   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 901   unsigned Opcode = 0;
 902   bool Match = false;
 903   if (SelectT2AddrModeImm8Offset(N, LD->getOffset(), Offset)) {
 904     switch (LoadedVT.getSimpleVT().SimpleTy) {
 905     case MVT::i32:
 906       Opcode = isPre ? ARM::t2LDR_PRE : ARM::t2LDR_POST;
 907       break;
 908     case MVT::i16:
 909       if (isSExtLd)
 910         Opcode = isPre ? ARM::t2LDRSH_PRE : ARM::t2LDRSH_POST;
 911       else
 912         Opcode = isPre ? ARM::t2LDRH_PRE : ARM::t2LDRH_POST;
 913       break;
 914     case MVT::i8:
 915     case MVT::i1:
 916       if (isSExtLd)
 917         Opcode = isPre ? ARM::t2LDRSB_PRE : ARM::t2LDRSB_POST;
 918       else
 919         Opcode = isPre ? ARM::t2LDRB_PRE : ARM::t2LDRB_POST;
 920       break;
 921     default:
 922       return NULL;
 923     }
 924     Match = true;
 925   }
 926
 927   if (Match) {
 928     SDValue Chain = LD->getChain();
 929     SDValue Base = LD->getBasePtr();
 930     SDValue Ops[]= { Base, Offset, getAL(CurDAG),
 931                      CurDAG->getRegister(0, MVT::i32), Chain };
 932     return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32, MVT::i32,
 933                                   MVT::Other, Ops, 5);
 934   }
 935
 936   return NULL;
 937 }
 938
 939 /// PairDRegs - Insert a pair of double registers into an implicit def to
 940 /// form a quad register.
 941 SDNode *ARMDAGToDAGISel::PairDRegs(EVT VT, SDValue V0, SDValue V1) {
 942   DebugLoc dl = V0.getNode()->getDebugLoc();
 943   SDValue Undef =
 944     SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, VT), 0);
 945   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
 946   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
 947   SDNode *Pair = CurDAG->getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
 948                                         VT, Undef, V0, SubReg0);
 949   return CurDAG->getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
 950                                 VT, SDValue(Pair, 0), V1, SubReg1);
 951 }
 952
 953 /// GetNEONSubregVT - Given a type for a 128-bit NEON vector, return the type
 954 /// for a 64-bit subregister of the vector.
 955 static EVT GetNEONSubregVT(EVT VT) {
 956   switch (VT.getSimpleVT().SimpleTy) {
 957   default: llvm_unreachable("unhandled NEON type");
 958   case MVT::v16i8: return MVT::v8i8;
 959   case MVT::v8i16: return MVT::v4i16;
 960   case MVT::v4f32: return MVT::v2f32;
 961   case MVT::v4i32: return MVT::v2i32;
 962   case MVT::v2i64: return MVT::v1i64;
 963   }
 964 }
 965
 966 SDNode *ARMDAGToDAGISel::SelectVLD(SDNode *N, unsigned NumVecs,
 967                                    unsigned *DOpcodes, unsigned *QOpcodes0,
 968                                    unsigned *QOpcodes1) {
 969   assert(NumVecs >= 1 && NumVecs <= 4 && "VLD NumVecs out-of-range");
 970   DebugLoc dl = N->getDebugLoc();
 971
 972   SDValue MemAddr, Align;
 973   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
 974     return NULL;
 975
 976   SDValue Chain = N->getOperand(0);
 977   EVT VT = N->getValueType(0);
 978   bool is64BitVector = VT.is64BitVector();
 979
 980   unsigned OpcodeIndex;
 981   switch (VT.getSimpleVT().SimpleTy) {
 982   default: llvm_unreachable("unhandled vld type");
 983     // Double-register operations:
 984   case MVT::v8i8:  OpcodeIndex = 0; break;
 985   case MVT::v4i16: OpcodeIndex = 1; break;
 986   case MVT::v2f32:
 987   case MVT::v2i32: OpcodeIndex = 2; break;
 988   case MVT::v1i64: OpcodeIndex = 3; break;
 989     // Quad-register operations:
 990   case MVT::v16i8: OpcodeIndex = 0; break;
 991   case MVT::v8i16: OpcodeIndex = 1; break;
 992   case MVT::v4f32:
 993   case MVT::v4i32: OpcodeIndex = 2; break;
 994   case MVT::v2i64: OpcodeIndex = 3;
 995     assert(NumVecs == 1 && "v2i64 type only supported for VLD1");
 996     break;
 997   }
 998
 999   SDValue Pred = getAL(CurDAG);
1000   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1001   if (is64BitVector) {
1002     unsigned Opc = DOpcodes[OpcodeIndex];
1003     const SDValue Ops[] = { MemAddr, Align, Pred, Reg0, Chain };
1004     std::vector<EVT> ResTys(NumVecs, VT);
1005     ResTys.push_back(MVT::Other);
1006     return CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 5);
1007   }
1008
1009   EVT RegVT = GetNEONSubregVT(VT);
1010   if (NumVecs <= 2) {
1011     // Quad registers are directly supported for VLD1 and VLD2,
1012     // loading pairs of D regs.
1013     unsigned Opc = QOpcodes0[OpcodeIndex];
1014     const SDValue Ops[] = { MemAddr, Align, Pred, Reg0, Chain };
1015     std::vector<EVT> ResTys(2 * NumVecs, RegVT);
1016     ResTys.push_back(MVT::Other);
1017     SDNode *VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 5);
1018     Chain = SDValue(VLd, 2 * NumVecs);
1019
1020     // Combine the even and odd subregs to produce the result.
1021     for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1022       SDNode *Q = PairDRegs(VT, SDValue(VLd, 2*Vec), SDValue(VLd, 2*Vec+1));
1023       ReplaceUses(SDValue(N, Vec), SDValue(Q, 0));
1024     }
1025   } else {
1026     // Otherwise, quad registers are loaded with two separate instructions,
1027     // where one loads the even registers and the other loads the odd registers.
1028
1029     std::vector<EVT> ResTys(NumVecs, RegVT);
1030     ResTys.push_back(MemAddr.getValueType());
1031     ResTys.push_back(MVT::Other);
1032
1033     // Load the even subregs.
1034     unsigned Opc = QOpcodes0[OpcodeIndex];
1035     const SDValue OpsA[] = { MemAddr, Align, Reg0, Pred, Reg0, Chain };
1036     SDNode *VLdA = CurDAG->getMachineNode(Opc, dl, ResTys, OpsA, 6);
1037     Chain = SDValue(VLdA, NumVecs+1);
1038
1039     // Load the odd subregs.
1040     Opc = QOpcodes1[OpcodeIndex];
1041     const SDValue OpsB[] = { SDValue(VLdA, NumVecs),
1042                              Align, Reg0, Pred, Reg0, Chain };
1043     SDNode *VLdB = CurDAG->getMachineNode(Opc, dl, ResTys, OpsB, 6);
1044     Chain = SDValue(VLdB, NumVecs+1);
1045
1046     // Combine the even and odd subregs to produce the result.
1047     for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1048       SDNode *Q = PairDRegs(VT, SDValue(VLdA, Vec), SDValue(VLdB, Vec));
1049       ReplaceUses(SDValue(N, Vec), SDValue(Q, 0));
1050     }
1051   }
1052   ReplaceUses(SDValue(N, NumVecs), Chain);
1053   return NULL;
1054 }
1055
1056 SDNode *ARMDAGToDAGISel::SelectVST(SDNode *N, unsigned NumVecs,
1057                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1058                                    unsigned *QOpcodes1) {
1059   assert(NumVecs >=1 && NumVecs <= 4 && "VST NumVecs out-of-range");
1060   DebugLoc dl = N->getDebugLoc();
1061
1062   SDValue MemAddr, Align;
1063   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1064     return NULL;
1065
1066   SDValue Chain = N->getOperand(0);
1067   EVT VT = N->getOperand(3).getValueType();
1068   bool is64BitVector = VT.is64BitVector();
1069
1070   unsigned OpcodeIndex;
1071   switch (VT.getSimpleVT().SimpleTy) {
1072   default: llvm_unreachable("unhandled vst type");
1073     // Double-register operations:
1074   case MVT::v8i8:  OpcodeIndex = 0; break;
1075   case MVT::v4i16: OpcodeIndex = 1; break;
1076   case MVT::v2f32:
1077   case MVT::v2i32: OpcodeIndex = 2; break;
1078   case MVT::v1i64: OpcodeIndex = 3; break;
1079     // Quad-register operations:
1080   case MVT::v16i8: OpcodeIndex = 0; break;
1081   case MVT::v8i16: OpcodeIndex = 1; break;
1082   case MVT::v4f32:
1083   case MVT::v4i32: OpcodeIndex = 2; break;
1084   case MVT::v2i64: OpcodeIndex = 3;
1085     assert(NumVecs == 1 && "v2i64 type only supported for VST1");
1086     break;
1087   }
1088
1089   SDValue Pred = getAL(CurDAG);
1090   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1091
1092   SmallVector<SDValue, 10> Ops;
1093   Ops.push_back(MemAddr);
1094   Ops.push_back(Align);
1095
1096   if (is64BitVector) {
1097     unsigned Opc = DOpcodes[OpcodeIndex];
1098     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1099       Ops.push_back(N->getOperand(Vec+3));
1100     Ops.push_back(Pred);
1101     Ops.push_back(Reg0); // predicate register
1102     Ops.push_back(Chain);
1103     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), NumVecs+5);
1104   }
1105
1106   EVT RegVT = GetNEONSubregVT(VT);
1107   if (NumVecs <= 2) {
1108     // Quad registers are directly supported for VST1 and VST2,
1109     // storing pairs of D regs.
1110     unsigned Opc = QOpcodes0[OpcodeIndex];
1111     for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1112       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1113                                                    N->getOperand(Vec+3)));
1114       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1115                                                    N->getOperand(Vec+3)));
1116     }
1117     Ops.push_back(Pred);
1118     Ops.push_back(Reg0); // predicate register
1119     Ops.push_back(Chain);
1120     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(),
1121                                   5 + 2 * NumVecs);
1122   }
1123
1124   // Otherwise, quad registers are stored with two separate instructions,
1125   // where one stores the even registers and the other stores the odd registers.
1126
1127   Ops.push_back(Reg0); // post-access address offset
1128
1129   // Store the even subregs.
1130   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1131     Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1132                                                  N->getOperand(Vec+3)));
1133   Ops.push_back(Pred);
1134   Ops.push_back(Reg0); // predicate register
1135   Ops.push_back(Chain);
1136   unsigned Opc = QOpcodes0[OpcodeIndex];
1137   SDNode *VStA = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1138                                         MVT::Other, Ops.data(), NumVecs+6);
1139   Chain = SDValue(VStA, 1);
1140
1141   // Store the odd subregs.
1142   Ops[0] = SDValue(VStA, 0); // MemAddr
1143   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1144     Ops[Vec+3] = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1145                                                 N->getOperand(Vec+3));
1146   Ops[NumVecs+5] = Chain;
1147   Opc = QOpcodes1[OpcodeIndex];
1148   SDNode *VStB = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1149                                         MVT::Other, Ops.data(), NumVecs+6);
1150   Chain = SDValue(VStB, 1);
1151   ReplaceUses(SDValue(N, 0), Chain);
1152   return NULL;
1153 }
1154
1155 SDNode *ARMDAGToDAGISel::SelectVLDSTLane(SDNode *N, bool IsLoad,
1156                                          unsigned NumVecs, unsigned *DOpcodes,
1157                                          unsigned *QOpcodes0,
1158                                          unsigned *QOpcodes1) {
1159   assert(NumVecs >=2 && NumVecs <= 4 && "VLDSTLane NumVecs out-of-range");
1160   DebugLoc dl = N->getDebugLoc();
1161
1162   SDValue MemAddr, Align;
1163   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1164     return NULL;
1165
1166   SDValue Chain = N->getOperand(0);
1167   unsigned Lane =
1168     cast<ConstantSDNode>(N->getOperand(NumVecs+3))->getZExtValue();
1169   EVT VT = IsLoad ? N->getValueType(0) : N->getOperand(3).getValueType();
1170   bool is64BitVector = VT.is64BitVector();
1171
1172   // Quad registers are handled by load/store of subregs. Find the subreg info.
1173   unsigned NumElts = 0;
1174   int SubregIdx = 0;
1175   EVT RegVT = VT;
1176   if (!is64BitVector) {
1177     RegVT = GetNEONSubregVT(VT);
1178     NumElts = RegVT.getVectorNumElements();
1179     SubregIdx = (Lane < NumElts) ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
1180   }
1181
1182   unsigned OpcodeIndex;
1183   switch (VT.getSimpleVT().SimpleTy) {
1184   default: llvm_unreachable("unhandled vld/vst lane type");
1185     // Double-register operations:
1186   case MVT::v8i8:  OpcodeIndex = 0; break;
1187   case MVT::v4i16: OpcodeIndex = 1; break;
1188   case MVT::v2f32:
1189   case MVT::v2i32: OpcodeIndex = 2; break;
1190     // Quad-register operations:
1191   case MVT::v8i16: OpcodeIndex = 0; break;
1192   case MVT::v4f32:
1193   case MVT::v4i32: OpcodeIndex = 1; break;
1194   }
1195
1196   SDValue Pred = getAL(CurDAG);
1197   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1198
1199   SmallVector<SDValue, 10> Ops;
1200   Ops.push_back(MemAddr);
1201   Ops.push_back(Align);
1202
1203   unsigned Opc = 0;
1204   if (is64BitVector) {
1205     Opc = DOpcodes[OpcodeIndex];
1206     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1207       Ops.push_back(N->getOperand(Vec+3));
1208   } else {
1209     // Check if this is loading the even or odd subreg of a Q register.
1210     if (Lane < NumElts) {
1211       Opc = QOpcodes0[OpcodeIndex];
1212     } else {
1213       Lane -= NumElts;
1214       Opc = QOpcodes1[OpcodeIndex];
1215     }
1216     // Extract the subregs of the input vector.
1217     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1218       Ops.push_back(CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1219                                                    N->getOperand(Vec+3)));
1220   }
1221   Ops.push_back(getI32Imm(Lane));
1222   Ops.push_back(Pred);
1223   Ops.push_back(Reg0);
1224   Ops.push_back(Chain);
1225
1226   if (!IsLoad)
1227     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), NumVecs+6);
1228
1229   std::vector<EVT> ResTys(NumVecs, RegVT);
1230   ResTys.push_back(MVT::Other);
1231   SDNode *VLdLn =
1232     CurDAG->getMachineNode(Opc, dl, ResTys, Ops.data(), NumVecs+6);
1233   // For a 64-bit vector load to D registers, nothing more needs to be done.
1234   if (is64BitVector)
1235     return VLdLn;
1236
1237   // For 128-bit vectors, take the 64-bit results of the load and insert them
1238   // as subregs into the result.
1239   for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1240     SDValue QuadVec = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1241                                                     N->getOperand(Vec+3),
1242                                                     SDValue(VLdLn, Vec));
1243     ReplaceUses(SDValue(N, Vec), QuadVec);
1244   }
1245
1246   Chain = SDValue(VLdLn, NumVecs);
1247   ReplaceUses(SDValue(N, NumVecs), Chain);
1248   return NULL;
1249 }
1250
1251 SDNode *ARMDAGToDAGISel::SelectV6T2BitfieldExtractOp(SDNode *N,
1252                                                      unsigned Opc) {
1253   if (!Subtarget->hasV6T2Ops())
1254     return NULL;
1255
1256   unsigned Shl_imm = 0;
1257   if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SHL, Shl_imm)) {
1258     assert(Shl_imm > 0 && Shl_imm < 32 && "bad amount in shift node!");
1259     unsigned Srl_imm = 0;
1260     if (isInt32Immediate(N->getOperand(1), Srl_imm)) {
1261       assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
1262       unsigned Width = 32 - Srl_imm;
1263       int LSB = Srl_imm - Shl_imm;
1264       if (LSB < 0)
1265         return NULL;
1266       SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1267       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1268                         CurDAG->getTargetConstant(LSB, MVT::i32),
1269                         CurDAG->getTargetConstant(Width, MVT::i32),
1270                         getAL(CurDAG), Reg0 };
1271       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1272     }
1273   }
1274   return NULL;
1275 }
1276
1277 SDNode *ARMDAGToDAGISel::
1278 SelectT2CMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1279                     ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1280   SDValue CPTmp0;
1281   SDValue CPTmp1;
1282   if (SelectT2ShifterOperandReg(N, TrueVal, CPTmp0, CPTmp1)) {
1283     unsigned SOVal = cast<ConstantSDNode>(CPTmp1)->getZExtValue();
1284     unsigned SOShOp = ARM_AM::getSORegShOp(SOVal);
1285     unsigned Opc = 0;
1286     switch (SOShOp) {
1287     case ARM_AM::lsl: Opc = ARM::t2MOVCClsl; break;
1288     case ARM_AM::lsr: Opc = ARM::t2MOVCClsr; break;
1289     case ARM_AM::asr: Opc = ARM::t2MOVCCasr; break;
1290     case ARM_AM::ror: Opc = ARM::t2MOVCCror; break;
1291     default:
1292       llvm_unreachable("Unknown so_reg opcode!");
1293       break;
1294     }
1295     SDValue SOShImm =
1296       CurDAG->getTargetConstant(ARM_AM::getSORegOffset(SOVal), MVT::i32);
1297     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1298     SDValue Ops[] = { FalseVal, CPTmp0, SOShImm, CC, CCR, InFlag };
1299     return CurDAG->SelectNodeTo(N, Opc, MVT::i32,Ops, 6);
1300   }
1301   return 0;
1302 }
1303
1304 SDNode *ARMDAGToDAGISel::
1305 SelectARMCMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1306                      ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1307   SDValue CPTmp0;
1308   SDValue CPTmp1;
1309   SDValue CPTmp2;
1310   if (SelectShifterOperandReg(N, TrueVal, CPTmp0, CPTmp1, CPTmp2)) {
1311     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1312     SDValue Ops[] = { FalseVal, CPTmp0, CPTmp1, CPTmp2, CC, CCR, InFlag };
1313     return CurDAG->SelectNodeTo(N, ARM::MOVCCs, MVT::i32, Ops, 7);
1314   }
1315   return 0;
1316 }
1317
1318 SDNode *ARMDAGToDAGISel::
1319 SelectT2CMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1320                     ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1321   ConstantSDNode *T = dyn_cast<ConstantSDNode>(TrueVal);
1322   if (!T)
1323     return 0;
1324
1325   if (Predicate_t2_so_imm(TrueVal.getNode())) {
1326     SDValue True = CurDAG->getTargetConstant(T->getZExtValue(), MVT::i32);
1327     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1328     SDValue Ops[] = { FalseVal, True, CC, CCR, InFlag };
1329     return CurDAG->SelectNodeTo(N,
1330                                 ARM::t2MOVCCi, MVT::i32, Ops, 5);
1331   }
1332   return 0;
1333 }
1334
1335 SDNode *ARMDAGToDAGISel::
1336 SelectARMCMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1337                      ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1338   ConstantSDNode *T = dyn_cast<ConstantSDNode>(TrueVal);
1339   if (!T)
1340     return 0;
1341
1342   if (Predicate_so_imm(TrueVal.getNode())) {
1343     SDValue True = CurDAG->getTargetConstant(T->getZExtValue(), MVT::i32);
1344     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1345     SDValue Ops[] = { FalseVal, True, CC, CCR, InFlag };
1346     return CurDAG->SelectNodeTo(N,
1347                                 ARM::MOVCCi, MVT::i32, Ops, 5);
1348   }
1349   return 0;
1350 }
1351
1352 SDNode *ARMDAGToDAGISel::SelectCMOVOp(SDNode *N) {
1353   EVT VT = N->getValueType(0);
1354   SDValue FalseVal = N->getOperand(0);
1355   SDValue TrueVal  = N->getOperand(1);
1356   SDValue CC = N->getOperand(2);
1357   SDValue CCR = N->getOperand(3);
1358   SDValue InFlag = N->getOperand(4);
1359   assert(CC.getOpcode() == ISD::Constant);
1360   assert(CCR.getOpcode() == ISD::Register);
1361   ARMCC::CondCodes CCVal =
1362     (ARMCC::CondCodes)cast<ConstantSDNode>(CC)->getZExtValue();
1363
1364   if (!Subtarget->isThumb1Only() && VT == MVT::i32) {
1365     // Pattern: (ARMcmov:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1366     // Emits: (MOVCCs:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1367     // Pattern complexity = 18  cost = 1  size = 0
1368     SDValue CPTmp0;
1369     SDValue CPTmp1;
1370     SDValue CPTmp2;
1371     if (Subtarget->isThumb()) {
1372       SDNode *Res = SelectT2CMOVShiftOp(N, FalseVal, TrueVal,
1373                                         CCVal, CCR, InFlag);
1374       if (!Res)
1375         Res = SelectT2CMOVShiftOp(N, TrueVal, FalseVal,
1376                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1377       if (Res)
1378         return Res;
1379     } else {
1380       SDNode *Res = SelectARMCMOVShiftOp(N, FalseVal, TrueVal,
1381                                          CCVal, CCR, InFlag);
1382       if (!Res)
1383         Res = SelectARMCMOVShiftOp(N, TrueVal, FalseVal,
1384                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1385       if (Res)
1386         return Res;
1387     }
1388
1389     // Pattern: (ARMcmov:i32 GPR:i32:$false,
1390     //             (imm:i32)<<P:Predicate_so_imm>>:$true,
1391     //             (imm:i32):$cc)
1392     // Emits: (MOVCCi:i32 GPR:i32:$false,
1393     //           (so_imm:i32 (imm:i32):$true), (imm:i32):$cc)
1394     // Pattern complexity = 10  cost = 1  size = 0
1395     if (Subtarget->isThumb()) {
1396       SDNode *Res = SelectT2CMOVSoImmOp(N, FalseVal, TrueVal,
1397                                         CCVal, CCR, InFlag);
1398       if (!Res)
1399         Res = SelectT2CMOVSoImmOp(N, TrueVal, FalseVal,
1400                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1401       if (Res)
1402         return Res;
1403     } else {
1404       SDNode *Res = SelectARMCMOVSoImmOp(N, FalseVal, TrueVal,
1405                                          CCVal, CCR, InFlag);
1406       if (!Res)
1407         Res = SelectARMCMOVSoImmOp(N, TrueVal, FalseVal,
1408                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1409       if (Res)
1410         return Res;
1411     }
1412   }
1413
1414   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1415   // Emits: (MOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1416   // Pattern complexity = 6  cost = 1  size = 0
1417   //
1418   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1419   // Emits: (tMOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1420   // Pattern complexity = 6  cost = 11  size = 0
1421   //
1422   // Also FCPYScc and FCPYDcc.
1423   SDValue Tmp2 = CurDAG->getTargetConstant(CCVal, MVT::i32);
1424   SDValue Ops[] = { FalseVal, TrueVal, Tmp2, CCR, InFlag };
1425   unsigned Opc = 0;
1426   switch (VT.getSimpleVT().SimpleTy) {
1427   default: assert(false && "Illegal conditional move type!");
1428     break;
1429   case MVT::i32:
1430     Opc = Subtarget->isThumb()
1431       ? (Subtarget->hasThumb2() ? ARM::t2MOVCCr : ARM::tMOVCCr_pseudo)
1432       : ARM::MOVCCr;
1433     break;
1434   case MVT::f32:
1435     Opc = ARM::VMOVScc;
1436     break;
1437   case MVT::f64:
1438     Opc = ARM::VMOVDcc;
1439     break;
1440   }
1441   return CurDAG->SelectNodeTo(N, Opc, VT, Ops, 5);
1442 }
1443
1444 SDNode *ARMDAGToDAGISel::Select(SDNode *N) {
1445   DebugLoc dl = N->getDebugLoc();
1446
1447   if (N->isMachineOpcode())
1448     return NULL;   // Already selected.
1449
1450   switch (N->getOpcode()) {
1451   default: break;
1452   case ISD::Constant: {
1453     unsigned Val = cast<ConstantSDNode>(N)->getZExtValue();
1454     bool UseCP = true;
1455     if (Subtarget->hasThumb2())
1456       // Thumb2-aware targets have the MOVT instruction, so all immediates can
1457       // be done with MOV + MOVT, at worst.
1458       UseCP = 0;
1459     else {
1460       if (Subtarget->isThumb()) {
1461         UseCP = (Val > 255 &&                          // MOV
1462                  ~Val > 255 &&                         // MOV + MVN
1463                  !ARM_AM::isThumbImmShiftedVal(Val));  // MOV + LSL
1464       } else
1465         UseCP = (ARM_AM::getSOImmVal(Val) == -1 &&     // MOV
1466                  ARM_AM::getSOImmVal(~Val) == -1 &&    // MVN
1467                  !ARM_AM::isSOImmTwoPartVal(Val));     // two instrs.
1468     }
1469
1470     if (UseCP) {
1471       SDValue CPIdx =
1472         CurDAG->getTargetConstantPool(ConstantInt::get(
1473                                   Type::getInt32Ty(*CurDAG->getContext()), Val),
1474                                       TLI.getPointerTy());
1475
1476       SDNode *ResNode;
1477       if (Subtarget->isThumb1Only()) {
1478         SDValue Pred = getAL(CurDAG);
1479         SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1480         SDValue Ops[] = { CPIdx, Pred, PredReg, CurDAG->getEntryNode() };
1481         ResNode = CurDAG->getMachineNode(ARM::tLDRcp, dl, MVT::i32, MVT::Other,
1482                                          Ops, 4);
1483       } else {
1484         SDValue Ops[] = {
1485           CPIdx,
1486           CurDAG->getRegister(0, MVT::i32),
1487           CurDAG->getTargetConstant(0, MVT::i32),
1488           getAL(CurDAG),
1489           CurDAG->getRegister(0, MVT::i32),
1490           CurDAG->getEntryNode()
1491         };
1492         ResNode=CurDAG->getMachineNode(ARM::LDRcp, dl, MVT::i32, MVT::Other,
1493                                        Ops, 6);
1494       }
1495       ReplaceUses(SDValue(N, 0), SDValue(ResNode, 0));
1496       return NULL;
1497     }
1498
1499     // Other cases are autogenerated.
1500     break;
1501   }
1502   case ISD::FrameIndex: {
1503     // Selects to ADDri FI, 0 which in turn will become ADDri SP, imm.
1504     int FI = cast<FrameIndexSDNode>(N)->getIndex();
1505     SDValue TFI = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1506     if (Subtarget->isThumb1Only()) {
1507       return CurDAG->SelectNodeTo(N, ARM::tADDrSPi, MVT::i32, TFI,
1508                                   CurDAG->getTargetConstant(0, MVT::i32));
1509     } else {
1510       unsigned Opc = ((Subtarget->isThumb() && Subtarget->hasThumb2()) ?
1511                       ARM::t2ADDri : ARM::ADDri);
1512       SDValue Ops[] = { TFI, CurDAG->getTargetConstant(0, MVT::i32),
1513                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1514                         CurDAG->getRegister(0, MVT::i32) };
1515       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1516     }
1517   }
1518   case ISD::SRL:
1519     if (SDNode *I = SelectV6T2BitfieldExtractOp(N,
1520                       Subtarget->isThumb() ? ARM::t2UBFX : ARM::UBFX))
1521       return I;
1522     break;
1523   case ISD::SRA:
1524     if (SDNode *I = SelectV6T2BitfieldExtractOp(N,
1525                       Subtarget->isThumb() ? ARM::t2SBFX : ARM::SBFX))
1526       return I;
1527     break;
1528   case ISD::MUL:
1529     if (Subtarget->isThumb1Only())
1530       break;
1531     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
1532       unsigned RHSV = C->getZExtValue();
1533       if (!RHSV) break;
1534       if (isPowerOf2_32(RHSV-1)) {  // 2^n+1?
1535         unsigned ShImm = Log2_32(RHSV-1);
1536         if (ShImm >= 32)
1537           break;
1538         SDValue V = N->getOperand(0);
1539         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1540         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1541         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1542         if (Subtarget->isThumb()) {
1543           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1544           return CurDAG->SelectNodeTo(N, ARM::t2ADDrs, MVT::i32, Ops, 6);
1545         } else {
1546           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1547           return CurDAG->SelectNodeTo(N, ARM::ADDrs, MVT::i32, Ops, 7);
1548         }
1549       }
1550       if (isPowerOf2_32(RHSV+1)) {  // 2^n-1?
1551         unsigned ShImm = Log2_32(RHSV+1);
1552         if (ShImm >= 32)
1553           break;
1554         SDValue V = N->getOperand(0);
1555         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1556         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1557         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1558         if (Subtarget->isThumb()) {
1559           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0 };
1560           return CurDAG->SelectNodeTo(N, ARM::t2RSBrs, MVT::i32, Ops, 5);
1561         } else {
1562           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1563           return CurDAG->SelectNodeTo(N, ARM::RSBrs, MVT::i32, Ops, 7);
1564         }
1565       }
1566     }
1567     break;
1568   case ISD::AND: {
1569     // (and (or x, c2), c1) and top 16-bits of c1 and c2 match, lower 16-bits
1570     // of c1 are 0xffff, and lower 16-bit of c2 are 0. That is, the top 16-bits
1571     // are entirely contributed by c2 and lower 16-bits are entirely contributed
1572     // by x. That's equal to (or (and x, 0xffff), (and c1, 0xffff0000)).
1573     // Select it to: "movt x, ((c1 & 0xffff) >> 16)
1574     EVT VT = N->getValueType(0);
1575     if (VT != MVT::i32)
1576       break;
1577     unsigned Opc = (Subtarget->isThumb() && Subtarget->hasThumb2())
1578       ? ARM::t2MOVTi16
1579       : (Subtarget->hasV6T2Ops() ? ARM::MOVTi16 : 0);
1580     if (!Opc)
1581       break;
1582     SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
1583     ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1584     if (!N1C)
1585       break;
1586     if (N0.getOpcode() == ISD::OR && N0.getNode()->hasOneUse()) {
1587       SDValue N2 = N0.getOperand(1);
1588       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1589       if (!N2C)
1590         break;
1591       unsigned N1CVal = N1C->getZExtValue();
1592       unsigned N2CVal = N2C->getZExtValue();
1593       if ((N1CVal & 0xffff0000U) == (N2CVal & 0xffff0000U) &&
1594           (N1CVal & 0xffffU) == 0xffffU &&
1595           (N2CVal & 0xffffU) == 0x0U) {
1596         SDValue Imm16 = CurDAG->getTargetConstant((N2CVal & 0xFFFF0000U) >> 16,
1597                                                   MVT::i32);
1598         SDValue Ops[] = { N0.getOperand(0), Imm16,
1599                           getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
1600         return CurDAG->getMachineNode(Opc, dl, VT, Ops, 4);
1601       }
1602     }
1603     break;
1604   }
1605   case ARMISD::VMOVRRD:
1606     return CurDAG->getMachineNode(ARM::VMOVRRD, dl, MVT::i32, MVT::i32,
1607                                   N->getOperand(0), getAL(CurDAG),
1608                                   CurDAG->getRegister(0, MVT::i32));
1609   case ISD::UMUL_LOHI: {
1610     if (Subtarget->isThumb1Only())
1611       break;
1612     if (Subtarget->isThumb()) {
1613       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
1614                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1615                         CurDAG->getRegister(0, MVT::i32) };
1616       return CurDAG->getMachineNode(ARM::t2UMULL, dl, MVT::i32, MVT::i32, Ops,4);
1617     } else {
1618       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
1619                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1620                         CurDAG->getRegister(0, MVT::i32) };
1621       return CurDAG->getMachineNode(ARM::UMULL, dl, MVT::i32, MVT::i32, Ops, 5);
1622     }
1623   }
1624   case ISD::SMUL_LOHI: {
1625     if (Subtarget->isThumb1Only())
1626       break;
1627     if (Subtarget->isThumb()) {
1628       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
1629                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
1630       return CurDAG->getMachineNode(ARM::t2SMULL, dl, MVT::i32, MVT::i32, Ops,4);
1631     } else {
1632       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
1633                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1634                         CurDAG->getRegister(0, MVT::i32) };
1635       return CurDAG->getMachineNode(ARM::SMULL, dl, MVT::i32, MVT::i32, Ops, 5);
1636     }
1637   }
1638   case ISD::LOAD: {
1639     SDNode *ResNode = 0;
1640     if (Subtarget->isThumb() && Subtarget->hasThumb2())
1641       ResNode = SelectT2IndexedLoad(N);
1642     else
1643       ResNode = SelectARMIndexedLoad(N);
1644     if (ResNode)
1645       return ResNode;
1646
1647     // VLDMQ must be custom-selected for "v2f64 load" to set the AM5Opc value.
1648     if (Subtarget->hasVFP2() &&
1649         N->getValueType(0).getSimpleVT().SimpleTy == MVT::v2f64) {
1650       SDValue Chain = N->getOperand(0);
1651       SDValue AM5Opc =
1652         CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::ia, 4), MVT::i32);
1653       SDValue Pred = getAL(CurDAG);
1654       SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1655       SDValue Ops[] = { N->getOperand(1), AM5Opc, Pred, PredReg, Chain };
1656       return CurDAG->getMachineNode(ARM::VLDMQ, dl, MVT::v2f64, MVT::Other,
1657                                     Ops, 5);
1658     }
1659     // Other cases are autogenerated.
1660     break;
1661   }
1662   case ISD::STORE: {
1663     // VSTMQ must be custom-selected for "v2f64 store" to set the AM5Opc value.
1664     if (Subtarget->hasVFP2() &&
1665         N->getOperand(1).getValueType().getSimpleVT().SimpleTy == MVT::v2f64) {
1666       SDValue Chain = N->getOperand(0);
1667       SDValue AM5Opc =
1668         CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::ia, 4), MVT::i32);
1669       SDValue Pred = getAL(CurDAG);
1670       SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1671       SDValue Ops[] = { N->getOperand(1), N->getOperand(2),
1672                         AM5Opc, Pred, PredReg, Chain };
1673       return CurDAG->getMachineNode(ARM::VSTMQ, dl, MVT::Other, Ops, 6);
1674     }
1675     // Other cases are autogenerated.
1676     break;
1677   }
1678   case ARMISD::BRCOND: {
1679     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
1680     // Emits: (Bcc:void (bb:Other):$dst, (imm:i32):$cc)
1681     // Pattern complexity = 6  cost = 1  size = 0
1682
1683     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
1684     // Emits: (tBcc:void (bb:Other):$dst, (imm:i32):$cc)
1685     // Pattern complexity = 6  cost = 1  size = 0
1686
1687     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
1688     // Emits: (t2Bcc:void (bb:Other):$dst, (imm:i32):$cc)
1689     // Pattern complexity = 6  cost = 1  size = 0
1690
1691     unsigned Opc = Subtarget->isThumb() ?
1692       ((Subtarget->hasThumb2()) ? ARM::t2Bcc : ARM::tBcc) : ARM::Bcc;
1693     SDValue Chain = N->getOperand(0);
1694     SDValue N1 = N->getOperand(1);
1695     SDValue N2 = N->getOperand(2);
1696     SDValue N3 = N->getOperand(3);
1697     SDValue InFlag = N->getOperand(4);
1698     assert(N1.getOpcode() == ISD::BasicBlock);
1699     assert(N2.getOpcode() == ISD::Constant);
1700     assert(N3.getOpcode() == ISD::Register);
1701
1702     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1703                                cast<ConstantSDNode>(N2)->getZExtValue()),
1704                                MVT::i32);
1705     SDValue Ops[] = { N1, Tmp2, N3, Chain, InFlag };
1706     SDNode *ResNode = CurDAG->getMachineNode(Opc, dl, MVT::Other,
1707                                              MVT::Flag, Ops, 5);
1708     Chain = SDValue(ResNode, 0);
1709     if (N->getNumValues() == 2) {
1710       InFlag = SDValue(ResNode, 1);
1711       ReplaceUses(SDValue(N, 1), InFlag);
1712     }
1713     ReplaceUses(SDValue(N, 0),
1714                 SDValue(Chain.getNode(), Chain.getResNo()));
1715     return NULL;
1716   }
1717   case ARMISD::CMOV:
1718     return SelectCMOVOp(N);
1719   case ARMISD::CNEG: {
1720     EVT VT = N->getValueType(0);
1721     SDValue N0 = N->getOperand(0);
1722     SDValue N1 = N->getOperand(1);
1723     SDValue N2 = N->getOperand(2);
1724     SDValue N3 = N->getOperand(3);
1725     SDValue InFlag = N->getOperand(4);
1726     assert(N2.getOpcode() == ISD::Constant);
1727     assert(N3.getOpcode() == ISD::Register);
1728
1729     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1730                                cast<ConstantSDNode>(N2)->getZExtValue()),
1731                                MVT::i32);
1732     SDValue Ops[] = { N0, N1, Tmp2, N3, InFlag };
1733     unsigned Opc = 0;
1734     switch (VT.getSimpleVT().SimpleTy) {
1735     default: assert(false && "Illegal conditional move type!");
1736       break;
1737     case MVT::f32:
1738       Opc = ARM::VNEGScc;
1739       break;
1740     case MVT::f64:
1741       Opc = ARM::VNEGDcc;
1742       break;
1743     }
1744     return CurDAG->SelectNodeTo(N, Opc, VT, Ops, 5);
1745   }
1746
1747   case ARMISD::VZIP: {
1748     unsigned Opc = 0;
1749     EVT VT = N->getValueType(0);
1750     switch (VT.getSimpleVT().SimpleTy) {
1751     default: return NULL;
1752     case MVT::v8i8:  Opc = ARM::VZIPd8; break;
1753     case MVT::v4i16: Opc = ARM::VZIPd16; break;
1754     case MVT::v2f32:
1755     case MVT::v2i32: Opc = ARM::VZIPd32; break;
1756     case MVT::v16i8: Opc = ARM::VZIPq8; break;
1757     case MVT::v8i16: Opc = ARM::VZIPq16; break;
1758     case MVT::v4f32:
1759     case MVT::v4i32: Opc = ARM::VZIPq32; break;
1760     }
1761     SDValue Pred = getAL(CurDAG);
1762     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1763     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
1764     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
1765   }
1766   case ARMISD::VUZP: {
1767     unsigned Opc = 0;
1768     EVT VT = N->getValueType(0);
1769     switch (VT.getSimpleVT().SimpleTy) {
1770     default: return NULL;
1771     case MVT::v8i8:  Opc = ARM::VUZPd8; break;
1772     case MVT::v4i16: Opc = ARM::VUZPd16; break;
1773     case MVT::v2f32:
1774     case MVT::v2i32: Opc = ARM::VUZPd32; break;
1775     case MVT::v16i8: Opc = ARM::VUZPq8; break;
1776     case MVT::v8i16: Opc = ARM::VUZPq16; break;
1777     case MVT::v4f32:
1778     case MVT::v4i32: Opc = ARM::VUZPq32; break;
1779     }
1780     SDValue Pred = getAL(CurDAG);
1781     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1782     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
1783     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
1784   }
1785   case ARMISD::VTRN: {
1786     unsigned Opc = 0;
1787     EVT VT = N->getValueType(0);
1788     switch (VT.getSimpleVT().SimpleTy) {
1789     default: return NULL;
1790     case MVT::v8i8:  Opc = ARM::VTRNd8; break;
1791     case MVT::v4i16: Opc = ARM::VTRNd16; break;
1792     case MVT::v2f32:
1793     case MVT::v2i32: Opc = ARM::VTRNd32; break;
1794     case MVT::v16i8: Opc = ARM::VTRNq8; break;
1795     case MVT::v8i16: Opc = ARM::VTRNq16; break;
1796     case MVT::v4f32:
1797     case MVT::v4i32: Opc = ARM::VTRNq32; break;
1798     }
1799     SDValue Pred = getAL(CurDAG);
1800     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1801     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
1802     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
1803   }
1804
1805   case ISD::INTRINSIC_VOID:
1806   case ISD::INTRINSIC_W_CHAIN: {
1807     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
1808     switch (IntNo) {
1809     default:
1810       break;
1811
1812     case Intrinsic::arm_neon_vld1: {
1813       unsigned DOpcodes[] = { ARM::VLD1d8, ARM::VLD1d16,
1814                               ARM::VLD1d32, ARM::VLD1d64 };
1815       unsigned QOpcodes[] = { ARM::VLD1q8, ARM::VLD1q16,
1816                               ARM::VLD1q32, ARM::VLD1q64 };
1817       return SelectVLD(N, 1, DOpcodes, QOpcodes, 0);
1818     }
1819
1820     case Intrinsic::arm_neon_vld2: {
1821       unsigned DOpcodes[] = { ARM::VLD2d8, ARM::VLD2d16,
1822                               ARM::VLD2d32, ARM::VLD1q64 };
1823       unsigned QOpcodes[] = { ARM::VLD2q8, ARM::VLD2q16, ARM::VLD2q32 };
1824       return SelectVLD(N, 2, DOpcodes, QOpcodes, 0);
1825     }
1826
1827     case Intrinsic::arm_neon_vld3: {
1828       unsigned DOpcodes[] = { ARM::VLD3d8, ARM::VLD3d16,
1829                               ARM::VLD3d32, ARM::VLD1d64T };
1830       unsigned QOpcodes0[] = { ARM::VLD3q8_UPD,
1831                                ARM::VLD3q16_UPD,
1832                                ARM::VLD3q32_UPD };
1833       unsigned QOpcodes1[] = { ARM::VLD3q8odd_UPD,
1834                                ARM::VLD3q16odd_UPD,
1835                                ARM::VLD3q32odd_UPD };
1836       return SelectVLD(N, 3, DOpcodes, QOpcodes0, QOpcodes1);
1837     }
1838
1839     case Intrinsic::arm_neon_vld4: {
1840       unsigned DOpcodes[] = { ARM::VLD4d8, ARM::VLD4d16,
1841                               ARM::VLD4d32, ARM::VLD1d64Q };
1842       unsigned QOpcodes0[] = { ARM::VLD4q8_UPD,
1843                                ARM::VLD4q16_UPD,
1844                                ARM::VLD4q32_UPD };
1845       unsigned QOpcodes1[] = { ARM::VLD4q8odd_UPD,
1846                                ARM::VLD4q16odd_UPD,
1847                                ARM::VLD4q32odd_UPD };
1848       return SelectVLD(N, 4, DOpcodes, QOpcodes0, QOpcodes1);
1849     }
1850
1851     case Intrinsic::arm_neon_vld2lane: {
1852       unsigned DOpcodes[] = { ARM::VLD2LNd8, ARM::VLD2LNd16, ARM::VLD2LNd32 };
1853       unsigned QOpcodes0[] = { ARM::VLD2LNq16, ARM::VLD2LNq32 };
1854       unsigned QOpcodes1[] = { ARM::VLD2LNq16odd, ARM::VLD2LNq32odd };
1855       return SelectVLDSTLane(N, true, 2, DOpcodes, QOpcodes0, QOpcodes1);
1856     }
1857
1858     case Intrinsic::arm_neon_vld3lane: {
1859       unsigned DOpcodes[] = { ARM::VLD3LNd8, ARM::VLD3LNd16, ARM::VLD3LNd32 };
1860       unsigned QOpcodes0[] = { ARM::VLD3LNq16, ARM::VLD3LNq32 };
1861       unsigned QOpcodes1[] = { ARM::VLD3LNq16odd, ARM::VLD3LNq32odd };
1862       return SelectVLDSTLane(N, true, 3, DOpcodes, QOpcodes0, QOpcodes1);
1863     }
1864
1865     case Intrinsic::arm_neon_vld4lane: {
1866       unsigned DOpcodes[] = { ARM::VLD4LNd8, ARM::VLD4LNd16, ARM::VLD4LNd32 };
1867       unsigned QOpcodes0[] = { ARM::VLD4LNq16, ARM::VLD4LNq32 };
1868       unsigned QOpcodes1[] = { ARM::VLD4LNq16odd, ARM::VLD4LNq32odd };
1869       return SelectVLDSTLane(N, true, 4, DOpcodes, QOpcodes0, QOpcodes1);
1870     }
1871
1872     case Intrinsic::arm_neon_vst1: {
1873       unsigned DOpcodes[] = { ARM::VST1d8, ARM::VST1d16,
1874                               ARM::VST1d32, ARM::VST1d64 };
1875       unsigned QOpcodes[] = { ARM::VST1q8, ARM::VST1q16,
1876                               ARM::VST1q32, ARM::VST1q64 };
1877       return SelectVST(N, 1, DOpcodes, QOpcodes, 0);
1878     }
1879
1880     case Intrinsic::arm_neon_vst2: {
1881       unsigned DOpcodes[] = { ARM::VST2d8, ARM::VST2d16,
1882                               ARM::VST2d32, ARM::VST1q64 };
1883       unsigned QOpcodes[] = { ARM::VST2q8, ARM::VST2q16, ARM::VST2q32 };
1884       return SelectVST(N, 2, DOpcodes, QOpcodes, 0);
1885     }
1886
1887     case Intrinsic::arm_neon_vst3: {
1888       unsigned DOpcodes[] = { ARM::VST3d8, ARM::VST3d16,
1889                               ARM::VST3d32, ARM::VST1d64T };
1890       unsigned QOpcodes0[] = { ARM::VST3q8_UPD,
1891                                ARM::VST3q16_UPD,
1892                                ARM::VST3q32_UPD };
1893       unsigned QOpcodes1[] = { ARM::VST3q8odd_UPD,
1894                                ARM::VST3q16odd_UPD,
1895                                ARM::VST3q32odd_UPD };
1896       return SelectVST(N, 3, DOpcodes, QOpcodes0, QOpcodes1);
1897     }
1898
1899     case Intrinsic::arm_neon_vst4: {
1900       unsigned DOpcodes[] = { ARM::VST4d8, ARM::VST4d16,
1901                               ARM::VST4d32, ARM::VST1d64Q };
1902       unsigned QOpcodes0[] = { ARM::VST4q8_UPD,
1903                                ARM::VST4q16_UPD,
1904                                ARM::VST4q32_UPD };
1905       unsigned QOpcodes1[] = { ARM::VST4q8odd_UPD,
1906                                ARM::VST4q16odd_UPD,
1907                                ARM::VST4q32odd_UPD };
1908       return SelectVST(N, 4, DOpcodes, QOpcodes0, QOpcodes1);
1909     }
1910
1911     case Intrinsic::arm_neon_vst2lane: {
1912       unsigned DOpcodes[] = { ARM::VST2LNd8, ARM::VST2LNd16, ARM::VST2LNd32 };
1913       unsigned QOpcodes0[] = { ARM::VST2LNq16, ARM::VST2LNq32 };
1914       unsigned QOpcodes1[] = { ARM::VST2LNq16odd, ARM::VST2LNq32odd };
1915       return SelectVLDSTLane(N, false, 2, DOpcodes, QOpcodes0, QOpcodes1);
1916     }
1917
1918     case Intrinsic::arm_neon_vst3lane: {
1919       unsigned DOpcodes[] = { ARM::VST3LNd8, ARM::VST3LNd16, ARM::VST3LNd32 };
1920       unsigned QOpcodes0[] = { ARM::VST3LNq16, ARM::VST3LNq32 };
1921       unsigned QOpcodes1[] = { ARM::VST3LNq16odd, ARM::VST3LNq32odd };
1922       return SelectVLDSTLane(N, false, 3, DOpcodes, QOpcodes0, QOpcodes1);
1923     }
1924
1925     case Intrinsic::arm_neon_vst4lane: {
1926       unsigned DOpcodes[] = { ARM::VST4LNd8, ARM::VST4LNd16, ARM::VST4LNd32 };
1927       unsigned QOpcodes0[] = { ARM::VST4LNq16, ARM::VST4LNq32 };
1928       unsigned QOpcodes1[] = { ARM::VST4LNq16odd, ARM::VST4LNq32odd };
1929       return SelectVLDSTLane(N, false, 4, DOpcodes, QOpcodes0, QOpcodes1);
1930     }
1931     }
1932   }
1933   }
1934
1935   return SelectCode(N);
1936 }
1937
1938 bool ARMDAGToDAGISel::
1939 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
1940                              std::vector<SDValue> &OutOps) {
1941   assert(ConstraintCode == 'm' && "unexpected asm memory constraint");
1942   // Require the address to be in a register.  That is safe for all ARM
1943   // variants and it is hard to do anything much smarter without knowing
1944   // how the operand is used.
1945   OutOps.push_back(Op);
1946   return false;
1947 }
1948
1949 /// createARMISelDag - This pass converts a legalized DAG into a
1950 /// ARM-specific DAG, ready for instruction scheduling.
1951 ///
1952 FunctionPass *llvm::createARMISelDag(ARMBaseTargetMachine &TM,
1953                                      CodeGenOpt::Level OptLevel) {
1954   return new ARMDAGToDAGISel(TM, OptLevel);
1955 }