lib/Target/ARM/ARMISelDAGToDAG.cpp

   1 //===-- ARMISelDAGToDAG.cpp - A dag to dag inst selector for ARM ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the ARM target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "arm-isel"
  15 #include "ARM.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMTargetMachine.h"
  18 #include "MCTargetDesc/ARMAddressingModes.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/CodeGen/SelectionDAGISel.h"
  30 #include "llvm/Target/TargetLowering.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/Compiler.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/raw_ostream.h"
  37
  38 using namespace llvm;
  39
  40 static cl::opt<bool>
  41 DisableShifterOp("disable-shifter-op", cl::Hidden,
  42   cl::desc("Disable isel of shifter-op"),
  43   cl::init(false));
  44
  45 static cl::opt<bool>
  46 CheckVMLxHazard("check-vmlx-hazard", cl::Hidden,
  47   cl::desc("Check fp vmla / vmls hazard at isel time"),
  48   cl::init(true));
  49
  50 static cl::opt<bool>
  51 DisableARMIntABS("disable-arm-int-abs", cl::Hidden,
  52   cl::desc("Enable / disable ARM integer abs transform"),
  53   cl::init(false));
  54
  55 //===--------------------------------------------------------------------===//
  56 /// ARMDAGToDAGISel - ARM specific code to select ARM machine
  57 /// instructions for SelectionDAG operations.
  58 ///
  59 namespace {
  60
  61 enum AddrMode2Type {
  62   AM2_BASE, // Simple AM2 (+-imm12)
  63   AM2_SHOP  // Shifter-op AM2
  64 };
  65
  66 class ARMDAGToDAGISel : public SelectionDAGISel {
  67   ARMBaseTargetMachine &TM;
  68   const ARMBaseInstrInfo *TII;
  69
  70   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  71   /// make the right decision when generating code for different targets.
  72   const ARMSubtarget *Subtarget;
  73
  74 public:
  75   explicit ARMDAGToDAGISel(ARMBaseTargetMachine &tm,
  76                            CodeGenOpt::Level OptLevel)
  77     : SelectionDAGISel(tm, OptLevel), TM(tm),
  78       TII(static_cast<const ARMBaseInstrInfo*>(TM.getInstrInfo())),
  79       Subtarget(&TM.getSubtarget<ARMSubtarget>()) {
  80   }
  81
  82   virtual const char *getPassName() const {
  83     return "ARM Instruction Selection";
  84   }
  85
  86   /// getI32Imm - Return a target constant of type i32 with the specified
  87   /// value.
  88   inline SDValue getI32Imm(unsigned Imm) {
  89     return CurDAG->getTargetConstant(Imm, MVT::i32);
  90   }
  91
  92   SDNode *Select(SDNode *N);
  93
  94
  95   bool hasNoVMLxHazardUse(SDNode *N) const;
  96   bool isShifterOpProfitable(const SDValue &Shift,
  97                              ARM_AM::ShiftOpc ShOpcVal, unsigned ShAmt);
  98   bool SelectRegShifterOperand(SDValue N, SDValue &A,
  99                                SDValue &B, SDValue &C,
 100                                bool CheckProfitability = true);
 101   bool SelectImmShifterOperand(SDValue N, SDValue &A,
 102                                SDValue &B, bool CheckProfitability = true);
 103   bool SelectShiftRegShifterOperand(SDValue N, SDValue &A,
 104                                     SDValue &B, SDValue &C) {
 105     // Don't apply the profitability check
 106     return SelectRegShifterOperand(N, A, B, C, false);
 107   }
 108   bool SelectShiftImmShifterOperand(SDValue N, SDValue &A,
 109                                     SDValue &B) {
 110     // Don't apply the profitability check
 111     return SelectImmShifterOperand(N, A, B, false);
 112   }
 113
 114   bool SelectAddrModeImm12(SDValue N, SDValue &Base, SDValue &OffImm);
 115   bool SelectLdStSOReg(SDValue N, SDValue &Base, SDValue &Offset, SDValue &Opc);
 116
 117   AddrMode2Type SelectAddrMode2Worker(SDValue N, SDValue &Base,
 118                                       SDValue &Offset, SDValue &Opc);
 119   bool SelectAddrMode2Base(SDValue N, SDValue &Base, SDValue &Offset,
 120                            SDValue &Opc) {
 121     return SelectAddrMode2Worker(N, Base, Offset, Opc) == AM2_BASE;
 122   }
 123
 124   bool SelectAddrMode2ShOp(SDValue N, SDValue &Base, SDValue &Offset,
 125                            SDValue &Opc) {
 126     return SelectAddrMode2Worker(N, Base, Offset, Opc) == AM2_SHOP;
 127   }
 128
 129   bool SelectAddrMode2(SDValue N, SDValue &Base, SDValue &Offset,
 130                        SDValue &Opc) {
 131     SelectAddrMode2Worker(N, Base, Offset, Opc);
 132 //    return SelectAddrMode2ShOp(N, Base, Offset, Opc);
 133     // This always matches one way or another.
 134     return true;
 135   }
 136
 137   bool SelectAddrMode2OffsetReg(SDNode *Op, SDValue N,
 138                              SDValue &Offset, SDValue &Opc);
 139   bool SelectAddrMode2OffsetImm(SDNode *Op, SDValue N,
 140                              SDValue &Offset, SDValue &Opc);
 141   bool SelectAddrMode2OffsetImmPre(SDNode *Op, SDValue N,
 142                              SDValue &Offset, SDValue &Opc);
 143   bool SelectAddrOffsetNone(SDValue N, SDValue &Base);
 144   bool SelectAddrMode3(SDValue N, SDValue &Base,
 145                        SDValue &Offset, SDValue &Opc);
 146   bool SelectAddrMode3Offset(SDNode *Op, SDValue N,
 147                              SDValue &Offset, SDValue &Opc);
 148   bool SelectAddrMode5(SDValue N, SDValue &Base,
 149                        SDValue &Offset);
 150   bool SelectAddrMode6(SDNode *Parent, SDValue N, SDValue &Addr,SDValue &Align);
 151   bool SelectAddrMode6Offset(SDNode *Op, SDValue N, SDValue &Offset);
 152
 153   bool SelectAddrModePC(SDValue N, SDValue &Offset, SDValue &Label);
 154
 155   // Thumb Addressing Modes:
 156   bool SelectThumbAddrModeRR(SDValue N, SDValue &Base, SDValue &Offset);
 157   bool SelectThumbAddrModeRI(SDValue N, SDValue &Base, SDValue &Offset,
 158                              unsigned Scale);
 159   bool SelectThumbAddrModeRI5S1(SDValue N, SDValue &Base, SDValue &Offset);
 160   bool SelectThumbAddrModeRI5S2(SDValue N, SDValue &Base, SDValue &Offset);
 161   bool SelectThumbAddrModeRI5S4(SDValue N, SDValue &Base, SDValue &Offset);
 162   bool SelectThumbAddrModeImm5S(SDValue N, unsigned Scale, SDValue &Base,
 163                                 SDValue &OffImm);
 164   bool SelectThumbAddrModeImm5S1(SDValue N, SDValue &Base,
 165                                  SDValue &OffImm);
 166   bool SelectThumbAddrModeImm5S2(SDValue N, SDValue &Base,
 167                                  SDValue &OffImm);
 168   bool SelectThumbAddrModeImm5S4(SDValue N, SDValue &Base,
 169                                  SDValue &OffImm);
 170   bool SelectThumbAddrModeSP(SDValue N, SDValue &Base, SDValue &OffImm);
 171
 172   // Thumb 2 Addressing Modes:
 173   bool SelectT2ShifterOperandReg(SDValue N,
 174                                  SDValue &BaseReg, SDValue &Opc);
 175   bool SelectT2AddrModeImm12(SDValue N, SDValue &Base, SDValue &OffImm);
 176   bool SelectT2AddrModeImm8(SDValue N, SDValue &Base,
 177                             SDValue &OffImm);
 178   bool SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
 179                                  SDValue &OffImm);
 180   bool SelectT2AddrModeSoReg(SDValue N, SDValue &Base,
 181                              SDValue &OffReg, SDValue &ShImm);
 182
 183   inline bool is_so_imm(unsigned Imm) const {
 184     return ARM_AM::getSOImmVal(Imm) != -1;
 185   }
 186
 187   inline bool is_so_imm_not(unsigned Imm) const {
 188     return ARM_AM::getSOImmVal(~Imm) != -1;
 189   }
 190
 191   inline bool is_t2_so_imm(unsigned Imm) const {
 192     return ARM_AM::getT2SOImmVal(Imm) != -1;
 193   }
 194
 195   inline bool is_t2_so_imm_not(unsigned Imm) const {
 196     return ARM_AM::getT2SOImmVal(~Imm) != -1;
 197   }
 198
 199   // Include the pieces autogenerated from the target description.
 200 #include "ARMGenDAGISel.inc"
 201
 202 private:
 203   /// SelectARMIndexedLoad - Indexed (pre/post inc/dec) load matching code for
 204   /// ARM.
 205   SDNode *SelectARMIndexedLoad(SDNode *N);
 206   SDNode *SelectT2IndexedLoad(SDNode *N);
 207
 208   /// SelectVLD - Select NEON load intrinsics.  NumVecs should be
 209   /// 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 210   /// loads of D registers and even subregs and odd subregs of Q registers.
 211   /// For NumVecs <= 2, QOpcodes1 is not used.
 212   SDNode *SelectVLD(SDNode *N, bool isUpdating, unsigned NumVecs,
 213                     unsigned *DOpcodes,
 214                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 215
 216   /// SelectVST - Select NEON store intrinsics.  NumVecs should
 217   /// be 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 218   /// stores of D registers and even subregs and odd subregs of Q registers.
 219   /// For NumVecs <= 2, QOpcodes1 is not used.
 220   SDNode *SelectVST(SDNode *N, bool isUpdating, unsigned NumVecs,
 221                     unsigned *DOpcodes,
 222                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 223
 224   /// SelectVLDSTLane - Select NEON load/store lane intrinsics.  NumVecs should
 225   /// be 2, 3 or 4.  The opcode arrays specify the instructions used for
 226   /// load/store of D registers and Q registers.
 227   SDNode *SelectVLDSTLane(SDNode *N, bool IsLoad,
 228                           bool isUpdating, unsigned NumVecs,
 229                           unsigned *DOpcodes, unsigned *QOpcodes);
 230
 231   /// SelectVLDDup - Select NEON load-duplicate intrinsics.  NumVecs
 232   /// should be 2, 3 or 4.  The opcode array specifies the instructions used
 233   /// for loading D registers.  (Q registers are not supported.)
 234   SDNode *SelectVLDDup(SDNode *N, bool isUpdating, unsigned NumVecs,
 235                        unsigned *Opcodes);
 236
 237   /// SelectVTBL - Select NEON VTBL and VTBX intrinsics.  NumVecs should be 2,
 238   /// 3 or 4.  These are custom-selected so that a REG_SEQUENCE can be
 239   /// generated to force the table registers to be consecutive.
 240   SDNode *SelectVTBL(SDNode *N, bool IsExt, unsigned NumVecs, unsigned Opc);
 241
 242   /// SelectV6T2BitfieldExtractOp - Select SBFX/UBFX instructions for ARM.
 243   SDNode *SelectV6T2BitfieldExtractOp(SDNode *N, bool isSigned);
 244
 245   /// SelectCMOVOp - Select CMOV instructions for ARM.
 246   SDNode *SelectCMOVOp(SDNode *N);
 247   SDNode *SelectT2CMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 248                               ARMCC::CondCodes CCVal, SDValue CCR,
 249                               SDValue InFlag);
 250   SDNode *SelectARMCMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 251                                ARMCC::CondCodes CCVal, SDValue CCR,
 252                                SDValue InFlag);
 253   SDNode *SelectT2CMOVImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 254                               ARMCC::CondCodes CCVal, SDValue CCR,
 255                               SDValue InFlag);
 256   SDNode *SelectARMCMOVImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 257                                ARMCC::CondCodes CCVal, SDValue CCR,
 258                                SDValue InFlag);
 259
 260   // Select special operations if node forms integer ABS pattern
 261   SDNode *SelectABSOp(SDNode *N);
 262
 263   SDNode *SelectConcatVector(SDNode *N);
 264
 265   SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 266
 267   /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 268   /// inline asm expressions.
 269   virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 270                                             char ConstraintCode,
 271                                             std::vector<SDValue> &OutOps);
 272
 273   // Form pairs of consecutive S, D, or Q registers.
 274   SDNode *PairSRegs(EVT VT, SDValue V0, SDValue V1);
 275   SDNode *PairDRegs(EVT VT, SDValue V0, SDValue V1);
 276   SDNode *PairQRegs(EVT VT, SDValue V0, SDValue V1);
 277
 278   // Form sequences of 4 consecutive S, D, or Q registers.
 279   SDNode *QuadSRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 280   SDNode *QuadDRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 281   SDNode *QuadQRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 282
 283   // Get the alignment operand for a NEON VLD or VST instruction.
 284   SDValue GetVLDSTAlign(SDValue Align, unsigned NumVecs, bool is64BitVector);
 285 };
 286 }
 287
 288 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 289 /// operand. If so Imm will receive the 32-bit value.
 290 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 291   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 292     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 293     return true;
 294   }
 295   return false;
 296 }
 297
 298 // isInt32Immediate - This method tests to see if a constant operand.
 299 // If so Imm will receive the 32 bit value.
 300 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 301   return isInt32Immediate(N.getNode(), Imm);
 302 }
 303
 304 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 305 // opcode and that it has a immediate integer right operand.
 306 // If so Imm will receive the 32 bit value.
 307 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 308   return N->getOpcode() == Opc &&
 309          isInt32Immediate(N->getOperand(1).getNode(), Imm);
 310 }
 311
 312 /// \brief Check whether a particular node is a constant value representable as
 313 /// (N * Scale) where (N in [\arg RangeMin, \arg RangeMax).
 314 ///
 315 /// \param ScaledConstant [out] - On success, the pre-scaled constant value.
 316 static bool isScaledConstantInRange(SDValue Node, int Scale,
 317                                     int RangeMin, int RangeMax,
 318                                     int &ScaledConstant) {
 319   assert(Scale > 0 && "Invalid scale!");
 320
 321   // Check that this is a constant.
 322   const ConstantSDNode *C = dyn_cast<ConstantSDNode>(Node);
 323   if (!C)
 324     return false;
 325
 326   ScaledConstant = (int) C->getZExtValue();
 327   if ((ScaledConstant % Scale) != 0)
 328     return false;
 329
 330   ScaledConstant /= Scale;
 331   return ScaledConstant >= RangeMin && ScaledConstant < RangeMax;
 332 }
 333
 334 /// hasNoVMLxHazardUse - Return true if it's desirable to select a FP MLA / MLS
 335 /// node. VFP / NEON fp VMLA / VMLS instructions have special RAW hazards (at
 336 /// least on current ARM implementations) which should be avoidded.
 337 bool ARMDAGToDAGISel::hasNoVMLxHazardUse(SDNode *N) const {
 338   if (OptLevel == CodeGenOpt::None)
 339     return true;
 340
 341   if (!CheckVMLxHazard)
 342     return true;
 343
 344   if (!Subtarget->isCortexA8() && !Subtarget->isCortexA9())
 345     return true;
 346
 347   if (!N->hasOneUse())
 348     return false;
 349
 350   SDNode *Use = *N->use_begin();
 351   if (Use->getOpcode() == ISD::CopyToReg)
 352     return true;
 353   if (Use->isMachineOpcode()) {
 354     const MCInstrDesc &MCID = TII->get(Use->getMachineOpcode());
 355     if (MCID.mayStore())
 356       return true;
 357     unsigned Opcode = MCID.getOpcode();
 358     if (Opcode == ARM::VMOVRS || Opcode == ARM::VMOVRRD)
 359       return true;
 360     // vmlx feeding into another vmlx. We actually want to unfold
 361     // the use later in the MLxExpansion pass. e.g.
 362     // vmla
 363     // vmla (stall 8 cycles)
 364     //
 365     // vmul (5 cycles)
 366     // vadd (5 cycles)
 367     // vmla
 368     // This adds up to about 18 - 19 cycles.
 369     //
 370     // vmla
 371     // vmul (stall 4 cycles)
 372     // vadd adds up to about 14 cycles.
 373     return TII->isFpMLxInstruction(Opcode);
 374   }
 375
 376   return false;
 377 }
 378
 379 bool ARMDAGToDAGISel::isShifterOpProfitable(const SDValue &Shift,
 380                                             ARM_AM::ShiftOpc ShOpcVal,
 381                                             unsigned ShAmt) {
 382   if (!Subtarget->isCortexA9())
 383     return true;
 384   if (Shift.hasOneUse())
 385     return true;
 386   // R << 2 is free.
 387   return ShOpcVal == ARM_AM::lsl && ShAmt == 2;
 388 }
 389
 390 bool ARMDAGToDAGISel::SelectImmShifterOperand(SDValue N,
 391                                               SDValue &BaseReg,
 392                                               SDValue &Opc,
 393                                               bool CheckProfitability) {
 394   if (DisableShifterOp)
 395     return false;
 396
 397   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOpcode());
 398
 399   // Don't match base register only case. That is matched to a separate
 400   // lower complexity pattern with explicit register operand.
 401   if (ShOpcVal == ARM_AM::no_shift) return false;
 402
 403   BaseReg = N.getOperand(0);
 404   unsigned ShImmVal = 0;
 405   ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1));
 406   if (!RHS) return false;
 407   ShImmVal = RHS->getZExtValue() & 31;
 408   Opc = CurDAG->getTargetConstant(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal),
 409                                   MVT::i32);
 410   return true;
 411 }
 412
 413 bool ARMDAGToDAGISel::SelectRegShifterOperand(SDValue N,
 414                                               SDValue &BaseReg,
 415                                               SDValue &ShReg,
 416                                               SDValue &Opc,
 417                                               bool CheckProfitability) {
 418   if (DisableShifterOp)
 419     return false;
 420
 421   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOpcode());
 422
 423   // Don't match base register only case. That is matched to a separate
 424   // lower complexity pattern with explicit register operand.
 425   if (ShOpcVal == ARM_AM::no_shift) return false;
 426
 427   BaseReg = N.getOperand(0);
 428   unsigned ShImmVal = 0;
 429   ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1));
 430   if (RHS) return false;
 431
 432   ShReg = N.getOperand(1);
 433   if (CheckProfitability && !isShifterOpProfitable(N, ShOpcVal, ShImmVal))
 434     return false;
 435   Opc = CurDAG->getTargetConstant(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal),
 436                                   MVT::i32);
 437   return true;
 438 }
 439
 440
 441 bool ARMDAGToDAGISel::SelectAddrModeImm12(SDValue N,
 442                                           SDValue &Base,
 443                                           SDValue &OffImm) {
 444   // Match simple R + imm12 operands.
 445
 446   // Base only.
 447   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB &&
 448       !CurDAG->isBaseWithConstantOffset(N)) {
 449     if (N.getOpcode() == ISD::FrameIndex) {
 450       // Match frame index.
 451       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 452       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 453       OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 454       return true;
 455     }
 456
 457     if (N.getOpcode() == ARMISD::Wrapper &&
 458         !(Subtarget->useMovt() &&
 459                      N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 460       Base = N.getOperand(0);
 461     } else
 462       Base = N;
 463     OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 464     return true;
 465   }
 466
 467   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 468     int RHSC = (int)RHS->getZExtValue();
 469     if (N.getOpcode() == ISD::SUB)
 470       RHSC = -RHSC;
 471
 472     if (RHSC >= 0 && RHSC < 0x1000) { // 12 bits (unsigned)
 473       Base   = N.getOperand(0);
 474       if (Base.getOpcode() == ISD::FrameIndex) {
 475         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 476         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 477       }
 478       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 479       return true;
 480     }
 481   }
 482
 483   // Base only.
 484   Base = N;
 485   OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 486   return true;
 487 }
 488
 489
 490
 491 bool ARMDAGToDAGISel::SelectLdStSOReg(SDValue N, SDValue &Base, SDValue &Offset,
 492                                       SDValue &Opc) {
 493   if (N.getOpcode() == ISD::MUL &&
 494       (!Subtarget->isCortexA9() || N.hasOneUse())) {
 495     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 496       // X * [3,5,9] -> X + X * [2,4,8] etc.
 497       int RHSC = (int)RHS->getZExtValue();
 498       if (RHSC & 1) {
 499         RHSC = RHSC & ~1;
 500         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 501         if (RHSC < 0) {
 502           AddSub = ARM_AM::sub;
 503           RHSC = - RHSC;
 504         }
 505         if (isPowerOf2_32(RHSC)) {
 506           unsigned ShAmt = Log2_32(RHSC);
 507           Base = Offset = N.getOperand(0);
 508           Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt,
 509                                                             ARM_AM::lsl),
 510                                           MVT::i32);
 511           return true;
 512         }
 513       }
 514     }
 515   }
 516
 517   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB &&
 518       // ISD::OR that is equivalent to an ISD::ADD.
 519       !CurDAG->isBaseWithConstantOffset(N))
 520     return false;
 521
 522   // Leave simple R +/- imm12 operands for LDRi12
 523   if (N.getOpcode() == ISD::ADD || N.getOpcode() == ISD::OR) {
 524     int RHSC;
 525     if (isScaledConstantInRange(N.getOperand(1), /*Scale=*/1,
 526                                 -0x1000+1, 0x1000, RHSC)) // 12 bits.
 527       return false;
 528   }
 529
 530   // Otherwise this is R +/- [possibly shifted] R.
 531   ARM_AM::AddrOpc AddSub = N.getOpcode() == ISD::SUB ? ARM_AM::sub:ARM_AM::add;
 532   ARM_AM::ShiftOpc ShOpcVal =
 533     ARM_AM::getShiftOpcForNode(N.getOperand(1).getOpcode());
 534   unsigned ShAmt = 0;
 535
 536   Base   = N.getOperand(0);
 537   Offset = N.getOperand(1);
 538
 539   if (ShOpcVal != ARM_AM::no_shift) {
 540     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 541     // it.
 542     if (ConstantSDNode *Sh =
 543            dyn_cast<ConstantSDNode>(N.getOperand(1).getOperand(1))) {
 544       ShAmt = Sh->getZExtValue();
 545       if (isShifterOpProfitable(Offset, ShOpcVal, ShAmt))
 546         Offset = N.getOperand(1).getOperand(0);
 547       else {
 548         ShAmt = 0;
 549         ShOpcVal = ARM_AM::no_shift;
 550       }
 551     } else {
 552       ShOpcVal = ARM_AM::no_shift;
 553     }
 554   }
 555
 556   // Try matching (R shl C) + (R).
 557   if (N.getOpcode() != ISD::SUB && ShOpcVal == ARM_AM::no_shift &&
 558       !(Subtarget->isCortexA9() || N.getOperand(0).hasOneUse())) {
 559     ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(0).getOpcode());
 560     if (ShOpcVal != ARM_AM::no_shift) {
 561       // Check to see if the RHS of the shift is a constant, if not, we can't
 562       // fold it.
 563       if (ConstantSDNode *Sh =
 564           dyn_cast<ConstantSDNode>(N.getOperand(0).getOperand(1))) {
 565         ShAmt = Sh->getZExtValue();
 566         if (isShifterOpProfitable(N.getOperand(0), ShOpcVal, ShAmt)) {
 567           Offset = N.getOperand(0).getOperand(0);
 568           Base = N.getOperand(1);
 569         } else {
 570           ShAmt = 0;
 571           ShOpcVal = ARM_AM::no_shift;
 572         }
 573       } else {
 574         ShOpcVal = ARM_AM::no_shift;
 575       }
 576     }
 577   }
 578
 579   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 580                                   MVT::i32);
 581   return true;
 582 }
 583
 584
 585
 586
 587 //-----
 588
 589 AddrMode2Type ARMDAGToDAGISel::SelectAddrMode2Worker(SDValue N,
 590                                                      SDValue &Base,
 591                                                      SDValue &Offset,
 592                                                      SDValue &Opc) {
 593   if (N.getOpcode() == ISD::MUL &&
 594       (!Subtarget->isCortexA9() || N.hasOneUse())) {
 595     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 596       // X * [3,5,9] -> X + X * [2,4,8] etc.
 597       int RHSC = (int)RHS->getZExtValue();
 598       if (RHSC & 1) {
 599         RHSC = RHSC & ~1;
 600         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 601         if (RHSC < 0) {
 602           AddSub = ARM_AM::sub;
 603           RHSC = - RHSC;
 604         }
 605         if (isPowerOf2_32(RHSC)) {
 606           unsigned ShAmt = Log2_32(RHSC);
 607           Base = Offset = N.getOperand(0);
 608           Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt,
 609                                                             ARM_AM::lsl),
 610                                           MVT::i32);
 611           return AM2_SHOP;
 612         }
 613       }
 614     }
 615   }
 616
 617   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB &&
 618       // ISD::OR that is equivalent to an ADD.
 619       !CurDAG->isBaseWithConstantOffset(N)) {
 620     Base = N;
 621     if (N.getOpcode() == ISD::FrameIndex) {
 622       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 623       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 624     } else if (N.getOpcode() == ARMISD::Wrapper &&
 625                !(Subtarget->useMovt() &&
 626                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 627       Base = N.getOperand(0);
 628     }
 629     Offset = CurDAG->getRegister(0, MVT::i32);
 630     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(ARM_AM::add, 0,
 631                                                       ARM_AM::no_shift),
 632                                     MVT::i32);
 633     return AM2_BASE;
 634   }
 635
 636   // Match simple R +/- imm12 operands.
 637   if (N.getOpcode() != ISD::SUB) {
 638     int RHSC;
 639     if (isScaledConstantInRange(N.getOperand(1), /*Scale=*/1,
 640                                 -0x1000+1, 0x1000, RHSC)) { // 12 bits.
 641       Base = N.getOperand(0);
 642       if (Base.getOpcode() == ISD::FrameIndex) {
 643         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 644         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 645       }
 646       Offset = CurDAG->getRegister(0, MVT::i32);
 647
 648       ARM_AM::AddrOpc AddSub = ARM_AM::add;
 649       if (RHSC < 0) {
 650         AddSub = ARM_AM::sub;
 651         RHSC = - RHSC;
 652       }
 653       Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, RHSC,
 654                                                         ARM_AM::no_shift),
 655                                       MVT::i32);
 656       return AM2_BASE;
 657     }
 658   }
 659
 660   if (Subtarget->isCortexA9() && !N.hasOneUse()) {
 661     // Compute R +/- (R << N) and reuse it.
 662     Base = N;
 663     Offset = CurDAG->getRegister(0, MVT::i32);
 664     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(ARM_AM::add, 0,
 665                                                       ARM_AM::no_shift),
 666                                     MVT::i32);
 667     return AM2_BASE;
 668   }
 669
 670   // Otherwise this is R +/- [possibly shifted] R.
 671   ARM_AM::AddrOpc AddSub = N.getOpcode() != ISD::SUB ? ARM_AM::add:ARM_AM::sub;
 672   ARM_AM::ShiftOpc ShOpcVal =
 673     ARM_AM::getShiftOpcForNode(N.getOperand(1).getOpcode());
 674   unsigned ShAmt = 0;
 675
 676   Base   = N.getOperand(0);
 677   Offset = N.getOperand(1);
 678
 679   if (ShOpcVal != ARM_AM::no_shift) {
 680     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 681     // it.
 682     if (ConstantSDNode *Sh =
 683            dyn_cast<ConstantSDNode>(N.getOperand(1).getOperand(1))) {
 684       ShAmt = Sh->getZExtValue();
 685       if (isShifterOpProfitable(Offset, ShOpcVal, ShAmt))
 686         Offset = N.getOperand(1).getOperand(0);
 687       else {
 688         ShAmt = 0;
 689         ShOpcVal = ARM_AM::no_shift;
 690       }
 691     } else {
 692       ShOpcVal = ARM_AM::no_shift;
 693     }
 694   }
 695
 696   // Try matching (R shl C) + (R).
 697   if (N.getOpcode() != ISD::SUB && ShOpcVal == ARM_AM::no_shift &&
 698       !(Subtarget->isCortexA9() || N.getOperand(0).hasOneUse())) {
 699     ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(0).getOpcode());
 700     if (ShOpcVal != ARM_AM::no_shift) {
 701       // Check to see if the RHS of the shift is a constant, if not, we can't
 702       // fold it.
 703       if (ConstantSDNode *Sh =
 704           dyn_cast<ConstantSDNode>(N.getOperand(0).getOperand(1))) {
 705         ShAmt = Sh->getZExtValue();
 706         if (isShifterOpProfitable(N.getOperand(0), ShOpcVal, ShAmt)) {
 707           Offset = N.getOperand(0).getOperand(0);
 708           Base = N.getOperand(1);
 709         } else {
 710           ShAmt = 0;
 711           ShOpcVal = ARM_AM::no_shift;
 712         }
 713       } else {
 714         ShOpcVal = ARM_AM::no_shift;
 715       }
 716     }
 717   }
 718
 719   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 720                                   MVT::i32);
 721   return AM2_SHOP;
 722 }
 723
 724 bool ARMDAGToDAGISel::SelectAddrMode2OffsetReg(SDNode *Op, SDValue N,
 725                                             SDValue &Offset, SDValue &Opc) {
 726   unsigned Opcode = Op->getOpcode();
 727   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 728     ? cast<LoadSDNode>(Op)->getAddressingMode()
 729     : cast<StoreSDNode>(Op)->getAddressingMode();
 730   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 731     ? ARM_AM::add : ARM_AM::sub;
 732   int Val;
 733   if (isScaledConstantInRange(N, /*Scale=*/1, 0, 0x1000, Val))
 734     return false;
 735
 736   Offset = N;
 737   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOpcode());
 738   unsigned ShAmt = 0;
 739   if (ShOpcVal != ARM_AM::no_shift) {
 740     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 741     // it.
 742     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 743       ShAmt = Sh->getZExtValue();
 744       if (isShifterOpProfitable(N, ShOpcVal, ShAmt))
 745         Offset = N.getOperand(0);
 746       else {
 747         ShAmt = 0;
 748         ShOpcVal = ARM_AM::no_shift;
 749       }
 750     } else {
 751       ShOpcVal = ARM_AM::no_shift;
 752     }
 753   }
 754
 755   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 756                                   MVT::i32);
 757   return true;
 758 }
 759
 760 bool ARMDAGToDAGISel::SelectAddrMode2OffsetImmPre(SDNode *Op, SDValue N,
 761                                             SDValue &Offset, SDValue &Opc) {
 762   unsigned Opcode = Op->getOpcode();
 763   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 764     ? cast<LoadSDNode>(Op)->getAddressingMode()
 765     : cast<StoreSDNode>(Op)->getAddressingMode();
 766   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 767     ? ARM_AM::add : ARM_AM::sub;
 768   int Val;
 769   if (isScaledConstantInRange(N, /*Scale=*/1, 0, 0x1000, Val)) { // 12 bits.
 770     if (AddSub == ARM_AM::sub) Val *= -1;
 771     Offset = CurDAG->getRegister(0, MVT::i32);
 772     Opc = CurDAG->getTargetConstant(Val, MVT::i32);
 773     return true;
 774   }
 775
 776   return false;
 777 }
 778
 779
 780 bool ARMDAGToDAGISel::SelectAddrMode2OffsetImm(SDNode *Op, SDValue N,
 781                                             SDValue &Offset, SDValue &Opc) {
 782   unsigned Opcode = Op->getOpcode();
 783   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 784     ? cast<LoadSDNode>(Op)->getAddressingMode()
 785     : cast<StoreSDNode>(Op)->getAddressingMode();
 786   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 787     ? ARM_AM::add : ARM_AM::sub;
 788   int Val;
 789   if (isScaledConstantInRange(N, /*Scale=*/1, 0, 0x1000, Val)) { // 12 bits.
 790     Offset = CurDAG->getRegister(0, MVT::i32);
 791     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, Val,
 792                                                       ARM_AM::no_shift),
 793                                     MVT::i32);
 794     return true;
 795   }
 796
 797   return false;
 798 }
 799
 800 bool ARMDAGToDAGISel::SelectAddrOffsetNone(SDValue N, SDValue &Base) {
 801   Base = N;
 802   return true;
 803 }
 804
 805 bool ARMDAGToDAGISel::SelectAddrMode3(SDValue N,
 806                                       SDValue &Base, SDValue &Offset,
 807                                       SDValue &Opc) {
 808   if (N.getOpcode() == ISD::SUB) {
 809     // X - C  is canonicalize to X + -C, no need to handle it here.
 810     Base = N.getOperand(0);
 811     Offset = N.getOperand(1);
 812     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::sub, 0),MVT::i32);
 813     return true;
 814   }
 815
 816   if (!CurDAG->isBaseWithConstantOffset(N)) {
 817     Base = N;
 818     if (N.getOpcode() == ISD::FrameIndex) {
 819       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 820       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 821     }
 822     Offset = CurDAG->getRegister(0, MVT::i32);
 823     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0),MVT::i32);
 824     return true;
 825   }
 826
 827   // If the RHS is +/- imm8, fold into addr mode.
 828   int RHSC;
 829   if (isScaledConstantInRange(N.getOperand(1), /*Scale=*/1,
 830                               -256 + 1, 256, RHSC)) { // 8 bits.
 831     Base = N.getOperand(0);
 832     if (Base.getOpcode() == ISD::FrameIndex) {
 833       int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 834       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 835     }
 836     Offset = CurDAG->getRegister(0, MVT::i32);
 837
 838     ARM_AM::AddrOpc AddSub = ARM_AM::add;
 839     if (RHSC < 0) {
 840       AddSub = ARM_AM::sub;
 841       RHSC = -RHSC;
 842     }
 843     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, RHSC),MVT::i32);
 844     return true;
 845   }
 846
 847   Base = N.getOperand(0);
 848   Offset = N.getOperand(1);
 849   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0), MVT::i32);
 850   return true;
 851 }
 852
 853 bool ARMDAGToDAGISel::SelectAddrMode3Offset(SDNode *Op, SDValue N,
 854                                             SDValue &Offset, SDValue &Opc) {
 855   unsigned Opcode = Op->getOpcode();
 856   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 857     ? cast<LoadSDNode>(Op)->getAddressingMode()
 858     : cast<StoreSDNode>(Op)->getAddressingMode();
 859   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 860     ? ARM_AM::add : ARM_AM::sub;
 861   int Val;
 862   if (isScaledConstantInRange(N, /*Scale=*/1, 0, 256, Val)) { // 12 bits.
 863     Offset = CurDAG->getRegister(0, MVT::i32);
 864     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, Val), MVT::i32);
 865     return true;
 866   }
 867
 868   Offset = N;
 869   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, 0), MVT::i32);
 870   return true;
 871 }
 872
 873 bool ARMDAGToDAGISel::SelectAddrMode5(SDValue N,
 874                                       SDValue &Base, SDValue &Offset) {
 875   if (!CurDAG->isBaseWithConstantOffset(N)) {
 876     Base = N;
 877     if (N.getOpcode() == ISD::FrameIndex) {
 878       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 879       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 880     } else if (N.getOpcode() == ARMISD::Wrapper &&
 881                !(Subtarget->useMovt() &&
 882                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 883       Base = N.getOperand(0);
 884     }
 885     Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 886                                        MVT::i32);
 887     return true;
 888   }
 889
 890   // If the RHS is +/- imm8, fold into addr mode.
 891   int RHSC;
 892   if (isScaledConstantInRange(N.getOperand(1), /*Scale=*/4,
 893                               -256 + 1, 256, RHSC)) {
 894     Base = N.getOperand(0);
 895     if (Base.getOpcode() == ISD::FrameIndex) {
 896       int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 897       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 898     }
 899
 900     ARM_AM::AddrOpc AddSub = ARM_AM::add;
 901     if (RHSC < 0) {
 902       AddSub = ARM_AM::sub;
 903       RHSC = -RHSC;
 904     }
 905     Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(AddSub, RHSC),
 906                                        MVT::i32);
 907     return true;
 908   }
 909
 910   Base = N;
 911   Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 912                                      MVT::i32);
 913   return true;
 914 }
 915
 916 bool ARMDAGToDAGISel::SelectAddrMode6(SDNode *Parent, SDValue N, SDValue &Addr,
 917                                       SDValue &Align) {
 918   Addr = N;
 919
 920   unsigned Alignment = 0;
 921   if (LSBaseSDNode *LSN = dyn_cast<LSBaseSDNode>(Parent)) {
 922     // This case occurs only for VLD1-lane/dup and VST1-lane instructions.
 923     // The maximum alignment is equal to the memory size being referenced.
 924     unsigned LSNAlign = LSN->getAlignment();
 925     unsigned MemSize = LSN->getMemoryVT().getSizeInBits() / 8;
 926     if (LSNAlign >= MemSize && MemSize > 1)
 927       Alignment = MemSize;
 928   } else {
 929     // All other uses of addrmode6 are for intrinsics.  For now just record
 930     // the raw alignment value; it will be refined later based on the legal
 931     // alignment operands for the intrinsic.
 932     Alignment = cast<MemIntrinsicSDNode>(Parent)->getAlignment();
 933   }
 934
 935   Align = CurDAG->getTargetConstant(Alignment, MVT::i32);
 936   return true;
 937 }
 938
 939 bool ARMDAGToDAGISel::SelectAddrMode6Offset(SDNode *Op, SDValue N,
 940                                             SDValue &Offset) {
 941   LSBaseSDNode *LdSt = cast<LSBaseSDNode>(Op);
 942   ISD::MemIndexedMode AM = LdSt->getAddressingMode();
 943   if (AM != ISD::POST_INC)
 944     return false;
 945   Offset = N;
 946   if (ConstantSDNode *NC = dyn_cast<ConstantSDNode>(N)) {
 947     if (NC->getZExtValue() * 8 == LdSt->getMemoryVT().getSizeInBits())
 948       Offset = CurDAG->getRegister(0, MVT::i32);
 949   }
 950   return true;
 951 }
 952
 953 bool ARMDAGToDAGISel::SelectAddrModePC(SDValue N,
 954                                        SDValue &Offset, SDValue &Label) {
 955   if (N.getOpcode() == ARMISD::PIC_ADD && N.hasOneUse()) {
 956     Offset = N.getOperand(0);
 957     SDValue N1 = N.getOperand(1);
 958     Label = CurDAG->getTargetConstant(cast<ConstantSDNode>(N1)->getZExtValue(),
 959                                       MVT::i32);
 960     return true;
 961   }
 962
 963   return false;
 964 }
 965
 966
 967 //===----------------------------------------------------------------------===//
 968 //                         Thumb Addressing Modes
 969 //===----------------------------------------------------------------------===//
 970
 971 bool ARMDAGToDAGISel::SelectThumbAddrModeRR(SDValue N,
 972                                             SDValue &Base, SDValue &Offset){
 973   if (N.getOpcode() != ISD::ADD && !CurDAG->isBaseWithConstantOffset(N)) {
 974     ConstantSDNode *NC = dyn_cast<ConstantSDNode>(N);
 975     if (!NC || !NC->isNullValue())
 976       return false;
 977
 978     Base = Offset = N;
 979     return true;
 980   }
 981
 982   Base = N.getOperand(0);
 983   Offset = N.getOperand(1);
 984   return true;
 985 }
 986
 987 bool
 988 ARMDAGToDAGISel::SelectThumbAddrModeRI(SDValue N, SDValue &Base,
 989                                        SDValue &Offset, unsigned Scale) {
 990   if (Scale == 4) {
 991     SDValue TmpBase, TmpOffImm;
 992     if (SelectThumbAddrModeSP(N, TmpBase, TmpOffImm))
 993       return false;  // We want to select tLDRspi / tSTRspi instead.
 994
 995     if (N.getOpcode() == ARMISD::Wrapper &&
 996         N.getOperand(0).getOpcode() == ISD::TargetConstantPool)
 997       return false;  // We want to select tLDRpci instead.
 998   }
 999
1000   if (!CurDAG->isBaseWithConstantOffset(N))
1001     return false;
1002
1003   // Thumb does not have [sp, r] address mode.
1004   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
1005   RegisterSDNode *RHSR = dyn_cast<RegisterSDNode>(N.getOperand(1));
1006   if ((LHSR && LHSR->getReg() == ARM::SP) ||
1007       (RHSR && RHSR->getReg() == ARM::SP))
1008     return false;
1009
1010   // FIXME: Why do we explicitly check for a match here and then return false?
1011   // Presumably to allow something else to match, but shouldn't this be
1012   // documented?
1013   int RHSC;
1014   if (isScaledConstantInRange(N.getOperand(1), Scale, 0, 32, RHSC))
1015     return false;
1016
1017   Base = N.getOperand(0);
1018   Offset = N.getOperand(1);
1019   return true;
1020 }
1021
1022 bool
1023 ARMDAGToDAGISel::SelectThumbAddrModeRI5S1(SDValue N,
1024                                           SDValue &Base,
1025                                           SDValue &Offset) {
1026   return SelectThumbAddrModeRI(N, Base, Offset, 1);
1027 }
1028
1029 bool
1030 ARMDAGToDAGISel::SelectThumbAddrModeRI5S2(SDValue N,
1031                                           SDValue &Base,
1032                                           SDValue &Offset) {
1033   return SelectThumbAddrModeRI(N, Base, Offset, 2);
1034 }
1035
1036 bool
1037 ARMDAGToDAGISel::SelectThumbAddrModeRI5S4(SDValue N,
1038                                           SDValue &Base,
1039                                           SDValue &Offset) {
1040   return SelectThumbAddrModeRI(N, Base, Offset, 4);
1041 }
1042
1043 bool
1044 ARMDAGToDAGISel::SelectThumbAddrModeImm5S(SDValue N, unsigned Scale,
1045                                           SDValue &Base, SDValue &OffImm) {
1046   if (Scale == 4) {
1047     SDValue TmpBase, TmpOffImm;
1048     if (SelectThumbAddrModeSP(N, TmpBase, TmpOffImm))
1049       return false;  // We want to select tLDRspi / tSTRspi instead.
1050
1051     if (N.getOpcode() == ARMISD::Wrapper &&
1052         N.getOperand(0).getOpcode() == ISD::TargetConstantPool)
1053       return false;  // We want to select tLDRpci instead.
1054   }
1055
1056   if (!CurDAG->isBaseWithConstantOffset(N)) {
1057     if (N.getOpcode() == ARMISD::Wrapper &&
1058         !(Subtarget->useMovt() &&
1059           N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
1060       Base = N.getOperand(0);
1061     } else {
1062       Base = N;
1063     }
1064
1065     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
1066     return true;
1067   }
1068
1069   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
1070   RegisterSDNode *RHSR = dyn_cast<RegisterSDNode>(N.getOperand(1));
1071   if ((LHSR && LHSR->getReg() == ARM::SP) ||
1072       (RHSR && RHSR->getReg() == ARM::SP)) {
1073     ConstantSDNode *LHS = dyn_cast<ConstantSDNode>(N.getOperand(0));
1074     ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1));
1075     unsigned LHSC = LHS ? LHS->getZExtValue() : 0;
1076     unsigned RHSC = RHS ? RHS->getZExtValue() : 0;
1077
1078     // Thumb does not have [sp, #imm5] address mode for non-zero imm5.
1079     if (LHSC != 0 || RHSC != 0) return false;
1080
1081     Base = N;
1082     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
1083     return true;
1084   }
1085
1086   // If the RHS is + imm5 * scale, fold into addr mode.
1087   int RHSC;
1088   if (isScaledConstantInRange(N.getOperand(1), Scale, 0, 32, RHSC)) {
1089     Base = N.getOperand(0);
1090     OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
1091     return true;
1092   }
1093
1094   Base = N.getOperand(0);
1095   OffImm = CurDAG->getTargetConstant(0, MVT::i32);
1096   return true;
1097 }
1098
1099 bool
1100 ARMDAGToDAGISel::SelectThumbAddrModeImm5S4(SDValue N, SDValue &Base,
1101                                            SDValue &OffImm) {
1102   return SelectThumbAddrModeImm5S(N, 4, Base, OffImm);
1103 }
1104
1105 bool
1106 ARMDAGToDAGISel::SelectThumbAddrModeImm5S2(SDValue N, SDValue &Base,
1107                                            SDValue &OffImm) {
1108   return SelectThumbAddrModeImm5S(N, 2, Base, OffImm);
1109 }
1110
1111 bool
1112 ARMDAGToDAGISel::SelectThumbAddrModeImm5S1(SDValue N, SDValue &Base,
1113                                            SDValue &OffImm) {
1114   return SelectThumbAddrModeImm5S(N, 1, Base, OffImm);
1115 }
1116
1117 bool ARMDAGToDAGISel::SelectThumbAddrModeSP(SDValue N,
1118                                             SDValue &Base, SDValue &OffImm) {
1119   if (N.getOpcode() == ISD::FrameIndex) {
1120     int FI = cast<FrameIndexSDNode>(N)->getIndex();
1121     Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1122     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
1123     return true;
1124   }
1125
1126   if (!CurDAG->isBaseWithConstantOffset(N))
1127     return false;
1128
1129   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
1130   if (N.getOperand(0).getOpcode() == ISD::FrameIndex ||
1131       (LHSR && LHSR->getReg() == ARM::SP)) {
1132     // If the RHS is + imm8 * scale, fold into addr mode.
1133     int RHSC;
1134     if (isScaledConstantInRange(N.getOperand(1), /*Scale=*/4, 0, 256, RHSC)) {
1135       Base = N.getOperand(0);
1136       if (Base.getOpcode() == ISD::FrameIndex) {
1137         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
1138         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1139       }
1140       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
1141       return true;
1142     }
1143   }
1144
1145   return false;
1146 }
1147
1148
1149 //===----------------------------------------------------------------------===//
1150 //                        Thumb 2 Addressing Modes
1151 //===----------------------------------------------------------------------===//
1152
1153
1154 bool ARMDAGToDAGISel::SelectT2ShifterOperandReg(SDValue N, SDValue &BaseReg,
1155                                                 SDValue &Opc) {
1156   if (DisableShifterOp)
1157     return false;
1158
1159   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOpcode());
1160
1161   // Don't match base register only case. That is matched to a separate
1162   // lower complexity pattern with explicit register operand.
1163   if (ShOpcVal == ARM_AM::no_shift) return false;
1164
1165   BaseReg = N.getOperand(0);
1166   unsigned ShImmVal = 0;
1167   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1168     ShImmVal = RHS->getZExtValue() & 31;
1169     Opc = getI32Imm(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal));
1170     return true;
1171   }
1172
1173   return false;
1174 }
1175
1176 bool ARMDAGToDAGISel::SelectT2AddrModeImm12(SDValue N,
1177                                             SDValue &Base, SDValue &OffImm) {
1178   // Match simple R + imm12 operands.
1179
1180   // Base only.
1181   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB &&
1182       !CurDAG->isBaseWithConstantOffset(N)) {
1183     if (N.getOpcode() == ISD::FrameIndex) {
1184       // Match frame index.
1185       int FI = cast<FrameIndexSDNode>(N)->getIndex();
1186       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1187       OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
1188       return true;
1189     }
1190
1191     if (N.getOpcode() == ARMISD::Wrapper &&
1192                !(Subtarget->useMovt() &&
1193                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
1194       Base = N.getOperand(0);
1195       if (Base.getOpcode() == ISD::TargetConstantPool)
1196         return false;  // We want to select t2LDRpci instead.
1197     } else
1198       Base = N;
1199     OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
1200     return true;
1201   }
1202
1203   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1204     if (SelectT2AddrModeImm8(N, Base, OffImm))
1205       // Let t2LDRi8 handle (R - imm8).
1206       return false;
1207
1208     int RHSC = (int)RHS->getZExtValue();
1209     if (N.getOpcode() == ISD::SUB)
1210       RHSC = -RHSC;
1211
1212     if (RHSC >= 0 && RHSC < 0x1000) { // 12 bits (unsigned)
1213       Base   = N.getOperand(0);
1214       if (Base.getOpcode() == ISD::FrameIndex) {
1215         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
1216         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1217       }
1218       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
1219       return true;
1220     }
1221   }
1222
1223   // Base only.
1224   Base = N;
1225   OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
1226   return true;
1227 }
1228
1229 bool ARMDAGToDAGISel::SelectT2AddrModeImm8(SDValue N,
1230                                            SDValue &Base, SDValue &OffImm) {
1231   // Match simple R - imm8 operands.
1232   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB &&
1233       !CurDAG->isBaseWithConstantOffset(N))
1234     return false;
1235
1236   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1237     int RHSC = (int)RHS->getSExtValue();
1238     if (N.getOpcode() == ISD::SUB)
1239       RHSC = -RHSC;
1240
1241     if ((RHSC >= -255) && (RHSC < 0)) { // 8 bits (always negative)
1242       Base = N.getOperand(0);
1243       if (Base.getOpcode() == ISD::FrameIndex) {
1244         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
1245         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1246       }
1247       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
1248       return true;
1249     }
1250   }
1251
1252   return false;
1253 }
1254
1255 bool ARMDAGToDAGISel::SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
1256                                                  SDValue &OffImm){
1257   unsigned Opcode = Op->getOpcode();
1258   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
1259     ? cast<LoadSDNode>(Op)->getAddressingMode()
1260     : cast<StoreSDNode>(Op)->getAddressingMode();
1261   int RHSC;
1262   if (isScaledConstantInRange(N, /*Scale=*/1, 0, 0x100, RHSC)) { // 8 bits.
1263     OffImm = ((AM == ISD::PRE_INC) || (AM == ISD::POST_INC))
1264       ? CurDAG->getTargetConstant(RHSC, MVT::i32)
1265       : CurDAG->getTargetConstant(-RHSC, MVT::i32);
1266     return true;
1267   }
1268
1269   return false;
1270 }
1271
1272 bool ARMDAGToDAGISel::SelectT2AddrModeSoReg(SDValue N,
1273                                             SDValue &Base,
1274                                             SDValue &OffReg, SDValue &ShImm) {
1275   // (R - imm8) should be handled by t2LDRi8. The rest are handled by t2LDRi12.
1276   if (N.getOpcode() != ISD::ADD && !CurDAG->isBaseWithConstantOffset(N))
1277     return false;
1278
1279   // Leave (R + imm12) for t2LDRi12, (R - imm8) for t2LDRi8.
1280   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1281     int RHSC = (int)RHS->getZExtValue();
1282     if (RHSC >= 0 && RHSC < 0x1000) // 12 bits (unsigned)
1283       return false;
1284     else if (RHSC < 0 && RHSC >= -255) // 8 bits
1285       return false;
1286   }
1287
1288   // Look for (R + R) or (R + (R << [1,2,3])).
1289   unsigned ShAmt = 0;
1290   Base   = N.getOperand(0);
1291   OffReg = N.getOperand(1);
1292
1293   // Swap if it is ((R << c) + R).
1294   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(OffReg.getOpcode());
1295   if (ShOpcVal != ARM_AM::lsl) {
1296     ShOpcVal = ARM_AM::getShiftOpcForNode(Base.getOpcode());
1297     if (ShOpcVal == ARM_AM::lsl)
1298       std::swap(Base, OffReg);
1299   }
1300
1301   if (ShOpcVal == ARM_AM::lsl) {
1302     // Check to see if the RHS of the shift is a constant, if not, we can't fold
1303     // it.
1304     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(OffReg.getOperand(1))) {
1305       ShAmt = Sh->getZExtValue();
1306       if (ShAmt < 4 && isShifterOpProfitable(OffReg, ShOpcVal, ShAmt))
1307         OffReg = OffReg.getOperand(0);
1308       else {
1309         ShAmt = 0;
1310         ShOpcVal = ARM_AM::no_shift;
1311       }
1312     } else {
1313       ShOpcVal = ARM_AM::no_shift;
1314     }
1315   }
1316
1317   ShImm = CurDAG->getTargetConstant(ShAmt, MVT::i32);
1318
1319   return true;
1320 }
1321
1322 //===--------------------------------------------------------------------===//
1323
1324 /// getAL - Returns a ARMCC::AL immediate node.
1325 static inline SDValue getAL(SelectionDAG *CurDAG) {
1326   return CurDAG->getTargetConstant((uint64_t)ARMCC::AL, MVT::i32);
1327 }
1328
1329 SDNode *ARMDAGToDAGISel::SelectARMIndexedLoad(SDNode *N) {
1330   LoadSDNode *LD = cast<LoadSDNode>(N);
1331   ISD::MemIndexedMode AM = LD->getAddressingMode();
1332   if (AM == ISD::UNINDEXED)
1333     return NULL;
1334
1335   EVT LoadedVT = LD->getMemoryVT();
1336   SDValue Offset, AMOpc;
1337   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
1338   unsigned Opcode = 0;
1339   bool Match = false;
1340   if (LoadedVT == MVT::i32 && isPre &&
1341       SelectAddrMode2OffsetImmPre(N, LD->getOffset(), Offset, AMOpc)) {
1342     Opcode = ARM::LDR_PRE_IMM;
1343     Match = true;
1344   } else if (LoadedVT == MVT::i32 && !isPre &&
1345       SelectAddrMode2OffsetImm(N, LD->getOffset(), Offset, AMOpc)) {
1346     Opcode = ARM::LDR_POST_IMM;
1347     Match = true;
1348   } else if (LoadedVT == MVT::i32 &&
1349       SelectAddrMode2OffsetReg(N, LD->getOffset(), Offset, AMOpc)) {
1350     Opcode = isPre ? ARM::LDR_PRE_REG : ARM::LDR_POST_REG;
1351     Match = true;
1352
1353   } else if (LoadedVT == MVT::i16 &&
1354              SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
1355     Match = true;
1356     Opcode = (LD->getExtensionType() == ISD::SEXTLOAD)
1357       ? (isPre ? ARM::LDRSH_PRE : ARM::LDRSH_POST)
1358       : (isPre ? ARM::LDRH_PRE : ARM::LDRH_POST);
1359   } else if (LoadedVT == MVT::i8 || LoadedVT == MVT::i1) {
1360     if (LD->getExtensionType() == ISD::SEXTLOAD) {
1361       if (SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
1362         Match = true;
1363         Opcode = isPre ? ARM::LDRSB_PRE : ARM::LDRSB_POST;
1364       }
1365     } else {
1366       if (isPre &&
1367           SelectAddrMode2OffsetImmPre(N, LD->getOffset(), Offset, AMOpc)) {
1368         Match = true;
1369         Opcode = ARM::LDRB_PRE_IMM;
1370       } else if (!isPre &&
1371                   SelectAddrMode2OffsetImm(N, LD->getOffset(), Offset, AMOpc)) {
1372         Match = true;
1373         Opcode = ARM::LDRB_POST_IMM;
1374       } else if (SelectAddrMode2OffsetReg(N, LD->getOffset(), Offset, AMOpc)) {
1375         Match = true;
1376         Opcode = isPre ? ARM::LDRB_PRE_REG : ARM::LDRB_POST_REG;
1377       }
1378     }
1379   }
1380
1381   if (Match) {
1382     if (Opcode == ARM::LDR_PRE_IMM || Opcode == ARM::LDRB_PRE_IMM) {
1383       SDValue Chain = LD->getChain();
1384       SDValue Base = LD->getBasePtr();
1385       SDValue Ops[]= { Base, AMOpc, getAL(CurDAG),
1386                        CurDAG->getRegister(0, MVT::i32), Chain };
1387       return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32,
1388                                     MVT::i32, MVT::Other, Ops, 5);
1389     } else {
1390       SDValue Chain = LD->getChain();
1391       SDValue Base = LD->getBasePtr();
1392       SDValue Ops[]= { Base, Offset, AMOpc, getAL(CurDAG),
1393                        CurDAG->getRegister(0, MVT::i32), Chain };
1394       return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32,
1395                                     MVT::i32, MVT::Other, Ops, 6);
1396     }
1397   }
1398
1399   return NULL;
1400 }
1401
1402 SDNode *ARMDAGToDAGISel::SelectT2IndexedLoad(SDNode *N) {
1403   LoadSDNode *LD = cast<LoadSDNode>(N);
1404   ISD::MemIndexedMode AM = LD->getAddressingMode();
1405   if (AM == ISD::UNINDEXED)
1406     return NULL;
1407
1408   EVT LoadedVT = LD->getMemoryVT();
1409   bool isSExtLd = LD->getExtensionType() == ISD::SEXTLOAD;
1410   SDValue Offset;
1411   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
1412   unsigned Opcode = 0;
1413   bool Match = false;
1414   if (SelectT2AddrModeImm8Offset(N, LD->getOffset(), Offset)) {
1415     switch (LoadedVT.getSimpleVT().SimpleTy) {
1416     case MVT::i32:
1417       Opcode = isPre ? ARM::t2LDR_PRE : ARM::t2LDR_POST;
1418       break;
1419     case MVT::i16:
1420       if (isSExtLd)
1421         Opcode = isPre ? ARM::t2LDRSH_PRE : ARM::t2LDRSH_POST;
1422       else
1423         Opcode = isPre ? ARM::t2LDRH_PRE : ARM::t2LDRH_POST;
1424       break;
1425     case MVT::i8:
1426     case MVT::i1:
1427       if (isSExtLd)
1428         Opcode = isPre ? ARM::t2LDRSB_PRE : ARM::t2LDRSB_POST;
1429       else
1430         Opcode = isPre ? ARM::t2LDRB_PRE : ARM::t2LDRB_POST;
1431       break;
1432     default:
1433       return NULL;
1434     }
1435     Match = true;
1436   }
1437
1438   if (Match) {
1439     SDValue Chain = LD->getChain();
1440     SDValue Base = LD->getBasePtr();
1441     SDValue Ops[]= { Base, Offset, getAL(CurDAG),
1442                      CurDAG->getRegister(0, MVT::i32), Chain };
1443     return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32, MVT::i32,
1444                                   MVT::Other, Ops, 5);
1445   }
1446
1447   return NULL;
1448 }
1449
1450 /// PairSRegs - Form a D register from a pair of S registers.
1451 ///
1452 SDNode *ARMDAGToDAGISel::PairSRegs(EVT VT, SDValue V0, SDValue V1) {
1453   DebugLoc dl = V0.getNode()->getDebugLoc();
1454   SDValue RegClass =
1455     CurDAG->getTargetConstant(ARM::DPR_VFP2RegClassID, MVT::i32);
1456   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::ssub_0, MVT::i32);
1457   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::ssub_1, MVT::i32);
1458   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1459   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 5);
1460 }
1461
1462 /// PairDRegs - Form a quad register from a pair of D registers.
1463 ///
1464 SDNode *ARMDAGToDAGISel::PairDRegs(EVT VT, SDValue V0, SDValue V1) {
1465   DebugLoc dl = V0.getNode()->getDebugLoc();
1466   SDValue RegClass = CurDAG->getTargetConstant(ARM::QPRRegClassID, MVT::i32);
1467   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::dsub_0, MVT::i32);
1468   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::dsub_1, MVT::i32);
1469   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1470   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 5);
1471 }
1472
1473 /// PairQRegs - Form 4 consecutive D registers from a pair of Q registers.
1474 ///
1475 SDNode *ARMDAGToDAGISel::PairQRegs(EVT VT, SDValue V0, SDValue V1) {
1476   DebugLoc dl = V0.getNode()->getDebugLoc();
1477   SDValue RegClass = CurDAG->getTargetConstant(ARM::QQPRRegClassID, MVT::i32);
1478   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::qsub_0, MVT::i32);
1479   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::qsub_1, MVT::i32);
1480   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1 };
1481   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 5);
1482 }
1483
1484 /// QuadSRegs - Form 4 consecutive S registers.
1485 ///
1486 SDNode *ARMDAGToDAGISel::QuadSRegs(EVT VT, SDValue V0, SDValue V1,
1487                                    SDValue V2, SDValue V3) {
1488   DebugLoc dl = V0.getNode()->getDebugLoc();
1489   SDValue RegClass =
1490     CurDAG->getTargetConstant(ARM::QPR_VFP2RegClassID, MVT::i32);
1491   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::ssub_0, MVT::i32);
1492   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::ssub_1, MVT::i32);
1493   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::ssub_2, MVT::i32);
1494   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::ssub_3, MVT::i32);
1495   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1496                                     V2, SubReg2, V3, SubReg3 };
1497   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 9);
1498 }
1499
1500 /// QuadDRegs - Form 4 consecutive D registers.
1501 ///
1502 SDNode *ARMDAGToDAGISel::QuadDRegs(EVT VT, SDValue V0, SDValue V1,
1503                                    SDValue V2, SDValue V3) {
1504   DebugLoc dl = V0.getNode()->getDebugLoc();
1505   SDValue RegClass = CurDAG->getTargetConstant(ARM::QQPRRegClassID, MVT::i32);
1506   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::dsub_0, MVT::i32);
1507   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::dsub_1, MVT::i32);
1508   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::dsub_2, MVT::i32);
1509   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::dsub_3, MVT::i32);
1510   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1511                                     V2, SubReg2, V3, SubReg3 };
1512   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 9);
1513 }
1514
1515 /// QuadQRegs - Form 4 consecutive Q registers.
1516 ///
1517 SDNode *ARMDAGToDAGISel::QuadQRegs(EVT VT, SDValue V0, SDValue V1,
1518                                    SDValue V2, SDValue V3) {
1519   DebugLoc dl = V0.getNode()->getDebugLoc();
1520   SDValue RegClass = CurDAG->getTargetConstant(ARM::QQQQPRRegClassID, MVT::i32);
1521   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::qsub_0, MVT::i32);
1522   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::qsub_1, MVT::i32);
1523   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::qsub_2, MVT::i32);
1524   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::qsub_3, MVT::i32);
1525   const SDValue Ops[] = { RegClass, V0, SubReg0, V1, SubReg1,
1526                                     V2, SubReg2, V3, SubReg3 };
1527   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 9);
1528 }
1529
1530 /// GetVLDSTAlign - Get the alignment (in bytes) for the alignment operand
1531 /// of a NEON VLD or VST instruction.  The supported values depend on the
1532 /// number of registers being loaded.
1533 SDValue ARMDAGToDAGISel::GetVLDSTAlign(SDValue Align, unsigned NumVecs,
1534                                        bool is64BitVector) {
1535   unsigned NumRegs = NumVecs;
1536   if (!is64BitVector && NumVecs < 3)
1537     NumRegs *= 2;
1538
1539   unsigned Alignment = cast<ConstantSDNode>(Align)->getZExtValue();
1540   if (Alignment >= 32 && NumRegs == 4)
1541     Alignment = 32;
1542   else if (Alignment >= 16 && (NumRegs == 2 || NumRegs == 4))
1543     Alignment = 16;
1544   else if (Alignment >= 8)
1545     Alignment = 8;
1546   else
1547     Alignment = 0;
1548
1549   return CurDAG->getTargetConstant(Alignment, MVT::i32);
1550 }
1551
1552 // Get the register stride update opcode of a VLD/VST instruction that
1553 // is otherwise equivalent to the given fixed stride updating instruction.
1554 static unsigned getVLDSTRegisterUpdateOpcode(unsigned Opc) {
1555   switch (Opc) {
1556   default: break;
1557   case ARM::VLD1d8wb_fixed: return ARM::VLD1d8wb_register;
1558   case ARM::VLD1d16wb_fixed: return ARM::VLD1d16wb_register;
1559   case ARM::VLD1d32wb_fixed: return ARM::VLD1d32wb_register;
1560   case ARM::VLD1d64wb_fixed: return ARM::VLD1d64wb_register;
1561   case ARM::VLD1q8wb_fixed: return ARM::VLD1q8wb_register;
1562   case ARM::VLD1q16wb_fixed: return ARM::VLD1q16wb_register;
1563   case ARM::VLD1q32wb_fixed: return ARM::VLD1q32wb_register;
1564   case ARM::VLD1q64wb_fixed: return ARM::VLD1q64wb_register;
1565   case ARM::VLD1q8PseudoWB_fixed: return ARM::VLD1q8PseudoWB_register;
1566   case ARM::VLD1q16PseudoWB_fixed: return ARM::VLD1q16PseudoWB_register;
1567   case ARM::VLD1q32PseudoWB_fixed: return ARM::VLD1q32PseudoWB_register;
1568   case ARM::VLD1q64PseudoWB_fixed: return ARM::VLD1q64PseudoWB_register;
1569
1570   case ARM::VST1d8wb_fixed: return ARM::VST1d8wb_register;
1571   case ARM::VST1d16wb_fixed: return ARM::VST1d16wb_register;
1572   case ARM::VST1d32wb_fixed: return ARM::VST1d32wb_register;
1573   case ARM::VST1d64wb_fixed: return ARM::VST1d64wb_register;
1574   case ARM::VST1q8wb_fixed: return ARM::VST1q8wb_register;
1575   case ARM::VST1q16wb_fixed: return ARM::VST1q16wb_register;
1576   case ARM::VST1q32wb_fixed: return ARM::VST1q32wb_register;
1577   case ARM::VST1q64wb_fixed: return ARM::VST1q64wb_register;
1578   case ARM::VST1q8PseudoWB_fixed: return ARM::VST1q8PseudoWB_register;
1579   case ARM::VST1q16PseudoWB_fixed: return ARM::VST1q16PseudoWB_register;
1580   case ARM::VST1q32PseudoWB_fixed: return ARM::VST1q32PseudoWB_register;
1581   case ARM::VST1q64PseudoWB_fixed: return ARM::VST1q64PseudoWB_register;
1582   case ARM::VST1d64TPseudoWB_fixed: return ARM::VST1d64TPseudoWB_register;
1583   case ARM::VST1d64QPseudoWB_fixed: return ARM::VST1d64QPseudoWB_register;
1584   }
1585   return Opc; // If not one we handle, return it unchanged.
1586 }
1587
1588 SDNode *ARMDAGToDAGISel::SelectVLD(SDNode *N, bool isUpdating, unsigned NumVecs,
1589                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1590                                    unsigned *QOpcodes1) {
1591   assert(NumVecs >= 1 && NumVecs <= 4 && "VLD NumVecs out-of-range");
1592   DebugLoc dl = N->getDebugLoc();
1593
1594   SDValue MemAddr, Align;
1595   unsigned AddrOpIdx = isUpdating ? 1 : 2;
1596   if (!SelectAddrMode6(N, N->getOperand(AddrOpIdx), MemAddr, Align))
1597     return NULL;
1598
1599   SDValue Chain = N->getOperand(0);
1600   EVT VT = N->getValueType(0);
1601   bool is64BitVector = VT.is64BitVector();
1602   Align = GetVLDSTAlign(Align, NumVecs, is64BitVector);
1603
1604   unsigned OpcodeIndex;
1605   switch (VT.getSimpleVT().SimpleTy) {
1606   default: llvm_unreachable("unhandled vld type");
1607     // Double-register operations:
1608   case MVT::v8i8:  OpcodeIndex = 0; break;
1609   case MVT::v4i16: OpcodeIndex = 1; break;
1610   case MVT::v2f32:
1611   case MVT::v2i32: OpcodeIndex = 2; break;
1612   case MVT::v1i64: OpcodeIndex = 3; break;
1613     // Quad-register operations:
1614   case MVT::v16i8: OpcodeIndex = 0; break;
1615   case MVT::v8i16: OpcodeIndex = 1; break;
1616   case MVT::v4f32:
1617   case MVT::v4i32: OpcodeIndex = 2; break;
1618   case MVT::v2i64: OpcodeIndex = 3;
1619     assert(NumVecs == 1 && "v2i64 type only supported for VLD1");
1620     break;
1621   }
1622
1623   EVT ResTy;
1624   if (NumVecs == 1)
1625     ResTy = VT;
1626   else {
1627     unsigned ResTyElts = (NumVecs == 3) ? 4 : NumVecs;
1628     if (!is64BitVector)
1629       ResTyElts *= 2;
1630     ResTy = EVT::getVectorVT(*CurDAG->getContext(), MVT::i64, ResTyElts);
1631   }
1632   std::vector<EVT> ResTys;
1633   ResTys.push_back(ResTy);
1634   if (isUpdating)
1635     ResTys.push_back(MVT::i32);
1636   ResTys.push_back(MVT::Other);
1637
1638   SDValue Pred = getAL(CurDAG);
1639   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1640   SDNode *VLd;
1641   SmallVector<SDValue, 7> Ops;
1642
1643   // Double registers and VLD1/VLD2 quad registers are directly supported.
1644   if (is64BitVector || NumVecs <= 2) {
1645     unsigned Opc = (is64BitVector ? DOpcodes[OpcodeIndex] :
1646                     QOpcodes0[OpcodeIndex]);
1647     Ops.push_back(MemAddr);
1648     Ops.push_back(Align);
1649     if (isUpdating) {
1650       SDValue Inc = N->getOperand(AddrOpIdx + 1);
1651       // FIXME: VLD1 fixed increment doesn't need Reg0. Remove the reg0
1652       // case entirely when the rest are updated to that form, too.
1653       if (NumVecs == 1 && !isa<ConstantSDNode>(Inc.getNode()))
1654         Opc = getVLDSTRegisterUpdateOpcode(Opc);
1655       // We use a VST1 for v1i64 even if the pseudo says vld2/3/4, so
1656       // check for that explicitly too. Horribly hacky, but temporary.
1657       if ((NumVecs != 1 && Opc != ARM::VLD1q64PseudoWB_fixed) ||
1658           !isa<ConstantSDNode>(Inc.getNode()))
1659         Ops.push_back(isa<ConstantSDNode>(Inc.getNode()) ? Reg0 : Inc);
1660     }
1661     Ops.push_back(Pred);
1662     Ops.push_back(Reg0);
1663     Ops.push_back(Chain);
1664     VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops.data(), Ops.size());
1665
1666   } else {
1667     // Otherwise, quad registers are loaded with two separate instructions,
1668     // where one loads the even registers and the other loads the odd registers.
1669     EVT AddrTy = MemAddr.getValueType();
1670
1671     // Load the even subregs.  This is always an updating load, so that it
1672     // provides the address to the second load for the odd subregs.
1673     SDValue ImplDef =
1674       SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, ResTy), 0);
1675     const SDValue OpsA[] = { MemAddr, Align, Reg0, ImplDef, Pred, Reg0, Chain };
1676     SDNode *VLdA = CurDAG->getMachineNode(QOpcodes0[OpcodeIndex], dl,
1677                                           ResTy, AddrTy, MVT::Other, OpsA, 7);
1678     Chain = SDValue(VLdA, 2);
1679
1680     // Load the odd subregs.
1681     Ops.push_back(SDValue(VLdA, 1));
1682     Ops.push_back(Align);
1683     if (isUpdating) {
1684       SDValue Inc = N->getOperand(AddrOpIdx + 1);
1685       assert(isa<ConstantSDNode>(Inc.getNode()) &&
1686              "only constant post-increment update allowed for VLD3/4");
1687       (void)Inc;
1688       Ops.push_back(Reg0);
1689     }
1690     Ops.push_back(SDValue(VLdA, 0));
1691     Ops.push_back(Pred);
1692     Ops.push_back(Reg0);
1693     Ops.push_back(Chain);
1694     VLd = CurDAG->getMachineNode(QOpcodes1[OpcodeIndex], dl, ResTys,
1695                                  Ops.data(), Ops.size());
1696   }
1697
1698   // Transfer memoperands.
1699   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1700   MemOp[0] = cast<MemIntrinsicSDNode>(N)->getMemOperand();
1701   cast<MachineSDNode>(VLd)->setMemRefs(MemOp, MemOp + 1);
1702
1703   if (NumVecs == 1)
1704     return VLd;
1705
1706   // Extract out the subregisters.
1707   SDValue SuperReg = SDValue(VLd, 0);
1708   assert(ARM::dsub_7 == ARM::dsub_0+7 &&
1709          ARM::qsub_3 == ARM::qsub_0+3 && "Unexpected subreg numbering");
1710   unsigned Sub0 = (is64BitVector ? ARM::dsub_0 : ARM::qsub_0);
1711   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1712     ReplaceUses(SDValue(N, Vec),
1713                 CurDAG->getTargetExtractSubreg(Sub0 + Vec, dl, VT, SuperReg));
1714   ReplaceUses(SDValue(N, NumVecs), SDValue(VLd, 1));
1715   if (isUpdating)
1716     ReplaceUses(SDValue(N, NumVecs + 1), SDValue(VLd, 2));
1717   return NULL;
1718 }
1719
1720 SDNode *ARMDAGToDAGISel::SelectVST(SDNode *N, bool isUpdating, unsigned NumVecs,
1721                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1722                                    unsigned *QOpcodes1) {
1723   assert(NumVecs >= 1 && NumVecs <= 4 && "VST NumVecs out-of-range");
1724   DebugLoc dl = N->getDebugLoc();
1725
1726   SDValue MemAddr, Align;
1727   unsigned AddrOpIdx = isUpdating ? 1 : 2;
1728   unsigned Vec0Idx = 3; // AddrOpIdx + (isUpdating ? 2 : 1)
1729   if (!SelectAddrMode6(N, N->getOperand(AddrOpIdx), MemAddr, Align))
1730     return NULL;
1731
1732   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1733   MemOp[0] = cast<MemIntrinsicSDNode>(N)->getMemOperand();
1734
1735   SDValue Chain = N->getOperand(0);
1736   EVT VT = N->getOperand(Vec0Idx).getValueType();
1737   bool is64BitVector = VT.is64BitVector();
1738   Align = GetVLDSTAlign(Align, NumVecs, is64BitVector);
1739
1740   unsigned OpcodeIndex;
1741   switch (VT.getSimpleVT().SimpleTy) {
1742   default: llvm_unreachable("unhandled vst type");
1743     // Double-register operations:
1744   case MVT::v8i8:  OpcodeIndex = 0; break;
1745   case MVT::v4i16: OpcodeIndex = 1; break;
1746   case MVT::v2f32:
1747   case MVT::v2i32: OpcodeIndex = 2; break;
1748   case MVT::v1i64: OpcodeIndex = 3; break;
1749     // Quad-register operations:
1750   case MVT::v16i8: OpcodeIndex = 0; break;
1751   case MVT::v8i16: OpcodeIndex = 1; break;
1752   case MVT::v4f32:
1753   case MVT::v4i32: OpcodeIndex = 2; break;
1754   case MVT::v2i64: OpcodeIndex = 3;
1755     assert(NumVecs == 1 && "v2i64 type only supported for VST1");
1756     break;
1757   }
1758
1759   std::vector<EVT> ResTys;
1760   if (isUpdating)
1761     ResTys.push_back(MVT::i32);
1762   ResTys.push_back(MVT::Other);
1763
1764   SDValue Pred = getAL(CurDAG);
1765   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1766   SmallVector<SDValue, 7> Ops;
1767
1768   // Double registers and VST1/VST2 quad registers are directly supported.
1769   if (is64BitVector || NumVecs <= 2) {
1770     SDValue SrcReg;
1771     if (NumVecs == 1) {
1772       SrcReg = N->getOperand(Vec0Idx);
1773     } else if (is64BitVector) {
1774       // Form a REG_SEQUENCE to force register allocation.
1775       SDValue V0 = N->getOperand(Vec0Idx + 0);
1776       SDValue V1 = N->getOperand(Vec0Idx + 1);
1777       if (NumVecs == 2)
1778         SrcReg = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1779       else {
1780         SDValue V2 = N->getOperand(Vec0Idx + 2);
1781         // If it's a vst3, form a quad D-register and leave the last part as
1782         // an undef.
1783         SDValue V3 = (NumVecs == 3)
1784           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1785           : N->getOperand(Vec0Idx + 3);
1786         SrcReg = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1787       }
1788     } else {
1789       // Form a QQ register.
1790       SDValue Q0 = N->getOperand(Vec0Idx);
1791       SDValue Q1 = N->getOperand(Vec0Idx + 1);
1792       SrcReg = SDValue(PairQRegs(MVT::v4i64, Q0, Q1), 0);
1793     }
1794
1795     unsigned Opc = (is64BitVector ? DOpcodes[OpcodeIndex] :
1796                     QOpcodes0[OpcodeIndex]);
1797     Ops.push_back(MemAddr);
1798     Ops.push_back(Align);
1799     if (isUpdating) {
1800       SDValue Inc = N->getOperand(AddrOpIdx + 1);
1801       // FIXME: VST1 fixed increment doesn't need Reg0. Remove the reg0
1802       // case entirely when the rest are updated to that form, too.
1803       if (NumVecs == 1 && !isa<ConstantSDNode>(Inc.getNode()))
1804         Opc = getVLDSTRegisterUpdateOpcode(Opc);
1805       // We use a VST1 for v1i64 even if the pseudo says vld2/3/4, so
1806       // check for that explicitly too. Horribly hacky, but temporary.
1807       if ((NumVecs != 1 && Opc != ARM::VST1q64PseudoWB_fixed) ||
1808           !isa<ConstantSDNode>(Inc.getNode()))
1809         Ops.push_back(isa<ConstantSDNode>(Inc.getNode()) ? Reg0 : Inc);
1810     }
1811     Ops.push_back(SrcReg);
1812     Ops.push_back(Pred);
1813     Ops.push_back(Reg0);
1814     Ops.push_back(Chain);
1815     SDNode *VSt =
1816       CurDAG->getMachineNode(Opc, dl, ResTys, Ops.data(), Ops.size());
1817
1818     // Transfer memoperands.
1819     cast<MachineSDNode>(VSt)->setMemRefs(MemOp, MemOp + 1);
1820
1821     return VSt;
1822   }
1823
1824   // Otherwise, quad registers are stored with two separate instructions,
1825   // where one stores the even registers and the other stores the odd registers.
1826
1827   // Form the QQQQ REG_SEQUENCE.
1828   SDValue V0 = N->getOperand(Vec0Idx + 0);
1829   SDValue V1 = N->getOperand(Vec0Idx + 1);
1830   SDValue V2 = N->getOperand(Vec0Idx + 2);
1831   SDValue V3 = (NumVecs == 3)
1832     ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, VT), 0)
1833     : N->getOperand(Vec0Idx + 3);
1834   SDValue RegSeq = SDValue(QuadQRegs(MVT::v8i64, V0, V1, V2, V3), 0);
1835
1836   // Store the even D registers.  This is always an updating store, so that it
1837   // provides the address to the second store for the odd subregs.
1838   const SDValue OpsA[] = { MemAddr, Align, Reg0, RegSeq, Pred, Reg0, Chain };
1839   SDNode *VStA = CurDAG->getMachineNode(QOpcodes0[OpcodeIndex], dl,
1840                                         MemAddr.getValueType(),
1841                                         MVT::Other, OpsA, 7);
1842   cast<MachineSDNode>(VStA)->setMemRefs(MemOp, MemOp + 1);
1843   Chain = SDValue(VStA, 1);
1844
1845   // Store the odd D registers.
1846   Ops.push_back(SDValue(VStA, 0));
1847   Ops.push_back(Align);
1848   if (isUpdating) {
1849     SDValue Inc = N->getOperand(AddrOpIdx + 1);
1850     assert(isa<ConstantSDNode>(Inc.getNode()) &&
1851            "only constant post-increment update allowed for VST3/4");
1852     (void)Inc;
1853     Ops.push_back(Reg0);
1854   }
1855   Ops.push_back(RegSeq);
1856   Ops.push_back(Pred);
1857   Ops.push_back(Reg0);
1858   Ops.push_back(Chain);
1859   SDNode *VStB = CurDAG->getMachineNode(QOpcodes1[OpcodeIndex], dl, ResTys,
1860                                         Ops.data(), Ops.size());
1861   cast<MachineSDNode>(VStB)->setMemRefs(MemOp, MemOp + 1);
1862   return VStB;
1863 }
1864
1865 SDNode *ARMDAGToDAGISel::SelectVLDSTLane(SDNode *N, bool IsLoad,
1866                                          bool isUpdating, unsigned NumVecs,
1867                                          unsigned *DOpcodes,
1868                                          unsigned *QOpcodes) {
1869   assert(NumVecs >=2 && NumVecs <= 4 && "VLDSTLane NumVecs out-of-range");
1870   DebugLoc dl = N->getDebugLoc();
1871
1872   SDValue MemAddr, Align;
1873   unsigned AddrOpIdx = isUpdating ? 1 : 2;
1874   unsigned Vec0Idx = 3; // AddrOpIdx + (isUpdating ? 2 : 1)
1875   if (!SelectAddrMode6(N, N->getOperand(AddrOpIdx), MemAddr, Align))
1876     return NULL;
1877
1878   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1879   MemOp[0] = cast<MemIntrinsicSDNode>(N)->getMemOperand();
1880
1881   SDValue Chain = N->getOperand(0);
1882   unsigned Lane =
1883     cast<ConstantSDNode>(N->getOperand(Vec0Idx + NumVecs))->getZExtValue();
1884   EVT VT = N->getOperand(Vec0Idx).getValueType();
1885   bool is64BitVector = VT.is64BitVector();
1886
1887   unsigned Alignment = 0;
1888   if (NumVecs != 3) {
1889     Alignment = cast<ConstantSDNode>(Align)->getZExtValue();
1890     unsigned NumBytes = NumVecs * VT.getVectorElementType().getSizeInBits()/8;
1891     if (Alignment > NumBytes)
1892       Alignment = NumBytes;
1893     if (Alignment < 8 && Alignment < NumBytes)
1894       Alignment = 0;
1895     // Alignment must be a power of two; make sure of that.
1896     Alignment = (Alignment & -Alignment);
1897     if (Alignment == 1)
1898       Alignment = 0;
1899   }
1900   Align = CurDAG->getTargetConstant(Alignment, MVT::i32);
1901
1902   unsigned OpcodeIndex;
1903   switch (VT.getSimpleVT().SimpleTy) {
1904   default: llvm_unreachable("unhandled vld/vst lane type");
1905     // Double-register operations:
1906   case MVT::v8i8:  OpcodeIndex = 0; break;
1907   case MVT::v4i16: OpcodeIndex = 1; break;
1908   case MVT::v2f32:
1909   case MVT::v2i32: OpcodeIndex = 2; break;
1910     // Quad-register operations:
1911   case MVT::v8i16: OpcodeIndex = 0; break;
1912   case MVT::v4f32:
1913   case MVT::v4i32: OpcodeIndex = 1; break;
1914   }
1915
1916   std::vector<EVT> ResTys;
1917   if (IsLoad) {
1918     unsigned ResTyElts = (NumVecs == 3) ? 4 : NumVecs;
1919     if (!is64BitVector)
1920       ResTyElts *= 2;
1921     ResTys.push_back(EVT::getVectorVT(*CurDAG->getContext(),
1922                                       MVT::i64, ResTyElts));
1923   }
1924   if (isUpdating)
1925     ResTys.push_back(MVT::i32);
1926   ResTys.push_back(MVT::Other);
1927
1928   SDValue Pred = getAL(CurDAG);
1929   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1930
1931   SmallVector<SDValue, 8> Ops;
1932   Ops.push_back(MemAddr);
1933   Ops.push_back(Align);
1934   if (isUpdating) {
1935     SDValue Inc = N->getOperand(AddrOpIdx + 1);
1936     Ops.push_back(isa<ConstantSDNode>(Inc.getNode()) ? Reg0 : Inc);
1937   }
1938
1939   SDValue SuperReg;
1940   SDValue V0 = N->getOperand(Vec0Idx + 0);
1941   SDValue V1 = N->getOperand(Vec0Idx + 1);
1942   if (NumVecs == 2) {
1943     if (is64BitVector)
1944       SuperReg = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1945     else
1946       SuperReg = SDValue(PairQRegs(MVT::v4i64, V0, V1), 0);
1947   } else {
1948     SDValue V2 = N->getOperand(Vec0Idx + 2);
1949     SDValue V3 = (NumVecs == 3)
1950       ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, VT), 0)
1951       : N->getOperand(Vec0Idx + 3);
1952     if (is64BitVector)
1953       SuperReg = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1954     else
1955       SuperReg = SDValue(QuadQRegs(MVT::v8i64, V0, V1, V2, V3), 0);
1956   }
1957   Ops.push_back(SuperReg);
1958   Ops.push_back(getI32Imm(Lane));
1959   Ops.push_back(Pred);
1960   Ops.push_back(Reg0);
1961   Ops.push_back(Chain);
1962
1963   unsigned Opc = (is64BitVector ? DOpcodes[OpcodeIndex] :
1964                                   QOpcodes[OpcodeIndex]);
1965   SDNode *VLdLn = CurDAG->getMachineNode(Opc, dl, ResTys,
1966                                          Ops.data(), Ops.size());
1967   cast<MachineSDNode>(VLdLn)->setMemRefs(MemOp, MemOp + 1);
1968   if (!IsLoad)
1969     return VLdLn;
1970
1971   // Extract the subregisters.
1972   SuperReg = SDValue(VLdLn, 0);
1973   assert(ARM::dsub_7 == ARM::dsub_0+7 &&
1974          ARM::qsub_3 == ARM::qsub_0+3 && "Unexpected subreg numbering");
1975   unsigned Sub0 = is64BitVector ? ARM::dsub_0 : ARM::qsub_0;
1976   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1977     ReplaceUses(SDValue(N, Vec),
1978                 CurDAG->getTargetExtractSubreg(Sub0 + Vec, dl, VT, SuperReg));
1979   ReplaceUses(SDValue(N, NumVecs), SDValue(VLdLn, 1));
1980   if (isUpdating)
1981     ReplaceUses(SDValue(N, NumVecs + 1), SDValue(VLdLn, 2));
1982   return NULL;
1983 }
1984
1985 SDNode *ARMDAGToDAGISel::SelectVLDDup(SDNode *N, bool isUpdating,
1986                                       unsigned NumVecs, unsigned *Opcodes) {
1987   assert(NumVecs >=2 && NumVecs <= 4 && "VLDDup NumVecs out-of-range");
1988   DebugLoc dl = N->getDebugLoc();
1989
1990   SDValue MemAddr, Align;
1991   if (!SelectAddrMode6(N, N->getOperand(1), MemAddr, Align))
1992     return NULL;
1993
1994   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1995   MemOp[0] = cast<MemIntrinsicSDNode>(N)->getMemOperand();
1996
1997   SDValue Chain = N->getOperand(0);
1998   EVT VT = N->getValueType(0);
1999
2000   unsigned Alignment = 0;
2001   if (NumVecs != 3) {
2002     Alignment = cast<ConstantSDNode>(Align)->getZExtValue();
2003     unsigned NumBytes = NumVecs * VT.getVectorElementType().getSizeInBits()/8;
2004     if (Alignment > NumBytes)
2005       Alignment = NumBytes;
2006     if (Alignment < 8 && Alignment < NumBytes)
2007       Alignment = 0;
2008     // Alignment must be a power of two; make sure of that.
2009     Alignment = (Alignment & -Alignment);
2010     if (Alignment == 1)
2011       Alignment = 0;
2012   }
2013   Align = CurDAG->getTargetConstant(Alignment, MVT::i32);
2014
2015   unsigned OpcodeIndex;
2016   switch (VT.getSimpleVT().SimpleTy) {
2017   default: llvm_unreachable("unhandled vld-dup type");
2018   case MVT::v8i8:  OpcodeIndex = 0; break;
2019   case MVT::v4i16: OpcodeIndex = 1; break;
2020   case MVT::v2f32:
2021   case MVT::v2i32: OpcodeIndex = 2; break;
2022   }
2023
2024   SDValue Pred = getAL(CurDAG);
2025   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
2026   SDValue SuperReg;
2027   unsigned Opc = Opcodes[OpcodeIndex];
2028   SmallVector<SDValue, 6> Ops;
2029   Ops.push_back(MemAddr);
2030   Ops.push_back(Align);
2031   if (isUpdating) {
2032     SDValue Inc = N->getOperand(2);
2033     Ops.push_back(isa<ConstantSDNode>(Inc.getNode()) ? Reg0 : Inc);
2034   }
2035   Ops.push_back(Pred);
2036   Ops.push_back(Reg0);
2037   Ops.push_back(Chain);
2038
2039   unsigned ResTyElts = (NumVecs == 3) ? 4 : NumVecs;
2040   std::vector<EVT> ResTys;
2041   ResTys.push_back(EVT::getVectorVT(*CurDAG->getContext(), MVT::i64,ResTyElts));
2042   if (isUpdating)
2043     ResTys.push_back(MVT::i32);
2044   ResTys.push_back(MVT::Other);
2045   SDNode *VLdDup =
2046     CurDAG->getMachineNode(Opc, dl, ResTys, Ops.data(), Ops.size());
2047   cast<MachineSDNode>(VLdDup)->setMemRefs(MemOp, MemOp + 1);
2048   SuperReg = SDValue(VLdDup, 0);
2049
2050   // Extract the subregisters.
2051   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2052   unsigned SubIdx = ARM::dsub_0;
2053   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
2054     ReplaceUses(SDValue(N, Vec),
2055                 CurDAG->getTargetExtractSubreg(SubIdx+Vec, dl, VT, SuperReg));
2056   ReplaceUses(SDValue(N, NumVecs), SDValue(VLdDup, 1));
2057   if (isUpdating)
2058     ReplaceUses(SDValue(N, NumVecs + 1), SDValue(VLdDup, 2));
2059   return NULL;
2060 }
2061
2062 SDNode *ARMDAGToDAGISel::SelectVTBL(SDNode *N, bool IsExt, unsigned NumVecs,
2063                                     unsigned Opc) {
2064   assert(NumVecs >= 2 && NumVecs <= 4 && "VTBL NumVecs out-of-range");
2065   DebugLoc dl = N->getDebugLoc();
2066   EVT VT = N->getValueType(0);
2067   unsigned FirstTblReg = IsExt ? 2 : 1;
2068
2069   // Form a REG_SEQUENCE to force register allocation.
2070   SDValue RegSeq;
2071   SDValue V0 = N->getOperand(FirstTblReg + 0);
2072   SDValue V1 = N->getOperand(FirstTblReg + 1);
2073   if (NumVecs == 2)
2074     RegSeq = SDValue(PairDRegs(MVT::v16i8, V0, V1), 0);
2075   else {
2076     SDValue V2 = N->getOperand(FirstTblReg + 2);
2077     // If it's a vtbl3, form a quad D-register and leave the last part as
2078     // an undef.
2079     SDValue V3 = (NumVecs == 3)
2080       ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, VT), 0)
2081       : N->getOperand(FirstTblReg + 3);
2082     RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
2083   }
2084
2085   SmallVector<SDValue, 6> Ops;
2086   if (IsExt)
2087     Ops.push_back(N->getOperand(1));
2088   Ops.push_back(RegSeq);
2089   Ops.push_back(N->getOperand(FirstTblReg + NumVecs));
2090   Ops.push_back(getAL(CurDAG)); // predicate
2091   Ops.push_back(CurDAG->getRegister(0, MVT::i32)); // predicate register
2092   return CurDAG->getMachineNode(Opc, dl, VT, Ops.data(), Ops.size());
2093 }
2094
2095 SDNode *ARMDAGToDAGISel::SelectV6T2BitfieldExtractOp(SDNode *N,
2096                                                      bool isSigned) {
2097   if (!Subtarget->hasV6T2Ops())
2098     return NULL;
2099
2100   unsigned Opc = isSigned ? (Subtarget->isThumb() ? ARM::t2SBFX : ARM::SBFX)
2101     : (Subtarget->isThumb() ? ARM::t2UBFX : ARM::UBFX);
2102
2103
2104   // For unsigned extracts, check for a shift right and mask
2105   unsigned And_imm = 0;
2106   if (N->getOpcode() == ISD::AND) {
2107     if (isOpcWithIntImmediate(N, ISD::AND, And_imm)) {
2108
2109       // The immediate is a mask of the low bits iff imm & (imm+1) == 0
2110       if (And_imm & (And_imm + 1))
2111         return NULL;
2112
2113       unsigned Srl_imm = 0;
2114       if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SRL,
2115                                 Srl_imm)) {
2116         assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
2117
2118         // Note: The width operand is encoded as width-1.
2119         unsigned Width = CountTrailingOnes_32(And_imm) - 1;
2120         unsigned LSB = Srl_imm;
2121         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
2122         SDValue Ops[] = { N->getOperand(0).getOperand(0),
2123                           CurDAG->getTargetConstant(LSB, MVT::i32),
2124                           CurDAG->getTargetConstant(Width, MVT::i32),
2125           getAL(CurDAG), Reg0 };
2126         return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
2127       }
2128     }
2129     return NULL;
2130   }
2131
2132   // Otherwise, we're looking for a shift of a shift
2133   unsigned Shl_imm = 0;
2134   if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SHL, Shl_imm)) {
2135     assert(Shl_imm > 0 && Shl_imm < 32 && "bad amount in shift node!");
2136     unsigned Srl_imm = 0;
2137     if (isInt32Immediate(N->getOperand(1), Srl_imm)) {
2138       assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
2139       // Note: The width operand is encoded as width-1.
2140       unsigned Width = 32 - Srl_imm - 1;
2141       int LSB = Srl_imm - Shl_imm;
2142       if (LSB < 0)
2143         return NULL;
2144       SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
2145       SDValue Ops[] = { N->getOperand(0).getOperand(0),
2146                         CurDAG->getTargetConstant(LSB, MVT::i32),
2147                         CurDAG->getTargetConstant(Width, MVT::i32),
2148                         getAL(CurDAG), Reg0 };
2149       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
2150     }
2151   }
2152   return NULL;
2153 }
2154
2155 SDNode *ARMDAGToDAGISel::
2156 SelectT2CMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
2157                     ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
2158   SDValue CPTmp0;
2159   SDValue CPTmp1;
2160   if (SelectT2ShifterOperandReg(TrueVal, CPTmp0, CPTmp1)) {
2161     unsigned SOVal = cast<ConstantSDNode>(CPTmp1)->getZExtValue();
2162     unsigned SOShOp = ARM_AM::getSORegShOp(SOVal);
2163     unsigned Opc = 0;
2164     switch (SOShOp) {
2165     case ARM_AM::lsl: Opc = ARM::t2MOVCClsl; break;
2166     case ARM_AM::lsr: Opc = ARM::t2MOVCClsr; break;
2167     case ARM_AM::asr: Opc = ARM::t2MOVCCasr; break;
2168     case ARM_AM::ror: Opc = ARM::t2MOVCCror; break;
2169     default:
2170       llvm_unreachable("Unknown so_reg opcode!");
2171       break;
2172     }
2173     SDValue SOShImm =
2174       CurDAG->getTargetConstant(ARM_AM::getSORegOffset(SOVal), MVT::i32);
2175     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
2176     SDValue Ops[] = { FalseVal, CPTmp0, SOShImm, CC, CCR, InFlag };
2177     return CurDAG->SelectNodeTo(N, Opc, MVT::i32,Ops, 6);
2178   }
2179   return 0;
2180 }
2181
2182 SDNode *ARMDAGToDAGISel::
2183 SelectARMCMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
2184                      ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
2185   SDValue CPTmp0;
2186   SDValue CPTmp1;
2187   SDValue CPTmp2;
2188   if (SelectImmShifterOperand(TrueVal, CPTmp0, CPTmp2)) {
2189     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
2190     SDValue Ops[] = { FalseVal, CPTmp0, CPTmp2, CC, CCR, InFlag };
2191     return CurDAG->SelectNodeTo(N, ARM::MOVCCsi, MVT::i32, Ops, 6);
2192   }
2193
2194   if (SelectRegShifterOperand(TrueVal, CPTmp0, CPTmp1, CPTmp2)) {
2195     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
2196     SDValue Ops[] = { FalseVal, CPTmp0, CPTmp1, CPTmp2, CC, CCR, InFlag };
2197     return CurDAG->SelectNodeTo(N, ARM::MOVCCsr, MVT::i32, Ops, 7);
2198   }
2199   return 0;
2200 }
2201
2202 SDNode *ARMDAGToDAGISel::
2203 SelectT2CMOVImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
2204                   ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
2205   ConstantSDNode *T = dyn_cast<ConstantSDNode>(TrueVal);
2206   if (!T)
2207     return 0;
2208
2209   unsigned Opc = 0;
2210   unsigned TrueImm = T->getZExtValue();
2211   if (is_t2_so_imm(TrueImm)) {
2212     Opc = ARM::t2MOVCCi;
2213   } else if (TrueImm <= 0xffff) {
2214     Opc = ARM::t2MOVCCi16;
2215   } else if (is_t2_so_imm_not(TrueImm)) {
2216     TrueImm = ~TrueImm;
2217     Opc = ARM::t2MVNCCi;
2218   } else if (TrueVal.getNode()->hasOneUse() && Subtarget->hasV6T2Ops()) {
2219     // Large immediate.
2220     Opc = ARM::t2MOVCCi32imm;
2221   }
2222
2223   if (Opc) {
2224     SDValue True = CurDAG->getTargetConstant(TrueImm, MVT::i32);
2225     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
2226     SDValue Ops[] = { FalseVal, True, CC, CCR, InFlag };
2227     return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
2228   }
2229
2230   return 0;
2231 }
2232
2233 SDNode *ARMDAGToDAGISel::
2234 SelectARMCMOVImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
2235                    ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
2236   ConstantSDNode *T = dyn_cast<ConstantSDNode>(TrueVal);
2237   if (!T)
2238     return 0;
2239
2240   unsigned Opc = 0;
2241   unsigned TrueImm = T->getZExtValue();
2242   bool isSoImm = is_so_imm(TrueImm);
2243   if (isSoImm) {
2244     Opc = ARM::MOVCCi;
2245   } else if (Subtarget->hasV6T2Ops() && TrueImm <= 0xffff) {
2246     Opc = ARM::MOVCCi16;
2247   } else if (is_so_imm_not(TrueImm)) {
2248     TrueImm = ~TrueImm;
2249     Opc = ARM::MVNCCi;
2250   } else if (TrueVal.getNode()->hasOneUse() &&
2251              (Subtarget->hasV6T2Ops() || ARM_AM::isSOImmTwoPartVal(TrueImm))) {
2252     // Large immediate.
2253     Opc = ARM::MOVCCi32imm;
2254   }
2255
2256   if (Opc) {
2257     SDValue True = CurDAG->getTargetConstant(TrueImm, MVT::i32);
2258     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
2259     SDValue Ops[] = { FalseVal, True, CC, CCR, InFlag };
2260     return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
2261   }
2262
2263   return 0;
2264 }
2265
2266 SDNode *ARMDAGToDAGISel::SelectCMOVOp(SDNode *N) {
2267   EVT VT = N->getValueType(0);
2268   SDValue FalseVal = N->getOperand(0);
2269   SDValue TrueVal  = N->getOperand(1);
2270   SDValue CC = N->getOperand(2);
2271   SDValue CCR = N->getOperand(3);
2272   SDValue InFlag = N->getOperand(4);
2273   assert(CC.getOpcode() == ISD::Constant);
2274   assert(CCR.getOpcode() == ISD::Register);
2275   ARMCC::CondCodes CCVal =
2276     (ARMCC::CondCodes)cast<ConstantSDNode>(CC)->getZExtValue();
2277
2278   if (!Subtarget->isThumb1Only() && VT == MVT::i32) {
2279     // Pattern: (ARMcmov:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
2280     // Emits: (MOVCCs:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
2281     // Pattern complexity = 18  cost = 1  size = 0
2282     SDValue CPTmp0;
2283     SDValue CPTmp1;
2284     SDValue CPTmp2;
2285     if (Subtarget->isThumb()) {
2286       SDNode *Res = SelectT2CMOVShiftOp(N, FalseVal, TrueVal,
2287                                         CCVal, CCR, InFlag);
2288       if (!Res)
2289         Res = SelectT2CMOVShiftOp(N, TrueVal, FalseVal,
2290                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
2291       if (Res)
2292         return Res;
2293     } else {
2294       SDNode *Res = SelectARMCMOVShiftOp(N, FalseVal, TrueVal,
2295                                          CCVal, CCR, InFlag);
2296       if (!Res)
2297         Res = SelectARMCMOVShiftOp(N, TrueVal, FalseVal,
2298                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
2299       if (Res)
2300         return Res;
2301     }
2302
2303     // Pattern: (ARMcmov:i32 GPR:i32:$false,
2304     //             (imm:i32)<<P:Pred_so_imm>>:$true,
2305     //             (imm:i32):$cc)
2306     // Emits: (MOVCCi:i32 GPR:i32:$false,
2307     //           (so_imm:i32 (imm:i32):$true), (imm:i32):$cc)
2308     // Pattern complexity = 10  cost = 1  size = 0
2309     if (Subtarget->isThumb()) {
2310       SDNode *Res = SelectT2CMOVImmOp(N, FalseVal, TrueVal,
2311                                         CCVal, CCR, InFlag);
2312       if (!Res)
2313         Res = SelectT2CMOVImmOp(N, TrueVal, FalseVal,
2314                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
2315       if (Res)
2316         return Res;
2317     } else {
2318       SDNode *Res = SelectARMCMOVImmOp(N, FalseVal, TrueVal,
2319                                          CCVal, CCR, InFlag);
2320       if (!Res)
2321         Res = SelectARMCMOVImmOp(N, TrueVal, FalseVal,
2322                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
2323       if (Res)
2324         return Res;
2325     }
2326   }
2327
2328   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
2329   // Emits: (MOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
2330   // Pattern complexity = 6  cost = 1  size = 0
2331   //
2332   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
2333   // Emits: (tMOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
2334   // Pattern complexity = 6  cost = 11  size = 0
2335   //
2336   // Also VMOVScc and VMOVDcc.
2337   SDValue Tmp2 = CurDAG->getTargetConstant(CCVal, MVT::i32);
2338   SDValue Ops[] = { FalseVal, TrueVal, Tmp2, CCR, InFlag };
2339   unsigned Opc = 0;
2340   switch (VT.getSimpleVT().SimpleTy) {
2341   default: assert(false && "Illegal conditional move type!");
2342     break;
2343   case MVT::i32:
2344     Opc = Subtarget->isThumb()
2345       ? (Subtarget->hasThumb2() ? ARM::t2MOVCCr : ARM::tMOVCCr_pseudo)
2346       : ARM::MOVCCr;
2347     break;
2348   case MVT::f32:
2349     Opc = ARM::VMOVScc;
2350     break;
2351   case MVT::f64:
2352     Opc = ARM::VMOVDcc;
2353     break;
2354   }
2355   return CurDAG->SelectNodeTo(N, Opc, VT, Ops, 5);
2356 }
2357
2358 /// Target-specific DAG combining for ISD::XOR.
2359 /// Target-independent combining lowers SELECT_CC nodes of the form
2360 /// select_cc setg[ge] X,  0,  X, -X
2361 /// select_cc setgt    X, -1,  X, -X
2362 /// select_cc setl[te] X,  0, -X,  X
2363 /// select_cc setlt    X,  1, -X,  X
2364 /// which represent Integer ABS into:
2365 /// Y = sra (X, size(X)-1); xor (add (X, Y), Y)
2366 /// ARM instruction selection detects the latter and matches it to
2367 /// ARM::ABS or ARM::t2ABS machine node.
2368 SDNode *ARMDAGToDAGISel::SelectABSOp(SDNode *N){
2369   SDValue XORSrc0 = N->getOperand(0);
2370   SDValue XORSrc1 = N->getOperand(1);
2371   EVT VT = N->getValueType(0);
2372
2373   if (DisableARMIntABS)
2374     return NULL;
2375
2376   if (Subtarget->isThumb1Only())
2377     return NULL;
2378
2379   if (XORSrc0.getOpcode() != ISD::ADD ||
2380     XORSrc1.getOpcode() != ISD::SRA)
2381     return NULL;
2382
2383   SDValue ADDSrc0 = XORSrc0.getOperand(0);
2384   SDValue ADDSrc1 = XORSrc0.getOperand(1);
2385   SDValue SRASrc0 = XORSrc1.getOperand(0);
2386   SDValue SRASrc1 = XORSrc1.getOperand(1);
2387   ConstantSDNode *SRAConstant =  dyn_cast<ConstantSDNode>(SRASrc1);
2388   EVT XType = SRASrc0.getValueType();
2389   unsigned Size = XType.getSizeInBits() - 1;
2390
2391   if (ADDSrc1 == XORSrc1  &&
2392       ADDSrc0 == SRASrc0 &&
2393       XType.isInteger() &&
2394       SRAConstant != NULL &&
2395       Size == SRAConstant->getZExtValue()) {
2396
2397     unsigned Opcode = ARM::ABS;
2398     if (Subtarget->isThumb2())
2399       Opcode = ARM::t2ABS;
2400
2401     return CurDAG->SelectNodeTo(N, Opcode, VT, ADDSrc0);
2402   }
2403
2404   return NULL;
2405 }
2406
2407 SDNode *ARMDAGToDAGISel::SelectConcatVector(SDNode *N) {
2408   // The only time a CONCAT_VECTORS operation can have legal types is when
2409   // two 64-bit vectors are concatenated to a 128-bit vector.
2410   EVT VT = N->getValueType(0);
2411   if (!VT.is128BitVector() || N->getNumOperands() != 2)
2412     llvm_unreachable("unexpected CONCAT_VECTORS");
2413   return PairDRegs(VT, N->getOperand(0), N->getOperand(1));
2414 }
2415
2416 SDNode *ARMDAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
2417   SmallVector<SDValue, 6> Ops;
2418   Ops.push_back(Node->getOperand(1)); // Ptr
2419   Ops.push_back(Node->getOperand(2)); // Low part of Val1
2420   Ops.push_back(Node->getOperand(3)); // High part of Val1
2421   if (Opc == ARM::ATOMCMPXCHG6432) {
2422     Ops.push_back(Node->getOperand(4)); // Low part of Val2
2423     Ops.push_back(Node->getOperand(5)); // High part of Val2
2424   }
2425   Ops.push_back(Node->getOperand(0)); // Chain
2426   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
2427   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
2428   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
2429                                            MVT::i32, MVT::i32, MVT::Other,
2430                                            Ops.data() ,Ops.size());
2431   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
2432   return ResNode;
2433 }
2434
2435 SDNode *ARMDAGToDAGISel::Select(SDNode *N) {
2436   DebugLoc dl = N->getDebugLoc();
2437
2438   if (N->isMachineOpcode())
2439     return NULL;   // Already selected.
2440
2441   switch (N->getOpcode()) {
2442   default: break;
2443   case ISD::XOR: {
2444     // Select special operations if XOR node forms integer ABS pattern
2445     SDNode *ResNode = SelectABSOp(N);
2446     if (ResNode)
2447       return ResNode;
2448     // Other cases are autogenerated.
2449     break;
2450   }
2451   case ISD::Constant: {
2452     unsigned Val = cast<ConstantSDNode>(N)->getZExtValue();
2453     bool UseCP = true;
2454     if (Subtarget->hasThumb2())
2455       // Thumb2-aware targets have the MOVT instruction, so all immediates can
2456       // be done with MOV + MOVT, at worst.
2457       UseCP = 0;
2458     else {
2459       if (Subtarget->isThumb()) {
2460         UseCP = (Val > 255 &&                          // MOV
2461                  ~Val > 255 &&                         // MOV + MVN
2462                  !ARM_AM::isThumbImmShiftedVal(Val));  // MOV + LSL
2463       } else
2464         UseCP = (ARM_AM::getSOImmVal(Val) == -1 &&     // MOV
2465                  ARM_AM::getSOImmVal(~Val) == -1 &&    // MVN
2466                  !ARM_AM::isSOImmTwoPartVal(Val));     // two instrs.
2467     }
2468
2469     if (UseCP) {
2470       SDValue CPIdx =
2471         CurDAG->getTargetConstantPool(ConstantInt::get(
2472                                   Type::getInt32Ty(*CurDAG->getContext()), Val),
2473                                       TLI.getPointerTy());
2474
2475       SDNode *ResNode;
2476       if (Subtarget->isThumb1Only()) {
2477         SDValue Pred = getAL(CurDAG);
2478         SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2479         SDValue Ops[] = { CPIdx, Pred, PredReg, CurDAG->getEntryNode() };
2480         ResNode = CurDAG->getMachineNode(ARM::tLDRpci, dl, MVT::i32, MVT::Other,
2481                                          Ops, 4);
2482       } else {
2483         SDValue Ops[] = {
2484           CPIdx,
2485           CurDAG->getTargetConstant(0, MVT::i32),
2486           getAL(CurDAG),
2487           CurDAG->getRegister(0, MVT::i32),
2488           CurDAG->getEntryNode()
2489         };
2490         ResNode=CurDAG->getMachineNode(ARM::LDRcp, dl, MVT::i32, MVT::Other,
2491                                        Ops, 5);
2492       }
2493       ReplaceUses(SDValue(N, 0), SDValue(ResNode, 0));
2494       return NULL;
2495     }
2496
2497     // Other cases are autogenerated.
2498     break;
2499   }
2500   case ISD::FrameIndex: {
2501     // Selects to ADDri FI, 0 which in turn will become ADDri SP, imm.
2502     int FI = cast<FrameIndexSDNode>(N)->getIndex();
2503     SDValue TFI = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
2504     if (Subtarget->isThumb1Only()) {
2505       SDValue Ops[] = { TFI, CurDAG->getTargetConstant(0, MVT::i32),
2506                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
2507       return CurDAG->SelectNodeTo(N, ARM::tADDrSPi, MVT::i32, Ops, 4);
2508     } else {
2509       unsigned Opc = ((Subtarget->isThumb() && Subtarget->hasThumb2()) ?
2510                       ARM::t2ADDri : ARM::ADDri);
2511       SDValue Ops[] = { TFI, CurDAG->getTargetConstant(0, MVT::i32),
2512                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2513                         CurDAG->getRegister(0, MVT::i32) };
2514       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
2515     }
2516   }
2517   case ISD::SRL:
2518     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, false))
2519       return I;
2520     break;
2521   case ISD::SRA:
2522     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, true))
2523       return I;
2524     break;
2525   case ISD::MUL:
2526     if (Subtarget->isThumb1Only())
2527       break;
2528     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
2529       unsigned RHSV = C->getZExtValue();
2530       if (!RHSV) break;
2531       if (isPowerOf2_32(RHSV-1)) {  // 2^n+1?
2532         unsigned ShImm = Log2_32(RHSV-1);
2533         if (ShImm >= 32)
2534           break;
2535         SDValue V = N->getOperand(0);
2536         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
2537         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
2538         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
2539         if (Subtarget->isThumb()) {
2540           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
2541           return CurDAG->SelectNodeTo(N, ARM::t2ADDrs, MVT::i32, Ops, 6);
2542         } else {
2543           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
2544           return CurDAG->SelectNodeTo(N, ARM::ADDrsi, MVT::i32, Ops, 7);
2545         }
2546       }
2547       if (isPowerOf2_32(RHSV+1)) {  // 2^n-1?
2548         unsigned ShImm = Log2_32(RHSV+1);
2549         if (ShImm >= 32)
2550           break;
2551         SDValue V = N->getOperand(0);
2552         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
2553         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
2554         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
2555         if (Subtarget->isThumb()) {
2556           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
2557           return CurDAG->SelectNodeTo(N, ARM::t2RSBrs, MVT::i32, Ops, 6);
2558         } else {
2559           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
2560           return CurDAG->SelectNodeTo(N, ARM::RSBrsi, MVT::i32, Ops, 7);
2561         }
2562       }
2563     }
2564     break;
2565   case ISD::AND: {
2566     // Check for unsigned bitfield extract
2567     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, false))
2568       return I;
2569
2570     // (and (or x, c2), c1) and top 16-bits of c1 and c2 match, lower 16-bits
2571     // of c1 are 0xffff, and lower 16-bit of c2 are 0. That is, the top 16-bits
2572     // are entirely contributed by c2 and lower 16-bits are entirely contributed
2573     // by x. That's equal to (or (and x, 0xffff), (and c1, 0xffff0000)).
2574     // Select it to: "movt x, ((c1 & 0xffff) >> 16)
2575     EVT VT = N->getValueType(0);
2576     if (VT != MVT::i32)
2577       break;
2578     unsigned Opc = (Subtarget->isThumb() && Subtarget->hasThumb2())
2579       ? ARM::t2MOVTi16
2580       : (Subtarget->hasV6T2Ops() ? ARM::MOVTi16 : 0);
2581     if (!Opc)
2582       break;
2583     SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2584     ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2585     if (!N1C)
2586       break;
2587     if (N0.getOpcode() == ISD::OR && N0.getNode()->hasOneUse()) {
2588       SDValue N2 = N0.getOperand(1);
2589       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
2590       if (!N2C)
2591         break;
2592       unsigned N1CVal = N1C->getZExtValue();
2593       unsigned N2CVal = N2C->getZExtValue();
2594       if ((N1CVal & 0xffff0000U) == (N2CVal & 0xffff0000U) &&
2595           (N1CVal & 0xffffU) == 0xffffU &&
2596           (N2CVal & 0xffffU) == 0x0U) {
2597         SDValue Imm16 = CurDAG->getTargetConstant((N2CVal & 0xFFFF0000U) >> 16,
2598                                                   MVT::i32);
2599         SDValue Ops[] = { N0.getOperand(0), Imm16,
2600                           getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
2601         return CurDAG->getMachineNode(Opc, dl, VT, Ops, 4);
2602       }
2603     }
2604     break;
2605   }
2606   case ARMISD::VMOVRRD:
2607     return CurDAG->getMachineNode(ARM::VMOVRRD, dl, MVT::i32, MVT::i32,
2608                                   N->getOperand(0), getAL(CurDAG),
2609                                   CurDAG->getRegister(0, MVT::i32));
2610   case ISD::UMUL_LOHI: {
2611     if (Subtarget->isThumb1Only())
2612       break;
2613     if (Subtarget->isThumb()) {
2614       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2615                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2616                         CurDAG->getRegister(0, MVT::i32) };
2617       return CurDAG->getMachineNode(ARM::t2UMULL, dl, MVT::i32, MVT::i32,Ops,4);
2618     } else {
2619       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2620                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2621                         CurDAG->getRegister(0, MVT::i32) };
2622       return CurDAG->getMachineNode(Subtarget->hasV6Ops() ?
2623                                     ARM::UMULL : ARM::UMULLv5,
2624                                     dl, MVT::i32, MVT::i32, Ops, 5);
2625     }
2626   }
2627   case ISD::SMUL_LOHI: {
2628     if (Subtarget->isThumb1Only())
2629       break;
2630     if (Subtarget->isThumb()) {
2631       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2632                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
2633       return CurDAG->getMachineNode(ARM::t2SMULL, dl, MVT::i32, MVT::i32,Ops,4);
2634     } else {
2635       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2636                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2637                         CurDAG->getRegister(0, MVT::i32) };
2638       return CurDAG->getMachineNode(Subtarget->hasV6Ops() ?
2639                                     ARM::SMULL : ARM::SMULLv5,
2640                                     dl, MVT::i32, MVT::i32, Ops, 5);
2641     }
2642   }
2643   case ISD::LOAD: {
2644     SDNode *ResNode = 0;
2645     if (Subtarget->isThumb() && Subtarget->hasThumb2())
2646       ResNode = SelectT2IndexedLoad(N);
2647     else
2648       ResNode = SelectARMIndexedLoad(N);
2649     if (ResNode)
2650       return ResNode;
2651     // Other cases are autogenerated.
2652     break;
2653   }
2654   case ARMISD::BRCOND: {
2655     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2656     // Emits: (Bcc:void (bb:Other):$dst, (imm:i32):$cc)
2657     // Pattern complexity = 6  cost = 1  size = 0
2658
2659     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2660     // Emits: (tBcc:void (bb:Other):$dst, (imm:i32):$cc)
2661     // Pattern complexity = 6  cost = 1  size = 0
2662
2663     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2664     // Emits: (t2Bcc:void (bb:Other):$dst, (imm:i32):$cc)
2665     // Pattern complexity = 6  cost = 1  size = 0
2666
2667     unsigned Opc = Subtarget->isThumb() ?
2668       ((Subtarget->hasThumb2()) ? ARM::t2Bcc : ARM::tBcc) : ARM::Bcc;
2669     SDValue Chain = N->getOperand(0);
2670     SDValue N1 = N->getOperand(1);
2671     SDValue N2 = N->getOperand(2);
2672     SDValue N3 = N->getOperand(3);
2673     SDValue InFlag = N->getOperand(4);
2674     assert(N1.getOpcode() == ISD::BasicBlock);
2675     assert(N2.getOpcode() == ISD::Constant);
2676     assert(N3.getOpcode() == ISD::Register);
2677
2678     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
2679                                cast<ConstantSDNode>(N2)->getZExtValue()),
2680                                MVT::i32);
2681     SDValue Ops[] = { N1, Tmp2, N3, Chain, InFlag };
2682     SDNode *ResNode = CurDAG->getMachineNode(Opc, dl, MVT::Other,
2683                                              MVT::Glue, Ops, 5);
2684     Chain = SDValue(ResNode, 0);
2685     if (N->getNumValues() == 2) {
2686       InFlag = SDValue(ResNode, 1);
2687       ReplaceUses(SDValue(N, 1), InFlag);
2688     }
2689     ReplaceUses(SDValue(N, 0),
2690                 SDValue(Chain.getNode(), Chain.getResNo()));
2691     return NULL;
2692   }
2693   case ARMISD::CMOV:
2694     return SelectCMOVOp(N);
2695   case ARMISD::VZIP: {
2696     unsigned Opc = 0;
2697     EVT VT = N->getValueType(0);
2698     switch (VT.getSimpleVT().SimpleTy) {
2699     default: return NULL;
2700     case MVT::v8i8:  Opc = ARM::VZIPd8; break;
2701     case MVT::v4i16: Opc = ARM::VZIPd16; break;
2702     case MVT::v2f32:
2703     case MVT::v2i32: Opc = ARM::VZIPd32; break;
2704     case MVT::v16i8: Opc = ARM::VZIPq8; break;
2705     case MVT::v8i16: Opc = ARM::VZIPq16; break;
2706     case MVT::v4f32:
2707     case MVT::v4i32: Opc = ARM::VZIPq32; break;
2708     }
2709     SDValue Pred = getAL(CurDAG);
2710     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2711     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2712     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2713   }
2714   case ARMISD::VUZP: {
2715     unsigned Opc = 0;
2716     EVT VT = N->getValueType(0);
2717     switch (VT.getSimpleVT().SimpleTy) {
2718     default: return NULL;
2719     case MVT::v8i8:  Opc = ARM::VUZPd8; break;
2720     case MVT::v4i16: Opc = ARM::VUZPd16; break;
2721     case MVT::v2f32:
2722     case MVT::v2i32: Opc = ARM::VUZPd32; break;
2723     case MVT::v16i8: Opc = ARM::VUZPq8; break;
2724     case MVT::v8i16: Opc = ARM::VUZPq16; break;
2725     case MVT::v4f32:
2726     case MVT::v4i32: Opc = ARM::VUZPq32; break;
2727     }
2728     SDValue Pred = getAL(CurDAG);
2729     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2730     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2731     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2732   }
2733   case ARMISD::VTRN: {
2734     unsigned Opc = 0;
2735     EVT VT = N->getValueType(0);
2736     switch (VT.getSimpleVT().SimpleTy) {
2737     default: return NULL;
2738     case MVT::v8i8:  Opc = ARM::VTRNd8; break;
2739     case MVT::v4i16: Opc = ARM::VTRNd16; break;
2740     case MVT::v2f32:
2741     case MVT::v2i32: Opc = ARM::VTRNd32; break;
2742     case MVT::v16i8: Opc = ARM::VTRNq8; break;
2743     case MVT::v8i16: Opc = ARM::VTRNq16; break;
2744     case MVT::v4f32:
2745     case MVT::v4i32: Opc = ARM::VTRNq32; break;
2746     }
2747     SDValue Pred = getAL(CurDAG);
2748     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2749     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2750     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2751   }
2752   case ARMISD::BUILD_VECTOR: {
2753     EVT VecVT = N->getValueType(0);
2754     EVT EltVT = VecVT.getVectorElementType();
2755     unsigned NumElts = VecVT.getVectorNumElements();
2756     if (EltVT == MVT::f64) {
2757       assert(NumElts == 2 && "unexpected type for BUILD_VECTOR");
2758       return PairDRegs(VecVT, N->getOperand(0), N->getOperand(1));
2759     }
2760     assert(EltVT == MVT::f32 && "unexpected type for BUILD_VECTOR");
2761     if (NumElts == 2)
2762       return PairSRegs(VecVT, N->getOperand(0), N->getOperand(1));
2763     assert(NumElts == 4 && "unexpected type for BUILD_VECTOR");
2764     return QuadSRegs(VecVT, N->getOperand(0), N->getOperand(1),
2765                      N->getOperand(2), N->getOperand(3));
2766   }
2767
2768   case ARMISD::VLD2DUP: {
2769     unsigned Opcodes[] = { ARM::VLD2DUPd8Pseudo, ARM::VLD2DUPd16Pseudo,
2770                            ARM::VLD2DUPd32Pseudo };
2771     return SelectVLDDup(N, false, 2, Opcodes);
2772   }
2773
2774   case ARMISD::VLD3DUP: {
2775     unsigned Opcodes[] = { ARM::VLD3DUPd8Pseudo, ARM::VLD3DUPd16Pseudo,
2776                            ARM::VLD3DUPd32Pseudo };
2777     return SelectVLDDup(N, false, 3, Opcodes);
2778   }
2779
2780   case ARMISD::VLD4DUP: {
2781     unsigned Opcodes[] = { ARM::VLD4DUPd8Pseudo, ARM::VLD4DUPd16Pseudo,
2782                            ARM::VLD4DUPd32Pseudo };
2783     return SelectVLDDup(N, false, 4, Opcodes);
2784   }
2785
2786   case ARMISD::VLD2DUP_UPD: {
2787     unsigned Opcodes[] = { ARM::VLD2DUPd8Pseudo_UPD, ARM::VLD2DUPd16Pseudo_UPD,
2788                            ARM::VLD2DUPd32Pseudo_UPD };
2789     return SelectVLDDup(N, true, 2, Opcodes);
2790   }
2791
2792   case ARMISD::VLD3DUP_UPD: {
2793     unsigned Opcodes[] = { ARM::VLD3DUPd8Pseudo_UPD, ARM::VLD3DUPd16Pseudo_UPD,
2794                            ARM::VLD3DUPd32Pseudo_UPD };
2795     return SelectVLDDup(N, true, 3, Opcodes);
2796   }
2797
2798   case ARMISD::VLD4DUP_UPD: {
2799     unsigned Opcodes[] = { ARM::VLD4DUPd8Pseudo_UPD, ARM::VLD4DUPd16Pseudo_UPD,
2800                            ARM::VLD4DUPd32Pseudo_UPD };
2801     return SelectVLDDup(N, true, 4, Opcodes);
2802   }
2803
2804   case ARMISD::VLD1_UPD: {
2805     unsigned DOpcodes[] = { ARM::VLD1d8wb_fixed, ARM::VLD1d16wb_fixed,
2806                             ARM::VLD1d32wb_fixed, ARM::VLD1d64wb_fixed };
2807     unsigned QOpcodes[] = { ARM::VLD1q8PseudoWB_fixed,
2808                             ARM::VLD1q16PseudoWB_fixed,
2809                             ARM::VLD1q32PseudoWB_fixed,
2810                             ARM::VLD1q64PseudoWB_fixed };
2811     return SelectVLD(N, true, 1, DOpcodes, QOpcodes, 0);
2812   }
2813
2814   case ARMISD::VLD2_UPD: {
2815     unsigned DOpcodes[] = { ARM::VLD2d8Pseudo_UPD, ARM::VLD2d16Pseudo_UPD,
2816                             ARM::VLD2d32Pseudo_UPD, ARM::VLD1q64PseudoWB_fixed};
2817     unsigned QOpcodes[] = { ARM::VLD2q8Pseudo_UPD, ARM::VLD2q16Pseudo_UPD,
2818                             ARM::VLD2q32Pseudo_UPD };
2819     return SelectVLD(N, true, 2, DOpcodes, QOpcodes, 0);
2820   }
2821
2822   case ARMISD::VLD3_UPD: {
2823     unsigned DOpcodes[] = { ARM::VLD3d8Pseudo_UPD, ARM::VLD3d16Pseudo_UPD,
2824                             ARM::VLD3d32Pseudo_UPD, ARM::VLD1q64PseudoWB_fixed};
2825     unsigned QOpcodes0[] = { ARM::VLD3q8Pseudo_UPD,
2826                              ARM::VLD3q16Pseudo_UPD,
2827                              ARM::VLD3q32Pseudo_UPD };
2828     unsigned QOpcodes1[] = { ARM::VLD3q8oddPseudo_UPD,
2829                              ARM::VLD3q16oddPseudo_UPD,
2830                              ARM::VLD3q32oddPseudo_UPD };
2831     return SelectVLD(N, true, 3, DOpcodes, QOpcodes0, QOpcodes1);
2832   }
2833
2834   case ARMISD::VLD4_UPD: {
2835     unsigned DOpcodes[] = { ARM::VLD4d8Pseudo_UPD, ARM::VLD4d16Pseudo_UPD,
2836                             ARM::VLD4d32Pseudo_UPD, ARM::VLD1q64PseudoWB_fixed};
2837     unsigned QOpcodes0[] = { ARM::VLD4q8Pseudo_UPD,
2838                              ARM::VLD4q16Pseudo_UPD,
2839                              ARM::VLD4q32Pseudo_UPD };
2840     unsigned QOpcodes1[] = { ARM::VLD4q8oddPseudo_UPD,
2841                              ARM::VLD4q16oddPseudo_UPD,
2842                              ARM::VLD4q32oddPseudo_UPD };
2843     return SelectVLD(N, true, 4, DOpcodes, QOpcodes0, QOpcodes1);
2844   }
2845
2846   case ARMISD::VLD2LN_UPD: {
2847     unsigned DOpcodes[] = { ARM::VLD2LNd8Pseudo_UPD, ARM::VLD2LNd16Pseudo_UPD,
2848                             ARM::VLD2LNd32Pseudo_UPD };
2849     unsigned QOpcodes[] = { ARM::VLD2LNq16Pseudo_UPD,
2850                             ARM::VLD2LNq32Pseudo_UPD };
2851     return SelectVLDSTLane(N, true, true, 2, DOpcodes, QOpcodes);
2852   }
2853
2854   case ARMISD::VLD3LN_UPD: {
2855     unsigned DOpcodes[] = { ARM::VLD3LNd8Pseudo_UPD, ARM::VLD3LNd16Pseudo_UPD,
2856                             ARM::VLD3LNd32Pseudo_UPD };
2857     unsigned QOpcodes[] = { ARM::VLD3LNq16Pseudo_UPD,
2858                             ARM::VLD3LNq32Pseudo_UPD };
2859     return SelectVLDSTLane(N, true, true, 3, DOpcodes, QOpcodes);
2860   }
2861
2862   case ARMISD::VLD4LN_UPD: {
2863     unsigned DOpcodes[] = { ARM::VLD4LNd8Pseudo_UPD, ARM::VLD4LNd16Pseudo_UPD,
2864                             ARM::VLD4LNd32Pseudo_UPD };
2865     unsigned QOpcodes[] = { ARM::VLD4LNq16Pseudo_UPD,
2866                             ARM::VLD4LNq32Pseudo_UPD };
2867     return SelectVLDSTLane(N, true, true, 4, DOpcodes, QOpcodes);
2868   }
2869
2870   case ARMISD::VST1_UPD: {
2871     unsigned DOpcodes[] = { ARM::VST1d8wb_fixed, ARM::VST1d16wb_fixed,
2872                             ARM::VST1d32wb_fixed, ARM::VST1d64wb_fixed };
2873     unsigned QOpcodes[] = { ARM::VST1q8PseudoWB_fixed,
2874                             ARM::VST1q16PseudoWB_fixed,
2875                             ARM::VST1q32PseudoWB_fixed,
2876                             ARM::VST1q64PseudoWB_fixed };
2877     return SelectVST(N, true, 1, DOpcodes, QOpcodes, 0);
2878   }
2879
2880   case ARMISD::VST2_UPD: {
2881     unsigned DOpcodes[] = { ARM::VST2d8Pseudo_UPD, ARM::VST2d16Pseudo_UPD,
2882                             ARM::VST2d32Pseudo_UPD, ARM::VST1q64PseudoWB_fixed};
2883     unsigned QOpcodes[] = { ARM::VST2q8Pseudo_UPD, ARM::VST2q16Pseudo_UPD,
2884                             ARM::VST2q32Pseudo_UPD };
2885     return SelectVST(N, true, 2, DOpcodes, QOpcodes, 0);
2886   }
2887
2888   case ARMISD::VST3_UPD: {
2889     unsigned DOpcodes[] = { ARM::VST3d8Pseudo_UPD, ARM::VST3d16Pseudo_UPD,
2890                             ARM::VST3d32Pseudo_UPD,ARM::VST1d64TPseudoWB_fixed};
2891     unsigned QOpcodes0[] = { ARM::VST3q8Pseudo_UPD,
2892                              ARM::VST3q16Pseudo_UPD,
2893                              ARM::VST3q32Pseudo_UPD };
2894     unsigned QOpcodes1[] = { ARM::VST3q8oddPseudo_UPD,
2895                              ARM::VST3q16oddPseudo_UPD,
2896                              ARM::VST3q32oddPseudo_UPD };
2897     return SelectVST(N, true, 3, DOpcodes, QOpcodes0, QOpcodes1);
2898   }
2899
2900   case ARMISD::VST4_UPD: {
2901     unsigned DOpcodes[] = { ARM::VST4d8Pseudo_UPD, ARM::VST4d16Pseudo_UPD,
2902                             ARM::VST4d32Pseudo_UPD,ARM::VST1d64QPseudoWB_fixed};
2903     unsigned QOpcodes0[] = { ARM::VST4q8Pseudo_UPD,
2904                              ARM::VST4q16Pseudo_UPD,
2905                              ARM::VST4q32Pseudo_UPD };
2906     unsigned QOpcodes1[] = { ARM::VST4q8oddPseudo_UPD,
2907                              ARM::VST4q16oddPseudo_UPD,
2908                              ARM::VST4q32oddPseudo_UPD };
2909     return SelectVST(N, true, 4, DOpcodes, QOpcodes0, QOpcodes1);
2910   }
2911
2912   case ARMISD::VST2LN_UPD: {
2913     unsigned DOpcodes[] = { ARM::VST2LNd8Pseudo_UPD, ARM::VST2LNd16Pseudo_UPD,
2914                             ARM::VST2LNd32Pseudo_UPD };
2915     unsigned QOpcodes[] = { ARM::VST2LNq16Pseudo_UPD,
2916                             ARM::VST2LNq32Pseudo_UPD };
2917     return SelectVLDSTLane(N, false, true, 2, DOpcodes, QOpcodes);
2918   }
2919
2920   case ARMISD::VST3LN_UPD: {
2921     unsigned DOpcodes[] = { ARM::VST3LNd8Pseudo_UPD, ARM::VST3LNd16Pseudo_UPD,
2922                             ARM::VST3LNd32Pseudo_UPD };
2923     unsigned QOpcodes[] = { ARM::VST3LNq16Pseudo_UPD,
2924                             ARM::VST3LNq32Pseudo_UPD };
2925     return SelectVLDSTLane(N, false, true, 3, DOpcodes, QOpcodes);
2926   }
2927
2928   case ARMISD::VST4LN_UPD: {
2929     unsigned DOpcodes[] = { ARM::VST4LNd8Pseudo_UPD, ARM::VST4LNd16Pseudo_UPD,
2930                             ARM::VST4LNd32Pseudo_UPD };
2931     unsigned QOpcodes[] = { ARM::VST4LNq16Pseudo_UPD,
2932                             ARM::VST4LNq32Pseudo_UPD };
2933     return SelectVLDSTLane(N, false, true, 4, DOpcodes, QOpcodes);
2934   }
2935
2936   case ISD::INTRINSIC_VOID:
2937   case ISD::INTRINSIC_W_CHAIN: {
2938     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
2939     switch (IntNo) {
2940     default:
2941       break;
2942
2943     case Intrinsic::arm_ldrexd: {
2944       SDValue MemAddr = N->getOperand(2);
2945       DebugLoc dl = N->getDebugLoc();
2946       SDValue Chain = N->getOperand(0);
2947
2948       unsigned NewOpc = ARM::LDREXD;
2949       if (Subtarget->isThumb() && Subtarget->hasThumb2())
2950         NewOpc = ARM::t2LDREXD;
2951
2952       // arm_ldrexd returns a i64 value in {i32, i32}
2953       std::vector<EVT> ResTys;
2954       ResTys.push_back(MVT::i32);
2955       ResTys.push_back(MVT::i32);
2956       ResTys.push_back(MVT::Other);
2957
2958       // place arguments in the right order
2959       SmallVector<SDValue, 7> Ops;
2960       Ops.push_back(MemAddr);
2961       Ops.push_back(getAL(CurDAG));
2962       Ops.push_back(CurDAG->getRegister(0, MVT::i32));
2963       Ops.push_back(Chain);
2964       SDNode *Ld = CurDAG->getMachineNode(NewOpc, dl, ResTys, Ops.data(),
2965                                           Ops.size());
2966       // Transfer memoperands.
2967       MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
2968       MemOp[0] = cast<MemIntrinsicSDNode>(N)->getMemOperand();
2969       cast<MachineSDNode>(Ld)->setMemRefs(MemOp, MemOp + 1);
2970
2971       // Until there's support for specifing explicit register constraints
2972       // like the use of even/odd register pair, hardcode ldrexd to always
2973       // use the pair [R0, R1] to hold the load result.
2974       Chain = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ARM::R0,
2975                                    SDValue(Ld, 0), SDValue(0,0));
2976       Chain = CurDAG->getCopyToReg(Chain, dl, ARM::R1,
2977                                    SDValue(Ld, 1), Chain.getValue(1));
2978
2979       // Remap uses.
2980       SDValue Glue = Chain.getValue(1);
2981       if (!SDValue(N, 0).use_empty()) {
2982         SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2983                                                 ARM::R0, MVT::i32, Glue);
2984         Glue = Result.getValue(2);
2985         ReplaceUses(SDValue(N, 0), Result);
2986       }
2987       if (!SDValue(N, 1).use_empty()) {
2988         SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2989                                                 ARM::R1, MVT::i32, Glue);
2990         Glue = Result.getValue(2);
2991         ReplaceUses(SDValue(N, 1), Result);
2992       }
2993
2994       ReplaceUses(SDValue(N, 2), SDValue(Ld, 2));
2995       return NULL;
2996     }
2997
2998     case Intrinsic::arm_strexd: {
2999       DebugLoc dl = N->getDebugLoc();
3000       SDValue Chain = N->getOperand(0);
3001       SDValue Val0 = N->getOperand(2);
3002       SDValue Val1 = N->getOperand(3);
3003       SDValue MemAddr = N->getOperand(4);
3004
3005       // Until there's support for specifing explicit register constraints
3006       // like the use of even/odd register pair, hardcode strexd to always
3007       // use the pair [R2, R3] to hold the i64 (i32, i32) value to be stored.
3008       Chain = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ARM::R2, Val0,
3009                                    SDValue(0, 0));
3010       Chain = CurDAG->getCopyToReg(Chain, dl, ARM::R3, Val1, Chain.getValue(1));
3011
3012       SDValue Glue = Chain.getValue(1);
3013       Val0 = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
3014                                     ARM::R2, MVT::i32, Glue);
3015       Glue = Val0.getValue(1);
3016       Val1 = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
3017                                     ARM::R3, MVT::i32, Glue);
3018
3019       // Store exclusive double return a i32 value which is the return status
3020       // of the issued store.
3021       std::vector<EVT> ResTys;
3022       ResTys.push_back(MVT::i32);
3023       ResTys.push_back(MVT::Other);
3024
3025       // place arguments in the right order
3026       SmallVector<SDValue, 7> Ops;
3027       Ops.push_back(Val0);
3028       Ops.push_back(Val1);
3029       Ops.push_back(MemAddr);
3030       Ops.push_back(getAL(CurDAG));
3031       Ops.push_back(CurDAG->getRegister(0, MVT::i32));
3032       Ops.push_back(Chain);
3033
3034       unsigned NewOpc = ARM::STREXD;
3035       if (Subtarget->isThumb() && Subtarget->hasThumb2())
3036         NewOpc = ARM::t2STREXD;
3037
3038       SDNode *St = CurDAG->getMachineNode(NewOpc, dl, ResTys, Ops.data(),
3039                                           Ops.size());
3040       // Transfer memoperands.
3041       MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
3042       MemOp[0] = cast<MemIntrinsicSDNode>(N)->getMemOperand();
3043       cast<MachineSDNode>(St)->setMemRefs(MemOp, MemOp + 1);
3044
3045       return St;
3046     }
3047
3048     case Intrinsic::arm_neon_vld1: {
3049       unsigned DOpcodes[] = { ARM::VLD1d8, ARM::VLD1d16,
3050                               ARM::VLD1d32, ARM::VLD1d64 };
3051       unsigned QOpcodes[] = { ARM::VLD1q8Pseudo, ARM::VLD1q16Pseudo,
3052                               ARM::VLD1q32Pseudo, ARM::VLD1q64Pseudo };
3053       return SelectVLD(N, false, 1, DOpcodes, QOpcodes, 0);
3054     }
3055
3056     case Intrinsic::arm_neon_vld2: {
3057       unsigned DOpcodes[] = { ARM::VLD2d8Pseudo, ARM::VLD2d16Pseudo,
3058                               ARM::VLD2d32Pseudo, ARM::VLD1q64Pseudo };
3059       unsigned QOpcodes[] = { ARM::VLD2q8Pseudo, ARM::VLD2q16Pseudo,
3060                               ARM::VLD2q32Pseudo };
3061       return SelectVLD(N, false, 2, DOpcodes, QOpcodes, 0);
3062     }
3063
3064     case Intrinsic::arm_neon_vld3: {
3065       unsigned DOpcodes[] = { ARM::VLD3d8Pseudo, ARM::VLD3d16Pseudo,
3066                               ARM::VLD3d32Pseudo, ARM::VLD1d64TPseudo };
3067       unsigned QOpcodes0[] = { ARM::VLD3q8Pseudo_UPD,
3068                                ARM::VLD3q16Pseudo_UPD,
3069                                ARM::VLD3q32Pseudo_UPD };
3070       unsigned QOpcodes1[] = { ARM::VLD3q8oddPseudo,
3071                                ARM::VLD3q16oddPseudo,
3072                                ARM::VLD3q32oddPseudo };
3073       return SelectVLD(N, false, 3, DOpcodes, QOpcodes0, QOpcodes1);
3074     }
3075
3076     case Intrinsic::arm_neon_vld4: {
3077       unsigned DOpcodes[] = { ARM::VLD4d8Pseudo, ARM::VLD4d16Pseudo,
3078                               ARM::VLD4d32Pseudo, ARM::VLD1d64QPseudo };
3079       unsigned QOpcodes0[] = { ARM::VLD4q8Pseudo_UPD,
3080                                ARM::VLD4q16Pseudo_UPD,
3081                                ARM::VLD4q32Pseudo_UPD };
3082       unsigned QOpcodes1[] = { ARM::VLD4q8oddPseudo,
3083                                ARM::VLD4q16oddPseudo,
3084                                ARM::VLD4q32oddPseudo };
3085       return SelectVLD(N, false, 4, DOpcodes, QOpcodes0, QOpcodes1);
3086     }
3087
3088     case Intrinsic::arm_neon_vld2lane: {
3089       unsigned DOpcodes[] = { ARM::VLD2LNd8Pseudo, ARM::VLD2LNd16Pseudo,
3090                               ARM::VLD2LNd32Pseudo };
3091       unsigned QOpcodes[] = { ARM::VLD2LNq16Pseudo, ARM::VLD2LNq32Pseudo };
3092       return SelectVLDSTLane(N, true, false, 2, DOpcodes, QOpcodes);
3093     }
3094
3095     case Intrinsic::arm_neon_vld3lane: {
3096       unsigned DOpcodes[] = { ARM::VLD3LNd8Pseudo, ARM::VLD3LNd16Pseudo,
3097                               ARM::VLD3LNd32Pseudo };
3098       unsigned QOpcodes[] = { ARM::VLD3LNq16Pseudo, ARM::VLD3LNq32Pseudo };
3099       return SelectVLDSTLane(N, true, false, 3, DOpcodes, QOpcodes);
3100     }
3101
3102     case Intrinsic::arm_neon_vld4lane: {
3103       unsigned DOpcodes[] = { ARM::VLD4LNd8Pseudo, ARM::VLD4LNd16Pseudo,
3104                               ARM::VLD4LNd32Pseudo };
3105       unsigned QOpcodes[] = { ARM::VLD4LNq16Pseudo, ARM::VLD4LNq32Pseudo };
3106       return SelectVLDSTLane(N, true, false, 4, DOpcodes, QOpcodes);
3107     }
3108
3109     case Intrinsic::arm_neon_vst1: {
3110       unsigned DOpcodes[] = { ARM::VST1d8, ARM::VST1d16,
3111                               ARM::VST1d32, ARM::VST1d64 };
3112       unsigned QOpcodes[] = { ARM::VST1q8Pseudo, ARM::VST1q16Pseudo,
3113                               ARM::VST1q32Pseudo, ARM::VST1q64Pseudo };
3114       return SelectVST(N, false, 1, DOpcodes, QOpcodes, 0);
3115     }
3116
3117     case Intrinsic::arm_neon_vst2: {
3118       unsigned DOpcodes[] = { ARM::VST2d8Pseudo, ARM::VST2d16Pseudo,
3119                               ARM::VST2d32Pseudo, ARM::VST1q64Pseudo };
3120       unsigned QOpcodes[] = { ARM::VST2q8Pseudo, ARM::VST2q16Pseudo,
3121                               ARM::VST2q32Pseudo };
3122       return SelectVST(N, false, 2, DOpcodes, QOpcodes, 0);
3123     }
3124
3125     case Intrinsic::arm_neon_vst3: {
3126       unsigned DOpcodes[] = { ARM::VST3d8Pseudo, ARM::VST3d16Pseudo,
3127                               ARM::VST3d32Pseudo, ARM::VST1d64TPseudo };
3128       unsigned QOpcodes0[] = { ARM::VST3q8Pseudo_UPD,
3129                                ARM::VST3q16Pseudo_UPD,
3130                                ARM::VST3q32Pseudo_UPD };
3131       unsigned QOpcodes1[] = { ARM::VST3q8oddPseudo,
3132                                ARM::VST3q16oddPseudo,
3133                                ARM::VST3q32oddPseudo };
3134       return SelectVST(N, false, 3, DOpcodes, QOpcodes0, QOpcodes1);
3135     }
3136
3137     case Intrinsic::arm_neon_vst4: {
3138       unsigned DOpcodes[] = { ARM::VST4d8Pseudo, ARM::VST4d16Pseudo,
3139                               ARM::VST4d32Pseudo, ARM::VST1d64QPseudo };
3140       unsigned QOpcodes0[] = { ARM::VST4q8Pseudo_UPD,
3141                                ARM::VST4q16Pseudo_UPD,
3142                                ARM::VST4q32Pseudo_UPD };
3143       unsigned QOpcodes1[] = { ARM::VST4q8oddPseudo,
3144                                ARM::VST4q16oddPseudo,
3145                                ARM::VST4q32oddPseudo };
3146       return SelectVST(N, false, 4, DOpcodes, QOpcodes0, QOpcodes1);
3147     }
3148
3149     case Intrinsic::arm_neon_vst2lane: {
3150       unsigned DOpcodes[] = { ARM::VST2LNd8Pseudo, ARM::VST2LNd16Pseudo,
3151                               ARM::VST2LNd32Pseudo };
3152       unsigned QOpcodes[] = { ARM::VST2LNq16Pseudo, ARM::VST2LNq32Pseudo };
3153       return SelectVLDSTLane(N, false, false, 2, DOpcodes, QOpcodes);
3154     }
3155
3156     case Intrinsic::arm_neon_vst3lane: {
3157       unsigned DOpcodes[] = { ARM::VST3LNd8Pseudo, ARM::VST3LNd16Pseudo,
3158                               ARM::VST3LNd32Pseudo };
3159       unsigned QOpcodes[] = { ARM::VST3LNq16Pseudo, ARM::VST3LNq32Pseudo };
3160       return SelectVLDSTLane(N, false, false, 3, DOpcodes, QOpcodes);
3161     }
3162
3163     case Intrinsic::arm_neon_vst4lane: {
3164       unsigned DOpcodes[] = { ARM::VST4LNd8Pseudo, ARM::VST4LNd16Pseudo,
3165                               ARM::VST4LNd32Pseudo };
3166       unsigned QOpcodes[] = { ARM::VST4LNq16Pseudo, ARM::VST4LNq32Pseudo };
3167       return SelectVLDSTLane(N, false, false, 4, DOpcodes, QOpcodes);
3168     }
3169     }
3170     break;
3171   }
3172
3173   case ISD::INTRINSIC_WO_CHAIN: {
3174     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
3175     switch (IntNo) {
3176     default:
3177       break;
3178
3179     case Intrinsic::arm_neon_vtbl2:
3180       return SelectVTBL(N, false, 2, ARM::VTBL2Pseudo);
3181     case Intrinsic::arm_neon_vtbl3:
3182       return SelectVTBL(N, false, 3, ARM::VTBL3Pseudo);
3183     case Intrinsic::arm_neon_vtbl4:
3184       return SelectVTBL(N, false, 4, ARM::VTBL4Pseudo);
3185
3186     case Intrinsic::arm_neon_vtbx2:
3187       return SelectVTBL(N, true, 2, ARM::VTBX2Pseudo);
3188     case Intrinsic::arm_neon_vtbx3:
3189       return SelectVTBL(N, true, 3, ARM::VTBX3Pseudo);
3190     case Intrinsic::arm_neon_vtbx4:
3191       return SelectVTBL(N, true, 4, ARM::VTBX4Pseudo);
3192     }
3193     break;
3194   }
3195
3196   case ARMISD::VTBL1: {
3197     DebugLoc dl = N->getDebugLoc();
3198     EVT VT = N->getValueType(0);
3199     SmallVector<SDValue, 6> Ops;
3200
3201     Ops.push_back(N->getOperand(0));
3202     Ops.push_back(N->getOperand(1));
3203     Ops.push_back(getAL(CurDAG));                    // Predicate
3204     Ops.push_back(CurDAG->getRegister(0, MVT::i32)); // Predicate Register
3205     return CurDAG->getMachineNode(ARM::VTBL1, dl, VT, Ops.data(), Ops.size());
3206   }
3207   case ARMISD::VTBL2: {
3208     DebugLoc dl = N->getDebugLoc();
3209     EVT VT = N->getValueType(0);
3210
3211     // Form a REG_SEQUENCE to force register allocation.
3212     SDValue V0 = N->getOperand(0);
3213     SDValue V1 = N->getOperand(1);
3214     SDValue RegSeq = SDValue(PairDRegs(MVT::v16i8, V0, V1), 0);
3215
3216     SmallVector<SDValue, 6> Ops;
3217     Ops.push_back(RegSeq);
3218     Ops.push_back(N->getOperand(2));
3219     Ops.push_back(getAL(CurDAG));                    // Predicate
3220     Ops.push_back(CurDAG->getRegister(0, MVT::i32)); // Predicate Register
3221     return CurDAG->getMachineNode(ARM::VTBL2Pseudo, dl, VT,
3222                                   Ops.data(), Ops.size());
3223   }
3224
3225   case ISD::CONCAT_VECTORS:
3226     return SelectConcatVector(N);
3227
3228   case ARMISD::ATOMOR64_DAG:
3229     return SelectAtomic64(N, ARM::ATOMOR6432);
3230   case ARMISD::ATOMXOR64_DAG:
3231     return SelectAtomic64(N, ARM::ATOMXOR6432);
3232   case ARMISD::ATOMADD64_DAG:
3233     return SelectAtomic64(N, ARM::ATOMADD6432);
3234   case ARMISD::ATOMSUB64_DAG:
3235     return SelectAtomic64(N, ARM::ATOMSUB6432);
3236   case ARMISD::ATOMNAND64_DAG:
3237     return SelectAtomic64(N, ARM::ATOMNAND6432);
3238   case ARMISD::ATOMAND64_DAG:
3239     return SelectAtomic64(N, ARM::ATOMAND6432);
3240   case ARMISD::ATOMSWAP64_DAG:
3241     return SelectAtomic64(N, ARM::ATOMSWAP6432);
3242   case ARMISD::ATOMCMPXCHG64_DAG:
3243     return SelectAtomic64(N, ARM::ATOMCMPXCHG6432);
3244   }
3245
3246   return SelectCode(N);
3247 }
3248
3249 bool ARMDAGToDAGISel::
3250 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
3251                              std::vector<SDValue> &OutOps) {
3252   assert(ConstraintCode == 'm' && "unexpected asm memory constraint");
3253   // Require the address to be in a register.  That is safe for all ARM
3254   // variants and it is hard to do anything much smarter without knowing
3255   // how the operand is used.
3256   OutOps.push_back(Op);
3257   return false;
3258 }
3259
3260 /// createARMISelDag - This pass converts a legalized DAG into a
3261 /// ARM-specific DAG, ready for instruction scheduling.
3262 ///
3263 FunctionPass *llvm::createARMISelDag(ARMBaseTargetMachine &TM,
3264                                      CodeGenOpt::Level OptLevel) {
3265   return new ARMDAGToDAGISel(TM, OptLevel);
3266 }