lib/Target/ARM/ARMISelDAGToDAG.cpp

   1 //===-- ARMISelDAGToDAG.cpp - A dag to dag inst selector for ARM ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the ARM target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMTargetMachine.h"
  17 #include "llvm/CallingConv.h"
  18 #include "llvm/Constants.h"
  19 #include "llvm/DerivedTypes.h"
  20 #include "llvm/Function.h"
  21 #include "llvm/Intrinsics.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/SelectionDAG.h"
  27 #include "llvm/CodeGen/SelectionDAGISel.h"
  28 #include "llvm/Target/TargetLowering.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Compiler.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35
  36 using namespace llvm;
  37
  38 static cl::opt<bool>
  39 UseRegSeq("neon-reg-sequence", cl::Hidden,
  40           cl::desc("Use reg_sequence to model ld / st of multiple neon regs"),
  41           cl::init(true));
  42
  43 //===--------------------------------------------------------------------===//
  44 /// ARMDAGToDAGISel - ARM specific code to select ARM machine
  45 /// instructions for SelectionDAG operations.
  46 ///
  47 namespace {
  48 class ARMDAGToDAGISel : public SelectionDAGISel {
  49   ARMBaseTargetMachine &TM;
  50
  51   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  52   /// make the right decision when generating code for different targets.
  53   const ARMSubtarget *Subtarget;
  54
  55 public:
  56   explicit ARMDAGToDAGISel(ARMBaseTargetMachine &tm,
  57                            CodeGenOpt::Level OptLevel)
  58     : SelectionDAGISel(tm, OptLevel), TM(tm),
  59     Subtarget(&TM.getSubtarget<ARMSubtarget>()) {
  60   }
  61
  62   virtual const char *getPassName() const {
  63     return "ARM Instruction Selection";
  64   }
  65
  66   /// getI32Imm - Return a target constant of type i32 with the specified
  67   /// value.
  68   inline SDValue getI32Imm(unsigned Imm) {
  69     return CurDAG->getTargetConstant(Imm, MVT::i32);
  70   }
  71
  72   SDNode *Select(SDNode *N);
  73
  74   bool SelectShifterOperandReg(SDNode *Op, SDValue N, SDValue &A,
  75                                SDValue &B, SDValue &C);
  76   bool SelectAddrMode2(SDNode *Op, SDValue N, SDValue &Base,
  77                        SDValue &Offset, SDValue &Opc);
  78   bool SelectAddrMode2Offset(SDNode *Op, SDValue N,
  79                              SDValue &Offset, SDValue &Opc);
  80   bool SelectAddrMode3(SDNode *Op, SDValue N, SDValue &Base,
  81                        SDValue &Offset, SDValue &Opc);
  82   bool SelectAddrMode3Offset(SDNode *Op, SDValue N,
  83                              SDValue &Offset, SDValue &Opc);
  84   bool SelectAddrMode4(SDNode *Op, SDValue N, SDValue &Addr,
  85                        SDValue &Mode);
  86   bool SelectAddrMode5(SDNode *Op, SDValue N, SDValue &Base,
  87                        SDValue &Offset);
  88   bool SelectAddrMode6(SDNode *Op, SDValue N, SDValue &Addr, SDValue &Align);
  89
  90   bool SelectAddrModePC(SDNode *Op, SDValue N, SDValue &Offset,
  91                         SDValue &Label);
  92
  93   bool SelectThumbAddrModeRR(SDNode *Op, SDValue N, SDValue &Base,
  94                              SDValue &Offset);
  95   bool SelectThumbAddrModeRI5(SDNode *Op, SDValue N, unsigned Scale,
  96                               SDValue &Base, SDValue &OffImm,
  97                               SDValue &Offset);
  98   bool SelectThumbAddrModeS1(SDNode *Op, SDValue N, SDValue &Base,
  99                              SDValue &OffImm, SDValue &Offset);
 100   bool SelectThumbAddrModeS2(SDNode *Op, SDValue N, SDValue &Base,
 101                              SDValue &OffImm, SDValue &Offset);
 102   bool SelectThumbAddrModeS4(SDNode *Op, SDValue N, SDValue &Base,
 103                              SDValue &OffImm, SDValue &Offset);
 104   bool SelectThumbAddrModeSP(SDNode *Op, SDValue N, SDValue &Base,
 105                              SDValue &OffImm);
 106
 107   bool SelectT2ShifterOperandReg(SDNode *Op, SDValue N,
 108                                  SDValue &BaseReg, SDValue &Opc);
 109   bool SelectT2AddrModeImm12(SDNode *Op, SDValue N, SDValue &Base,
 110                              SDValue &OffImm);
 111   bool SelectT2AddrModeImm8(SDNode *Op, SDValue N, SDValue &Base,
 112                             SDValue &OffImm);
 113   bool SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
 114                                  SDValue &OffImm);
 115   bool SelectT2AddrModeImm8s4(SDNode *Op, SDValue N, SDValue &Base,
 116                               SDValue &OffImm);
 117   bool SelectT2AddrModeSoReg(SDNode *Op, SDValue N, SDValue &Base,
 118                              SDValue &OffReg, SDValue &ShImm);
 119
 120   // Include the pieces autogenerated from the target description.
 121 #include "ARMGenDAGISel.inc"
 122
 123 private:
 124   /// SelectARMIndexedLoad - Indexed (pre/post inc/dec) load matching code for
 125   /// ARM.
 126   SDNode *SelectARMIndexedLoad(SDNode *N);
 127   SDNode *SelectT2IndexedLoad(SDNode *N);
 128
 129   /// SelectVLD - Select NEON load intrinsics.  NumVecs should be
 130   /// 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 131   /// loads of D registers and even subregs and odd subregs of Q registers.
 132   /// For NumVecs <= 2, QOpcodes1 is not used.
 133   SDNode *SelectVLD(SDNode *N, unsigned NumVecs, unsigned *DOpcodes,
 134                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 135
 136   /// SelectVST - Select NEON store intrinsics.  NumVecs should
 137   /// be 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 138   /// stores of D registers and even subregs and odd subregs of Q registers.
 139   /// For NumVecs <= 2, QOpcodes1 is not used.
 140   SDNode *SelectVST(SDNode *N, unsigned NumVecs, unsigned *DOpcodes,
 141                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 142
 143   /// SelectVLDSTLane - Select NEON load/store lane intrinsics.  NumVecs should
 144   /// be 2, 3 or 4.  The opcode arrays specify the instructions used for
 145   /// load/store of D registers and even subregs and odd subregs of Q registers.
 146   SDNode *SelectVLDSTLane(SDNode *N, bool IsLoad, unsigned NumVecs,
 147                           unsigned *DOpcodes, unsigned *QOpcodes0,
 148                           unsigned *QOpcodes1);
 149
 150   /// SelectV6T2BitfieldExtractOp - Select SBFX/UBFX instructions for ARM.
 151   SDNode *SelectV6T2BitfieldExtractOp(SDNode *N, bool isSigned);
 152
 153   /// SelectCMOVOp - Select CMOV instructions for ARM.
 154   SDNode *SelectCMOVOp(SDNode *N);
 155   SDNode *SelectT2CMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 156                               ARMCC::CondCodes CCVal, SDValue CCR,
 157                               SDValue InFlag);
 158   SDNode *SelectARMCMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 159                                ARMCC::CondCodes CCVal, SDValue CCR,
 160                                SDValue InFlag);
 161   SDNode *SelectT2CMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 162                               ARMCC::CondCodes CCVal, SDValue CCR,
 163                               SDValue InFlag);
 164   SDNode *SelectARMCMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 165                                ARMCC::CondCodes CCVal, SDValue CCR,
 166                                SDValue InFlag);
 167
 168   SDNode *SelectConcatVector(SDNode *N);
 169
 170   /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 171   /// inline asm expressions.
 172   virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 173                                             char ConstraintCode,
 174                                             std::vector<SDValue> &OutOps);
 175
 176   /// PairDRegs - Form a quad register from a pair of D registers.
 177   ///
 178   SDNode *PairDRegs(EVT VT, SDValue V0, SDValue V1);
 179
 180   /// PairDRegs - Form a quad register pair from a pair of Q registers.
 181   ///
 182   SDNode *PairQRegs(EVT VT, SDValue V0, SDValue V1);
 183
 184   /// QuadDRegs - Form a quad register pair from a quad of D registers.
 185   ///
 186   SDNode *QuadDRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 187
 188   /// QuadQRegs - Form 4 consecutive Q registers.
 189   ///
 190   SDNode *QuadQRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 191
 192   /// OctoDRegs - Form 8 consecutive D registers.
 193   ///
 194   SDNode *OctoDRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3,
 195                     SDValue V4, SDValue V5, SDValue V6, SDValue V7);
 196 };
 197 }
 198
 199 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 200 /// operand. If so Imm will receive the 32-bit value.
 201 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 202   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 203     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 204     return true;
 205   }
 206   return false;
 207 }
 208
 209 // isInt32Immediate - This method tests to see if a constant operand.
 210 // If so Imm will receive the 32 bit value.
 211 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 212   return isInt32Immediate(N.getNode(), Imm);
 213 }
 214
 215 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 216 // opcode and that it has a immediate integer right operand.
 217 // If so Imm will receive the 32 bit value.
 218 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 219   return N->getOpcode() == Opc &&
 220          isInt32Immediate(N->getOperand(1).getNode(), Imm);
 221 }
 222
 223
 224 bool ARMDAGToDAGISel::SelectShifterOperandReg(SDNode *Op,
 225                                               SDValue N,
 226                                               SDValue &BaseReg,
 227                                               SDValue &ShReg,
 228                                               SDValue &Opc) {
 229   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 230
 231   // Don't match base register only case. That is matched to a separate
 232   // lower complexity pattern with explicit register operand.
 233   if (ShOpcVal == ARM_AM::no_shift) return false;
 234
 235   BaseReg = N.getOperand(0);
 236   unsigned ShImmVal = 0;
 237   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 238     ShReg = CurDAG->getRegister(0, MVT::i32);
 239     ShImmVal = RHS->getZExtValue() & 31;
 240   } else {
 241     ShReg = N.getOperand(1);
 242   }
 243   Opc = CurDAG->getTargetConstant(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal),
 244                                   MVT::i32);
 245   return true;
 246 }
 247
 248 bool ARMDAGToDAGISel::SelectAddrMode2(SDNode *Op, SDValue N,
 249                                       SDValue &Base, SDValue &Offset,
 250                                       SDValue &Opc) {
 251   if (N.getOpcode() == ISD::MUL) {
 252     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 253       // X * [3,5,9] -> X + X * [2,4,8] etc.
 254       int RHSC = (int)RHS->getZExtValue();
 255       if (RHSC & 1) {
 256         RHSC = RHSC & ~1;
 257         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 258         if (RHSC < 0) {
 259           AddSub = ARM_AM::sub;
 260           RHSC = - RHSC;
 261         }
 262         if (isPowerOf2_32(RHSC)) {
 263           unsigned ShAmt = Log2_32(RHSC);
 264           Base = Offset = N.getOperand(0);
 265           Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt,
 266                                                             ARM_AM::lsl),
 267                                           MVT::i32);
 268           return true;
 269         }
 270       }
 271     }
 272   }
 273
 274   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 275     Base = N;
 276     if (N.getOpcode() == ISD::FrameIndex) {
 277       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 278       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 279     } else if (N.getOpcode() == ARMISD::Wrapper &&
 280                !(Subtarget->useMovt() &&
 281                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 282       Base = N.getOperand(0);
 283     }
 284     Offset = CurDAG->getRegister(0, MVT::i32);
 285     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(ARM_AM::add, 0,
 286                                                       ARM_AM::no_shift),
 287                                     MVT::i32);
 288     return true;
 289   }
 290
 291   // Match simple R +/- imm12 operands.
 292   if (N.getOpcode() == ISD::ADD)
 293     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 294       int RHSC = (int)RHS->getZExtValue();
 295       if ((RHSC >= 0 && RHSC < 0x1000) ||
 296           (RHSC < 0 && RHSC > -0x1000)) { // 12 bits.
 297         Base = N.getOperand(0);
 298         if (Base.getOpcode() == ISD::FrameIndex) {
 299           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 300           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 301         }
 302         Offset = CurDAG->getRegister(0, MVT::i32);
 303
 304         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 305         if (RHSC < 0) {
 306           AddSub = ARM_AM::sub;
 307           RHSC = - RHSC;
 308         }
 309         Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, RHSC,
 310                                                           ARM_AM::no_shift),
 311                                         MVT::i32);
 312         return true;
 313       }
 314     }
 315
 316   // Otherwise this is R +/- [possibly shifted] R.
 317   ARM_AM::AddrOpc AddSub = N.getOpcode() == ISD::ADD ? ARM_AM::add:ARM_AM::sub;
 318   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(1));
 319   unsigned ShAmt = 0;
 320
 321   Base   = N.getOperand(0);
 322   Offset = N.getOperand(1);
 323
 324   if (ShOpcVal != ARM_AM::no_shift) {
 325     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 326     // it.
 327     if (ConstantSDNode *Sh =
 328            dyn_cast<ConstantSDNode>(N.getOperand(1).getOperand(1))) {
 329       ShAmt = Sh->getZExtValue();
 330       Offset = N.getOperand(1).getOperand(0);
 331     } else {
 332       ShOpcVal = ARM_AM::no_shift;
 333     }
 334   }
 335
 336   // Try matching (R shl C) + (R).
 337   if (N.getOpcode() == ISD::ADD && ShOpcVal == ARM_AM::no_shift) {
 338     ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(0));
 339     if (ShOpcVal != ARM_AM::no_shift) {
 340       // Check to see if the RHS of the shift is a constant, if not, we can't
 341       // fold it.
 342       if (ConstantSDNode *Sh =
 343           dyn_cast<ConstantSDNode>(N.getOperand(0).getOperand(1))) {
 344         ShAmt = Sh->getZExtValue();
 345         Offset = N.getOperand(0).getOperand(0);
 346         Base = N.getOperand(1);
 347       } else {
 348         ShOpcVal = ARM_AM::no_shift;
 349       }
 350     }
 351   }
 352
 353   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 354                                   MVT::i32);
 355   return true;
 356 }
 357
 358 bool ARMDAGToDAGISel::SelectAddrMode2Offset(SDNode *Op, SDValue N,
 359                                             SDValue &Offset, SDValue &Opc) {
 360   unsigned Opcode = Op->getOpcode();
 361   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 362     ? cast<LoadSDNode>(Op)->getAddressingMode()
 363     : cast<StoreSDNode>(Op)->getAddressingMode();
 364   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 365     ? ARM_AM::add : ARM_AM::sub;
 366   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 367     int Val = (int)C->getZExtValue();
 368     if (Val >= 0 && Val < 0x1000) { // 12 bits.
 369       Offset = CurDAG->getRegister(0, MVT::i32);
 370       Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, Val,
 371                                                         ARM_AM::no_shift),
 372                                       MVT::i32);
 373       return true;
 374     }
 375   }
 376
 377   Offset = N;
 378   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 379   unsigned ShAmt = 0;
 380   if (ShOpcVal != ARM_AM::no_shift) {
 381     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 382     // it.
 383     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 384       ShAmt = Sh->getZExtValue();
 385       Offset = N.getOperand(0);
 386     } else {
 387       ShOpcVal = ARM_AM::no_shift;
 388     }
 389   }
 390
 391   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 392                                   MVT::i32);
 393   return true;
 394 }
 395
 396
 397 bool ARMDAGToDAGISel::SelectAddrMode3(SDNode *Op, SDValue N,
 398                                       SDValue &Base, SDValue &Offset,
 399                                       SDValue &Opc) {
 400   if (N.getOpcode() == ISD::SUB) {
 401     // X - C  is canonicalize to X + -C, no need to handle it here.
 402     Base = N.getOperand(0);
 403     Offset = N.getOperand(1);
 404     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::sub, 0),MVT::i32);
 405     return true;
 406   }
 407
 408   if (N.getOpcode() != ISD::ADD) {
 409     Base = N;
 410     if (N.getOpcode() == ISD::FrameIndex) {
 411       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 412       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 413     }
 414     Offset = CurDAG->getRegister(0, MVT::i32);
 415     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0),MVT::i32);
 416     return true;
 417   }
 418
 419   // If the RHS is +/- imm8, fold into addr mode.
 420   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 421     int RHSC = (int)RHS->getZExtValue();
 422     if ((RHSC >= 0 && RHSC < 256) ||
 423         (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 424       Base = N.getOperand(0);
 425       if (Base.getOpcode() == ISD::FrameIndex) {
 426         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 427         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 428       }
 429       Offset = CurDAG->getRegister(0, MVT::i32);
 430
 431       ARM_AM::AddrOpc AddSub = ARM_AM::add;
 432       if (RHSC < 0) {
 433         AddSub = ARM_AM::sub;
 434         RHSC = - RHSC;
 435       }
 436       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, RHSC),MVT::i32);
 437       return true;
 438     }
 439   }
 440
 441   Base = N.getOperand(0);
 442   Offset = N.getOperand(1);
 443   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0), MVT::i32);
 444   return true;
 445 }
 446
 447 bool ARMDAGToDAGISel::SelectAddrMode3Offset(SDNode *Op, SDValue N,
 448                                             SDValue &Offset, SDValue &Opc) {
 449   unsigned Opcode = Op->getOpcode();
 450   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 451     ? cast<LoadSDNode>(Op)->getAddressingMode()
 452     : cast<StoreSDNode>(Op)->getAddressingMode();
 453   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 454     ? ARM_AM::add : ARM_AM::sub;
 455   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 456     int Val = (int)C->getZExtValue();
 457     if (Val >= 0 && Val < 256) {
 458       Offset = CurDAG->getRegister(0, MVT::i32);
 459       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, Val), MVT::i32);
 460       return true;
 461     }
 462   }
 463
 464   Offset = N;
 465   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, 0), MVT::i32);
 466   return true;
 467 }
 468
 469 bool ARMDAGToDAGISel::SelectAddrMode4(SDNode *Op, SDValue N,
 470                                       SDValue &Addr, SDValue &Mode) {
 471   Addr = N;
 472   Mode = CurDAG->getTargetConstant(0, MVT::i32);
 473   return true;
 474 }
 475
 476 bool ARMDAGToDAGISel::SelectAddrMode5(SDNode *Op, SDValue N,
 477                                       SDValue &Base, SDValue &Offset) {
 478   if (N.getOpcode() != ISD::ADD) {
 479     Base = N;
 480     if (N.getOpcode() == ISD::FrameIndex) {
 481       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 482       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 483     } else if (N.getOpcode() == ARMISD::Wrapper &&
 484                !(Subtarget->useMovt() &&
 485                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 486       Base = N.getOperand(0);
 487     }
 488     Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 489                                        MVT::i32);
 490     return true;
 491   }
 492
 493   // If the RHS is +/- imm8, fold into addr mode.
 494   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 495     int RHSC = (int)RHS->getZExtValue();
 496     if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied by 4.
 497       RHSC >>= 2;
 498       if ((RHSC >= 0 && RHSC < 256) ||
 499           (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 500         Base = N.getOperand(0);
 501         if (Base.getOpcode() == ISD::FrameIndex) {
 502           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 503           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 504         }
 505
 506         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 507         if (RHSC < 0) {
 508           AddSub = ARM_AM::sub;
 509           RHSC = - RHSC;
 510         }
 511         Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(AddSub, RHSC),
 512                                            MVT::i32);
 513         return true;
 514       }
 515     }
 516   }
 517
 518   Base = N;
 519   Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 520                                      MVT::i32);
 521   return true;
 522 }
 523
 524 bool ARMDAGToDAGISel::SelectAddrMode6(SDNode *Op, SDValue N,
 525                                       SDValue &Addr, SDValue &Align) {
 526   Addr = N;
 527   // Default to no alignment.
 528   Align = CurDAG->getTargetConstant(0, MVT::i32);
 529   return true;
 530 }
 531
 532 bool ARMDAGToDAGISel::SelectAddrModePC(SDNode *Op, SDValue N,
 533                                        SDValue &Offset, SDValue &Label) {
 534   if (N.getOpcode() == ARMISD::PIC_ADD && N.hasOneUse()) {
 535     Offset = N.getOperand(0);
 536     SDValue N1 = N.getOperand(1);
 537     Label  = CurDAG->getTargetConstant(cast<ConstantSDNode>(N1)->getZExtValue(),
 538                                        MVT::i32);
 539     return true;
 540   }
 541   return false;
 542 }
 543
 544 bool ARMDAGToDAGISel::SelectThumbAddrModeRR(SDNode *Op, SDValue N,
 545                                             SDValue &Base, SDValue &Offset){
 546   // FIXME dl should come from the parent load or store, not the address
 547   DebugLoc dl = Op->getDebugLoc();
 548   if (N.getOpcode() != ISD::ADD) {
 549     ConstantSDNode *NC = dyn_cast<ConstantSDNode>(N);
 550     if (!NC || NC->getZExtValue() != 0)
 551       return false;
 552
 553     Base = Offset = N;
 554     return true;
 555   }
 556
 557   Base = N.getOperand(0);
 558   Offset = N.getOperand(1);
 559   return true;
 560 }
 561
 562 bool
 563 ARMDAGToDAGISel::SelectThumbAddrModeRI5(SDNode *Op, SDValue N,
 564                                         unsigned Scale, SDValue &Base,
 565                                         SDValue &OffImm, SDValue &Offset) {
 566   if (Scale == 4) {
 567     SDValue TmpBase, TmpOffImm;
 568     if (SelectThumbAddrModeSP(Op, N, TmpBase, TmpOffImm))
 569       return false;  // We want to select tLDRspi / tSTRspi instead.
 570     if (N.getOpcode() == ARMISD::Wrapper &&
 571         N.getOperand(0).getOpcode() == ISD::TargetConstantPool)
 572       return false;  // We want to select tLDRpci instead.
 573   }
 574
 575   if (N.getOpcode() != ISD::ADD) {
 576     if (N.getOpcode() == ARMISD::Wrapper &&
 577         !(Subtarget->useMovt() &&
 578           N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 579       Base = N.getOperand(0);
 580     } else
 581       Base = N;
 582
 583     Offset = CurDAG->getRegister(0, MVT::i32);
 584     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 585     return true;
 586   }
 587
 588   // Thumb does not have [sp, r] address mode.
 589   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 590   RegisterSDNode *RHSR = dyn_cast<RegisterSDNode>(N.getOperand(1));
 591   if ((LHSR && LHSR->getReg() == ARM::SP) ||
 592       (RHSR && RHSR->getReg() == ARM::SP)) {
 593     Base = N;
 594     Offset = CurDAG->getRegister(0, MVT::i32);
 595     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 596     return true;
 597   }
 598
 599   // If the RHS is + imm5 * scale, fold into addr mode.
 600   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 601     int RHSC = (int)RHS->getZExtValue();
 602     if ((RHSC & (Scale-1)) == 0) {  // The constant is implicitly multiplied.
 603       RHSC /= Scale;
 604       if (RHSC >= 0 && RHSC < 32) {
 605         Base = N.getOperand(0);
 606         Offset = CurDAG->getRegister(0, MVT::i32);
 607         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 608         return true;
 609       }
 610     }
 611   }
 612
 613   Base = N.getOperand(0);
 614   Offset = N.getOperand(1);
 615   OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 616   return true;
 617 }
 618
 619 bool ARMDAGToDAGISel::SelectThumbAddrModeS1(SDNode *Op, SDValue N,
 620                                             SDValue &Base, SDValue &OffImm,
 621                                             SDValue &Offset) {
 622   return SelectThumbAddrModeRI5(Op, N, 1, Base, OffImm, Offset);
 623 }
 624
 625 bool ARMDAGToDAGISel::SelectThumbAddrModeS2(SDNode *Op, SDValue N,
 626                                             SDValue &Base, SDValue &OffImm,
 627                                             SDValue &Offset) {
 628   return SelectThumbAddrModeRI5(Op, N, 2, Base, OffImm, Offset);
 629 }
 630
 631 bool ARMDAGToDAGISel::SelectThumbAddrModeS4(SDNode *Op, SDValue N,
 632                                             SDValue &Base, SDValue &OffImm,
 633                                             SDValue &Offset) {
 634   return SelectThumbAddrModeRI5(Op, N, 4, Base, OffImm, Offset);
 635 }
 636
 637 bool ARMDAGToDAGISel::SelectThumbAddrModeSP(SDNode *Op, SDValue N,
 638                                            SDValue &Base, SDValue &OffImm) {
 639   if (N.getOpcode() == ISD::FrameIndex) {
 640     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 641     Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 642     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 643     return true;
 644   }
 645
 646   if (N.getOpcode() != ISD::ADD)
 647     return false;
 648
 649   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 650   if (N.getOperand(0).getOpcode() == ISD::FrameIndex ||
 651       (LHSR && LHSR->getReg() == ARM::SP)) {
 652     // If the RHS is + imm8 * scale, fold into addr mode.
 653     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 654       int RHSC = (int)RHS->getZExtValue();
 655       if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied.
 656         RHSC >>= 2;
 657         if (RHSC >= 0 && RHSC < 256) {
 658           Base = N.getOperand(0);
 659           if (Base.getOpcode() == ISD::FrameIndex) {
 660             int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 661             Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 662           }
 663           OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 664           return true;
 665         }
 666       }
 667     }
 668   }
 669
 670   return false;
 671 }
 672
 673 bool ARMDAGToDAGISel::SelectT2ShifterOperandReg(SDNode *Op, SDValue N,
 674                                                 SDValue &BaseReg,
 675                                                 SDValue &Opc) {
 676   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 677
 678   // Don't match base register only case. That is matched to a separate
 679   // lower complexity pattern with explicit register operand.
 680   if (ShOpcVal == ARM_AM::no_shift) return false;
 681
 682   BaseReg = N.getOperand(0);
 683   unsigned ShImmVal = 0;
 684   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 685     ShImmVal = RHS->getZExtValue() & 31;
 686     Opc = getI32Imm(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal));
 687     return true;
 688   }
 689
 690   return false;
 691 }
 692
 693 bool ARMDAGToDAGISel::SelectT2AddrModeImm12(SDNode *Op, SDValue N,
 694                                             SDValue &Base, SDValue &OffImm) {
 695   // Match simple R + imm12 operands.
 696
 697   // Base only.
 698   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 699     if (N.getOpcode() == ISD::FrameIndex) {
 700       // Match frame index...
 701       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 702       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 703       OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 704       return true;
 705     } else if (N.getOpcode() == ARMISD::Wrapper &&
 706                !(Subtarget->useMovt() &&
 707                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 708       Base = N.getOperand(0);
 709       if (Base.getOpcode() == ISD::TargetConstantPool)
 710         return false;  // We want to select t2LDRpci instead.
 711     } else
 712       Base = N;
 713     OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 714     return true;
 715   }
 716
 717   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 718     if (SelectT2AddrModeImm8(Op, N, Base, OffImm))
 719       // Let t2LDRi8 handle (R - imm8).
 720       return false;
 721
 722     int RHSC = (int)RHS->getZExtValue();
 723     if (N.getOpcode() == ISD::SUB)
 724       RHSC = -RHSC;
 725
 726     if (RHSC >= 0 && RHSC < 0x1000) { // 12 bits (unsigned)
 727       Base   = N.getOperand(0);
 728       if (Base.getOpcode() == ISD::FrameIndex) {
 729         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 730         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 731       }
 732       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 733       return true;
 734     }
 735   }
 736
 737   // Base only.
 738   Base = N;
 739   OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 740   return true;
 741 }
 742
 743 bool ARMDAGToDAGISel::SelectT2AddrModeImm8(SDNode *Op, SDValue N,
 744                                            SDValue &Base, SDValue &OffImm) {
 745   // Match simple R - imm8 operands.
 746   if (N.getOpcode() == ISD::ADD || N.getOpcode() == ISD::SUB) {
 747     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 748       int RHSC = (int)RHS->getSExtValue();
 749       if (N.getOpcode() == ISD::SUB)
 750         RHSC = -RHSC;
 751
 752       if ((RHSC >= -255) && (RHSC < 0)) { // 8 bits (always negative)
 753         Base = N.getOperand(0);
 754         if (Base.getOpcode() == ISD::FrameIndex) {
 755           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 756           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 757         }
 758         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 759         return true;
 760       }
 761     }
 762   }
 763
 764   return false;
 765 }
 766
 767 bool ARMDAGToDAGISel::SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
 768                                                  SDValue &OffImm){
 769   unsigned Opcode = Op->getOpcode();
 770   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 771     ? cast<LoadSDNode>(Op)->getAddressingMode()
 772     : cast<StoreSDNode>(Op)->getAddressingMode();
 773   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N)) {
 774     int RHSC = (int)RHS->getZExtValue();
 775     if (RHSC >= 0 && RHSC < 0x100) { // 8 bits.
 776       OffImm = ((AM == ISD::PRE_INC) || (AM == ISD::POST_INC))
 777         ? CurDAG->getTargetConstant(RHSC, MVT::i32)
 778         : CurDAG->getTargetConstant(-RHSC, MVT::i32);
 779       return true;
 780     }
 781   }
 782
 783   return false;
 784 }
 785
 786 bool ARMDAGToDAGISel::SelectT2AddrModeImm8s4(SDNode *Op, SDValue N,
 787                                              SDValue &Base, SDValue &OffImm) {
 788   if (N.getOpcode() == ISD::ADD) {
 789     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 790       int RHSC = (int)RHS->getZExtValue();
 791       if (((RHSC & 0x3) == 0) &&
 792           ((RHSC >= 0 && RHSC < 0x400) || (RHSC < 0 && RHSC > -0x400))) { // 8 bits.
 793         Base   = N.getOperand(0);
 794         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 795         return true;
 796       }
 797     }
 798   } else if (N.getOpcode() == ISD::SUB) {
 799     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 800       int RHSC = (int)RHS->getZExtValue();
 801       if (((RHSC & 0x3) == 0) && (RHSC >= 0 && RHSC < 0x400)) { // 8 bits.
 802         Base   = N.getOperand(0);
 803         OffImm = CurDAG->getTargetConstant(-RHSC, MVT::i32);
 804         return true;
 805       }
 806     }
 807   }
 808
 809   return false;
 810 }
 811
 812 bool ARMDAGToDAGISel::SelectT2AddrModeSoReg(SDNode *Op, SDValue N,
 813                                             SDValue &Base,
 814                                             SDValue &OffReg, SDValue &ShImm) {
 815   // (R - imm8) should be handled by t2LDRi8. The rest are handled by t2LDRi12.
 816   if (N.getOpcode() != ISD::ADD)
 817     return false;
 818
 819   // Leave (R + imm12) for t2LDRi12, (R - imm8) for t2LDRi8.
 820   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 821     int RHSC = (int)RHS->getZExtValue();
 822     if (RHSC >= 0 && RHSC < 0x1000) // 12 bits (unsigned)
 823       return false;
 824     else if (RHSC < 0 && RHSC >= -255) // 8 bits
 825       return false;
 826   }
 827
 828   // Look for (R + R) or (R + (R << [1,2,3])).
 829   unsigned ShAmt = 0;
 830   Base   = N.getOperand(0);
 831   OffReg = N.getOperand(1);
 832
 833   // Swap if it is ((R << c) + R).
 834   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(OffReg);
 835   if (ShOpcVal != ARM_AM::lsl) {
 836     ShOpcVal = ARM_AM::getShiftOpcForNode(Base);
 837     if (ShOpcVal == ARM_AM::lsl)
 838       std::swap(Base, OffReg);
 839   }
 840
 841   if (ShOpcVal == ARM_AM::lsl) {
 842     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 843     // it.
 844     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(OffReg.getOperand(1))) {
 845       ShAmt = Sh->getZExtValue();
 846       if (ShAmt >= 4) {
 847         ShAmt = 0;
 848         ShOpcVal = ARM_AM::no_shift;
 849       } else
 850         OffReg = OffReg.getOperand(0);
 851     } else {
 852       ShOpcVal = ARM_AM::no_shift;
 853     }
 854   }
 855
 856   ShImm = CurDAG->getTargetConstant(ShAmt, MVT::i32);
 857
 858   return true;
 859 }
 860
 861 //===--------------------------------------------------------------------===//
 862
 863 /// getAL - Returns a ARMCC::AL immediate node.
 864 static inline SDValue getAL(SelectionDAG *CurDAG) {
 865   return CurDAG->getTargetConstant((uint64_t)ARMCC::AL, MVT::i32);
 866 }
 867
 868 SDNode *ARMDAGToDAGISel::SelectARMIndexedLoad(SDNode *N) {
 869   LoadSDNode *LD = cast<LoadSDNode>(N);
 870   ISD::MemIndexedMode AM = LD->getAddressingMode();
 871   if (AM == ISD::UNINDEXED)
 872     return NULL;
 873
 874   EVT LoadedVT = LD->getMemoryVT();
 875   SDValue Offset, AMOpc;
 876   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 877   unsigned Opcode = 0;
 878   bool Match = false;
 879   if (LoadedVT == MVT::i32 &&
 880       SelectAddrMode2Offset(N, LD->getOffset(), Offset, AMOpc)) {
 881     Opcode = isPre ? ARM::LDR_PRE : ARM::LDR_POST;
 882     Match = true;
 883   } else if (LoadedVT == MVT::i16 &&
 884              SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
 885     Match = true;
 886     Opcode = (LD->getExtensionType() == ISD::SEXTLOAD)
 887       ? (isPre ? ARM::LDRSH_PRE : ARM::LDRSH_POST)
 888       : (isPre ? ARM::LDRH_PRE : ARM::LDRH_POST);
 889   } else if (LoadedVT == MVT::i8 || LoadedVT == MVT::i1) {
 890     if (LD->getExtensionType() == ISD::SEXTLOAD) {
 891       if (SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
 892         Match = true;
 893         Opcode = isPre ? ARM::LDRSB_PRE : ARM::LDRSB_POST;
 894       }
 895     } else {
 896       if (SelectAddrMode2Offset(N, LD->getOffset(), Offset, AMOpc)) {
 897         Match = true;
 898         Opcode = isPre ? ARM::LDRB_PRE : ARM::LDRB_POST;
 899       }
 900     }
 901   }
 902
 903   if (Match) {
 904     SDValue Chain = LD->getChain();
 905     SDValue Base = LD->getBasePtr();
 906     SDValue Ops[]= { Base, Offset, AMOpc, getAL(CurDAG),
 907                      CurDAG->getRegister(0, MVT::i32), Chain };
 908     return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32, MVT::i32,
 909                                   MVT::Other, Ops, 6);
 910   }
 911
 912   return NULL;
 913 }
 914
 915 SDNode *ARMDAGToDAGISel::SelectT2IndexedLoad(SDNode *N) {
 916   LoadSDNode *LD = cast<LoadSDNode>(N);
 917   ISD::MemIndexedMode AM = LD->getAddressingMode();
 918   if (AM == ISD::UNINDEXED)
 919     return NULL;
 920
 921   EVT LoadedVT = LD->getMemoryVT();
 922   bool isSExtLd = LD->getExtensionType() == ISD::SEXTLOAD;
 923   SDValue Offset;
 924   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 925   unsigned Opcode = 0;
 926   bool Match = false;
 927   if (SelectT2AddrModeImm8Offset(N, LD->getOffset(), Offset)) {
 928     switch (LoadedVT.getSimpleVT().SimpleTy) {
 929     case MVT::i32:
 930       Opcode = isPre ? ARM::t2LDR_PRE : ARM::t2LDR_POST;
 931       break;
 932     case MVT::i16:
 933       if (isSExtLd)
 934         Opcode = isPre ? ARM::t2LDRSH_PRE : ARM::t2LDRSH_POST;
 935       else
 936         Opcode = isPre ? ARM::t2LDRH_PRE : ARM::t2LDRH_POST;
 937       break;
 938     case MVT::i8:
 939     case MVT::i1:
 940       if (isSExtLd)
 941         Opcode = isPre ? ARM::t2LDRSB_PRE : ARM::t2LDRSB_POST;
 942       else
 943         Opcode = isPre ? ARM::t2LDRB_PRE : ARM::t2LDRB_POST;
 944       break;
 945     default:
 946       return NULL;
 947     }
 948     Match = true;
 949   }
 950
 951   if (Match) {
 952     SDValue Chain = LD->getChain();
 953     SDValue Base = LD->getBasePtr();
 954     SDValue Ops[]= { Base, Offset, getAL(CurDAG),
 955                      CurDAG->getRegister(0, MVT::i32), Chain };
 956     return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32, MVT::i32,
 957                                   MVT::Other, Ops, 5);
 958   }
 959
 960   return NULL;
 961 }
 962
 963 /// PairDRegs - Form a quad register from a pair of D registers.
 964 ///
 965 SDNode *ARMDAGToDAGISel::PairDRegs(EVT VT, SDValue V0, SDValue V1) {
 966   DebugLoc dl = V0.getNode()->getDebugLoc();
 967   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
 968   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
 969   if (llvm::ModelWithRegSequence()) {
 970     const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
 971     return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
 972   }
 973   SDValue Undef =
 974     SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, VT), 0);
 975   SDNode *Pair = CurDAG->getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
 976                                         VT, Undef, V0, SubReg0);
 977   return CurDAG->getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
 978                                 VT, SDValue(Pair, 0), V1, SubReg1);
 979 }
 980
 981 /// PairQRegs - Form 4 consecutive D registers from a pair of Q registers.
 982 ///
 983 SDNode *ARMDAGToDAGISel::PairQRegs(EVT VT, SDValue V0, SDValue V1) {
 984   DebugLoc dl = V0.getNode()->getDebugLoc();
 985   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::QSUBREG_0, MVT::i32);
 986   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::QSUBREG_1, MVT::i32);
 987   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
 988   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
 989 }
 990
 991 /// QuadDRegs - Form 4 consecutive D registers.
 992 ///
 993 SDNode *ARMDAGToDAGISel::QuadDRegs(EVT VT, SDValue V0, SDValue V1,
 994                                    SDValue V2, SDValue V3) {
 995   DebugLoc dl = V0.getNode()->getDebugLoc();
 996   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
 997   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
 998   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::DSUBREG_2, MVT::i32);
 999   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::DSUBREG_3, MVT::i32);
1000   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1, V2, SubReg2, V3, SubReg3 };
1001   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 8);
1002 }
1003
1004 /// QuadQRegs - Form 4 consecutive Q registers.
1005 ///
1006 SDNode *ARMDAGToDAGISel::QuadQRegs(EVT VT, SDValue V0, SDValue V1,
1007                                    SDValue V2, SDValue V3) {
1008   DebugLoc dl = V0.getNode()->getDebugLoc();
1009   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::QSUBREG_0, MVT::i32);
1010   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::QSUBREG_1, MVT::i32);
1011   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::QSUBREG_2, MVT::i32);
1012   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::QSUBREG_3, MVT::i32);
1013   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1, V2, SubReg2, V3, SubReg3 };
1014   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 8);
1015 }
1016
1017 /// OctoDRegs - Form 8 consecutive D registers.
1018 ///
1019 SDNode *ARMDAGToDAGISel::OctoDRegs(EVT VT, SDValue V0, SDValue V1,
1020                                    SDValue V2, SDValue V3,
1021                                    SDValue V4, SDValue V5,
1022                                    SDValue V6, SDValue V7) {
1023   DebugLoc dl = V0.getNode()->getDebugLoc();
1024   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
1025   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
1026   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::DSUBREG_2, MVT::i32);
1027   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::DSUBREG_3, MVT::i32);
1028   SDValue SubReg4 = CurDAG->getTargetConstant(ARM::DSUBREG_4, MVT::i32);
1029   SDValue SubReg5 = CurDAG->getTargetConstant(ARM::DSUBREG_5, MVT::i32);
1030   SDValue SubReg6 = CurDAG->getTargetConstant(ARM::DSUBREG_6, MVT::i32);
1031   SDValue SubReg7 = CurDAG->getTargetConstant(ARM::DSUBREG_7, MVT::i32);
1032   const SDValue Ops[] ={ V0, SubReg0, V1, SubReg1, V2, SubReg2, V3, SubReg3,
1033                          V4, SubReg4, V5, SubReg5, V6, SubReg6, V7, SubReg7 };
1034   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 16);
1035 }
1036
1037 /// GetNEONSubregVT - Given a type for a 128-bit NEON vector, return the type
1038 /// for a 64-bit subregister of the vector.
1039 static EVT GetNEONSubregVT(EVT VT) {
1040   switch (VT.getSimpleVT().SimpleTy) {
1041   default: llvm_unreachable("unhandled NEON type");
1042   case MVT::v16i8: return MVT::v8i8;
1043   case MVT::v8i16: return MVT::v4i16;
1044   case MVT::v4f32: return MVT::v2f32;
1045   case MVT::v4i32: return MVT::v2i32;
1046   case MVT::v2i64: return MVT::v1i64;
1047   }
1048 }
1049
1050 SDNode *ARMDAGToDAGISel::SelectVLD(SDNode *N, unsigned NumVecs,
1051                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1052                                    unsigned *QOpcodes1) {
1053   assert(NumVecs >= 1 && NumVecs <= 4 && "VLD NumVecs out-of-range");
1054   DebugLoc dl = N->getDebugLoc();
1055
1056   SDValue MemAddr, Align;
1057   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1058     return NULL;
1059
1060   SDValue Chain = N->getOperand(0);
1061   EVT VT = N->getValueType(0);
1062   bool is64BitVector = VT.is64BitVector();
1063
1064   unsigned OpcodeIndex;
1065   switch (VT.getSimpleVT().SimpleTy) {
1066   default: llvm_unreachable("unhandled vld type");
1067     // Double-register operations:
1068   case MVT::v8i8:  OpcodeIndex = 0; break;
1069   case MVT::v4i16: OpcodeIndex = 1; break;
1070   case MVT::v2f32:
1071   case MVT::v2i32: OpcodeIndex = 2; break;
1072   case MVT::v1i64: OpcodeIndex = 3; break;
1073     // Quad-register operations:
1074   case MVT::v16i8: OpcodeIndex = 0; break;
1075   case MVT::v8i16: OpcodeIndex = 1; break;
1076   case MVT::v4f32:
1077   case MVT::v4i32: OpcodeIndex = 2; break;
1078   case MVT::v2i64: OpcodeIndex = 3;
1079     assert(NumVecs == 1 && "v2i64 type only supported for VLD1");
1080     break;
1081   }
1082
1083   SDValue Pred = getAL(CurDAG);
1084   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1085   if (is64BitVector) {
1086     unsigned Opc = DOpcodes[OpcodeIndex];
1087     const SDValue Ops[] = { MemAddr, Align, Pred, Reg0, Chain };
1088     std::vector<EVT> ResTys(NumVecs, VT);
1089     ResTys.push_back(MVT::Other);
1090     SDNode *VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 5);
1091     if (!llvm::ModelWithRegSequence() || NumVecs < 2)
1092       return VLd;
1093
1094     SDValue RegSeq;
1095     SDValue V0 = SDValue(VLd, 0);
1096     SDValue V1 = SDValue(VLd, 1);
1097
1098     // Form a REG_SEQUENCE to force register allocation.
1099     if (NumVecs == 2)
1100       RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1101     else {
1102       SDValue V2 = SDValue(VLd, 2);
1103       // If it's a vld3, form a quad D-register but discard the last part.
1104       SDValue V3 = (NumVecs == 3)
1105           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1106           : SDValue(VLd, 3);
1107       RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1108     }
1109
1110     for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1111       SDValue D = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0+Vec,
1112                                                  dl, VT, RegSeq);
1113       ReplaceUses(SDValue(N, Vec), D);
1114     }
1115     ReplaceUses(SDValue(N, NumVecs), SDValue(VLd, NumVecs));
1116     return NULL;
1117   }
1118
1119   EVT RegVT = GetNEONSubregVT(VT);
1120   if (NumVecs <= 2) {
1121     // Quad registers are directly supported for VLD1 and VLD2,
1122     // loading pairs of D regs.
1123     unsigned Opc = QOpcodes0[OpcodeIndex];
1124     const SDValue Ops[] = { MemAddr, Align, Pred, Reg0, Chain };
1125     std::vector<EVT> ResTys(2 * NumVecs, RegVT);
1126     ResTys.push_back(MVT::Other);
1127     SDNode *VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 5);
1128     Chain = SDValue(VLd, 2 * NumVecs);
1129
1130     // Combine the even and odd subregs to produce the result.
1131     if (llvm::ModelWithRegSequence()) {
1132       if (NumVecs == 1) {
1133         SDNode *Q = PairDRegs(VT, SDValue(VLd, 0), SDValue(VLd, 1));
1134         ReplaceUses(SDValue(N, 0), SDValue(Q, 0));
1135       } else {
1136         SDValue QQ = SDValue(QuadDRegs(MVT::v4i64,
1137                                        SDValue(VLd, 0), SDValue(VLd, 1),
1138                                        SDValue(VLd, 2), SDValue(VLd, 3)), 0);
1139         SDValue Q0 = CurDAG->getTargetExtractSubreg(ARM::QSUBREG_0, dl, VT, QQ);
1140         SDValue Q1 = CurDAG->getTargetExtractSubreg(ARM::QSUBREG_1, dl, VT, QQ);
1141         ReplaceUses(SDValue(N, 0), Q0);
1142         ReplaceUses(SDValue(N, 1), Q1);
1143       }
1144     } else {
1145       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1146         SDNode *Q = PairDRegs(VT, SDValue(VLd, 2*Vec), SDValue(VLd, 2*Vec+1));
1147         ReplaceUses(SDValue(N, Vec), SDValue(Q, 0));
1148       }
1149     }
1150   } else {
1151     // Otherwise, quad registers are loaded with two separate instructions,
1152     // where one loads the even registers and the other loads the odd registers.
1153
1154     std::vector<EVT> ResTys(NumVecs, RegVT);
1155     ResTys.push_back(MemAddr.getValueType());
1156     ResTys.push_back(MVT::Other);
1157
1158     // Load the even subregs.
1159     unsigned Opc = QOpcodes0[OpcodeIndex];
1160     const SDValue OpsA[] = { MemAddr, Align, Reg0, Pred, Reg0, Chain };
1161     SDNode *VLdA = CurDAG->getMachineNode(Opc, dl, ResTys, OpsA, 6);
1162     Chain = SDValue(VLdA, NumVecs+1);
1163
1164     // Load the odd subregs.
1165     Opc = QOpcodes1[OpcodeIndex];
1166     const SDValue OpsB[] = { SDValue(VLdA, NumVecs),
1167                              Align, Reg0, Pred, Reg0, Chain };
1168     SDNode *VLdB = CurDAG->getMachineNode(Opc, dl, ResTys, OpsB, 6);
1169     Chain = SDValue(VLdB, NumVecs+1);
1170
1171     if (llvm::ModelWithRegSequence()) {
1172       SDValue V0 = SDValue(VLdA, 0);
1173       SDValue V1 = SDValue(VLdB, 0);
1174       SDValue V2 = SDValue(VLdA, 1);
1175       SDValue V3 = SDValue(VLdB, 1);
1176       SDValue V4 = SDValue(VLdA, 2);
1177       SDValue V5 = SDValue(VLdB, 2);
1178       SDValue V6 = (NumVecs == 3)
1179           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,RegVT),
1180                     0)
1181           : SDValue(VLdA, 3);
1182       SDValue V7 = (NumVecs == 3)
1183           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,RegVT),
1184                     0)
1185           : SDValue(VLdB, 3);
1186       SDValue RegSeq = SDValue(OctoDRegs(MVT::v8i64, V0, V1, V2, V3,
1187                                          V4, V5, V6, V7), 0);
1188
1189       // Extract out the 3 / 4 Q registers.
1190       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1191         SDValue Q = CurDAG->getTargetExtractSubreg(ARM::QSUBREG_0+Vec,
1192                                                    dl, VT, RegSeq);
1193         ReplaceUses(SDValue(N, Vec), Q);
1194       }
1195     } else {
1196       // Combine the even and odd subregs to produce the result.
1197       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1198         SDNode *Q = PairDRegs(VT, SDValue(VLdA, Vec), SDValue(VLdB, Vec));
1199         ReplaceUses(SDValue(N, Vec), SDValue(Q, 0));
1200       }
1201     }
1202   }
1203   ReplaceUses(SDValue(N, NumVecs), Chain);
1204   return NULL;
1205 }
1206
1207 SDNode *ARMDAGToDAGISel::SelectVST(SDNode *N, unsigned NumVecs,
1208                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1209                                    unsigned *QOpcodes1) {
1210   assert(NumVecs >=1 && NumVecs <= 4 && "VST NumVecs out-of-range");
1211   DebugLoc dl = N->getDebugLoc();
1212
1213   SDValue MemAddr, Align;
1214   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1215     return NULL;
1216
1217   SDValue Chain = N->getOperand(0);
1218   EVT VT = N->getOperand(3).getValueType();
1219   bool is64BitVector = VT.is64BitVector();
1220
1221   unsigned OpcodeIndex;
1222   switch (VT.getSimpleVT().SimpleTy) {
1223   default: llvm_unreachable("unhandled vst type");
1224     // Double-register operations:
1225   case MVT::v8i8:  OpcodeIndex = 0; break;
1226   case MVT::v4i16: OpcodeIndex = 1; break;
1227   case MVT::v2f32:
1228   case MVT::v2i32: OpcodeIndex = 2; break;
1229   case MVT::v1i64: OpcodeIndex = 3; break;
1230     // Quad-register operations:
1231   case MVT::v16i8: OpcodeIndex = 0; break;
1232   case MVT::v8i16: OpcodeIndex = 1; break;
1233   case MVT::v4f32:
1234   case MVT::v4i32: OpcodeIndex = 2; break;
1235   case MVT::v2i64: OpcodeIndex = 3;
1236     assert(NumVecs == 1 && "v2i64 type only supported for VST1");
1237     break;
1238   }
1239
1240   SDValue Pred = getAL(CurDAG);
1241   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1242
1243   SmallVector<SDValue, 10> Ops;
1244   Ops.push_back(MemAddr);
1245   Ops.push_back(Align);
1246
1247   if (is64BitVector) {
1248     if (llvm::ModelWithRegSequence() && NumVecs >= 2) {
1249       SDValue RegSeq;
1250       SDValue V0 = N->getOperand(0+3);
1251       SDValue V1 = N->getOperand(1+3);
1252
1253       // Form a REG_SEQUENCE to force register allocation.
1254       if (NumVecs == 2)
1255         RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1256       else {
1257         SDValue V2 = N->getOperand(2+3);
1258         // If it's a vld3, form a quad D-register and leave the last part as
1259         // an undef.
1260         SDValue V3 = (NumVecs == 3)
1261           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1262           : N->getOperand(3+3);
1263         RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1264       }
1265
1266       // Now extract the D registers back out.
1267       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, VT,
1268                                                    RegSeq));
1269       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, VT,
1270                                                    RegSeq));
1271       if (NumVecs > 2)
1272         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_2, dl, VT,
1273                                                      RegSeq));
1274       if (NumVecs > 3)
1275         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_3, dl, VT,
1276                                                      RegSeq));
1277     } else {
1278       for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1279         Ops.push_back(N->getOperand(Vec+3));
1280     }
1281     Ops.push_back(Pred);
1282     Ops.push_back(Reg0); // predicate register
1283     Ops.push_back(Chain);
1284     unsigned Opc = DOpcodes[OpcodeIndex];
1285     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), NumVecs+5);
1286   }
1287
1288   EVT RegVT = GetNEONSubregVT(VT);
1289   if (NumVecs <= 2) {
1290     // Quad registers are directly supported for VST1 and VST2,
1291     // storing pairs of D regs.
1292     unsigned Opc = QOpcodes0[OpcodeIndex];
1293     if (llvm::ModelWithRegSequence() && NumVecs == 2) {
1294       // First extract the pair of Q registers.
1295       SDValue Q0 = N->getOperand(3);
1296       SDValue Q1 = N->getOperand(4);
1297
1298       // Form a QQ register.
1299       SDValue QQ = SDValue(PairQRegs(MVT::v4i64, Q0, Q1), 0);
1300
1301       // Now extract the D registers back out.
1302       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1303                                                    QQ));
1304       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1305                                                    QQ));
1306       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_2, dl, RegVT,
1307                                                    QQ));
1308       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_3, dl, RegVT,
1309                                                    QQ));
1310       Ops.push_back(Pred);
1311       Ops.push_back(Reg0); // predicate register
1312       Ops.push_back(Chain);
1313       return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), 5 + 4);
1314     } else {
1315       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1316         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1317                                                      N->getOperand(Vec+3)));
1318         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1319                                                      N->getOperand(Vec+3)));
1320       }
1321       Ops.push_back(Pred);
1322       Ops.push_back(Reg0); // predicate register
1323       Ops.push_back(Chain);
1324       return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(),
1325                                     5 + 2 * NumVecs);
1326     }
1327   }
1328
1329   // Otherwise, quad registers are stored with two separate instructions,
1330   // where one stores the even registers and the other stores the odd registers.
1331   if (llvm::ModelWithRegSequence()) {
1332     // Form the QQQQ REG_SEQUENCE.
1333     SDValue V[8];
1334     for (unsigned Vec = 0, i = 0; Vec < NumVecs; ++Vec, i+=2) {
1335       V[i]   = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1336                                               N->getOperand(Vec+3));
1337       V[i+1] = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1338                                               N->getOperand(Vec+3));
1339     }
1340     if (NumVecs == 3)
1341       V[6] = V[7] = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1342                                                    dl, RegVT), 0);
1343
1344     SDValue RegSeq = SDValue(OctoDRegs(MVT::v8i64, V[0], V[1], V[2], V[3],
1345                                        V[4], V[5], V[6], V[7]), 0);
1346
1347     // Store the even D registers.
1348     Ops.push_back(Reg0); // post-access address offset
1349     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1350       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0+Vec*2, dl,
1351                                                    RegVT, RegSeq));
1352     Ops.push_back(Pred);
1353     Ops.push_back(Reg0); // predicate register
1354     Ops.push_back(Chain);
1355     unsigned Opc = QOpcodes0[OpcodeIndex];
1356     SDNode *VStA = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1357                                           MVT::Other, Ops.data(), NumVecs+6);
1358     Chain = SDValue(VStA, 1);
1359
1360     // Store the odd D registers.
1361     Ops[0] = SDValue(VStA, 0); // MemAddr
1362     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1363       Ops[Vec+3] = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1+Vec*2, dl,
1364                                                   RegVT, RegSeq);
1365     Ops[NumVecs+5] = Chain;
1366     Opc = QOpcodes1[OpcodeIndex];
1367     SDNode *VStB = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1368                                           MVT::Other, Ops.data(), NumVecs+6);
1369     Chain = SDValue(VStB, 1);
1370     ReplaceUses(SDValue(N, 0), Chain);
1371     return NULL;
1372   } else {
1373     Ops.push_back(Reg0); // post-access address offset
1374
1375     // Store the even subregs.
1376     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1377       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1378                                                    N->getOperand(Vec+3)));
1379     Ops.push_back(Pred);
1380     Ops.push_back(Reg0); // predicate register
1381     Ops.push_back(Chain);
1382     unsigned Opc = QOpcodes0[OpcodeIndex];
1383     SDNode *VStA = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1384                                           MVT::Other, Ops.data(), NumVecs+6);
1385     Chain = SDValue(VStA, 1);
1386
1387     // Store the odd subregs.
1388     Ops[0] = SDValue(VStA, 0); // MemAddr
1389     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1390       Ops[Vec+3] = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1391                                                   N->getOperand(Vec+3));
1392     Ops[NumVecs+5] = Chain;
1393     Opc = QOpcodes1[OpcodeIndex];
1394     SDNode *VStB = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1395                                           MVT::Other, Ops.data(), NumVecs+6);
1396     Chain = SDValue(VStB, 1);
1397     ReplaceUses(SDValue(N, 0), Chain);
1398     return NULL;
1399   }
1400 }
1401
1402 SDNode *ARMDAGToDAGISel::SelectVLDSTLane(SDNode *N, bool IsLoad,
1403                                          unsigned NumVecs, unsigned *DOpcodes,
1404                                          unsigned *QOpcodes0,
1405                                          unsigned *QOpcodes1) {
1406   assert(NumVecs >=2 && NumVecs <= 4 && "VLDSTLane NumVecs out-of-range");
1407   DebugLoc dl = N->getDebugLoc();
1408
1409   SDValue MemAddr, Align;
1410   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1411     return NULL;
1412
1413   SDValue Chain = N->getOperand(0);
1414   unsigned Lane =
1415     cast<ConstantSDNode>(N->getOperand(NumVecs+3))->getZExtValue();
1416   EVT VT = IsLoad ? N->getValueType(0) : N->getOperand(3).getValueType();
1417   bool is64BitVector = VT.is64BitVector();
1418
1419   // Quad registers are handled by load/store of subregs. Find the subreg info.
1420   unsigned NumElts = 0;
1421   int SubregIdx = 0;
1422   bool Even = false;
1423   EVT RegVT = VT;
1424   if (!is64BitVector) {
1425     RegVT = GetNEONSubregVT(VT);
1426     NumElts = RegVT.getVectorNumElements();
1427     SubregIdx = (Lane < NumElts) ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
1428     Even = Lane < NumElts;
1429   }
1430
1431   unsigned OpcodeIndex;
1432   switch (VT.getSimpleVT().SimpleTy) {
1433   default: llvm_unreachable("unhandled vld/vst lane type");
1434     // Double-register operations:
1435   case MVT::v8i8:  OpcodeIndex = 0; break;
1436   case MVT::v4i16: OpcodeIndex = 1; break;
1437   case MVT::v2f32:
1438   case MVT::v2i32: OpcodeIndex = 2; break;
1439     // Quad-register operations:
1440   case MVT::v8i16: OpcodeIndex = 0; break;
1441   case MVT::v4f32:
1442   case MVT::v4i32: OpcodeIndex = 1; break;
1443   }
1444
1445   SDValue Pred = getAL(CurDAG);
1446   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1447
1448   SmallVector<SDValue, 10> Ops;
1449   Ops.push_back(MemAddr);
1450   Ops.push_back(Align);
1451
1452   unsigned Opc = 0;
1453   if (is64BitVector) {
1454     Opc = DOpcodes[OpcodeIndex];
1455     if (llvm::ModelWithRegSequence()) {
1456       SDValue RegSeq;
1457       SDValue V0 = N->getOperand(0+3);
1458       SDValue V1 = N->getOperand(1+3);
1459       if (NumVecs == 2) {
1460         RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1461       } else {
1462         SDValue V2 = N->getOperand(2+3);
1463         SDValue V3 = (NumVecs == 3)
1464           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1465           : N->getOperand(3+3);
1466         RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1467       }
1468
1469       // Now extract the D registers back out.
1470       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, VT,
1471                                                    RegSeq));
1472       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, VT,
1473                                                    RegSeq));
1474       if (NumVecs > 2)
1475         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_2, dl, VT,
1476                                                      RegSeq));
1477       if (NumVecs > 3)
1478         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_3, dl, VT,
1479                                                      RegSeq));
1480     } else {
1481       for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1482         Ops.push_back(N->getOperand(Vec+3));
1483     }
1484   } else {
1485     // Check if this is loading the even or odd subreg of a Q register.
1486     if (Lane < NumElts) {
1487       Opc = QOpcodes0[OpcodeIndex];
1488     } else {
1489       Lane -= NumElts;
1490       Opc = QOpcodes1[OpcodeIndex];
1491     }
1492
1493     if (llvm::ModelWithRegSequence()) {
1494       SDValue RegSeq;
1495       SDValue V0 = N->getOperand(0+3);
1496       SDValue V1 = N->getOperand(1+3);
1497       if (NumVecs == 2) {
1498         RegSeq = SDValue(PairQRegs(MVT::v4i64, V0, V1), 0);
1499       } else {
1500         SDValue V2 = N->getOperand(2+3);
1501         SDValue V3 = (NumVecs == 3)
1502           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1503           : N->getOperand(3+3);
1504         RegSeq = SDValue(QuadQRegs(MVT::v8i64, V0, V1, V2, V3), 0);
1505       }
1506
1507       // Extract the subregs of the input vector.
1508       unsigned SubIdx = Even ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
1509       for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1510         Ops.push_back(CurDAG->getTargetExtractSubreg(SubIdx+Vec*2, dl, RegVT,
1511                                                      RegSeq));
1512     } else {
1513       // Extract the subregs of the input vector.
1514       for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1515         Ops.push_back(CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1516                                                      N->getOperand(Vec+3)));
1517     }
1518   }
1519   Ops.push_back(getI32Imm(Lane));
1520   Ops.push_back(Pred);
1521   Ops.push_back(Reg0);
1522   Ops.push_back(Chain);
1523
1524   if (!IsLoad)
1525     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), NumVecs+6);
1526
1527   std::vector<EVT> ResTys(NumVecs, RegVT);
1528   ResTys.push_back(MVT::Other);
1529   SDNode *VLdLn = CurDAG->getMachineNode(Opc, dl, ResTys, Ops.data(),NumVecs+6);
1530
1531   if (llvm::ModelWithRegSequence()) {
1532     // Form a REG_SEQUENCE to force register allocation.
1533     SDValue RegSeq;
1534     if (is64BitVector) {
1535       SDValue V0 = SDValue(VLdLn, 0);
1536       SDValue V1 = SDValue(VLdLn, 1);
1537       if (NumVecs == 2) {
1538         RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1539       } else {
1540         SDValue V2 = SDValue(VLdLn, 2);
1541         // If it's a vld3, form a quad D-register but discard the last part.
1542         SDValue V3 = (NumVecs == 3)
1543           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1544           : SDValue(VLdLn, 3);
1545         RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1546       }
1547     } else {
1548       // For 128-bit vectors, take the 64-bit results of the load and insert them
1549       // as subregs into the result.
1550       SDValue V[8];
1551       for (unsigned Vec = 0, i = 0; Vec < NumVecs; ++Vec, i+=2) {
1552         if (Even) {
1553           V[i]   = SDValue(VLdLn, Vec);
1554           V[i+1] = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1555                                                   dl, RegVT), 0);
1556         } else {
1557           V[i]   = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1558                                                   dl, RegVT), 0);
1559           V[i+1] = SDValue(VLdLn, Vec);
1560         }
1561       }
1562       if (NumVecs == 3)
1563         V[6] = V[7] = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1564                                                      dl, RegVT), 0);
1565
1566       if (NumVecs == 2)
1567         RegSeq = SDValue(QuadDRegs(MVT::v4i64, V[0], V[1], V[2], V[3]), 0);
1568       else
1569         RegSeq = SDValue(OctoDRegs(MVT::v8i64, V[0], V[1], V[2], V[3],
1570                                    V[4], V[5], V[6], V[7]), 0);
1571     }
1572
1573     unsigned SubIdx = is64BitVector ? ARM::DSUBREG_0 : ARM::QSUBREG_0;
1574     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1575       ReplaceUses(SDValue(N, Vec),
1576                   CurDAG->getTargetExtractSubreg(SubIdx+Vec, dl, VT, RegSeq));
1577     ReplaceUses(SDValue(N, NumVecs), SDValue(VLdLn, NumVecs));
1578     return NULL;
1579   }
1580
1581   // For a 64-bit vector load to D registers, nothing more needs to be done.
1582   if (is64BitVector)
1583     return VLdLn;
1584
1585   // For 128-bit vectors, take the 64-bit results of the load and insert them
1586   // as subregs into the result.
1587   for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1588     SDValue QuadVec = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1589                                                     N->getOperand(Vec+3),
1590                                                     SDValue(VLdLn, Vec));
1591     ReplaceUses(SDValue(N, Vec), QuadVec);
1592   }
1593
1594   Chain = SDValue(VLdLn, NumVecs);
1595   ReplaceUses(SDValue(N, NumVecs), Chain);
1596   return NULL;
1597 }
1598
1599 SDNode *ARMDAGToDAGISel::SelectV6T2BitfieldExtractOp(SDNode *N,
1600                                                      bool isSigned) {
1601   if (!Subtarget->hasV6T2Ops())
1602     return NULL;
1603
1604   unsigned Opc = isSigned ? (Subtarget->isThumb() ? ARM::t2SBFX : ARM::SBFX)
1605     : (Subtarget->isThumb() ? ARM::t2UBFX : ARM::UBFX);
1606
1607
1608   // For unsigned extracts, check for a shift right and mask
1609   unsigned And_imm = 0;
1610   if (N->getOpcode() == ISD::AND) {
1611     if (isOpcWithIntImmediate(N, ISD::AND, And_imm)) {
1612
1613       // The immediate is a mask of the low bits iff imm & (imm+1) == 0
1614       if (And_imm & (And_imm + 1))
1615         return NULL;
1616
1617       unsigned Srl_imm = 0;
1618       if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SRL,
1619                                 Srl_imm)) {
1620         assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
1621
1622         unsigned Width = CountTrailingOnes_32(And_imm);
1623         unsigned LSB = Srl_imm;
1624         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1625         SDValue Ops[] = { N->getOperand(0).getOperand(0),
1626                           CurDAG->getTargetConstant(LSB, MVT::i32),
1627                           CurDAG->getTargetConstant(Width, MVT::i32),
1628           getAL(CurDAG), Reg0 };
1629         return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1630       }
1631     }
1632     return NULL;
1633   }
1634
1635   // Otherwise, we're looking for a shift of a shift
1636   unsigned Shl_imm = 0;
1637   if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SHL, Shl_imm)) {
1638     assert(Shl_imm > 0 && Shl_imm < 32 && "bad amount in shift node!");
1639     unsigned Srl_imm = 0;
1640     if (isInt32Immediate(N->getOperand(1), Srl_imm)) {
1641       assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
1642       unsigned Width = 32 - Srl_imm;
1643       int LSB = Srl_imm - Shl_imm;
1644       if (LSB < 0)
1645         return NULL;
1646       SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1647       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1648                         CurDAG->getTargetConstant(LSB, MVT::i32),
1649                         CurDAG->getTargetConstant(Width, MVT::i32),
1650                         getAL(CurDAG), Reg0 };
1651       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1652     }
1653   }
1654   return NULL;
1655 }
1656
1657 SDNode *ARMDAGToDAGISel::
1658 SelectT2CMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1659                     ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1660   SDValue CPTmp0;
1661   SDValue CPTmp1;
1662   if (SelectT2ShifterOperandReg(N, TrueVal, CPTmp0, CPTmp1)) {
1663     unsigned SOVal = cast<ConstantSDNode>(CPTmp1)->getZExtValue();
1664     unsigned SOShOp = ARM_AM::getSORegShOp(SOVal);
1665     unsigned Opc = 0;
1666     switch (SOShOp) {
1667     case ARM_AM::lsl: Opc = ARM::t2MOVCClsl; break;
1668     case ARM_AM::lsr: Opc = ARM::t2MOVCClsr; break;
1669     case ARM_AM::asr: Opc = ARM::t2MOVCCasr; break;
1670     case ARM_AM::ror: Opc = ARM::t2MOVCCror; break;
1671     default:
1672       llvm_unreachable("Unknown so_reg opcode!");
1673       break;
1674     }
1675     SDValue SOShImm =
1676       CurDAG->getTargetConstant(ARM_AM::getSORegOffset(SOVal), MVT::i32);
1677     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1678     SDValue Ops[] = { FalseVal, CPTmp0, SOShImm, CC, CCR, InFlag };
1679     return CurDAG->SelectNodeTo(N, Opc, MVT::i32,Ops, 6);
1680   }
1681   return 0;
1682 }
1683
1684 SDNode *ARMDAGToDAGISel::
1685 SelectARMCMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1686                      ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1687   SDValue CPTmp0;
1688   SDValue CPTmp1;
1689   SDValue CPTmp2;
1690   if (SelectShifterOperandReg(N, TrueVal, CPTmp0, CPTmp1, CPTmp2)) {
1691     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1692     SDValue Ops[] = { FalseVal, CPTmp0, CPTmp1, CPTmp2, CC, CCR, InFlag };
1693     return CurDAG->SelectNodeTo(N, ARM::MOVCCs, MVT::i32, Ops, 7);
1694   }
1695   return 0;
1696 }
1697
1698 SDNode *ARMDAGToDAGISel::
1699 SelectT2CMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1700                     ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1701   ConstantSDNode *T = dyn_cast<ConstantSDNode>(TrueVal);
1702   if (!T)
1703     return 0;
1704
1705   if (Predicate_t2_so_imm(TrueVal.getNode())) {
1706     SDValue True = CurDAG->getTargetConstant(T->getZExtValue(), MVT::i32);
1707     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1708     SDValue Ops[] = { FalseVal, True, CC, CCR, InFlag };
1709     return CurDAG->SelectNodeTo(N,
1710                                 ARM::t2MOVCCi, MVT::i32, Ops, 5);
1711   }
1712   return 0;
1713 }
1714
1715 SDNode *ARMDAGToDAGISel::
1716 SelectARMCMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1717                      ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1718   ConstantSDNode *T = dyn_cast<ConstantSDNode>(TrueVal);
1719   if (!T)
1720     return 0;
1721
1722   if (Predicate_so_imm(TrueVal.getNode())) {
1723     SDValue True = CurDAG->getTargetConstant(T->getZExtValue(), MVT::i32);
1724     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1725     SDValue Ops[] = { FalseVal, True, CC, CCR, InFlag };
1726     return CurDAG->SelectNodeTo(N,
1727                                 ARM::MOVCCi, MVT::i32, Ops, 5);
1728   }
1729   return 0;
1730 }
1731
1732 SDNode *ARMDAGToDAGISel::SelectCMOVOp(SDNode *N) {
1733   EVT VT = N->getValueType(0);
1734   SDValue FalseVal = N->getOperand(0);
1735   SDValue TrueVal  = N->getOperand(1);
1736   SDValue CC = N->getOperand(2);
1737   SDValue CCR = N->getOperand(3);
1738   SDValue InFlag = N->getOperand(4);
1739   assert(CC.getOpcode() == ISD::Constant);
1740   assert(CCR.getOpcode() == ISD::Register);
1741   ARMCC::CondCodes CCVal =
1742     (ARMCC::CondCodes)cast<ConstantSDNode>(CC)->getZExtValue();
1743
1744   if (!Subtarget->isThumb1Only() && VT == MVT::i32) {
1745     // Pattern: (ARMcmov:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1746     // Emits: (MOVCCs:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1747     // Pattern complexity = 18  cost = 1  size = 0
1748     SDValue CPTmp0;
1749     SDValue CPTmp1;
1750     SDValue CPTmp2;
1751     if (Subtarget->isThumb()) {
1752       SDNode *Res = SelectT2CMOVShiftOp(N, FalseVal, TrueVal,
1753                                         CCVal, CCR, InFlag);
1754       if (!Res)
1755         Res = SelectT2CMOVShiftOp(N, TrueVal, FalseVal,
1756                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1757       if (Res)
1758         return Res;
1759     } else {
1760       SDNode *Res = SelectARMCMOVShiftOp(N, FalseVal, TrueVal,
1761                                          CCVal, CCR, InFlag);
1762       if (!Res)
1763         Res = SelectARMCMOVShiftOp(N, TrueVal, FalseVal,
1764                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1765       if (Res)
1766         return Res;
1767     }
1768
1769     // Pattern: (ARMcmov:i32 GPR:i32:$false,
1770     //             (imm:i32)<<P:Predicate_so_imm>>:$true,
1771     //             (imm:i32):$cc)
1772     // Emits: (MOVCCi:i32 GPR:i32:$false,
1773     //           (so_imm:i32 (imm:i32):$true), (imm:i32):$cc)
1774     // Pattern complexity = 10  cost = 1  size = 0
1775     if (Subtarget->isThumb()) {
1776       SDNode *Res = SelectT2CMOVSoImmOp(N, FalseVal, TrueVal,
1777                                         CCVal, CCR, InFlag);
1778       if (!Res)
1779         Res = SelectT2CMOVSoImmOp(N, TrueVal, FalseVal,
1780                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1781       if (Res)
1782         return Res;
1783     } else {
1784       SDNode *Res = SelectARMCMOVSoImmOp(N, FalseVal, TrueVal,
1785                                          CCVal, CCR, InFlag);
1786       if (!Res)
1787         Res = SelectARMCMOVSoImmOp(N, TrueVal, FalseVal,
1788                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1789       if (Res)
1790         return Res;
1791     }
1792   }
1793
1794   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1795   // Emits: (MOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1796   // Pattern complexity = 6  cost = 1  size = 0
1797   //
1798   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1799   // Emits: (tMOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1800   // Pattern complexity = 6  cost = 11  size = 0
1801   //
1802   // Also FCPYScc and FCPYDcc.
1803   SDValue Tmp2 = CurDAG->getTargetConstant(CCVal, MVT::i32);
1804   SDValue Ops[] = { FalseVal, TrueVal, Tmp2, CCR, InFlag };
1805   unsigned Opc = 0;
1806   switch (VT.getSimpleVT().SimpleTy) {
1807   default: assert(false && "Illegal conditional move type!");
1808     break;
1809   case MVT::i32:
1810     Opc = Subtarget->isThumb()
1811       ? (Subtarget->hasThumb2() ? ARM::t2MOVCCr : ARM::tMOVCCr_pseudo)
1812       : ARM::MOVCCr;
1813     break;
1814   case MVT::f32:
1815     Opc = ARM::VMOVScc;
1816     break;
1817   case MVT::f64:
1818     Opc = ARM::VMOVDcc;
1819     break;
1820   }
1821   return CurDAG->SelectNodeTo(N, Opc, VT, Ops, 5);
1822 }
1823
1824 SDNode *ARMDAGToDAGISel::SelectConcatVector(SDNode *N) {
1825   // The only time a CONCAT_VECTORS operation can have legal types is when
1826   // two 64-bit vectors are concatenated to a 128-bit vector.
1827   EVT VT = N->getValueType(0);
1828   if (!VT.is128BitVector() || N->getNumOperands() != 2)
1829     llvm_unreachable("unexpected CONCAT_VECTORS");
1830   DebugLoc dl = N->getDebugLoc();
1831   SDValue V0 = N->getOperand(0);
1832   SDValue V1 = N->getOperand(1);
1833   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
1834   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
1835   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
1836   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
1837 }
1838
1839 SDNode *ARMDAGToDAGISel::Select(SDNode *N) {
1840   DebugLoc dl = N->getDebugLoc();
1841
1842   if (N->isMachineOpcode())
1843     return NULL;   // Already selected.
1844
1845   switch (N->getOpcode()) {
1846   default: break;
1847   case ISD::Constant: {
1848     unsigned Val = cast<ConstantSDNode>(N)->getZExtValue();
1849     bool UseCP = true;
1850     if (Subtarget->hasThumb2())
1851       // Thumb2-aware targets have the MOVT instruction, so all immediates can
1852       // be done with MOV + MOVT, at worst.
1853       UseCP = 0;
1854     else {
1855       if (Subtarget->isThumb()) {
1856         UseCP = (Val > 255 &&                          // MOV
1857                  ~Val > 255 &&                         // MOV + MVN
1858                  !ARM_AM::isThumbImmShiftedVal(Val));  // MOV + LSL
1859       } else
1860         UseCP = (ARM_AM::getSOImmVal(Val) == -1 &&     // MOV
1861                  ARM_AM::getSOImmVal(~Val) == -1 &&    // MVN
1862                  !ARM_AM::isSOImmTwoPartVal(Val));     // two instrs.
1863     }
1864
1865     if (UseCP) {
1866       SDValue CPIdx =
1867         CurDAG->getTargetConstantPool(ConstantInt::get(
1868                                   Type::getInt32Ty(*CurDAG->getContext()), Val),
1869                                       TLI.getPointerTy());
1870
1871       SDNode *ResNode;
1872       if (Subtarget->isThumb1Only()) {
1873         SDValue Pred = getAL(CurDAG);
1874         SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1875         SDValue Ops[] = { CPIdx, Pred, PredReg, CurDAG->getEntryNode() };
1876         ResNode = CurDAG->getMachineNode(ARM::tLDRcp, dl, MVT::i32, MVT::Other,
1877                                          Ops, 4);
1878       } else {
1879         SDValue Ops[] = {
1880           CPIdx,
1881           CurDAG->getRegister(0, MVT::i32),
1882           CurDAG->getTargetConstant(0, MVT::i32),
1883           getAL(CurDAG),
1884           CurDAG->getRegister(0, MVT::i32),
1885           CurDAG->getEntryNode()
1886         };
1887         ResNode=CurDAG->getMachineNode(ARM::LDRcp, dl, MVT::i32, MVT::Other,
1888                                        Ops, 6);
1889       }
1890       ReplaceUses(SDValue(N, 0), SDValue(ResNode, 0));
1891       return NULL;
1892     }
1893
1894     // Other cases are autogenerated.
1895     break;
1896   }
1897   case ISD::FrameIndex: {
1898     // Selects to ADDri FI, 0 which in turn will become ADDri SP, imm.
1899     int FI = cast<FrameIndexSDNode>(N)->getIndex();
1900     SDValue TFI = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1901     if (Subtarget->isThumb1Only()) {
1902       return CurDAG->SelectNodeTo(N, ARM::tADDrSPi, MVT::i32, TFI,
1903                                   CurDAG->getTargetConstant(0, MVT::i32));
1904     } else {
1905       unsigned Opc = ((Subtarget->isThumb() && Subtarget->hasThumb2()) ?
1906                       ARM::t2ADDri : ARM::ADDri);
1907       SDValue Ops[] = { TFI, CurDAG->getTargetConstant(0, MVT::i32),
1908                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1909                         CurDAG->getRegister(0, MVT::i32) };
1910       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1911     }
1912   }
1913   case ISD::SRL:
1914     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, false))
1915       return I;
1916     break;
1917   case ISD::SRA:
1918     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, true))
1919       return I;
1920     break;
1921   case ISD::MUL:
1922     if (Subtarget->isThumb1Only())
1923       break;
1924     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
1925       unsigned RHSV = C->getZExtValue();
1926       if (!RHSV) break;
1927       if (isPowerOf2_32(RHSV-1)) {  // 2^n+1?
1928         unsigned ShImm = Log2_32(RHSV-1);
1929         if (ShImm >= 32)
1930           break;
1931         SDValue V = N->getOperand(0);
1932         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1933         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1934         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1935         if (Subtarget->isThumb()) {
1936           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1937           return CurDAG->SelectNodeTo(N, ARM::t2ADDrs, MVT::i32, Ops, 6);
1938         } else {
1939           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1940           return CurDAG->SelectNodeTo(N, ARM::ADDrs, MVT::i32, Ops, 7);
1941         }
1942       }
1943       if (isPowerOf2_32(RHSV+1)) {  // 2^n-1?
1944         unsigned ShImm = Log2_32(RHSV+1);
1945         if (ShImm >= 32)
1946           break;
1947         SDValue V = N->getOperand(0);
1948         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1949         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1950         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1951         if (Subtarget->isThumb()) {
1952           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0 };
1953           return CurDAG->SelectNodeTo(N, ARM::t2RSBrs, MVT::i32, Ops, 5);
1954         } else {
1955           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1956           return CurDAG->SelectNodeTo(N, ARM::RSBrs, MVT::i32, Ops, 7);
1957         }
1958       }
1959     }
1960     break;
1961   case ISD::AND: {
1962     // Check for unsigned bitfield extract
1963     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, false))
1964       return I;
1965
1966     // (and (or x, c2), c1) and top 16-bits of c1 and c2 match, lower 16-bits
1967     // of c1 are 0xffff, and lower 16-bit of c2 are 0. That is, the top 16-bits
1968     // are entirely contributed by c2 and lower 16-bits are entirely contributed
1969     // by x. That's equal to (or (and x, 0xffff), (and c1, 0xffff0000)).
1970     // Select it to: "movt x, ((c1 & 0xffff) >> 16)
1971     EVT VT = N->getValueType(0);
1972     if (VT != MVT::i32)
1973       break;
1974     unsigned Opc = (Subtarget->isThumb() && Subtarget->hasThumb2())
1975       ? ARM::t2MOVTi16
1976       : (Subtarget->hasV6T2Ops() ? ARM::MOVTi16 : 0);
1977     if (!Opc)
1978       break;
1979     SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
1980     ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1981     if (!N1C)
1982       break;
1983     if (N0.getOpcode() == ISD::OR && N0.getNode()->hasOneUse()) {
1984       SDValue N2 = N0.getOperand(1);
1985       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1986       if (!N2C)
1987         break;
1988       unsigned N1CVal = N1C->getZExtValue();
1989       unsigned N2CVal = N2C->getZExtValue();
1990       if ((N1CVal & 0xffff0000U) == (N2CVal & 0xffff0000U) &&
1991           (N1CVal & 0xffffU) == 0xffffU &&
1992           (N2CVal & 0xffffU) == 0x0U) {
1993         SDValue Imm16 = CurDAG->getTargetConstant((N2CVal & 0xFFFF0000U) >> 16,
1994                                                   MVT::i32);
1995         SDValue Ops[] = { N0.getOperand(0), Imm16,
1996                           getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
1997         return CurDAG->getMachineNode(Opc, dl, VT, Ops, 4);
1998       }
1999     }
2000     break;
2001   }
2002   case ARMISD::VMOVRRD:
2003     return CurDAG->getMachineNode(ARM::VMOVRRD, dl, MVT::i32, MVT::i32,
2004                                   N->getOperand(0), getAL(CurDAG),
2005                                   CurDAG->getRegister(0, MVT::i32));
2006   case ISD::UMUL_LOHI: {
2007     if (Subtarget->isThumb1Only())
2008       break;
2009     if (Subtarget->isThumb()) {
2010       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2011                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2012                         CurDAG->getRegister(0, MVT::i32) };
2013       return CurDAG->getMachineNode(ARM::t2UMULL, dl, MVT::i32, MVT::i32, Ops,4);
2014     } else {
2015       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2016                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2017                         CurDAG->getRegister(0, MVT::i32) };
2018       return CurDAG->getMachineNode(ARM::UMULL, dl, MVT::i32, MVT::i32, Ops, 5);
2019     }
2020   }
2021   case ISD::SMUL_LOHI: {
2022     if (Subtarget->isThumb1Only())
2023       break;
2024     if (Subtarget->isThumb()) {
2025       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2026                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
2027       return CurDAG->getMachineNode(ARM::t2SMULL, dl, MVT::i32, MVT::i32, Ops,4);
2028     } else {
2029       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2030                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2031                         CurDAG->getRegister(0, MVT::i32) };
2032       return CurDAG->getMachineNode(ARM::SMULL, dl, MVT::i32, MVT::i32, Ops, 5);
2033     }
2034   }
2035   case ISD::LOAD: {
2036     SDNode *ResNode = 0;
2037     if (Subtarget->isThumb() && Subtarget->hasThumb2())
2038       ResNode = SelectT2IndexedLoad(N);
2039     else
2040       ResNode = SelectARMIndexedLoad(N);
2041     if (ResNode)
2042       return ResNode;
2043
2044     // VLDMQ must be custom-selected for "v2f64 load" to set the AM5Opc value.
2045     if (Subtarget->hasVFP2() &&
2046         N->getValueType(0).getSimpleVT().SimpleTy == MVT::v2f64) {
2047       SDValue Chain = N->getOperand(0);
2048       SDValue AM5Opc =
2049         CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::ia, 4), MVT::i32);
2050       SDValue Pred = getAL(CurDAG);
2051       SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2052       SDValue Ops[] = { N->getOperand(1), AM5Opc, Pred, PredReg, Chain };
2053       return CurDAG->getMachineNode(ARM::VLDMQ, dl, MVT::v2f64, MVT::Other,
2054                                     Ops, 5);
2055     }
2056     // Other cases are autogenerated.
2057     break;
2058   }
2059   case ISD::STORE: {
2060     // VSTMQ must be custom-selected for "v2f64 store" to set the AM5Opc value.
2061     if (Subtarget->hasVFP2() &&
2062         N->getOperand(1).getValueType().getSimpleVT().SimpleTy == MVT::v2f64) {
2063       SDValue Chain = N->getOperand(0);
2064       SDValue AM5Opc =
2065         CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::ia, 4), MVT::i32);
2066       SDValue Pred = getAL(CurDAG);
2067       SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2068       SDValue Ops[] = { N->getOperand(1), N->getOperand(2),
2069                         AM5Opc, Pred, PredReg, Chain };
2070       return CurDAG->getMachineNode(ARM::VSTMQ, dl, MVT::Other, Ops, 6);
2071     }
2072     // Other cases are autogenerated.
2073     break;
2074   }
2075   case ARMISD::BRCOND: {
2076     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2077     // Emits: (Bcc:void (bb:Other):$dst, (imm:i32):$cc)
2078     // Pattern complexity = 6  cost = 1  size = 0
2079
2080     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2081     // Emits: (tBcc:void (bb:Other):$dst, (imm:i32):$cc)
2082     // Pattern complexity = 6  cost = 1  size = 0
2083
2084     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2085     // Emits: (t2Bcc:void (bb:Other):$dst, (imm:i32):$cc)
2086     // Pattern complexity = 6  cost = 1  size = 0
2087
2088     unsigned Opc = Subtarget->isThumb() ?
2089       ((Subtarget->hasThumb2()) ? ARM::t2Bcc : ARM::tBcc) : ARM::Bcc;
2090     SDValue Chain = N->getOperand(0);
2091     SDValue N1 = N->getOperand(1);
2092     SDValue N2 = N->getOperand(2);
2093     SDValue N3 = N->getOperand(3);
2094     SDValue InFlag = N->getOperand(4);
2095     assert(N1.getOpcode() == ISD::BasicBlock);
2096     assert(N2.getOpcode() == ISD::Constant);
2097     assert(N3.getOpcode() == ISD::Register);
2098
2099     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
2100                                cast<ConstantSDNode>(N2)->getZExtValue()),
2101                                MVT::i32);
2102     SDValue Ops[] = { N1, Tmp2, N3, Chain, InFlag };
2103     SDNode *ResNode = CurDAG->getMachineNode(Opc, dl, MVT::Other,
2104                                              MVT::Flag, Ops, 5);
2105     Chain = SDValue(ResNode, 0);
2106     if (N->getNumValues() == 2) {
2107       InFlag = SDValue(ResNode, 1);
2108       ReplaceUses(SDValue(N, 1), InFlag);
2109     }
2110     ReplaceUses(SDValue(N, 0),
2111                 SDValue(Chain.getNode(), Chain.getResNo()));
2112     return NULL;
2113   }
2114   case ARMISD::CMOV:
2115     return SelectCMOVOp(N);
2116   case ARMISD::CNEG: {
2117     EVT VT = N->getValueType(0);
2118     SDValue N0 = N->getOperand(0);
2119     SDValue N1 = N->getOperand(1);
2120     SDValue N2 = N->getOperand(2);
2121     SDValue N3 = N->getOperand(3);
2122     SDValue InFlag = N->getOperand(4);
2123     assert(N2.getOpcode() == ISD::Constant);
2124     assert(N3.getOpcode() == ISD::Register);
2125
2126     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
2127                                cast<ConstantSDNode>(N2)->getZExtValue()),
2128                                MVT::i32);
2129     SDValue Ops[] = { N0, N1, Tmp2, N3, InFlag };
2130     unsigned Opc = 0;
2131     switch (VT.getSimpleVT().SimpleTy) {
2132     default: assert(false && "Illegal conditional move type!");
2133       break;
2134     case MVT::f32:
2135       Opc = ARM::VNEGScc;
2136       break;
2137     case MVT::f64:
2138       Opc = ARM::VNEGDcc;
2139       break;
2140     }
2141     return CurDAG->SelectNodeTo(N, Opc, VT, Ops, 5);
2142   }
2143
2144   case ARMISD::VZIP: {
2145     unsigned Opc = 0;
2146     EVT VT = N->getValueType(0);
2147     switch (VT.getSimpleVT().SimpleTy) {
2148     default: return NULL;
2149     case MVT::v8i8:  Opc = ARM::VZIPd8; break;
2150     case MVT::v4i16: Opc = ARM::VZIPd16; break;
2151     case MVT::v2f32:
2152     case MVT::v2i32: Opc = ARM::VZIPd32; break;
2153     case MVT::v16i8: Opc = ARM::VZIPq8; break;
2154     case MVT::v8i16: Opc = ARM::VZIPq16; break;
2155     case MVT::v4f32:
2156     case MVT::v4i32: Opc = ARM::VZIPq32; break;
2157     }
2158     SDValue Pred = getAL(CurDAG);
2159     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2160     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2161     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2162   }
2163   case ARMISD::VUZP: {
2164     unsigned Opc = 0;
2165     EVT VT = N->getValueType(0);
2166     switch (VT.getSimpleVT().SimpleTy) {
2167     default: return NULL;
2168     case MVT::v8i8:  Opc = ARM::VUZPd8; break;
2169     case MVT::v4i16: Opc = ARM::VUZPd16; break;
2170     case MVT::v2f32:
2171     case MVT::v2i32: Opc = ARM::VUZPd32; break;
2172     case MVT::v16i8: Opc = ARM::VUZPq8; break;
2173     case MVT::v8i16: Opc = ARM::VUZPq16; break;
2174     case MVT::v4f32:
2175     case MVT::v4i32: Opc = ARM::VUZPq32; break;
2176     }
2177     SDValue Pred = getAL(CurDAG);
2178     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2179     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2180     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2181   }
2182   case ARMISD::VTRN: {
2183     unsigned Opc = 0;
2184     EVT VT = N->getValueType(0);
2185     switch (VT.getSimpleVT().SimpleTy) {
2186     default: return NULL;
2187     case MVT::v8i8:  Opc = ARM::VTRNd8; break;
2188     case MVT::v4i16: Opc = ARM::VTRNd16; break;
2189     case MVT::v2f32:
2190     case MVT::v2i32: Opc = ARM::VTRNd32; break;
2191     case MVT::v16i8: Opc = ARM::VTRNq8; break;
2192     case MVT::v8i16: Opc = ARM::VTRNq16; break;
2193     case MVT::v4f32:
2194     case MVT::v4i32: Opc = ARM::VTRNq32; break;
2195     }
2196     SDValue Pred = getAL(CurDAG);
2197     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2198     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2199     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2200   }
2201
2202   case ISD::INTRINSIC_VOID:
2203   case ISD::INTRINSIC_W_CHAIN: {
2204     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
2205     switch (IntNo) {
2206     default:
2207       break;
2208
2209     case Intrinsic::arm_neon_vld1: {
2210       unsigned DOpcodes[] = { ARM::VLD1d8, ARM::VLD1d16,
2211                               ARM::VLD1d32, ARM::VLD1d64 };
2212       unsigned QOpcodes[] = { ARM::VLD1q8, ARM::VLD1q16,
2213                               ARM::VLD1q32, ARM::VLD1q64 };
2214       return SelectVLD(N, 1, DOpcodes, QOpcodes, 0);
2215     }
2216
2217     case Intrinsic::arm_neon_vld2: {
2218       unsigned DOpcodes[] = { ARM::VLD2d8, ARM::VLD2d16,
2219                               ARM::VLD2d32, ARM::VLD1q64 };
2220       unsigned QOpcodes[] = { ARM::VLD2q8, ARM::VLD2q16, ARM::VLD2q32 };
2221       return SelectVLD(N, 2, DOpcodes, QOpcodes, 0);
2222     }
2223
2224     case Intrinsic::arm_neon_vld3: {
2225       unsigned DOpcodes[] = { ARM::VLD3d8, ARM::VLD3d16,
2226                               ARM::VLD3d32, ARM::VLD1d64T };
2227       unsigned QOpcodes0[] = { ARM::VLD3q8_UPD,
2228                                ARM::VLD3q16_UPD,
2229                                ARM::VLD3q32_UPD };
2230       unsigned QOpcodes1[] = { ARM::VLD3q8odd_UPD,
2231                                ARM::VLD3q16odd_UPD,
2232                                ARM::VLD3q32odd_UPD };
2233       return SelectVLD(N, 3, DOpcodes, QOpcodes0, QOpcodes1);
2234     }
2235
2236     case Intrinsic::arm_neon_vld4: {
2237       unsigned DOpcodes[] = { ARM::VLD4d8, ARM::VLD4d16,
2238                               ARM::VLD4d32, ARM::VLD1d64Q };
2239       unsigned QOpcodes0[] = { ARM::VLD4q8_UPD,
2240                                ARM::VLD4q16_UPD,
2241                                ARM::VLD4q32_UPD };
2242       unsigned QOpcodes1[] = { ARM::VLD4q8odd_UPD,
2243                                ARM::VLD4q16odd_UPD,
2244                                ARM::VLD4q32odd_UPD };
2245       return SelectVLD(N, 4, DOpcodes, QOpcodes0, QOpcodes1);
2246     }
2247
2248     case Intrinsic::arm_neon_vld2lane: {
2249       unsigned DOpcodes[] = { ARM::VLD2LNd8, ARM::VLD2LNd16, ARM::VLD2LNd32 };
2250       unsigned QOpcodes0[] = { ARM::VLD2LNq16, ARM::VLD2LNq32 };
2251       unsigned QOpcodes1[] = { ARM::VLD2LNq16odd, ARM::VLD2LNq32odd };
2252       return SelectVLDSTLane(N, true, 2, DOpcodes, QOpcodes0, QOpcodes1);
2253     }
2254
2255     case Intrinsic::arm_neon_vld3lane: {
2256       unsigned DOpcodes[] = { ARM::VLD3LNd8, ARM::VLD3LNd16, ARM::VLD3LNd32 };
2257       unsigned QOpcodes0[] = { ARM::VLD3LNq16, ARM::VLD3LNq32 };
2258       unsigned QOpcodes1[] = { ARM::VLD3LNq16odd, ARM::VLD3LNq32odd };
2259       return SelectVLDSTLane(N, true, 3, DOpcodes, QOpcodes0, QOpcodes1);
2260     }
2261
2262     case Intrinsic::arm_neon_vld4lane: {
2263       unsigned DOpcodes[] = { ARM::VLD4LNd8, ARM::VLD4LNd16, ARM::VLD4LNd32 };
2264       unsigned QOpcodes0[] = { ARM::VLD4LNq16, ARM::VLD4LNq32 };
2265       unsigned QOpcodes1[] = { ARM::VLD4LNq16odd, ARM::VLD4LNq32odd };
2266       return SelectVLDSTLane(N, true, 4, DOpcodes, QOpcodes0, QOpcodes1);
2267     }
2268
2269     case Intrinsic::arm_neon_vst1: {
2270       unsigned DOpcodes[] = { ARM::VST1d8, ARM::VST1d16,
2271                               ARM::VST1d32, ARM::VST1d64 };
2272       unsigned QOpcodes[] = { ARM::VST1q8, ARM::VST1q16,
2273                               ARM::VST1q32, ARM::VST1q64 };
2274       return SelectVST(N, 1, DOpcodes, QOpcodes, 0);
2275     }
2276
2277     case Intrinsic::arm_neon_vst2: {
2278       unsigned DOpcodes[] = { ARM::VST2d8, ARM::VST2d16,
2279                               ARM::VST2d32, ARM::VST1q64 };
2280       unsigned QOpcodes[] = { ARM::VST2q8, ARM::VST2q16, ARM::VST2q32 };
2281       return SelectVST(N, 2, DOpcodes, QOpcodes, 0);
2282     }
2283
2284     case Intrinsic::arm_neon_vst3: {
2285       unsigned DOpcodes[] = { ARM::VST3d8, ARM::VST3d16,
2286                               ARM::VST3d32, ARM::VST1d64T };
2287       unsigned QOpcodes0[] = { ARM::VST3q8_UPD,
2288                                ARM::VST3q16_UPD,
2289                                ARM::VST3q32_UPD };
2290       unsigned QOpcodes1[] = { ARM::VST3q8odd_UPD,
2291                                ARM::VST3q16odd_UPD,
2292                                ARM::VST3q32odd_UPD };
2293       return SelectVST(N, 3, DOpcodes, QOpcodes0, QOpcodes1);
2294     }
2295
2296     case Intrinsic::arm_neon_vst4: {
2297       unsigned DOpcodes[] = { ARM::VST4d8, ARM::VST4d16,
2298                               ARM::VST4d32, ARM::VST1d64Q };
2299       unsigned QOpcodes0[] = { ARM::VST4q8_UPD,
2300                                ARM::VST4q16_UPD,
2301                                ARM::VST4q32_UPD };
2302       unsigned QOpcodes1[] = { ARM::VST4q8odd_UPD,
2303                                ARM::VST4q16odd_UPD,
2304                                ARM::VST4q32odd_UPD };
2305       return SelectVST(N, 4, DOpcodes, QOpcodes0, QOpcodes1);
2306     }
2307
2308     case Intrinsic::arm_neon_vst2lane: {
2309       unsigned DOpcodes[] = { ARM::VST2LNd8, ARM::VST2LNd16, ARM::VST2LNd32 };
2310       unsigned QOpcodes0[] = { ARM::VST2LNq16, ARM::VST2LNq32 };
2311       unsigned QOpcodes1[] = { ARM::VST2LNq16odd, ARM::VST2LNq32odd };
2312       return SelectVLDSTLane(N, false, 2, DOpcodes, QOpcodes0, QOpcodes1);
2313     }
2314
2315     case Intrinsic::arm_neon_vst3lane: {
2316       unsigned DOpcodes[] = { ARM::VST3LNd8, ARM::VST3LNd16, ARM::VST3LNd32 };
2317       unsigned QOpcodes0[] = { ARM::VST3LNq16, ARM::VST3LNq32 };
2318       unsigned QOpcodes1[] = { ARM::VST3LNq16odd, ARM::VST3LNq32odd };
2319       return SelectVLDSTLane(N, false, 3, DOpcodes, QOpcodes0, QOpcodes1);
2320     }
2321
2322     case Intrinsic::arm_neon_vst4lane: {
2323       unsigned DOpcodes[] = { ARM::VST4LNd8, ARM::VST4LNd16, ARM::VST4LNd32 };
2324       unsigned QOpcodes0[] = { ARM::VST4LNq16, ARM::VST4LNq32 };
2325       unsigned QOpcodes1[] = { ARM::VST4LNq16odd, ARM::VST4LNq32odd };
2326       return SelectVLDSTLane(N, false, 4, DOpcodes, QOpcodes0, QOpcodes1);
2327     }
2328     }
2329     break;
2330   }
2331
2332   case ISD::CONCAT_VECTORS:
2333     return SelectConcatVector(N);
2334   }
2335
2336   return SelectCode(N);
2337 }
2338
2339 bool ARMDAGToDAGISel::
2340 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2341                              std::vector<SDValue> &OutOps) {
2342   assert(ConstraintCode == 'm' && "unexpected asm memory constraint");
2343   // Require the address to be in a register.  That is safe for all ARM
2344   // variants and it is hard to do anything much smarter without knowing
2345   // how the operand is used.
2346   OutOps.push_back(Op);
2347   return false;
2348 }
2349
2350 /// createARMISelDag - This pass converts a legalized DAG into a
2351 /// ARM-specific DAG, ready for instruction scheduling.
2352 ///
2353 FunctionPass *llvm::createARMISelDag(ARMBaseTargetMachine &TM,
2354                                      CodeGenOpt::Level OptLevel) {
2355   return new ARMDAGToDAGISel(TM, OptLevel);
2356 }
2357
2358 /// ModelWithRegSequence - Return true if isel should use REG_SEQUENCE to model
2359 /// operations involving sub-registers.
2360 bool llvm::ModelWithRegSequence() {
2361   return UseRegSeq;
2362 }