lib/Target/ARM/ARMISelDAGToDAG.cpp

   1 //===-- ARMISelDAGToDAG.cpp - A dag to dag inst selector for ARM ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the ARM target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMTargetMachine.h"
  16 #include "llvm/CallingConv.h"
  17 #include "llvm/DerivedTypes.h"
  18 #include "llvm/Function.h"
  19 #include "llvm/Constants.h"
  20 #include "llvm/Intrinsics.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGISel.h"
  26 #include "llvm/CodeGen/SSARegMap.h"
  27 #include "llvm/Target/TargetLowering.h"
  28 #include "llvm/Support/Debug.h"
  29 #include <iostream>
  30 #include <vector>
  31 using namespace llvm;
  32
  33 namespace {
  34   class ARMTargetLowering : public TargetLowering {
  35     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
  36   public:
  37     ARMTargetLowering(TargetMachine &TM);
  38     virtual SDOperand LowerOperation(SDOperand Op, SelectionDAG &DAG);
  39     virtual const char *getTargetNodeName(unsigned Opcode) const;
  40   };
  41
  42 }
  43
  44 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
  45   : TargetLowering(TM) {
  46   addRegisterClass(MVT::i32, ARM::IntRegsRegisterClass);
  47   addRegisterClass(MVT::f32, ARM::FPRegsRegisterClass);
  48   addRegisterClass(MVT::f64, ARM::DFPRegsRegisterClass);
  49
  50   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
  51
  52   setOperationAction(ISD::RET,           MVT::Other, Custom);
  53   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
  54   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
  55
  56   setOperationAction(ISD::SETCC, MVT::i32, Expand);
  57   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
  58   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
  59
  60   setOperationAction(ISD::VASTART,       MVT::Other, Custom);
  61   setOperationAction(ISD::VAEND,         MVT::Other, Expand);
  62
  63   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
  64   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
  65
  66   setSchedulingPreference(SchedulingForRegPressure);
  67   computeRegisterProperties();
  68 }
  69
  70 namespace llvm {
  71   namespace ARMISD {
  72     enum NodeType {
  73       // Start the numbering where the builting ops and target ops leave off.
  74       FIRST_NUMBER = ISD::BUILTIN_OP_END+ARM::INSTRUCTION_LIST_END,
  75       /// CALL - A direct function call.
  76       CALL,
  77
  78       /// Return with a flag operand.
  79       RET_FLAG,
  80
  81       CMP,
  82
  83       SELECT,
  84
  85       BR,
  86
  87       FSITOS,
  88
  89       FSITOD,
  90
  91       FMRRD,
  92
  93       FMDRR
  94     };
  95   }
  96 }
  97
  98 /// DAGCCToARMCC - Convert a DAG integer condition code to an ARM CC
  99 static ARMCC::CondCodes DAGCCToARMCC(ISD::CondCode CC) {
 100   switch (CC) {
 101   default:
 102     std::cerr << "CC = " << CC << "\n";
 103     assert(0 && "Unknown condition code!");
 104   case ISD::SETUGT: return ARMCC::HI;
 105   case ISD::SETULE: return ARMCC::LS;
 106   case ISD::SETLE:  return ARMCC::LE;
 107   case ISD::SETLT:  return ARMCC::LT;
 108   case ISD::SETGT:  return ARMCC::GT;
 109   case ISD::SETNE:  return ARMCC::NE;
 110   case ISD::SETEQ:  return ARMCC::EQ;
 111   case ISD::SETGE:  return ARMCC::GE;
 112   case ISD::SETUGE: return ARMCC::CS;
 113   case ISD::SETULT: return ARMCC::CC;
 114   }
 115 }
 116
 117 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 118   switch (Opcode) {
 119   default: return 0;
 120   case ARMISD::CALL:          return "ARMISD::CALL";
 121   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 122   case ARMISD::SELECT:        return "ARMISD::SELECT";
 123   case ARMISD::CMP:           return "ARMISD::CMP";
 124   case ARMISD::BR:            return "ARMISD::BR";
 125   case ARMISD::FSITOS:        return "ARMISD::FSITOS";
 126   case ARMISD::FSITOD:        return "ARMISD::FSITOD";
 127   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 128   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 129   }
 130 }
 131
 132 class ArgumentLayout {
 133   std::vector<bool>           is_reg;
 134   std::vector<unsigned>       pos;
 135   std::vector<MVT::ValueType> types;
 136 public:
 137   ArgumentLayout(const std::vector<MVT::ValueType> &Types) {
 138     types = Types;
 139
 140     unsigned      RegNum = 0;
 141     unsigned StackOffset = 0;
 142     for(std::vector<MVT::ValueType>::const_iterator I = Types.begin();
 143         I != Types.end();
 144         ++I) {
 145       MVT::ValueType VT = *I;
 146       assert(VT == MVT::i32 || VT == MVT::f32 || VT == MVT::f64);
 147       unsigned     size = MVT::getSizeInBits(VT)/32;
 148
 149       RegNum = ((RegNum + size - 1) / size) * size;
 150       if (RegNum < 4) {
 151         pos.push_back(RegNum);
 152         is_reg.push_back(true);
 153         RegNum += size;
 154       } else {
 155         unsigned bytes = size * 32/8;
 156         StackOffset = ((StackOffset + bytes - 1) / bytes) * bytes;
 157         pos.push_back(StackOffset);
 158         is_reg.push_back(false);
 159         StackOffset += bytes;
 160       }
 161     }
 162   }
 163   unsigned getRegisterNum(unsigned argNum) {
 164     assert(isRegister(argNum));
 165     return pos[argNum];
 166   }
 167   unsigned getOffset(unsigned argNum) {
 168     assert(isOffset(argNum));
 169     return pos[argNum];
 170   }
 171   unsigned isRegister(unsigned argNum) {
 172     assert(argNum < is_reg.size());
 173     return is_reg[argNum];
 174   }
 175   unsigned isOffset(unsigned argNum) {
 176     return !isRegister(argNum);
 177   }
 178   MVT::ValueType getType(unsigned argNum) {
 179     assert(argNum < types.size());
 180     return types[argNum];
 181   }
 182   unsigned getStackSize(void) {
 183     int last = is_reg.size() - 1;
 184     if (isRegister(last))
 185       return 0;
 186     return getOffset(last) + MVT::getSizeInBits(getType(last))/8;
 187   }
 188   int lastRegArg(void) {
 189     int size = is_reg.size();
 190     int last = 0;
 191     while(last < size && isRegister(last))
 192       last++;
 193     last--;
 194     return last;
 195   }
 196   unsigned lastRegNum(void) {
 197     int            l = lastRegArg();
 198     if (l < 0)
 199       return -1;
 200     unsigned       r = getRegisterNum(l);
 201     MVT::ValueType t = getType(l);
 202     assert(t == MVT::i32 || t == MVT::f32 || t == MVT::f64);
 203     if (t == MVT::f64)
 204       return r + 1;
 205     return r;
 206   }
 207 };
 208
 209 // This transforms a ISD::CALL node into a
 210 // callseq_star <- ARMISD:CALL <- callseq_end
 211 // chain
 212 static SDOperand LowerCALL(SDOperand Op, SelectionDAG &DAG) {
 213   SDOperand Chain    = Op.getOperand(0);
 214   unsigned CallConv  = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
 215   assert(CallConv == CallingConv::C && "unknown calling convention");
 216   bool isVarArg      = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 217   bool isTailCall    = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
 218   assert(isTailCall == false && "tail call not supported");
 219   SDOperand Callee   = Op.getOperand(4);
 220   unsigned NumOps    = (Op.getNumOperands() - 5) / 2;
 221   SDOperand StackPtr = DAG.getRegister(ARM::R13, MVT::i32);
 222   static const unsigned regs[] = {
 223     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 224   };
 225
 226   std::vector<MVT::ValueType> Types;
 227   for (unsigned i = 0; i < NumOps; ++i) {
 228     MVT::ValueType VT = Op.getOperand(5+2*i).getValueType();
 229     Types.push_back(VT);
 230   }
 231   ArgumentLayout Layout(Types);
 232
 233   unsigned NumBytes = Layout.getStackSize();
 234
 235   Chain = DAG.getCALLSEQ_START(Chain,
 236                                DAG.getConstant(NumBytes, MVT::i32));
 237
 238   //Build a sequence of stores
 239   std::vector<SDOperand> MemOpChains;
 240   for (unsigned i = Layout.lastRegArg() + 1; i < NumOps; ++i) {
 241     SDOperand      Arg = Op.getOperand(5+2*i);
 242     unsigned ArgOffset = Layout.getOffset(i);
 243     SDOperand   PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
 244     PtrOff             = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 245     MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff,
 246                                        DAG.getSrcValue(NULL)));
 247   }
 248   if (!MemOpChains.empty())
 249     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 250                         &MemOpChains[0], MemOpChains.size());
 251
 252   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 253   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 254   // node so that legalize doesn't hack it.
 255   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 256     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
 257
 258   // If this is a direct call, pass the chain and the callee.
 259   assert (Callee.Val);
 260   std::vector<SDOperand> Ops;
 261   Ops.push_back(Chain);
 262   Ops.push_back(Callee);
 263
 264   // Build a sequence of copy-to-reg nodes chained together with token chain
 265   // and flag operands which copy the outgoing args into the appropriate regs.
 266   SDOperand InFlag;
 267   for (unsigned i = 0, e = Layout.lastRegArg(); i <= e; ++i) {
 268     SDOperand Arg = Op.getOperand(5+2*i);
 269     unsigned  Reg = regs[Layout.getRegisterNum(i)];
 270     assert(Layout.getType(i) == Arg.getValueType());
 271     assert(Layout.getType(i) == MVT::i32);
 272     Chain         = DAG.getCopyToReg(Chain, Reg, Arg, InFlag);
 273     InFlag        = Chain.getValue(1);
 274
 275     // Add argument register to the end of the list so that it is known live
 276     // into the call.
 277     Ops.push_back(DAG.getRegister(Reg, Arg.getValueType()));
 278   }
 279
 280   std::vector<MVT::ValueType> NodeTys;
 281   NodeTys.push_back(MVT::Other);   // Returns a chain
 282   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 283
 284   unsigned CallOpc = ARMISD::CALL;
 285   if (InFlag.Val)
 286     Ops.push_back(InFlag);
 287   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
 288   InFlag = Chain.getValue(1);
 289
 290   std::vector<SDOperand> ResultVals;
 291   NodeTys.clear();
 292
 293   // If the call has results, copy the values out of the ret val registers.
 294   switch (Op.Val->getValueType(0)) {
 295   default: assert(0 && "Unexpected ret value!");
 296   case MVT::Other:
 297     break;
 298   case MVT::i32:
 299     Chain = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag).getValue(1);
 300     ResultVals.push_back(Chain.getValue(0));
 301     NodeTys.push_back(MVT::i32);
 302   }
 303
 304   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 305                       DAG.getConstant(NumBytes, MVT::i32));
 306   NodeTys.push_back(MVT::Other);
 307
 308   if (ResultVals.empty())
 309     return Chain;
 310
 311   ResultVals.push_back(Chain);
 312   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys, &ResultVals[0],
 313                               ResultVals.size());
 314   return Res.getValue(Op.ResNo);
 315 }
 316
 317 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG) {
 318   SDOperand Copy;
 319   SDOperand Chain = Op.getOperand(0);
 320   SDOperand    R0 = DAG.getRegister(ARM::R0, MVT::i32);
 321   SDOperand    R1 = DAG.getRegister(ARM::R1, MVT::i32);
 322
 323   switch(Op.getNumOperands()) {
 324   default:
 325     assert(0 && "Do not know how to return this many arguments!");
 326     abort();
 327   case 1: {
 328     SDOperand LR = DAG.getRegister(ARM::R14, MVT::i32);
 329     return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Chain);
 330   }
 331   case 3: {
 332     SDOperand Val = Op.getOperand(1);
 333     assert(Val.getValueType() == MVT::i32 ||
 334            Val.getValueType() == MVT::f32 ||
 335            Val.getValueType() == MVT::f64);
 336
 337     if (Val.getValueType() == MVT::f64) {
 338       SDVTList    VTs = DAG.getVTList(MVT::Other, MVT::Flag);
 339       SDOperand Ops[] = {Chain, R0, R1, Val};
 340       Copy  = DAG.getNode(ARMISD::FMRRD, VTs, Ops, 4);
 341     } else {
 342       if (Val.getValueType() == MVT::f32)
 343         Val = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Val);
 344       Copy = DAG.getCopyToReg(Chain, R0, Val, SDOperand());
 345     }
 346
 347     if (DAG.getMachineFunction().liveout_empty()) {
 348       DAG.getMachineFunction().addLiveOut(ARM::R0);
 349       if (Val.getValueType() == MVT::f64)
 350         DAG.getMachineFunction().addLiveOut(ARM::R1);
 351     }
 352     break;
 353   }
 354   case 5:
 355     Copy = DAG.getCopyToReg(Chain, ARM::R1, Op.getOperand(3), SDOperand());
 356     Copy = DAG.getCopyToReg(Copy, ARM::R0, Op.getOperand(1), Copy.getValue(1));
 357     // If we haven't noted the R0+R1 are live out, do so now.
 358     if (DAG.getMachineFunction().liveout_empty()) {
 359       DAG.getMachineFunction().addLiveOut(ARM::R0);
 360       DAG.getMachineFunction().addLiveOut(ARM::R1);
 361     }
 362     break;
 363   }
 364
 365   //We must use RET_FLAG instead of BRIND because BRIND doesn't have a flag
 366   return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 367 }
 368
 369 static SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
 370   MVT::ValueType PtrVT = Op.getValueType();
 371   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 372   Constant *C = CP->getConstVal();
 373   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
 374
 375   return CPI;
 376 }
 377
 378 static SDOperand LowerGlobalAddress(SDOperand Op,
 379                                     SelectionDAG &DAG) {
 380   GlobalValue  *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 381   int alignment = 2;
 382   SDOperand CPAddr = DAG.getConstantPool(GV, MVT::i32, alignment);
 383   return DAG.getLoad(MVT::i32, DAG.getEntryNode(), CPAddr,
 384                      DAG.getSrcValue(NULL));
 385 }
 386
 387 static SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG,
 388                               unsigned VarArgsFrameIndex) {
 389   // vastart just stores the address of the VarArgsFrameIndex slot into the
 390   // memory location argument.
 391   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 392   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
 393   return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), Op.getOperand(2));
 394 }
 395
 396 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 397                                        int &VarArgsFrameIndex) {
 398   MachineFunction   &MF = DAG.getMachineFunction();
 399   MachineFrameInfo *MFI = MF.getFrameInfo();
 400   SSARegMap     *RegMap = MF.getSSARegMap();
 401   unsigned      NumArgs = Op.Val->getNumValues()-1;
 402   SDOperand        Root = Op.getOperand(0);
 403   bool         isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 404   static const unsigned REGS[] = {
 405     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 406   };
 407
 408   std::vector<MVT::ValueType> Types(Op.Val->value_begin(), Op.Val->value_end() - 1);
 409   ArgumentLayout Layout(Types);
 410
 411   std::vector<SDOperand> ArgValues;
 412   for (unsigned ArgNo = 0; ArgNo < NumArgs; ++ArgNo) {
 413     MVT::ValueType VT = Types[ArgNo];
 414
 415     SDOperand Value;
 416     if (Layout.isRegister(ArgNo)) {
 417       assert(VT == MVT::i32 || VT == MVT::f32 || VT == MVT::f64);
 418       unsigned  RegNum = Layout.getRegisterNum(ArgNo);
 419       unsigned    Reg1 = REGS[RegNum];
 420       unsigned   VReg1 = RegMap->createVirtualRegister(&ARM::IntRegsRegClass);
 421       SDOperand Value1 = DAG.getCopyFromReg(Root, VReg1, MVT::i32);
 422       MF.addLiveIn(Reg1, VReg1);
 423       if (VT == MVT::f64) {
 424         unsigned    Reg2 = REGS[RegNum + 1];
 425         unsigned   VReg2 = RegMap->createVirtualRegister(&ARM::IntRegsRegClass);
 426         SDOperand Value2 = DAG.getCopyFromReg(Root, VReg2, MVT::i32);
 427         MF.addLiveIn(Reg2, VReg2);
 428         Value            = DAG.getNode(ARMISD::FMDRR, MVT::f64, Value1, Value2);
 429       } else {
 430         Value = Value1;
 431         if (VT == MVT::f32)
 432           Value = DAG.getNode(ISD::BIT_CONVERT, VT, Value);
 433       }
 434     } else {
 435       // If the argument is actually used, emit a load from the right stack
 436       // slot.
 437       if (!Op.Val->hasNUsesOfValue(0, ArgNo)) {
 438         unsigned Offset = Layout.getOffset(ArgNo);
 439         unsigned   Size = MVT::getSizeInBits(VT)/8;
 440         int          FI = MFI->CreateFixedObject(Size, Offset);
 441         SDOperand   FIN = DAG.getFrameIndex(FI, VT);
 442         Value = DAG.getLoad(VT, Root, FIN, DAG.getSrcValue(NULL));
 443       } else {
 444         Value = DAG.getNode(ISD::UNDEF, VT);
 445       }
 446     }
 447     ArgValues.push_back(Value);
 448   }
 449
 450   unsigned NextRegNum = Layout.lastRegNum() + 1;
 451
 452   if (isVarArg) {
 453     //If this function is vararg we must store the remaing
 454     //registers so that they can be acessed with va_start
 455     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(MVT::i32)/8,
 456                                                -16 + NextRegNum * 4);
 457
 458     SmallVector<SDOperand, 4> MemOps;
 459     for (unsigned RegNo = NextRegNum; RegNo < 4; ++RegNo) {
 460       int RegOffset = - (4 - RegNo) * 4;
 461       int FI = MFI->CreateFixedObject(MVT::getSizeInBits(MVT::i32)/8,
 462                                       RegOffset);
 463       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i32);
 464
 465       unsigned VReg = RegMap->createVirtualRegister(&ARM::IntRegsRegClass);
 466       MF.addLiveIn(REGS[RegNo], VReg);
 467
 468       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 469       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN,
 470                                      DAG.getSrcValue(NULL));
 471       MemOps.push_back(Store);
 472     }
 473     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
 474   }
 475
 476   ArgValues.push_back(Root);
 477
 478   // Return the new list of results.
 479   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
 480                                     Op.Val->value_end());
 481   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
 482 }
 483
 484 static SDOperand LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
 485   SDOperand LHS = Op.getOperand(0);
 486   SDOperand RHS = Op.getOperand(1);
 487   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
 488   SDOperand TrueVal = Op.getOperand(2);
 489   SDOperand FalseVal = Op.getOperand(3);
 490   SDOperand    ARMCC = DAG.getConstant(DAGCCToARMCC(CC), MVT::i32);
 491
 492   SDOperand Cmp = DAG.getNode(ARMISD::CMP, MVT::Flag, LHS, RHS);
 493   return DAG.getNode(ARMISD::SELECT, MVT::i32, TrueVal, FalseVal, ARMCC, Cmp);
 494 }
 495
 496 static SDOperand LowerBR_CC(SDOperand Op, SelectionDAG &DAG) {
 497   SDOperand  Chain = Op.getOperand(0);
 498   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
 499   SDOperand    LHS = Op.getOperand(2);
 500   SDOperand    RHS = Op.getOperand(3);
 501   SDOperand   Dest = Op.getOperand(4);
 502   SDOperand  ARMCC = DAG.getConstant(DAGCCToARMCC(CC), MVT::i32);
 503
 504   SDOperand Cmp = DAG.getNode(ARMISD::CMP, MVT::Flag, LHS, RHS);
 505   return DAG.getNode(ARMISD::BR, MVT::Other, Chain, Dest, ARMCC, Cmp);
 506 }
 507
 508 static SDOperand LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
 509   SDOperand IntVal  = Op.getOperand(0);
 510   assert(IntVal.getValueType() == MVT::i32);
 511   MVT::ValueType vt = Op.getValueType();
 512   assert(vt == MVT::f32 ||
 513          vt == MVT::f64);
 514
 515   SDOperand Tmp = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, IntVal);
 516   ARMISD::NodeType op = vt == MVT::f32 ? ARMISD::FSITOS : ARMISD::FSITOD;
 517   return DAG.getNode(op, vt, Tmp);
 518 }
 519
 520 SDOperand ARMTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 521   switch (Op.getOpcode()) {
 522   default:
 523     assert(0 && "Should not custom lower this!");
 524     abort();
 525   case ISD::ConstantPool:
 526     return LowerConstantPool(Op, DAG);
 527   case ISD::GlobalAddress:
 528     return LowerGlobalAddress(Op, DAG);
 529   case ISD::SINT_TO_FP:
 530     return LowerSINT_TO_FP(Op, DAG);
 531   case ISD::FORMAL_ARGUMENTS:
 532     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex);
 533   case ISD::CALL:
 534     return LowerCALL(Op, DAG);
 535   case ISD::RET:
 536     return LowerRET(Op, DAG);
 537   case ISD::SELECT_CC:
 538     return LowerSELECT_CC(Op, DAG);
 539   case ISD::BR_CC:
 540     return LowerBR_CC(Op, DAG);
 541   case ISD::VASTART:
 542     return LowerVASTART(Op, DAG, VarArgsFrameIndex);
 543   }
 544 }
 545
 546 //===----------------------------------------------------------------------===//
 547 // Instruction Selector Implementation
 548 //===----------------------------------------------------------------------===//
 549
 550 //===--------------------------------------------------------------------===//
 551 /// ARMDAGToDAGISel - ARM specific code to select ARM machine
 552 /// instructions for SelectionDAG operations.
 553 ///
 554 namespace {
 555 class ARMDAGToDAGISel : public SelectionDAGISel {
 556   ARMTargetLowering Lowering;
 557
 558 public:
 559   ARMDAGToDAGISel(TargetMachine &TM)
 560     : SelectionDAGISel(Lowering), Lowering(TM) {
 561   }
 562
 563   SDNode *Select(SDOperand Op);
 564   virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
 565   bool SelectAddrRegImm(SDOperand N, SDOperand &Offset, SDOperand &Base);
 566   bool SelectAddrMode1(SDOperand N, SDOperand &Arg, SDOperand &Shift,
 567                        SDOperand &ShiftType);
 568
 569   // Include the pieces autogenerated from the target description.
 570 #include "ARMGenDAGISel.inc"
 571 };
 572
 573 void ARMDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 574   DEBUG(BB->dump());
 575
 576   DAG.setRoot(SelectRoot(DAG.getRoot()));
 577   DAG.RemoveDeadNodes();
 578
 579   ScheduleAndEmitDAG(DAG);
 580 }
 581
 582 static bool isInt12Immediate(SDNode *N, short &Imm) {
 583   if (N->getOpcode() != ISD::Constant)
 584     return false;
 585
 586   int32_t t = cast<ConstantSDNode>(N)->getValue();
 587   int max = 1<<12;
 588   int min = -max;
 589   if (t > min && t < max) {
 590     Imm = t;
 591     return true;
 592   }
 593   else
 594     return false;
 595 }
 596
 597 static bool isInt12Immediate(SDOperand Op, short &Imm) {
 598   return isInt12Immediate(Op.Val, Imm);
 599 }
 600
 601 static uint32_t rotateL(uint32_t x) {
 602   uint32_t bit31 = (x & (1 << 31)) >> 31;
 603   uint32_t     t = x << 1;
 604   return t | bit31;
 605 }
 606
 607 static bool isUInt8Immediate(uint32_t x) {
 608   return x < (1 << 8);
 609 }
 610
 611 static bool isRotInt8Immediate(uint32_t x) {
 612   int r;
 613   for (r = 0; r < 16; r++) {
 614     if (isUInt8Immediate(x))
 615       return true;
 616     x = rotateL(rotateL(x));
 617   }
 618   return false;
 619 }
 620
 621 bool ARMDAGToDAGISel::SelectAddrMode1(SDOperand N,
 622                                       SDOperand &Arg,
 623                                       SDOperand &Shift,
 624                                       SDOperand &ShiftType) {
 625   switch(N.getOpcode()) {
 626   case ISD::Constant: {
 627     uint32_t val = cast<ConstantSDNode>(N)->getValue();
 628     if(!isRotInt8Immediate(val)) {
 629       const Type  *t =  MVT::getTypeForValueType(MVT::i32);
 630       Constant    *C = ConstantUInt::get(t, val);
 631       int  alignment = 2;
 632       SDOperand Addr = CurDAG->getTargetConstantPool(C, MVT::i32, alignment);
 633       SDOperand    Z = CurDAG->getTargetConstant(0,     MVT::i32);
 634       SDNode      *n = CurDAG->getTargetNode(ARM::ldr,  MVT::i32, Z, Addr);
 635       Arg            = SDOperand(n, 0);
 636     } else
 637       Arg            = CurDAG->getTargetConstant(val,    MVT::i32);
 638
 639     Shift     = CurDAG->getTargetConstant(0,             MVT::i32);
 640     ShiftType = CurDAG->getTargetConstant(ARMShift::LSL, MVT::i32);
 641     return true;
 642   }
 643   case ISD::SRA:
 644     Arg       = N.getOperand(0);
 645     Shift     = N.getOperand(1);
 646     ShiftType = CurDAG->getTargetConstant(ARMShift::ASR, MVT::i32);
 647     return true;
 648   case ISD::SRL:
 649     Arg       = N.getOperand(0);
 650     Shift     = N.getOperand(1);
 651     ShiftType = CurDAG->getTargetConstant(ARMShift::LSR, MVT::i32);
 652     return true;
 653   case ISD::SHL:
 654     Arg       = N.getOperand(0);
 655     Shift     = N.getOperand(1);
 656     ShiftType = CurDAG->getTargetConstant(ARMShift::LSL, MVT::i32);
 657     return true;
 658   }
 659
 660   Arg       = N;
 661   Shift     = CurDAG->getTargetConstant(0, MVT::i32);
 662   ShiftType = CurDAG->getTargetConstant(ARMShift::LSL, MVT::i32);
 663   return true;
 664 }
 665
 666 //register plus/minus 12 bit offset
 667 bool ARMDAGToDAGISel::SelectAddrRegImm(SDOperand N, SDOperand &Offset,
 668                                     SDOperand &Base) {
 669   if (FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(N)) {
 670     Base = CurDAG->getTargetFrameIndex(FIN->getIndex(), MVT::i32);
 671     Offset = CurDAG->getTargetConstant(0, MVT::i32);
 672     return true;
 673   }
 674   if (N.getOpcode() == ISD::ADD) {
 675     short imm = 0;
 676     if (isInt12Immediate(N.getOperand(1), imm)) {
 677       Offset = CurDAG->getTargetConstant(imm, MVT::i32);
 678       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 679         Base = CurDAG->getTargetFrameIndex(FI->getIndex(), N.getValueType());
 680       } else {
 681         Base = N.getOperand(0);
 682       }
 683       return true; // [r+i]
 684     }
 685   }
 686
 687   Offset = CurDAG->getTargetConstant(0, MVT::i32);
 688   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N)) {
 689     Base = CurDAG->getTargetFrameIndex(FI->getIndex(), N.getValueType());
 690   }
 691   else
 692     Base = N;
 693   return true;      //any address fits in a register
 694 }
 695
 696 SDNode *ARMDAGToDAGISel::Select(SDOperand Op) {
 697   SDNode *N = Op.Val;
 698
 699   switch (N->getOpcode()) {
 700   default:
 701     return SelectCode(Op);
 702     break;
 703   }
 704   return NULL;
 705 }
 706
 707 }  // end anonymous namespace
 708
 709 /// createARMISelDag - This pass converts a legalized DAG into a
 710 /// ARM-specific DAG, ready for instruction scheduling.
 711 ///
 712 FunctionPass *llvm::createARMISelDag(TargetMachine &TM) {
 713   return new ARMDAGToDAGISel(TM);
 714 }