lib/Target/ARM/ARMISelDAGToDAG.cpp

   1 //===-- ARMISelDAGToDAG.cpp - A dag to dag inst selector for ARM ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the ARM target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMTargetMachine.h"
  17 #include "llvm/CallingConv.h"
  18 #include "llvm/Constants.h"
  19 #include "llvm/DerivedTypes.h"
  20 #include "llvm/Function.h"
  21 #include "llvm/Intrinsics.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/SelectionDAG.h"
  27 #include "llvm/CodeGen/SelectionDAGISel.h"
  28 #include "llvm/Target/TargetLowering.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Compiler.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35
  36 using namespace llvm;
  37
  38 static cl::opt<bool>
  39 UseRegSeq("neon-reg-sequence", cl::Hidden,
  40           cl::desc("Use reg_sequence to model ld / st of multiple neon regs"));
  41
  42 //===--------------------------------------------------------------------===//
  43 /// ARMDAGToDAGISel - ARM specific code to select ARM machine
  44 /// instructions for SelectionDAG operations.
  45 ///
  46 namespace {
  47 class ARMDAGToDAGISel : public SelectionDAGISel {
  48   ARMBaseTargetMachine &TM;
  49
  50   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  51   /// make the right decision when generating code for different targets.
  52   const ARMSubtarget *Subtarget;
  53
  54 public:
  55   explicit ARMDAGToDAGISel(ARMBaseTargetMachine &tm,
  56                            CodeGenOpt::Level OptLevel)
  57     : SelectionDAGISel(tm, OptLevel), TM(tm),
  58     Subtarget(&TM.getSubtarget<ARMSubtarget>()) {
  59   }
  60
  61   virtual const char *getPassName() const {
  62     return "ARM Instruction Selection";
  63   }
  64
  65   /// getI32Imm - Return a target constant of type i32 with the specified
  66   /// value.
  67   inline SDValue getI32Imm(unsigned Imm) {
  68     return CurDAG->getTargetConstant(Imm, MVT::i32);
  69   }
  70
  71   SDNode *Select(SDNode *N);
  72
  73   bool SelectShifterOperandReg(SDNode *Op, SDValue N, SDValue &A,
  74                                SDValue &B, SDValue &C);
  75   bool SelectAddrMode2(SDNode *Op, SDValue N, SDValue &Base,
  76                        SDValue &Offset, SDValue &Opc);
  77   bool SelectAddrMode2Offset(SDNode *Op, SDValue N,
  78                              SDValue &Offset, SDValue &Opc);
  79   bool SelectAddrMode3(SDNode *Op, SDValue N, SDValue &Base,
  80                        SDValue &Offset, SDValue &Opc);
  81   bool SelectAddrMode3Offset(SDNode *Op, SDValue N,
  82                              SDValue &Offset, SDValue &Opc);
  83   bool SelectAddrMode4(SDNode *Op, SDValue N, SDValue &Addr,
  84                        SDValue &Mode);
  85   bool SelectAddrMode5(SDNode *Op, SDValue N, SDValue &Base,
  86                        SDValue &Offset);
  87   bool SelectAddrMode6(SDNode *Op, SDValue N, SDValue &Addr, SDValue &Align);
  88
  89   bool SelectAddrModePC(SDNode *Op, SDValue N, SDValue &Offset,
  90                         SDValue &Label);
  91
  92   bool SelectThumbAddrModeRR(SDNode *Op, SDValue N, SDValue &Base,
  93                              SDValue &Offset);
  94   bool SelectThumbAddrModeRI5(SDNode *Op, SDValue N, unsigned Scale,
  95                               SDValue &Base, SDValue &OffImm,
  96                               SDValue &Offset);
  97   bool SelectThumbAddrModeS1(SDNode *Op, SDValue N, SDValue &Base,
  98                              SDValue &OffImm, SDValue &Offset);
  99   bool SelectThumbAddrModeS2(SDNode *Op, SDValue N, SDValue &Base,
 100                              SDValue &OffImm, SDValue &Offset);
 101   bool SelectThumbAddrModeS4(SDNode *Op, SDValue N, SDValue &Base,
 102                              SDValue &OffImm, SDValue &Offset);
 103   bool SelectThumbAddrModeSP(SDNode *Op, SDValue N, SDValue &Base,
 104                              SDValue &OffImm);
 105
 106   bool SelectT2ShifterOperandReg(SDNode *Op, SDValue N,
 107                                  SDValue &BaseReg, SDValue &Opc);
 108   bool SelectT2AddrModeImm12(SDNode *Op, SDValue N, SDValue &Base,
 109                              SDValue &OffImm);
 110   bool SelectT2AddrModeImm8(SDNode *Op, SDValue N, SDValue &Base,
 111                             SDValue &OffImm);
 112   bool SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
 113                                  SDValue &OffImm);
 114   bool SelectT2AddrModeImm8s4(SDNode *Op, SDValue N, SDValue &Base,
 115                               SDValue &OffImm);
 116   bool SelectT2AddrModeSoReg(SDNode *Op, SDValue N, SDValue &Base,
 117                              SDValue &OffReg, SDValue &ShImm);
 118
 119   // Include the pieces autogenerated from the target description.
 120 #include "ARMGenDAGISel.inc"
 121
 122 private:
 123   /// SelectARMIndexedLoad - Indexed (pre/post inc/dec) load matching code for
 124   /// ARM.
 125   SDNode *SelectARMIndexedLoad(SDNode *N);
 126   SDNode *SelectT2IndexedLoad(SDNode *N);
 127
 128   /// SelectVLD - Select NEON load intrinsics.  NumVecs should be
 129   /// 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 130   /// loads of D registers and even subregs and odd subregs of Q registers.
 131   /// For NumVecs <= 2, QOpcodes1 is not used.
 132   SDNode *SelectVLD(SDNode *N, unsigned NumVecs, unsigned *DOpcodes,
 133                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 134
 135   /// SelectVST - Select NEON store intrinsics.  NumVecs should
 136   /// be 1, 2, 3 or 4.  The opcode arrays specify the instructions used for
 137   /// stores of D registers and even subregs and odd subregs of Q registers.
 138   /// For NumVecs <= 2, QOpcodes1 is not used.
 139   SDNode *SelectVST(SDNode *N, unsigned NumVecs, unsigned *DOpcodes,
 140                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 141
 142   /// SelectVLDSTLane - Select NEON load/store lane intrinsics.  NumVecs should
 143   /// be 2, 3 or 4.  The opcode arrays specify the instructions used for
 144   /// load/store of D registers and even subregs and odd subregs of Q registers.
 145   SDNode *SelectVLDSTLane(SDNode *N, bool IsLoad, unsigned NumVecs,
 146                           unsigned *DOpcodes, unsigned *QOpcodes0,
 147                           unsigned *QOpcodes1);
 148
 149   /// SelectV6T2BitfieldExtractOp - Select SBFX/UBFX instructions for ARM.
 150   SDNode *SelectV6T2BitfieldExtractOp(SDNode *N, bool isSigned);
 151
 152   /// SelectCMOVOp - Select CMOV instructions for ARM.
 153   SDNode *SelectCMOVOp(SDNode *N);
 154   SDNode *SelectT2CMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 155                               ARMCC::CondCodes CCVal, SDValue CCR,
 156                               SDValue InFlag);
 157   SDNode *SelectARMCMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 158                                ARMCC::CondCodes CCVal, SDValue CCR,
 159                                SDValue InFlag);
 160   SDNode *SelectT2CMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 161                               ARMCC::CondCodes CCVal, SDValue CCR,
 162                               SDValue InFlag);
 163   SDNode *SelectARMCMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
 164                                ARMCC::CondCodes CCVal, SDValue CCR,
 165                                SDValue InFlag);
 166
 167   SDNode *SelectConcatVector(SDNode *N);
 168
 169   /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 170   /// inline asm expressions.
 171   virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 172                                             char ConstraintCode,
 173                                             std::vector<SDValue> &OutOps);
 174
 175   /// PairDRegs - Form a quad register from a pair of D registers.
 176   ///
 177   SDNode *PairDRegs(EVT VT, SDValue V0, SDValue V1);
 178
 179   /// PairDRegs - Form a quad register pair from a pair of Q registers.
 180   ///
 181   SDNode *PairQRegs(EVT VT, SDValue V0, SDValue V1);
 182
 183   /// QuadDRegs - Form a quad register pair from a quad of D registers.
 184   ///
 185   SDNode *QuadDRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 186
 187   /// QuadQRegs - Form 4 consecutive Q registers.
 188   ///
 189   SDNode *QuadQRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3);
 190
 191   /// OctoDRegs - Form 8 consecutive D registers.
 192   ///
 193   SDNode *OctoDRegs(EVT VT, SDValue V0, SDValue V1, SDValue V2, SDValue V3,
 194                     SDValue V4, SDValue V5, SDValue V6, SDValue V7);
 195 };
 196 }
 197
 198 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 199 /// operand. If so Imm will receive the 32-bit value.
 200 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 201   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 202     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 203     return true;
 204   }
 205   return false;
 206 }
 207
 208 // isInt32Immediate - This method tests to see if a constant operand.
 209 // If so Imm will receive the 32 bit value.
 210 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 211   return isInt32Immediate(N.getNode(), Imm);
 212 }
 213
 214 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 215 // opcode and that it has a immediate integer right operand.
 216 // If so Imm will receive the 32 bit value.
 217 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 218   return N->getOpcode() == Opc &&
 219          isInt32Immediate(N->getOperand(1).getNode(), Imm);
 220 }
 221
 222
 223 bool ARMDAGToDAGISel::SelectShifterOperandReg(SDNode *Op,
 224                                               SDValue N,
 225                                               SDValue &BaseReg,
 226                                               SDValue &ShReg,
 227                                               SDValue &Opc) {
 228   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 229
 230   // Don't match base register only case. That is matched to a separate
 231   // lower complexity pattern with explicit register operand.
 232   if (ShOpcVal == ARM_AM::no_shift) return false;
 233
 234   BaseReg = N.getOperand(0);
 235   unsigned ShImmVal = 0;
 236   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 237     ShReg = CurDAG->getRegister(0, MVT::i32);
 238     ShImmVal = RHS->getZExtValue() & 31;
 239   } else {
 240     ShReg = N.getOperand(1);
 241   }
 242   Opc = CurDAG->getTargetConstant(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal),
 243                                   MVT::i32);
 244   return true;
 245 }
 246
 247 bool ARMDAGToDAGISel::SelectAddrMode2(SDNode *Op, SDValue N,
 248                                       SDValue &Base, SDValue &Offset,
 249                                       SDValue &Opc) {
 250   if (N.getOpcode() == ISD::MUL) {
 251     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 252       // X * [3,5,9] -> X + X * [2,4,8] etc.
 253       int RHSC = (int)RHS->getZExtValue();
 254       if (RHSC & 1) {
 255         RHSC = RHSC & ~1;
 256         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 257         if (RHSC < 0) {
 258           AddSub = ARM_AM::sub;
 259           RHSC = - RHSC;
 260         }
 261         if (isPowerOf2_32(RHSC)) {
 262           unsigned ShAmt = Log2_32(RHSC);
 263           Base = Offset = N.getOperand(0);
 264           Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt,
 265                                                             ARM_AM::lsl),
 266                                           MVT::i32);
 267           return true;
 268         }
 269       }
 270     }
 271   }
 272
 273   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 274     Base = N;
 275     if (N.getOpcode() == ISD::FrameIndex) {
 276       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 277       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 278     } else if (N.getOpcode() == ARMISD::Wrapper &&
 279                !(Subtarget->useMovt() &&
 280                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 281       Base = N.getOperand(0);
 282     }
 283     Offset = CurDAG->getRegister(0, MVT::i32);
 284     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(ARM_AM::add, 0,
 285                                                       ARM_AM::no_shift),
 286                                     MVT::i32);
 287     return true;
 288   }
 289
 290   // Match simple R +/- imm12 operands.
 291   if (N.getOpcode() == ISD::ADD)
 292     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 293       int RHSC = (int)RHS->getZExtValue();
 294       if ((RHSC >= 0 && RHSC < 0x1000) ||
 295           (RHSC < 0 && RHSC > -0x1000)) { // 12 bits.
 296         Base = N.getOperand(0);
 297         if (Base.getOpcode() == ISD::FrameIndex) {
 298           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 299           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 300         }
 301         Offset = CurDAG->getRegister(0, MVT::i32);
 302
 303         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 304         if (RHSC < 0) {
 305           AddSub = ARM_AM::sub;
 306           RHSC = - RHSC;
 307         }
 308         Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, RHSC,
 309                                                           ARM_AM::no_shift),
 310                                         MVT::i32);
 311         return true;
 312       }
 313     }
 314
 315   // Otherwise this is R +/- [possibly shifted] R.
 316   ARM_AM::AddrOpc AddSub = N.getOpcode() == ISD::ADD ? ARM_AM::add:ARM_AM::sub;
 317   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(1));
 318   unsigned ShAmt = 0;
 319
 320   Base   = N.getOperand(0);
 321   Offset = N.getOperand(1);
 322
 323   if (ShOpcVal != ARM_AM::no_shift) {
 324     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 325     // it.
 326     if (ConstantSDNode *Sh =
 327            dyn_cast<ConstantSDNode>(N.getOperand(1).getOperand(1))) {
 328       ShAmt = Sh->getZExtValue();
 329       Offset = N.getOperand(1).getOperand(0);
 330     } else {
 331       ShOpcVal = ARM_AM::no_shift;
 332     }
 333   }
 334
 335   // Try matching (R shl C) + (R).
 336   if (N.getOpcode() == ISD::ADD && ShOpcVal == ARM_AM::no_shift) {
 337     ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(0));
 338     if (ShOpcVal != ARM_AM::no_shift) {
 339       // Check to see if the RHS of the shift is a constant, if not, we can't
 340       // fold it.
 341       if (ConstantSDNode *Sh =
 342           dyn_cast<ConstantSDNode>(N.getOperand(0).getOperand(1))) {
 343         ShAmt = Sh->getZExtValue();
 344         Offset = N.getOperand(0).getOperand(0);
 345         Base = N.getOperand(1);
 346       } else {
 347         ShOpcVal = ARM_AM::no_shift;
 348       }
 349     }
 350   }
 351
 352   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 353                                   MVT::i32);
 354   return true;
 355 }
 356
 357 bool ARMDAGToDAGISel::SelectAddrMode2Offset(SDNode *Op, SDValue N,
 358                                             SDValue &Offset, SDValue &Opc) {
 359   unsigned Opcode = Op->getOpcode();
 360   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 361     ? cast<LoadSDNode>(Op)->getAddressingMode()
 362     : cast<StoreSDNode>(Op)->getAddressingMode();
 363   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 364     ? ARM_AM::add : ARM_AM::sub;
 365   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 366     int Val = (int)C->getZExtValue();
 367     if (Val >= 0 && Val < 0x1000) { // 12 bits.
 368       Offset = CurDAG->getRegister(0, MVT::i32);
 369       Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, Val,
 370                                                         ARM_AM::no_shift),
 371                                       MVT::i32);
 372       return true;
 373     }
 374   }
 375
 376   Offset = N;
 377   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 378   unsigned ShAmt = 0;
 379   if (ShOpcVal != ARM_AM::no_shift) {
 380     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 381     // it.
 382     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 383       ShAmt = Sh->getZExtValue();
 384       Offset = N.getOperand(0);
 385     } else {
 386       ShOpcVal = ARM_AM::no_shift;
 387     }
 388   }
 389
 390   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 391                                   MVT::i32);
 392   return true;
 393 }
 394
 395
 396 bool ARMDAGToDAGISel::SelectAddrMode3(SDNode *Op, SDValue N,
 397                                       SDValue &Base, SDValue &Offset,
 398                                       SDValue &Opc) {
 399   if (N.getOpcode() == ISD::SUB) {
 400     // X - C  is canonicalize to X + -C, no need to handle it here.
 401     Base = N.getOperand(0);
 402     Offset = N.getOperand(1);
 403     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::sub, 0),MVT::i32);
 404     return true;
 405   }
 406
 407   if (N.getOpcode() != ISD::ADD) {
 408     Base = N;
 409     if (N.getOpcode() == ISD::FrameIndex) {
 410       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 411       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 412     }
 413     Offset = CurDAG->getRegister(0, MVT::i32);
 414     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0),MVT::i32);
 415     return true;
 416   }
 417
 418   // If the RHS is +/- imm8, fold into addr mode.
 419   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 420     int RHSC = (int)RHS->getZExtValue();
 421     if ((RHSC >= 0 && RHSC < 256) ||
 422         (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 423       Base = N.getOperand(0);
 424       if (Base.getOpcode() == ISD::FrameIndex) {
 425         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 426         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 427       }
 428       Offset = CurDAG->getRegister(0, MVT::i32);
 429
 430       ARM_AM::AddrOpc AddSub = ARM_AM::add;
 431       if (RHSC < 0) {
 432         AddSub = ARM_AM::sub;
 433         RHSC = - RHSC;
 434       }
 435       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, RHSC),MVT::i32);
 436       return true;
 437     }
 438   }
 439
 440   Base = N.getOperand(0);
 441   Offset = N.getOperand(1);
 442   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0), MVT::i32);
 443   return true;
 444 }
 445
 446 bool ARMDAGToDAGISel::SelectAddrMode3Offset(SDNode *Op, SDValue N,
 447                                             SDValue &Offset, SDValue &Opc) {
 448   unsigned Opcode = Op->getOpcode();
 449   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 450     ? cast<LoadSDNode>(Op)->getAddressingMode()
 451     : cast<StoreSDNode>(Op)->getAddressingMode();
 452   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 453     ? ARM_AM::add : ARM_AM::sub;
 454   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 455     int Val = (int)C->getZExtValue();
 456     if (Val >= 0 && Val < 256) {
 457       Offset = CurDAG->getRegister(0, MVT::i32);
 458       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, Val), MVT::i32);
 459       return true;
 460     }
 461   }
 462
 463   Offset = N;
 464   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, 0), MVT::i32);
 465   return true;
 466 }
 467
 468 bool ARMDAGToDAGISel::SelectAddrMode4(SDNode *Op, SDValue N,
 469                                       SDValue &Addr, SDValue &Mode) {
 470   Addr = N;
 471   Mode = CurDAG->getTargetConstant(0, MVT::i32);
 472   return true;
 473 }
 474
 475 bool ARMDAGToDAGISel::SelectAddrMode5(SDNode *Op, SDValue N,
 476                                       SDValue &Base, SDValue &Offset) {
 477   if (N.getOpcode() != ISD::ADD) {
 478     Base = N;
 479     if (N.getOpcode() == ISD::FrameIndex) {
 480       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 481       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 482     } else if (N.getOpcode() == ARMISD::Wrapper &&
 483                !(Subtarget->useMovt() &&
 484                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 485       Base = N.getOperand(0);
 486     }
 487     Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 488                                        MVT::i32);
 489     return true;
 490   }
 491
 492   // If the RHS is +/- imm8, fold into addr mode.
 493   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 494     int RHSC = (int)RHS->getZExtValue();
 495     if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied by 4.
 496       RHSC >>= 2;
 497       if ((RHSC >= 0 && RHSC < 256) ||
 498           (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 499         Base = N.getOperand(0);
 500         if (Base.getOpcode() == ISD::FrameIndex) {
 501           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 502           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 503         }
 504
 505         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 506         if (RHSC < 0) {
 507           AddSub = ARM_AM::sub;
 508           RHSC = - RHSC;
 509         }
 510         Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(AddSub, RHSC),
 511                                            MVT::i32);
 512         return true;
 513       }
 514     }
 515   }
 516
 517   Base = N;
 518   Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 519                                      MVT::i32);
 520   return true;
 521 }
 522
 523 bool ARMDAGToDAGISel::SelectAddrMode6(SDNode *Op, SDValue N,
 524                                       SDValue &Addr, SDValue &Align) {
 525   Addr = N;
 526   // Default to no alignment.
 527   Align = CurDAG->getTargetConstant(0, MVT::i32);
 528   return true;
 529 }
 530
 531 bool ARMDAGToDAGISel::SelectAddrModePC(SDNode *Op, SDValue N,
 532                                        SDValue &Offset, SDValue &Label) {
 533   if (N.getOpcode() == ARMISD::PIC_ADD && N.hasOneUse()) {
 534     Offset = N.getOperand(0);
 535     SDValue N1 = N.getOperand(1);
 536     Label  = CurDAG->getTargetConstant(cast<ConstantSDNode>(N1)->getZExtValue(),
 537                                        MVT::i32);
 538     return true;
 539   }
 540   return false;
 541 }
 542
 543 bool ARMDAGToDAGISel::SelectThumbAddrModeRR(SDNode *Op, SDValue N,
 544                                             SDValue &Base, SDValue &Offset){
 545   // FIXME dl should come from the parent load or store, not the address
 546   DebugLoc dl = Op->getDebugLoc();
 547   if (N.getOpcode() != ISD::ADD) {
 548     ConstantSDNode *NC = dyn_cast<ConstantSDNode>(N);
 549     if (!NC || NC->getZExtValue() != 0)
 550       return false;
 551
 552     Base = Offset = N;
 553     return true;
 554   }
 555
 556   Base = N.getOperand(0);
 557   Offset = N.getOperand(1);
 558   return true;
 559 }
 560
 561 bool
 562 ARMDAGToDAGISel::SelectThumbAddrModeRI5(SDNode *Op, SDValue N,
 563                                         unsigned Scale, SDValue &Base,
 564                                         SDValue &OffImm, SDValue &Offset) {
 565   if (Scale == 4) {
 566     SDValue TmpBase, TmpOffImm;
 567     if (SelectThumbAddrModeSP(Op, N, TmpBase, TmpOffImm))
 568       return false;  // We want to select tLDRspi / tSTRspi instead.
 569     if (N.getOpcode() == ARMISD::Wrapper &&
 570         N.getOperand(0).getOpcode() == ISD::TargetConstantPool)
 571       return false;  // We want to select tLDRpci instead.
 572   }
 573
 574   if (N.getOpcode() != ISD::ADD) {
 575     if (N.getOpcode() == ARMISD::Wrapper &&
 576         !(Subtarget->useMovt() &&
 577           N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 578       Base = N.getOperand(0);
 579     } else
 580       Base = N;
 581
 582     Offset = CurDAG->getRegister(0, MVT::i32);
 583     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 584     return true;
 585   }
 586
 587   // Thumb does not have [sp, r] address mode.
 588   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 589   RegisterSDNode *RHSR = dyn_cast<RegisterSDNode>(N.getOperand(1));
 590   if ((LHSR && LHSR->getReg() == ARM::SP) ||
 591       (RHSR && RHSR->getReg() == ARM::SP)) {
 592     Base = N;
 593     Offset = CurDAG->getRegister(0, MVT::i32);
 594     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 595     return true;
 596   }
 597
 598   // If the RHS is + imm5 * scale, fold into addr mode.
 599   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 600     int RHSC = (int)RHS->getZExtValue();
 601     if ((RHSC & (Scale-1)) == 0) {  // The constant is implicitly multiplied.
 602       RHSC /= Scale;
 603       if (RHSC >= 0 && RHSC < 32) {
 604         Base = N.getOperand(0);
 605         Offset = CurDAG->getRegister(0, MVT::i32);
 606         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 607         return true;
 608       }
 609     }
 610   }
 611
 612   Base = N.getOperand(0);
 613   Offset = N.getOperand(1);
 614   OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 615   return true;
 616 }
 617
 618 bool ARMDAGToDAGISel::SelectThumbAddrModeS1(SDNode *Op, SDValue N,
 619                                             SDValue &Base, SDValue &OffImm,
 620                                             SDValue &Offset) {
 621   return SelectThumbAddrModeRI5(Op, N, 1, Base, OffImm, Offset);
 622 }
 623
 624 bool ARMDAGToDAGISel::SelectThumbAddrModeS2(SDNode *Op, SDValue N,
 625                                             SDValue &Base, SDValue &OffImm,
 626                                             SDValue &Offset) {
 627   return SelectThumbAddrModeRI5(Op, N, 2, Base, OffImm, Offset);
 628 }
 629
 630 bool ARMDAGToDAGISel::SelectThumbAddrModeS4(SDNode *Op, SDValue N,
 631                                             SDValue &Base, SDValue &OffImm,
 632                                             SDValue &Offset) {
 633   return SelectThumbAddrModeRI5(Op, N, 4, Base, OffImm, Offset);
 634 }
 635
 636 bool ARMDAGToDAGISel::SelectThumbAddrModeSP(SDNode *Op, SDValue N,
 637                                            SDValue &Base, SDValue &OffImm) {
 638   if (N.getOpcode() == ISD::FrameIndex) {
 639     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 640     Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 641     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 642     return true;
 643   }
 644
 645   if (N.getOpcode() != ISD::ADD)
 646     return false;
 647
 648   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 649   if (N.getOperand(0).getOpcode() == ISD::FrameIndex ||
 650       (LHSR && LHSR->getReg() == ARM::SP)) {
 651     // If the RHS is + imm8 * scale, fold into addr mode.
 652     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 653       int RHSC = (int)RHS->getZExtValue();
 654       if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied.
 655         RHSC >>= 2;
 656         if (RHSC >= 0 && RHSC < 256) {
 657           Base = N.getOperand(0);
 658           if (Base.getOpcode() == ISD::FrameIndex) {
 659             int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 660             Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 661           }
 662           OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 663           return true;
 664         }
 665       }
 666     }
 667   }
 668
 669   return false;
 670 }
 671
 672 bool ARMDAGToDAGISel::SelectT2ShifterOperandReg(SDNode *Op, SDValue N,
 673                                                 SDValue &BaseReg,
 674                                                 SDValue &Opc) {
 675   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 676
 677   // Don't match base register only case. That is matched to a separate
 678   // lower complexity pattern with explicit register operand.
 679   if (ShOpcVal == ARM_AM::no_shift) return false;
 680
 681   BaseReg = N.getOperand(0);
 682   unsigned ShImmVal = 0;
 683   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 684     ShImmVal = RHS->getZExtValue() & 31;
 685     Opc = getI32Imm(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal));
 686     return true;
 687   }
 688
 689   return false;
 690 }
 691
 692 bool ARMDAGToDAGISel::SelectT2AddrModeImm12(SDNode *Op, SDValue N,
 693                                             SDValue &Base, SDValue &OffImm) {
 694   // Match simple R + imm12 operands.
 695
 696   // Base only.
 697   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 698     if (N.getOpcode() == ISD::FrameIndex) {
 699       // Match frame index...
 700       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 701       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 702       OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 703       return true;
 704     } else if (N.getOpcode() == ARMISD::Wrapper &&
 705                !(Subtarget->useMovt() &&
 706                  N.getOperand(0).getOpcode() == ISD::TargetGlobalAddress)) {
 707       Base = N.getOperand(0);
 708       if (Base.getOpcode() == ISD::TargetConstantPool)
 709         return false;  // We want to select t2LDRpci instead.
 710     } else
 711       Base = N;
 712     OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 713     return true;
 714   }
 715
 716   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 717     if (SelectT2AddrModeImm8(Op, N, Base, OffImm))
 718       // Let t2LDRi8 handle (R - imm8).
 719       return false;
 720
 721     int RHSC = (int)RHS->getZExtValue();
 722     if (N.getOpcode() == ISD::SUB)
 723       RHSC = -RHSC;
 724
 725     if (RHSC >= 0 && RHSC < 0x1000) { // 12 bits (unsigned)
 726       Base   = N.getOperand(0);
 727       if (Base.getOpcode() == ISD::FrameIndex) {
 728         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 729         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 730       }
 731       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 732       return true;
 733     }
 734   }
 735
 736   // Base only.
 737   Base = N;
 738   OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 739   return true;
 740 }
 741
 742 bool ARMDAGToDAGISel::SelectT2AddrModeImm8(SDNode *Op, SDValue N,
 743                                            SDValue &Base, SDValue &OffImm) {
 744   // Match simple R - imm8 operands.
 745   if (N.getOpcode() == ISD::ADD || N.getOpcode() == ISD::SUB) {
 746     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 747       int RHSC = (int)RHS->getSExtValue();
 748       if (N.getOpcode() == ISD::SUB)
 749         RHSC = -RHSC;
 750
 751       if ((RHSC >= -255) && (RHSC < 0)) { // 8 bits (always negative)
 752         Base = N.getOperand(0);
 753         if (Base.getOpcode() == ISD::FrameIndex) {
 754           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 755           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 756         }
 757         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 758         return true;
 759       }
 760     }
 761   }
 762
 763   return false;
 764 }
 765
 766 bool ARMDAGToDAGISel::SelectT2AddrModeImm8Offset(SDNode *Op, SDValue N,
 767                                                  SDValue &OffImm){
 768   unsigned Opcode = Op->getOpcode();
 769   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 770     ? cast<LoadSDNode>(Op)->getAddressingMode()
 771     : cast<StoreSDNode>(Op)->getAddressingMode();
 772   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N)) {
 773     int RHSC = (int)RHS->getZExtValue();
 774     if (RHSC >= 0 && RHSC < 0x100) { // 8 bits.
 775       OffImm = ((AM == ISD::PRE_INC) || (AM == ISD::POST_INC))
 776         ? CurDAG->getTargetConstant(RHSC, MVT::i32)
 777         : CurDAG->getTargetConstant(-RHSC, MVT::i32);
 778       return true;
 779     }
 780   }
 781
 782   return false;
 783 }
 784
 785 bool ARMDAGToDAGISel::SelectT2AddrModeImm8s4(SDNode *Op, SDValue N,
 786                                              SDValue &Base, SDValue &OffImm) {
 787   if (N.getOpcode() == ISD::ADD) {
 788     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 789       int RHSC = (int)RHS->getZExtValue();
 790       if (((RHSC & 0x3) == 0) &&
 791           ((RHSC >= 0 && RHSC < 0x400) || (RHSC < 0 && RHSC > -0x400))) { // 8 bits.
 792         Base   = N.getOperand(0);
 793         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 794         return true;
 795       }
 796     }
 797   } else if (N.getOpcode() == ISD::SUB) {
 798     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 799       int RHSC = (int)RHS->getZExtValue();
 800       if (((RHSC & 0x3) == 0) && (RHSC >= 0 && RHSC < 0x400)) { // 8 bits.
 801         Base   = N.getOperand(0);
 802         OffImm = CurDAG->getTargetConstant(-RHSC, MVT::i32);
 803         return true;
 804       }
 805     }
 806   }
 807
 808   return false;
 809 }
 810
 811 bool ARMDAGToDAGISel::SelectT2AddrModeSoReg(SDNode *Op, SDValue N,
 812                                             SDValue &Base,
 813                                             SDValue &OffReg, SDValue &ShImm) {
 814   // (R - imm8) should be handled by t2LDRi8. The rest are handled by t2LDRi12.
 815   if (N.getOpcode() != ISD::ADD)
 816     return false;
 817
 818   // Leave (R + imm12) for t2LDRi12, (R - imm8) for t2LDRi8.
 819   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 820     int RHSC = (int)RHS->getZExtValue();
 821     if (RHSC >= 0 && RHSC < 0x1000) // 12 bits (unsigned)
 822       return false;
 823     else if (RHSC < 0 && RHSC >= -255) // 8 bits
 824       return false;
 825   }
 826
 827   // Look for (R + R) or (R + (R << [1,2,3])).
 828   unsigned ShAmt = 0;
 829   Base   = N.getOperand(0);
 830   OffReg = N.getOperand(1);
 831
 832   // Swap if it is ((R << c) + R).
 833   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(OffReg);
 834   if (ShOpcVal != ARM_AM::lsl) {
 835     ShOpcVal = ARM_AM::getShiftOpcForNode(Base);
 836     if (ShOpcVal == ARM_AM::lsl)
 837       std::swap(Base, OffReg);
 838   }
 839
 840   if (ShOpcVal == ARM_AM::lsl) {
 841     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 842     // it.
 843     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(OffReg.getOperand(1))) {
 844       ShAmt = Sh->getZExtValue();
 845       if (ShAmt >= 4) {
 846         ShAmt = 0;
 847         ShOpcVal = ARM_AM::no_shift;
 848       } else
 849         OffReg = OffReg.getOperand(0);
 850     } else {
 851       ShOpcVal = ARM_AM::no_shift;
 852     }
 853   }
 854
 855   ShImm = CurDAG->getTargetConstant(ShAmt, MVT::i32);
 856
 857   return true;
 858 }
 859
 860 //===--------------------------------------------------------------------===//
 861
 862 /// getAL - Returns a ARMCC::AL immediate node.
 863 static inline SDValue getAL(SelectionDAG *CurDAG) {
 864   return CurDAG->getTargetConstant((uint64_t)ARMCC::AL, MVT::i32);
 865 }
 866
 867 SDNode *ARMDAGToDAGISel::SelectARMIndexedLoad(SDNode *N) {
 868   LoadSDNode *LD = cast<LoadSDNode>(N);
 869   ISD::MemIndexedMode AM = LD->getAddressingMode();
 870   if (AM == ISD::UNINDEXED)
 871     return NULL;
 872
 873   EVT LoadedVT = LD->getMemoryVT();
 874   SDValue Offset, AMOpc;
 875   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 876   unsigned Opcode = 0;
 877   bool Match = false;
 878   if (LoadedVT == MVT::i32 &&
 879       SelectAddrMode2Offset(N, LD->getOffset(), Offset, AMOpc)) {
 880     Opcode = isPre ? ARM::LDR_PRE : ARM::LDR_POST;
 881     Match = true;
 882   } else if (LoadedVT == MVT::i16 &&
 883              SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
 884     Match = true;
 885     Opcode = (LD->getExtensionType() == ISD::SEXTLOAD)
 886       ? (isPre ? ARM::LDRSH_PRE : ARM::LDRSH_POST)
 887       : (isPre ? ARM::LDRH_PRE : ARM::LDRH_POST);
 888   } else if (LoadedVT == MVT::i8 || LoadedVT == MVT::i1) {
 889     if (LD->getExtensionType() == ISD::SEXTLOAD) {
 890       if (SelectAddrMode3Offset(N, LD->getOffset(), Offset, AMOpc)) {
 891         Match = true;
 892         Opcode = isPre ? ARM::LDRSB_PRE : ARM::LDRSB_POST;
 893       }
 894     } else {
 895       if (SelectAddrMode2Offset(N, LD->getOffset(), Offset, AMOpc)) {
 896         Match = true;
 897         Opcode = isPre ? ARM::LDRB_PRE : ARM::LDRB_POST;
 898       }
 899     }
 900   }
 901
 902   if (Match) {
 903     SDValue Chain = LD->getChain();
 904     SDValue Base = LD->getBasePtr();
 905     SDValue Ops[]= { Base, Offset, AMOpc, getAL(CurDAG),
 906                      CurDAG->getRegister(0, MVT::i32), Chain };
 907     return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32, MVT::i32,
 908                                   MVT::Other, Ops, 6);
 909   }
 910
 911   return NULL;
 912 }
 913
 914 SDNode *ARMDAGToDAGISel::SelectT2IndexedLoad(SDNode *N) {
 915   LoadSDNode *LD = cast<LoadSDNode>(N);
 916   ISD::MemIndexedMode AM = LD->getAddressingMode();
 917   if (AM == ISD::UNINDEXED)
 918     return NULL;
 919
 920   EVT LoadedVT = LD->getMemoryVT();
 921   bool isSExtLd = LD->getExtensionType() == ISD::SEXTLOAD;
 922   SDValue Offset;
 923   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 924   unsigned Opcode = 0;
 925   bool Match = false;
 926   if (SelectT2AddrModeImm8Offset(N, LD->getOffset(), Offset)) {
 927     switch (LoadedVT.getSimpleVT().SimpleTy) {
 928     case MVT::i32:
 929       Opcode = isPre ? ARM::t2LDR_PRE : ARM::t2LDR_POST;
 930       break;
 931     case MVT::i16:
 932       if (isSExtLd)
 933         Opcode = isPre ? ARM::t2LDRSH_PRE : ARM::t2LDRSH_POST;
 934       else
 935         Opcode = isPre ? ARM::t2LDRH_PRE : ARM::t2LDRH_POST;
 936       break;
 937     case MVT::i8:
 938     case MVT::i1:
 939       if (isSExtLd)
 940         Opcode = isPre ? ARM::t2LDRSB_PRE : ARM::t2LDRSB_POST;
 941       else
 942         Opcode = isPre ? ARM::t2LDRB_PRE : ARM::t2LDRB_POST;
 943       break;
 944     default:
 945       return NULL;
 946     }
 947     Match = true;
 948   }
 949
 950   if (Match) {
 951     SDValue Chain = LD->getChain();
 952     SDValue Base = LD->getBasePtr();
 953     SDValue Ops[]= { Base, Offset, getAL(CurDAG),
 954                      CurDAG->getRegister(0, MVT::i32), Chain };
 955     return CurDAG->getMachineNode(Opcode, N->getDebugLoc(), MVT::i32, MVT::i32,
 956                                   MVT::Other, Ops, 5);
 957   }
 958
 959   return NULL;
 960 }
 961
 962 /// PairDRegs - Form a quad register from a pair of D registers.
 963 ///
 964 SDNode *ARMDAGToDAGISel::PairDRegs(EVT VT, SDValue V0, SDValue V1) {
 965   DebugLoc dl = V0.getNode()->getDebugLoc();
 966   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
 967   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
 968   if (llvm::ModelWithRegSequence()) {
 969     const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
 970     return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
 971   }
 972   SDValue Undef =
 973     SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, VT), 0);
 974   SDNode *Pair = CurDAG->getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
 975                                         VT, Undef, V0, SubReg0);
 976   return CurDAG->getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
 977                                 VT, SDValue(Pair, 0), V1, SubReg1);
 978 }
 979
 980 /// PairQRegs - Form 4 consecutive D registers from a pair of Q registers.
 981 ///
 982 SDNode *ARMDAGToDAGISel::PairQRegs(EVT VT, SDValue V0, SDValue V1) {
 983   DebugLoc dl = V0.getNode()->getDebugLoc();
 984   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::QSUBREG_0, MVT::i32);
 985   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::QSUBREG_1, MVT::i32);
 986   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
 987   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
 988 }
 989
 990 /// QuadDRegs - Form 4 consecutive D registers.
 991 ///
 992 SDNode *ARMDAGToDAGISel::QuadDRegs(EVT VT, SDValue V0, SDValue V1,
 993                                    SDValue V2, SDValue V3) {
 994   DebugLoc dl = V0.getNode()->getDebugLoc();
 995   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
 996   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
 997   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::DSUBREG_2, MVT::i32);
 998   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::DSUBREG_3, MVT::i32);
 999   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1, V2, SubReg2, V3, SubReg3 };
1000   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 8);
1001 }
1002
1003 /// QuadQRegs - Form 4 consecutive Q registers.
1004 ///
1005 SDNode *ARMDAGToDAGISel::QuadQRegs(EVT VT, SDValue V0, SDValue V1,
1006                                    SDValue V2, SDValue V3) {
1007   DebugLoc dl = V0.getNode()->getDebugLoc();
1008   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::QSUBREG_0, MVT::i32);
1009   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::QSUBREG_1, MVT::i32);
1010   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::QSUBREG_2, MVT::i32);
1011   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::QSUBREG_3, MVT::i32);
1012   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1, V2, SubReg2, V3, SubReg3 };
1013   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 8);
1014 }
1015
1016 /// OctoDRegs - Form 8 consecutive D registers.
1017 ///
1018 SDNode *ARMDAGToDAGISel::OctoDRegs(EVT VT, SDValue V0, SDValue V1,
1019                                    SDValue V2, SDValue V3,
1020                                    SDValue V4, SDValue V5,
1021                                    SDValue V6, SDValue V7) {
1022   DebugLoc dl = V0.getNode()->getDebugLoc();
1023   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
1024   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
1025   SDValue SubReg2 = CurDAG->getTargetConstant(ARM::DSUBREG_2, MVT::i32);
1026   SDValue SubReg3 = CurDAG->getTargetConstant(ARM::DSUBREG_3, MVT::i32);
1027   SDValue SubReg4 = CurDAG->getTargetConstant(ARM::DSUBREG_4, MVT::i32);
1028   SDValue SubReg5 = CurDAG->getTargetConstant(ARM::DSUBREG_5, MVT::i32);
1029   SDValue SubReg6 = CurDAG->getTargetConstant(ARM::DSUBREG_6, MVT::i32);
1030   SDValue SubReg7 = CurDAG->getTargetConstant(ARM::DSUBREG_7, MVT::i32);
1031   const SDValue Ops[] ={ V0, SubReg0, V1, SubReg1, V2, SubReg2, V3, SubReg3,
1032                          V4, SubReg4, V5, SubReg5, V6, SubReg6, V7, SubReg7 };
1033   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 16);
1034 }
1035
1036 /// GetNEONSubregVT - Given a type for a 128-bit NEON vector, return the type
1037 /// for a 64-bit subregister of the vector.
1038 static EVT GetNEONSubregVT(EVT VT) {
1039   switch (VT.getSimpleVT().SimpleTy) {
1040   default: llvm_unreachable("unhandled NEON type");
1041   case MVT::v16i8: return MVT::v8i8;
1042   case MVT::v8i16: return MVT::v4i16;
1043   case MVT::v4f32: return MVT::v2f32;
1044   case MVT::v4i32: return MVT::v2i32;
1045   case MVT::v2i64: return MVT::v1i64;
1046   }
1047 }
1048
1049 SDNode *ARMDAGToDAGISel::SelectVLD(SDNode *N, unsigned NumVecs,
1050                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1051                                    unsigned *QOpcodes1) {
1052   assert(NumVecs >= 1 && NumVecs <= 4 && "VLD NumVecs out-of-range");
1053   DebugLoc dl = N->getDebugLoc();
1054
1055   SDValue MemAddr, Align;
1056   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1057     return NULL;
1058
1059   SDValue Chain = N->getOperand(0);
1060   EVT VT = N->getValueType(0);
1061   bool is64BitVector = VT.is64BitVector();
1062
1063   unsigned OpcodeIndex;
1064   switch (VT.getSimpleVT().SimpleTy) {
1065   default: llvm_unreachable("unhandled vld type");
1066     // Double-register operations:
1067   case MVT::v8i8:  OpcodeIndex = 0; break;
1068   case MVT::v4i16: OpcodeIndex = 1; break;
1069   case MVT::v2f32:
1070   case MVT::v2i32: OpcodeIndex = 2; break;
1071   case MVT::v1i64: OpcodeIndex = 3; break;
1072     // Quad-register operations:
1073   case MVT::v16i8: OpcodeIndex = 0; break;
1074   case MVT::v8i16: OpcodeIndex = 1; break;
1075   case MVT::v4f32:
1076   case MVT::v4i32: OpcodeIndex = 2; break;
1077   case MVT::v2i64: OpcodeIndex = 3;
1078     assert(NumVecs == 1 && "v2i64 type only supported for VLD1");
1079     break;
1080   }
1081
1082   SDValue Pred = getAL(CurDAG);
1083   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1084   if (is64BitVector) {
1085     unsigned Opc = DOpcodes[OpcodeIndex];
1086     const SDValue Ops[] = { MemAddr, Align, Pred, Reg0, Chain };
1087     std::vector<EVT> ResTys(NumVecs, VT);
1088     ResTys.push_back(MVT::Other);
1089     SDNode *VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 5);
1090     if (!llvm::ModelWithRegSequence() || NumVecs < 2)
1091       return VLd;
1092
1093     SDValue RegSeq;
1094     SDValue V0 = SDValue(VLd, 0);
1095     SDValue V1 = SDValue(VLd, 1);
1096
1097     // Form a REG_SEQUENCE to force register allocation.
1098     if (NumVecs == 2)
1099       RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1100     else {
1101       SDValue V2 = SDValue(VLd, 2);
1102       // If it's a vld3, form a quad D-register but discard the last part.
1103       SDValue V3 = (NumVecs == 3)
1104           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1105           : SDValue(VLd, 3);
1106       RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1107     }
1108
1109     for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1110       SDValue D = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0+Vec,
1111                                                  dl, VT, RegSeq);
1112       ReplaceUses(SDValue(N, Vec), D);
1113     }
1114     ReplaceUses(SDValue(N, NumVecs), SDValue(VLd, NumVecs));
1115     return NULL;
1116   }
1117
1118   EVT RegVT = GetNEONSubregVT(VT);
1119   if (NumVecs <= 2) {
1120     // Quad registers are directly supported for VLD1 and VLD2,
1121     // loading pairs of D regs.
1122     unsigned Opc = QOpcodes0[OpcodeIndex];
1123     const SDValue Ops[] = { MemAddr, Align, Pred, Reg0, Chain };
1124     std::vector<EVT> ResTys(2 * NumVecs, RegVT);
1125     ResTys.push_back(MVT::Other);
1126     SDNode *VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 5);
1127     Chain = SDValue(VLd, 2 * NumVecs);
1128
1129     // Combine the even and odd subregs to produce the result.
1130     if (llvm::ModelWithRegSequence()) {
1131       if (NumVecs == 1) {
1132         SDNode *Q = PairDRegs(VT, SDValue(VLd, 0), SDValue(VLd, 1));
1133         ReplaceUses(SDValue(N, 0), SDValue(Q, 0));
1134       } else {
1135         SDValue QQ = SDValue(QuadDRegs(MVT::v4i64,
1136                                        SDValue(VLd, 0), SDValue(VLd, 1),
1137                                        SDValue(VLd, 2), SDValue(VLd, 3)), 0);
1138         SDValue Q0 = CurDAG->getTargetExtractSubreg(ARM::QSUBREG_0, dl, VT, QQ);
1139         SDValue Q1 = CurDAG->getTargetExtractSubreg(ARM::QSUBREG_1, dl, VT, QQ);
1140         ReplaceUses(SDValue(N, 0), Q0);
1141         ReplaceUses(SDValue(N, 1), Q1);
1142       }
1143     } else {
1144       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1145         SDNode *Q = PairDRegs(VT, SDValue(VLd, 2*Vec), SDValue(VLd, 2*Vec+1));
1146         ReplaceUses(SDValue(N, Vec), SDValue(Q, 0));
1147       }
1148     }
1149   } else {
1150     // Otherwise, quad registers are loaded with two separate instructions,
1151     // where one loads the even registers and the other loads the odd registers.
1152
1153     std::vector<EVT> ResTys(NumVecs, RegVT);
1154     ResTys.push_back(MemAddr.getValueType());
1155     ResTys.push_back(MVT::Other);
1156
1157     // Load the even subregs.
1158     unsigned Opc = QOpcodes0[OpcodeIndex];
1159     const SDValue OpsA[] = { MemAddr, Align, Reg0, Pred, Reg0, Chain };
1160     SDNode *VLdA = CurDAG->getMachineNode(Opc, dl, ResTys, OpsA, 6);
1161     Chain = SDValue(VLdA, NumVecs+1);
1162
1163     // Load the odd subregs.
1164     Opc = QOpcodes1[OpcodeIndex];
1165     const SDValue OpsB[] = { SDValue(VLdA, NumVecs),
1166                              Align, Reg0, Pred, Reg0, Chain };
1167     SDNode *VLdB = CurDAG->getMachineNode(Opc, dl, ResTys, OpsB, 6);
1168     Chain = SDValue(VLdB, NumVecs+1);
1169
1170     if (llvm::ModelWithRegSequence()) {
1171       SDValue V0 = SDValue(VLdA, 0);
1172       SDValue V1 = SDValue(VLdB, 0);
1173       SDValue V2 = SDValue(VLdA, 1);
1174       SDValue V3 = SDValue(VLdB, 1);
1175       SDValue V4 = SDValue(VLdA, 2);
1176       SDValue V5 = SDValue(VLdB, 2);
1177       SDValue V6 = (NumVecs == 3)
1178           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,RegVT),
1179                     0)
1180           : SDValue(VLdA, 3);
1181       SDValue V7 = (NumVecs == 3)
1182           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,RegVT),
1183                     0)
1184           : SDValue(VLdB, 3);
1185       SDValue RegSeq = SDValue(OctoDRegs(MVT::v8i64, V0, V1, V2, V3,
1186                                          V4, V5, V6, V7), 0);
1187
1188       // Extract out the 3 / 4 Q registers.
1189       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1190         SDValue Q = CurDAG->getTargetExtractSubreg(ARM::QSUBREG_0+Vec,
1191                                                    dl, VT, RegSeq);
1192         ReplaceUses(SDValue(N, Vec), Q);
1193       }
1194     } else {
1195       // Combine the even and odd subregs to produce the result.
1196       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1197         SDNode *Q = PairDRegs(VT, SDValue(VLdA, Vec), SDValue(VLdB, Vec));
1198         ReplaceUses(SDValue(N, Vec), SDValue(Q, 0));
1199       }
1200     }
1201   }
1202   ReplaceUses(SDValue(N, NumVecs), Chain);
1203   return NULL;
1204 }
1205
1206 SDNode *ARMDAGToDAGISel::SelectVST(SDNode *N, unsigned NumVecs,
1207                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1208                                    unsigned *QOpcodes1) {
1209   assert(NumVecs >=1 && NumVecs <= 4 && "VST NumVecs out-of-range");
1210   DebugLoc dl = N->getDebugLoc();
1211
1212   SDValue MemAddr, Align;
1213   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1214     return NULL;
1215
1216   SDValue Chain = N->getOperand(0);
1217   EVT VT = N->getOperand(3).getValueType();
1218   bool is64BitVector = VT.is64BitVector();
1219
1220   unsigned OpcodeIndex;
1221   switch (VT.getSimpleVT().SimpleTy) {
1222   default: llvm_unreachable("unhandled vst type");
1223     // Double-register operations:
1224   case MVT::v8i8:  OpcodeIndex = 0; break;
1225   case MVT::v4i16: OpcodeIndex = 1; break;
1226   case MVT::v2f32:
1227   case MVT::v2i32: OpcodeIndex = 2; break;
1228   case MVT::v1i64: OpcodeIndex = 3; break;
1229     // Quad-register operations:
1230   case MVT::v16i8: OpcodeIndex = 0; break;
1231   case MVT::v8i16: OpcodeIndex = 1; break;
1232   case MVT::v4f32:
1233   case MVT::v4i32: OpcodeIndex = 2; break;
1234   case MVT::v2i64: OpcodeIndex = 3;
1235     assert(NumVecs == 1 && "v2i64 type only supported for VST1");
1236     break;
1237   }
1238
1239   SDValue Pred = getAL(CurDAG);
1240   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1241
1242   SmallVector<SDValue, 10> Ops;
1243   Ops.push_back(MemAddr);
1244   Ops.push_back(Align);
1245
1246   if (is64BitVector) {
1247     if (llvm::ModelWithRegSequence() && NumVecs >= 2) {
1248       SDValue RegSeq;
1249       SDValue V0 = N->getOperand(0+3);
1250       SDValue V1 = N->getOperand(1+3);
1251
1252       // Form a REG_SEQUENCE to force register allocation.
1253       if (NumVecs == 2)
1254         RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1255       else {
1256         SDValue V2 = N->getOperand(2+3);
1257         // If it's a vld3, form a quad D-register and leave the last part as
1258         // an undef.
1259         SDValue V3 = (NumVecs == 3)
1260           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1261           : N->getOperand(3+3);
1262         RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1263       }
1264
1265       // Now extract the D registers back out.
1266       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, VT,
1267                                                    RegSeq));
1268       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, VT,
1269                                                    RegSeq));
1270       if (NumVecs > 2)
1271         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_2, dl, VT,
1272                                                      RegSeq));
1273       if (NumVecs > 3)
1274         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_3, dl, VT,
1275                                                      RegSeq));
1276     } else {
1277       for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1278         Ops.push_back(N->getOperand(Vec+3));
1279     }
1280     Ops.push_back(Pred);
1281     Ops.push_back(Reg0); // predicate register
1282     Ops.push_back(Chain);
1283     unsigned Opc = DOpcodes[OpcodeIndex];
1284     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), NumVecs+5);
1285   }
1286
1287   EVT RegVT = GetNEONSubregVT(VT);
1288   if (NumVecs <= 2) {
1289     // Quad registers are directly supported for VST1 and VST2,
1290     // storing pairs of D regs.
1291     unsigned Opc = QOpcodes0[OpcodeIndex];
1292     if (llvm::ModelWithRegSequence() && NumVecs == 2) {
1293       // First extract the pair of Q registers.
1294       SDValue Q0 = N->getOperand(3);
1295       SDValue Q1 = N->getOperand(4);
1296
1297       // Form a QQ register.
1298       SDValue QQ = SDValue(PairQRegs(MVT::v4i64, Q0, Q1), 0);
1299
1300       // Now extract the D registers back out.
1301       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1302                                                    QQ));
1303       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1304                                                    QQ));
1305       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_2, dl, RegVT,
1306                                                    QQ));
1307       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_3, dl, RegVT,
1308                                                    QQ));
1309       Ops.push_back(Pred);
1310       Ops.push_back(Reg0); // predicate register
1311       Ops.push_back(Chain);
1312       return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), 5 + 4);
1313     } else {
1314       for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1315         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1316                                                      N->getOperand(Vec+3)));
1317         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1318                                                      N->getOperand(Vec+3)));
1319       }
1320       Ops.push_back(Pred);
1321       Ops.push_back(Reg0); // predicate register
1322       Ops.push_back(Chain);
1323       return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(),
1324                                     5 + 2 * NumVecs);
1325     }
1326   }
1327
1328   // Otherwise, quad registers are stored with two separate instructions,
1329   // where one stores the even registers and the other stores the odd registers.
1330   if (llvm::ModelWithRegSequence()) {
1331     // Form the QQQQ REG_SEQUENCE.
1332     SDValue V[8];
1333     for (unsigned Vec = 0, i = 0; Vec < NumVecs; ++Vec, i+=2) {
1334       V[i]   = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1335                                               N->getOperand(Vec+3));
1336       V[i+1] = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1337                                               N->getOperand(Vec+3));
1338     }
1339     if (NumVecs == 3)
1340       V[6] = V[7] = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1341                                                    dl, RegVT), 0);
1342
1343     SDValue RegSeq = SDValue(OctoDRegs(MVT::v8i64, V[0], V[1], V[2], V[3],
1344                                        V[4], V[5], V[6], V[7]), 0);
1345
1346     // Store the even D registers.
1347     Ops.push_back(Reg0); // post-access address offset
1348     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1349       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0+Vec*2, dl,
1350                                                    RegVT, RegSeq));
1351     Ops.push_back(Pred);
1352     Ops.push_back(Reg0); // predicate register
1353     Ops.push_back(Chain);
1354     unsigned Opc = QOpcodes0[OpcodeIndex];
1355     SDNode *VStA = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1356                                           MVT::Other, Ops.data(), NumVecs+6);
1357     Chain = SDValue(VStA, 1);
1358
1359     // Store the odd D registers.
1360     Ops[0] = SDValue(VStA, 0); // MemAddr
1361     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1362       Ops[Vec+3] = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1+Vec*2, dl,
1363                                                   RegVT, RegSeq);
1364     Ops[NumVecs+5] = Chain;
1365     Opc = QOpcodes1[OpcodeIndex];
1366     SDNode *VStB = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1367                                           MVT::Other, Ops.data(), NumVecs+6);
1368     Chain = SDValue(VStB, 1);
1369     ReplaceUses(SDValue(N, 0), Chain);
1370     return NULL;
1371   } else {
1372     Ops.push_back(Reg0); // post-access address offset
1373
1374     // Store the even subregs.
1375     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1376       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1377                                                    N->getOperand(Vec+3)));
1378     Ops.push_back(Pred);
1379     Ops.push_back(Reg0); // predicate register
1380     Ops.push_back(Chain);
1381     unsigned Opc = QOpcodes0[OpcodeIndex];
1382     SDNode *VStA = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1383                                           MVT::Other, Ops.data(), NumVecs+6);
1384     Chain = SDValue(VStA, 1);
1385
1386     // Store the odd subregs.
1387     Ops[0] = SDValue(VStA, 0); // MemAddr
1388     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1389       Ops[Vec+3] = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1390                                                   N->getOperand(Vec+3));
1391     Ops[NumVecs+5] = Chain;
1392     Opc = QOpcodes1[OpcodeIndex];
1393     SDNode *VStB = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1394                                           MVT::Other, Ops.data(), NumVecs+6);
1395     Chain = SDValue(VStB, 1);
1396     ReplaceUses(SDValue(N, 0), Chain);
1397     return NULL;
1398   }
1399 }
1400
1401 SDNode *ARMDAGToDAGISel::SelectVLDSTLane(SDNode *N, bool IsLoad,
1402                                          unsigned NumVecs, unsigned *DOpcodes,
1403                                          unsigned *QOpcodes0,
1404                                          unsigned *QOpcodes1) {
1405   assert(NumVecs >=2 && NumVecs <= 4 && "VLDSTLane NumVecs out-of-range");
1406   DebugLoc dl = N->getDebugLoc();
1407
1408   SDValue MemAddr, Align;
1409   if (!SelectAddrMode6(N, N->getOperand(2), MemAddr, Align))
1410     return NULL;
1411
1412   SDValue Chain = N->getOperand(0);
1413   unsigned Lane =
1414     cast<ConstantSDNode>(N->getOperand(NumVecs+3))->getZExtValue();
1415   EVT VT = IsLoad ? N->getValueType(0) : N->getOperand(3).getValueType();
1416   bool is64BitVector = VT.is64BitVector();
1417
1418   // Quad registers are handled by load/store of subregs. Find the subreg info.
1419   unsigned NumElts = 0;
1420   int SubregIdx = 0;
1421   bool Even = false;
1422   EVT RegVT = VT;
1423   if (!is64BitVector) {
1424     RegVT = GetNEONSubregVT(VT);
1425     NumElts = RegVT.getVectorNumElements();
1426     SubregIdx = (Lane < NumElts) ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
1427     Even = Lane < NumElts;
1428   }
1429
1430   unsigned OpcodeIndex;
1431   switch (VT.getSimpleVT().SimpleTy) {
1432   default: llvm_unreachable("unhandled vld/vst lane type");
1433     // Double-register operations:
1434   case MVT::v8i8:  OpcodeIndex = 0; break;
1435   case MVT::v4i16: OpcodeIndex = 1; break;
1436   case MVT::v2f32:
1437   case MVT::v2i32: OpcodeIndex = 2; break;
1438     // Quad-register operations:
1439   case MVT::v8i16: OpcodeIndex = 0; break;
1440   case MVT::v4f32:
1441   case MVT::v4i32: OpcodeIndex = 1; break;
1442   }
1443
1444   SDValue Pred = getAL(CurDAG);
1445   SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1446
1447   SmallVector<SDValue, 10> Ops;
1448   Ops.push_back(MemAddr);
1449   Ops.push_back(Align);
1450
1451   unsigned Opc = 0;
1452   if (is64BitVector) {
1453     Opc = DOpcodes[OpcodeIndex];
1454     if (llvm::ModelWithRegSequence()) {
1455       SDValue RegSeq;
1456       SDValue V0 = N->getOperand(0+3);
1457       SDValue V1 = N->getOperand(1+3);
1458       if (NumVecs == 2) {
1459         RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1460       } else {
1461         SDValue V2 = N->getOperand(2+3);
1462         SDValue V3 = (NumVecs == 3)
1463           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1464           : N->getOperand(3+3);
1465         RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1466       }
1467
1468       // Now extract the D registers back out.
1469       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, VT,
1470                                                    RegSeq));
1471       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, VT,
1472                                                    RegSeq));
1473       if (NumVecs > 2)
1474         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_2, dl, VT,
1475                                                      RegSeq));
1476       if (NumVecs > 3)
1477         Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_3, dl, VT,
1478                                                      RegSeq));
1479     } else {
1480       for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1481         Ops.push_back(N->getOperand(Vec+3));
1482     }
1483   } else {
1484     // Check if this is loading the even or odd subreg of a Q register.
1485     if (Lane < NumElts) {
1486       Opc = QOpcodes0[OpcodeIndex];
1487     } else {
1488       Lane -= NumElts;
1489       Opc = QOpcodes1[OpcodeIndex];
1490     }
1491
1492     if (llvm::ModelWithRegSequence()) {
1493       SDValue RegSeq;
1494       SDValue V0 = N->getOperand(0+3);
1495       SDValue V1 = N->getOperand(1+3);
1496       if (NumVecs == 2) {
1497         RegSeq = SDValue(PairQRegs(MVT::v4i64, V0, V1), 0);
1498       } else {
1499         SDValue V2 = N->getOperand(2+3);
1500         SDValue V3 = (NumVecs == 3)
1501           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1502           : N->getOperand(3+3);
1503         RegSeq = SDValue(QuadQRegs(MVT::v8i64, V0, V1, V2, V3), 0);
1504       }
1505
1506       // Extract the subregs of the input vector.
1507       unsigned SubIdx = Even ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
1508       for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1509         Ops.push_back(CurDAG->getTargetExtractSubreg(SubIdx+Vec*2, dl, RegVT,
1510                                                      RegSeq));
1511     } else {
1512       // Extract the subregs of the input vector.
1513       for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1514         Ops.push_back(CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1515                                                      N->getOperand(Vec+3)));
1516     }
1517   }
1518   Ops.push_back(getI32Imm(Lane));
1519   Ops.push_back(Pred);
1520   Ops.push_back(Reg0);
1521   Ops.push_back(Chain);
1522
1523   if (!IsLoad)
1524     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), NumVecs+6);
1525
1526   std::vector<EVT> ResTys(NumVecs, RegVT);
1527   ResTys.push_back(MVT::Other);
1528   SDNode *VLdLn = CurDAG->getMachineNode(Opc, dl, ResTys, Ops.data(),NumVecs+6);
1529
1530   if (llvm::ModelWithRegSequence()) {
1531     // Form a REG_SEQUENCE to force register allocation.
1532     SDValue RegSeq;
1533     if (is64BitVector) {
1534       SDValue V0 = SDValue(VLdLn, 0);
1535       SDValue V1 = SDValue(VLdLn, 1);
1536       if (NumVecs == 2) {
1537         RegSeq = SDValue(PairDRegs(MVT::v2i64, V0, V1), 0);
1538       } else {
1539         SDValue V2 = SDValue(VLdLn, 2);
1540         // If it's a vld3, form a quad D-register but discard the last part.
1541         SDValue V3 = (NumVecs == 3)
1542           ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
1543           : SDValue(VLdLn, 3);
1544         RegSeq = SDValue(QuadDRegs(MVT::v4i64, V0, V1, V2, V3), 0);
1545       }
1546     } else {
1547       // For 128-bit vectors, take the 64-bit results of the load and insert them
1548       // as subregs into the result.
1549       SDValue V[8];
1550       for (unsigned Vec = 0, i = 0; Vec < NumVecs; ++Vec, i+=2) {
1551         if (Even) {
1552           V[i]   = SDValue(VLdLn, Vec);
1553           V[i+1] = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1554                                                   dl, RegVT), 0);
1555         } else {
1556           V[i]   = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1557                                                   dl, RegVT), 0);
1558           V[i+1] = SDValue(VLdLn, Vec);
1559         }
1560       }
1561       if (NumVecs == 3)
1562         V[6] = V[7] = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1563                                                      dl, RegVT), 0);
1564
1565       if (NumVecs == 2)
1566         RegSeq = SDValue(QuadDRegs(MVT::v4i64, V[0], V[1], V[2], V[3]), 0);
1567       else
1568         RegSeq = SDValue(OctoDRegs(MVT::v8i64, V[0], V[1], V[2], V[3],
1569                                    V[4], V[5], V[6], V[7]), 0);
1570     }
1571
1572     unsigned SubIdx = is64BitVector ? ARM::DSUBREG_0 : ARM::QSUBREG_0;
1573     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1574       ReplaceUses(SDValue(N, Vec),
1575                   CurDAG->getTargetExtractSubreg(SubIdx+Vec, dl, VT, RegSeq));
1576     ReplaceUses(SDValue(N, NumVecs), SDValue(VLdLn, NumVecs));
1577     return NULL;
1578   }
1579
1580   // For a 64-bit vector load to D registers, nothing more needs to be done.
1581   if (is64BitVector)
1582     return VLdLn;
1583
1584   // For 128-bit vectors, take the 64-bit results of the load and insert them
1585   // as subregs into the result.
1586   for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1587     SDValue QuadVec = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1588                                                     N->getOperand(Vec+3),
1589                                                     SDValue(VLdLn, Vec));
1590     ReplaceUses(SDValue(N, Vec), QuadVec);
1591   }
1592
1593   Chain = SDValue(VLdLn, NumVecs);
1594   ReplaceUses(SDValue(N, NumVecs), Chain);
1595   return NULL;
1596 }
1597
1598 SDNode *ARMDAGToDAGISel::SelectV6T2BitfieldExtractOp(SDNode *N,
1599                                                      bool isSigned) {
1600   if (!Subtarget->hasV6T2Ops())
1601     return NULL;
1602
1603   unsigned Opc = isSigned ? (Subtarget->isThumb() ? ARM::t2SBFX : ARM::SBFX)
1604     : (Subtarget->isThumb() ? ARM::t2UBFX : ARM::UBFX);
1605
1606
1607   // For unsigned extracts, check for a shift right and mask
1608   unsigned And_imm = 0;
1609   if (N->getOpcode() == ISD::AND) {
1610     if (isOpcWithIntImmediate(N, ISD::AND, And_imm)) {
1611
1612       // The immediate is a mask of the low bits iff imm & (imm+1) == 0
1613       if (And_imm & (And_imm + 1))
1614         return NULL;
1615
1616       unsigned Srl_imm = 0;
1617       if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SRL,
1618                                 Srl_imm)) {
1619         assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
1620
1621         unsigned Width = CountTrailingOnes_32(And_imm);
1622         unsigned LSB = Srl_imm;
1623         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1624         SDValue Ops[] = { N->getOperand(0).getOperand(0),
1625                           CurDAG->getTargetConstant(LSB, MVT::i32),
1626                           CurDAG->getTargetConstant(Width, MVT::i32),
1627           getAL(CurDAG), Reg0 };
1628         return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1629       }
1630     }
1631     return NULL;
1632   }
1633
1634   // Otherwise, we're looking for a shift of a shift
1635   unsigned Shl_imm = 0;
1636   if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::SHL, Shl_imm)) {
1637     assert(Shl_imm > 0 && Shl_imm < 32 && "bad amount in shift node!");
1638     unsigned Srl_imm = 0;
1639     if (isInt32Immediate(N->getOperand(1), Srl_imm)) {
1640       assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
1641       unsigned Width = 32 - Srl_imm;
1642       int LSB = Srl_imm - Shl_imm;
1643       if (LSB < 0)
1644         return NULL;
1645       SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1646       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1647                         CurDAG->getTargetConstant(LSB, MVT::i32),
1648                         CurDAG->getTargetConstant(Width, MVT::i32),
1649                         getAL(CurDAG), Reg0 };
1650       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1651     }
1652   }
1653   return NULL;
1654 }
1655
1656 SDNode *ARMDAGToDAGISel::
1657 SelectT2CMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1658                     ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1659   SDValue CPTmp0;
1660   SDValue CPTmp1;
1661   if (SelectT2ShifterOperandReg(N, TrueVal, CPTmp0, CPTmp1)) {
1662     unsigned SOVal = cast<ConstantSDNode>(CPTmp1)->getZExtValue();
1663     unsigned SOShOp = ARM_AM::getSORegShOp(SOVal);
1664     unsigned Opc = 0;
1665     switch (SOShOp) {
1666     case ARM_AM::lsl: Opc = ARM::t2MOVCClsl; break;
1667     case ARM_AM::lsr: Opc = ARM::t2MOVCClsr; break;
1668     case ARM_AM::asr: Opc = ARM::t2MOVCCasr; break;
1669     case ARM_AM::ror: Opc = ARM::t2MOVCCror; break;
1670     default:
1671       llvm_unreachable("Unknown so_reg opcode!");
1672       break;
1673     }
1674     SDValue SOShImm =
1675       CurDAG->getTargetConstant(ARM_AM::getSORegOffset(SOVal), MVT::i32);
1676     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1677     SDValue Ops[] = { FalseVal, CPTmp0, SOShImm, CC, CCR, InFlag };
1678     return CurDAG->SelectNodeTo(N, Opc, MVT::i32,Ops, 6);
1679   }
1680   return 0;
1681 }
1682
1683 SDNode *ARMDAGToDAGISel::
1684 SelectARMCMOVShiftOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1685                      ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1686   SDValue CPTmp0;
1687   SDValue CPTmp1;
1688   SDValue CPTmp2;
1689   if (SelectShifterOperandReg(N, TrueVal, CPTmp0, CPTmp1, CPTmp2)) {
1690     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1691     SDValue Ops[] = { FalseVal, CPTmp0, CPTmp1, CPTmp2, CC, CCR, InFlag };
1692     return CurDAG->SelectNodeTo(N, ARM::MOVCCs, MVT::i32, Ops, 7);
1693   }
1694   return 0;
1695 }
1696
1697 SDNode *ARMDAGToDAGISel::
1698 SelectT2CMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1699                     ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1700   ConstantSDNode *T = dyn_cast<ConstantSDNode>(TrueVal);
1701   if (!T)
1702     return 0;
1703
1704   if (Predicate_t2_so_imm(TrueVal.getNode())) {
1705     SDValue True = CurDAG->getTargetConstant(T->getZExtValue(), MVT::i32);
1706     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1707     SDValue Ops[] = { FalseVal, True, CC, CCR, InFlag };
1708     return CurDAG->SelectNodeTo(N,
1709                                 ARM::t2MOVCCi, MVT::i32, Ops, 5);
1710   }
1711   return 0;
1712 }
1713
1714 SDNode *ARMDAGToDAGISel::
1715 SelectARMCMOVSoImmOp(SDNode *N, SDValue FalseVal, SDValue TrueVal,
1716                      ARMCC::CondCodes CCVal, SDValue CCR, SDValue InFlag) {
1717   ConstantSDNode *T = dyn_cast<ConstantSDNode>(TrueVal);
1718   if (!T)
1719     return 0;
1720
1721   if (Predicate_so_imm(TrueVal.getNode())) {
1722     SDValue True = CurDAG->getTargetConstant(T->getZExtValue(), MVT::i32);
1723     SDValue CC = CurDAG->getTargetConstant(CCVal, MVT::i32);
1724     SDValue Ops[] = { FalseVal, True, CC, CCR, InFlag };
1725     return CurDAG->SelectNodeTo(N,
1726                                 ARM::MOVCCi, MVT::i32, Ops, 5);
1727   }
1728   return 0;
1729 }
1730
1731 SDNode *ARMDAGToDAGISel::SelectCMOVOp(SDNode *N) {
1732   EVT VT = N->getValueType(0);
1733   SDValue FalseVal = N->getOperand(0);
1734   SDValue TrueVal  = N->getOperand(1);
1735   SDValue CC = N->getOperand(2);
1736   SDValue CCR = N->getOperand(3);
1737   SDValue InFlag = N->getOperand(4);
1738   assert(CC.getOpcode() == ISD::Constant);
1739   assert(CCR.getOpcode() == ISD::Register);
1740   ARMCC::CondCodes CCVal =
1741     (ARMCC::CondCodes)cast<ConstantSDNode>(CC)->getZExtValue();
1742
1743   if (!Subtarget->isThumb1Only() && VT == MVT::i32) {
1744     // Pattern: (ARMcmov:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1745     // Emits: (MOVCCs:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1746     // Pattern complexity = 18  cost = 1  size = 0
1747     SDValue CPTmp0;
1748     SDValue CPTmp1;
1749     SDValue CPTmp2;
1750     if (Subtarget->isThumb()) {
1751       SDNode *Res = SelectT2CMOVShiftOp(N, FalseVal, TrueVal,
1752                                         CCVal, CCR, InFlag);
1753       if (!Res)
1754         Res = SelectT2CMOVShiftOp(N, TrueVal, FalseVal,
1755                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1756       if (Res)
1757         return Res;
1758     } else {
1759       SDNode *Res = SelectARMCMOVShiftOp(N, FalseVal, TrueVal,
1760                                          CCVal, CCR, InFlag);
1761       if (!Res)
1762         Res = SelectARMCMOVShiftOp(N, TrueVal, FalseVal,
1763                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1764       if (Res)
1765         return Res;
1766     }
1767
1768     // Pattern: (ARMcmov:i32 GPR:i32:$false,
1769     //             (imm:i32)<<P:Predicate_so_imm>>:$true,
1770     //             (imm:i32):$cc)
1771     // Emits: (MOVCCi:i32 GPR:i32:$false,
1772     //           (so_imm:i32 (imm:i32):$true), (imm:i32):$cc)
1773     // Pattern complexity = 10  cost = 1  size = 0
1774     if (Subtarget->isThumb()) {
1775       SDNode *Res = SelectT2CMOVSoImmOp(N, FalseVal, TrueVal,
1776                                         CCVal, CCR, InFlag);
1777       if (!Res)
1778         Res = SelectT2CMOVSoImmOp(N, TrueVal, FalseVal,
1779                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1780       if (Res)
1781         return Res;
1782     } else {
1783       SDNode *Res = SelectARMCMOVSoImmOp(N, FalseVal, TrueVal,
1784                                          CCVal, CCR, InFlag);
1785       if (!Res)
1786         Res = SelectARMCMOVSoImmOp(N, TrueVal, FalseVal,
1787                                ARMCC::getOppositeCondition(CCVal), CCR, InFlag);
1788       if (Res)
1789         return Res;
1790     }
1791   }
1792
1793   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1794   // Emits: (MOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1795   // Pattern complexity = 6  cost = 1  size = 0
1796   //
1797   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1798   // Emits: (tMOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1799   // Pattern complexity = 6  cost = 11  size = 0
1800   //
1801   // Also FCPYScc and FCPYDcc.
1802   SDValue Tmp2 = CurDAG->getTargetConstant(CCVal, MVT::i32);
1803   SDValue Ops[] = { FalseVal, TrueVal, Tmp2, CCR, InFlag };
1804   unsigned Opc = 0;
1805   switch (VT.getSimpleVT().SimpleTy) {
1806   default: assert(false && "Illegal conditional move type!");
1807     break;
1808   case MVT::i32:
1809     Opc = Subtarget->isThumb()
1810       ? (Subtarget->hasThumb2() ? ARM::t2MOVCCr : ARM::tMOVCCr_pseudo)
1811       : ARM::MOVCCr;
1812     break;
1813   case MVT::f32:
1814     Opc = ARM::VMOVScc;
1815     break;
1816   case MVT::f64:
1817     Opc = ARM::VMOVDcc;
1818     break;
1819   }
1820   return CurDAG->SelectNodeTo(N, Opc, VT, Ops, 5);
1821 }
1822
1823 SDNode *ARMDAGToDAGISel::SelectConcatVector(SDNode *N) {
1824   // The only time a CONCAT_VECTORS operation can have legal types is when
1825   // two 64-bit vectors are concatenated to a 128-bit vector.
1826   EVT VT = N->getValueType(0);
1827   if (!VT.is128BitVector() || N->getNumOperands() != 2)
1828     llvm_unreachable("unexpected CONCAT_VECTORS");
1829   DebugLoc dl = N->getDebugLoc();
1830   SDValue V0 = N->getOperand(0);
1831   SDValue V1 = N->getOperand(1);
1832   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
1833   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
1834   const SDValue Ops[] = { V0, SubReg0, V1, SubReg1 };
1835   return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, dl, VT, Ops, 4);
1836 }
1837
1838 SDNode *ARMDAGToDAGISel::Select(SDNode *N) {
1839   DebugLoc dl = N->getDebugLoc();
1840
1841   if (N->isMachineOpcode())
1842     return NULL;   // Already selected.
1843
1844   switch (N->getOpcode()) {
1845   default: break;
1846   case ISD::Constant: {
1847     unsigned Val = cast<ConstantSDNode>(N)->getZExtValue();
1848     bool UseCP = true;
1849     if (Subtarget->hasThumb2())
1850       // Thumb2-aware targets have the MOVT instruction, so all immediates can
1851       // be done with MOV + MOVT, at worst.
1852       UseCP = 0;
1853     else {
1854       if (Subtarget->isThumb()) {
1855         UseCP = (Val > 255 &&                          // MOV
1856                  ~Val > 255 &&                         // MOV + MVN
1857                  !ARM_AM::isThumbImmShiftedVal(Val));  // MOV + LSL
1858       } else
1859         UseCP = (ARM_AM::getSOImmVal(Val) == -1 &&     // MOV
1860                  ARM_AM::getSOImmVal(~Val) == -1 &&    // MVN
1861                  !ARM_AM::isSOImmTwoPartVal(Val));     // two instrs.
1862     }
1863
1864     if (UseCP) {
1865       SDValue CPIdx =
1866         CurDAG->getTargetConstantPool(ConstantInt::get(
1867                                   Type::getInt32Ty(*CurDAG->getContext()), Val),
1868                                       TLI.getPointerTy());
1869
1870       SDNode *ResNode;
1871       if (Subtarget->isThumb1Only()) {
1872         SDValue Pred = getAL(CurDAG);
1873         SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1874         SDValue Ops[] = { CPIdx, Pred, PredReg, CurDAG->getEntryNode() };
1875         ResNode = CurDAG->getMachineNode(ARM::tLDRcp, dl, MVT::i32, MVT::Other,
1876                                          Ops, 4);
1877       } else {
1878         SDValue Ops[] = {
1879           CPIdx,
1880           CurDAG->getRegister(0, MVT::i32),
1881           CurDAG->getTargetConstant(0, MVT::i32),
1882           getAL(CurDAG),
1883           CurDAG->getRegister(0, MVT::i32),
1884           CurDAG->getEntryNode()
1885         };
1886         ResNode=CurDAG->getMachineNode(ARM::LDRcp, dl, MVT::i32, MVT::Other,
1887                                        Ops, 6);
1888       }
1889       ReplaceUses(SDValue(N, 0), SDValue(ResNode, 0));
1890       return NULL;
1891     }
1892
1893     // Other cases are autogenerated.
1894     break;
1895   }
1896   case ISD::FrameIndex: {
1897     // Selects to ADDri FI, 0 which in turn will become ADDri SP, imm.
1898     int FI = cast<FrameIndexSDNode>(N)->getIndex();
1899     SDValue TFI = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1900     if (Subtarget->isThumb1Only()) {
1901       return CurDAG->SelectNodeTo(N, ARM::tADDrSPi, MVT::i32, TFI,
1902                                   CurDAG->getTargetConstant(0, MVT::i32));
1903     } else {
1904       unsigned Opc = ((Subtarget->isThumb() && Subtarget->hasThumb2()) ?
1905                       ARM::t2ADDri : ARM::ADDri);
1906       SDValue Ops[] = { TFI, CurDAG->getTargetConstant(0, MVT::i32),
1907                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1908                         CurDAG->getRegister(0, MVT::i32) };
1909       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1910     }
1911   }
1912   case ISD::SRL:
1913     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, false))
1914       return I;
1915     break;
1916   case ISD::SRA:
1917     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, true))
1918       return I;
1919     break;
1920   case ISD::MUL:
1921     if (Subtarget->isThumb1Only())
1922       break;
1923     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
1924       unsigned RHSV = C->getZExtValue();
1925       if (!RHSV) break;
1926       if (isPowerOf2_32(RHSV-1)) {  // 2^n+1?
1927         unsigned ShImm = Log2_32(RHSV-1);
1928         if (ShImm >= 32)
1929           break;
1930         SDValue V = N->getOperand(0);
1931         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1932         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1933         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1934         if (Subtarget->isThumb()) {
1935           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1936           return CurDAG->SelectNodeTo(N, ARM::t2ADDrs, MVT::i32, Ops, 6);
1937         } else {
1938           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1939           return CurDAG->SelectNodeTo(N, ARM::ADDrs, MVT::i32, Ops, 7);
1940         }
1941       }
1942       if (isPowerOf2_32(RHSV+1)) {  // 2^n-1?
1943         unsigned ShImm = Log2_32(RHSV+1);
1944         if (ShImm >= 32)
1945           break;
1946         SDValue V = N->getOperand(0);
1947         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1948         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1949         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1950         if (Subtarget->isThumb()) {
1951           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0 };
1952           return CurDAG->SelectNodeTo(N, ARM::t2RSBrs, MVT::i32, Ops, 5);
1953         } else {
1954           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1955           return CurDAG->SelectNodeTo(N, ARM::RSBrs, MVT::i32, Ops, 7);
1956         }
1957       }
1958     }
1959     break;
1960   case ISD::AND: {
1961     // Check for unsigned bitfield extract
1962     if (SDNode *I = SelectV6T2BitfieldExtractOp(N, false))
1963       return I;
1964
1965     // (and (or x, c2), c1) and top 16-bits of c1 and c2 match, lower 16-bits
1966     // of c1 are 0xffff, and lower 16-bit of c2 are 0. That is, the top 16-bits
1967     // are entirely contributed by c2 and lower 16-bits are entirely contributed
1968     // by x. That's equal to (or (and x, 0xffff), (and c1, 0xffff0000)).
1969     // Select it to: "movt x, ((c1 & 0xffff) >> 16)
1970     EVT VT = N->getValueType(0);
1971     if (VT != MVT::i32)
1972       break;
1973     unsigned Opc = (Subtarget->isThumb() && Subtarget->hasThumb2())
1974       ? ARM::t2MOVTi16
1975       : (Subtarget->hasV6T2Ops() ? ARM::MOVTi16 : 0);
1976     if (!Opc)
1977       break;
1978     SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
1979     ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1980     if (!N1C)
1981       break;
1982     if (N0.getOpcode() == ISD::OR && N0.getNode()->hasOneUse()) {
1983       SDValue N2 = N0.getOperand(1);
1984       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1985       if (!N2C)
1986         break;
1987       unsigned N1CVal = N1C->getZExtValue();
1988       unsigned N2CVal = N2C->getZExtValue();
1989       if ((N1CVal & 0xffff0000U) == (N2CVal & 0xffff0000U) &&
1990           (N1CVal & 0xffffU) == 0xffffU &&
1991           (N2CVal & 0xffffU) == 0x0U) {
1992         SDValue Imm16 = CurDAG->getTargetConstant((N2CVal & 0xFFFF0000U) >> 16,
1993                                                   MVT::i32);
1994         SDValue Ops[] = { N0.getOperand(0), Imm16,
1995                           getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
1996         return CurDAG->getMachineNode(Opc, dl, VT, Ops, 4);
1997       }
1998     }
1999     break;
2000   }
2001   case ARMISD::VMOVRRD:
2002     return CurDAG->getMachineNode(ARM::VMOVRRD, dl, MVT::i32, MVT::i32,
2003                                   N->getOperand(0), getAL(CurDAG),
2004                                   CurDAG->getRegister(0, MVT::i32));
2005   case ISD::UMUL_LOHI: {
2006     if (Subtarget->isThumb1Only())
2007       break;
2008     if (Subtarget->isThumb()) {
2009       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2010                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2011                         CurDAG->getRegister(0, MVT::i32) };
2012       return CurDAG->getMachineNode(ARM::t2UMULL, dl, MVT::i32, MVT::i32, Ops,4);
2013     } else {
2014       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2015                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2016                         CurDAG->getRegister(0, MVT::i32) };
2017       return CurDAG->getMachineNode(ARM::UMULL, dl, MVT::i32, MVT::i32, Ops, 5);
2018     }
2019   }
2020   case ISD::SMUL_LOHI: {
2021     if (Subtarget->isThumb1Only())
2022       break;
2023     if (Subtarget->isThumb()) {
2024       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2025                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
2026       return CurDAG->getMachineNode(ARM::t2SMULL, dl, MVT::i32, MVT::i32, Ops,4);
2027     } else {
2028       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),
2029                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
2030                         CurDAG->getRegister(0, MVT::i32) };
2031       return CurDAG->getMachineNode(ARM::SMULL, dl, MVT::i32, MVT::i32, Ops, 5);
2032     }
2033   }
2034   case ISD::LOAD: {
2035     SDNode *ResNode = 0;
2036     if (Subtarget->isThumb() && Subtarget->hasThumb2())
2037       ResNode = SelectT2IndexedLoad(N);
2038     else
2039       ResNode = SelectARMIndexedLoad(N);
2040     if (ResNode)
2041       return ResNode;
2042
2043     // VLDMQ must be custom-selected for "v2f64 load" to set the AM5Opc value.
2044     if (Subtarget->hasVFP2() &&
2045         N->getValueType(0).getSimpleVT().SimpleTy == MVT::v2f64) {
2046       SDValue Chain = N->getOperand(0);
2047       SDValue AM5Opc =
2048         CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::ia, 4), MVT::i32);
2049       SDValue Pred = getAL(CurDAG);
2050       SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2051       SDValue Ops[] = { N->getOperand(1), AM5Opc, Pred, PredReg, Chain };
2052       return CurDAG->getMachineNode(ARM::VLDMQ, dl, MVT::v2f64, MVT::Other,
2053                                     Ops, 5);
2054     }
2055     // Other cases are autogenerated.
2056     break;
2057   }
2058   case ISD::STORE: {
2059     // VSTMQ must be custom-selected for "v2f64 store" to set the AM5Opc value.
2060     if (Subtarget->hasVFP2() &&
2061         N->getOperand(1).getValueType().getSimpleVT().SimpleTy == MVT::v2f64) {
2062       SDValue Chain = N->getOperand(0);
2063       SDValue AM5Opc =
2064         CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::ia, 4), MVT::i32);
2065       SDValue Pred = getAL(CurDAG);
2066       SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2067       SDValue Ops[] = { N->getOperand(1), N->getOperand(2),
2068                         AM5Opc, Pred, PredReg, Chain };
2069       return CurDAG->getMachineNode(ARM::VSTMQ, dl, MVT::Other, Ops, 6);
2070     }
2071     // Other cases are autogenerated.
2072     break;
2073   }
2074   case ARMISD::BRCOND: {
2075     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2076     // Emits: (Bcc:void (bb:Other):$dst, (imm:i32):$cc)
2077     // Pattern complexity = 6  cost = 1  size = 0
2078
2079     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2080     // Emits: (tBcc:void (bb:Other):$dst, (imm:i32):$cc)
2081     // Pattern complexity = 6  cost = 1  size = 0
2082
2083     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
2084     // Emits: (t2Bcc:void (bb:Other):$dst, (imm:i32):$cc)
2085     // Pattern complexity = 6  cost = 1  size = 0
2086
2087     unsigned Opc = Subtarget->isThumb() ?
2088       ((Subtarget->hasThumb2()) ? ARM::t2Bcc : ARM::tBcc) : ARM::Bcc;
2089     SDValue Chain = N->getOperand(0);
2090     SDValue N1 = N->getOperand(1);
2091     SDValue N2 = N->getOperand(2);
2092     SDValue N3 = N->getOperand(3);
2093     SDValue InFlag = N->getOperand(4);
2094     assert(N1.getOpcode() == ISD::BasicBlock);
2095     assert(N2.getOpcode() == ISD::Constant);
2096     assert(N3.getOpcode() == ISD::Register);
2097
2098     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
2099                                cast<ConstantSDNode>(N2)->getZExtValue()),
2100                                MVT::i32);
2101     SDValue Ops[] = { N1, Tmp2, N3, Chain, InFlag };
2102     SDNode *ResNode = CurDAG->getMachineNode(Opc, dl, MVT::Other,
2103                                              MVT::Flag, Ops, 5);
2104     Chain = SDValue(ResNode, 0);
2105     if (N->getNumValues() == 2) {
2106       InFlag = SDValue(ResNode, 1);
2107       ReplaceUses(SDValue(N, 1), InFlag);
2108     }
2109     ReplaceUses(SDValue(N, 0),
2110                 SDValue(Chain.getNode(), Chain.getResNo()));
2111     return NULL;
2112   }
2113   case ARMISD::CMOV:
2114     return SelectCMOVOp(N);
2115   case ARMISD::CNEG: {
2116     EVT VT = N->getValueType(0);
2117     SDValue N0 = N->getOperand(0);
2118     SDValue N1 = N->getOperand(1);
2119     SDValue N2 = N->getOperand(2);
2120     SDValue N3 = N->getOperand(3);
2121     SDValue InFlag = N->getOperand(4);
2122     assert(N2.getOpcode() == ISD::Constant);
2123     assert(N3.getOpcode() == ISD::Register);
2124
2125     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
2126                                cast<ConstantSDNode>(N2)->getZExtValue()),
2127                                MVT::i32);
2128     SDValue Ops[] = { N0, N1, Tmp2, N3, InFlag };
2129     unsigned Opc = 0;
2130     switch (VT.getSimpleVT().SimpleTy) {
2131     default: assert(false && "Illegal conditional move type!");
2132       break;
2133     case MVT::f32:
2134       Opc = ARM::VNEGScc;
2135       break;
2136     case MVT::f64:
2137       Opc = ARM::VNEGDcc;
2138       break;
2139     }
2140     return CurDAG->SelectNodeTo(N, Opc, VT, Ops, 5);
2141   }
2142
2143   case ARMISD::VZIP: {
2144     unsigned Opc = 0;
2145     EVT VT = N->getValueType(0);
2146     switch (VT.getSimpleVT().SimpleTy) {
2147     default: return NULL;
2148     case MVT::v8i8:  Opc = ARM::VZIPd8; break;
2149     case MVT::v4i16: Opc = ARM::VZIPd16; break;
2150     case MVT::v2f32:
2151     case MVT::v2i32: Opc = ARM::VZIPd32; break;
2152     case MVT::v16i8: Opc = ARM::VZIPq8; break;
2153     case MVT::v8i16: Opc = ARM::VZIPq16; break;
2154     case MVT::v4f32:
2155     case MVT::v4i32: Opc = ARM::VZIPq32; break;
2156     }
2157     SDValue Pred = getAL(CurDAG);
2158     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2159     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2160     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2161   }
2162   case ARMISD::VUZP: {
2163     unsigned Opc = 0;
2164     EVT VT = N->getValueType(0);
2165     switch (VT.getSimpleVT().SimpleTy) {
2166     default: return NULL;
2167     case MVT::v8i8:  Opc = ARM::VUZPd8; break;
2168     case MVT::v4i16: Opc = ARM::VUZPd16; break;
2169     case MVT::v2f32:
2170     case MVT::v2i32: Opc = ARM::VUZPd32; break;
2171     case MVT::v16i8: Opc = ARM::VUZPq8; break;
2172     case MVT::v8i16: Opc = ARM::VUZPq16; break;
2173     case MVT::v4f32:
2174     case MVT::v4i32: Opc = ARM::VUZPq32; break;
2175     }
2176     SDValue Pred = getAL(CurDAG);
2177     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2178     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2179     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2180   }
2181   case ARMISD::VTRN: {
2182     unsigned Opc = 0;
2183     EVT VT = N->getValueType(0);
2184     switch (VT.getSimpleVT().SimpleTy) {
2185     default: return NULL;
2186     case MVT::v8i8:  Opc = ARM::VTRNd8; break;
2187     case MVT::v4i16: Opc = ARM::VTRNd16; break;
2188     case MVT::v2f32:
2189     case MVT::v2i32: Opc = ARM::VTRNd32; break;
2190     case MVT::v16i8: Opc = ARM::VTRNq8; break;
2191     case MVT::v8i16: Opc = ARM::VTRNq16; break;
2192     case MVT::v4f32:
2193     case MVT::v4i32: Opc = ARM::VTRNq32; break;
2194     }
2195     SDValue Pred = getAL(CurDAG);
2196     SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
2197     SDValue Ops[] = { N->getOperand(0), N->getOperand(1), Pred, PredReg };
2198     return CurDAG->getMachineNode(Opc, dl, VT, VT, Ops, 4);
2199   }
2200
2201   case ISD::INTRINSIC_VOID:
2202   case ISD::INTRINSIC_W_CHAIN: {
2203     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
2204     switch (IntNo) {
2205     default:
2206       break;
2207
2208     case Intrinsic::arm_neon_vld1: {
2209       unsigned DOpcodes[] = { ARM::VLD1d8, ARM::VLD1d16,
2210                               ARM::VLD1d32, ARM::VLD1d64 };
2211       unsigned QOpcodes[] = { ARM::VLD1q8, ARM::VLD1q16,
2212                               ARM::VLD1q32, ARM::VLD1q64 };
2213       return SelectVLD(N, 1, DOpcodes, QOpcodes, 0);
2214     }
2215
2216     case Intrinsic::arm_neon_vld2: {
2217       unsigned DOpcodes[] = { ARM::VLD2d8, ARM::VLD2d16,
2218                               ARM::VLD2d32, ARM::VLD1q64 };
2219       unsigned QOpcodes[] = { ARM::VLD2q8, ARM::VLD2q16, ARM::VLD2q32 };
2220       return SelectVLD(N, 2, DOpcodes, QOpcodes, 0);
2221     }
2222
2223     case Intrinsic::arm_neon_vld3: {
2224       unsigned DOpcodes[] = { ARM::VLD3d8, ARM::VLD3d16,
2225                               ARM::VLD3d32, ARM::VLD1d64T };
2226       unsigned QOpcodes0[] = { ARM::VLD3q8_UPD,
2227                                ARM::VLD3q16_UPD,
2228                                ARM::VLD3q32_UPD };
2229       unsigned QOpcodes1[] = { ARM::VLD3q8odd_UPD,
2230                                ARM::VLD3q16odd_UPD,
2231                                ARM::VLD3q32odd_UPD };
2232       return SelectVLD(N, 3, DOpcodes, QOpcodes0, QOpcodes1);
2233     }
2234
2235     case Intrinsic::arm_neon_vld4: {
2236       unsigned DOpcodes[] = { ARM::VLD4d8, ARM::VLD4d16,
2237                               ARM::VLD4d32, ARM::VLD1d64Q };
2238       unsigned QOpcodes0[] = { ARM::VLD4q8_UPD,
2239                                ARM::VLD4q16_UPD,
2240                                ARM::VLD4q32_UPD };
2241       unsigned QOpcodes1[] = { ARM::VLD4q8odd_UPD,
2242                                ARM::VLD4q16odd_UPD,
2243                                ARM::VLD4q32odd_UPD };
2244       return SelectVLD(N, 4, DOpcodes, QOpcodes0, QOpcodes1);
2245     }
2246
2247     case Intrinsic::arm_neon_vld2lane: {
2248       unsigned DOpcodes[] = { ARM::VLD2LNd8, ARM::VLD2LNd16, ARM::VLD2LNd32 };
2249       unsigned QOpcodes0[] = { ARM::VLD2LNq16, ARM::VLD2LNq32 };
2250       unsigned QOpcodes1[] = { ARM::VLD2LNq16odd, ARM::VLD2LNq32odd };
2251       return SelectVLDSTLane(N, true, 2, DOpcodes, QOpcodes0, QOpcodes1);
2252     }
2253
2254     case Intrinsic::arm_neon_vld3lane: {
2255       unsigned DOpcodes[] = { ARM::VLD3LNd8, ARM::VLD3LNd16, ARM::VLD3LNd32 };
2256       unsigned QOpcodes0[] = { ARM::VLD3LNq16, ARM::VLD3LNq32 };
2257       unsigned QOpcodes1[] = { ARM::VLD3LNq16odd, ARM::VLD3LNq32odd };
2258       return SelectVLDSTLane(N, true, 3, DOpcodes, QOpcodes0, QOpcodes1);
2259     }
2260
2261     case Intrinsic::arm_neon_vld4lane: {
2262       unsigned DOpcodes[] = { ARM::VLD4LNd8, ARM::VLD4LNd16, ARM::VLD4LNd32 };
2263       unsigned QOpcodes0[] = { ARM::VLD4LNq16, ARM::VLD4LNq32 };
2264       unsigned QOpcodes1[] = { ARM::VLD4LNq16odd, ARM::VLD4LNq32odd };
2265       return SelectVLDSTLane(N, true, 4, DOpcodes, QOpcodes0, QOpcodes1);
2266     }
2267
2268     case Intrinsic::arm_neon_vst1: {
2269       unsigned DOpcodes[] = { ARM::VST1d8, ARM::VST1d16,
2270                               ARM::VST1d32, ARM::VST1d64 };
2271       unsigned QOpcodes[] = { ARM::VST1q8, ARM::VST1q16,
2272                               ARM::VST1q32, ARM::VST1q64 };
2273       return SelectVST(N, 1, DOpcodes, QOpcodes, 0);
2274     }
2275
2276     case Intrinsic::arm_neon_vst2: {
2277       unsigned DOpcodes[] = { ARM::VST2d8, ARM::VST2d16,
2278                               ARM::VST2d32, ARM::VST1q64 };
2279       unsigned QOpcodes[] = { ARM::VST2q8, ARM::VST2q16, ARM::VST2q32 };
2280       return SelectVST(N, 2, DOpcodes, QOpcodes, 0);
2281     }
2282
2283     case Intrinsic::arm_neon_vst3: {
2284       unsigned DOpcodes[] = { ARM::VST3d8, ARM::VST3d16,
2285                               ARM::VST3d32, ARM::VST1d64T };
2286       unsigned QOpcodes0[] = { ARM::VST3q8_UPD,
2287                                ARM::VST3q16_UPD,
2288                                ARM::VST3q32_UPD };
2289       unsigned QOpcodes1[] = { ARM::VST3q8odd_UPD,
2290                                ARM::VST3q16odd_UPD,
2291                                ARM::VST3q32odd_UPD };
2292       return SelectVST(N, 3, DOpcodes, QOpcodes0, QOpcodes1);
2293     }
2294
2295     case Intrinsic::arm_neon_vst4: {
2296       unsigned DOpcodes[] = { ARM::VST4d8, ARM::VST4d16,
2297                               ARM::VST4d32, ARM::VST1d64Q };
2298       unsigned QOpcodes0[] = { ARM::VST4q8_UPD,
2299                                ARM::VST4q16_UPD,
2300                                ARM::VST4q32_UPD };
2301       unsigned QOpcodes1[] = { ARM::VST4q8odd_UPD,
2302                                ARM::VST4q16odd_UPD,
2303                                ARM::VST4q32odd_UPD };
2304       return SelectVST(N, 4, DOpcodes, QOpcodes0, QOpcodes1);
2305     }
2306
2307     case Intrinsic::arm_neon_vst2lane: {
2308       unsigned DOpcodes[] = { ARM::VST2LNd8, ARM::VST2LNd16, ARM::VST2LNd32 };
2309       unsigned QOpcodes0[] = { ARM::VST2LNq16, ARM::VST2LNq32 };
2310       unsigned QOpcodes1[] = { ARM::VST2LNq16odd, ARM::VST2LNq32odd };
2311       return SelectVLDSTLane(N, false, 2, DOpcodes, QOpcodes0, QOpcodes1);
2312     }
2313
2314     case Intrinsic::arm_neon_vst3lane: {
2315       unsigned DOpcodes[] = { ARM::VST3LNd8, ARM::VST3LNd16, ARM::VST3LNd32 };
2316       unsigned QOpcodes0[] = { ARM::VST3LNq16, ARM::VST3LNq32 };
2317       unsigned QOpcodes1[] = { ARM::VST3LNq16odd, ARM::VST3LNq32odd };
2318       return SelectVLDSTLane(N, false, 3, DOpcodes, QOpcodes0, QOpcodes1);
2319     }
2320
2321     case Intrinsic::arm_neon_vst4lane: {
2322       unsigned DOpcodes[] = { ARM::VST4LNd8, ARM::VST4LNd16, ARM::VST4LNd32 };
2323       unsigned QOpcodes0[] = { ARM::VST4LNq16, ARM::VST4LNq32 };
2324       unsigned QOpcodes1[] = { ARM::VST4LNq16odd, ARM::VST4LNq32odd };
2325       return SelectVLDSTLane(N, false, 4, DOpcodes, QOpcodes0, QOpcodes1);
2326     }
2327     }
2328     break;
2329   }
2330
2331   case ISD::CONCAT_VECTORS:
2332     return SelectConcatVector(N);
2333   }
2334
2335   return SelectCode(N);
2336 }
2337
2338 bool ARMDAGToDAGISel::
2339 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2340                              std::vector<SDValue> &OutOps) {
2341   assert(ConstraintCode == 'm' && "unexpected asm memory constraint");
2342   // Require the address to be in a register.  That is safe for all ARM
2343   // variants and it is hard to do anything much smarter without knowing
2344   // how the operand is used.
2345   OutOps.push_back(Op);
2346   return false;
2347 }
2348
2349 /// createARMISelDag - This pass converts a legalized DAG into a
2350 /// ARM-specific DAG, ready for instruction scheduling.
2351 ///
2352 FunctionPass *llvm::createARMISelDag(ARMBaseTargetMachine &TM,
2353                                      CodeGenOpt::Level OptLevel) {
2354   return new ARMDAGToDAGISel(TM, OptLevel);
2355 }
2356
2357 /// ModelWithRegSequence - Return true if isel should use REG_SEQUENCE to model
2358 /// operations involving sub-registers.
2359 bool llvm::ModelWithRegSequence() {
2360   return UseRegSeq;
2361 }