lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMPerfectShuffle.h"
  21 #include "ARMRegisterInfo.h"
  22 #include "ARMSubtarget.h"
  23 #include "ARMTargetMachine.h"
  24 #include "ARMTargetObjectFile.h"
  25 #include "llvm/CallingConv.h"
  26 #include "llvm/Constants.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/GlobalValue.h"
  29 #include "llvm/Instruction.h"
  30 #include "llvm/Intrinsics.h"
  31 #include "llvm/Type.h"
  32 #include "llvm/CodeGen/CallingConvLower.h"
  33 #include "llvm/CodeGen/MachineBasicBlock.h"
  34 #include "llvm/CodeGen/MachineFrameInfo.h"
  35 #include "llvm/CodeGen/MachineFunction.h"
  36 #include "llvm/CodeGen/MachineInstrBuilder.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/CodeGen/SelectionDAG.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/VectorExtras.h"
  42 #include "llvm/Support/ErrorHandling.h"
  43 #include "llvm/Support/MathExtras.h"
  44 #include <sstream>
  45 using namespace llvm;
  46
  47 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  48                                    CCValAssign::LocInfo &LocInfo,
  49                                    ISD::ArgFlagsTy &ArgFlags,
  50                                    CCState &State);
  51 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  52                                     CCValAssign::LocInfo &LocInfo,
  53                                     ISD::ArgFlagsTy &ArgFlags,
  54                                     CCState &State);
  55 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  56                                       CCValAssign::LocInfo &LocInfo,
  57                                       ISD::ArgFlagsTy &ArgFlags,
  58                                       CCState &State);
  59 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  60                                        CCValAssign::LocInfo &LocInfo,
  61                                        ISD::ArgFlagsTy &ArgFlags,
  62                                        CCState &State);
  63
  64 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  65                                        EVT PromotedBitwiseVT) {
  66   if (VT != PromotedLdStVT) {
  67     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  68     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  69                        PromotedLdStVT.getSimpleVT());
  70
  71     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  72     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  73                        PromotedLdStVT.getSimpleVT());
  74   }
  75
  76   EVT ElemTy = VT.getVectorElementType();
  77   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  78     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  79   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
  80     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  81   if (ElemTy != MVT::i32) {
  82     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
  83     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
  84     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
  85     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
  86   }
  87   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  88   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  89   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Custom);
  90   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
  91   if (VT.isInteger()) {
  92     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
  93     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
  94     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
  95   }
  96
  97   // Promote all bit-wise operations.
  98   if (VT.isInteger() && VT != PromotedBitwiseVT) {
  99     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 101                        PromotedBitwiseVT.getSimpleVT());
 102     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 103     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 104                        PromotedBitwiseVT.getSimpleVT());
 105     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 106     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 107                        PromotedBitwiseVT.getSimpleVT());
 108   }
 109
 110   // Neon does not support vector divide/remainder operations.
 111   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 112   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 113   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 114   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 115   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 116   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 117 }
 118
 119 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 120   addRegisterClass(VT, ARM::DPRRegisterClass);
 121   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 122 }
 123
 124 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 125   addRegisterClass(VT, ARM::QPRRegisterClass);
 126   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 127 }
 128
 129 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 130   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 131     return new TargetLoweringObjectFileMachO();
 132   return new ARMElfTargetObjectFile();
 133 }
 134
 135 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 136     : TargetLowering(TM, createTLOF(TM)) {
 137   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 138
 139   if (Subtarget->isTargetDarwin()) {
 140     // Uses VFP for Thumb libfuncs if available.
 141     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 142       // Single-precision floating-point arithmetic.
 143       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 144       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 145       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 146       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 147
 148       // Double-precision floating-point arithmetic.
 149       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 150       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 151       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 152       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 153
 154       // Single-precision comparisons.
 155       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 156       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 157       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 158       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 159       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 160       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 161       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 162       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 163
 164       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 165       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 166       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 167       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 168       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 169       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 170       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 171       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 172
 173       // Double-precision comparisons.
 174       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 175       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 176       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 177       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 178       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 179       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 180       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 181       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 182
 183       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 184       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 185       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 186       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 187       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 188       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 189       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 190       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 191
 192       // Floating-point to integer conversions.
 193       // i64 conversions are done via library routines even when generating VFP
 194       // instructions, so use the same ones.
 195       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 196       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 197       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 198       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 199
 200       // Conversions between floating types.
 201       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 202       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 203
 204       // Integer to floating-point conversions.
 205       // i64 conversions are done via library routines even when generating VFP
 206       // instructions, so use the same ones.
 207       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 208       // e.g., __floatunsidf vs. __floatunssidfvfp.
 209       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 210       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 211       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 212       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 213     }
 214   }
 215
 216   // These libcalls are not available in 32-bit.
 217   setLibcallName(RTLIB::SHL_I128, 0);
 218   setLibcallName(RTLIB::SRL_I128, 0);
 219   setLibcallName(RTLIB::SRA_I128, 0);
 220
 221   // Libcalls should use the AAPCS base standard ABI, even if hard float
 222   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 223   if (Subtarget->isAAPCS_ABI()) {
 224     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 225       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 226                             CallingConv::ARM_AAPCS);
 227     }
 228   }
 229
 230   if (Subtarget->isThumb1Only())
 231     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 232   else
 233     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 234   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 235     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 236     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 237
 238     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 239   }
 240
 241   if (Subtarget->hasNEON()) {
 242     addDRTypeForNEON(MVT::v2f32);
 243     addDRTypeForNEON(MVT::v8i8);
 244     addDRTypeForNEON(MVT::v4i16);
 245     addDRTypeForNEON(MVT::v2i32);
 246     addDRTypeForNEON(MVT::v1i64);
 247
 248     addQRTypeForNEON(MVT::v4f32);
 249     addQRTypeForNEON(MVT::v2f64);
 250     addQRTypeForNEON(MVT::v16i8);
 251     addQRTypeForNEON(MVT::v8i16);
 252     addQRTypeForNEON(MVT::v4i32);
 253     addQRTypeForNEON(MVT::v2i64);
 254
 255     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 256     // neither Neon nor VFP support any arithmetic operations on it.
 257     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 258     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 259     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 260     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 261     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 262     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 263     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 264     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 265     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 266     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 267     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 268     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 269     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 270     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 271     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 272     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 273     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 274     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 275     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 276     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 277     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 278     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 279     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 280     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 281
 282     // Neon does not support some operations on v1i64 and v2i64 types.
 283     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 284     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 285     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 286     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 287
 288     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 289     setTargetDAGCombine(ISD::SHL);
 290     setTargetDAGCombine(ISD::SRL);
 291     setTargetDAGCombine(ISD::SRA);
 292     setTargetDAGCombine(ISD::SIGN_EXTEND);
 293     setTargetDAGCombine(ISD::ZERO_EXTEND);
 294     setTargetDAGCombine(ISD::ANY_EXTEND);
 295   }
 296
 297   computeRegisterProperties();
 298
 299   // ARM does not have f32 extending load.
 300   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 301
 302   // ARM does not have i1 sign extending load.
 303   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 304
 305   // ARM supports all 4 flavors of integer indexed load / store.
 306   if (!Subtarget->isThumb1Only()) {
 307     for (unsigned im = (unsigned)ISD::PRE_INC;
 308          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 309       setIndexedLoadAction(im,  MVT::i1,  Legal);
 310       setIndexedLoadAction(im,  MVT::i8,  Legal);
 311       setIndexedLoadAction(im,  MVT::i16, Legal);
 312       setIndexedLoadAction(im,  MVT::i32, Legal);
 313       setIndexedStoreAction(im, MVT::i1,  Legal);
 314       setIndexedStoreAction(im, MVT::i8,  Legal);
 315       setIndexedStoreAction(im, MVT::i16, Legal);
 316       setIndexedStoreAction(im, MVT::i32, Legal);
 317     }
 318   }
 319
 320   // i64 operation support.
 321   if (Subtarget->isThumb1Only()) {
 322     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 323     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 324     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 325     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 326     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 327   } else {
 328     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 329     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 330     if (!Subtarget->hasV6Ops())
 331       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 332   }
 333   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 334   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 335   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 336   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 337   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 338
 339   // ARM does not have ROTL.
 340   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 341   setOperationAction(ISD::CTTZ,  MVT::i32, Expand);
 342   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 343   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 344     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 345
 346   // Only ARMv6 has BSWAP.
 347   if (!Subtarget->hasV6Ops())
 348     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 349
 350   // These are expanded into libcalls.
 351   setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 352   setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 353   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 354   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 355   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 356   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 357
 358   // Support label based line numbers.
 359   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 360   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 361
 362   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 363   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 364   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 365   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 366   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 367
 368   // Use the default implementation.
 369   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 370   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 371   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 372   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 373   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 374   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 375   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 376   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 377   // doesn't yet know how to not do that for SjLj.
 378   setExceptionSelectorRegister(ARM::R0);
 379   if (Subtarget->isThumb())
 380     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 381   else
 382     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 383   setOperationAction(ISD::MEMBARRIER,         MVT::Other, Expand);
 384
 385   if (!Subtarget->hasV6Ops() && !Subtarget->isThumb2()) {
 386     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 387     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 388   }
 389   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 390
 391   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 392     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR iff target supports vfp2.
 393     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 394
 395   // We want to custom lower some of our intrinsics.
 396   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 397
 398   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 399   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 400   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 401   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 402   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 403   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 404   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 405   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 406   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 407
 408   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 409   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 410   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 411   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 412   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 413
 414   // We don't support sin/cos/fmod/copysign/pow
 415   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 416   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 417   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 418   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 419   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 420   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 421   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 422     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 423     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 424   }
 425   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 426   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 427
 428   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 429   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 430     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 431     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 432     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 433     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 434   }
 435
 436   // We have target-specific dag combine patterns for the following nodes:
 437   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 438   setTargetDAGCombine(ISD::ADD);
 439   setTargetDAGCombine(ISD::SUB);
 440
 441   setStackPointerRegisterToSaveRestore(ARM::SP);
 442   setSchedulingPreference(SchedulingForRegPressure);
 443
 444   // FIXME: If-converter should use instruction latency to determine
 445   // profitability rather than relying on fixed limits.
 446   if (Subtarget->getCPUString() == "generic") {
 447     // Generic (and overly aggressive) if-conversion limits.
 448     setIfCvtBlockSizeLimit(10);
 449     setIfCvtDupBlockSizeLimit(2);
 450   } else if (Subtarget->hasV6Ops()) {
 451     setIfCvtBlockSizeLimit(2);
 452     setIfCvtDupBlockSizeLimit(1);
 453   } else {
 454     setIfCvtBlockSizeLimit(3);
 455     setIfCvtDupBlockSizeLimit(2);
 456   }
 457
 458   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 459   // Do not enable CodePlacementOpt for now: it currently runs after the
 460   // ARMConstantIslandPass and messes up branch relaxation and placement
 461   // of constant islands.
 462   // benefitFromCodePlacementOpt = true;
 463 }
 464
 465 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 466   switch (Opcode) {
 467   default: return 0;
 468   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 469   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 470   case ARMISD::CALL:          return "ARMISD::CALL";
 471   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 472   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 473   case ARMISD::tCALL:         return "ARMISD::tCALL";
 474   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 475   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 476   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 477   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 478   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 479   case ARMISD::CMP:           return "ARMISD::CMP";
 480   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 481   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 482   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 483   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 484   case ARMISD::CMOV:          return "ARMISD::CMOV";
 485   case ARMISD::CNEG:          return "ARMISD::CNEG";
 486
 487   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 488   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 489   case ARMISD::SITOF:         return "ARMISD::SITOF";
 490   case ARMISD::UITOF:         return "ARMISD::UITOF";
 491
 492   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 493   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 494   case ARMISD::RRX:           return "ARMISD::RRX";
 495
 496   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 497   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 498
 499   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 500   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 501
 502   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 503
 504   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 505
 506   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 507   case ARMISD::VCGE:          return "ARMISD::VCGE";
 508   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 509   case ARMISD::VCGT:          return "ARMISD::VCGT";
 510   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 511   case ARMISD::VTST:          return "ARMISD::VTST";
 512
 513   case ARMISD::VSHL:          return "ARMISD::VSHL";
 514   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 515   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 516   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 517   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 518   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 519   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 520   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 521   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 522   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 523   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 524   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 525   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 526   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 527   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 528   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 529   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 530   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 531   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 532   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 533   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 534   case ARMISD::VDUP:          return "ARMISD::VDUP";
 535   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 536   case ARMISD::VEXT:          return "ARMISD::VEXT";
 537   case ARMISD::VREV64:        return "ARMISD::VREV64";
 538   case ARMISD::VREV32:        return "ARMISD::VREV32";
 539   case ARMISD::VREV16:        return "ARMISD::VREV16";
 540   case ARMISD::VZIP:          return "ARMISD::VZIP";
 541   case ARMISD::VUZP:          return "ARMISD::VUZP";
 542   case ARMISD::VTRN:          return "ARMISD::VTRN";
 543   }
 544 }
 545
 546 /// getFunctionAlignment - Return the Log2 alignment of this function.
 547 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 548   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 0 : 1;
 549 }
 550
 551 //===----------------------------------------------------------------------===//
 552 // Lowering Code
 553 //===----------------------------------------------------------------------===//
 554
 555 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 556 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 557   switch (CC) {
 558   default: llvm_unreachable("Unknown condition code!");
 559   case ISD::SETNE:  return ARMCC::NE;
 560   case ISD::SETEQ:  return ARMCC::EQ;
 561   case ISD::SETGT:  return ARMCC::GT;
 562   case ISD::SETGE:  return ARMCC::GE;
 563   case ISD::SETLT:  return ARMCC::LT;
 564   case ISD::SETLE:  return ARMCC::LE;
 565   case ISD::SETUGT: return ARMCC::HI;
 566   case ISD::SETUGE: return ARMCC::HS;
 567   case ISD::SETULT: return ARMCC::LO;
 568   case ISD::SETULE: return ARMCC::LS;
 569   }
 570 }
 571
 572 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 573 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 574                         ARMCC::CondCodes &CondCode2) {
 575   CondCode2 = ARMCC::AL;
 576   switch (CC) {
 577   default: llvm_unreachable("Unknown FP condition!");
 578   case ISD::SETEQ:
 579   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 580   case ISD::SETGT:
 581   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 582   case ISD::SETGE:
 583   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 584   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 585   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 586   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 587   case ISD::SETO:   CondCode = ARMCC::VC; break;
 588   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 589   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 590   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 591   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 592   case ISD::SETLT:
 593   case ISD::SETULT: CondCode = ARMCC::LT; break;
 594   case ISD::SETLE:
 595   case ISD::SETULE: CondCode = ARMCC::LE; break;
 596   case ISD::SETNE:
 597   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 598   }
 599 }
 600
 601 //===----------------------------------------------------------------------===//
 602 //                      Calling Convention Implementation
 603 //===----------------------------------------------------------------------===//
 604
 605 #include "ARMGenCallingConv.inc"
 606
 607 // APCS f64 is in register pairs, possibly split to stack
 608 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 609                           CCValAssign::LocInfo &LocInfo,
 610                           CCState &State, bool CanFail) {
 611   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 612
 613   // Try to get the first register.
 614   if (unsigned Reg = State.AllocateReg(RegList, 4))
 615     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 616   else {
 617     // For the 2nd half of a v2f64, do not fail.
 618     if (CanFail)
 619       return false;
 620
 621     // Put the whole thing on the stack.
 622     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 623                                            State.AllocateStack(8, 4),
 624                                            LocVT, LocInfo));
 625     return true;
 626   }
 627
 628   // Try to get the second register.
 629   if (unsigned Reg = State.AllocateReg(RegList, 4))
 630     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 631   else
 632     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 633                                            State.AllocateStack(4, 4),
 634                                            LocVT, LocInfo));
 635   return true;
 636 }
 637
 638 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 639                                    CCValAssign::LocInfo &LocInfo,
 640                                    ISD::ArgFlagsTy &ArgFlags,
 641                                    CCState &State) {
 642   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 643     return false;
 644   if (LocVT == MVT::v2f64 &&
 645       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 646     return false;
 647   return true;  // we handled it
 648 }
 649
 650 // AAPCS f64 is in aligned register pairs
 651 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 652                            CCValAssign::LocInfo &LocInfo,
 653                            CCState &State, bool CanFail) {
 654   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 655   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 656
 657   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 658   if (Reg == 0) {
 659     // For the 2nd half of a v2f64, do not just fail.
 660     if (CanFail)
 661       return false;
 662
 663     // Put the whole thing on the stack.
 664     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 665                                            State.AllocateStack(8, 8),
 666                                            LocVT, LocInfo));
 667     return true;
 668   }
 669
 670   unsigned i;
 671   for (i = 0; i < 2; ++i)
 672     if (HiRegList[i] == Reg)
 673       break;
 674
 675   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 676   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 677                                          LocVT, LocInfo));
 678   return true;
 679 }
 680
 681 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 682                                     CCValAssign::LocInfo &LocInfo,
 683                                     ISD::ArgFlagsTy &ArgFlags,
 684                                     CCState &State) {
 685   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 686     return false;
 687   if (LocVT == MVT::v2f64 &&
 688       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 689     return false;
 690   return true;  // we handled it
 691 }
 692
 693 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 694                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 695   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 696   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 697
 698   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 699   if (Reg == 0)
 700     return false; // we didn't handle it
 701
 702   unsigned i;
 703   for (i = 0; i < 2; ++i)
 704     if (HiRegList[i] == Reg)
 705       break;
 706
 707   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 708   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 709                                          LocVT, LocInfo));
 710   return true;
 711 }
 712
 713 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 714                                       CCValAssign::LocInfo &LocInfo,
 715                                       ISD::ArgFlagsTy &ArgFlags,
 716                                       CCState &State) {
 717   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 718     return false;
 719   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 720     return false;
 721   return true;  // we handled it
 722 }
 723
 724 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 725                                        CCValAssign::LocInfo &LocInfo,
 726                                        ISD::ArgFlagsTy &ArgFlags,
 727                                        CCState &State) {
 728   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 729                                    State);
 730 }
 731
 732 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 733 /// given CallingConvention value.
 734 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 735                                                  bool Return,
 736                                                  bool isVarArg) const {
 737   switch (CC) {
 738   default:
 739     llvm_unreachable("Unsupported calling convention");
 740   case CallingConv::C:
 741   case CallingConv::Fast:
 742     // Use target triple & subtarget features to do actual dispatch.
 743     if (Subtarget->isAAPCS_ABI()) {
 744       if (Subtarget->hasVFP2() &&
 745           FloatABIType == FloatABI::Hard && !isVarArg)
 746         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 747       else
 748         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 749     } else
 750         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 751   case CallingConv::ARM_AAPCS_VFP:
 752     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 753   case CallingConv::ARM_AAPCS:
 754     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 755   case CallingConv::ARM_APCS:
 756     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 757   }
 758 }
 759
 760 /// LowerCallResult - Lower the result values of a call into the
 761 /// appropriate copies out of appropriate physical registers.
 762 SDValue
 763 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 764                                    CallingConv::ID CallConv, bool isVarArg,
 765                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 766                                    DebugLoc dl, SelectionDAG &DAG,
 767                                    SmallVectorImpl<SDValue> &InVals) {
 768
 769   // Assign locations to each value returned by this call.
 770   SmallVector<CCValAssign, 16> RVLocs;
 771   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 772                  RVLocs, *DAG.getContext());
 773   CCInfo.AnalyzeCallResult(Ins,
 774                            CCAssignFnForNode(CallConv, /* Return*/ true,
 775                                              isVarArg));
 776
 777   // Copy all of the result registers out of their specified physreg.
 778   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 779     CCValAssign VA = RVLocs[i];
 780
 781     SDValue Val;
 782     if (VA.needsCustom()) {
 783       // Handle f64 or half of a v2f64.
 784       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 785                                       InFlag);
 786       Chain = Lo.getValue(1);
 787       InFlag = Lo.getValue(2);
 788       VA = RVLocs[++i]; // skip ahead to next loc
 789       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 790                                       InFlag);
 791       Chain = Hi.getValue(1);
 792       InFlag = Hi.getValue(2);
 793       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 794
 795       if (VA.getLocVT() == MVT::v2f64) {
 796         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 797         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 798                           DAG.getConstant(0, MVT::i32));
 799
 800         VA = RVLocs[++i]; // skip ahead to next loc
 801         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 802         Chain = Lo.getValue(1);
 803         InFlag = Lo.getValue(2);
 804         VA = RVLocs[++i]; // skip ahead to next loc
 805         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 806         Chain = Hi.getValue(1);
 807         InFlag = Hi.getValue(2);
 808         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 809         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 810                           DAG.getConstant(1, MVT::i32));
 811       }
 812     } else {
 813       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 814                                InFlag);
 815       Chain = Val.getValue(1);
 816       InFlag = Val.getValue(2);
 817     }
 818
 819     switch (VA.getLocInfo()) {
 820     default: llvm_unreachable("Unknown loc info!");
 821     case CCValAssign::Full: break;
 822     case CCValAssign::BCvt:
 823       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 824       break;
 825     }
 826
 827     InVals.push_back(Val);
 828   }
 829
 830   return Chain;
 831 }
 832
 833 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 834 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 835 /// specified by the specific parameter attribute.  The copy will be passed as
 836 /// a byval function parameter.
 837 /// Sometimes what we are copying is the end of a larger object, the part that
 838 /// does not fit in registers.
 839 static SDValue
 840 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 841                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 842                           DebugLoc dl) {
 843   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 844   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 845                        /*AlwaysInline=*/false, NULL, 0, NULL, 0);
 846 }
 847
 848 /// LowerMemOpCallTo - Store the argument to the stack.
 849 SDValue
 850 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 851                                     SDValue StackPtr, SDValue Arg,
 852                                     DebugLoc dl, SelectionDAG &DAG,
 853                                     const CCValAssign &VA,
 854                                     ISD::ArgFlagsTy Flags) {
 855   unsigned LocMemOffset = VA.getLocMemOffset();
 856   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 857   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 858   if (Flags.isByVal()) {
 859     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 860   }
 861   return DAG.getStore(Chain, dl, Arg, PtrOff,
 862                       PseudoSourceValue::getStack(), LocMemOffset);
 863 }
 864
 865 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 866                                          SDValue Chain, SDValue &Arg,
 867                                          RegsToPassVector &RegsToPass,
 868                                          CCValAssign &VA, CCValAssign &NextVA,
 869                                          SDValue &StackPtr,
 870                                          SmallVector<SDValue, 8> &MemOpChains,
 871                                          ISD::ArgFlagsTy Flags) {
 872
 873   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
 874                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
 875   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
 876
 877   if (NextVA.isRegLoc())
 878     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
 879   else {
 880     assert(NextVA.isMemLoc());
 881     if (StackPtr.getNode() == 0)
 882       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 883
 884     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
 885                                            dl, DAG, NextVA,
 886                                            Flags));
 887   }
 888 }
 889
 890 /// LowerCall - Lowering a call into a callseq_start <-
 891 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 892 /// nodes.
 893 SDValue
 894 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 895                              CallingConv::ID CallConv, bool isVarArg,
 896                              bool isTailCall,
 897                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 898                              const SmallVectorImpl<ISD::InputArg> &Ins,
 899                              DebugLoc dl, SelectionDAG &DAG,
 900                              SmallVectorImpl<SDValue> &InVals) {
 901
 902   // Analyze operands of the call, assigning locations to each operand.
 903   SmallVector<CCValAssign, 16> ArgLocs;
 904   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
 905                  *DAG.getContext());
 906   CCInfo.AnalyzeCallOperands(Outs,
 907                              CCAssignFnForNode(CallConv, /* Return*/ false,
 908                                                isVarArg));
 909
 910   // Get a count of how many bytes are to be pushed on the stack.
 911   unsigned NumBytes = CCInfo.getNextStackOffset();
 912
 913   // Adjust the stack pointer for the new arguments...
 914   // These operations are automatically eliminated by the prolog/epilog pass
 915   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 916
 917   SDValue StackPtr = DAG.getRegister(ARM::SP, MVT::i32);
 918
 919   RegsToPassVector RegsToPass;
 920   SmallVector<SDValue, 8> MemOpChains;
 921
 922   // Walk the register/memloc assignments, inserting copies/loads.  In the case
 923   // of tail call optimization, arguments are handled later.
 924   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
 925        i != e;
 926        ++i, ++realArgIdx) {
 927     CCValAssign &VA = ArgLocs[i];
 928     SDValue Arg = Outs[realArgIdx].Val;
 929     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
 930
 931     // Promote the value if needed.
 932     switch (VA.getLocInfo()) {
 933     default: llvm_unreachable("Unknown loc info!");
 934     case CCValAssign::Full: break;
 935     case CCValAssign::SExt:
 936       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 937       break;
 938     case CCValAssign::ZExt:
 939       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 940       break;
 941     case CCValAssign::AExt:
 942       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 943       break;
 944     case CCValAssign::BCvt:
 945       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
 946       break;
 947     }
 948
 949     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
 950     if (VA.needsCustom()) {
 951       if (VA.getLocVT() == MVT::v2f64) {
 952         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
 953                                   DAG.getConstant(0, MVT::i32));
 954         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
 955                                   DAG.getConstant(1, MVT::i32));
 956
 957         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
 958                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 959
 960         VA = ArgLocs[++i]; // skip ahead to next loc
 961         if (VA.isRegLoc()) {
 962           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
 963                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 964         } else {
 965           assert(VA.isMemLoc());
 966           if (StackPtr.getNode() == 0)
 967             StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 968
 969           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
 970                                                  dl, DAG, VA, Flags));
 971         }
 972       } else {
 973         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
 974                          StackPtr, MemOpChains, Flags);
 975       }
 976     } else if (VA.isRegLoc()) {
 977       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 978     } else {
 979       assert(VA.isMemLoc());
 980       if (StackPtr.getNode() == 0)
 981         StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 982
 983       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
 984                                              dl, DAG, VA, Flags));
 985     }
 986   }
 987
 988   if (!MemOpChains.empty())
 989     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 990                         &MemOpChains[0], MemOpChains.size());
 991
 992   // Build a sequence of copy-to-reg nodes chained together with token chain
 993   // and flag operands which copy the outgoing args into the appropriate regs.
 994   SDValue InFlag;
 995   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 996     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 997                              RegsToPass[i].second, InFlag);
 998     InFlag = Chain.getValue(1);
 999   }
1000
1001   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1002   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1003   // node so that legalize doesn't hack it.
1004   bool isDirect = false;
1005   bool isARMFunc = false;
1006   bool isLocalARMFunc = false;
1007   MachineFunction &MF = DAG.getMachineFunction();
1008   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1009   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1010     GlobalValue *GV = G->getGlobal();
1011     isDirect = true;
1012     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1013     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1014                    getTargetMachine().getRelocationModel() != Reloc::Static;
1015     isARMFunc = !Subtarget->isThumb() || isStub;
1016     // ARM call to a local ARM function is predicable.
1017     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
1018     // tBX takes a register source operand.
1019     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1020       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1021       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1022                                                            ARMPCLabelIndex,
1023                                                            ARMCP::CPValue, 4);
1024       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1025       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1026       Callee = DAG.getLoad(getPointerTy(), dl,
1027                            DAG.getEntryNode(), CPAddr,
1028                            PseudoSourceValue::getConstantPool(), 0);
1029       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1030       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1031                            getPointerTy(), Callee, PICLabel);
1032    } else
1033       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
1034   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1035     isDirect = true;
1036     bool isStub = Subtarget->isTargetDarwin() &&
1037                   getTargetMachine().getRelocationModel() != Reloc::Static;
1038     isARMFunc = !Subtarget->isThumb() || isStub;
1039     // tBX takes a register source operand.
1040     const char *Sym = S->getSymbol();
1041     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1042       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1043       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1044                                                        Sym, ARMPCLabelIndex, 4);
1045       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1046       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1047       Callee = DAG.getLoad(getPointerTy(), dl,
1048                            DAG.getEntryNode(), CPAddr,
1049                            PseudoSourceValue::getConstantPool(), 0);
1050       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1051       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1052                            getPointerTy(), Callee, PICLabel);
1053     } else
1054       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1055   }
1056
1057   // FIXME: handle tail calls differently.
1058   unsigned CallOpc;
1059   if (Subtarget->isThumb()) {
1060     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1061       CallOpc = ARMISD::CALL_NOLINK;
1062     else
1063       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1064   } else {
1065     CallOpc = (isDirect || Subtarget->hasV5TOps())
1066       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1067       : ARMISD::CALL_NOLINK;
1068   }
1069   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb1Only()) {
1070     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
1071     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(MVT::i32),InFlag);
1072     InFlag = Chain.getValue(1);
1073   }
1074
1075   std::vector<SDValue> Ops;
1076   Ops.push_back(Chain);
1077   Ops.push_back(Callee);
1078
1079   // Add argument registers to the end of the list so that they are known live
1080   // into the call.
1081   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1082     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1083                                   RegsToPass[i].second.getValueType()));
1084
1085   if (InFlag.getNode())
1086     Ops.push_back(InFlag);
1087   // Returns a chain and a flag for retval copy to use.
1088   Chain = DAG.getNode(CallOpc, dl, DAG.getVTList(MVT::Other, MVT::Flag),
1089                       &Ops[0], Ops.size());
1090   InFlag = Chain.getValue(1);
1091
1092   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1093                              DAG.getIntPtrConstant(0, true), InFlag);
1094   if (!Ins.empty())
1095     InFlag = Chain.getValue(1);
1096
1097   // Handle result values, copying them out of physregs into vregs that we
1098   // return.
1099   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1100                          dl, DAG, InVals);
1101 }
1102
1103 SDValue
1104 ARMTargetLowering::LowerReturn(SDValue Chain,
1105                                CallingConv::ID CallConv, bool isVarArg,
1106                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1107                                DebugLoc dl, SelectionDAG &DAG) {
1108
1109   // CCValAssign - represent the assignment of the return value to a location.
1110   SmallVector<CCValAssign, 16> RVLocs;
1111
1112   // CCState - Info about the registers and stack slots.
1113   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1114                  *DAG.getContext());
1115
1116   // Analyze outgoing return values.
1117   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1118                                                isVarArg));
1119
1120   // If this is the first return lowered for this function, add
1121   // the regs to the liveout set for the function.
1122   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1123     for (unsigned i = 0; i != RVLocs.size(); ++i)
1124       if (RVLocs[i].isRegLoc())
1125         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1126   }
1127
1128   SDValue Flag;
1129
1130   // Copy the result values into the output registers.
1131   for (unsigned i = 0, realRVLocIdx = 0;
1132        i != RVLocs.size();
1133        ++i, ++realRVLocIdx) {
1134     CCValAssign &VA = RVLocs[i];
1135     assert(VA.isRegLoc() && "Can only return in registers!");
1136
1137     SDValue Arg = Outs[realRVLocIdx].Val;
1138
1139     switch (VA.getLocInfo()) {
1140     default: llvm_unreachable("Unknown loc info!");
1141     case CCValAssign::Full: break;
1142     case CCValAssign::BCvt:
1143       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1144       break;
1145     }
1146
1147     if (VA.needsCustom()) {
1148       if (VA.getLocVT() == MVT::v2f64) {
1149         // Extract the first half and return it in two registers.
1150         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1151                                    DAG.getConstant(0, MVT::i32));
1152         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1153                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1154
1155         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1156         Flag = Chain.getValue(1);
1157         VA = RVLocs[++i]; // skip ahead to next loc
1158         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1159                                  HalfGPRs.getValue(1), Flag);
1160         Flag = Chain.getValue(1);
1161         VA = RVLocs[++i]; // skip ahead to next loc
1162
1163         // Extract the 2nd half and fall through to handle it as an f64 value.
1164         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1165                           DAG.getConstant(1, MVT::i32));
1166       }
1167       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1168       // available.
1169       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1170                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1171       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1172       Flag = Chain.getValue(1);
1173       VA = RVLocs[++i]; // skip ahead to next loc
1174       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1175                                Flag);
1176     } else
1177       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1178
1179     // Guarantee that all emitted copies are
1180     // stuck together, avoiding something bad.
1181     Flag = Chain.getValue(1);
1182   }
1183
1184   SDValue result;
1185   if (Flag.getNode())
1186     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1187   else // Return Void
1188     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1189
1190   return result;
1191 }
1192
1193 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1194 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1195 // one of the above mentioned nodes. It has to be wrapped because otherwise
1196 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1197 // be used to form addressing mode. These wrapped nodes will be selected
1198 // into MOVi.
1199 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1200   EVT PtrVT = Op.getValueType();
1201   // FIXME there is no actual debug info here
1202   DebugLoc dl = Op.getDebugLoc();
1203   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1204   SDValue Res;
1205   if (CP->isMachineConstantPoolEntry())
1206     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1207                                     CP->getAlignment());
1208   else
1209     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1210                                     CP->getAlignment());
1211   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1212 }
1213
1214 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
1215   MachineFunction &MF = DAG.getMachineFunction();
1216   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1217   unsigned ARMPCLabelIndex = 0;
1218   DebugLoc DL = Op.getDebugLoc();
1219   EVT PtrVT = getPointerTy();
1220   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1221   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1222   SDValue CPAddr;
1223   if (RelocM == Reloc::Static) {
1224     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1225   } else {
1226     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1227     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1228     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1229                                                          ARMCP::CPBlockAddress,
1230                                                          PCAdj);
1231     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1232   }
1233   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1234   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1235                                PseudoSourceValue::getConstantPool(), 0);
1236   if (RelocM == Reloc::Static)
1237     return Result;
1238   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1239   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1240 }
1241
1242 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1243 SDValue
1244 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1245                                                  SelectionDAG &DAG) {
1246   DebugLoc dl = GA->getDebugLoc();
1247   EVT PtrVT = getPointerTy();
1248   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1249   MachineFunction &MF = DAG.getMachineFunction();
1250   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1251   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1252   ARMConstantPoolValue *CPV =
1253     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1254                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1255   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1256   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1257   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1258                          PseudoSourceValue::getConstantPool(), 0);
1259   SDValue Chain = Argument.getValue(1);
1260
1261   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1262   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1263
1264   // call __tls_get_addr.
1265   ArgListTy Args;
1266   ArgListEntry Entry;
1267   Entry.Node = Argument;
1268   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1269   Args.push_back(Entry);
1270   // FIXME: is there useful debug info available here?
1271   std::pair<SDValue, SDValue> CallResult =
1272     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1273                 false, false, false, false,
1274                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1275                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1276   return CallResult.first;
1277 }
1278
1279 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1280 // "local exec" model.
1281 SDValue
1282 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1283                                         SelectionDAG &DAG) {
1284   GlobalValue *GV = GA->getGlobal();
1285   DebugLoc dl = GA->getDebugLoc();
1286   SDValue Offset;
1287   SDValue Chain = DAG.getEntryNode();
1288   EVT PtrVT = getPointerTy();
1289   // Get the Thread Pointer
1290   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1291
1292   if (GV->isDeclaration()) {
1293     MachineFunction &MF = DAG.getMachineFunction();
1294     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1295     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1296     // Initial exec model.
1297     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1298     ARMConstantPoolValue *CPV =
1299       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1300                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1301     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1302     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1303     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1304                          PseudoSourceValue::getConstantPool(), 0);
1305     Chain = Offset.getValue(1);
1306
1307     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1308     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1309
1310     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1311                          PseudoSourceValue::getConstantPool(), 0);
1312   } else {
1313     // local exec model
1314     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1315     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1316     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1317     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1318                          PseudoSourceValue::getConstantPool(), 0);
1319   }
1320
1321   // The address of the thread local variable is the add of the thread
1322   // pointer with the offset of the variable.
1323   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1324 }
1325
1326 SDValue
1327 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
1328   // TODO: implement the "local dynamic" model
1329   assert(Subtarget->isTargetELF() &&
1330          "TLS not implemented for non-ELF targets");
1331   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1332   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1333   // otherwise use the "Local Exec" TLS Model
1334   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1335     return LowerToTLSGeneralDynamicModel(GA, DAG);
1336   else
1337     return LowerToTLSExecModels(GA, DAG);
1338 }
1339
1340 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1341                                                  SelectionDAG &DAG) {
1342   EVT PtrVT = getPointerTy();
1343   DebugLoc dl = Op.getDebugLoc();
1344   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1345   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1346   if (RelocM == Reloc::PIC_) {
1347     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1348     ARMConstantPoolValue *CPV =
1349       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1350     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1351     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1352     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1353                                  CPAddr,
1354                                  PseudoSourceValue::getConstantPool(), 0);
1355     SDValue Chain = Result.getValue(1);
1356     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1357     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1358     if (!UseGOTOFF)
1359       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1360                            PseudoSourceValue::getGOT(), 0);
1361     return Result;
1362   } else {
1363     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1364     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1365     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1366                        PseudoSourceValue::getConstantPool(), 0);
1367   }
1368 }
1369
1370 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1371                                                     SelectionDAG &DAG) {
1372   MachineFunction &MF = DAG.getMachineFunction();
1373   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1374   unsigned ARMPCLabelIndex = 0;
1375   EVT PtrVT = getPointerTy();
1376   DebugLoc dl = Op.getDebugLoc();
1377   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1378   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1379   SDValue CPAddr;
1380   if (RelocM == Reloc::Static)
1381     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1382   else {
1383     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1384     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1385     ARMConstantPoolValue *CPV =
1386       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1387     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1388   }
1389   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1390
1391   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1392                                PseudoSourceValue::getConstantPool(), 0);
1393   SDValue Chain = Result.getValue(1);
1394
1395   if (RelocM == Reloc::PIC_) {
1396     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1397     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1398   }
1399
1400   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1401     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1402                          PseudoSourceValue::getGOT(), 0);
1403
1404   return Result;
1405 }
1406
1407 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1408                                                     SelectionDAG &DAG){
1409   assert(Subtarget->isTargetELF() &&
1410          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1411   MachineFunction &MF = DAG.getMachineFunction();
1412   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1413   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1414   EVT PtrVT = getPointerTy();
1415   DebugLoc dl = Op.getDebugLoc();
1416   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1417   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1418                                                        "_GLOBAL_OFFSET_TABLE_",
1419                                                        ARMPCLabelIndex, PCAdj);
1420   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1421   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1422   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1423                                PseudoSourceValue::getConstantPool(), 0);
1424   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1425   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1426 }
1427
1428 SDValue
1429 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
1430   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1431   DebugLoc dl = Op.getDebugLoc();
1432   switch (IntNo) {
1433   default: return SDValue();    // Don't custom lower most intrinsics.
1434   case Intrinsic::arm_thread_pointer: {
1435     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1436     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1437   }
1438   case Intrinsic::eh_sjlj_lsda: {
1439     MachineFunction &MF = DAG.getMachineFunction();
1440     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1441     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1442     EVT PtrVT = getPointerTy();
1443     DebugLoc dl = Op.getDebugLoc();
1444     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1445     SDValue CPAddr;
1446     unsigned PCAdj = (RelocM != Reloc::PIC_)
1447       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1448     ARMConstantPoolValue *CPV =
1449       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1450                                ARMCP::CPLSDA, PCAdj);
1451     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1452     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1453     SDValue Result =
1454       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1455                   PseudoSourceValue::getConstantPool(), 0);
1456     SDValue Chain = Result.getValue(1);
1457
1458     if (RelocM == Reloc::PIC_) {
1459       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1460       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1461     }
1462     return Result;
1463   }
1464   case Intrinsic::eh_sjlj_setjmp:
1465     return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(1));
1466   }
1467 }
1468
1469 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
1470                             unsigned VarArgsFrameIndex) {
1471   // vastart just stores the address of the VarArgsFrameIndex slot into the
1472   // memory location argument.
1473   DebugLoc dl = Op.getDebugLoc();
1474   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1475   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1476   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1477   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1478 }
1479
1480 SDValue
1481 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) {
1482   SDNode *Node = Op.getNode();
1483   DebugLoc dl = Node->getDebugLoc();
1484   EVT VT = Node->getValueType(0);
1485   SDValue Chain = Op.getOperand(0);
1486   SDValue Size  = Op.getOperand(1);
1487   SDValue Align = Op.getOperand(2);
1488
1489   // Chain the dynamic stack allocation so that it doesn't modify the stack
1490   // pointer when other instructions are using the stack.
1491   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1492
1493   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1494   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1495   if (AlignVal > StackAlign)
1496     // Do this now since selection pass cannot introduce new target
1497     // independent node.
1498     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1499
1500   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1501   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1502   // do even more horrible hack later.
1503   MachineFunction &MF = DAG.getMachineFunction();
1504   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1505   if (AFI->isThumb1OnlyFunction()) {
1506     bool Negate = true;
1507     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1508     if (C) {
1509       uint32_t Val = C->getZExtValue();
1510       if (Val <= 508 && ((Val & 3) == 0))
1511         Negate = false;
1512     }
1513     if (Negate)
1514       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1515   }
1516
1517   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1518   SDValue Ops1[] = { Chain, Size, Align };
1519   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1520   Chain = Res.getValue(1);
1521   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1522                              DAG.getIntPtrConstant(0, true), SDValue());
1523   SDValue Ops2[] = { Res, Chain };
1524   return DAG.getMergeValues(Ops2, 2, dl);
1525 }
1526
1527 SDValue
1528 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1529                                         SDValue &Root, SelectionDAG &DAG,
1530                                         DebugLoc dl) {
1531   MachineFunction &MF = DAG.getMachineFunction();
1532   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1533
1534   TargetRegisterClass *RC;
1535   if (AFI->isThumb1OnlyFunction())
1536     RC = ARM::tGPRRegisterClass;
1537   else
1538     RC = ARM::GPRRegisterClass;
1539
1540   // Transform the arguments stored in physical registers into virtual ones.
1541   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1542   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1543
1544   SDValue ArgValue2;
1545   if (NextVA.isMemLoc()) {
1546     unsigned ArgSize = NextVA.getLocVT().getSizeInBits()/8;
1547     MachineFrameInfo *MFI = MF.getFrameInfo();
1548     int FI = MFI->CreateFixedObject(ArgSize, NextVA.getLocMemOffset());
1549
1550     // Create load node to retrieve arguments from the stack.
1551     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1552     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
1553                             PseudoSourceValue::getFixedStack(FI), 0);
1554   } else {
1555     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
1556     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1557   }
1558
1559   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
1560 }
1561
1562 SDValue
1563 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
1564                                         CallingConv::ID CallConv, bool isVarArg,
1565                                         const SmallVectorImpl<ISD::InputArg>
1566                                           &Ins,
1567                                         DebugLoc dl, SelectionDAG &DAG,
1568                                         SmallVectorImpl<SDValue> &InVals) {
1569
1570   MachineFunction &MF = DAG.getMachineFunction();
1571   MachineFrameInfo *MFI = MF.getFrameInfo();
1572
1573   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1574
1575   // Assign locations to all of the incoming arguments.
1576   SmallVector<CCValAssign, 16> ArgLocs;
1577   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1578                  *DAG.getContext());
1579   CCInfo.AnalyzeFormalArguments(Ins,
1580                                 CCAssignFnForNode(CallConv, /* Return*/ false,
1581                                                   isVarArg));
1582
1583   SmallVector<SDValue, 16> ArgValues;
1584
1585   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1586     CCValAssign &VA = ArgLocs[i];
1587
1588     // Arguments stored in registers.
1589     if (VA.isRegLoc()) {
1590       EVT RegVT = VA.getLocVT();
1591
1592       SDValue ArgValue;
1593       if (VA.needsCustom()) {
1594         // f64 and vector types are split up into multiple registers or
1595         // combinations of registers and stack slots.
1596         RegVT = MVT::i32;
1597
1598         if (VA.getLocVT() == MVT::v2f64) {
1599           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
1600                                                    Chain, DAG, dl);
1601           VA = ArgLocs[++i]; // skip ahead to next loc
1602           SDValue ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
1603                                                    Chain, DAG, dl);
1604           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1605           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1606                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
1607           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1608                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
1609         } else
1610           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
1611
1612       } else {
1613         TargetRegisterClass *RC;
1614
1615         if (RegVT == MVT::f32)
1616           RC = ARM::SPRRegisterClass;
1617         else if (RegVT == MVT::f64)
1618           RC = ARM::DPRRegisterClass;
1619         else if (RegVT == MVT::v2f64)
1620           RC = ARM::QPRRegisterClass;
1621         else if (RegVT == MVT::i32)
1622           RC = (AFI->isThumb1OnlyFunction() ?
1623                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
1624         else
1625           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1626
1627         // Transform the arguments in physical registers into virtual ones.
1628         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1629         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1630       }
1631
1632       // If this is an 8 or 16-bit value, it is really passed promoted
1633       // to 32 bits.  Insert an assert[sz]ext to capture this, then
1634       // truncate to the right size.
1635       switch (VA.getLocInfo()) {
1636       default: llvm_unreachable("Unknown loc info!");
1637       case CCValAssign::Full: break;
1638       case CCValAssign::BCvt:
1639         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1640         break;
1641       case CCValAssign::SExt:
1642         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1643                                DAG.getValueType(VA.getValVT()));
1644         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1645         break;
1646       case CCValAssign::ZExt:
1647         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1648                                DAG.getValueType(VA.getValVT()));
1649         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1650         break;
1651       }
1652
1653       InVals.push_back(ArgValue);
1654
1655     } else { // VA.isRegLoc()
1656
1657       // sanity check
1658       assert(VA.isMemLoc());
1659       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
1660
1661       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
1662       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset());
1663
1664       // Create load nodes to retrieve arguments from the stack.
1665       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1666       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1667                                    PseudoSourceValue::getFixedStack(FI), 0));
1668     }
1669   }
1670
1671   // varargs
1672   if (isVarArg) {
1673     static const unsigned GPRArgRegs[] = {
1674       ARM::R0, ARM::R1, ARM::R2, ARM::R3
1675     };
1676
1677     unsigned NumGPRs = CCInfo.getFirstUnallocated
1678       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
1679
1680     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1681     unsigned VARegSize = (4 - NumGPRs) * 4;
1682     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
1683     unsigned ArgOffset = CCInfo.getNextStackOffset();
1684     if (VARegSaveSize) {
1685       // If this function is vararg, store any remaining integer argument regs
1686       // to their spots on the stack so that they may be loaded by deferencing
1687       // the result of va_next.
1688       AFI->setVarArgsRegSaveSize(VARegSaveSize);
1689       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1690                                                  VARegSaveSize - VARegSize);
1691       SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1692
1693       SmallVector<SDValue, 4> MemOps;
1694       for (; NumGPRs < 4; ++NumGPRs) {
1695         TargetRegisterClass *RC;
1696         if (AFI->isThumb1OnlyFunction())
1697           RC = ARM::tGPRRegisterClass;
1698         else
1699           RC = ARM::GPRRegisterClass;
1700
1701         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
1702         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1703         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1704                         PseudoSourceValue::getFixedStack(VarArgsFrameIndex), 0);
1705         MemOps.push_back(Store);
1706         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1707                           DAG.getConstant(4, getPointerTy()));
1708       }
1709       if (!MemOps.empty())
1710         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1711                             &MemOps[0], MemOps.size());
1712     } else
1713       // This will point to the next argument passed via stack.
1714       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset);
1715   }
1716
1717   return Chain;
1718 }
1719
1720 /// isFloatingPointZero - Return true if this is +0.0.
1721 static bool isFloatingPointZero(SDValue Op) {
1722   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1723     return CFP->getValueAPF().isPosZero();
1724   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
1725     // Maybe this has already been legalized into the constant pool?
1726     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1727       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
1728       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1729         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1730           return CFP->getValueAPF().isPosZero();
1731     }
1732   }
1733   return false;
1734 }
1735
1736 static bool isLegalCmpImmediate(unsigned C, bool isThumb1Only) {
1737   return ( isThumb1Only && (C & ~255U) == 0) ||
1738          (!isThumb1Only && ARM_AM::getSOImmVal(C) != -1);
1739 }
1740
1741 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1742 /// the given operands.
1743 static SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1744                          SDValue &ARMCC, SelectionDAG &DAG, bool isThumb1Only,
1745                          DebugLoc dl) {
1746   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1747     unsigned C = RHSC->getZExtValue();
1748     if (!isLegalCmpImmediate(C, isThumb1Only)) {
1749       // Constant does not fit, try adjusting it by one?
1750       switch (CC) {
1751       default: break;
1752       case ISD::SETLT:
1753       case ISD::SETGE:
1754         if (isLegalCmpImmediate(C-1, isThumb1Only)) {
1755           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1756           RHS = DAG.getConstant(C-1, MVT::i32);
1757         }
1758         break;
1759       case ISD::SETULT:
1760       case ISD::SETUGE:
1761         if (C > 0 && isLegalCmpImmediate(C-1, isThumb1Only)) {
1762           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1763           RHS = DAG.getConstant(C-1, MVT::i32);
1764         }
1765         break;
1766       case ISD::SETLE:
1767       case ISD::SETGT:
1768         if (isLegalCmpImmediate(C+1, isThumb1Only)) {
1769           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1770           RHS = DAG.getConstant(C+1, MVT::i32);
1771         }
1772         break;
1773       case ISD::SETULE:
1774       case ISD::SETUGT:
1775         if (C < 0xffffffff && isLegalCmpImmediate(C+1, isThumb1Only)) {
1776           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1777           RHS = DAG.getConstant(C+1, MVT::i32);
1778         }
1779         break;
1780       }
1781     }
1782   }
1783
1784   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1785   ARMISD::NodeType CompareType;
1786   switch (CondCode) {
1787   default:
1788     CompareType = ARMISD::CMP;
1789     break;
1790   case ARMCC::EQ:
1791   case ARMCC::NE:
1792     // Uses only Z Flag
1793     CompareType = ARMISD::CMPZ;
1794     break;
1795   }
1796   ARMCC = DAG.getConstant(CondCode, MVT::i32);
1797   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
1798 }
1799
1800 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1801 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
1802                          DebugLoc dl) {
1803   SDValue Cmp;
1804   if (!isFloatingPointZero(RHS))
1805     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
1806   else
1807     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
1808   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
1809 }
1810
1811 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
1812                               const ARMSubtarget *ST) {
1813   EVT VT = Op.getValueType();
1814   SDValue LHS = Op.getOperand(0);
1815   SDValue RHS = Op.getOperand(1);
1816   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1817   SDValue TrueVal = Op.getOperand(2);
1818   SDValue FalseVal = Op.getOperand(3);
1819   DebugLoc dl = Op.getDebugLoc();
1820
1821   if (LHS.getValueType() == MVT::i32) {
1822     SDValue ARMCC;
1823     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1824     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb1Only(), dl);
1825     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
1826   }
1827
1828   ARMCC::CondCodes CondCode, CondCode2;
1829   FPCCToARMCC(CC, CondCode, CondCode2);
1830
1831   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1832   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1833   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1834   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
1835                                  ARMCC, CCR, Cmp);
1836   if (CondCode2 != ARMCC::AL) {
1837     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
1838     // FIXME: Needs another CMP because flag can have but one use.
1839     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
1840     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
1841                          Result, TrueVal, ARMCC2, CCR, Cmp2);
1842   }
1843   return Result;
1844 }
1845
1846 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
1847                           const ARMSubtarget *ST) {
1848   SDValue  Chain = Op.getOperand(0);
1849   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1850   SDValue    LHS = Op.getOperand(2);
1851   SDValue    RHS = Op.getOperand(3);
1852   SDValue   Dest = Op.getOperand(4);
1853   DebugLoc dl = Op.getDebugLoc();
1854
1855   if (LHS.getValueType() == MVT::i32) {
1856     SDValue ARMCC;
1857     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1858     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb1Only(), dl);
1859     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
1860                        Chain, Dest, ARMCC, CCR,Cmp);
1861   }
1862
1863   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
1864   ARMCC::CondCodes CondCode, CondCode2;
1865   FPCCToARMCC(CC, CondCode, CondCode2);
1866
1867   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1868   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1869   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1870   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
1871   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1872   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1873   if (CondCode2 != ARMCC::AL) {
1874     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
1875     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1876     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1877   }
1878   return Res;
1879 }
1880
1881 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) {
1882   SDValue Chain = Op.getOperand(0);
1883   SDValue Table = Op.getOperand(1);
1884   SDValue Index = Op.getOperand(2);
1885   DebugLoc dl = Op.getDebugLoc();
1886
1887   EVT PTy = getPointerTy();
1888   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1889   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1890   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
1891   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1892   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
1893   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
1894   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
1895   if (Subtarget->isThumb2()) {
1896     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
1897     // which does another jump to the destination. This also makes it easier
1898     // to translate it to TBB / TBH later.
1899     // FIXME: This might not work if the function is extremely large.
1900     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
1901                        Addr, Op.getOperand(2), JTI, UId);
1902   }
1903   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1904     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
1905                        PseudoSourceValue::getJumpTable(), 0);
1906     Chain = Addr.getValue(1);
1907     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
1908     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1909   } else {
1910     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
1911                        PseudoSourceValue::getJumpTable(), 0);
1912     Chain = Addr.getValue(1);
1913     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1914   }
1915 }
1916
1917 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1918   DebugLoc dl = Op.getDebugLoc();
1919   unsigned Opc =
1920     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1921   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
1922   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
1923 }
1924
1925 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1926   EVT VT = Op.getValueType();
1927   DebugLoc dl = Op.getDebugLoc();
1928   unsigned Opc =
1929     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1930
1931   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
1932   return DAG.getNode(Opc, dl, VT, Op);
1933 }
1934
1935 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
1936   // Implement fcopysign with a fabs and a conditional fneg.
1937   SDValue Tmp0 = Op.getOperand(0);
1938   SDValue Tmp1 = Op.getOperand(1);
1939   DebugLoc dl = Op.getDebugLoc();
1940   EVT VT = Op.getValueType();
1941   EVT SrcVT = Tmp1.getValueType();
1942   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
1943   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG, dl);
1944   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
1945   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1946   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1947 }
1948
1949 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
1950   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1951   MFI->setFrameAddressIsTaken(true);
1952   EVT VT = Op.getValueType();
1953   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
1954   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1955   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
1956     ? ARM::R7 : ARM::R11;
1957   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
1958   while (Depth--)
1959     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
1960   return FrameAddr;
1961 }
1962
1963 SDValue
1964 ARMTargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
1965                                            SDValue Chain,
1966                                            SDValue Dst, SDValue Src,
1967                                            SDValue Size, unsigned Align,
1968                                            bool AlwaysInline,
1969                                          const Value *DstSV, uint64_t DstSVOff,
1970                                          const Value *SrcSV, uint64_t SrcSVOff){
1971   // Do repeated 4-byte loads and stores. To be improved.
1972   // This requires 4-byte alignment.
1973   if ((Align & 3) != 0)
1974     return SDValue();
1975   // This requires the copy size to be a constant, preferrably
1976   // within a subtarget-specific limit.
1977   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
1978   if (!ConstantSize)
1979     return SDValue();
1980   uint64_t SizeVal = ConstantSize->getZExtValue();
1981   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
1982     return SDValue();
1983
1984   unsigned BytesLeft = SizeVal & 3;
1985   unsigned NumMemOps = SizeVal >> 2;
1986   unsigned EmittedNumMemOps = 0;
1987   EVT VT = MVT::i32;
1988   unsigned VTSize = 4;
1989   unsigned i = 0;
1990   const unsigned MAX_LOADS_IN_LDM = 6;
1991   SDValue TFOps[MAX_LOADS_IN_LDM];
1992   SDValue Loads[MAX_LOADS_IN_LDM];
1993   uint64_t SrcOff = 0, DstOff = 0;
1994
1995   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1996   // same number of stores.  The loads and stores will get combined into
1997   // ldm/stm later on.
1998   while (EmittedNumMemOps < NumMemOps) {
1999     for (i = 0;
2000          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
2001       Loads[i] = DAG.getLoad(VT, dl, Chain,
2002                              DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
2003                                          DAG.getConstant(SrcOff, MVT::i32)),
2004                              SrcSV, SrcSVOff + SrcOff);
2005       TFOps[i] = Loads[i].getValue(1);
2006       SrcOff += VTSize;
2007     }
2008     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2009
2010     for (i = 0;
2011          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
2012       TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
2013                            DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
2014                                        DAG.getConstant(DstOff, MVT::i32)),
2015                            DstSV, DstSVOff + DstOff);
2016       DstOff += VTSize;
2017     }
2018     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2019
2020     EmittedNumMemOps += i;
2021   }
2022
2023   if (BytesLeft == 0)
2024     return Chain;
2025
2026   // Issue loads / stores for the trailing (1 - 3) bytes.
2027   unsigned BytesLeftSave = BytesLeft;
2028   i = 0;
2029   while (BytesLeft) {
2030     if (BytesLeft >= 2) {
2031       VT = MVT::i16;
2032       VTSize = 2;
2033     } else {
2034       VT = MVT::i8;
2035       VTSize = 1;
2036     }
2037
2038     Loads[i] = DAG.getLoad(VT, dl, Chain,
2039                            DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
2040                                        DAG.getConstant(SrcOff, MVT::i32)),
2041                            SrcSV, SrcSVOff + SrcOff);
2042     TFOps[i] = Loads[i].getValue(1);
2043     ++i;
2044     SrcOff += VTSize;
2045     BytesLeft -= VTSize;
2046   }
2047   Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2048
2049   i = 0;
2050   BytesLeft = BytesLeftSave;
2051   while (BytesLeft) {
2052     if (BytesLeft >= 2) {
2053       VT = MVT::i16;
2054       VTSize = 2;
2055     } else {
2056       VT = MVT::i8;
2057       VTSize = 1;
2058     }
2059
2060     TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
2061                             DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
2062                                         DAG.getConstant(DstOff, MVT::i32)),
2063                             DstSV, DstSVOff + DstOff);
2064     ++i;
2065     DstOff += VTSize;
2066     BytesLeft -= VTSize;
2067   }
2068   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2069 }
2070
2071 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2072   SDValue Op = N->getOperand(0);
2073   DebugLoc dl = N->getDebugLoc();
2074   if (N->getValueType(0) == MVT::f64) {
2075     // Turn i64->f64 into VMOVDRR.
2076     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2077                              DAG.getConstant(0, MVT::i32));
2078     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2079                              DAG.getConstant(1, MVT::i32));
2080     return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
2081   }
2082
2083   // Turn f64->i64 into VMOVRRD.
2084   SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2085                             DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2086
2087   // Merge the pieces into a single i64 value.
2088   return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2089 }
2090
2091 /// getZeroVector - Returns a vector of specified type with all zero elements.
2092 ///
2093 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2094   assert(VT.isVector() && "Expected a vector type");
2095
2096   // Zero vectors are used to represent vector negation and in those cases
2097   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2098   // not support i64 elements, so sometimes the zero vectors will need to be
2099   // explicitly constructed.  For those cases, and potentially other uses in
2100   // the future, always build zero vectors as <16 x i8> or <8 x i8> bitcasted
2101   // to their dest type.  This ensures they get CSE'd.
2102   SDValue Vec;
2103   SDValue Cst = DAG.getTargetConstant(0, MVT::i8);
2104   SmallVector<SDValue, 8> Ops;
2105   MVT TVT;
2106
2107   if (VT.getSizeInBits() == 64) {
2108     Ops.assign(8, Cst); TVT = MVT::v8i8;
2109   } else {
2110     Ops.assign(16, Cst); TVT = MVT::v16i8;
2111   }
2112   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2113
2114   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2115 }
2116
2117 /// getOnesVector - Returns a vector of specified type with all bits set.
2118 ///
2119 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2120   assert(VT.isVector() && "Expected a vector type");
2121
2122   // Always build ones vectors as <16 x i8> or <8 x i8> bitcasted to their
2123   // dest type. This ensures they get CSE'd.
2124   SDValue Vec;
2125   SDValue Cst = DAG.getTargetConstant(0xFF, MVT::i8);
2126   SmallVector<SDValue, 8> Ops;
2127   MVT TVT;
2128
2129   if (VT.getSizeInBits() == 64) {
2130     Ops.assign(8, Cst); TVT = MVT::v8i8;
2131   } else {
2132     Ops.assign(16, Cst); TVT = MVT::v16i8;
2133   }
2134   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2135
2136   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2137 }
2138
2139 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2140 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2141 static SDValue LowerShiftRightParts(SDValue Op, SelectionDAG &DAG,
2142                                    const ARMSubtarget *ST) {
2143   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2144   EVT VT = Op.getValueType();
2145   unsigned VTBits = VT.getSizeInBits();
2146   DebugLoc dl = Op.getDebugLoc();
2147   SDValue ShOpLo = Op.getOperand(0);
2148   SDValue ShOpHi = Op.getOperand(1);
2149   SDValue ShAmt  = Op.getOperand(2);
2150   SDValue ARMCC;
2151   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2152
2153   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2154
2155   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2156                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2157   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2158   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2159                                    DAG.getConstant(VTBits, MVT::i32));
2160   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2161   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2162   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2163
2164   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2165   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2166                           ARMCC, DAG, ST->isThumb1Only(), dl);
2167   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2168   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC,
2169                            CCR, Cmp);
2170
2171   SDValue Ops[2] = { Lo, Hi };
2172   return DAG.getMergeValues(Ops, 2, dl);
2173 }
2174
2175 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2176 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2177 static SDValue LowerShiftLeftParts(SDValue Op, SelectionDAG &DAG,
2178                                    const ARMSubtarget *ST) {
2179   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2180   EVT VT = Op.getValueType();
2181   unsigned VTBits = VT.getSizeInBits();
2182   DebugLoc dl = Op.getDebugLoc();
2183   SDValue ShOpLo = Op.getOperand(0);
2184   SDValue ShOpHi = Op.getOperand(1);
2185   SDValue ShAmt  = Op.getOperand(2);
2186   SDValue ARMCC;
2187
2188   assert(Op.getOpcode() == ISD::SHL_PARTS);
2189   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2190                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2191   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2192   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2193                                    DAG.getConstant(VTBits, MVT::i32));
2194   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2195   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2196
2197   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2198   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2199   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2200                           ARMCC, DAG, ST->isThumb1Only(), dl);
2201   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2202   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMCC,
2203                            CCR, Cmp);
2204
2205   SDValue Ops[2] = { Lo, Hi };
2206   return DAG.getMergeValues(Ops, 2, dl);
2207 }
2208
2209 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2210                           const ARMSubtarget *ST) {
2211   EVT VT = N->getValueType(0);
2212   DebugLoc dl = N->getDebugLoc();
2213
2214   // Lower vector shifts on NEON to use VSHL.
2215   if (VT.isVector()) {
2216     assert(ST->hasNEON() && "unexpected vector shift");
2217
2218     // Left shifts translate directly to the vshiftu intrinsic.
2219     if (N->getOpcode() == ISD::SHL)
2220       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2221                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2222                          N->getOperand(0), N->getOperand(1));
2223
2224     assert((N->getOpcode() == ISD::SRA ||
2225             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2226
2227     // NEON uses the same intrinsics for both left and right shifts.  For
2228     // right shifts, the shift amounts are negative, so negate the vector of
2229     // shift amounts.
2230     EVT ShiftVT = N->getOperand(1).getValueType();
2231     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2232                                        getZeroVector(ShiftVT, DAG, dl),
2233                                        N->getOperand(1));
2234     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2235                                Intrinsic::arm_neon_vshifts :
2236                                Intrinsic::arm_neon_vshiftu);
2237     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2238                        DAG.getConstant(vshiftInt, MVT::i32),
2239                        N->getOperand(0), NegatedCount);
2240   }
2241
2242   // We can get here for a node like i32 = ISD::SHL i32, i64
2243   if (VT != MVT::i64)
2244     return SDValue();
2245
2246   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2247          "Unknown shift to lower!");
2248
2249   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2250   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2251       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2252     return SDValue();
2253
2254   // If we are in thumb mode, we don't have RRX.
2255   if (ST->isThumb1Only()) return SDValue();
2256
2257   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2258   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2259                              DAG.getConstant(0, MVT::i32));
2260   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2261                              DAG.getConstant(1, MVT::i32));
2262
2263   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2264   // captures the result into a carry flag.
2265   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2266   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2267
2268   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2269   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2270
2271   // Merge the pieces into a single i64 value.
2272  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2273 }
2274
2275 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2276   SDValue TmpOp0, TmpOp1;
2277   bool Invert = false;
2278   bool Swap = false;
2279   unsigned Opc = 0;
2280
2281   SDValue Op0 = Op.getOperand(0);
2282   SDValue Op1 = Op.getOperand(1);
2283   SDValue CC = Op.getOperand(2);
2284   EVT VT = Op.getValueType();
2285   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2286   DebugLoc dl = Op.getDebugLoc();
2287
2288   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2289     switch (SetCCOpcode) {
2290     default: llvm_unreachable("Illegal FP comparison"); break;
2291     case ISD::SETUNE:
2292     case ISD::SETNE:  Invert = true; // Fallthrough
2293     case ISD::SETOEQ:
2294     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2295     case ISD::SETOLT:
2296     case ISD::SETLT: Swap = true; // Fallthrough
2297     case ISD::SETOGT:
2298     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2299     case ISD::SETOLE:
2300     case ISD::SETLE:  Swap = true; // Fallthrough
2301     case ISD::SETOGE:
2302     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2303     case ISD::SETUGE: Swap = true; // Fallthrough
2304     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2305     case ISD::SETUGT: Swap = true; // Fallthrough
2306     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2307     case ISD::SETUEQ: Invert = true; // Fallthrough
2308     case ISD::SETONE:
2309       // Expand this to (OLT | OGT).
2310       TmpOp0 = Op0;
2311       TmpOp1 = Op1;
2312       Opc = ISD::OR;
2313       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2314       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2315       break;
2316     case ISD::SETUO: Invert = true; // Fallthrough
2317     case ISD::SETO:
2318       // Expand this to (OLT | OGE).
2319       TmpOp0 = Op0;
2320       TmpOp1 = Op1;
2321       Opc = ISD::OR;
2322       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2323       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2324       break;
2325     }
2326   } else {
2327     // Integer comparisons.
2328     switch (SetCCOpcode) {
2329     default: llvm_unreachable("Illegal integer comparison"); break;
2330     case ISD::SETNE:  Invert = true;
2331     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2332     case ISD::SETLT:  Swap = true;
2333     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2334     case ISD::SETLE:  Swap = true;
2335     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2336     case ISD::SETULT: Swap = true;
2337     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2338     case ISD::SETULE: Swap = true;
2339     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2340     }
2341
2342     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2343     if (Opc == ARMISD::VCEQ) {
2344
2345       SDValue AndOp;
2346       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2347         AndOp = Op0;
2348       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2349         AndOp = Op1;
2350
2351       // Ignore bitconvert.
2352       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2353         AndOp = AndOp.getOperand(0);
2354
2355       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2356         Opc = ARMISD::VTST;
2357         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2358         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2359         Invert = !Invert;
2360       }
2361     }
2362   }
2363
2364   if (Swap)
2365     std::swap(Op0, Op1);
2366
2367   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2368
2369   if (Invert)
2370     Result = DAG.getNOT(dl, Result, VT);
2371
2372   return Result;
2373 }
2374
2375 /// isVMOVSplat - Check if the specified splat value corresponds to an immediate
2376 /// VMOV instruction, and if so, return the constant being splatted.
2377 static SDValue isVMOVSplat(uint64_t SplatBits, uint64_t SplatUndef,
2378                            unsigned SplatBitSize, SelectionDAG &DAG) {
2379   switch (SplatBitSize) {
2380   case 8:
2381     // Any 1-byte value is OK.
2382     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2383     return DAG.getTargetConstant(SplatBits, MVT::i8);
2384
2385   case 16:
2386     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2387     if ((SplatBits & ~0xff) == 0 ||
2388         (SplatBits & ~0xff00) == 0)
2389       return DAG.getTargetConstant(SplatBits, MVT::i16);
2390     break;
2391
2392   case 32:
2393     // NEON's 32-bit VMOV supports splat values where:
2394     // * only one byte is nonzero, or
2395     // * the least significant byte is 0xff and the second byte is nonzero, or
2396     // * the least significant 2 bytes are 0xff and the third is nonzero.
2397     if ((SplatBits & ~0xff) == 0 ||
2398         (SplatBits & ~0xff00) == 0 ||
2399         (SplatBits & ~0xff0000) == 0 ||
2400         (SplatBits & ~0xff000000) == 0)
2401       return DAG.getTargetConstant(SplatBits, MVT::i32);
2402
2403     if ((SplatBits & ~0xffff) == 0 &&
2404         ((SplatBits | SplatUndef) & 0xff) == 0xff)
2405       return DAG.getTargetConstant(SplatBits | 0xff, MVT::i32);
2406
2407     if ((SplatBits & ~0xffffff) == 0 &&
2408         ((SplatBits | SplatUndef) & 0xffff) == 0xffff)
2409       return DAG.getTargetConstant(SplatBits | 0xffff, MVT::i32);
2410
2411     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2412     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2413     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2414     // and fall through here to test for a valid 64-bit splat.  But, then the
2415     // caller would also need to check and handle the change in size.
2416     break;
2417
2418   case 64: {
2419     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2420     uint64_t BitMask = 0xff;
2421     uint64_t Val = 0;
2422     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2423       if (((SplatBits | SplatUndef) & BitMask) == BitMask)
2424         Val |= BitMask;
2425       else if ((SplatBits & BitMask) != 0)
2426         return SDValue();
2427       BitMask <<= 8;
2428     }
2429     return DAG.getTargetConstant(Val, MVT::i64);
2430   }
2431
2432   default:
2433     llvm_unreachable("unexpected size for isVMOVSplat");
2434     break;
2435   }
2436
2437   return SDValue();
2438 }
2439
2440 /// getVMOVImm - If this is a build_vector of constants which can be
2441 /// formed by using a VMOV instruction of the specified element size,
2442 /// return the constant being splatted.  The ByteSize field indicates the
2443 /// number of bytes of each element [1248].
2444 SDValue ARM::getVMOVImm(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
2445   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
2446   APInt SplatBits, SplatUndef;
2447   unsigned SplatBitSize;
2448   bool HasAnyUndefs;
2449   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
2450                                       HasAnyUndefs, ByteSize * 8))
2451     return SDValue();
2452
2453   if (SplatBitSize > ByteSize * 8)
2454     return SDValue();
2455
2456   return isVMOVSplat(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
2457                      SplatBitSize, DAG);
2458 }
2459
2460 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
2461                        bool &ReverseVEXT, unsigned &Imm) {
2462   unsigned NumElts = VT.getVectorNumElements();
2463   ReverseVEXT = false;
2464   Imm = M[0];
2465
2466   // If this is a VEXT shuffle, the immediate value is the index of the first
2467   // element.  The other shuffle indices must be the successive elements after
2468   // the first one.
2469   unsigned ExpectedElt = Imm;
2470   for (unsigned i = 1; i < NumElts; ++i) {
2471     // Increment the expected index.  If it wraps around, it may still be
2472     // a VEXT but the source vectors must be swapped.
2473     ExpectedElt += 1;
2474     if (ExpectedElt == NumElts * 2) {
2475       ExpectedElt = 0;
2476       ReverseVEXT = true;
2477     }
2478
2479     if (ExpectedElt != static_cast<unsigned>(M[i]))
2480       return false;
2481   }
2482
2483   // Adjust the index value if the source operands will be swapped.
2484   if (ReverseVEXT)
2485     Imm -= NumElts;
2486
2487   return true;
2488 }
2489
2490 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
2491 /// instruction with the specified blocksize.  (The order of the elements
2492 /// within each block of the vector is reversed.)
2493 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
2494                        unsigned BlockSize) {
2495   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
2496          "Only possible block sizes for VREV are: 16, 32, 64");
2497
2498   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2499   if (EltSz == 64)
2500     return false;
2501
2502   unsigned NumElts = VT.getVectorNumElements();
2503   unsigned BlockElts = M[0] + 1;
2504
2505   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
2506     return false;
2507
2508   for (unsigned i = 0; i < NumElts; ++i) {
2509     if ((unsigned) M[i] !=
2510         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
2511       return false;
2512   }
2513
2514   return true;
2515 }
2516
2517 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
2518                        unsigned &WhichResult) {
2519   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2520   if (EltSz == 64)
2521     return false;
2522
2523   unsigned NumElts = VT.getVectorNumElements();
2524   WhichResult = (M[0] == 0 ? 0 : 1);
2525   for (unsigned i = 0; i < NumElts; i += 2) {
2526     if ((unsigned) M[i] != i + WhichResult ||
2527         (unsigned) M[i+1] != i + NumElts + WhichResult)
2528       return false;
2529   }
2530   return true;
2531 }
2532
2533 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
2534                        unsigned &WhichResult) {
2535   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2536   if (EltSz == 64)
2537     return false;
2538
2539   unsigned NumElts = VT.getVectorNumElements();
2540   WhichResult = (M[0] == 0 ? 0 : 1);
2541   for (unsigned i = 0; i != NumElts; ++i) {
2542     if ((unsigned) M[i] != 2 * i + WhichResult)
2543       return false;
2544   }
2545
2546   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
2547   if (VT.is64BitVector() && EltSz == 32)
2548     return false;
2549
2550   return true;
2551 }
2552
2553 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
2554                        unsigned &WhichResult) {
2555   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2556   if (EltSz == 64)
2557     return false;
2558
2559   unsigned NumElts = VT.getVectorNumElements();
2560   WhichResult = (M[0] == 0 ? 0 : 1);
2561   unsigned Idx = WhichResult * NumElts / 2;
2562   for (unsigned i = 0; i != NumElts; i += 2) {
2563     if ((unsigned) M[i] != Idx ||
2564         (unsigned) M[i+1] != Idx + NumElts)
2565       return false;
2566     Idx += 1;
2567   }
2568
2569   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
2570   if (VT.is64BitVector() && EltSz == 32)
2571     return false;
2572
2573   return true;
2574 }
2575
2576 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2577   // Canonicalize all-zeros and all-ones vectors.
2578   ConstantSDNode *ConstVal = cast<ConstantSDNode>(Val.getNode());
2579   if (ConstVal->isNullValue())
2580     return getZeroVector(VT, DAG, dl);
2581   if (ConstVal->isAllOnesValue())
2582     return getOnesVector(VT, DAG, dl);
2583
2584   EVT CanonicalVT;
2585   if (VT.is64BitVector()) {
2586     switch (Val.getValueType().getSizeInBits()) {
2587     case 8:  CanonicalVT = MVT::v8i8; break;
2588     case 16: CanonicalVT = MVT::v4i16; break;
2589     case 32: CanonicalVT = MVT::v2i32; break;
2590     case 64: CanonicalVT = MVT::v1i64; break;
2591     default: llvm_unreachable("unexpected splat element type"); break;
2592     }
2593   } else {
2594     assert(VT.is128BitVector() && "unknown splat vector size");
2595     switch (Val.getValueType().getSizeInBits()) {
2596     case 8:  CanonicalVT = MVT::v16i8; break;
2597     case 16: CanonicalVT = MVT::v8i16; break;
2598     case 32: CanonicalVT = MVT::v4i32; break;
2599     case 64: CanonicalVT = MVT::v2i64; break;
2600     default: llvm_unreachable("unexpected splat element type"); break;
2601     }
2602   }
2603
2604   // Build a canonical splat for this value.
2605   SmallVector<SDValue, 8> Ops;
2606   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
2607   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
2608                             Ops.size());
2609   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
2610 }
2611
2612 // If this is a case we can't handle, return null and let the default
2613 // expansion code take care of it.
2614 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
2615   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
2616   DebugLoc dl = Op.getDebugLoc();
2617   EVT VT = Op.getValueType();
2618
2619   APInt SplatBits, SplatUndef;
2620   unsigned SplatBitSize;
2621   bool HasAnyUndefs;
2622   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
2623     if (SplatBitSize <= 64) {
2624       SDValue Val = isVMOVSplat(SplatBits.getZExtValue(),
2625                                 SplatUndef.getZExtValue(), SplatBitSize, DAG);
2626       if (Val.getNode())
2627         return BuildSplat(Val, VT, DAG, dl);
2628     }
2629   }
2630
2631   // If there are only 2 elements in a 128-bit vector, insert them into an
2632   // undef vector.  This handles the common case for 128-bit vector argument
2633   // passing, where the insertions should be translated to subreg accesses
2634   // with no real instructions.
2635   if (VT.is128BitVector() && Op.getNumOperands() == 2) {
2636     SDValue Val = DAG.getUNDEF(VT);
2637     SDValue Op0 = Op.getOperand(0);
2638     SDValue Op1 = Op.getOperand(1);
2639     if (Op0.getOpcode() != ISD::UNDEF)
2640       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op0,
2641                         DAG.getIntPtrConstant(0));
2642     if (Op1.getOpcode() != ISD::UNDEF)
2643       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op1,
2644                         DAG.getIntPtrConstant(1));
2645     return Val;
2646   }
2647
2648   return SDValue();
2649 }
2650
2651 /// isShuffleMaskLegal - Targets can use this to indicate that they only
2652 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
2653 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
2654 /// are assumed to be legal.
2655 bool
2656 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
2657                                       EVT VT) const {
2658   if (VT.getVectorNumElements() == 4 &&
2659       (VT.is128BitVector() || VT.is64BitVector())) {
2660     unsigned PFIndexes[4];
2661     for (unsigned i = 0; i != 4; ++i) {
2662       if (M[i] < 0)
2663         PFIndexes[i] = 8;
2664       else
2665         PFIndexes[i] = M[i];
2666     }
2667
2668     // Compute the index in the perfect shuffle table.
2669     unsigned PFTableIndex =
2670       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2671     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2672     unsigned Cost = (PFEntry >> 30);
2673
2674     if (Cost <= 4)
2675       return true;
2676   }
2677
2678   bool ReverseVEXT;
2679   unsigned Imm, WhichResult;
2680
2681   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
2682           isVREVMask(M, VT, 64) ||
2683           isVREVMask(M, VT, 32) ||
2684           isVREVMask(M, VT, 16) ||
2685           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
2686           isVTRNMask(M, VT, WhichResult) ||
2687           isVUZPMask(M, VT, WhichResult) ||
2688           isVZIPMask(M, VT, WhichResult));
2689 }
2690
2691 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2692 /// the specified operations to build the shuffle.
2693 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
2694                                       SDValue RHS, SelectionDAG &DAG,
2695                                       DebugLoc dl) {
2696   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2697   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
2698   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2699
2700   enum {
2701     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2702     OP_VREV,
2703     OP_VDUP0,
2704     OP_VDUP1,
2705     OP_VDUP2,
2706     OP_VDUP3,
2707     OP_VEXT1,
2708     OP_VEXT2,
2709     OP_VEXT3,
2710     OP_VUZPL, // VUZP, left result
2711     OP_VUZPR, // VUZP, right result
2712     OP_VZIPL, // VZIP, left result
2713     OP_VZIPR, // VZIP, right result
2714     OP_VTRNL, // VTRN, left result
2715     OP_VTRNR  // VTRN, right result
2716   };
2717
2718   if (OpNum == OP_COPY) {
2719     if (LHSID == (1*9+2)*9+3) return LHS;
2720     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2721     return RHS;
2722   }
2723
2724   SDValue OpLHS, OpRHS;
2725   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
2726   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
2727   EVT VT = OpLHS.getValueType();
2728
2729   switch (OpNum) {
2730   default: llvm_unreachable("Unknown shuffle opcode!");
2731   case OP_VREV:
2732     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
2733   case OP_VDUP0:
2734   case OP_VDUP1:
2735   case OP_VDUP2:
2736   case OP_VDUP3:
2737     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
2738                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
2739   case OP_VEXT1:
2740   case OP_VEXT2:
2741   case OP_VEXT3:
2742     return DAG.getNode(ARMISD::VEXT, dl, VT,
2743                        OpLHS, OpRHS,
2744                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
2745   case OP_VUZPL:
2746   case OP_VUZPR:
2747     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
2748                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
2749   case OP_VZIPL:
2750   case OP_VZIPR:
2751     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
2752                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
2753   case OP_VTRNL:
2754   case OP_VTRNR:
2755     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
2756                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
2757   }
2758 }
2759
2760 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
2761   SDValue V1 = Op.getOperand(0);
2762   SDValue V2 = Op.getOperand(1);
2763   DebugLoc dl = Op.getDebugLoc();
2764   EVT VT = Op.getValueType();
2765   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
2766   SmallVector<int, 8> ShuffleMask;
2767
2768   // Convert shuffles that are directly supported on NEON to target-specific
2769   // DAG nodes, instead of keeping them as shuffles and matching them again
2770   // during code selection.  This is more efficient and avoids the possibility
2771   // of inconsistencies between legalization and selection.
2772   // FIXME: floating-point vectors should be canonicalized to integer vectors
2773   // of the same time so that they get CSEd properly.
2774   SVN->getMask(ShuffleMask);
2775
2776   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
2777     int Lane = SVN->getSplatIndex();
2778     // If this is undef splat, generate it via "just" vdup, if possible.
2779     if (Lane == -1) Lane = 0;
2780
2781     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
2782       return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
2783     }
2784     return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
2785                        DAG.getConstant(Lane, MVT::i32));
2786   }
2787
2788   bool ReverseVEXT;
2789   unsigned Imm;
2790   if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
2791     if (ReverseVEXT)
2792       std::swap(V1, V2);
2793     return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
2794                        DAG.getConstant(Imm, MVT::i32));
2795   }
2796
2797   if (isVREVMask(ShuffleMask, VT, 64))
2798     return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
2799   if (isVREVMask(ShuffleMask, VT, 32))
2800     return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
2801   if (isVREVMask(ShuffleMask, VT, 16))
2802     return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
2803
2804   // Check for Neon shuffles that modify both input vectors in place.
2805   // If both results are used, i.e., if there are two shuffles with the same
2806   // source operands and with masks corresponding to both results of one of
2807   // these operations, DAG memoization will ensure that a single node is
2808   // used for both shuffles.
2809   unsigned WhichResult;
2810   if (isVTRNMask(ShuffleMask, VT, WhichResult))
2811     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
2812                        V1, V2).getValue(WhichResult);
2813   if (isVUZPMask(ShuffleMask, VT, WhichResult))
2814     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
2815                        V1, V2).getValue(WhichResult);
2816   if (isVZIPMask(ShuffleMask, VT, WhichResult))
2817     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
2818                        V1, V2).getValue(WhichResult);
2819
2820   // If the shuffle is not directly supported and it has 4 elements, use
2821   // the PerfectShuffle-generated table to synthesize it from other shuffles.
2822   if (VT.getVectorNumElements() == 4 &&
2823       (VT.is128BitVector() || VT.is64BitVector())) {
2824     unsigned PFIndexes[4];
2825     for (unsigned i = 0; i != 4; ++i) {
2826       if (ShuffleMask[i] < 0)
2827         PFIndexes[i] = 8;
2828       else
2829         PFIndexes[i] = ShuffleMask[i];
2830     }
2831
2832     // Compute the index in the perfect shuffle table.
2833     unsigned PFTableIndex =
2834       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2835
2836     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2837     unsigned Cost = (PFEntry >> 30);
2838
2839     if (Cost <= 4)
2840       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
2841   }
2842
2843   return SDValue();
2844 }
2845
2846 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
2847   EVT VT = Op.getValueType();
2848   DebugLoc dl = Op.getDebugLoc();
2849   SDValue Vec = Op.getOperand(0);
2850   SDValue Lane = Op.getOperand(1);
2851   assert(VT == MVT::i32 &&
2852          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
2853          "unexpected type for custom-lowering vector extract");
2854   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
2855 }
2856
2857 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
2858   // The only time a CONCAT_VECTORS operation can have legal types is when
2859   // two 64-bit vectors are concatenated to a 128-bit vector.
2860   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
2861          "unexpected CONCAT_VECTORS");
2862   DebugLoc dl = Op.getDebugLoc();
2863   SDValue Val = DAG.getUNDEF(MVT::v2f64);
2864   SDValue Op0 = Op.getOperand(0);
2865   SDValue Op1 = Op.getOperand(1);
2866   if (Op0.getOpcode() != ISD::UNDEF)
2867     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
2868                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
2869                       DAG.getIntPtrConstant(0));
2870   if (Op1.getOpcode() != ISD::UNDEF)
2871     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
2872                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
2873                       DAG.getIntPtrConstant(1));
2874   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
2875 }
2876
2877 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
2878   switch (Op.getOpcode()) {
2879   default: llvm_unreachable("Don't know how to custom lower this!");
2880   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
2881   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
2882   case ISD::GlobalAddress:
2883     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
2884       LowerGlobalAddressELF(Op, DAG);
2885   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
2886   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG, Subtarget);
2887   case ISD::BR_CC:         return LowerBR_CC(Op, DAG, Subtarget);
2888   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
2889   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
2890   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
2891   case ISD::SINT_TO_FP:
2892   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
2893   case ISD::FP_TO_SINT:
2894   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
2895   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
2896   case ISD::RETURNADDR:    break;
2897   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
2898   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
2899   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2900   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
2901   case ISD::SHL:
2902   case ISD::SRL:
2903   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
2904   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG, Subtarget);
2905   case ISD::SRL_PARTS:
2906   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG, Subtarget);
2907   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
2908   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
2909   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
2910   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
2911   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
2912   }
2913   return SDValue();
2914 }
2915
2916 /// ReplaceNodeResults - Replace the results of node with an illegal result
2917 /// type with new values built out of custom code.
2918 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
2919                                            SmallVectorImpl<SDValue>&Results,
2920                                            SelectionDAG &DAG) {
2921   switch (N->getOpcode()) {
2922   default:
2923     llvm_unreachable("Don't know how to custom expand this!");
2924     return;
2925   case ISD::BIT_CONVERT:
2926     Results.push_back(ExpandBIT_CONVERT(N, DAG));
2927     return;
2928   case ISD::SRL:
2929   case ISD::SRA: {
2930     SDValue Res = LowerShift(N, DAG, Subtarget);
2931     if (Res.getNode())
2932       Results.push_back(Res);
2933     return;
2934   }
2935   }
2936 }
2937
2938 //===----------------------------------------------------------------------===//
2939 //                           ARM Scheduler Hooks
2940 //===----------------------------------------------------------------------===//
2941
2942 MachineBasicBlock *
2943 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
2944                                                MachineBasicBlock *BB,
2945                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
2946   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2947   DebugLoc dl = MI->getDebugLoc();
2948   switch (MI->getOpcode()) {
2949   default:
2950     llvm_unreachable("Unexpected instr type to insert");
2951   case ARM::tMOVCCr_pseudo: {
2952     // To "insert" a SELECT_CC instruction, we actually have to insert the
2953     // diamond control-flow pattern.  The incoming instruction knows the
2954     // destination vreg to set, the condition code register to branch on, the
2955     // true/false values to select between, and a branch opcode to use.
2956     const BasicBlock *LLVM_BB = BB->getBasicBlock();
2957     MachineFunction::iterator It = BB;
2958     ++It;
2959
2960     //  thisMBB:
2961     //  ...
2962     //   TrueVal = ...
2963     //   cmpTY ccX, r1, r2
2964     //   bCC copy1MBB
2965     //   fallthrough --> copy0MBB
2966     MachineBasicBlock *thisMBB  = BB;
2967     MachineFunction *F = BB->getParent();
2968     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
2969     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
2970     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
2971       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
2972     F->insert(It, copy0MBB);
2973     F->insert(It, sinkMBB);
2974     // Update machine-CFG edges by first adding all successors of the current
2975     // block to the new block which will contain the Phi node for the select.
2976     // Also inform sdisel of the edge changes.
2977     for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
2978            E = BB->succ_end(); I != E; ++I) {
2979       EM->insert(std::make_pair(*I, sinkMBB));
2980       sinkMBB->addSuccessor(*I);
2981     }
2982     // Next, remove all successors of the current block, and add the true
2983     // and fallthrough blocks as its successors.
2984     while (!BB->succ_empty())
2985       BB->removeSuccessor(BB->succ_begin());
2986     BB->addSuccessor(copy0MBB);
2987     BB->addSuccessor(sinkMBB);
2988
2989     //  copy0MBB:
2990     //   %FalseValue = ...
2991     //   # fallthrough to sinkMBB
2992     BB = copy0MBB;
2993
2994     // Update machine-CFG edges
2995     BB->addSuccessor(sinkMBB);
2996
2997     //  sinkMBB:
2998     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
2999     //  ...
3000     BB = sinkMBB;
3001     BuildMI(BB, dl, TII->get(ARM::PHI), MI->getOperand(0).getReg())
3002       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
3003       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3004
3005     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
3006     return BB;
3007   }
3008
3009   case ARM::tANDsp:
3010   case ARM::tADDspr_:
3011   case ARM::tSUBspi_:
3012   case ARM::t2SUBrSPi_:
3013   case ARM::t2SUBrSPi12_:
3014   case ARM::t2SUBrSPs_: {
3015     MachineFunction *MF = BB->getParent();
3016     unsigned DstReg = MI->getOperand(0).getReg();
3017     unsigned SrcReg = MI->getOperand(1).getReg();
3018     bool DstIsDead = MI->getOperand(0).isDead();
3019     bool SrcIsKill = MI->getOperand(1).isKill();
3020
3021     if (SrcReg != ARM::SP) {
3022       // Copy the source to SP from virtual register.
3023       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
3024       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3025         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
3026       BuildMI(BB, dl, TII->get(CopyOpc), ARM::SP)
3027         .addReg(SrcReg, getKillRegState(SrcIsKill));
3028     }
3029
3030     unsigned OpOpc = 0;
3031     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
3032     switch (MI->getOpcode()) {
3033     default:
3034       llvm_unreachable("Unexpected pseudo instruction!");
3035     case ARM::tANDsp:
3036       OpOpc = ARM::tAND;
3037       NeedPred = true;
3038       break;
3039     case ARM::tADDspr_:
3040       OpOpc = ARM::tADDspr;
3041       break;
3042     case ARM::tSUBspi_:
3043       OpOpc = ARM::tSUBspi;
3044       break;
3045     case ARM::t2SUBrSPi_:
3046       OpOpc = ARM::t2SUBrSPi;
3047       NeedPred = true; NeedCC = true;
3048       break;
3049     case ARM::t2SUBrSPi12_:
3050       OpOpc = ARM::t2SUBrSPi12;
3051       NeedPred = true;
3052       break;
3053     case ARM::t2SUBrSPs_:
3054       OpOpc = ARM::t2SUBrSPs;
3055       NeedPred = true; NeedCC = true; NeedOp3 = true;
3056       break;
3057     }
3058     MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(OpOpc), ARM::SP);
3059     if (OpOpc == ARM::tAND)
3060       AddDefaultT1CC(MIB);
3061     MIB.addReg(ARM::SP);
3062     MIB.addOperand(MI->getOperand(2));
3063     if (NeedOp3)
3064       MIB.addOperand(MI->getOperand(3));
3065     if (NeedPred)
3066       AddDefaultPred(MIB);
3067     if (NeedCC)
3068       AddDefaultCC(MIB);
3069
3070     // Copy the result from SP to virtual register.
3071     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
3072     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3073       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
3074     BuildMI(BB, dl, TII->get(CopyOpc))
3075       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
3076       .addReg(ARM::SP);
3077     MF->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
3078     return BB;
3079   }
3080   }
3081 }
3082
3083 //===----------------------------------------------------------------------===//
3084 //                           ARM Optimization Hooks
3085 //===----------------------------------------------------------------------===//
3086
3087 static
3088 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
3089                             TargetLowering::DAGCombinerInfo &DCI) {
3090   SelectionDAG &DAG = DCI.DAG;
3091   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3092   EVT VT = N->getValueType(0);
3093   unsigned Opc = N->getOpcode();
3094   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
3095   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
3096   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
3097   ISD::CondCode CC = ISD::SETCC_INVALID;
3098
3099   if (isSlctCC) {
3100     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
3101   } else {
3102     SDValue CCOp = Slct.getOperand(0);
3103     if (CCOp.getOpcode() == ISD::SETCC)
3104       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
3105   }
3106
3107   bool DoXform = false;
3108   bool InvCC = false;
3109   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
3110           "Bad input!");
3111
3112   if (LHS.getOpcode() == ISD::Constant &&
3113       cast<ConstantSDNode>(LHS)->isNullValue()) {
3114     DoXform = true;
3115   } else if (CC != ISD::SETCC_INVALID &&
3116              RHS.getOpcode() == ISD::Constant &&
3117              cast<ConstantSDNode>(RHS)->isNullValue()) {
3118     std::swap(LHS, RHS);
3119     SDValue Op0 = Slct.getOperand(0);
3120     EVT OpVT = isSlctCC ? Op0.getValueType() :
3121                           Op0.getOperand(0).getValueType();
3122     bool isInt = OpVT.isInteger();
3123     CC = ISD::getSetCCInverse(CC, isInt);
3124
3125     if (!TLI.isCondCodeLegal(CC, OpVT))
3126       return SDValue();         // Inverse operator isn't legal.
3127
3128     DoXform = true;
3129     InvCC = true;
3130   }
3131
3132   if (DoXform) {
3133     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
3134     if (isSlctCC)
3135       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
3136                              Slct.getOperand(0), Slct.getOperand(1), CC);
3137     SDValue CCOp = Slct.getOperand(0);
3138     if (InvCC)
3139       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
3140                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
3141     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
3142                        CCOp, OtherOp, Result);
3143   }
3144   return SDValue();
3145 }
3146
3147 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
3148 static SDValue PerformADDCombine(SDNode *N,
3149                                  TargetLowering::DAGCombinerInfo &DCI) {
3150   // added by evan in r37685 with no testcase.
3151   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
3152
3153   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
3154   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
3155     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
3156     if (Result.getNode()) return Result;
3157   }
3158   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
3159     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
3160     if (Result.getNode()) return Result;
3161   }
3162
3163   return SDValue();
3164 }
3165
3166 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
3167 static SDValue PerformSUBCombine(SDNode *N,
3168                                  TargetLowering::DAGCombinerInfo &DCI) {
3169   // added by evan in r37685 with no testcase.
3170   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
3171
3172   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
3173   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
3174     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
3175     if (Result.getNode()) return Result;
3176   }
3177
3178   return SDValue();
3179 }
3180
3181 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for ARMISD::VMOVRRD.
3182 static SDValue PerformVMOVRRDCombine(SDNode *N,
3183                                    TargetLowering::DAGCombinerInfo &DCI) {
3184   // fmrrd(fmdrr x, y) -> x,y
3185   SDValue InDouble = N->getOperand(0);
3186   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
3187     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
3188   return SDValue();
3189 }
3190
3191 /// getVShiftImm - Check if this is a valid build_vector for the immediate
3192 /// operand of a vector shift operation, where all the elements of the
3193 /// build_vector must have the same constant integer value.
3194 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
3195   // Ignore bit_converts.
3196   while (Op.getOpcode() == ISD::BIT_CONVERT)
3197     Op = Op.getOperand(0);
3198   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3199   APInt SplatBits, SplatUndef;
3200   unsigned SplatBitSize;
3201   bool HasAnyUndefs;
3202   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
3203                                       HasAnyUndefs, ElementBits) ||
3204       SplatBitSize > ElementBits)
3205     return false;
3206   Cnt = SplatBits.getSExtValue();
3207   return true;
3208 }
3209
3210 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
3211 /// operand of a vector shift left operation.  That value must be in the range:
3212 ///   0 <= Value < ElementBits for a left shift; or
3213 ///   0 <= Value <= ElementBits for a long left shift.
3214 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
3215   assert(VT.isVector() && "vector shift count is not a vector type");
3216   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
3217   if (! getVShiftImm(Op, ElementBits, Cnt))
3218     return false;
3219   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
3220 }
3221
3222 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
3223 /// operand of a vector shift right operation.  For a shift opcode, the value
3224 /// is positive, but for an intrinsic the value count must be negative. The
3225 /// absolute value must be in the range:
3226 ///   1 <= |Value| <= ElementBits for a right shift; or
3227 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
3228 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
3229                          int64_t &Cnt) {
3230   assert(VT.isVector() && "vector shift count is not a vector type");
3231   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
3232   if (! getVShiftImm(Op, ElementBits, Cnt))
3233     return false;
3234   if (isIntrinsic)
3235     Cnt = -Cnt;
3236   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
3237 }
3238
3239 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
3240 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
3241   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
3242   switch (IntNo) {
3243   default:
3244     // Don't do anything for most intrinsics.
3245     break;
3246
3247   // Vector shifts: check for immediate versions and lower them.
3248   // Note: This is done during DAG combining instead of DAG legalizing because
3249   // the build_vectors for 64-bit vector element shift counts are generally
3250   // not legal, and it is hard to see their values after they get legalized to
3251   // loads from a constant pool.
3252   case Intrinsic::arm_neon_vshifts:
3253   case Intrinsic::arm_neon_vshiftu:
3254   case Intrinsic::arm_neon_vshiftls:
3255   case Intrinsic::arm_neon_vshiftlu:
3256   case Intrinsic::arm_neon_vshiftn:
3257   case Intrinsic::arm_neon_vrshifts:
3258   case Intrinsic::arm_neon_vrshiftu:
3259   case Intrinsic::arm_neon_vrshiftn:
3260   case Intrinsic::arm_neon_vqshifts:
3261   case Intrinsic::arm_neon_vqshiftu:
3262   case Intrinsic::arm_neon_vqshiftsu:
3263   case Intrinsic::arm_neon_vqshiftns:
3264   case Intrinsic::arm_neon_vqshiftnu:
3265   case Intrinsic::arm_neon_vqshiftnsu:
3266   case Intrinsic::arm_neon_vqrshiftns:
3267   case Intrinsic::arm_neon_vqrshiftnu:
3268   case Intrinsic::arm_neon_vqrshiftnsu: {
3269     EVT VT = N->getOperand(1).getValueType();
3270     int64_t Cnt;
3271     unsigned VShiftOpc = 0;
3272
3273     switch (IntNo) {
3274     case Intrinsic::arm_neon_vshifts:
3275     case Intrinsic::arm_neon_vshiftu:
3276       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
3277         VShiftOpc = ARMISD::VSHL;
3278         break;
3279       }
3280       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
3281         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
3282                      ARMISD::VSHRs : ARMISD::VSHRu);
3283         break;
3284       }
3285       return SDValue();
3286
3287     case Intrinsic::arm_neon_vshiftls:
3288     case Intrinsic::arm_neon_vshiftlu:
3289       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
3290         break;
3291       llvm_unreachable("invalid shift count for vshll intrinsic");
3292
3293     case Intrinsic::arm_neon_vrshifts:
3294     case Intrinsic::arm_neon_vrshiftu:
3295       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
3296         break;
3297       return SDValue();
3298
3299     case Intrinsic::arm_neon_vqshifts:
3300     case Intrinsic::arm_neon_vqshiftu:
3301       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
3302         break;
3303       return SDValue();
3304
3305     case Intrinsic::arm_neon_vqshiftsu:
3306       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
3307         break;
3308       llvm_unreachable("invalid shift count for vqshlu intrinsic");
3309
3310     case Intrinsic::arm_neon_vshiftn:
3311     case Intrinsic::arm_neon_vrshiftn:
3312     case Intrinsic::arm_neon_vqshiftns:
3313     case Intrinsic::arm_neon_vqshiftnu:
3314     case Intrinsic::arm_neon_vqshiftnsu:
3315     case Intrinsic::arm_neon_vqrshiftns:
3316     case Intrinsic::arm_neon_vqrshiftnu:
3317     case Intrinsic::arm_neon_vqrshiftnsu:
3318       // Narrowing shifts require an immediate right shift.
3319       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
3320         break;
3321       llvm_unreachable("invalid shift count for narrowing vector shift intrinsic");
3322
3323     default:
3324       llvm_unreachable("unhandled vector shift");
3325     }
3326
3327     switch (IntNo) {
3328     case Intrinsic::arm_neon_vshifts:
3329     case Intrinsic::arm_neon_vshiftu:
3330       // Opcode already set above.
3331       break;
3332     case Intrinsic::arm_neon_vshiftls:
3333     case Intrinsic::arm_neon_vshiftlu:
3334       if (Cnt == VT.getVectorElementType().getSizeInBits())
3335         VShiftOpc = ARMISD::VSHLLi;
3336       else
3337         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
3338                      ARMISD::VSHLLs : ARMISD::VSHLLu);
3339       break;
3340     case Intrinsic::arm_neon_vshiftn:
3341       VShiftOpc = ARMISD::VSHRN; break;
3342     case Intrinsic::arm_neon_vrshifts:
3343       VShiftOpc = ARMISD::VRSHRs; break;
3344     case Intrinsic::arm_neon_vrshiftu:
3345       VShiftOpc = ARMISD::VRSHRu; break;
3346     case Intrinsic::arm_neon_vrshiftn:
3347       VShiftOpc = ARMISD::VRSHRN; break;
3348     case Intrinsic::arm_neon_vqshifts:
3349       VShiftOpc = ARMISD::VQSHLs; break;
3350     case Intrinsic::arm_neon_vqshiftu:
3351       VShiftOpc = ARMISD::VQSHLu; break;
3352     case Intrinsic::arm_neon_vqshiftsu:
3353       VShiftOpc = ARMISD::VQSHLsu; break;
3354     case Intrinsic::arm_neon_vqshiftns:
3355       VShiftOpc = ARMISD::VQSHRNs; break;
3356     case Intrinsic::arm_neon_vqshiftnu:
3357       VShiftOpc = ARMISD::VQSHRNu; break;
3358     case Intrinsic::arm_neon_vqshiftnsu:
3359       VShiftOpc = ARMISD::VQSHRNsu; break;
3360     case Intrinsic::arm_neon_vqrshiftns:
3361       VShiftOpc = ARMISD::VQRSHRNs; break;
3362     case Intrinsic::arm_neon_vqrshiftnu:
3363       VShiftOpc = ARMISD::VQRSHRNu; break;
3364     case Intrinsic::arm_neon_vqrshiftnsu:
3365       VShiftOpc = ARMISD::VQRSHRNsu; break;
3366     }
3367
3368     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
3369                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
3370   }
3371
3372   case Intrinsic::arm_neon_vshiftins: {
3373     EVT VT = N->getOperand(1).getValueType();
3374     int64_t Cnt;
3375     unsigned VShiftOpc = 0;
3376
3377     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
3378       VShiftOpc = ARMISD::VSLI;
3379     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
3380       VShiftOpc = ARMISD::VSRI;
3381     else {
3382       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
3383     }
3384
3385     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
3386                        N->getOperand(1), N->getOperand(2),
3387                        DAG.getConstant(Cnt, MVT::i32));
3388   }
3389
3390   case Intrinsic::arm_neon_vqrshifts:
3391   case Intrinsic::arm_neon_vqrshiftu:
3392     // No immediate versions of these to check for.
3393     break;
3394   }
3395
3396   return SDValue();
3397 }
3398
3399 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
3400 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
3401 /// combining instead of DAG legalizing because the build_vectors for 64-bit
3402 /// vector element shift counts are generally not legal, and it is hard to see
3403 /// their values after they get legalized to loads from a constant pool.
3404 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
3405                                    const ARMSubtarget *ST) {
3406   EVT VT = N->getValueType(0);
3407
3408   // Nothing to be done for scalar shifts.
3409   if (! VT.isVector())
3410     return SDValue();
3411
3412   assert(ST->hasNEON() && "unexpected vector shift");
3413   int64_t Cnt;
3414
3415   switch (N->getOpcode()) {
3416   default: llvm_unreachable("unexpected shift opcode");
3417
3418   case ISD::SHL:
3419     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
3420       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
3421                          DAG.getConstant(Cnt, MVT::i32));
3422     break;
3423
3424   case ISD::SRA:
3425   case ISD::SRL:
3426     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
3427       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
3428                             ARMISD::VSHRs : ARMISD::VSHRu);
3429       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
3430                          DAG.getConstant(Cnt, MVT::i32));
3431     }
3432   }
3433   return SDValue();
3434 }
3435
3436 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
3437 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
3438 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
3439                                     const ARMSubtarget *ST) {
3440   SDValue N0 = N->getOperand(0);
3441
3442   // Check for sign- and zero-extensions of vector extract operations of 8-
3443   // and 16-bit vector elements.  NEON supports these directly.  They are
3444   // handled during DAG combining because type legalization will promote them
3445   // to 32-bit types and it is messy to recognize the operations after that.
3446   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
3447     SDValue Vec = N0.getOperand(0);
3448     SDValue Lane = N0.getOperand(1);
3449     EVT VT = N->getValueType(0);
3450     EVT EltVT = N0.getValueType();
3451     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3452
3453     if (VT == MVT::i32 &&
3454         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
3455         TLI.isTypeLegal(Vec.getValueType())) {
3456
3457       unsigned Opc = 0;
3458       switch (N->getOpcode()) {
3459       default: llvm_unreachable("unexpected opcode");
3460       case ISD::SIGN_EXTEND:
3461         Opc = ARMISD::VGETLANEs;
3462         break;
3463       case ISD::ZERO_EXTEND:
3464       case ISD::ANY_EXTEND:
3465         Opc = ARMISD::VGETLANEu;
3466         break;
3467       }
3468       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
3469     }
3470   }
3471
3472   return SDValue();
3473 }
3474
3475 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
3476                                              DAGCombinerInfo &DCI) const {
3477   switch (N->getOpcode()) {
3478   default: break;
3479   case ISD::ADD:      return PerformADDCombine(N, DCI);
3480   case ISD::SUB:      return PerformSUBCombine(N, DCI);
3481   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
3482   case ISD::INTRINSIC_WO_CHAIN:
3483     return PerformIntrinsicCombine(N, DCI.DAG);
3484   case ISD::SHL:
3485   case ISD::SRA:
3486   case ISD::SRL:
3487     return PerformShiftCombine(N, DCI.DAG, Subtarget);
3488   case ISD::SIGN_EXTEND:
3489   case ISD::ZERO_EXTEND:
3490   case ISD::ANY_EXTEND:
3491     return PerformExtendCombine(N, DCI.DAG, Subtarget);
3492   }
3493   return SDValue();
3494 }
3495
3496 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
3497   if (!Subtarget->hasV6Ops())
3498     // Pre-v6 does not support unaligned mem access.
3499     return false;
3500   else if (!Subtarget->hasV6Ops()) {
3501     // v6 may or may not support unaligned mem access.
3502     if (!Subtarget->isTargetDarwin())
3503       return false;
3504   }
3505
3506   switch (VT.getSimpleVT().SimpleTy) {
3507   default:
3508     return false;
3509   case MVT::i8:
3510   case MVT::i16:
3511   case MVT::i32:
3512     return true;
3513   // FIXME: VLD1 etc with standard alignment is legal.
3514   }
3515 }
3516
3517 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
3518   if (V < 0)
3519     return false;
3520
3521   unsigned Scale = 1;
3522   switch (VT.getSimpleVT().SimpleTy) {
3523   default: return false;
3524   case MVT::i1:
3525   case MVT::i8:
3526     // Scale == 1;
3527     break;
3528   case MVT::i16:
3529     // Scale == 2;
3530     Scale = 2;
3531     break;
3532   case MVT::i32:
3533     // Scale == 4;
3534     Scale = 4;
3535     break;
3536   }
3537
3538   if ((V & (Scale - 1)) != 0)
3539     return false;
3540   V /= Scale;
3541   return V == (V & ((1LL << 5) - 1));
3542 }
3543
3544 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
3545                                       const ARMSubtarget *Subtarget) {
3546   bool isNeg = false;
3547   if (V < 0) {
3548     isNeg = true;
3549     V = - V;
3550   }
3551
3552   switch (VT.getSimpleVT().SimpleTy) {
3553   default: return false;
3554   case MVT::i1:
3555   case MVT::i8:
3556   case MVT::i16:
3557   case MVT::i32:
3558     // + imm12 or - imm8
3559     if (isNeg)
3560       return V == (V & ((1LL << 8) - 1));
3561     return V == (V & ((1LL << 12) - 1));
3562   case MVT::f32:
3563   case MVT::f64:
3564     // Same as ARM mode. FIXME: NEON?
3565     if (!Subtarget->hasVFP2())
3566       return false;
3567     if ((V & 3) != 0)
3568       return false;
3569     V >>= 2;
3570     return V == (V & ((1LL << 8) - 1));
3571   }
3572 }
3573
3574 /// isLegalAddressImmediate - Return true if the integer value can be used
3575 /// as the offset of the target addressing mode for load / store of the
3576 /// given type.
3577 static bool isLegalAddressImmediate(int64_t V, EVT VT,
3578                                     const ARMSubtarget *Subtarget) {
3579   if (V == 0)
3580     return true;
3581
3582   if (!VT.isSimple())
3583     return false;
3584
3585   if (Subtarget->isThumb1Only())
3586     return isLegalT1AddressImmediate(V, VT);
3587   else if (Subtarget->isThumb2())
3588     return isLegalT2AddressImmediate(V, VT, Subtarget);
3589
3590   // ARM mode.
3591   if (V < 0)
3592     V = - V;
3593   switch (VT.getSimpleVT().SimpleTy) {
3594   default: return false;
3595   case MVT::i1:
3596   case MVT::i8:
3597   case MVT::i32:
3598     // +- imm12
3599     return V == (V & ((1LL << 12) - 1));
3600   case MVT::i16:
3601     // +- imm8
3602     return V == (V & ((1LL << 8) - 1));
3603   case MVT::f32:
3604   case MVT::f64:
3605     if (!Subtarget->hasVFP2()) // FIXME: NEON?
3606       return false;
3607     if ((V & 3) != 0)
3608       return false;
3609     V >>= 2;
3610     return V == (V & ((1LL << 8) - 1));
3611   }
3612 }
3613
3614 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
3615                                                       EVT VT) const {
3616   int Scale = AM.Scale;
3617   if (Scale < 0)
3618     return false;
3619
3620   switch (VT.getSimpleVT().SimpleTy) {
3621   default: return false;
3622   case MVT::i1:
3623   case MVT::i8:
3624   case MVT::i16:
3625   case MVT::i32:
3626     if (Scale == 1)
3627       return true;
3628     // r + r << imm
3629     Scale = Scale & ~1;
3630     return Scale == 2 || Scale == 4 || Scale == 8;
3631   case MVT::i64:
3632     // r + r
3633     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
3634       return true;
3635     return false;
3636   case MVT::isVoid:
3637     // Note, we allow "void" uses (basically, uses that aren't loads or
3638     // stores), because arm allows folding a scale into many arithmetic
3639     // operations.  This should be made more precise and revisited later.
3640
3641     // Allow r << imm, but the imm has to be a multiple of two.
3642     if (Scale & 1) return false;
3643     return isPowerOf2_32(Scale);
3644   }
3645 }
3646
3647 /// isLegalAddressingMode - Return true if the addressing mode represented
3648 /// by AM is legal for this target, for a load/store of the specified type.
3649 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3650                                               const Type *Ty) const {
3651   EVT VT = getValueType(Ty, true);
3652   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
3653     return false;
3654
3655   // Can never fold addr of global into load/store.
3656   if (AM.BaseGV)
3657     return false;
3658
3659   switch (AM.Scale) {
3660   case 0:  // no scale reg, must be "r+i" or "r", or "i".
3661     break;
3662   case 1:
3663     if (Subtarget->isThumb1Only())
3664       return false;
3665     // FALL THROUGH.
3666   default:
3667     // ARM doesn't support any R+R*scale+imm addr modes.
3668     if (AM.BaseOffs)
3669       return false;
3670
3671     if (!VT.isSimple())
3672       return false;
3673
3674     if (Subtarget->isThumb2())
3675       return isLegalT2ScaledAddressingMode(AM, VT);
3676
3677     int Scale = AM.Scale;
3678     switch (VT.getSimpleVT().SimpleTy) {
3679     default: return false;
3680     case MVT::i1:
3681     case MVT::i8:
3682     case MVT::i32:
3683       if (Scale < 0) Scale = -Scale;
3684       if (Scale == 1)
3685         return true;
3686       // r + r << imm
3687       return isPowerOf2_32(Scale & ~1);
3688     case MVT::i16:
3689     case MVT::i64:
3690       // r + r
3691       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
3692         return true;
3693       return false;
3694
3695     case MVT::isVoid:
3696       // Note, we allow "void" uses (basically, uses that aren't loads or
3697       // stores), because arm allows folding a scale into many arithmetic
3698       // operations.  This should be made more precise and revisited later.
3699
3700       // Allow r << imm, but the imm has to be a multiple of two.
3701       if (Scale & 1) return false;
3702       return isPowerOf2_32(Scale);
3703     }
3704     break;
3705   }
3706   return true;
3707 }
3708
3709 /// isLegalICmpImmediate - Return true if the specified immediate is legal
3710 /// icmp immediate, that is the target has icmp instructions which can compare
3711 /// a register against the immediate without having to materialize the
3712 /// immediate into a register.
3713 bool ARMTargetLowering::isLegalICmpImmediate(uint64_t Imm) const {
3714   if (!Subtarget->isThumb())
3715     return ARM_AM::getSOImmVal(Imm) != -1;
3716   if (Subtarget->isThumb2())
3717     return ARM_AM::getT2SOImmVal(Imm) != -1;
3718   return Imm < 256;
3719 }
3720
3721 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
3722                                       bool isSEXTLoad, SDValue &Base,
3723                                       SDValue &Offset, bool &isInc,
3724                                       SelectionDAG &DAG) {
3725   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3726     return false;
3727
3728   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
3729     // AddressingMode 3
3730     Base = Ptr->getOperand(0);
3731     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3732       int RHSC = (int)RHS->getZExtValue();
3733       if (RHSC < 0 && RHSC > -256) {
3734         assert(Ptr->getOpcode() == ISD::ADD);
3735         isInc = false;
3736         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3737         return true;
3738       }
3739     }
3740     isInc = (Ptr->getOpcode() == ISD::ADD);
3741     Offset = Ptr->getOperand(1);
3742     return true;
3743   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
3744     // AddressingMode 2
3745     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3746       int RHSC = (int)RHS->getZExtValue();
3747       if (RHSC < 0 && RHSC > -0x1000) {
3748         assert(Ptr->getOpcode() == ISD::ADD);
3749         isInc = false;
3750         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3751         Base = Ptr->getOperand(0);
3752         return true;
3753       }
3754     }
3755
3756     if (Ptr->getOpcode() == ISD::ADD) {
3757       isInc = true;
3758       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
3759       if (ShOpcVal != ARM_AM::no_shift) {
3760         Base = Ptr->getOperand(1);
3761         Offset = Ptr->getOperand(0);
3762       } else {
3763         Base = Ptr->getOperand(0);
3764         Offset = Ptr->getOperand(1);
3765       }
3766       return true;
3767     }
3768
3769     isInc = (Ptr->getOpcode() == ISD::ADD);
3770     Base = Ptr->getOperand(0);
3771     Offset = Ptr->getOperand(1);
3772     return true;
3773   }
3774
3775   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
3776   return false;
3777 }
3778
3779 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
3780                                      bool isSEXTLoad, SDValue &Base,
3781                                      SDValue &Offset, bool &isInc,
3782                                      SelectionDAG &DAG) {
3783   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3784     return false;
3785
3786   Base = Ptr->getOperand(0);
3787   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3788     int RHSC = (int)RHS->getZExtValue();
3789     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
3790       assert(Ptr->getOpcode() == ISD::ADD);
3791       isInc = false;
3792       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3793       return true;
3794     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
3795       isInc = Ptr->getOpcode() == ISD::ADD;
3796       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
3797       return true;
3798     }
3799   }
3800
3801   return false;
3802 }
3803
3804 /// getPreIndexedAddressParts - returns true by value, base pointer and
3805 /// offset pointer and addressing mode by reference if the node's address
3806 /// can be legally represented as pre-indexed load / store address.
3807 bool
3808 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
3809                                              SDValue &Offset,
3810                                              ISD::MemIndexedMode &AM,
3811                                              SelectionDAG &DAG) const {
3812   if (Subtarget->isThumb1Only())
3813     return false;
3814
3815   EVT VT;
3816   SDValue Ptr;
3817   bool isSEXTLoad = false;
3818   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3819     Ptr = LD->getBasePtr();
3820     VT  = LD->getMemoryVT();
3821     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3822   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3823     Ptr = ST->getBasePtr();
3824     VT  = ST->getMemoryVT();
3825   } else
3826     return false;
3827
3828   bool isInc;
3829   bool isLegal = false;
3830   if (Subtarget->isThumb2())
3831     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3832                                        Offset, isInc, DAG);
3833   else
3834     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3835                                         Offset, isInc, DAG);
3836   if (!isLegal)
3837     return false;
3838
3839   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
3840   return true;
3841 }
3842
3843 /// getPostIndexedAddressParts - returns true by value, base pointer and
3844 /// offset pointer and addressing mode by reference if this node can be
3845 /// combined with a load / store to form a post-indexed load / store.
3846 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
3847                                                    SDValue &Base,
3848                                                    SDValue &Offset,
3849                                                    ISD::MemIndexedMode &AM,
3850                                                    SelectionDAG &DAG) const {
3851   if (Subtarget->isThumb1Only())
3852     return false;
3853
3854   EVT VT;
3855   SDValue Ptr;
3856   bool isSEXTLoad = false;
3857   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3858     VT  = LD->getMemoryVT();
3859     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3860   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3861     VT  = ST->getMemoryVT();
3862   } else
3863     return false;
3864
3865   bool isInc;
3866   bool isLegal = false;
3867   if (Subtarget->isThumb2())
3868     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3869                                         isInc, DAG);
3870   else
3871     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3872                                         isInc, DAG);
3873   if (!isLegal)
3874     return false;
3875
3876   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
3877   return true;
3878 }
3879
3880 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
3881                                                        const APInt &Mask,
3882                                                        APInt &KnownZero,
3883                                                        APInt &KnownOne,
3884                                                        const SelectionDAG &DAG,
3885                                                        unsigned Depth) const {
3886   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3887   switch (Op.getOpcode()) {
3888   default: break;
3889   case ARMISD::CMOV: {
3890     // Bits are known zero/one if known on the LHS and RHS.
3891     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
3892     if (KnownZero == 0 && KnownOne == 0) return;
3893
3894     APInt KnownZeroRHS, KnownOneRHS;
3895     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
3896                           KnownZeroRHS, KnownOneRHS, Depth+1);
3897     KnownZero &= KnownZeroRHS;
3898     KnownOne  &= KnownOneRHS;
3899     return;
3900   }
3901   }
3902 }
3903
3904 //===----------------------------------------------------------------------===//
3905 //                           ARM Inline Assembly Support
3906 //===----------------------------------------------------------------------===//
3907
3908 /// getConstraintType - Given a constraint letter, return the type of
3909 /// constraint it is for this target.
3910 ARMTargetLowering::ConstraintType
3911 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
3912   if (Constraint.size() == 1) {
3913     switch (Constraint[0]) {
3914     default:  break;
3915     case 'l': return C_RegisterClass;
3916     case 'w': return C_RegisterClass;
3917     }
3918   }
3919   return TargetLowering::getConstraintType(Constraint);
3920 }
3921
3922 std::pair<unsigned, const TargetRegisterClass*>
3923 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3924                                                 EVT VT) const {
3925   if (Constraint.size() == 1) {
3926     // GCC RS6000 Constraint Letters
3927     switch (Constraint[0]) {
3928     case 'l':
3929       if (Subtarget->isThumb1Only())
3930         return std::make_pair(0U, ARM::tGPRRegisterClass);
3931       else
3932         return std::make_pair(0U, ARM::GPRRegisterClass);
3933     case 'r':
3934       return std::make_pair(0U, ARM::GPRRegisterClass);
3935     case 'w':
3936       if (VT == MVT::f32)
3937         return std::make_pair(0U, ARM::SPRRegisterClass);
3938       if (VT == MVT::f64)
3939         return std::make_pair(0U, ARM::DPRRegisterClass);
3940       break;
3941     }
3942   }
3943   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3944 }
3945
3946 std::vector<unsigned> ARMTargetLowering::
3947 getRegClassForInlineAsmConstraint(const std::string &Constraint,
3948                                   EVT VT) const {
3949   if (Constraint.size() != 1)
3950     return std::vector<unsigned>();
3951
3952   switch (Constraint[0]) {      // GCC ARM Constraint Letters
3953   default: break;
3954   case 'l':
3955     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3956                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3957                                  0);
3958   case 'r':
3959     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3960                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3961                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
3962                                  ARM::R12, ARM::LR, 0);
3963   case 'w':
3964     if (VT == MVT::f32)
3965       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
3966                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
3967                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
3968                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
3969                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
3970                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
3971                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
3972                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
3973     if (VT == MVT::f64)
3974       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
3975                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
3976                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
3977                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
3978       break;
3979   }
3980
3981   return std::vector<unsigned>();
3982 }
3983
3984 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3985 /// vector.  If it is invalid, don't add anything to Ops.
3986 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
3987                                                      char Constraint,
3988                                                      bool hasMemory,
3989                                                      std::vector<SDValue>&Ops,
3990                                                      SelectionDAG &DAG) const {
3991   SDValue Result(0, 0);
3992
3993   switch (Constraint) {
3994   default: break;
3995   case 'I': case 'J': case 'K': case 'L':
3996   case 'M': case 'N': case 'O':
3997     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3998     if (!C)
3999       return;
4000
4001     int64_t CVal64 = C->getSExtValue();
4002     int CVal = (int) CVal64;
4003     // None of these constraints allow values larger than 32 bits.  Check
4004     // that the value fits in an int.
4005     if (CVal != CVal64)
4006       return;
4007
4008     switch (Constraint) {
4009       case 'I':
4010         if (Subtarget->isThumb1Only()) {
4011           // This must be a constant between 0 and 255, for ADD
4012           // immediates.
4013           if (CVal >= 0 && CVal <= 255)
4014             break;
4015         } else if (Subtarget->isThumb2()) {
4016           // A constant that can be used as an immediate value in a
4017           // data-processing instruction.
4018           if (ARM_AM::getT2SOImmVal(CVal) != -1)
4019             break;
4020         } else {
4021           // A constant that can be used as an immediate value in a
4022           // data-processing instruction.
4023           if (ARM_AM::getSOImmVal(CVal) != -1)
4024             break;
4025         }
4026         return;
4027
4028       case 'J':
4029         if (Subtarget->isThumb()) {  // FIXME thumb2
4030           // This must be a constant between -255 and -1, for negated ADD
4031           // immediates. This can be used in GCC with an "n" modifier that
4032           // prints the negated value, for use with SUB instructions. It is
4033           // not useful otherwise but is implemented for compatibility.
4034           if (CVal >= -255 && CVal <= -1)
4035             break;
4036         } else {
4037           // This must be a constant between -4095 and 4095. It is not clear
4038           // what this constraint is intended for. Implemented for
4039           // compatibility with GCC.
4040           if (CVal >= -4095 && CVal <= 4095)
4041             break;
4042         }
4043         return;
4044
4045       case 'K':
4046         if (Subtarget->isThumb1Only()) {
4047           // A 32-bit value where only one byte has a nonzero value. Exclude
4048           // zero to match GCC. This constraint is used by GCC internally for
4049           // constants that can be loaded with a move/shift combination.
4050           // It is not useful otherwise but is implemented for compatibility.
4051           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
4052             break;
4053         } else if (Subtarget->isThumb2()) {
4054           // A constant whose bitwise inverse can be used as an immediate
4055           // value in a data-processing instruction. This can be used in GCC
4056           // with a "B" modifier that prints the inverted value, for use with
4057           // BIC and MVN instructions. It is not useful otherwise but is
4058           // implemented for compatibility.
4059           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
4060             break;
4061         } else {
4062           // A constant whose bitwise inverse can be used as an immediate
4063           // value in a data-processing instruction. This can be used in GCC
4064           // with a "B" modifier that prints the inverted value, for use with
4065           // BIC and MVN instructions. It is not useful otherwise but is
4066           // implemented for compatibility.
4067           if (ARM_AM::getSOImmVal(~CVal) != -1)
4068             break;
4069         }
4070         return;
4071
4072       case 'L':
4073         if (Subtarget->isThumb1Only()) {
4074           // This must be a constant between -7 and 7,
4075           // for 3-operand ADD/SUB immediate instructions.
4076           if (CVal >= -7 && CVal < 7)
4077             break;
4078         } else if (Subtarget->isThumb2()) {
4079           // A constant whose negation can be used as an immediate value in a
4080           // data-processing instruction. This can be used in GCC with an "n"
4081           // modifier that prints the negated value, for use with SUB
4082           // instructions. It is not useful otherwise but is implemented for
4083           // compatibility.
4084           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
4085             break;
4086         } else {
4087           // A constant whose negation can be used as an immediate value in a
4088           // data-processing instruction. This can be used in GCC with an "n"
4089           // modifier that prints the negated value, for use with SUB
4090           // instructions. It is not useful otherwise but is implemented for
4091           // compatibility.
4092           if (ARM_AM::getSOImmVal(-CVal) != -1)
4093             break;
4094         }
4095         return;
4096
4097       case 'M':
4098         if (Subtarget->isThumb()) { // FIXME thumb2
4099           // This must be a multiple of 4 between 0 and 1020, for
4100           // ADD sp + immediate.
4101           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
4102             break;
4103         } else {
4104           // A power of two or a constant between 0 and 32.  This is used in
4105           // GCC for the shift amount on shifted register operands, but it is
4106           // useful in general for any shift amounts.
4107           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
4108             break;
4109         }
4110         return;
4111
4112       case 'N':
4113         if (Subtarget->isThumb()) {  // FIXME thumb2
4114           // This must be a constant between 0 and 31, for shift amounts.
4115           if (CVal >= 0 && CVal <= 31)
4116             break;
4117         }
4118         return;
4119
4120       case 'O':
4121         if (Subtarget->isThumb()) {  // FIXME thumb2
4122           // This must be a multiple of 4 between -508 and 508, for
4123           // ADD/SUB sp = sp + immediate.
4124           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
4125             break;
4126         }
4127         return;
4128     }
4129     Result = DAG.getTargetConstant(CVal, Op.getValueType());
4130     break;
4131   }
4132
4133   if (Result.getNode()) {
4134     Ops.push_back(Result);
4135     return;
4136   }
4137   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
4138                                                       Ops, DAG);
4139 }
4140
4141 bool
4142 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
4143   // The ARM target isn't yet aware of offsets.
4144   return false;
4145 }
4146
4147 int ARM::getVFPf32Imm(const APFloat &FPImm) {
4148   APInt Imm = FPImm.bitcastToAPInt();
4149   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
4150   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
4151   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
4152
4153   // We can handle 4 bits of mantissa.
4154   // mantissa = (16+UInt(e:f:g:h))/16.
4155   if (Mantissa & 0x7ffff)
4156     return -1;
4157   Mantissa >>= 19;
4158   if ((Mantissa & 0xf) != Mantissa)
4159     return -1;
4160
4161   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
4162   if (Exp < -3 || Exp > 4)
4163     return -1;
4164   Exp = ((Exp+3) & 0x7) ^ 4;
4165
4166   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
4167 }
4168
4169 int ARM::getVFPf64Imm(const APFloat &FPImm) {
4170   APInt Imm = FPImm.bitcastToAPInt();
4171   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
4172   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
4173   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
4174
4175   // We can handle 4 bits of mantissa.
4176   // mantissa = (16+UInt(e:f:g:h))/16.
4177   if (Mantissa & 0xffffffffffffLL)
4178     return -1;
4179   Mantissa >>= 48;
4180   if ((Mantissa & 0xf) != Mantissa)
4181     return -1;
4182
4183   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
4184   if (Exp < -3 || Exp > 4)
4185     return -1;
4186   Exp = ((Exp+3) & 0x7) ^ 4;
4187
4188   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
4189 }
4190
4191 /// isFPImmLegal - Returns true if the target can instruction select the
4192 /// specified FP immediate natively. If false, the legalizer will
4193 /// materialize the FP immediate as a load from a constant pool.
4194 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4195   if (!Subtarget->hasVFP3())
4196     return false;
4197   if (VT == MVT::f32)
4198     return ARM::getVFPf32Imm(Imm) != -1;
4199   if (VT == MVT::f64)
4200     return ARM::getVFPf64Imm(Imm) != -1;
4201   return false;
4202 }