lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMISelLowering.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMPerfectShuffle.h"
  23 #include "ARMRegisterInfo.h"
  24 #include "ARMSubtarget.h"
  25 #include "ARMTargetMachine.h"
  26 #include "ARMTargetObjectFile.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Instruction.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/Type.h"
  34 #include "llvm/CodeGen/CallingConvLower.h"
  35 #include "llvm/CodeGen/MachineBasicBlock.h"
  36 #include "llvm/CodeGen/MachineFrameInfo.h"
  37 #include "llvm/CodeGen/MachineFunction.h"
  38 #include "llvm/CodeGen/MachineInstrBuilder.h"
  39 #include "llvm/CodeGen/MachineRegisterInfo.h"
  40 #include "llvm/CodeGen/PseudoSourceValue.h"
  41 #include "llvm/CodeGen/SelectionDAG.h"
  42 #include "llvm/MC/MCSectionMachO.h"
  43 #include "llvm/Target/TargetOptions.h"
  44 #include "llvm/ADT/VectorExtras.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/ErrorHandling.h"
  48 #include "llvm/Support/MathExtras.h"
  49 #include "llvm/Support/raw_ostream.h"
  50 #include <sstream>
  51 using namespace llvm;
  52
  53 STATISTIC(NumTailCalls, "Number of tail calls");
  54
  55 // This option should go away when tail calls fully work.
  56 static cl::opt<bool>
  57 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  58   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  59   cl::init(false));
  60
  61 // This option should go away when Machine LICM is smart enough to hoist a
  62 // reg-to-reg VDUP.
  63 static cl::opt<bool>
  64 EnableARMVDUPsplat("arm-vdup-splat", cl::Hidden,
  65   cl::desc("Generate VDUP for integer constant splats (TEMPORARY OPTION)."),
  66   cl::init(false));
  67
  68 static cl::opt<bool>
  69 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  70   cl::desc("Generate calls via indirect call instructions"),
  71   cl::init(false));
  72
  73 static cl::opt<bool>
  74 ARMInterworking("arm-interworking", cl::Hidden,
  75   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  76   cl::init(true));
  77
  78 static cl::opt<bool>
  79 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  80   cl::desc("Enable code placement pass for ARM"),
  81   cl::init(false));
  82
  83 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  84                                        EVT PromotedBitwiseVT) {
  85   if (VT != PromotedLdStVT) {
  86     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  87     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  88                        PromotedLdStVT.getSimpleVT());
  89
  90     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  91     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  92                        PromotedLdStVT.getSimpleVT());
  93   }
  94
  95   EVT ElemTy = VT.getVectorElementType();
  96   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  97     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  98   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
  99     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 100   if (ElemTy != MVT::i32) {
 101     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 102     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 103     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 104     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 105   }
 106   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 107   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 108   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 109   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 110   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 111   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 112   if (VT.isInteger()) {
 113     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 114     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 115     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 116     setLoadExtAction(ISD::SEXTLOAD, VT.getSimpleVT(), Expand);
 117     setLoadExtAction(ISD::ZEXTLOAD, VT.getSimpleVT(), Expand);
 118   }
 119   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 120
 121   // Promote all bit-wise operations.
 122   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 123     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 124     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 125                        PromotedBitwiseVT.getSimpleVT());
 126     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 127     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 128                        PromotedBitwiseVT.getSimpleVT());
 129     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 130     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 131                        PromotedBitwiseVT.getSimpleVT());
 132   }
 133
 134   // Neon does not support vector divide/remainder operations.
 135   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 136   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 137   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 138   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 139   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 140   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 141 }
 142
 143 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 144   addRegisterClass(VT, ARM::DPRRegisterClass);
 145   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 146 }
 147
 148 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 149   addRegisterClass(VT, ARM::QPRRegisterClass);
 150   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 151 }
 152
 153 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 154   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 155     return new TargetLoweringObjectFileMachO();
 156
 157   return new ARMElfTargetObjectFile();
 158 }
 159
 160 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 161     : TargetLowering(TM, createTLOF(TM)) {
 162   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 163   RegInfo = TM.getRegisterInfo();
 164   Itins = TM.getInstrItineraryData();
 165
 166   if (Subtarget->isTargetDarwin()) {
 167     // Uses VFP for Thumb libfuncs if available.
 168     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 169       // Single-precision floating-point arithmetic.
 170       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 171       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 172       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 173       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 174
 175       // Double-precision floating-point arithmetic.
 176       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 177       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 178       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 179       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 180
 181       // Single-precision comparisons.
 182       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 183       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 184       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 185       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 186       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 187       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 188       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 189       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 190
 191       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 192       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 193       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 194       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 195       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 199
 200       // Double-precision comparisons.
 201       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 202       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 203       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 204       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 205       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 206       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 207       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 208       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 209
 210       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 211       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 212       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 213       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 214       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 218
 219       // Floating-point to integer conversions.
 220       // i64 conversions are done via library routines even when generating VFP
 221       // instructions, so use the same ones.
 222       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 223       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 224       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 225       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 226
 227       // Conversions between floating types.
 228       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 229       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 230
 231       // Integer to floating-point conversions.
 232       // i64 conversions are done via library routines even when generating VFP
 233       // instructions, so use the same ones.
 234       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 235       // e.g., __floatunsidf vs. __floatunssidfvfp.
 236       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 237       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 238       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 239       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 240     }
 241   }
 242
 243   // These libcalls are not available in 32-bit.
 244   setLibcallName(RTLIB::SHL_I128, 0);
 245   setLibcallName(RTLIB::SRL_I128, 0);
 246   setLibcallName(RTLIB::SRA_I128, 0);
 247
 248   // Libcalls should use the AAPCS base standard ABI, even if hard float
 249   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 250   if (Subtarget->isAAPCS_ABI()) {
 251     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 252       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 253                             CallingConv::ARM_AAPCS);
 254     }
 255   }
 256
 257   if (Subtarget->isThumb1Only())
 258     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 259   else
 260     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 261   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 262     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 263     if (!Subtarget->isFPOnlySP())
 264       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 265
 266     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 267   }
 268
 269   if (Subtarget->hasNEON()) {
 270     addDRTypeForNEON(MVT::v2f32);
 271     addDRTypeForNEON(MVT::v8i8);
 272     addDRTypeForNEON(MVT::v4i16);
 273     addDRTypeForNEON(MVT::v2i32);
 274     addDRTypeForNEON(MVT::v1i64);
 275
 276     addQRTypeForNEON(MVT::v4f32);
 277     addQRTypeForNEON(MVT::v2f64);
 278     addQRTypeForNEON(MVT::v16i8);
 279     addQRTypeForNEON(MVT::v8i16);
 280     addQRTypeForNEON(MVT::v4i32);
 281     addQRTypeForNEON(MVT::v2i64);
 282
 283     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 284     // neither Neon nor VFP support any arithmetic operations on it.
 285     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 286     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 287     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 288     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 289     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 291     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 294     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 309
 310     setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 311
 312     // Neon does not support some operations on v1i64 and v2i64 types.
 313     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 314     // Custom handling for some quad-vector types to detect VMULL.
 315     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 316     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 317     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 318     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 319     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 320
 321     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 322     setTargetDAGCombine(ISD::SHL);
 323     setTargetDAGCombine(ISD::SRL);
 324     setTargetDAGCombine(ISD::SRA);
 325     setTargetDAGCombine(ISD::SIGN_EXTEND);
 326     setTargetDAGCombine(ISD::ZERO_EXTEND);
 327     setTargetDAGCombine(ISD::ANY_EXTEND);
 328     setTargetDAGCombine(ISD::SELECT_CC);
 329     setTargetDAGCombine(ISD::BUILD_VECTOR);
 330   }
 331
 332   computeRegisterProperties();
 333
 334   // ARM does not have f32 extending load.
 335   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 336
 337   // ARM does not have i1 sign extending load.
 338   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 339
 340   // ARM supports all 4 flavors of integer indexed load / store.
 341   if (!Subtarget->isThumb1Only()) {
 342     for (unsigned im = (unsigned)ISD::PRE_INC;
 343          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 344       setIndexedLoadAction(im,  MVT::i1,  Legal);
 345       setIndexedLoadAction(im,  MVT::i8,  Legal);
 346       setIndexedLoadAction(im,  MVT::i16, Legal);
 347       setIndexedLoadAction(im,  MVT::i32, Legal);
 348       setIndexedStoreAction(im, MVT::i1,  Legal);
 349       setIndexedStoreAction(im, MVT::i8,  Legal);
 350       setIndexedStoreAction(im, MVT::i16, Legal);
 351       setIndexedStoreAction(im, MVT::i32, Legal);
 352     }
 353   }
 354
 355   // i64 operation support.
 356   if (Subtarget->isThumb1Only()) {
 357     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 358     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 359     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 360     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 361     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 362   } else {
 363     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 364     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 365     if (!Subtarget->hasV6Ops())
 366       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 367   }
 368   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 369   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 370   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 371   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 372   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 373
 374   // ARM does not have ROTL.
 375   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 376   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 377   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 378   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 379     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 380
 381   // Only ARMv6 has BSWAP.
 382   if (!Subtarget->hasV6Ops())
 383     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 384
 385   // These are expanded into libcalls.
 386   if (!Subtarget->hasDivide()) {
 387     // v7M has a hardware divider
 388     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 389     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 390   }
 391   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 392   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 393   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 394   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 395
 396   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 397   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 398   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 399   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 400   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 401
 402   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 403
 404   // Use the default implementation.
 405   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 406   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 407   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 408   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 409   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 410   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 411   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 412   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 413   // doesn't yet know how to not do that for SjLj.
 414   setExceptionSelectorRegister(ARM::R0);
 415   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 416   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 417   // the default expansion.
 418   if (Subtarget->hasDataBarrier() ||
 419       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())) {
 420     // membarrier needs custom lowering; the rest are legal and handled
 421     // normally.
 422     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 423   } else {
 424     // Set them all for expansion, which will force libcalls.
 425     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 426     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 428     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 429     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 431     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 449     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 450     // Since the libcalls include locking, fold in the fences
 451     setShouldFoldAtomicFences(true);
 452   }
 453   // 64-bit versions are always libcalls (for now)
 454   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 461   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 462
 463   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 464   if (!Subtarget->hasV6Ops()) {
 465     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 466     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 467   }
 468   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 469
 470   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 471     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 472     // iff target supports vfp2.
 473     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 474     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 475   }
 476
 477   // We want to custom lower some of our intrinsics.
 478   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 479   if (Subtarget->isTargetDarwin()) {
 480     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 481     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 482   }
 483
 484   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 485   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 486   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 487   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 488   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 489   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 490   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 491   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 492   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 493
 494   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 495   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 496   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 497   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 498   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 499
 500   // We don't support sin/cos/fmod/copysign/pow
 501   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 502   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 503   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 504   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 505   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 506   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 507   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 508     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 509     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 510   }
 511   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 512   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 513
 514   // Various VFP goodness
 515   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 516     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 517     if (Subtarget->hasVFP2()) {
 518       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 519       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 520       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 521       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 522     }
 523     // Special handling for half-precision FP.
 524     if (!Subtarget->hasFP16()) {
 525       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 526       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 527     }
 528   }
 529
 530   // We have target-specific dag combine patterns for the following nodes:
 531   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 532   setTargetDAGCombine(ISD::ADD);
 533   setTargetDAGCombine(ISD::SUB);
 534   setTargetDAGCombine(ISD::MUL);
 535
 536   if (Subtarget->hasV6T2Ops())
 537     setTargetDAGCombine(ISD::OR);
 538
 539   setStackPointerRegisterToSaveRestore(ARM::SP);
 540
 541   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 542     setSchedulingPreference(Sched::RegPressure);
 543   else
 544     setSchedulingPreference(Sched::Hybrid);
 545
 546   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 547
 548   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 549   // are at least 4 bytes aligned.
 550   setMinStackArgumentAlignment(4);
 551
 552   if (EnableARMCodePlacement)
 553     benefitFromCodePlacementOpt = true;
 554 }
 555
 556 std::pair<const TargetRegisterClass*, uint8_t>
 557 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 558   const TargetRegisterClass *RRC = 0;
 559   uint8_t Cost = 1;
 560   switch (VT.getSimpleVT().SimpleTy) {
 561   default:
 562     return TargetLowering::findRepresentativeClass(VT);
 563   // Use DPR as representative register class for all floating point
 564   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 565   // the cost is 1 for both f32 and f64.
 566   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 567   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 568     RRC = ARM::DPRRegisterClass;
 569     break;
 570   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 571   case MVT::v4f32: case MVT::v2f64:
 572     RRC = ARM::DPRRegisterClass;
 573     Cost = 2;
 574     break;
 575   case MVT::v4i64:
 576     RRC = ARM::DPRRegisterClass;
 577     Cost = 4;
 578     break;
 579   case MVT::v8i64:
 580     RRC = ARM::DPRRegisterClass;
 581     Cost = 8;
 582     break;
 583   }
 584   return std::make_pair(RRC, Cost);
 585 }
 586
 587 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 588   switch (Opcode) {
 589   default: return 0;
 590   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 591   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 592   case ARMISD::CALL:          return "ARMISD::CALL";
 593   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 594   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 595   case ARMISD::tCALL:         return "ARMISD::tCALL";
 596   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 597   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 598   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 599   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 600   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 601   case ARMISD::AND:           return "ARMISD::AND";
 602   case ARMISD::CMP:           return "ARMISD::CMP";
 603   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 604   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 605   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 606   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 607   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 608   case ARMISD::CMOV:          return "ARMISD::CMOV";
 609   case ARMISD::CNEG:          return "ARMISD::CNEG";
 610
 611   case ARMISD::RBIT:          return "ARMISD::RBIT";
 612
 613   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 614   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 615   case ARMISD::SITOF:         return "ARMISD::SITOF";
 616   case ARMISD::UITOF:         return "ARMISD::UITOF";
 617
 618   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 619   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 620   case ARMISD::RRX:           return "ARMISD::RRX";
 621
 622   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 623   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 624
 625   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 626   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 627
 628   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 629
 630   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 631
 632   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 633
 634   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 635   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 636
 637   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 638   case ARMISD::VCGE:          return "ARMISD::VCGE";
 639   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 640   case ARMISD::VCGT:          return "ARMISD::VCGT";
 641   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 642   case ARMISD::VTST:          return "ARMISD::VTST";
 643
 644   case ARMISD::VSHL:          return "ARMISD::VSHL";
 645   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 646   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 647   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 648   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 649   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 650   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 651   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 652   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 653   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 654   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 655   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 656   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 657   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 658   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 659   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 660   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 661   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 662   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 663   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 664   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 665   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 666   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 667   case ARMISD::VDUP:          return "ARMISD::VDUP";
 668   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 669   case ARMISD::VEXT:          return "ARMISD::VEXT";
 670   case ARMISD::VREV64:        return "ARMISD::VREV64";
 671   case ARMISD::VREV32:        return "ARMISD::VREV32";
 672   case ARMISD::VREV16:        return "ARMISD::VREV16";
 673   case ARMISD::VZIP:          return "ARMISD::VZIP";
 674   case ARMISD::VUZP:          return "ARMISD::VUZP";
 675   case ARMISD::VTRN:          return "ARMISD::VTRN";
 676   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 677   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 678   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 679   case ARMISD::FMAX:          return "ARMISD::FMAX";
 680   case ARMISD::FMIN:          return "ARMISD::FMIN";
 681   case ARMISD::BFI:           return "ARMISD::BFI";
 682   }
 683 }
 684
 685 /// getRegClassFor - Return the register class that should be used for the
 686 /// specified value type.
 687 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 688   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 689   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 690   // load / store 4 to 8 consecutive D registers.
 691   if (Subtarget->hasNEON()) {
 692     if (VT == MVT::v4i64)
 693       return ARM::QQPRRegisterClass;
 694     else if (VT == MVT::v8i64)
 695       return ARM::QQQQPRRegisterClass;
 696   }
 697   return TargetLowering::getRegClassFor(VT);
 698 }
 699
 700 // Create a fast isel object.
 701 FastISel *
 702 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 703   return ARM::createFastISel(funcInfo);
 704 }
 705
 706 /// getFunctionAlignment - Return the Log2 alignment of this function.
 707 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 708   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 709 }
 710
 711 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 712 /// be used for loads / stores from the global.
 713 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 714   return (Subtarget->isThumb1Only() ? 127 : 4095);
 715 }
 716
 717 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 718   unsigned NumVals = N->getNumValues();
 719   if (!NumVals)
 720     return Sched::RegPressure;
 721
 722   for (unsigned i = 0; i != NumVals; ++i) {
 723     EVT VT = N->getValueType(i);
 724     if (VT.isFloatingPoint() || VT.isVector())
 725       return Sched::Latency;
 726   }
 727
 728   if (!N->isMachineOpcode())
 729     return Sched::RegPressure;
 730
 731   // Load are scheduled for latency even if there instruction itinerary
 732   // is not available.
 733   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 734   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 735   if (TID.mayLoad())
 736     return Sched::Latency;
 737
 738   if (!Itins->isEmpty() && Itins->getStageLatency(TID.getSchedClass()) > 2)
 739     return Sched::Latency;
 740   return Sched::RegPressure;
 741 }
 742
 743 unsigned
 744 ARMTargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
 745                                        MachineFunction &MF) const {
 746   switch (RC->getID()) {
 747   default:
 748     return 0;
 749   case ARM::tGPRRegClassID:
 750     return RegInfo->hasFP(MF) ? 4 : 5;
 751   case ARM::GPRRegClassID: {
 752     unsigned FP = RegInfo->hasFP(MF) ? 1 : 0;
 753     return 10 - FP - (Subtarget->isR9Reserved() ? 1 : 0);
 754   }
 755   case ARM::SPRRegClassID:  // Currently not used as 'rep' register class.
 756   case ARM::DPRRegClassID:
 757     return 32 - 10;
 758   }
 759 }
 760
 761 //===----------------------------------------------------------------------===//
 762 // Lowering Code
 763 //===----------------------------------------------------------------------===//
 764
 765 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 766 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 767   switch (CC) {
 768   default: llvm_unreachable("Unknown condition code!");
 769   case ISD::SETNE:  return ARMCC::NE;
 770   case ISD::SETEQ:  return ARMCC::EQ;
 771   case ISD::SETGT:  return ARMCC::GT;
 772   case ISD::SETGE:  return ARMCC::GE;
 773   case ISD::SETLT:  return ARMCC::LT;
 774   case ISD::SETLE:  return ARMCC::LE;
 775   case ISD::SETUGT: return ARMCC::HI;
 776   case ISD::SETUGE: return ARMCC::HS;
 777   case ISD::SETULT: return ARMCC::LO;
 778   case ISD::SETULE: return ARMCC::LS;
 779   }
 780 }
 781
 782 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 783 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 784                         ARMCC::CondCodes &CondCode2) {
 785   CondCode2 = ARMCC::AL;
 786   switch (CC) {
 787   default: llvm_unreachable("Unknown FP condition!");
 788   case ISD::SETEQ:
 789   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 790   case ISD::SETGT:
 791   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 792   case ISD::SETGE:
 793   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 794   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 795   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 796   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 797   case ISD::SETO:   CondCode = ARMCC::VC; break;
 798   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 799   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 800   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 801   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 802   case ISD::SETLT:
 803   case ISD::SETULT: CondCode = ARMCC::LT; break;
 804   case ISD::SETLE:
 805   case ISD::SETULE: CondCode = ARMCC::LE; break;
 806   case ISD::SETNE:
 807   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 808   }
 809 }
 810
 811 //===----------------------------------------------------------------------===//
 812 //                      Calling Convention Implementation
 813 //===----------------------------------------------------------------------===//
 814
 815 #include "ARMGenCallingConv.inc"
 816
 817 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 818 /// given CallingConvention value.
 819 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 820                                                  bool Return,
 821                                                  bool isVarArg) const {
 822   switch (CC) {
 823   default:
 824     llvm_unreachable("Unsupported calling convention");
 825   case CallingConv::C:
 826   case CallingConv::Fast:
 827     // Use target triple & subtarget features to do actual dispatch.
 828     if (Subtarget->isAAPCS_ABI()) {
 829       if (Subtarget->hasVFP2() &&
 830           FloatABIType == FloatABI::Hard && !isVarArg)
 831         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 832       else
 833         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 834     } else
 835         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 836   case CallingConv::ARM_AAPCS_VFP:
 837     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 838   case CallingConv::ARM_AAPCS:
 839     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 840   case CallingConv::ARM_APCS:
 841     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 842   }
 843 }
 844
 845 /// LowerCallResult - Lower the result values of a call into the
 846 /// appropriate copies out of appropriate physical registers.
 847 SDValue
 848 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 849                                    CallingConv::ID CallConv, bool isVarArg,
 850                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 851                                    DebugLoc dl, SelectionDAG &DAG,
 852                                    SmallVectorImpl<SDValue> &InVals) const {
 853
 854   // Assign locations to each value returned by this call.
 855   SmallVector<CCValAssign, 16> RVLocs;
 856   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 857                  RVLocs, *DAG.getContext());
 858   CCInfo.AnalyzeCallResult(Ins,
 859                            CCAssignFnForNode(CallConv, /* Return*/ true,
 860                                              isVarArg));
 861
 862   // Copy all of the result registers out of their specified physreg.
 863   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 864     CCValAssign VA = RVLocs[i];
 865
 866     SDValue Val;
 867     if (VA.needsCustom()) {
 868       // Handle f64 or half of a v2f64.
 869       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 870                                       InFlag);
 871       Chain = Lo.getValue(1);
 872       InFlag = Lo.getValue(2);
 873       VA = RVLocs[++i]; // skip ahead to next loc
 874       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 875                                       InFlag);
 876       Chain = Hi.getValue(1);
 877       InFlag = Hi.getValue(2);
 878       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 879
 880       if (VA.getLocVT() == MVT::v2f64) {
 881         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 882         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 883                           DAG.getConstant(0, MVT::i32));
 884
 885         VA = RVLocs[++i]; // skip ahead to next loc
 886         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 887         Chain = Lo.getValue(1);
 888         InFlag = Lo.getValue(2);
 889         VA = RVLocs[++i]; // skip ahead to next loc
 890         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 891         Chain = Hi.getValue(1);
 892         InFlag = Hi.getValue(2);
 893         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 894         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 895                           DAG.getConstant(1, MVT::i32));
 896       }
 897     } else {
 898       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 899                                InFlag);
 900       Chain = Val.getValue(1);
 901       InFlag = Val.getValue(2);
 902     }
 903
 904     switch (VA.getLocInfo()) {
 905     default: llvm_unreachable("Unknown loc info!");
 906     case CCValAssign::Full: break;
 907     case CCValAssign::BCvt:
 908       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 909       break;
 910     }
 911
 912     InVals.push_back(Val);
 913   }
 914
 915   return Chain;
 916 }
 917
 918 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 919 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 920 /// specified by the specific parameter attribute.  The copy will be passed as
 921 /// a byval function parameter.
 922 /// Sometimes what we are copying is the end of a larger object, the part that
 923 /// does not fit in registers.
 924 static SDValue
 925 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 926                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 927                           DebugLoc dl) {
 928   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 929   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 930                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 931                        NULL, 0, NULL, 0);
 932 }
 933
 934 /// LowerMemOpCallTo - Store the argument to the stack.
 935 SDValue
 936 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 937                                     SDValue StackPtr, SDValue Arg,
 938                                     DebugLoc dl, SelectionDAG &DAG,
 939                                     const CCValAssign &VA,
 940                                     ISD::ArgFlagsTy Flags) const {
 941   unsigned LocMemOffset = VA.getLocMemOffset();
 942   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 943   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 944   if (Flags.isByVal()) {
 945     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 946   }
 947   return DAG.getStore(Chain, dl, Arg, PtrOff,
 948                       PseudoSourceValue::getStack(), LocMemOffset,
 949                       false, false, 0);
 950 }
 951
 952 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 953                                          SDValue Chain, SDValue &Arg,
 954                                          RegsToPassVector &RegsToPass,
 955                                          CCValAssign &VA, CCValAssign &NextVA,
 956                                          SDValue &StackPtr,
 957                                          SmallVector<SDValue, 8> &MemOpChains,
 958                                          ISD::ArgFlagsTy Flags) const {
 959
 960   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
 961                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
 962   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
 963
 964   if (NextVA.isRegLoc())
 965     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
 966   else {
 967     assert(NextVA.isMemLoc());
 968     if (StackPtr.getNode() == 0)
 969       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 970
 971     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
 972                                            dl, DAG, NextVA,
 973                                            Flags));
 974   }
 975 }
 976
 977 /// LowerCall - Lowering a call into a callseq_start <-
 978 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 979 /// nodes.
 980 SDValue
 981 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 982                              CallingConv::ID CallConv, bool isVarArg,
 983                              bool &isTailCall,
 984                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 985                              const SmallVectorImpl<SDValue> &OutVals,
 986                              const SmallVectorImpl<ISD::InputArg> &Ins,
 987                              DebugLoc dl, SelectionDAG &DAG,
 988                              SmallVectorImpl<SDValue> &InVals) const {
 989   MachineFunction &MF = DAG.getMachineFunction();
 990   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
 991   bool IsSibCall = false;
 992   // Temporarily disable tail calls so things don't break.
 993   if (!EnableARMTailCalls)
 994     isTailCall = false;
 995   if (isTailCall) {
 996     // Check if it's really possible to do a tail call.
 997     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
 998                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
 999                                                    Outs, OutVals, Ins, DAG);
1000     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1001     // detected sibcalls.
1002     if (isTailCall) {
1003       ++NumTailCalls;
1004       IsSibCall = true;
1005     }
1006   }
1007
1008   // Analyze operands of the call, assigning locations to each operand.
1009   SmallVector<CCValAssign, 16> ArgLocs;
1010   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1011                  *DAG.getContext());
1012   CCInfo.AnalyzeCallOperands(Outs,
1013                              CCAssignFnForNode(CallConv, /* Return*/ false,
1014                                                isVarArg));
1015
1016   // Get a count of how many bytes are to be pushed on the stack.
1017   unsigned NumBytes = CCInfo.getNextStackOffset();
1018
1019   // For tail calls, memory operands are available in our caller's stack.
1020   if (IsSibCall)
1021     NumBytes = 0;
1022
1023   // Adjust the stack pointer for the new arguments...
1024   // These operations are automatically eliminated by the prolog/epilog pass
1025   if (!IsSibCall)
1026     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1027
1028   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1029
1030   RegsToPassVector RegsToPass;
1031   SmallVector<SDValue, 8> MemOpChains;
1032
1033   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1034   // of tail call optimization, arguments are handled later.
1035   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1036        i != e;
1037        ++i, ++realArgIdx) {
1038     CCValAssign &VA = ArgLocs[i];
1039     SDValue Arg = OutVals[realArgIdx];
1040     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1041
1042     // Promote the value if needed.
1043     switch (VA.getLocInfo()) {
1044     default: llvm_unreachable("Unknown loc info!");
1045     case CCValAssign::Full: break;
1046     case CCValAssign::SExt:
1047       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1048       break;
1049     case CCValAssign::ZExt:
1050       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1051       break;
1052     case CCValAssign::AExt:
1053       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1054       break;
1055     case CCValAssign::BCvt:
1056       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1057       break;
1058     }
1059
1060     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1061     if (VA.needsCustom()) {
1062       if (VA.getLocVT() == MVT::v2f64) {
1063         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1064                                   DAG.getConstant(0, MVT::i32));
1065         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1066                                   DAG.getConstant(1, MVT::i32));
1067
1068         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1069                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1070
1071         VA = ArgLocs[++i]; // skip ahead to next loc
1072         if (VA.isRegLoc()) {
1073           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1074                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1075         } else {
1076           assert(VA.isMemLoc());
1077
1078           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1079                                                  dl, DAG, VA, Flags));
1080         }
1081       } else {
1082         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1083                          StackPtr, MemOpChains, Flags);
1084       }
1085     } else if (VA.isRegLoc()) {
1086       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1087     } else if (!IsSibCall) {
1088       assert(VA.isMemLoc());
1089
1090       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1091                                              dl, DAG, VA, Flags));
1092     }
1093   }
1094
1095   if (!MemOpChains.empty())
1096     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1097                         &MemOpChains[0], MemOpChains.size());
1098
1099   // Build a sequence of copy-to-reg nodes chained together with token chain
1100   // and flag operands which copy the outgoing args into the appropriate regs.
1101   SDValue InFlag;
1102   // Tail call byval lowering might overwrite argument registers so in case of
1103   // tail call optimization the copies to registers are lowered later.
1104   if (!isTailCall)
1105     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1106       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1107                                RegsToPass[i].second, InFlag);
1108       InFlag = Chain.getValue(1);
1109     }
1110
1111   // For tail calls lower the arguments to the 'real' stack slot.
1112   if (isTailCall) {
1113     // Force all the incoming stack arguments to be loaded from the stack
1114     // before any new outgoing arguments are stored to the stack, because the
1115     // outgoing stack slots may alias the incoming argument stack slots, and
1116     // the alias isn't otherwise explicit. This is slightly more conservative
1117     // than necessary, because it means that each store effectively depends
1118     // on every argument instead of just those arguments it would clobber.
1119
1120     // Do not flag preceeding copytoreg stuff together with the following stuff.
1121     InFlag = SDValue();
1122     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1123       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1124                                RegsToPass[i].second, InFlag);
1125       InFlag = Chain.getValue(1);
1126     }
1127     InFlag =SDValue();
1128   }
1129
1130   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1131   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1132   // node so that legalize doesn't hack it.
1133   bool isDirect = false;
1134   bool isARMFunc = false;
1135   bool isLocalARMFunc = false;
1136   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1137
1138   if (EnableARMLongCalls) {
1139     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1140             && "long-calls with non-static relocation model!");
1141     // Handle a global address or an external symbol. If it's not one of
1142     // those, the target's already in a register, so we don't need to do
1143     // anything extra.
1144     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1145       const GlobalValue *GV = G->getGlobal();
1146       // Create a constant pool entry for the callee address
1147       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1148       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1149                                                            ARMPCLabelIndex,
1150                                                            ARMCP::CPValue, 0);
1151       // Get the address of the callee into a register
1152       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1153       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1154       Callee = DAG.getLoad(getPointerTy(), dl,
1155                            DAG.getEntryNode(), CPAddr,
1156                            PseudoSourceValue::getConstantPool(), 0,
1157                            false, false, 0);
1158     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1159       const char *Sym = S->getSymbol();
1160
1161       // Create a constant pool entry for the callee address
1162       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1163       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1164                                                        Sym, ARMPCLabelIndex, 0);
1165       // Get the address of the callee into a register
1166       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1167       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1168       Callee = DAG.getLoad(getPointerTy(), dl,
1169                            DAG.getEntryNode(), CPAddr,
1170                            PseudoSourceValue::getConstantPool(), 0,
1171                            false, false, 0);
1172     }
1173   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1174     const GlobalValue *GV = G->getGlobal();
1175     isDirect = true;
1176     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1177     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1178                    getTargetMachine().getRelocationModel() != Reloc::Static;
1179     isARMFunc = !Subtarget->isThumb() || isStub;
1180     // ARM call to a local ARM function is predicable.
1181     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1182     // tBX takes a register source operand.
1183     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1184       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1185       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1186                                                            ARMPCLabelIndex,
1187                                                            ARMCP::CPValue, 4);
1188       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1189       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1190       Callee = DAG.getLoad(getPointerTy(), dl,
1191                            DAG.getEntryNode(), CPAddr,
1192                            PseudoSourceValue::getConstantPool(), 0,
1193                            false, false, 0);
1194       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1195       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1196                            getPointerTy(), Callee, PICLabel);
1197     } else
1198       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1199   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1200     isDirect = true;
1201     bool isStub = Subtarget->isTargetDarwin() &&
1202                   getTargetMachine().getRelocationModel() != Reloc::Static;
1203     isARMFunc = !Subtarget->isThumb() || isStub;
1204     // tBX takes a register source operand.
1205     const char *Sym = S->getSymbol();
1206     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1207       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1208       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1209                                                        Sym, ARMPCLabelIndex, 4);
1210       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1211       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1212       Callee = DAG.getLoad(getPointerTy(), dl,
1213                            DAG.getEntryNode(), CPAddr,
1214                            PseudoSourceValue::getConstantPool(), 0,
1215                            false, false, 0);
1216       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1217       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1218                            getPointerTy(), Callee, PICLabel);
1219     } else
1220       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1221   }
1222
1223   // FIXME: handle tail calls differently.
1224   unsigned CallOpc;
1225   if (Subtarget->isThumb()) {
1226     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1227       CallOpc = ARMISD::CALL_NOLINK;
1228     else
1229       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1230   } else {
1231     CallOpc = (isDirect || Subtarget->hasV5TOps())
1232       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1233       : ARMISD::CALL_NOLINK;
1234   }
1235
1236   std::vector<SDValue> Ops;
1237   Ops.push_back(Chain);
1238   Ops.push_back(Callee);
1239
1240   // Add argument registers to the end of the list so that they are known live
1241   // into the call.
1242   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1243     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1244                                   RegsToPass[i].second.getValueType()));
1245
1246   if (InFlag.getNode())
1247     Ops.push_back(InFlag);
1248
1249   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1250   if (isTailCall)
1251     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1252
1253   // Returns a chain and a flag for retval copy to use.
1254   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1255   InFlag = Chain.getValue(1);
1256
1257   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1258                              DAG.getIntPtrConstant(0, true), InFlag);
1259   if (!Ins.empty())
1260     InFlag = Chain.getValue(1);
1261
1262   // Handle result values, copying them out of physregs into vregs that we
1263   // return.
1264   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1265                          dl, DAG, InVals);
1266 }
1267
1268 /// MatchingStackOffset - Return true if the given stack call argument is
1269 /// already available in the same position (relatively) of the caller's
1270 /// incoming argument stack.
1271 static
1272 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1273                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1274                          const ARMInstrInfo *TII) {
1275   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1276   int FI = INT_MAX;
1277   if (Arg.getOpcode() == ISD::CopyFromReg) {
1278     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1279     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1280       return false;
1281     MachineInstr *Def = MRI->getVRegDef(VR);
1282     if (!Def)
1283       return false;
1284     if (!Flags.isByVal()) {
1285       if (!TII->isLoadFromStackSlot(Def, FI))
1286         return false;
1287     } else {
1288       return false;
1289     }
1290   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1291     if (Flags.isByVal())
1292       // ByVal argument is passed in as a pointer but it's now being
1293       // dereferenced. e.g.
1294       // define @foo(%struct.X* %A) {
1295       //   tail call @bar(%struct.X* byval %A)
1296       // }
1297       return false;
1298     SDValue Ptr = Ld->getBasePtr();
1299     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1300     if (!FINode)
1301       return false;
1302     FI = FINode->getIndex();
1303   } else
1304     return false;
1305
1306   assert(FI != INT_MAX);
1307   if (!MFI->isFixedObjectIndex(FI))
1308     return false;
1309   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1310 }
1311
1312 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1313 /// for tail call optimization. Targets which want to do tail call
1314 /// optimization should implement this function.
1315 bool
1316 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1317                                                      CallingConv::ID CalleeCC,
1318                                                      bool isVarArg,
1319                                                      bool isCalleeStructRet,
1320                                                      bool isCallerStructRet,
1321                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1322                                     const SmallVectorImpl<SDValue> &OutVals,
1323                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1324                                                      SelectionDAG& DAG) const {
1325   const Function *CallerF = DAG.getMachineFunction().getFunction();
1326   CallingConv::ID CallerCC = CallerF->getCallingConv();
1327   bool CCMatch = CallerCC == CalleeCC;
1328
1329   // Look for obvious safe cases to perform tail call optimization that do not
1330   // require ABI changes. This is what gcc calls sibcall.
1331
1332   // Do not sibcall optimize vararg calls unless the call site is not passing
1333   // any arguments.
1334   if (isVarArg && !Outs.empty())
1335     return false;
1336
1337   // Also avoid sibcall optimization if either caller or callee uses struct
1338   // return semantics.
1339   if (isCalleeStructRet || isCallerStructRet)
1340     return false;
1341
1342   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1343   // emitEpilogue is not ready for them.
1344   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1345   // LR.  This means if we need to reload LR, it takes an extra instructions,
1346   // which outweighs the value of the tail call; but here we don't know yet
1347   // whether LR is going to be used.  Probably the right approach is to
1348   // generate the tail call here and turn it back into CALL/RET in
1349   // emitEpilogue if LR is used.
1350   if (Subtarget->isThumb1Only())
1351     return false;
1352
1353   // For the moment, we can only do this to functions defined in this
1354   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1355   // or vice versa, is not easily fixed up in the linker unlike BL.
1356   // (We could do this by loading the address of the callee into a register;
1357   // that is an extra instruction over the direct call and burns a register
1358   // as well, so is not likely to be a win.)
1359
1360   // It might be safe to remove this restriction on non-Darwin.
1361
1362   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1363   // but we need to make sure there are enough registers; the only valid
1364   // registers are the 4 used for parameters.  We don't currently do this
1365   // case.
1366   if (isa<ExternalSymbolSDNode>(Callee))
1367       return false;
1368
1369   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1370     const GlobalValue *GV = G->getGlobal();
1371     if (GV->isDeclaration() || GV->isWeakForLinker())
1372       return false;
1373   }
1374
1375   // If the calling conventions do not match, then we'd better make sure the
1376   // results are returned in the same way as what the caller expects.
1377   if (!CCMatch) {
1378     SmallVector<CCValAssign, 16> RVLocs1;
1379     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1380                     RVLocs1, *DAG.getContext());
1381     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1382
1383     SmallVector<CCValAssign, 16> RVLocs2;
1384     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1385                     RVLocs2, *DAG.getContext());
1386     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1387
1388     if (RVLocs1.size() != RVLocs2.size())
1389       return false;
1390     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1391       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1392         return false;
1393       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1394         return false;
1395       if (RVLocs1[i].isRegLoc()) {
1396         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1397           return false;
1398       } else {
1399         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1400           return false;
1401       }
1402     }
1403   }
1404
1405   // If the callee takes no arguments then go on to check the results of the
1406   // call.
1407   if (!Outs.empty()) {
1408     // Check if stack adjustment is needed. For now, do not do this if any
1409     // argument is passed on the stack.
1410     SmallVector<CCValAssign, 16> ArgLocs;
1411     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1412                    ArgLocs, *DAG.getContext());
1413     CCInfo.AnalyzeCallOperands(Outs,
1414                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1415     if (CCInfo.getNextStackOffset()) {
1416       MachineFunction &MF = DAG.getMachineFunction();
1417
1418       // Check if the arguments are already laid out in the right way as
1419       // the caller's fixed stack objects.
1420       MachineFrameInfo *MFI = MF.getFrameInfo();
1421       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1422       const ARMInstrInfo *TII =
1423         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1424       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1425            i != e;
1426            ++i, ++realArgIdx) {
1427         CCValAssign &VA = ArgLocs[i];
1428         EVT RegVT = VA.getLocVT();
1429         SDValue Arg = OutVals[realArgIdx];
1430         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1431         if (VA.getLocInfo() == CCValAssign::Indirect)
1432           return false;
1433         if (VA.needsCustom()) {
1434           // f64 and vector types are split into multiple registers or
1435           // register/stack-slot combinations.  The types will not match
1436           // the registers; give up on memory f64 refs until we figure
1437           // out what to do about this.
1438           if (!VA.isRegLoc())
1439             return false;
1440           if (!ArgLocs[++i].isRegLoc())
1441             return false;
1442           if (RegVT == MVT::v2f64) {
1443             if (!ArgLocs[++i].isRegLoc())
1444               return false;
1445             if (!ArgLocs[++i].isRegLoc())
1446               return false;
1447           }
1448         } else if (!VA.isRegLoc()) {
1449           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1450                                    MFI, MRI, TII))
1451             return false;
1452         }
1453       }
1454     }
1455   }
1456
1457   return true;
1458 }
1459
1460 SDValue
1461 ARMTargetLowering::LowerReturn(SDValue Chain,
1462                                CallingConv::ID CallConv, bool isVarArg,
1463                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1464                                const SmallVectorImpl<SDValue> &OutVals,
1465                                DebugLoc dl, SelectionDAG &DAG) const {
1466
1467   // CCValAssign - represent the assignment of the return value to a location.
1468   SmallVector<CCValAssign, 16> RVLocs;
1469
1470   // CCState - Info about the registers and stack slots.
1471   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1472                  *DAG.getContext());
1473
1474   // Analyze outgoing return values.
1475   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1476                                                isVarArg));
1477
1478   // If this is the first return lowered for this function, add
1479   // the regs to the liveout set for the function.
1480   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1481     for (unsigned i = 0; i != RVLocs.size(); ++i)
1482       if (RVLocs[i].isRegLoc())
1483         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1484   }
1485
1486   SDValue Flag;
1487
1488   // Copy the result values into the output registers.
1489   for (unsigned i = 0, realRVLocIdx = 0;
1490        i != RVLocs.size();
1491        ++i, ++realRVLocIdx) {
1492     CCValAssign &VA = RVLocs[i];
1493     assert(VA.isRegLoc() && "Can only return in registers!");
1494
1495     SDValue Arg = OutVals[realRVLocIdx];
1496
1497     switch (VA.getLocInfo()) {
1498     default: llvm_unreachable("Unknown loc info!");
1499     case CCValAssign::Full: break;
1500     case CCValAssign::BCvt:
1501       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1502       break;
1503     }
1504
1505     if (VA.needsCustom()) {
1506       if (VA.getLocVT() == MVT::v2f64) {
1507         // Extract the first half and return it in two registers.
1508         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1509                                    DAG.getConstant(0, MVT::i32));
1510         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1511                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1512
1513         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1514         Flag = Chain.getValue(1);
1515         VA = RVLocs[++i]; // skip ahead to next loc
1516         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1517                                  HalfGPRs.getValue(1), Flag);
1518         Flag = Chain.getValue(1);
1519         VA = RVLocs[++i]; // skip ahead to next loc
1520
1521         // Extract the 2nd half and fall through to handle it as an f64 value.
1522         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1523                           DAG.getConstant(1, MVT::i32));
1524       }
1525       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1526       // available.
1527       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1528                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1529       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1530       Flag = Chain.getValue(1);
1531       VA = RVLocs[++i]; // skip ahead to next loc
1532       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1533                                Flag);
1534     } else
1535       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1536
1537     // Guarantee that all emitted copies are
1538     // stuck together, avoiding something bad.
1539     Flag = Chain.getValue(1);
1540   }
1541
1542   SDValue result;
1543   if (Flag.getNode())
1544     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1545   else // Return Void
1546     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1547
1548   return result;
1549 }
1550
1551 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1552 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1553 // one of the above mentioned nodes. It has to be wrapped because otherwise
1554 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1555 // be used to form addressing mode. These wrapped nodes will be selected
1556 // into MOVi.
1557 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1558   EVT PtrVT = Op.getValueType();
1559   // FIXME there is no actual debug info here
1560   DebugLoc dl = Op.getDebugLoc();
1561   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1562   SDValue Res;
1563   if (CP->isMachineConstantPoolEntry())
1564     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1565                                     CP->getAlignment());
1566   else
1567     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1568                                     CP->getAlignment());
1569   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1570 }
1571
1572 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1573   return MachineJumpTableInfo::EK_Inline;
1574 }
1575
1576 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1577                                              SelectionDAG &DAG) const {
1578   MachineFunction &MF = DAG.getMachineFunction();
1579   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1580   unsigned ARMPCLabelIndex = 0;
1581   DebugLoc DL = Op.getDebugLoc();
1582   EVT PtrVT = getPointerTy();
1583   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1584   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1585   SDValue CPAddr;
1586   if (RelocM == Reloc::Static) {
1587     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1588   } else {
1589     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1590     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1591     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1592                                                          ARMCP::CPBlockAddress,
1593                                                          PCAdj);
1594     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1595   }
1596   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1597   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1598                                PseudoSourceValue::getConstantPool(), 0,
1599                                false, false, 0);
1600   if (RelocM == Reloc::Static)
1601     return Result;
1602   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1603   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1604 }
1605
1606 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1607 SDValue
1608 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1609                                                  SelectionDAG &DAG) const {
1610   DebugLoc dl = GA->getDebugLoc();
1611   EVT PtrVT = getPointerTy();
1612   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1613   MachineFunction &MF = DAG.getMachineFunction();
1614   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1615   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1616   ARMConstantPoolValue *CPV =
1617     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1618                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1619   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1620   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1621   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1622                          PseudoSourceValue::getConstantPool(), 0,
1623                          false, false, 0);
1624   SDValue Chain = Argument.getValue(1);
1625
1626   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1627   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1628
1629   // call __tls_get_addr.
1630   ArgListTy Args;
1631   ArgListEntry Entry;
1632   Entry.Node = Argument;
1633   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1634   Args.push_back(Entry);
1635   // FIXME: is there useful debug info available here?
1636   std::pair<SDValue, SDValue> CallResult =
1637     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1638                 false, false, false, false,
1639                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1640                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1641   return CallResult.first;
1642 }
1643
1644 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1645 // "local exec" model.
1646 SDValue
1647 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1648                                         SelectionDAG &DAG) const {
1649   const GlobalValue *GV = GA->getGlobal();
1650   DebugLoc dl = GA->getDebugLoc();
1651   SDValue Offset;
1652   SDValue Chain = DAG.getEntryNode();
1653   EVT PtrVT = getPointerTy();
1654   // Get the Thread Pointer
1655   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1656
1657   if (GV->isDeclaration()) {
1658     MachineFunction &MF = DAG.getMachineFunction();
1659     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1660     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1661     // Initial exec model.
1662     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1663     ARMConstantPoolValue *CPV =
1664       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1665                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1666     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1667     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1668     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1669                          PseudoSourceValue::getConstantPool(), 0,
1670                          false, false, 0);
1671     Chain = Offset.getValue(1);
1672
1673     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1674     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1675
1676     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1677                          PseudoSourceValue::getConstantPool(), 0,
1678                          false, false, 0);
1679   } else {
1680     // local exec model
1681     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1682     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1683     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1684     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1685                          PseudoSourceValue::getConstantPool(), 0,
1686                          false, false, 0);
1687   }
1688
1689   // The address of the thread local variable is the add of the thread
1690   // pointer with the offset of the variable.
1691   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1692 }
1693
1694 SDValue
1695 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1696   // TODO: implement the "local dynamic" model
1697   assert(Subtarget->isTargetELF() &&
1698          "TLS not implemented for non-ELF targets");
1699   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1700   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1701   // otherwise use the "Local Exec" TLS Model
1702   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1703     return LowerToTLSGeneralDynamicModel(GA, DAG);
1704   else
1705     return LowerToTLSExecModels(GA, DAG);
1706 }
1707
1708 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1709                                                  SelectionDAG &DAG) const {
1710   EVT PtrVT = getPointerTy();
1711   DebugLoc dl = Op.getDebugLoc();
1712   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1713   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1714   if (RelocM == Reloc::PIC_) {
1715     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1716     ARMConstantPoolValue *CPV =
1717       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1718     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1719     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1720     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1721                                  CPAddr,
1722                                  PseudoSourceValue::getConstantPool(), 0,
1723                                  false, false, 0);
1724     SDValue Chain = Result.getValue(1);
1725     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1726     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1727     if (!UseGOTOFF)
1728       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1729                            PseudoSourceValue::getGOT(), 0,
1730                            false, false, 0);
1731     return Result;
1732   } else {
1733     // If we have T2 ops, we can materialize the address directly via movt/movw
1734     // pair. This is always cheaper.
1735     if (Subtarget->useMovt()) {
1736       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1737                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1738     } else {
1739       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1740       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1741       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1742                          PseudoSourceValue::getConstantPool(), 0,
1743                          false, false, 0);
1744     }
1745   }
1746 }
1747
1748 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1749                                                     SelectionDAG &DAG) const {
1750   MachineFunction &MF = DAG.getMachineFunction();
1751   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1752   unsigned ARMPCLabelIndex = 0;
1753   EVT PtrVT = getPointerTy();
1754   DebugLoc dl = Op.getDebugLoc();
1755   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1756   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1757   SDValue CPAddr;
1758   if (RelocM == Reloc::Static)
1759     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1760   else {
1761     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1762     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1763     ARMConstantPoolValue *CPV =
1764       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1765     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1766   }
1767   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1768
1769   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1770                                PseudoSourceValue::getConstantPool(), 0,
1771                                false, false, 0);
1772   SDValue Chain = Result.getValue(1);
1773
1774   if (RelocM == Reloc::PIC_) {
1775     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1776     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1777   }
1778
1779   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1780     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1781                          PseudoSourceValue::getGOT(), 0,
1782                          false, false, 0);
1783
1784   return Result;
1785 }
1786
1787 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1788                                                     SelectionDAG &DAG) const {
1789   assert(Subtarget->isTargetELF() &&
1790          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1791   MachineFunction &MF = DAG.getMachineFunction();
1792   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1793   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1794   EVT PtrVT = getPointerTy();
1795   DebugLoc dl = Op.getDebugLoc();
1796   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1797   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1798                                                        "_GLOBAL_OFFSET_TABLE_",
1799                                                        ARMPCLabelIndex, PCAdj);
1800   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1801   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1802   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1803                                PseudoSourceValue::getConstantPool(), 0,
1804                                false, false, 0);
1805   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1806   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1807 }
1808
1809 SDValue
1810 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1811   DebugLoc dl = Op.getDebugLoc();
1812   SDValue Val = DAG.getConstant(0, MVT::i32);
1813   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1814                      Op.getOperand(1), Val);
1815 }
1816
1817 SDValue
1818 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1819   DebugLoc dl = Op.getDebugLoc();
1820   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1821                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1822 }
1823
1824 SDValue
1825 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1826                                           const ARMSubtarget *Subtarget) const {
1827   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1828   DebugLoc dl = Op.getDebugLoc();
1829   switch (IntNo) {
1830   default: return SDValue();    // Don't custom lower most intrinsics.
1831   case Intrinsic::arm_thread_pointer: {
1832     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1833     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1834   }
1835   case Intrinsic::eh_sjlj_lsda: {
1836     MachineFunction &MF = DAG.getMachineFunction();
1837     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1838     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1839     EVT PtrVT = getPointerTy();
1840     DebugLoc dl = Op.getDebugLoc();
1841     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1842     SDValue CPAddr;
1843     unsigned PCAdj = (RelocM != Reloc::PIC_)
1844       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1845     ARMConstantPoolValue *CPV =
1846       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1847                                ARMCP::CPLSDA, PCAdj);
1848     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1849     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1850     SDValue Result =
1851       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1852                   PseudoSourceValue::getConstantPool(), 0,
1853                   false, false, 0);
1854
1855     if (RelocM == Reloc::PIC_) {
1856       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1857       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1858     }
1859     return Result;
1860   }
1861   }
1862 }
1863
1864 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1865                                const ARMSubtarget *Subtarget) {
1866   DebugLoc dl = Op.getDebugLoc();
1867   SDValue Op5 = Op.getOperand(5);
1868   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1869   // Some subtargets which have dmb and dsb instructions can handle barriers
1870   // directly. Some ARMv6 cpus can support them with the help of mcr
1871   // instruction. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1872   // never get here.
1873   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1874   if (Subtarget->hasDataBarrier())
1875     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1876   else {
1877     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb1Only() &&
1878            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1879     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1880                        DAG.getConstant(0, MVT::i32));
1881   }
1882 }
1883
1884 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1885   MachineFunction &MF = DAG.getMachineFunction();
1886   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1887
1888   // vastart just stores the address of the VarArgsFrameIndex slot into the
1889   // memory location argument.
1890   DebugLoc dl = Op.getDebugLoc();
1891   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1892   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1893   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1894   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1895                       false, false, 0);
1896 }
1897
1898 SDValue
1899 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1900                                         SDValue &Root, SelectionDAG &DAG,
1901                                         DebugLoc dl) const {
1902   MachineFunction &MF = DAG.getMachineFunction();
1903   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1904
1905   TargetRegisterClass *RC;
1906   if (AFI->isThumb1OnlyFunction())
1907     RC = ARM::tGPRRegisterClass;
1908   else
1909     RC = ARM::GPRRegisterClass;
1910
1911   // Transform the arguments stored in physical registers into virtual ones.
1912   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1913   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1914
1915   SDValue ArgValue2;
1916   if (NextVA.isMemLoc()) {
1917     MachineFrameInfo *MFI = MF.getFrameInfo();
1918     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
1919
1920     // Create load node to retrieve arguments from the stack.
1921     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1922     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
1923                             PseudoSourceValue::getFixedStack(FI), 0,
1924                             false, false, 0);
1925   } else {
1926     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
1927     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1928   }
1929
1930   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
1931 }
1932
1933 SDValue
1934 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
1935                                         CallingConv::ID CallConv, bool isVarArg,
1936                                         const SmallVectorImpl<ISD::InputArg>
1937                                           &Ins,
1938                                         DebugLoc dl, SelectionDAG &DAG,
1939                                         SmallVectorImpl<SDValue> &InVals)
1940                                           const {
1941
1942   MachineFunction &MF = DAG.getMachineFunction();
1943   MachineFrameInfo *MFI = MF.getFrameInfo();
1944
1945   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1946
1947   // Assign locations to all of the incoming arguments.
1948   SmallVector<CCValAssign, 16> ArgLocs;
1949   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1950                  *DAG.getContext());
1951   CCInfo.AnalyzeFormalArguments(Ins,
1952                                 CCAssignFnForNode(CallConv, /* Return*/ false,
1953                                                   isVarArg));
1954
1955   SmallVector<SDValue, 16> ArgValues;
1956
1957   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1958     CCValAssign &VA = ArgLocs[i];
1959
1960     // Arguments stored in registers.
1961     if (VA.isRegLoc()) {
1962       EVT RegVT = VA.getLocVT();
1963
1964       SDValue ArgValue;
1965       if (VA.needsCustom()) {
1966         // f64 and vector types are split up into multiple registers or
1967         // combinations of registers and stack slots.
1968         if (VA.getLocVT() == MVT::v2f64) {
1969           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
1970                                                    Chain, DAG, dl);
1971           VA = ArgLocs[++i]; // skip ahead to next loc
1972           SDValue ArgValue2;
1973           if (VA.isMemLoc()) {
1974             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
1975             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1976             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
1977                                     PseudoSourceValue::getFixedStack(FI), 0,
1978                                     false, false, 0);
1979           } else {
1980             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
1981                                              Chain, DAG, dl);
1982           }
1983           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1984           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1985                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
1986           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1987                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
1988         } else
1989           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
1990
1991       } else {
1992         TargetRegisterClass *RC;
1993
1994         if (RegVT == MVT::f32)
1995           RC = ARM::SPRRegisterClass;
1996         else if (RegVT == MVT::f64)
1997           RC = ARM::DPRRegisterClass;
1998         else if (RegVT == MVT::v2f64)
1999           RC = ARM::QPRRegisterClass;
2000         else if (RegVT == MVT::i32)
2001           RC = (AFI->isThumb1OnlyFunction() ?
2002                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2003         else
2004           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2005
2006         // Transform the arguments in physical registers into virtual ones.
2007         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2008         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2009       }
2010
2011       // If this is an 8 or 16-bit value, it is really passed promoted
2012       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2013       // truncate to the right size.
2014       switch (VA.getLocInfo()) {
2015       default: llvm_unreachable("Unknown loc info!");
2016       case CCValAssign::Full: break;
2017       case CCValAssign::BCvt:
2018         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2019         break;
2020       case CCValAssign::SExt:
2021         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2022                                DAG.getValueType(VA.getValVT()));
2023         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2024         break;
2025       case CCValAssign::ZExt:
2026         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2027                                DAG.getValueType(VA.getValVT()));
2028         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2029         break;
2030       }
2031
2032       InVals.push_back(ArgValue);
2033
2034     } else { // VA.isRegLoc()
2035
2036       // sanity check
2037       assert(VA.isMemLoc());
2038       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2039
2040       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2041       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2042
2043       // Create load nodes to retrieve arguments from the stack.
2044       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2045       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2046                                    PseudoSourceValue::getFixedStack(FI), 0,
2047                                    false, false, 0));
2048     }
2049   }
2050
2051   // varargs
2052   if (isVarArg) {
2053     static const unsigned GPRArgRegs[] = {
2054       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2055     };
2056
2057     unsigned NumGPRs = CCInfo.getFirstUnallocated
2058       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2059
2060     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2061     unsigned VARegSize = (4 - NumGPRs) * 4;
2062     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2063     unsigned ArgOffset = CCInfo.getNextStackOffset();
2064     if (VARegSaveSize) {
2065       // If this function is vararg, store any remaining integer argument regs
2066       // to their spots on the stack so that they may be loaded by deferencing
2067       // the result of va_next.
2068       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2069       AFI->setVarArgsFrameIndex(
2070         MFI->CreateFixedObject(VARegSaveSize,
2071                                ArgOffset + VARegSaveSize - VARegSize,
2072                                true));
2073       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2074                                       getPointerTy());
2075
2076       SmallVector<SDValue, 4> MemOps;
2077       for (; NumGPRs < 4; ++NumGPRs) {
2078         TargetRegisterClass *RC;
2079         if (AFI->isThumb1OnlyFunction())
2080           RC = ARM::tGPRRegisterClass;
2081         else
2082           RC = ARM::GPRRegisterClass;
2083
2084         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2085         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2086         SDValue Store =
2087           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2088                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2089                0, false, false, 0);
2090         MemOps.push_back(Store);
2091         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2092                           DAG.getConstant(4, getPointerTy()));
2093       }
2094       if (!MemOps.empty())
2095         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2096                             &MemOps[0], MemOps.size());
2097     } else
2098       // This will point to the next argument passed via stack.
2099       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2100   }
2101
2102   return Chain;
2103 }
2104
2105 /// isFloatingPointZero - Return true if this is +0.0.
2106 static bool isFloatingPointZero(SDValue Op) {
2107   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2108     return CFP->getValueAPF().isPosZero();
2109   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2110     // Maybe this has already been legalized into the constant pool?
2111     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2112       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2113       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2114         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2115           return CFP->getValueAPF().isPosZero();
2116     }
2117   }
2118   return false;
2119 }
2120
2121 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2122 /// the given operands.
2123 SDValue
2124 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2125                              SDValue &ARMcc, SelectionDAG &DAG,
2126                              DebugLoc dl) const {
2127   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2128     unsigned C = RHSC->getZExtValue();
2129     if (!isLegalICmpImmediate(C)) {
2130       // Constant does not fit, try adjusting it by one?
2131       switch (CC) {
2132       default: break;
2133       case ISD::SETLT:
2134       case ISD::SETGE:
2135         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2136           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2137           RHS = DAG.getConstant(C-1, MVT::i32);
2138         }
2139         break;
2140       case ISD::SETULT:
2141       case ISD::SETUGE:
2142         if (C != 0 && isLegalICmpImmediate(C-1)) {
2143           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2144           RHS = DAG.getConstant(C-1, MVT::i32);
2145         }
2146         break;
2147       case ISD::SETLE:
2148       case ISD::SETGT:
2149         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2150           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2151           RHS = DAG.getConstant(C+1, MVT::i32);
2152         }
2153         break;
2154       case ISD::SETULE:
2155       case ISD::SETUGT:
2156         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2157           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2158           RHS = DAG.getConstant(C+1, MVT::i32);
2159         }
2160         break;
2161       }
2162     }
2163   }
2164
2165   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2166   ARMISD::NodeType CompareType;
2167   switch (CondCode) {
2168   default:
2169     CompareType = ARMISD::CMP;
2170     break;
2171   case ARMCC::EQ:
2172   case ARMCC::NE:
2173     // Uses only Z Flag
2174     CompareType = ARMISD::CMPZ;
2175     break;
2176   }
2177   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2178   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2179 }
2180
2181 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2182 SDValue
2183 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2184                              DebugLoc dl) const {
2185   SDValue Cmp;
2186   if (!isFloatingPointZero(RHS))
2187     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2188   else
2189     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2190   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2191 }
2192
2193 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2194   SDValue Cond = Op.getOperand(0);
2195   SDValue SelectTrue = Op.getOperand(1);
2196   SDValue SelectFalse = Op.getOperand(2);
2197   DebugLoc dl = Op.getDebugLoc();
2198
2199   // Convert:
2200   //
2201   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2202   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2203   //
2204   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2205     const ConstantSDNode *CMOVTrue =
2206       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2207     const ConstantSDNode *CMOVFalse =
2208       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2209
2210     if (CMOVTrue && CMOVFalse) {
2211       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2212       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2213
2214       SDValue True;
2215       SDValue False;
2216       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2217         True = SelectTrue;
2218         False = SelectFalse;
2219       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2220         True = SelectFalse;
2221         False = SelectTrue;
2222       }
2223
2224       if (True.getNode() && False.getNode()) {
2225         EVT VT = Cond.getValueType();
2226         SDValue ARMcc = Cond.getOperand(2);
2227         SDValue CCR = Cond.getOperand(3);
2228         SDValue Cmp = Cond.getOperand(4);
2229         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2230       }
2231     }
2232   }
2233
2234   return DAG.getSelectCC(dl, Cond,
2235                          DAG.getConstant(0, Cond.getValueType()),
2236                          SelectTrue, SelectFalse, ISD::SETNE);
2237 }
2238
2239 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2240   EVT VT = Op.getValueType();
2241   SDValue LHS = Op.getOperand(0);
2242   SDValue RHS = Op.getOperand(1);
2243   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2244   SDValue TrueVal = Op.getOperand(2);
2245   SDValue FalseVal = Op.getOperand(3);
2246   DebugLoc dl = Op.getDebugLoc();
2247
2248   if (LHS.getValueType() == MVT::i32) {
2249     SDValue ARMcc;
2250     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2251     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2252     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2253   }
2254
2255   ARMCC::CondCodes CondCode, CondCode2;
2256   FPCCToARMCC(CC, CondCode, CondCode2);
2257
2258   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2259   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2260   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2261   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2262                                ARMcc, CCR, Cmp);
2263   if (CondCode2 != ARMCC::AL) {
2264     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2265     // FIXME: Needs another CMP because flag can have but one use.
2266     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2267     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2268                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2269   }
2270   return Result;
2271 }
2272
2273 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2274 /// to morph to an integer compare sequence.
2275 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2276                            const ARMSubtarget *Subtarget) {
2277   SDNode *N = Op.getNode();
2278   if (!N->hasOneUse())
2279     // Otherwise it requires moving the value from fp to integer registers.
2280     return false;
2281   if (!N->getNumValues())
2282     return false;
2283   EVT VT = Op.getValueType();
2284   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2285     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2286     // vmrs are very slow, e.g. cortex-a8.
2287     return false;
2288
2289   if (isFloatingPointZero(Op)) {
2290     SeenZero = true;
2291     return true;
2292   }
2293   return ISD::isNormalLoad(N);
2294 }
2295
2296 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2297   if (isFloatingPointZero(Op))
2298     return DAG.getConstant(0, MVT::i32);
2299
2300   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2301     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2302                        Ld->getChain(), Ld->getBasePtr(),
2303                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2304                        Ld->isVolatile(), Ld->isNonTemporal(),
2305                        Ld->getAlignment());
2306
2307   llvm_unreachable("Unknown VFP cmp argument!");
2308 }
2309
2310 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2311                            SDValue &RetVal1, SDValue &RetVal2) {
2312   if (isFloatingPointZero(Op)) {
2313     RetVal1 = DAG.getConstant(0, MVT::i32);
2314     RetVal2 = DAG.getConstant(0, MVT::i32);
2315     return;
2316   }
2317
2318   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2319     SDValue Ptr = Ld->getBasePtr();
2320     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2321                           Ld->getChain(), Ptr,
2322                           Ld->getSrcValue(), Ld->getSrcValueOffset(),
2323                           Ld->isVolatile(), Ld->isNonTemporal(),
2324                           Ld->getAlignment());
2325
2326     EVT PtrType = Ptr.getValueType();
2327     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2328     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2329                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2330     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2331                           Ld->getChain(), NewPtr,
2332                           Ld->getSrcValue(), Ld->getSrcValueOffset() + 4,
2333                           Ld->isVolatile(), Ld->isNonTemporal(),
2334                           NewAlign);
2335     return;
2336   }
2337
2338   llvm_unreachable("Unknown VFP cmp argument!");
2339 }
2340
2341 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2342 /// f32 and even f64 comparisons to integer ones.
2343 SDValue
2344 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2345   SDValue Chain = Op.getOperand(0);
2346   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2347   SDValue LHS = Op.getOperand(2);
2348   SDValue RHS = Op.getOperand(3);
2349   SDValue Dest = Op.getOperand(4);
2350   DebugLoc dl = Op.getDebugLoc();
2351
2352   bool SeenZero = false;
2353   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2354       canChangeToInt(RHS, SeenZero, Subtarget) &&
2355       // If one of the operand is zero, it's safe to ignore the NaN case since
2356       // we only care about equality comparisons.
2357       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2358     // If unsafe fp math optimization is enabled and there are no othter uses of
2359     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2360     // to an integer comparison.
2361     if (CC == ISD::SETOEQ)
2362       CC = ISD::SETEQ;
2363     else if (CC == ISD::SETUNE)
2364       CC = ISD::SETNE;
2365
2366     SDValue ARMcc;
2367     if (LHS.getValueType() == MVT::f32) {
2368       LHS = bitcastf32Toi32(LHS, DAG);
2369       RHS = bitcastf32Toi32(RHS, DAG);
2370       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2371       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2372       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2373                          Chain, Dest, ARMcc, CCR, Cmp);
2374     }
2375
2376     SDValue LHS1, LHS2;
2377     SDValue RHS1, RHS2;
2378     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2379     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2380     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2381     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2382     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2383     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2384     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2385   }
2386
2387   return SDValue();
2388 }
2389
2390 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2391   SDValue Chain = Op.getOperand(0);
2392   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2393   SDValue LHS = Op.getOperand(2);
2394   SDValue RHS = Op.getOperand(3);
2395   SDValue Dest = Op.getOperand(4);
2396   DebugLoc dl = Op.getDebugLoc();
2397
2398   if (LHS.getValueType() == MVT::i32) {
2399     SDValue ARMcc;
2400     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2401     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2402     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2403                        Chain, Dest, ARMcc, CCR, Cmp);
2404   }
2405
2406   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2407
2408   if (UnsafeFPMath &&
2409       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2410        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2411     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2412     if (Result.getNode())
2413       return Result;
2414   }
2415
2416   ARMCC::CondCodes CondCode, CondCode2;
2417   FPCCToARMCC(CC, CondCode, CondCode2);
2418
2419   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2420   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2421   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2422   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2423   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2424   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2425   if (CondCode2 != ARMCC::AL) {
2426     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2427     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2428     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2429   }
2430   return Res;
2431 }
2432
2433 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2434   SDValue Chain = Op.getOperand(0);
2435   SDValue Table = Op.getOperand(1);
2436   SDValue Index = Op.getOperand(2);
2437   DebugLoc dl = Op.getDebugLoc();
2438
2439   EVT PTy = getPointerTy();
2440   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2441   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2442   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2443   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2444   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2445   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2446   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2447   if (Subtarget->isThumb2()) {
2448     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2449     // which does another jump to the destination. This also makes it easier
2450     // to translate it to TBB / TBH later.
2451     // FIXME: This might not work if the function is extremely large.
2452     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2453                        Addr, Op.getOperand(2), JTI, UId);
2454   }
2455   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2456     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2457                        PseudoSourceValue::getJumpTable(), 0,
2458                        false, false, 0);
2459     Chain = Addr.getValue(1);
2460     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2461     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2462   } else {
2463     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2464                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2465     Chain = Addr.getValue(1);
2466     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2467   }
2468 }
2469
2470 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2471   DebugLoc dl = Op.getDebugLoc();
2472   unsigned Opc;
2473
2474   switch (Op.getOpcode()) {
2475   default:
2476     assert(0 && "Invalid opcode!");
2477   case ISD::FP_TO_SINT:
2478     Opc = ARMISD::FTOSI;
2479     break;
2480   case ISD::FP_TO_UINT:
2481     Opc = ARMISD::FTOUI;
2482     break;
2483   }
2484   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2485   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2486 }
2487
2488 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2489   EVT VT = Op.getValueType();
2490   DebugLoc dl = Op.getDebugLoc();
2491   unsigned Opc;
2492
2493   switch (Op.getOpcode()) {
2494   default:
2495     assert(0 && "Invalid opcode!");
2496   case ISD::SINT_TO_FP:
2497     Opc = ARMISD::SITOF;
2498     break;
2499   case ISD::UINT_TO_FP:
2500     Opc = ARMISD::UITOF;
2501     break;
2502   }
2503
2504   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2505   return DAG.getNode(Opc, dl, VT, Op);
2506 }
2507
2508 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2509   // Implement fcopysign with a fabs and a conditional fneg.
2510   SDValue Tmp0 = Op.getOperand(0);
2511   SDValue Tmp1 = Op.getOperand(1);
2512   DebugLoc dl = Op.getDebugLoc();
2513   EVT VT = Op.getValueType();
2514   EVT SrcVT = Tmp1.getValueType();
2515   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2516   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2517   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2518   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2519   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2520   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2521 }
2522
2523 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2524   MachineFunction &MF = DAG.getMachineFunction();
2525   MachineFrameInfo *MFI = MF.getFrameInfo();
2526   MFI->setReturnAddressIsTaken(true);
2527
2528   EVT VT = Op.getValueType();
2529   DebugLoc dl = Op.getDebugLoc();
2530   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2531   if (Depth) {
2532     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2533     SDValue Offset = DAG.getConstant(4, MVT::i32);
2534     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2535                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2536                        NULL, 0, false, false, 0);
2537   }
2538
2539   // Return LR, which contains the return address. Mark it an implicit live-in.
2540   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2541   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2542 }
2543
2544 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2545   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2546   MFI->setFrameAddressIsTaken(true);
2547
2548   EVT VT = Op.getValueType();
2549   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2550   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2551   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2552     ? ARM::R7 : ARM::R11;
2553   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2554   while (Depth--)
2555     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2556                             false, false, 0);
2557   return FrameAddr;
2558 }
2559
2560 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2561 /// expand a bit convert where either the source or destination type is i64 to
2562 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2563 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2564 /// vectors), since the legalizer won't know what to do with that.
2565 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2566   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2567   DebugLoc dl = N->getDebugLoc();
2568   SDValue Op = N->getOperand(0);
2569
2570   // This function is only supposed to be called for i64 types, either as the
2571   // source or destination of the bit convert.
2572   EVT SrcVT = Op.getValueType();
2573   EVT DstVT = N->getValueType(0);
2574   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2575          "ExpandBIT_CONVERT called for non-i64 type");
2576
2577   // Turn i64->f64 into VMOVDRR.
2578   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2579     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2580                              DAG.getConstant(0, MVT::i32));
2581     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2582                              DAG.getConstant(1, MVT::i32));
2583     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2584                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2585   }
2586
2587   // Turn f64->i64 into VMOVRRD.
2588   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2589     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2590                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2591     // Merge the pieces into a single i64 value.
2592     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2593   }
2594
2595   return SDValue();
2596 }
2597
2598 /// getZeroVector - Returns a vector of specified type with all zero elements.
2599 /// Zero vectors are used to represent vector negation and in those cases
2600 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2601 /// not support i64 elements, so sometimes the zero vectors will need to be
2602 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2603 /// zero vector.
2604 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2605   assert(VT.isVector() && "Expected a vector type");
2606   // The canonical modified immediate encoding of a zero vector is....0!
2607   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2608   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2609   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2610   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2611 }
2612
2613 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2614 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2615 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2616                                                 SelectionDAG &DAG) const {
2617   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2618   EVT VT = Op.getValueType();
2619   unsigned VTBits = VT.getSizeInBits();
2620   DebugLoc dl = Op.getDebugLoc();
2621   SDValue ShOpLo = Op.getOperand(0);
2622   SDValue ShOpHi = Op.getOperand(1);
2623   SDValue ShAmt  = Op.getOperand(2);
2624   SDValue ARMcc;
2625   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2626
2627   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2628
2629   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2630                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2631   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2632   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2633                                    DAG.getConstant(VTBits, MVT::i32));
2634   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2635   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2636   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2637
2638   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2639   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2640                           ARMcc, DAG, dl);
2641   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2642   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2643                            CCR, Cmp);
2644
2645   SDValue Ops[2] = { Lo, Hi };
2646   return DAG.getMergeValues(Ops, 2, dl);
2647 }
2648
2649 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2650 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2651 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2652                                                SelectionDAG &DAG) const {
2653   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2654   EVT VT = Op.getValueType();
2655   unsigned VTBits = VT.getSizeInBits();
2656   DebugLoc dl = Op.getDebugLoc();
2657   SDValue ShOpLo = Op.getOperand(0);
2658   SDValue ShOpHi = Op.getOperand(1);
2659   SDValue ShAmt  = Op.getOperand(2);
2660   SDValue ARMcc;
2661
2662   assert(Op.getOpcode() == ISD::SHL_PARTS);
2663   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2664                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2665   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2666   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2667                                    DAG.getConstant(VTBits, MVT::i32));
2668   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2669   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2670
2671   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2672   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2673   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2674                           ARMcc, DAG, dl);
2675   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2676   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2677                            CCR, Cmp);
2678
2679   SDValue Ops[2] = { Lo, Hi };
2680   return DAG.getMergeValues(Ops, 2, dl);
2681 }
2682
2683 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
2684                                             SelectionDAG &DAG) const {
2685   // The rounding mode is in bits 23:22 of the FPSCR.
2686   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
2687   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
2688   // so that the shift + and get folded into a bitfield extract.
2689   DebugLoc dl = Op.getDebugLoc();
2690   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
2691                               DAG.getConstant(Intrinsic::arm_get_fpscr,
2692                                               MVT::i32));
2693   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
2694                                   DAG.getConstant(1U << 22, MVT::i32));
2695   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
2696                               DAG.getConstant(22, MVT::i32));
2697   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
2698                      DAG.getConstant(3, MVT::i32));
2699 }
2700
2701 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2702                          const ARMSubtarget *ST) {
2703   EVT VT = N->getValueType(0);
2704   DebugLoc dl = N->getDebugLoc();
2705
2706   if (!ST->hasV6T2Ops())
2707     return SDValue();
2708
2709   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2710   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2711 }
2712
2713 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2714                           const ARMSubtarget *ST) {
2715   EVT VT = N->getValueType(0);
2716   DebugLoc dl = N->getDebugLoc();
2717
2718   // Lower vector shifts on NEON to use VSHL.
2719   if (VT.isVector()) {
2720     assert(ST->hasNEON() && "unexpected vector shift");
2721
2722     // Left shifts translate directly to the vshiftu intrinsic.
2723     if (N->getOpcode() == ISD::SHL)
2724       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2725                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2726                          N->getOperand(0), N->getOperand(1));
2727
2728     assert((N->getOpcode() == ISD::SRA ||
2729             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2730
2731     // NEON uses the same intrinsics for both left and right shifts.  For
2732     // right shifts, the shift amounts are negative, so negate the vector of
2733     // shift amounts.
2734     EVT ShiftVT = N->getOperand(1).getValueType();
2735     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2736                                        getZeroVector(ShiftVT, DAG, dl),
2737                                        N->getOperand(1));
2738     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2739                                Intrinsic::arm_neon_vshifts :
2740                                Intrinsic::arm_neon_vshiftu);
2741     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2742                        DAG.getConstant(vshiftInt, MVT::i32),
2743                        N->getOperand(0), NegatedCount);
2744   }
2745
2746   // We can get here for a node like i32 = ISD::SHL i32, i64
2747   if (VT != MVT::i64)
2748     return SDValue();
2749
2750   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2751          "Unknown shift to lower!");
2752
2753   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2754   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2755       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2756     return SDValue();
2757
2758   // If we are in thumb mode, we don't have RRX.
2759   if (ST->isThumb1Only()) return SDValue();
2760
2761   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2762   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2763                            DAG.getConstant(0, MVT::i32));
2764   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2765                            DAG.getConstant(1, MVT::i32));
2766
2767   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2768   // captures the result into a carry flag.
2769   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2770   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2771
2772   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2773   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2774
2775   // Merge the pieces into a single i64 value.
2776  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2777 }
2778
2779 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2780   SDValue TmpOp0, TmpOp1;
2781   bool Invert = false;
2782   bool Swap = false;
2783   unsigned Opc = 0;
2784
2785   SDValue Op0 = Op.getOperand(0);
2786   SDValue Op1 = Op.getOperand(1);
2787   SDValue CC = Op.getOperand(2);
2788   EVT VT = Op.getValueType();
2789   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2790   DebugLoc dl = Op.getDebugLoc();
2791
2792   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2793     switch (SetCCOpcode) {
2794     default: llvm_unreachable("Illegal FP comparison"); break;
2795     case ISD::SETUNE:
2796     case ISD::SETNE:  Invert = true; // Fallthrough
2797     case ISD::SETOEQ:
2798     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2799     case ISD::SETOLT:
2800     case ISD::SETLT: Swap = true; // Fallthrough
2801     case ISD::SETOGT:
2802     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2803     case ISD::SETOLE:
2804     case ISD::SETLE:  Swap = true; // Fallthrough
2805     case ISD::SETOGE:
2806     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2807     case ISD::SETUGE: Swap = true; // Fallthrough
2808     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2809     case ISD::SETUGT: Swap = true; // Fallthrough
2810     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2811     case ISD::SETUEQ: Invert = true; // Fallthrough
2812     case ISD::SETONE:
2813       // Expand this to (OLT | OGT).
2814       TmpOp0 = Op0;
2815       TmpOp1 = Op1;
2816       Opc = ISD::OR;
2817       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2818       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2819       break;
2820     case ISD::SETUO: Invert = true; // Fallthrough
2821     case ISD::SETO:
2822       // Expand this to (OLT | OGE).
2823       TmpOp0 = Op0;
2824       TmpOp1 = Op1;
2825       Opc = ISD::OR;
2826       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2827       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2828       break;
2829     }
2830   } else {
2831     // Integer comparisons.
2832     switch (SetCCOpcode) {
2833     default: llvm_unreachable("Illegal integer comparison"); break;
2834     case ISD::SETNE:  Invert = true;
2835     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2836     case ISD::SETLT:  Swap = true;
2837     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2838     case ISD::SETLE:  Swap = true;
2839     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2840     case ISD::SETULT: Swap = true;
2841     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2842     case ISD::SETULE: Swap = true;
2843     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2844     }
2845
2846     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2847     if (Opc == ARMISD::VCEQ) {
2848
2849       SDValue AndOp;
2850       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2851         AndOp = Op0;
2852       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2853         AndOp = Op1;
2854
2855       // Ignore bitconvert.
2856       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2857         AndOp = AndOp.getOperand(0);
2858
2859       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2860         Opc = ARMISD::VTST;
2861         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2862         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2863         Invert = !Invert;
2864       }
2865     }
2866   }
2867
2868   if (Swap)
2869     std::swap(Op0, Op1);
2870
2871   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2872
2873   if (Invert)
2874     Result = DAG.getNOT(dl, Result, VT);
2875
2876   return Result;
2877 }
2878
2879 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2880 /// valid vector constant for a NEON instruction with a "modified immediate"
2881 /// operand (e.g., VMOV).  If so, return the encoded value.
2882 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2883                                  unsigned SplatBitSize, SelectionDAG &DAG,
2884                                  EVT &VT, bool is128Bits, bool isVMOV) {
2885   unsigned OpCmode, Imm;
2886
2887   // SplatBitSize is set to the smallest size that splats the vector, so a
2888   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2889   // immediate instructions others than VMOV do not support the 8-bit encoding
2890   // of a zero vector, and the default encoding of zero is supposed to be the
2891   // 32-bit version.
2892   if (SplatBits == 0)
2893     SplatBitSize = 32;
2894
2895   switch (SplatBitSize) {
2896   case 8:
2897     if (!isVMOV)
2898       return SDValue();
2899     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2900     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2901     OpCmode = 0xe;
2902     Imm = SplatBits;
2903     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
2904     break;
2905
2906   case 16:
2907     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2908     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
2909     if ((SplatBits & ~0xff) == 0) {
2910       // Value = 0x00nn: Op=x, Cmode=100x.
2911       OpCmode = 0x8;
2912       Imm = SplatBits;
2913       break;
2914     }
2915     if ((SplatBits & ~0xff00) == 0) {
2916       // Value = 0xnn00: Op=x, Cmode=101x.
2917       OpCmode = 0xa;
2918       Imm = SplatBits >> 8;
2919       break;
2920     }
2921     return SDValue();
2922
2923   case 32:
2924     // NEON's 32-bit VMOV supports splat values where:
2925     // * only one byte is nonzero, or
2926     // * the least significant byte is 0xff and the second byte is nonzero, or
2927     // * the least significant 2 bytes are 0xff and the third is nonzero.
2928     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
2929     if ((SplatBits & ~0xff) == 0) {
2930       // Value = 0x000000nn: Op=x, Cmode=000x.
2931       OpCmode = 0;
2932       Imm = SplatBits;
2933       break;
2934     }
2935     if ((SplatBits & ~0xff00) == 0) {
2936       // Value = 0x0000nn00: Op=x, Cmode=001x.
2937       OpCmode = 0x2;
2938       Imm = SplatBits >> 8;
2939       break;
2940     }
2941     if ((SplatBits & ~0xff0000) == 0) {
2942       // Value = 0x00nn0000: Op=x, Cmode=010x.
2943       OpCmode = 0x4;
2944       Imm = SplatBits >> 16;
2945       break;
2946     }
2947     if ((SplatBits & ~0xff000000) == 0) {
2948       // Value = 0xnn000000: Op=x, Cmode=011x.
2949       OpCmode = 0x6;
2950       Imm = SplatBits >> 24;
2951       break;
2952     }
2953
2954     if ((SplatBits & ~0xffff) == 0 &&
2955         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2956       // Value = 0x0000nnff: Op=x, Cmode=1100.
2957       OpCmode = 0xc;
2958       Imm = SplatBits >> 8;
2959       SplatBits |= 0xff;
2960       break;
2961     }
2962
2963     if ((SplatBits & ~0xffffff) == 0 &&
2964         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
2965       // Value = 0x00nnffff: Op=x, Cmode=1101.
2966       OpCmode = 0xd;
2967       Imm = SplatBits >> 16;
2968       SplatBits |= 0xffff;
2969       break;
2970     }
2971
2972     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2973     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2974     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2975     // and fall through here to test for a valid 64-bit splat.  But, then the
2976     // caller would also need to check and handle the change in size.
2977     return SDValue();
2978
2979   case 64: {
2980     if (!isVMOV)
2981       return SDValue();
2982     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2983     uint64_t BitMask = 0xff;
2984     uint64_t Val = 0;
2985     unsigned ImmMask = 1;
2986     Imm = 0;
2987     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2988       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
2989         Val |= BitMask;
2990         Imm |= ImmMask;
2991       } else if ((SplatBits & BitMask) != 0) {
2992         return SDValue();
2993       }
2994       BitMask <<= 8;
2995       ImmMask <<= 1;
2996     }
2997     // Op=1, Cmode=1110.
2998     OpCmode = 0x1e;
2999     SplatBits = Val;
3000     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3001     break;
3002   }
3003
3004   default:
3005     llvm_unreachable("unexpected size for isNEONModifiedImm");
3006     return SDValue();
3007   }
3008
3009   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3010   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3011 }
3012
3013 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3014                        bool &ReverseVEXT, unsigned &Imm) {
3015   unsigned NumElts = VT.getVectorNumElements();
3016   ReverseVEXT = false;
3017
3018   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3019   if (M[0] < 0)
3020     return false;
3021
3022   Imm = M[0];
3023
3024   // If this is a VEXT shuffle, the immediate value is the index of the first
3025   // element.  The other shuffle indices must be the successive elements after
3026   // the first one.
3027   unsigned ExpectedElt = Imm;
3028   for (unsigned i = 1; i < NumElts; ++i) {
3029     // Increment the expected index.  If it wraps around, it may still be
3030     // a VEXT but the source vectors must be swapped.
3031     ExpectedElt += 1;
3032     if (ExpectedElt == NumElts * 2) {
3033       ExpectedElt = 0;
3034       ReverseVEXT = true;
3035     }
3036
3037     if (M[i] < 0) continue; // ignore UNDEF indices
3038     if (ExpectedElt != static_cast<unsigned>(M[i]))
3039       return false;
3040   }
3041
3042   // Adjust the index value if the source operands will be swapped.
3043   if (ReverseVEXT)
3044     Imm -= NumElts;
3045
3046   return true;
3047 }
3048
3049 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3050 /// instruction with the specified blocksize.  (The order of the elements
3051 /// within each block of the vector is reversed.)
3052 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3053                        unsigned BlockSize) {
3054   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3055          "Only possible block sizes for VREV are: 16, 32, 64");
3056
3057   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3058   if (EltSz == 64)
3059     return false;
3060
3061   unsigned NumElts = VT.getVectorNumElements();
3062   unsigned BlockElts = M[0] + 1;
3063   // If the first shuffle index is UNDEF, be optimistic.
3064   if (M[0] < 0)
3065     BlockElts = BlockSize / EltSz;
3066
3067   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3068     return false;
3069
3070   for (unsigned i = 0; i < NumElts; ++i) {
3071     if (M[i] < 0) continue; // ignore UNDEF indices
3072     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3073       return false;
3074   }
3075
3076   return true;
3077 }
3078
3079 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3080                        unsigned &WhichResult) {
3081   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3082   if (EltSz == 64)
3083     return false;
3084
3085   unsigned NumElts = VT.getVectorNumElements();
3086   WhichResult = (M[0] == 0 ? 0 : 1);
3087   for (unsigned i = 0; i < NumElts; i += 2) {
3088     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3089         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3090       return false;
3091   }
3092   return true;
3093 }
3094
3095 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3096 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3097 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3098 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3099                                 unsigned &WhichResult) {
3100   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3101   if (EltSz == 64)
3102     return false;
3103
3104   unsigned NumElts = VT.getVectorNumElements();
3105   WhichResult = (M[0] == 0 ? 0 : 1);
3106   for (unsigned i = 0; i < NumElts; i += 2) {
3107     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3108         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3109       return false;
3110   }
3111   return true;
3112 }
3113
3114 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3115                        unsigned &WhichResult) {
3116   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3117   if (EltSz == 64)
3118     return false;
3119
3120   unsigned NumElts = VT.getVectorNumElements();
3121   WhichResult = (M[0] == 0 ? 0 : 1);
3122   for (unsigned i = 0; i != NumElts; ++i) {
3123     if (M[i] < 0) continue; // ignore UNDEF indices
3124     if ((unsigned) M[i] != 2 * i + WhichResult)
3125       return false;
3126   }
3127
3128   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3129   if (VT.is64BitVector() && EltSz == 32)
3130     return false;
3131
3132   return true;
3133 }
3134
3135 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3136 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3137 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3138 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3139                                 unsigned &WhichResult) {
3140   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3141   if (EltSz == 64)
3142     return false;
3143
3144   unsigned Half = VT.getVectorNumElements() / 2;
3145   WhichResult = (M[0] == 0 ? 0 : 1);
3146   for (unsigned j = 0; j != 2; ++j) {
3147     unsigned Idx = WhichResult;
3148     for (unsigned i = 0; i != Half; ++i) {
3149       int MIdx = M[i + j * Half];
3150       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3151         return false;
3152       Idx += 2;
3153     }
3154   }
3155
3156   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3157   if (VT.is64BitVector() && EltSz == 32)
3158     return false;
3159
3160   return true;
3161 }
3162
3163 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3164                        unsigned &WhichResult) {
3165   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3166   if (EltSz == 64)
3167     return false;
3168
3169   unsigned NumElts = VT.getVectorNumElements();
3170   WhichResult = (M[0] == 0 ? 0 : 1);
3171   unsigned Idx = WhichResult * NumElts / 2;
3172   for (unsigned i = 0; i != NumElts; i += 2) {
3173     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3174         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3175       return false;
3176     Idx += 1;
3177   }
3178
3179   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3180   if (VT.is64BitVector() && EltSz == 32)
3181     return false;
3182
3183   return true;
3184 }
3185
3186 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3187 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3188 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3189 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3190                                 unsigned &WhichResult) {
3191   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3192   if (EltSz == 64)
3193     return false;
3194
3195   unsigned NumElts = VT.getVectorNumElements();
3196   WhichResult = (M[0] == 0 ? 0 : 1);
3197   unsigned Idx = WhichResult * NumElts / 2;
3198   for (unsigned i = 0; i != NumElts; i += 2) {
3199     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3200         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3201       return false;
3202     Idx += 1;
3203   }
3204
3205   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3206   if (VT.is64BitVector() && EltSz == 32)
3207     return false;
3208
3209   return true;
3210 }
3211
3212 // If N is an integer constant that can be moved into a register in one
3213 // instruction, return an SDValue of such a constant (will become a MOV
3214 // instruction).  Otherwise return null.
3215 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3216                                      const ARMSubtarget *ST, DebugLoc dl) {
3217   uint64_t Val;
3218   if (!isa<ConstantSDNode>(N))
3219     return SDValue();
3220   Val = cast<ConstantSDNode>(N)->getZExtValue();
3221
3222   if (ST->isThumb1Only()) {
3223     if (Val <= 255 || ~Val <= 255)
3224       return DAG.getConstant(Val, MVT::i32);
3225   } else {
3226     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3227       return DAG.getConstant(Val, MVT::i32);
3228   }
3229   return SDValue();
3230 }
3231
3232 // If this is a case we can't handle, return null and let the default
3233 // expansion code take care of it.
3234 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3235                                  const ARMSubtarget *ST) {
3236   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3237   DebugLoc dl = Op.getDebugLoc();
3238   EVT VT = Op.getValueType();
3239
3240   APInt SplatBits, SplatUndef;
3241   unsigned SplatBitSize;
3242   bool HasAnyUndefs;
3243   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3244     if (SplatBitSize <= 64) {
3245       // Check if an immediate VMOV works.
3246       EVT VmovVT;
3247       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3248                                       SplatUndef.getZExtValue(), SplatBitSize,
3249                                       DAG, VmovVT, VT.is128BitVector(), true);
3250       if (Val.getNode()) {
3251         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3252         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3253       }
3254
3255       // Try an immediate VMVN.
3256       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3257                              ((1LL << SplatBitSize) - 1));
3258       Val = isNEONModifiedImm(NegatedImm,
3259                                       SplatUndef.getZExtValue(), SplatBitSize,
3260                                       DAG, VmovVT, VT.is128BitVector(), false);
3261       if (Val.getNode()) {
3262         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3263         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3264       }
3265     }
3266   }
3267
3268   // Scan through the operands to see if only one value is used.
3269   unsigned NumElts = VT.getVectorNumElements();
3270   bool isOnlyLowElement = true;
3271   bool usesOnlyOneValue = true;
3272   bool isConstant = true;
3273   SDValue Value;
3274   for (unsigned i = 0; i < NumElts; ++i) {
3275     SDValue V = Op.getOperand(i);
3276     if (V.getOpcode() == ISD::UNDEF)
3277       continue;
3278     if (i > 0)
3279       isOnlyLowElement = false;
3280     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3281       isConstant = false;
3282
3283     if (!Value.getNode())
3284       Value = V;
3285     else if (V != Value)
3286       usesOnlyOneValue = false;
3287   }
3288
3289   if (!Value.getNode())
3290     return DAG.getUNDEF(VT);
3291
3292   if (isOnlyLowElement)
3293     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3294
3295   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3296
3297   if (EnableARMVDUPsplat) {
3298     // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3299     // i32 and try again.
3300     if (usesOnlyOneValue && EltSize <= 32) {
3301       if (!isConstant)
3302         return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3303       if (VT.getVectorElementType().isFloatingPoint()) {
3304         SmallVector<SDValue, 8> Ops;
3305         for (unsigned i = 0; i < NumElts; ++i)
3306           Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
3307                                     Op.getOperand(i)));
3308         SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, &Ops[0],
3309                                   NumElts);
3310         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3311                            LowerBUILD_VECTOR(Val, DAG, ST));
3312       }
3313       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3314       if (Val.getNode())
3315         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3316     }
3317   }
3318
3319   // If all elements are constants and the case above didn't get hit, fall back
3320   // to the default expansion, which will generate a load from the constant
3321   // pool.
3322   if (isConstant)
3323     return SDValue();
3324
3325   if (!EnableARMVDUPsplat) {
3326     // Use VDUP for non-constant splats.
3327     if (usesOnlyOneValue && EltSize <= 32)
3328       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3329   }
3330
3331   // Vectors with 32- or 64-bit elements can be built by directly assigning
3332   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3333   // will be legalized.
3334   if (EltSize >= 32) {
3335     // Do the expansion with floating-point types, since that is what the VFP
3336     // registers are defined to use, and since i64 is not legal.
3337     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3338     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3339     SmallVector<SDValue, 8> Ops;
3340     for (unsigned i = 0; i < NumElts; ++i)
3341       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3342     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3343     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3344   }
3345
3346   return SDValue();
3347 }
3348
3349 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3350 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3351 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3352 /// are assumed to be legal.
3353 bool
3354 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3355                                       EVT VT) const {
3356   if (VT.getVectorNumElements() == 4 &&
3357       (VT.is128BitVector() || VT.is64BitVector())) {
3358     unsigned PFIndexes[4];
3359     for (unsigned i = 0; i != 4; ++i) {
3360       if (M[i] < 0)
3361         PFIndexes[i] = 8;
3362       else
3363         PFIndexes[i] = M[i];
3364     }
3365
3366     // Compute the index in the perfect shuffle table.
3367     unsigned PFTableIndex =
3368       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3369     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3370     unsigned Cost = (PFEntry >> 30);
3371
3372     if (Cost <= 4)
3373       return true;
3374   }
3375
3376   bool ReverseVEXT;
3377   unsigned Imm, WhichResult;
3378
3379   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3380   return (EltSize >= 32 ||
3381           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3382           isVREVMask(M, VT, 64) ||
3383           isVREVMask(M, VT, 32) ||
3384           isVREVMask(M, VT, 16) ||
3385           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3386           isVTRNMask(M, VT, WhichResult) ||
3387           isVUZPMask(M, VT, WhichResult) ||
3388           isVZIPMask(M, VT, WhichResult) ||
3389           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3390           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3391           isVZIP_v_undef_Mask(M, VT, WhichResult));
3392 }
3393
3394 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3395 /// the specified operations to build the shuffle.
3396 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3397                                       SDValue RHS, SelectionDAG &DAG,
3398                                       DebugLoc dl) {
3399   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3400   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3401   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3402
3403   enum {
3404     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3405     OP_VREV,
3406     OP_VDUP0,
3407     OP_VDUP1,
3408     OP_VDUP2,
3409     OP_VDUP3,
3410     OP_VEXT1,
3411     OP_VEXT2,
3412     OP_VEXT3,
3413     OP_VUZPL, // VUZP, left result
3414     OP_VUZPR, // VUZP, right result
3415     OP_VZIPL, // VZIP, left result
3416     OP_VZIPR, // VZIP, right result
3417     OP_VTRNL, // VTRN, left result
3418     OP_VTRNR  // VTRN, right result
3419   };
3420
3421   if (OpNum == OP_COPY) {
3422     if (LHSID == (1*9+2)*9+3) return LHS;
3423     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3424     return RHS;
3425   }
3426
3427   SDValue OpLHS, OpRHS;
3428   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3429   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3430   EVT VT = OpLHS.getValueType();
3431
3432   switch (OpNum) {
3433   default: llvm_unreachable("Unknown shuffle opcode!");
3434   case OP_VREV:
3435     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3436   case OP_VDUP0:
3437   case OP_VDUP1:
3438   case OP_VDUP2:
3439   case OP_VDUP3:
3440     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3441                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3442   case OP_VEXT1:
3443   case OP_VEXT2:
3444   case OP_VEXT3:
3445     return DAG.getNode(ARMISD::VEXT, dl, VT,
3446                        OpLHS, OpRHS,
3447                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3448   case OP_VUZPL:
3449   case OP_VUZPR:
3450     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3451                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3452   case OP_VZIPL:
3453   case OP_VZIPR:
3454     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3455                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3456   case OP_VTRNL:
3457   case OP_VTRNR:
3458     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3459                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3460   }
3461 }
3462
3463 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3464   SDValue V1 = Op.getOperand(0);
3465   SDValue V2 = Op.getOperand(1);
3466   DebugLoc dl = Op.getDebugLoc();
3467   EVT VT = Op.getValueType();
3468   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3469   SmallVector<int, 8> ShuffleMask;
3470
3471   // Convert shuffles that are directly supported on NEON to target-specific
3472   // DAG nodes, instead of keeping them as shuffles and matching them again
3473   // during code selection.  This is more efficient and avoids the possibility
3474   // of inconsistencies between legalization and selection.
3475   // FIXME: floating-point vectors should be canonicalized to integer vectors
3476   // of the same time so that they get CSEd properly.
3477   SVN->getMask(ShuffleMask);
3478
3479   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3480   if (EltSize <= 32) {
3481     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3482       int Lane = SVN->getSplatIndex();
3483       // If this is undef splat, generate it via "just" vdup, if possible.
3484       if (Lane == -1) Lane = 0;
3485
3486       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3487         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3488       }
3489       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3490                          DAG.getConstant(Lane, MVT::i32));
3491     }
3492
3493     bool ReverseVEXT;
3494     unsigned Imm;
3495     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3496       if (ReverseVEXT)
3497         std::swap(V1, V2);
3498       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3499                          DAG.getConstant(Imm, MVT::i32));
3500     }
3501
3502     if (isVREVMask(ShuffleMask, VT, 64))
3503       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3504     if (isVREVMask(ShuffleMask, VT, 32))
3505       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3506     if (isVREVMask(ShuffleMask, VT, 16))
3507       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3508
3509     // Check for Neon shuffles that modify both input vectors in place.
3510     // If both results are used, i.e., if there are two shuffles with the same
3511     // source operands and with masks corresponding to both results of one of
3512     // these operations, DAG memoization will ensure that a single node is
3513     // used for both shuffles.
3514     unsigned WhichResult;
3515     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3516       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3517                          V1, V2).getValue(WhichResult);
3518     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3519       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3520                          V1, V2).getValue(WhichResult);
3521     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3522       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3523                          V1, V2).getValue(WhichResult);
3524
3525     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3526       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3527                          V1, V1).getValue(WhichResult);
3528     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3529       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3530                          V1, V1).getValue(WhichResult);
3531     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3532       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3533                          V1, V1).getValue(WhichResult);
3534   }
3535
3536   // If the shuffle is not directly supported and it has 4 elements, use
3537   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3538   unsigned NumElts = VT.getVectorNumElements();
3539   if (NumElts == 4) {
3540     unsigned PFIndexes[4];
3541     for (unsigned i = 0; i != 4; ++i) {
3542       if (ShuffleMask[i] < 0)
3543         PFIndexes[i] = 8;
3544       else
3545         PFIndexes[i] = ShuffleMask[i];
3546     }
3547
3548     // Compute the index in the perfect shuffle table.
3549     unsigned PFTableIndex =
3550       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3551     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3552     unsigned Cost = (PFEntry >> 30);
3553
3554     if (Cost <= 4)
3555       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3556   }
3557
3558   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3559   if (EltSize >= 32) {
3560     // Do the expansion with floating-point types, since that is what the VFP
3561     // registers are defined to use, and since i64 is not legal.
3562     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3563     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3564     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3565     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3566     SmallVector<SDValue, 8> Ops;
3567     for (unsigned i = 0; i < NumElts; ++i) {
3568       if (ShuffleMask[i] < 0)
3569         Ops.push_back(DAG.getUNDEF(EltVT));
3570       else
3571         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3572                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3573                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3574                                                   MVT::i32)));
3575     }
3576     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3577     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3578   }
3579
3580   return SDValue();
3581 }
3582
3583 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3584   EVT VT = Op.getValueType();
3585   DebugLoc dl = Op.getDebugLoc();
3586   SDValue Vec = Op.getOperand(0);
3587   SDValue Lane = Op.getOperand(1);
3588   assert(VT == MVT::i32 &&
3589          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3590          "unexpected type for custom-lowering vector extract");
3591   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3592 }
3593
3594 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3595   // The only time a CONCAT_VECTORS operation can have legal types is when
3596   // two 64-bit vectors are concatenated to a 128-bit vector.
3597   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3598          "unexpected CONCAT_VECTORS");
3599   DebugLoc dl = Op.getDebugLoc();
3600   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3601   SDValue Op0 = Op.getOperand(0);
3602   SDValue Op1 = Op.getOperand(1);
3603   if (Op0.getOpcode() != ISD::UNDEF)
3604     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3605                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3606                       DAG.getIntPtrConstant(0));
3607   if (Op1.getOpcode() != ISD::UNDEF)
3608     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3609                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3610                       DAG.getIntPtrConstant(1));
3611   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3612 }
3613
3614 /// SkipExtension - For a node that is either a SIGN_EXTEND, ZERO_EXTEND, or
3615 /// an extending load, return the unextended value.
3616 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
3617   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
3618     return N->getOperand(0);
3619   LoadSDNode *LD = cast<LoadSDNode>(N);
3620   return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
3621                      LD->getBasePtr(), LD->getSrcValue(),
3622                      LD->getSrcValueOffset(), LD->isVolatile(),
3623                      LD->isNonTemporal(), LD->getAlignment());
3624 }
3625
3626 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
3627   // Multiplications are only custom-lowered for 128-bit vectors so that
3628   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
3629   EVT VT = Op.getValueType();
3630   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
3631   SDNode *N0 = Op.getOperand(0).getNode();
3632   SDNode *N1 = Op.getOperand(1).getNode();
3633   unsigned NewOpc = 0;
3634   if ((N0->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N0)) &&
3635       (N1->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N1))) {
3636     NewOpc = ARMISD::VMULLs;
3637   } else if ((N0->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N0)) &&
3638              (N1->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N1))) {
3639     NewOpc = ARMISD::VMULLu;
3640   } else if (VT.getSimpleVT().SimpleTy == MVT::v2i64) {
3641     // Fall through to expand this.  It is not legal.
3642     return SDValue();
3643   } else {
3644     // Other vector multiplications are legal.
3645     return Op;
3646   }
3647
3648   // Legalize to a VMULL instruction.
3649   DebugLoc DL = Op.getDebugLoc();
3650   SDValue Op0 = SkipExtension(N0, DAG);
3651   SDValue Op1 = SkipExtension(N1, DAG);
3652
3653   assert(Op0.getValueType().is64BitVector() &&
3654          Op1.getValueType().is64BitVector() &&
3655          "unexpected types for extended operands to VMULL");
3656   return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
3657 }
3658
3659 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3660   switch (Op.getOpcode()) {
3661   default: llvm_unreachable("Don't know how to custom lower this!");
3662   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3663   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3664   case ISD::GlobalAddress:
3665     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3666       LowerGlobalAddressELF(Op, DAG);
3667   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3668   case ISD::SELECT:        return LowerSELECT(Op, DAG);
3669   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3670   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3671   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3672   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3673   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3674   case ISD::SINT_TO_FP:
3675   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3676   case ISD::FP_TO_SINT:
3677   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3678   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3679   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3680   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3681   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3682   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3683   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3684   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3685                                                                Subtarget);
3686   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3687   case ISD::SHL:
3688   case ISD::SRL:
3689   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3690   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3691   case ISD::SRL_PARTS:
3692   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3693   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3694   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3695   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
3696   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3697   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3698   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3699   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
3700   case ISD::MUL:           return LowerMUL(Op, DAG);
3701   }
3702   return SDValue();
3703 }
3704
3705 /// ReplaceNodeResults - Replace the results of node with an illegal result
3706 /// type with new values built out of custom code.
3707 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3708                                            SmallVectorImpl<SDValue>&Results,
3709                                            SelectionDAG &DAG) const {
3710   SDValue Res;
3711   switch (N->getOpcode()) {
3712   default:
3713     llvm_unreachable("Don't know how to custom expand this!");
3714     break;
3715   case ISD::BIT_CONVERT:
3716     Res = ExpandBIT_CONVERT(N, DAG);
3717     break;
3718   case ISD::SRL:
3719   case ISD::SRA:
3720     Res = LowerShift(N, DAG, Subtarget);
3721     break;
3722   }
3723   if (Res.getNode())
3724     Results.push_back(Res);
3725 }
3726
3727 //===----------------------------------------------------------------------===//
3728 //                           ARM Scheduler Hooks
3729 //===----------------------------------------------------------------------===//
3730
3731 MachineBasicBlock *
3732 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3733                                      MachineBasicBlock *BB,
3734                                      unsigned Size) const {
3735   unsigned dest    = MI->getOperand(0).getReg();
3736   unsigned ptr     = MI->getOperand(1).getReg();
3737   unsigned oldval  = MI->getOperand(2).getReg();
3738   unsigned newval  = MI->getOperand(3).getReg();
3739   unsigned scratch = BB->getParent()->getRegInfo()
3740     .createVirtualRegister(ARM::GPRRegisterClass);
3741   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3742   DebugLoc dl = MI->getDebugLoc();
3743   bool isThumb2 = Subtarget->isThumb2();
3744
3745   unsigned ldrOpc, strOpc;
3746   switch (Size) {
3747   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3748   case 1:
3749     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3750     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3751     break;
3752   case 2:
3753     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3754     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3755     break;
3756   case 4:
3757     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3758     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3759     break;
3760   }
3761
3762   MachineFunction *MF = BB->getParent();
3763   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3764   MachineFunction::iterator It = BB;
3765   ++It; // insert the new blocks after the current block
3766
3767   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3768   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3769   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3770   MF->insert(It, loop1MBB);
3771   MF->insert(It, loop2MBB);
3772   MF->insert(It, exitMBB);
3773
3774   // Transfer the remainder of BB and its successor edges to exitMBB.
3775   exitMBB->splice(exitMBB->begin(), BB,
3776                   llvm::next(MachineBasicBlock::iterator(MI)),
3777                   BB->end());
3778   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3779
3780   //  thisMBB:
3781   //   ...
3782   //   fallthrough --> loop1MBB
3783   BB->addSuccessor(loop1MBB);
3784
3785   // loop1MBB:
3786   //   ldrex dest, [ptr]
3787   //   cmp dest, oldval
3788   //   bne exitMBB
3789   BB = loop1MBB;
3790   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3791   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3792                  .addReg(dest).addReg(oldval));
3793   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3794     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3795   BB->addSuccessor(loop2MBB);
3796   BB->addSuccessor(exitMBB);
3797
3798   // loop2MBB:
3799   //   strex scratch, newval, [ptr]
3800   //   cmp scratch, #0
3801   //   bne loop1MBB
3802   BB = loop2MBB;
3803   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3804                  .addReg(ptr));
3805   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3806                  .addReg(scratch).addImm(0));
3807   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3808     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3809   BB->addSuccessor(loop1MBB);
3810   BB->addSuccessor(exitMBB);
3811
3812   //  exitMBB:
3813   //   ...
3814   BB = exitMBB;
3815
3816   MI->eraseFromParent();   // The instruction is gone now.
3817
3818   return BB;
3819 }
3820
3821 MachineBasicBlock *
3822 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3823                                     unsigned Size, unsigned BinOpcode) const {
3824   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3825   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3826
3827   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3828   MachineFunction *MF = BB->getParent();
3829   MachineFunction::iterator It = BB;
3830   ++It;
3831
3832   unsigned dest = MI->getOperand(0).getReg();
3833   unsigned ptr = MI->getOperand(1).getReg();
3834   unsigned incr = MI->getOperand(2).getReg();
3835   DebugLoc dl = MI->getDebugLoc();
3836
3837   bool isThumb2 = Subtarget->isThumb2();
3838   unsigned ldrOpc, strOpc;
3839   switch (Size) {
3840   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3841   case 1:
3842     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3843     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3844     break;
3845   case 2:
3846     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3847     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3848     break;
3849   case 4:
3850     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3851     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3852     break;
3853   }
3854
3855   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3856   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3857   MF->insert(It, loopMBB);
3858   MF->insert(It, exitMBB);
3859
3860   // Transfer the remainder of BB and its successor edges to exitMBB.
3861   exitMBB->splice(exitMBB->begin(), BB,
3862                   llvm::next(MachineBasicBlock::iterator(MI)),
3863                   BB->end());
3864   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3865
3866   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3867   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3868   unsigned scratch2 = (!BinOpcode) ? incr :
3869     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3870
3871   //  thisMBB:
3872   //   ...
3873   //   fallthrough --> loopMBB
3874   BB->addSuccessor(loopMBB);
3875
3876   //  loopMBB:
3877   //   ldrex dest, ptr
3878   //   <binop> scratch2, dest, incr
3879   //   strex scratch, scratch2, ptr
3880   //   cmp scratch, #0
3881   //   bne- loopMBB
3882   //   fallthrough --> exitMBB
3883   BB = loopMBB;
3884   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3885   if (BinOpcode) {
3886     // operand order needs to go the other way for NAND
3887     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3888       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3889                      addReg(incr).addReg(dest)).addReg(0);
3890     else
3891       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3892                      addReg(dest).addReg(incr)).addReg(0);
3893   }
3894
3895   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3896                  .addReg(ptr));
3897   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3898                  .addReg(scratch).addImm(0));
3899   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3900     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3901
3902   BB->addSuccessor(loopMBB);
3903   BB->addSuccessor(exitMBB);
3904
3905   //  exitMBB:
3906   //   ...
3907   BB = exitMBB;
3908
3909   MI->eraseFromParent();   // The instruction is gone now.
3910
3911   return BB;
3912 }
3913
3914 static
3915 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
3916   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
3917        E = MBB->succ_end(); I != E; ++I)
3918     if (*I != Succ)
3919       return *I;
3920   llvm_unreachable("Expecting a BB with two successors!");
3921 }
3922
3923 MachineBasicBlock *
3924 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3925                                                MachineBasicBlock *BB) const {
3926   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3927   DebugLoc dl = MI->getDebugLoc();
3928   bool isThumb2 = Subtarget->isThumb2();
3929   switch (MI->getOpcode()) {
3930   default:
3931     MI->dump();
3932     llvm_unreachable("Unexpected instr type to insert");
3933
3934   case ARM::ATOMIC_LOAD_ADD_I8:
3935      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3936   case ARM::ATOMIC_LOAD_ADD_I16:
3937      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3938   case ARM::ATOMIC_LOAD_ADD_I32:
3939      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3940
3941   case ARM::ATOMIC_LOAD_AND_I8:
3942      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3943   case ARM::ATOMIC_LOAD_AND_I16:
3944      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3945   case ARM::ATOMIC_LOAD_AND_I32:
3946      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3947
3948   case ARM::ATOMIC_LOAD_OR_I8:
3949      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3950   case ARM::ATOMIC_LOAD_OR_I16:
3951      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3952   case ARM::ATOMIC_LOAD_OR_I32:
3953      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3954
3955   case ARM::ATOMIC_LOAD_XOR_I8:
3956      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3957   case ARM::ATOMIC_LOAD_XOR_I16:
3958      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3959   case ARM::ATOMIC_LOAD_XOR_I32:
3960      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3961
3962   case ARM::ATOMIC_LOAD_NAND_I8:
3963      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3964   case ARM::ATOMIC_LOAD_NAND_I16:
3965      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3966   case ARM::ATOMIC_LOAD_NAND_I32:
3967      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3968
3969   case ARM::ATOMIC_LOAD_SUB_I8:
3970      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3971   case ARM::ATOMIC_LOAD_SUB_I16:
3972      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3973   case ARM::ATOMIC_LOAD_SUB_I32:
3974      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3975
3976   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3977   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3978   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3979
3980   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3981   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3982   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3983
3984   case ARM::tMOVCCr_pseudo: {
3985     // To "insert" a SELECT_CC instruction, we actually have to insert the
3986     // diamond control-flow pattern.  The incoming instruction knows the
3987     // destination vreg to set, the condition code register to branch on, the
3988     // true/false values to select between, and a branch opcode to use.
3989     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3990     MachineFunction::iterator It = BB;
3991     ++It;
3992
3993     //  thisMBB:
3994     //  ...
3995     //   TrueVal = ...
3996     //   cmpTY ccX, r1, r2
3997     //   bCC copy1MBB
3998     //   fallthrough --> copy0MBB
3999     MachineBasicBlock *thisMBB  = BB;
4000     MachineFunction *F = BB->getParent();
4001     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4002     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4003     F->insert(It, copy0MBB);
4004     F->insert(It, sinkMBB);
4005
4006     // Transfer the remainder of BB and its successor edges to sinkMBB.
4007     sinkMBB->splice(sinkMBB->begin(), BB,
4008                     llvm::next(MachineBasicBlock::iterator(MI)),
4009                     BB->end());
4010     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4011
4012     BB->addSuccessor(copy0MBB);
4013     BB->addSuccessor(sinkMBB);
4014
4015     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4016       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4017
4018     //  copy0MBB:
4019     //   %FalseValue = ...
4020     //   # fallthrough to sinkMBB
4021     BB = copy0MBB;
4022
4023     // Update machine-CFG edges
4024     BB->addSuccessor(sinkMBB);
4025
4026     //  sinkMBB:
4027     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4028     //  ...
4029     BB = sinkMBB;
4030     BuildMI(*BB, BB->begin(), dl,
4031             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4032       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4033       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4034
4035     MI->eraseFromParent();   // The pseudo instruction is gone now.
4036     return BB;
4037   }
4038
4039   case ARM::BCCi64:
4040   case ARM::BCCZi64: {
4041     // Compare both parts that make up the double comparison separately for
4042     // equality.
4043     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4044
4045     unsigned LHS1 = MI->getOperand(1).getReg();
4046     unsigned LHS2 = MI->getOperand(2).getReg();
4047     if (RHSisZero) {
4048       AddDefaultPred(BuildMI(BB, dl,
4049                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4050                      .addReg(LHS1).addImm(0));
4051       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4052         .addReg(LHS2).addImm(0)
4053         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4054     } else {
4055       unsigned RHS1 = MI->getOperand(3).getReg();
4056       unsigned RHS2 = MI->getOperand(4).getReg();
4057       AddDefaultPred(BuildMI(BB, dl,
4058                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4059                      .addReg(LHS1).addReg(RHS1));
4060       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4061         .addReg(LHS2).addReg(RHS2)
4062         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4063     }
4064
4065     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4066     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4067     if (MI->getOperand(0).getImm() == ARMCC::NE)
4068       std::swap(destMBB, exitMBB);
4069
4070     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4071       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4072     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4073       .addMBB(exitMBB);
4074
4075     MI->eraseFromParent();   // The pseudo instruction is gone now.
4076     return BB;
4077   }
4078   }
4079 }
4080
4081 //===----------------------------------------------------------------------===//
4082 //                           ARM Optimization Hooks
4083 //===----------------------------------------------------------------------===//
4084
4085 static
4086 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4087                             TargetLowering::DAGCombinerInfo &DCI) {
4088   SelectionDAG &DAG = DCI.DAG;
4089   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4090   EVT VT = N->getValueType(0);
4091   unsigned Opc = N->getOpcode();
4092   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4093   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4094   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4095   ISD::CondCode CC = ISD::SETCC_INVALID;
4096
4097   if (isSlctCC) {
4098     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4099   } else {
4100     SDValue CCOp = Slct.getOperand(0);
4101     if (CCOp.getOpcode() == ISD::SETCC)
4102       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4103   }
4104
4105   bool DoXform = false;
4106   bool InvCC = false;
4107   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4108           "Bad input!");
4109
4110   if (LHS.getOpcode() == ISD::Constant &&
4111       cast<ConstantSDNode>(LHS)->isNullValue()) {
4112     DoXform = true;
4113   } else if (CC != ISD::SETCC_INVALID &&
4114              RHS.getOpcode() == ISD::Constant &&
4115              cast<ConstantSDNode>(RHS)->isNullValue()) {
4116     std::swap(LHS, RHS);
4117     SDValue Op0 = Slct.getOperand(0);
4118     EVT OpVT = isSlctCC ? Op0.getValueType() :
4119                           Op0.getOperand(0).getValueType();
4120     bool isInt = OpVT.isInteger();
4121     CC = ISD::getSetCCInverse(CC, isInt);
4122
4123     if (!TLI.isCondCodeLegal(CC, OpVT))
4124       return SDValue();         // Inverse operator isn't legal.
4125
4126     DoXform = true;
4127     InvCC = true;
4128   }
4129
4130   if (DoXform) {
4131     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4132     if (isSlctCC)
4133       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4134                              Slct.getOperand(0), Slct.getOperand(1), CC);
4135     SDValue CCOp = Slct.getOperand(0);
4136     if (InvCC)
4137       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4138                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4139     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4140                        CCOp, OtherOp, Result);
4141   }
4142   return SDValue();
4143 }
4144
4145 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
4146 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
4147 /// called with the default operands, and if that fails, with commuted
4148 /// operands.
4149 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
4150                                          TargetLowering::DAGCombinerInfo &DCI) {
4151   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4152   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4153     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4154     if (Result.getNode()) return Result;
4155   }
4156   return SDValue();
4157 }
4158
4159 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4160 ///
4161 static SDValue PerformADDCombine(SDNode *N,
4162                                  TargetLowering::DAGCombinerInfo &DCI) {
4163   SDValue N0 = N->getOperand(0);
4164   SDValue N1 = N->getOperand(1);
4165
4166   // First try with the default operand order.
4167   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
4168   if (Result.getNode())
4169     return Result;
4170
4171   // If that didn't work, try again with the operands commuted.
4172   return PerformADDCombineWithOperands(N, N1, N0, DCI);
4173 }
4174
4175 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4176 ///
4177 static SDValue PerformSUBCombine(SDNode *N,
4178                                  TargetLowering::DAGCombinerInfo &DCI) {
4179   SDValue N0 = N->getOperand(0);
4180   SDValue N1 = N->getOperand(1);
4181
4182   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4183   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4184     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4185     if (Result.getNode()) return Result;
4186   }
4187
4188   return SDValue();
4189 }
4190
4191 static SDValue PerformMULCombine(SDNode *N,
4192                                  TargetLowering::DAGCombinerInfo &DCI,
4193                                  const ARMSubtarget *Subtarget) {
4194   SelectionDAG &DAG = DCI.DAG;
4195
4196   if (Subtarget->isThumb1Only())
4197     return SDValue();
4198
4199   if (DAG.getMachineFunction().
4200       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4201     return SDValue();
4202
4203   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4204     return SDValue();
4205
4206   EVT VT = N->getValueType(0);
4207   if (VT != MVT::i32)
4208     return SDValue();
4209
4210   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4211   if (!C)
4212     return SDValue();
4213
4214   uint64_t MulAmt = C->getZExtValue();
4215   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4216   ShiftAmt = ShiftAmt & (32 - 1);
4217   SDValue V = N->getOperand(0);
4218   DebugLoc DL = N->getDebugLoc();
4219
4220   SDValue Res;
4221   MulAmt >>= ShiftAmt;
4222   if (isPowerOf2_32(MulAmt - 1)) {
4223     // (mul x, 2^N + 1) => (add (shl x, N), x)
4224     Res = DAG.getNode(ISD::ADD, DL, VT,
4225                       V, DAG.getNode(ISD::SHL, DL, VT,
4226                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4227                                                         MVT::i32)));
4228   } else if (isPowerOf2_32(MulAmt + 1)) {
4229     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4230     Res = DAG.getNode(ISD::SUB, DL, VT,
4231                       DAG.getNode(ISD::SHL, DL, VT,
4232                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4233                                                      MVT::i32)),
4234                                                      V);
4235   } else
4236     return SDValue();
4237
4238   if (ShiftAmt != 0)
4239     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4240                       DAG.getConstant(ShiftAmt, MVT::i32));
4241
4242   // Do not add new nodes to DAG combiner worklist.
4243   DCI.CombineTo(N, Res, false);
4244   return SDValue();
4245 }
4246
4247 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4248 static SDValue PerformORCombine(SDNode *N,
4249                                 TargetLowering::DAGCombinerInfo &DCI,
4250                                 const ARMSubtarget *Subtarget) {
4251   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4252   // reasonable.
4253
4254   // BFI is only available on V6T2+
4255   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4256     return SDValue();
4257
4258   SelectionDAG &DAG = DCI.DAG;
4259   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4260   DebugLoc DL = N->getDebugLoc();
4261   // 1) or (and A, mask), val => ARMbfi A, val, mask
4262   //      iff (val & mask) == val
4263   //
4264   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4265   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4266   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4267   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4268   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4269   //  (i.e., copy a bitfield value into another bitfield of the same width)
4270   if (N0.getOpcode() != ISD::AND)
4271     return SDValue();
4272
4273   EVT VT = N->getValueType(0);
4274   if (VT != MVT::i32)
4275     return SDValue();
4276
4277
4278   // The value and the mask need to be constants so we can verify this is
4279   // actually a bitfield set. If the mask is 0xffff, we can do better
4280   // via a movt instruction, so don't use BFI in that case.
4281   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4282   if (!C)
4283     return SDValue();
4284   unsigned Mask = C->getZExtValue();
4285   if (Mask == 0xffff)
4286     return SDValue();
4287   SDValue Res;
4288   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4289   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4290     unsigned Val = C->getZExtValue();
4291     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4292       return SDValue();
4293     Val >>= CountTrailingZeros_32(~Mask);
4294
4295     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4296                       DAG.getConstant(Val, MVT::i32),
4297                       DAG.getConstant(Mask, MVT::i32));
4298
4299     // Do not add new nodes to DAG combiner worklist.
4300     DCI.CombineTo(N, Res, false);
4301   } else if (N1.getOpcode() == ISD::AND) {
4302     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4303     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4304     if (!C)
4305       return SDValue();
4306     unsigned Mask2 = C->getZExtValue();
4307
4308     if (ARM::isBitFieldInvertedMask(Mask) &&
4309         ARM::isBitFieldInvertedMask(~Mask2) &&
4310         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4311       // The pack halfword instruction works better for masks that fit it,
4312       // so use that when it's available.
4313       if (Subtarget->hasT2ExtractPack() &&
4314           (Mask == 0xffff || Mask == 0xffff0000))
4315         return SDValue();
4316       // 2a
4317       unsigned lsb = CountTrailingZeros_32(Mask2);
4318       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4319                         DAG.getConstant(lsb, MVT::i32));
4320       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4321                         DAG.getConstant(Mask, MVT::i32));
4322       // Do not add new nodes to DAG combiner worklist.
4323       DCI.CombineTo(N, Res, false);
4324     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4325                ARM::isBitFieldInvertedMask(Mask2) &&
4326                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4327       // The pack halfword instruction works better for masks that fit it,
4328       // so use that when it's available.
4329       if (Subtarget->hasT2ExtractPack() &&
4330           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4331         return SDValue();
4332       // 2b
4333       unsigned lsb = CountTrailingZeros_32(Mask);
4334       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4335                         DAG.getConstant(lsb, MVT::i32));
4336       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4337                                 DAG.getConstant(Mask2, MVT::i32));
4338       // Do not add new nodes to DAG combiner worklist.
4339       DCI.CombineTo(N, Res, false);
4340     }
4341   }
4342
4343   return SDValue();
4344 }
4345
4346 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
4347 /// ISD::BUILD_VECTOR.
4348 static SDValue PerformBUILD_VECTORCombine(SDNode *N, SelectionDAG &DAG) {
4349   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
4350   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
4351   // into a pair of GPRs, which is fine when the value is used as a scalar,
4352   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
4353   if (N->getNumOperands() == 2) {
4354     SDValue Op0 = N->getOperand(0);
4355     SDValue Op1 = N->getOperand(1);
4356     if (Op0.getOpcode() == ISD::BIT_CONVERT)
4357       Op0 = Op0.getOperand(0);
4358     if (Op1.getOpcode() == ISD::BIT_CONVERT)
4359       Op1 = Op1.getOperand(0);
4360     if (Op0.getOpcode() == ARMISD::VMOVRRD &&
4361         Op0.getNode() == Op1.getNode() &&
4362         Op0.getResNo() == 0 && Op1.getResNo() == 1) {
4363       return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(),
4364                          N->getValueType(0), Op0.getOperand(0));
4365     }
4366   }
4367
4368   return SDValue();
4369 }
4370
4371 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4372 /// ARMISD::VMOVRRD.
4373 static SDValue PerformVMOVRRDCombine(SDNode *N,
4374                                    TargetLowering::DAGCombinerInfo &DCI) {
4375   // fmrrd(fmdrr x, y) -> x,y
4376   SDValue InDouble = N->getOperand(0);
4377   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4378     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4379   return SDValue();
4380 }
4381
4382 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4383 /// ARMISD::VDUPLANE.
4384 static SDValue PerformVDUPLANECombine(SDNode *N,
4385                                       TargetLowering::DAGCombinerInfo &DCI) {
4386   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4387   // redundant.
4388   SDValue Op = N->getOperand(0);
4389   EVT VT = N->getValueType(0);
4390
4391   // Ignore bit_converts.
4392   while (Op.getOpcode() == ISD::BIT_CONVERT)
4393     Op = Op.getOperand(0);
4394   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4395     return SDValue();
4396
4397   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4398   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4399   // The canonical VMOV for a zero vector uses a 32-bit element size.
4400   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4401   unsigned EltBits;
4402   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4403     EltSize = 8;
4404   if (EltSize > VT.getVectorElementType().getSizeInBits())
4405     return SDValue();
4406
4407   SDValue Res = DCI.DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4408   return DCI.CombineTo(N, Res, false);
4409 }
4410
4411 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4412 /// operand of a vector shift operation, where all the elements of the
4413 /// build_vector must have the same constant integer value.
4414 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4415   // Ignore bit_converts.
4416   while (Op.getOpcode() == ISD::BIT_CONVERT)
4417     Op = Op.getOperand(0);
4418   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4419   APInt SplatBits, SplatUndef;
4420   unsigned SplatBitSize;
4421   bool HasAnyUndefs;
4422   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4423                                       HasAnyUndefs, ElementBits) ||
4424       SplatBitSize > ElementBits)
4425     return false;
4426   Cnt = SplatBits.getSExtValue();
4427   return true;
4428 }
4429
4430 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4431 /// operand of a vector shift left operation.  That value must be in the range:
4432 ///   0 <= Value < ElementBits for a left shift; or
4433 ///   0 <= Value <= ElementBits for a long left shift.
4434 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4435   assert(VT.isVector() && "vector shift count is not a vector type");
4436   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4437   if (! getVShiftImm(Op, ElementBits, Cnt))
4438     return false;
4439   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4440 }
4441
4442 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4443 /// operand of a vector shift right operation.  For a shift opcode, the value
4444 /// is positive, but for an intrinsic the value count must be negative. The
4445 /// absolute value must be in the range:
4446 ///   1 <= |Value| <= ElementBits for a right shift; or
4447 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4448 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4449                          int64_t &Cnt) {
4450   assert(VT.isVector() && "vector shift count is not a vector type");
4451   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4452   if (! getVShiftImm(Op, ElementBits, Cnt))
4453     return false;
4454   if (isIntrinsic)
4455     Cnt = -Cnt;
4456   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4457 }
4458
4459 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4460 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4461   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4462   switch (IntNo) {
4463   default:
4464     // Don't do anything for most intrinsics.
4465     break;
4466
4467   // Vector shifts: check for immediate versions and lower them.
4468   // Note: This is done during DAG combining instead of DAG legalizing because
4469   // the build_vectors for 64-bit vector element shift counts are generally
4470   // not legal, and it is hard to see their values after they get legalized to
4471   // loads from a constant pool.
4472   case Intrinsic::arm_neon_vshifts:
4473   case Intrinsic::arm_neon_vshiftu:
4474   case Intrinsic::arm_neon_vshiftls:
4475   case Intrinsic::arm_neon_vshiftlu:
4476   case Intrinsic::arm_neon_vshiftn:
4477   case Intrinsic::arm_neon_vrshifts:
4478   case Intrinsic::arm_neon_vrshiftu:
4479   case Intrinsic::arm_neon_vrshiftn:
4480   case Intrinsic::arm_neon_vqshifts:
4481   case Intrinsic::arm_neon_vqshiftu:
4482   case Intrinsic::arm_neon_vqshiftsu:
4483   case Intrinsic::arm_neon_vqshiftns:
4484   case Intrinsic::arm_neon_vqshiftnu:
4485   case Intrinsic::arm_neon_vqshiftnsu:
4486   case Intrinsic::arm_neon_vqrshiftns:
4487   case Intrinsic::arm_neon_vqrshiftnu:
4488   case Intrinsic::arm_neon_vqrshiftnsu: {
4489     EVT VT = N->getOperand(1).getValueType();
4490     int64_t Cnt;
4491     unsigned VShiftOpc = 0;
4492
4493     switch (IntNo) {
4494     case Intrinsic::arm_neon_vshifts:
4495     case Intrinsic::arm_neon_vshiftu:
4496       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4497         VShiftOpc = ARMISD::VSHL;
4498         break;
4499       }
4500       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4501         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4502                      ARMISD::VSHRs : ARMISD::VSHRu);
4503         break;
4504       }
4505       return SDValue();
4506
4507     case Intrinsic::arm_neon_vshiftls:
4508     case Intrinsic::arm_neon_vshiftlu:
4509       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4510         break;
4511       llvm_unreachable("invalid shift count for vshll intrinsic");
4512
4513     case Intrinsic::arm_neon_vrshifts:
4514     case Intrinsic::arm_neon_vrshiftu:
4515       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4516         break;
4517       return SDValue();
4518
4519     case Intrinsic::arm_neon_vqshifts:
4520     case Intrinsic::arm_neon_vqshiftu:
4521       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4522         break;
4523       return SDValue();
4524
4525     case Intrinsic::arm_neon_vqshiftsu:
4526       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4527         break;
4528       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4529
4530     case Intrinsic::arm_neon_vshiftn:
4531     case Intrinsic::arm_neon_vrshiftn:
4532     case Intrinsic::arm_neon_vqshiftns:
4533     case Intrinsic::arm_neon_vqshiftnu:
4534     case Intrinsic::arm_neon_vqshiftnsu:
4535     case Intrinsic::arm_neon_vqrshiftns:
4536     case Intrinsic::arm_neon_vqrshiftnu:
4537     case Intrinsic::arm_neon_vqrshiftnsu:
4538       // Narrowing shifts require an immediate right shift.
4539       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4540         break;
4541       llvm_unreachable("invalid shift count for narrowing vector shift "
4542                        "intrinsic");
4543
4544     default:
4545       llvm_unreachable("unhandled vector shift");
4546     }
4547
4548     switch (IntNo) {
4549     case Intrinsic::arm_neon_vshifts:
4550     case Intrinsic::arm_neon_vshiftu:
4551       // Opcode already set above.
4552       break;
4553     case Intrinsic::arm_neon_vshiftls:
4554     case Intrinsic::arm_neon_vshiftlu:
4555       if (Cnt == VT.getVectorElementType().getSizeInBits())
4556         VShiftOpc = ARMISD::VSHLLi;
4557       else
4558         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4559                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4560       break;
4561     case Intrinsic::arm_neon_vshiftn:
4562       VShiftOpc = ARMISD::VSHRN; break;
4563     case Intrinsic::arm_neon_vrshifts:
4564       VShiftOpc = ARMISD::VRSHRs; break;
4565     case Intrinsic::arm_neon_vrshiftu:
4566       VShiftOpc = ARMISD::VRSHRu; break;
4567     case Intrinsic::arm_neon_vrshiftn:
4568       VShiftOpc = ARMISD::VRSHRN; break;
4569     case Intrinsic::arm_neon_vqshifts:
4570       VShiftOpc = ARMISD::VQSHLs; break;
4571     case Intrinsic::arm_neon_vqshiftu:
4572       VShiftOpc = ARMISD::VQSHLu; break;
4573     case Intrinsic::arm_neon_vqshiftsu:
4574       VShiftOpc = ARMISD::VQSHLsu; break;
4575     case Intrinsic::arm_neon_vqshiftns:
4576       VShiftOpc = ARMISD::VQSHRNs; break;
4577     case Intrinsic::arm_neon_vqshiftnu:
4578       VShiftOpc = ARMISD::VQSHRNu; break;
4579     case Intrinsic::arm_neon_vqshiftnsu:
4580       VShiftOpc = ARMISD::VQSHRNsu; break;
4581     case Intrinsic::arm_neon_vqrshiftns:
4582       VShiftOpc = ARMISD::VQRSHRNs; break;
4583     case Intrinsic::arm_neon_vqrshiftnu:
4584       VShiftOpc = ARMISD::VQRSHRNu; break;
4585     case Intrinsic::arm_neon_vqrshiftnsu:
4586       VShiftOpc = ARMISD::VQRSHRNsu; break;
4587     }
4588
4589     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4590                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4591   }
4592
4593   case Intrinsic::arm_neon_vshiftins: {
4594     EVT VT = N->getOperand(1).getValueType();
4595     int64_t Cnt;
4596     unsigned VShiftOpc = 0;
4597
4598     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4599       VShiftOpc = ARMISD::VSLI;
4600     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4601       VShiftOpc = ARMISD::VSRI;
4602     else {
4603       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4604     }
4605
4606     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4607                        N->getOperand(1), N->getOperand(2),
4608                        DAG.getConstant(Cnt, MVT::i32));
4609   }
4610
4611   case Intrinsic::arm_neon_vqrshifts:
4612   case Intrinsic::arm_neon_vqrshiftu:
4613     // No immediate versions of these to check for.
4614     break;
4615   }
4616
4617   return SDValue();
4618 }
4619
4620 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4621 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4622 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4623 /// vector element shift counts are generally not legal, and it is hard to see
4624 /// their values after they get legalized to loads from a constant pool.
4625 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4626                                    const ARMSubtarget *ST) {
4627   EVT VT = N->getValueType(0);
4628
4629   // Nothing to be done for scalar shifts.
4630   if (! VT.isVector())
4631     return SDValue();
4632
4633   assert(ST->hasNEON() && "unexpected vector shift");
4634   int64_t Cnt;
4635
4636   switch (N->getOpcode()) {
4637   default: llvm_unreachable("unexpected shift opcode");
4638
4639   case ISD::SHL:
4640     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4641       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4642                          DAG.getConstant(Cnt, MVT::i32));
4643     break;
4644
4645   case ISD::SRA:
4646   case ISD::SRL:
4647     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4648       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4649                             ARMISD::VSHRs : ARMISD::VSHRu);
4650       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4651                          DAG.getConstant(Cnt, MVT::i32));
4652     }
4653   }
4654   return SDValue();
4655 }
4656
4657 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4658 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4659 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4660                                     const ARMSubtarget *ST) {
4661   SDValue N0 = N->getOperand(0);
4662
4663   // Check for sign- and zero-extensions of vector extract operations of 8-
4664   // and 16-bit vector elements.  NEON supports these directly.  They are
4665   // handled during DAG combining because type legalization will promote them
4666   // to 32-bit types and it is messy to recognize the operations after that.
4667   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4668     SDValue Vec = N0.getOperand(0);
4669     SDValue Lane = N0.getOperand(1);
4670     EVT VT = N->getValueType(0);
4671     EVT EltVT = N0.getValueType();
4672     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4673
4674     if (VT == MVT::i32 &&
4675         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4676         TLI.isTypeLegal(Vec.getValueType())) {
4677
4678       unsigned Opc = 0;
4679       switch (N->getOpcode()) {
4680       default: llvm_unreachable("unexpected opcode");
4681       case ISD::SIGN_EXTEND:
4682         Opc = ARMISD::VGETLANEs;
4683         break;
4684       case ISD::ZERO_EXTEND:
4685       case ISD::ANY_EXTEND:
4686         Opc = ARMISD::VGETLANEu;
4687         break;
4688       }
4689       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4690     }
4691   }
4692
4693   return SDValue();
4694 }
4695
4696 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4697 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4698 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4699                                        const ARMSubtarget *ST) {
4700   // If the target supports NEON, try to use vmax/vmin instructions for f32
4701   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4702   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4703   // a NaN; only do the transformation when it matches that behavior.
4704
4705   // For now only do this when using NEON for FP operations; if using VFP, it
4706   // is not obvious that the benefit outweighs the cost of switching to the
4707   // NEON pipeline.
4708   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4709       N->getValueType(0) != MVT::f32)
4710     return SDValue();
4711
4712   SDValue CondLHS = N->getOperand(0);
4713   SDValue CondRHS = N->getOperand(1);
4714   SDValue LHS = N->getOperand(2);
4715   SDValue RHS = N->getOperand(3);
4716   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4717
4718   unsigned Opcode = 0;
4719   bool IsReversed;
4720   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4721     IsReversed = false; // x CC y ? x : y
4722   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4723     IsReversed = true ; // x CC y ? y : x
4724   } else {
4725     return SDValue();
4726   }
4727
4728   bool IsUnordered;
4729   switch (CC) {
4730   default: break;
4731   case ISD::SETOLT:
4732   case ISD::SETOLE:
4733   case ISD::SETLT:
4734   case ISD::SETLE:
4735   case ISD::SETULT:
4736   case ISD::SETULE:
4737     // If LHS is NaN, an ordered comparison will be false and the result will
4738     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4739     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4740     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4741     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4742       break;
4743     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4744     // will return -0, so vmin can only be used for unsafe math or if one of
4745     // the operands is known to be nonzero.
4746     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4747         !UnsafeFPMath &&
4748         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4749       break;
4750     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4751     break;
4752
4753   case ISD::SETOGT:
4754   case ISD::SETOGE:
4755   case ISD::SETGT:
4756   case ISD::SETGE:
4757   case ISD::SETUGT:
4758   case ISD::SETUGE:
4759     // If LHS is NaN, an ordered comparison will be false and the result will
4760     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4761     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4762     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4763     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4764       break;
4765     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4766     // will return +0, so vmax can only be used for unsafe math or if one of
4767     // the operands is known to be nonzero.
4768     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4769         !UnsafeFPMath &&
4770         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4771       break;
4772     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4773     break;
4774   }
4775
4776   if (!Opcode)
4777     return SDValue();
4778   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4779 }
4780
4781 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4782                                              DAGCombinerInfo &DCI) const {
4783   switch (N->getOpcode()) {
4784   default: break;
4785   case ISD::ADD:        return PerformADDCombine(N, DCI);
4786   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4787   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4788   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
4789   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI.DAG);
4790   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4791   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
4792   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4793   case ISD::SHL:
4794   case ISD::SRA:
4795   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4796   case ISD::SIGN_EXTEND:
4797   case ISD::ZERO_EXTEND:
4798   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4799   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4800   }
4801   return SDValue();
4802 }
4803
4804 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4805   if (!Subtarget->hasV6Ops())
4806     // Pre-v6 does not support unaligned mem access.
4807     return false;
4808
4809   // v6+ may or may not support unaligned mem access depending on the system
4810   // configuration.
4811   // FIXME: This is pretty conservative. Should we provide cmdline option to
4812   // control the behaviour?
4813   if (!Subtarget->isTargetDarwin())
4814     return false;
4815
4816   switch (VT.getSimpleVT().SimpleTy) {
4817   default:
4818     return false;
4819   case MVT::i8:
4820   case MVT::i16:
4821   case MVT::i32:
4822     return true;
4823   // FIXME: VLD1 etc with standard alignment is legal.
4824   }
4825 }
4826
4827 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4828   if (V < 0)
4829     return false;
4830
4831   unsigned Scale = 1;
4832   switch (VT.getSimpleVT().SimpleTy) {
4833   default: return false;
4834   case MVT::i1:
4835   case MVT::i8:
4836     // Scale == 1;
4837     break;
4838   case MVT::i16:
4839     // Scale == 2;
4840     Scale = 2;
4841     break;
4842   case MVT::i32:
4843     // Scale == 4;
4844     Scale = 4;
4845     break;
4846   }
4847
4848   if ((V & (Scale - 1)) != 0)
4849     return false;
4850   V /= Scale;
4851   return V == (V & ((1LL << 5) - 1));
4852 }
4853
4854 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4855                                       const ARMSubtarget *Subtarget) {
4856   bool isNeg = false;
4857   if (V < 0) {
4858     isNeg = true;
4859     V = - V;
4860   }
4861
4862   switch (VT.getSimpleVT().SimpleTy) {
4863   default: return false;
4864   case MVT::i1:
4865   case MVT::i8:
4866   case MVT::i16:
4867   case MVT::i32:
4868     // + imm12 or - imm8
4869     if (isNeg)
4870       return V == (V & ((1LL << 8) - 1));
4871     return V == (V & ((1LL << 12) - 1));
4872   case MVT::f32:
4873   case MVT::f64:
4874     // Same as ARM mode. FIXME: NEON?
4875     if (!Subtarget->hasVFP2())
4876       return false;
4877     if ((V & 3) != 0)
4878       return false;
4879     V >>= 2;
4880     return V == (V & ((1LL << 8) - 1));
4881   }
4882 }
4883
4884 /// isLegalAddressImmediate - Return true if the integer value can be used
4885 /// as the offset of the target addressing mode for load / store of the
4886 /// given type.
4887 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4888                                     const ARMSubtarget *Subtarget) {
4889   if (V == 0)
4890     return true;
4891
4892   if (!VT.isSimple())
4893     return false;
4894
4895   if (Subtarget->isThumb1Only())
4896     return isLegalT1AddressImmediate(V, VT);
4897   else if (Subtarget->isThumb2())
4898     return isLegalT2AddressImmediate(V, VT, Subtarget);
4899
4900   // ARM mode.
4901   if (V < 0)
4902     V = - V;
4903   switch (VT.getSimpleVT().SimpleTy) {
4904   default: return false;
4905   case MVT::i1:
4906   case MVT::i8:
4907   case MVT::i32:
4908     // +- imm12
4909     return V == (V & ((1LL << 12) - 1));
4910   case MVT::i16:
4911     // +- imm8
4912     return V == (V & ((1LL << 8) - 1));
4913   case MVT::f32:
4914   case MVT::f64:
4915     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4916       return false;
4917     if ((V & 3) != 0)
4918       return false;
4919     V >>= 2;
4920     return V == (V & ((1LL << 8) - 1));
4921   }
4922 }
4923
4924 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4925                                                       EVT VT) const {
4926   int Scale = AM.Scale;
4927   if (Scale < 0)
4928     return false;
4929
4930   switch (VT.getSimpleVT().SimpleTy) {
4931   default: return false;
4932   case MVT::i1:
4933   case MVT::i8:
4934   case MVT::i16:
4935   case MVT::i32:
4936     if (Scale == 1)
4937       return true;
4938     // r + r << imm
4939     Scale = Scale & ~1;
4940     return Scale == 2 || Scale == 4 || Scale == 8;
4941   case MVT::i64:
4942     // r + r
4943     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4944       return true;
4945     return false;
4946   case MVT::isVoid:
4947     // Note, we allow "void" uses (basically, uses that aren't loads or
4948     // stores), because arm allows folding a scale into many arithmetic
4949     // operations.  This should be made more precise and revisited later.
4950
4951     // Allow r << imm, but the imm has to be a multiple of two.
4952     if (Scale & 1) return false;
4953     return isPowerOf2_32(Scale);
4954   }
4955 }
4956
4957 /// isLegalAddressingMode - Return true if the addressing mode represented
4958 /// by AM is legal for this target, for a load/store of the specified type.
4959 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4960                                               const Type *Ty) const {
4961   EVT VT = getValueType(Ty, true);
4962   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4963     return false;
4964
4965   // Can never fold addr of global into load/store.
4966   if (AM.BaseGV)
4967     return false;
4968
4969   switch (AM.Scale) {
4970   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4971     break;
4972   case 1:
4973     if (Subtarget->isThumb1Only())
4974       return false;
4975     // FALL THROUGH.
4976   default:
4977     // ARM doesn't support any R+R*scale+imm addr modes.
4978     if (AM.BaseOffs)
4979       return false;
4980
4981     if (!VT.isSimple())
4982       return false;
4983
4984     if (Subtarget->isThumb2())
4985       return isLegalT2ScaledAddressingMode(AM, VT);
4986
4987     int Scale = AM.Scale;
4988     switch (VT.getSimpleVT().SimpleTy) {
4989     default: return false;
4990     case MVT::i1:
4991     case MVT::i8:
4992     case MVT::i32:
4993       if (Scale < 0) Scale = -Scale;
4994       if (Scale == 1)
4995         return true;
4996       // r + r << imm
4997       return isPowerOf2_32(Scale & ~1);
4998     case MVT::i16:
4999     case MVT::i64:
5000       // r + r
5001       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5002         return true;
5003       return false;
5004
5005     case MVT::isVoid:
5006       // Note, we allow "void" uses (basically, uses that aren't loads or
5007       // stores), because arm allows folding a scale into many arithmetic
5008       // operations.  This should be made more precise and revisited later.
5009
5010       // Allow r << imm, but the imm has to be a multiple of two.
5011       if (Scale & 1) return false;
5012       return isPowerOf2_32(Scale);
5013     }
5014     break;
5015   }
5016   return true;
5017 }
5018
5019 /// isLegalICmpImmediate - Return true if the specified immediate is legal
5020 /// icmp immediate, that is the target has icmp instructions which can compare
5021 /// a register against the immediate without having to materialize the
5022 /// immediate into a register.
5023 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
5024   if (!Subtarget->isThumb())
5025     return ARM_AM::getSOImmVal(Imm) != -1;
5026   if (Subtarget->isThumb2())
5027     return ARM_AM::getT2SOImmVal(Imm) != -1;
5028   return Imm >= 0 && Imm <= 255;
5029 }
5030
5031 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
5032                                       bool isSEXTLoad, SDValue &Base,
5033                                       SDValue &Offset, bool &isInc,
5034                                       SelectionDAG &DAG) {
5035   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5036     return false;
5037
5038   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
5039     // AddressingMode 3
5040     Base = Ptr->getOperand(0);
5041     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5042       int RHSC = (int)RHS->getZExtValue();
5043       if (RHSC < 0 && RHSC > -256) {
5044         assert(Ptr->getOpcode() == ISD::ADD);
5045         isInc = false;
5046         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5047         return true;
5048       }
5049     }
5050     isInc = (Ptr->getOpcode() == ISD::ADD);
5051     Offset = Ptr->getOperand(1);
5052     return true;
5053   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5054     // AddressingMode 2
5055     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5056       int RHSC = (int)RHS->getZExtValue();
5057       if (RHSC < 0 && RHSC > -0x1000) {
5058         assert(Ptr->getOpcode() == ISD::ADD);
5059         isInc = false;
5060         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5061         Base = Ptr->getOperand(0);
5062         return true;
5063       }
5064     }
5065
5066     if (Ptr->getOpcode() == ISD::ADD) {
5067       isInc = true;
5068       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5069       if (ShOpcVal != ARM_AM::no_shift) {
5070         Base = Ptr->getOperand(1);
5071         Offset = Ptr->getOperand(0);
5072       } else {
5073         Base = Ptr->getOperand(0);
5074         Offset = Ptr->getOperand(1);
5075       }
5076       return true;
5077     }
5078
5079     isInc = (Ptr->getOpcode() == ISD::ADD);
5080     Base = Ptr->getOperand(0);
5081     Offset = Ptr->getOperand(1);
5082     return true;
5083   }
5084
5085   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5086   return false;
5087 }
5088
5089 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5090                                      bool isSEXTLoad, SDValue &Base,
5091                                      SDValue &Offset, bool &isInc,
5092                                      SelectionDAG &DAG) {
5093   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5094     return false;
5095
5096   Base = Ptr->getOperand(0);
5097   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5098     int RHSC = (int)RHS->getZExtValue();
5099     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5100       assert(Ptr->getOpcode() == ISD::ADD);
5101       isInc = false;
5102       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5103       return true;
5104     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5105       isInc = Ptr->getOpcode() == ISD::ADD;
5106       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5107       return true;
5108     }
5109   }
5110
5111   return false;
5112 }
5113
5114 /// getPreIndexedAddressParts - returns true by value, base pointer and
5115 /// offset pointer and addressing mode by reference if the node's address
5116 /// can be legally represented as pre-indexed load / store address.
5117 bool
5118 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5119                                              SDValue &Offset,
5120                                              ISD::MemIndexedMode &AM,
5121                                              SelectionDAG &DAG) const {
5122   if (Subtarget->isThumb1Only())
5123     return false;
5124
5125   EVT VT;
5126   SDValue Ptr;
5127   bool isSEXTLoad = false;
5128   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5129     Ptr = LD->getBasePtr();
5130     VT  = LD->getMemoryVT();
5131     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5132   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5133     Ptr = ST->getBasePtr();
5134     VT  = ST->getMemoryVT();
5135   } else
5136     return false;
5137
5138   bool isInc;
5139   bool isLegal = false;
5140   if (Subtarget->isThumb2())
5141     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5142                                        Offset, isInc, DAG);
5143   else
5144     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5145                                         Offset, isInc, DAG);
5146   if (!isLegal)
5147     return false;
5148
5149   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5150   return true;
5151 }
5152
5153 /// getPostIndexedAddressParts - returns true by value, base pointer and
5154 /// offset pointer and addressing mode by reference if this node can be
5155 /// combined with a load / store to form a post-indexed load / store.
5156 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5157                                                    SDValue &Base,
5158                                                    SDValue &Offset,
5159                                                    ISD::MemIndexedMode &AM,
5160                                                    SelectionDAG &DAG) const {
5161   if (Subtarget->isThumb1Only())
5162     return false;
5163
5164   EVT VT;
5165   SDValue Ptr;
5166   bool isSEXTLoad = false;
5167   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5168     VT  = LD->getMemoryVT();
5169     Ptr = LD->getBasePtr();
5170     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5171   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5172     VT  = ST->getMemoryVT();
5173     Ptr = ST->getBasePtr();
5174   } else
5175     return false;
5176
5177   bool isInc;
5178   bool isLegal = false;
5179   if (Subtarget->isThumb2())
5180     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5181                                        isInc, DAG);
5182   else
5183     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5184                                         isInc, DAG);
5185   if (!isLegal)
5186     return false;
5187
5188   if (Ptr != Base) {
5189     // Swap base ptr and offset to catch more post-index load / store when
5190     // it's legal. In Thumb2 mode, offset must be an immediate.
5191     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5192         !Subtarget->isThumb2())
5193       std::swap(Base, Offset);
5194
5195     // Post-indexed load / store update the base pointer.
5196     if (Ptr != Base)
5197       return false;
5198   }
5199
5200   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5201   return true;
5202 }
5203
5204 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5205                                                        const APInt &Mask,
5206                                                        APInt &KnownZero,
5207                                                        APInt &KnownOne,
5208                                                        const SelectionDAG &DAG,
5209                                                        unsigned Depth) const {
5210   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5211   switch (Op.getOpcode()) {
5212   default: break;
5213   case ARMISD::CMOV: {
5214     // Bits are known zero/one if known on the LHS and RHS.
5215     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5216     if (KnownZero == 0 && KnownOne == 0) return;
5217
5218     APInt KnownZeroRHS, KnownOneRHS;
5219     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5220                           KnownZeroRHS, KnownOneRHS, Depth+1);
5221     KnownZero &= KnownZeroRHS;
5222     KnownOne  &= KnownOneRHS;
5223     return;
5224   }
5225   }
5226 }
5227
5228 //===----------------------------------------------------------------------===//
5229 //                           ARM Inline Assembly Support
5230 //===----------------------------------------------------------------------===//
5231
5232 /// getConstraintType - Given a constraint letter, return the type of
5233 /// constraint it is for this target.
5234 ARMTargetLowering::ConstraintType
5235 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5236   if (Constraint.size() == 1) {
5237     switch (Constraint[0]) {
5238     default:  break;
5239     case 'l': return C_RegisterClass;
5240     case 'w': return C_RegisterClass;
5241     }
5242   }
5243   return TargetLowering::getConstraintType(Constraint);
5244 }
5245
5246 std::pair<unsigned, const TargetRegisterClass*>
5247 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5248                                                 EVT VT) const {
5249   if (Constraint.size() == 1) {
5250     // GCC ARM Constraint Letters
5251     switch (Constraint[0]) {
5252     case 'l':
5253       if (Subtarget->isThumb())
5254         return std::make_pair(0U, ARM::tGPRRegisterClass);
5255       else
5256         return std::make_pair(0U, ARM::GPRRegisterClass);
5257     case 'r':
5258       return std::make_pair(0U, ARM::GPRRegisterClass);
5259     case 'w':
5260       if (VT == MVT::f32)
5261         return std::make_pair(0U, ARM::SPRRegisterClass);
5262       if (VT.getSizeInBits() == 64)
5263         return std::make_pair(0U, ARM::DPRRegisterClass);
5264       if (VT.getSizeInBits() == 128)
5265         return std::make_pair(0U, ARM::QPRRegisterClass);
5266       break;
5267     }
5268   }
5269   if (StringRef("{cc}").equals_lower(Constraint))
5270     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5271
5272   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5273 }
5274
5275 std::vector<unsigned> ARMTargetLowering::
5276 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5277                                   EVT VT) const {
5278   if (Constraint.size() != 1)
5279     return std::vector<unsigned>();
5280
5281   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5282   default: break;
5283   case 'l':
5284     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5285                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5286                                  0);
5287   case 'r':
5288     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5289                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5290                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5291                                  ARM::R12, ARM::LR, 0);
5292   case 'w':
5293     if (VT == MVT::f32)
5294       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5295                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5296                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5297                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5298                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5299                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5300                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5301                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5302     if (VT.getSizeInBits() == 64)
5303       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5304                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5305                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5306                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5307     if (VT.getSizeInBits() == 128)
5308       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5309                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5310       break;
5311   }
5312
5313   return std::vector<unsigned>();
5314 }
5315
5316 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5317 /// vector.  If it is invalid, don't add anything to Ops.
5318 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5319                                                      char Constraint,
5320                                                      std::vector<SDValue>&Ops,
5321                                                      SelectionDAG &DAG) const {
5322   SDValue Result(0, 0);
5323
5324   switch (Constraint) {
5325   default: break;
5326   case 'I': case 'J': case 'K': case 'L':
5327   case 'M': case 'N': case 'O':
5328     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5329     if (!C)
5330       return;
5331
5332     int64_t CVal64 = C->getSExtValue();
5333     int CVal = (int) CVal64;
5334     // None of these constraints allow values larger than 32 bits.  Check
5335     // that the value fits in an int.
5336     if (CVal != CVal64)
5337       return;
5338
5339     switch (Constraint) {
5340       case 'I':
5341         if (Subtarget->isThumb1Only()) {
5342           // This must be a constant between 0 and 255, for ADD
5343           // immediates.
5344           if (CVal >= 0 && CVal <= 255)
5345             break;
5346         } else if (Subtarget->isThumb2()) {
5347           // A constant that can be used as an immediate value in a
5348           // data-processing instruction.
5349           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5350             break;
5351         } else {
5352           // A constant that can be used as an immediate value in a
5353           // data-processing instruction.
5354           if (ARM_AM::getSOImmVal(CVal) != -1)
5355             break;
5356         }
5357         return;
5358
5359       case 'J':
5360         if (Subtarget->isThumb()) {  // FIXME thumb2
5361           // This must be a constant between -255 and -1, for negated ADD
5362           // immediates. This can be used in GCC with an "n" modifier that
5363           // prints the negated value, for use with SUB instructions. It is
5364           // not useful otherwise but is implemented for compatibility.
5365           if (CVal >= -255 && CVal <= -1)
5366             break;
5367         } else {
5368           // This must be a constant between -4095 and 4095. It is not clear
5369           // what this constraint is intended for. Implemented for
5370           // compatibility with GCC.
5371           if (CVal >= -4095 && CVal <= 4095)
5372             break;
5373         }
5374         return;
5375
5376       case 'K':
5377         if (Subtarget->isThumb1Only()) {
5378           // A 32-bit value where only one byte has a nonzero value. Exclude
5379           // zero to match GCC. This constraint is used by GCC internally for
5380           // constants that can be loaded with a move/shift combination.
5381           // It is not useful otherwise but is implemented for compatibility.
5382           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5383             break;
5384         } else if (Subtarget->isThumb2()) {
5385           // A constant whose bitwise inverse can be used as an immediate
5386           // value in a data-processing instruction. This can be used in GCC
5387           // with a "B" modifier that prints the inverted value, for use with
5388           // BIC and MVN instructions. It is not useful otherwise but is
5389           // implemented for compatibility.
5390           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5391             break;
5392         } else {
5393           // A constant whose bitwise inverse can be used as an immediate
5394           // value in a data-processing instruction. This can be used in GCC
5395           // with a "B" modifier that prints the inverted value, for use with
5396           // BIC and MVN instructions. It is not useful otherwise but is
5397           // implemented for compatibility.
5398           if (ARM_AM::getSOImmVal(~CVal) != -1)
5399             break;
5400         }
5401         return;
5402
5403       case 'L':
5404         if (Subtarget->isThumb1Only()) {
5405           // This must be a constant between -7 and 7,
5406           // for 3-operand ADD/SUB immediate instructions.
5407           if (CVal >= -7 && CVal < 7)
5408             break;
5409         } else if (Subtarget->isThumb2()) {
5410           // A constant whose negation can be used as an immediate value in a
5411           // data-processing instruction. This can be used in GCC with an "n"
5412           // modifier that prints the negated value, for use with SUB
5413           // instructions. It is not useful otherwise but is implemented for
5414           // compatibility.
5415           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5416             break;
5417         } else {
5418           // A constant whose negation can be used as an immediate value in a
5419           // data-processing instruction. This can be used in GCC with an "n"
5420           // modifier that prints the negated value, for use with SUB
5421           // instructions. It is not useful otherwise but is implemented for
5422           // compatibility.
5423           if (ARM_AM::getSOImmVal(-CVal) != -1)
5424             break;
5425         }
5426         return;
5427
5428       case 'M':
5429         if (Subtarget->isThumb()) { // FIXME thumb2
5430           // This must be a multiple of 4 between 0 and 1020, for
5431           // ADD sp + immediate.
5432           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5433             break;
5434         } else {
5435           // A power of two or a constant between 0 and 32.  This is used in
5436           // GCC for the shift amount on shifted register operands, but it is
5437           // useful in general for any shift amounts.
5438           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5439             break;
5440         }
5441         return;
5442
5443       case 'N':
5444         if (Subtarget->isThumb()) {  // FIXME thumb2
5445           // This must be a constant between 0 and 31, for shift amounts.
5446           if (CVal >= 0 && CVal <= 31)
5447             break;
5448         }
5449         return;
5450
5451       case 'O':
5452         if (Subtarget->isThumb()) {  // FIXME thumb2
5453           // This must be a multiple of 4 between -508 and 508, for
5454           // ADD/SUB sp = sp + immediate.
5455           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5456             break;
5457         }
5458         return;
5459     }
5460     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5461     break;
5462   }
5463
5464   if (Result.getNode()) {
5465     Ops.push_back(Result);
5466     return;
5467   }
5468   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5469 }
5470
5471 bool
5472 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5473   // The ARM target isn't yet aware of offsets.
5474   return false;
5475 }
5476
5477 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5478   APInt Imm = FPImm.bitcastToAPInt();
5479   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5480   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5481   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5482
5483   // We can handle 4 bits of mantissa.
5484   // mantissa = (16+UInt(e:f:g:h))/16.
5485   if (Mantissa & 0x7ffff)
5486     return -1;
5487   Mantissa >>= 19;
5488   if ((Mantissa & 0xf) != Mantissa)
5489     return -1;
5490
5491   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5492   if (Exp < -3 || Exp > 4)
5493     return -1;
5494   Exp = ((Exp+3) & 0x7) ^ 4;
5495
5496   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5497 }
5498
5499 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5500   APInt Imm = FPImm.bitcastToAPInt();
5501   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5502   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5503   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5504
5505   // We can handle 4 bits of mantissa.
5506   // mantissa = (16+UInt(e:f:g:h))/16.
5507   if (Mantissa & 0xffffffffffffLL)
5508     return -1;
5509   Mantissa >>= 48;
5510   if ((Mantissa & 0xf) != Mantissa)
5511     return -1;
5512
5513   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5514   if (Exp < -3 || Exp > 4)
5515     return -1;
5516   Exp = ((Exp+3) & 0x7) ^ 4;
5517
5518   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5519 }
5520
5521 bool ARM::isBitFieldInvertedMask(unsigned v) {
5522   if (v == 0xffffffff)
5523     return 0;
5524   // there can be 1's on either or both "outsides", all the "inside"
5525   // bits must be 0's
5526   unsigned int lsb = 0, msb = 31;
5527   while (v & (1 << msb)) --msb;
5528   while (v & (1 << lsb)) ++lsb;
5529   for (unsigned int i = lsb; i <= msb; ++i) {
5530     if (v & (1 << i))
5531       return 0;
5532   }
5533   return 1;
5534 }
5535
5536 /// isFPImmLegal - Returns true if the target can instruction select the
5537 /// specified FP immediate natively. If false, the legalizer will
5538 /// materialize the FP immediate as a load from a constant pool.
5539 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5540   if (!Subtarget->hasVFP3())
5541     return false;
5542   if (VT == MVT::f32)
5543     return ARM::getVFPf32Imm(Imm) != -1;
5544   if (VT == MVT::f64)
5545     return ARM::getVFPf64Imm(Imm) != -1;
5546   return false;
5547 }