lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMISelLowering.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMPerfectShuffle.h"
  23 #include "ARMRegisterInfo.h"
  24 #include "ARMSubtarget.h"
  25 #include "ARMTargetMachine.h"
  26 #include "ARMTargetObjectFile.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Instruction.h"
  32 #include "llvm/Instructions.h"
  33 #include "llvm/Intrinsics.h"
  34 #include "llvm/Type.h"
  35 #include "llvm/CodeGen/CallingConvLower.h"
  36 #include "llvm/CodeGen/IntrinsicLowering.h"
  37 #include "llvm/CodeGen/MachineBasicBlock.h"
  38 #include "llvm/CodeGen/MachineFrameInfo.h"
  39 #include "llvm/CodeGen/MachineFunction.h"
  40 #include "llvm/CodeGen/MachineInstrBuilder.h"
  41 #include "llvm/CodeGen/MachineRegisterInfo.h"
  42 #include "llvm/CodeGen/PseudoSourceValue.h"
  43 #include "llvm/CodeGen/SelectionDAG.h"
  44 #include "llvm/MC/MCSectionMachO.h"
  45 #include "llvm/Target/TargetOptions.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/ADT/StringExtras.h"
  48 #include "llvm/ADT/Statistic.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 #include <sstream>
  54 using namespace llvm;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  58
  59 // This option should go away when tail calls fully work.
  60 static cl::opt<bool>
  61 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  62   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  63   cl::init(false));
  64
  65 cl::opt<bool>
  66 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  67   cl::desc("Generate calls via indirect call instructions"),
  68   cl::init(false));
  69
  70 static cl::opt<bool>
  71 ARMInterworking("arm-interworking", cl::Hidden,
  72   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  73   cl::init(true));
  74
  75 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  76                                        EVT PromotedBitwiseVT) {
  77   if (VT != PromotedLdStVT) {
  78     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  79     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  80                        PromotedLdStVT.getSimpleVT());
  81
  82     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  83     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  84                        PromotedLdStVT.getSimpleVT());
  85   }
  86
  87   EVT ElemTy = VT.getVectorElementType();
  88   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  89     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  90   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  91   if (ElemTy != MVT::i32) {
  92     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
  93     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
  94     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
  95     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
  96   }
  97   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  98   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  99   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 100   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Legal);
 101   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 102   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 103   if (VT.isInteger()) {
 104     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 105     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 106     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 107     setLoadExtAction(ISD::SEXTLOAD, VT.getSimpleVT(), Expand);
 108     setLoadExtAction(ISD::ZEXTLOAD, VT.getSimpleVT(), Expand);
 109     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 110          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 111       setTruncStoreAction(VT.getSimpleVT(),
 112                           (MVT::SimpleValueType)InnerVT, Expand);
 113   }
 114   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 115
 116   // Promote all bit-wise operations.
 117   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 118     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 119     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 120                        PromotedBitwiseVT.getSimpleVT());
 121     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 122     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 123                        PromotedBitwiseVT.getSimpleVT());
 124     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 125     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 126                        PromotedBitwiseVT.getSimpleVT());
 127   }
 128
 129   // Neon does not support vector divide/remainder operations.
 130   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 131   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 132   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 133   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 134   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 135   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 136 }
 137
 138 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 139   addRegisterClass(VT, ARM::DPRRegisterClass);
 140   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 141 }
 142
 143 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 144   addRegisterClass(VT, ARM::QPRRegisterClass);
 145   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 146 }
 147
 148 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 149   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 150     return new TargetLoweringObjectFileMachO();
 151
 152   return new ARMElfTargetObjectFile();
 153 }
 154
 155 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 156     : TargetLowering(TM, createTLOF(TM)) {
 157   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 158   RegInfo = TM.getRegisterInfo();
 159   Itins = TM.getInstrItineraryData();
 160
 161   if (Subtarget->isTargetDarwin()) {
 162     // Uses VFP for Thumb libfuncs if available.
 163     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 164       // Single-precision floating-point arithmetic.
 165       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 166       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 167       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 168       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 169
 170       // Double-precision floating-point arithmetic.
 171       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 172       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 173       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 174       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 175
 176       // Single-precision comparisons.
 177       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 178       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 179       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 180       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 181       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 182       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 183       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 184       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 185
 186       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 187       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 188       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 189       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 190       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 191       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 192       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 193       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 194
 195       // Double-precision comparisons.
 196       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 197       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 198       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 199       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 200       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 201       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 202       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 203       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 204
 205       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 206       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 207       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 208       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 209       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 210       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 211       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 212       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 213
 214       // Floating-point to integer conversions.
 215       // i64 conversions are done via library routines even when generating VFP
 216       // instructions, so use the same ones.
 217       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 218       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 219       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 220       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 221
 222       // Conversions between floating types.
 223       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 224       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 225
 226       // Integer to floating-point conversions.
 227       // i64 conversions are done via library routines even when generating VFP
 228       // instructions, so use the same ones.
 229       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 230       // e.g., __floatunsidf vs. __floatunssidfvfp.
 231       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 232       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 233       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 234       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 235     }
 236   }
 237
 238   // These libcalls are not available in 32-bit.
 239   setLibcallName(RTLIB::SHL_I128, 0);
 240   setLibcallName(RTLIB::SRL_I128, 0);
 241   setLibcallName(RTLIB::SRA_I128, 0);
 242
 243   if (Subtarget->isAAPCS_ABI()) {
 244     // Double-precision floating-point arithmetic helper functions
 245     // RTABI chapter 4.1.2, Table 2
 246     setLibcallName(RTLIB::ADD_F64, "__aeabi_dadd");
 247     setLibcallName(RTLIB::DIV_F64, "__aeabi_ddiv");
 248     setLibcallName(RTLIB::MUL_F64, "__aeabi_dmul");
 249     setLibcallName(RTLIB::SUB_F64, "__aeabi_dsub");
 250     setLibcallCallingConv(RTLIB::ADD_F64, CallingConv::ARM_AAPCS);
 251     setLibcallCallingConv(RTLIB::DIV_F64, CallingConv::ARM_AAPCS);
 252     setLibcallCallingConv(RTLIB::MUL_F64, CallingConv::ARM_AAPCS);
 253     setLibcallCallingConv(RTLIB::SUB_F64, CallingConv::ARM_AAPCS);
 254
 255     // Double-precision floating-point comparison helper functions
 256     // RTABI chapter 4.1.2, Table 3
 257     setLibcallName(RTLIB::OEQ_F64, "__aeabi_dcmpeq");
 258     setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 259     setLibcallName(RTLIB::UNE_F64, "__aeabi_dcmpeq");
 260     setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETEQ);
 261     setLibcallName(RTLIB::OLT_F64, "__aeabi_dcmplt");
 262     setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 263     setLibcallName(RTLIB::OLE_F64, "__aeabi_dcmple");
 264     setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 265     setLibcallName(RTLIB::OGE_F64, "__aeabi_dcmpge");
 266     setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 267     setLibcallName(RTLIB::OGT_F64, "__aeabi_dcmpgt");
 268     setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 269     setLibcallName(RTLIB::UO_F64,  "__aeabi_dcmpun");
 270     setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 271     setLibcallName(RTLIB::O_F64,   "__aeabi_dcmpun");
 272     setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 273     setLibcallCallingConv(RTLIB::OEQ_F64, CallingConv::ARM_AAPCS);
 274     setLibcallCallingConv(RTLIB::UNE_F64, CallingConv::ARM_AAPCS);
 275     setLibcallCallingConv(RTLIB::OLT_F64, CallingConv::ARM_AAPCS);
 276     setLibcallCallingConv(RTLIB::OLE_F64, CallingConv::ARM_AAPCS);
 277     setLibcallCallingConv(RTLIB::OGE_F64, CallingConv::ARM_AAPCS);
 278     setLibcallCallingConv(RTLIB::OGT_F64, CallingConv::ARM_AAPCS);
 279     setLibcallCallingConv(RTLIB::UO_F64, CallingConv::ARM_AAPCS);
 280     setLibcallCallingConv(RTLIB::O_F64, CallingConv::ARM_AAPCS);
 281
 282     // Single-precision floating-point arithmetic helper functions
 283     // RTABI chapter 4.1.2, Table 4
 284     setLibcallName(RTLIB::ADD_F32, "__aeabi_fadd");
 285     setLibcallName(RTLIB::DIV_F32, "__aeabi_fdiv");
 286     setLibcallName(RTLIB::MUL_F32, "__aeabi_fmul");
 287     setLibcallName(RTLIB::SUB_F32, "__aeabi_fsub");
 288     setLibcallCallingConv(RTLIB::ADD_F32, CallingConv::ARM_AAPCS);
 289     setLibcallCallingConv(RTLIB::DIV_F32, CallingConv::ARM_AAPCS);
 290     setLibcallCallingConv(RTLIB::MUL_F32, CallingConv::ARM_AAPCS);
 291     setLibcallCallingConv(RTLIB::SUB_F32, CallingConv::ARM_AAPCS);
 292
 293     // Single-precision floating-point comparison helper functions
 294     // RTABI chapter 4.1.2, Table 5
 295     setLibcallName(RTLIB::OEQ_F32, "__aeabi_fcmpeq");
 296     setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 297     setLibcallName(RTLIB::UNE_F32, "__aeabi_fcmpeq");
 298     setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETEQ);
 299     setLibcallName(RTLIB::OLT_F32, "__aeabi_fcmplt");
 300     setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 301     setLibcallName(RTLIB::OLE_F32, "__aeabi_fcmple");
 302     setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 303     setLibcallName(RTLIB::OGE_F32, "__aeabi_fcmpge");
 304     setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 305     setLibcallName(RTLIB::OGT_F32, "__aeabi_fcmpgt");
 306     setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 307     setLibcallName(RTLIB::UO_F32,  "__aeabi_fcmpun");
 308     setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 309     setLibcallName(RTLIB::O_F32,   "__aeabi_fcmpun");
 310     setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 311     setLibcallCallingConv(RTLIB::OEQ_F32, CallingConv::ARM_AAPCS);
 312     setLibcallCallingConv(RTLIB::UNE_F32, CallingConv::ARM_AAPCS);
 313     setLibcallCallingConv(RTLIB::OLT_F32, CallingConv::ARM_AAPCS);
 314     setLibcallCallingConv(RTLIB::OLE_F32, CallingConv::ARM_AAPCS);
 315     setLibcallCallingConv(RTLIB::OGE_F32, CallingConv::ARM_AAPCS);
 316     setLibcallCallingConv(RTLIB::OGT_F32, CallingConv::ARM_AAPCS);
 317     setLibcallCallingConv(RTLIB::UO_F32, CallingConv::ARM_AAPCS);
 318     setLibcallCallingConv(RTLIB::O_F32, CallingConv::ARM_AAPCS);
 319
 320     // Floating-point to integer conversions.
 321     // RTABI chapter 4.1.2, Table 6
 322     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz");
 323     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz");
 324     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz");
 325     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz");
 326     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz");
 327     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz");
 328     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz");
 329     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz");
 330     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I32, CallingConv::ARM_AAPCS);
 331     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I32, CallingConv::ARM_AAPCS);
 332     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I64, CallingConv::ARM_AAPCS);
 333     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::ARM_AAPCS);
 334     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I32, CallingConv::ARM_AAPCS);
 335     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I32, CallingConv::ARM_AAPCS);
 336     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I64, CallingConv::ARM_AAPCS);
 337     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::ARM_AAPCS);
 338
 339     // Conversions between floating types.
 340     // RTABI chapter 4.1.2, Table 7
 341     setLibcallName(RTLIB::FPROUND_F64_F32, "__aeabi_d2f");
 342     setLibcallName(RTLIB::FPEXT_F32_F64,   "__aeabi_f2d");
 343     setLibcallCallingConv(RTLIB::FPROUND_F64_F32, CallingConv::ARM_AAPCS);
 344     setLibcallCallingConv(RTLIB::FPEXT_F32_F64, CallingConv::ARM_AAPCS);
 345
 346     // Integer to floating-point conversions.
 347     // RTABI chapter 4.1.2, Table 8
 348     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d");
 349     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d");
 350     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d");
 351     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d");
 352     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f");
 353     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f");
 354     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f");
 355     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f");
 356     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 357     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 358     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 359     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 360     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 361     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 362     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 363     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 364
 365     // Long long helper functions
 366     // RTABI chapter 4.2, Table 9
 367     setLibcallName(RTLIB::MUL_I64,  "__aeabi_lmul");
 368     setLibcallName(RTLIB::SDIV_I64, "__aeabi_ldivmod");
 369     setLibcallName(RTLIB::UDIV_I64, "__aeabi_uldivmod");
 370     setLibcallName(RTLIB::SHL_I64, "__aeabi_llsl");
 371     setLibcallName(RTLIB::SRL_I64, "__aeabi_llsr");
 372     setLibcallName(RTLIB::SRA_I64, "__aeabi_lasr");
 373     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::ARM_AAPCS);
 374     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 375     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 376     setLibcallCallingConv(RTLIB::SHL_I64, CallingConv::ARM_AAPCS);
 377     setLibcallCallingConv(RTLIB::SRL_I64, CallingConv::ARM_AAPCS);
 378     setLibcallCallingConv(RTLIB::SRA_I64, CallingConv::ARM_AAPCS);
 379
 380     // Integer division functions
 381     // RTABI chapter 4.3.1
 382     setLibcallName(RTLIB::SDIV_I8,  "__aeabi_idiv");
 383     setLibcallName(RTLIB::SDIV_I16, "__aeabi_idiv");
 384     setLibcallName(RTLIB::SDIV_I32, "__aeabi_idiv");
 385     setLibcallName(RTLIB::UDIV_I8,  "__aeabi_uidiv");
 386     setLibcallName(RTLIB::UDIV_I16, "__aeabi_uidiv");
 387     setLibcallName(RTLIB::UDIV_I32, "__aeabi_uidiv");
 388     setLibcallCallingConv(RTLIB::SDIV_I8, CallingConv::ARM_AAPCS);
 389     setLibcallCallingConv(RTLIB::SDIV_I16, CallingConv::ARM_AAPCS);
 390     setLibcallCallingConv(RTLIB::SDIV_I32, CallingConv::ARM_AAPCS);
 391     setLibcallCallingConv(RTLIB::UDIV_I8, CallingConv::ARM_AAPCS);
 392     setLibcallCallingConv(RTLIB::UDIV_I16, CallingConv::ARM_AAPCS);
 393     setLibcallCallingConv(RTLIB::UDIV_I32, CallingConv::ARM_AAPCS);
 394   }
 395
 396   if (Subtarget->isThumb1Only())
 397     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 398   else
 399     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 400   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 401     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 402     if (!Subtarget->isFPOnlySP())
 403       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 404
 405     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 406   }
 407
 408   if (Subtarget->hasNEON()) {
 409     addDRTypeForNEON(MVT::v2f32);
 410     addDRTypeForNEON(MVT::v8i8);
 411     addDRTypeForNEON(MVT::v4i16);
 412     addDRTypeForNEON(MVT::v2i32);
 413     addDRTypeForNEON(MVT::v1i64);
 414
 415     addQRTypeForNEON(MVT::v4f32);
 416     addQRTypeForNEON(MVT::v2f64);
 417     addQRTypeForNEON(MVT::v16i8);
 418     addQRTypeForNEON(MVT::v8i16);
 419     addQRTypeForNEON(MVT::v4i32);
 420     addQRTypeForNEON(MVT::v2i64);
 421
 422     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 423     // neither Neon nor VFP support any arithmetic operations on it.
 424     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 425     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 426     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 427     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 428     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 429     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 430     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 431     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 432     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 433     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 434     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 435     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 436     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 437     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 438     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 439     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 440     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 441     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 442     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 443     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 444     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 445     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 446     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 447     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 448
 449     setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 450
 451     // Neon does not support some operations on v1i64 and v2i64 types.
 452     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 453     // Custom handling for some quad-vector types to detect VMULL.
 454     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 455     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 456     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 457     // Custom handling for some vector types to avoid expensive expansions
 458     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 459     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 460     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 461     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 462     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 463     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 464
 465     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 466     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 467     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 468     setTargetDAGCombine(ISD::SHL);
 469     setTargetDAGCombine(ISD::SRL);
 470     setTargetDAGCombine(ISD::SRA);
 471     setTargetDAGCombine(ISD::SIGN_EXTEND);
 472     setTargetDAGCombine(ISD::ZERO_EXTEND);
 473     setTargetDAGCombine(ISD::ANY_EXTEND);
 474     setTargetDAGCombine(ISD::SELECT_CC);
 475     setTargetDAGCombine(ISD::BUILD_VECTOR);
 476     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 477     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 478     setTargetDAGCombine(ISD::STORE);
 479   }
 480
 481   computeRegisterProperties();
 482
 483   // ARM does not have f32 extending load.
 484   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 485
 486   // ARM does not have i1 sign extending load.
 487   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 488
 489   // ARM supports all 4 flavors of integer indexed load / store.
 490   if (!Subtarget->isThumb1Only()) {
 491     for (unsigned im = (unsigned)ISD::PRE_INC;
 492          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 493       setIndexedLoadAction(im,  MVT::i1,  Legal);
 494       setIndexedLoadAction(im,  MVT::i8,  Legal);
 495       setIndexedLoadAction(im,  MVT::i16, Legal);
 496       setIndexedLoadAction(im,  MVT::i32, Legal);
 497       setIndexedStoreAction(im, MVT::i1,  Legal);
 498       setIndexedStoreAction(im, MVT::i8,  Legal);
 499       setIndexedStoreAction(im, MVT::i16, Legal);
 500       setIndexedStoreAction(im, MVT::i32, Legal);
 501     }
 502   }
 503
 504   // i64 operation support.
 505   if (Subtarget->isThumb1Only()) {
 506     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 507     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 508     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 509     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 510     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 511   } else {
 512     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 513     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 514     if (!Subtarget->hasV6Ops())
 515       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 516   }
 517   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 518   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 519   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 520   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 521   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 522
 523   // ARM does not have ROTL.
 524   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 525   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 526   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 527   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 528     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 529
 530   // Only ARMv6 has BSWAP.
 531   if (!Subtarget->hasV6Ops())
 532     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 533
 534   // These are expanded into libcalls.
 535   if (!Subtarget->hasDivide() || !Subtarget->isThumb2()) {
 536     // v7M has a hardware divider
 537     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 538     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 539   }
 540   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 541   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 542   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 543   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 544
 545   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 546   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 547   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 548   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 549   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 550
 551   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 552
 553   // Use the default implementation.
 554   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 555   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 556   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 557   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 558   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 559   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 560   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 561   setOperationAction(ISD::EXCEPTIONADDR,      MVT::i32,   Expand);
 562   setExceptionPointerRegister(ARM::R0);
 563   setExceptionSelectorRegister(ARM::R1);
 564
 565   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 566   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 567   // the default expansion.
 568   if (Subtarget->hasDataBarrier() ||
 569       (Subtarget->hasV6Ops() && !Subtarget->isThumb())) {
 570     // membarrier needs custom lowering; the rest are legal and handled
 571     // normally.
 572     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 573   } else {
 574     // Set them all for expansion, which will force libcalls.
 575     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 576     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 577     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 578     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 579     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 580     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 581     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 582     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 583     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 584     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 585     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 586     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 587     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 588     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 589     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 590     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 591     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 592     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 593     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 594     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 595     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 596     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 597     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 598     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 599     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 600     // Since the libcalls include locking, fold in the fences
 601     setShouldFoldAtomicFences(true);
 602   }
 603   // 64-bit versions are always libcalls (for now)
 604   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 605   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 606   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 607   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 608   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 609   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 610   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 611   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 612
 613   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 614
 615   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 616   if (!Subtarget->hasV6Ops()) {
 617     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 618     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 619   }
 620   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 621
 622   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 623     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 624     // iff target supports vfp2.
 625     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 626     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 627   }
 628
 629   // We want to custom lower some of our intrinsics.
 630   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 631   if (Subtarget->isTargetDarwin()) {
 632     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 633     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 634     setOperationAction(ISD::EH_SJLJ_DISPATCHSETUP, MVT::Other, Custom);
 635   }
 636
 637   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 638   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 639   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 640   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 641   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 642   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 643   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 644   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 645   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 646
 647   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 648   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 649   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 650   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 651   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 652
 653   // We don't support sin/cos/fmod/copysign/pow
 654   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 655   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 656   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 657   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 658   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 659   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 660   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 661     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 662     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 663   }
 664   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 665   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 666
 667   // Various VFP goodness
 668   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 669     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 670     if (Subtarget->hasVFP2()) {
 671       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 672       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 673       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 674       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 675     }
 676     // Special handling for half-precision FP.
 677     if (!Subtarget->hasFP16()) {
 678       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 679       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 680     }
 681   }
 682
 683   // We have target-specific dag combine patterns for the following nodes:
 684   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 685   setTargetDAGCombine(ISD::ADD);
 686   setTargetDAGCombine(ISD::SUB);
 687   setTargetDAGCombine(ISD::MUL);
 688
 689   if (Subtarget->hasV6T2Ops() || Subtarget->hasNEON())
 690     setTargetDAGCombine(ISD::OR);
 691   if (Subtarget->hasNEON())
 692     setTargetDAGCombine(ISD::AND);
 693
 694   setStackPointerRegisterToSaveRestore(ARM::SP);
 695
 696   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 697     setSchedulingPreference(Sched::RegPressure);
 698   else
 699     setSchedulingPreference(Sched::Hybrid);
 700
 701   //// temporary - rewrite interface to use type
 702   maxStoresPerMemcpy = maxStoresPerMemcpyOptSize = 1;
 703
 704   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 705   // are at least 4 bytes aligned.
 706   setMinStackArgumentAlignment(4);
 707
 708   benefitFromCodePlacementOpt = true;
 709 }
 710
 711 // FIXME: It might make sense to define the representative register class as the
 712 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 713 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 714 // SPR's representative would be DPR_VFP2. This should work well if register
 715 // pressure tracking were modified such that a register use would increment the
 716 // pressure of the register class's representative and all of it's super
 717 // classes' representatives transitively. We have not implemented this because
 718 // of the difficulty prior to coalescing of modeling operand register classes
 719 // due to the common occurence of cross class copies and subregister insertions
 720 // and extractions.
 721 std::pair<const TargetRegisterClass*, uint8_t>
 722 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 723   const TargetRegisterClass *RRC = 0;
 724   uint8_t Cost = 1;
 725   switch (VT.getSimpleVT().SimpleTy) {
 726   default:
 727     return TargetLowering::findRepresentativeClass(VT);
 728   // Use DPR as representative register class for all floating point
 729   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 730   // the cost is 1 for both f32 and f64.
 731   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 732   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 733     RRC = ARM::DPRRegisterClass;
 734     // When NEON is used for SP, only half of the register file is available
 735     // because operations that define both SP and DP results will be constrained
 736     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 737     // coalescing by double-counting the SP regs. See the FIXME above.
 738     if (Subtarget->useNEONForSinglePrecisionFP())
 739       Cost = 2;
 740     break;
 741   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 742   case MVT::v4f32: case MVT::v2f64:
 743     RRC = ARM::DPRRegisterClass;
 744     Cost = 2;
 745     break;
 746   case MVT::v4i64:
 747     RRC = ARM::DPRRegisterClass;
 748     Cost = 4;
 749     break;
 750   case MVT::v8i64:
 751     RRC = ARM::DPRRegisterClass;
 752     Cost = 8;
 753     break;
 754   }
 755   return std::make_pair(RRC, Cost);
 756 }
 757
 758 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 759   switch (Opcode) {
 760   default: return 0;
 761   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 762   case ARMISD::WrapperDYN:    return "ARMISD::WrapperDYN";
 763   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
 764   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 765   case ARMISD::CALL:          return "ARMISD::CALL";
 766   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 767   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 768   case ARMISD::tCALL:         return "ARMISD::tCALL";
 769   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 770   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 771   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 772   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 773   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 774   case ARMISD::CMP:           return "ARMISD::CMP";
 775   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 776   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 777   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 778   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 779   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 780   case ARMISD::CMOV:          return "ARMISD::CMOV";
 781
 782   case ARMISD::RBIT:          return "ARMISD::RBIT";
 783
 784   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 785   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 786   case ARMISD::SITOF:         return "ARMISD::SITOF";
 787   case ARMISD::UITOF:         return "ARMISD::UITOF";
 788
 789   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 790   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 791   case ARMISD::RRX:           return "ARMISD::RRX";
 792
 793   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
 794   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
 795
 796   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 797   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 798   case ARMISD::EH_SJLJ_DISPATCHSETUP:return "ARMISD::EH_SJLJ_DISPATCHSETUP";
 799
 800   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 801
 802   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 803
 804   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 805
 806   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 807   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
 808
 809   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
 810
 811   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 812   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
 813   case ARMISD::VCGE:          return "ARMISD::VCGE";
 814   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
 815   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
 816   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 817   case ARMISD::VCGT:          return "ARMISD::VCGT";
 818   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
 819   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
 820   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 821   case ARMISD::VTST:          return "ARMISD::VTST";
 822
 823   case ARMISD::VSHL:          return "ARMISD::VSHL";
 824   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 825   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 826   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 827   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 828   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 829   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 830   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 831   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 832   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 833   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 834   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 835   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 836   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 837   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 838   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 839   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 840   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 841   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 842   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 843   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 844   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 845   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 846   case ARMISD::VDUP:          return "ARMISD::VDUP";
 847   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 848   case ARMISD::VEXT:          return "ARMISD::VEXT";
 849   case ARMISD::VREV64:        return "ARMISD::VREV64";
 850   case ARMISD::VREV32:        return "ARMISD::VREV32";
 851   case ARMISD::VREV16:        return "ARMISD::VREV16";
 852   case ARMISD::VZIP:          return "ARMISD::VZIP";
 853   case ARMISD::VUZP:          return "ARMISD::VUZP";
 854   case ARMISD::VTRN:          return "ARMISD::VTRN";
 855   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 856   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 857   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 858   case ARMISD::FMAX:          return "ARMISD::FMAX";
 859   case ARMISD::FMIN:          return "ARMISD::FMIN";
 860   case ARMISD::BFI:           return "ARMISD::BFI";
 861   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
 862   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
 863   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
 864   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
 865   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
 866   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
 867   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
 868   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
 869   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
 870   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
 871   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
 872   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
 873   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
 874   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
 875   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
 876   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
 877   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
 878   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
 879   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
 880   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
 881   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
 882   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
 883   }
 884 }
 885
 886 /// getRegClassFor - Return the register class that should be used for the
 887 /// specified value type.
 888 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 889   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 890   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 891   // load / store 4 to 8 consecutive D registers.
 892   if (Subtarget->hasNEON()) {
 893     if (VT == MVT::v4i64)
 894       return ARM::QQPRRegisterClass;
 895     else if (VT == MVT::v8i64)
 896       return ARM::QQQQPRRegisterClass;
 897   }
 898   return TargetLowering::getRegClassFor(VT);
 899 }
 900
 901 // Create a fast isel object.
 902 FastISel *
 903 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 904   return ARM::createFastISel(funcInfo);
 905 }
 906
 907 /// getFunctionAlignment - Return the Log2 alignment of this function.
 908 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 909   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 910 }
 911
 912 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 913 /// be used for loads / stores from the global.
 914 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 915   return (Subtarget->isThumb1Only() ? 127 : 4095);
 916 }
 917
 918 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 919   unsigned NumVals = N->getNumValues();
 920   if (!NumVals)
 921     return Sched::RegPressure;
 922
 923   for (unsigned i = 0; i != NumVals; ++i) {
 924     EVT VT = N->getValueType(i);
 925     if (VT == MVT::Glue || VT == MVT::Other)
 926       continue;
 927     if (VT.isFloatingPoint() || VT.isVector())
 928       return Sched::Latency;
 929   }
 930
 931   if (!N->isMachineOpcode())
 932     return Sched::RegPressure;
 933
 934   // Load are scheduled for latency even if there instruction itinerary
 935   // is not available.
 936   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 937   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 938
 939   if (TID.getNumDefs() == 0)
 940     return Sched::RegPressure;
 941   if (!Itins->isEmpty() &&
 942       Itins->getOperandCycle(TID.getSchedClass(), 0) > 2)
 943     return Sched::Latency;
 944
 945   return Sched::RegPressure;
 946 }
 947
 948 //===----------------------------------------------------------------------===//
 949 // Lowering Code
 950 //===----------------------------------------------------------------------===//
 951
 952 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 953 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 954   switch (CC) {
 955   default: llvm_unreachable("Unknown condition code!");
 956   case ISD::SETNE:  return ARMCC::NE;
 957   case ISD::SETEQ:  return ARMCC::EQ;
 958   case ISD::SETGT:  return ARMCC::GT;
 959   case ISD::SETGE:  return ARMCC::GE;
 960   case ISD::SETLT:  return ARMCC::LT;
 961   case ISD::SETLE:  return ARMCC::LE;
 962   case ISD::SETUGT: return ARMCC::HI;
 963   case ISD::SETUGE: return ARMCC::HS;
 964   case ISD::SETULT: return ARMCC::LO;
 965   case ISD::SETULE: return ARMCC::LS;
 966   }
 967 }
 968
 969 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 970 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 971                         ARMCC::CondCodes &CondCode2) {
 972   CondCode2 = ARMCC::AL;
 973   switch (CC) {
 974   default: llvm_unreachable("Unknown FP condition!");
 975   case ISD::SETEQ:
 976   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 977   case ISD::SETGT:
 978   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 979   case ISD::SETGE:
 980   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 981   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 982   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 983   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 984   case ISD::SETO:   CondCode = ARMCC::VC; break;
 985   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 986   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 987   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 988   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 989   case ISD::SETLT:
 990   case ISD::SETULT: CondCode = ARMCC::LT; break;
 991   case ISD::SETLE:
 992   case ISD::SETULE: CondCode = ARMCC::LE; break;
 993   case ISD::SETNE:
 994   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 995   }
 996 }
 997
 998 //===----------------------------------------------------------------------===//
 999 //                      Calling Convention Implementation
1000 //===----------------------------------------------------------------------===//
1001
1002 #include "ARMGenCallingConv.inc"
1003
1004 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1005 /// given CallingConvention value.
1006 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1007                                                  bool Return,
1008                                                  bool isVarArg) const {
1009   switch (CC) {
1010   default:
1011     llvm_unreachable("Unsupported calling convention");
1012   case CallingConv::Fast:
1013     if (Subtarget->hasVFP2() && !isVarArg) {
1014       if (!Subtarget->isAAPCS_ABI())
1015         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1016       // For AAPCS ABI targets, just use VFP variant of the calling convention.
1017       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1018     }
1019     // Fallthrough
1020   case CallingConv::C: {
1021     // Use target triple & subtarget features to do actual dispatch.
1022     if (!Subtarget->isAAPCS_ABI())
1023       return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1024     else if (Subtarget->hasVFP2() &&
1025              FloatABIType == FloatABI::Hard && !isVarArg)
1026       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1027     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1028   }
1029   case CallingConv::ARM_AAPCS_VFP:
1030     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1031   case CallingConv::ARM_AAPCS:
1032     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1033   case CallingConv::ARM_APCS:
1034     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1035   }
1036 }
1037
1038 /// LowerCallResult - Lower the result values of a call into the
1039 /// appropriate copies out of appropriate physical registers.
1040 SDValue
1041 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1042                                    CallingConv::ID CallConv, bool isVarArg,
1043                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1044                                    DebugLoc dl, SelectionDAG &DAG,
1045                                    SmallVectorImpl<SDValue> &InVals) const {
1046
1047   // Assign locations to each value returned by this call.
1048   SmallVector<CCValAssign, 16> RVLocs;
1049   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1050                  RVLocs, *DAG.getContext());
1051   CCInfo.AnalyzeCallResult(Ins,
1052                            CCAssignFnForNode(CallConv, /* Return*/ true,
1053                                              isVarArg));
1054
1055   // Copy all of the result registers out of their specified physreg.
1056   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1057     CCValAssign VA = RVLocs[i];
1058
1059     SDValue Val;
1060     if (VA.needsCustom()) {
1061       // Handle f64 or half of a v2f64.
1062       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1063                                       InFlag);
1064       Chain = Lo.getValue(1);
1065       InFlag = Lo.getValue(2);
1066       VA = RVLocs[++i]; // skip ahead to next loc
1067       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1068                                       InFlag);
1069       Chain = Hi.getValue(1);
1070       InFlag = Hi.getValue(2);
1071       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1072
1073       if (VA.getLocVT() == MVT::v2f64) {
1074         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1075         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1076                           DAG.getConstant(0, MVT::i32));
1077
1078         VA = RVLocs[++i]; // skip ahead to next loc
1079         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1080         Chain = Lo.getValue(1);
1081         InFlag = Lo.getValue(2);
1082         VA = RVLocs[++i]; // skip ahead to next loc
1083         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1084         Chain = Hi.getValue(1);
1085         InFlag = Hi.getValue(2);
1086         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1087         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1088                           DAG.getConstant(1, MVT::i32));
1089       }
1090     } else {
1091       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1092                                InFlag);
1093       Chain = Val.getValue(1);
1094       InFlag = Val.getValue(2);
1095     }
1096
1097     switch (VA.getLocInfo()) {
1098     default: llvm_unreachable("Unknown loc info!");
1099     case CCValAssign::Full: break;
1100     case CCValAssign::BCvt:
1101       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1102       break;
1103     }
1104
1105     InVals.push_back(Val);
1106   }
1107
1108   return Chain;
1109 }
1110
1111 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1112 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1113 /// specified by the specific parameter attribute.  The copy will be passed as
1114 /// a byval function parameter.
1115 /// Sometimes what we are copying is the end of a larger object, the part that
1116 /// does not fit in registers.
1117 static SDValue
1118 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1119                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1120                           DebugLoc dl) {
1121   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1122   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1123                        /*isVolatile=*/false, /*AlwaysInline=*/false,
1124                        MachinePointerInfo(0), MachinePointerInfo(0));
1125 }
1126
1127 /// LowerMemOpCallTo - Store the argument to the stack.
1128 SDValue
1129 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1130                                     SDValue StackPtr, SDValue Arg,
1131                                     DebugLoc dl, SelectionDAG &DAG,
1132                                     const CCValAssign &VA,
1133                                     ISD::ArgFlagsTy Flags) const {
1134   unsigned LocMemOffset = VA.getLocMemOffset();
1135   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1136   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1137   if (Flags.isByVal())
1138     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1139
1140   return DAG.getStore(Chain, dl, Arg, PtrOff,
1141                       MachinePointerInfo::getStack(LocMemOffset),
1142                       false, false, 0);
1143 }
1144
1145 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1146                                          SDValue Chain, SDValue &Arg,
1147                                          RegsToPassVector &RegsToPass,
1148                                          CCValAssign &VA, CCValAssign &NextVA,
1149                                          SDValue &StackPtr,
1150                                          SmallVector<SDValue, 8> &MemOpChains,
1151                                          ISD::ArgFlagsTy Flags) const {
1152
1153   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1154                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1155   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1156
1157   if (NextVA.isRegLoc())
1158     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1159   else {
1160     assert(NextVA.isMemLoc());
1161     if (StackPtr.getNode() == 0)
1162       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1163
1164     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1165                                            dl, DAG, NextVA,
1166                                            Flags));
1167   }
1168 }
1169
1170 /// LowerCall - Lowering a call into a callseq_start <-
1171 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1172 /// nodes.
1173 SDValue
1174 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1175                              CallingConv::ID CallConv, bool isVarArg,
1176                              bool &isTailCall,
1177                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1178                              const SmallVectorImpl<SDValue> &OutVals,
1179                              const SmallVectorImpl<ISD::InputArg> &Ins,
1180                              DebugLoc dl, SelectionDAG &DAG,
1181                              SmallVectorImpl<SDValue> &InVals) const {
1182   MachineFunction &MF = DAG.getMachineFunction();
1183   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1184   bool IsSibCall = false;
1185   // Temporarily disable tail calls so things don't break.
1186   if (!EnableARMTailCalls)
1187     isTailCall = false;
1188   if (isTailCall) {
1189     // Check if it's really possible to do a tail call.
1190     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1191                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1192                                                    Outs, OutVals, Ins, DAG);
1193     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1194     // detected sibcalls.
1195     if (isTailCall) {
1196       ++NumTailCalls;
1197       IsSibCall = true;
1198     }
1199   }
1200
1201   // Analyze operands of the call, assigning locations to each operand.
1202   SmallVector<CCValAssign, 16> ArgLocs;
1203   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1204                  *DAG.getContext());
1205   CCInfo.AnalyzeCallOperands(Outs,
1206                              CCAssignFnForNode(CallConv, /* Return*/ false,
1207                                                isVarArg));
1208
1209   // Get a count of how many bytes are to be pushed on the stack.
1210   unsigned NumBytes = CCInfo.getNextStackOffset();
1211
1212   // For tail calls, memory operands are available in our caller's stack.
1213   if (IsSibCall)
1214     NumBytes = 0;
1215
1216   // Adjust the stack pointer for the new arguments...
1217   // These operations are automatically eliminated by the prolog/epilog pass
1218   if (!IsSibCall)
1219     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1220
1221   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1222
1223   RegsToPassVector RegsToPass;
1224   SmallVector<SDValue, 8> MemOpChains;
1225
1226   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1227   // of tail call optimization, arguments are handled later.
1228   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1229        i != e;
1230        ++i, ++realArgIdx) {
1231     CCValAssign &VA = ArgLocs[i];
1232     SDValue Arg = OutVals[realArgIdx];
1233     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1234     bool isByVal = Flags.isByVal();
1235
1236     // Promote the value if needed.
1237     switch (VA.getLocInfo()) {
1238     default: llvm_unreachable("Unknown loc info!");
1239     case CCValAssign::Full: break;
1240     case CCValAssign::SExt:
1241       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1242       break;
1243     case CCValAssign::ZExt:
1244       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1245       break;
1246     case CCValAssign::AExt:
1247       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1248       break;
1249     case CCValAssign::BCvt:
1250       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1251       break;
1252     }
1253
1254     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1255     if (VA.needsCustom()) {
1256       if (VA.getLocVT() == MVT::v2f64) {
1257         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1258                                   DAG.getConstant(0, MVT::i32));
1259         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1260                                   DAG.getConstant(1, MVT::i32));
1261
1262         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1263                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1264
1265         VA = ArgLocs[++i]; // skip ahead to next loc
1266         if (VA.isRegLoc()) {
1267           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1268                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1269         } else {
1270           assert(VA.isMemLoc());
1271
1272           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1273                                                  dl, DAG, VA, Flags));
1274         }
1275       } else {
1276         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1277                          StackPtr, MemOpChains, Flags);
1278       }
1279     } else if (VA.isRegLoc()) {
1280       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1281     } else if (!IsSibCall || isByVal) {
1282       assert(VA.isMemLoc());
1283
1284       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1285                                              dl, DAG, VA, Flags));
1286     }
1287   }
1288
1289   if (!MemOpChains.empty())
1290     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1291                         &MemOpChains[0], MemOpChains.size());
1292
1293   // Build a sequence of copy-to-reg nodes chained together with token chain
1294   // and flag operands which copy the outgoing args into the appropriate regs.
1295   SDValue InFlag;
1296   // Tail call byval lowering might overwrite argument registers so in case of
1297   // tail call optimization the copies to registers are lowered later.
1298   if (!isTailCall)
1299     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1300       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1301                                RegsToPass[i].second, InFlag);
1302       InFlag = Chain.getValue(1);
1303     }
1304
1305   // For tail calls lower the arguments to the 'real' stack slot.
1306   if (isTailCall) {
1307     // Force all the incoming stack arguments to be loaded from the stack
1308     // before any new outgoing arguments are stored to the stack, because the
1309     // outgoing stack slots may alias the incoming argument stack slots, and
1310     // the alias isn't otherwise explicit. This is slightly more conservative
1311     // than necessary, because it means that each store effectively depends
1312     // on every argument instead of just those arguments it would clobber.
1313
1314     // Do not flag preceeding copytoreg stuff together with the following stuff.
1315     InFlag = SDValue();
1316     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1317       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1318                                RegsToPass[i].second, InFlag);
1319       InFlag = Chain.getValue(1);
1320     }
1321     InFlag =SDValue();
1322   }
1323
1324   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1325   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1326   // node so that legalize doesn't hack it.
1327   bool isDirect = false;
1328   bool isARMFunc = false;
1329   bool isLocalARMFunc = false;
1330   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1331
1332   if (EnableARMLongCalls) {
1333     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1334             && "long-calls with non-static relocation model!");
1335     // Handle a global address or an external symbol. If it's not one of
1336     // those, the target's already in a register, so we don't need to do
1337     // anything extra.
1338     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1339       const GlobalValue *GV = G->getGlobal();
1340       // Create a constant pool entry for the callee address
1341       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1342       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1343                                                            ARMPCLabelIndex,
1344                                                            ARMCP::CPValue, 0);
1345       // Get the address of the callee into a register
1346       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1347       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1348       Callee = DAG.getLoad(getPointerTy(), dl,
1349                            DAG.getEntryNode(), CPAddr,
1350                            MachinePointerInfo::getConstantPool(),
1351                            false, false, 0);
1352     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1353       const char *Sym = S->getSymbol();
1354
1355       // Create a constant pool entry for the callee address
1356       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1357       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1358                                                        Sym, ARMPCLabelIndex, 0);
1359       // Get the address of the callee into a register
1360       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1361       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1362       Callee = DAG.getLoad(getPointerTy(), dl,
1363                            DAG.getEntryNode(), CPAddr,
1364                            MachinePointerInfo::getConstantPool(),
1365                            false, false, 0);
1366     }
1367   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1368     const GlobalValue *GV = G->getGlobal();
1369     isDirect = true;
1370     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1371     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1372                    getTargetMachine().getRelocationModel() != Reloc::Static;
1373     isARMFunc = !Subtarget->isThumb() || isStub;
1374     // ARM call to a local ARM function is predicable.
1375     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1376     // tBX takes a register source operand.
1377     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1378       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1379       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1380                                                            ARMPCLabelIndex,
1381                                                            ARMCP::CPValue, 4);
1382       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1383       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1384       Callee = DAG.getLoad(getPointerTy(), dl,
1385                            DAG.getEntryNode(), CPAddr,
1386                            MachinePointerInfo::getConstantPool(),
1387                            false, false, 0);
1388       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1389       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1390                            getPointerTy(), Callee, PICLabel);
1391     } else {
1392       // On ELF targets for PIC code, direct calls should go through the PLT
1393       unsigned OpFlags = 0;
1394       if (Subtarget->isTargetELF() &&
1395                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1396         OpFlags = ARMII::MO_PLT;
1397       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1398     }
1399   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1400     isDirect = true;
1401     bool isStub = Subtarget->isTargetDarwin() &&
1402                   getTargetMachine().getRelocationModel() != Reloc::Static;
1403     isARMFunc = !Subtarget->isThumb() || isStub;
1404     // tBX takes a register source operand.
1405     const char *Sym = S->getSymbol();
1406     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1407       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1408       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1409                                                        Sym, ARMPCLabelIndex, 4);
1410       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1411       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1412       Callee = DAG.getLoad(getPointerTy(), dl,
1413                            DAG.getEntryNode(), CPAddr,
1414                            MachinePointerInfo::getConstantPool(),
1415                            false, false, 0);
1416       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1417       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1418                            getPointerTy(), Callee, PICLabel);
1419     } else {
1420       unsigned OpFlags = 0;
1421       // On ELF targets for PIC code, direct calls should go through the PLT
1422       if (Subtarget->isTargetELF() &&
1423                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1424         OpFlags = ARMII::MO_PLT;
1425       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1426     }
1427   }
1428
1429   // FIXME: handle tail calls differently.
1430   unsigned CallOpc;
1431   if (Subtarget->isThumb()) {
1432     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1433       CallOpc = ARMISD::CALL_NOLINK;
1434     else
1435       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1436   } else {
1437     CallOpc = (isDirect || Subtarget->hasV5TOps())
1438       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1439       : ARMISD::CALL_NOLINK;
1440   }
1441
1442   std::vector<SDValue> Ops;
1443   Ops.push_back(Chain);
1444   Ops.push_back(Callee);
1445
1446   // Add argument registers to the end of the list so that they are known live
1447   // into the call.
1448   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1449     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1450                                   RegsToPass[i].second.getValueType()));
1451
1452   if (InFlag.getNode())
1453     Ops.push_back(InFlag);
1454
1455   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1456   if (isTailCall)
1457     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1458
1459   // Returns a chain and a flag for retval copy to use.
1460   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1461   InFlag = Chain.getValue(1);
1462
1463   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1464                              DAG.getIntPtrConstant(0, true), InFlag);
1465   if (!Ins.empty())
1466     InFlag = Chain.getValue(1);
1467
1468   // Handle result values, copying them out of physregs into vregs that we
1469   // return.
1470   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1471                          dl, DAG, InVals);
1472 }
1473
1474 /// HandleByVal - Every parameter *after* a byval parameter is passed
1475 /// on the stack.  Confiscate all the parameter registers to insure
1476 /// this.
1477 void
1478 llvm::ARMTargetLowering::HandleByVal(CCState *State) const {
1479   static const unsigned RegList1[] = {
1480     ARM::R0, ARM::R1, ARM::R2, ARM::R3
1481   };
1482   do {} while (State->AllocateReg(RegList1, 4));
1483 }
1484
1485 /// MatchingStackOffset - Return true if the given stack call argument is
1486 /// already available in the same position (relatively) of the caller's
1487 /// incoming argument stack.
1488 static
1489 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1490                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1491                          const ARMInstrInfo *TII) {
1492   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1493   int FI = INT_MAX;
1494   if (Arg.getOpcode() == ISD::CopyFromReg) {
1495     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1496     if (!TargetRegisterInfo::isVirtualRegister(VR))
1497       return false;
1498     MachineInstr *Def = MRI->getVRegDef(VR);
1499     if (!Def)
1500       return false;
1501     if (!Flags.isByVal()) {
1502       if (!TII->isLoadFromStackSlot(Def, FI))
1503         return false;
1504     } else {
1505       return false;
1506     }
1507   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1508     if (Flags.isByVal())
1509       // ByVal argument is passed in as a pointer but it's now being
1510       // dereferenced. e.g.
1511       // define @foo(%struct.X* %A) {
1512       //   tail call @bar(%struct.X* byval %A)
1513       // }
1514       return false;
1515     SDValue Ptr = Ld->getBasePtr();
1516     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1517     if (!FINode)
1518       return false;
1519     FI = FINode->getIndex();
1520   } else
1521     return false;
1522
1523   assert(FI != INT_MAX);
1524   if (!MFI->isFixedObjectIndex(FI))
1525     return false;
1526   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1527 }
1528
1529 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1530 /// for tail call optimization. Targets which want to do tail call
1531 /// optimization should implement this function.
1532 bool
1533 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1534                                                      CallingConv::ID CalleeCC,
1535                                                      bool isVarArg,
1536                                                      bool isCalleeStructRet,
1537                                                      bool isCallerStructRet,
1538                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1539                                     const SmallVectorImpl<SDValue> &OutVals,
1540                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1541                                                      SelectionDAG& DAG) const {
1542   const Function *CallerF = DAG.getMachineFunction().getFunction();
1543   CallingConv::ID CallerCC = CallerF->getCallingConv();
1544   bool CCMatch = CallerCC == CalleeCC;
1545
1546   // Look for obvious safe cases to perform tail call optimization that do not
1547   // require ABI changes. This is what gcc calls sibcall.
1548
1549   // Do not sibcall optimize vararg calls unless the call site is not passing
1550   // any arguments.
1551   if (isVarArg && !Outs.empty())
1552     return false;
1553
1554   // Also avoid sibcall optimization if either caller or callee uses struct
1555   // return semantics.
1556   if (isCalleeStructRet || isCallerStructRet)
1557     return false;
1558
1559   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1560   // emitEpilogue is not ready for them.
1561   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1562   // LR.  This means if we need to reload LR, it takes an extra instructions,
1563   // which outweighs the value of the tail call; but here we don't know yet
1564   // whether LR is going to be used.  Probably the right approach is to
1565   // generate the tail call here and turn it back into CALL/RET in
1566   // emitEpilogue if LR is used.
1567
1568   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1569   // but we need to make sure there are enough registers; the only valid
1570   // registers are the 4 used for parameters.  We don't currently do this
1571   // case.
1572   if (Subtarget->isThumb1Only())
1573     return false;
1574
1575   // If the calling conventions do not match, then we'd better make sure the
1576   // results are returned in the same way as what the caller expects.
1577   if (!CCMatch) {
1578     SmallVector<CCValAssign, 16> RVLocs1;
1579     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1580                     RVLocs1, *DAG.getContext());
1581     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1582
1583     SmallVector<CCValAssign, 16> RVLocs2;
1584     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1585                     RVLocs2, *DAG.getContext());
1586     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1587
1588     if (RVLocs1.size() != RVLocs2.size())
1589       return false;
1590     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1591       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1592         return false;
1593       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1594         return false;
1595       if (RVLocs1[i].isRegLoc()) {
1596         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1597           return false;
1598       } else {
1599         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1600           return false;
1601       }
1602     }
1603   }
1604
1605   // If the callee takes no arguments then go on to check the results of the
1606   // call.
1607   if (!Outs.empty()) {
1608     // Check if stack adjustment is needed. For now, do not do this if any
1609     // argument is passed on the stack.
1610     SmallVector<CCValAssign, 16> ArgLocs;
1611     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1612                    ArgLocs, *DAG.getContext());
1613     CCInfo.AnalyzeCallOperands(Outs,
1614                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1615     if (CCInfo.getNextStackOffset()) {
1616       MachineFunction &MF = DAG.getMachineFunction();
1617
1618       // Check if the arguments are already laid out in the right way as
1619       // the caller's fixed stack objects.
1620       MachineFrameInfo *MFI = MF.getFrameInfo();
1621       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1622       const ARMInstrInfo *TII =
1623         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1624       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1625            i != e;
1626            ++i, ++realArgIdx) {
1627         CCValAssign &VA = ArgLocs[i];
1628         EVT RegVT = VA.getLocVT();
1629         SDValue Arg = OutVals[realArgIdx];
1630         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1631         if (VA.getLocInfo() == CCValAssign::Indirect)
1632           return false;
1633         if (VA.needsCustom()) {
1634           // f64 and vector types are split into multiple registers or
1635           // register/stack-slot combinations.  The types will not match
1636           // the registers; give up on memory f64 refs until we figure
1637           // out what to do about this.
1638           if (!VA.isRegLoc())
1639             return false;
1640           if (!ArgLocs[++i].isRegLoc())
1641             return false;
1642           if (RegVT == MVT::v2f64) {
1643             if (!ArgLocs[++i].isRegLoc())
1644               return false;
1645             if (!ArgLocs[++i].isRegLoc())
1646               return false;
1647           }
1648         } else if (!VA.isRegLoc()) {
1649           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1650                                    MFI, MRI, TII))
1651             return false;
1652         }
1653       }
1654     }
1655   }
1656
1657   return true;
1658 }
1659
1660 SDValue
1661 ARMTargetLowering::LowerReturn(SDValue Chain,
1662                                CallingConv::ID CallConv, bool isVarArg,
1663                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1664                                const SmallVectorImpl<SDValue> &OutVals,
1665                                DebugLoc dl, SelectionDAG &DAG) const {
1666
1667   // CCValAssign - represent the assignment of the return value to a location.
1668   SmallVector<CCValAssign, 16> RVLocs;
1669
1670   // CCState - Info about the registers and stack slots.
1671   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1672                  *DAG.getContext());
1673
1674   // Analyze outgoing return values.
1675   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1676                                                isVarArg));
1677
1678   // If this is the first return lowered for this function, add
1679   // the regs to the liveout set for the function.
1680   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1681     for (unsigned i = 0; i != RVLocs.size(); ++i)
1682       if (RVLocs[i].isRegLoc())
1683         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1684   }
1685
1686   SDValue Flag;
1687
1688   // Copy the result values into the output registers.
1689   for (unsigned i = 0, realRVLocIdx = 0;
1690        i != RVLocs.size();
1691        ++i, ++realRVLocIdx) {
1692     CCValAssign &VA = RVLocs[i];
1693     assert(VA.isRegLoc() && "Can only return in registers!");
1694
1695     SDValue Arg = OutVals[realRVLocIdx];
1696
1697     switch (VA.getLocInfo()) {
1698     default: llvm_unreachable("Unknown loc info!");
1699     case CCValAssign::Full: break;
1700     case CCValAssign::BCvt:
1701       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1702       break;
1703     }
1704
1705     if (VA.needsCustom()) {
1706       if (VA.getLocVT() == MVT::v2f64) {
1707         // Extract the first half and return it in two registers.
1708         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1709                                    DAG.getConstant(0, MVT::i32));
1710         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1711                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1712
1713         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1714         Flag = Chain.getValue(1);
1715         VA = RVLocs[++i]; // skip ahead to next loc
1716         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1717                                  HalfGPRs.getValue(1), Flag);
1718         Flag = Chain.getValue(1);
1719         VA = RVLocs[++i]; // skip ahead to next loc
1720
1721         // Extract the 2nd half and fall through to handle it as an f64 value.
1722         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1723                           DAG.getConstant(1, MVT::i32));
1724       }
1725       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1726       // available.
1727       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1728                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1729       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1730       Flag = Chain.getValue(1);
1731       VA = RVLocs[++i]; // skip ahead to next loc
1732       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1733                                Flag);
1734     } else
1735       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1736
1737     // Guarantee that all emitted copies are
1738     // stuck together, avoiding something bad.
1739     Flag = Chain.getValue(1);
1740   }
1741
1742   SDValue result;
1743   if (Flag.getNode())
1744     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1745   else // Return Void
1746     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1747
1748   return result;
1749 }
1750
1751 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N) const {
1752   if (N->getNumValues() != 1)
1753     return false;
1754   if (!N->hasNUsesOfValue(1, 0))
1755     return false;
1756
1757   unsigned NumCopies = 0;
1758   SDNode* Copies[2];
1759   SDNode *Use = *N->use_begin();
1760   if (Use->getOpcode() == ISD::CopyToReg) {
1761     Copies[NumCopies++] = Use;
1762   } else if (Use->getOpcode() == ARMISD::VMOVRRD) {
1763     // f64 returned in a pair of GPRs.
1764     for (SDNode::use_iterator UI = Use->use_begin(), UE = Use->use_end();
1765          UI != UE; ++UI) {
1766       if (UI->getOpcode() != ISD::CopyToReg)
1767         return false;
1768       Copies[UI.getUse().getResNo()] = *UI;
1769       ++NumCopies;
1770     }
1771   } else if (Use->getOpcode() == ISD::BITCAST) {
1772     // f32 returned in a single GPR.
1773     if (!Use->hasNUsesOfValue(1, 0))
1774       return false;
1775     Use = *Use->use_begin();
1776     if (Use->getOpcode() != ISD::CopyToReg || !Use->hasNUsesOfValue(1, 0))
1777       return false;
1778     Copies[NumCopies++] = Use;
1779   } else {
1780     return false;
1781   }
1782
1783   if (NumCopies != 1 && NumCopies != 2)
1784     return false;
1785
1786   bool HasRet = false;
1787   for (unsigned i = 0; i < NumCopies; ++i) {
1788     SDNode *Copy = Copies[i];
1789     for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1790          UI != UE; ++UI) {
1791       if (UI->getOpcode() == ISD::CopyToReg) {
1792         SDNode *Use = *UI;
1793         if (Use == Copies[0] || Use == Copies[1])
1794           continue;
1795         return false;
1796       }
1797       if (UI->getOpcode() != ARMISD::RET_FLAG)
1798         return false;
1799       HasRet = true;
1800     }
1801   }
1802
1803   return HasRet;
1804 }
1805
1806 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1807 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1808 // one of the above mentioned nodes. It has to be wrapped because otherwise
1809 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1810 // be used to form addressing mode. These wrapped nodes will be selected
1811 // into MOVi.
1812 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1813   EVT PtrVT = Op.getValueType();
1814   // FIXME there is no actual debug info here
1815   DebugLoc dl = Op.getDebugLoc();
1816   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1817   SDValue Res;
1818   if (CP->isMachineConstantPoolEntry())
1819     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1820                                     CP->getAlignment());
1821   else
1822     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1823                                     CP->getAlignment());
1824   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1825 }
1826
1827 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1828   return MachineJumpTableInfo::EK_Inline;
1829 }
1830
1831 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1832                                              SelectionDAG &DAG) const {
1833   MachineFunction &MF = DAG.getMachineFunction();
1834   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1835   unsigned ARMPCLabelIndex = 0;
1836   DebugLoc DL = Op.getDebugLoc();
1837   EVT PtrVT = getPointerTy();
1838   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1839   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1840   SDValue CPAddr;
1841   if (RelocM == Reloc::Static) {
1842     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1843   } else {
1844     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1845     ARMPCLabelIndex = AFI->createPICLabelUId();
1846     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1847                                                          ARMCP::CPBlockAddress,
1848                                                          PCAdj);
1849     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1850   }
1851   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1852   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1853                                MachinePointerInfo::getConstantPool(),
1854                                false, false, 0);
1855   if (RelocM == Reloc::Static)
1856     return Result;
1857   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1858   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1859 }
1860
1861 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1862 SDValue
1863 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1864                                                  SelectionDAG &DAG) const {
1865   DebugLoc dl = GA->getDebugLoc();
1866   EVT PtrVT = getPointerTy();
1867   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1868   MachineFunction &MF = DAG.getMachineFunction();
1869   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1870   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1871   ARMConstantPoolValue *CPV =
1872     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1873                              ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
1874   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1875   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1876   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1877                          MachinePointerInfo::getConstantPool(),
1878                          false, false, 0);
1879   SDValue Chain = Argument.getValue(1);
1880
1881   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1882   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1883
1884   // call __tls_get_addr.
1885   ArgListTy Args;
1886   ArgListEntry Entry;
1887   Entry.Node = Argument;
1888   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1889   Args.push_back(Entry);
1890   // FIXME: is there useful debug info available here?
1891   std::pair<SDValue, SDValue> CallResult =
1892     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1893                 false, false, false, false,
1894                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1895                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1896   return CallResult.first;
1897 }
1898
1899 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1900 // "local exec" model.
1901 SDValue
1902 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1903                                         SelectionDAG &DAG) const {
1904   const GlobalValue *GV = GA->getGlobal();
1905   DebugLoc dl = GA->getDebugLoc();
1906   SDValue Offset;
1907   SDValue Chain = DAG.getEntryNode();
1908   EVT PtrVT = getPointerTy();
1909   // Get the Thread Pointer
1910   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1911
1912   if (GV->isDeclaration()) {
1913     MachineFunction &MF = DAG.getMachineFunction();
1914     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1915     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1916     // Initial exec model.
1917     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1918     ARMConstantPoolValue *CPV =
1919       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1920                                ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF, true);
1921     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1922     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1923     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1924                          MachinePointerInfo::getConstantPool(),
1925                          false, false, 0);
1926     Chain = Offset.getValue(1);
1927
1928     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1929     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1930
1931     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1932                          MachinePointerInfo::getConstantPool(),
1933                          false, false, 0);
1934   } else {
1935     // local exec model
1936     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMCP::TPOFF);
1937     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1938     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1939     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1940                          MachinePointerInfo::getConstantPool(),
1941                          false, false, 0);
1942   }
1943
1944   // The address of the thread local variable is the add of the thread
1945   // pointer with the offset of the variable.
1946   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1947 }
1948
1949 SDValue
1950 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1951   // TODO: implement the "local dynamic" model
1952   assert(Subtarget->isTargetELF() &&
1953          "TLS not implemented for non-ELF targets");
1954   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1955   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1956   // otherwise use the "Local Exec" TLS Model
1957   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1958     return LowerToTLSGeneralDynamicModel(GA, DAG);
1959   else
1960     return LowerToTLSExecModels(GA, DAG);
1961 }
1962
1963 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1964                                                  SelectionDAG &DAG) const {
1965   EVT PtrVT = getPointerTy();
1966   DebugLoc dl = Op.getDebugLoc();
1967   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1968   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1969   if (RelocM == Reloc::PIC_) {
1970     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1971     ARMConstantPoolValue *CPV =
1972       new ARMConstantPoolValue(GV, UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
1973     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1974     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1975     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1976                                  CPAddr,
1977                                  MachinePointerInfo::getConstantPool(),
1978                                  false, false, 0);
1979     SDValue Chain = Result.getValue(1);
1980     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1981     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1982     if (!UseGOTOFF)
1983       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1984                            MachinePointerInfo::getGOT(), false, false, 0);
1985     return Result;
1986   }
1987
1988   // If we have T2 ops, we can materialize the address directly via movt/movw
1989   // pair. This is always cheaper.
1990   if (Subtarget->useMovt()) {
1991     ++NumMovwMovt;
1992     // FIXME: Once remat is capable of dealing with instructions with register
1993     // operands, expand this into two nodes.
1994     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1995                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1996   } else {
1997     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1998     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1999     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2000                        MachinePointerInfo::getConstantPool(),
2001                        false, false, 0);
2002   }
2003 }
2004
2005 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2006                                                     SelectionDAG &DAG) const {
2007   EVT PtrVT = getPointerTy();
2008   DebugLoc dl = Op.getDebugLoc();
2009   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2010   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2011   MachineFunction &MF = DAG.getMachineFunction();
2012   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2013
2014   if (Subtarget->useMovt()) {
2015     ++NumMovwMovt;
2016     // FIXME: Once remat is capable of dealing with instructions with register
2017     // operands, expand this into two nodes.
2018     if (RelocM == Reloc::Static)
2019       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2020                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2021
2022     unsigned Wrapper = (RelocM == Reloc::PIC_)
2023       ? ARMISD::WrapperPIC : ARMISD::WrapperDYN;
2024     SDValue Result = DAG.getNode(Wrapper, dl, PtrVT,
2025                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2026     if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2027       Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2028                            MachinePointerInfo::getGOT(), false, false, 0);
2029     return Result;
2030   }
2031
2032   unsigned ARMPCLabelIndex = 0;
2033   SDValue CPAddr;
2034   if (RelocM == Reloc::Static) {
2035     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2036   } else {
2037     ARMPCLabelIndex = AFI->createPICLabelUId();
2038     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
2039     ARMConstantPoolValue *CPV =
2040       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
2041     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2042   }
2043   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2044
2045   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2046                                MachinePointerInfo::getConstantPool(),
2047                                false, false, 0);
2048   SDValue Chain = Result.getValue(1);
2049
2050   if (RelocM == Reloc::PIC_) {
2051     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2052     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2053   }
2054
2055   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2056     Result = DAG.getLoad(PtrVT, dl, Chain, Result, MachinePointerInfo::getGOT(),
2057                          false, false, 0);
2058
2059   return Result;
2060 }
2061
2062 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2063                                                     SelectionDAG &DAG) const {
2064   assert(Subtarget->isTargetELF() &&
2065          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2066   MachineFunction &MF = DAG.getMachineFunction();
2067   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2068   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2069   EVT PtrVT = getPointerTy();
2070   DebugLoc dl = Op.getDebugLoc();
2071   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2072   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
2073                                                        "_GLOBAL_OFFSET_TABLE_",
2074                                                        ARMPCLabelIndex, PCAdj);
2075   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2076   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2077   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2078                                MachinePointerInfo::getConstantPool(),
2079                                false, false, 0);
2080   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2081   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2082 }
2083
2084 SDValue
2085 ARMTargetLowering::LowerEH_SJLJ_DISPATCHSETUP(SDValue Op, SelectionDAG &DAG)
2086   const {
2087   DebugLoc dl = Op.getDebugLoc();
2088   return DAG.getNode(ARMISD::EH_SJLJ_DISPATCHSETUP, dl, MVT::Other,
2089                      Op.getOperand(0), Op.getOperand(1));
2090 }
2091
2092 SDValue
2093 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2094   DebugLoc dl = Op.getDebugLoc();
2095   SDValue Val = DAG.getConstant(0, MVT::i32);
2096   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
2097                      Op.getOperand(1), Val);
2098 }
2099
2100 SDValue
2101 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2102   DebugLoc dl = Op.getDebugLoc();
2103   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2104                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
2105 }
2106
2107 SDValue
2108 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2109                                           const ARMSubtarget *Subtarget) const {
2110   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2111   DebugLoc dl = Op.getDebugLoc();
2112   switch (IntNo) {
2113   default: return SDValue();    // Don't custom lower most intrinsics.
2114   case Intrinsic::arm_thread_pointer: {
2115     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2116     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2117   }
2118   case Intrinsic::eh_sjlj_lsda: {
2119     MachineFunction &MF = DAG.getMachineFunction();
2120     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2121     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2122     EVT PtrVT = getPointerTy();
2123     DebugLoc dl = Op.getDebugLoc();
2124     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2125     SDValue CPAddr;
2126     unsigned PCAdj = (RelocM != Reloc::PIC_)
2127       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2128     ARMConstantPoolValue *CPV =
2129       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
2130                                ARMCP::CPLSDA, PCAdj);
2131     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2132     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2133     SDValue Result =
2134       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2135                   MachinePointerInfo::getConstantPool(),
2136                   false, false, 0);
2137
2138     if (RelocM == Reloc::PIC_) {
2139       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2140       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2141     }
2142     return Result;
2143   }
2144   }
2145 }
2146
2147 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
2148                                const ARMSubtarget *Subtarget) {
2149   DebugLoc dl = Op.getDebugLoc();
2150   if (!Subtarget->hasDataBarrier()) {
2151     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2152     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2153     // here.
2154     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2155            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2156     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2157                        DAG.getConstant(0, MVT::i32));
2158   }
2159
2160   SDValue Op5 = Op.getOperand(5);
2161   bool isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue() != 0;
2162   unsigned isLL = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
2163   unsigned isLS = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
2164   bool isOnlyStoreBarrier = (isLL == 0 && isLS == 0);
2165
2166   ARM_MB::MemBOpt DMBOpt;
2167   if (isDeviceBarrier)
2168     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ST : ARM_MB::SY;
2169   else
2170     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ISHST : ARM_MB::ISH;
2171   return DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
2172                      DAG.getConstant(DMBOpt, MVT::i32));
2173 }
2174
2175 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2176                              const ARMSubtarget *Subtarget) {
2177   // ARM pre v5TE and Thumb1 does not have preload instructions.
2178   if (!(Subtarget->isThumb2() ||
2179         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2180     // Just preserve the chain.
2181     return Op.getOperand(0);
2182
2183   DebugLoc dl = Op.getDebugLoc();
2184   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2185   if (!isRead &&
2186       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2187     // ARMv7 with MP extension has PLDW.
2188     return Op.getOperand(0);
2189
2190   if (Subtarget->isThumb())
2191     // Invert the bits.
2192     isRead = ~isRead & 1;
2193   unsigned isData = Subtarget->isThumb() ? 0 : 1;
2194
2195   // Currently there is no intrinsic that matches pli.
2196   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2197                      Op.getOperand(1), DAG.getConstant(isRead, MVT::i32),
2198                      DAG.getConstant(isData, MVT::i32));
2199 }
2200
2201 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2202   MachineFunction &MF = DAG.getMachineFunction();
2203   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2204
2205   // vastart just stores the address of the VarArgsFrameIndex slot into the
2206   // memory location argument.
2207   DebugLoc dl = Op.getDebugLoc();
2208   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2209   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2210   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2211   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2212                       MachinePointerInfo(SV), false, false, 0);
2213 }
2214
2215 SDValue
2216 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2217                                         SDValue &Root, SelectionDAG &DAG,
2218                                         DebugLoc dl) const {
2219   MachineFunction &MF = DAG.getMachineFunction();
2220   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2221
2222   TargetRegisterClass *RC;
2223   if (AFI->isThumb1OnlyFunction())
2224     RC = ARM::tGPRRegisterClass;
2225   else
2226     RC = ARM::GPRRegisterClass;
2227
2228   // Transform the arguments stored in physical registers into virtual ones.
2229   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2230   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2231
2232   SDValue ArgValue2;
2233   if (NextVA.isMemLoc()) {
2234     MachineFrameInfo *MFI = MF.getFrameInfo();
2235     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2236
2237     // Create load node to retrieve arguments from the stack.
2238     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2239     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2240                             MachinePointerInfo::getFixedStack(FI),
2241                             false, false, 0);
2242   } else {
2243     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2244     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2245   }
2246
2247   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2248 }
2249
2250 SDValue
2251 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2252                                         CallingConv::ID CallConv, bool isVarArg,
2253                                         const SmallVectorImpl<ISD::InputArg>
2254                                           &Ins,
2255                                         DebugLoc dl, SelectionDAG &DAG,
2256                                         SmallVectorImpl<SDValue> &InVals)
2257                                           const {
2258
2259   MachineFunction &MF = DAG.getMachineFunction();
2260   MachineFrameInfo *MFI = MF.getFrameInfo();
2261
2262   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2263
2264   // Assign locations to all of the incoming arguments.
2265   SmallVector<CCValAssign, 16> ArgLocs;
2266   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2267                  *DAG.getContext());
2268   CCInfo.AnalyzeFormalArguments(Ins,
2269                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2270                                                   isVarArg));
2271
2272   SmallVector<SDValue, 16> ArgValues;
2273   int lastInsIndex = -1;
2274
2275   SDValue ArgValue;
2276   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2277     CCValAssign &VA = ArgLocs[i];
2278
2279     // Arguments stored in registers.
2280     if (VA.isRegLoc()) {
2281       EVT RegVT = VA.getLocVT();
2282
2283       if (VA.needsCustom()) {
2284         // f64 and vector types are split up into multiple registers or
2285         // combinations of registers and stack slots.
2286         if (VA.getLocVT() == MVT::v2f64) {
2287           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2288                                                    Chain, DAG, dl);
2289           VA = ArgLocs[++i]; // skip ahead to next loc
2290           SDValue ArgValue2;
2291           if (VA.isMemLoc()) {
2292             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2293             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2294             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2295                                     MachinePointerInfo::getFixedStack(FI),
2296                                     false, false, 0);
2297           } else {
2298             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2299                                              Chain, DAG, dl);
2300           }
2301           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2302           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2303                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2304           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2305                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2306         } else
2307           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2308
2309       } else {
2310         TargetRegisterClass *RC;
2311
2312         if (RegVT == MVT::f32)
2313           RC = ARM::SPRRegisterClass;
2314         else if (RegVT == MVT::f64)
2315           RC = ARM::DPRRegisterClass;
2316         else if (RegVT == MVT::v2f64)
2317           RC = ARM::QPRRegisterClass;
2318         else if (RegVT == MVT::i32)
2319           RC = (AFI->isThumb1OnlyFunction() ?
2320                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2321         else
2322           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2323
2324         // Transform the arguments in physical registers into virtual ones.
2325         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2326         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2327       }
2328
2329       // If this is an 8 or 16-bit value, it is really passed promoted
2330       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2331       // truncate to the right size.
2332       switch (VA.getLocInfo()) {
2333       default: llvm_unreachable("Unknown loc info!");
2334       case CCValAssign::Full: break;
2335       case CCValAssign::BCvt:
2336         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2337         break;
2338       case CCValAssign::SExt:
2339         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2340                                DAG.getValueType(VA.getValVT()));
2341         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2342         break;
2343       case CCValAssign::ZExt:
2344         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2345                                DAG.getValueType(VA.getValVT()));
2346         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2347         break;
2348       }
2349
2350       InVals.push_back(ArgValue);
2351
2352     } else { // VA.isRegLoc()
2353
2354       // sanity check
2355       assert(VA.isMemLoc());
2356       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2357
2358       int index = ArgLocs[i].getValNo();
2359
2360       // Some Ins[] entries become multiple ArgLoc[] entries.
2361       // Process them only once.
2362       if (index != lastInsIndex)
2363         {
2364           ISD::ArgFlagsTy Flags = Ins[index].Flags;
2365           // FIXME: For now, all byval parameter objects are marked mutable. This can be
2366           // changed with more analysis.
2367           // In case of tail call optimization mark all arguments mutable. Since they
2368           // could be overwritten by lowering of arguments in case of a tail call.
2369           if (Flags.isByVal()) {
2370             int FI = MFI->CreateFixedObject(Flags.getByValSize(),
2371                                             VA.getLocMemOffset(), false);
2372             InVals.push_back(DAG.getFrameIndex(FI, getPointerTy()));
2373           } else {
2374             int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
2375                                             VA.getLocMemOffset(), true);
2376
2377             // Create load nodes to retrieve arguments from the stack.
2378             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2379             InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2380                                          MachinePointerInfo::getFixedStack(FI),
2381                                          false, false, 0));
2382           }
2383           lastInsIndex = index;
2384         }
2385     }
2386   }
2387
2388   // varargs
2389   if (isVarArg) {
2390     static const unsigned GPRArgRegs[] = {
2391       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2392     };
2393
2394     unsigned NumGPRs = CCInfo.getFirstUnallocated
2395       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2396
2397     unsigned Align = MF.getTarget().getFrameLowering()->getStackAlignment();
2398     unsigned VARegSize = (4 - NumGPRs) * 4;
2399     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2400     unsigned ArgOffset = CCInfo.getNextStackOffset();
2401     if (VARegSaveSize) {
2402       // If this function is vararg, store any remaining integer argument regs
2403       // to their spots on the stack so that they may be loaded by deferencing
2404       // the result of va_next.
2405       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2406       AFI->setVarArgsFrameIndex(
2407         MFI->CreateFixedObject(VARegSaveSize,
2408                                ArgOffset + VARegSaveSize - VARegSize,
2409                                false));
2410       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2411                                       getPointerTy());
2412
2413       SmallVector<SDValue, 4> MemOps;
2414       for (; NumGPRs < 4; ++NumGPRs) {
2415         TargetRegisterClass *RC;
2416         if (AFI->isThumb1OnlyFunction())
2417           RC = ARM::tGPRRegisterClass;
2418         else
2419           RC = ARM::GPRRegisterClass;
2420
2421         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2422         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2423         SDValue Store =
2424           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2425                MachinePointerInfo::getFixedStack(AFI->getVarArgsFrameIndex()),
2426                        false, false, 0);
2427         MemOps.push_back(Store);
2428         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2429                           DAG.getConstant(4, getPointerTy()));
2430       }
2431       if (!MemOps.empty())
2432         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2433                             &MemOps[0], MemOps.size());
2434     } else
2435       // This will point to the next argument passed via stack.
2436       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2437   }
2438
2439   return Chain;
2440 }
2441
2442 /// isFloatingPointZero - Return true if this is +0.0.
2443 static bool isFloatingPointZero(SDValue Op) {
2444   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2445     return CFP->getValueAPF().isPosZero();
2446   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2447     // Maybe this has already been legalized into the constant pool?
2448     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2449       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2450       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2451         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2452           return CFP->getValueAPF().isPosZero();
2453     }
2454   }
2455   return false;
2456 }
2457
2458 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2459 /// the given operands.
2460 SDValue
2461 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2462                              SDValue &ARMcc, SelectionDAG &DAG,
2463                              DebugLoc dl) const {
2464   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2465     unsigned C = RHSC->getZExtValue();
2466     if (!isLegalICmpImmediate(C)) {
2467       // Constant does not fit, try adjusting it by one?
2468       switch (CC) {
2469       default: break;
2470       case ISD::SETLT:
2471       case ISD::SETGE:
2472         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2473           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2474           RHS = DAG.getConstant(C-1, MVT::i32);
2475         }
2476         break;
2477       case ISD::SETULT:
2478       case ISD::SETUGE:
2479         if (C != 0 && isLegalICmpImmediate(C-1)) {
2480           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2481           RHS = DAG.getConstant(C-1, MVT::i32);
2482         }
2483         break;
2484       case ISD::SETLE:
2485       case ISD::SETGT:
2486         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2487           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2488           RHS = DAG.getConstant(C+1, MVT::i32);
2489         }
2490         break;
2491       case ISD::SETULE:
2492       case ISD::SETUGT:
2493         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2494           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2495           RHS = DAG.getConstant(C+1, MVT::i32);
2496         }
2497         break;
2498       }
2499     }
2500   }
2501
2502   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2503   ARMISD::NodeType CompareType;
2504   switch (CondCode) {
2505   default:
2506     CompareType = ARMISD::CMP;
2507     break;
2508   case ARMCC::EQ:
2509   case ARMCC::NE:
2510     // Uses only Z Flag
2511     CompareType = ARMISD::CMPZ;
2512     break;
2513   }
2514   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2515   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
2516 }
2517
2518 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2519 SDValue
2520 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2521                              DebugLoc dl) const {
2522   SDValue Cmp;
2523   if (!isFloatingPointZero(RHS))
2524     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
2525   else
2526     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
2527   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
2528 }
2529
2530 /// duplicateCmp - Glue values can have only one use, so this function
2531 /// duplicates a comparison node.
2532 SDValue
2533 ARMTargetLowering::duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const {
2534   unsigned Opc = Cmp.getOpcode();
2535   DebugLoc DL = Cmp.getDebugLoc();
2536   if (Opc == ARMISD::CMP || Opc == ARMISD::CMPZ)
2537     return DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
2538
2539   assert(Opc == ARMISD::FMSTAT && "unexpected comparison operation");
2540   Cmp = Cmp.getOperand(0);
2541   Opc = Cmp.getOpcode();
2542   if (Opc == ARMISD::CMPFP)
2543     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
2544   else {
2545     assert(Opc == ARMISD::CMPFPw0 && "unexpected operand of FMSTAT");
2546     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0));
2547   }
2548   return DAG.getNode(ARMISD::FMSTAT, DL, MVT::Glue, Cmp);
2549 }
2550
2551 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2552   SDValue Cond = Op.getOperand(0);
2553   SDValue SelectTrue = Op.getOperand(1);
2554   SDValue SelectFalse = Op.getOperand(2);
2555   DebugLoc dl = Op.getDebugLoc();
2556
2557   // Convert:
2558   //
2559   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2560   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2561   //
2562   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2563     const ConstantSDNode *CMOVTrue =
2564       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2565     const ConstantSDNode *CMOVFalse =
2566       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2567
2568     if (CMOVTrue && CMOVFalse) {
2569       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2570       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2571
2572       SDValue True;
2573       SDValue False;
2574       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2575         True = SelectTrue;
2576         False = SelectFalse;
2577       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2578         True = SelectFalse;
2579         False = SelectTrue;
2580       }
2581
2582       if (True.getNode() && False.getNode()) {
2583         EVT VT = Cond.getValueType();
2584         SDValue ARMcc = Cond.getOperand(2);
2585         SDValue CCR = Cond.getOperand(3);
2586         SDValue Cmp = duplicateCmp(Cond.getOperand(4), DAG);
2587         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2588       }
2589     }
2590   }
2591
2592   return DAG.getSelectCC(dl, Cond,
2593                          DAG.getConstant(0, Cond.getValueType()),
2594                          SelectTrue, SelectFalse, ISD::SETNE);
2595 }
2596
2597 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2598   EVT VT = Op.getValueType();
2599   SDValue LHS = Op.getOperand(0);
2600   SDValue RHS = Op.getOperand(1);
2601   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2602   SDValue TrueVal = Op.getOperand(2);
2603   SDValue FalseVal = Op.getOperand(3);
2604   DebugLoc dl = Op.getDebugLoc();
2605
2606   if (LHS.getValueType() == MVT::i32) {
2607     SDValue ARMcc;
2608     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2609     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2610     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2611   }
2612
2613   ARMCC::CondCodes CondCode, CondCode2;
2614   FPCCToARMCC(CC, CondCode, CondCode2);
2615
2616   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2617   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2618   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2619   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2620                                ARMcc, CCR, Cmp);
2621   if (CondCode2 != ARMCC::AL) {
2622     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2623     // FIXME: Needs another CMP because flag can have but one use.
2624     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2625     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2626                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2627   }
2628   return Result;
2629 }
2630
2631 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2632 /// to morph to an integer compare sequence.
2633 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2634                            const ARMSubtarget *Subtarget) {
2635   SDNode *N = Op.getNode();
2636   if (!N->hasOneUse())
2637     // Otherwise it requires moving the value from fp to integer registers.
2638     return false;
2639   if (!N->getNumValues())
2640     return false;
2641   EVT VT = Op.getValueType();
2642   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2643     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2644     // vmrs are very slow, e.g. cortex-a8.
2645     return false;
2646
2647   if (isFloatingPointZero(Op)) {
2648     SeenZero = true;
2649     return true;
2650   }
2651   return ISD::isNormalLoad(N);
2652 }
2653
2654 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2655   if (isFloatingPointZero(Op))
2656     return DAG.getConstant(0, MVT::i32);
2657
2658   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2659     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2660                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
2661                        Ld->isVolatile(), Ld->isNonTemporal(),
2662                        Ld->getAlignment());
2663
2664   llvm_unreachable("Unknown VFP cmp argument!");
2665 }
2666
2667 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2668                            SDValue &RetVal1, SDValue &RetVal2) {
2669   if (isFloatingPointZero(Op)) {
2670     RetVal1 = DAG.getConstant(0, MVT::i32);
2671     RetVal2 = DAG.getConstant(0, MVT::i32);
2672     return;
2673   }
2674
2675   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2676     SDValue Ptr = Ld->getBasePtr();
2677     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2678                           Ld->getChain(), Ptr,
2679                           Ld->getPointerInfo(),
2680                           Ld->isVolatile(), Ld->isNonTemporal(),
2681                           Ld->getAlignment());
2682
2683     EVT PtrType = Ptr.getValueType();
2684     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2685     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2686                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2687     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2688                           Ld->getChain(), NewPtr,
2689                           Ld->getPointerInfo().getWithOffset(4),
2690                           Ld->isVolatile(), Ld->isNonTemporal(),
2691                           NewAlign);
2692     return;
2693   }
2694
2695   llvm_unreachable("Unknown VFP cmp argument!");
2696 }
2697
2698 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2699 /// f32 and even f64 comparisons to integer ones.
2700 SDValue
2701 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2702   SDValue Chain = Op.getOperand(0);
2703   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2704   SDValue LHS = Op.getOperand(2);
2705   SDValue RHS = Op.getOperand(3);
2706   SDValue Dest = Op.getOperand(4);
2707   DebugLoc dl = Op.getDebugLoc();
2708
2709   bool SeenZero = false;
2710   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2711       canChangeToInt(RHS, SeenZero, Subtarget) &&
2712       // If one of the operand is zero, it's safe to ignore the NaN case since
2713       // we only care about equality comparisons.
2714       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2715     // If unsafe fp math optimization is enabled and there are no other uses of
2716     // the CMP operands, and the condition code is EQ or NE, we can optimize it
2717     // to an integer comparison.
2718     if (CC == ISD::SETOEQ)
2719       CC = ISD::SETEQ;
2720     else if (CC == ISD::SETUNE)
2721       CC = ISD::SETNE;
2722
2723     SDValue ARMcc;
2724     if (LHS.getValueType() == MVT::f32) {
2725       LHS = bitcastf32Toi32(LHS, DAG);
2726       RHS = bitcastf32Toi32(RHS, DAG);
2727       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2728       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2729       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2730                          Chain, Dest, ARMcc, CCR, Cmp);
2731     }
2732
2733     SDValue LHS1, LHS2;
2734     SDValue RHS1, RHS2;
2735     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2736     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2737     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2738     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2739     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
2740     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2741     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2742   }
2743
2744   return SDValue();
2745 }
2746
2747 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2748   SDValue Chain = Op.getOperand(0);
2749   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2750   SDValue LHS = Op.getOperand(2);
2751   SDValue RHS = Op.getOperand(3);
2752   SDValue Dest = Op.getOperand(4);
2753   DebugLoc dl = Op.getDebugLoc();
2754
2755   if (LHS.getValueType() == MVT::i32) {
2756     SDValue ARMcc;
2757     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2758     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2759     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2760                        Chain, Dest, ARMcc, CCR, Cmp);
2761   }
2762
2763   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2764
2765   if (UnsafeFPMath &&
2766       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2767        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2768     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2769     if (Result.getNode())
2770       return Result;
2771   }
2772
2773   ARMCC::CondCodes CondCode, CondCode2;
2774   FPCCToARMCC(CC, CondCode, CondCode2);
2775
2776   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2777   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2778   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2779   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
2780   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2781   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2782   if (CondCode2 != ARMCC::AL) {
2783     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2784     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2785     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2786   }
2787   return Res;
2788 }
2789
2790 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2791   SDValue Chain = Op.getOperand(0);
2792   SDValue Table = Op.getOperand(1);
2793   SDValue Index = Op.getOperand(2);
2794   DebugLoc dl = Op.getDebugLoc();
2795
2796   EVT PTy = getPointerTy();
2797   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2798   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2799   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2800   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2801   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2802   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2803   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2804   if (Subtarget->isThumb2()) {
2805     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2806     // which does another jump to the destination. This also makes it easier
2807     // to translate it to TBB / TBH later.
2808     // FIXME: This might not work if the function is extremely large.
2809     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2810                        Addr, Op.getOperand(2), JTI, UId);
2811   }
2812   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2813     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2814                        MachinePointerInfo::getJumpTable(),
2815                        false, false, 0);
2816     Chain = Addr.getValue(1);
2817     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2818     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2819   } else {
2820     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2821                        MachinePointerInfo::getJumpTable(), false, false, 0);
2822     Chain = Addr.getValue(1);
2823     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2824   }
2825 }
2826
2827 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2828   DebugLoc dl = Op.getDebugLoc();
2829   unsigned Opc;
2830
2831   switch (Op.getOpcode()) {
2832   default:
2833     assert(0 && "Invalid opcode!");
2834   case ISD::FP_TO_SINT:
2835     Opc = ARMISD::FTOSI;
2836     break;
2837   case ISD::FP_TO_UINT:
2838     Opc = ARMISD::FTOUI;
2839     break;
2840   }
2841   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2842   return DAG.getNode(ISD::BITCAST, dl, MVT::i32, Op);
2843 }
2844
2845 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2846   EVT VT = Op.getValueType();
2847   DebugLoc dl = Op.getDebugLoc();
2848   unsigned Opc;
2849
2850   switch (Op.getOpcode()) {
2851   default:
2852     assert(0 && "Invalid opcode!");
2853   case ISD::SINT_TO_FP:
2854     Opc = ARMISD::SITOF;
2855     break;
2856   case ISD::UINT_TO_FP:
2857     Opc = ARMISD::UITOF;
2858     break;
2859   }
2860
2861   Op = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Op.getOperand(0));
2862   return DAG.getNode(Opc, dl, VT, Op);
2863 }
2864
2865 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2866   // Implement fcopysign with a fabs and a conditional fneg.
2867   SDValue Tmp0 = Op.getOperand(0);
2868   SDValue Tmp1 = Op.getOperand(1);
2869   DebugLoc dl = Op.getDebugLoc();
2870   EVT VT = Op.getValueType();
2871   EVT SrcVT = Tmp1.getValueType();
2872   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
2873     Tmp0.getOpcode() == ARMISD::VMOVDRR;
2874   bool UseNEON = !InGPR && Subtarget->hasNEON();
2875
2876   if (UseNEON) {
2877     // Use VBSL to copy the sign bit.
2878     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
2879     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
2880                                DAG.getTargetConstant(EncodedVal, MVT::i32));
2881     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
2882     if (VT == MVT::f64)
2883       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
2884                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
2885                          DAG.getConstant(32, MVT::i32));
2886     else /*if (VT == MVT::f32)*/
2887       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
2888     if (SrcVT == MVT::f32) {
2889       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
2890       if (VT == MVT::f64)
2891         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
2892                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
2893                            DAG.getConstant(32, MVT::i32));
2894     }
2895     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
2896     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
2897
2898     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
2899                                             MVT::i32);
2900     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
2901     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
2902                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
2903
2904     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
2905                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
2906                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
2907     if (VT == MVT::f32) {
2908       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
2909       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
2910                         DAG.getConstant(0, MVT::i32));
2911     } else {
2912       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
2913     }
2914
2915     return Res;
2916   }
2917
2918   // Bitcast operand 1 to i32.
2919   if (SrcVT == MVT::f64)
2920     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
2921                        &Tmp1, 1).getValue(1);
2922   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
2923
2924   // Or in the signbit with integer operations.
2925   SDValue Mask1 = DAG.getConstant(0x80000000, MVT::i32);
2926   SDValue Mask2 = DAG.getConstant(0x7fffffff, MVT::i32);
2927   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
2928   if (VT == MVT::f32) {
2929     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
2930                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
2931     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
2932                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
2933   }
2934
2935   // f64: Or the high part with signbit and then combine two parts.
2936   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
2937                      &Tmp0, 1);
2938   SDValue Lo = Tmp0.getValue(0);
2939   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
2940   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
2941   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
2942 }
2943
2944 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2945   MachineFunction &MF = DAG.getMachineFunction();
2946   MachineFrameInfo *MFI = MF.getFrameInfo();
2947   MFI->setReturnAddressIsTaken(true);
2948
2949   EVT VT = Op.getValueType();
2950   DebugLoc dl = Op.getDebugLoc();
2951   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2952   if (Depth) {
2953     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2954     SDValue Offset = DAG.getConstant(4, MVT::i32);
2955     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2956                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2957                        MachinePointerInfo(), false, false, 0);
2958   }
2959
2960   // Return LR, which contains the return address. Mark it an implicit live-in.
2961   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2962   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2963 }
2964
2965 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2966   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2967   MFI->setFrameAddressIsTaken(true);
2968
2969   EVT VT = Op.getValueType();
2970   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2971   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2972   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2973     ? ARM::R7 : ARM::R11;
2974   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2975   while (Depth--)
2976     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
2977                             MachinePointerInfo(),
2978                             false, false, 0);
2979   return FrameAddr;
2980 }
2981
2982 /// ExpandBITCAST - If the target supports VFP, this function is called to
2983 /// expand a bit convert where either the source or destination type is i64 to
2984 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2985 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2986 /// vectors), since the legalizer won't know what to do with that.
2987 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
2988   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2989   DebugLoc dl = N->getDebugLoc();
2990   SDValue Op = N->getOperand(0);
2991
2992   // This function is only supposed to be called for i64 types, either as the
2993   // source or destination of the bit convert.
2994   EVT SrcVT = Op.getValueType();
2995   EVT DstVT = N->getValueType(0);
2996   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2997          "ExpandBITCAST called for non-i64 type");
2998
2999   // Turn i64->f64 into VMOVDRR.
3000   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
3001     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3002                              DAG.getConstant(0, MVT::i32));
3003     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3004                              DAG.getConstant(1, MVT::i32));
3005     return DAG.getNode(ISD::BITCAST, dl, DstVT,
3006                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
3007   }
3008
3009   // Turn f64->i64 into VMOVRRD.
3010   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
3011     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
3012                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
3013     // Merge the pieces into a single i64 value.
3014     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
3015   }
3016
3017   return SDValue();
3018 }
3019
3020 /// getZeroVector - Returns a vector of specified type with all zero elements.
3021 /// Zero vectors are used to represent vector negation and in those cases
3022 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
3023 /// not support i64 elements, so sometimes the zero vectors will need to be
3024 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
3025 /// zero vector.
3026 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3027   assert(VT.isVector() && "Expected a vector type");
3028   // The canonical modified immediate encoding of a zero vector is....0!
3029   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
3030   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
3031   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
3032   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3033 }
3034
3035 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3036 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3037 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
3038                                                 SelectionDAG &DAG) const {
3039   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3040   EVT VT = Op.getValueType();
3041   unsigned VTBits = VT.getSizeInBits();
3042   DebugLoc dl = Op.getDebugLoc();
3043   SDValue ShOpLo = Op.getOperand(0);
3044   SDValue ShOpHi = Op.getOperand(1);
3045   SDValue ShAmt  = Op.getOperand(2);
3046   SDValue ARMcc;
3047   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3048
3049   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3050
3051   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3052                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3053   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3054   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3055                                    DAG.getConstant(VTBits, MVT::i32));
3056   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3057   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3058   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3059
3060   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3061   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3062                           ARMcc, DAG, dl);
3063   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3064   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
3065                            CCR, Cmp);
3066
3067   SDValue Ops[2] = { Lo, Hi };
3068   return DAG.getMergeValues(Ops, 2, dl);
3069 }
3070
3071 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3072 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3073 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
3074                                                SelectionDAG &DAG) const {
3075   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3076   EVT VT = Op.getValueType();
3077   unsigned VTBits = VT.getSizeInBits();
3078   DebugLoc dl = Op.getDebugLoc();
3079   SDValue ShOpLo = Op.getOperand(0);
3080   SDValue ShOpHi = Op.getOperand(1);
3081   SDValue ShAmt  = Op.getOperand(2);
3082   SDValue ARMcc;
3083
3084   assert(Op.getOpcode() == ISD::SHL_PARTS);
3085   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3086                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3087   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3088   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3089                                    DAG.getConstant(VTBits, MVT::i32));
3090   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3091   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3092
3093   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3094   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3095   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3096                           ARMcc, DAG, dl);
3097   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3098   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
3099                            CCR, Cmp);
3100
3101   SDValue Ops[2] = { Lo, Hi };
3102   return DAG.getMergeValues(Ops, 2, dl);
3103 }
3104
3105 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3106                                             SelectionDAG &DAG) const {
3107   // The rounding mode is in bits 23:22 of the FPSCR.
3108   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
3109   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
3110   // so that the shift + and get folded into a bitfield extract.
3111   DebugLoc dl = Op.getDebugLoc();
3112   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
3113                               DAG.getConstant(Intrinsic::arm_get_fpscr,
3114                                               MVT::i32));
3115   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
3116                                   DAG.getConstant(1U << 22, MVT::i32));
3117   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
3118                               DAG.getConstant(22, MVT::i32));
3119   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
3120                      DAG.getConstant(3, MVT::i32));
3121 }
3122
3123 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
3124                          const ARMSubtarget *ST) {
3125   EVT VT = N->getValueType(0);
3126   DebugLoc dl = N->getDebugLoc();
3127
3128   if (!ST->hasV6T2Ops())
3129     return SDValue();
3130
3131   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
3132   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
3133 }
3134
3135 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
3136                           const ARMSubtarget *ST) {
3137   EVT VT = N->getValueType(0);
3138   DebugLoc dl = N->getDebugLoc();
3139
3140   if (!VT.isVector())
3141     return SDValue();
3142
3143   // Lower vector shifts on NEON to use VSHL.
3144   assert(ST->hasNEON() && "unexpected vector shift");
3145
3146   // Left shifts translate directly to the vshiftu intrinsic.
3147   if (N->getOpcode() == ISD::SHL)
3148     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3149                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
3150                        N->getOperand(0), N->getOperand(1));
3151
3152   assert((N->getOpcode() == ISD::SRA ||
3153           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
3154
3155   // NEON uses the same intrinsics for both left and right shifts.  For
3156   // right shifts, the shift amounts are negative, so negate the vector of
3157   // shift amounts.
3158   EVT ShiftVT = N->getOperand(1).getValueType();
3159   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
3160                                      getZeroVector(ShiftVT, DAG, dl),
3161                                      N->getOperand(1));
3162   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
3163                              Intrinsic::arm_neon_vshifts :
3164                              Intrinsic::arm_neon_vshiftu);
3165   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3166                      DAG.getConstant(vshiftInt, MVT::i32),
3167                      N->getOperand(0), NegatedCount);
3168 }
3169
3170 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
3171                                 const ARMSubtarget *ST) {
3172   EVT VT = N->getValueType(0);
3173   DebugLoc dl = N->getDebugLoc();
3174
3175   // We can get here for a node like i32 = ISD::SHL i32, i64
3176   if (VT != MVT::i64)
3177     return SDValue();
3178
3179   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
3180          "Unknown shift to lower!");
3181
3182   // We only lower SRA, SRL of 1 here, all others use generic lowering.
3183   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
3184       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
3185     return SDValue();
3186
3187   // If we are in thumb mode, we don't have RRX.
3188   if (ST->isThumb1Only()) return SDValue();
3189
3190   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
3191   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3192                            DAG.getConstant(0, MVT::i32));
3193   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3194                            DAG.getConstant(1, MVT::i32));
3195
3196   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
3197   // captures the result into a carry flag.
3198   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
3199   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), &Hi, 1);
3200
3201   // The low part is an ARMISD::RRX operand, which shifts the carry in.
3202   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
3203
3204   // Merge the pieces into a single i64 value.
3205  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
3206 }
3207
3208 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
3209   SDValue TmpOp0, TmpOp1;
3210   bool Invert = false;
3211   bool Swap = false;
3212   unsigned Opc = 0;
3213
3214   SDValue Op0 = Op.getOperand(0);
3215   SDValue Op1 = Op.getOperand(1);
3216   SDValue CC = Op.getOperand(2);
3217   EVT VT = Op.getValueType();
3218   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3219   DebugLoc dl = Op.getDebugLoc();
3220
3221   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
3222     switch (SetCCOpcode) {
3223     default: llvm_unreachable("Illegal FP comparison"); break;
3224     case ISD::SETUNE:
3225     case ISD::SETNE:  Invert = true; // Fallthrough
3226     case ISD::SETOEQ:
3227     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3228     case ISD::SETOLT:
3229     case ISD::SETLT: Swap = true; // Fallthrough
3230     case ISD::SETOGT:
3231     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3232     case ISD::SETOLE:
3233     case ISD::SETLE:  Swap = true; // Fallthrough
3234     case ISD::SETOGE:
3235     case ISD::SETGE: Opc = ARMISD::VCGE; break;
3236     case ISD::SETUGE: Swap = true; // Fallthrough
3237     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
3238     case ISD::SETUGT: Swap = true; // Fallthrough
3239     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
3240     case ISD::SETUEQ: Invert = true; // Fallthrough
3241     case ISD::SETONE:
3242       // Expand this to (OLT | OGT).
3243       TmpOp0 = Op0;
3244       TmpOp1 = Op1;
3245       Opc = ISD::OR;
3246       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3247       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
3248       break;
3249     case ISD::SETUO: Invert = true; // Fallthrough
3250     case ISD::SETO:
3251       // Expand this to (OLT | OGE).
3252       TmpOp0 = Op0;
3253       TmpOp1 = Op1;
3254       Opc = ISD::OR;
3255       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3256       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
3257       break;
3258     }
3259   } else {
3260     // Integer comparisons.
3261     switch (SetCCOpcode) {
3262     default: llvm_unreachable("Illegal integer comparison"); break;
3263     case ISD::SETNE:  Invert = true;
3264     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3265     case ISD::SETLT:  Swap = true;
3266     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3267     case ISD::SETLE:  Swap = true;
3268     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
3269     case ISD::SETULT: Swap = true;
3270     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
3271     case ISD::SETULE: Swap = true;
3272     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
3273     }
3274
3275     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
3276     if (Opc == ARMISD::VCEQ) {
3277
3278       SDValue AndOp;
3279       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3280         AndOp = Op0;
3281       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
3282         AndOp = Op1;
3283
3284       // Ignore bitconvert.
3285       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
3286         AndOp = AndOp.getOperand(0);
3287
3288       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
3289         Opc = ARMISD::VTST;
3290         Op0 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(0));
3291         Op1 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(1));
3292         Invert = !Invert;
3293       }
3294     }
3295   }
3296
3297   if (Swap)
3298     std::swap(Op0, Op1);
3299
3300   // If one of the operands is a constant vector zero, attempt to fold the
3301   // comparison to a specialized compare-against-zero form.
3302   SDValue SingleOp;
3303   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3304     SingleOp = Op0;
3305   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
3306     if (Opc == ARMISD::VCGE)
3307       Opc = ARMISD::VCLEZ;
3308     else if (Opc == ARMISD::VCGT)
3309       Opc = ARMISD::VCLTZ;
3310     SingleOp = Op1;
3311   }
3312
3313   SDValue Result;
3314   if (SingleOp.getNode()) {
3315     switch (Opc) {
3316     case ARMISD::VCEQ:
3317       Result = DAG.getNode(ARMISD::VCEQZ, dl, VT, SingleOp); break;
3318     case ARMISD::VCGE:
3319       Result = DAG.getNode(ARMISD::VCGEZ, dl, VT, SingleOp); break;
3320     case ARMISD::VCLEZ:
3321       Result = DAG.getNode(ARMISD::VCLEZ, dl, VT, SingleOp); break;
3322     case ARMISD::VCGT:
3323       Result = DAG.getNode(ARMISD::VCGTZ, dl, VT, SingleOp); break;
3324     case ARMISD::VCLTZ:
3325       Result = DAG.getNode(ARMISD::VCLTZ, dl, VT, SingleOp); break;
3326     default:
3327       Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3328     }
3329   } else {
3330      Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3331   }
3332
3333   if (Invert)
3334     Result = DAG.getNOT(dl, Result, VT);
3335
3336   return Result;
3337 }
3338
3339 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
3340 /// valid vector constant for a NEON instruction with a "modified immediate"
3341 /// operand (e.g., VMOV).  If so, return the encoded value.
3342 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
3343                                  unsigned SplatBitSize, SelectionDAG &DAG,
3344                                  EVT &VT, bool is128Bits, NEONModImmType type) {
3345   unsigned OpCmode, Imm;
3346
3347   // SplatBitSize is set to the smallest size that splats the vector, so a
3348   // zero vector will always have SplatBitSize == 8.  However, NEON modified
3349   // immediate instructions others than VMOV do not support the 8-bit encoding
3350   // of a zero vector, and the default encoding of zero is supposed to be the
3351   // 32-bit version.
3352   if (SplatBits == 0)
3353     SplatBitSize = 32;
3354
3355   switch (SplatBitSize) {
3356   case 8:
3357     if (type != VMOVModImm)
3358       return SDValue();
3359     // Any 1-byte value is OK.  Op=0, Cmode=1110.
3360     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
3361     OpCmode = 0xe;
3362     Imm = SplatBits;
3363     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
3364     break;
3365
3366   case 16:
3367     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
3368     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
3369     if ((SplatBits & ~0xff) == 0) {
3370       // Value = 0x00nn: Op=x, Cmode=100x.
3371       OpCmode = 0x8;
3372       Imm = SplatBits;
3373       break;
3374     }
3375     if ((SplatBits & ~0xff00) == 0) {
3376       // Value = 0xnn00: Op=x, Cmode=101x.
3377       OpCmode = 0xa;
3378       Imm = SplatBits >> 8;
3379       break;
3380     }
3381     return SDValue();
3382
3383   case 32:
3384     // NEON's 32-bit VMOV supports splat values where:
3385     // * only one byte is nonzero, or
3386     // * the least significant byte is 0xff and the second byte is nonzero, or
3387     // * the least significant 2 bytes are 0xff and the third is nonzero.
3388     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3389     if ((SplatBits & ~0xff) == 0) {
3390       // Value = 0x000000nn: Op=x, Cmode=000x.
3391       OpCmode = 0;
3392       Imm = SplatBits;
3393       break;
3394     }
3395     if ((SplatBits & ~0xff00) == 0) {
3396       // Value = 0x0000nn00: Op=x, Cmode=001x.
3397       OpCmode = 0x2;
3398       Imm = SplatBits >> 8;
3399       break;
3400     }
3401     if ((SplatBits & ~0xff0000) == 0) {
3402       // Value = 0x00nn0000: Op=x, Cmode=010x.
3403       OpCmode = 0x4;
3404       Imm = SplatBits >> 16;
3405       break;
3406     }
3407     if ((SplatBits & ~0xff000000) == 0) {
3408       // Value = 0xnn000000: Op=x, Cmode=011x.
3409       OpCmode = 0x6;
3410       Imm = SplatBits >> 24;
3411       break;
3412     }
3413
3414     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
3415     if (type == OtherModImm) return SDValue();
3416
3417     if ((SplatBits & ~0xffff) == 0 &&
3418         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3419       // Value = 0x0000nnff: Op=x, Cmode=1100.
3420       OpCmode = 0xc;
3421       Imm = SplatBits >> 8;
3422       SplatBits |= 0xff;
3423       break;
3424     }
3425
3426     if ((SplatBits & ~0xffffff) == 0 &&
3427         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3428       // Value = 0x00nnffff: Op=x, Cmode=1101.
3429       OpCmode = 0xd;
3430       Imm = SplatBits >> 16;
3431       SplatBits |= 0xffff;
3432       break;
3433     }
3434
3435     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3436     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3437     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3438     // and fall through here to test for a valid 64-bit splat.  But, then the
3439     // caller would also need to check and handle the change in size.
3440     return SDValue();
3441
3442   case 64: {
3443     if (type != VMOVModImm)
3444       return SDValue();
3445     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3446     uint64_t BitMask = 0xff;
3447     uint64_t Val = 0;
3448     unsigned ImmMask = 1;
3449     Imm = 0;
3450     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3451       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3452         Val |= BitMask;
3453         Imm |= ImmMask;
3454       } else if ((SplatBits & BitMask) != 0) {
3455         return SDValue();
3456       }
3457       BitMask <<= 8;
3458       ImmMask <<= 1;
3459     }
3460     // Op=1, Cmode=1110.
3461     OpCmode = 0x1e;
3462     SplatBits = Val;
3463     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3464     break;
3465   }
3466
3467   default:
3468     llvm_unreachable("unexpected size for isNEONModifiedImm");
3469     return SDValue();
3470   }
3471
3472   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3473   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3474 }
3475
3476 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3477                        bool &ReverseVEXT, unsigned &Imm) {
3478   unsigned NumElts = VT.getVectorNumElements();
3479   ReverseVEXT = false;
3480
3481   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3482   if (M[0] < 0)
3483     return false;
3484
3485   Imm = M[0];
3486
3487   // If this is a VEXT shuffle, the immediate value is the index of the first
3488   // element.  The other shuffle indices must be the successive elements after
3489   // the first one.
3490   unsigned ExpectedElt = Imm;
3491   for (unsigned i = 1; i < NumElts; ++i) {
3492     // Increment the expected index.  If it wraps around, it may still be
3493     // a VEXT but the source vectors must be swapped.
3494     ExpectedElt += 1;
3495     if (ExpectedElt == NumElts * 2) {
3496       ExpectedElt = 0;
3497       ReverseVEXT = true;
3498     }
3499
3500     if (M[i] < 0) continue; // ignore UNDEF indices
3501     if (ExpectedElt != static_cast<unsigned>(M[i]))
3502       return false;
3503   }
3504
3505   // Adjust the index value if the source operands will be swapped.
3506   if (ReverseVEXT)
3507     Imm -= NumElts;
3508
3509   return true;
3510 }
3511
3512 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3513 /// instruction with the specified blocksize.  (The order of the elements
3514 /// within each block of the vector is reversed.)
3515 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3516                        unsigned BlockSize) {
3517   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3518          "Only possible block sizes for VREV are: 16, 32, 64");
3519
3520   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3521   if (EltSz == 64)
3522     return false;
3523
3524   unsigned NumElts = VT.getVectorNumElements();
3525   unsigned BlockElts = M[0] + 1;
3526   // If the first shuffle index is UNDEF, be optimistic.
3527   if (M[0] < 0)
3528     BlockElts = BlockSize / EltSz;
3529
3530   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3531     return false;
3532
3533   for (unsigned i = 0; i < NumElts; ++i) {
3534     if (M[i] < 0) continue; // ignore UNDEF indices
3535     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3536       return false;
3537   }
3538
3539   return true;
3540 }
3541
3542 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3543                        unsigned &WhichResult) {
3544   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3545   if (EltSz == 64)
3546     return false;
3547
3548   unsigned NumElts = VT.getVectorNumElements();
3549   WhichResult = (M[0] == 0 ? 0 : 1);
3550   for (unsigned i = 0; i < NumElts; i += 2) {
3551     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3552         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3553       return false;
3554   }
3555   return true;
3556 }
3557
3558 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3559 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3560 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3561 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3562                                 unsigned &WhichResult) {
3563   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3564   if (EltSz == 64)
3565     return false;
3566
3567   unsigned NumElts = VT.getVectorNumElements();
3568   WhichResult = (M[0] == 0 ? 0 : 1);
3569   for (unsigned i = 0; i < NumElts; i += 2) {
3570     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3571         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3572       return false;
3573   }
3574   return true;
3575 }
3576
3577 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3578                        unsigned &WhichResult) {
3579   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3580   if (EltSz == 64)
3581     return false;
3582
3583   unsigned NumElts = VT.getVectorNumElements();
3584   WhichResult = (M[0] == 0 ? 0 : 1);
3585   for (unsigned i = 0; i != NumElts; ++i) {
3586     if (M[i] < 0) continue; // ignore UNDEF indices
3587     if ((unsigned) M[i] != 2 * i + WhichResult)
3588       return false;
3589   }
3590
3591   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3592   if (VT.is64BitVector() && EltSz == 32)
3593     return false;
3594
3595   return true;
3596 }
3597
3598 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3599 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3600 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3601 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3602                                 unsigned &WhichResult) {
3603   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3604   if (EltSz == 64)
3605     return false;
3606
3607   unsigned Half = VT.getVectorNumElements() / 2;
3608   WhichResult = (M[0] == 0 ? 0 : 1);
3609   for (unsigned j = 0; j != 2; ++j) {
3610     unsigned Idx = WhichResult;
3611     for (unsigned i = 0; i != Half; ++i) {
3612       int MIdx = M[i + j * Half];
3613       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3614         return false;
3615       Idx += 2;
3616     }
3617   }
3618
3619   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3620   if (VT.is64BitVector() && EltSz == 32)
3621     return false;
3622
3623   return true;
3624 }
3625
3626 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3627                        unsigned &WhichResult) {
3628   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3629   if (EltSz == 64)
3630     return false;
3631
3632   unsigned NumElts = VT.getVectorNumElements();
3633   WhichResult = (M[0] == 0 ? 0 : 1);
3634   unsigned Idx = WhichResult * NumElts / 2;
3635   for (unsigned i = 0; i != NumElts; i += 2) {
3636     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3637         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3638       return false;
3639     Idx += 1;
3640   }
3641
3642   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3643   if (VT.is64BitVector() && EltSz == 32)
3644     return false;
3645
3646   return true;
3647 }
3648
3649 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3650 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3651 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3652 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3653                                 unsigned &WhichResult) {
3654   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3655   if (EltSz == 64)
3656     return false;
3657
3658   unsigned NumElts = VT.getVectorNumElements();
3659   WhichResult = (M[0] == 0 ? 0 : 1);
3660   unsigned Idx = WhichResult * NumElts / 2;
3661   for (unsigned i = 0; i != NumElts; i += 2) {
3662     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3663         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3664       return false;
3665     Idx += 1;
3666   }
3667
3668   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3669   if (VT.is64BitVector() && EltSz == 32)
3670     return false;
3671
3672   return true;
3673 }
3674
3675 // If N is an integer constant that can be moved into a register in one
3676 // instruction, return an SDValue of such a constant (will become a MOV
3677 // instruction).  Otherwise return null.
3678 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3679                                      const ARMSubtarget *ST, DebugLoc dl) {
3680   uint64_t Val;
3681   if (!isa<ConstantSDNode>(N))
3682     return SDValue();
3683   Val = cast<ConstantSDNode>(N)->getZExtValue();
3684
3685   if (ST->isThumb1Only()) {
3686     if (Val <= 255 || ~Val <= 255)
3687       return DAG.getConstant(Val, MVT::i32);
3688   } else {
3689     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3690       return DAG.getConstant(Val, MVT::i32);
3691   }
3692   return SDValue();
3693 }
3694
3695 // If this is a case we can't handle, return null and let the default
3696 // expansion code take care of it.
3697 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3698                                              const ARMSubtarget *ST) const {
3699   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3700   DebugLoc dl = Op.getDebugLoc();
3701   EVT VT = Op.getValueType();
3702
3703   APInt SplatBits, SplatUndef;
3704   unsigned SplatBitSize;
3705   bool HasAnyUndefs;
3706   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3707     if (SplatBitSize <= 64) {
3708       // Check if an immediate VMOV works.
3709       EVT VmovVT;
3710       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3711                                       SplatUndef.getZExtValue(), SplatBitSize,
3712                                       DAG, VmovVT, VT.is128BitVector(),
3713                                       VMOVModImm);
3714       if (Val.getNode()) {
3715         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3716         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3717       }
3718
3719       // Try an immediate VMVN.
3720       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3721                              ((1LL << SplatBitSize) - 1));
3722       Val = isNEONModifiedImm(NegatedImm,
3723                                       SplatUndef.getZExtValue(), SplatBitSize,
3724                                       DAG, VmovVT, VT.is128BitVector(),
3725                                       VMVNModImm);
3726       if (Val.getNode()) {
3727         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3728         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3729       }
3730     }
3731   }
3732
3733   // Scan through the operands to see if only one value is used.
3734   unsigned NumElts = VT.getVectorNumElements();
3735   bool isOnlyLowElement = true;
3736   bool usesOnlyOneValue = true;
3737   bool isConstant = true;
3738   SDValue Value;
3739   for (unsigned i = 0; i < NumElts; ++i) {
3740     SDValue V = Op.getOperand(i);
3741     if (V.getOpcode() == ISD::UNDEF)
3742       continue;
3743     if (i > 0)
3744       isOnlyLowElement = false;
3745     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3746       isConstant = false;
3747
3748     if (!Value.getNode())
3749       Value = V;
3750     else if (V != Value)
3751       usesOnlyOneValue = false;
3752   }
3753
3754   if (!Value.getNode())
3755     return DAG.getUNDEF(VT);
3756
3757   if (isOnlyLowElement)
3758     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3759
3760   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3761
3762   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3763   // i32 and try again.
3764   if (usesOnlyOneValue && EltSize <= 32) {
3765     if (!isConstant)
3766       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3767     if (VT.getVectorElementType().isFloatingPoint()) {
3768       SmallVector<SDValue, 8> Ops;
3769       for (unsigned i = 0; i < NumElts; ++i)
3770         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
3771                                   Op.getOperand(i)));
3772       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
3773       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], NumElts);
3774       Val = LowerBUILD_VECTOR(Val, DAG, ST);
3775       if (Val.getNode())
3776         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
3777     }
3778     SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3779     if (Val.getNode())
3780       return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3781   }
3782
3783   // If all elements are constants and the case above didn't get hit, fall back
3784   // to the default expansion, which will generate a load from the constant
3785   // pool.
3786   if (isConstant)
3787     return SDValue();
3788
3789   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
3790   if (NumElts >= 4) {
3791     SDValue shuffle = ReconstructShuffle(Op, DAG);
3792     if (shuffle != SDValue())
3793       return shuffle;
3794   }
3795
3796   // Vectors with 32- or 64-bit elements can be built by directly assigning
3797   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3798   // will be legalized.
3799   if (EltSize >= 32) {
3800     // Do the expansion with floating-point types, since that is what the VFP
3801     // registers are defined to use, and since i64 is not legal.
3802     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3803     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3804     SmallVector<SDValue, 8> Ops;
3805     for (unsigned i = 0; i < NumElts; ++i)
3806       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
3807     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3808     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
3809   }
3810
3811   return SDValue();
3812 }
3813
3814 // Gather data to see if the operation can be modelled as a
3815 // shuffle in combination with VEXTs.
3816 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
3817                                               SelectionDAG &DAG) const {
3818   DebugLoc dl = Op.getDebugLoc();
3819   EVT VT = Op.getValueType();
3820   unsigned NumElts = VT.getVectorNumElements();
3821
3822   SmallVector<SDValue, 2> SourceVecs;
3823   SmallVector<unsigned, 2> MinElts;
3824   SmallVector<unsigned, 2> MaxElts;
3825
3826   for (unsigned i = 0; i < NumElts; ++i) {
3827     SDValue V = Op.getOperand(i);
3828     if (V.getOpcode() == ISD::UNDEF)
3829       continue;
3830     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
3831       // A shuffle can only come from building a vector from various
3832       // elements of other vectors.
3833       return SDValue();
3834     }
3835
3836     // Record this extraction against the appropriate vector if possible...
3837     SDValue SourceVec = V.getOperand(0);
3838     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
3839     bool FoundSource = false;
3840     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
3841       if (SourceVecs[j] == SourceVec) {
3842         if (MinElts[j] > EltNo)
3843           MinElts[j] = EltNo;
3844         if (MaxElts[j] < EltNo)
3845           MaxElts[j] = EltNo;
3846         FoundSource = true;
3847         break;
3848       }
3849     }
3850
3851     // Or record a new source if not...
3852     if (!FoundSource) {
3853       SourceVecs.push_back(SourceVec);
3854       MinElts.push_back(EltNo);
3855       MaxElts.push_back(EltNo);
3856     }
3857   }
3858
3859   // Currently only do something sane when at most two source vectors
3860   // involved.
3861   if (SourceVecs.size() > 2)
3862     return SDValue();
3863
3864   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
3865   int VEXTOffsets[2] = {0, 0};
3866
3867   // This loop extracts the usage patterns of the source vectors
3868   // and prepares appropriate SDValues for a shuffle if possible.
3869   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
3870     if (SourceVecs[i].getValueType() == VT) {
3871       // No VEXT necessary
3872       ShuffleSrcs[i] = SourceVecs[i];
3873       VEXTOffsets[i] = 0;
3874       continue;
3875     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
3876       // It probably isn't worth padding out a smaller vector just to
3877       // break it down again in a shuffle.
3878       return SDValue();
3879     }
3880
3881     // Since only 64-bit and 128-bit vectors are legal on ARM and
3882     // we've eliminated the other cases...
3883     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
3884            "unexpected vector sizes in ReconstructShuffle");
3885
3886     if (MaxElts[i] - MinElts[i] >= NumElts) {
3887       // Span too large for a VEXT to cope
3888       return SDValue();
3889     }
3890
3891     if (MinElts[i] >= NumElts) {
3892       // The extraction can just take the second half
3893       VEXTOffsets[i] = NumElts;
3894       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3895                                    SourceVecs[i],
3896                                    DAG.getIntPtrConstant(NumElts));
3897     } else if (MaxElts[i] < NumElts) {
3898       // The extraction can just take the first half
3899       VEXTOffsets[i] = 0;
3900       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3901                                    SourceVecs[i],
3902                                    DAG.getIntPtrConstant(0));
3903     } else {
3904       // An actual VEXT is needed
3905       VEXTOffsets[i] = MinElts[i];
3906       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3907                                      SourceVecs[i],
3908                                      DAG.getIntPtrConstant(0));
3909       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3910                                      SourceVecs[i],
3911                                      DAG.getIntPtrConstant(NumElts));
3912       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
3913                                    DAG.getConstant(VEXTOffsets[i], MVT::i32));
3914     }
3915   }
3916
3917   SmallVector<int, 8> Mask;
3918
3919   for (unsigned i = 0; i < NumElts; ++i) {
3920     SDValue Entry = Op.getOperand(i);
3921     if (Entry.getOpcode() == ISD::UNDEF) {
3922       Mask.push_back(-1);
3923       continue;
3924     }
3925
3926     SDValue ExtractVec = Entry.getOperand(0);
3927     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
3928                                           .getOperand(1))->getSExtValue();
3929     if (ExtractVec == SourceVecs[0]) {
3930       Mask.push_back(ExtractElt - VEXTOffsets[0]);
3931     } else {
3932       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
3933     }
3934   }
3935
3936   // Final check before we try to produce nonsense...
3937   if (isShuffleMaskLegal(Mask, VT))
3938     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
3939                                 &Mask[0]);
3940
3941   return SDValue();
3942 }
3943
3944 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3945 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3946 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3947 /// are assumed to be legal.
3948 bool
3949 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3950                                       EVT VT) const {
3951   if (VT.getVectorNumElements() == 4 &&
3952       (VT.is128BitVector() || VT.is64BitVector())) {
3953     unsigned PFIndexes[4];
3954     for (unsigned i = 0; i != 4; ++i) {
3955       if (M[i] < 0)
3956         PFIndexes[i] = 8;
3957       else
3958         PFIndexes[i] = M[i];
3959     }
3960
3961     // Compute the index in the perfect shuffle table.
3962     unsigned PFTableIndex =
3963       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3964     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3965     unsigned Cost = (PFEntry >> 30);
3966
3967     if (Cost <= 4)
3968       return true;
3969   }
3970
3971   bool ReverseVEXT;
3972   unsigned Imm, WhichResult;
3973
3974   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3975   return (EltSize >= 32 ||
3976           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3977           isVREVMask(M, VT, 64) ||
3978           isVREVMask(M, VT, 32) ||
3979           isVREVMask(M, VT, 16) ||
3980           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3981           isVTRNMask(M, VT, WhichResult) ||
3982           isVUZPMask(M, VT, WhichResult) ||
3983           isVZIPMask(M, VT, WhichResult) ||
3984           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3985           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3986           isVZIP_v_undef_Mask(M, VT, WhichResult));
3987 }
3988
3989 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3990 /// the specified operations to build the shuffle.
3991 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3992                                       SDValue RHS, SelectionDAG &DAG,
3993                                       DebugLoc dl) {
3994   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3995   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3996   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3997
3998   enum {
3999     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4000     OP_VREV,
4001     OP_VDUP0,
4002     OP_VDUP1,
4003     OP_VDUP2,
4004     OP_VDUP3,
4005     OP_VEXT1,
4006     OP_VEXT2,
4007     OP_VEXT3,
4008     OP_VUZPL, // VUZP, left result
4009     OP_VUZPR, // VUZP, right result
4010     OP_VZIPL, // VZIP, left result
4011     OP_VZIPR, // VZIP, right result
4012     OP_VTRNL, // VTRN, left result
4013     OP_VTRNR  // VTRN, right result
4014   };
4015
4016   if (OpNum == OP_COPY) {
4017     if (LHSID == (1*9+2)*9+3) return LHS;
4018     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4019     return RHS;
4020   }
4021
4022   SDValue OpLHS, OpRHS;
4023   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4024   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4025   EVT VT = OpLHS.getValueType();
4026
4027   switch (OpNum) {
4028   default: llvm_unreachable("Unknown shuffle opcode!");
4029   case OP_VREV:
4030     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
4031   case OP_VDUP0:
4032   case OP_VDUP1:
4033   case OP_VDUP2:
4034   case OP_VDUP3:
4035     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
4036                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
4037   case OP_VEXT1:
4038   case OP_VEXT2:
4039   case OP_VEXT3:
4040     return DAG.getNode(ARMISD::VEXT, dl, VT,
4041                        OpLHS, OpRHS,
4042                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
4043   case OP_VUZPL:
4044   case OP_VUZPR:
4045     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4046                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
4047   case OP_VZIPL:
4048   case OP_VZIPR:
4049     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4050                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
4051   case OP_VTRNL:
4052   case OP_VTRNR:
4053     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4054                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
4055   }
4056 }
4057
4058 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4059   SDValue V1 = Op.getOperand(0);
4060   SDValue V2 = Op.getOperand(1);
4061   DebugLoc dl = Op.getDebugLoc();
4062   EVT VT = Op.getValueType();
4063   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4064   SmallVector<int, 8> ShuffleMask;
4065
4066   // Convert shuffles that are directly supported on NEON to target-specific
4067   // DAG nodes, instead of keeping them as shuffles and matching them again
4068   // during code selection.  This is more efficient and avoids the possibility
4069   // of inconsistencies between legalization and selection.
4070   // FIXME: floating-point vectors should be canonicalized to integer vectors
4071   // of the same time so that they get CSEd properly.
4072   SVN->getMask(ShuffleMask);
4073
4074   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4075   if (EltSize <= 32) {
4076     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
4077       int Lane = SVN->getSplatIndex();
4078       // If this is undef splat, generate it via "just" vdup, if possible.
4079       if (Lane == -1) Lane = 0;
4080
4081       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4082         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
4083       }
4084       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
4085                          DAG.getConstant(Lane, MVT::i32));
4086     }
4087
4088     bool ReverseVEXT;
4089     unsigned Imm;
4090     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
4091       if (ReverseVEXT)
4092         std::swap(V1, V2);
4093       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
4094                          DAG.getConstant(Imm, MVT::i32));
4095     }
4096
4097     if (isVREVMask(ShuffleMask, VT, 64))
4098       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
4099     if (isVREVMask(ShuffleMask, VT, 32))
4100       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
4101     if (isVREVMask(ShuffleMask, VT, 16))
4102       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
4103
4104     // Check for Neon shuffles that modify both input vectors in place.
4105     // If both results are used, i.e., if there are two shuffles with the same
4106     // source operands and with masks corresponding to both results of one of
4107     // these operations, DAG memoization will ensure that a single node is
4108     // used for both shuffles.
4109     unsigned WhichResult;
4110     if (isVTRNMask(ShuffleMask, VT, WhichResult))
4111       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4112                          V1, V2).getValue(WhichResult);
4113     if (isVUZPMask(ShuffleMask, VT, WhichResult))
4114       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4115                          V1, V2).getValue(WhichResult);
4116     if (isVZIPMask(ShuffleMask, VT, WhichResult))
4117       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4118                          V1, V2).getValue(WhichResult);
4119
4120     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
4121       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4122                          V1, V1).getValue(WhichResult);
4123     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4124       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4125                          V1, V1).getValue(WhichResult);
4126     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4127       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4128                          V1, V1).getValue(WhichResult);
4129   }
4130
4131   // If the shuffle is not directly supported and it has 4 elements, use
4132   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4133   unsigned NumElts = VT.getVectorNumElements();
4134   if (NumElts == 4) {
4135     unsigned PFIndexes[4];
4136     for (unsigned i = 0; i != 4; ++i) {
4137       if (ShuffleMask[i] < 0)
4138         PFIndexes[i] = 8;
4139       else
4140         PFIndexes[i] = ShuffleMask[i];
4141     }
4142
4143     // Compute the index in the perfect shuffle table.
4144     unsigned PFTableIndex =
4145       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4146     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4147     unsigned Cost = (PFEntry >> 30);
4148
4149     if (Cost <= 4)
4150       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4151   }
4152
4153   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
4154   if (EltSize >= 32) {
4155     // Do the expansion with floating-point types, since that is what the VFP
4156     // registers are defined to use, and since i64 is not legal.
4157     EVT EltVT = EVT::getFloatingPointVT(EltSize);
4158     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
4159     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
4160     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
4161     SmallVector<SDValue, 8> Ops;
4162     for (unsigned i = 0; i < NumElts; ++i) {
4163       if (ShuffleMask[i] < 0)
4164         Ops.push_back(DAG.getUNDEF(EltVT));
4165       else
4166         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
4167                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
4168                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
4169                                                   MVT::i32)));
4170     }
4171     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
4172     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
4173   }
4174
4175   return SDValue();
4176 }
4177
4178 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4179   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
4180   SDValue Lane = Op.getOperand(1);
4181   if (!isa<ConstantSDNode>(Lane))
4182     return SDValue();
4183
4184   SDValue Vec = Op.getOperand(0);
4185   if (Op.getValueType() == MVT::i32 &&
4186       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
4187     DebugLoc dl = Op.getDebugLoc();
4188     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
4189   }
4190
4191   return Op;
4192 }
4193
4194 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
4195   // The only time a CONCAT_VECTORS operation can have legal types is when
4196   // two 64-bit vectors are concatenated to a 128-bit vector.
4197   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
4198          "unexpected CONCAT_VECTORS");
4199   DebugLoc dl = Op.getDebugLoc();
4200   SDValue Val = DAG.getUNDEF(MVT::v2f64);
4201   SDValue Op0 = Op.getOperand(0);
4202   SDValue Op1 = Op.getOperand(1);
4203   if (Op0.getOpcode() != ISD::UNDEF)
4204     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4205                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
4206                       DAG.getIntPtrConstant(0));
4207   if (Op1.getOpcode() != ISD::UNDEF)
4208     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4209                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
4210                       DAG.getIntPtrConstant(1));
4211   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
4212 }
4213
4214 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
4215 /// element has been zero/sign-extended, depending on the isSigned parameter,
4216 /// from an integer type half its size.
4217 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
4218                                    bool isSigned) {
4219   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
4220   EVT VT = N->getValueType(0);
4221   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
4222     SDNode *BVN = N->getOperand(0).getNode();
4223     if (BVN->getValueType(0) != MVT::v4i32 ||
4224         BVN->getOpcode() != ISD::BUILD_VECTOR)
4225       return false;
4226     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4227     unsigned HiElt = 1 - LoElt;
4228     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
4229     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
4230     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
4231     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
4232     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
4233       return false;
4234     if (isSigned) {
4235       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
4236           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
4237         return true;
4238     } else {
4239       if (Hi0->isNullValue() && Hi1->isNullValue())
4240         return true;
4241     }
4242     return false;
4243   }
4244
4245   if (N->getOpcode() != ISD::BUILD_VECTOR)
4246     return false;
4247
4248   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
4249     SDNode *Elt = N->getOperand(i).getNode();
4250     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
4251       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4252       unsigned HalfSize = EltSize / 2;
4253       if (isSigned) {
4254         int64_t SExtVal = C->getSExtValue();
4255         if ((SExtVal >> HalfSize) != (SExtVal >> EltSize))
4256           return false;
4257       } else {
4258         if ((C->getZExtValue() >> HalfSize) != 0)
4259           return false;
4260       }
4261       continue;
4262     }
4263     return false;
4264   }
4265
4266   return true;
4267 }
4268
4269 /// isSignExtended - Check if a node is a vector value that is sign-extended
4270 /// or a constant BUILD_VECTOR with sign-extended elements.
4271 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
4272   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
4273     return true;
4274   if (isExtendedBUILD_VECTOR(N, DAG, true))
4275     return true;
4276   return false;
4277 }
4278
4279 /// isZeroExtended - Check if a node is a vector value that is zero-extended
4280 /// or a constant BUILD_VECTOR with zero-extended elements.
4281 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
4282   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
4283     return true;
4284   if (isExtendedBUILD_VECTOR(N, DAG, false))
4285     return true;
4286   return false;
4287 }
4288
4289 /// SkipExtension - For a node that is a SIGN_EXTEND, ZERO_EXTEND, extending
4290 /// load, or BUILD_VECTOR with extended elements, return the unextended value.
4291 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
4292   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
4293     return N->getOperand(0);
4294   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
4295     return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
4296                        LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
4297                        LD->isNonTemporal(), LD->getAlignment());
4298   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
4299   // have been legalized as a BITCAST from v4i32.
4300   if (N->getOpcode() == ISD::BITCAST) {
4301     SDNode *BVN = N->getOperand(0).getNode();
4302     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
4303            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
4304     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4305     return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), MVT::v2i32,
4306                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
4307   }
4308   // Construct a new BUILD_VECTOR with elements truncated to half the size.
4309   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
4310   EVT VT = N->getValueType(0);
4311   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
4312   unsigned NumElts = VT.getVectorNumElements();
4313   MVT TruncVT = MVT::getIntegerVT(EltSize);
4314   SmallVector<SDValue, 8> Ops;
4315   for (unsigned i = 0; i != NumElts; ++i) {
4316     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
4317     const APInt &CInt = C->getAPIntValue();
4318     Ops.push_back(DAG.getConstant(CInt.trunc(EltSize), TruncVT));
4319   }
4320   return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
4321                      MVT::getVectorVT(TruncVT, NumElts), Ops.data(), NumElts);
4322 }
4323
4324 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
4325   // Multiplications are only custom-lowered for 128-bit vectors so that
4326   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
4327   EVT VT = Op.getValueType();
4328   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
4329   SDNode *N0 = Op.getOperand(0).getNode();
4330   SDNode *N1 = Op.getOperand(1).getNode();
4331   unsigned NewOpc = 0;
4332   if (isSignExtended(N0, DAG) && isSignExtended(N1, DAG))
4333     NewOpc = ARMISD::VMULLs;
4334   else if (isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG))
4335     NewOpc = ARMISD::VMULLu;
4336   else if (VT == MVT::v2i64)
4337     // Fall through to expand this.  It is not legal.
4338     return SDValue();
4339   else
4340     // Other vector multiplications are legal.
4341     return Op;
4342
4343   // Legalize to a VMULL instruction.
4344   DebugLoc DL = Op.getDebugLoc();
4345   SDValue Op0 = SkipExtension(N0, DAG);
4346   SDValue Op1 = SkipExtension(N1, DAG);
4347
4348   assert(Op0.getValueType().is64BitVector() &&
4349          Op1.getValueType().is64BitVector() &&
4350          "unexpected types for extended operands to VMULL");
4351   return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
4352 }
4353
4354 static SDValue
4355 LowerSDIV_v4i8(SDValue X, SDValue Y, DebugLoc dl, SelectionDAG &DAG) {
4356   // Convert to float
4357   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
4358   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
4359   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
4360   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
4361   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
4362   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
4363   // Get reciprocal estimate.
4364   // float4 recip = vrecpeq_f32(yf);
4365   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4366                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), Y);
4367   // Because char has a smaller range than uchar, we can actually get away
4368   // without any newton steps.  This requires that we use a weird bias
4369   // of 0xb000, however (again, this has been exhaustively tested).
4370   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
4371   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
4372   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
4373   Y = DAG.getConstant(0xb000, MVT::i32);
4374   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
4375   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
4376   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
4377   // Convert back to short.
4378   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
4379   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
4380   return X;
4381 }
4382
4383 static SDValue
4384 LowerSDIV_v4i16(SDValue N0, SDValue N1, DebugLoc dl, SelectionDAG &DAG) {
4385   SDValue N2;
4386   // Convert to float.
4387   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
4388   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
4389   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
4390   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
4391   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
4392   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
4393
4394   // Use reciprocal estimate and one refinement step.
4395   // float4 recip = vrecpeq_f32(yf);
4396   // recip *= vrecpsq_f32(yf, recip);
4397   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4398                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
4399   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4400                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4401                    N1, N2);
4402   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4403   // Because short has a smaller range than ushort, we can actually get away
4404   // with only a single newton step.  This requires that we use a weird bias
4405   // of 89, however (again, this has been exhaustively tested).
4406   // float4 result = as_float4(as_int4(xf*recip) + 89);
4407   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
4408   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
4409   N1 = DAG.getConstant(89, MVT::i32);
4410   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
4411   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
4412   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
4413   // Convert back to integer and return.
4414   // return vmovn_s32(vcvt_s32_f32(result));
4415   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
4416   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
4417   return N0;
4418 }
4419
4420 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
4421   EVT VT = Op.getValueType();
4422   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
4423          "unexpected type for custom-lowering ISD::SDIV");
4424
4425   DebugLoc dl = Op.getDebugLoc();
4426   SDValue N0 = Op.getOperand(0);
4427   SDValue N1 = Op.getOperand(1);
4428   SDValue N2, N3;
4429
4430   if (VT == MVT::v8i8) {
4431     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
4432     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
4433
4434     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4435                      DAG.getIntPtrConstant(4));
4436     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4437                      DAG.getIntPtrConstant(4));
4438     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4439                      DAG.getIntPtrConstant(0));
4440     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4441                      DAG.getIntPtrConstant(0));
4442
4443     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
4444     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
4445
4446     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
4447     N0 = LowerCONCAT_VECTORS(N0, DAG);
4448
4449     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
4450     return N0;
4451   }
4452   return LowerSDIV_v4i16(N0, N1, dl, DAG);
4453 }
4454
4455 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
4456   EVT VT = Op.getValueType();
4457   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
4458          "unexpected type for custom-lowering ISD::UDIV");
4459
4460   DebugLoc dl = Op.getDebugLoc();
4461   SDValue N0 = Op.getOperand(0);
4462   SDValue N1 = Op.getOperand(1);
4463   SDValue N2, N3;
4464
4465   if (VT == MVT::v8i8) {
4466     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
4467     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
4468
4469     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4470                      DAG.getIntPtrConstant(4));
4471     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4472                      DAG.getIntPtrConstant(4));
4473     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4474                      DAG.getIntPtrConstant(0));
4475     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4476                      DAG.getIntPtrConstant(0));
4477
4478     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
4479     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
4480
4481     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
4482     N0 = LowerCONCAT_VECTORS(N0, DAG);
4483
4484     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
4485                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, MVT::i32),
4486                      N0);
4487     return N0;
4488   }
4489
4490   // v4i16 sdiv ... Convert to float.
4491   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
4492   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
4493   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
4494   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
4495   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
4496   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
4497
4498   // Use reciprocal estimate and two refinement steps.
4499   // float4 recip = vrecpeq_f32(yf);
4500   // recip *= vrecpsq_f32(yf, recip);
4501   // recip *= vrecpsq_f32(yf, recip);
4502   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4503                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
4504   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4505                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4506                    N1, N2);
4507   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4508   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4509                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4510                    N1, N2);
4511   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4512   // Simply multiplying by the reciprocal estimate can leave us a few ulps
4513   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
4514   // and that it will never cause us to return an answer too large).
4515   // float4 result = as_float4(as_int4(xf*recip) + 89);
4516   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
4517   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
4518   N1 = DAG.getConstant(2, MVT::i32);
4519   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
4520   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
4521   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
4522   // Convert back to integer and return.
4523   // return vmovn_u32(vcvt_s32_f32(result));
4524   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
4525   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
4526   return N0;
4527 }
4528
4529 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4530   switch (Op.getOpcode()) {
4531   default: llvm_unreachable("Don't know how to custom lower this!");
4532   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
4533   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
4534   case ISD::GlobalAddress:
4535     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
4536       LowerGlobalAddressELF(Op, DAG);
4537   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
4538   case ISD::SELECT:        return LowerSELECT(Op, DAG);
4539   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
4540   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
4541   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
4542   case ISD::VASTART:       return LowerVASTART(Op, DAG);
4543   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
4544   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
4545   case ISD::SINT_TO_FP:
4546   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
4547   case ISD::FP_TO_SINT:
4548   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
4549   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
4550   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
4551   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
4552   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
4553   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
4554   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
4555   case ISD::EH_SJLJ_DISPATCHSETUP: return LowerEH_SJLJ_DISPATCHSETUP(Op, DAG);
4556   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
4557                                                                Subtarget);
4558   case ISD::BITCAST:       return ExpandBITCAST(Op.getNode(), DAG);
4559   case ISD::SHL:
4560   case ISD::SRL:
4561   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
4562   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
4563   case ISD::SRL_PARTS:
4564   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
4565   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
4566   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
4567   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
4568   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
4569   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4570   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
4571   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
4572   case ISD::MUL:           return LowerMUL(Op, DAG);
4573   case ISD::SDIV:          return LowerSDIV(Op, DAG);
4574   case ISD::UDIV:          return LowerUDIV(Op, DAG);
4575   }
4576   return SDValue();
4577 }
4578
4579 /// ReplaceNodeResults - Replace the results of node with an illegal result
4580 /// type with new values built out of custom code.
4581 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
4582                                            SmallVectorImpl<SDValue>&Results,
4583                                            SelectionDAG &DAG) const {
4584   SDValue Res;
4585   switch (N->getOpcode()) {
4586   default:
4587     llvm_unreachable("Don't know how to custom expand this!");
4588     break;
4589   case ISD::BITCAST:
4590     Res = ExpandBITCAST(N, DAG);
4591     break;
4592   case ISD::SRL:
4593   case ISD::SRA:
4594     Res = Expand64BitShift(N, DAG, Subtarget);
4595     break;
4596   }
4597   if (Res.getNode())
4598     Results.push_back(Res);
4599 }
4600
4601 //===----------------------------------------------------------------------===//
4602 //                           ARM Scheduler Hooks
4603 //===----------------------------------------------------------------------===//
4604
4605 MachineBasicBlock *
4606 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
4607                                      MachineBasicBlock *BB,
4608                                      unsigned Size) const {
4609   unsigned dest    = MI->getOperand(0).getReg();
4610   unsigned ptr     = MI->getOperand(1).getReg();
4611   unsigned oldval  = MI->getOperand(2).getReg();
4612   unsigned newval  = MI->getOperand(3).getReg();
4613   unsigned scratch = BB->getParent()->getRegInfo()
4614     .createVirtualRegister(ARM::GPRRegisterClass);
4615   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4616   DebugLoc dl = MI->getDebugLoc();
4617   bool isThumb2 = Subtarget->isThumb2();
4618
4619   unsigned ldrOpc, strOpc;
4620   switch (Size) {
4621   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
4622   case 1:
4623     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
4624     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
4625     break;
4626   case 2:
4627     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
4628     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
4629     break;
4630   case 4:
4631     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
4632     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
4633     break;
4634   }
4635
4636   MachineFunction *MF = BB->getParent();
4637   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4638   MachineFunction::iterator It = BB;
4639   ++It; // insert the new blocks after the current block
4640
4641   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
4642   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
4643   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4644   MF->insert(It, loop1MBB);
4645   MF->insert(It, loop2MBB);
4646   MF->insert(It, exitMBB);
4647
4648   // Transfer the remainder of BB and its successor edges to exitMBB.
4649   exitMBB->splice(exitMBB->begin(), BB,
4650                   llvm::next(MachineBasicBlock::iterator(MI)),
4651                   BB->end());
4652   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4653
4654   //  thisMBB:
4655   //   ...
4656   //   fallthrough --> loop1MBB
4657   BB->addSuccessor(loop1MBB);
4658
4659   // loop1MBB:
4660   //   ldrex dest, [ptr]
4661   //   cmp dest, oldval
4662   //   bne exitMBB
4663   BB = loop1MBB;
4664   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
4665   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4666                  .addReg(dest).addReg(oldval));
4667   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4668     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4669   BB->addSuccessor(loop2MBB);
4670   BB->addSuccessor(exitMBB);
4671
4672   // loop2MBB:
4673   //   strex scratch, newval, [ptr]
4674   //   cmp scratch, #0
4675   //   bne loop1MBB
4676   BB = loop2MBB;
4677   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
4678                  .addReg(ptr));
4679   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4680                  .addReg(scratch).addImm(0));
4681   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4682     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4683   BB->addSuccessor(loop1MBB);
4684   BB->addSuccessor(exitMBB);
4685
4686   //  exitMBB:
4687   //   ...
4688   BB = exitMBB;
4689
4690   MI->eraseFromParent();   // The instruction is gone now.
4691
4692   return BB;
4693 }
4694
4695 MachineBasicBlock *
4696 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4697                                     unsigned Size, unsigned BinOpcode) const {
4698   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4699   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4700
4701   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4702   MachineFunction *MF = BB->getParent();
4703   MachineFunction::iterator It = BB;
4704   ++It;
4705
4706   unsigned dest = MI->getOperand(0).getReg();
4707   unsigned ptr = MI->getOperand(1).getReg();
4708   unsigned incr = MI->getOperand(2).getReg();
4709   DebugLoc dl = MI->getDebugLoc();
4710
4711   bool isThumb2 = Subtarget->isThumb2();
4712   unsigned ldrOpc, strOpc;
4713   switch (Size) {
4714   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
4715   case 1:
4716     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
4717     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
4718     break;
4719   case 2:
4720     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
4721     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
4722     break;
4723   case 4:
4724     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
4725     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
4726     break;
4727   }
4728
4729   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4730   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4731   MF->insert(It, loopMBB);
4732   MF->insert(It, exitMBB);
4733
4734   // Transfer the remainder of BB and its successor edges to exitMBB.
4735   exitMBB->splice(exitMBB->begin(), BB,
4736                   llvm::next(MachineBasicBlock::iterator(MI)),
4737                   BB->end());
4738   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4739
4740   MachineRegisterInfo &RegInfo = MF->getRegInfo();
4741   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
4742   unsigned scratch2 = (!BinOpcode) ? incr :
4743     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
4744
4745   //  thisMBB:
4746   //   ...
4747   //   fallthrough --> loopMBB
4748   BB->addSuccessor(loopMBB);
4749
4750   //  loopMBB:
4751   //   ldrex dest, ptr
4752   //   <binop> scratch2, dest, incr
4753   //   strex scratch, scratch2, ptr
4754   //   cmp scratch, #0
4755   //   bne- loopMBB
4756   //   fallthrough --> exitMBB
4757   BB = loopMBB;
4758   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
4759   if (BinOpcode) {
4760     // operand order needs to go the other way for NAND
4761     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
4762       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
4763                      addReg(incr).addReg(dest)).addReg(0);
4764     else
4765       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
4766                      addReg(dest).addReg(incr)).addReg(0);
4767   }
4768
4769   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
4770                  .addReg(ptr));
4771   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4772                  .addReg(scratch).addImm(0));
4773   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4774     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4775
4776   BB->addSuccessor(loopMBB);
4777   BB->addSuccessor(exitMBB);
4778
4779   //  exitMBB:
4780   //   ...
4781   BB = exitMBB;
4782
4783   MI->eraseFromParent();   // The instruction is gone now.
4784
4785   return BB;
4786 }
4787
4788 static
4789 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
4790   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
4791        E = MBB->succ_end(); I != E; ++I)
4792     if (*I != Succ)
4793       return *I;
4794   llvm_unreachable("Expecting a BB with two successors!");
4795 }
4796
4797 MachineBasicBlock *
4798 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4799                                                MachineBasicBlock *BB) const {
4800   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4801   DebugLoc dl = MI->getDebugLoc();
4802   bool isThumb2 = Subtarget->isThumb2();
4803   switch (MI->getOpcode()) {
4804   default:
4805     MI->dump();
4806     llvm_unreachable("Unexpected instr type to insert");
4807
4808   case ARM::ATOMIC_LOAD_ADD_I8:
4809      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4810   case ARM::ATOMIC_LOAD_ADD_I16:
4811      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4812   case ARM::ATOMIC_LOAD_ADD_I32:
4813      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4814
4815   case ARM::ATOMIC_LOAD_AND_I8:
4816      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4817   case ARM::ATOMIC_LOAD_AND_I16:
4818      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4819   case ARM::ATOMIC_LOAD_AND_I32:
4820      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4821
4822   case ARM::ATOMIC_LOAD_OR_I8:
4823      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4824   case ARM::ATOMIC_LOAD_OR_I16:
4825      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4826   case ARM::ATOMIC_LOAD_OR_I32:
4827      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4828
4829   case ARM::ATOMIC_LOAD_XOR_I8:
4830      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4831   case ARM::ATOMIC_LOAD_XOR_I16:
4832      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4833   case ARM::ATOMIC_LOAD_XOR_I32:
4834      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4835
4836   case ARM::ATOMIC_LOAD_NAND_I8:
4837      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4838   case ARM::ATOMIC_LOAD_NAND_I16:
4839      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4840   case ARM::ATOMIC_LOAD_NAND_I32:
4841      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4842
4843   case ARM::ATOMIC_LOAD_SUB_I8:
4844      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4845   case ARM::ATOMIC_LOAD_SUB_I16:
4846      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4847   case ARM::ATOMIC_LOAD_SUB_I32:
4848      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4849
4850   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
4851   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
4852   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
4853
4854   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
4855   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
4856   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
4857
4858   case ARM::tMOVCCr_pseudo: {
4859     // To "insert" a SELECT_CC instruction, we actually have to insert the
4860     // diamond control-flow pattern.  The incoming instruction knows the
4861     // destination vreg to set, the condition code register to branch on, the
4862     // true/false values to select between, and a branch opcode to use.
4863     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4864     MachineFunction::iterator It = BB;
4865     ++It;
4866
4867     //  thisMBB:
4868     //  ...
4869     //   TrueVal = ...
4870     //   cmpTY ccX, r1, r2
4871     //   bCC copy1MBB
4872     //   fallthrough --> copy0MBB
4873     MachineBasicBlock *thisMBB  = BB;
4874     MachineFunction *F = BB->getParent();
4875     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4876     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4877     F->insert(It, copy0MBB);
4878     F->insert(It, sinkMBB);
4879
4880     // Transfer the remainder of BB and its successor edges to sinkMBB.
4881     sinkMBB->splice(sinkMBB->begin(), BB,
4882                     llvm::next(MachineBasicBlock::iterator(MI)),
4883                     BB->end());
4884     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4885
4886     BB->addSuccessor(copy0MBB);
4887     BB->addSuccessor(sinkMBB);
4888
4889     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4890       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4891
4892     //  copy0MBB:
4893     //   %FalseValue = ...
4894     //   # fallthrough to sinkMBB
4895     BB = copy0MBB;
4896
4897     // Update machine-CFG edges
4898     BB->addSuccessor(sinkMBB);
4899
4900     //  sinkMBB:
4901     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4902     //  ...
4903     BB = sinkMBB;
4904     BuildMI(*BB, BB->begin(), dl,
4905             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4906       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4907       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4908
4909     MI->eraseFromParent();   // The pseudo instruction is gone now.
4910     return BB;
4911   }
4912
4913   case ARM::BCCi64:
4914   case ARM::BCCZi64: {
4915     // If there is an unconditional branch to the other successor, remove it.
4916     BB->erase(llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
4917
4918     // Compare both parts that make up the double comparison separately for
4919     // equality.
4920     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4921
4922     unsigned LHS1 = MI->getOperand(1).getReg();
4923     unsigned LHS2 = MI->getOperand(2).getReg();
4924     if (RHSisZero) {
4925       AddDefaultPred(BuildMI(BB, dl,
4926                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4927                      .addReg(LHS1).addImm(0));
4928       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4929         .addReg(LHS2).addImm(0)
4930         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4931     } else {
4932       unsigned RHS1 = MI->getOperand(3).getReg();
4933       unsigned RHS2 = MI->getOperand(4).getReg();
4934       AddDefaultPred(BuildMI(BB, dl,
4935                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4936                      .addReg(LHS1).addReg(RHS1));
4937       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4938         .addReg(LHS2).addReg(RHS2)
4939         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4940     }
4941
4942     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4943     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4944     if (MI->getOperand(0).getImm() == ARMCC::NE)
4945       std::swap(destMBB, exitMBB);
4946
4947     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4948       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4949     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4950       .addMBB(exitMBB);
4951
4952     MI->eraseFromParent();   // The pseudo instruction is gone now.
4953     return BB;
4954   }
4955   }
4956 }
4957
4958 //===----------------------------------------------------------------------===//
4959 //                           ARM Optimization Hooks
4960 //===----------------------------------------------------------------------===//
4961
4962 static
4963 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4964                             TargetLowering::DAGCombinerInfo &DCI) {
4965   SelectionDAG &DAG = DCI.DAG;
4966   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4967   EVT VT = N->getValueType(0);
4968   unsigned Opc = N->getOpcode();
4969   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4970   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4971   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4972   ISD::CondCode CC = ISD::SETCC_INVALID;
4973
4974   if (isSlctCC) {
4975     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4976   } else {
4977     SDValue CCOp = Slct.getOperand(0);
4978     if (CCOp.getOpcode() == ISD::SETCC)
4979       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4980   }
4981
4982   bool DoXform = false;
4983   bool InvCC = false;
4984   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4985           "Bad input!");
4986
4987   if (LHS.getOpcode() == ISD::Constant &&
4988       cast<ConstantSDNode>(LHS)->isNullValue()) {
4989     DoXform = true;
4990   } else if (CC != ISD::SETCC_INVALID &&
4991              RHS.getOpcode() == ISD::Constant &&
4992              cast<ConstantSDNode>(RHS)->isNullValue()) {
4993     std::swap(LHS, RHS);
4994     SDValue Op0 = Slct.getOperand(0);
4995     EVT OpVT = isSlctCC ? Op0.getValueType() :
4996                           Op0.getOperand(0).getValueType();
4997     bool isInt = OpVT.isInteger();
4998     CC = ISD::getSetCCInverse(CC, isInt);
4999
5000     if (!TLI.isCondCodeLegal(CC, OpVT))
5001       return SDValue();         // Inverse operator isn't legal.
5002
5003     DoXform = true;
5004     InvCC = true;
5005   }
5006
5007   if (DoXform) {
5008     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
5009     if (isSlctCC)
5010       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
5011                              Slct.getOperand(0), Slct.getOperand(1), CC);
5012     SDValue CCOp = Slct.getOperand(0);
5013     if (InvCC)
5014       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
5015                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
5016     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
5017                        CCOp, OtherOp, Result);
5018   }
5019   return SDValue();
5020 }
5021
5022 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
5023 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
5024 /// called with the default operands, and if that fails, with commuted
5025 /// operands.
5026 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
5027                                          TargetLowering::DAGCombinerInfo &DCI) {
5028   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
5029   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
5030     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
5031     if (Result.getNode()) return Result;
5032   }
5033   return SDValue();
5034 }
5035
5036 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
5037 ///
5038 static SDValue PerformADDCombine(SDNode *N,
5039                                  TargetLowering::DAGCombinerInfo &DCI) {
5040   SDValue N0 = N->getOperand(0);
5041   SDValue N1 = N->getOperand(1);
5042
5043   // First try with the default operand order.
5044   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
5045   if (Result.getNode())
5046     return Result;
5047
5048   // If that didn't work, try again with the operands commuted.
5049   return PerformADDCombineWithOperands(N, N1, N0, DCI);
5050 }
5051
5052 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
5053 ///
5054 static SDValue PerformSUBCombine(SDNode *N,
5055                                  TargetLowering::DAGCombinerInfo &DCI) {
5056   SDValue N0 = N->getOperand(0);
5057   SDValue N1 = N->getOperand(1);
5058
5059   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
5060   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
5061     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
5062     if (Result.getNode()) return Result;
5063   }
5064
5065   return SDValue();
5066 }
5067
5068 static SDValue PerformMULCombine(SDNode *N,
5069                                  TargetLowering::DAGCombinerInfo &DCI,
5070                                  const ARMSubtarget *Subtarget) {
5071   SelectionDAG &DAG = DCI.DAG;
5072
5073   if (Subtarget->isThumb1Only())
5074     return SDValue();
5075
5076   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
5077     return SDValue();
5078
5079   EVT VT = N->getValueType(0);
5080   if (VT != MVT::i32)
5081     return SDValue();
5082
5083   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
5084   if (!C)
5085     return SDValue();
5086
5087   uint64_t MulAmt = C->getZExtValue();
5088   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
5089   ShiftAmt = ShiftAmt & (32 - 1);
5090   SDValue V = N->getOperand(0);
5091   DebugLoc DL = N->getDebugLoc();
5092
5093   SDValue Res;
5094   MulAmt >>= ShiftAmt;
5095   if (isPowerOf2_32(MulAmt - 1)) {
5096     // (mul x, 2^N + 1) => (add (shl x, N), x)
5097     Res = DAG.getNode(ISD::ADD, DL, VT,
5098                       V, DAG.getNode(ISD::SHL, DL, VT,
5099                                      V, DAG.getConstant(Log2_32(MulAmt-1),
5100                                                         MVT::i32)));
5101   } else if (isPowerOf2_32(MulAmt + 1)) {
5102     // (mul x, 2^N - 1) => (sub (shl x, N), x)
5103     Res = DAG.getNode(ISD::SUB, DL, VT,
5104                       DAG.getNode(ISD::SHL, DL, VT,
5105                                   V, DAG.getConstant(Log2_32(MulAmt+1),
5106                                                      MVT::i32)),
5107                                                      V);
5108   } else
5109     return SDValue();
5110
5111   if (ShiftAmt != 0)
5112     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
5113                       DAG.getConstant(ShiftAmt, MVT::i32));
5114
5115   // Do not add new nodes to DAG combiner worklist.
5116   DCI.CombineTo(N, Res, false);
5117   return SDValue();
5118 }
5119
5120 static SDValue PerformANDCombine(SDNode *N,
5121                                 TargetLowering::DAGCombinerInfo &DCI) {
5122   // Attempt to use immediate-form VBIC
5123   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
5124   DebugLoc dl = N->getDebugLoc();
5125   EVT VT = N->getValueType(0);
5126   SelectionDAG &DAG = DCI.DAG;
5127
5128   APInt SplatBits, SplatUndef;
5129   unsigned SplatBitSize;
5130   bool HasAnyUndefs;
5131   if (BVN &&
5132       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5133     if (SplatBitSize <= 64) {
5134       EVT VbicVT;
5135       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
5136                                       SplatUndef.getZExtValue(), SplatBitSize,
5137                                       DAG, VbicVT, VT.is128BitVector(),
5138                                       OtherModImm);
5139       if (Val.getNode()) {
5140         SDValue Input =
5141           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
5142         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
5143         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
5144       }
5145     }
5146   }
5147
5148   return SDValue();
5149 }
5150
5151 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
5152 static SDValue PerformORCombine(SDNode *N,
5153                                 TargetLowering::DAGCombinerInfo &DCI,
5154                                 const ARMSubtarget *Subtarget) {
5155   // Attempt to use immediate-form VORR
5156   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
5157   DebugLoc dl = N->getDebugLoc();
5158   EVT VT = N->getValueType(0);
5159   SelectionDAG &DAG = DCI.DAG;
5160
5161   APInt SplatBits, SplatUndef;
5162   unsigned SplatBitSize;
5163   bool HasAnyUndefs;
5164   if (BVN && Subtarget->hasNEON() &&
5165       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5166     if (SplatBitSize <= 64) {
5167       EVT VorrVT;
5168       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
5169                                       SplatUndef.getZExtValue(), SplatBitSize,
5170                                       DAG, VorrVT, VT.is128BitVector(),
5171                                       OtherModImm);
5172       if (Val.getNode()) {
5173         SDValue Input =
5174           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
5175         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
5176         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
5177       }
5178     }
5179   }
5180
5181   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
5182   // reasonable.
5183
5184   // BFI is only available on V6T2+
5185   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
5186     return SDValue();
5187
5188   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
5189   DebugLoc DL = N->getDebugLoc();
5190   // 1) or (and A, mask), val => ARMbfi A, val, mask
5191   //      iff (val & mask) == val
5192   //
5193   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
5194   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
5195   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
5196   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
5197   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
5198   //  (i.e., copy a bitfield value into another bitfield of the same width)
5199   if (N0.getOpcode() != ISD::AND)
5200     return SDValue();
5201
5202   if (VT != MVT::i32)
5203     return SDValue();
5204
5205   SDValue N00 = N0.getOperand(0);
5206
5207   // The value and the mask need to be constants so we can verify this is
5208   // actually a bitfield set. If the mask is 0xffff, we can do better
5209   // via a movt instruction, so don't use BFI in that case.
5210   SDValue MaskOp = N0.getOperand(1);
5211   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
5212   if (!MaskC)
5213     return SDValue();
5214   unsigned Mask = MaskC->getZExtValue();
5215   if (Mask == 0xffff)
5216     return SDValue();
5217   SDValue Res;
5218   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
5219   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
5220   if (N1C) {
5221     unsigned Val = N1C->getZExtValue();
5222     if ((Val & ~Mask) != Val)
5223       return SDValue();
5224
5225     if (ARM::isBitFieldInvertedMask(Mask)) {
5226       Val >>= CountTrailingZeros_32(~Mask);
5227
5228       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
5229                         DAG.getConstant(Val, MVT::i32),
5230                         DAG.getConstant(Mask, MVT::i32));
5231
5232       // Do not add new nodes to DAG combiner worklist.
5233       DCI.CombineTo(N, Res, false);
5234       return SDValue();
5235     }
5236   } else if (N1.getOpcode() == ISD::AND) {
5237     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
5238     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
5239     if (!N11C)
5240       return SDValue();
5241     unsigned Mask2 = N11C->getZExtValue();
5242
5243     if (ARM::isBitFieldInvertedMask(Mask) &&
5244         ARM::isBitFieldInvertedMask(~Mask2) &&
5245         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
5246       // The pack halfword instruction works better for masks that fit it,
5247       // so use that when it's available.
5248       if (Subtarget->hasT2ExtractPack() &&
5249           (Mask == 0xffff || Mask == 0xffff0000))
5250         return SDValue();
5251       // 2a
5252       unsigned lsb = CountTrailingZeros_32(Mask2);
5253       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
5254                         DAG.getConstant(lsb, MVT::i32));
5255       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
5256                         DAG.getConstant(Mask, MVT::i32));
5257       // Do not add new nodes to DAG combiner worklist.
5258       DCI.CombineTo(N, Res, false);
5259       return SDValue();
5260     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
5261                ARM::isBitFieldInvertedMask(Mask2) &&
5262                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
5263       // The pack halfword instruction works better for masks that fit it,
5264       // so use that when it's available.
5265       if (Subtarget->hasT2ExtractPack() &&
5266           (Mask2 == 0xffff || Mask2 == 0xffff0000))
5267         return SDValue();
5268       // 2b
5269       unsigned lsb = CountTrailingZeros_32(Mask);
5270       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
5271                         DAG.getConstant(lsb, MVT::i32));
5272       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
5273                                 DAG.getConstant(Mask2, MVT::i32));
5274       // Do not add new nodes to DAG combiner worklist.
5275       DCI.CombineTo(N, Res, false);
5276       return SDValue();
5277     }
5278   }
5279
5280   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
5281       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
5282       ARM::isBitFieldInvertedMask(~Mask)) {
5283     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
5284     // where lsb(mask) == #shamt and masked bits of B are known zero.
5285     SDValue ShAmt = N00.getOperand(1);
5286     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
5287     unsigned LSB = CountTrailingZeros_32(Mask);
5288     if (ShAmtC != LSB)
5289       return SDValue();
5290
5291     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
5292                       DAG.getConstant(~Mask, MVT::i32));
5293
5294     // Do not add new nodes to DAG combiner worklist.
5295     DCI.CombineTo(N, Res, false);
5296   }
5297
5298   return SDValue();
5299 }
5300
5301 /// PerformBFICombine - (bfi A, (and B, C1), C2) -> (bfi A, B, C2) iff
5302 /// C1 & C2 == C1.
5303 static SDValue PerformBFICombine(SDNode *N,
5304                                  TargetLowering::DAGCombinerInfo &DCI) {
5305   SDValue N1 = N->getOperand(1);
5306   if (N1.getOpcode() == ISD::AND) {
5307     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
5308     if (!N11C)
5309       return SDValue();
5310     unsigned Mask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
5311     unsigned Mask2 = N11C->getZExtValue();
5312     if ((Mask & Mask2) == Mask2)
5313       return DCI.DAG.getNode(ARMISD::BFI, N->getDebugLoc(), N->getValueType(0),
5314                              N->getOperand(0), N1.getOperand(0),
5315                              N->getOperand(2));
5316   }
5317   return SDValue();
5318 }
5319
5320 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
5321 /// ARMISD::VMOVRRD.
5322 static SDValue PerformVMOVRRDCombine(SDNode *N,
5323                                      TargetLowering::DAGCombinerInfo &DCI) {
5324   // vmovrrd(vmovdrr x, y) -> x,y
5325   SDValue InDouble = N->getOperand(0);
5326   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
5327     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
5328   return SDValue();
5329 }
5330
5331 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
5332 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
5333 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
5334   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
5335   SDValue Op0 = N->getOperand(0);
5336   SDValue Op1 = N->getOperand(1);
5337   if (Op0.getOpcode() == ISD::BITCAST)
5338     Op0 = Op0.getOperand(0);
5339   if (Op1.getOpcode() == ISD::BITCAST)
5340     Op1 = Op1.getOperand(0);
5341   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
5342       Op0.getNode() == Op1.getNode() &&
5343       Op0.getResNo() == 0 && Op1.getResNo() == 1)
5344     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
5345                        N->getValueType(0), Op0.getOperand(0));
5346   return SDValue();
5347 }
5348
5349 /// PerformSTORECombine - Target-specific dag combine xforms for
5350 /// ISD::STORE.
5351 static SDValue PerformSTORECombine(SDNode *N,
5352                                    TargetLowering::DAGCombinerInfo &DCI) {
5353   // Bitcast an i64 store extracted from a vector to f64.
5354   // Otherwise, the i64 value will be legalized to a pair of i32 values.
5355   StoreSDNode *St = cast<StoreSDNode>(N);
5356   SDValue StVal = St->getValue();
5357   if (!ISD::isNormalStore(St) || St->isVolatile() ||
5358       StVal.getValueType() != MVT::i64 ||
5359       StVal.getNode()->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5360     return SDValue();
5361
5362   SelectionDAG &DAG = DCI.DAG;
5363   DebugLoc dl = StVal.getDebugLoc();
5364   SDValue IntVec = StVal.getOperand(0);
5365   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
5366                                  IntVec.getValueType().getVectorNumElements());
5367   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
5368   SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5369                                Vec, StVal.getOperand(1));
5370   dl = N->getDebugLoc();
5371   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
5372   // Make the DAGCombiner fold the bitcasts.
5373   DCI.AddToWorklist(Vec.getNode());
5374   DCI.AddToWorklist(ExtElt.getNode());
5375   DCI.AddToWorklist(V.getNode());
5376   return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
5377                       St->getPointerInfo(), St->isVolatile(),
5378                       St->isNonTemporal(), St->getAlignment(),
5379                       St->getTBAAInfo());
5380 }
5381
5382 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
5383 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
5384 /// i64 vector to have f64 elements, since the value can then be loaded
5385 /// directly into a VFP register.
5386 static bool hasNormalLoadOperand(SDNode *N) {
5387   unsigned NumElts = N->getValueType(0).getVectorNumElements();
5388   for (unsigned i = 0; i < NumElts; ++i) {
5389     SDNode *Elt = N->getOperand(i).getNode();
5390     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
5391       return true;
5392   }
5393   return false;
5394 }
5395
5396 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
5397 /// ISD::BUILD_VECTOR.
5398 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
5399                                           TargetLowering::DAGCombinerInfo &DCI){
5400   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
5401   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
5402   // into a pair of GPRs, which is fine when the value is used as a scalar,
5403   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
5404   SelectionDAG &DAG = DCI.DAG;
5405   if (N->getNumOperands() == 2) {
5406     SDValue RV = PerformVMOVDRRCombine(N, DAG);
5407     if (RV.getNode())
5408       return RV;
5409   }
5410
5411   // Load i64 elements as f64 values so that type legalization does not split
5412   // them up into i32 values.
5413   EVT VT = N->getValueType(0);
5414   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
5415     return SDValue();
5416   DebugLoc dl = N->getDebugLoc();
5417   SmallVector<SDValue, 8> Ops;
5418   unsigned NumElts = VT.getVectorNumElements();
5419   for (unsigned i = 0; i < NumElts; ++i) {
5420     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
5421     Ops.push_back(V);
5422     // Make the DAGCombiner fold the bitcast.
5423     DCI.AddToWorklist(V.getNode());
5424   }
5425   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
5426   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops.data(), NumElts);
5427   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
5428 }
5429
5430 /// PerformInsertEltCombine - Target-specific dag combine xforms for
5431 /// ISD::INSERT_VECTOR_ELT.
5432 static SDValue PerformInsertEltCombine(SDNode *N,
5433                                        TargetLowering::DAGCombinerInfo &DCI) {
5434   // Bitcast an i64 load inserted into a vector to f64.
5435   // Otherwise, the i64 value will be legalized to a pair of i32 values.
5436   EVT VT = N->getValueType(0);
5437   SDNode *Elt = N->getOperand(1).getNode();
5438   if (VT.getVectorElementType() != MVT::i64 ||
5439       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
5440     return SDValue();
5441
5442   SelectionDAG &DAG = DCI.DAG;
5443   DebugLoc dl = N->getDebugLoc();
5444   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
5445                                  VT.getVectorNumElements());
5446   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
5447   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
5448   // Make the DAGCombiner fold the bitcasts.
5449   DCI.AddToWorklist(Vec.getNode());
5450   DCI.AddToWorklist(V.getNode());
5451   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
5452                                Vec, V, N->getOperand(2));
5453   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
5454 }
5455
5456 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
5457 /// ISD::VECTOR_SHUFFLE.
5458 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
5459   // The LLVM shufflevector instruction does not require the shuffle mask
5460   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
5461   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
5462   // operands do not match the mask length, they are extended by concatenating
5463   // them with undef vectors.  That is probably the right thing for other
5464   // targets, but for NEON it is better to concatenate two double-register
5465   // size vector operands into a single quad-register size vector.  Do that
5466   // transformation here:
5467   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
5468   //   shuffle(concat(v1, v2), undef)
5469   SDValue Op0 = N->getOperand(0);
5470   SDValue Op1 = N->getOperand(1);
5471   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
5472       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
5473       Op0.getNumOperands() != 2 ||
5474       Op1.getNumOperands() != 2)
5475     return SDValue();
5476   SDValue Concat0Op1 = Op0.getOperand(1);
5477   SDValue Concat1Op1 = Op1.getOperand(1);
5478   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
5479       Concat1Op1.getOpcode() != ISD::UNDEF)
5480     return SDValue();
5481   // Skip the transformation if any of the types are illegal.
5482   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5483   EVT VT = N->getValueType(0);
5484   if (!TLI.isTypeLegal(VT) ||
5485       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
5486       !TLI.isTypeLegal(Concat1Op1.getValueType()))
5487     return SDValue();
5488
5489   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
5490                                   Op0.getOperand(0), Op1.getOperand(0));
5491   // Translate the shuffle mask.
5492   SmallVector<int, 16> NewMask;
5493   unsigned NumElts = VT.getVectorNumElements();
5494   unsigned HalfElts = NumElts/2;
5495   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
5496   for (unsigned n = 0; n < NumElts; ++n) {
5497     int MaskElt = SVN->getMaskElt(n);
5498     int NewElt = -1;
5499     if (MaskElt < (int)HalfElts)
5500       NewElt = MaskElt;
5501     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
5502       NewElt = HalfElts + MaskElt - NumElts;
5503     NewMask.push_back(NewElt);
5504   }
5505   return DAG.getVectorShuffle(VT, N->getDebugLoc(), NewConcat,
5506                               DAG.getUNDEF(VT), NewMask.data());
5507 }
5508
5509 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP and
5510 /// NEON load/store intrinsics to merge base address updates.
5511 static SDValue CombineBaseUpdate(SDNode *N,
5512                                  TargetLowering::DAGCombinerInfo &DCI) {
5513   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
5514     return SDValue();
5515
5516   SelectionDAG &DAG = DCI.DAG;
5517   bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
5518                       N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
5519   unsigned AddrOpIdx = (isIntrinsic ? 2 : 1);
5520   SDValue Addr = N->getOperand(AddrOpIdx);
5521
5522   // Search for a use of the address operand that is an increment.
5523   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
5524          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
5525     SDNode *User = *UI;
5526     if (User->getOpcode() != ISD::ADD ||
5527         UI.getUse().getResNo() != Addr.getResNo())
5528       continue;
5529
5530     // Check that the add is independent of the load/store.  Otherwise, folding
5531     // it would create a cycle.
5532     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
5533       continue;
5534
5535     // Find the new opcode for the updating load/store.
5536     bool isLoad = true;
5537     bool isLaneOp = false;
5538     unsigned NewOpc = 0;
5539     unsigned NumVecs = 0;
5540     if (isIntrinsic) {
5541       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
5542       switch (IntNo) {
5543       default: assert(0 && "unexpected intrinsic for Neon base update");
5544       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
5545         NumVecs = 1; break;
5546       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
5547         NumVecs = 2; break;
5548       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
5549         NumVecs = 3; break;
5550       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
5551         NumVecs = 4; break;
5552       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
5553         NumVecs = 2; isLaneOp = true; break;
5554       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
5555         NumVecs = 3; isLaneOp = true; break;
5556       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
5557         NumVecs = 4; isLaneOp = true; break;
5558       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
5559         NumVecs = 1; isLoad = false; break;
5560       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
5561         NumVecs = 2; isLoad = false; break;
5562       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
5563         NumVecs = 3; isLoad = false; break;
5564       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
5565         NumVecs = 4; isLoad = false; break;
5566       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
5567         NumVecs = 2; isLoad = false; isLaneOp = true; break;
5568       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
5569         NumVecs = 3; isLoad = false; isLaneOp = true; break;
5570       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
5571         NumVecs = 4; isLoad = false; isLaneOp = true; break;
5572       }
5573     } else {
5574       isLaneOp = true;
5575       switch (N->getOpcode()) {
5576       default: assert(0 && "unexpected opcode for Neon base update");
5577       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
5578       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
5579       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
5580       }
5581     }
5582
5583     // Find the size of memory referenced by the load/store.
5584     EVT VecTy;
5585     if (isLoad)
5586       VecTy = N->getValueType(0);
5587     else
5588       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
5589     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
5590     if (isLaneOp)
5591       NumBytes /= VecTy.getVectorNumElements();
5592
5593     // If the increment is a constant, it must match the memory ref size.
5594     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
5595     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
5596       uint64_t IncVal = CInc->getZExtValue();
5597       if (IncVal != NumBytes)
5598         continue;
5599     } else if (NumBytes >= 3 * 16) {
5600       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
5601       // separate instructions that make it harder to use a non-constant update.
5602       continue;
5603     }
5604
5605     // Create the new updating load/store node.
5606     EVT Tys[6];
5607     unsigned NumResultVecs = (isLoad ? NumVecs : 0);
5608     unsigned n;
5609     for (n = 0; n < NumResultVecs; ++n)
5610       Tys[n] = VecTy;
5611     Tys[n++] = MVT::i32;
5612     Tys[n] = MVT::Other;
5613     SDVTList SDTys = DAG.getVTList(Tys, NumResultVecs+2);
5614     SmallVector<SDValue, 8> Ops;
5615     Ops.push_back(N->getOperand(0)); // incoming chain
5616     Ops.push_back(N->getOperand(AddrOpIdx));
5617     Ops.push_back(Inc);
5618     for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands(); ++i) {
5619       Ops.push_back(N->getOperand(i));
5620     }
5621     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
5622     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, N->getDebugLoc(), SDTys,
5623                                            Ops.data(), Ops.size(),
5624                                            MemInt->getMemoryVT(),
5625                                            MemInt->getMemOperand());
5626
5627     // Update the uses.
5628     std::vector<SDValue> NewResults;
5629     for (unsigned i = 0; i < NumResultVecs; ++i) {
5630       NewResults.push_back(SDValue(UpdN.getNode(), i));
5631     }
5632     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
5633     DCI.CombineTo(N, NewResults);
5634     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
5635
5636     break;
5637   }
5638   return SDValue();
5639 }
5640
5641 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
5642 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
5643 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
5644 /// return true.
5645 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
5646   SelectionDAG &DAG = DCI.DAG;
5647   EVT VT = N->getValueType(0);
5648   // vldN-dup instructions only support 64-bit vectors for N > 1.
5649   if (!VT.is64BitVector())
5650     return false;
5651
5652   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
5653   SDNode *VLD = N->getOperand(0).getNode();
5654   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
5655     return false;
5656   unsigned NumVecs = 0;
5657   unsigned NewOpc = 0;
5658   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
5659   if (IntNo == Intrinsic::arm_neon_vld2lane) {
5660     NumVecs = 2;
5661     NewOpc = ARMISD::VLD2DUP;
5662   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
5663     NumVecs = 3;
5664     NewOpc = ARMISD::VLD3DUP;
5665   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
5666     NumVecs = 4;
5667     NewOpc = ARMISD::VLD4DUP;
5668   } else {
5669     return false;
5670   }
5671
5672   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
5673   // numbers match the load.
5674   unsigned VLDLaneNo =
5675     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
5676   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
5677        UI != UE; ++UI) {
5678     // Ignore uses of the chain result.
5679     if (UI.getUse().getResNo() == NumVecs)
5680       continue;
5681     SDNode *User = *UI;
5682     if (User->getOpcode() != ARMISD::VDUPLANE ||
5683         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
5684       return false;
5685   }
5686
5687   // Create the vldN-dup node.
5688   EVT Tys[5];
5689   unsigned n;
5690   for (n = 0; n < NumVecs; ++n)
5691     Tys[n] = VT;
5692   Tys[n] = MVT::Other;
5693   SDVTList SDTys = DAG.getVTList(Tys, NumVecs+1);
5694   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
5695   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
5696   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, VLD->getDebugLoc(), SDTys,
5697                                            Ops, 2, VLDMemInt->getMemoryVT(),
5698                                            VLDMemInt->getMemOperand());
5699
5700   // Update the uses.
5701   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
5702        UI != UE; ++UI) {
5703     unsigned ResNo = UI.getUse().getResNo();
5704     // Ignore uses of the chain result.
5705     if (ResNo == NumVecs)
5706       continue;
5707     SDNode *User = *UI;
5708     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
5709   }
5710
5711   // Now the vldN-lane intrinsic is dead except for its chain result.
5712   // Update uses of the chain.
5713   std::vector<SDValue> VLDDupResults;
5714   for (unsigned n = 0; n < NumVecs; ++n)
5715     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
5716   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
5717   DCI.CombineTo(VLD, VLDDupResults);
5718
5719   return true;
5720 }
5721
5722 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
5723 /// ARMISD::VDUPLANE.
5724 static SDValue PerformVDUPLANECombine(SDNode *N,
5725                                       TargetLowering::DAGCombinerInfo &DCI) {
5726   SDValue Op = N->getOperand(0);
5727
5728   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
5729   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
5730   if (CombineVLDDUP(N, DCI))
5731     return SDValue(N, 0);
5732
5733   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
5734   // redundant.  Ignore bit_converts for now; element sizes are checked below.
5735   while (Op.getOpcode() == ISD::BITCAST)
5736     Op = Op.getOperand(0);
5737   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
5738     return SDValue();
5739
5740   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
5741   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
5742   // The canonical VMOV for a zero vector uses a 32-bit element size.
5743   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5744   unsigned EltBits;
5745   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
5746     EltSize = 8;
5747   EVT VT = N->getValueType(0);
5748   if (EltSize > VT.getVectorElementType().getSizeInBits())
5749     return SDValue();
5750
5751   return DCI.DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
5752 }
5753
5754 /// getVShiftImm - Check if this is a valid build_vector for the immediate
5755 /// operand of a vector shift operation, where all the elements of the
5756 /// build_vector must have the same constant integer value.
5757 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
5758   // Ignore bit_converts.
5759   while (Op.getOpcode() == ISD::BITCAST)
5760     Op = Op.getOperand(0);
5761   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
5762   APInt SplatBits, SplatUndef;
5763   unsigned SplatBitSize;
5764   bool HasAnyUndefs;
5765   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
5766                                       HasAnyUndefs, ElementBits) ||
5767       SplatBitSize > ElementBits)
5768     return false;
5769   Cnt = SplatBits.getSExtValue();
5770   return true;
5771 }
5772
5773 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
5774 /// operand of a vector shift left operation.  That value must be in the range:
5775 ///   0 <= Value < ElementBits for a left shift; or
5776 ///   0 <= Value <= ElementBits for a long left shift.
5777 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
5778   assert(VT.isVector() && "vector shift count is not a vector type");
5779   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5780   if (! getVShiftImm(Op, ElementBits, Cnt))
5781     return false;
5782   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
5783 }
5784
5785 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
5786 /// operand of a vector shift right operation.  For a shift opcode, the value
5787 /// is positive, but for an intrinsic the value count must be negative. The
5788 /// absolute value must be in the range:
5789 ///   1 <= |Value| <= ElementBits for a right shift; or
5790 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
5791 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
5792                          int64_t &Cnt) {
5793   assert(VT.isVector() && "vector shift count is not a vector type");
5794   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5795   if (! getVShiftImm(Op, ElementBits, Cnt))
5796     return false;
5797   if (isIntrinsic)
5798     Cnt = -Cnt;
5799   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
5800 }
5801
5802 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
5803 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
5804   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5805   switch (IntNo) {
5806   default:
5807     // Don't do anything for most intrinsics.
5808     break;
5809
5810   // Vector shifts: check for immediate versions and lower them.
5811   // Note: This is done during DAG combining instead of DAG legalizing because
5812   // the build_vectors for 64-bit vector element shift counts are generally
5813   // not legal, and it is hard to see their values after they get legalized to
5814   // loads from a constant pool.
5815   case Intrinsic::arm_neon_vshifts:
5816   case Intrinsic::arm_neon_vshiftu:
5817   case Intrinsic::arm_neon_vshiftls:
5818   case Intrinsic::arm_neon_vshiftlu:
5819   case Intrinsic::arm_neon_vshiftn:
5820   case Intrinsic::arm_neon_vrshifts:
5821   case Intrinsic::arm_neon_vrshiftu:
5822   case Intrinsic::arm_neon_vrshiftn:
5823   case Intrinsic::arm_neon_vqshifts:
5824   case Intrinsic::arm_neon_vqshiftu:
5825   case Intrinsic::arm_neon_vqshiftsu:
5826   case Intrinsic::arm_neon_vqshiftns:
5827   case Intrinsic::arm_neon_vqshiftnu:
5828   case Intrinsic::arm_neon_vqshiftnsu:
5829   case Intrinsic::arm_neon_vqrshiftns:
5830   case Intrinsic::arm_neon_vqrshiftnu:
5831   case Intrinsic::arm_neon_vqrshiftnsu: {
5832     EVT VT = N->getOperand(1).getValueType();
5833     int64_t Cnt;
5834     unsigned VShiftOpc = 0;
5835
5836     switch (IntNo) {
5837     case Intrinsic::arm_neon_vshifts:
5838     case Intrinsic::arm_neon_vshiftu:
5839       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
5840         VShiftOpc = ARMISD::VSHL;
5841         break;
5842       }
5843       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
5844         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
5845                      ARMISD::VSHRs : ARMISD::VSHRu);
5846         break;
5847       }
5848       return SDValue();
5849
5850     case Intrinsic::arm_neon_vshiftls:
5851     case Intrinsic::arm_neon_vshiftlu:
5852       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
5853         break;
5854       llvm_unreachable("invalid shift count for vshll intrinsic");
5855
5856     case Intrinsic::arm_neon_vrshifts:
5857     case Intrinsic::arm_neon_vrshiftu:
5858       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
5859         break;
5860       return SDValue();
5861
5862     case Intrinsic::arm_neon_vqshifts:
5863     case Intrinsic::arm_neon_vqshiftu:
5864       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
5865         break;
5866       return SDValue();
5867
5868     case Intrinsic::arm_neon_vqshiftsu:
5869       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
5870         break;
5871       llvm_unreachable("invalid shift count for vqshlu intrinsic");
5872
5873     case Intrinsic::arm_neon_vshiftn:
5874     case Intrinsic::arm_neon_vrshiftn:
5875     case Intrinsic::arm_neon_vqshiftns:
5876     case Intrinsic::arm_neon_vqshiftnu:
5877     case Intrinsic::arm_neon_vqshiftnsu:
5878     case Intrinsic::arm_neon_vqrshiftns:
5879     case Intrinsic::arm_neon_vqrshiftnu:
5880     case Intrinsic::arm_neon_vqrshiftnsu:
5881       // Narrowing shifts require an immediate right shift.
5882       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
5883         break;
5884       llvm_unreachable("invalid shift count for narrowing vector shift "
5885                        "intrinsic");
5886
5887     default:
5888       llvm_unreachable("unhandled vector shift");
5889     }
5890
5891     switch (IntNo) {
5892     case Intrinsic::arm_neon_vshifts:
5893     case Intrinsic::arm_neon_vshiftu:
5894       // Opcode already set above.
5895       break;
5896     case Intrinsic::arm_neon_vshiftls:
5897     case Intrinsic::arm_neon_vshiftlu:
5898       if (Cnt == VT.getVectorElementType().getSizeInBits())
5899         VShiftOpc = ARMISD::VSHLLi;
5900       else
5901         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
5902                      ARMISD::VSHLLs : ARMISD::VSHLLu);
5903       break;
5904     case Intrinsic::arm_neon_vshiftn:
5905       VShiftOpc = ARMISD::VSHRN; break;
5906     case Intrinsic::arm_neon_vrshifts:
5907       VShiftOpc = ARMISD::VRSHRs; break;
5908     case Intrinsic::arm_neon_vrshiftu:
5909       VShiftOpc = ARMISD::VRSHRu; break;
5910     case Intrinsic::arm_neon_vrshiftn:
5911       VShiftOpc = ARMISD::VRSHRN; break;
5912     case Intrinsic::arm_neon_vqshifts:
5913       VShiftOpc = ARMISD::VQSHLs; break;
5914     case Intrinsic::arm_neon_vqshiftu:
5915       VShiftOpc = ARMISD::VQSHLu; break;
5916     case Intrinsic::arm_neon_vqshiftsu:
5917       VShiftOpc = ARMISD::VQSHLsu; break;
5918     case Intrinsic::arm_neon_vqshiftns:
5919       VShiftOpc = ARMISD::VQSHRNs; break;
5920     case Intrinsic::arm_neon_vqshiftnu:
5921       VShiftOpc = ARMISD::VQSHRNu; break;
5922     case Intrinsic::arm_neon_vqshiftnsu:
5923       VShiftOpc = ARMISD::VQSHRNsu; break;
5924     case Intrinsic::arm_neon_vqrshiftns:
5925       VShiftOpc = ARMISD::VQRSHRNs; break;
5926     case Intrinsic::arm_neon_vqrshiftnu:
5927       VShiftOpc = ARMISD::VQRSHRNu; break;
5928     case Intrinsic::arm_neon_vqrshiftnsu:
5929       VShiftOpc = ARMISD::VQRSHRNsu; break;
5930     }
5931
5932     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
5933                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
5934   }
5935
5936   case Intrinsic::arm_neon_vshiftins: {
5937     EVT VT = N->getOperand(1).getValueType();
5938     int64_t Cnt;
5939     unsigned VShiftOpc = 0;
5940
5941     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
5942       VShiftOpc = ARMISD::VSLI;
5943     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
5944       VShiftOpc = ARMISD::VSRI;
5945     else {
5946       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
5947     }
5948
5949     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
5950                        N->getOperand(1), N->getOperand(2),
5951                        DAG.getConstant(Cnt, MVT::i32));
5952   }
5953
5954   case Intrinsic::arm_neon_vqrshifts:
5955   case Intrinsic::arm_neon_vqrshiftu:
5956     // No immediate versions of these to check for.
5957     break;
5958   }
5959
5960   return SDValue();
5961 }
5962
5963 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
5964 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
5965 /// combining instead of DAG legalizing because the build_vectors for 64-bit
5966 /// vector element shift counts are generally not legal, and it is hard to see
5967 /// their values after they get legalized to loads from a constant pool.
5968 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
5969                                    const ARMSubtarget *ST) {
5970   EVT VT = N->getValueType(0);
5971
5972   // Nothing to be done for scalar shifts.
5973   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5974   if (!VT.isVector() || !TLI.isTypeLegal(VT))
5975     return SDValue();
5976
5977   assert(ST->hasNEON() && "unexpected vector shift");
5978   int64_t Cnt;
5979
5980   switch (N->getOpcode()) {
5981   default: llvm_unreachable("unexpected shift opcode");
5982
5983   case ISD::SHL:
5984     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
5985       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
5986                          DAG.getConstant(Cnt, MVT::i32));
5987     break;
5988
5989   case ISD::SRA:
5990   case ISD::SRL:
5991     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
5992       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
5993                             ARMISD::VSHRs : ARMISD::VSHRu);
5994       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
5995                          DAG.getConstant(Cnt, MVT::i32));
5996     }
5997   }
5998   return SDValue();
5999 }
6000
6001 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
6002 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
6003 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
6004                                     const ARMSubtarget *ST) {
6005   SDValue N0 = N->getOperand(0);
6006
6007   // Check for sign- and zero-extensions of vector extract operations of 8-
6008   // and 16-bit vector elements.  NEON supports these directly.  They are
6009   // handled during DAG combining because type legalization will promote them
6010   // to 32-bit types and it is messy to recognize the operations after that.
6011   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
6012     SDValue Vec = N0.getOperand(0);
6013     SDValue Lane = N0.getOperand(1);
6014     EVT VT = N->getValueType(0);
6015     EVT EltVT = N0.getValueType();
6016     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6017
6018     if (VT == MVT::i32 &&
6019         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
6020         TLI.isTypeLegal(Vec.getValueType()) &&
6021         isa<ConstantSDNode>(Lane)) {
6022
6023       unsigned Opc = 0;
6024       switch (N->getOpcode()) {
6025       default: llvm_unreachable("unexpected opcode");
6026       case ISD::SIGN_EXTEND:
6027         Opc = ARMISD::VGETLANEs;
6028         break;
6029       case ISD::ZERO_EXTEND:
6030       case ISD::ANY_EXTEND:
6031         Opc = ARMISD::VGETLANEu;
6032         break;
6033       }
6034       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
6035     }
6036   }
6037
6038   return SDValue();
6039 }
6040
6041 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
6042 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
6043 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
6044                                        const ARMSubtarget *ST) {
6045   // If the target supports NEON, try to use vmax/vmin instructions for f32
6046   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
6047   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
6048   // a NaN; only do the transformation when it matches that behavior.
6049
6050   // For now only do this when using NEON for FP operations; if using VFP, it
6051   // is not obvious that the benefit outweighs the cost of switching to the
6052   // NEON pipeline.
6053   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
6054       N->getValueType(0) != MVT::f32)
6055     return SDValue();
6056
6057   SDValue CondLHS = N->getOperand(0);
6058   SDValue CondRHS = N->getOperand(1);
6059   SDValue LHS = N->getOperand(2);
6060   SDValue RHS = N->getOperand(3);
6061   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
6062
6063   unsigned Opcode = 0;
6064   bool IsReversed;
6065   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
6066     IsReversed = false; // x CC y ? x : y
6067   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
6068     IsReversed = true ; // x CC y ? y : x
6069   } else {
6070     return SDValue();
6071   }
6072
6073   bool IsUnordered;
6074   switch (CC) {
6075   default: break;
6076   case ISD::SETOLT:
6077   case ISD::SETOLE:
6078   case ISD::SETLT:
6079   case ISD::SETLE:
6080   case ISD::SETULT:
6081   case ISD::SETULE:
6082     // If LHS is NaN, an ordered comparison will be false and the result will
6083     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
6084     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
6085     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
6086     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
6087       break;
6088     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
6089     // will return -0, so vmin can only be used for unsafe math or if one of
6090     // the operands is known to be nonzero.
6091     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
6092         !UnsafeFPMath &&
6093         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
6094       break;
6095     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
6096     break;
6097
6098   case ISD::SETOGT:
6099   case ISD::SETOGE:
6100   case ISD::SETGT:
6101   case ISD::SETGE:
6102   case ISD::SETUGT:
6103   case ISD::SETUGE:
6104     // If LHS is NaN, an ordered comparison will be false and the result will
6105     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
6106     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
6107     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
6108     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
6109       break;
6110     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
6111     // will return +0, so vmax can only be used for unsafe math or if one of
6112     // the operands is known to be nonzero.
6113     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
6114         !UnsafeFPMath &&
6115         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
6116       break;
6117     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
6118     break;
6119   }
6120
6121   if (!Opcode)
6122     return SDValue();
6123   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
6124 }
6125
6126 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
6127                                              DAGCombinerInfo &DCI) const {
6128   switch (N->getOpcode()) {
6129   default: break;
6130   case ISD::ADD:        return PerformADDCombine(N, DCI);
6131   case ISD::SUB:        return PerformSUBCombine(N, DCI);
6132   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
6133   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
6134   case ISD::AND:        return PerformANDCombine(N, DCI);
6135   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
6136   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
6137   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
6138   case ISD::STORE:      return PerformSTORECombine(N, DCI);
6139   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI);
6140   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
6141   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
6142   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
6143   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
6144   case ISD::SHL:
6145   case ISD::SRA:
6146   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
6147   case ISD::SIGN_EXTEND:
6148   case ISD::ZERO_EXTEND:
6149   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
6150   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
6151   case ARMISD::VLD2DUP:
6152   case ARMISD::VLD3DUP:
6153   case ARMISD::VLD4DUP:
6154     return CombineBaseUpdate(N, DCI);
6155   case ISD::INTRINSIC_VOID:
6156   case ISD::INTRINSIC_W_CHAIN:
6157     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
6158     case Intrinsic::arm_neon_vld1:
6159     case Intrinsic::arm_neon_vld2:
6160     case Intrinsic::arm_neon_vld3:
6161     case Intrinsic::arm_neon_vld4:
6162     case Intrinsic::arm_neon_vld2lane:
6163     case Intrinsic::arm_neon_vld3lane:
6164     case Intrinsic::arm_neon_vld4lane:
6165     case Intrinsic::arm_neon_vst1:
6166     case Intrinsic::arm_neon_vst2:
6167     case Intrinsic::arm_neon_vst3:
6168     case Intrinsic::arm_neon_vst4:
6169     case Intrinsic::arm_neon_vst2lane:
6170     case Intrinsic::arm_neon_vst3lane:
6171     case Intrinsic::arm_neon_vst4lane:
6172       return CombineBaseUpdate(N, DCI);
6173     default: break;
6174     }
6175     break;
6176   }
6177   return SDValue();
6178 }
6179
6180 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
6181                                                           EVT VT) const {
6182   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
6183 }
6184
6185 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
6186   if (!Subtarget->allowsUnalignedMem())
6187     return false;
6188
6189   switch (VT.getSimpleVT().SimpleTy) {
6190   default:
6191     return false;
6192   case MVT::i8:
6193   case MVT::i16:
6194   case MVT::i32:
6195     return true;
6196   // FIXME: VLD1 etc with standard alignment is legal.
6197   }
6198 }
6199
6200 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
6201   if (V < 0)
6202     return false;
6203
6204   unsigned Scale = 1;
6205   switch (VT.getSimpleVT().SimpleTy) {
6206   default: return false;
6207   case MVT::i1:
6208   case MVT::i8:
6209     // Scale == 1;
6210     break;
6211   case MVT::i16:
6212     // Scale == 2;
6213     Scale = 2;
6214     break;
6215   case MVT::i32:
6216     // Scale == 4;
6217     Scale = 4;
6218     break;
6219   }
6220
6221   if ((V & (Scale - 1)) != 0)
6222     return false;
6223   V /= Scale;
6224   return V == (V & ((1LL << 5) - 1));
6225 }
6226
6227 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
6228                                       const ARMSubtarget *Subtarget) {
6229   bool isNeg = false;
6230   if (V < 0) {
6231     isNeg = true;
6232     V = - V;
6233   }
6234
6235   switch (VT.getSimpleVT().SimpleTy) {
6236   default: return false;
6237   case MVT::i1:
6238   case MVT::i8:
6239   case MVT::i16:
6240   case MVT::i32:
6241     // + imm12 or - imm8
6242     if (isNeg)
6243       return V == (V & ((1LL << 8) - 1));
6244     return V == (V & ((1LL << 12) - 1));
6245   case MVT::f32:
6246   case MVT::f64:
6247     // Same as ARM mode. FIXME: NEON?
6248     if (!Subtarget->hasVFP2())
6249       return false;
6250     if ((V & 3) != 0)
6251       return false;
6252     V >>= 2;
6253     return V == (V & ((1LL << 8) - 1));
6254   }
6255 }
6256
6257 /// isLegalAddressImmediate - Return true if the integer value can be used
6258 /// as the offset of the target addressing mode for load / store of the
6259 /// given type.
6260 static bool isLegalAddressImmediate(int64_t V, EVT VT,
6261                                     const ARMSubtarget *Subtarget) {
6262   if (V == 0)
6263     return true;
6264
6265   if (!VT.isSimple())
6266     return false;
6267
6268   if (Subtarget->isThumb1Only())
6269     return isLegalT1AddressImmediate(V, VT);
6270   else if (Subtarget->isThumb2())
6271     return isLegalT2AddressImmediate(V, VT, Subtarget);
6272
6273   // ARM mode.
6274   if (V < 0)
6275     V = - V;
6276   switch (VT.getSimpleVT().SimpleTy) {
6277   default: return false;
6278   case MVT::i1:
6279   case MVT::i8:
6280   case MVT::i32:
6281     // +- imm12
6282     return V == (V & ((1LL << 12) - 1));
6283   case MVT::i16:
6284     // +- imm8
6285     return V == (V & ((1LL << 8) - 1));
6286   case MVT::f32:
6287   case MVT::f64:
6288     if (!Subtarget->hasVFP2()) // FIXME: NEON?
6289       return false;
6290     if ((V & 3) != 0)
6291       return false;
6292     V >>= 2;
6293     return V == (V & ((1LL << 8) - 1));
6294   }
6295 }
6296
6297 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
6298                                                       EVT VT) const {
6299   int Scale = AM.Scale;
6300   if (Scale < 0)
6301     return false;
6302
6303   switch (VT.getSimpleVT().SimpleTy) {
6304   default: return false;
6305   case MVT::i1:
6306   case MVT::i8:
6307   case MVT::i16:
6308   case MVT::i32:
6309     if (Scale == 1)
6310       return true;
6311     // r + r << imm
6312     Scale = Scale & ~1;
6313     return Scale == 2 || Scale == 4 || Scale == 8;
6314   case MVT::i64:
6315     // r + r
6316     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
6317       return true;
6318     return false;
6319   case MVT::isVoid:
6320     // Note, we allow "void" uses (basically, uses that aren't loads or
6321     // stores), because arm allows folding a scale into many arithmetic
6322     // operations.  This should be made more precise and revisited later.
6323
6324     // Allow r << imm, but the imm has to be a multiple of two.
6325     if (Scale & 1) return false;
6326     return isPowerOf2_32(Scale);
6327   }
6328 }
6329
6330 /// isLegalAddressingMode - Return true if the addressing mode represented
6331 /// by AM is legal for this target, for a load/store of the specified type.
6332 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
6333                                               const Type *Ty) const {
6334   EVT VT = getValueType(Ty, true);
6335   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
6336     return false;
6337
6338   // Can never fold addr of global into load/store.
6339   if (AM.BaseGV)
6340     return false;
6341
6342   switch (AM.Scale) {
6343   case 0:  // no scale reg, must be "r+i" or "r", or "i".
6344     break;
6345   case 1:
6346     if (Subtarget->isThumb1Only())
6347       return false;
6348     // FALL THROUGH.
6349   default:
6350     // ARM doesn't support any R+R*scale+imm addr modes.
6351     if (AM.BaseOffs)
6352       return false;
6353
6354     if (!VT.isSimple())
6355       return false;
6356
6357     if (Subtarget->isThumb2())
6358       return isLegalT2ScaledAddressingMode(AM, VT);
6359
6360     int Scale = AM.Scale;
6361     switch (VT.getSimpleVT().SimpleTy) {
6362     default: return false;
6363     case MVT::i1:
6364     case MVT::i8:
6365     case MVT::i32:
6366       if (Scale < 0) Scale = -Scale;
6367       if (Scale == 1)
6368         return true;
6369       // r + r << imm
6370       return isPowerOf2_32(Scale & ~1);
6371     case MVT::i16:
6372     case MVT::i64:
6373       // r + r
6374       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
6375         return true;
6376       return false;
6377
6378     case MVT::isVoid:
6379       // Note, we allow "void" uses (basically, uses that aren't loads or
6380       // stores), because arm allows folding a scale into many arithmetic
6381       // operations.  This should be made more precise and revisited later.
6382
6383       // Allow r << imm, but the imm has to be a multiple of two.
6384       if (Scale & 1) return false;
6385       return isPowerOf2_32(Scale);
6386     }
6387     break;
6388   }
6389   return true;
6390 }
6391
6392 /// isLegalICmpImmediate - Return true if the specified immediate is legal
6393 /// icmp immediate, that is the target has icmp instructions which can compare
6394 /// a register against the immediate without having to materialize the
6395 /// immediate into a register.
6396 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
6397   if (!Subtarget->isThumb())
6398     return ARM_AM::getSOImmVal(Imm) != -1;
6399   if (Subtarget->isThumb2())
6400     return ARM_AM::getT2SOImmVal(Imm) != -1;
6401   return Imm >= 0 && Imm <= 255;
6402 }
6403
6404 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
6405                                       bool isSEXTLoad, SDValue &Base,
6406                                       SDValue &Offset, bool &isInc,
6407                                       SelectionDAG &DAG) {
6408   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
6409     return false;
6410
6411   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
6412     // AddressingMode 3
6413     Base = Ptr->getOperand(0);
6414     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
6415       int RHSC = (int)RHS->getZExtValue();
6416       if (RHSC < 0 && RHSC > -256) {
6417         assert(Ptr->getOpcode() == ISD::ADD);
6418         isInc = false;
6419         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
6420         return true;
6421       }
6422     }
6423     isInc = (Ptr->getOpcode() == ISD::ADD);
6424     Offset = Ptr->getOperand(1);
6425     return true;
6426   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
6427     // AddressingMode 2
6428     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
6429       int RHSC = (int)RHS->getZExtValue();
6430       if (RHSC < 0 && RHSC > -0x1000) {
6431         assert(Ptr->getOpcode() == ISD::ADD);
6432         isInc = false;
6433         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
6434         Base = Ptr->getOperand(0);
6435         return true;
6436       }
6437     }
6438
6439     if (Ptr->getOpcode() == ISD::ADD) {
6440       isInc = true;
6441       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
6442       if (ShOpcVal != ARM_AM::no_shift) {
6443         Base = Ptr->getOperand(1);
6444         Offset = Ptr->getOperand(0);
6445       } else {
6446         Base = Ptr->getOperand(0);
6447         Offset = Ptr->getOperand(1);
6448       }
6449       return true;
6450     }
6451
6452     isInc = (Ptr->getOpcode() == ISD::ADD);
6453     Base = Ptr->getOperand(0);
6454     Offset = Ptr->getOperand(1);
6455     return true;
6456   }
6457
6458   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
6459   return false;
6460 }
6461
6462 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
6463                                      bool isSEXTLoad, SDValue &Base,
6464                                      SDValue &Offset, bool &isInc,
6465                                      SelectionDAG &DAG) {
6466   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
6467     return false;
6468
6469   Base = Ptr->getOperand(0);
6470   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
6471     int RHSC = (int)RHS->getZExtValue();
6472     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
6473       assert(Ptr->getOpcode() == ISD::ADD);
6474       isInc = false;
6475       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
6476       return true;
6477     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
6478       isInc = Ptr->getOpcode() == ISD::ADD;
6479       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
6480       return true;
6481     }
6482   }
6483
6484   return false;
6485 }
6486
6487 /// getPreIndexedAddressParts - returns true by value, base pointer and
6488 /// offset pointer and addressing mode by reference if the node's address
6489 /// can be legally represented as pre-indexed load / store address.
6490 bool
6491 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
6492                                              SDValue &Offset,
6493                                              ISD::MemIndexedMode &AM,
6494                                              SelectionDAG &DAG) const {
6495   if (Subtarget->isThumb1Only())
6496     return false;
6497
6498   EVT VT;
6499   SDValue Ptr;
6500   bool isSEXTLoad = false;
6501   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
6502     Ptr = LD->getBasePtr();
6503     VT  = LD->getMemoryVT();
6504     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
6505   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
6506     Ptr = ST->getBasePtr();
6507     VT  = ST->getMemoryVT();
6508   } else
6509     return false;
6510
6511   bool isInc;
6512   bool isLegal = false;
6513   if (Subtarget->isThumb2())
6514     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
6515                                        Offset, isInc, DAG);
6516   else
6517     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
6518                                         Offset, isInc, DAG);
6519   if (!isLegal)
6520     return false;
6521
6522   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
6523   return true;
6524 }
6525
6526 /// getPostIndexedAddressParts - returns true by value, base pointer and
6527 /// offset pointer and addressing mode by reference if this node can be
6528 /// combined with a load / store to form a post-indexed load / store.
6529 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
6530                                                    SDValue &Base,
6531                                                    SDValue &Offset,
6532                                                    ISD::MemIndexedMode &AM,
6533                                                    SelectionDAG &DAG) const {
6534   if (Subtarget->isThumb1Only())
6535     return false;
6536
6537   EVT VT;
6538   SDValue Ptr;
6539   bool isSEXTLoad = false;
6540   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
6541     VT  = LD->getMemoryVT();
6542     Ptr = LD->getBasePtr();
6543     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
6544   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
6545     VT  = ST->getMemoryVT();
6546     Ptr = ST->getBasePtr();
6547   } else
6548     return false;
6549
6550   bool isInc;
6551   bool isLegal = false;
6552   if (Subtarget->isThumb2())
6553     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
6554                                        isInc, DAG);
6555   else
6556     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
6557                                         isInc, DAG);
6558   if (!isLegal)
6559     return false;
6560
6561   if (Ptr != Base) {
6562     // Swap base ptr and offset to catch more post-index load / store when
6563     // it's legal. In Thumb2 mode, offset must be an immediate.
6564     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
6565         !Subtarget->isThumb2())
6566       std::swap(Base, Offset);
6567
6568     // Post-indexed load / store update the base pointer.
6569     if (Ptr != Base)
6570       return false;
6571   }
6572
6573   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
6574   return true;
6575 }
6576
6577 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
6578                                                        const APInt &Mask,
6579                                                        APInt &KnownZero,
6580                                                        APInt &KnownOne,
6581                                                        const SelectionDAG &DAG,
6582                                                        unsigned Depth) const {
6583   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
6584   switch (Op.getOpcode()) {
6585   default: break;
6586   case ARMISD::CMOV: {
6587     // Bits are known zero/one if known on the LHS and RHS.
6588     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
6589     if (KnownZero == 0 && KnownOne == 0) return;
6590
6591     APInt KnownZeroRHS, KnownOneRHS;
6592     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
6593                           KnownZeroRHS, KnownOneRHS, Depth+1);
6594     KnownZero &= KnownZeroRHS;
6595     KnownOne  &= KnownOneRHS;
6596     return;
6597   }
6598   }
6599 }
6600
6601 //===----------------------------------------------------------------------===//
6602 //                           ARM Inline Assembly Support
6603 //===----------------------------------------------------------------------===//
6604
6605 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
6606   // Looking for "rev" which is V6+.
6607   if (!Subtarget->hasV6Ops())
6608     return false;
6609
6610   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
6611   std::string AsmStr = IA->getAsmString();
6612   SmallVector<StringRef, 4> AsmPieces;
6613   SplitString(AsmStr, AsmPieces, ";\n");
6614
6615   switch (AsmPieces.size()) {
6616   default: return false;
6617   case 1:
6618     AsmStr = AsmPieces[0];
6619     AsmPieces.clear();
6620     SplitString(AsmStr, AsmPieces, " \t,");
6621
6622     // rev $0, $1
6623     if (AsmPieces.size() == 3 &&
6624         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
6625         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
6626       const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
6627       if (Ty && Ty->getBitWidth() == 32)
6628         return IntrinsicLowering::LowerToByteSwap(CI);
6629     }
6630     break;
6631   }
6632
6633   return false;
6634 }
6635
6636 /// getConstraintType - Given a constraint letter, return the type of
6637 /// constraint it is for this target.
6638 ARMTargetLowering::ConstraintType
6639 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
6640   if (Constraint.size() == 1) {
6641     switch (Constraint[0]) {
6642     default:  break;
6643     case 'l': return C_RegisterClass;
6644     case 'w': return C_RegisterClass;
6645     }
6646   }
6647   return TargetLowering::getConstraintType(Constraint);
6648 }
6649
6650 /// Examine constraint type and operand type and determine a weight value.
6651 /// This object must already have been set up with the operand type
6652 /// and the current alternative constraint selected.
6653 TargetLowering::ConstraintWeight
6654 ARMTargetLowering::getSingleConstraintMatchWeight(
6655     AsmOperandInfo &info, const char *constraint) const {
6656   ConstraintWeight weight = CW_Invalid;
6657   Value *CallOperandVal = info.CallOperandVal;
6658     // If we don't have a value, we can't do a match,
6659     // but allow it at the lowest weight.
6660   if (CallOperandVal == NULL)
6661     return CW_Default;
6662   const Type *type = CallOperandVal->getType();
6663   // Look at the constraint type.
6664   switch (*constraint) {
6665   default:
6666     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
6667     break;
6668   case 'l':
6669     if (type->isIntegerTy()) {
6670       if (Subtarget->isThumb())
6671         weight = CW_SpecificReg;
6672       else
6673         weight = CW_Register;
6674     }
6675     break;
6676   case 'w':
6677     if (type->isFloatingPointTy())
6678       weight = CW_Register;
6679     break;
6680   }
6681   return weight;
6682 }
6683
6684 std::pair<unsigned, const TargetRegisterClass*>
6685 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
6686                                                 EVT VT) const {
6687   if (Constraint.size() == 1) {
6688     // GCC ARM Constraint Letters
6689     switch (Constraint[0]) {
6690     case 'l':
6691       if (Subtarget->isThumb())
6692         return std::make_pair(0U, ARM::tGPRRegisterClass);
6693       else
6694         return std::make_pair(0U, ARM::GPRRegisterClass);
6695     case 'r':
6696       return std::make_pair(0U, ARM::GPRRegisterClass);
6697     case 'w':
6698       if (VT == MVT::f32)
6699         return std::make_pair(0U, ARM::SPRRegisterClass);
6700       if (VT.getSizeInBits() == 64)
6701         return std::make_pair(0U, ARM::DPRRegisterClass);
6702       if (VT.getSizeInBits() == 128)
6703         return std::make_pair(0U, ARM::QPRRegisterClass);
6704       break;
6705     }
6706   }
6707   if (StringRef("{cc}").equals_lower(Constraint))
6708     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
6709
6710   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
6711 }
6712
6713 std::vector<unsigned> ARMTargetLowering::
6714 getRegClassForInlineAsmConstraint(const std::string &Constraint,
6715                                   EVT VT) const {
6716   if (Constraint.size() != 1)
6717     return std::vector<unsigned>();
6718
6719   switch (Constraint[0]) {      // GCC ARM Constraint Letters
6720   default: break;
6721   case 'l':
6722     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
6723                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
6724                                  0);
6725   case 'r':
6726     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
6727                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
6728                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
6729                                  ARM::R12, ARM::LR, 0);
6730   case 'w':
6731     if (VT == MVT::f32)
6732       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
6733                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
6734                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
6735                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
6736                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
6737                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
6738                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
6739                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
6740     if (VT.getSizeInBits() == 64)
6741       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
6742                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
6743                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
6744                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
6745     if (VT.getSizeInBits() == 128)
6746       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
6747                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
6748       break;
6749   }
6750
6751   return std::vector<unsigned>();
6752 }
6753
6754 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
6755 /// vector.  If it is invalid, don't add anything to Ops.
6756 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
6757                                                      char Constraint,
6758                                                      std::vector<SDValue>&Ops,
6759                                                      SelectionDAG &DAG) const {
6760   SDValue Result(0, 0);
6761
6762   switch (Constraint) {
6763   default: break;
6764   case 'I': case 'J': case 'K': case 'L':
6765   case 'M': case 'N': case 'O':
6766     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
6767     if (!C)
6768       return;
6769
6770     int64_t CVal64 = C->getSExtValue();
6771     int CVal = (int) CVal64;
6772     // None of these constraints allow values larger than 32 bits.  Check
6773     // that the value fits in an int.
6774     if (CVal != CVal64)
6775       return;
6776
6777     switch (Constraint) {
6778       case 'I':
6779         if (Subtarget->isThumb1Only()) {
6780           // This must be a constant between 0 and 255, for ADD
6781           // immediates.
6782           if (CVal >= 0 && CVal <= 255)
6783             break;
6784         } else if (Subtarget->isThumb2()) {
6785           // A constant that can be used as an immediate value in a
6786           // data-processing instruction.
6787           if (ARM_AM::getT2SOImmVal(CVal) != -1)
6788             break;
6789         } else {
6790           // A constant that can be used as an immediate value in a
6791           // data-processing instruction.
6792           if (ARM_AM::getSOImmVal(CVal) != -1)
6793             break;
6794         }
6795         return;
6796
6797       case 'J':
6798         if (Subtarget->isThumb()) {  // FIXME thumb2
6799           // This must be a constant between -255 and -1, for negated ADD
6800           // immediates. This can be used in GCC with an "n" modifier that
6801           // prints the negated value, for use with SUB instructions. It is
6802           // not useful otherwise but is implemented for compatibility.
6803           if (CVal >= -255 && CVal <= -1)
6804             break;
6805         } else {
6806           // This must be a constant between -4095 and 4095. It is not clear
6807           // what this constraint is intended for. Implemented for
6808           // compatibility with GCC.
6809           if (CVal >= -4095 && CVal <= 4095)
6810             break;
6811         }
6812         return;
6813
6814       case 'K':
6815         if (Subtarget->isThumb1Only()) {
6816           // A 32-bit value where only one byte has a nonzero value. Exclude
6817           // zero to match GCC. This constraint is used by GCC internally for
6818           // constants that can be loaded with a move/shift combination.
6819           // It is not useful otherwise but is implemented for compatibility.
6820           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
6821             break;
6822         } else if (Subtarget->isThumb2()) {
6823           // A constant whose bitwise inverse can be used as an immediate
6824           // value in a data-processing instruction. This can be used in GCC
6825           // with a "B" modifier that prints the inverted value, for use with
6826           // BIC and MVN instructions. It is not useful otherwise but is
6827           // implemented for compatibility.
6828           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
6829             break;
6830         } else {
6831           // A constant whose bitwise inverse can be used as an immediate
6832           // value in a data-processing instruction. This can be used in GCC
6833           // with a "B" modifier that prints the inverted value, for use with
6834           // BIC and MVN instructions. It is not useful otherwise but is
6835           // implemented for compatibility.
6836           if (ARM_AM::getSOImmVal(~CVal) != -1)
6837             break;
6838         }
6839         return;
6840
6841       case 'L':
6842         if (Subtarget->isThumb1Only()) {
6843           // This must be a constant between -7 and 7,
6844           // for 3-operand ADD/SUB immediate instructions.
6845           if (CVal >= -7 && CVal < 7)
6846             break;
6847         } else if (Subtarget->isThumb2()) {
6848           // A constant whose negation can be used as an immediate value in a
6849           // data-processing instruction. This can be used in GCC with an "n"
6850           // modifier that prints the negated value, for use with SUB
6851           // instructions. It is not useful otherwise but is implemented for
6852           // compatibility.
6853           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
6854             break;
6855         } else {
6856           // A constant whose negation can be used as an immediate value in a
6857           // data-processing instruction. This can be used in GCC with an "n"
6858           // modifier that prints the negated value, for use with SUB
6859           // instructions. It is not useful otherwise but is implemented for
6860           // compatibility.
6861           if (ARM_AM::getSOImmVal(-CVal) != -1)
6862             break;
6863         }
6864         return;
6865
6866       case 'M':
6867         if (Subtarget->isThumb()) { // FIXME thumb2
6868           // This must be a multiple of 4 between 0 and 1020, for
6869           // ADD sp + immediate.
6870           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
6871             break;
6872         } else {
6873           // A power of two or a constant between 0 and 32.  This is used in
6874           // GCC for the shift amount on shifted register operands, but it is
6875           // useful in general for any shift amounts.
6876           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
6877             break;
6878         }
6879         return;
6880
6881       case 'N':
6882         if (Subtarget->isThumb()) {  // FIXME thumb2
6883           // This must be a constant between 0 and 31, for shift amounts.
6884           if (CVal >= 0 && CVal <= 31)
6885             break;
6886         }
6887         return;
6888
6889       case 'O':
6890         if (Subtarget->isThumb()) {  // FIXME thumb2
6891           // This must be a multiple of 4 between -508 and 508, for
6892           // ADD/SUB sp = sp + immediate.
6893           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
6894             break;
6895         }
6896         return;
6897     }
6898     Result = DAG.getTargetConstant(CVal, Op.getValueType());
6899     break;
6900   }
6901
6902   if (Result.getNode()) {
6903     Ops.push_back(Result);
6904     return;
6905   }
6906   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
6907 }
6908
6909 bool
6910 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
6911   // The ARM target isn't yet aware of offsets.
6912   return false;
6913 }
6914
6915 int ARM::getVFPf32Imm(const APFloat &FPImm) {
6916   APInt Imm = FPImm.bitcastToAPInt();
6917   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
6918   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
6919   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
6920
6921   // We can handle 4 bits of mantissa.
6922   // mantissa = (16+UInt(e:f:g:h))/16.
6923   if (Mantissa & 0x7ffff)
6924     return -1;
6925   Mantissa >>= 19;
6926   if ((Mantissa & 0xf) != Mantissa)
6927     return -1;
6928
6929   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
6930   if (Exp < -3 || Exp > 4)
6931     return -1;
6932   Exp = ((Exp+3) & 0x7) ^ 4;
6933
6934   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
6935 }
6936
6937 int ARM::getVFPf64Imm(const APFloat &FPImm) {
6938   APInt Imm = FPImm.bitcastToAPInt();
6939   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
6940   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
6941   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
6942
6943   // We can handle 4 bits of mantissa.
6944   // mantissa = (16+UInt(e:f:g:h))/16.
6945   if (Mantissa & 0xffffffffffffLL)
6946     return -1;
6947   Mantissa >>= 48;
6948   if ((Mantissa & 0xf) != Mantissa)
6949     return -1;
6950
6951   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
6952   if (Exp < -3 || Exp > 4)
6953     return -1;
6954   Exp = ((Exp+3) & 0x7) ^ 4;
6955
6956   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
6957 }
6958
6959 bool ARM::isBitFieldInvertedMask(unsigned v) {
6960   if (v == 0xffffffff)
6961     return 0;
6962   // there can be 1's on either or both "outsides", all the "inside"
6963   // bits must be 0's
6964   unsigned int lsb = 0, msb = 31;
6965   while (v & (1 << msb)) --msb;
6966   while (v & (1 << lsb)) ++lsb;
6967   for (unsigned int i = lsb; i <= msb; ++i) {
6968     if (v & (1 << i))
6969       return 0;
6970   }
6971   return 1;
6972 }
6973
6974 /// isFPImmLegal - Returns true if the target can instruction select the
6975 /// specified FP immediate natively. If false, the legalizer will
6976 /// materialize the FP immediate as a load from a constant pool.
6977 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
6978   if (!Subtarget->hasVFP3())
6979     return false;
6980   if (VT == MVT::f32)
6981     return ARM::getVFPf32Imm(Imm) != -1;
6982   if (VT == MVT::f64)
6983     return ARM::getVFPf64Imm(Imm) != -1;
6984   return false;
6985 }
6986
6987 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6988 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6989 /// specified in the intrinsic calls.
6990 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6991                                            const CallInst &I,
6992                                            unsigned Intrinsic) const {
6993   switch (Intrinsic) {
6994   case Intrinsic::arm_neon_vld1:
6995   case Intrinsic::arm_neon_vld2:
6996   case Intrinsic::arm_neon_vld3:
6997   case Intrinsic::arm_neon_vld4:
6998   case Intrinsic::arm_neon_vld2lane:
6999   case Intrinsic::arm_neon_vld3lane:
7000   case Intrinsic::arm_neon_vld4lane: {
7001     Info.opc = ISD::INTRINSIC_W_CHAIN;
7002     // Conservatively set memVT to the entire set of vectors loaded.
7003     uint64_t NumElts = getTargetData()->getTypeAllocSize(I.getType()) / 8;
7004     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
7005     Info.ptrVal = I.getArgOperand(0);
7006     Info.offset = 0;
7007     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
7008     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
7009     Info.vol = false; // volatile loads with NEON intrinsics not supported
7010     Info.readMem = true;
7011     Info.writeMem = false;
7012     return true;
7013   }
7014   case Intrinsic::arm_neon_vst1:
7015   case Intrinsic::arm_neon_vst2:
7016   case Intrinsic::arm_neon_vst3:
7017   case Intrinsic::arm_neon_vst4:
7018   case Intrinsic::arm_neon_vst2lane:
7019   case Intrinsic::arm_neon_vst3lane:
7020   case Intrinsic::arm_neon_vst4lane: {
7021     Info.opc = ISD::INTRINSIC_VOID;
7022     // Conservatively set memVT to the entire set of vectors stored.
7023     unsigned NumElts = 0;
7024     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
7025       const Type *ArgTy = I.getArgOperand(ArgI)->getType();
7026       if (!ArgTy->isVectorTy())
7027         break;
7028       NumElts += getTargetData()->getTypeAllocSize(ArgTy) / 8;
7029     }
7030     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
7031     Info.ptrVal = I.getArgOperand(0);
7032     Info.offset = 0;
7033     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
7034     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
7035     Info.vol = false; // volatile stores with NEON intrinsics not supported
7036     Info.readMem = false;
7037     Info.writeMem = true;
7038     return true;
7039   }
7040   default:
7041     break;
7042   }
7043
7044   return false;
7045 }