lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMCallingConv.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "MCTargetDesc/ARMAddressingModes.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Instruction.h"
  32 #include "llvm/Instructions.h"
  33 #include "llvm/Intrinsics.h"
  34 #include "llvm/Type.h"
  35 #include "llvm/CodeGen/CallingConvLower.h"
  36 #include "llvm/CodeGen/IntrinsicLowering.h"
  37 #include "llvm/CodeGen/MachineBasicBlock.h"
  38 #include "llvm/CodeGen/MachineFrameInfo.h"
  39 #include "llvm/CodeGen/MachineFunction.h"
  40 #include "llvm/CodeGen/MachineInstrBuilder.h"
  41 #include "llvm/CodeGen/MachineModuleInfo.h"
  42 #include "llvm/CodeGen/MachineRegisterInfo.h"
  43 #include "llvm/CodeGen/PseudoSourceValue.h"
  44 #include "llvm/CodeGen/SelectionDAG.h"
  45 #include "llvm/MC/MCSectionMachO.h"
  46 #include "llvm/Target/TargetOptions.h"
  47 #include "llvm/ADT/VectorExtras.h"
  48 #include "llvm/ADT/StringExtras.h"
  49 #include "llvm/ADT/Statistic.h"
  50 #include "llvm/Support/CommandLine.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 #include <sstream>
  55 using namespace llvm;
  56
  57 STATISTIC(NumTailCalls, "Number of tail calls");
  58 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  59
  60 // This option should go away when tail calls fully work.
  61 static cl::opt<bool>
  62 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  63   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  64   cl::init(false));
  65
  66 cl::opt<bool>
  67 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  68   cl::desc("Generate calls via indirect call instructions"),
  69   cl::init(false));
  70
  71 static cl::opt<bool>
  72 ARMInterworking("arm-interworking", cl::Hidden,
  73   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  74   cl::init(true));
  75
  76 namespace llvm {
  77   class ARMCCState : public CCState {
  78   public:
  79     ARMCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  80                const TargetMachine &TM, SmallVector<CCValAssign, 16> &locs,
  81                LLVMContext &C, ParmContext PC)
  82         : CCState(CC, isVarArg, MF, TM, locs, C) {
  83       assert(((PC == Call) || (PC == Prologue)) &&
  84              "ARMCCState users must specify whether their context is call"
  85              "or prologue generation.");
  86       CallOrPrologue = PC;
  87     }
  88   };
  89 }
  90
  91 // The APCS parameter registers.
  92 static const unsigned GPRArgRegs[] = {
  93   ARM::R0, ARM::R1, ARM::R2, ARM::R3
  94 };
  95
  96 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  97                                        EVT PromotedBitwiseVT) {
  98   if (VT != PromotedLdStVT) {
  99     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
 101                        PromotedLdStVT.getSimpleVT());
 102
 103     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 104     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 105                        PromotedLdStVT.getSimpleVT());
 106   }
 107
 108   EVT ElemTy = VT.getVectorElementType();
 109   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 110     setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 111   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 112   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 113   if (ElemTy != MVT::i32) {
 114     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 115     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 116     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 117     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 118   }
 119   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 120   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 121   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 122   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Legal);
 123   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 124   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 125   if (VT.isInteger()) {
 126     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 127     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 128     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 129     setLoadExtAction(ISD::SEXTLOAD, VT.getSimpleVT(), Expand);
 130     setLoadExtAction(ISD::ZEXTLOAD, VT.getSimpleVT(), Expand);
 131     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 132          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 133       setTruncStoreAction(VT.getSimpleVT(),
 134                           (MVT::SimpleValueType)InnerVT, Expand);
 135   }
 136   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 137
 138   // Promote all bit-wise operations.
 139   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 140     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 141     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 142                        PromotedBitwiseVT.getSimpleVT());
 143     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 144     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 145                        PromotedBitwiseVT.getSimpleVT());
 146     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 147     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 148                        PromotedBitwiseVT.getSimpleVT());
 149   }
 150
 151   // Neon does not support vector divide/remainder operations.
 152   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 153   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 154   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 155   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 156   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 157   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 158 }
 159
 160 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 161   addRegisterClass(VT, ARM::DPRRegisterClass);
 162   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 163 }
 164
 165 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 166   addRegisterClass(VT, ARM::QPRRegisterClass);
 167   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 168 }
 169
 170 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 171   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 172     return new TargetLoweringObjectFileMachO();
 173
 174   return new ARMElfTargetObjectFile();
 175 }
 176
 177 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 178     : TargetLowering(TM, createTLOF(TM)) {
 179   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 180   RegInfo = TM.getRegisterInfo();
 181   Itins = TM.getInstrItineraryData();
 182
 183   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 184
 185   if (Subtarget->isTargetDarwin()) {
 186     // Uses VFP for Thumb libfuncs if available.
 187     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 188       // Single-precision floating-point arithmetic.
 189       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 190       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 191       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 192       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 193
 194       // Double-precision floating-point arithmetic.
 195       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 196       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 197       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 198       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 199
 200       // Single-precision comparisons.
 201       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 202       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 203       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 204       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 205       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 206       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 207       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 208       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 209
 210       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 211       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 212       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 213       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 214       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 218
 219       // Double-precision comparisons.
 220       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 221       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 222       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 223       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 224       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 225       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 226       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 227       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 228
 229       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 230       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 231       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 232       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 233       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 234       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 235       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 236       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 237
 238       // Floating-point to integer conversions.
 239       // i64 conversions are done via library routines even when generating VFP
 240       // instructions, so use the same ones.
 241       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 242       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 243       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 244       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 245
 246       // Conversions between floating types.
 247       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 248       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 249
 250       // Integer to floating-point conversions.
 251       // i64 conversions are done via library routines even when generating VFP
 252       // instructions, so use the same ones.
 253       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 254       // e.g., __floatunsidf vs. __floatunssidfvfp.
 255       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 256       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 257       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 258       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 259     }
 260   }
 261
 262   // These libcalls are not available in 32-bit.
 263   setLibcallName(RTLIB::SHL_I128, 0);
 264   setLibcallName(RTLIB::SRL_I128, 0);
 265   setLibcallName(RTLIB::SRA_I128, 0);
 266
 267   if (Subtarget->isAAPCS_ABI()) {
 268     // Double-precision floating-point arithmetic helper functions
 269     // RTABI chapter 4.1.2, Table 2
 270     setLibcallName(RTLIB::ADD_F64, "__aeabi_dadd");
 271     setLibcallName(RTLIB::DIV_F64, "__aeabi_ddiv");
 272     setLibcallName(RTLIB::MUL_F64, "__aeabi_dmul");
 273     setLibcallName(RTLIB::SUB_F64, "__aeabi_dsub");
 274     setLibcallCallingConv(RTLIB::ADD_F64, CallingConv::ARM_AAPCS);
 275     setLibcallCallingConv(RTLIB::DIV_F64, CallingConv::ARM_AAPCS);
 276     setLibcallCallingConv(RTLIB::MUL_F64, CallingConv::ARM_AAPCS);
 277     setLibcallCallingConv(RTLIB::SUB_F64, CallingConv::ARM_AAPCS);
 278
 279     // Double-precision floating-point comparison helper functions
 280     // RTABI chapter 4.1.2, Table 3
 281     setLibcallName(RTLIB::OEQ_F64, "__aeabi_dcmpeq");
 282     setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 283     setLibcallName(RTLIB::UNE_F64, "__aeabi_dcmpeq");
 284     setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETEQ);
 285     setLibcallName(RTLIB::OLT_F64, "__aeabi_dcmplt");
 286     setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 287     setLibcallName(RTLIB::OLE_F64, "__aeabi_dcmple");
 288     setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 289     setLibcallName(RTLIB::OGE_F64, "__aeabi_dcmpge");
 290     setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 291     setLibcallName(RTLIB::OGT_F64, "__aeabi_dcmpgt");
 292     setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 293     setLibcallName(RTLIB::UO_F64,  "__aeabi_dcmpun");
 294     setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 295     setLibcallName(RTLIB::O_F64,   "__aeabi_dcmpun");
 296     setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 297     setLibcallCallingConv(RTLIB::OEQ_F64, CallingConv::ARM_AAPCS);
 298     setLibcallCallingConv(RTLIB::UNE_F64, CallingConv::ARM_AAPCS);
 299     setLibcallCallingConv(RTLIB::OLT_F64, CallingConv::ARM_AAPCS);
 300     setLibcallCallingConv(RTLIB::OLE_F64, CallingConv::ARM_AAPCS);
 301     setLibcallCallingConv(RTLIB::OGE_F64, CallingConv::ARM_AAPCS);
 302     setLibcallCallingConv(RTLIB::OGT_F64, CallingConv::ARM_AAPCS);
 303     setLibcallCallingConv(RTLIB::UO_F64, CallingConv::ARM_AAPCS);
 304     setLibcallCallingConv(RTLIB::O_F64, CallingConv::ARM_AAPCS);
 305
 306     // Single-precision floating-point arithmetic helper functions
 307     // RTABI chapter 4.1.2, Table 4
 308     setLibcallName(RTLIB::ADD_F32, "__aeabi_fadd");
 309     setLibcallName(RTLIB::DIV_F32, "__aeabi_fdiv");
 310     setLibcallName(RTLIB::MUL_F32, "__aeabi_fmul");
 311     setLibcallName(RTLIB::SUB_F32, "__aeabi_fsub");
 312     setLibcallCallingConv(RTLIB::ADD_F32, CallingConv::ARM_AAPCS);
 313     setLibcallCallingConv(RTLIB::DIV_F32, CallingConv::ARM_AAPCS);
 314     setLibcallCallingConv(RTLIB::MUL_F32, CallingConv::ARM_AAPCS);
 315     setLibcallCallingConv(RTLIB::SUB_F32, CallingConv::ARM_AAPCS);
 316
 317     // Single-precision floating-point comparison helper functions
 318     // RTABI chapter 4.1.2, Table 5
 319     setLibcallName(RTLIB::OEQ_F32, "__aeabi_fcmpeq");
 320     setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 321     setLibcallName(RTLIB::UNE_F32, "__aeabi_fcmpeq");
 322     setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETEQ);
 323     setLibcallName(RTLIB::OLT_F32, "__aeabi_fcmplt");
 324     setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 325     setLibcallName(RTLIB::OLE_F32, "__aeabi_fcmple");
 326     setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 327     setLibcallName(RTLIB::OGE_F32, "__aeabi_fcmpge");
 328     setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 329     setLibcallName(RTLIB::OGT_F32, "__aeabi_fcmpgt");
 330     setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 331     setLibcallName(RTLIB::UO_F32,  "__aeabi_fcmpun");
 332     setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 333     setLibcallName(RTLIB::O_F32,   "__aeabi_fcmpun");
 334     setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 335     setLibcallCallingConv(RTLIB::OEQ_F32, CallingConv::ARM_AAPCS);
 336     setLibcallCallingConv(RTLIB::UNE_F32, CallingConv::ARM_AAPCS);
 337     setLibcallCallingConv(RTLIB::OLT_F32, CallingConv::ARM_AAPCS);
 338     setLibcallCallingConv(RTLIB::OLE_F32, CallingConv::ARM_AAPCS);
 339     setLibcallCallingConv(RTLIB::OGE_F32, CallingConv::ARM_AAPCS);
 340     setLibcallCallingConv(RTLIB::OGT_F32, CallingConv::ARM_AAPCS);
 341     setLibcallCallingConv(RTLIB::UO_F32, CallingConv::ARM_AAPCS);
 342     setLibcallCallingConv(RTLIB::O_F32, CallingConv::ARM_AAPCS);
 343
 344     // Floating-point to integer conversions.
 345     // RTABI chapter 4.1.2, Table 6
 346     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz");
 347     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz");
 348     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz");
 349     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz");
 350     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz");
 351     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz");
 352     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz");
 353     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz");
 354     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I32, CallingConv::ARM_AAPCS);
 355     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I32, CallingConv::ARM_AAPCS);
 356     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I64, CallingConv::ARM_AAPCS);
 357     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::ARM_AAPCS);
 358     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I32, CallingConv::ARM_AAPCS);
 359     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I32, CallingConv::ARM_AAPCS);
 360     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I64, CallingConv::ARM_AAPCS);
 361     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::ARM_AAPCS);
 362
 363     // Conversions between floating types.
 364     // RTABI chapter 4.1.2, Table 7
 365     setLibcallName(RTLIB::FPROUND_F64_F32, "__aeabi_d2f");
 366     setLibcallName(RTLIB::FPEXT_F32_F64,   "__aeabi_f2d");
 367     setLibcallCallingConv(RTLIB::FPROUND_F64_F32, CallingConv::ARM_AAPCS);
 368     setLibcallCallingConv(RTLIB::FPEXT_F32_F64, CallingConv::ARM_AAPCS);
 369
 370     // Integer to floating-point conversions.
 371     // RTABI chapter 4.1.2, Table 8
 372     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d");
 373     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d");
 374     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d");
 375     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d");
 376     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f");
 377     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f");
 378     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f");
 379     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f");
 380     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 381     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 382     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 383     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 384     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 385     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 386     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 387     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 388
 389     // Long long helper functions
 390     // RTABI chapter 4.2, Table 9
 391     setLibcallName(RTLIB::MUL_I64,  "__aeabi_lmul");
 392     setLibcallName(RTLIB::SDIV_I64, "__aeabi_ldivmod");
 393     setLibcallName(RTLIB::UDIV_I64, "__aeabi_uldivmod");
 394     setLibcallName(RTLIB::SHL_I64, "__aeabi_llsl");
 395     setLibcallName(RTLIB::SRL_I64, "__aeabi_llsr");
 396     setLibcallName(RTLIB::SRA_I64, "__aeabi_lasr");
 397     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::ARM_AAPCS);
 398     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 399     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 400     setLibcallCallingConv(RTLIB::SHL_I64, CallingConv::ARM_AAPCS);
 401     setLibcallCallingConv(RTLIB::SRL_I64, CallingConv::ARM_AAPCS);
 402     setLibcallCallingConv(RTLIB::SRA_I64, CallingConv::ARM_AAPCS);
 403
 404     // Integer division functions
 405     // RTABI chapter 4.3.1
 406     setLibcallName(RTLIB::SDIV_I8,  "__aeabi_idiv");
 407     setLibcallName(RTLIB::SDIV_I16, "__aeabi_idiv");
 408     setLibcallName(RTLIB::SDIV_I32, "__aeabi_idiv");
 409     setLibcallName(RTLIB::UDIV_I8,  "__aeabi_uidiv");
 410     setLibcallName(RTLIB::UDIV_I16, "__aeabi_uidiv");
 411     setLibcallName(RTLIB::UDIV_I32, "__aeabi_uidiv");
 412     setLibcallCallingConv(RTLIB::SDIV_I8, CallingConv::ARM_AAPCS);
 413     setLibcallCallingConv(RTLIB::SDIV_I16, CallingConv::ARM_AAPCS);
 414     setLibcallCallingConv(RTLIB::SDIV_I32, CallingConv::ARM_AAPCS);
 415     setLibcallCallingConv(RTLIB::UDIV_I8, CallingConv::ARM_AAPCS);
 416     setLibcallCallingConv(RTLIB::UDIV_I16, CallingConv::ARM_AAPCS);
 417     setLibcallCallingConv(RTLIB::UDIV_I32, CallingConv::ARM_AAPCS);
 418
 419     // Memory operations
 420     // RTABI chapter 4.3.4
 421     setLibcallName(RTLIB::MEMCPY,  "__aeabi_memcpy");
 422     setLibcallName(RTLIB::MEMMOVE, "__aeabi_memmove");
 423     setLibcallName(RTLIB::MEMSET,  "__aeabi_memset");
 424   }
 425
 426   // Use divmod compiler-rt calls for iOS 5.0 and later.
 427   if (Subtarget->getTargetTriple().getOS() == Triple::IOS &&
 428       !Subtarget->getTargetTriple().isOSVersionLT(5, 0)) {
 429     setLibcallName(RTLIB::SDIVREM_I32, "__divmodsi4");
 430     setLibcallName(RTLIB::UDIVREM_I32, "__udivmodsi4");
 431   }
 432
 433   if (Subtarget->isThumb1Only())
 434     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 435   else
 436     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 437   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 438     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 439     if (!Subtarget->isFPOnlySP())
 440       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 441
 442     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 443   }
 444
 445   if (Subtarget->hasNEON()) {
 446     addDRTypeForNEON(MVT::v2f32);
 447     addDRTypeForNEON(MVT::v8i8);
 448     addDRTypeForNEON(MVT::v4i16);
 449     addDRTypeForNEON(MVT::v2i32);
 450     addDRTypeForNEON(MVT::v1i64);
 451
 452     addQRTypeForNEON(MVT::v4f32);
 453     addQRTypeForNEON(MVT::v2f64);
 454     addQRTypeForNEON(MVT::v16i8);
 455     addQRTypeForNEON(MVT::v8i16);
 456     addQRTypeForNEON(MVT::v4i32);
 457     addQRTypeForNEON(MVT::v2i64);
 458
 459     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 460     // neither Neon nor VFP support any arithmetic operations on it.
 461     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 462     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 463     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 464     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 465     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 466     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 467     setOperationAction(ISD::SETCC, MVT::v2f64, Expand);
 468     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 469     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 470     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 471     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 472     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 473     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 474     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 475     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 476     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 477     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 478     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 479     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 480     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 481     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 482     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 483     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 484     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 485
 486     setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 487
 488     // Neon does not support some operations on v1i64 and v2i64 types.
 489     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 490     // Custom handling for some quad-vector types to detect VMULL.
 491     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 492     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 493     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 494     // Custom handling for some vector types to avoid expensive expansions
 495     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 496     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 497     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 498     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 499     setOperationAction(ISD::SETCC, MVT::v1i64, Expand);
 500     setOperationAction(ISD::SETCC, MVT::v2i64, Expand);
 501     // Neon does not have single instruction SINT_TO_FP and UINT_TO_FP with
 502     // a destination type that is wider than the source.
 503     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Custom);
 504     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Custom);
 505
 506     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 507     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 508     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 509     setTargetDAGCombine(ISD::SHL);
 510     setTargetDAGCombine(ISD::SRL);
 511     setTargetDAGCombine(ISD::SRA);
 512     setTargetDAGCombine(ISD::SIGN_EXTEND);
 513     setTargetDAGCombine(ISD::ZERO_EXTEND);
 514     setTargetDAGCombine(ISD::ANY_EXTEND);
 515     setTargetDAGCombine(ISD::SELECT_CC);
 516     setTargetDAGCombine(ISD::BUILD_VECTOR);
 517     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 518     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 519     setTargetDAGCombine(ISD::STORE);
 520     setTargetDAGCombine(ISD::FP_TO_SINT);
 521     setTargetDAGCombine(ISD::FP_TO_UINT);
 522     setTargetDAGCombine(ISD::FDIV);
 523
 524     setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 525   }
 526
 527   computeRegisterProperties();
 528
 529   // ARM does not have f32 extending load.
 530   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 531
 532   // ARM does not have i1 sign extending load.
 533   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 534
 535   // ARM supports all 4 flavors of integer indexed load / store.
 536   if (!Subtarget->isThumb1Only()) {
 537     for (unsigned im = (unsigned)ISD::PRE_INC;
 538          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 539       setIndexedLoadAction(im,  MVT::i1,  Legal);
 540       setIndexedLoadAction(im,  MVT::i8,  Legal);
 541       setIndexedLoadAction(im,  MVT::i16, Legal);
 542       setIndexedLoadAction(im,  MVT::i32, Legal);
 543       setIndexedStoreAction(im, MVT::i1,  Legal);
 544       setIndexedStoreAction(im, MVT::i8,  Legal);
 545       setIndexedStoreAction(im, MVT::i16, Legal);
 546       setIndexedStoreAction(im, MVT::i32, Legal);
 547     }
 548   }
 549
 550   // i64 operation support.
 551   setOperationAction(ISD::MUL,     MVT::i64, Expand);
 552   setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 553   if (Subtarget->isThumb1Only()) {
 554     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 555     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 556   }
 557   if (Subtarget->isThumb1Only() || !Subtarget->hasV6Ops()
 558       || (Subtarget->isThumb2() && !Subtarget->hasThumb2DSP()))
 559     setOperationAction(ISD::MULHS, MVT::i32, Expand);
 560
 561   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 562   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 563   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 564   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 565   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 566
 567   if (!Subtarget->isThumb1Only()) {
 568     // FIXME: We should do this for Thumb1 as well.
 569     setOperationAction(ISD::ADDC,    MVT::i32, Custom);
 570     setOperationAction(ISD::ADDE,    MVT::i32, Custom);
 571     setOperationAction(ISD::SUBC,    MVT::i32, Custom);
 572     setOperationAction(ISD::SUBE,    MVT::i32, Custom);
 573   }
 574
 575   // ARM does not have ROTL.
 576   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 577   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 578   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 579   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 580     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 581
 582   // Only ARMv6 has BSWAP.
 583   if (!Subtarget->hasV6Ops())
 584     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 585
 586   // These are expanded into libcalls.
 587   if (!Subtarget->hasDivide() || !Subtarget->isThumb2()) {
 588     // v7M has a hardware divider
 589     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 590     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 591   }
 592   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 593   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 594   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 595   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 596
 597   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 598   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 599   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 600   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 601   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 602
 603   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 604
 605   // Use the default implementation.
 606   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 607   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 608   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 609   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 610   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 611   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 612   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 613   setOperationAction(ISD::EXCEPTIONADDR,      MVT::i32,   Expand);
 614   setExceptionPointerRegister(ARM::R0);
 615   setExceptionSelectorRegister(ARM::R1);
 616
 617   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 618   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 619   // the default expansion.
 620   // FIXME: This should be checking for v6k, not just v6.
 621   if (Subtarget->hasDataBarrier() ||
 622       (Subtarget->hasV6Ops() && !Subtarget->isThumb())) {
 623     // membarrier needs custom lowering; the rest are legal and handled
 624     // normally.
 625     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 626     setOperationAction(ISD::ATOMIC_FENCE, MVT::Other, Custom);
 627     // Custom lowering for 64-bit ops
 628     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Custom);
 629     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Custom);
 630     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Custom);
 631     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Custom);
 632     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Custom);
 633     setOperationAction(ISD::ATOMIC_SWAP,  MVT::i64, Custom);
 634     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Custom);
 635     // Automatically insert fences (dmb ist) around ATOMIC_SWAP etc.
 636     setInsertFencesForAtomic(true);
 637   } else {
 638     // Set them all for expansion, which will force libcalls.
 639     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 640     setOperationAction(ISD::ATOMIC_FENCE,   MVT::Other, Expand);
 641     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 642     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 643     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 644     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 645     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 646     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 647     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 648     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 649     setOperationAction(ISD::ATOMIC_LOAD_MIN, MVT::i32, Expand);
 650     setOperationAction(ISD::ATOMIC_LOAD_MAX, MVT::i32, Expand);
 651     setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Expand);
 652     setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Expand);
 653     // Mark ATOMIC_LOAD and ATOMIC_STORE custom so we can handle the
 654     // Unordered/Monotonic case.
 655     setOperationAction(ISD::ATOMIC_LOAD, MVT::i32, Custom);
 656     setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Custom);
 657     // Since the libcalls include locking, fold in the fences
 658     setShouldFoldAtomicFences(true);
 659   }
 660
 661   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 662
 663   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 664   if (!Subtarget->hasV6Ops()) {
 665     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 666     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 667   }
 668   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 669
 670   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 671     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 672     // iff target supports vfp2.
 673     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 674     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 675   }
 676
 677   // We want to custom lower some of our intrinsics.
 678   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 679   if (Subtarget->isTargetDarwin()) {
 680     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 681     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 682     setOperationAction(ISD::EH_SJLJ_DISPATCHSETUP, MVT::Other, Custom);
 683     setLibcallName(RTLIB::UNWIND_RESUME, "_Unwind_SjLj_Resume");
 684   }
 685
 686   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 687   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 688   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 689   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 690   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 691   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 692   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 693   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 694   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 695
 696   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 697   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 698   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 699   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 700   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 701
 702   // We don't support sin/cos/fmod/copysign/pow
 703   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 704   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 705   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 706   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 707   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 708   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 709   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 710     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 711     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 712   }
 713   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 714   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 715
 716   setOperationAction(ISD::FMA, MVT::f64, Expand);
 717   setOperationAction(ISD::FMA, MVT::f32, Expand);
 718
 719   // Various VFP goodness
 720   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 721     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 722     if (Subtarget->hasVFP2()) {
 723       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 724       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 725       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 726       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 727     }
 728     // Special handling for half-precision FP.
 729     if (!Subtarget->hasFP16()) {
 730       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 731       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 732     }
 733   }
 734
 735   // We have target-specific dag combine patterns for the following nodes:
 736   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 737   setTargetDAGCombine(ISD::ADD);
 738   setTargetDAGCombine(ISD::SUB);
 739   setTargetDAGCombine(ISD::MUL);
 740
 741   if (Subtarget->hasV6T2Ops() || Subtarget->hasNEON())
 742     setTargetDAGCombine(ISD::OR);
 743   if (Subtarget->hasNEON())
 744     setTargetDAGCombine(ISD::AND);
 745
 746   setStackPointerRegisterToSaveRestore(ARM::SP);
 747
 748   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 749     setSchedulingPreference(Sched::RegPressure);
 750   else
 751     setSchedulingPreference(Sched::Hybrid);
 752
 753   //// temporary - rewrite interface to use type
 754   maxStoresPerMemcpy = maxStoresPerMemcpyOptSize = 1;
 755
 756   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 757   // are at least 4 bytes aligned.
 758   setMinStackArgumentAlignment(4);
 759
 760   benefitFromCodePlacementOpt = true;
 761
 762   setMinFunctionAlignment(Subtarget->isThumb() ? 1 : 2);
 763 }
 764
 765 // FIXME: It might make sense to define the representative register class as the
 766 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 767 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 768 // SPR's representative would be DPR_VFP2. This should work well if register
 769 // pressure tracking were modified such that a register use would increment the
 770 // pressure of the register class's representative and all of it's super
 771 // classes' representatives transitively. We have not implemented this because
 772 // of the difficulty prior to coalescing of modeling operand register classes
 773 // due to the common occurrence of cross class copies and subregister insertions
 774 // and extractions.
 775 std::pair<const TargetRegisterClass*, uint8_t>
 776 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 777   const TargetRegisterClass *RRC = 0;
 778   uint8_t Cost = 1;
 779   switch (VT.getSimpleVT().SimpleTy) {
 780   default:
 781     return TargetLowering::findRepresentativeClass(VT);
 782   // Use DPR as representative register class for all floating point
 783   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 784   // the cost is 1 for both f32 and f64.
 785   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 786   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 787     RRC = ARM::DPRRegisterClass;
 788     // When NEON is used for SP, only half of the register file is available
 789     // because operations that define both SP and DP results will be constrained
 790     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 791     // coalescing by double-counting the SP regs. See the FIXME above.
 792     if (Subtarget->useNEONForSinglePrecisionFP())
 793       Cost = 2;
 794     break;
 795   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 796   case MVT::v4f32: case MVT::v2f64:
 797     RRC = ARM::DPRRegisterClass;
 798     Cost = 2;
 799     break;
 800   case MVT::v4i64:
 801     RRC = ARM::DPRRegisterClass;
 802     Cost = 4;
 803     break;
 804   case MVT::v8i64:
 805     RRC = ARM::DPRRegisterClass;
 806     Cost = 8;
 807     break;
 808   }
 809   return std::make_pair(RRC, Cost);
 810 }
 811
 812 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 813   switch (Opcode) {
 814   default: return 0;
 815   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 816   case ARMISD::WrapperDYN:    return "ARMISD::WrapperDYN";
 817   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
 818   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 819   case ARMISD::CALL:          return "ARMISD::CALL";
 820   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 821   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 822   case ARMISD::tCALL:         return "ARMISD::tCALL";
 823   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 824   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 825   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 826   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 827   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 828   case ARMISD::CMP:           return "ARMISD::CMP";
 829   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 830   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 831   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 832   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 833   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 834   case ARMISD::CMOV:          return "ARMISD::CMOV";
 835
 836   case ARMISD::RBIT:          return "ARMISD::RBIT";
 837
 838   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 839   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 840   case ARMISD::SITOF:         return "ARMISD::SITOF";
 841   case ARMISD::UITOF:         return "ARMISD::UITOF";
 842
 843   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 844   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 845   case ARMISD::RRX:           return "ARMISD::RRX";
 846
 847   case ARMISD::ADDC:          return "ARMISD::ADDC";
 848   case ARMISD::ADDE:          return "ARMISD::ADDE";
 849   case ARMISD::SUBC:          return "ARMISD::SUBC";
 850   case ARMISD::SUBE:          return "ARMISD::SUBE";
 851
 852   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
 853   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
 854
 855   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 856   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 857   case ARMISD::EH_SJLJ_DISPATCHSETUP:return "ARMISD::EH_SJLJ_DISPATCHSETUP";
 858
 859   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 860
 861   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 862
 863   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 864
 865   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 866   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
 867
 868   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
 869
 870   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 871   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
 872   case ARMISD::VCGE:          return "ARMISD::VCGE";
 873   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
 874   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
 875   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 876   case ARMISD::VCGT:          return "ARMISD::VCGT";
 877   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
 878   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
 879   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 880   case ARMISD::VTST:          return "ARMISD::VTST";
 881
 882   case ARMISD::VSHL:          return "ARMISD::VSHL";
 883   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 884   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 885   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 886   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 887   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 888   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 889   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 890   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 891   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 892   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 893   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 894   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 895   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 896   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 897   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 898   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 899   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 900   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 901   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 902   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 903   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 904   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 905   case ARMISD::VDUP:          return "ARMISD::VDUP";
 906   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 907   case ARMISD::VEXT:          return "ARMISD::VEXT";
 908   case ARMISD::VREV64:        return "ARMISD::VREV64";
 909   case ARMISD::VREV32:        return "ARMISD::VREV32";
 910   case ARMISD::VREV16:        return "ARMISD::VREV16";
 911   case ARMISD::VZIP:          return "ARMISD::VZIP";
 912   case ARMISD::VUZP:          return "ARMISD::VUZP";
 913   case ARMISD::VTRN:          return "ARMISD::VTRN";
 914   case ARMISD::VTBL1:         return "ARMISD::VTBL1";
 915   case ARMISD::VTBL2:         return "ARMISD::VTBL2";
 916   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 917   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 918   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 919   case ARMISD::FMAX:          return "ARMISD::FMAX";
 920   case ARMISD::FMIN:          return "ARMISD::FMIN";
 921   case ARMISD::BFI:           return "ARMISD::BFI";
 922   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
 923   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
 924   case ARMISD::VBSL:          return "ARMISD::VBSL";
 925   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
 926   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
 927   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
 928   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
 929   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
 930   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
 931   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
 932   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
 933   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
 934   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
 935   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
 936   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
 937   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
 938   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
 939   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
 940   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
 941   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
 942   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
 943   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
 944   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
 945   }
 946 }
 947
 948 EVT ARMTargetLowering::getSetCCResultType(EVT VT) const {
 949   if (!VT.isVector()) return getPointerTy();
 950   return VT.changeVectorElementTypeToInteger();
 951 }
 952
 953 /// getRegClassFor - Return the register class that should be used for the
 954 /// specified value type.
 955 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 956   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 957   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 958   // load / store 4 to 8 consecutive D registers.
 959   if (Subtarget->hasNEON()) {
 960     if (VT == MVT::v4i64)
 961       return ARM::QQPRRegisterClass;
 962     else if (VT == MVT::v8i64)
 963       return ARM::QQQQPRRegisterClass;
 964   }
 965   return TargetLowering::getRegClassFor(VT);
 966 }
 967
 968 // Create a fast isel object.
 969 FastISel *
 970 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 971   return ARM::createFastISel(funcInfo);
 972 }
 973
 974 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 975 /// be used for loads / stores from the global.
 976 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 977   return (Subtarget->isThumb1Only() ? 127 : 4095);
 978 }
 979
 980 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 981   unsigned NumVals = N->getNumValues();
 982   if (!NumVals)
 983     return Sched::RegPressure;
 984
 985   for (unsigned i = 0; i != NumVals; ++i) {
 986     EVT VT = N->getValueType(i);
 987     if (VT == MVT::Glue || VT == MVT::Other)
 988       continue;
 989     if (VT.isFloatingPoint() || VT.isVector())
 990       return Sched::ILP;
 991   }
 992
 993   if (!N->isMachineOpcode())
 994     return Sched::RegPressure;
 995
 996   // Load are scheduled for latency even if there instruction itinerary
 997   // is not available.
 998   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 999   const MCInstrDesc &MCID = TII->get(N->getMachineOpcode());
1000
1001   if (MCID.getNumDefs() == 0)
1002     return Sched::RegPressure;
1003   if (!Itins->isEmpty() &&
1004       Itins->getOperandCycle(MCID.getSchedClass(), 0) > 2)
1005     return Sched::ILP;
1006
1007   return Sched::RegPressure;
1008 }
1009
1010 //===----------------------------------------------------------------------===//
1011 // Lowering Code
1012 //===----------------------------------------------------------------------===//
1013
1014 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
1015 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
1016   switch (CC) {
1017   default: llvm_unreachable("Unknown condition code!");
1018   case ISD::SETNE:  return ARMCC::NE;
1019   case ISD::SETEQ:  return ARMCC::EQ;
1020   case ISD::SETGT:  return ARMCC::GT;
1021   case ISD::SETGE:  return ARMCC::GE;
1022   case ISD::SETLT:  return ARMCC::LT;
1023   case ISD::SETLE:  return ARMCC::LE;
1024   case ISD::SETUGT: return ARMCC::HI;
1025   case ISD::SETUGE: return ARMCC::HS;
1026   case ISD::SETULT: return ARMCC::LO;
1027   case ISD::SETULE: return ARMCC::LS;
1028   }
1029 }
1030
1031 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
1032 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
1033                         ARMCC::CondCodes &CondCode2) {
1034   CondCode2 = ARMCC::AL;
1035   switch (CC) {
1036   default: llvm_unreachable("Unknown FP condition!");
1037   case ISD::SETEQ:
1038   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
1039   case ISD::SETGT:
1040   case ISD::SETOGT: CondCode = ARMCC::GT; break;
1041   case ISD::SETGE:
1042   case ISD::SETOGE: CondCode = ARMCC::GE; break;
1043   case ISD::SETOLT: CondCode = ARMCC::MI; break;
1044   case ISD::SETOLE: CondCode = ARMCC::LS; break;
1045   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
1046   case ISD::SETO:   CondCode = ARMCC::VC; break;
1047   case ISD::SETUO:  CondCode = ARMCC::VS; break;
1048   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
1049   case ISD::SETUGT: CondCode = ARMCC::HI; break;
1050   case ISD::SETUGE: CondCode = ARMCC::PL; break;
1051   case ISD::SETLT:
1052   case ISD::SETULT: CondCode = ARMCC::LT; break;
1053   case ISD::SETLE:
1054   case ISD::SETULE: CondCode = ARMCC::LE; break;
1055   case ISD::SETNE:
1056   case ISD::SETUNE: CondCode = ARMCC::NE; break;
1057   }
1058 }
1059
1060 //===----------------------------------------------------------------------===//
1061 //                      Calling Convention Implementation
1062 //===----------------------------------------------------------------------===//
1063
1064 #include "ARMGenCallingConv.inc"
1065
1066 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1067 /// given CallingConvention value.
1068 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1069                                                  bool Return,
1070                                                  bool isVarArg) const {
1071   switch (CC) {
1072   default:
1073     llvm_unreachable("Unsupported calling convention");
1074   case CallingConv::Fast:
1075     if (Subtarget->hasVFP2() && !isVarArg) {
1076       if (!Subtarget->isAAPCS_ABI())
1077         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1078       // For AAPCS ABI targets, just use VFP variant of the calling convention.
1079       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1080     }
1081     // Fallthrough
1082   case CallingConv::C: {
1083     // Use target triple & subtarget features to do actual dispatch.
1084     if (!Subtarget->isAAPCS_ABI())
1085       return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1086     else if (Subtarget->hasVFP2() &&
1087              FloatABIType == FloatABI::Hard && !isVarArg)
1088       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1089     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1090   }
1091   case CallingConv::ARM_AAPCS_VFP:
1092     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1093   case CallingConv::ARM_AAPCS:
1094     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1095   case CallingConv::ARM_APCS:
1096     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1097   }
1098 }
1099
1100 /// LowerCallResult - Lower the result values of a call into the
1101 /// appropriate copies out of appropriate physical registers.
1102 SDValue
1103 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1104                                    CallingConv::ID CallConv, bool isVarArg,
1105                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1106                                    DebugLoc dl, SelectionDAG &DAG,
1107                                    SmallVectorImpl<SDValue> &InVals) const {
1108
1109   // Assign locations to each value returned by this call.
1110   SmallVector<CCValAssign, 16> RVLocs;
1111   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1112                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
1113   CCInfo.AnalyzeCallResult(Ins,
1114                            CCAssignFnForNode(CallConv, /* Return*/ true,
1115                                              isVarArg));
1116
1117   // Copy all of the result registers out of their specified physreg.
1118   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1119     CCValAssign VA = RVLocs[i];
1120
1121     SDValue Val;
1122     if (VA.needsCustom()) {
1123       // Handle f64 or half of a v2f64.
1124       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1125                                       InFlag);
1126       Chain = Lo.getValue(1);
1127       InFlag = Lo.getValue(2);
1128       VA = RVLocs[++i]; // skip ahead to next loc
1129       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1130                                       InFlag);
1131       Chain = Hi.getValue(1);
1132       InFlag = Hi.getValue(2);
1133       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1134
1135       if (VA.getLocVT() == MVT::v2f64) {
1136         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1137         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1138                           DAG.getConstant(0, MVT::i32));
1139
1140         VA = RVLocs[++i]; // skip ahead to next loc
1141         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1142         Chain = Lo.getValue(1);
1143         InFlag = Lo.getValue(2);
1144         VA = RVLocs[++i]; // skip ahead to next loc
1145         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1146         Chain = Hi.getValue(1);
1147         InFlag = Hi.getValue(2);
1148         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1149         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1150                           DAG.getConstant(1, MVT::i32));
1151       }
1152     } else {
1153       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1154                                InFlag);
1155       Chain = Val.getValue(1);
1156       InFlag = Val.getValue(2);
1157     }
1158
1159     switch (VA.getLocInfo()) {
1160     default: llvm_unreachable("Unknown loc info!");
1161     case CCValAssign::Full: break;
1162     case CCValAssign::BCvt:
1163       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1164       break;
1165     }
1166
1167     InVals.push_back(Val);
1168   }
1169
1170   return Chain;
1171 }
1172
1173 /// LowerMemOpCallTo - Store the argument to the stack.
1174 SDValue
1175 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1176                                     SDValue StackPtr, SDValue Arg,
1177                                     DebugLoc dl, SelectionDAG &DAG,
1178                                     const CCValAssign &VA,
1179                                     ISD::ArgFlagsTy Flags) const {
1180   unsigned LocMemOffset = VA.getLocMemOffset();
1181   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1182   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1183   return DAG.getStore(Chain, dl, Arg, PtrOff,
1184                       MachinePointerInfo::getStack(LocMemOffset),
1185                       false, false, 0);
1186 }
1187
1188 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1189                                          SDValue Chain, SDValue &Arg,
1190                                          RegsToPassVector &RegsToPass,
1191                                          CCValAssign &VA, CCValAssign &NextVA,
1192                                          SDValue &StackPtr,
1193                                          SmallVector<SDValue, 8> &MemOpChains,
1194                                          ISD::ArgFlagsTy Flags) const {
1195
1196   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1197                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1198   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1199
1200   if (NextVA.isRegLoc())
1201     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1202   else {
1203     assert(NextVA.isMemLoc());
1204     if (StackPtr.getNode() == 0)
1205       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1206
1207     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1208                                            dl, DAG, NextVA,
1209                                            Flags));
1210   }
1211 }
1212
1213 /// LowerCall - Lowering a call into a callseq_start <-
1214 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1215 /// nodes.
1216 SDValue
1217 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1218                              CallingConv::ID CallConv, bool isVarArg,
1219                              bool &isTailCall,
1220                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1221                              const SmallVectorImpl<SDValue> &OutVals,
1222                              const SmallVectorImpl<ISD::InputArg> &Ins,
1223                              DebugLoc dl, SelectionDAG &DAG,
1224                              SmallVectorImpl<SDValue> &InVals) const {
1225   MachineFunction &MF = DAG.getMachineFunction();
1226   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1227   bool IsSibCall = false;
1228   // Disable tail calls if they're not supported.
1229   if (!EnableARMTailCalls && !Subtarget->supportsTailCall())
1230     isTailCall = false;
1231   if (isTailCall) {
1232     // Check if it's really possible to do a tail call.
1233     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1234                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1235                                                    Outs, OutVals, Ins, DAG);
1236     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1237     // detected sibcalls.
1238     if (isTailCall) {
1239       ++NumTailCalls;
1240       IsSibCall = true;
1241     }
1242   }
1243
1244   // Analyze operands of the call, assigning locations to each operand.
1245   SmallVector<CCValAssign, 16> ArgLocs;
1246   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1247                  getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
1248   CCInfo.AnalyzeCallOperands(Outs,
1249                              CCAssignFnForNode(CallConv, /* Return*/ false,
1250                                                isVarArg));
1251
1252   // Get a count of how many bytes are to be pushed on the stack.
1253   unsigned NumBytes = CCInfo.getNextStackOffset();
1254
1255   // For tail calls, memory operands are available in our caller's stack.
1256   if (IsSibCall)
1257     NumBytes = 0;
1258
1259   // Adjust the stack pointer for the new arguments...
1260   // These operations are automatically eliminated by the prolog/epilog pass
1261   if (!IsSibCall)
1262     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1263
1264   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1265
1266   RegsToPassVector RegsToPass;
1267   SmallVector<SDValue, 8> MemOpChains;
1268
1269   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1270   // of tail call optimization, arguments are handled later.
1271   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1272        i != e;
1273        ++i, ++realArgIdx) {
1274     CCValAssign &VA = ArgLocs[i];
1275     SDValue Arg = OutVals[realArgIdx];
1276     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1277     bool isByVal = Flags.isByVal();
1278
1279     // Promote the value if needed.
1280     switch (VA.getLocInfo()) {
1281     default: llvm_unreachable("Unknown loc info!");
1282     case CCValAssign::Full: break;
1283     case CCValAssign::SExt:
1284       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1285       break;
1286     case CCValAssign::ZExt:
1287       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1288       break;
1289     case CCValAssign::AExt:
1290       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1291       break;
1292     case CCValAssign::BCvt:
1293       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1294       break;
1295     }
1296
1297     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1298     if (VA.needsCustom()) {
1299       if (VA.getLocVT() == MVT::v2f64) {
1300         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1301                                   DAG.getConstant(0, MVT::i32));
1302         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1303                                   DAG.getConstant(1, MVT::i32));
1304
1305         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1306                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1307
1308         VA = ArgLocs[++i]; // skip ahead to next loc
1309         if (VA.isRegLoc()) {
1310           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1311                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1312         } else {
1313           assert(VA.isMemLoc());
1314
1315           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1316                                                  dl, DAG, VA, Flags));
1317         }
1318       } else {
1319         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1320                          StackPtr, MemOpChains, Flags);
1321       }
1322     } else if (VA.isRegLoc()) {
1323       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1324     } else if (isByVal) {
1325       assert(VA.isMemLoc());
1326       unsigned offset = 0;
1327
1328       // True if this byval aggregate will be split between registers
1329       // and memory.
1330       if (CCInfo.isFirstByValRegValid()) {
1331         EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1332         unsigned int i, j;
1333         for (i = 0, j = CCInfo.getFirstByValReg(); j < ARM::R4; i++, j++) {
1334           SDValue Const = DAG.getConstant(4*i, MVT::i32);
1335           SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
1336           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
1337                                      MachinePointerInfo(),
1338                                      false, false, 0);
1339           MemOpChains.push_back(Load.getValue(1));
1340           RegsToPass.push_back(std::make_pair(j, Load));
1341         }
1342         offset = ARM::R4 - CCInfo.getFirstByValReg();
1343         CCInfo.clearFirstByValReg();
1344       }
1345
1346       unsigned LocMemOffset = VA.getLocMemOffset();
1347       SDValue StkPtrOff = DAG.getIntPtrConstant(LocMemOffset);
1348       SDValue Dst = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
1349                                 StkPtrOff);
1350       SDValue SrcOffset = DAG.getIntPtrConstant(4*offset);
1351       SDValue Src = DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg, SrcOffset);
1352       SDValue SizeNode = DAG.getConstant(Flags.getByValSize() - 4*offset,
1353                                          MVT::i32);
1354       // TODO: Disable AlwaysInline when it becomes possible
1355       //       to emit a nested call sequence.
1356       MemOpChains.push_back(DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode,
1357                                           Flags.getByValAlign(),
1358                                           /*isVolatile=*/false,
1359                                           /*AlwaysInline=*/true,
1360                                           MachinePointerInfo(0),
1361                                           MachinePointerInfo(0)));
1362
1363     } else if (!IsSibCall) {
1364       assert(VA.isMemLoc());
1365
1366       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1367                                              dl, DAG, VA, Flags));
1368     }
1369   }
1370
1371   if (!MemOpChains.empty())
1372     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1373                         &MemOpChains[0], MemOpChains.size());
1374
1375   // Build a sequence of copy-to-reg nodes chained together with token chain
1376   // and flag operands which copy the outgoing args into the appropriate regs.
1377   SDValue InFlag;
1378   // Tail call byval lowering might overwrite argument registers so in case of
1379   // tail call optimization the copies to registers are lowered later.
1380   if (!isTailCall)
1381     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1382       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1383                                RegsToPass[i].second, InFlag);
1384       InFlag = Chain.getValue(1);
1385     }
1386
1387   // For tail calls lower the arguments to the 'real' stack slot.
1388   if (isTailCall) {
1389     // Force all the incoming stack arguments to be loaded from the stack
1390     // before any new outgoing arguments are stored to the stack, because the
1391     // outgoing stack slots may alias the incoming argument stack slots, and
1392     // the alias isn't otherwise explicit. This is slightly more conservative
1393     // than necessary, because it means that each store effectively depends
1394     // on every argument instead of just those arguments it would clobber.
1395
1396     // Do not flag preceding copytoreg stuff together with the following stuff.
1397     InFlag = SDValue();
1398     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1399       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1400                                RegsToPass[i].second, InFlag);
1401       InFlag = Chain.getValue(1);
1402     }
1403     InFlag =SDValue();
1404   }
1405
1406   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1407   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1408   // node so that legalize doesn't hack it.
1409   bool isDirect = false;
1410   bool isARMFunc = false;
1411   bool isLocalARMFunc = false;
1412   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1413
1414   if (EnableARMLongCalls) {
1415     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1416             && "long-calls with non-static relocation model!");
1417     // Handle a global address or an external symbol. If it's not one of
1418     // those, the target's already in a register, so we don't need to do
1419     // anything extra.
1420     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1421       const GlobalValue *GV = G->getGlobal();
1422       // Create a constant pool entry for the callee address
1423       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1424       ARMConstantPoolValue *CPV =
1425         ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex, ARMCP::CPValue, 0);
1426
1427       // Get the address of the callee into a register
1428       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1429       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1430       Callee = DAG.getLoad(getPointerTy(), dl,
1431                            DAG.getEntryNode(), CPAddr,
1432                            MachinePointerInfo::getConstantPool(),
1433                            false, false, 0);
1434     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1435       const char *Sym = S->getSymbol();
1436
1437       // Create a constant pool entry for the callee address
1438       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1439       ARMConstantPoolValue *CPV =
1440         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1441                                       ARMPCLabelIndex, 0);
1442       // Get the address of the callee into a register
1443       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1444       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1445       Callee = DAG.getLoad(getPointerTy(), dl,
1446                            DAG.getEntryNode(), CPAddr,
1447                            MachinePointerInfo::getConstantPool(),
1448                            false, false, 0);
1449     }
1450   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1451     const GlobalValue *GV = G->getGlobal();
1452     isDirect = true;
1453     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1454     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1455                    getTargetMachine().getRelocationModel() != Reloc::Static;
1456     isARMFunc = !Subtarget->isThumb() || isStub;
1457     // ARM call to a local ARM function is predicable.
1458     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1459     // tBX takes a register source operand.
1460     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1461       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1462       ARMConstantPoolValue *CPV =
1463         ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex, ARMCP::CPValue, 4);
1464       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1465       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1466       Callee = DAG.getLoad(getPointerTy(), dl,
1467                            DAG.getEntryNode(), CPAddr,
1468                            MachinePointerInfo::getConstantPool(),
1469                            false, false, 0);
1470       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1471       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1472                            getPointerTy(), Callee, PICLabel);
1473     } else {
1474       // On ELF targets for PIC code, direct calls should go through the PLT
1475       unsigned OpFlags = 0;
1476       if (Subtarget->isTargetELF() &&
1477                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1478         OpFlags = ARMII::MO_PLT;
1479       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1480     }
1481   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1482     isDirect = true;
1483     bool isStub = Subtarget->isTargetDarwin() &&
1484                   getTargetMachine().getRelocationModel() != Reloc::Static;
1485     isARMFunc = !Subtarget->isThumb() || isStub;
1486     // tBX takes a register source operand.
1487     const char *Sym = S->getSymbol();
1488     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1489       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1490       ARMConstantPoolValue *CPV =
1491         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1492                                       ARMPCLabelIndex, 4);
1493       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1494       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1495       Callee = DAG.getLoad(getPointerTy(), dl,
1496                            DAG.getEntryNode(), CPAddr,
1497                            MachinePointerInfo::getConstantPool(),
1498                            false, false, 0);
1499       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1500       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1501                            getPointerTy(), Callee, PICLabel);
1502     } else {
1503       unsigned OpFlags = 0;
1504       // On ELF targets for PIC code, direct calls should go through the PLT
1505       if (Subtarget->isTargetELF() &&
1506                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1507         OpFlags = ARMII::MO_PLT;
1508       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1509     }
1510   }
1511
1512   // FIXME: handle tail calls differently.
1513   unsigned CallOpc;
1514   if (Subtarget->isThumb()) {
1515     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1516       CallOpc = ARMISD::CALL_NOLINK;
1517     else
1518       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1519   } else {
1520     CallOpc = (isDirect || Subtarget->hasV5TOps())
1521       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1522       : ARMISD::CALL_NOLINK;
1523   }
1524
1525   std::vector<SDValue> Ops;
1526   Ops.push_back(Chain);
1527   Ops.push_back(Callee);
1528
1529   // Add argument registers to the end of the list so that they are known live
1530   // into the call.
1531   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1532     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1533                                   RegsToPass[i].second.getValueType()));
1534
1535   if (InFlag.getNode())
1536     Ops.push_back(InFlag);
1537
1538   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1539   if (isTailCall)
1540     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1541
1542   // Returns a chain and a flag for retval copy to use.
1543   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1544   InFlag = Chain.getValue(1);
1545
1546   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1547                              DAG.getIntPtrConstant(0, true), InFlag);
1548   if (!Ins.empty())
1549     InFlag = Chain.getValue(1);
1550
1551   // Handle result values, copying them out of physregs into vregs that we
1552   // return.
1553   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1554                          dl, DAG, InVals);
1555 }
1556
1557 /// HandleByVal - Every parameter *after* a byval parameter is passed
1558 /// on the stack.  Remember the next parameter register to allocate,
1559 /// and then confiscate the rest of the parameter registers to insure
1560 /// this.
1561 void
1562 llvm::ARMTargetLowering::HandleByVal(CCState *State, unsigned &size) const {
1563   unsigned reg = State->AllocateReg(GPRArgRegs, 4);
1564   assert((State->getCallOrPrologue() == Prologue ||
1565           State->getCallOrPrologue() == Call) &&
1566          "unhandled ParmContext");
1567   if ((!State->isFirstByValRegValid()) &&
1568       (ARM::R0 <= reg) && (reg <= ARM::R3)) {
1569     State->setFirstByValReg(reg);
1570     // At a call site, a byval parameter that is split between
1571     // registers and memory needs its size truncated here.  In a
1572     // function prologue, such byval parameters are reassembled in
1573     // memory, and are not truncated.
1574     if (State->getCallOrPrologue() == Call) {
1575       unsigned excess = 4 * (ARM::R4 - reg);
1576       assert(size >= excess && "expected larger existing stack allocation");
1577       size -= excess;
1578     }
1579   }
1580   // Confiscate any remaining parameter registers to preclude their
1581   // assignment to subsequent parameters.
1582   while (State->AllocateReg(GPRArgRegs, 4))
1583     ;
1584 }
1585
1586 /// MatchingStackOffset - Return true if the given stack call argument is
1587 /// already available in the same position (relatively) of the caller's
1588 /// incoming argument stack.
1589 static
1590 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1591                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1592                          const ARMInstrInfo *TII) {
1593   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1594   int FI = INT_MAX;
1595   if (Arg.getOpcode() == ISD::CopyFromReg) {
1596     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1597     if (!TargetRegisterInfo::isVirtualRegister(VR))
1598       return false;
1599     MachineInstr *Def = MRI->getVRegDef(VR);
1600     if (!Def)
1601       return false;
1602     if (!Flags.isByVal()) {
1603       if (!TII->isLoadFromStackSlot(Def, FI))
1604         return false;
1605     } else {
1606       return false;
1607     }
1608   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1609     if (Flags.isByVal())
1610       // ByVal argument is passed in as a pointer but it's now being
1611       // dereferenced. e.g.
1612       // define @foo(%struct.X* %A) {
1613       //   tail call @bar(%struct.X* byval %A)
1614       // }
1615       return false;
1616     SDValue Ptr = Ld->getBasePtr();
1617     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1618     if (!FINode)
1619       return false;
1620     FI = FINode->getIndex();
1621   } else
1622     return false;
1623
1624   assert(FI != INT_MAX);
1625   if (!MFI->isFixedObjectIndex(FI))
1626     return false;
1627   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1628 }
1629
1630 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1631 /// for tail call optimization. Targets which want to do tail call
1632 /// optimization should implement this function.
1633 bool
1634 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1635                                                      CallingConv::ID CalleeCC,
1636                                                      bool isVarArg,
1637                                                      bool isCalleeStructRet,
1638                                                      bool isCallerStructRet,
1639                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1640                                     const SmallVectorImpl<SDValue> &OutVals,
1641                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1642                                                      SelectionDAG& DAG) const {
1643   const Function *CallerF = DAG.getMachineFunction().getFunction();
1644   CallingConv::ID CallerCC = CallerF->getCallingConv();
1645   bool CCMatch = CallerCC == CalleeCC;
1646
1647   // Look for obvious safe cases to perform tail call optimization that do not
1648   // require ABI changes. This is what gcc calls sibcall.
1649
1650   // Do not sibcall optimize vararg calls unless the call site is not passing
1651   // any arguments.
1652   if (isVarArg && !Outs.empty())
1653     return false;
1654
1655   // Also avoid sibcall optimization if either caller or callee uses struct
1656   // return semantics.
1657   if (isCalleeStructRet || isCallerStructRet)
1658     return false;
1659
1660   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1661   // emitEpilogue is not ready for them. Thumb tail calls also use t2B, as
1662   // the Thumb1 16-bit unconditional branch doesn't have sufficient relocation
1663   // support in the assembler and linker to be used. This would need to be
1664   // fixed to fully support tail calls in Thumb1.
1665   //
1666   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1667   // LR.  This means if we need to reload LR, it takes an extra instructions,
1668   // which outweighs the value of the tail call; but here we don't know yet
1669   // whether LR is going to be used.  Probably the right approach is to
1670   // generate the tail call here and turn it back into CALL/RET in
1671   // emitEpilogue if LR is used.
1672
1673   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1674   // but we need to make sure there are enough registers; the only valid
1675   // registers are the 4 used for parameters.  We don't currently do this
1676   // case.
1677   if (Subtarget->isThumb1Only())
1678     return false;
1679
1680   // If the calling conventions do not match, then we'd better make sure the
1681   // results are returned in the same way as what the caller expects.
1682   if (!CCMatch) {
1683     SmallVector<CCValAssign, 16> RVLocs1;
1684     ARMCCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
1685                        getTargetMachine(), RVLocs1, *DAG.getContext(), Call);
1686     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1687
1688     SmallVector<CCValAssign, 16> RVLocs2;
1689     ARMCCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
1690                        getTargetMachine(), RVLocs2, *DAG.getContext(), Call);
1691     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1692
1693     if (RVLocs1.size() != RVLocs2.size())
1694       return false;
1695     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1696       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1697         return false;
1698       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1699         return false;
1700       if (RVLocs1[i].isRegLoc()) {
1701         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1702           return false;
1703       } else {
1704         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1705           return false;
1706       }
1707     }
1708   }
1709
1710   // If the callee takes no arguments then go on to check the results of the
1711   // call.
1712   if (!Outs.empty()) {
1713     // Check if stack adjustment is needed. For now, do not do this if any
1714     // argument is passed on the stack.
1715     SmallVector<CCValAssign, 16> ArgLocs;
1716     ARMCCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
1717                       getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
1718     CCInfo.AnalyzeCallOperands(Outs,
1719                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1720     if (CCInfo.getNextStackOffset()) {
1721       MachineFunction &MF = DAG.getMachineFunction();
1722
1723       // Check if the arguments are already laid out in the right way as
1724       // the caller's fixed stack objects.
1725       MachineFrameInfo *MFI = MF.getFrameInfo();
1726       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1727       const ARMInstrInfo *TII =
1728         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1729       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1730            i != e;
1731            ++i, ++realArgIdx) {
1732         CCValAssign &VA = ArgLocs[i];
1733         EVT RegVT = VA.getLocVT();
1734         SDValue Arg = OutVals[realArgIdx];
1735         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1736         if (VA.getLocInfo() == CCValAssign::Indirect)
1737           return false;
1738         if (VA.needsCustom()) {
1739           // f64 and vector types are split into multiple registers or
1740           // register/stack-slot combinations.  The types will not match
1741           // the registers; give up on memory f64 refs until we figure
1742           // out what to do about this.
1743           if (!VA.isRegLoc())
1744             return false;
1745           if (!ArgLocs[++i].isRegLoc())
1746             return false;
1747           if (RegVT == MVT::v2f64) {
1748             if (!ArgLocs[++i].isRegLoc())
1749               return false;
1750             if (!ArgLocs[++i].isRegLoc())
1751               return false;
1752           }
1753         } else if (!VA.isRegLoc()) {
1754           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1755                                    MFI, MRI, TII))
1756             return false;
1757         }
1758       }
1759     }
1760   }
1761
1762   return true;
1763 }
1764
1765 SDValue
1766 ARMTargetLowering::LowerReturn(SDValue Chain,
1767                                CallingConv::ID CallConv, bool isVarArg,
1768                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1769                                const SmallVectorImpl<SDValue> &OutVals,
1770                                DebugLoc dl, SelectionDAG &DAG) const {
1771
1772   // CCValAssign - represent the assignment of the return value to a location.
1773   SmallVector<CCValAssign, 16> RVLocs;
1774
1775   // CCState - Info about the registers and stack slots.
1776   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1777                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
1778
1779   // Analyze outgoing return values.
1780   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1781                                                isVarArg));
1782
1783   // If this is the first return lowered for this function, add
1784   // the regs to the liveout set for the function.
1785   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1786     for (unsigned i = 0; i != RVLocs.size(); ++i)
1787       if (RVLocs[i].isRegLoc())
1788         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1789   }
1790
1791   SDValue Flag;
1792
1793   // Copy the result values into the output registers.
1794   for (unsigned i = 0, realRVLocIdx = 0;
1795        i != RVLocs.size();
1796        ++i, ++realRVLocIdx) {
1797     CCValAssign &VA = RVLocs[i];
1798     assert(VA.isRegLoc() && "Can only return in registers!");
1799
1800     SDValue Arg = OutVals[realRVLocIdx];
1801
1802     switch (VA.getLocInfo()) {
1803     default: llvm_unreachable("Unknown loc info!");
1804     case CCValAssign::Full: break;
1805     case CCValAssign::BCvt:
1806       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1807       break;
1808     }
1809
1810     if (VA.needsCustom()) {
1811       if (VA.getLocVT() == MVT::v2f64) {
1812         // Extract the first half and return it in two registers.
1813         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1814                                    DAG.getConstant(0, MVT::i32));
1815         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1816                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1817
1818         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1819         Flag = Chain.getValue(1);
1820         VA = RVLocs[++i]; // skip ahead to next loc
1821         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1822                                  HalfGPRs.getValue(1), Flag);
1823         Flag = Chain.getValue(1);
1824         VA = RVLocs[++i]; // skip ahead to next loc
1825
1826         // Extract the 2nd half and fall through to handle it as an f64 value.
1827         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1828                           DAG.getConstant(1, MVT::i32));
1829       }
1830       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1831       // available.
1832       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1833                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1834       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1835       Flag = Chain.getValue(1);
1836       VA = RVLocs[++i]; // skip ahead to next loc
1837       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1838                                Flag);
1839     } else
1840       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1841
1842     // Guarantee that all emitted copies are
1843     // stuck together, avoiding something bad.
1844     Flag = Chain.getValue(1);
1845   }
1846
1847   SDValue result;
1848   if (Flag.getNode())
1849     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1850   else // Return Void
1851     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1852
1853   return result;
1854 }
1855
1856 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N) const {
1857   if (N->getNumValues() != 1)
1858     return false;
1859   if (!N->hasNUsesOfValue(1, 0))
1860     return false;
1861
1862   unsigned NumCopies = 0;
1863   SDNode* Copies[2];
1864   SDNode *Use = *N->use_begin();
1865   if (Use->getOpcode() == ISD::CopyToReg) {
1866     Copies[NumCopies++] = Use;
1867   } else if (Use->getOpcode() == ARMISD::VMOVRRD) {
1868     // f64 returned in a pair of GPRs.
1869     for (SDNode::use_iterator UI = Use->use_begin(), UE = Use->use_end();
1870          UI != UE; ++UI) {
1871       if (UI->getOpcode() != ISD::CopyToReg)
1872         return false;
1873       Copies[UI.getUse().getResNo()] = *UI;
1874       ++NumCopies;
1875     }
1876   } else if (Use->getOpcode() == ISD::BITCAST) {
1877     // f32 returned in a single GPR.
1878     if (!Use->hasNUsesOfValue(1, 0))
1879       return false;
1880     Use = *Use->use_begin();
1881     if (Use->getOpcode() != ISD::CopyToReg || !Use->hasNUsesOfValue(1, 0))
1882       return false;
1883     Copies[NumCopies++] = Use;
1884   } else {
1885     return false;
1886   }
1887
1888   if (NumCopies != 1 && NumCopies != 2)
1889     return false;
1890
1891   bool HasRet = false;
1892   for (unsigned i = 0; i < NumCopies; ++i) {
1893     SDNode *Copy = Copies[i];
1894     for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1895          UI != UE; ++UI) {
1896       if (UI->getOpcode() == ISD::CopyToReg) {
1897         SDNode *Use = *UI;
1898         if (Use == Copies[0] || Use == Copies[1])
1899           continue;
1900         return false;
1901       }
1902       if (UI->getOpcode() != ARMISD::RET_FLAG)
1903         return false;
1904       HasRet = true;
1905     }
1906   }
1907
1908   return HasRet;
1909 }
1910
1911 bool ARMTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
1912   if (!EnableARMTailCalls)
1913     return false;
1914
1915   if (!CI->isTailCall())
1916     return false;
1917
1918   return !Subtarget->isThumb1Only();
1919 }
1920
1921 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1922 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1923 // one of the above mentioned nodes. It has to be wrapped because otherwise
1924 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1925 // be used to form addressing mode. These wrapped nodes will be selected
1926 // into MOVi.
1927 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1928   EVT PtrVT = Op.getValueType();
1929   // FIXME there is no actual debug info here
1930   DebugLoc dl = Op.getDebugLoc();
1931   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1932   SDValue Res;
1933   if (CP->isMachineConstantPoolEntry())
1934     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1935                                     CP->getAlignment());
1936   else
1937     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1938                                     CP->getAlignment());
1939   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1940 }
1941
1942 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1943   return MachineJumpTableInfo::EK_Inline;
1944 }
1945
1946 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1947                                              SelectionDAG &DAG) const {
1948   MachineFunction &MF = DAG.getMachineFunction();
1949   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1950   unsigned ARMPCLabelIndex = 0;
1951   DebugLoc DL = Op.getDebugLoc();
1952   EVT PtrVT = getPointerTy();
1953   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1954   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1955   SDValue CPAddr;
1956   if (RelocM == Reloc::Static) {
1957     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1958   } else {
1959     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1960     ARMPCLabelIndex = AFI->createPICLabelUId();
1961     ARMConstantPoolValue *CPV =
1962       ARMConstantPoolConstant::Create(BA, ARMPCLabelIndex,
1963                                       ARMCP::CPBlockAddress, PCAdj);
1964     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1965   }
1966   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1967   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1968                                MachinePointerInfo::getConstantPool(),
1969                                false, false, 0);
1970   if (RelocM == Reloc::Static)
1971     return Result;
1972   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1973   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1974 }
1975
1976 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1977 SDValue
1978 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1979                                                  SelectionDAG &DAG) const {
1980   DebugLoc dl = GA->getDebugLoc();
1981   EVT PtrVT = getPointerTy();
1982   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1983   MachineFunction &MF = DAG.getMachineFunction();
1984   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1985   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1986   ARMConstantPoolValue *CPV =
1987     ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
1988                                     ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
1989   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1990   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1991   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1992                          MachinePointerInfo::getConstantPool(),
1993                          false, false, 0);
1994   SDValue Chain = Argument.getValue(1);
1995
1996   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1997   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1998
1999   // call __tls_get_addr.
2000   ArgListTy Args;
2001   ArgListEntry Entry;
2002   Entry.Node = Argument;
2003   Entry.Ty = (Type *) Type::getInt32Ty(*DAG.getContext());
2004   Args.push_back(Entry);
2005   // FIXME: is there useful debug info available here?
2006   std::pair<SDValue, SDValue> CallResult =
2007     LowerCallTo(Chain, (Type *) Type::getInt32Ty(*DAG.getContext()),
2008                 false, false, false, false,
2009                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
2010                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
2011   return CallResult.first;
2012 }
2013
2014 // Lower ISD::GlobalTLSAddress using the "initial exec" or
2015 // "local exec" model.
2016 SDValue
2017 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
2018                                         SelectionDAG &DAG) const {
2019   const GlobalValue *GV = GA->getGlobal();
2020   DebugLoc dl = GA->getDebugLoc();
2021   SDValue Offset;
2022   SDValue Chain = DAG.getEntryNode();
2023   EVT PtrVT = getPointerTy();
2024   // Get the Thread Pointer
2025   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2026
2027   if (GV->isDeclaration()) {
2028     MachineFunction &MF = DAG.getMachineFunction();
2029     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2030     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2031     // Initial exec model.
2032     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2033     ARMConstantPoolValue *CPV =
2034       ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2035                                       ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF,
2036                                       true);
2037     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2038     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2039     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2040                          MachinePointerInfo::getConstantPool(),
2041                          false, false, 0);
2042     Chain = Offset.getValue(1);
2043
2044     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2045     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
2046
2047     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2048                          MachinePointerInfo::getConstantPool(),
2049                          false, false, 0);
2050   } else {
2051     // local exec model
2052     ARMConstantPoolValue *CPV =
2053       ARMConstantPoolConstant::Create(GV, ARMCP::TPOFF);
2054     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2055     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2056     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2057                          MachinePointerInfo::getConstantPool(),
2058                          false, false, 0);
2059   }
2060
2061   // The address of the thread local variable is the add of the thread
2062   // pointer with the offset of the variable.
2063   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
2064 }
2065
2066 SDValue
2067 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
2068   // TODO: implement the "local dynamic" model
2069   assert(Subtarget->isTargetELF() &&
2070          "TLS not implemented for non-ELF targets");
2071   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2072   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
2073   // otherwise use the "Local Exec" TLS Model
2074   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
2075     return LowerToTLSGeneralDynamicModel(GA, DAG);
2076   else
2077     return LowerToTLSExecModels(GA, DAG);
2078 }
2079
2080 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
2081                                                  SelectionDAG &DAG) const {
2082   EVT PtrVT = getPointerTy();
2083   DebugLoc dl = Op.getDebugLoc();
2084   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2085   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2086   if (RelocM == Reloc::PIC_) {
2087     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
2088     ARMConstantPoolValue *CPV =
2089       ARMConstantPoolConstant::Create(GV,
2090                                       UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
2091     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2092     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2093     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
2094                                  CPAddr,
2095                                  MachinePointerInfo::getConstantPool(),
2096                                  false, false, 0);
2097     SDValue Chain = Result.getValue(1);
2098     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
2099     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
2100     if (!UseGOTOFF)
2101       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
2102                            MachinePointerInfo::getGOT(), false, false, 0);
2103     return Result;
2104   }
2105
2106   // If we have T2 ops, we can materialize the address directly via movt/movw
2107   // pair. This is always cheaper.
2108   if (Subtarget->useMovt()) {
2109     ++NumMovwMovt;
2110     // FIXME: Once remat is capable of dealing with instructions with register
2111     // operands, expand this into two nodes.
2112     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2113                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2114   } else {
2115     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2116     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2117     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2118                        MachinePointerInfo::getConstantPool(),
2119                        false, false, 0);
2120   }
2121 }
2122
2123 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2124                                                     SelectionDAG &DAG) const {
2125   EVT PtrVT = getPointerTy();
2126   DebugLoc dl = Op.getDebugLoc();
2127   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2128   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2129   MachineFunction &MF = DAG.getMachineFunction();
2130   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2131
2132   // FIXME: Enable this for static codegen when tool issues are fixed.
2133   if (Subtarget->useMovt() && RelocM != Reloc::Static) {
2134     ++NumMovwMovt;
2135     // FIXME: Once remat is capable of dealing with instructions with register
2136     // operands, expand this into two nodes.
2137     if (RelocM == Reloc::Static)
2138       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2139                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2140
2141     unsigned Wrapper = (RelocM == Reloc::PIC_)
2142       ? ARMISD::WrapperPIC : ARMISD::WrapperDYN;
2143     SDValue Result = DAG.getNode(Wrapper, dl, PtrVT,
2144                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2145     if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2146       Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2147                            MachinePointerInfo::getGOT(), false, false, 0);
2148     return Result;
2149   }
2150
2151   unsigned ARMPCLabelIndex = 0;
2152   SDValue CPAddr;
2153   if (RelocM == Reloc::Static) {
2154     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2155   } else {
2156     ARMPCLabelIndex = AFI->createPICLabelUId();
2157     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
2158     ARMConstantPoolValue *CPV =
2159       ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex, ARMCP::CPValue,
2160                                       PCAdj);
2161     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2162   }
2163   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2164
2165   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2166                                MachinePointerInfo::getConstantPool(),
2167                                false, false, 0);
2168   SDValue Chain = Result.getValue(1);
2169
2170   if (RelocM == Reloc::PIC_) {
2171     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2172     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2173   }
2174
2175   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2176     Result = DAG.getLoad(PtrVT, dl, Chain, Result, MachinePointerInfo::getGOT(),
2177                          false, false, 0);
2178
2179   return Result;
2180 }
2181
2182 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2183                                                     SelectionDAG &DAG) const {
2184   assert(Subtarget->isTargetELF() &&
2185          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2186   MachineFunction &MF = DAG.getMachineFunction();
2187   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2188   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2189   EVT PtrVT = getPointerTy();
2190   DebugLoc dl = Op.getDebugLoc();
2191   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2192   ARMConstantPoolValue *CPV =
2193     ARMConstantPoolSymbol::Create(*DAG.getContext(), "_GLOBAL_OFFSET_TABLE_",
2194                                   ARMPCLabelIndex, PCAdj);
2195   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2196   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2197   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2198                                MachinePointerInfo::getConstantPool(),
2199                                false, false, 0);
2200   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2201   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2202 }
2203
2204 SDValue
2205 ARMTargetLowering::LowerEH_SJLJ_DISPATCHSETUP(SDValue Op, SelectionDAG &DAG)
2206   const {
2207   DebugLoc dl = Op.getDebugLoc();
2208   return DAG.getNode(ARMISD::EH_SJLJ_DISPATCHSETUP, dl, MVT::Other,
2209                      Op.getOperand(0), Op.getOperand(1));
2210 }
2211
2212 SDValue
2213 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2214   DebugLoc dl = Op.getDebugLoc();
2215   SDValue Val = DAG.getConstant(0, MVT::i32);
2216   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl,
2217                      DAG.getVTList(MVT::i32, MVT::Other), Op.getOperand(0),
2218                      Op.getOperand(1), Val);
2219 }
2220
2221 SDValue
2222 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2223   DebugLoc dl = Op.getDebugLoc();
2224   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2225                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
2226 }
2227
2228 SDValue
2229 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2230                                           const ARMSubtarget *Subtarget) const {
2231   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2232   DebugLoc dl = Op.getDebugLoc();
2233   switch (IntNo) {
2234   default: return SDValue();    // Don't custom lower most intrinsics.
2235   case Intrinsic::arm_thread_pointer: {
2236     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2237     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2238   }
2239   case Intrinsic::eh_sjlj_lsda: {
2240     MachineFunction &MF = DAG.getMachineFunction();
2241     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2242     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2243     EVT PtrVT = getPointerTy();
2244     DebugLoc dl = Op.getDebugLoc();
2245     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2246     SDValue CPAddr;
2247     unsigned PCAdj = (RelocM != Reloc::PIC_)
2248       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2249     ARMConstantPoolValue *CPV =
2250       ARMConstantPoolConstant::Create(MF.getFunction(), ARMPCLabelIndex,
2251                                       ARMCP::CPLSDA, PCAdj);
2252     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2253     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2254     SDValue Result =
2255       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2256                   MachinePointerInfo::getConstantPool(),
2257                   false, false, 0);
2258
2259     if (RelocM == Reloc::PIC_) {
2260       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2261       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2262     }
2263     return Result;
2264   }
2265   case Intrinsic::arm_neon_vmulls:
2266   case Intrinsic::arm_neon_vmullu: {
2267     unsigned NewOpc = (IntNo == Intrinsic::arm_neon_vmulls)
2268       ? ARMISD::VMULLs : ARMISD::VMULLu;
2269     return DAG.getNode(NewOpc, Op.getDebugLoc(), Op.getValueType(),
2270                        Op.getOperand(1), Op.getOperand(2));
2271   }
2272   }
2273 }
2274
2275 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
2276                                const ARMSubtarget *Subtarget) {
2277   DebugLoc dl = Op.getDebugLoc();
2278   if (!Subtarget->hasDataBarrier()) {
2279     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2280     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2281     // here.
2282     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2283            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2284     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2285                        DAG.getConstant(0, MVT::i32));
2286   }
2287
2288   SDValue Op5 = Op.getOperand(5);
2289   bool isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue() != 0;
2290   unsigned isLL = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
2291   unsigned isLS = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
2292   bool isOnlyStoreBarrier = (isLL == 0 && isLS == 0);
2293
2294   ARM_MB::MemBOpt DMBOpt;
2295   if (isDeviceBarrier)
2296     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ST : ARM_MB::SY;
2297   else
2298     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ISHST : ARM_MB::ISH;
2299   return DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
2300                      DAG.getConstant(DMBOpt, MVT::i32));
2301 }
2302
2303
2304 static SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG,
2305                                  const ARMSubtarget *Subtarget) {
2306   // FIXME: handle "fence singlethread" more efficiently.
2307   DebugLoc dl = Op.getDebugLoc();
2308   if (!Subtarget->hasDataBarrier()) {
2309     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2310     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2311     // here.
2312     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2313            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2314     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2315                        DAG.getConstant(0, MVT::i32));
2316   }
2317
2318   return DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
2319                      DAG.getConstant(ARM_MB::ISH, MVT::i32));
2320 }
2321
2322 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2323                              const ARMSubtarget *Subtarget) {
2324   // ARM pre v5TE and Thumb1 does not have preload instructions.
2325   if (!(Subtarget->isThumb2() ||
2326         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2327     // Just preserve the chain.
2328     return Op.getOperand(0);
2329
2330   DebugLoc dl = Op.getDebugLoc();
2331   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2332   if (!isRead &&
2333       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2334     // ARMv7 with MP extension has PLDW.
2335     return Op.getOperand(0);
2336
2337   unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2338   if (Subtarget->isThumb()) {
2339     // Invert the bits.
2340     isRead = ~isRead & 1;
2341     isData = ~isData & 1;
2342   }
2343
2344   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2345                      Op.getOperand(1), DAG.getConstant(isRead, MVT::i32),
2346                      DAG.getConstant(isData, MVT::i32));
2347 }
2348
2349 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2350   MachineFunction &MF = DAG.getMachineFunction();
2351   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2352
2353   // vastart just stores the address of the VarArgsFrameIndex slot into the
2354   // memory location argument.
2355   DebugLoc dl = Op.getDebugLoc();
2356   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2357   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2358   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2359   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2360                       MachinePointerInfo(SV), false, false, 0);
2361 }
2362
2363 SDValue
2364 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2365                                         SDValue &Root, SelectionDAG &DAG,
2366                                         DebugLoc dl) const {
2367   MachineFunction &MF = DAG.getMachineFunction();
2368   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2369
2370   TargetRegisterClass *RC;
2371   if (AFI->isThumb1OnlyFunction())
2372     RC = ARM::tGPRRegisterClass;
2373   else
2374     RC = ARM::GPRRegisterClass;
2375
2376   // Transform the arguments stored in physical registers into virtual ones.
2377   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2378   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2379
2380   SDValue ArgValue2;
2381   if (NextVA.isMemLoc()) {
2382     MachineFrameInfo *MFI = MF.getFrameInfo();
2383     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2384
2385     // Create load node to retrieve arguments from the stack.
2386     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2387     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2388                             MachinePointerInfo::getFixedStack(FI),
2389                             false, false, 0);
2390   } else {
2391     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2392     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2393   }
2394
2395   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2396 }
2397
2398 void
2399 ARMTargetLowering::computeRegArea(CCState &CCInfo, MachineFunction &MF,
2400                                   unsigned &VARegSize, unsigned &VARegSaveSize)
2401   const {
2402   unsigned NumGPRs;
2403   if (CCInfo.isFirstByValRegValid())
2404     NumGPRs = ARM::R4 - CCInfo.getFirstByValReg();
2405   else {
2406     unsigned int firstUnalloced;
2407     firstUnalloced = CCInfo.getFirstUnallocated(GPRArgRegs,
2408                                                 sizeof(GPRArgRegs) /
2409                                                 sizeof(GPRArgRegs[0]));
2410     NumGPRs = (firstUnalloced <= 3) ? (4 - firstUnalloced) : 0;
2411   }
2412
2413   unsigned Align = MF.getTarget().getFrameLowering()->getStackAlignment();
2414   VARegSize = NumGPRs * 4;
2415   VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2416 }
2417
2418 // The remaining GPRs hold either the beginning of variable-argument
2419 // data, or the beginning of an aggregate passed by value (usuall
2420 // byval).  Either way, we allocate stack slots adjacent to the data
2421 // provided by our caller, and store the unallocated registers there.
2422 // If this is a variadic function, the va_list pointer will begin with
2423 // these values; otherwise, this reassembles a (byval) structure that
2424 // was split between registers and memory.
2425 void
2426 ARMTargetLowering::VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
2427                                         DebugLoc dl, SDValue &Chain,
2428                                         unsigned ArgOffset) const {
2429   MachineFunction &MF = DAG.getMachineFunction();
2430   MachineFrameInfo *MFI = MF.getFrameInfo();
2431   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2432   unsigned firstRegToSaveIndex;
2433   if (CCInfo.isFirstByValRegValid())
2434     firstRegToSaveIndex = CCInfo.getFirstByValReg() - ARM::R0;
2435   else {
2436     firstRegToSaveIndex = CCInfo.getFirstUnallocated
2437       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2438   }
2439
2440   unsigned VARegSize, VARegSaveSize;
2441   computeRegArea(CCInfo, MF, VARegSize, VARegSaveSize);
2442   if (VARegSaveSize) {
2443     // If this function is vararg, store any remaining integer argument regs
2444     // to their spots on the stack so that they may be loaded by deferencing
2445     // the result of va_next.
2446     AFI->setVarArgsRegSaveSize(VARegSaveSize);
2447     AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(VARegSaveSize,
2448                                                      ArgOffset + VARegSaveSize
2449                                                      - VARegSize,
2450                                                      false));
2451     SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2452                                     getPointerTy());
2453
2454     SmallVector<SDValue, 4> MemOps;
2455     for (; firstRegToSaveIndex < 4; ++firstRegToSaveIndex) {
2456       TargetRegisterClass *RC;
2457       if (AFI->isThumb1OnlyFunction())
2458         RC = ARM::tGPRRegisterClass;
2459       else
2460         RC = ARM::GPRRegisterClass;
2461
2462       unsigned VReg = MF.addLiveIn(GPRArgRegs[firstRegToSaveIndex], RC);
2463       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2464       SDValue Store =
2465         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2466                  MachinePointerInfo::getFixedStack(AFI->getVarArgsFrameIndex()),
2467                      false, false, 0);
2468       MemOps.push_back(Store);
2469       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2470                         DAG.getConstant(4, getPointerTy()));
2471     }
2472     if (!MemOps.empty())
2473       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2474                           &MemOps[0], MemOps.size());
2475   } else
2476     // This will point to the next argument passed via stack.
2477     AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2478 }
2479
2480 SDValue
2481 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2482                                         CallingConv::ID CallConv, bool isVarArg,
2483                                         const SmallVectorImpl<ISD::InputArg>
2484                                           &Ins,
2485                                         DebugLoc dl, SelectionDAG &DAG,
2486                                         SmallVectorImpl<SDValue> &InVals)
2487                                           const {
2488   MachineFunction &MF = DAG.getMachineFunction();
2489   MachineFrameInfo *MFI = MF.getFrameInfo();
2490
2491   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2492
2493   // Assign locations to all of the incoming arguments.
2494   SmallVector<CCValAssign, 16> ArgLocs;
2495   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2496                     getTargetMachine(), ArgLocs, *DAG.getContext(), Prologue);
2497   CCInfo.AnalyzeFormalArguments(Ins,
2498                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2499                                                   isVarArg));
2500
2501   SmallVector<SDValue, 16> ArgValues;
2502   int lastInsIndex = -1;
2503
2504   SDValue ArgValue;
2505   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2506     CCValAssign &VA = ArgLocs[i];
2507
2508     // Arguments stored in registers.
2509     if (VA.isRegLoc()) {
2510       EVT RegVT = VA.getLocVT();
2511
2512       if (VA.needsCustom()) {
2513         // f64 and vector types are split up into multiple registers or
2514         // combinations of registers and stack slots.
2515         if (VA.getLocVT() == MVT::v2f64) {
2516           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2517                                                    Chain, DAG, dl);
2518           VA = ArgLocs[++i]; // skip ahead to next loc
2519           SDValue ArgValue2;
2520           if (VA.isMemLoc()) {
2521             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2522             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2523             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2524                                     MachinePointerInfo::getFixedStack(FI),
2525                                     false, false, 0);
2526           } else {
2527             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2528                                              Chain, DAG, dl);
2529           }
2530           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2531           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2532                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2533           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2534                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2535         } else
2536           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2537
2538       } else {
2539         TargetRegisterClass *RC;
2540
2541         if (RegVT == MVT::f32)
2542           RC = ARM::SPRRegisterClass;
2543         else if (RegVT == MVT::f64)
2544           RC = ARM::DPRRegisterClass;
2545         else if (RegVT == MVT::v2f64)
2546           RC = ARM::QPRRegisterClass;
2547         else if (RegVT == MVT::i32)
2548           RC = (AFI->isThumb1OnlyFunction() ?
2549                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2550         else
2551           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2552
2553         // Transform the arguments in physical registers into virtual ones.
2554         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2555         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2556       }
2557
2558       // If this is an 8 or 16-bit value, it is really passed promoted
2559       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2560       // truncate to the right size.
2561       switch (VA.getLocInfo()) {
2562       default: llvm_unreachable("Unknown loc info!");
2563       case CCValAssign::Full: break;
2564       case CCValAssign::BCvt:
2565         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2566         break;
2567       case CCValAssign::SExt:
2568         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2569                                DAG.getValueType(VA.getValVT()));
2570         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2571         break;
2572       case CCValAssign::ZExt:
2573         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2574                                DAG.getValueType(VA.getValVT()));
2575         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2576         break;
2577       }
2578
2579       InVals.push_back(ArgValue);
2580
2581     } else { // VA.isRegLoc()
2582
2583       // sanity check
2584       assert(VA.isMemLoc());
2585       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2586
2587       int index = ArgLocs[i].getValNo();
2588
2589       // Some Ins[] entries become multiple ArgLoc[] entries.
2590       // Process them only once.
2591       if (index != lastInsIndex)
2592         {
2593           ISD::ArgFlagsTy Flags = Ins[index].Flags;
2594           // FIXME: For now, all byval parameter objects are marked mutable.
2595           // This can be changed with more analysis.
2596           // In case of tail call optimization mark all arguments mutable.
2597           // Since they could be overwritten by lowering of arguments in case of
2598           // a tail call.
2599           if (Flags.isByVal()) {
2600             unsigned VARegSize, VARegSaveSize;
2601             computeRegArea(CCInfo, MF, VARegSize, VARegSaveSize);
2602             VarArgStyleRegisters(CCInfo, DAG, dl, Chain, 0);
2603             unsigned Bytes = Flags.getByValSize() - VARegSize;
2604             if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2605             int FI = MFI->CreateFixedObject(Bytes,
2606                                             VA.getLocMemOffset(), false);
2607             InVals.push_back(DAG.getFrameIndex(FI, getPointerTy()));
2608           } else {
2609             int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
2610                                             VA.getLocMemOffset(), true);
2611
2612             // Create load nodes to retrieve arguments from the stack.
2613             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2614             InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2615                                          MachinePointerInfo::getFixedStack(FI),
2616                                          false, false, 0));
2617           }
2618           lastInsIndex = index;
2619         }
2620     }
2621   }
2622
2623   // varargs
2624   if (isVarArg)
2625     VarArgStyleRegisters(CCInfo, DAG, dl, Chain, CCInfo.getNextStackOffset());
2626
2627   return Chain;
2628 }
2629
2630 /// isFloatingPointZero - Return true if this is +0.0.
2631 static bool isFloatingPointZero(SDValue Op) {
2632   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2633     return CFP->getValueAPF().isPosZero();
2634   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2635     // Maybe this has already been legalized into the constant pool?
2636     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2637       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2638       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2639         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2640           return CFP->getValueAPF().isPosZero();
2641     }
2642   }
2643   return false;
2644 }
2645
2646 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2647 /// the given operands.
2648 SDValue
2649 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2650                              SDValue &ARMcc, SelectionDAG &DAG,
2651                              DebugLoc dl) const {
2652   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2653     unsigned C = RHSC->getZExtValue();
2654     if (!isLegalICmpImmediate(C)) {
2655       // Constant does not fit, try adjusting it by one?
2656       switch (CC) {
2657       default: break;
2658       case ISD::SETLT:
2659       case ISD::SETGE:
2660         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2661           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2662           RHS = DAG.getConstant(C-1, MVT::i32);
2663         }
2664         break;
2665       case ISD::SETULT:
2666       case ISD::SETUGE:
2667         if (C != 0 && isLegalICmpImmediate(C-1)) {
2668           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2669           RHS = DAG.getConstant(C-1, MVT::i32);
2670         }
2671         break;
2672       case ISD::SETLE:
2673       case ISD::SETGT:
2674         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2675           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2676           RHS = DAG.getConstant(C+1, MVT::i32);
2677         }
2678         break;
2679       case ISD::SETULE:
2680       case ISD::SETUGT:
2681         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2682           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2683           RHS = DAG.getConstant(C+1, MVT::i32);
2684         }
2685         break;
2686       }
2687     }
2688   }
2689
2690   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2691   ARMISD::NodeType CompareType;
2692   switch (CondCode) {
2693   default:
2694     CompareType = ARMISD::CMP;
2695     break;
2696   case ARMCC::EQ:
2697   case ARMCC::NE:
2698     // Uses only Z Flag
2699     CompareType = ARMISD::CMPZ;
2700     break;
2701   }
2702   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2703   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
2704 }
2705
2706 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2707 SDValue
2708 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2709                              DebugLoc dl) const {
2710   SDValue Cmp;
2711   if (!isFloatingPointZero(RHS))
2712     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
2713   else
2714     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
2715   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
2716 }
2717
2718 /// duplicateCmp - Glue values can have only one use, so this function
2719 /// duplicates a comparison node.
2720 SDValue
2721 ARMTargetLowering::duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const {
2722   unsigned Opc = Cmp.getOpcode();
2723   DebugLoc DL = Cmp.getDebugLoc();
2724   if (Opc == ARMISD::CMP || Opc == ARMISD::CMPZ)
2725     return DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
2726
2727   assert(Opc == ARMISD::FMSTAT && "unexpected comparison operation");
2728   Cmp = Cmp.getOperand(0);
2729   Opc = Cmp.getOpcode();
2730   if (Opc == ARMISD::CMPFP)
2731     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
2732   else {
2733     assert(Opc == ARMISD::CMPFPw0 && "unexpected operand of FMSTAT");
2734     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0));
2735   }
2736   return DAG.getNode(ARMISD::FMSTAT, DL, MVT::Glue, Cmp);
2737 }
2738
2739 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2740   SDValue Cond = Op.getOperand(0);
2741   SDValue SelectTrue = Op.getOperand(1);
2742   SDValue SelectFalse = Op.getOperand(2);
2743   DebugLoc dl = Op.getDebugLoc();
2744
2745   // Convert:
2746   //
2747   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2748   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2749   //
2750   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2751     const ConstantSDNode *CMOVTrue =
2752       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2753     const ConstantSDNode *CMOVFalse =
2754       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2755
2756     if (CMOVTrue && CMOVFalse) {
2757       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2758       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2759
2760       SDValue True;
2761       SDValue False;
2762       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2763         True = SelectTrue;
2764         False = SelectFalse;
2765       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2766         True = SelectFalse;
2767         False = SelectTrue;
2768       }
2769
2770       if (True.getNode() && False.getNode()) {
2771         EVT VT = Op.getValueType();
2772         SDValue ARMcc = Cond.getOperand(2);
2773         SDValue CCR = Cond.getOperand(3);
2774         SDValue Cmp = duplicateCmp(Cond.getOperand(4), DAG);
2775         assert(True.getValueType() == VT);
2776         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2777       }
2778     }
2779   }
2780
2781   return DAG.getSelectCC(dl, Cond,
2782                          DAG.getConstant(0, Cond.getValueType()),
2783                          SelectTrue, SelectFalse, ISD::SETNE);
2784 }
2785
2786 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2787   EVT VT = Op.getValueType();
2788   SDValue LHS = Op.getOperand(0);
2789   SDValue RHS = Op.getOperand(1);
2790   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2791   SDValue TrueVal = Op.getOperand(2);
2792   SDValue FalseVal = Op.getOperand(3);
2793   DebugLoc dl = Op.getDebugLoc();
2794
2795   if (LHS.getValueType() == MVT::i32) {
2796     SDValue ARMcc;
2797     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2798     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2799     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2800   }
2801
2802   ARMCC::CondCodes CondCode, CondCode2;
2803   FPCCToARMCC(CC, CondCode, CondCode2);
2804
2805   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2806   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2807   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2808   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2809                                ARMcc, CCR, Cmp);
2810   if (CondCode2 != ARMCC::AL) {
2811     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2812     // FIXME: Needs another CMP because flag can have but one use.
2813     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2814     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2815                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2816   }
2817   return Result;
2818 }
2819
2820 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2821 /// to morph to an integer compare sequence.
2822 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2823                            const ARMSubtarget *Subtarget) {
2824   SDNode *N = Op.getNode();
2825   if (!N->hasOneUse())
2826     // Otherwise it requires moving the value from fp to integer registers.
2827     return false;
2828   if (!N->getNumValues())
2829     return false;
2830   EVT VT = Op.getValueType();
2831   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2832     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2833     // vmrs are very slow, e.g. cortex-a8.
2834     return false;
2835
2836   if (isFloatingPointZero(Op)) {
2837     SeenZero = true;
2838     return true;
2839   }
2840   return ISD::isNormalLoad(N);
2841 }
2842
2843 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2844   if (isFloatingPointZero(Op))
2845     return DAG.getConstant(0, MVT::i32);
2846
2847   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2848     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2849                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
2850                        Ld->isVolatile(), Ld->isNonTemporal(),
2851                        Ld->getAlignment());
2852
2853   llvm_unreachable("Unknown VFP cmp argument!");
2854 }
2855
2856 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2857                            SDValue &RetVal1, SDValue &RetVal2) {
2858   if (isFloatingPointZero(Op)) {
2859     RetVal1 = DAG.getConstant(0, MVT::i32);
2860     RetVal2 = DAG.getConstant(0, MVT::i32);
2861     return;
2862   }
2863
2864   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2865     SDValue Ptr = Ld->getBasePtr();
2866     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2867                           Ld->getChain(), Ptr,
2868                           Ld->getPointerInfo(),
2869                           Ld->isVolatile(), Ld->isNonTemporal(),
2870                           Ld->getAlignment());
2871
2872     EVT PtrType = Ptr.getValueType();
2873     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2874     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2875                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2876     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2877                           Ld->getChain(), NewPtr,
2878                           Ld->getPointerInfo().getWithOffset(4),
2879                           Ld->isVolatile(), Ld->isNonTemporal(),
2880                           NewAlign);
2881     return;
2882   }
2883
2884   llvm_unreachable("Unknown VFP cmp argument!");
2885 }
2886
2887 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2888 /// f32 and even f64 comparisons to integer ones.
2889 SDValue
2890 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2891   SDValue Chain = Op.getOperand(0);
2892   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2893   SDValue LHS = Op.getOperand(2);
2894   SDValue RHS = Op.getOperand(3);
2895   SDValue Dest = Op.getOperand(4);
2896   DebugLoc dl = Op.getDebugLoc();
2897
2898   bool SeenZero = false;
2899   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2900       canChangeToInt(RHS, SeenZero, Subtarget) &&
2901       // If one of the operand is zero, it's safe to ignore the NaN case since
2902       // we only care about equality comparisons.
2903       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2904     // If unsafe fp math optimization is enabled and there are no other uses of
2905     // the CMP operands, and the condition code is EQ or NE, we can optimize it
2906     // to an integer comparison.
2907     if (CC == ISD::SETOEQ)
2908       CC = ISD::SETEQ;
2909     else if (CC == ISD::SETUNE)
2910       CC = ISD::SETNE;
2911
2912     SDValue ARMcc;
2913     if (LHS.getValueType() == MVT::f32) {
2914       LHS = bitcastf32Toi32(LHS, DAG);
2915       RHS = bitcastf32Toi32(RHS, DAG);
2916       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2917       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2918       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2919                          Chain, Dest, ARMcc, CCR, Cmp);
2920     }
2921
2922     SDValue LHS1, LHS2;
2923     SDValue RHS1, RHS2;
2924     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2925     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2926     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2927     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2928     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
2929     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2930     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2931   }
2932
2933   return SDValue();
2934 }
2935
2936 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2937   SDValue Chain = Op.getOperand(0);
2938   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2939   SDValue LHS = Op.getOperand(2);
2940   SDValue RHS = Op.getOperand(3);
2941   SDValue Dest = Op.getOperand(4);
2942   DebugLoc dl = Op.getDebugLoc();
2943
2944   if (LHS.getValueType() == MVT::i32) {
2945     SDValue ARMcc;
2946     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2947     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2948     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2949                        Chain, Dest, ARMcc, CCR, Cmp);
2950   }
2951
2952   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2953
2954   if (UnsafeFPMath &&
2955       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2956        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2957     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2958     if (Result.getNode())
2959       return Result;
2960   }
2961
2962   ARMCC::CondCodes CondCode, CondCode2;
2963   FPCCToARMCC(CC, CondCode, CondCode2);
2964
2965   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2966   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2967   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2968   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
2969   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2970   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2971   if (CondCode2 != ARMCC::AL) {
2972     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2973     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2974     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2975   }
2976   return Res;
2977 }
2978
2979 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2980   SDValue Chain = Op.getOperand(0);
2981   SDValue Table = Op.getOperand(1);
2982   SDValue Index = Op.getOperand(2);
2983   DebugLoc dl = Op.getDebugLoc();
2984
2985   EVT PTy = getPointerTy();
2986   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2987   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2988   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2989   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2990   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2991   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2992   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2993   if (Subtarget->isThumb2()) {
2994     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2995     // which does another jump to the destination. This also makes it easier
2996     // to translate it to TBB / TBH later.
2997     // FIXME: This might not work if the function is extremely large.
2998     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2999                        Addr, Op.getOperand(2), JTI, UId);
3000   }
3001   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
3002     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
3003                        MachinePointerInfo::getJumpTable(),
3004                        false, false, 0);
3005     Chain = Addr.getValue(1);
3006     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
3007     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3008   } else {
3009     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
3010                        MachinePointerInfo::getJumpTable(), false, false, 0);
3011     Chain = Addr.getValue(1);
3012     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3013   }
3014 }
3015
3016 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
3017   DebugLoc dl = Op.getDebugLoc();
3018   unsigned Opc;
3019
3020   switch (Op.getOpcode()) {
3021   default:
3022     assert(0 && "Invalid opcode!");
3023   case ISD::FP_TO_SINT:
3024     Opc = ARMISD::FTOSI;
3025     break;
3026   case ISD::FP_TO_UINT:
3027     Opc = ARMISD::FTOUI;
3028     break;
3029   }
3030   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
3031   return DAG.getNode(ISD::BITCAST, dl, MVT::i32, Op);
3032 }
3033
3034 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3035   EVT VT = Op.getValueType();
3036   DebugLoc dl = Op.getDebugLoc();
3037
3038   assert(Op.getOperand(0).getValueType() == MVT::v4i16 &&
3039          "Invalid type for custom lowering!");
3040   if (VT != MVT::v4f32)
3041     return DAG.UnrollVectorOp(Op.getNode());
3042
3043   unsigned CastOpc;
3044   unsigned Opc;
3045   switch (Op.getOpcode()) {
3046   default:
3047     assert(0 && "Invalid opcode!");
3048   case ISD::SINT_TO_FP:
3049     CastOpc = ISD::SIGN_EXTEND;
3050     Opc = ISD::SINT_TO_FP;
3051     break;
3052   case ISD::UINT_TO_FP:
3053     CastOpc = ISD::ZERO_EXTEND;
3054     Opc = ISD::UINT_TO_FP;
3055     break;
3056   }
3057
3058   Op = DAG.getNode(CastOpc, dl, MVT::v4i32, Op.getOperand(0));
3059   return DAG.getNode(Opc, dl, VT, Op);
3060 }
3061
3062 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3063   EVT VT = Op.getValueType();
3064   if (VT.isVector())
3065     return LowerVectorINT_TO_FP(Op, DAG);
3066
3067   DebugLoc dl = Op.getDebugLoc();
3068   unsigned Opc;
3069
3070   switch (Op.getOpcode()) {
3071   default:
3072     assert(0 && "Invalid opcode!");
3073   case ISD::SINT_TO_FP:
3074     Opc = ARMISD::SITOF;
3075     break;
3076   case ISD::UINT_TO_FP:
3077     Opc = ARMISD::UITOF;
3078     break;
3079   }
3080
3081   Op = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Op.getOperand(0));
3082   return DAG.getNode(Opc, dl, VT, Op);
3083 }
3084
3085 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
3086   // Implement fcopysign with a fabs and a conditional fneg.
3087   SDValue Tmp0 = Op.getOperand(0);
3088   SDValue Tmp1 = Op.getOperand(1);
3089   DebugLoc dl = Op.getDebugLoc();
3090   EVT VT = Op.getValueType();
3091   EVT SrcVT = Tmp1.getValueType();
3092   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
3093     Tmp0.getOpcode() == ARMISD::VMOVDRR;
3094   bool UseNEON = !InGPR && Subtarget->hasNEON();
3095
3096   if (UseNEON) {
3097     // Use VBSL to copy the sign bit.
3098     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
3099     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
3100                                DAG.getTargetConstant(EncodedVal, MVT::i32));
3101     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
3102     if (VT == MVT::f64)
3103       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3104                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
3105                          DAG.getConstant(32, MVT::i32));
3106     else /*if (VT == MVT::f32)*/
3107       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
3108     if (SrcVT == MVT::f32) {
3109       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
3110       if (VT == MVT::f64)
3111         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3112                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
3113                            DAG.getConstant(32, MVT::i32));
3114     } else if (VT == MVT::f32)
3115       Tmp1 = DAG.getNode(ARMISD::VSHRu, dl, MVT::v1i64,
3116                          DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, Tmp1),
3117                          DAG.getConstant(32, MVT::i32));
3118     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
3119     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
3120
3121     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
3122                                             MVT::i32);
3123     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
3124     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
3125                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
3126
3127     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
3128                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
3129                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
3130     if (VT == MVT::f32) {
3131       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
3132       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
3133                         DAG.getConstant(0, MVT::i32));
3134     } else {
3135       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
3136     }
3137
3138     return Res;
3139   }
3140
3141   // Bitcast operand 1 to i32.
3142   if (SrcVT == MVT::f64)
3143     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3144                        &Tmp1, 1).getValue(1);
3145   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
3146
3147   // Or in the signbit with integer operations.
3148   SDValue Mask1 = DAG.getConstant(0x80000000, MVT::i32);
3149   SDValue Mask2 = DAG.getConstant(0x7fffffff, MVT::i32);
3150   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
3151   if (VT == MVT::f32) {
3152     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
3153                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
3154     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
3155                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
3156   }
3157
3158   // f64: Or the high part with signbit and then combine two parts.
3159   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3160                      &Tmp0, 1);
3161   SDValue Lo = Tmp0.getValue(0);
3162   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
3163   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
3164   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
3165 }
3166
3167 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
3168   MachineFunction &MF = DAG.getMachineFunction();
3169   MachineFrameInfo *MFI = MF.getFrameInfo();
3170   MFI->setReturnAddressIsTaken(true);
3171
3172   EVT VT = Op.getValueType();
3173   DebugLoc dl = Op.getDebugLoc();
3174   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3175   if (Depth) {
3176     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3177     SDValue Offset = DAG.getConstant(4, MVT::i32);
3178     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
3179                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
3180                        MachinePointerInfo(), false, false, 0);
3181   }
3182
3183   // Return LR, which contains the return address. Mark it an implicit live-in.
3184   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
3185   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
3186 }
3187
3188 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
3189   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3190   MFI->setFrameAddressIsTaken(true);
3191
3192   EVT VT = Op.getValueType();
3193   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
3194   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3195   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
3196     ? ARM::R7 : ARM::R11;
3197   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
3198   while (Depth--)
3199     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
3200                             MachinePointerInfo(),
3201                             false, false, 0);
3202   return FrameAddr;
3203 }
3204
3205 /// ExpandBITCAST - If the target supports VFP, this function is called to
3206 /// expand a bit convert where either the source or destination type is i64 to
3207 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
3208 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
3209 /// vectors), since the legalizer won't know what to do with that.
3210 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
3211   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3212   DebugLoc dl = N->getDebugLoc();
3213   SDValue Op = N->getOperand(0);
3214
3215   // This function is only supposed to be called for i64 types, either as the
3216   // source or destination of the bit convert.
3217   EVT SrcVT = Op.getValueType();
3218   EVT DstVT = N->getValueType(0);
3219   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
3220          "ExpandBITCAST called for non-i64 type");
3221
3222   // Turn i64->f64 into VMOVDRR.
3223   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
3224     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3225                              DAG.getConstant(0, MVT::i32));
3226     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3227                              DAG.getConstant(1, MVT::i32));
3228     return DAG.getNode(ISD::BITCAST, dl, DstVT,
3229                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
3230   }
3231
3232   // Turn f64->i64 into VMOVRRD.
3233   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
3234     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
3235                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
3236     // Merge the pieces into a single i64 value.
3237     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
3238   }
3239
3240   return SDValue();
3241 }
3242
3243 /// getZeroVector - Returns a vector of specified type with all zero elements.
3244 /// Zero vectors are used to represent vector negation and in those cases
3245 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
3246 /// not support i64 elements, so sometimes the zero vectors will need to be
3247 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
3248 /// zero vector.
3249 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3250   assert(VT.isVector() && "Expected a vector type");
3251   // The canonical modified immediate encoding of a zero vector is....0!
3252   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
3253   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
3254   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
3255   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3256 }
3257
3258 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3259 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3260 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
3261                                                 SelectionDAG &DAG) const {
3262   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3263   EVT VT = Op.getValueType();
3264   unsigned VTBits = VT.getSizeInBits();
3265   DebugLoc dl = Op.getDebugLoc();
3266   SDValue ShOpLo = Op.getOperand(0);
3267   SDValue ShOpHi = Op.getOperand(1);
3268   SDValue ShAmt  = Op.getOperand(2);
3269   SDValue ARMcc;
3270   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3271
3272   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3273
3274   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3275                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3276   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3277   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3278                                    DAG.getConstant(VTBits, MVT::i32));
3279   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3280   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3281   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3282
3283   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3284   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3285                           ARMcc, DAG, dl);
3286   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3287   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
3288                            CCR, Cmp);
3289
3290   SDValue Ops[2] = { Lo, Hi };
3291   return DAG.getMergeValues(Ops, 2, dl);
3292 }
3293
3294 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3295 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3296 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
3297                                                SelectionDAG &DAG) const {
3298   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3299   EVT VT = Op.getValueType();
3300   unsigned VTBits = VT.getSizeInBits();
3301   DebugLoc dl = Op.getDebugLoc();
3302   SDValue ShOpLo = Op.getOperand(0);
3303   SDValue ShOpHi = Op.getOperand(1);
3304   SDValue ShAmt  = Op.getOperand(2);
3305   SDValue ARMcc;
3306
3307   assert(Op.getOpcode() == ISD::SHL_PARTS);
3308   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3309                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3310   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3311   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3312                                    DAG.getConstant(VTBits, MVT::i32));
3313   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3314   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3315
3316   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3317   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3318   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3319                           ARMcc, DAG, dl);
3320   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3321   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
3322                            CCR, Cmp);
3323
3324   SDValue Ops[2] = { Lo, Hi };
3325   return DAG.getMergeValues(Ops, 2, dl);
3326 }
3327
3328 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3329                                             SelectionDAG &DAG) const {
3330   // The rounding mode is in bits 23:22 of the FPSCR.
3331   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
3332   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
3333   // so that the shift + and get folded into a bitfield extract.
3334   DebugLoc dl = Op.getDebugLoc();
3335   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
3336                               DAG.getConstant(Intrinsic::arm_get_fpscr,
3337                                               MVT::i32));
3338   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
3339                                   DAG.getConstant(1U << 22, MVT::i32));
3340   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
3341                               DAG.getConstant(22, MVT::i32));
3342   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
3343                      DAG.getConstant(3, MVT::i32));
3344 }
3345
3346 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
3347                          const ARMSubtarget *ST) {
3348   EVT VT = N->getValueType(0);
3349   DebugLoc dl = N->getDebugLoc();
3350
3351   if (!ST->hasV6T2Ops())
3352     return SDValue();
3353
3354   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
3355   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
3356 }
3357
3358 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
3359                           const ARMSubtarget *ST) {
3360   EVT VT = N->getValueType(0);
3361   DebugLoc dl = N->getDebugLoc();
3362
3363   if (!VT.isVector())
3364     return SDValue();
3365
3366   // Lower vector shifts on NEON to use VSHL.
3367   assert(ST->hasNEON() && "unexpected vector shift");
3368
3369   // Left shifts translate directly to the vshiftu intrinsic.
3370   if (N->getOpcode() == ISD::SHL)
3371     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3372                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
3373                        N->getOperand(0), N->getOperand(1));
3374
3375   assert((N->getOpcode() == ISD::SRA ||
3376           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
3377
3378   // NEON uses the same intrinsics for both left and right shifts.  For
3379   // right shifts, the shift amounts are negative, so negate the vector of
3380   // shift amounts.
3381   EVT ShiftVT = N->getOperand(1).getValueType();
3382   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
3383                                      getZeroVector(ShiftVT, DAG, dl),
3384                                      N->getOperand(1));
3385   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
3386                              Intrinsic::arm_neon_vshifts :
3387                              Intrinsic::arm_neon_vshiftu);
3388   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3389                      DAG.getConstant(vshiftInt, MVT::i32),
3390                      N->getOperand(0), NegatedCount);
3391 }
3392
3393 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
3394                                 const ARMSubtarget *ST) {
3395   EVT VT = N->getValueType(0);
3396   DebugLoc dl = N->getDebugLoc();
3397
3398   // We can get here for a node like i32 = ISD::SHL i32, i64
3399   if (VT != MVT::i64)
3400     return SDValue();
3401
3402   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
3403          "Unknown shift to lower!");
3404
3405   // We only lower SRA, SRL of 1 here, all others use generic lowering.
3406   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
3407       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
3408     return SDValue();
3409
3410   // If we are in thumb mode, we don't have RRX.
3411   if (ST->isThumb1Only()) return SDValue();
3412
3413   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
3414   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3415                            DAG.getConstant(0, MVT::i32));
3416   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3417                            DAG.getConstant(1, MVT::i32));
3418
3419   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
3420   // captures the result into a carry flag.
3421   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
3422   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), &Hi, 1);
3423
3424   // The low part is an ARMISD::RRX operand, which shifts the carry in.
3425   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
3426
3427   // Merge the pieces into a single i64 value.
3428  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
3429 }
3430
3431 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
3432   SDValue TmpOp0, TmpOp1;
3433   bool Invert = false;
3434   bool Swap = false;
3435   unsigned Opc = 0;
3436
3437   SDValue Op0 = Op.getOperand(0);
3438   SDValue Op1 = Op.getOperand(1);
3439   SDValue CC = Op.getOperand(2);
3440   EVT VT = Op.getValueType();
3441   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3442   DebugLoc dl = Op.getDebugLoc();
3443
3444   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
3445     switch (SetCCOpcode) {
3446     default: llvm_unreachable("Illegal FP comparison"); break;
3447     case ISD::SETUNE:
3448     case ISD::SETNE:  Invert = true; // Fallthrough
3449     case ISD::SETOEQ:
3450     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3451     case ISD::SETOLT:
3452     case ISD::SETLT: Swap = true; // Fallthrough
3453     case ISD::SETOGT:
3454     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3455     case ISD::SETOLE:
3456     case ISD::SETLE:  Swap = true; // Fallthrough
3457     case ISD::SETOGE:
3458     case ISD::SETGE: Opc = ARMISD::VCGE; break;
3459     case ISD::SETUGE: Swap = true; // Fallthrough
3460     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
3461     case ISD::SETUGT: Swap = true; // Fallthrough
3462     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
3463     case ISD::SETUEQ: Invert = true; // Fallthrough
3464     case ISD::SETONE:
3465       // Expand this to (OLT | OGT).
3466       TmpOp0 = Op0;
3467       TmpOp1 = Op1;
3468       Opc = ISD::OR;
3469       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3470       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
3471       break;
3472     case ISD::SETUO: Invert = true; // Fallthrough
3473     case ISD::SETO:
3474       // Expand this to (OLT | OGE).
3475       TmpOp0 = Op0;
3476       TmpOp1 = Op1;
3477       Opc = ISD::OR;
3478       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3479       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
3480       break;
3481     }
3482   } else {
3483     // Integer comparisons.
3484     switch (SetCCOpcode) {
3485     default: llvm_unreachable("Illegal integer comparison"); break;
3486     case ISD::SETNE:  Invert = true;
3487     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3488     case ISD::SETLT:  Swap = true;
3489     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3490     case ISD::SETLE:  Swap = true;
3491     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
3492     case ISD::SETULT: Swap = true;
3493     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
3494     case ISD::SETULE: Swap = true;
3495     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
3496     }
3497
3498     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
3499     if (Opc == ARMISD::VCEQ) {
3500
3501       SDValue AndOp;
3502       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3503         AndOp = Op0;
3504       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
3505         AndOp = Op1;
3506
3507       // Ignore bitconvert.
3508       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
3509         AndOp = AndOp.getOperand(0);
3510
3511       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
3512         Opc = ARMISD::VTST;
3513         Op0 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(0));
3514         Op1 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(1));
3515         Invert = !Invert;
3516       }
3517     }
3518   }
3519
3520   if (Swap)
3521     std::swap(Op0, Op1);
3522
3523   // If one of the operands is a constant vector zero, attempt to fold the
3524   // comparison to a specialized compare-against-zero form.
3525   SDValue SingleOp;
3526   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3527     SingleOp = Op0;
3528   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
3529     if (Opc == ARMISD::VCGE)
3530       Opc = ARMISD::VCLEZ;
3531     else if (Opc == ARMISD::VCGT)
3532       Opc = ARMISD::VCLTZ;
3533     SingleOp = Op1;
3534   }
3535
3536   SDValue Result;
3537   if (SingleOp.getNode()) {
3538     switch (Opc) {
3539     case ARMISD::VCEQ:
3540       Result = DAG.getNode(ARMISD::VCEQZ, dl, VT, SingleOp); break;
3541     case ARMISD::VCGE:
3542       Result = DAG.getNode(ARMISD::VCGEZ, dl, VT, SingleOp); break;
3543     case ARMISD::VCLEZ:
3544       Result = DAG.getNode(ARMISD::VCLEZ, dl, VT, SingleOp); break;
3545     case ARMISD::VCGT:
3546       Result = DAG.getNode(ARMISD::VCGTZ, dl, VT, SingleOp); break;
3547     case ARMISD::VCLTZ:
3548       Result = DAG.getNode(ARMISD::VCLTZ, dl, VT, SingleOp); break;
3549     default:
3550       Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3551     }
3552   } else {
3553      Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3554   }
3555
3556   if (Invert)
3557     Result = DAG.getNOT(dl, Result, VT);
3558
3559   return Result;
3560 }
3561
3562 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
3563 /// valid vector constant for a NEON instruction with a "modified immediate"
3564 /// operand (e.g., VMOV).  If so, return the encoded value.
3565 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
3566                                  unsigned SplatBitSize, SelectionDAG &DAG,
3567                                  EVT &VT, bool is128Bits, NEONModImmType type) {
3568   unsigned OpCmode, Imm;
3569
3570   // SplatBitSize is set to the smallest size that splats the vector, so a
3571   // zero vector will always have SplatBitSize == 8.  However, NEON modified
3572   // immediate instructions others than VMOV do not support the 8-bit encoding
3573   // of a zero vector, and the default encoding of zero is supposed to be the
3574   // 32-bit version.
3575   if (SplatBits == 0)
3576     SplatBitSize = 32;
3577
3578   switch (SplatBitSize) {
3579   case 8:
3580     if (type != VMOVModImm)
3581       return SDValue();
3582     // Any 1-byte value is OK.  Op=0, Cmode=1110.
3583     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
3584     OpCmode = 0xe;
3585     Imm = SplatBits;
3586     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
3587     break;
3588
3589   case 16:
3590     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
3591     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
3592     if ((SplatBits & ~0xff) == 0) {
3593       // Value = 0x00nn: Op=x, Cmode=100x.
3594       OpCmode = 0x8;
3595       Imm = SplatBits;
3596       break;
3597     }
3598     if ((SplatBits & ~0xff00) == 0) {
3599       // Value = 0xnn00: Op=x, Cmode=101x.
3600       OpCmode = 0xa;
3601       Imm = SplatBits >> 8;
3602       break;
3603     }
3604     return SDValue();
3605
3606   case 32:
3607     // NEON's 32-bit VMOV supports splat values where:
3608     // * only one byte is nonzero, or
3609     // * the least significant byte is 0xff and the second byte is nonzero, or
3610     // * the least significant 2 bytes are 0xff and the third is nonzero.
3611     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3612     if ((SplatBits & ~0xff) == 0) {
3613       // Value = 0x000000nn: Op=x, Cmode=000x.
3614       OpCmode = 0;
3615       Imm = SplatBits;
3616       break;
3617     }
3618     if ((SplatBits & ~0xff00) == 0) {
3619       // Value = 0x0000nn00: Op=x, Cmode=001x.
3620       OpCmode = 0x2;
3621       Imm = SplatBits >> 8;
3622       break;
3623     }
3624     if ((SplatBits & ~0xff0000) == 0) {
3625       // Value = 0x00nn0000: Op=x, Cmode=010x.
3626       OpCmode = 0x4;
3627       Imm = SplatBits >> 16;
3628       break;
3629     }
3630     if ((SplatBits & ~0xff000000) == 0) {
3631       // Value = 0xnn000000: Op=x, Cmode=011x.
3632       OpCmode = 0x6;
3633       Imm = SplatBits >> 24;
3634       break;
3635     }
3636
3637     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
3638     if (type == OtherModImm) return SDValue();
3639
3640     if ((SplatBits & ~0xffff) == 0 &&
3641         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3642       // Value = 0x0000nnff: Op=x, Cmode=1100.
3643       OpCmode = 0xc;
3644       Imm = SplatBits >> 8;
3645       SplatBits |= 0xff;
3646       break;
3647     }
3648
3649     if ((SplatBits & ~0xffffff) == 0 &&
3650         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3651       // Value = 0x00nnffff: Op=x, Cmode=1101.
3652       OpCmode = 0xd;
3653       Imm = SplatBits >> 16;
3654       SplatBits |= 0xffff;
3655       break;
3656     }
3657
3658     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3659     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3660     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3661     // and fall through here to test for a valid 64-bit splat.  But, then the
3662     // caller would also need to check and handle the change in size.
3663     return SDValue();
3664
3665   case 64: {
3666     if (type != VMOVModImm)
3667       return SDValue();
3668     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3669     uint64_t BitMask = 0xff;
3670     uint64_t Val = 0;
3671     unsigned ImmMask = 1;
3672     Imm = 0;
3673     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3674       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3675         Val |= BitMask;
3676         Imm |= ImmMask;
3677       } else if ((SplatBits & BitMask) != 0) {
3678         return SDValue();
3679       }
3680       BitMask <<= 8;
3681       ImmMask <<= 1;
3682     }
3683     // Op=1, Cmode=1110.
3684     OpCmode = 0x1e;
3685     SplatBits = Val;
3686     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3687     break;
3688   }
3689
3690   default:
3691     llvm_unreachable("unexpected size for isNEONModifiedImm");
3692     return SDValue();
3693   }
3694
3695   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3696   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3697 }
3698
3699 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3700                        bool &ReverseVEXT, unsigned &Imm) {
3701   unsigned NumElts = VT.getVectorNumElements();
3702   ReverseVEXT = false;
3703
3704   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3705   if (M[0] < 0)
3706     return false;
3707
3708   Imm = M[0];
3709
3710   // If this is a VEXT shuffle, the immediate value is the index of the first
3711   // element.  The other shuffle indices must be the successive elements after
3712   // the first one.
3713   unsigned ExpectedElt = Imm;
3714   for (unsigned i = 1; i < NumElts; ++i) {
3715     // Increment the expected index.  If it wraps around, it may still be
3716     // a VEXT but the source vectors must be swapped.
3717     ExpectedElt += 1;
3718     if (ExpectedElt == NumElts * 2) {
3719       ExpectedElt = 0;
3720       ReverseVEXT = true;
3721     }
3722
3723     if (M[i] < 0) continue; // ignore UNDEF indices
3724     if (ExpectedElt != static_cast<unsigned>(M[i]))
3725       return false;
3726   }
3727
3728   // Adjust the index value if the source operands will be swapped.
3729   if (ReverseVEXT)
3730     Imm -= NumElts;
3731
3732   return true;
3733 }
3734
3735 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3736 /// instruction with the specified blocksize.  (The order of the elements
3737 /// within each block of the vector is reversed.)
3738 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3739                        unsigned BlockSize) {
3740   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3741          "Only possible block sizes for VREV are: 16, 32, 64");
3742
3743   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3744   if (EltSz == 64)
3745     return false;
3746
3747   unsigned NumElts = VT.getVectorNumElements();
3748   unsigned BlockElts = M[0] + 1;
3749   // If the first shuffle index is UNDEF, be optimistic.
3750   if (M[0] < 0)
3751     BlockElts = BlockSize / EltSz;
3752
3753   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3754     return false;
3755
3756   for (unsigned i = 0; i < NumElts; ++i) {
3757     if (M[i] < 0) continue; // ignore UNDEF indices
3758     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3759       return false;
3760   }
3761
3762   return true;
3763 }
3764
3765 static bool isVTBLMask(const SmallVectorImpl<int> &M, EVT VT) {
3766   // We can handle <8 x i8> vector shuffles. If the index in the mask is out of
3767   // range, then 0 is placed into the resulting vector. So pretty much any mask
3768   // of 8 elements can work here.
3769   return VT == MVT::v8i8 && M.size() == 8;
3770 }
3771
3772 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3773                        unsigned &WhichResult) {
3774   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3775   if (EltSz == 64)
3776     return false;
3777
3778   unsigned NumElts = VT.getVectorNumElements();
3779   WhichResult = (M[0] == 0 ? 0 : 1);
3780   for (unsigned i = 0; i < NumElts; i += 2) {
3781     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3782         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3783       return false;
3784   }
3785   return true;
3786 }
3787
3788 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3789 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3790 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3791 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3792                                 unsigned &WhichResult) {
3793   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3794   if (EltSz == 64)
3795     return false;
3796
3797   unsigned NumElts = VT.getVectorNumElements();
3798   WhichResult = (M[0] == 0 ? 0 : 1);
3799   for (unsigned i = 0; i < NumElts; i += 2) {
3800     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3801         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3802       return false;
3803   }
3804   return true;
3805 }
3806
3807 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3808                        unsigned &WhichResult) {
3809   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3810   if (EltSz == 64)
3811     return false;
3812
3813   unsigned NumElts = VT.getVectorNumElements();
3814   WhichResult = (M[0] == 0 ? 0 : 1);
3815   for (unsigned i = 0; i != NumElts; ++i) {
3816     if (M[i] < 0) continue; // ignore UNDEF indices
3817     if ((unsigned) M[i] != 2 * i + WhichResult)
3818       return false;
3819   }
3820
3821   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3822   if (VT.is64BitVector() && EltSz == 32)
3823     return false;
3824
3825   return true;
3826 }
3827
3828 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3829 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3830 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3831 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3832                                 unsigned &WhichResult) {
3833   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3834   if (EltSz == 64)
3835     return false;
3836
3837   unsigned Half = VT.getVectorNumElements() / 2;
3838   WhichResult = (M[0] == 0 ? 0 : 1);
3839   for (unsigned j = 0; j != 2; ++j) {
3840     unsigned Idx = WhichResult;
3841     for (unsigned i = 0; i != Half; ++i) {
3842       int MIdx = M[i + j * Half];
3843       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3844         return false;
3845       Idx += 2;
3846     }
3847   }
3848
3849   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3850   if (VT.is64BitVector() && EltSz == 32)
3851     return false;
3852
3853   return true;
3854 }
3855
3856 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3857                        unsigned &WhichResult) {
3858   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3859   if (EltSz == 64)
3860     return false;
3861
3862   unsigned NumElts = VT.getVectorNumElements();
3863   WhichResult = (M[0] == 0 ? 0 : 1);
3864   unsigned Idx = WhichResult * NumElts / 2;
3865   for (unsigned i = 0; i != NumElts; i += 2) {
3866     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3867         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3868       return false;
3869     Idx += 1;
3870   }
3871
3872   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3873   if (VT.is64BitVector() && EltSz == 32)
3874     return false;
3875
3876   return true;
3877 }
3878
3879 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3880 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3881 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3882 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3883                                 unsigned &WhichResult) {
3884   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3885   if (EltSz == 64)
3886     return false;
3887
3888   unsigned NumElts = VT.getVectorNumElements();
3889   WhichResult = (M[0] == 0 ? 0 : 1);
3890   unsigned Idx = WhichResult * NumElts / 2;
3891   for (unsigned i = 0; i != NumElts; i += 2) {
3892     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3893         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3894       return false;
3895     Idx += 1;
3896   }
3897
3898   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3899   if (VT.is64BitVector() && EltSz == 32)
3900     return false;
3901
3902   return true;
3903 }
3904
3905 // If N is an integer constant that can be moved into a register in one
3906 // instruction, return an SDValue of such a constant (will become a MOV
3907 // instruction).  Otherwise return null.
3908 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3909                                      const ARMSubtarget *ST, DebugLoc dl) {
3910   uint64_t Val;
3911   if (!isa<ConstantSDNode>(N))
3912     return SDValue();
3913   Val = cast<ConstantSDNode>(N)->getZExtValue();
3914
3915   if (ST->isThumb1Only()) {
3916     if (Val <= 255 || ~Val <= 255)
3917       return DAG.getConstant(Val, MVT::i32);
3918   } else {
3919     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3920       return DAG.getConstant(Val, MVT::i32);
3921   }
3922   return SDValue();
3923 }
3924
3925 // If this is a case we can't handle, return null and let the default
3926 // expansion code take care of it.
3927 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3928                                              const ARMSubtarget *ST) const {
3929   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3930   DebugLoc dl = Op.getDebugLoc();
3931   EVT VT = Op.getValueType();
3932
3933   APInt SplatBits, SplatUndef;
3934   unsigned SplatBitSize;
3935   bool HasAnyUndefs;
3936   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3937     if (SplatBitSize <= 64) {
3938       // Check if an immediate VMOV works.
3939       EVT VmovVT;
3940       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3941                                       SplatUndef.getZExtValue(), SplatBitSize,
3942                                       DAG, VmovVT, VT.is128BitVector(),
3943                                       VMOVModImm);
3944       if (Val.getNode()) {
3945         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3946         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3947       }
3948
3949       // Try an immediate VMVN.
3950       uint64_t NegatedImm = (~SplatBits).getZExtValue();
3951       Val = isNEONModifiedImm(NegatedImm,
3952                                       SplatUndef.getZExtValue(), SplatBitSize,
3953                                       DAG, VmovVT, VT.is128BitVector(),
3954                                       VMVNModImm);
3955       if (Val.getNode()) {
3956         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3957         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3958       }
3959     }
3960   }
3961
3962   // Scan through the operands to see if only one value is used.
3963   unsigned NumElts = VT.getVectorNumElements();
3964   bool isOnlyLowElement = true;
3965   bool usesOnlyOneValue = true;
3966   bool isConstant = true;
3967   SDValue Value;
3968   for (unsigned i = 0; i < NumElts; ++i) {
3969     SDValue V = Op.getOperand(i);
3970     if (V.getOpcode() == ISD::UNDEF)
3971       continue;
3972     if (i > 0)
3973       isOnlyLowElement = false;
3974     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3975       isConstant = false;
3976
3977     if (!Value.getNode())
3978       Value = V;
3979     else if (V != Value)
3980       usesOnlyOneValue = false;
3981   }
3982
3983   if (!Value.getNode())
3984     return DAG.getUNDEF(VT);
3985
3986   if (isOnlyLowElement)
3987     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3988
3989   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3990
3991   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3992   // i32 and try again.
3993   if (usesOnlyOneValue && EltSize <= 32) {
3994     if (!isConstant)
3995       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3996     if (VT.getVectorElementType().isFloatingPoint()) {
3997       SmallVector<SDValue, 8> Ops;
3998       for (unsigned i = 0; i < NumElts; ++i)
3999         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
4000                                   Op.getOperand(i)));
4001       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
4002       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], NumElts);
4003       Val = LowerBUILD_VECTOR(Val, DAG, ST);
4004       if (Val.getNode())
4005         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
4006     }
4007     SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
4008     if (Val.getNode())
4009       return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
4010   }
4011
4012   // If all elements are constants and the case above didn't get hit, fall back
4013   // to the default expansion, which will generate a load from the constant
4014   // pool.
4015   if (isConstant)
4016     return SDValue();
4017
4018   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
4019   if (NumElts >= 4) {
4020     SDValue shuffle = ReconstructShuffle(Op, DAG);
4021     if (shuffle != SDValue())
4022       return shuffle;
4023   }
4024
4025   // Vectors with 32- or 64-bit elements can be built by directly assigning
4026   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
4027   // will be legalized.
4028   if (EltSize >= 32) {
4029     // Do the expansion with floating-point types, since that is what the VFP
4030     // registers are defined to use, and since i64 is not legal.
4031     EVT EltVT = EVT::getFloatingPointVT(EltSize);
4032     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
4033     SmallVector<SDValue, 8> Ops;
4034     for (unsigned i = 0; i < NumElts; ++i)
4035       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
4036     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
4037     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
4038   }
4039
4040   return SDValue();
4041 }
4042
4043 // Gather data to see if the operation can be modelled as a
4044 // shuffle in combination with VEXTs.
4045 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
4046                                               SelectionDAG &DAG) const {
4047   DebugLoc dl = Op.getDebugLoc();
4048   EVT VT = Op.getValueType();
4049   unsigned NumElts = VT.getVectorNumElements();
4050
4051   SmallVector<SDValue, 2> SourceVecs;
4052   SmallVector<unsigned, 2> MinElts;
4053   SmallVector<unsigned, 2> MaxElts;
4054
4055   for (unsigned i = 0; i < NumElts; ++i) {
4056     SDValue V = Op.getOperand(i);
4057     if (V.getOpcode() == ISD::UNDEF)
4058       continue;
4059     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4060       // A shuffle can only come from building a vector from various
4061       // elements of other vectors.
4062       return SDValue();
4063     } else if (V.getOperand(0).getValueType().getVectorElementType() !=
4064                VT.getVectorElementType()) {
4065       // This code doesn't know how to handle shuffles where the vector
4066       // element types do not match (this happens because type legalization
4067       // promotes the return type of EXTRACT_VECTOR_ELT).
4068       // FIXME: It might be appropriate to extend this code to handle
4069       // mismatched types.
4070       return SDValue();
4071     }
4072
4073     // Record this extraction against the appropriate vector if possible...
4074     SDValue SourceVec = V.getOperand(0);
4075     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4076     bool FoundSource = false;
4077     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
4078       if (SourceVecs[j] == SourceVec) {
4079         if (MinElts[j] > EltNo)
4080           MinElts[j] = EltNo;
4081         if (MaxElts[j] < EltNo)
4082           MaxElts[j] = EltNo;
4083         FoundSource = true;
4084         break;
4085       }
4086     }
4087
4088     // Or record a new source if not...
4089     if (!FoundSource) {
4090       SourceVecs.push_back(SourceVec);
4091       MinElts.push_back(EltNo);
4092       MaxElts.push_back(EltNo);
4093     }
4094   }
4095
4096   // Currently only do something sane when at most two source vectors
4097   // involved.
4098   if (SourceVecs.size() > 2)
4099     return SDValue();
4100
4101   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
4102   int VEXTOffsets[2] = {0, 0};
4103
4104   // This loop extracts the usage patterns of the source vectors
4105   // and prepares appropriate SDValues for a shuffle if possible.
4106   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
4107     if (SourceVecs[i].getValueType() == VT) {
4108       // No VEXT necessary
4109       ShuffleSrcs[i] = SourceVecs[i];
4110       VEXTOffsets[i] = 0;
4111       continue;
4112     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
4113       // It probably isn't worth padding out a smaller vector just to
4114       // break it down again in a shuffle.
4115       return SDValue();
4116     }
4117
4118     // Since only 64-bit and 128-bit vectors are legal on ARM and
4119     // we've eliminated the other cases...
4120     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
4121            "unexpected vector sizes in ReconstructShuffle");
4122
4123     if (MaxElts[i] - MinElts[i] >= NumElts) {
4124       // Span too large for a VEXT to cope
4125       return SDValue();
4126     }
4127
4128     if (MinElts[i] >= NumElts) {
4129       // The extraction can just take the second half
4130       VEXTOffsets[i] = NumElts;
4131       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4132                                    SourceVecs[i],
4133                                    DAG.getIntPtrConstant(NumElts));
4134     } else if (MaxElts[i] < NumElts) {
4135       // The extraction can just take the first half
4136       VEXTOffsets[i] = 0;
4137       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4138                                    SourceVecs[i],
4139                                    DAG.getIntPtrConstant(0));
4140     } else {
4141       // An actual VEXT is needed
4142       VEXTOffsets[i] = MinElts[i];
4143       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4144                                      SourceVecs[i],
4145                                      DAG.getIntPtrConstant(0));
4146       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4147                                      SourceVecs[i],
4148                                      DAG.getIntPtrConstant(NumElts));
4149       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
4150                                    DAG.getConstant(VEXTOffsets[i], MVT::i32));
4151     }
4152   }
4153
4154   SmallVector<int, 8> Mask;
4155
4156   for (unsigned i = 0; i < NumElts; ++i) {
4157     SDValue Entry = Op.getOperand(i);
4158     if (Entry.getOpcode() == ISD::UNDEF) {
4159       Mask.push_back(-1);
4160       continue;
4161     }
4162
4163     SDValue ExtractVec = Entry.getOperand(0);
4164     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
4165                                           .getOperand(1))->getSExtValue();
4166     if (ExtractVec == SourceVecs[0]) {
4167       Mask.push_back(ExtractElt - VEXTOffsets[0]);
4168     } else {
4169       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
4170     }
4171   }
4172
4173   // Final check before we try to produce nonsense...
4174   if (isShuffleMaskLegal(Mask, VT))
4175     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
4176                                 &Mask[0]);
4177
4178   return SDValue();
4179 }
4180
4181 /// isShuffleMaskLegal - Targets can use this to indicate that they only
4182 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
4183 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
4184 /// are assumed to be legal.
4185 bool
4186 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
4187                                       EVT VT) const {
4188   if (VT.getVectorNumElements() == 4 &&
4189       (VT.is128BitVector() || VT.is64BitVector())) {
4190     unsigned PFIndexes[4];
4191     for (unsigned i = 0; i != 4; ++i) {
4192       if (M[i] < 0)
4193         PFIndexes[i] = 8;
4194       else
4195         PFIndexes[i] = M[i];
4196     }
4197
4198     // Compute the index in the perfect shuffle table.
4199     unsigned PFTableIndex =
4200       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4201     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4202     unsigned Cost = (PFEntry >> 30);
4203
4204     if (Cost <= 4)
4205       return true;
4206   }
4207
4208   bool ReverseVEXT;
4209   unsigned Imm, WhichResult;
4210
4211   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4212   return (EltSize >= 32 ||
4213           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
4214           isVREVMask(M, VT, 64) ||
4215           isVREVMask(M, VT, 32) ||
4216           isVREVMask(M, VT, 16) ||
4217           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
4218           isVTBLMask(M, VT) ||
4219           isVTRNMask(M, VT, WhichResult) ||
4220           isVUZPMask(M, VT, WhichResult) ||
4221           isVZIPMask(M, VT, WhichResult) ||
4222           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
4223           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
4224           isVZIP_v_undef_Mask(M, VT, WhichResult));
4225 }
4226
4227 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4228 /// the specified operations to build the shuffle.
4229 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4230                                       SDValue RHS, SelectionDAG &DAG,
4231                                       DebugLoc dl) {
4232   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4233   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4234   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4235
4236   enum {
4237     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4238     OP_VREV,
4239     OP_VDUP0,
4240     OP_VDUP1,
4241     OP_VDUP2,
4242     OP_VDUP3,
4243     OP_VEXT1,
4244     OP_VEXT2,
4245     OP_VEXT3,
4246     OP_VUZPL, // VUZP, left result
4247     OP_VUZPR, // VUZP, right result
4248     OP_VZIPL, // VZIP, left result
4249     OP_VZIPR, // VZIP, right result
4250     OP_VTRNL, // VTRN, left result
4251     OP_VTRNR  // VTRN, right result
4252   };
4253
4254   if (OpNum == OP_COPY) {
4255     if (LHSID == (1*9+2)*9+3) return LHS;
4256     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4257     return RHS;
4258   }
4259
4260   SDValue OpLHS, OpRHS;
4261   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4262   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4263   EVT VT = OpLHS.getValueType();
4264
4265   switch (OpNum) {
4266   default: llvm_unreachable("Unknown shuffle opcode!");
4267   case OP_VREV:
4268     // VREV divides the vector in half and swaps within the half.
4269     if (VT.getVectorElementType() == MVT::i32 ||
4270         VT.getVectorElementType() == MVT::f32)
4271       return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
4272     // vrev <4 x i16> -> VREV32
4273     if (VT.getVectorElementType() == MVT::i16)
4274       return DAG.getNode(ARMISD::VREV32, dl, VT, OpLHS);
4275     // vrev <4 x i8> -> VREV16
4276     assert(VT.getVectorElementType() == MVT::i8);
4277     return DAG.getNode(ARMISD::VREV16, dl, VT, OpLHS);
4278   case OP_VDUP0:
4279   case OP_VDUP1:
4280   case OP_VDUP2:
4281   case OP_VDUP3:
4282     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
4283                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
4284   case OP_VEXT1:
4285   case OP_VEXT2:
4286   case OP_VEXT3:
4287     return DAG.getNode(ARMISD::VEXT, dl, VT,
4288                        OpLHS, OpRHS,
4289                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
4290   case OP_VUZPL:
4291   case OP_VUZPR:
4292     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4293                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
4294   case OP_VZIPL:
4295   case OP_VZIPR:
4296     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4297                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
4298   case OP_VTRNL:
4299   case OP_VTRNR:
4300     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4301                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
4302   }
4303 }
4304
4305 static SDValue LowerVECTOR_SHUFFLEv8i8(SDValue Op,
4306                                        SmallVectorImpl<int> &ShuffleMask,
4307                                        SelectionDAG &DAG) {
4308   // Check to see if we can use the VTBL instruction.
4309   SDValue V1 = Op.getOperand(0);
4310   SDValue V2 = Op.getOperand(1);
4311   DebugLoc DL = Op.getDebugLoc();
4312
4313   SmallVector<SDValue, 8> VTBLMask;
4314   for (SmallVectorImpl<int>::iterator
4315          I = ShuffleMask.begin(), E = ShuffleMask.end(); I != E; ++I)
4316     VTBLMask.push_back(DAG.getConstant(*I, MVT::i32));
4317
4318   if (V2.getNode()->getOpcode() == ISD::UNDEF)
4319     return DAG.getNode(ARMISD::VTBL1, DL, MVT::v8i8, V1,
4320                        DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8,
4321                                    &VTBLMask[0], 8));
4322
4323   return DAG.getNode(ARMISD::VTBL2, DL, MVT::v8i8, V1, V2,
4324                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8,
4325                                  &VTBLMask[0], 8));
4326 }
4327
4328 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4329   SDValue V1 = Op.getOperand(0);
4330   SDValue V2 = Op.getOperand(1);
4331   DebugLoc dl = Op.getDebugLoc();
4332   EVT VT = Op.getValueType();
4333   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4334   SmallVector<int, 8> ShuffleMask;
4335
4336   // Convert shuffles that are directly supported on NEON to target-specific
4337   // DAG nodes, instead of keeping them as shuffles and matching them again
4338   // during code selection.  This is more efficient and avoids the possibility
4339   // of inconsistencies between legalization and selection.
4340   // FIXME: floating-point vectors should be canonicalized to integer vectors
4341   // of the same time so that they get CSEd properly.
4342   SVN->getMask(ShuffleMask);
4343
4344   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4345   if (EltSize <= 32) {
4346     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
4347       int Lane = SVN->getSplatIndex();
4348       // If this is undef splat, generate it via "just" vdup, if possible.
4349       if (Lane == -1) Lane = 0;
4350
4351       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4352         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
4353       }
4354       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
4355                          DAG.getConstant(Lane, MVT::i32));
4356     }
4357
4358     bool ReverseVEXT;
4359     unsigned Imm;
4360     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
4361       if (ReverseVEXT)
4362         std::swap(V1, V2);
4363       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
4364                          DAG.getConstant(Imm, MVT::i32));
4365     }
4366
4367     if (isVREVMask(ShuffleMask, VT, 64))
4368       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
4369     if (isVREVMask(ShuffleMask, VT, 32))
4370       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
4371     if (isVREVMask(ShuffleMask, VT, 16))
4372       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
4373
4374     // Check for Neon shuffles that modify both input vectors in place.
4375     // If both results are used, i.e., if there are two shuffles with the same
4376     // source operands and with masks corresponding to both results of one of
4377     // these operations, DAG memoization will ensure that a single node is
4378     // used for both shuffles.
4379     unsigned WhichResult;
4380     if (isVTRNMask(ShuffleMask, VT, WhichResult))
4381       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4382                          V1, V2).getValue(WhichResult);
4383     if (isVUZPMask(ShuffleMask, VT, WhichResult))
4384       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4385                          V1, V2).getValue(WhichResult);
4386     if (isVZIPMask(ShuffleMask, VT, WhichResult))
4387       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4388                          V1, V2).getValue(WhichResult);
4389
4390     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
4391       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4392                          V1, V1).getValue(WhichResult);
4393     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4394       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4395                          V1, V1).getValue(WhichResult);
4396     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4397       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4398                          V1, V1).getValue(WhichResult);
4399   }
4400
4401   // If the shuffle is not directly supported and it has 4 elements, use
4402   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4403   unsigned NumElts = VT.getVectorNumElements();
4404   if (NumElts == 4) {
4405     unsigned PFIndexes[4];
4406     for (unsigned i = 0; i != 4; ++i) {
4407       if (ShuffleMask[i] < 0)
4408         PFIndexes[i] = 8;
4409       else
4410         PFIndexes[i] = ShuffleMask[i];
4411     }
4412
4413     // Compute the index in the perfect shuffle table.
4414     unsigned PFTableIndex =
4415       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4416     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4417     unsigned Cost = (PFEntry >> 30);
4418
4419     if (Cost <= 4)
4420       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4421   }
4422
4423   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
4424   if (EltSize >= 32) {
4425     // Do the expansion with floating-point types, since that is what the VFP
4426     // registers are defined to use, and since i64 is not legal.
4427     EVT EltVT = EVT::getFloatingPointVT(EltSize);
4428     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
4429     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
4430     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
4431     SmallVector<SDValue, 8> Ops;
4432     for (unsigned i = 0; i < NumElts; ++i) {
4433       if (ShuffleMask[i] < 0)
4434         Ops.push_back(DAG.getUNDEF(EltVT));
4435       else
4436         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
4437                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
4438                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
4439                                                   MVT::i32)));
4440     }
4441     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
4442     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
4443   }
4444
4445   if (VT == MVT::v8i8) {
4446     SDValue NewOp = LowerVECTOR_SHUFFLEv8i8(Op, ShuffleMask, DAG);
4447     if (NewOp.getNode())
4448       return NewOp;
4449   }
4450
4451   return SDValue();
4452 }
4453
4454 static SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4455   // INSERT_VECTOR_ELT is legal only for immediate indexes.
4456   SDValue Lane = Op.getOperand(2);
4457   if (!isa<ConstantSDNode>(Lane))
4458     return SDValue();
4459
4460   return Op;
4461 }
4462
4463 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4464   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
4465   SDValue Lane = Op.getOperand(1);
4466   if (!isa<ConstantSDNode>(Lane))
4467     return SDValue();
4468
4469   SDValue Vec = Op.getOperand(0);
4470   if (Op.getValueType() == MVT::i32 &&
4471       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
4472     DebugLoc dl = Op.getDebugLoc();
4473     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
4474   }
4475
4476   return Op;
4477 }
4478
4479 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
4480   // The only time a CONCAT_VECTORS operation can have legal types is when
4481   // two 64-bit vectors are concatenated to a 128-bit vector.
4482   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
4483          "unexpected CONCAT_VECTORS");
4484   DebugLoc dl = Op.getDebugLoc();
4485   SDValue Val = DAG.getUNDEF(MVT::v2f64);
4486   SDValue Op0 = Op.getOperand(0);
4487   SDValue Op1 = Op.getOperand(1);
4488   if (Op0.getOpcode() != ISD::UNDEF)
4489     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4490                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
4491                       DAG.getIntPtrConstant(0));
4492   if (Op1.getOpcode() != ISD::UNDEF)
4493     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4494                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
4495                       DAG.getIntPtrConstant(1));
4496   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
4497 }
4498
4499 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
4500 /// element has been zero/sign-extended, depending on the isSigned parameter,
4501 /// from an integer type half its size.
4502 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
4503                                    bool isSigned) {
4504   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
4505   EVT VT = N->getValueType(0);
4506   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
4507     SDNode *BVN = N->getOperand(0).getNode();
4508     if (BVN->getValueType(0) != MVT::v4i32 ||
4509         BVN->getOpcode() != ISD::BUILD_VECTOR)
4510       return false;
4511     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4512     unsigned HiElt = 1 - LoElt;
4513     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
4514     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
4515     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
4516     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
4517     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
4518       return false;
4519     if (isSigned) {
4520       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
4521           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
4522         return true;
4523     } else {
4524       if (Hi0->isNullValue() && Hi1->isNullValue())
4525         return true;
4526     }
4527     return false;
4528   }
4529
4530   if (N->getOpcode() != ISD::BUILD_VECTOR)
4531     return false;
4532
4533   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
4534     SDNode *Elt = N->getOperand(i).getNode();
4535     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
4536       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4537       unsigned HalfSize = EltSize / 2;
4538       if (isSigned) {
4539         if (!isIntN(HalfSize, C->getSExtValue()))
4540           return false;
4541       } else {
4542         if (!isUIntN(HalfSize, C->getZExtValue()))
4543           return false;
4544       }
4545       continue;
4546     }
4547     return false;
4548   }
4549
4550   return true;
4551 }
4552
4553 /// isSignExtended - Check if a node is a vector value that is sign-extended
4554 /// or a constant BUILD_VECTOR with sign-extended elements.
4555 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
4556   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
4557     return true;
4558   if (isExtendedBUILD_VECTOR(N, DAG, true))
4559     return true;
4560   return false;
4561 }
4562
4563 /// isZeroExtended - Check if a node is a vector value that is zero-extended
4564 /// or a constant BUILD_VECTOR with zero-extended elements.
4565 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
4566   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
4567     return true;
4568   if (isExtendedBUILD_VECTOR(N, DAG, false))
4569     return true;
4570   return false;
4571 }
4572
4573 /// SkipExtension - For a node that is a SIGN_EXTEND, ZERO_EXTEND, extending
4574 /// load, or BUILD_VECTOR with extended elements, return the unextended value.
4575 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
4576   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
4577     return N->getOperand(0);
4578   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
4579     return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
4580                        LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
4581                        LD->isNonTemporal(), LD->getAlignment());
4582   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
4583   // have been legalized as a BITCAST from v4i32.
4584   if (N->getOpcode() == ISD::BITCAST) {
4585     SDNode *BVN = N->getOperand(0).getNode();
4586     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
4587            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
4588     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4589     return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), MVT::v2i32,
4590                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
4591   }
4592   // Construct a new BUILD_VECTOR with elements truncated to half the size.
4593   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
4594   EVT VT = N->getValueType(0);
4595   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
4596   unsigned NumElts = VT.getVectorNumElements();
4597   MVT TruncVT = MVT::getIntegerVT(EltSize);
4598   SmallVector<SDValue, 8> Ops;
4599   for (unsigned i = 0; i != NumElts; ++i) {
4600     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
4601     const APInt &CInt = C->getAPIntValue();
4602     Ops.push_back(DAG.getConstant(CInt.trunc(EltSize), TruncVT));
4603   }
4604   return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
4605                      MVT::getVectorVT(TruncVT, NumElts), Ops.data(), NumElts);
4606 }
4607
4608 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
4609   unsigned Opcode = N->getOpcode();
4610   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
4611     SDNode *N0 = N->getOperand(0).getNode();
4612     SDNode *N1 = N->getOperand(1).getNode();
4613     return N0->hasOneUse() && N1->hasOneUse() &&
4614       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
4615   }
4616   return false;
4617 }
4618
4619 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
4620   unsigned Opcode = N->getOpcode();
4621   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
4622     SDNode *N0 = N->getOperand(0).getNode();
4623     SDNode *N1 = N->getOperand(1).getNode();
4624     return N0->hasOneUse() && N1->hasOneUse() &&
4625       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
4626   }
4627   return false;
4628 }
4629
4630 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
4631   // Multiplications are only custom-lowered for 128-bit vectors so that
4632   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
4633   EVT VT = Op.getValueType();
4634   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
4635   SDNode *N0 = Op.getOperand(0).getNode();
4636   SDNode *N1 = Op.getOperand(1).getNode();
4637   unsigned NewOpc = 0;
4638   bool isMLA = false;
4639   bool isN0SExt = isSignExtended(N0, DAG);
4640   bool isN1SExt = isSignExtended(N1, DAG);
4641   if (isN0SExt && isN1SExt)
4642     NewOpc = ARMISD::VMULLs;
4643   else {
4644     bool isN0ZExt = isZeroExtended(N0, DAG);
4645     bool isN1ZExt = isZeroExtended(N1, DAG);
4646     if (isN0ZExt && isN1ZExt)
4647       NewOpc = ARMISD::VMULLu;
4648     else if (isN1SExt || isN1ZExt) {
4649       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
4650       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
4651       if (isN1SExt && isAddSubSExt(N0, DAG)) {
4652         NewOpc = ARMISD::VMULLs;
4653         isMLA = true;
4654       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
4655         NewOpc = ARMISD::VMULLu;
4656         isMLA = true;
4657       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
4658         std::swap(N0, N1);
4659         NewOpc = ARMISD::VMULLu;
4660         isMLA = true;
4661       }
4662     }
4663
4664     if (!NewOpc) {
4665       if (VT == MVT::v2i64)
4666         // Fall through to expand this.  It is not legal.
4667         return SDValue();
4668       else
4669         // Other vector multiplications are legal.
4670         return Op;
4671     }
4672   }
4673
4674   // Legalize to a VMULL instruction.
4675   DebugLoc DL = Op.getDebugLoc();
4676   SDValue Op0;
4677   SDValue Op1 = SkipExtension(N1, DAG);
4678   if (!isMLA) {
4679     Op0 = SkipExtension(N0, DAG);
4680     assert(Op0.getValueType().is64BitVector() &&
4681            Op1.getValueType().is64BitVector() &&
4682            "unexpected types for extended operands to VMULL");
4683     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
4684   }
4685
4686   // Optimizing (zext A + zext B) * C, to (VMULL A, C) + (VMULL B, C) during
4687   // isel lowering to take advantage of no-stall back to back vmul + vmla.
4688   //   vmull q0, d4, d6
4689   //   vmlal q0, d5, d6
4690   // is faster than
4691   //   vaddl q0, d4, d5
4692   //   vmovl q1, d6
4693   //   vmul  q0, q0, q1
4694   SDValue N00 = SkipExtension(N0->getOperand(0).getNode(), DAG);
4695   SDValue N01 = SkipExtension(N0->getOperand(1).getNode(), DAG);
4696   EVT Op1VT = Op1.getValueType();
4697   return DAG.getNode(N0->getOpcode(), DL, VT,
4698                      DAG.getNode(NewOpc, DL, VT,
4699                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
4700                      DAG.getNode(NewOpc, DL, VT,
4701                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
4702 }
4703
4704 static SDValue
4705 LowerSDIV_v4i8(SDValue X, SDValue Y, DebugLoc dl, SelectionDAG &DAG) {
4706   // Convert to float
4707   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
4708   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
4709   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
4710   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
4711   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
4712   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
4713   // Get reciprocal estimate.
4714   // float4 recip = vrecpeq_f32(yf);
4715   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4716                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), Y);
4717   // Because char has a smaller range than uchar, we can actually get away
4718   // without any newton steps.  This requires that we use a weird bias
4719   // of 0xb000, however (again, this has been exhaustively tested).
4720   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
4721   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
4722   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
4723   Y = DAG.getConstant(0xb000, MVT::i32);
4724   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
4725   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
4726   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
4727   // Convert back to short.
4728   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
4729   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
4730   return X;
4731 }
4732
4733 static SDValue
4734 LowerSDIV_v4i16(SDValue N0, SDValue N1, DebugLoc dl, SelectionDAG &DAG) {
4735   SDValue N2;
4736   // Convert to float.
4737   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
4738   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
4739   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
4740   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
4741   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
4742   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
4743
4744   // Use reciprocal estimate and one refinement step.
4745   // float4 recip = vrecpeq_f32(yf);
4746   // recip *= vrecpsq_f32(yf, recip);
4747   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4748                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
4749   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4750                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4751                    N1, N2);
4752   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4753   // Because short has a smaller range than ushort, we can actually get away
4754   // with only a single newton step.  This requires that we use a weird bias
4755   // of 89, however (again, this has been exhaustively tested).
4756   // float4 result = as_float4(as_int4(xf*recip) + 0x89);
4757   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
4758   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
4759   N1 = DAG.getConstant(0x89, MVT::i32);
4760   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
4761   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
4762   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
4763   // Convert back to integer and return.
4764   // return vmovn_s32(vcvt_s32_f32(result));
4765   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
4766   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
4767   return N0;
4768 }
4769
4770 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
4771   EVT VT = Op.getValueType();
4772   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
4773          "unexpected type for custom-lowering ISD::SDIV");
4774
4775   DebugLoc dl = Op.getDebugLoc();
4776   SDValue N0 = Op.getOperand(0);
4777   SDValue N1 = Op.getOperand(1);
4778   SDValue N2, N3;
4779
4780   if (VT == MVT::v8i8) {
4781     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
4782     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
4783
4784     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4785                      DAG.getIntPtrConstant(4));
4786     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4787                      DAG.getIntPtrConstant(4));
4788     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4789                      DAG.getIntPtrConstant(0));
4790     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4791                      DAG.getIntPtrConstant(0));
4792
4793     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
4794     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
4795
4796     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
4797     N0 = LowerCONCAT_VECTORS(N0, DAG);
4798
4799     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
4800     return N0;
4801   }
4802   return LowerSDIV_v4i16(N0, N1, dl, DAG);
4803 }
4804
4805 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
4806   EVT VT = Op.getValueType();
4807   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
4808          "unexpected type for custom-lowering ISD::UDIV");
4809
4810   DebugLoc dl = Op.getDebugLoc();
4811   SDValue N0 = Op.getOperand(0);
4812   SDValue N1 = Op.getOperand(1);
4813   SDValue N2, N3;
4814
4815   if (VT == MVT::v8i8) {
4816     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
4817     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
4818
4819     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4820                      DAG.getIntPtrConstant(4));
4821     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4822                      DAG.getIntPtrConstant(4));
4823     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4824                      DAG.getIntPtrConstant(0));
4825     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4826                      DAG.getIntPtrConstant(0));
4827
4828     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
4829     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
4830
4831     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
4832     N0 = LowerCONCAT_VECTORS(N0, DAG);
4833
4834     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
4835                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, MVT::i32),
4836                      N0);
4837     return N0;
4838   }
4839
4840   // v4i16 sdiv ... Convert to float.
4841   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
4842   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
4843   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
4844   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
4845   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
4846   SDValue BN1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
4847
4848   // Use reciprocal estimate and two refinement steps.
4849   // float4 recip = vrecpeq_f32(yf);
4850   // recip *= vrecpsq_f32(yf, recip);
4851   // recip *= vrecpsq_f32(yf, recip);
4852   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4853                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), BN1);
4854   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4855                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4856                    BN1, N2);
4857   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4858   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4859                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4860                    BN1, N2);
4861   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4862   // Simply multiplying by the reciprocal estimate can leave us a few ulps
4863   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
4864   // and that it will never cause us to return an answer too large).
4865   // float4 result = as_float4(as_int4(xf*recip) + 2);
4866   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
4867   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
4868   N1 = DAG.getConstant(2, MVT::i32);
4869   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
4870   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
4871   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
4872   // Convert back to integer and return.
4873   // return vmovn_u32(vcvt_s32_f32(result));
4874   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
4875   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
4876   return N0;
4877 }
4878
4879 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
4880   EVT VT = Op.getNode()->getValueType(0);
4881   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
4882
4883   unsigned Opc;
4884   bool ExtraOp = false;
4885   switch (Op.getOpcode()) {
4886   default: assert(0 && "Invalid code");
4887   case ISD::ADDC: Opc = ARMISD::ADDC; break;
4888   case ISD::ADDE: Opc = ARMISD::ADDE; ExtraOp = true; break;
4889   case ISD::SUBC: Opc = ARMISD::SUBC; break;
4890   case ISD::SUBE: Opc = ARMISD::SUBE; ExtraOp = true; break;
4891   }
4892
4893   if (!ExtraOp)
4894     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
4895                        Op.getOperand(1));
4896   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
4897                      Op.getOperand(1), Op.getOperand(2));
4898 }
4899
4900 static SDValue LowerAtomicLoadStore(SDValue Op, SelectionDAG &DAG) {
4901   // Monotonic load/store is legal for all targets
4902   if (cast<AtomicSDNode>(Op)->getOrdering() <= Monotonic)
4903     return Op;
4904
4905   // Aquire/Release load/store is not legal for targets without a
4906   // dmb or equivalent available.
4907   return SDValue();
4908 }
4909
4910
4911 static void
4912 ReplaceATOMIC_OP_64(SDNode *Node, SmallVectorImpl<SDValue>& Results,
4913                     SelectionDAG &DAG, unsigned NewOp) {
4914   DebugLoc dl = Node->getDebugLoc();
4915   assert (Node->getValueType(0) == MVT::i64 &&
4916           "Only know how to expand i64 atomics");
4917
4918   SmallVector<SDValue, 6> Ops;
4919   Ops.push_back(Node->getOperand(0)); // Chain
4920   Ops.push_back(Node->getOperand(1)); // Ptr
4921   // Low part of Val1
4922   Ops.push_back(DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4923                             Node->getOperand(2), DAG.getIntPtrConstant(0)));
4924   // High part of Val1
4925   Ops.push_back(DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4926                             Node->getOperand(2), DAG.getIntPtrConstant(1)));
4927   if (NewOp == ARMISD::ATOMCMPXCHG64_DAG) {
4928     // High part of Val1
4929     Ops.push_back(DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4930                               Node->getOperand(3), DAG.getIntPtrConstant(0)));
4931     // High part of Val2
4932     Ops.push_back(DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4933                               Node->getOperand(3), DAG.getIntPtrConstant(1)));
4934   }
4935   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
4936   SDValue Result =
4937     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops.data(), Ops.size(), MVT::i64,
4938                             cast<MemSDNode>(Node)->getMemOperand());
4939   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1) };
4940   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
4941   Results.push_back(Result.getValue(2));
4942 }
4943
4944 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4945   switch (Op.getOpcode()) {
4946   default: llvm_unreachable("Don't know how to custom lower this!");
4947   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
4948   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
4949   case ISD::GlobalAddress:
4950     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
4951       LowerGlobalAddressELF(Op, DAG);
4952   case ISD::GlobalTLSAddress: return LowerGlobalTLSAddress(Op, DAG);
4953   case ISD::SELECT:        return LowerSELECT(Op, DAG);
4954   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
4955   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
4956   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
4957   case ISD::VASTART:       return LowerVASTART(Op, DAG);
4958   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
4959   case ISD::ATOMIC_FENCE:  return LowerATOMIC_FENCE(Op, DAG, Subtarget);
4960   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
4961   case ISD::SINT_TO_FP:
4962   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
4963   case ISD::FP_TO_SINT:
4964   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
4965   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
4966   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
4967   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
4968   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
4969   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
4970   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
4971   case ISD::EH_SJLJ_DISPATCHSETUP: return LowerEH_SJLJ_DISPATCHSETUP(Op, DAG);
4972   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
4973                                                                Subtarget);
4974   case ISD::BITCAST:       return ExpandBITCAST(Op.getNode(), DAG);
4975   case ISD::SHL:
4976   case ISD::SRL:
4977   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
4978   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
4979   case ISD::SRL_PARTS:
4980   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
4981   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
4982   case ISD::SETCC:         return LowerVSETCC(Op, DAG);
4983   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
4984   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
4985   case ISD::INSERT_VECTOR_ELT: return LowerINSERT_VECTOR_ELT(Op, DAG);
4986   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4987   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
4988   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
4989   case ISD::MUL:           return LowerMUL(Op, DAG);
4990   case ISD::SDIV:          return LowerSDIV(Op, DAG);
4991   case ISD::UDIV:          return LowerUDIV(Op, DAG);
4992   case ISD::ADDC:
4993   case ISD::ADDE:
4994   case ISD::SUBC:
4995   case ISD::SUBE:          return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
4996   case ISD::ATOMIC_LOAD:
4997   case ISD::ATOMIC_STORE:  return LowerAtomicLoadStore(Op, DAG);
4998   }
4999   return SDValue();
5000 }
5001
5002 /// ReplaceNodeResults - Replace the results of node with an illegal result
5003 /// type with new values built out of custom code.
5004 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
5005                                            SmallVectorImpl<SDValue>&Results,
5006                                            SelectionDAG &DAG) const {
5007   SDValue Res;
5008   switch (N->getOpcode()) {
5009   default:
5010     llvm_unreachable("Don't know how to custom expand this!");
5011     break;
5012   case ISD::BITCAST:
5013     Res = ExpandBITCAST(N, DAG);
5014     break;
5015   case ISD::SRL:
5016   case ISD::SRA:
5017     Res = Expand64BitShift(N, DAG, Subtarget);
5018     break;
5019   case ISD::ATOMIC_LOAD_ADD:
5020     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMADD64_DAG);
5021     return;
5022   case ISD::ATOMIC_LOAD_AND:
5023     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMAND64_DAG);
5024     return;
5025   case ISD::ATOMIC_LOAD_NAND:
5026     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMNAND64_DAG);
5027     return;
5028   case ISD::ATOMIC_LOAD_OR:
5029     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMOR64_DAG);
5030     return;
5031   case ISD::ATOMIC_LOAD_SUB:
5032     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMSUB64_DAG);
5033     return;
5034   case ISD::ATOMIC_LOAD_XOR:
5035     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMXOR64_DAG);
5036     return;
5037   case ISD::ATOMIC_SWAP:
5038     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMSWAP64_DAG);
5039     return;
5040   case ISD::ATOMIC_CMP_SWAP:
5041     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMCMPXCHG64_DAG);
5042     return;
5043   }
5044   if (Res.getNode())
5045     Results.push_back(Res);
5046 }
5047
5048 //===----------------------------------------------------------------------===//
5049 //                           ARM Scheduler Hooks
5050 //===----------------------------------------------------------------------===//
5051
5052 MachineBasicBlock *
5053 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
5054                                      MachineBasicBlock *BB,
5055                                      unsigned Size) const {
5056   unsigned dest    = MI->getOperand(0).getReg();
5057   unsigned ptr     = MI->getOperand(1).getReg();
5058   unsigned oldval  = MI->getOperand(2).getReg();
5059   unsigned newval  = MI->getOperand(3).getReg();
5060   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5061   DebugLoc dl = MI->getDebugLoc();
5062   bool isThumb2 = Subtarget->isThumb2();
5063
5064   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
5065   unsigned scratch =
5066     MRI.createVirtualRegister(isThumb2 ? ARM::rGPRRegisterClass
5067                                        : ARM::GPRRegisterClass);
5068
5069   if (isThumb2) {
5070     MRI.constrainRegClass(dest, ARM::rGPRRegisterClass);
5071     MRI.constrainRegClass(oldval, ARM::rGPRRegisterClass);
5072     MRI.constrainRegClass(newval, ARM::rGPRRegisterClass);
5073   }
5074
5075   unsigned ldrOpc, strOpc;
5076   switch (Size) {
5077   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
5078   case 1:
5079     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
5080     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
5081     break;
5082   case 2:
5083     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
5084     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
5085     break;
5086   case 4:
5087     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
5088     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
5089     break;
5090   }
5091
5092   MachineFunction *MF = BB->getParent();
5093   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5094   MachineFunction::iterator It = BB;
5095   ++It; // insert the new blocks after the current block
5096
5097   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
5098   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
5099   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5100   MF->insert(It, loop1MBB);
5101   MF->insert(It, loop2MBB);
5102   MF->insert(It, exitMBB);
5103
5104   // Transfer the remainder of BB and its successor edges to exitMBB.
5105   exitMBB->splice(exitMBB->begin(), BB,
5106                   llvm::next(MachineBasicBlock::iterator(MI)),
5107                   BB->end());
5108   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5109
5110   //  thisMBB:
5111   //   ...
5112   //   fallthrough --> loop1MBB
5113   BB->addSuccessor(loop1MBB);
5114
5115   // loop1MBB:
5116   //   ldrex dest, [ptr]
5117   //   cmp dest, oldval
5118   //   bne exitMBB
5119   BB = loop1MBB;
5120   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr);
5121   if (ldrOpc == ARM::t2LDREX)
5122     MIB.addImm(0);
5123   AddDefaultPred(MIB);
5124   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
5125                  .addReg(dest).addReg(oldval));
5126   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5127     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5128   BB->addSuccessor(loop2MBB);
5129   BB->addSuccessor(exitMBB);
5130
5131   // loop2MBB:
5132   //   strex scratch, newval, [ptr]
5133   //   cmp scratch, #0
5134   //   bne loop1MBB
5135   BB = loop2MBB;
5136   MIB = BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval).addReg(ptr);
5137   if (strOpc == ARM::t2STREX)
5138     MIB.addImm(0);
5139   AddDefaultPred(MIB);
5140   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5141                  .addReg(scratch).addImm(0));
5142   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5143     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5144   BB->addSuccessor(loop1MBB);
5145   BB->addSuccessor(exitMBB);
5146
5147   //  exitMBB:
5148   //   ...
5149   BB = exitMBB;
5150
5151   MI->eraseFromParent();   // The instruction is gone now.
5152
5153   return BB;
5154 }
5155
5156 MachineBasicBlock *
5157 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
5158                                     unsigned Size, unsigned BinOpcode) const {
5159   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5160   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5161
5162   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5163   MachineFunction *MF = BB->getParent();
5164   MachineFunction::iterator It = BB;
5165   ++It;
5166
5167   unsigned dest = MI->getOperand(0).getReg();
5168   unsigned ptr = MI->getOperand(1).getReg();
5169   unsigned incr = MI->getOperand(2).getReg();
5170   DebugLoc dl = MI->getDebugLoc();
5171   bool isThumb2 = Subtarget->isThumb2();
5172
5173   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
5174   if (isThumb2) {
5175     MRI.constrainRegClass(dest, ARM::rGPRRegisterClass);
5176     MRI.constrainRegClass(ptr, ARM::rGPRRegisterClass);
5177   }
5178
5179   unsigned ldrOpc, strOpc;
5180   switch (Size) {
5181   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
5182   case 1:
5183     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
5184     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
5185     break;
5186   case 2:
5187     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
5188     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
5189     break;
5190   case 4:
5191     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
5192     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
5193     break;
5194   }
5195
5196   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5197   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5198   MF->insert(It, loopMBB);
5199   MF->insert(It, exitMBB);
5200
5201   // Transfer the remainder of BB and its successor edges to exitMBB.
5202   exitMBB->splice(exitMBB->begin(), BB,
5203                   llvm::next(MachineBasicBlock::iterator(MI)),
5204                   BB->end());
5205   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5206
5207   TargetRegisterClass *TRC =
5208     isThumb2 ? ARM::tGPRRegisterClass : ARM::GPRRegisterClass;
5209   unsigned scratch = MRI.createVirtualRegister(TRC);
5210   unsigned scratch2 = (!BinOpcode) ? incr : MRI.createVirtualRegister(TRC);
5211
5212   //  thisMBB:
5213   //   ...
5214   //   fallthrough --> loopMBB
5215   BB->addSuccessor(loopMBB);
5216
5217   //  loopMBB:
5218   //   ldrex dest, ptr
5219   //   <binop> scratch2, dest, incr
5220   //   strex scratch, scratch2, ptr
5221   //   cmp scratch, #0
5222   //   bne- loopMBB
5223   //   fallthrough --> exitMBB
5224   BB = loopMBB;
5225   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr);
5226   if (ldrOpc == ARM::t2LDREX)
5227     MIB.addImm(0);
5228   AddDefaultPred(MIB);
5229   if (BinOpcode) {
5230     // operand order needs to go the other way for NAND
5231     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
5232       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
5233                      addReg(incr).addReg(dest)).addReg(0);
5234     else
5235       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
5236                      addReg(dest).addReg(incr)).addReg(0);
5237   }
5238
5239   MIB = BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2).addReg(ptr);
5240   if (strOpc == ARM::t2STREX)
5241     MIB.addImm(0);
5242   AddDefaultPred(MIB);
5243   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5244                  .addReg(scratch).addImm(0));
5245   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5246     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5247
5248   BB->addSuccessor(loopMBB);
5249   BB->addSuccessor(exitMBB);
5250
5251   //  exitMBB:
5252   //   ...
5253   BB = exitMBB;
5254
5255   MI->eraseFromParent();   // The instruction is gone now.
5256
5257   return BB;
5258 }
5259
5260 MachineBasicBlock *
5261 ARMTargetLowering::EmitAtomicBinaryMinMax(MachineInstr *MI,
5262                                           MachineBasicBlock *BB,
5263                                           unsigned Size,
5264                                           bool signExtend,
5265                                           ARMCC::CondCodes Cond) const {
5266   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5267
5268   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5269   MachineFunction *MF = BB->getParent();
5270   MachineFunction::iterator It = BB;
5271   ++It;
5272
5273   unsigned dest = MI->getOperand(0).getReg();
5274   unsigned ptr = MI->getOperand(1).getReg();
5275   unsigned incr = MI->getOperand(2).getReg();
5276   unsigned oldval = dest;
5277   DebugLoc dl = MI->getDebugLoc();
5278   bool isThumb2 = Subtarget->isThumb2();
5279
5280   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
5281   if (isThumb2) {
5282     MRI.constrainRegClass(dest, ARM::rGPRRegisterClass);
5283     MRI.constrainRegClass(ptr, ARM::rGPRRegisterClass);
5284   }
5285
5286   unsigned ldrOpc, strOpc, extendOpc;
5287   switch (Size) {
5288   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
5289   case 1:
5290     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
5291     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
5292     extendOpc = isThumb2 ? ARM::t2SXTB : ARM::SXTB;
5293     break;
5294   case 2:
5295     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
5296     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
5297     extendOpc = isThumb2 ? ARM::t2SXTH : ARM::SXTH;
5298     break;
5299   case 4:
5300     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
5301     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
5302     extendOpc = 0;
5303     break;
5304   }
5305
5306   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5307   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5308   MF->insert(It, loopMBB);
5309   MF->insert(It, exitMBB);
5310
5311   // Transfer the remainder of BB and its successor edges to exitMBB.
5312   exitMBB->splice(exitMBB->begin(), BB,
5313                   llvm::next(MachineBasicBlock::iterator(MI)),
5314                   BB->end());
5315   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5316
5317   TargetRegisterClass *TRC =
5318     isThumb2 ? ARM::tGPRRegisterClass : ARM::GPRRegisterClass;
5319   unsigned scratch = MRI.createVirtualRegister(TRC);
5320   unsigned scratch2 = MRI.createVirtualRegister(TRC);
5321
5322   //  thisMBB:
5323   //   ...
5324   //   fallthrough --> loopMBB
5325   BB->addSuccessor(loopMBB);
5326
5327   //  loopMBB:
5328   //   ldrex dest, ptr
5329   //   (sign extend dest, if required)
5330   //   cmp dest, incr
5331   //   cmov.cond scratch2, dest, incr
5332   //   strex scratch, scratch2, ptr
5333   //   cmp scratch, #0
5334   //   bne- loopMBB
5335   //   fallthrough --> exitMBB
5336   BB = loopMBB;
5337   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr);
5338   if (ldrOpc == ARM::t2LDREX)
5339     MIB.addImm(0);
5340   AddDefaultPred(MIB);
5341
5342   // Sign extend the value, if necessary.
5343   if (signExtend && extendOpc) {
5344     oldval = MRI.createVirtualRegister(ARM::GPRRegisterClass);
5345     AddDefaultPred(BuildMI(BB, dl, TII->get(extendOpc), oldval)
5346                      .addReg(dest)
5347                      .addImm(0));
5348   }
5349
5350   // Build compare and cmov instructions.
5351   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
5352                  .addReg(oldval).addReg(incr));
5353   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2MOVCCr : ARM::MOVCCr), scratch2)
5354          .addReg(oldval).addReg(incr).addImm(Cond).addReg(ARM::CPSR);
5355
5356   MIB = BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2).addReg(ptr);
5357   if (strOpc == ARM::t2STREX)
5358     MIB.addImm(0);
5359   AddDefaultPred(MIB);
5360   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5361                  .addReg(scratch).addImm(0));
5362   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5363     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5364
5365   BB->addSuccessor(loopMBB);
5366   BB->addSuccessor(exitMBB);
5367
5368   //  exitMBB:
5369   //   ...
5370   BB = exitMBB;
5371
5372   MI->eraseFromParent();   // The instruction is gone now.
5373
5374   return BB;
5375 }
5376
5377 MachineBasicBlock *
5378 ARMTargetLowering::EmitAtomicBinary64(MachineInstr *MI, MachineBasicBlock *BB,
5379                                       unsigned Op1, unsigned Op2,
5380                                       bool NeedsCarry, bool IsCmpxchg) const {
5381   // This also handles ATOMIC_SWAP, indicated by Op1==0.
5382   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5383
5384   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5385   MachineFunction *MF = BB->getParent();
5386   MachineFunction::iterator It = BB;
5387   ++It;
5388
5389   unsigned destlo = MI->getOperand(0).getReg();
5390   unsigned desthi = MI->getOperand(1).getReg();
5391   unsigned ptr = MI->getOperand(2).getReg();
5392   unsigned vallo = MI->getOperand(3).getReg();
5393   unsigned valhi = MI->getOperand(4).getReg();
5394   DebugLoc dl = MI->getDebugLoc();
5395   bool isThumb2 = Subtarget->isThumb2();
5396
5397   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
5398   if (isThumb2) {
5399     MRI.constrainRegClass(destlo, ARM::rGPRRegisterClass);
5400     MRI.constrainRegClass(desthi, ARM::rGPRRegisterClass);
5401     MRI.constrainRegClass(ptr, ARM::rGPRRegisterClass);
5402   }
5403
5404   unsigned ldrOpc = isThumb2 ? ARM::t2LDREXD : ARM::LDREXD;
5405   unsigned strOpc = isThumb2 ? ARM::t2STREXD : ARM::STREXD;
5406
5407   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5408   MachineBasicBlock *contBB = 0, *cont2BB = 0;
5409   if (IsCmpxchg) {
5410     contBB = MF->CreateMachineBasicBlock(LLVM_BB);
5411     cont2BB = MF->CreateMachineBasicBlock(LLVM_BB);
5412   }
5413   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5414   MF->insert(It, loopMBB);
5415   if (IsCmpxchg) {
5416     MF->insert(It, contBB);
5417     MF->insert(It, cont2BB);
5418   }
5419   MF->insert(It, exitMBB);
5420
5421   // Transfer the remainder of BB and its successor edges to exitMBB.
5422   exitMBB->splice(exitMBB->begin(), BB,
5423                   llvm::next(MachineBasicBlock::iterator(MI)),
5424                   BB->end());
5425   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5426
5427   TargetRegisterClass *TRC =
5428     isThumb2 ? ARM::tGPRRegisterClass : ARM::GPRRegisterClass;
5429   unsigned storesuccess = MRI.createVirtualRegister(TRC);
5430
5431   //  thisMBB:
5432   //   ...
5433   //   fallthrough --> loopMBB
5434   BB->addSuccessor(loopMBB);
5435
5436   //  loopMBB:
5437   //   ldrexd r2, r3, ptr
5438   //   <binopa> r0, r2, incr
5439   //   <binopb> r1, r3, incr
5440   //   strexd storesuccess, r0, r1, ptr
5441   //   cmp storesuccess, #0
5442   //   bne- loopMBB
5443   //   fallthrough --> exitMBB
5444   //
5445   // Note that the registers are explicitly specified because there is not any
5446   // way to force the register allocator to allocate a register pair.
5447   //
5448   // FIXME: The hardcoded registers are not necessary for Thumb2, but we
5449   // need to properly enforce the restriction that the two output registers
5450   // for ldrexd must be different.
5451   BB = loopMBB;
5452   // Load
5453   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc))
5454                  .addReg(ARM::R2, RegState::Define)
5455                  .addReg(ARM::R3, RegState::Define).addReg(ptr));
5456   // Copy r2/r3 into dest.  (This copy will normally be coalesced.)
5457   BuildMI(BB, dl, TII->get(TargetOpcode::COPY), destlo).addReg(ARM::R2);
5458   BuildMI(BB, dl, TII->get(TargetOpcode::COPY), desthi).addReg(ARM::R3);
5459
5460   if (IsCmpxchg) {
5461     // Add early exit
5462     for (unsigned i = 0; i < 2; i++) {
5463       AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr :
5464                                                          ARM::CMPrr))
5465                      .addReg(i == 0 ? destlo : desthi)
5466                      .addReg(i == 0 ? vallo : valhi));
5467       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5468         .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5469       BB->addSuccessor(exitMBB);
5470       BB->addSuccessor(i == 0 ? contBB : cont2BB);
5471       BB = (i == 0 ? contBB : cont2BB);
5472     }
5473
5474     // Copy to physregs for strexd
5475     unsigned setlo = MI->getOperand(5).getReg();
5476     unsigned sethi = MI->getOperand(6).getReg();
5477     BuildMI(BB, dl, TII->get(TargetOpcode::COPY), ARM::R0).addReg(setlo);
5478     BuildMI(BB, dl, TII->get(TargetOpcode::COPY), ARM::R1).addReg(sethi);
5479   } else if (Op1) {
5480     // Perform binary operation
5481     AddDefaultPred(BuildMI(BB, dl, TII->get(Op1), ARM::R0)
5482                    .addReg(destlo).addReg(vallo))
5483         .addReg(NeedsCarry ? ARM::CPSR : 0, getDefRegState(NeedsCarry));
5484     AddDefaultPred(BuildMI(BB, dl, TII->get(Op2), ARM::R1)
5485                    .addReg(desthi).addReg(valhi)).addReg(0);
5486   } else {
5487     // Copy to physregs for strexd
5488     BuildMI(BB, dl, TII->get(TargetOpcode::COPY), ARM::R0).addReg(vallo);
5489     BuildMI(BB, dl, TII->get(TargetOpcode::COPY), ARM::R1).addReg(valhi);
5490   }
5491
5492   // Store
5493   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), storesuccess)
5494                  .addReg(ARM::R0).addReg(ARM::R1).addReg(ptr));
5495   // Cmp+jump
5496   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5497                  .addReg(storesuccess).addImm(0));
5498   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5499     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5500
5501   BB->addSuccessor(loopMBB);
5502   BB->addSuccessor(exitMBB);
5503
5504   //  exitMBB:
5505   //   ...
5506   BB = exitMBB;
5507
5508   MI->eraseFromParent();   // The instruction is gone now.
5509
5510   return BB;
5511 }
5512
5513 /// EmitBasePointerRecalculation - For functions using a base pointer, we
5514 /// rematerialize it (via the frame pointer).
5515 void ARMTargetLowering::
5516 EmitBasePointerRecalculation(MachineInstr *MI, MachineBasicBlock *MBB,
5517                              MachineBasicBlock *DispatchBB) const {
5518   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5519   const ARMBaseInstrInfo *AII = static_cast<const ARMBaseInstrInfo*>(TII);
5520   MachineFunction &MF = *MI->getParent()->getParent();
5521   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
5522   const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
5523
5524   if (!RI.hasBasePointer(MF)) return;
5525
5526   MachineBasicBlock::iterator MBBI = MI;
5527
5528   int32_t NumBytes = AFI->getFramePtrSpillOffset();
5529   unsigned FramePtr = RI.getFrameRegister(MF);
5530   assert(MF.getTarget().getFrameLowering()->hasFP(MF) &&
5531          "Base pointer without frame pointer?");
5532
5533   if (AFI->isThumb2Function())
5534     llvm::emitT2RegPlusImmediate(*MBB, MBBI, MI->getDebugLoc(), ARM::R6,
5535                                  FramePtr, -NumBytes, ARMCC::AL, 0, *AII);
5536   else if (AFI->isThumbFunction())
5537     llvm::emitThumbRegPlusImmediate(*MBB, MBBI, MI->getDebugLoc(), ARM::R6,
5538                                     FramePtr, -NumBytes, *AII, RI);
5539   else
5540     llvm::emitARMRegPlusImmediate(*MBB, MBBI, MI->getDebugLoc(), ARM::R6,
5541                                   FramePtr, -NumBytes, ARMCC::AL, 0, *AII);
5542
5543   if (!RI.needsStackRealignment(MF)) return;
5544
5545   // If there's dynamic realignment, adjust for it.
5546   MachineFrameInfo *MFI = MF.getFrameInfo();
5547   unsigned MaxAlign = MFI->getMaxAlignment();
5548   assert(!AFI->isThumb1OnlyFunction());
5549
5550   // Emit bic r6, r6, MaxAlign
5551   unsigned bicOpc = AFI->isThumbFunction() ? ARM::t2BICri : ARM::BICri;
5552   AddDefaultCC(
5553     AddDefaultPred(
5554       BuildMI(*MBB, MBBI, MI->getDebugLoc(), TII->get(bicOpc), ARM::R6)
5555       .addReg(ARM::R6, RegState::Kill)
5556       .addImm(MaxAlign - 1)));
5557 }
5558
5559 /// SetupEntryBlockForSjLj - Insert code into the entry block that creates and
5560 /// registers the function context.
5561 void ARMTargetLowering::
5562 SetupEntryBlockForSjLj(MachineInstr *MI, MachineBasicBlock *MBB,
5563                        MachineBasicBlock *DispatchBB, int FI) const {
5564   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5565   DebugLoc dl = MI->getDebugLoc();
5566   MachineFunction *MF = MBB->getParent();
5567   MachineRegisterInfo *MRI = &MF->getRegInfo();
5568   MachineConstantPool *MCP = MF->getConstantPool();
5569   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
5570   const Function *F = MF->getFunction();
5571
5572   bool isThumb = Subtarget->isThumb();
5573   bool isThumb2 = Subtarget->isThumb2();
5574
5575   unsigned PCLabelId = AFI->createPICLabelUId();
5576   unsigned PCAdj = (isThumb || isThumb2) ? 4 : 8;
5577   ARMConstantPoolValue *CPV =
5578     ARMConstantPoolMBB::Create(F->getContext(), DispatchBB, PCLabelId, PCAdj);
5579   unsigned CPI = MCP->getConstantPoolIndex(CPV, 4);
5580
5581   const TargetRegisterClass *TRC =
5582     isThumb ? ARM::tGPRRegisterClass : ARM::GPRRegisterClass;
5583
5584   // Grab constant pool and fixed stack memory operands.
5585   MachineMemOperand *CPMMO =
5586     MF->getMachineMemOperand(MachinePointerInfo::getConstantPool(),
5587                              MachineMemOperand::MOLoad, 4, 4);
5588
5589   MachineMemOperand *FIMMOSt =
5590     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
5591                              MachineMemOperand::MOStore, 4, 4);
5592
5593   EmitBasePointerRecalculation(MI, MBB, DispatchBB);
5594
5595   // Load the address of the dispatch MBB into the jump buffer.
5596   if (isThumb2) {
5597     // Incoming value: jbuf
5598     //   ldr.n  r5, LCPI1_1
5599     //   orr    r5, r5, #1
5600     //   add    r5, pc
5601     //   str    r5, [$jbuf, #+4] ; &jbuf[1]
5602     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
5603     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2LDRpci), NewVReg1)
5604                    .addConstantPoolIndex(CPI)
5605                    .addMemOperand(CPMMO));
5606     // Set the low bit because of thumb mode.
5607     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
5608     AddDefaultCC(
5609       AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2ORRri), NewVReg2)
5610                      .addReg(NewVReg1, RegState::Kill)
5611                      .addImm(0x01)));
5612     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
5613     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg3)
5614       .addReg(NewVReg2, RegState::Kill)
5615       .addImm(PCLabelId);
5616     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2STRi12))
5617                    .addReg(NewVReg3, RegState::Kill)
5618                    .addFrameIndex(FI)
5619                    .addImm(36)  // &jbuf[1] :: pc
5620                    .addMemOperand(FIMMOSt));
5621   } else if (isThumb) {
5622     // Incoming value: jbuf
5623     //   ldr.n  r1, LCPI1_4
5624     //   add    r1, pc
5625     //   mov    r2, #1
5626     //   orrs   r1, r2
5627     //   add    r2, $jbuf, #+4 ; &jbuf[1]
5628     //   str    r1, [r2]
5629     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
5630     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tLDRpci), NewVReg1)
5631                    .addConstantPoolIndex(CPI)
5632                    .addMemOperand(CPMMO));
5633     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
5634     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg2)
5635       .addReg(NewVReg1, RegState::Kill)
5636       .addImm(PCLabelId);
5637     // Set the low bit because of thumb mode.
5638     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
5639     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tMOVi8), NewVReg3)
5640                    .addReg(ARM::CPSR, RegState::Define)
5641                    .addImm(1));
5642     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
5643     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tORR), NewVReg4)
5644                    .addReg(ARM::CPSR, RegState::Define)
5645                    .addReg(NewVReg2, RegState::Kill)
5646                    .addReg(NewVReg3, RegState::Kill));
5647     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
5648     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tADDrSPi), NewVReg5)
5649                    .addFrameIndex(FI)
5650                    .addImm(36)); // &jbuf[1] :: pc
5651     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tSTRi))
5652                    .addReg(NewVReg4, RegState::Kill)
5653                    .addReg(NewVReg5, RegState::Kill)
5654                    .addImm(0)
5655                    .addMemOperand(FIMMOSt));
5656   } else {
5657     // Incoming value: jbuf
5658     //   ldr  r1, LCPI1_1
5659     //   add  r1, pc, r1
5660     //   str  r1, [$jbuf, #+4] ; &jbuf[1]
5661     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
5662     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::LDRi12),  NewVReg1)
5663                    .addConstantPoolIndex(CPI)
5664                    .addImm(0)
5665                    .addMemOperand(CPMMO));
5666     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
5667     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::PICADD), NewVReg2)
5668                    .addReg(NewVReg1, RegState::Kill)
5669                    .addImm(PCLabelId));
5670     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::STRi12))
5671                    .addReg(NewVReg2, RegState::Kill)
5672                    .addFrameIndex(FI)
5673                    .addImm(36)  // &jbuf[1] :: pc
5674                    .addMemOperand(FIMMOSt));
5675   }
5676 }
5677
5678 MachineBasicBlock *ARMTargetLowering::
5679 EmitSjLjDispatchBlock(MachineInstr *MI, MachineBasicBlock *MBB) const {
5680   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5681   DebugLoc dl = MI->getDebugLoc();
5682   MachineFunction *MF = MBB->getParent();
5683   MachineRegisterInfo *MRI = &MF->getRegInfo();
5684   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
5685   MachineFrameInfo *MFI = MF->getFrameInfo();
5686   int FI = MFI->getFunctionContextIndex();
5687
5688   const TargetRegisterClass *TRC =
5689     Subtarget->isThumb() ? ARM::tGPRRegisterClass : ARM::GPRRegisterClass;
5690
5691   // Get a mapping of the call site numbers to all of the landing pads they're
5692   // associated with.
5693   DenseMap<unsigned, SmallVector<MachineBasicBlock*, 2> > CallSiteNumToLPad;
5694   unsigned MaxCSNum = 0;
5695   MachineModuleInfo &MMI = MF->getMMI();
5696   for (MachineFunction::iterator BB = MF->begin(), E = MF->end(); BB != E; ++BB) {
5697     if (!BB->isLandingPad()) continue;
5698
5699     // FIXME: We should assert that the EH_LABEL is the first MI in the landing
5700     // pad.
5701     for (MachineBasicBlock::iterator
5702            II = BB->begin(), IE = BB->end(); II != IE; ++II) {
5703       if (!II->isEHLabel()) continue;
5704
5705       MCSymbol *Sym = II->getOperand(0).getMCSymbol();
5706       if (!MMI.hasCallSiteLandingPad(Sym)) continue;
5707
5708       SmallVectorImpl<unsigned> &CallSiteIdxs = MMI.getCallSiteLandingPad(Sym);
5709       for (SmallVectorImpl<unsigned>::iterator
5710              CSI = CallSiteIdxs.begin(), CSE = CallSiteIdxs.end();
5711            CSI != CSE; ++CSI) {
5712         CallSiteNumToLPad[*CSI].push_back(BB);
5713         MaxCSNum = std::max(MaxCSNum, *CSI);
5714       }
5715       break;
5716     }
5717   }
5718
5719   // Get an ordered list of the machine basic blocks for the jump table.
5720   std::vector<MachineBasicBlock*> LPadList;
5721   SmallPtrSet<MachineBasicBlock*, 64> InvokeBBs;
5722   LPadList.reserve(CallSiteNumToLPad.size());
5723   for (unsigned I = 1; I <= MaxCSNum; ++I) {
5724     SmallVectorImpl<MachineBasicBlock*> &MBBList = CallSiteNumToLPad[I];
5725     for (SmallVectorImpl<MachineBasicBlock*>::iterator
5726            II = MBBList.begin(), IE = MBBList.end(); II != IE; ++II) {
5727       LPadList.push_back(*II);
5728       InvokeBBs.insert((*II)->pred_begin(), (*II)->pred_end());
5729     }
5730   }
5731
5732   assert(!LPadList.empty() &&
5733          "No landing pad destinations for the dispatch jump table!");
5734
5735   // Create the jump table and associated information.
5736   MachineJumpTableInfo *JTI =
5737     MF->getOrCreateJumpTableInfo(MachineJumpTableInfo::EK_Inline);
5738   unsigned MJTI = JTI->createJumpTableIndex(LPadList);
5739   unsigned UId = AFI->createJumpTableUId();
5740
5741   // Create the MBBs for the dispatch code.
5742
5743   // Shove the dispatch's address into the return slot in the function context.
5744   MachineBasicBlock *DispatchBB = MF->CreateMachineBasicBlock();
5745   DispatchBB->setIsLandingPad();
5746
5747   MachineBasicBlock *TrapBB = MF->CreateMachineBasicBlock();
5748   BuildMI(TrapBB, dl, TII->get(Subtarget->isThumb() ? ARM::tTRAP : ARM::TRAP));
5749   DispatchBB->addSuccessor(TrapBB);
5750
5751   MachineBasicBlock *DispContBB = MF->CreateMachineBasicBlock();
5752   DispatchBB->addSuccessor(DispContBB);
5753
5754   // Insert and MBBs.
5755   MF->insert(MF->end(), DispatchBB);
5756   MF->insert(MF->end(), DispContBB);
5757   MF->insert(MF->end(), TrapBB);
5758
5759   // Insert code into the entry block that creates and registers the function
5760   // context.
5761   SetupEntryBlockForSjLj(MI, MBB, DispatchBB, FI);
5762
5763   MachineMemOperand *FIMMOLd =
5764     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
5765                              MachineMemOperand::MOLoad |
5766                              MachineMemOperand::MOVolatile, 4, 4);
5767
5768   unsigned NumLPads = LPadList.size();
5769   if (Subtarget->isThumb2()) {
5770     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
5771     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2LDRi12), NewVReg1)
5772                    .addFrameIndex(FI)
5773                    .addImm(4)
5774                    .addMemOperand(FIMMOLd));
5775
5776     if (NumLPads < 256) {
5777       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPri))
5778                      .addReg(NewVReg1)
5779                      .addImm(LPadList.size()));
5780     } else {
5781       unsigned VReg1 = MRI->createVirtualRegister(TRC);
5782       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVi16), VReg1)
5783                      .addImm(NumLPads & 0xFFFF));
5784
5785       unsigned VReg2 = VReg1;
5786       if ((NumLPads & 0xFFFF0000) != 0) {
5787         VReg2 = MRI->createVirtualRegister(TRC);
5788         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVTi16), VReg2)
5789                        .addReg(VReg1)
5790                        .addImm(NumLPads >> 16));
5791       }
5792
5793       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPrr))
5794                      .addReg(NewVReg1)
5795                      .addReg(VReg2));
5796     }
5797
5798     BuildMI(DispatchBB, dl, TII->get(ARM::t2Bcc))
5799       .addMBB(TrapBB)
5800       .addImm(ARMCC::HI)
5801       .addReg(ARM::CPSR);
5802
5803     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
5804     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::t2LEApcrelJT),NewVReg3)
5805                    .addJumpTableIndex(MJTI)
5806                    .addImm(UId));
5807
5808     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
5809     AddDefaultCC(
5810       AddDefaultPred(
5811         BuildMI(DispContBB, dl, TII->get(ARM::t2ADDrs), NewVReg4)
5812         .addReg(NewVReg3, RegState::Kill)
5813         .addReg(NewVReg1)
5814         .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
5815
5816     BuildMI(DispContBB, dl, TII->get(ARM::t2BR_JT))
5817       .addReg(NewVReg4, RegState::Kill)
5818       .addReg(NewVReg1)
5819       .addJumpTableIndex(MJTI)
5820       .addImm(UId);
5821   } else if (Subtarget->isThumb()) {
5822     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
5823     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRspi), NewVReg1)
5824                    .addFrameIndex(FI)
5825                    .addImm(1)
5826                    .addMemOperand(FIMMOLd));
5827
5828     if (NumLPads < 256) {
5829       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPi8))
5830                      .addReg(NewVReg1)
5831                      .addImm(NumLPads));
5832     } else {
5833       MachineConstantPool *ConstantPool = MF->getConstantPool();
5834       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
5835       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
5836
5837       // MachineConstantPool wants an explicit alignment.
5838       unsigned Align = getTargetData()->getPrefTypeAlignment(Int32Ty);
5839       if (Align == 0)
5840         Align = getTargetData()->getTypeAllocSize(C->getType());
5841       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
5842
5843       unsigned VReg1 = MRI->createVirtualRegister(TRC);
5844       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRpci))
5845                      .addReg(VReg1, RegState::Define)
5846                      .addConstantPoolIndex(Idx));
5847       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPr))
5848                      .addReg(NewVReg1)
5849                      .addReg(VReg1));
5850     }
5851
5852     BuildMI(DispatchBB, dl, TII->get(ARM::tBcc))
5853       .addMBB(TrapBB)
5854       .addImm(ARMCC::HI)
5855       .addReg(ARM::CPSR);
5856
5857     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
5858     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLSLri), NewVReg2)
5859                    .addReg(ARM::CPSR, RegState::Define)
5860                    .addReg(NewVReg1)
5861                    .addImm(2));
5862
5863     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
5864     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLEApcrelJT), NewVReg3)
5865                    .addJumpTableIndex(MJTI)
5866                    .addImm(UId));
5867
5868     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
5869     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg4)
5870                    .addReg(ARM::CPSR, RegState::Define)
5871                    .addReg(NewVReg2, RegState::Kill)
5872                    .addReg(NewVReg3));
5873
5874     MachineMemOperand *JTMMOLd =
5875       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
5876                                MachineMemOperand::MOLoad, 4, 4);
5877
5878     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
5879     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLDRi), NewVReg5)
5880                    .addReg(NewVReg4, RegState::Kill)
5881                    .addImm(0)
5882                    .addMemOperand(JTMMOLd));
5883
5884     unsigned NewVReg6 = MRI->createVirtualRegister(TRC);
5885     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg6)
5886                    .addReg(ARM::CPSR, RegState::Define)
5887                    .addReg(NewVReg5, RegState::Kill)
5888                    .addReg(NewVReg3));
5889
5890     BuildMI(DispContBB, dl, TII->get(ARM::tBR_JTr))
5891       .addReg(NewVReg6, RegState::Kill)
5892       .addJumpTableIndex(MJTI)
5893       .addImm(UId);
5894   } else {
5895     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
5896     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRi12), NewVReg1)
5897                    .addFrameIndex(FI)
5898                    .addImm(4)
5899                    .addMemOperand(FIMMOLd));
5900
5901     if (NumLPads < 256) {
5902       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPri))
5903                      .addReg(NewVReg1)
5904                      .addImm(NumLPads));
5905     } else if (Subtarget->hasV6T2Ops() && isUInt<16>(NumLPads)) {
5906       unsigned VReg1 = MRI->createVirtualRegister(TRC);
5907       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVi16), VReg1)
5908                      .addImm(NumLPads & 0xFFFF));
5909
5910       unsigned VReg2 = VReg1;
5911       if ((NumLPads & 0xFFFF0000) != 0) {
5912         VReg2 = MRI->createVirtualRegister(TRC);
5913         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVTi16), VReg2)
5914                        .addReg(VReg1)
5915                        .addImm(NumLPads >> 16));
5916       }
5917
5918       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
5919                      .addReg(NewVReg1)
5920                      .addReg(VReg2));
5921     } else {
5922       MachineConstantPool *ConstantPool = MF->getConstantPool();
5923       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
5924       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
5925
5926       // MachineConstantPool wants an explicit alignment.
5927       unsigned Align = getTargetData()->getPrefTypeAlignment(Int32Ty);
5928       if (Align == 0)
5929         Align = getTargetData()->getTypeAllocSize(C->getType());
5930       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
5931
5932       unsigned VReg1 = MRI->createVirtualRegister(TRC);
5933       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRcp))
5934                      .addReg(VReg1, RegState::Define)
5935                      .addConstantPoolIndex(Idx)
5936                      .addImm(0));
5937       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
5938                      .addReg(NewVReg1)
5939                      .addReg(VReg1, RegState::Kill));
5940     }
5941
5942     BuildMI(DispatchBB, dl, TII->get(ARM::Bcc))
5943       .addMBB(TrapBB)
5944       .addImm(ARMCC::HI)
5945       .addReg(ARM::CPSR);
5946
5947     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
5948     AddDefaultCC(
5949       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::MOVsi), NewVReg3)
5950                      .addReg(NewVReg1)
5951                      .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
5952     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
5953     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::LEApcrelJT), NewVReg4)
5954                    .addJumpTableIndex(MJTI)
5955                    .addImm(UId));
5956
5957     MachineMemOperand *JTMMOLd =
5958       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
5959                                MachineMemOperand::MOLoad, 4, 4);
5960     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
5961     AddDefaultPred(
5962       BuildMI(DispContBB, dl, TII->get(ARM::LDRrs), NewVReg5)
5963       .addReg(NewVReg3, RegState::Kill)
5964       .addReg(NewVReg4)
5965       .addImm(0)
5966       .addMemOperand(JTMMOLd));
5967
5968     BuildMI(DispContBB, dl, TII->get(ARM::BR_JTadd))
5969       .addReg(NewVReg5, RegState::Kill)
5970       .addReg(NewVReg4)
5971       .addJumpTableIndex(MJTI)
5972       .addImm(UId);
5973   }
5974
5975   // Add the jump table entries as successors to the MBB.
5976   MachineBasicBlock *PrevMBB = 0;
5977   for (std::vector<MachineBasicBlock*>::iterator
5978          I = LPadList.begin(), E = LPadList.end(); I != E; ++I) {
5979     MachineBasicBlock *CurMBB = *I;
5980     if (PrevMBB != CurMBB)
5981       DispContBB->addSuccessor(CurMBB);
5982     PrevMBB = CurMBB;
5983   }
5984
5985   // N.B. the order the invoke BBs are processed in doesn't matter here.
5986   const ARMBaseInstrInfo *AII = static_cast<const ARMBaseInstrInfo*>(TII);
5987   const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
5988   const unsigned *SavedRegs = RI.getCalleeSavedRegs(MF);
5989   SmallVector<MachineBasicBlock*, 64> MBBLPads;
5990   for (SmallPtrSet<MachineBasicBlock*, 64>::iterator
5991          I = InvokeBBs.begin(), E = InvokeBBs.end(); I != E; ++I) {
5992     MachineBasicBlock *BB = *I;
5993
5994     // Remove the landing pad successor from the invoke block and replace it
5995     // with the new dispatch block.
5996     SmallVector<MachineBasicBlock*, 4> Successors(BB->succ_begin(),
5997                                                   BB->succ_end());
5998     while (!Successors.empty()) {
5999       MachineBasicBlock *SMBB = Successors.pop_back_val();
6000       if (SMBB->isLandingPad()) {
6001         BB->removeSuccessor(SMBB);
6002         MBBLPads.push_back(SMBB);
6003       }
6004     }
6005
6006     BB->addSuccessor(DispatchBB);
6007
6008     // Find the invoke call and mark all of the callee-saved registers as
6009     // 'implicit defined' so that they're spilled. This prevents code from
6010     // moving instructions to before the EH block, where they will never be
6011     // executed.
6012     for (MachineBasicBlock::reverse_iterator
6013            II = BB->rbegin(), IE = BB->rend(); II != IE; ++II) {
6014       if (!II->getDesc().isCall()) continue;
6015
6016       DenseMap<unsigned, bool> DefRegs;
6017       for (MachineInstr::mop_iterator
6018              OI = II->operands_begin(), OE = II->operands_end();
6019            OI != OE; ++OI) {
6020         if (!OI->isReg()) continue;
6021         DefRegs[OI->getReg()] = true;
6022       }
6023
6024       MachineInstrBuilder MIB(&*II);
6025
6026       for (unsigned i = 0; SavedRegs[i] != 0; ++i) {
6027         unsigned Reg = SavedRegs[i];
6028         if (Subtarget->isThumb2() &&
6029             !ARM::tGPRRegisterClass->contains(Reg) &&
6030             !ARM::hGPRRegisterClass->contains(Reg))
6031           continue;
6032         else if (Subtarget->isThumb1Only() &&
6033                  !ARM::tGPRRegisterClass->contains(Reg))
6034           continue;
6035         else if (!Subtarget->isThumb() &&
6036                  !ARM::GPRRegisterClass->contains(Reg))
6037           continue;
6038         if (!DefRegs[Reg])
6039           MIB.addReg(Reg, RegState::ImplicitDefine | RegState::Dead);
6040       }
6041
6042       break;
6043     }
6044   }
6045
6046   // Mark all former landing pads as non-landing pads. The dispatch is the only
6047   // landing pad now.
6048   for (SmallVectorImpl<MachineBasicBlock*>::iterator
6049          I = MBBLPads.begin(), E = MBBLPads.end(); I != E; ++I)
6050     (*I)->setIsLandingPad(false);
6051
6052   // The instruction is gone now.
6053   MI->eraseFromParent();
6054
6055   return MBB;
6056 }
6057
6058 static
6059 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
6060   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
6061        E = MBB->succ_end(); I != E; ++I)
6062     if (*I != Succ)
6063       return *I;
6064   llvm_unreachable("Expecting a BB with two successors!");
6065 }
6066
6067 MachineBasicBlock *
6068 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
6069                                                MachineBasicBlock *BB) const {
6070   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6071   DebugLoc dl = MI->getDebugLoc();
6072   bool isThumb2 = Subtarget->isThumb2();
6073   switch (MI->getOpcode()) {
6074   default: {
6075     MI->dump();
6076     llvm_unreachable("Unexpected instr type to insert");
6077   }
6078   // The Thumb2 pre-indexed stores have the same MI operands, they just
6079   // define them differently in the .td files from the isel patterns, so
6080   // they need pseudos.
6081   case ARM::t2STR_preidx:
6082     MI->setDesc(TII->get(ARM::t2STR_PRE));
6083     return BB;
6084   case ARM::t2STRB_preidx:
6085     MI->setDesc(TII->get(ARM::t2STRB_PRE));
6086     return BB;
6087   case ARM::t2STRH_preidx:
6088     MI->setDesc(TII->get(ARM::t2STRH_PRE));
6089     return BB;
6090
6091   case ARM::STRi_preidx:
6092   case ARM::STRBi_preidx: {
6093     unsigned NewOpc = MI->getOpcode() == ARM::STRi_preidx ?
6094       ARM::STR_PRE_IMM : ARM::STRB_PRE_IMM;
6095     // Decode the offset.
6096     unsigned Offset = MI->getOperand(4).getImm();
6097     bool isSub = ARM_AM::getAM2Op(Offset) == ARM_AM::sub;
6098     Offset = ARM_AM::getAM2Offset(Offset);
6099     if (isSub)
6100       Offset = -Offset;
6101
6102     MachineMemOperand *MMO = *MI->memoperands_begin();
6103     BuildMI(*BB, MI, dl, TII->get(NewOpc))
6104       .addOperand(MI->getOperand(0))  // Rn_wb
6105       .addOperand(MI->getOperand(1))  // Rt
6106       .addOperand(MI->getOperand(2))  // Rn
6107       .addImm(Offset)                 // offset (skip GPR==zero_reg)
6108       .addOperand(MI->getOperand(5))  // pred
6109       .addOperand(MI->getOperand(6))
6110       .addMemOperand(MMO);
6111     MI->eraseFromParent();
6112     return BB;
6113   }
6114   case ARM::STRr_preidx:
6115   case ARM::STRBr_preidx:
6116   case ARM::STRH_preidx: {
6117     unsigned NewOpc;
6118     switch (MI->getOpcode()) {
6119     default: llvm_unreachable("unexpected opcode!");
6120     case ARM::STRr_preidx: NewOpc = ARM::STR_PRE_REG; break;
6121     case ARM::STRBr_preidx: NewOpc = ARM::STRB_PRE_REG; break;
6122     case ARM::STRH_preidx: NewOpc = ARM::STRH_PRE; break;
6123     }
6124     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(NewOpc));
6125     for (unsigned i = 0; i < MI->getNumOperands(); ++i)
6126       MIB.addOperand(MI->getOperand(i));
6127     MI->eraseFromParent();
6128     return BB;
6129   }
6130   case ARM::ATOMIC_LOAD_ADD_I8:
6131      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
6132   case ARM::ATOMIC_LOAD_ADD_I16:
6133      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
6134   case ARM::ATOMIC_LOAD_ADD_I32:
6135      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
6136
6137   case ARM::ATOMIC_LOAD_AND_I8:
6138      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
6139   case ARM::ATOMIC_LOAD_AND_I16:
6140      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
6141   case ARM::ATOMIC_LOAD_AND_I32:
6142      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
6143
6144   case ARM::ATOMIC_LOAD_OR_I8:
6145      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
6146   case ARM::ATOMIC_LOAD_OR_I16:
6147      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
6148   case ARM::ATOMIC_LOAD_OR_I32:
6149      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
6150
6151   case ARM::ATOMIC_LOAD_XOR_I8:
6152      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
6153   case ARM::ATOMIC_LOAD_XOR_I16:
6154      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
6155   case ARM::ATOMIC_LOAD_XOR_I32:
6156      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
6157
6158   case ARM::ATOMIC_LOAD_NAND_I8:
6159      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
6160   case ARM::ATOMIC_LOAD_NAND_I16:
6161      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
6162   case ARM::ATOMIC_LOAD_NAND_I32:
6163      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
6164
6165   case ARM::ATOMIC_LOAD_SUB_I8:
6166      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
6167   case ARM::ATOMIC_LOAD_SUB_I16:
6168      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
6169   case ARM::ATOMIC_LOAD_SUB_I32:
6170      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
6171
6172   case ARM::ATOMIC_LOAD_MIN_I8:
6173      return EmitAtomicBinaryMinMax(MI, BB, 1, true, ARMCC::LT);
6174   case ARM::ATOMIC_LOAD_MIN_I16:
6175      return EmitAtomicBinaryMinMax(MI, BB, 2, true, ARMCC::LT);
6176   case ARM::ATOMIC_LOAD_MIN_I32:
6177      return EmitAtomicBinaryMinMax(MI, BB, 4, true, ARMCC::LT);
6178
6179   case ARM::ATOMIC_LOAD_MAX_I8:
6180      return EmitAtomicBinaryMinMax(MI, BB, 1, true, ARMCC::GT);
6181   case ARM::ATOMIC_LOAD_MAX_I16:
6182      return EmitAtomicBinaryMinMax(MI, BB, 2, true, ARMCC::GT);
6183   case ARM::ATOMIC_LOAD_MAX_I32:
6184      return EmitAtomicBinaryMinMax(MI, BB, 4, true, ARMCC::GT);
6185
6186   case ARM::ATOMIC_LOAD_UMIN_I8:
6187      return EmitAtomicBinaryMinMax(MI, BB, 1, false, ARMCC::LO);
6188   case ARM::ATOMIC_LOAD_UMIN_I16:
6189      return EmitAtomicBinaryMinMax(MI, BB, 2, false, ARMCC::LO);
6190   case ARM::ATOMIC_LOAD_UMIN_I32:
6191      return EmitAtomicBinaryMinMax(MI, BB, 4, false, ARMCC::LO);
6192
6193   case ARM::ATOMIC_LOAD_UMAX_I8:
6194      return EmitAtomicBinaryMinMax(MI, BB, 1, false, ARMCC::HI);
6195   case ARM::ATOMIC_LOAD_UMAX_I16:
6196      return EmitAtomicBinaryMinMax(MI, BB, 2, false, ARMCC::HI);
6197   case ARM::ATOMIC_LOAD_UMAX_I32:
6198      return EmitAtomicBinaryMinMax(MI, BB, 4, false, ARMCC::HI);
6199
6200   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
6201   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
6202   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
6203
6204   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
6205   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
6206   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
6207
6208
6209   case ARM::ATOMADD6432:
6210     return EmitAtomicBinary64(MI, BB, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr,
6211                               isThumb2 ? ARM::t2ADCrr : ARM::ADCrr,
6212                               /*NeedsCarry*/ true);
6213   case ARM::ATOMSUB6432:
6214     return EmitAtomicBinary64(MI, BB, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr,
6215                               isThumb2 ? ARM::t2SBCrr : ARM::SBCrr,
6216                               /*NeedsCarry*/ true);
6217   case ARM::ATOMOR6432:
6218     return EmitAtomicBinary64(MI, BB, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr,
6219                               isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
6220   case ARM::ATOMXOR6432:
6221     return EmitAtomicBinary64(MI, BB, isThumb2 ? ARM::t2EORrr : ARM::EORrr,
6222                               isThumb2 ? ARM::t2EORrr : ARM::EORrr);
6223   case ARM::ATOMAND6432:
6224     return EmitAtomicBinary64(MI, BB, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr,
6225                               isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
6226   case ARM::ATOMSWAP6432:
6227     return EmitAtomicBinary64(MI, BB, 0, 0, false);
6228   case ARM::ATOMCMPXCHG6432:
6229     return EmitAtomicBinary64(MI, BB, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr,
6230                               isThumb2 ? ARM::t2SBCrr : ARM::SBCrr,
6231                               /*NeedsCarry*/ false, /*IsCmpxchg*/true);
6232
6233   case ARM::tMOVCCr_pseudo: {
6234     // To "insert" a SELECT_CC instruction, we actually have to insert the
6235     // diamond control-flow pattern.  The incoming instruction knows the
6236     // destination vreg to set, the condition code register to branch on, the
6237     // true/false values to select between, and a branch opcode to use.
6238     const BasicBlock *LLVM_BB = BB->getBasicBlock();
6239     MachineFunction::iterator It = BB;
6240     ++It;
6241
6242     //  thisMBB:
6243     //  ...
6244     //   TrueVal = ...
6245     //   cmpTY ccX, r1, r2
6246     //   bCC copy1MBB
6247     //   fallthrough --> copy0MBB
6248     MachineBasicBlock *thisMBB  = BB;
6249     MachineFunction *F = BB->getParent();
6250     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
6251     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
6252     F->insert(It, copy0MBB);
6253     F->insert(It, sinkMBB);
6254
6255     // Transfer the remainder of BB and its successor edges to sinkMBB.
6256     sinkMBB->splice(sinkMBB->begin(), BB,
6257                     llvm::next(MachineBasicBlock::iterator(MI)),
6258                     BB->end());
6259     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
6260
6261     BB->addSuccessor(copy0MBB);
6262     BB->addSuccessor(sinkMBB);
6263
6264     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
6265       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
6266
6267     //  copy0MBB:
6268     //   %FalseValue = ...
6269     //   # fallthrough to sinkMBB
6270     BB = copy0MBB;
6271
6272     // Update machine-CFG edges
6273     BB->addSuccessor(sinkMBB);
6274
6275     //  sinkMBB:
6276     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
6277     //  ...
6278     BB = sinkMBB;
6279     BuildMI(*BB, BB->begin(), dl,
6280             TII->get(ARM::PHI), MI->getOperand(0).getReg())
6281       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
6282       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
6283
6284     MI->eraseFromParent();   // The pseudo instruction is gone now.
6285     return BB;
6286   }
6287
6288   case ARM::BCCi64:
6289   case ARM::BCCZi64: {
6290     // If there is an unconditional branch to the other successor, remove it.
6291     BB->erase(llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
6292
6293     // Compare both parts that make up the double comparison separately for
6294     // equality.
6295     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
6296
6297     unsigned LHS1 = MI->getOperand(1).getReg();
6298     unsigned LHS2 = MI->getOperand(2).getReg();
6299     if (RHSisZero) {
6300       AddDefaultPred(BuildMI(BB, dl,
6301                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
6302                      .addReg(LHS1).addImm(0));
6303       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
6304         .addReg(LHS2).addImm(0)
6305         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
6306     } else {
6307       unsigned RHS1 = MI->getOperand(3).getReg();
6308       unsigned RHS2 = MI->getOperand(4).getReg();
6309       AddDefaultPred(BuildMI(BB, dl,
6310                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
6311                      .addReg(LHS1).addReg(RHS1));
6312       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
6313         .addReg(LHS2).addReg(RHS2)
6314         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
6315     }
6316
6317     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
6318     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
6319     if (MI->getOperand(0).getImm() == ARMCC::NE)
6320       std::swap(destMBB, exitMBB);
6321
6322     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
6323       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
6324     if (isThumb2)
6325       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2B)).addMBB(exitMBB));
6326     else
6327       BuildMI(BB, dl, TII->get(ARM::B)) .addMBB(exitMBB);
6328
6329     MI->eraseFromParent();   // The pseudo instruction is gone now.
6330     return BB;
6331   }
6332
6333   case ARM::Int_eh_sjlj_setjmp:
6334   case ARM::Int_eh_sjlj_setjmp_nofp:
6335   case ARM::tInt_eh_sjlj_setjmp:
6336   case ARM::t2Int_eh_sjlj_setjmp:
6337   case ARM::t2Int_eh_sjlj_setjmp_nofp:
6338     EmitSjLjDispatchBlock(MI, BB);
6339     return BB;
6340
6341   case ARM::ABS:
6342   case ARM::t2ABS: {
6343     // To insert an ABS instruction, we have to insert the
6344     // diamond control-flow pattern.  The incoming instruction knows the
6345     // source vreg to test against 0, the destination vreg to set,
6346     // the condition code register to branch on, the
6347     // true/false values to select between, and a branch opcode to use.
6348     // It transforms
6349     //     V1 = ABS V0
6350     // into
6351     //     V2 = MOVS V0
6352     //     BCC                      (branch to SinkBB if V0 >= 0)
6353     //     RSBBB: V3 = RSBri V2, 0  (compute ABS if V2 < 0)
6354     //     SinkBB: V1 = PHI(V2, V3)
6355     const BasicBlock *LLVM_BB = BB->getBasicBlock();
6356     MachineFunction::iterator BBI = BB;
6357     ++BBI;
6358     MachineFunction *Fn = BB->getParent();
6359     MachineBasicBlock *RSBBB = Fn->CreateMachineBasicBlock(LLVM_BB);
6360     MachineBasicBlock *SinkBB  = Fn->CreateMachineBasicBlock(LLVM_BB);
6361     Fn->insert(BBI, RSBBB);
6362     Fn->insert(BBI, SinkBB);
6363
6364     unsigned int ABSSrcReg = MI->getOperand(1).getReg();
6365     unsigned int ABSDstReg = MI->getOperand(0).getReg();
6366     bool isThumb2 = Subtarget->isThumb2();
6367     MachineRegisterInfo &MRI = Fn->getRegInfo();
6368     // In Thumb mode S must not be specified if source register is the SP or
6369     // PC and if destination register is the SP, so restrict register class
6370     unsigned NewMovDstReg = MRI.createVirtualRegister(
6371       isThumb2 ? ARM::rGPRRegisterClass : ARM::GPRRegisterClass);
6372     unsigned NewRsbDstReg = MRI.createVirtualRegister(
6373       isThumb2 ? ARM::rGPRRegisterClass : ARM::GPRRegisterClass);
6374
6375     // Transfer the remainder of BB and its successor edges to sinkMBB.
6376     SinkBB->splice(SinkBB->begin(), BB,
6377       llvm::next(MachineBasicBlock::iterator(MI)),
6378       BB->end());
6379     SinkBB->transferSuccessorsAndUpdatePHIs(BB);
6380
6381     BB->addSuccessor(RSBBB);
6382     BB->addSuccessor(SinkBB);
6383
6384     // fall through to SinkMBB
6385     RSBBB->addSuccessor(SinkBB);
6386
6387     // insert a movs at the end of BB
6388     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2MOVr : ARM::MOVr),
6389       NewMovDstReg)
6390       .addReg(ABSSrcReg, RegState::Kill)
6391       .addImm((unsigned)ARMCC::AL).addReg(0)
6392       .addReg(ARM::CPSR, RegState::Define);
6393
6394     // insert a bcc with opposite CC to ARMCC::MI at the end of BB
6395     BuildMI(BB, dl,
6396       TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc)).addMBB(SinkBB)
6397       .addImm(ARMCC::getOppositeCondition(ARMCC::MI)).addReg(ARM::CPSR);
6398
6399     // insert rsbri in RSBBB
6400     // Note: BCC and rsbri will be converted into predicated rsbmi
6401     // by if-conversion pass
6402     BuildMI(*RSBBB, RSBBB->begin(), dl,
6403       TII->get(isThumb2 ? ARM::t2RSBri : ARM::RSBri), NewRsbDstReg)
6404       .addReg(NewMovDstReg, RegState::Kill)
6405       .addImm(0).addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
6406
6407     // insert PHI in SinkBB,
6408     // reuse ABSDstReg to not change uses of ABS instruction
6409     BuildMI(*SinkBB, SinkBB->begin(), dl,
6410       TII->get(ARM::PHI), ABSDstReg)
6411       .addReg(NewRsbDstReg).addMBB(RSBBB)
6412       .addReg(NewMovDstReg).addMBB(BB);
6413
6414     // remove ABS instruction
6415     MI->eraseFromParent();
6416
6417     // return last added BB
6418     return SinkBB;
6419   }
6420   }
6421 }
6422
6423 void ARMTargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
6424                                                       SDNode *Node) const {
6425   const MCInstrDesc *MCID = &MI->getDesc();
6426   if (!MCID->hasPostISelHook()) {
6427     assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
6428            "Pseudo flag-setting opcodes must be marked with 'hasPostISelHook'");
6429     return;
6430   }
6431
6432   // Adjust potentially 's' setting instructions after isel, i.e. ADC, SBC, RSB,
6433   // RSC. Coming out of isel, they have an implicit CPSR def, but the optional
6434   // operand is still set to noreg. If needed, set the optional operand's
6435   // register to CPSR, and remove the redundant implicit def.
6436   //
6437   // e.g. ADCS (..., CPSR<imp-def>) -> ADC (... opt:CPSR<def>).
6438
6439   // Rename pseudo opcodes.
6440   unsigned NewOpc = convertAddSubFlagsOpcode(MI->getOpcode());
6441   if (NewOpc) {
6442     const ARMBaseInstrInfo *TII =
6443       static_cast<const ARMBaseInstrInfo*>(getTargetMachine().getInstrInfo());
6444     MCID = &TII->get(NewOpc);
6445
6446     assert(MCID->getNumOperands() == MI->getDesc().getNumOperands() + 1 &&
6447            "converted opcode should be the same except for cc_out");
6448
6449     MI->setDesc(*MCID);
6450
6451     // Add the optional cc_out operand
6452     MI->addOperand(MachineOperand::CreateReg(0, /*isDef=*/true));
6453   }
6454   unsigned ccOutIdx = MCID->getNumOperands() - 1;
6455
6456   // Any ARM instruction that sets the 's' bit should specify an optional
6457   // "cc_out" operand in the last operand position.
6458   if (!MCID->hasOptionalDef() || !MCID->OpInfo[ccOutIdx].isOptionalDef()) {
6459     assert(!NewOpc && "Optional cc_out operand required");
6460     return;
6461   }
6462   // Look for an implicit def of CPSR added by MachineInstr ctor. Remove it
6463   // since we already have an optional CPSR def.
6464   bool definesCPSR = false;
6465   bool deadCPSR = false;
6466   for (unsigned i = MCID->getNumOperands(), e = MI->getNumOperands();
6467        i != e; ++i) {
6468     const MachineOperand &MO = MI->getOperand(i);
6469     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR) {
6470       definesCPSR = true;
6471       if (MO.isDead())
6472         deadCPSR = true;
6473       MI->RemoveOperand(i);
6474       break;
6475     }
6476   }
6477   if (!definesCPSR) {
6478     assert(!NewOpc && "Optional cc_out operand required");
6479     return;
6480   }
6481   assert(deadCPSR == !Node->hasAnyUseOfValue(1) && "inconsistent dead flag");
6482   if (deadCPSR) {
6483     assert(!MI->getOperand(ccOutIdx).getReg() &&
6484            "expect uninitialized optional cc_out operand");
6485     return;
6486   }
6487
6488   // If this instruction was defined with an optional CPSR def and its dag node
6489   // had a live implicit CPSR def, then activate the optional CPSR def.
6490   MachineOperand &MO = MI->getOperand(ccOutIdx);
6491   MO.setReg(ARM::CPSR);
6492   MO.setIsDef(true);
6493 }
6494
6495 //===----------------------------------------------------------------------===//
6496 //                           ARM Optimization Hooks
6497 //===----------------------------------------------------------------------===//
6498
6499 static
6500 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
6501                             TargetLowering::DAGCombinerInfo &DCI) {
6502   SelectionDAG &DAG = DCI.DAG;
6503   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6504   EVT VT = N->getValueType(0);
6505   unsigned Opc = N->getOpcode();
6506   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
6507   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
6508   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
6509   ISD::CondCode CC = ISD::SETCC_INVALID;
6510
6511   if (isSlctCC) {
6512     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
6513   } else {
6514     SDValue CCOp = Slct.getOperand(0);
6515     if (CCOp.getOpcode() == ISD::SETCC)
6516       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
6517   }
6518
6519   bool DoXform = false;
6520   bool InvCC = false;
6521   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
6522           "Bad input!");
6523
6524   if (LHS.getOpcode() == ISD::Constant &&
6525       cast<ConstantSDNode>(LHS)->isNullValue()) {
6526     DoXform = true;
6527   } else if (CC != ISD::SETCC_INVALID &&
6528              RHS.getOpcode() == ISD::Constant &&
6529              cast<ConstantSDNode>(RHS)->isNullValue()) {
6530     std::swap(LHS, RHS);
6531     SDValue Op0 = Slct.getOperand(0);
6532     EVT OpVT = isSlctCC ? Op0.getValueType() :
6533                           Op0.getOperand(0).getValueType();
6534     bool isInt = OpVT.isInteger();
6535     CC = ISD::getSetCCInverse(CC, isInt);
6536
6537     if (!TLI.isCondCodeLegal(CC, OpVT))
6538       return SDValue();         // Inverse operator isn't legal.
6539
6540     DoXform = true;
6541     InvCC = true;
6542   }
6543
6544   if (DoXform) {
6545     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
6546     if (isSlctCC)
6547       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
6548                              Slct.getOperand(0), Slct.getOperand(1), CC);
6549     SDValue CCOp = Slct.getOperand(0);
6550     if (InvCC)
6551       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
6552                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
6553     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
6554                        CCOp, OtherOp, Result);
6555   }
6556   return SDValue();
6557 }
6558
6559 // AddCombineToVPADDL- For pair-wise add on neon, use the vpaddl instruction
6560 // (only after legalization).
6561 static SDValue AddCombineToVPADDL(SDNode *N, SDValue N0, SDValue N1,
6562                                  TargetLowering::DAGCombinerInfo &DCI,
6563                                  const ARMSubtarget *Subtarget) {
6564
6565   // Only perform optimization if after legalize, and if NEON is available. We
6566   // also expected both operands to be BUILD_VECTORs.
6567   if (DCI.isBeforeLegalize() || !Subtarget->hasNEON()
6568       || N0.getOpcode() != ISD::BUILD_VECTOR
6569       || N1.getOpcode() != ISD::BUILD_VECTOR)
6570     return SDValue();
6571
6572   // Check output type since VPADDL operand elements can only be 8, 16, or 32.
6573   EVT VT = N->getValueType(0);
6574   if (!VT.isInteger() || VT.getVectorElementType() == MVT::i64)
6575     return SDValue();
6576
6577   // Check that the vector operands are of the right form.
6578   // N0 and N1 are BUILD_VECTOR nodes with N number of EXTRACT_VECTOR
6579   // operands, where N is the size of the formed vector.
6580   // Each EXTRACT_VECTOR should have the same input vector and odd or even
6581   // index such that we have a pair wise add pattern.
6582
6583   // Grab the vector that all EXTRACT_VECTOR nodes should be referencing.
6584   if (N0->getOperand(0)->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
6585     return SDValue();
6586   SDValue Vec = N0->getOperand(0)->getOperand(0);
6587   SDNode *V = Vec.getNode();
6588   unsigned nextIndex = 0;
6589
6590   // For each operands to the ADD which are BUILD_VECTORs,
6591   // check to see if each of their operands are an EXTRACT_VECTOR with
6592   // the same vector and appropriate index.
6593   for (unsigned i = 0, e = N0->getNumOperands(); i != e; ++i) {
6594     if (N0->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT
6595         && N1->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
6596
6597       SDValue ExtVec0 = N0->getOperand(i);
6598       SDValue ExtVec1 = N1->getOperand(i);
6599
6600       // First operand is the vector, verify its the same.
6601       if (V != ExtVec0->getOperand(0).getNode() ||
6602           V != ExtVec1->getOperand(0).getNode())
6603         return SDValue();
6604
6605       // Second is the constant, verify its correct.
6606       ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(ExtVec0->getOperand(1));
6607       ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(ExtVec1->getOperand(1));
6608
6609       // For the constant, we want to see all the even or all the odd.
6610       if (!C0 || !C1 || C0->getZExtValue() != nextIndex
6611           || C1->getZExtValue() != nextIndex+1)
6612         return SDValue();
6613
6614       // Increment index.
6615       nextIndex+=2;
6616     } else
6617       return SDValue();
6618   }
6619
6620   // Create VPADDL node.
6621   SelectionDAG &DAG = DCI.DAG;
6622   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6623
6624   // Build operand list.
6625   SmallVector<SDValue, 8> Ops;
6626   Ops.push_back(DAG.getConstant(Intrinsic::arm_neon_vpaddls,
6627                                 TLI.getPointerTy()));
6628
6629   // Input is the vector.
6630   Ops.push_back(Vec);
6631
6632   // Get widened type and narrowed type.
6633   MVT widenType;
6634   unsigned numElem = VT.getVectorNumElements();
6635   switch (VT.getVectorElementType().getSimpleVT().SimpleTy) {
6636     case MVT::i8: widenType = MVT::getVectorVT(MVT::i16, numElem); break;
6637     case MVT::i16: widenType = MVT::getVectorVT(MVT::i32, numElem); break;
6638     case MVT::i32: widenType = MVT::getVectorVT(MVT::i64, numElem); break;
6639     default:
6640       assert(0 && "Invalid vector element type for padd optimization.");
6641   }
6642
6643   SDValue tmp = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(),
6644                             widenType, &Ops[0], Ops.size());
6645   return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, tmp);
6646 }
6647
6648 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
6649 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
6650 /// called with the default operands, and if that fails, with commuted
6651 /// operands.
6652 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
6653                                           TargetLowering::DAGCombinerInfo &DCI,
6654                                           const ARMSubtarget *Subtarget){
6655
6656   // Attempt to create vpaddl for this add.
6657   SDValue Result = AddCombineToVPADDL(N, N0, N1, DCI, Subtarget);
6658   if (Result.getNode())
6659     return Result;
6660
6661   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
6662   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
6663     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
6664     if (Result.getNode()) return Result;
6665   }
6666   return SDValue();
6667 }
6668
6669 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
6670 ///
6671 static SDValue PerformADDCombine(SDNode *N,
6672                                  TargetLowering::DAGCombinerInfo &DCI,
6673                                  const ARMSubtarget *Subtarget) {
6674   SDValue N0 = N->getOperand(0);
6675   SDValue N1 = N->getOperand(1);
6676
6677   // First try with the default operand order.
6678   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI, Subtarget);
6679   if (Result.getNode())
6680     return Result;
6681
6682   // If that didn't work, try again with the operands commuted.
6683   return PerformADDCombineWithOperands(N, N1, N0, DCI, Subtarget);
6684 }
6685
6686 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
6687 ///
6688 static SDValue PerformSUBCombine(SDNode *N,
6689                                  TargetLowering::DAGCombinerInfo &DCI) {
6690   SDValue N0 = N->getOperand(0);
6691   SDValue N1 = N->getOperand(1);
6692
6693   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
6694   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
6695     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
6696     if (Result.getNode()) return Result;
6697   }
6698
6699   return SDValue();
6700 }
6701
6702 /// PerformVMULCombine
6703 /// Distribute (A + B) * C to (A * C) + (B * C) to take advantage of the
6704 /// special multiplier accumulator forwarding.
6705 ///   vmul d3, d0, d2
6706 ///   vmla d3, d1, d2
6707 /// is faster than
6708 ///   vadd d3, d0, d1
6709 ///   vmul d3, d3, d2
6710 static SDValue PerformVMULCombine(SDNode *N,
6711                                   TargetLowering::DAGCombinerInfo &DCI,
6712                                   const ARMSubtarget *Subtarget) {
6713   if (!Subtarget->hasVMLxForwarding())
6714     return SDValue();
6715
6716   SelectionDAG &DAG = DCI.DAG;
6717   SDValue N0 = N->getOperand(0);
6718   SDValue N1 = N->getOperand(1);
6719   unsigned Opcode = N0.getOpcode();
6720   if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
6721       Opcode != ISD::FADD && Opcode != ISD::FSUB) {
6722     Opcode = N1.getOpcode();
6723     if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
6724         Opcode != ISD::FADD && Opcode != ISD::FSUB)
6725       return SDValue();
6726     std::swap(N0, N1);
6727   }
6728
6729   EVT VT = N->getValueType(0);
6730   DebugLoc DL = N->getDebugLoc();
6731   SDValue N00 = N0->getOperand(0);
6732   SDValue N01 = N0->getOperand(1);
6733   return DAG.getNode(Opcode, DL, VT,
6734                      DAG.getNode(ISD::MUL, DL, VT, N00, N1),
6735                      DAG.getNode(ISD::MUL, DL, VT, N01, N1));
6736 }
6737
6738 static SDValue PerformMULCombine(SDNode *N,
6739                                  TargetLowering::DAGCombinerInfo &DCI,
6740                                  const ARMSubtarget *Subtarget) {
6741   SelectionDAG &DAG = DCI.DAG;
6742
6743   if (Subtarget->isThumb1Only())
6744     return SDValue();
6745
6746   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
6747     return SDValue();
6748
6749   EVT VT = N->getValueType(0);
6750   if (VT.is64BitVector() || VT.is128BitVector())
6751     return PerformVMULCombine(N, DCI, Subtarget);
6752   if (VT != MVT::i32)
6753     return SDValue();
6754
6755   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
6756   if (!C)
6757     return SDValue();
6758
6759   uint64_t MulAmt = C->getZExtValue();
6760   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
6761   ShiftAmt = ShiftAmt & (32 - 1);
6762   SDValue V = N->getOperand(0);
6763   DebugLoc DL = N->getDebugLoc();
6764
6765   SDValue Res;
6766   MulAmt >>= ShiftAmt;
6767   if (isPowerOf2_32(MulAmt - 1)) {
6768     // (mul x, 2^N + 1) => (add (shl x, N), x)
6769     Res = DAG.getNode(ISD::ADD, DL, VT,
6770                       V, DAG.getNode(ISD::SHL, DL, VT,
6771                                      V, DAG.getConstant(Log2_32(MulAmt-1),
6772                                                         MVT::i32)));
6773   } else if (isPowerOf2_32(MulAmt + 1)) {
6774     // (mul x, 2^N - 1) => (sub (shl x, N), x)
6775     Res = DAG.getNode(ISD::SUB, DL, VT,
6776                       DAG.getNode(ISD::SHL, DL, VT,
6777                                   V, DAG.getConstant(Log2_32(MulAmt+1),
6778                                                      MVT::i32)),
6779                                                      V);
6780   } else
6781     return SDValue();
6782
6783   if (ShiftAmt != 0)
6784     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
6785                       DAG.getConstant(ShiftAmt, MVT::i32));
6786
6787   // Do not add new nodes to DAG combiner worklist.
6788   DCI.CombineTo(N, Res, false);
6789   return SDValue();
6790 }
6791
6792 static SDValue PerformANDCombine(SDNode *N,
6793                                 TargetLowering::DAGCombinerInfo &DCI) {
6794
6795   // Attempt to use immediate-form VBIC
6796   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
6797   DebugLoc dl = N->getDebugLoc();
6798   EVT VT = N->getValueType(0);
6799   SelectionDAG &DAG = DCI.DAG;
6800
6801   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
6802     return SDValue();
6803
6804   APInt SplatBits, SplatUndef;
6805   unsigned SplatBitSize;
6806   bool HasAnyUndefs;
6807   if (BVN &&
6808       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
6809     if (SplatBitSize <= 64) {
6810       EVT VbicVT;
6811       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
6812                                       SplatUndef.getZExtValue(), SplatBitSize,
6813                                       DAG, VbicVT, VT.is128BitVector(),
6814                                       OtherModImm);
6815       if (Val.getNode()) {
6816         SDValue Input =
6817           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
6818         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
6819         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
6820       }
6821     }
6822   }
6823
6824   return SDValue();
6825 }
6826
6827 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
6828 static SDValue PerformORCombine(SDNode *N,
6829                                 TargetLowering::DAGCombinerInfo &DCI,
6830                                 const ARMSubtarget *Subtarget) {
6831   // Attempt to use immediate-form VORR
6832   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
6833   DebugLoc dl = N->getDebugLoc();
6834   EVT VT = N->getValueType(0);
6835   SelectionDAG &DAG = DCI.DAG;
6836
6837   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
6838     return SDValue();
6839
6840   APInt SplatBits, SplatUndef;
6841   unsigned SplatBitSize;
6842   bool HasAnyUndefs;
6843   if (BVN && Subtarget->hasNEON() &&
6844       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
6845     if (SplatBitSize <= 64) {
6846       EVT VorrVT;
6847       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
6848                                       SplatUndef.getZExtValue(), SplatBitSize,
6849                                       DAG, VorrVT, VT.is128BitVector(),
6850                                       OtherModImm);
6851       if (Val.getNode()) {
6852         SDValue Input =
6853           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
6854         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
6855         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
6856       }
6857     }
6858   }
6859
6860   SDValue N0 = N->getOperand(0);
6861   if (N0.getOpcode() != ISD::AND)
6862     return SDValue();
6863   SDValue N1 = N->getOperand(1);
6864
6865   // (or (and B, A), (and C, ~A)) => (VBSL A, B, C) when A is a constant.
6866   if (Subtarget->hasNEON() && N1.getOpcode() == ISD::AND && VT.isVector() &&
6867       DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
6868     APInt SplatUndef;
6869     unsigned SplatBitSize;
6870     bool HasAnyUndefs;
6871
6872     BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(1));
6873     APInt SplatBits0;
6874     if (BVN0 && BVN0->isConstantSplat(SplatBits0, SplatUndef, SplatBitSize,
6875                                   HasAnyUndefs) && !HasAnyUndefs) {
6876       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(1));
6877       APInt SplatBits1;
6878       if (BVN1 && BVN1->isConstantSplat(SplatBits1, SplatUndef, SplatBitSize,
6879                                     HasAnyUndefs) && !HasAnyUndefs &&
6880           SplatBits0 == ~SplatBits1) {
6881         // Canonicalize the vector type to make instruction selection simpler.
6882         EVT CanonicalVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
6883         SDValue Result = DAG.getNode(ARMISD::VBSL, dl, CanonicalVT,
6884                                      N0->getOperand(1), N0->getOperand(0),
6885                                      N1->getOperand(0));
6886         return DAG.getNode(ISD::BITCAST, dl, VT, Result);
6887       }
6888     }
6889   }
6890
6891   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
6892   // reasonable.
6893
6894   // BFI is only available on V6T2+
6895   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
6896     return SDValue();
6897
6898   DebugLoc DL = N->getDebugLoc();
6899   // 1) or (and A, mask), val => ARMbfi A, val, mask
6900   //      iff (val & mask) == val
6901   //
6902   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
6903   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
6904   //          && mask == ~mask2
6905   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
6906   //          && ~mask == mask2
6907   //  (i.e., copy a bitfield value into another bitfield of the same width)
6908
6909   if (VT != MVT::i32)
6910     return SDValue();
6911
6912   SDValue N00 = N0.getOperand(0);
6913
6914   // The value and the mask need to be constants so we can verify this is
6915   // actually a bitfield set. If the mask is 0xffff, we can do better
6916   // via a movt instruction, so don't use BFI in that case.
6917   SDValue MaskOp = N0.getOperand(1);
6918   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
6919   if (!MaskC)
6920     return SDValue();
6921   unsigned Mask = MaskC->getZExtValue();
6922   if (Mask == 0xffff)
6923     return SDValue();
6924   SDValue Res;
6925   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
6926   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
6927   if (N1C) {
6928     unsigned Val = N1C->getZExtValue();
6929     if ((Val & ~Mask) != Val)
6930       return SDValue();
6931
6932     if (ARM::isBitFieldInvertedMask(Mask)) {
6933       Val >>= CountTrailingZeros_32(~Mask);
6934
6935       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
6936                         DAG.getConstant(Val, MVT::i32),
6937                         DAG.getConstant(Mask, MVT::i32));
6938
6939       // Do not add new nodes to DAG combiner worklist.
6940       DCI.CombineTo(N, Res, false);
6941       return SDValue();
6942     }
6943   } else if (N1.getOpcode() == ISD::AND) {
6944     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
6945     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
6946     if (!N11C)
6947       return SDValue();
6948     unsigned Mask2 = N11C->getZExtValue();
6949
6950     // Mask and ~Mask2 (or reverse) must be equivalent for the BFI pattern
6951     // as is to match.
6952     if (ARM::isBitFieldInvertedMask(Mask) &&
6953         (Mask == ~Mask2)) {
6954       // The pack halfword instruction works better for masks that fit it,
6955       // so use that when it's available.
6956       if (Subtarget->hasT2ExtractPack() &&
6957           (Mask == 0xffff || Mask == 0xffff0000))
6958         return SDValue();
6959       // 2a
6960       unsigned amt = CountTrailingZeros_32(Mask2);
6961       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
6962                         DAG.getConstant(amt, MVT::i32));
6963       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
6964                         DAG.getConstant(Mask, MVT::i32));
6965       // Do not add new nodes to DAG combiner worklist.
6966       DCI.CombineTo(N, Res, false);
6967       return SDValue();
6968     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
6969                (~Mask == Mask2)) {
6970       // The pack halfword instruction works better for masks that fit it,
6971       // so use that when it's available.
6972       if (Subtarget->hasT2ExtractPack() &&
6973           (Mask2 == 0xffff || Mask2 == 0xffff0000))
6974         return SDValue();
6975       // 2b
6976       unsigned lsb = CountTrailingZeros_32(Mask);
6977       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
6978                         DAG.getConstant(lsb, MVT::i32));
6979       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
6980                         DAG.getConstant(Mask2, MVT::i32));
6981       // Do not add new nodes to DAG combiner worklist.
6982       DCI.CombineTo(N, Res, false);
6983       return SDValue();
6984     }
6985   }
6986
6987   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
6988       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
6989       ARM::isBitFieldInvertedMask(~Mask)) {
6990     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
6991     // where lsb(mask) == #shamt and masked bits of B are known zero.
6992     SDValue ShAmt = N00.getOperand(1);
6993     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
6994     unsigned LSB = CountTrailingZeros_32(Mask);
6995     if (ShAmtC != LSB)
6996       return SDValue();
6997
6998     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
6999                       DAG.getConstant(~Mask, MVT::i32));
7000
7001     // Do not add new nodes to DAG combiner worklist.
7002     DCI.CombineTo(N, Res, false);
7003   }
7004
7005   return SDValue();
7006 }
7007
7008 /// PerformBFICombine - (bfi A, (and B, Mask1), Mask2) -> (bfi A, B, Mask2) iff
7009 /// the bits being cleared by the AND are not demanded by the BFI.
7010 static SDValue PerformBFICombine(SDNode *N,
7011                                  TargetLowering::DAGCombinerInfo &DCI) {
7012   SDValue N1 = N->getOperand(1);
7013   if (N1.getOpcode() == ISD::AND) {
7014     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
7015     if (!N11C)
7016       return SDValue();
7017     unsigned InvMask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
7018     unsigned LSB = CountTrailingZeros_32(~InvMask);
7019     unsigned Width = (32 - CountLeadingZeros_32(~InvMask)) - LSB;
7020     unsigned Mask = (1 << Width)-1;
7021     unsigned Mask2 = N11C->getZExtValue();
7022     if ((Mask & (~Mask2)) == 0)
7023       return DCI.DAG.getNode(ARMISD::BFI, N->getDebugLoc(), N->getValueType(0),
7024                              N->getOperand(0), N1.getOperand(0),
7025                              N->getOperand(2));
7026   }
7027   return SDValue();
7028 }
7029
7030 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
7031 /// ARMISD::VMOVRRD.
7032 static SDValue PerformVMOVRRDCombine(SDNode *N,
7033                                      TargetLowering::DAGCombinerInfo &DCI) {
7034   // vmovrrd(vmovdrr x, y) -> x,y
7035   SDValue InDouble = N->getOperand(0);
7036   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
7037     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
7038
7039   // vmovrrd(load f64) -> (load i32), (load i32)
7040   SDNode *InNode = InDouble.getNode();
7041   if (ISD::isNormalLoad(InNode) && InNode->hasOneUse() &&
7042       InNode->getValueType(0) == MVT::f64 &&
7043       InNode->getOperand(1).getOpcode() == ISD::FrameIndex &&
7044       !cast<LoadSDNode>(InNode)->isVolatile()) {
7045     // TODO: Should this be done for non-FrameIndex operands?
7046     LoadSDNode *LD = cast<LoadSDNode>(InNode);
7047
7048     SelectionDAG &DAG = DCI.DAG;
7049     DebugLoc DL = LD->getDebugLoc();
7050     SDValue BasePtr = LD->getBasePtr();
7051     SDValue NewLD1 = DAG.getLoad(MVT::i32, DL, LD->getChain(), BasePtr,
7052                                  LD->getPointerInfo(), LD->isVolatile(),
7053                                  LD->isNonTemporal(), LD->getAlignment());
7054
7055     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
7056                                     DAG.getConstant(4, MVT::i32));
7057     SDValue NewLD2 = DAG.getLoad(MVT::i32, DL, NewLD1.getValue(1), OffsetPtr,
7058                                  LD->getPointerInfo(), LD->isVolatile(),
7059                                  LD->isNonTemporal(),
7060                                  std::min(4U, LD->getAlignment() / 2));
7061
7062     DAG.ReplaceAllUsesOfValueWith(SDValue(LD, 1), NewLD2.getValue(1));
7063     SDValue Result = DCI.CombineTo(N, NewLD1, NewLD2);
7064     DCI.RemoveFromWorklist(LD);
7065     DAG.DeleteNode(LD);
7066     return Result;
7067   }
7068
7069   return SDValue();
7070 }
7071
7072 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
7073 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
7074 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
7075   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
7076   SDValue Op0 = N->getOperand(0);
7077   SDValue Op1 = N->getOperand(1);
7078   if (Op0.getOpcode() == ISD::BITCAST)
7079     Op0 = Op0.getOperand(0);
7080   if (Op1.getOpcode() == ISD::BITCAST)
7081     Op1 = Op1.getOperand(0);
7082   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
7083       Op0.getNode() == Op1.getNode() &&
7084       Op0.getResNo() == 0 && Op1.getResNo() == 1)
7085     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
7086                        N->getValueType(0), Op0.getOperand(0));
7087   return SDValue();
7088 }
7089
7090 /// PerformSTORECombine - Target-specific dag combine xforms for
7091 /// ISD::STORE.
7092 static SDValue PerformSTORECombine(SDNode *N,
7093                                    TargetLowering::DAGCombinerInfo &DCI) {
7094   // Bitcast an i64 store extracted from a vector to f64.
7095   // Otherwise, the i64 value will be legalized to a pair of i32 values.
7096   StoreSDNode *St = cast<StoreSDNode>(N);
7097   SDValue StVal = St->getValue();
7098   if (!ISD::isNormalStore(St) || St->isVolatile())
7099     return SDValue();
7100
7101   if (StVal.getNode()->getOpcode() == ARMISD::VMOVDRR &&
7102       StVal.getNode()->hasOneUse() && !St->isVolatile()) {
7103     SelectionDAG  &DAG = DCI.DAG;
7104     DebugLoc DL = St->getDebugLoc();
7105     SDValue BasePtr = St->getBasePtr();
7106     SDValue NewST1 = DAG.getStore(St->getChain(), DL,
7107                                   StVal.getNode()->getOperand(0), BasePtr,
7108                                   St->getPointerInfo(), St->isVolatile(),
7109                                   St->isNonTemporal(), St->getAlignment());
7110
7111     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
7112                                     DAG.getConstant(4, MVT::i32));
7113     return DAG.getStore(NewST1.getValue(0), DL, StVal.getNode()->getOperand(1),
7114                         OffsetPtr, St->getPointerInfo(), St->isVolatile(),
7115                         St->isNonTemporal(),
7116                         std::min(4U, St->getAlignment() / 2));
7117   }
7118
7119   if (StVal.getValueType() != MVT::i64 ||
7120       StVal.getNode()->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
7121     return SDValue();
7122
7123   SelectionDAG &DAG = DCI.DAG;
7124   DebugLoc dl = StVal.getDebugLoc();
7125   SDValue IntVec = StVal.getOperand(0);
7126   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
7127                                  IntVec.getValueType().getVectorNumElements());
7128   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
7129   SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7130                                Vec, StVal.getOperand(1));
7131   dl = N->getDebugLoc();
7132   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
7133   // Make the DAGCombiner fold the bitcasts.
7134   DCI.AddToWorklist(Vec.getNode());
7135   DCI.AddToWorklist(ExtElt.getNode());
7136   DCI.AddToWorklist(V.getNode());
7137   return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
7138                       St->getPointerInfo(), St->isVolatile(),
7139                       St->isNonTemporal(), St->getAlignment(),
7140                       St->getTBAAInfo());
7141 }
7142
7143 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
7144 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
7145 /// i64 vector to have f64 elements, since the value can then be loaded
7146 /// directly into a VFP register.
7147 static bool hasNormalLoadOperand(SDNode *N) {
7148   unsigned NumElts = N->getValueType(0).getVectorNumElements();
7149   for (unsigned i = 0; i < NumElts; ++i) {
7150     SDNode *Elt = N->getOperand(i).getNode();
7151     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
7152       return true;
7153   }
7154   return false;
7155 }
7156
7157 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
7158 /// ISD::BUILD_VECTOR.
7159 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
7160                                           TargetLowering::DAGCombinerInfo &DCI){
7161   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
7162   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
7163   // into a pair of GPRs, which is fine when the value is used as a scalar,
7164   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
7165   SelectionDAG &DAG = DCI.DAG;
7166   if (N->getNumOperands() == 2) {
7167     SDValue RV = PerformVMOVDRRCombine(N, DAG);
7168     if (RV.getNode())
7169       return RV;
7170   }
7171
7172   // Load i64 elements as f64 values so that type legalization does not split
7173   // them up into i32 values.
7174   EVT VT = N->getValueType(0);
7175   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
7176     return SDValue();
7177   DebugLoc dl = N->getDebugLoc();
7178   SmallVector<SDValue, 8> Ops;
7179   unsigned NumElts = VT.getVectorNumElements();
7180   for (unsigned i = 0; i < NumElts; ++i) {
7181     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
7182     Ops.push_back(V);
7183     // Make the DAGCombiner fold the bitcast.
7184     DCI.AddToWorklist(V.getNode());
7185   }
7186   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
7187   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops.data(), NumElts);
7188   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
7189 }
7190
7191 /// PerformInsertEltCombine - Target-specific dag combine xforms for
7192 /// ISD::INSERT_VECTOR_ELT.
7193 static SDValue PerformInsertEltCombine(SDNode *N,
7194                                        TargetLowering::DAGCombinerInfo &DCI) {
7195   // Bitcast an i64 load inserted into a vector to f64.
7196   // Otherwise, the i64 value will be legalized to a pair of i32 values.
7197   EVT VT = N->getValueType(0);
7198   SDNode *Elt = N->getOperand(1).getNode();
7199   if (VT.getVectorElementType() != MVT::i64 ||
7200       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
7201     return SDValue();
7202
7203   SelectionDAG &DAG = DCI.DAG;
7204   DebugLoc dl = N->getDebugLoc();
7205   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
7206                                  VT.getVectorNumElements());
7207   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
7208   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
7209   // Make the DAGCombiner fold the bitcasts.
7210   DCI.AddToWorklist(Vec.getNode());
7211   DCI.AddToWorklist(V.getNode());
7212   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
7213                                Vec, V, N->getOperand(2));
7214   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
7215 }
7216
7217 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
7218 /// ISD::VECTOR_SHUFFLE.
7219 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
7220   // The LLVM shufflevector instruction does not require the shuffle mask
7221   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
7222   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
7223   // operands do not match the mask length, they are extended by concatenating
7224   // them with undef vectors.  That is probably the right thing for other
7225   // targets, but for NEON it is better to concatenate two double-register
7226   // size vector operands into a single quad-register size vector.  Do that
7227   // transformation here:
7228   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
7229   //   shuffle(concat(v1, v2), undef)
7230   SDValue Op0 = N->getOperand(0);
7231   SDValue Op1 = N->getOperand(1);
7232   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
7233       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
7234       Op0.getNumOperands() != 2 ||
7235       Op1.getNumOperands() != 2)
7236     return SDValue();
7237   SDValue Concat0Op1 = Op0.getOperand(1);
7238   SDValue Concat1Op1 = Op1.getOperand(1);
7239   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
7240       Concat1Op1.getOpcode() != ISD::UNDEF)
7241     return SDValue();
7242   // Skip the transformation if any of the types are illegal.
7243   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7244   EVT VT = N->getValueType(0);
7245   if (!TLI.isTypeLegal(VT) ||
7246       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
7247       !TLI.isTypeLegal(Concat1Op1.getValueType()))
7248     return SDValue();
7249
7250   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
7251                                   Op0.getOperand(0), Op1.getOperand(0));
7252   // Translate the shuffle mask.
7253   SmallVector<int, 16> NewMask;
7254   unsigned NumElts = VT.getVectorNumElements();
7255   unsigned HalfElts = NumElts/2;
7256   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7257   for (unsigned n = 0; n < NumElts; ++n) {
7258     int MaskElt = SVN->getMaskElt(n);
7259     int NewElt = -1;
7260     if (MaskElt < (int)HalfElts)
7261       NewElt = MaskElt;
7262     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
7263       NewElt = HalfElts + MaskElt - NumElts;
7264     NewMask.push_back(NewElt);
7265   }
7266   return DAG.getVectorShuffle(VT, N->getDebugLoc(), NewConcat,
7267                               DAG.getUNDEF(VT), NewMask.data());
7268 }
7269
7270 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP and
7271 /// NEON load/store intrinsics to merge base address updates.
7272 static SDValue CombineBaseUpdate(SDNode *N,
7273                                  TargetLowering::DAGCombinerInfo &DCI) {
7274   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7275     return SDValue();
7276
7277   SelectionDAG &DAG = DCI.DAG;
7278   bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
7279                       N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
7280   unsigned AddrOpIdx = (isIntrinsic ? 2 : 1);
7281   SDValue Addr = N->getOperand(AddrOpIdx);
7282
7283   // Search for a use of the address operand that is an increment.
7284   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
7285          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
7286     SDNode *User = *UI;
7287     if (User->getOpcode() != ISD::ADD ||
7288         UI.getUse().getResNo() != Addr.getResNo())
7289       continue;
7290
7291     // Check that the add is independent of the load/store.  Otherwise, folding
7292     // it would create a cycle.
7293     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
7294       continue;
7295
7296     // Find the new opcode for the updating load/store.
7297     bool isLoad = true;
7298     bool isLaneOp = false;
7299     unsigned NewOpc = 0;
7300     unsigned NumVecs = 0;
7301     if (isIntrinsic) {
7302       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
7303       switch (IntNo) {
7304       default: assert(0 && "unexpected intrinsic for Neon base update");
7305       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
7306         NumVecs = 1; break;
7307       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
7308         NumVecs = 2; break;
7309       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
7310         NumVecs = 3; break;
7311       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
7312         NumVecs = 4; break;
7313       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
7314         NumVecs = 2; isLaneOp = true; break;
7315       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
7316         NumVecs = 3; isLaneOp = true; break;
7317       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
7318         NumVecs = 4; isLaneOp = true; break;
7319       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
7320         NumVecs = 1; isLoad = false; break;
7321       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
7322         NumVecs = 2; isLoad = false; break;
7323       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
7324         NumVecs = 3; isLoad = false; break;
7325       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
7326         NumVecs = 4; isLoad = false; break;
7327       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
7328         NumVecs = 2; isLoad = false; isLaneOp = true; break;
7329       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
7330         NumVecs = 3; isLoad = false; isLaneOp = true; break;
7331       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
7332         NumVecs = 4; isLoad = false; isLaneOp = true; break;
7333       }
7334     } else {
7335       isLaneOp = true;
7336       switch (N->getOpcode()) {
7337       default: assert(0 && "unexpected opcode for Neon base update");
7338       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
7339       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
7340       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
7341       }
7342     }
7343
7344     // Find the size of memory referenced by the load/store.
7345     EVT VecTy;
7346     if (isLoad)
7347       VecTy = N->getValueType(0);
7348     else
7349       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
7350     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
7351     if (isLaneOp)
7352       NumBytes /= VecTy.getVectorNumElements();
7353
7354     // If the increment is a constant, it must match the memory ref size.
7355     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7356     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7357       uint64_t IncVal = CInc->getZExtValue();
7358       if (IncVal != NumBytes)
7359         continue;
7360     } else if (NumBytes >= 3 * 16) {
7361       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
7362       // separate instructions that make it harder to use a non-constant update.
7363       continue;
7364     }
7365
7366     // Create the new updating load/store node.
7367     EVT Tys[6];
7368     unsigned NumResultVecs = (isLoad ? NumVecs : 0);
7369     unsigned n;
7370     for (n = 0; n < NumResultVecs; ++n)
7371       Tys[n] = VecTy;
7372     Tys[n++] = MVT::i32;
7373     Tys[n] = MVT::Other;
7374     SDVTList SDTys = DAG.getVTList(Tys, NumResultVecs+2);
7375     SmallVector<SDValue, 8> Ops;
7376     Ops.push_back(N->getOperand(0)); // incoming chain
7377     Ops.push_back(N->getOperand(AddrOpIdx));
7378     Ops.push_back(Inc);
7379     for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands(); ++i) {
7380       Ops.push_back(N->getOperand(i));
7381     }
7382     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
7383     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, N->getDebugLoc(), SDTys,
7384                                            Ops.data(), Ops.size(),
7385                                            MemInt->getMemoryVT(),
7386                                            MemInt->getMemOperand());
7387
7388     // Update the uses.
7389     std::vector<SDValue> NewResults;
7390     for (unsigned i = 0; i < NumResultVecs; ++i) {
7391       NewResults.push_back(SDValue(UpdN.getNode(), i));
7392     }
7393     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
7394     DCI.CombineTo(N, NewResults);
7395     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
7396
7397     break;
7398   }
7399   return SDValue();
7400 }
7401
7402 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
7403 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
7404 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
7405 /// return true.
7406 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
7407   SelectionDAG &DAG = DCI.DAG;
7408   EVT VT = N->getValueType(0);
7409   // vldN-dup instructions only support 64-bit vectors for N > 1.
7410   if (!VT.is64BitVector())
7411     return false;
7412
7413   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
7414   SDNode *VLD = N->getOperand(0).getNode();
7415   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
7416     return false;
7417   unsigned NumVecs = 0;
7418   unsigned NewOpc = 0;
7419   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
7420   if (IntNo == Intrinsic::arm_neon_vld2lane) {
7421     NumVecs = 2;
7422     NewOpc = ARMISD::VLD2DUP;
7423   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
7424     NumVecs = 3;
7425     NewOpc = ARMISD::VLD3DUP;
7426   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
7427     NumVecs = 4;
7428     NewOpc = ARMISD::VLD4DUP;
7429   } else {
7430     return false;
7431   }
7432
7433   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
7434   // numbers match the load.
7435   unsigned VLDLaneNo =
7436     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
7437   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
7438        UI != UE; ++UI) {
7439     // Ignore uses of the chain result.
7440     if (UI.getUse().getResNo() == NumVecs)
7441       continue;
7442     SDNode *User = *UI;
7443     if (User->getOpcode() != ARMISD::VDUPLANE ||
7444         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
7445       return false;
7446   }
7447
7448   // Create the vldN-dup node.
7449   EVT Tys[5];
7450   unsigned n;
7451   for (n = 0; n < NumVecs; ++n)
7452     Tys[n] = VT;
7453   Tys[n] = MVT::Other;
7454   SDVTList SDTys = DAG.getVTList(Tys, NumVecs+1);
7455   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
7456   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
7457   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, VLD->getDebugLoc(), SDTys,
7458                                            Ops, 2, VLDMemInt->getMemoryVT(),
7459                                            VLDMemInt->getMemOperand());
7460
7461   // Update the uses.
7462   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
7463        UI != UE; ++UI) {
7464     unsigned ResNo = UI.getUse().getResNo();
7465     // Ignore uses of the chain result.
7466     if (ResNo == NumVecs)
7467       continue;
7468     SDNode *User = *UI;
7469     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
7470   }
7471
7472   // Now the vldN-lane intrinsic is dead except for its chain result.
7473   // Update uses of the chain.
7474   std::vector<SDValue> VLDDupResults;
7475   for (unsigned n = 0; n < NumVecs; ++n)
7476     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
7477   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
7478   DCI.CombineTo(VLD, VLDDupResults);
7479
7480   return true;
7481 }
7482
7483 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
7484 /// ARMISD::VDUPLANE.
7485 static SDValue PerformVDUPLANECombine(SDNode *N,
7486                                       TargetLowering::DAGCombinerInfo &DCI) {
7487   SDValue Op = N->getOperand(0);
7488
7489   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
7490   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
7491   if (CombineVLDDUP(N, DCI))
7492     return SDValue(N, 0);
7493
7494   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
7495   // redundant.  Ignore bit_converts for now; element sizes are checked below.
7496   while (Op.getOpcode() == ISD::BITCAST)
7497     Op = Op.getOperand(0);
7498   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
7499     return SDValue();
7500
7501   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
7502   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
7503   // The canonical VMOV for a zero vector uses a 32-bit element size.
7504   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7505   unsigned EltBits;
7506   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
7507     EltSize = 8;
7508   EVT VT = N->getValueType(0);
7509   if (EltSize > VT.getVectorElementType().getSizeInBits())
7510     return SDValue();
7511
7512   return DCI.DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
7513 }
7514
7515 // isConstVecPow2 - Return true if each vector element is a power of 2, all
7516 // elements are the same constant, C, and Log2(C) ranges from 1 to 32.
7517 static bool isConstVecPow2(SDValue ConstVec, bool isSigned, uint64_t &C)
7518 {
7519   integerPart cN;
7520   integerPart c0 = 0;
7521   for (unsigned I = 0, E = ConstVec.getValueType().getVectorNumElements();
7522        I != E; I++) {
7523     ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(ConstVec.getOperand(I));
7524     if (!C)
7525       return false;
7526
7527     bool isExact;
7528     APFloat APF = C->getValueAPF();
7529     if (APF.convertToInteger(&cN, 64, isSigned, APFloat::rmTowardZero, &isExact)
7530         != APFloat::opOK || !isExact)
7531       return false;
7532
7533     c0 = (I == 0) ? cN : c0;
7534     if (!isPowerOf2_64(cN) || c0 != cN || Log2_64(c0) < 1 || Log2_64(c0) > 32)
7535       return false;
7536   }
7537   C = c0;
7538   return true;
7539 }
7540
7541 /// PerformVCVTCombine - VCVT (floating-point to fixed-point, Advanced SIMD)
7542 /// can replace combinations of VMUL and VCVT (floating-point to integer)
7543 /// when the VMUL has a constant operand that is a power of 2.
7544 ///
7545 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
7546 ///  vmul.f32        d16, d17, d16
7547 ///  vcvt.s32.f32    d16, d16
7548 /// becomes:
7549 ///  vcvt.s32.f32    d16, d16, #3
7550 static SDValue PerformVCVTCombine(SDNode *N,
7551                                   TargetLowering::DAGCombinerInfo &DCI,
7552                                   const ARMSubtarget *Subtarget) {
7553   SelectionDAG &DAG = DCI.DAG;
7554   SDValue Op = N->getOperand(0);
7555
7556   if (!Subtarget->hasNEON() || !Op.getValueType().isVector() ||
7557       Op.getOpcode() != ISD::FMUL)
7558     return SDValue();
7559
7560   uint64_t C;
7561   SDValue N0 = Op->getOperand(0);
7562   SDValue ConstVec = Op->getOperand(1);
7563   bool isSigned = N->getOpcode() == ISD::FP_TO_SINT;
7564
7565   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
7566       !isConstVecPow2(ConstVec, isSigned, C))
7567     return SDValue();
7568
7569   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfp2fxs :
7570     Intrinsic::arm_neon_vcvtfp2fxu;
7571   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(),
7572                      N->getValueType(0),
7573                      DAG.getConstant(IntrinsicOpcode, MVT::i32), N0,
7574                      DAG.getConstant(Log2_64(C), MVT::i32));
7575 }
7576
7577 /// PerformVDIVCombine - VCVT (fixed-point to floating-point, Advanced SIMD)
7578 /// can replace combinations of VCVT (integer to floating-point) and VDIV
7579 /// when the VDIV has a constant operand that is a power of 2.
7580 ///
7581 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
7582 ///  vcvt.f32.s32    d16, d16
7583 ///  vdiv.f32        d16, d17, d16
7584 /// becomes:
7585 ///  vcvt.f32.s32    d16, d16, #3
7586 static SDValue PerformVDIVCombine(SDNode *N,
7587                                   TargetLowering::DAGCombinerInfo &DCI,
7588                                   const ARMSubtarget *Subtarget) {
7589   SelectionDAG &DAG = DCI.DAG;
7590   SDValue Op = N->getOperand(0);
7591   unsigned OpOpcode = Op.getNode()->getOpcode();
7592
7593   if (!Subtarget->hasNEON() || !N->getValueType(0).isVector() ||
7594       (OpOpcode != ISD::SINT_TO_FP && OpOpcode != ISD::UINT_TO_FP))
7595     return SDValue();
7596
7597   uint64_t C;
7598   SDValue ConstVec = N->getOperand(1);
7599   bool isSigned = OpOpcode == ISD::SINT_TO_FP;
7600
7601   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
7602       !isConstVecPow2(ConstVec, isSigned, C))
7603     return SDValue();
7604
7605   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfxs2fp :
7606     Intrinsic::arm_neon_vcvtfxu2fp;
7607   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(),
7608                      Op.getValueType(),
7609                      DAG.getConstant(IntrinsicOpcode, MVT::i32),
7610                      Op.getOperand(0), DAG.getConstant(Log2_64(C), MVT::i32));
7611 }
7612
7613 /// Getvshiftimm - Check if this is a valid build_vector for the immediate
7614 /// operand of a vector shift operation, where all the elements of the
7615 /// build_vector must have the same constant integer value.
7616 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
7617   // Ignore bit_converts.
7618   while (Op.getOpcode() == ISD::BITCAST)
7619     Op = Op.getOperand(0);
7620   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
7621   APInt SplatBits, SplatUndef;
7622   unsigned SplatBitSize;
7623   bool HasAnyUndefs;
7624   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
7625                                       HasAnyUndefs, ElementBits) ||
7626       SplatBitSize > ElementBits)
7627     return false;
7628   Cnt = SplatBits.getSExtValue();
7629   return true;
7630 }
7631
7632 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
7633 /// operand of a vector shift left operation.  That value must be in the range:
7634 ///   0 <= Value < ElementBits for a left shift; or
7635 ///   0 <= Value <= ElementBits for a long left shift.
7636 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
7637   assert(VT.isVector() && "vector shift count is not a vector type");
7638   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
7639   if (! getVShiftImm(Op, ElementBits, Cnt))
7640     return false;
7641   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
7642 }
7643
7644 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
7645 /// operand of a vector shift right operation.  For a shift opcode, the value
7646 /// is positive, but for an intrinsic the value count must be negative. The
7647 /// absolute value must be in the range:
7648 ///   1 <= |Value| <= ElementBits for a right shift; or
7649 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
7650 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
7651                          int64_t &Cnt) {
7652   assert(VT.isVector() && "vector shift count is not a vector type");
7653   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
7654   if (! getVShiftImm(Op, ElementBits, Cnt))
7655     return false;
7656   if (isIntrinsic)
7657     Cnt = -Cnt;
7658   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
7659 }
7660
7661 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
7662 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
7663   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
7664   switch (IntNo) {
7665   default:
7666     // Don't do anything for most intrinsics.
7667     break;
7668
7669   // Vector shifts: check for immediate versions and lower them.
7670   // Note: This is done during DAG combining instead of DAG legalizing because
7671   // the build_vectors for 64-bit vector element shift counts are generally
7672   // not legal, and it is hard to see their values after they get legalized to
7673   // loads from a constant pool.
7674   case Intrinsic::arm_neon_vshifts:
7675   case Intrinsic::arm_neon_vshiftu:
7676   case Intrinsic::arm_neon_vshiftls:
7677   case Intrinsic::arm_neon_vshiftlu:
7678   case Intrinsic::arm_neon_vshiftn:
7679   case Intrinsic::arm_neon_vrshifts:
7680   case Intrinsic::arm_neon_vrshiftu:
7681   case Intrinsic::arm_neon_vrshiftn:
7682   case Intrinsic::arm_neon_vqshifts:
7683   case Intrinsic::arm_neon_vqshiftu:
7684   case Intrinsic::arm_neon_vqshiftsu:
7685   case Intrinsic::arm_neon_vqshiftns:
7686   case Intrinsic::arm_neon_vqshiftnu:
7687   case Intrinsic::arm_neon_vqshiftnsu:
7688   case Intrinsic::arm_neon_vqrshiftns:
7689   case Intrinsic::arm_neon_vqrshiftnu:
7690   case Intrinsic::arm_neon_vqrshiftnsu: {
7691     EVT VT = N->getOperand(1).getValueType();
7692     int64_t Cnt;
7693     unsigned VShiftOpc = 0;
7694
7695     switch (IntNo) {
7696     case Intrinsic::arm_neon_vshifts:
7697     case Intrinsic::arm_neon_vshiftu:
7698       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
7699         VShiftOpc = ARMISD::VSHL;
7700         break;
7701       }
7702       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
7703         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
7704                      ARMISD::VSHRs : ARMISD::VSHRu);
7705         break;
7706       }
7707       return SDValue();
7708
7709     case Intrinsic::arm_neon_vshiftls:
7710     case Intrinsic::arm_neon_vshiftlu:
7711       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
7712         break;
7713       llvm_unreachable("invalid shift count for vshll intrinsic");
7714
7715     case Intrinsic::arm_neon_vrshifts:
7716     case Intrinsic::arm_neon_vrshiftu:
7717       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
7718         break;
7719       return SDValue();
7720
7721     case Intrinsic::arm_neon_vqshifts:
7722     case Intrinsic::arm_neon_vqshiftu:
7723       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
7724         break;
7725       return SDValue();
7726
7727     case Intrinsic::arm_neon_vqshiftsu:
7728       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
7729         break;
7730       llvm_unreachable("invalid shift count for vqshlu intrinsic");
7731
7732     case Intrinsic::arm_neon_vshiftn:
7733     case Intrinsic::arm_neon_vrshiftn:
7734     case Intrinsic::arm_neon_vqshiftns:
7735     case Intrinsic::arm_neon_vqshiftnu:
7736     case Intrinsic::arm_neon_vqshiftnsu:
7737     case Intrinsic::arm_neon_vqrshiftns:
7738     case Intrinsic::arm_neon_vqrshiftnu:
7739     case Intrinsic::arm_neon_vqrshiftnsu:
7740       // Narrowing shifts require an immediate right shift.
7741       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
7742         break;
7743       llvm_unreachable("invalid shift count for narrowing vector shift "
7744                        "intrinsic");
7745
7746     default:
7747       llvm_unreachable("unhandled vector shift");
7748     }
7749
7750     switch (IntNo) {
7751     case Intrinsic::arm_neon_vshifts:
7752     case Intrinsic::arm_neon_vshiftu:
7753       // Opcode already set above.
7754       break;
7755     case Intrinsic::arm_neon_vshiftls:
7756     case Intrinsic::arm_neon_vshiftlu:
7757       if (Cnt == VT.getVectorElementType().getSizeInBits())
7758         VShiftOpc = ARMISD::VSHLLi;
7759       else
7760         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
7761                      ARMISD::VSHLLs : ARMISD::VSHLLu);
7762       break;
7763     case Intrinsic::arm_neon_vshiftn:
7764       VShiftOpc = ARMISD::VSHRN; break;
7765     case Intrinsic::arm_neon_vrshifts:
7766       VShiftOpc = ARMISD::VRSHRs; break;
7767     case Intrinsic::arm_neon_vrshiftu:
7768       VShiftOpc = ARMISD::VRSHRu; break;
7769     case Intrinsic::arm_neon_vrshiftn:
7770       VShiftOpc = ARMISD::VRSHRN; break;
7771     case Intrinsic::arm_neon_vqshifts:
7772       VShiftOpc = ARMISD::VQSHLs; break;
7773     case Intrinsic::arm_neon_vqshiftu:
7774       VShiftOpc = ARMISD::VQSHLu; break;
7775     case Intrinsic::arm_neon_vqshiftsu:
7776       VShiftOpc = ARMISD::VQSHLsu; break;
7777     case Intrinsic::arm_neon_vqshiftns:
7778       VShiftOpc = ARMISD::VQSHRNs; break;
7779     case Intrinsic::arm_neon_vqshiftnu:
7780       VShiftOpc = ARMISD::VQSHRNu; break;
7781     case Intrinsic::arm_neon_vqshiftnsu:
7782       VShiftOpc = ARMISD::VQSHRNsu; break;
7783     case Intrinsic::arm_neon_vqrshiftns:
7784       VShiftOpc = ARMISD::VQRSHRNs; break;
7785     case Intrinsic::arm_neon_vqrshiftnu:
7786       VShiftOpc = ARMISD::VQRSHRNu; break;
7787     case Intrinsic::arm_neon_vqrshiftnsu:
7788       VShiftOpc = ARMISD::VQRSHRNsu; break;
7789     }
7790
7791     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
7792                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
7793   }
7794
7795   case Intrinsic::arm_neon_vshiftins: {
7796     EVT VT = N->getOperand(1).getValueType();
7797     int64_t Cnt;
7798     unsigned VShiftOpc = 0;
7799
7800     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
7801       VShiftOpc = ARMISD::VSLI;
7802     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
7803       VShiftOpc = ARMISD::VSRI;
7804     else {
7805       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
7806     }
7807
7808     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
7809                        N->getOperand(1), N->getOperand(2),
7810                        DAG.getConstant(Cnt, MVT::i32));
7811   }
7812
7813   case Intrinsic::arm_neon_vqrshifts:
7814   case Intrinsic::arm_neon_vqrshiftu:
7815     // No immediate versions of these to check for.
7816     break;
7817   }
7818
7819   return SDValue();
7820 }
7821
7822 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
7823 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
7824 /// combining instead of DAG legalizing because the build_vectors for 64-bit
7825 /// vector element shift counts are generally not legal, and it is hard to see
7826 /// their values after they get legalized to loads from a constant pool.
7827 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
7828                                    const ARMSubtarget *ST) {
7829   EVT VT = N->getValueType(0);
7830
7831   // Nothing to be done for scalar shifts.
7832   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7833   if (!VT.isVector() || !TLI.isTypeLegal(VT))
7834     return SDValue();
7835
7836   assert(ST->hasNEON() && "unexpected vector shift");
7837   int64_t Cnt;
7838
7839   switch (N->getOpcode()) {
7840   default: llvm_unreachable("unexpected shift opcode");
7841
7842   case ISD::SHL:
7843     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
7844       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
7845                          DAG.getConstant(Cnt, MVT::i32));
7846     break;
7847
7848   case ISD::SRA:
7849   case ISD::SRL:
7850     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
7851       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
7852                             ARMISD::VSHRs : ARMISD::VSHRu);
7853       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
7854                          DAG.getConstant(Cnt, MVT::i32));
7855     }
7856   }
7857   return SDValue();
7858 }
7859
7860 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
7861 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
7862 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
7863                                     const ARMSubtarget *ST) {
7864   SDValue N0 = N->getOperand(0);
7865
7866   // Check for sign- and zero-extensions of vector extract operations of 8-
7867   // and 16-bit vector elements.  NEON supports these directly.  They are
7868   // handled during DAG combining because type legalization will promote them
7869   // to 32-bit types and it is messy to recognize the operations after that.
7870   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7871     SDValue Vec = N0.getOperand(0);
7872     SDValue Lane = N0.getOperand(1);
7873     EVT VT = N->getValueType(0);
7874     EVT EltVT = N0.getValueType();
7875     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7876
7877     if (VT == MVT::i32 &&
7878         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
7879         TLI.isTypeLegal(Vec.getValueType()) &&
7880         isa<ConstantSDNode>(Lane)) {
7881
7882       unsigned Opc = 0;
7883       switch (N->getOpcode()) {
7884       default: llvm_unreachable("unexpected opcode");
7885       case ISD::SIGN_EXTEND:
7886         Opc = ARMISD::VGETLANEs;
7887         break;
7888       case ISD::ZERO_EXTEND:
7889       case ISD::ANY_EXTEND:
7890         Opc = ARMISD::VGETLANEu;
7891         break;
7892       }
7893       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
7894     }
7895   }
7896
7897   return SDValue();
7898 }
7899
7900 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
7901 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
7902 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
7903                                        const ARMSubtarget *ST) {
7904   // If the target supports NEON, try to use vmax/vmin instructions for f32
7905   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
7906   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
7907   // a NaN; only do the transformation when it matches that behavior.
7908
7909   // For now only do this when using NEON for FP operations; if using VFP, it
7910   // is not obvious that the benefit outweighs the cost of switching to the
7911   // NEON pipeline.
7912   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
7913       N->getValueType(0) != MVT::f32)
7914     return SDValue();
7915
7916   SDValue CondLHS = N->getOperand(0);
7917   SDValue CondRHS = N->getOperand(1);
7918   SDValue LHS = N->getOperand(2);
7919   SDValue RHS = N->getOperand(3);
7920   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
7921
7922   unsigned Opcode = 0;
7923   bool IsReversed;
7924   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
7925     IsReversed = false; // x CC y ? x : y
7926   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
7927     IsReversed = true ; // x CC y ? y : x
7928   } else {
7929     return SDValue();
7930   }
7931
7932   bool IsUnordered;
7933   switch (CC) {
7934   default: break;
7935   case ISD::SETOLT:
7936   case ISD::SETOLE:
7937   case ISD::SETLT:
7938   case ISD::SETLE:
7939   case ISD::SETULT:
7940   case ISD::SETULE:
7941     // If LHS is NaN, an ordered comparison will be false and the result will
7942     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
7943     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
7944     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
7945     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
7946       break;
7947     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
7948     // will return -0, so vmin can only be used for unsafe math or if one of
7949     // the operands is known to be nonzero.
7950     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
7951         !UnsafeFPMath &&
7952         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
7953       break;
7954     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
7955     break;
7956
7957   case ISD::SETOGT:
7958   case ISD::SETOGE:
7959   case ISD::SETGT:
7960   case ISD::SETGE:
7961   case ISD::SETUGT:
7962   case ISD::SETUGE:
7963     // If LHS is NaN, an ordered comparison will be false and the result will
7964     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
7965     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
7966     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
7967     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
7968       break;
7969     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
7970     // will return +0, so vmax can only be used for unsafe math or if one of
7971     // the operands is known to be nonzero.
7972     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
7973         !UnsafeFPMath &&
7974         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
7975       break;
7976     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
7977     break;
7978   }
7979
7980   if (!Opcode)
7981     return SDValue();
7982   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
7983 }
7984
7985 /// PerformCMOVCombine - Target-specific DAG combining for ARMISD::CMOV.
7986 SDValue
7987 ARMTargetLowering::PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const {
7988   SDValue Cmp = N->getOperand(4);
7989   if (Cmp.getOpcode() != ARMISD::CMPZ)
7990     // Only looking at EQ and NE cases.
7991     return SDValue();
7992
7993   EVT VT = N->getValueType(0);
7994   DebugLoc dl = N->getDebugLoc();
7995   SDValue LHS = Cmp.getOperand(0);
7996   SDValue RHS = Cmp.getOperand(1);
7997   SDValue FalseVal = N->getOperand(0);
7998   SDValue TrueVal = N->getOperand(1);
7999   SDValue ARMcc = N->getOperand(2);
8000   ARMCC::CondCodes CC =
8001     (ARMCC::CondCodes)cast<ConstantSDNode>(ARMcc)->getZExtValue();
8002
8003   // Simplify
8004   //   mov     r1, r0
8005   //   cmp     r1, x
8006   //   mov     r0, y
8007   //   moveq   r0, x
8008   // to
8009   //   cmp     r0, x
8010   //   movne   r0, y
8011   //
8012   //   mov     r1, r0
8013   //   cmp     r1, x
8014   //   mov     r0, x
8015   //   movne   r0, y
8016   // to
8017   //   cmp     r0, x
8018   //   movne   r0, y
8019   /// FIXME: Turn this into a target neutral optimization?
8020   SDValue Res;
8021   if (CC == ARMCC::NE && FalseVal == RHS && FalseVal != LHS) {
8022     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, TrueVal, ARMcc,
8023                       N->getOperand(3), Cmp);
8024   } else if (CC == ARMCC::EQ && TrueVal == RHS) {
8025     SDValue ARMcc;
8026     SDValue NewCmp = getARMCmp(LHS, RHS, ISD::SETNE, ARMcc, DAG, dl);
8027     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, FalseVal, ARMcc,
8028                       N->getOperand(3), NewCmp);
8029   }
8030
8031   if (Res.getNode()) {
8032     APInt KnownZero, KnownOne;
8033     APInt Mask = APInt::getAllOnesValue(VT.getScalarType().getSizeInBits());
8034     DAG.ComputeMaskedBits(SDValue(N,0), Mask, KnownZero, KnownOne);
8035     // Capture demanded bits information that would be otherwise lost.
8036     if (KnownZero == 0xfffffffe)
8037       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
8038                         DAG.getValueType(MVT::i1));
8039     else if (KnownZero == 0xffffff00)
8040       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
8041                         DAG.getValueType(MVT::i8));
8042     else if (KnownZero == 0xffff0000)
8043       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
8044                         DAG.getValueType(MVT::i16));
8045   }
8046
8047   return Res;
8048 }
8049
8050 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
8051                                              DAGCombinerInfo &DCI) const {
8052   switch (N->getOpcode()) {
8053   default: break;
8054   case ISD::ADD:        return PerformADDCombine(N, DCI, Subtarget);
8055   case ISD::SUB:        return PerformSUBCombine(N, DCI);
8056   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
8057   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
8058   case ISD::AND:        return PerformANDCombine(N, DCI);
8059   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
8060   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
8061   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
8062   case ISD::STORE:      return PerformSTORECombine(N, DCI);
8063   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI);
8064   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
8065   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
8066   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
8067   case ISD::FP_TO_SINT:
8068   case ISD::FP_TO_UINT: return PerformVCVTCombine(N, DCI, Subtarget);
8069   case ISD::FDIV:       return PerformVDIVCombine(N, DCI, Subtarget);
8070   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
8071   case ISD::SHL:
8072   case ISD::SRA:
8073   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
8074   case ISD::SIGN_EXTEND:
8075   case ISD::ZERO_EXTEND:
8076   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
8077   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
8078   case ARMISD::CMOV: return PerformCMOVCombine(N, DCI.DAG);
8079   case ARMISD::VLD2DUP:
8080   case ARMISD::VLD3DUP:
8081   case ARMISD::VLD4DUP:
8082     return CombineBaseUpdate(N, DCI);
8083   case ISD::INTRINSIC_VOID:
8084   case ISD::INTRINSIC_W_CHAIN:
8085     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8086     case Intrinsic::arm_neon_vld1:
8087     case Intrinsic::arm_neon_vld2:
8088     case Intrinsic::arm_neon_vld3:
8089     case Intrinsic::arm_neon_vld4:
8090     case Intrinsic::arm_neon_vld2lane:
8091     case Intrinsic::arm_neon_vld3lane:
8092     case Intrinsic::arm_neon_vld4lane:
8093     case Intrinsic::arm_neon_vst1:
8094     case Intrinsic::arm_neon_vst2:
8095     case Intrinsic::arm_neon_vst3:
8096     case Intrinsic::arm_neon_vst4:
8097     case Intrinsic::arm_neon_vst2lane:
8098     case Intrinsic::arm_neon_vst3lane:
8099     case Intrinsic::arm_neon_vst4lane:
8100       return CombineBaseUpdate(N, DCI);
8101     default: break;
8102     }
8103     break;
8104   }
8105   return SDValue();
8106 }
8107
8108 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
8109                                                           EVT VT) const {
8110   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
8111 }
8112
8113 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
8114   if (!Subtarget->allowsUnalignedMem())
8115     return false;
8116
8117   switch (VT.getSimpleVT().SimpleTy) {
8118   default:
8119     return false;
8120   case MVT::i8:
8121   case MVT::i16:
8122   case MVT::i32:
8123     return true;
8124   // FIXME: VLD1 etc with standard alignment is legal.
8125   }
8126 }
8127
8128 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
8129   if (V < 0)
8130     return false;
8131
8132   unsigned Scale = 1;
8133   switch (VT.getSimpleVT().SimpleTy) {
8134   default: return false;
8135   case MVT::i1:
8136   case MVT::i8:
8137     // Scale == 1;
8138     break;
8139   case MVT::i16:
8140     // Scale == 2;
8141     Scale = 2;
8142     break;
8143   case MVT::i32:
8144     // Scale == 4;
8145     Scale = 4;
8146     break;
8147   }
8148
8149   if ((V & (Scale - 1)) != 0)
8150     return false;
8151   V /= Scale;
8152   return V == (V & ((1LL << 5) - 1));
8153 }
8154
8155 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
8156                                       const ARMSubtarget *Subtarget) {
8157   bool isNeg = false;
8158   if (V < 0) {
8159     isNeg = true;
8160     V = - V;
8161   }
8162
8163   switch (VT.getSimpleVT().SimpleTy) {
8164   default: return false;
8165   case MVT::i1:
8166   case MVT::i8:
8167   case MVT::i16:
8168   case MVT::i32:
8169     // + imm12 or - imm8
8170     if (isNeg)
8171       return V == (V & ((1LL << 8) - 1));
8172     return V == (V & ((1LL << 12) - 1));
8173   case MVT::f32:
8174   case MVT::f64:
8175     // Same as ARM mode. FIXME: NEON?
8176     if (!Subtarget->hasVFP2())
8177       return false;
8178     if ((V & 3) != 0)
8179       return false;
8180     V >>= 2;
8181     return V == (V & ((1LL << 8) - 1));
8182   }
8183 }
8184
8185 /// isLegalAddressImmediate - Return true if the integer value can be used
8186 /// as the offset of the target addressing mode for load / store of the
8187 /// given type.
8188 static bool isLegalAddressImmediate(int64_t V, EVT VT,
8189                                     const ARMSubtarget *Subtarget) {
8190   if (V == 0)
8191     return true;
8192
8193   if (!VT.isSimple())
8194     return false;
8195
8196   if (Subtarget->isThumb1Only())
8197     return isLegalT1AddressImmediate(V, VT);
8198   else if (Subtarget->isThumb2())
8199     return isLegalT2AddressImmediate(V, VT, Subtarget);
8200
8201   // ARM mode.
8202   if (V < 0)
8203     V = - V;
8204   switch (VT.getSimpleVT().SimpleTy) {
8205   default: return false;
8206   case MVT::i1:
8207   case MVT::i8:
8208   case MVT::i32:
8209     // +- imm12
8210     return V == (V & ((1LL << 12) - 1));
8211   case MVT::i16:
8212     // +- imm8
8213     return V == (V & ((1LL << 8) - 1));
8214   case MVT::f32:
8215   case MVT::f64:
8216     if (!Subtarget->hasVFP2()) // FIXME: NEON?
8217       return false;
8218     if ((V & 3) != 0)
8219       return false;
8220     V >>= 2;
8221     return V == (V & ((1LL << 8) - 1));
8222   }
8223 }
8224
8225 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
8226                                                       EVT VT) const {
8227   int Scale = AM.Scale;
8228   if (Scale < 0)
8229     return false;
8230
8231   switch (VT.getSimpleVT().SimpleTy) {
8232   default: return false;
8233   case MVT::i1:
8234   case MVT::i8:
8235   case MVT::i16:
8236   case MVT::i32:
8237     if (Scale == 1)
8238       return true;
8239     // r + r << imm
8240     Scale = Scale & ~1;
8241     return Scale == 2 || Scale == 4 || Scale == 8;
8242   case MVT::i64:
8243     // r + r
8244     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
8245       return true;
8246     return false;
8247   case MVT::isVoid:
8248     // Note, we allow "void" uses (basically, uses that aren't loads or
8249     // stores), because arm allows folding a scale into many arithmetic
8250     // operations.  This should be made more precise and revisited later.
8251
8252     // Allow r << imm, but the imm has to be a multiple of two.
8253     if (Scale & 1) return false;
8254     return isPowerOf2_32(Scale);
8255   }
8256 }
8257
8258 /// isLegalAddressingMode - Return true if the addressing mode represented
8259 /// by AM is legal for this target, for a load/store of the specified type.
8260 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
8261                                               Type *Ty) const {
8262   EVT VT = getValueType(Ty, true);
8263   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
8264     return false;
8265
8266   // Can never fold addr of global into load/store.
8267   if (AM.BaseGV)
8268     return false;
8269
8270   switch (AM.Scale) {
8271   case 0:  // no scale reg, must be "r+i" or "r", or "i".
8272     break;
8273   case 1:
8274     if (Subtarget->isThumb1Only())
8275       return false;
8276     // FALL THROUGH.
8277   default:
8278     // ARM doesn't support any R+R*scale+imm addr modes.
8279     if (AM.BaseOffs)
8280       return false;
8281
8282     if (!VT.isSimple())
8283       return false;
8284
8285     if (Subtarget->isThumb2())
8286       return isLegalT2ScaledAddressingMode(AM, VT);
8287
8288     int Scale = AM.Scale;
8289     switch (VT.getSimpleVT().SimpleTy) {
8290     default: return false;
8291     case MVT::i1:
8292     case MVT::i8:
8293     case MVT::i32:
8294       if (Scale < 0) Scale = -Scale;
8295       if (Scale == 1)
8296         return true;
8297       // r + r << imm
8298       return isPowerOf2_32(Scale & ~1);
8299     case MVT::i16:
8300     case MVT::i64:
8301       // r + r
8302       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
8303         return true;
8304       return false;
8305
8306     case MVT::isVoid:
8307       // Note, we allow "void" uses (basically, uses that aren't loads or
8308       // stores), because arm allows folding a scale into many arithmetic
8309       // operations.  This should be made more precise and revisited later.
8310
8311       // Allow r << imm, but the imm has to be a multiple of two.
8312       if (Scale & 1) return false;
8313       return isPowerOf2_32(Scale);
8314     }
8315     break;
8316   }
8317   return true;
8318 }
8319
8320 /// isLegalICmpImmediate - Return true if the specified immediate is legal
8321 /// icmp immediate, that is the target has icmp instructions which can compare
8322 /// a register against the immediate without having to materialize the
8323 /// immediate into a register.
8324 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
8325   if (!Subtarget->isThumb())
8326     return ARM_AM::getSOImmVal(Imm) != -1;
8327   if (Subtarget->isThumb2())
8328     return ARM_AM::getT2SOImmVal(Imm) != -1;
8329   return Imm >= 0 && Imm <= 255;
8330 }
8331
8332 /// isLegalAddImmediate - Return true if the specified immediate is legal
8333 /// add immediate, that is the target has add instructions which can add
8334 /// a register with the immediate without having to materialize the
8335 /// immediate into a register.
8336 bool ARMTargetLowering::isLegalAddImmediate(int64_t Imm) const {
8337   return ARM_AM::getSOImmVal(Imm) != -1;
8338 }
8339
8340 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
8341                                       bool isSEXTLoad, SDValue &Base,
8342                                       SDValue &Offset, bool &isInc,
8343                                       SelectionDAG &DAG) {
8344   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
8345     return false;
8346
8347   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
8348     // AddressingMode 3
8349     Base = Ptr->getOperand(0);
8350     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
8351       int RHSC = (int)RHS->getZExtValue();
8352       if (RHSC < 0 && RHSC > -256) {
8353         assert(Ptr->getOpcode() == ISD::ADD);
8354         isInc = false;
8355         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
8356         return true;
8357       }
8358     }
8359     isInc = (Ptr->getOpcode() == ISD::ADD);
8360     Offset = Ptr->getOperand(1);
8361     return true;
8362   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
8363     // AddressingMode 2
8364     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
8365       int RHSC = (int)RHS->getZExtValue();
8366       if (RHSC < 0 && RHSC > -0x1000) {
8367         assert(Ptr->getOpcode() == ISD::ADD);
8368         isInc = false;
8369         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
8370         Base = Ptr->getOperand(0);
8371         return true;
8372       }
8373     }
8374
8375     if (Ptr->getOpcode() == ISD::ADD) {
8376       isInc = true;
8377       ARM_AM::ShiftOpc ShOpcVal=
8378         ARM_AM::getShiftOpcForNode(Ptr->getOperand(0).getOpcode());
8379       if (ShOpcVal != ARM_AM::no_shift) {
8380         Base = Ptr->getOperand(1);
8381         Offset = Ptr->getOperand(0);
8382       } else {
8383         Base = Ptr->getOperand(0);
8384         Offset = Ptr->getOperand(1);
8385       }
8386       return true;
8387     }
8388
8389     isInc = (Ptr->getOpcode() == ISD::ADD);
8390     Base = Ptr->getOperand(0);
8391     Offset = Ptr->getOperand(1);
8392     return true;
8393   }
8394
8395   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
8396   return false;
8397 }
8398
8399 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
8400                                      bool isSEXTLoad, SDValue &Base,
8401                                      SDValue &Offset, bool &isInc,
8402                                      SelectionDAG &DAG) {
8403   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
8404     return false;
8405
8406   Base = Ptr->getOperand(0);
8407   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
8408     int RHSC = (int)RHS->getZExtValue();
8409     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
8410       assert(Ptr->getOpcode() == ISD::ADD);
8411       isInc = false;
8412       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
8413       return true;
8414     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
8415       isInc = Ptr->getOpcode() == ISD::ADD;
8416       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
8417       return true;
8418     }
8419   }
8420
8421   return false;
8422 }
8423
8424 /// getPreIndexedAddressParts - returns true by value, base pointer and
8425 /// offset pointer and addressing mode by reference if the node's address
8426 /// can be legally represented as pre-indexed load / store address.
8427 bool
8428 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8429                                              SDValue &Offset,
8430                                              ISD::MemIndexedMode &AM,
8431                                              SelectionDAG &DAG) const {
8432   if (Subtarget->isThumb1Only())
8433     return false;
8434
8435   EVT VT;
8436   SDValue Ptr;
8437   bool isSEXTLoad = false;
8438   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8439     Ptr = LD->getBasePtr();
8440     VT  = LD->getMemoryVT();
8441     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
8442   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8443     Ptr = ST->getBasePtr();
8444     VT  = ST->getMemoryVT();
8445   } else
8446     return false;
8447
8448   bool isInc;
8449   bool isLegal = false;
8450   if (Subtarget->isThumb2())
8451     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
8452                                        Offset, isInc, DAG);
8453   else
8454     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
8455                                         Offset, isInc, DAG);
8456   if (!isLegal)
8457     return false;
8458
8459   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
8460   return true;
8461 }
8462
8463 /// getPostIndexedAddressParts - returns true by value, base pointer and
8464 /// offset pointer and addressing mode by reference if this node can be
8465 /// combined with a load / store to form a post-indexed load / store.
8466 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
8467                                                    SDValue &Base,
8468                                                    SDValue &Offset,
8469                                                    ISD::MemIndexedMode &AM,
8470                                                    SelectionDAG &DAG) const {
8471   if (Subtarget->isThumb1Only())
8472     return false;
8473
8474   EVT VT;
8475   SDValue Ptr;
8476   bool isSEXTLoad = false;
8477   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8478     VT  = LD->getMemoryVT();
8479     Ptr = LD->getBasePtr();
8480     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
8481   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8482     VT  = ST->getMemoryVT();
8483     Ptr = ST->getBasePtr();
8484   } else
8485     return false;
8486
8487   bool isInc;
8488   bool isLegal = false;
8489   if (Subtarget->isThumb2())
8490     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
8491                                        isInc, DAG);
8492   else
8493     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
8494                                         isInc, DAG);
8495   if (!isLegal)
8496     return false;
8497
8498   if (Ptr != Base) {
8499     // Swap base ptr and offset to catch more post-index load / store when
8500     // it's legal. In Thumb2 mode, offset must be an immediate.
8501     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
8502         !Subtarget->isThumb2())
8503       std::swap(Base, Offset);
8504
8505     // Post-indexed load / store update the base pointer.
8506     if (Ptr != Base)
8507       return false;
8508   }
8509
8510   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
8511   return true;
8512 }
8513
8514 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8515                                                        const APInt &Mask,
8516                                                        APInt &KnownZero,
8517                                                        APInt &KnownOne,
8518                                                        const SelectionDAG &DAG,
8519                                                        unsigned Depth) const {
8520   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
8521   switch (Op.getOpcode()) {
8522   default: break;
8523   case ARMISD::CMOV: {
8524     // Bits are known zero/one if known on the LHS and RHS.
8525     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
8526     if (KnownZero == 0 && KnownOne == 0) return;
8527
8528     APInt KnownZeroRHS, KnownOneRHS;
8529     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
8530                           KnownZeroRHS, KnownOneRHS, Depth+1);
8531     KnownZero &= KnownZeroRHS;
8532     KnownOne  &= KnownOneRHS;
8533     return;
8534   }
8535   }
8536 }
8537
8538 //===----------------------------------------------------------------------===//
8539 //                           ARM Inline Assembly Support
8540 //===----------------------------------------------------------------------===//
8541
8542 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
8543   // Looking for "rev" which is V6+.
8544   if (!Subtarget->hasV6Ops())
8545     return false;
8546
8547   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
8548   std::string AsmStr = IA->getAsmString();
8549   SmallVector<StringRef, 4> AsmPieces;
8550   SplitString(AsmStr, AsmPieces, ";\n");
8551
8552   switch (AsmPieces.size()) {
8553   default: return false;
8554   case 1:
8555     AsmStr = AsmPieces[0];
8556     AsmPieces.clear();
8557     SplitString(AsmStr, AsmPieces, " \t,");
8558
8559     // rev $0, $1
8560     if (AsmPieces.size() == 3 &&
8561         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
8562         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
8563       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
8564       if (Ty && Ty->getBitWidth() == 32)
8565         return IntrinsicLowering::LowerToByteSwap(CI);
8566     }
8567     break;
8568   }
8569
8570   return false;
8571 }
8572
8573 /// getConstraintType - Given a constraint letter, return the type of
8574 /// constraint it is for this target.
8575 ARMTargetLowering::ConstraintType
8576 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
8577   if (Constraint.size() == 1) {
8578     switch (Constraint[0]) {
8579     default:  break;
8580     case 'l': return C_RegisterClass;
8581     case 'w': return C_RegisterClass;
8582     case 'h': return C_RegisterClass;
8583     case 'x': return C_RegisterClass;
8584     case 't': return C_RegisterClass;
8585     case 'j': return C_Other; // Constant for movw.
8586       // An address with a single base register. Due to the way we
8587       // currently handle addresses it is the same as an 'r' memory constraint.
8588     case 'Q': return C_Memory;
8589     }
8590   } else if (Constraint.size() == 2) {
8591     switch (Constraint[0]) {
8592     default: break;
8593     // All 'U+' constraints are addresses.
8594     case 'U': return C_Memory;
8595     }
8596   }
8597   return TargetLowering::getConstraintType(Constraint);
8598 }
8599
8600 /// Examine constraint type and operand type and determine a weight value.
8601 /// This object must already have been set up with the operand type
8602 /// and the current alternative constraint selected.
8603 TargetLowering::ConstraintWeight
8604 ARMTargetLowering::getSingleConstraintMatchWeight(
8605     AsmOperandInfo &info, const char *constraint) const {
8606   ConstraintWeight weight = CW_Invalid;
8607   Value *CallOperandVal = info.CallOperandVal;
8608     // If we don't have a value, we can't do a match,
8609     // but allow it at the lowest weight.
8610   if (CallOperandVal == NULL)
8611     return CW_Default;
8612   Type *type = CallOperandVal->getType();
8613   // Look at the constraint type.
8614   switch (*constraint) {
8615   default:
8616     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
8617     break;
8618   case 'l':
8619     if (type->isIntegerTy()) {
8620       if (Subtarget->isThumb())
8621         weight = CW_SpecificReg;
8622       else
8623         weight = CW_Register;
8624     }
8625     break;
8626   case 'w':
8627     if (type->isFloatingPointTy())
8628       weight = CW_Register;
8629     break;
8630   }
8631   return weight;
8632 }
8633
8634 typedef std::pair<unsigned, const TargetRegisterClass*> RCPair;
8635 RCPair
8636 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8637                                                 EVT VT) const {
8638   if (Constraint.size() == 1) {
8639     // GCC ARM Constraint Letters
8640     switch (Constraint[0]) {
8641     case 'l': // Low regs or general regs.
8642       if (Subtarget->isThumb())
8643         return RCPair(0U, ARM::tGPRRegisterClass);
8644       else
8645         return RCPair(0U, ARM::GPRRegisterClass);
8646     case 'h': // High regs or no regs.
8647       if (Subtarget->isThumb())
8648         return RCPair(0U, ARM::hGPRRegisterClass);
8649       break;
8650     case 'r':
8651       return RCPair(0U, ARM::GPRRegisterClass);
8652     case 'w':
8653       if (VT == MVT::f32)
8654         return RCPair(0U, ARM::SPRRegisterClass);
8655       if (VT.getSizeInBits() == 64)
8656         return RCPair(0U, ARM::DPRRegisterClass);
8657       if (VT.getSizeInBits() == 128)
8658         return RCPair(0U, ARM::QPRRegisterClass);
8659       break;
8660     case 'x':
8661       if (VT == MVT::f32)
8662         return RCPair(0U, ARM::SPR_8RegisterClass);
8663       if (VT.getSizeInBits() == 64)
8664         return RCPair(0U, ARM::DPR_8RegisterClass);
8665       if (VT.getSizeInBits() == 128)
8666         return RCPair(0U, ARM::QPR_8RegisterClass);
8667       break;
8668     case 't':
8669       if (VT == MVT::f32)
8670         return RCPair(0U, ARM::SPRRegisterClass);
8671       break;
8672     }
8673   }
8674   if (StringRef("{cc}").equals_lower(Constraint))
8675     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
8676
8677   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
8678 }
8679
8680 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8681 /// vector.  If it is invalid, don't add anything to Ops.
8682 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8683                                                      std::string &Constraint,
8684                                                      std::vector<SDValue>&Ops,
8685                                                      SelectionDAG &DAG) const {
8686   SDValue Result(0, 0);
8687
8688   // Currently only support length 1 constraints.
8689   if (Constraint.length() != 1) return;
8690
8691   char ConstraintLetter = Constraint[0];
8692   switch (ConstraintLetter) {
8693   default: break;
8694   case 'j':
8695   case 'I': case 'J': case 'K': case 'L':
8696   case 'M': case 'N': case 'O':
8697     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
8698     if (!C)
8699       return;
8700
8701     int64_t CVal64 = C->getSExtValue();
8702     int CVal = (int) CVal64;
8703     // None of these constraints allow values larger than 32 bits.  Check
8704     // that the value fits in an int.
8705     if (CVal != CVal64)
8706       return;
8707
8708     switch (ConstraintLetter) {
8709       case 'j':
8710         // Constant suitable for movw, must be between 0 and
8711         // 65535.
8712         if (Subtarget->hasV6T2Ops())
8713           if (CVal >= 0 && CVal <= 65535)
8714             break;
8715         return;
8716       case 'I':
8717         if (Subtarget->isThumb1Only()) {
8718           // This must be a constant between 0 and 255, for ADD
8719           // immediates.
8720           if (CVal >= 0 && CVal <= 255)
8721             break;
8722         } else if (Subtarget->isThumb2()) {
8723           // A constant that can be used as an immediate value in a
8724           // data-processing instruction.
8725           if (ARM_AM::getT2SOImmVal(CVal) != -1)
8726             break;
8727         } else {
8728           // A constant that can be used as an immediate value in a
8729           // data-processing instruction.
8730           if (ARM_AM::getSOImmVal(CVal) != -1)
8731             break;
8732         }
8733         return;
8734
8735       case 'J':
8736         if (Subtarget->isThumb()) {  // FIXME thumb2
8737           // This must be a constant between -255 and -1, for negated ADD
8738           // immediates. This can be used in GCC with an "n" modifier that
8739           // prints the negated value, for use with SUB instructions. It is
8740           // not useful otherwise but is implemented for compatibility.
8741           if (CVal >= -255 && CVal <= -1)
8742             break;
8743         } else {
8744           // This must be a constant between -4095 and 4095. It is not clear
8745           // what this constraint is intended for. Implemented for
8746           // compatibility with GCC.
8747           if (CVal >= -4095 && CVal <= 4095)
8748             break;
8749         }
8750         return;
8751
8752       case 'K':
8753         if (Subtarget->isThumb1Only()) {
8754           // A 32-bit value where only one byte has a nonzero value. Exclude
8755           // zero to match GCC. This constraint is used by GCC internally for
8756           // constants that can be loaded with a move/shift combination.
8757           // It is not useful otherwise but is implemented for compatibility.
8758           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
8759             break;
8760         } else if (Subtarget->isThumb2()) {
8761           // A constant whose bitwise inverse can be used as an immediate
8762           // value in a data-processing instruction. This can be used in GCC
8763           // with a "B" modifier that prints the inverted value, for use with
8764           // BIC and MVN instructions. It is not useful otherwise but is
8765           // implemented for compatibility.
8766           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
8767             break;
8768         } else {
8769           // A constant whose bitwise inverse can be used as an immediate
8770           // value in a data-processing instruction. This can be used in GCC
8771           // with a "B" modifier that prints the inverted value, for use with
8772           // BIC and MVN instructions. It is not useful otherwise but is
8773           // implemented for compatibility.
8774           if (ARM_AM::getSOImmVal(~CVal) != -1)
8775             break;
8776         }
8777         return;
8778
8779       case 'L':
8780         if (Subtarget->isThumb1Only()) {
8781           // This must be a constant between -7 and 7,
8782           // for 3-operand ADD/SUB immediate instructions.
8783           if (CVal >= -7 && CVal < 7)
8784             break;
8785         } else if (Subtarget->isThumb2()) {
8786           // A constant whose negation can be used as an immediate value in a
8787           // data-processing instruction. This can be used in GCC with an "n"
8788           // modifier that prints the negated value, for use with SUB
8789           // instructions. It is not useful otherwise but is implemented for
8790           // compatibility.
8791           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
8792             break;
8793         } else {
8794           // A constant whose negation can be used as an immediate value in a
8795           // data-processing instruction. This can be used in GCC with an "n"
8796           // modifier that prints the negated value, for use with SUB
8797           // instructions. It is not useful otherwise but is implemented for
8798           // compatibility.
8799           if (ARM_AM::getSOImmVal(-CVal) != -1)
8800             break;
8801         }
8802         return;
8803
8804       case 'M':
8805         if (Subtarget->isThumb()) { // FIXME thumb2
8806           // This must be a multiple of 4 between 0 and 1020, for
8807           // ADD sp + immediate.
8808           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
8809             break;
8810         } else {
8811           // A power of two or a constant between 0 and 32.  This is used in
8812           // GCC for the shift amount on shifted register operands, but it is
8813           // useful in general for any shift amounts.
8814           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
8815             break;
8816         }
8817         return;
8818
8819       case 'N':
8820         if (Subtarget->isThumb()) {  // FIXME thumb2
8821           // This must be a constant between 0 and 31, for shift amounts.
8822           if (CVal >= 0 && CVal <= 31)
8823             break;
8824         }
8825         return;
8826
8827       case 'O':
8828         if (Subtarget->isThumb()) {  // FIXME thumb2
8829           // This must be a multiple of 4 between -508 and 508, for
8830           // ADD/SUB sp = sp + immediate.
8831           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
8832             break;
8833         }
8834         return;
8835     }
8836     Result = DAG.getTargetConstant(CVal, Op.getValueType());
8837     break;
8838   }
8839
8840   if (Result.getNode()) {
8841     Ops.push_back(Result);
8842     return;
8843   }
8844   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
8845 }
8846
8847 bool
8848 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
8849   // The ARM target isn't yet aware of offsets.
8850   return false;
8851 }
8852
8853 bool ARM::isBitFieldInvertedMask(unsigned v) {
8854   if (v == 0xffffffff)
8855     return 0;
8856   // there can be 1's on either or both "outsides", all the "inside"
8857   // bits must be 0's
8858   unsigned int lsb = 0, msb = 31;
8859   while (v & (1 << msb)) --msb;
8860   while (v & (1 << lsb)) ++lsb;
8861   for (unsigned int i = lsb; i <= msb; ++i) {
8862     if (v & (1 << i))
8863       return 0;
8864   }
8865   return 1;
8866 }
8867
8868 /// isFPImmLegal - Returns true if the target can instruction select the
8869 /// specified FP immediate natively. If false, the legalizer will
8870 /// materialize the FP immediate as a load from a constant pool.
8871 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
8872   if (!Subtarget->hasVFP3())
8873     return false;
8874   if (VT == MVT::f32)
8875     return ARM_AM::getFP32Imm(Imm) != -1;
8876   if (VT == MVT::f64)
8877     return ARM_AM::getFP64Imm(Imm) != -1;
8878   return false;
8879 }
8880
8881 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
8882 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
8883 /// specified in the intrinsic calls.
8884 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
8885                                            const CallInst &I,
8886                                            unsigned Intrinsic) const {
8887   switch (Intrinsic) {
8888   case Intrinsic::arm_neon_vld1:
8889   case Intrinsic::arm_neon_vld2:
8890   case Intrinsic::arm_neon_vld3:
8891   case Intrinsic::arm_neon_vld4:
8892   case Intrinsic::arm_neon_vld2lane:
8893   case Intrinsic::arm_neon_vld3lane:
8894   case Intrinsic::arm_neon_vld4lane: {
8895     Info.opc = ISD::INTRINSIC_W_CHAIN;
8896     // Conservatively set memVT to the entire set of vectors loaded.
8897     uint64_t NumElts = getTargetData()->getTypeAllocSize(I.getType()) / 8;
8898     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
8899     Info.ptrVal = I.getArgOperand(0);
8900     Info.offset = 0;
8901     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
8902     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
8903     Info.vol = false; // volatile loads with NEON intrinsics not supported
8904     Info.readMem = true;
8905     Info.writeMem = false;
8906     return true;
8907   }
8908   case Intrinsic::arm_neon_vst1:
8909   case Intrinsic::arm_neon_vst2:
8910   case Intrinsic::arm_neon_vst3:
8911   case Intrinsic::arm_neon_vst4:
8912   case Intrinsic::arm_neon_vst2lane:
8913   case Intrinsic::arm_neon_vst3lane:
8914   case Intrinsic::arm_neon_vst4lane: {
8915     Info.opc = ISD::INTRINSIC_VOID;
8916     // Conservatively set memVT to the entire set of vectors stored.
8917     unsigned NumElts = 0;
8918     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
8919       Type *ArgTy = I.getArgOperand(ArgI)->getType();
8920       if (!ArgTy->isVectorTy())
8921         break;
8922       NumElts += getTargetData()->getTypeAllocSize(ArgTy) / 8;
8923     }
8924     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
8925     Info.ptrVal = I.getArgOperand(0);
8926     Info.offset = 0;
8927     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
8928     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
8929     Info.vol = false; // volatile stores with NEON intrinsics not supported
8930     Info.readMem = false;
8931     Info.writeMem = true;
8932     return true;
8933   }
8934   case Intrinsic::arm_strexd: {
8935     Info.opc = ISD::INTRINSIC_W_CHAIN;
8936     Info.memVT = MVT::i64;
8937     Info.ptrVal = I.getArgOperand(2);
8938     Info.offset = 0;
8939     Info.align = 8;
8940     Info.vol = true;
8941     Info.readMem = false;
8942     Info.writeMem = true;
8943     return true;
8944   }
8945   case Intrinsic::arm_ldrexd: {
8946     Info.opc = ISD::INTRINSIC_W_CHAIN;
8947     Info.memVT = MVT::i64;
8948     Info.ptrVal = I.getArgOperand(0);
8949     Info.offset = 0;
8950     Info.align = 8;
8951     Info.vol = true;
8952     Info.readMem = true;
8953     Info.writeMem = false;
8954     return true;
8955   }
8956   default:
8957     break;
8958   }
8959
8960   return false;
8961 }