lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMISelLowering.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMPerfectShuffle.h"
  23 #include "ARMRegisterInfo.h"
  24 #include "ARMSubtarget.h"
  25 #include "ARMTargetMachine.h"
  26 #include "ARMTargetObjectFile.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Instruction.h"
  32 #include "llvm/Instructions.h"
  33 #include "llvm/Intrinsics.h"
  34 #include "llvm/Type.h"
  35 #include "llvm/CodeGen/CallingConvLower.h"
  36 #include "llvm/CodeGen/MachineBasicBlock.h"
  37 #include "llvm/CodeGen/MachineFrameInfo.h"
  38 #include "llvm/CodeGen/MachineFunction.h"
  39 #include "llvm/CodeGen/MachineInstrBuilder.h"
  40 #include "llvm/CodeGen/MachineRegisterInfo.h"
  41 #include "llvm/CodeGen/PseudoSourceValue.h"
  42 #include "llvm/CodeGen/SelectionDAG.h"
  43 #include "llvm/MC/MCSectionMachO.h"
  44 #include "llvm/Target/TargetOptions.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/ADT/Statistic.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 #include <sstream>
  52 using namespace llvm;
  53
  54 STATISTIC(NumTailCalls, "Number of tail calls");
  55
  56 // This option should go away when tail calls fully work.
  57 static cl::opt<bool>
  58 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  59   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  60   cl::init(false));
  61
  62 static cl::opt<bool>
  63 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  64   cl::desc("Generate calls via indirect call instructions"),
  65   cl::init(false));
  66
  67 static cl::opt<bool>
  68 ARMInterworking("arm-interworking", cl::Hidden,
  69   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  70   cl::init(true));
  71
  72 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  73                                        EVT PromotedBitwiseVT) {
  74   if (VT != PromotedLdStVT) {
  75     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  76     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  77                        PromotedLdStVT.getSimpleVT());
  78
  79     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  80     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  81                        PromotedLdStVT.getSimpleVT());
  82   }
  83
  84   EVT ElemTy = VT.getVectorElementType();
  85   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  86     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  87   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
  88     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  89   if (ElemTy != MVT::i32) {
  90     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
  91     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
  92     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
  93     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
  94   }
  95   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  96   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  97   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
  98   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
  99   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 100   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 101   if (VT.isInteger()) {
 102     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 103     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 104     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 105     setLoadExtAction(ISD::SEXTLOAD, VT.getSimpleVT(), Expand);
 106     setLoadExtAction(ISD::ZEXTLOAD, VT.getSimpleVT(), Expand);
 107   }
 108   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 109
 110   // Promote all bit-wise operations.
 111   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 112     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 113     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 114                        PromotedBitwiseVT.getSimpleVT());
 115     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 116     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 117                        PromotedBitwiseVT.getSimpleVT());
 118     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 119     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 120                        PromotedBitwiseVT.getSimpleVT());
 121   }
 122
 123   // Neon does not support vector divide/remainder operations.
 124   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 125   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 126   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 127   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 128   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 129   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 130 }
 131
 132 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 133   addRegisterClass(VT, ARM::DPRRegisterClass);
 134   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 135 }
 136
 137 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 138   addRegisterClass(VT, ARM::QPRRegisterClass);
 139   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 140 }
 141
 142 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 143   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 144     return new TargetLoweringObjectFileMachO();
 145
 146   return new ARMElfTargetObjectFile();
 147 }
 148
 149 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 150     : TargetLowering(TM, createTLOF(TM)) {
 151   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 152   RegInfo = TM.getRegisterInfo();
 153   Itins = TM.getInstrItineraryData();
 154
 155   if (Subtarget->isTargetDarwin()) {
 156     // Uses VFP for Thumb libfuncs if available.
 157     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 158       // Single-precision floating-point arithmetic.
 159       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 160       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 161       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 162       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 163
 164       // Double-precision floating-point arithmetic.
 165       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 166       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 167       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 168       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 169
 170       // Single-precision comparisons.
 171       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 172       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 173       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 174       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 175       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 176       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 177       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 178       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 179
 180       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 181       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 182       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 183       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 184       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 185       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 186       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 187       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 188
 189       // Double-precision comparisons.
 190       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 191       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 192       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 193       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 194       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 195       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 196       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 197       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 198
 199       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 203       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 204       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 205       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 206       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 207
 208       // Floating-point to integer conversions.
 209       // i64 conversions are done via library routines even when generating VFP
 210       // instructions, so use the same ones.
 211       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 212       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 213       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 214       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 215
 216       // Conversions between floating types.
 217       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 218       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 219
 220       // Integer to floating-point conversions.
 221       // i64 conversions are done via library routines even when generating VFP
 222       // instructions, so use the same ones.
 223       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 224       // e.g., __floatunsidf vs. __floatunssidfvfp.
 225       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 226       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 227       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 228       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 229     }
 230   }
 231
 232   // These libcalls are not available in 32-bit.
 233   setLibcallName(RTLIB::SHL_I128, 0);
 234   setLibcallName(RTLIB::SRL_I128, 0);
 235   setLibcallName(RTLIB::SRA_I128, 0);
 236
 237   if (Subtarget->isAAPCS_ABI()) {
 238     // Double-precision floating-point arithmetic helper functions
 239     // RTABI chapter 4.1.2, Table 2
 240     setLibcallName(RTLIB::ADD_F64, "__aeabi_dadd");
 241     setLibcallName(RTLIB::DIV_F64, "__aeabi_ddiv");
 242     setLibcallName(RTLIB::MUL_F64, "__aeabi_dmul");
 243     setLibcallName(RTLIB::SUB_F64, "__aeabi_dsub");
 244     setLibcallCallingConv(RTLIB::ADD_F64, CallingConv::ARM_AAPCS);
 245     setLibcallCallingConv(RTLIB::DIV_F64, CallingConv::ARM_AAPCS);
 246     setLibcallCallingConv(RTLIB::MUL_F64, CallingConv::ARM_AAPCS);
 247     setLibcallCallingConv(RTLIB::SUB_F64, CallingConv::ARM_AAPCS);
 248
 249     // Double-precision floating-point comparison helper functions
 250     // RTABI chapter 4.1.2, Table 3
 251     setLibcallName(RTLIB::OEQ_F64, "__aeabi_dcmpeq");
 252     setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 253     setLibcallName(RTLIB::UNE_F64, "__aeabi_dcmpeq");
 254     setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETEQ);
 255     setLibcallName(RTLIB::OLT_F64, "__aeabi_dcmplt");
 256     setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 257     setLibcallName(RTLIB::OLE_F64, "__aeabi_dcmple");
 258     setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 259     setLibcallName(RTLIB::OGE_F64, "__aeabi_dcmpge");
 260     setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 261     setLibcallName(RTLIB::OGT_F64, "__aeabi_dcmpgt");
 262     setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 263     setLibcallName(RTLIB::UO_F64,  "__aeabi_dcmpun");
 264     setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 265     setLibcallName(RTLIB::O_F64,   "__aeabi_dcmpun");
 266     setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 267     setLibcallCallingConv(RTLIB::OEQ_F64, CallingConv::ARM_AAPCS);
 268     setLibcallCallingConv(RTLIB::UNE_F64, CallingConv::ARM_AAPCS);
 269     setLibcallCallingConv(RTLIB::OLT_F64, CallingConv::ARM_AAPCS);
 270     setLibcallCallingConv(RTLIB::OLE_F64, CallingConv::ARM_AAPCS);
 271     setLibcallCallingConv(RTLIB::OGE_F64, CallingConv::ARM_AAPCS);
 272     setLibcallCallingConv(RTLIB::OGT_F64, CallingConv::ARM_AAPCS);
 273     setLibcallCallingConv(RTLIB::UO_F64, CallingConv::ARM_AAPCS);
 274     setLibcallCallingConv(RTLIB::O_F64, CallingConv::ARM_AAPCS);
 275
 276     // Single-precision floating-point arithmetic helper functions
 277     // RTABI chapter 4.1.2, Table 4
 278     setLibcallName(RTLIB::ADD_F32, "__aeabi_fadd");
 279     setLibcallName(RTLIB::DIV_F32, "__aeabi_fdiv");
 280     setLibcallName(RTLIB::MUL_F32, "__aeabi_fmul");
 281     setLibcallName(RTLIB::SUB_F32, "__aeabi_fsub");
 282     setLibcallCallingConv(RTLIB::ADD_F32, CallingConv::ARM_AAPCS);
 283     setLibcallCallingConv(RTLIB::DIV_F32, CallingConv::ARM_AAPCS);
 284     setLibcallCallingConv(RTLIB::MUL_F32, CallingConv::ARM_AAPCS);
 285     setLibcallCallingConv(RTLIB::SUB_F32, CallingConv::ARM_AAPCS);
 286
 287     // Single-precision floating-point comparison helper functions
 288     // RTABI chapter 4.1.2, Table 5
 289     setLibcallName(RTLIB::OEQ_F32, "__aeabi_fcmpeq");
 290     setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 291     setLibcallName(RTLIB::UNE_F32, "__aeabi_fcmpeq");
 292     setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETEQ);
 293     setLibcallName(RTLIB::OLT_F32, "__aeabi_fcmplt");
 294     setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 295     setLibcallName(RTLIB::OLE_F32, "__aeabi_fcmple");
 296     setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 297     setLibcallName(RTLIB::OGE_F32, "__aeabi_fcmpge");
 298     setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 299     setLibcallName(RTLIB::OGT_F32, "__aeabi_fcmpgt");
 300     setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 301     setLibcallName(RTLIB::UO_F32,  "__aeabi_fcmpun");
 302     setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 303     setLibcallName(RTLIB::O_F32,   "__aeabi_fcmpun");
 304     setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 305     setLibcallCallingConv(RTLIB::OEQ_F32, CallingConv::ARM_AAPCS);
 306     setLibcallCallingConv(RTLIB::UNE_F32, CallingConv::ARM_AAPCS);
 307     setLibcallCallingConv(RTLIB::OLT_F32, CallingConv::ARM_AAPCS);
 308     setLibcallCallingConv(RTLIB::OLE_F32, CallingConv::ARM_AAPCS);
 309     setLibcallCallingConv(RTLIB::OGE_F32, CallingConv::ARM_AAPCS);
 310     setLibcallCallingConv(RTLIB::OGT_F32, CallingConv::ARM_AAPCS);
 311     setLibcallCallingConv(RTLIB::UO_F32, CallingConv::ARM_AAPCS);
 312     setLibcallCallingConv(RTLIB::O_F32, CallingConv::ARM_AAPCS);
 313
 314     // Floating-point to integer conversions.
 315     // RTABI chapter 4.1.2, Table 6
 316     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz");
 317     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz");
 318     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz");
 319     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz");
 320     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz");
 321     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz");
 322     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz");
 323     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz");
 324     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I32, CallingConv::ARM_AAPCS);
 325     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I32, CallingConv::ARM_AAPCS);
 326     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I64, CallingConv::ARM_AAPCS);
 327     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::ARM_AAPCS);
 328     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I32, CallingConv::ARM_AAPCS);
 329     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I32, CallingConv::ARM_AAPCS);
 330     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I64, CallingConv::ARM_AAPCS);
 331     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::ARM_AAPCS);
 332
 333     // Conversions between floating types.
 334     // RTABI chapter 4.1.2, Table 7
 335     setLibcallName(RTLIB::FPROUND_F64_F32, "__aeabi_d2f");
 336     setLibcallName(RTLIB::FPEXT_F32_F64,   "__aeabi_f2d");
 337     setLibcallCallingConv(RTLIB::FPROUND_F64_F32, CallingConv::ARM_AAPCS);
 338     setLibcallCallingConv(RTLIB::FPEXT_F32_F64, CallingConv::ARM_AAPCS);
 339
 340     // Integer to floating-point conversions.
 341     // RTABI chapter 4.1.2, Table 8
 342     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d");
 343     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d");
 344     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d");
 345     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d");
 346     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f");
 347     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f");
 348     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f");
 349     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f");
 350     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 351     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 352     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 353     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 354     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 355     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 356     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 357     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 358
 359     // Long long helper functions
 360     // RTABI chapter 4.2, Table 9
 361     setLibcallName(RTLIB::MUL_I64,  "__aeabi_lmul");
 362     setLibcallName(RTLIB::SDIV_I64, "__aeabi_ldivmod");
 363     setLibcallName(RTLIB::UDIV_I64, "__aeabi_uldivmod");
 364     setLibcallName(RTLIB::SHL_I64, "__aeabi_llsl");
 365     setLibcallName(RTLIB::SRL_I64, "__aeabi_llsr");
 366     setLibcallName(RTLIB::SRA_I64, "__aeabi_lasr");
 367     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::ARM_AAPCS);
 368     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 369     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 370     setLibcallCallingConv(RTLIB::SHL_I64, CallingConv::ARM_AAPCS);
 371     setLibcallCallingConv(RTLIB::SRL_I64, CallingConv::ARM_AAPCS);
 372     setLibcallCallingConv(RTLIB::SRA_I64, CallingConv::ARM_AAPCS);
 373
 374     // Integer division functions
 375     // RTABI chapter 4.3.1
 376     setLibcallName(RTLIB::SDIV_I8,  "__aeabi_idiv");
 377     setLibcallName(RTLIB::SDIV_I16, "__aeabi_idiv");
 378     setLibcallName(RTLIB::SDIV_I32, "__aeabi_idiv");
 379     setLibcallName(RTLIB::UDIV_I8,  "__aeabi_uidiv");
 380     setLibcallName(RTLIB::UDIV_I16, "__aeabi_uidiv");
 381     setLibcallName(RTLIB::UDIV_I32, "__aeabi_uidiv");
 382     setLibcallCallingConv(RTLIB::SDIV_I8, CallingConv::ARM_AAPCS);
 383     setLibcallCallingConv(RTLIB::SDIV_I16, CallingConv::ARM_AAPCS);
 384     setLibcallCallingConv(RTLIB::SDIV_I32, CallingConv::ARM_AAPCS);
 385     setLibcallCallingConv(RTLIB::UDIV_I8, CallingConv::ARM_AAPCS);
 386     setLibcallCallingConv(RTLIB::UDIV_I16, CallingConv::ARM_AAPCS);
 387     setLibcallCallingConv(RTLIB::UDIV_I32, CallingConv::ARM_AAPCS);
 388   }
 389
 390   if (Subtarget->isThumb1Only())
 391     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 392   else
 393     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 394   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 395     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 396     if (!Subtarget->isFPOnlySP())
 397       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 398
 399     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 400   }
 401
 402   if (Subtarget->hasNEON()) {
 403     addDRTypeForNEON(MVT::v2f32);
 404     addDRTypeForNEON(MVT::v8i8);
 405     addDRTypeForNEON(MVT::v4i16);
 406     addDRTypeForNEON(MVT::v2i32);
 407     addDRTypeForNEON(MVT::v1i64);
 408
 409     addQRTypeForNEON(MVT::v4f32);
 410     addQRTypeForNEON(MVT::v2f64);
 411     addQRTypeForNEON(MVT::v16i8);
 412     addQRTypeForNEON(MVT::v8i16);
 413     addQRTypeForNEON(MVT::v4i32);
 414     addQRTypeForNEON(MVT::v2i64);
 415
 416     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 417     // neither Neon nor VFP support any arithmetic operations on it.
 418     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 419     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 420     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 421     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 422     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 423     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 424     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 425     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 426     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 427     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 428     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 429     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 430     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 431     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 432     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 433     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 434     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 435     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 436     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 437     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 438     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 439     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 440     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 441     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 442
 443     setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 444
 445     // Neon does not support some operations on v1i64 and v2i64 types.
 446     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 447     // Custom handling for some quad-vector types to detect VMULL.
 448     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 449     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 450     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 451     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 452     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 453
 454     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 455     setTargetDAGCombine(ISD::SHL);
 456     setTargetDAGCombine(ISD::SRL);
 457     setTargetDAGCombine(ISD::SRA);
 458     setTargetDAGCombine(ISD::SIGN_EXTEND);
 459     setTargetDAGCombine(ISD::ZERO_EXTEND);
 460     setTargetDAGCombine(ISD::ANY_EXTEND);
 461     setTargetDAGCombine(ISD::SELECT_CC);
 462     setTargetDAGCombine(ISD::BUILD_VECTOR);
 463   }
 464
 465   computeRegisterProperties();
 466
 467   // ARM does not have f32 extending load.
 468   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 469
 470   // ARM does not have i1 sign extending load.
 471   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 472
 473   // ARM supports all 4 flavors of integer indexed load / store.
 474   if (!Subtarget->isThumb1Only()) {
 475     for (unsigned im = (unsigned)ISD::PRE_INC;
 476          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 477       setIndexedLoadAction(im,  MVT::i1,  Legal);
 478       setIndexedLoadAction(im,  MVT::i8,  Legal);
 479       setIndexedLoadAction(im,  MVT::i16, Legal);
 480       setIndexedLoadAction(im,  MVT::i32, Legal);
 481       setIndexedStoreAction(im, MVT::i1,  Legal);
 482       setIndexedStoreAction(im, MVT::i8,  Legal);
 483       setIndexedStoreAction(im, MVT::i16, Legal);
 484       setIndexedStoreAction(im, MVT::i32, Legal);
 485     }
 486   }
 487
 488   // i64 operation support.
 489   if (Subtarget->isThumb1Only()) {
 490     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 491     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 492     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 493     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 494     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 495   } else {
 496     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 497     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 498     if (!Subtarget->hasV6Ops())
 499       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 500   }
 501   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 502   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 503   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 504   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 505   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 506
 507   // ARM does not have ROTL.
 508   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 509   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 510   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 511   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 512     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 513
 514   // Only ARMv6 has BSWAP.
 515   if (!Subtarget->hasV6Ops())
 516     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 517
 518   // These are expanded into libcalls.
 519   if (!Subtarget->hasDivide()) {
 520     // v7M has a hardware divider
 521     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 522     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 523   }
 524   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 525   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 526   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 527   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 528
 529   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 530   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 531   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 532   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 533   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 534
 535   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 536
 537   // Use the default implementation.
 538   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 539   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 540   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 541   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 542   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 543   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 544   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 545   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 546   // doesn't yet know how to not do that for SjLj.
 547   setExceptionSelectorRegister(ARM::R0);
 548   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 549   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 550   // the default expansion.
 551   if (Subtarget->hasDataBarrier() ||
 552       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())) {
 553     // membarrier needs custom lowering; the rest are legal and handled
 554     // normally.
 555     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 556   } else {
 557     // Set them all for expansion, which will force libcalls.
 558     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 559     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 560     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 561     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 562     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 563     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 564     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 565     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 566     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 567     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 568     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 569     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 570     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 571     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 572     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 573     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 574     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 575     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 576     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 577     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 578     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 579     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 580     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 581     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 582     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 583     // Since the libcalls include locking, fold in the fences
 584     setShouldFoldAtomicFences(true);
 585   }
 586   // 64-bit versions are always libcalls (for now)
 587   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 588   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 589   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 590   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 591   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 592   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 593   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 594   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 595
 596   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 597   if (!Subtarget->hasV6Ops()) {
 598     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 599     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 600   }
 601   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 602
 603   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 604     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 605     // iff target supports vfp2.
 606     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 607     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 608   }
 609
 610   // We want to custom lower some of our intrinsics.
 611   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 612   if (Subtarget->isTargetDarwin()) {
 613     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 614     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 615     setOperationAction(ISD::EH_SJLJ_DISPATCHSETUP, MVT::Other, Custom);
 616   }
 617
 618   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 619   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 620   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 621   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 622   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 623   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 624   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 625   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 626   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 627
 628   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 629   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 630   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 631   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 632   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 633
 634   // We don't support sin/cos/fmod/copysign/pow
 635   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 636   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 637   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 638   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 639   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 640   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 641   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 642     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 643     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 644   }
 645   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 646   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 647
 648   // Various VFP goodness
 649   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 650     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 651     if (Subtarget->hasVFP2()) {
 652       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 653       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 654       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 655       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 656     }
 657     // Special handling for half-precision FP.
 658     if (!Subtarget->hasFP16()) {
 659       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 660       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 661     }
 662   }
 663
 664   // We have target-specific dag combine patterns for the following nodes:
 665   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 666   setTargetDAGCombine(ISD::ADD);
 667   setTargetDAGCombine(ISD::SUB);
 668   setTargetDAGCombine(ISD::MUL);
 669
 670   if (Subtarget->hasV6T2Ops())
 671     setTargetDAGCombine(ISD::OR);
 672
 673   setStackPointerRegisterToSaveRestore(ARM::SP);
 674
 675   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 676     setSchedulingPreference(Sched::RegPressure);
 677   else
 678     setSchedulingPreference(Sched::Hybrid);
 679
 680   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 681
 682   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 683   // are at least 4 bytes aligned.
 684   setMinStackArgumentAlignment(4);
 685
 686   benefitFromCodePlacementOpt = true;
 687 }
 688
 689 std::pair<const TargetRegisterClass*, uint8_t>
 690 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 691   const TargetRegisterClass *RRC = 0;
 692   uint8_t Cost = 1;
 693   switch (VT.getSimpleVT().SimpleTy) {
 694   default:
 695     return TargetLowering::findRepresentativeClass(VT);
 696   // Use DPR as representative register class for all floating point
 697   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 698   // the cost is 1 for both f32 and f64.
 699   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 700   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 701     RRC = ARM::DPRRegisterClass;
 702     break;
 703   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 704   case MVT::v4f32: case MVT::v2f64:
 705     RRC = ARM::DPRRegisterClass;
 706     Cost = 2;
 707     break;
 708   case MVT::v4i64:
 709     RRC = ARM::DPRRegisterClass;
 710     Cost = 4;
 711     break;
 712   case MVT::v8i64:
 713     RRC = ARM::DPRRegisterClass;
 714     Cost = 8;
 715     break;
 716   }
 717   return std::make_pair(RRC, Cost);
 718 }
 719
 720 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 721   switch (Opcode) {
 722   default: return 0;
 723   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 724   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 725   case ARMISD::CALL:          return "ARMISD::CALL";
 726   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 727   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 728   case ARMISD::tCALL:         return "ARMISD::tCALL";
 729   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 730   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 731   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 732   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 733   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 734   case ARMISD::CMP:           return "ARMISD::CMP";
 735   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 736   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 737   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 738   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 739   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 740   case ARMISD::CMOV:          return "ARMISD::CMOV";
 741   case ARMISD::CNEG:          return "ARMISD::CNEG";
 742
 743   case ARMISD::RBIT:          return "ARMISD::RBIT";
 744
 745   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 746   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 747   case ARMISD::SITOF:         return "ARMISD::SITOF";
 748   case ARMISD::UITOF:         return "ARMISD::UITOF";
 749
 750   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 751   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 752   case ARMISD::RRX:           return "ARMISD::RRX";
 753
 754   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
 755   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
 756
 757   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 758   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 759   case ARMISD::EH_SJLJ_DISPATCHSETUP:return "ARMISD::EH_SJLJ_DISPATCHSETUP";
 760
 761   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 762
 763   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 764
 765   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 766
 767   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 768   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 769
 770   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 771   case ARMISD::VCGE:          return "ARMISD::VCGE";
 772   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 773   case ARMISD::VCGT:          return "ARMISD::VCGT";
 774   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 775   case ARMISD::VTST:          return "ARMISD::VTST";
 776
 777   case ARMISD::VSHL:          return "ARMISD::VSHL";
 778   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 779   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 780   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 781   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 782   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 783   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 784   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 785   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 786   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 787   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 788   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 789   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 790   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 791   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 792   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 793   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 794   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 795   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 796   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 797   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 798   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 799   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 800   case ARMISD::VDUP:          return "ARMISD::VDUP";
 801   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 802   case ARMISD::VEXT:          return "ARMISD::VEXT";
 803   case ARMISD::VREV64:        return "ARMISD::VREV64";
 804   case ARMISD::VREV32:        return "ARMISD::VREV32";
 805   case ARMISD::VREV16:        return "ARMISD::VREV16";
 806   case ARMISD::VZIP:          return "ARMISD::VZIP";
 807   case ARMISD::VUZP:          return "ARMISD::VUZP";
 808   case ARMISD::VTRN:          return "ARMISD::VTRN";
 809   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 810   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 811   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 812   case ARMISD::FMAX:          return "ARMISD::FMAX";
 813   case ARMISD::FMIN:          return "ARMISD::FMIN";
 814   case ARMISD::BFI:           return "ARMISD::BFI";
 815   }
 816 }
 817
 818 /// getRegClassFor - Return the register class that should be used for the
 819 /// specified value type.
 820 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 821   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 822   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 823   // load / store 4 to 8 consecutive D registers.
 824   if (Subtarget->hasNEON()) {
 825     if (VT == MVT::v4i64)
 826       return ARM::QQPRRegisterClass;
 827     else if (VT == MVT::v8i64)
 828       return ARM::QQQQPRRegisterClass;
 829   }
 830   return TargetLowering::getRegClassFor(VT);
 831 }
 832
 833 // Create a fast isel object.
 834 FastISel *
 835 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 836   return ARM::createFastISel(funcInfo);
 837 }
 838
 839 /// getFunctionAlignment - Return the Log2 alignment of this function.
 840 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 841   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 842 }
 843
 844 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 845 /// be used for loads / stores from the global.
 846 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 847   return (Subtarget->isThumb1Only() ? 127 : 4095);
 848 }
 849
 850 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 851   unsigned NumVals = N->getNumValues();
 852   if (!NumVals)
 853     return Sched::RegPressure;
 854
 855   for (unsigned i = 0; i != NumVals; ++i) {
 856     EVT VT = N->getValueType(i);
 857     if (VT.isFloatingPoint() || VT.isVector())
 858       return Sched::Latency;
 859   }
 860
 861   if (!N->isMachineOpcode())
 862     return Sched::RegPressure;
 863
 864   // Load are scheduled for latency even if there instruction itinerary
 865   // is not available.
 866   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 867   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 868   if (TID.mayLoad())
 869     return Sched::Latency;
 870
 871   if (!Itins->isEmpty() && Itins->getStageLatency(TID.getSchedClass()) > 2)
 872     return Sched::Latency;
 873   return Sched::RegPressure;
 874 }
 875
 876 unsigned
 877 ARMTargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
 878                                        MachineFunction &MF) const {
 879   switch (RC->getID()) {
 880   default:
 881     return 0;
 882   case ARM::tGPRRegClassID:
 883     return RegInfo->hasFP(MF) ? 4 : 5;
 884   case ARM::GPRRegClassID: {
 885     unsigned FP = RegInfo->hasFP(MF) ? 1 : 0;
 886     return 10 - FP - (Subtarget->isR9Reserved() ? 1 : 0);
 887   }
 888   case ARM::SPRRegClassID:  // Currently not used as 'rep' register class.
 889   case ARM::DPRRegClassID:
 890     return 32 - 10;
 891   }
 892 }
 893
 894 //===----------------------------------------------------------------------===//
 895 // Lowering Code
 896 //===----------------------------------------------------------------------===//
 897
 898 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 899 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 900   switch (CC) {
 901   default: llvm_unreachable("Unknown condition code!");
 902   case ISD::SETNE:  return ARMCC::NE;
 903   case ISD::SETEQ:  return ARMCC::EQ;
 904   case ISD::SETGT:  return ARMCC::GT;
 905   case ISD::SETGE:  return ARMCC::GE;
 906   case ISD::SETLT:  return ARMCC::LT;
 907   case ISD::SETLE:  return ARMCC::LE;
 908   case ISD::SETUGT: return ARMCC::HI;
 909   case ISD::SETUGE: return ARMCC::HS;
 910   case ISD::SETULT: return ARMCC::LO;
 911   case ISD::SETULE: return ARMCC::LS;
 912   }
 913 }
 914
 915 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 916 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 917                         ARMCC::CondCodes &CondCode2) {
 918   CondCode2 = ARMCC::AL;
 919   switch (CC) {
 920   default: llvm_unreachable("Unknown FP condition!");
 921   case ISD::SETEQ:
 922   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 923   case ISD::SETGT:
 924   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 925   case ISD::SETGE:
 926   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 927   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 928   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 929   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 930   case ISD::SETO:   CondCode = ARMCC::VC; break;
 931   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 932   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 933   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 934   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 935   case ISD::SETLT:
 936   case ISD::SETULT: CondCode = ARMCC::LT; break;
 937   case ISD::SETLE:
 938   case ISD::SETULE: CondCode = ARMCC::LE; break;
 939   case ISD::SETNE:
 940   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 941   }
 942 }
 943
 944 //===----------------------------------------------------------------------===//
 945 //                      Calling Convention Implementation
 946 //===----------------------------------------------------------------------===//
 947
 948 #include "ARMGenCallingConv.inc"
 949
 950 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 951 /// given CallingConvention value.
 952 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 953                                                  bool Return,
 954                                                  bool isVarArg) const {
 955   switch (CC) {
 956   default:
 957     llvm_unreachable("Unsupported calling convention");
 958   case CallingConv::Fast:
 959     if (Subtarget->hasVFP2() && !isVarArg) {
 960       if (!Subtarget->isAAPCS_ABI())
 961         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
 962       // For AAPCS ABI targets, just use VFP variant of the calling convention.
 963       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
 964     }
 965     // Fallthrough
 966   case CallingConv::C: {
 967     // Use target triple & subtarget features to do actual dispatch.
 968     if (!Subtarget->isAAPCS_ABI())
 969       return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
 970     else if (Subtarget->hasVFP2() &&
 971              FloatABIType == FloatABI::Hard && !isVarArg)
 972       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
 973     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
 974   }
 975   case CallingConv::ARM_AAPCS_VFP:
 976     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
 977   case CallingConv::ARM_AAPCS:
 978     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
 979   case CallingConv::ARM_APCS:
 980     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
 981   }
 982 }
 983
 984 /// LowerCallResult - Lower the result values of a call into the
 985 /// appropriate copies out of appropriate physical registers.
 986 SDValue
 987 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 988                                    CallingConv::ID CallConv, bool isVarArg,
 989                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 990                                    DebugLoc dl, SelectionDAG &DAG,
 991                                    SmallVectorImpl<SDValue> &InVals) const {
 992
 993   // Assign locations to each value returned by this call.
 994   SmallVector<CCValAssign, 16> RVLocs;
 995   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 996                  RVLocs, *DAG.getContext());
 997   CCInfo.AnalyzeCallResult(Ins,
 998                            CCAssignFnForNode(CallConv, /* Return*/ true,
 999                                              isVarArg));
1000
1001   // Copy all of the result registers out of their specified physreg.
1002   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1003     CCValAssign VA = RVLocs[i];
1004
1005     SDValue Val;
1006     if (VA.needsCustom()) {
1007       // Handle f64 or half of a v2f64.
1008       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1009                                       InFlag);
1010       Chain = Lo.getValue(1);
1011       InFlag = Lo.getValue(2);
1012       VA = RVLocs[++i]; // skip ahead to next loc
1013       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1014                                       InFlag);
1015       Chain = Hi.getValue(1);
1016       InFlag = Hi.getValue(2);
1017       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1018
1019       if (VA.getLocVT() == MVT::v2f64) {
1020         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1021         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1022                           DAG.getConstant(0, MVT::i32));
1023
1024         VA = RVLocs[++i]; // skip ahead to next loc
1025         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1026         Chain = Lo.getValue(1);
1027         InFlag = Lo.getValue(2);
1028         VA = RVLocs[++i]; // skip ahead to next loc
1029         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1030         Chain = Hi.getValue(1);
1031         InFlag = Hi.getValue(2);
1032         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1033         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1034                           DAG.getConstant(1, MVT::i32));
1035       }
1036     } else {
1037       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1038                                InFlag);
1039       Chain = Val.getValue(1);
1040       InFlag = Val.getValue(2);
1041     }
1042
1043     switch (VA.getLocInfo()) {
1044     default: llvm_unreachable("Unknown loc info!");
1045     case CCValAssign::Full: break;
1046     case CCValAssign::BCvt:
1047       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
1048       break;
1049     }
1050
1051     InVals.push_back(Val);
1052   }
1053
1054   return Chain;
1055 }
1056
1057 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1058 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1059 /// specified by the specific parameter attribute.  The copy will be passed as
1060 /// a byval function parameter.
1061 /// Sometimes what we are copying is the end of a larger object, the part that
1062 /// does not fit in registers.
1063 static SDValue
1064 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1065                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1066                           DebugLoc dl) {
1067   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1068   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1069                        /*isVolatile=*/false, /*AlwaysInline=*/false,
1070                        MachinePointerInfo(0), MachinePointerInfo(0));
1071 }
1072
1073 /// LowerMemOpCallTo - Store the argument to the stack.
1074 SDValue
1075 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1076                                     SDValue StackPtr, SDValue Arg,
1077                                     DebugLoc dl, SelectionDAG &DAG,
1078                                     const CCValAssign &VA,
1079                                     ISD::ArgFlagsTy Flags) const {
1080   unsigned LocMemOffset = VA.getLocMemOffset();
1081   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1082   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1083   if (Flags.isByVal())
1084     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1085
1086   return DAG.getStore(Chain, dl, Arg, PtrOff,
1087                       MachinePointerInfo::getStack(LocMemOffset),
1088                       false, false, 0);
1089 }
1090
1091 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1092                                          SDValue Chain, SDValue &Arg,
1093                                          RegsToPassVector &RegsToPass,
1094                                          CCValAssign &VA, CCValAssign &NextVA,
1095                                          SDValue &StackPtr,
1096                                          SmallVector<SDValue, 8> &MemOpChains,
1097                                          ISD::ArgFlagsTy Flags) const {
1098
1099   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1100                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1101   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1102
1103   if (NextVA.isRegLoc())
1104     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1105   else {
1106     assert(NextVA.isMemLoc());
1107     if (StackPtr.getNode() == 0)
1108       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1109
1110     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1111                                            dl, DAG, NextVA,
1112                                            Flags));
1113   }
1114 }
1115
1116 /// LowerCall - Lowering a call into a callseq_start <-
1117 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1118 /// nodes.
1119 SDValue
1120 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1121                              CallingConv::ID CallConv, bool isVarArg,
1122                              bool &isTailCall,
1123                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1124                              const SmallVectorImpl<SDValue> &OutVals,
1125                              const SmallVectorImpl<ISD::InputArg> &Ins,
1126                              DebugLoc dl, SelectionDAG &DAG,
1127                              SmallVectorImpl<SDValue> &InVals) const {
1128   MachineFunction &MF = DAG.getMachineFunction();
1129   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1130   bool IsSibCall = false;
1131   // Temporarily disable tail calls so things don't break.
1132   if (!EnableARMTailCalls)
1133     isTailCall = false;
1134   if (isTailCall) {
1135     // Check if it's really possible to do a tail call.
1136     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1137                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1138                                                    Outs, OutVals, Ins, DAG);
1139     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1140     // detected sibcalls.
1141     if (isTailCall) {
1142       ++NumTailCalls;
1143       IsSibCall = true;
1144     }
1145   }
1146
1147   // Analyze operands of the call, assigning locations to each operand.
1148   SmallVector<CCValAssign, 16> ArgLocs;
1149   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1150                  *DAG.getContext());
1151   CCInfo.AnalyzeCallOperands(Outs,
1152                              CCAssignFnForNode(CallConv, /* Return*/ false,
1153                                                isVarArg));
1154
1155   // Get a count of how many bytes are to be pushed on the stack.
1156   unsigned NumBytes = CCInfo.getNextStackOffset();
1157
1158   // For tail calls, memory operands are available in our caller's stack.
1159   if (IsSibCall)
1160     NumBytes = 0;
1161
1162   // Adjust the stack pointer for the new arguments...
1163   // These operations are automatically eliminated by the prolog/epilog pass
1164   if (!IsSibCall)
1165     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1166
1167   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1168
1169   RegsToPassVector RegsToPass;
1170   SmallVector<SDValue, 8> MemOpChains;
1171
1172   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1173   // of tail call optimization, arguments are handled later.
1174   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1175        i != e;
1176        ++i, ++realArgIdx) {
1177     CCValAssign &VA = ArgLocs[i];
1178     SDValue Arg = OutVals[realArgIdx];
1179     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1180
1181     // Promote the value if needed.
1182     switch (VA.getLocInfo()) {
1183     default: llvm_unreachable("Unknown loc info!");
1184     case CCValAssign::Full: break;
1185     case CCValAssign::SExt:
1186       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1187       break;
1188     case CCValAssign::ZExt:
1189       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1190       break;
1191     case CCValAssign::AExt:
1192       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1193       break;
1194     case CCValAssign::BCvt:
1195       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1196       break;
1197     }
1198
1199     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1200     if (VA.needsCustom()) {
1201       if (VA.getLocVT() == MVT::v2f64) {
1202         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1203                                   DAG.getConstant(0, MVT::i32));
1204         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1205                                   DAG.getConstant(1, MVT::i32));
1206
1207         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1208                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1209
1210         VA = ArgLocs[++i]; // skip ahead to next loc
1211         if (VA.isRegLoc()) {
1212           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1213                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1214         } else {
1215           assert(VA.isMemLoc());
1216
1217           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1218                                                  dl, DAG, VA, Flags));
1219         }
1220       } else {
1221         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1222                          StackPtr, MemOpChains, Flags);
1223       }
1224     } else if (VA.isRegLoc()) {
1225       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1226     } else if (!IsSibCall) {
1227       assert(VA.isMemLoc());
1228
1229       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1230                                              dl, DAG, VA, Flags));
1231     }
1232   }
1233
1234   if (!MemOpChains.empty())
1235     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1236                         &MemOpChains[0], MemOpChains.size());
1237
1238   // Build a sequence of copy-to-reg nodes chained together with token chain
1239   // and flag operands which copy the outgoing args into the appropriate regs.
1240   SDValue InFlag;
1241   // Tail call byval lowering might overwrite argument registers so in case of
1242   // tail call optimization the copies to registers are lowered later.
1243   if (!isTailCall)
1244     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1245       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1246                                RegsToPass[i].second, InFlag);
1247       InFlag = Chain.getValue(1);
1248     }
1249
1250   // For tail calls lower the arguments to the 'real' stack slot.
1251   if (isTailCall) {
1252     // Force all the incoming stack arguments to be loaded from the stack
1253     // before any new outgoing arguments are stored to the stack, because the
1254     // outgoing stack slots may alias the incoming argument stack slots, and
1255     // the alias isn't otherwise explicit. This is slightly more conservative
1256     // than necessary, because it means that each store effectively depends
1257     // on every argument instead of just those arguments it would clobber.
1258
1259     // Do not flag preceeding copytoreg stuff together with the following stuff.
1260     InFlag = SDValue();
1261     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1262       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1263                                RegsToPass[i].second, InFlag);
1264       InFlag = Chain.getValue(1);
1265     }
1266     InFlag =SDValue();
1267   }
1268
1269   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1270   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1271   // node so that legalize doesn't hack it.
1272   bool isDirect = false;
1273   bool isARMFunc = false;
1274   bool isLocalARMFunc = false;
1275   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1276
1277   if (EnableARMLongCalls) {
1278     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1279             && "long-calls with non-static relocation model!");
1280     // Handle a global address or an external symbol. If it's not one of
1281     // those, the target's already in a register, so we don't need to do
1282     // anything extra.
1283     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1284       const GlobalValue *GV = G->getGlobal();
1285       // Create a constant pool entry for the callee address
1286       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1287       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1288                                                            ARMPCLabelIndex,
1289                                                            ARMCP::CPValue, 0);
1290       // Get the address of the callee into a register
1291       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1292       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1293       Callee = DAG.getLoad(getPointerTy(), dl,
1294                            DAG.getEntryNode(), CPAddr,
1295                            MachinePointerInfo::getConstantPool(),
1296                            false, false, 0);
1297     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1298       const char *Sym = S->getSymbol();
1299
1300       // Create a constant pool entry for the callee address
1301       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1302       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1303                                                        Sym, ARMPCLabelIndex, 0);
1304       // Get the address of the callee into a register
1305       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1306       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1307       Callee = DAG.getLoad(getPointerTy(), dl,
1308                            DAG.getEntryNode(), CPAddr,
1309                            MachinePointerInfo::getConstantPool(),
1310                            false, false, 0);
1311     }
1312   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1313     const GlobalValue *GV = G->getGlobal();
1314     isDirect = true;
1315     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1316     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1317                    getTargetMachine().getRelocationModel() != Reloc::Static;
1318     isARMFunc = !Subtarget->isThumb() || isStub;
1319     // ARM call to a local ARM function is predicable.
1320     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1321     // tBX takes a register source operand.
1322     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1323       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1324       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1325                                                            ARMPCLabelIndex,
1326                                                            ARMCP::CPValue, 4);
1327       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1328       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1329       Callee = DAG.getLoad(getPointerTy(), dl,
1330                            DAG.getEntryNode(), CPAddr,
1331                            MachinePointerInfo::getConstantPool(),
1332                            false, false, 0);
1333       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1334       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1335                            getPointerTy(), Callee, PICLabel);
1336     } else {
1337       // On ELF targets for PIC code, direct calls should go through the PLT
1338       unsigned OpFlags = 0;
1339       if (Subtarget->isTargetELF() &&
1340                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1341         OpFlags = ARMII::MO_PLT;
1342       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1343     }
1344   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1345     isDirect = true;
1346     bool isStub = Subtarget->isTargetDarwin() &&
1347                   getTargetMachine().getRelocationModel() != Reloc::Static;
1348     isARMFunc = !Subtarget->isThumb() || isStub;
1349     // tBX takes a register source operand.
1350     const char *Sym = S->getSymbol();
1351     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1352       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1353       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1354                                                        Sym, ARMPCLabelIndex, 4);
1355       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1356       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1357       Callee = DAG.getLoad(getPointerTy(), dl,
1358                            DAG.getEntryNode(), CPAddr,
1359                            MachinePointerInfo::getConstantPool(),
1360                            false, false, 0);
1361       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1362       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1363                            getPointerTy(), Callee, PICLabel);
1364     } else {
1365       unsigned OpFlags = 0;
1366       // On ELF targets for PIC code, direct calls should go through the PLT
1367       if (Subtarget->isTargetELF() &&
1368                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1369         OpFlags = ARMII::MO_PLT;
1370       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1371     }
1372   }
1373
1374   // FIXME: handle tail calls differently.
1375   unsigned CallOpc;
1376   if (Subtarget->isThumb()) {
1377     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1378       CallOpc = ARMISD::CALL_NOLINK;
1379     else
1380       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1381   } else {
1382     CallOpc = (isDirect || Subtarget->hasV5TOps())
1383       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1384       : ARMISD::CALL_NOLINK;
1385   }
1386
1387   std::vector<SDValue> Ops;
1388   Ops.push_back(Chain);
1389   Ops.push_back(Callee);
1390
1391   // Add argument registers to the end of the list so that they are known live
1392   // into the call.
1393   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1394     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1395                                   RegsToPass[i].second.getValueType()));
1396
1397   if (InFlag.getNode())
1398     Ops.push_back(InFlag);
1399
1400   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1401   if (isTailCall)
1402     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1403
1404   // Returns a chain and a flag for retval copy to use.
1405   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1406   InFlag = Chain.getValue(1);
1407
1408   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1409                              DAG.getIntPtrConstant(0, true), InFlag);
1410   if (!Ins.empty())
1411     InFlag = Chain.getValue(1);
1412
1413   // Handle result values, copying them out of physregs into vregs that we
1414   // return.
1415   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1416                          dl, DAG, InVals);
1417 }
1418
1419 /// MatchingStackOffset - Return true if the given stack call argument is
1420 /// already available in the same position (relatively) of the caller's
1421 /// incoming argument stack.
1422 static
1423 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1424                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1425                          const ARMInstrInfo *TII) {
1426   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1427   int FI = INT_MAX;
1428   if (Arg.getOpcode() == ISD::CopyFromReg) {
1429     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1430     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1431       return false;
1432     MachineInstr *Def = MRI->getVRegDef(VR);
1433     if (!Def)
1434       return false;
1435     if (!Flags.isByVal()) {
1436       if (!TII->isLoadFromStackSlot(Def, FI))
1437         return false;
1438     } else {
1439       return false;
1440     }
1441   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1442     if (Flags.isByVal())
1443       // ByVal argument is passed in as a pointer but it's now being
1444       // dereferenced. e.g.
1445       // define @foo(%struct.X* %A) {
1446       //   tail call @bar(%struct.X* byval %A)
1447       // }
1448       return false;
1449     SDValue Ptr = Ld->getBasePtr();
1450     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1451     if (!FINode)
1452       return false;
1453     FI = FINode->getIndex();
1454   } else
1455     return false;
1456
1457   assert(FI != INT_MAX);
1458   if (!MFI->isFixedObjectIndex(FI))
1459     return false;
1460   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1461 }
1462
1463 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1464 /// for tail call optimization. Targets which want to do tail call
1465 /// optimization should implement this function.
1466 bool
1467 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1468                                                      CallingConv::ID CalleeCC,
1469                                                      bool isVarArg,
1470                                                      bool isCalleeStructRet,
1471                                                      bool isCallerStructRet,
1472                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1473                                     const SmallVectorImpl<SDValue> &OutVals,
1474                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1475                                                      SelectionDAG& DAG) const {
1476   const Function *CallerF = DAG.getMachineFunction().getFunction();
1477   CallingConv::ID CallerCC = CallerF->getCallingConv();
1478   bool CCMatch = CallerCC == CalleeCC;
1479
1480   // Look for obvious safe cases to perform tail call optimization that do not
1481   // require ABI changes. This is what gcc calls sibcall.
1482
1483   // Do not sibcall optimize vararg calls unless the call site is not passing
1484   // any arguments.
1485   if (isVarArg && !Outs.empty())
1486     return false;
1487
1488   // Also avoid sibcall optimization if either caller or callee uses struct
1489   // return semantics.
1490   if (isCalleeStructRet || isCallerStructRet)
1491     return false;
1492
1493   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1494   // emitEpilogue is not ready for them.
1495   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1496   // LR.  This means if we need to reload LR, it takes an extra instructions,
1497   // which outweighs the value of the tail call; but here we don't know yet
1498   // whether LR is going to be used.  Probably the right approach is to
1499   // generate the tail call here and turn it back into CALL/RET in
1500   // emitEpilogue if LR is used.
1501   if (Subtarget->isThumb1Only())
1502     return false;
1503
1504   // For the moment, we can only do this to functions defined in this
1505   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1506   // or vice versa, is not easily fixed up in the linker unlike BL.
1507   // (We could do this by loading the address of the callee into a register;
1508   // that is an extra instruction over the direct call and burns a register
1509   // as well, so is not likely to be a win.)
1510
1511   // It might be safe to remove this restriction on non-Darwin.
1512
1513   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1514   // but we need to make sure there are enough registers; the only valid
1515   // registers are the 4 used for parameters.  We don't currently do this
1516   // case.
1517   if (isa<ExternalSymbolSDNode>(Callee))
1518       return false;
1519
1520   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1521     const GlobalValue *GV = G->getGlobal();
1522     if (GV->isDeclaration() || GV->isWeakForLinker())
1523       return false;
1524   }
1525
1526   // If the calling conventions do not match, then we'd better make sure the
1527   // results are returned in the same way as what the caller expects.
1528   if (!CCMatch) {
1529     SmallVector<CCValAssign, 16> RVLocs1;
1530     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1531                     RVLocs1, *DAG.getContext());
1532     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1533
1534     SmallVector<CCValAssign, 16> RVLocs2;
1535     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1536                     RVLocs2, *DAG.getContext());
1537     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1538
1539     if (RVLocs1.size() != RVLocs2.size())
1540       return false;
1541     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1542       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1543         return false;
1544       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1545         return false;
1546       if (RVLocs1[i].isRegLoc()) {
1547         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1548           return false;
1549       } else {
1550         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1551           return false;
1552       }
1553     }
1554   }
1555
1556   // If the callee takes no arguments then go on to check the results of the
1557   // call.
1558   if (!Outs.empty()) {
1559     // Check if stack adjustment is needed. For now, do not do this if any
1560     // argument is passed on the stack.
1561     SmallVector<CCValAssign, 16> ArgLocs;
1562     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1563                    ArgLocs, *DAG.getContext());
1564     CCInfo.AnalyzeCallOperands(Outs,
1565                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1566     if (CCInfo.getNextStackOffset()) {
1567       MachineFunction &MF = DAG.getMachineFunction();
1568
1569       // Check if the arguments are already laid out in the right way as
1570       // the caller's fixed stack objects.
1571       MachineFrameInfo *MFI = MF.getFrameInfo();
1572       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1573       const ARMInstrInfo *TII =
1574         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1575       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1576            i != e;
1577            ++i, ++realArgIdx) {
1578         CCValAssign &VA = ArgLocs[i];
1579         EVT RegVT = VA.getLocVT();
1580         SDValue Arg = OutVals[realArgIdx];
1581         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1582         if (VA.getLocInfo() == CCValAssign::Indirect)
1583           return false;
1584         if (VA.needsCustom()) {
1585           // f64 and vector types are split into multiple registers or
1586           // register/stack-slot combinations.  The types will not match
1587           // the registers; give up on memory f64 refs until we figure
1588           // out what to do about this.
1589           if (!VA.isRegLoc())
1590             return false;
1591           if (!ArgLocs[++i].isRegLoc())
1592             return false;
1593           if (RegVT == MVT::v2f64) {
1594             if (!ArgLocs[++i].isRegLoc())
1595               return false;
1596             if (!ArgLocs[++i].isRegLoc())
1597               return false;
1598           }
1599         } else if (!VA.isRegLoc()) {
1600           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1601                                    MFI, MRI, TII))
1602             return false;
1603         }
1604       }
1605     }
1606   }
1607
1608   return true;
1609 }
1610
1611 SDValue
1612 ARMTargetLowering::LowerReturn(SDValue Chain,
1613                                CallingConv::ID CallConv, bool isVarArg,
1614                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1615                                const SmallVectorImpl<SDValue> &OutVals,
1616                                DebugLoc dl, SelectionDAG &DAG) const {
1617
1618   // CCValAssign - represent the assignment of the return value to a location.
1619   SmallVector<CCValAssign, 16> RVLocs;
1620
1621   // CCState - Info about the registers and stack slots.
1622   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1623                  *DAG.getContext());
1624
1625   // Analyze outgoing return values.
1626   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1627                                                isVarArg));
1628
1629   // If this is the first return lowered for this function, add
1630   // the regs to the liveout set for the function.
1631   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1632     for (unsigned i = 0; i != RVLocs.size(); ++i)
1633       if (RVLocs[i].isRegLoc())
1634         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1635   }
1636
1637   SDValue Flag;
1638
1639   // Copy the result values into the output registers.
1640   for (unsigned i = 0, realRVLocIdx = 0;
1641        i != RVLocs.size();
1642        ++i, ++realRVLocIdx) {
1643     CCValAssign &VA = RVLocs[i];
1644     assert(VA.isRegLoc() && "Can only return in registers!");
1645
1646     SDValue Arg = OutVals[realRVLocIdx];
1647
1648     switch (VA.getLocInfo()) {
1649     default: llvm_unreachable("Unknown loc info!");
1650     case CCValAssign::Full: break;
1651     case CCValAssign::BCvt:
1652       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1653       break;
1654     }
1655
1656     if (VA.needsCustom()) {
1657       if (VA.getLocVT() == MVT::v2f64) {
1658         // Extract the first half and return it in two registers.
1659         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1660                                    DAG.getConstant(0, MVT::i32));
1661         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1662                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1663
1664         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1665         Flag = Chain.getValue(1);
1666         VA = RVLocs[++i]; // skip ahead to next loc
1667         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1668                                  HalfGPRs.getValue(1), Flag);
1669         Flag = Chain.getValue(1);
1670         VA = RVLocs[++i]; // skip ahead to next loc
1671
1672         // Extract the 2nd half and fall through to handle it as an f64 value.
1673         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1674                           DAG.getConstant(1, MVT::i32));
1675       }
1676       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1677       // available.
1678       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1679                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1680       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1681       Flag = Chain.getValue(1);
1682       VA = RVLocs[++i]; // skip ahead to next loc
1683       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1684                                Flag);
1685     } else
1686       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1687
1688     // Guarantee that all emitted copies are
1689     // stuck together, avoiding something bad.
1690     Flag = Chain.getValue(1);
1691   }
1692
1693   SDValue result;
1694   if (Flag.getNode())
1695     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1696   else // Return Void
1697     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1698
1699   return result;
1700 }
1701
1702 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1703 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1704 // one of the above mentioned nodes. It has to be wrapped because otherwise
1705 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1706 // be used to form addressing mode. These wrapped nodes will be selected
1707 // into MOVi.
1708 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1709   EVT PtrVT = Op.getValueType();
1710   // FIXME there is no actual debug info here
1711   DebugLoc dl = Op.getDebugLoc();
1712   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1713   SDValue Res;
1714   if (CP->isMachineConstantPoolEntry())
1715     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1716                                     CP->getAlignment());
1717   else
1718     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1719                                     CP->getAlignment());
1720   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1721 }
1722
1723 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1724   return MachineJumpTableInfo::EK_Inline;
1725 }
1726
1727 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1728                                              SelectionDAG &DAG) const {
1729   MachineFunction &MF = DAG.getMachineFunction();
1730   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1731   unsigned ARMPCLabelIndex = 0;
1732   DebugLoc DL = Op.getDebugLoc();
1733   EVT PtrVT = getPointerTy();
1734   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1735   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1736   SDValue CPAddr;
1737   if (RelocM == Reloc::Static) {
1738     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1739   } else {
1740     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1741     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1742     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1743                                                          ARMCP::CPBlockAddress,
1744                                                          PCAdj);
1745     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1746   }
1747   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1748   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1749                                MachinePointerInfo::getConstantPool(),
1750                                false, false, 0);
1751   if (RelocM == Reloc::Static)
1752     return Result;
1753   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1754   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1755 }
1756
1757 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1758 SDValue
1759 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1760                                                  SelectionDAG &DAG) const {
1761   DebugLoc dl = GA->getDebugLoc();
1762   EVT PtrVT = getPointerTy();
1763   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1764   MachineFunction &MF = DAG.getMachineFunction();
1765   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1766   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1767   ARMConstantPoolValue *CPV =
1768     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1769                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1770   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1771   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1772   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1773                          MachinePointerInfo::getConstantPool(),
1774                          false, false, 0);
1775   SDValue Chain = Argument.getValue(1);
1776
1777   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1778   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1779
1780   // call __tls_get_addr.
1781   ArgListTy Args;
1782   ArgListEntry Entry;
1783   Entry.Node = Argument;
1784   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1785   Args.push_back(Entry);
1786   // FIXME: is there useful debug info available here?
1787   std::pair<SDValue, SDValue> CallResult =
1788     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1789                 false, false, false, false,
1790                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1791                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1792   return CallResult.first;
1793 }
1794
1795 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1796 // "local exec" model.
1797 SDValue
1798 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1799                                         SelectionDAG &DAG) const {
1800   const GlobalValue *GV = GA->getGlobal();
1801   DebugLoc dl = GA->getDebugLoc();
1802   SDValue Offset;
1803   SDValue Chain = DAG.getEntryNode();
1804   EVT PtrVT = getPointerTy();
1805   // Get the Thread Pointer
1806   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1807
1808   if (GV->isDeclaration()) {
1809     MachineFunction &MF = DAG.getMachineFunction();
1810     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1811     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1812     // Initial exec model.
1813     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1814     ARMConstantPoolValue *CPV =
1815       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1816                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1817     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1818     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1819     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1820                          MachinePointerInfo::getConstantPool(),
1821                          false, false, 0);
1822     Chain = Offset.getValue(1);
1823
1824     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1825     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1826
1827     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1828                          MachinePointerInfo::getConstantPool(),
1829                          false, false, 0);
1830   } else {
1831     // local exec model
1832     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1833     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1834     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1835     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1836                          MachinePointerInfo::getConstantPool(),
1837                          false, false, 0);
1838   }
1839
1840   // The address of the thread local variable is the add of the thread
1841   // pointer with the offset of the variable.
1842   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1843 }
1844
1845 SDValue
1846 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1847   // TODO: implement the "local dynamic" model
1848   assert(Subtarget->isTargetELF() &&
1849          "TLS not implemented for non-ELF targets");
1850   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1851   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1852   // otherwise use the "Local Exec" TLS Model
1853   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1854     return LowerToTLSGeneralDynamicModel(GA, DAG);
1855   else
1856     return LowerToTLSExecModels(GA, DAG);
1857 }
1858
1859 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1860                                                  SelectionDAG &DAG) const {
1861   EVT PtrVT = getPointerTy();
1862   DebugLoc dl = Op.getDebugLoc();
1863   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1864   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1865   if (RelocM == Reloc::PIC_) {
1866     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1867     ARMConstantPoolValue *CPV =
1868       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1869     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1870     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1871     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1872                                  CPAddr,
1873                                  MachinePointerInfo::getConstantPool(),
1874                                  false, false, 0);
1875     SDValue Chain = Result.getValue(1);
1876     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1877     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1878     if (!UseGOTOFF)
1879       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1880                            MachinePointerInfo::getGOT(), false, false, 0);
1881     return Result;
1882   } else {
1883     // If we have T2 ops, we can materialize the address directly via movt/movw
1884     // pair. This is always cheaper.
1885     if (Subtarget->useMovt()) {
1886       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1887                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1888     } else {
1889       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1890       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1891       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1892                          MachinePointerInfo::getConstantPool(),
1893                          false, false, 0);
1894     }
1895   }
1896 }
1897
1898 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1899                                                     SelectionDAG &DAG) const {
1900   MachineFunction &MF = DAG.getMachineFunction();
1901   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1902   unsigned ARMPCLabelIndex = 0;
1903   EVT PtrVT = getPointerTy();
1904   DebugLoc dl = Op.getDebugLoc();
1905   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1906   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1907   SDValue CPAddr;
1908   if (RelocM == Reloc::Static)
1909     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1910   else {
1911     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1912     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1913     ARMConstantPoolValue *CPV =
1914       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1915     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1916   }
1917   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1918
1919   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1920                                MachinePointerInfo::getConstantPool(),
1921                                false, false, 0);
1922   SDValue Chain = Result.getValue(1);
1923
1924   if (RelocM == Reloc::PIC_) {
1925     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1926     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1927   }
1928
1929   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1930     Result = DAG.getLoad(PtrVT, dl, Chain, Result, MachinePointerInfo::getGOT(),
1931                          false, false, 0);
1932
1933   return Result;
1934 }
1935
1936 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1937                                                     SelectionDAG &DAG) const {
1938   assert(Subtarget->isTargetELF() &&
1939          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1940   MachineFunction &MF = DAG.getMachineFunction();
1941   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1942   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1943   EVT PtrVT = getPointerTy();
1944   DebugLoc dl = Op.getDebugLoc();
1945   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1946   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1947                                                        "_GLOBAL_OFFSET_TABLE_",
1948                                                        ARMPCLabelIndex, PCAdj);
1949   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1950   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1951   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1952                                MachinePointerInfo::getConstantPool(),
1953                                false, false, 0);
1954   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1955   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1956 }
1957
1958 SDValue
1959 ARMTargetLowering::LowerEH_SJLJ_DISPATCHSETUP(SDValue Op, SelectionDAG &DAG)
1960   const {
1961   DebugLoc dl = Op.getDebugLoc();
1962   return DAG.getNode(ARMISD::EH_SJLJ_DISPATCHSETUP, dl, MVT::Other,
1963                      Op.getOperand(0), Op.getOperand(1));
1964 }
1965
1966 SDValue
1967 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1968   DebugLoc dl = Op.getDebugLoc();
1969   SDValue Val = DAG.getConstant(0, MVT::i32);
1970   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1971                      Op.getOperand(1), Val);
1972 }
1973
1974 SDValue
1975 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1976   DebugLoc dl = Op.getDebugLoc();
1977   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1978                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1979 }
1980
1981 SDValue
1982 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1983                                           const ARMSubtarget *Subtarget) const {
1984   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1985   DebugLoc dl = Op.getDebugLoc();
1986   switch (IntNo) {
1987   default: return SDValue();    // Don't custom lower most intrinsics.
1988   case Intrinsic::arm_thread_pointer: {
1989     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1990     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1991   }
1992   case Intrinsic::eh_sjlj_lsda: {
1993     MachineFunction &MF = DAG.getMachineFunction();
1994     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1995     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1996     EVT PtrVT = getPointerTy();
1997     DebugLoc dl = Op.getDebugLoc();
1998     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1999     SDValue CPAddr;
2000     unsigned PCAdj = (RelocM != Reloc::PIC_)
2001       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2002     ARMConstantPoolValue *CPV =
2003       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
2004                                ARMCP::CPLSDA, PCAdj);
2005     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2006     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2007     SDValue Result =
2008       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2009                   MachinePointerInfo::getConstantPool(),
2010                   false, false, 0);
2011
2012     if (RelocM == Reloc::PIC_) {
2013       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2014       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2015     }
2016     return Result;
2017   }
2018   }
2019 }
2020
2021 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
2022                                const ARMSubtarget *Subtarget) {
2023   DebugLoc dl = Op.getDebugLoc();
2024   SDValue Op5 = Op.getOperand(5);
2025   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
2026   // Some subtargets which have dmb and dsb instructions can handle barriers
2027   // directly. Some ARMv6 cpus can support them with the help of mcr
2028   // instruction. Thumb1 and pre-v6 ARM mode use a libcall instead and should
2029   // never get here.
2030   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
2031   if (Subtarget->hasDataBarrier())
2032     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
2033   else {
2034     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb1Only() &&
2035            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2036     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
2037                        DAG.getConstant(0, MVT::i32));
2038   }
2039 }
2040
2041 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2042   MachineFunction &MF = DAG.getMachineFunction();
2043   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2044
2045   // vastart just stores the address of the VarArgsFrameIndex slot into the
2046   // memory location argument.
2047   DebugLoc dl = Op.getDebugLoc();
2048   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2049   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2050   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2051   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2052                       MachinePointerInfo(SV), false, false, 0);
2053 }
2054
2055 SDValue
2056 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2057                                         SDValue &Root, SelectionDAG &DAG,
2058                                         DebugLoc dl) const {
2059   MachineFunction &MF = DAG.getMachineFunction();
2060   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2061
2062   TargetRegisterClass *RC;
2063   if (AFI->isThumb1OnlyFunction())
2064     RC = ARM::tGPRRegisterClass;
2065   else
2066     RC = ARM::GPRRegisterClass;
2067
2068   // Transform the arguments stored in physical registers into virtual ones.
2069   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2070   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2071
2072   SDValue ArgValue2;
2073   if (NextVA.isMemLoc()) {
2074     MachineFrameInfo *MFI = MF.getFrameInfo();
2075     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2076
2077     // Create load node to retrieve arguments from the stack.
2078     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2079     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2080                             MachinePointerInfo::getFixedStack(FI),
2081                             false, false, 0);
2082   } else {
2083     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2084     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2085   }
2086
2087   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2088 }
2089
2090 SDValue
2091 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2092                                         CallingConv::ID CallConv, bool isVarArg,
2093                                         const SmallVectorImpl<ISD::InputArg>
2094                                           &Ins,
2095                                         DebugLoc dl, SelectionDAG &DAG,
2096                                         SmallVectorImpl<SDValue> &InVals)
2097                                           const {
2098
2099   MachineFunction &MF = DAG.getMachineFunction();
2100   MachineFrameInfo *MFI = MF.getFrameInfo();
2101
2102   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2103
2104   // Assign locations to all of the incoming arguments.
2105   SmallVector<CCValAssign, 16> ArgLocs;
2106   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2107                  *DAG.getContext());
2108   CCInfo.AnalyzeFormalArguments(Ins,
2109                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2110                                                   isVarArg));
2111
2112   SmallVector<SDValue, 16> ArgValues;
2113
2114   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2115     CCValAssign &VA = ArgLocs[i];
2116
2117     // Arguments stored in registers.
2118     if (VA.isRegLoc()) {
2119       EVT RegVT = VA.getLocVT();
2120
2121       SDValue ArgValue;
2122       if (VA.needsCustom()) {
2123         // f64 and vector types are split up into multiple registers or
2124         // combinations of registers and stack slots.
2125         if (VA.getLocVT() == MVT::v2f64) {
2126           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2127                                                    Chain, DAG, dl);
2128           VA = ArgLocs[++i]; // skip ahead to next loc
2129           SDValue ArgValue2;
2130           if (VA.isMemLoc()) {
2131             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2132             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2133             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2134                                     MachinePointerInfo::getFixedStack(FI),
2135                                     false, false, 0);
2136           } else {
2137             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2138                                              Chain, DAG, dl);
2139           }
2140           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2141           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2142                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2143           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2144                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2145         } else
2146           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2147
2148       } else {
2149         TargetRegisterClass *RC;
2150
2151         if (RegVT == MVT::f32)
2152           RC = ARM::SPRRegisterClass;
2153         else if (RegVT == MVT::f64)
2154           RC = ARM::DPRRegisterClass;
2155         else if (RegVT == MVT::v2f64)
2156           RC = ARM::QPRRegisterClass;
2157         else if (RegVT == MVT::i32)
2158           RC = (AFI->isThumb1OnlyFunction() ?
2159                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2160         else
2161           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2162
2163         // Transform the arguments in physical registers into virtual ones.
2164         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2165         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2166       }
2167
2168       // If this is an 8 or 16-bit value, it is really passed promoted
2169       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2170       // truncate to the right size.
2171       switch (VA.getLocInfo()) {
2172       default: llvm_unreachable("Unknown loc info!");
2173       case CCValAssign::Full: break;
2174       case CCValAssign::BCvt:
2175         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2176         break;
2177       case CCValAssign::SExt:
2178         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2179                                DAG.getValueType(VA.getValVT()));
2180         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2181         break;
2182       case CCValAssign::ZExt:
2183         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2184                                DAG.getValueType(VA.getValVT()));
2185         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2186         break;
2187       }
2188
2189       InVals.push_back(ArgValue);
2190
2191     } else { // VA.isRegLoc()
2192
2193       // sanity check
2194       assert(VA.isMemLoc());
2195       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2196
2197       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2198       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2199
2200       // Create load nodes to retrieve arguments from the stack.
2201       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2202       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2203                                    MachinePointerInfo::getFixedStack(FI),
2204                                    false, false, 0));
2205     }
2206   }
2207
2208   // varargs
2209   if (isVarArg) {
2210     static const unsigned GPRArgRegs[] = {
2211       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2212     };
2213
2214     unsigned NumGPRs = CCInfo.getFirstUnallocated
2215       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2216
2217     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2218     unsigned VARegSize = (4 - NumGPRs) * 4;
2219     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2220     unsigned ArgOffset = CCInfo.getNextStackOffset();
2221     if (VARegSaveSize) {
2222       // If this function is vararg, store any remaining integer argument regs
2223       // to their spots on the stack so that they may be loaded by deferencing
2224       // the result of va_next.
2225       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2226       AFI->setVarArgsFrameIndex(
2227         MFI->CreateFixedObject(VARegSaveSize,
2228                                ArgOffset + VARegSaveSize - VARegSize,
2229                                false));
2230       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2231                                       getPointerTy());
2232
2233       SmallVector<SDValue, 4> MemOps;
2234       for (; NumGPRs < 4; ++NumGPRs) {
2235         TargetRegisterClass *RC;
2236         if (AFI->isThumb1OnlyFunction())
2237           RC = ARM::tGPRRegisterClass;
2238         else
2239           RC = ARM::GPRRegisterClass;
2240
2241         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2242         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2243         SDValue Store =
2244           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2245                MachinePointerInfo::getFixedStack(AFI->getVarArgsFrameIndex()),
2246                        false, false, 0);
2247         MemOps.push_back(Store);
2248         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2249                           DAG.getConstant(4, getPointerTy()));
2250       }
2251       if (!MemOps.empty())
2252         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2253                             &MemOps[0], MemOps.size());
2254     } else
2255       // This will point to the next argument passed via stack.
2256       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2257   }
2258
2259   return Chain;
2260 }
2261
2262 /// isFloatingPointZero - Return true if this is +0.0.
2263 static bool isFloatingPointZero(SDValue Op) {
2264   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2265     return CFP->getValueAPF().isPosZero();
2266   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2267     // Maybe this has already been legalized into the constant pool?
2268     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2269       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2270       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2271         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2272           return CFP->getValueAPF().isPosZero();
2273     }
2274   }
2275   return false;
2276 }
2277
2278 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2279 /// the given operands.
2280 SDValue
2281 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2282                              SDValue &ARMcc, SelectionDAG &DAG,
2283                              DebugLoc dl) const {
2284   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2285     unsigned C = RHSC->getZExtValue();
2286     if (!isLegalICmpImmediate(C)) {
2287       // Constant does not fit, try adjusting it by one?
2288       switch (CC) {
2289       default: break;
2290       case ISD::SETLT:
2291       case ISD::SETGE:
2292         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2293           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2294           RHS = DAG.getConstant(C-1, MVT::i32);
2295         }
2296         break;
2297       case ISD::SETULT:
2298       case ISD::SETUGE:
2299         if (C != 0 && isLegalICmpImmediate(C-1)) {
2300           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2301           RHS = DAG.getConstant(C-1, MVT::i32);
2302         }
2303         break;
2304       case ISD::SETLE:
2305       case ISD::SETGT:
2306         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2307           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2308           RHS = DAG.getConstant(C+1, MVT::i32);
2309         }
2310         break;
2311       case ISD::SETULE:
2312       case ISD::SETUGT:
2313         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2314           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2315           RHS = DAG.getConstant(C+1, MVT::i32);
2316         }
2317         break;
2318       }
2319     }
2320   }
2321
2322   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2323   ARMISD::NodeType CompareType;
2324   switch (CondCode) {
2325   default:
2326     CompareType = ARMISD::CMP;
2327     break;
2328   case ARMCC::EQ:
2329   case ARMCC::NE:
2330     // Uses only Z Flag
2331     CompareType = ARMISD::CMPZ;
2332     break;
2333   }
2334   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2335   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2336 }
2337
2338 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2339 SDValue
2340 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2341                              DebugLoc dl) const {
2342   SDValue Cmp;
2343   if (!isFloatingPointZero(RHS))
2344     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2345   else
2346     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2347   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2348 }
2349
2350 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2351   SDValue Cond = Op.getOperand(0);
2352   SDValue SelectTrue = Op.getOperand(1);
2353   SDValue SelectFalse = Op.getOperand(2);
2354   DebugLoc dl = Op.getDebugLoc();
2355
2356   // Convert:
2357   //
2358   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2359   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2360   //
2361   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2362     const ConstantSDNode *CMOVTrue =
2363       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2364     const ConstantSDNode *CMOVFalse =
2365       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2366
2367     if (CMOVTrue && CMOVFalse) {
2368       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2369       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2370
2371       SDValue True;
2372       SDValue False;
2373       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2374         True = SelectTrue;
2375         False = SelectFalse;
2376       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2377         True = SelectFalse;
2378         False = SelectTrue;
2379       }
2380
2381       if (True.getNode() && False.getNode()) {
2382         EVT VT = Cond.getValueType();
2383         SDValue ARMcc = Cond.getOperand(2);
2384         SDValue CCR = Cond.getOperand(3);
2385         SDValue Cmp = Cond.getOperand(4);
2386         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2387       }
2388     }
2389   }
2390
2391   return DAG.getSelectCC(dl, Cond,
2392                          DAG.getConstant(0, Cond.getValueType()),
2393                          SelectTrue, SelectFalse, ISD::SETNE);
2394 }
2395
2396 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2397   EVT VT = Op.getValueType();
2398   SDValue LHS = Op.getOperand(0);
2399   SDValue RHS = Op.getOperand(1);
2400   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2401   SDValue TrueVal = Op.getOperand(2);
2402   SDValue FalseVal = Op.getOperand(3);
2403   DebugLoc dl = Op.getDebugLoc();
2404
2405   if (LHS.getValueType() == MVT::i32) {
2406     SDValue ARMcc;
2407     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2408     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2409     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2410   }
2411
2412   ARMCC::CondCodes CondCode, CondCode2;
2413   FPCCToARMCC(CC, CondCode, CondCode2);
2414
2415   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2416   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2417   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2418   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2419                                ARMcc, CCR, Cmp);
2420   if (CondCode2 != ARMCC::AL) {
2421     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2422     // FIXME: Needs another CMP because flag can have but one use.
2423     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2424     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2425                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2426   }
2427   return Result;
2428 }
2429
2430 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2431 /// to morph to an integer compare sequence.
2432 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2433                            const ARMSubtarget *Subtarget) {
2434   SDNode *N = Op.getNode();
2435   if (!N->hasOneUse())
2436     // Otherwise it requires moving the value from fp to integer registers.
2437     return false;
2438   if (!N->getNumValues())
2439     return false;
2440   EVT VT = Op.getValueType();
2441   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2442     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2443     // vmrs are very slow, e.g. cortex-a8.
2444     return false;
2445
2446   if (isFloatingPointZero(Op)) {
2447     SeenZero = true;
2448     return true;
2449   }
2450   return ISD::isNormalLoad(N);
2451 }
2452
2453 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2454   if (isFloatingPointZero(Op))
2455     return DAG.getConstant(0, MVT::i32);
2456
2457   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2458     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2459                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
2460                        Ld->isVolatile(), Ld->isNonTemporal(),
2461                        Ld->getAlignment());
2462
2463   llvm_unreachable("Unknown VFP cmp argument!");
2464 }
2465
2466 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2467                            SDValue &RetVal1, SDValue &RetVal2) {
2468   if (isFloatingPointZero(Op)) {
2469     RetVal1 = DAG.getConstant(0, MVT::i32);
2470     RetVal2 = DAG.getConstant(0, MVT::i32);
2471     return;
2472   }
2473
2474   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2475     SDValue Ptr = Ld->getBasePtr();
2476     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2477                           Ld->getChain(), Ptr,
2478                           Ld->getPointerInfo(),
2479                           Ld->isVolatile(), Ld->isNonTemporal(),
2480                           Ld->getAlignment());
2481
2482     EVT PtrType = Ptr.getValueType();
2483     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2484     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2485                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2486     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2487                           Ld->getChain(), NewPtr,
2488                           Ld->getPointerInfo().getWithOffset(4),
2489                           Ld->isVolatile(), Ld->isNonTemporal(),
2490                           NewAlign);
2491     return;
2492   }
2493
2494   llvm_unreachable("Unknown VFP cmp argument!");
2495 }
2496
2497 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2498 /// f32 and even f64 comparisons to integer ones.
2499 SDValue
2500 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2501   SDValue Chain = Op.getOperand(0);
2502   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2503   SDValue LHS = Op.getOperand(2);
2504   SDValue RHS = Op.getOperand(3);
2505   SDValue Dest = Op.getOperand(4);
2506   DebugLoc dl = Op.getDebugLoc();
2507
2508   bool SeenZero = false;
2509   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2510       canChangeToInt(RHS, SeenZero, Subtarget) &&
2511       // If one of the operand is zero, it's safe to ignore the NaN case since
2512       // we only care about equality comparisons.
2513       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2514     // If unsafe fp math optimization is enabled and there are no othter uses of
2515     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2516     // to an integer comparison.
2517     if (CC == ISD::SETOEQ)
2518       CC = ISD::SETEQ;
2519     else if (CC == ISD::SETUNE)
2520       CC = ISD::SETNE;
2521
2522     SDValue ARMcc;
2523     if (LHS.getValueType() == MVT::f32) {
2524       LHS = bitcastf32Toi32(LHS, DAG);
2525       RHS = bitcastf32Toi32(RHS, DAG);
2526       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2527       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2528       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2529                          Chain, Dest, ARMcc, CCR, Cmp);
2530     }
2531
2532     SDValue LHS1, LHS2;
2533     SDValue RHS1, RHS2;
2534     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2535     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2536     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2537     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2538     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2539     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2540     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2541   }
2542
2543   return SDValue();
2544 }
2545
2546 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2547   SDValue Chain = Op.getOperand(0);
2548   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2549   SDValue LHS = Op.getOperand(2);
2550   SDValue RHS = Op.getOperand(3);
2551   SDValue Dest = Op.getOperand(4);
2552   DebugLoc dl = Op.getDebugLoc();
2553
2554   if (LHS.getValueType() == MVT::i32) {
2555     SDValue ARMcc;
2556     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2557     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2558     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2559                        Chain, Dest, ARMcc, CCR, Cmp);
2560   }
2561
2562   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2563
2564   if (UnsafeFPMath &&
2565       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2566        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2567     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2568     if (Result.getNode())
2569       return Result;
2570   }
2571
2572   ARMCC::CondCodes CondCode, CondCode2;
2573   FPCCToARMCC(CC, CondCode, CondCode2);
2574
2575   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2576   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2577   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2578   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2579   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2580   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2581   if (CondCode2 != ARMCC::AL) {
2582     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2583     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2584     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2585   }
2586   return Res;
2587 }
2588
2589 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2590   SDValue Chain = Op.getOperand(0);
2591   SDValue Table = Op.getOperand(1);
2592   SDValue Index = Op.getOperand(2);
2593   DebugLoc dl = Op.getDebugLoc();
2594
2595   EVT PTy = getPointerTy();
2596   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2597   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2598   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2599   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2600   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2601   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2602   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2603   if (Subtarget->isThumb2()) {
2604     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2605     // which does another jump to the destination. This also makes it easier
2606     // to translate it to TBB / TBH later.
2607     // FIXME: This might not work if the function is extremely large.
2608     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2609                        Addr, Op.getOperand(2), JTI, UId);
2610   }
2611   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2612     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2613                        MachinePointerInfo::getJumpTable(),
2614                        false, false, 0);
2615     Chain = Addr.getValue(1);
2616     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2617     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2618   } else {
2619     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2620                        MachinePointerInfo::getJumpTable(), false, false, 0);
2621     Chain = Addr.getValue(1);
2622     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2623   }
2624 }
2625
2626 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2627   DebugLoc dl = Op.getDebugLoc();
2628   unsigned Opc;
2629
2630   switch (Op.getOpcode()) {
2631   default:
2632     assert(0 && "Invalid opcode!");
2633   case ISD::FP_TO_SINT:
2634     Opc = ARMISD::FTOSI;
2635     break;
2636   case ISD::FP_TO_UINT:
2637     Opc = ARMISD::FTOUI;
2638     break;
2639   }
2640   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2641   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2642 }
2643
2644 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2645   EVT VT = Op.getValueType();
2646   DebugLoc dl = Op.getDebugLoc();
2647   unsigned Opc;
2648
2649   switch (Op.getOpcode()) {
2650   default:
2651     assert(0 && "Invalid opcode!");
2652   case ISD::SINT_TO_FP:
2653     Opc = ARMISD::SITOF;
2654     break;
2655   case ISD::UINT_TO_FP:
2656     Opc = ARMISD::UITOF;
2657     break;
2658   }
2659
2660   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2661   return DAG.getNode(Opc, dl, VT, Op);
2662 }
2663
2664 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2665   // Implement fcopysign with a fabs and a conditional fneg.
2666   SDValue Tmp0 = Op.getOperand(0);
2667   SDValue Tmp1 = Op.getOperand(1);
2668   DebugLoc dl = Op.getDebugLoc();
2669   EVT VT = Op.getValueType();
2670   EVT SrcVT = Tmp1.getValueType();
2671   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2672   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2673   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2674   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2675   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2676   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2677 }
2678
2679 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2680   MachineFunction &MF = DAG.getMachineFunction();
2681   MachineFrameInfo *MFI = MF.getFrameInfo();
2682   MFI->setReturnAddressIsTaken(true);
2683
2684   EVT VT = Op.getValueType();
2685   DebugLoc dl = Op.getDebugLoc();
2686   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2687   if (Depth) {
2688     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2689     SDValue Offset = DAG.getConstant(4, MVT::i32);
2690     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2691                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2692                        MachinePointerInfo(), false, false, 0);
2693   }
2694
2695   // Return LR, which contains the return address. Mark it an implicit live-in.
2696   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2697   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2698 }
2699
2700 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2701   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2702   MFI->setFrameAddressIsTaken(true);
2703
2704   EVT VT = Op.getValueType();
2705   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2706   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2707   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2708     ? ARM::R7 : ARM::R11;
2709   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2710   while (Depth--)
2711     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
2712                             MachinePointerInfo(),
2713                             false, false, 0);
2714   return FrameAddr;
2715 }
2716
2717 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2718 /// expand a bit convert where either the source or destination type is i64 to
2719 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2720 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2721 /// vectors), since the legalizer won't know what to do with that.
2722 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2723   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2724   DebugLoc dl = N->getDebugLoc();
2725   SDValue Op = N->getOperand(0);
2726
2727   // This function is only supposed to be called for i64 types, either as the
2728   // source or destination of the bit convert.
2729   EVT SrcVT = Op.getValueType();
2730   EVT DstVT = N->getValueType(0);
2731   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2732          "ExpandBIT_CONVERT called for non-i64 type");
2733
2734   // Turn i64->f64 into VMOVDRR.
2735   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2736     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2737                              DAG.getConstant(0, MVT::i32));
2738     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2739                              DAG.getConstant(1, MVT::i32));
2740     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2741                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2742   }
2743
2744   // Turn f64->i64 into VMOVRRD.
2745   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2746     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2747                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2748     // Merge the pieces into a single i64 value.
2749     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2750   }
2751
2752   return SDValue();
2753 }
2754
2755 /// getZeroVector - Returns a vector of specified type with all zero elements.
2756 /// Zero vectors are used to represent vector negation and in those cases
2757 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2758 /// not support i64 elements, so sometimes the zero vectors will need to be
2759 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2760 /// zero vector.
2761 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2762   assert(VT.isVector() && "Expected a vector type");
2763   // The canonical modified immediate encoding of a zero vector is....0!
2764   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2765   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2766   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2767   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2768 }
2769
2770 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2771 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2772 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2773                                                 SelectionDAG &DAG) const {
2774   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2775   EVT VT = Op.getValueType();
2776   unsigned VTBits = VT.getSizeInBits();
2777   DebugLoc dl = Op.getDebugLoc();
2778   SDValue ShOpLo = Op.getOperand(0);
2779   SDValue ShOpHi = Op.getOperand(1);
2780   SDValue ShAmt  = Op.getOperand(2);
2781   SDValue ARMcc;
2782   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2783
2784   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2785
2786   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2787                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2788   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2789   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2790                                    DAG.getConstant(VTBits, MVT::i32));
2791   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2792   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2793   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2794
2795   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2796   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2797                           ARMcc, DAG, dl);
2798   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2799   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2800                            CCR, Cmp);
2801
2802   SDValue Ops[2] = { Lo, Hi };
2803   return DAG.getMergeValues(Ops, 2, dl);
2804 }
2805
2806 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2807 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2808 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2809                                                SelectionDAG &DAG) const {
2810   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2811   EVT VT = Op.getValueType();
2812   unsigned VTBits = VT.getSizeInBits();
2813   DebugLoc dl = Op.getDebugLoc();
2814   SDValue ShOpLo = Op.getOperand(0);
2815   SDValue ShOpHi = Op.getOperand(1);
2816   SDValue ShAmt  = Op.getOperand(2);
2817   SDValue ARMcc;
2818
2819   assert(Op.getOpcode() == ISD::SHL_PARTS);
2820   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2821                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2822   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2823   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2824                                    DAG.getConstant(VTBits, MVT::i32));
2825   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2826   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2827
2828   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2829   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2830   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2831                           ARMcc, DAG, dl);
2832   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2833   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2834                            CCR, Cmp);
2835
2836   SDValue Ops[2] = { Lo, Hi };
2837   return DAG.getMergeValues(Ops, 2, dl);
2838 }
2839
2840 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
2841                                             SelectionDAG &DAG) const {
2842   // The rounding mode is in bits 23:22 of the FPSCR.
2843   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
2844   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
2845   // so that the shift + and get folded into a bitfield extract.
2846   DebugLoc dl = Op.getDebugLoc();
2847   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
2848                               DAG.getConstant(Intrinsic::arm_get_fpscr,
2849                                               MVT::i32));
2850   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
2851                                   DAG.getConstant(1U << 22, MVT::i32));
2852   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
2853                               DAG.getConstant(22, MVT::i32));
2854   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
2855                      DAG.getConstant(3, MVT::i32));
2856 }
2857
2858 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2859                          const ARMSubtarget *ST) {
2860   EVT VT = N->getValueType(0);
2861   DebugLoc dl = N->getDebugLoc();
2862
2863   if (!ST->hasV6T2Ops())
2864     return SDValue();
2865
2866   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2867   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2868 }
2869
2870 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2871                           const ARMSubtarget *ST) {
2872   EVT VT = N->getValueType(0);
2873   DebugLoc dl = N->getDebugLoc();
2874
2875   // Lower vector shifts on NEON to use VSHL.
2876   if (VT.isVector()) {
2877     assert(ST->hasNEON() && "unexpected vector shift");
2878
2879     // Left shifts translate directly to the vshiftu intrinsic.
2880     if (N->getOpcode() == ISD::SHL)
2881       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2882                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2883                          N->getOperand(0), N->getOperand(1));
2884
2885     assert((N->getOpcode() == ISD::SRA ||
2886             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2887
2888     // NEON uses the same intrinsics for both left and right shifts.  For
2889     // right shifts, the shift amounts are negative, so negate the vector of
2890     // shift amounts.
2891     EVT ShiftVT = N->getOperand(1).getValueType();
2892     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2893                                        getZeroVector(ShiftVT, DAG, dl),
2894                                        N->getOperand(1));
2895     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2896                                Intrinsic::arm_neon_vshifts :
2897                                Intrinsic::arm_neon_vshiftu);
2898     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2899                        DAG.getConstant(vshiftInt, MVT::i32),
2900                        N->getOperand(0), NegatedCount);
2901   }
2902
2903   // We can get here for a node like i32 = ISD::SHL i32, i64
2904   if (VT != MVT::i64)
2905     return SDValue();
2906
2907   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2908          "Unknown shift to lower!");
2909
2910   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2911   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2912       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2913     return SDValue();
2914
2915   // If we are in thumb mode, we don't have RRX.
2916   if (ST->isThumb1Only()) return SDValue();
2917
2918   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2919   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2920                            DAG.getConstant(0, MVT::i32));
2921   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2922                            DAG.getConstant(1, MVT::i32));
2923
2924   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2925   // captures the result into a carry flag.
2926   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2927   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2928
2929   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2930   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2931
2932   // Merge the pieces into a single i64 value.
2933  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2934 }
2935
2936 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2937   SDValue TmpOp0, TmpOp1;
2938   bool Invert = false;
2939   bool Swap = false;
2940   unsigned Opc = 0;
2941
2942   SDValue Op0 = Op.getOperand(0);
2943   SDValue Op1 = Op.getOperand(1);
2944   SDValue CC = Op.getOperand(2);
2945   EVT VT = Op.getValueType();
2946   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2947   DebugLoc dl = Op.getDebugLoc();
2948
2949   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2950     switch (SetCCOpcode) {
2951     default: llvm_unreachable("Illegal FP comparison"); break;
2952     case ISD::SETUNE:
2953     case ISD::SETNE:  Invert = true; // Fallthrough
2954     case ISD::SETOEQ:
2955     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2956     case ISD::SETOLT:
2957     case ISD::SETLT: Swap = true; // Fallthrough
2958     case ISD::SETOGT:
2959     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2960     case ISD::SETOLE:
2961     case ISD::SETLE:  Swap = true; // Fallthrough
2962     case ISD::SETOGE:
2963     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2964     case ISD::SETUGE: Swap = true; // Fallthrough
2965     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2966     case ISD::SETUGT: Swap = true; // Fallthrough
2967     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2968     case ISD::SETUEQ: Invert = true; // Fallthrough
2969     case ISD::SETONE:
2970       // Expand this to (OLT | OGT).
2971       TmpOp0 = Op0;
2972       TmpOp1 = Op1;
2973       Opc = ISD::OR;
2974       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2975       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2976       break;
2977     case ISD::SETUO: Invert = true; // Fallthrough
2978     case ISD::SETO:
2979       // Expand this to (OLT | OGE).
2980       TmpOp0 = Op0;
2981       TmpOp1 = Op1;
2982       Opc = ISD::OR;
2983       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2984       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2985       break;
2986     }
2987   } else {
2988     // Integer comparisons.
2989     switch (SetCCOpcode) {
2990     default: llvm_unreachable("Illegal integer comparison"); break;
2991     case ISD::SETNE:  Invert = true;
2992     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2993     case ISD::SETLT:  Swap = true;
2994     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2995     case ISD::SETLE:  Swap = true;
2996     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2997     case ISD::SETULT: Swap = true;
2998     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2999     case ISD::SETULE: Swap = true;
3000     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
3001     }
3002
3003     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
3004     if (Opc == ARMISD::VCEQ) {
3005
3006       SDValue AndOp;
3007       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3008         AndOp = Op0;
3009       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
3010         AndOp = Op1;
3011
3012       // Ignore bitconvert.
3013       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
3014         AndOp = AndOp.getOperand(0);
3015
3016       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
3017         Opc = ARMISD::VTST;
3018         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
3019         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
3020         Invert = !Invert;
3021       }
3022     }
3023   }
3024
3025   if (Swap)
3026     std::swap(Op0, Op1);
3027
3028   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3029
3030   if (Invert)
3031     Result = DAG.getNOT(dl, Result, VT);
3032
3033   return Result;
3034 }
3035
3036 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
3037 /// valid vector constant for a NEON instruction with a "modified immediate"
3038 /// operand (e.g., VMOV).  If so, return the encoded value.
3039 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
3040                                  unsigned SplatBitSize, SelectionDAG &DAG,
3041                                  EVT &VT, bool is128Bits, bool isVMOV) {
3042   unsigned OpCmode, Imm;
3043
3044   // SplatBitSize is set to the smallest size that splats the vector, so a
3045   // zero vector will always have SplatBitSize == 8.  However, NEON modified
3046   // immediate instructions others than VMOV do not support the 8-bit encoding
3047   // of a zero vector, and the default encoding of zero is supposed to be the
3048   // 32-bit version.
3049   if (SplatBits == 0)
3050     SplatBitSize = 32;
3051
3052   switch (SplatBitSize) {
3053   case 8:
3054     if (!isVMOV)
3055       return SDValue();
3056     // Any 1-byte value is OK.  Op=0, Cmode=1110.
3057     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
3058     OpCmode = 0xe;
3059     Imm = SplatBits;
3060     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
3061     break;
3062
3063   case 16:
3064     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
3065     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
3066     if ((SplatBits & ~0xff) == 0) {
3067       // Value = 0x00nn: Op=x, Cmode=100x.
3068       OpCmode = 0x8;
3069       Imm = SplatBits;
3070       break;
3071     }
3072     if ((SplatBits & ~0xff00) == 0) {
3073       // Value = 0xnn00: Op=x, Cmode=101x.
3074       OpCmode = 0xa;
3075       Imm = SplatBits >> 8;
3076       break;
3077     }
3078     return SDValue();
3079
3080   case 32:
3081     // NEON's 32-bit VMOV supports splat values where:
3082     // * only one byte is nonzero, or
3083     // * the least significant byte is 0xff and the second byte is nonzero, or
3084     // * the least significant 2 bytes are 0xff and the third is nonzero.
3085     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3086     if ((SplatBits & ~0xff) == 0) {
3087       // Value = 0x000000nn: Op=x, Cmode=000x.
3088       OpCmode = 0;
3089       Imm = SplatBits;
3090       break;
3091     }
3092     if ((SplatBits & ~0xff00) == 0) {
3093       // Value = 0x0000nn00: Op=x, Cmode=001x.
3094       OpCmode = 0x2;
3095       Imm = SplatBits >> 8;
3096       break;
3097     }
3098     if ((SplatBits & ~0xff0000) == 0) {
3099       // Value = 0x00nn0000: Op=x, Cmode=010x.
3100       OpCmode = 0x4;
3101       Imm = SplatBits >> 16;
3102       break;
3103     }
3104     if ((SplatBits & ~0xff000000) == 0) {
3105       // Value = 0xnn000000: Op=x, Cmode=011x.
3106       OpCmode = 0x6;
3107       Imm = SplatBits >> 24;
3108       break;
3109     }
3110
3111     if ((SplatBits & ~0xffff) == 0 &&
3112         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3113       // Value = 0x0000nnff: Op=x, Cmode=1100.
3114       OpCmode = 0xc;
3115       Imm = SplatBits >> 8;
3116       SplatBits |= 0xff;
3117       break;
3118     }
3119
3120     if ((SplatBits & ~0xffffff) == 0 &&
3121         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3122       // Value = 0x00nnffff: Op=x, Cmode=1101.
3123       OpCmode = 0xd;
3124       Imm = SplatBits >> 16;
3125       SplatBits |= 0xffff;
3126       break;
3127     }
3128
3129     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3130     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3131     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3132     // and fall through here to test for a valid 64-bit splat.  But, then the
3133     // caller would also need to check and handle the change in size.
3134     return SDValue();
3135
3136   case 64: {
3137     if (!isVMOV)
3138       return SDValue();
3139     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3140     uint64_t BitMask = 0xff;
3141     uint64_t Val = 0;
3142     unsigned ImmMask = 1;
3143     Imm = 0;
3144     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3145       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3146         Val |= BitMask;
3147         Imm |= ImmMask;
3148       } else if ((SplatBits & BitMask) != 0) {
3149         return SDValue();
3150       }
3151       BitMask <<= 8;
3152       ImmMask <<= 1;
3153     }
3154     // Op=1, Cmode=1110.
3155     OpCmode = 0x1e;
3156     SplatBits = Val;
3157     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3158     break;
3159   }
3160
3161   default:
3162     llvm_unreachable("unexpected size for isNEONModifiedImm");
3163     return SDValue();
3164   }
3165
3166   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3167   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3168 }
3169
3170 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3171                        bool &ReverseVEXT, unsigned &Imm) {
3172   unsigned NumElts = VT.getVectorNumElements();
3173   ReverseVEXT = false;
3174
3175   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3176   if (M[0] < 0)
3177     return false;
3178
3179   Imm = M[0];
3180
3181   // If this is a VEXT shuffle, the immediate value is the index of the first
3182   // element.  The other shuffle indices must be the successive elements after
3183   // the first one.
3184   unsigned ExpectedElt = Imm;
3185   for (unsigned i = 1; i < NumElts; ++i) {
3186     // Increment the expected index.  If it wraps around, it may still be
3187     // a VEXT but the source vectors must be swapped.
3188     ExpectedElt += 1;
3189     if (ExpectedElt == NumElts * 2) {
3190       ExpectedElt = 0;
3191       ReverseVEXT = true;
3192     }
3193
3194     if (M[i] < 0) continue; // ignore UNDEF indices
3195     if (ExpectedElt != static_cast<unsigned>(M[i]))
3196       return false;
3197   }
3198
3199   // Adjust the index value if the source operands will be swapped.
3200   if (ReverseVEXT)
3201     Imm -= NumElts;
3202
3203   return true;
3204 }
3205
3206 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3207 /// instruction with the specified blocksize.  (The order of the elements
3208 /// within each block of the vector is reversed.)
3209 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3210                        unsigned BlockSize) {
3211   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3212          "Only possible block sizes for VREV are: 16, 32, 64");
3213
3214   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3215   if (EltSz == 64)
3216     return false;
3217
3218   unsigned NumElts = VT.getVectorNumElements();
3219   unsigned BlockElts = M[0] + 1;
3220   // If the first shuffle index is UNDEF, be optimistic.
3221   if (M[0] < 0)
3222     BlockElts = BlockSize / EltSz;
3223
3224   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3225     return false;
3226
3227   for (unsigned i = 0; i < NumElts; ++i) {
3228     if (M[i] < 0) continue; // ignore UNDEF indices
3229     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3230       return false;
3231   }
3232
3233   return true;
3234 }
3235
3236 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3237                        unsigned &WhichResult) {
3238   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3239   if (EltSz == 64)
3240     return false;
3241
3242   unsigned NumElts = VT.getVectorNumElements();
3243   WhichResult = (M[0] == 0 ? 0 : 1);
3244   for (unsigned i = 0; i < NumElts; i += 2) {
3245     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3246         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3247       return false;
3248   }
3249   return true;
3250 }
3251
3252 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3253 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3254 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3255 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3256                                 unsigned &WhichResult) {
3257   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3258   if (EltSz == 64)
3259     return false;
3260
3261   unsigned NumElts = VT.getVectorNumElements();
3262   WhichResult = (M[0] == 0 ? 0 : 1);
3263   for (unsigned i = 0; i < NumElts; i += 2) {
3264     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3265         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3266       return false;
3267   }
3268   return true;
3269 }
3270
3271 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3272                        unsigned &WhichResult) {
3273   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3274   if (EltSz == 64)
3275     return false;
3276
3277   unsigned NumElts = VT.getVectorNumElements();
3278   WhichResult = (M[0] == 0 ? 0 : 1);
3279   for (unsigned i = 0; i != NumElts; ++i) {
3280     if (M[i] < 0) continue; // ignore UNDEF indices
3281     if ((unsigned) M[i] != 2 * i + WhichResult)
3282       return false;
3283   }
3284
3285   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3286   if (VT.is64BitVector() && EltSz == 32)
3287     return false;
3288
3289   return true;
3290 }
3291
3292 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3293 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3294 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3295 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3296                                 unsigned &WhichResult) {
3297   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3298   if (EltSz == 64)
3299     return false;
3300
3301   unsigned Half = VT.getVectorNumElements() / 2;
3302   WhichResult = (M[0] == 0 ? 0 : 1);
3303   for (unsigned j = 0; j != 2; ++j) {
3304     unsigned Idx = WhichResult;
3305     for (unsigned i = 0; i != Half; ++i) {
3306       int MIdx = M[i + j * Half];
3307       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3308         return false;
3309       Idx += 2;
3310     }
3311   }
3312
3313   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3314   if (VT.is64BitVector() && EltSz == 32)
3315     return false;
3316
3317   return true;
3318 }
3319
3320 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3321                        unsigned &WhichResult) {
3322   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3323   if (EltSz == 64)
3324     return false;
3325
3326   unsigned NumElts = VT.getVectorNumElements();
3327   WhichResult = (M[0] == 0 ? 0 : 1);
3328   unsigned Idx = WhichResult * NumElts / 2;
3329   for (unsigned i = 0; i != NumElts; i += 2) {
3330     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3331         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3332       return false;
3333     Idx += 1;
3334   }
3335
3336   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3337   if (VT.is64BitVector() && EltSz == 32)
3338     return false;
3339
3340   return true;
3341 }
3342
3343 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3344 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3345 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3346 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3347                                 unsigned &WhichResult) {
3348   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3349   if (EltSz == 64)
3350     return false;
3351
3352   unsigned NumElts = VT.getVectorNumElements();
3353   WhichResult = (M[0] == 0 ? 0 : 1);
3354   unsigned Idx = WhichResult * NumElts / 2;
3355   for (unsigned i = 0; i != NumElts; i += 2) {
3356     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3357         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3358       return false;
3359     Idx += 1;
3360   }
3361
3362   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3363   if (VT.is64BitVector() && EltSz == 32)
3364     return false;
3365
3366   return true;
3367 }
3368
3369 // If N is an integer constant that can be moved into a register in one
3370 // instruction, return an SDValue of such a constant (will become a MOV
3371 // instruction).  Otherwise return null.
3372 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3373                                      const ARMSubtarget *ST, DebugLoc dl) {
3374   uint64_t Val;
3375   if (!isa<ConstantSDNode>(N))
3376     return SDValue();
3377   Val = cast<ConstantSDNode>(N)->getZExtValue();
3378
3379   if (ST->isThumb1Only()) {
3380     if (Val <= 255 || ~Val <= 255)
3381       return DAG.getConstant(Val, MVT::i32);
3382   } else {
3383     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3384       return DAG.getConstant(Val, MVT::i32);
3385   }
3386   return SDValue();
3387 }
3388
3389 // If this is a case we can't handle, return null and let the default
3390 // expansion code take care of it.
3391 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3392                                  const ARMSubtarget *ST) {
3393   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3394   DebugLoc dl = Op.getDebugLoc();
3395   EVT VT = Op.getValueType();
3396
3397   APInt SplatBits, SplatUndef;
3398   unsigned SplatBitSize;
3399   bool HasAnyUndefs;
3400   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3401     if (SplatBitSize <= 64) {
3402       // Check if an immediate VMOV works.
3403       EVT VmovVT;
3404       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3405                                       SplatUndef.getZExtValue(), SplatBitSize,
3406                                       DAG, VmovVT, VT.is128BitVector(), true);
3407       if (Val.getNode()) {
3408         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3409         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3410       }
3411
3412       // Try an immediate VMVN.
3413       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3414                              ((1LL << SplatBitSize) - 1));
3415       Val = isNEONModifiedImm(NegatedImm,
3416                                       SplatUndef.getZExtValue(), SplatBitSize,
3417                                       DAG, VmovVT, VT.is128BitVector(), false);
3418       if (Val.getNode()) {
3419         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3420         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3421       }
3422     }
3423   }
3424
3425   // Scan through the operands to see if only one value is used.
3426   unsigned NumElts = VT.getVectorNumElements();
3427   bool isOnlyLowElement = true;
3428   bool usesOnlyOneValue = true;
3429   bool isConstant = true;
3430   SDValue Value;
3431   for (unsigned i = 0; i < NumElts; ++i) {
3432     SDValue V = Op.getOperand(i);
3433     if (V.getOpcode() == ISD::UNDEF)
3434       continue;
3435     if (i > 0)
3436       isOnlyLowElement = false;
3437     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3438       isConstant = false;
3439
3440     if (!Value.getNode())
3441       Value = V;
3442     else if (V != Value)
3443       usesOnlyOneValue = false;
3444   }
3445
3446   if (!Value.getNode())
3447     return DAG.getUNDEF(VT);
3448
3449   if (isOnlyLowElement)
3450     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3451
3452   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3453
3454   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3455   // i32 and try again.
3456   if (usesOnlyOneValue && EltSize <= 32) {
3457     if (!isConstant)
3458       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3459     if (VT.getVectorElementType().isFloatingPoint()) {
3460       SmallVector<SDValue, 8> Ops;
3461       for (unsigned i = 0; i < NumElts; ++i)
3462         Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
3463                                   Op.getOperand(i)));
3464       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, &Ops[0],
3465                                 NumElts);
3466       Val = LowerBUILD_VECTOR(Val, DAG, ST);
3467       if (Val.getNode())
3468         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3469     }
3470     SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3471     if (Val.getNode())
3472       return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3473   }
3474
3475   // If all elements are constants and the case above didn't get hit, fall back
3476   // to the default expansion, which will generate a load from the constant
3477   // pool.
3478   if (isConstant)
3479     return SDValue();
3480
3481   // Vectors with 32- or 64-bit elements can be built by directly assigning
3482   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3483   // will be legalized.
3484   if (EltSize >= 32) {
3485     // Do the expansion with floating-point types, since that is what the VFP
3486     // registers are defined to use, and since i64 is not legal.
3487     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3488     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3489     SmallVector<SDValue, 8> Ops;
3490     for (unsigned i = 0; i < NumElts; ++i)
3491       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3492     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3493     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3494   }
3495
3496   return SDValue();
3497 }
3498
3499 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3500 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3501 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3502 /// are assumed to be legal.
3503 bool
3504 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3505                                       EVT VT) const {
3506   if (VT.getVectorNumElements() == 4 &&
3507       (VT.is128BitVector() || VT.is64BitVector())) {
3508     unsigned PFIndexes[4];
3509     for (unsigned i = 0; i != 4; ++i) {
3510       if (M[i] < 0)
3511         PFIndexes[i] = 8;
3512       else
3513         PFIndexes[i] = M[i];
3514     }
3515
3516     // Compute the index in the perfect shuffle table.
3517     unsigned PFTableIndex =
3518       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3519     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3520     unsigned Cost = (PFEntry >> 30);
3521
3522     if (Cost <= 4)
3523       return true;
3524   }
3525
3526   bool ReverseVEXT;
3527   unsigned Imm, WhichResult;
3528
3529   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3530   return (EltSize >= 32 ||
3531           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3532           isVREVMask(M, VT, 64) ||
3533           isVREVMask(M, VT, 32) ||
3534           isVREVMask(M, VT, 16) ||
3535           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3536           isVTRNMask(M, VT, WhichResult) ||
3537           isVUZPMask(M, VT, WhichResult) ||
3538           isVZIPMask(M, VT, WhichResult) ||
3539           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3540           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3541           isVZIP_v_undef_Mask(M, VT, WhichResult));
3542 }
3543
3544 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3545 /// the specified operations to build the shuffle.
3546 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3547                                       SDValue RHS, SelectionDAG &DAG,
3548                                       DebugLoc dl) {
3549   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3550   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3551   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3552
3553   enum {
3554     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3555     OP_VREV,
3556     OP_VDUP0,
3557     OP_VDUP1,
3558     OP_VDUP2,
3559     OP_VDUP3,
3560     OP_VEXT1,
3561     OP_VEXT2,
3562     OP_VEXT3,
3563     OP_VUZPL, // VUZP, left result
3564     OP_VUZPR, // VUZP, right result
3565     OP_VZIPL, // VZIP, left result
3566     OP_VZIPR, // VZIP, right result
3567     OP_VTRNL, // VTRN, left result
3568     OP_VTRNR  // VTRN, right result
3569   };
3570
3571   if (OpNum == OP_COPY) {
3572     if (LHSID == (1*9+2)*9+3) return LHS;
3573     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3574     return RHS;
3575   }
3576
3577   SDValue OpLHS, OpRHS;
3578   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3579   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3580   EVT VT = OpLHS.getValueType();
3581
3582   switch (OpNum) {
3583   default: llvm_unreachable("Unknown shuffle opcode!");
3584   case OP_VREV:
3585     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3586   case OP_VDUP0:
3587   case OP_VDUP1:
3588   case OP_VDUP2:
3589   case OP_VDUP3:
3590     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3591                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3592   case OP_VEXT1:
3593   case OP_VEXT2:
3594   case OP_VEXT3:
3595     return DAG.getNode(ARMISD::VEXT, dl, VT,
3596                        OpLHS, OpRHS,
3597                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3598   case OP_VUZPL:
3599   case OP_VUZPR:
3600     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3601                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3602   case OP_VZIPL:
3603   case OP_VZIPR:
3604     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3605                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3606   case OP_VTRNL:
3607   case OP_VTRNR:
3608     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3609                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3610   }
3611 }
3612
3613 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3614   SDValue V1 = Op.getOperand(0);
3615   SDValue V2 = Op.getOperand(1);
3616   DebugLoc dl = Op.getDebugLoc();
3617   EVT VT = Op.getValueType();
3618   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3619   SmallVector<int, 8> ShuffleMask;
3620
3621   // Convert shuffles that are directly supported on NEON to target-specific
3622   // DAG nodes, instead of keeping them as shuffles and matching them again
3623   // during code selection.  This is more efficient and avoids the possibility
3624   // of inconsistencies between legalization and selection.
3625   // FIXME: floating-point vectors should be canonicalized to integer vectors
3626   // of the same time so that they get CSEd properly.
3627   SVN->getMask(ShuffleMask);
3628
3629   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3630   if (EltSize <= 32) {
3631     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3632       int Lane = SVN->getSplatIndex();
3633       // If this is undef splat, generate it via "just" vdup, if possible.
3634       if (Lane == -1) Lane = 0;
3635
3636       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3637         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3638       }
3639       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3640                          DAG.getConstant(Lane, MVT::i32));
3641     }
3642
3643     bool ReverseVEXT;
3644     unsigned Imm;
3645     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3646       if (ReverseVEXT)
3647         std::swap(V1, V2);
3648       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3649                          DAG.getConstant(Imm, MVT::i32));
3650     }
3651
3652     if (isVREVMask(ShuffleMask, VT, 64))
3653       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3654     if (isVREVMask(ShuffleMask, VT, 32))
3655       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3656     if (isVREVMask(ShuffleMask, VT, 16))
3657       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3658
3659     // Check for Neon shuffles that modify both input vectors in place.
3660     // If both results are used, i.e., if there are two shuffles with the same
3661     // source operands and with masks corresponding to both results of one of
3662     // these operations, DAG memoization will ensure that a single node is
3663     // used for both shuffles.
3664     unsigned WhichResult;
3665     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3666       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3667                          V1, V2).getValue(WhichResult);
3668     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3669       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3670                          V1, V2).getValue(WhichResult);
3671     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3672       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3673                          V1, V2).getValue(WhichResult);
3674
3675     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3676       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3677                          V1, V1).getValue(WhichResult);
3678     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3679       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3680                          V1, V1).getValue(WhichResult);
3681     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3682       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3683                          V1, V1).getValue(WhichResult);
3684   }
3685
3686   // If the shuffle is not directly supported and it has 4 elements, use
3687   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3688   unsigned NumElts = VT.getVectorNumElements();
3689   if (NumElts == 4) {
3690     unsigned PFIndexes[4];
3691     for (unsigned i = 0; i != 4; ++i) {
3692       if (ShuffleMask[i] < 0)
3693         PFIndexes[i] = 8;
3694       else
3695         PFIndexes[i] = ShuffleMask[i];
3696     }
3697
3698     // Compute the index in the perfect shuffle table.
3699     unsigned PFTableIndex =
3700       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3701     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3702     unsigned Cost = (PFEntry >> 30);
3703
3704     if (Cost <= 4)
3705       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3706   }
3707
3708   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3709   if (EltSize >= 32) {
3710     // Do the expansion with floating-point types, since that is what the VFP
3711     // registers are defined to use, and since i64 is not legal.
3712     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3713     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3714     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3715     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3716     SmallVector<SDValue, 8> Ops;
3717     for (unsigned i = 0; i < NumElts; ++i) {
3718       if (ShuffleMask[i] < 0)
3719         Ops.push_back(DAG.getUNDEF(EltVT));
3720       else
3721         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3722                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3723                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3724                                                   MVT::i32)));
3725     }
3726     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3727     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3728   }
3729
3730   return SDValue();
3731 }
3732
3733 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3734   EVT VT = Op.getValueType();
3735   DebugLoc dl = Op.getDebugLoc();
3736   SDValue Vec = Op.getOperand(0);
3737   SDValue Lane = Op.getOperand(1);
3738   assert(VT == MVT::i32 &&
3739          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3740          "unexpected type for custom-lowering vector extract");
3741   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3742 }
3743
3744 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3745   // The only time a CONCAT_VECTORS operation can have legal types is when
3746   // two 64-bit vectors are concatenated to a 128-bit vector.
3747   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3748          "unexpected CONCAT_VECTORS");
3749   DebugLoc dl = Op.getDebugLoc();
3750   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3751   SDValue Op0 = Op.getOperand(0);
3752   SDValue Op1 = Op.getOperand(1);
3753   if (Op0.getOpcode() != ISD::UNDEF)
3754     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3755                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3756                       DAG.getIntPtrConstant(0));
3757   if (Op1.getOpcode() != ISD::UNDEF)
3758     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3759                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3760                       DAG.getIntPtrConstant(1));
3761   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3762 }
3763
3764 /// SkipExtension - For a node that is either a SIGN_EXTEND, ZERO_EXTEND, or
3765 /// an extending load, return the unextended value.
3766 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
3767   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
3768     return N->getOperand(0);
3769   LoadSDNode *LD = cast<LoadSDNode>(N);
3770   return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
3771                      LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
3772                      LD->isNonTemporal(), LD->getAlignment());
3773 }
3774
3775 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
3776   // Multiplications are only custom-lowered for 128-bit vectors so that
3777   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
3778   EVT VT = Op.getValueType();
3779   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
3780   SDNode *N0 = Op.getOperand(0).getNode();
3781   SDNode *N1 = Op.getOperand(1).getNode();
3782   unsigned NewOpc = 0;
3783   if ((N0->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N0)) &&
3784       (N1->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N1))) {
3785     NewOpc = ARMISD::VMULLs;
3786   } else if ((N0->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N0)) &&
3787              (N1->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N1))) {
3788     NewOpc = ARMISD::VMULLu;
3789   } else if (VT.getSimpleVT().SimpleTy == MVT::v2i64) {
3790     // Fall through to expand this.  It is not legal.
3791     return SDValue();
3792   } else {
3793     // Other vector multiplications are legal.
3794     return Op;
3795   }
3796
3797   // Legalize to a VMULL instruction.
3798   DebugLoc DL = Op.getDebugLoc();
3799   SDValue Op0 = SkipExtension(N0, DAG);
3800   SDValue Op1 = SkipExtension(N1, DAG);
3801
3802   assert(Op0.getValueType().is64BitVector() &&
3803          Op1.getValueType().is64BitVector() &&
3804          "unexpected types for extended operands to VMULL");
3805   return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
3806 }
3807
3808 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3809   switch (Op.getOpcode()) {
3810   default: llvm_unreachable("Don't know how to custom lower this!");
3811   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3812   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3813   case ISD::GlobalAddress:
3814     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3815       LowerGlobalAddressELF(Op, DAG);
3816   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3817   case ISD::SELECT:        return LowerSELECT(Op, DAG);
3818   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3819   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3820   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3821   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3822   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3823   case ISD::SINT_TO_FP:
3824   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3825   case ISD::FP_TO_SINT:
3826   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3827   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3828   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3829   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3830   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3831   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3832   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3833   case ISD::EH_SJLJ_DISPATCHSETUP: return LowerEH_SJLJ_DISPATCHSETUP(Op, DAG);
3834   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3835                                                                Subtarget);
3836   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3837   case ISD::SHL:
3838   case ISD::SRL:
3839   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3840   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3841   case ISD::SRL_PARTS:
3842   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3843   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3844   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3845   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
3846   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3847   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3848   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3849   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
3850   case ISD::MUL:           return LowerMUL(Op, DAG);
3851   }
3852   return SDValue();
3853 }
3854
3855 /// ReplaceNodeResults - Replace the results of node with an illegal result
3856 /// type with new values built out of custom code.
3857 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3858                                            SmallVectorImpl<SDValue>&Results,
3859                                            SelectionDAG &DAG) const {
3860   SDValue Res;
3861   switch (N->getOpcode()) {
3862   default:
3863     llvm_unreachable("Don't know how to custom expand this!");
3864     break;
3865   case ISD::BIT_CONVERT:
3866     Res = ExpandBIT_CONVERT(N, DAG);
3867     break;
3868   case ISD::SRL:
3869   case ISD::SRA:
3870     Res = LowerShift(N, DAG, Subtarget);
3871     break;
3872   }
3873   if (Res.getNode())
3874     Results.push_back(Res);
3875 }
3876
3877 //===----------------------------------------------------------------------===//
3878 //                           ARM Scheduler Hooks
3879 //===----------------------------------------------------------------------===//
3880
3881 MachineBasicBlock *
3882 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3883                                      MachineBasicBlock *BB,
3884                                      unsigned Size) const {
3885   unsigned dest    = MI->getOperand(0).getReg();
3886   unsigned ptr     = MI->getOperand(1).getReg();
3887   unsigned oldval  = MI->getOperand(2).getReg();
3888   unsigned newval  = MI->getOperand(3).getReg();
3889   unsigned scratch = BB->getParent()->getRegInfo()
3890     .createVirtualRegister(ARM::GPRRegisterClass);
3891   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3892   DebugLoc dl = MI->getDebugLoc();
3893   bool isThumb2 = Subtarget->isThumb2();
3894
3895   unsigned ldrOpc, strOpc;
3896   switch (Size) {
3897   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3898   case 1:
3899     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3900     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3901     break;
3902   case 2:
3903     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3904     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3905     break;
3906   case 4:
3907     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3908     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3909     break;
3910   }
3911
3912   MachineFunction *MF = BB->getParent();
3913   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3914   MachineFunction::iterator It = BB;
3915   ++It; // insert the new blocks after the current block
3916
3917   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3918   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3919   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3920   MF->insert(It, loop1MBB);
3921   MF->insert(It, loop2MBB);
3922   MF->insert(It, exitMBB);
3923
3924   // Transfer the remainder of BB and its successor edges to exitMBB.
3925   exitMBB->splice(exitMBB->begin(), BB,
3926                   llvm::next(MachineBasicBlock::iterator(MI)),
3927                   BB->end());
3928   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3929
3930   //  thisMBB:
3931   //   ...
3932   //   fallthrough --> loop1MBB
3933   BB->addSuccessor(loop1MBB);
3934
3935   // loop1MBB:
3936   //   ldrex dest, [ptr]
3937   //   cmp dest, oldval
3938   //   bne exitMBB
3939   BB = loop1MBB;
3940   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3941   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3942                  .addReg(dest).addReg(oldval));
3943   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3944     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3945   BB->addSuccessor(loop2MBB);
3946   BB->addSuccessor(exitMBB);
3947
3948   // loop2MBB:
3949   //   strex scratch, newval, [ptr]
3950   //   cmp scratch, #0
3951   //   bne loop1MBB
3952   BB = loop2MBB;
3953   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3954                  .addReg(ptr));
3955   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3956                  .addReg(scratch).addImm(0));
3957   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3958     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3959   BB->addSuccessor(loop1MBB);
3960   BB->addSuccessor(exitMBB);
3961
3962   //  exitMBB:
3963   //   ...
3964   BB = exitMBB;
3965
3966   MI->eraseFromParent();   // The instruction is gone now.
3967
3968   return BB;
3969 }
3970
3971 MachineBasicBlock *
3972 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3973                                     unsigned Size, unsigned BinOpcode) const {
3974   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3975   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3976
3977   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3978   MachineFunction *MF = BB->getParent();
3979   MachineFunction::iterator It = BB;
3980   ++It;
3981
3982   unsigned dest = MI->getOperand(0).getReg();
3983   unsigned ptr = MI->getOperand(1).getReg();
3984   unsigned incr = MI->getOperand(2).getReg();
3985   DebugLoc dl = MI->getDebugLoc();
3986
3987   bool isThumb2 = Subtarget->isThumb2();
3988   unsigned ldrOpc, strOpc;
3989   switch (Size) {
3990   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3991   case 1:
3992     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3993     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3994     break;
3995   case 2:
3996     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3997     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3998     break;
3999   case 4:
4000     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
4001     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
4002     break;
4003   }
4004
4005   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4006   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4007   MF->insert(It, loopMBB);
4008   MF->insert(It, exitMBB);
4009
4010   // Transfer the remainder of BB and its successor edges to exitMBB.
4011   exitMBB->splice(exitMBB->begin(), BB,
4012                   llvm::next(MachineBasicBlock::iterator(MI)),
4013                   BB->end());
4014   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4015
4016   MachineRegisterInfo &RegInfo = MF->getRegInfo();
4017   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
4018   unsigned scratch2 = (!BinOpcode) ? incr :
4019     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
4020
4021   //  thisMBB:
4022   //   ...
4023   //   fallthrough --> loopMBB
4024   BB->addSuccessor(loopMBB);
4025
4026   //  loopMBB:
4027   //   ldrex dest, ptr
4028   //   <binop> scratch2, dest, incr
4029   //   strex scratch, scratch2, ptr
4030   //   cmp scratch, #0
4031   //   bne- loopMBB
4032   //   fallthrough --> exitMBB
4033   BB = loopMBB;
4034   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
4035   if (BinOpcode) {
4036     // operand order needs to go the other way for NAND
4037     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
4038       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
4039                      addReg(incr).addReg(dest)).addReg(0);
4040     else
4041       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
4042                      addReg(dest).addReg(incr)).addReg(0);
4043   }
4044
4045   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
4046                  .addReg(ptr));
4047   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4048                  .addReg(scratch).addImm(0));
4049   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4050     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4051
4052   BB->addSuccessor(loopMBB);
4053   BB->addSuccessor(exitMBB);
4054
4055   //  exitMBB:
4056   //   ...
4057   BB = exitMBB;
4058
4059   MI->eraseFromParent();   // The instruction is gone now.
4060
4061   return BB;
4062 }
4063
4064 static
4065 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
4066   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
4067        E = MBB->succ_end(); I != E; ++I)
4068     if (*I != Succ)
4069       return *I;
4070   llvm_unreachable("Expecting a BB with two successors!");
4071 }
4072
4073 MachineBasicBlock *
4074 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4075                                                MachineBasicBlock *BB) const {
4076   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4077   DebugLoc dl = MI->getDebugLoc();
4078   bool isThumb2 = Subtarget->isThumb2();
4079   switch (MI->getOpcode()) {
4080   default:
4081     MI->dump();
4082     llvm_unreachable("Unexpected instr type to insert");
4083
4084   case ARM::ATOMIC_LOAD_ADD_I8:
4085      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4086   case ARM::ATOMIC_LOAD_ADD_I16:
4087      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4088   case ARM::ATOMIC_LOAD_ADD_I32:
4089      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4090
4091   case ARM::ATOMIC_LOAD_AND_I8:
4092      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4093   case ARM::ATOMIC_LOAD_AND_I16:
4094      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4095   case ARM::ATOMIC_LOAD_AND_I32:
4096      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4097
4098   case ARM::ATOMIC_LOAD_OR_I8:
4099      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4100   case ARM::ATOMIC_LOAD_OR_I16:
4101      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4102   case ARM::ATOMIC_LOAD_OR_I32:
4103      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4104
4105   case ARM::ATOMIC_LOAD_XOR_I8:
4106      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4107   case ARM::ATOMIC_LOAD_XOR_I16:
4108      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4109   case ARM::ATOMIC_LOAD_XOR_I32:
4110      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4111
4112   case ARM::ATOMIC_LOAD_NAND_I8:
4113      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4114   case ARM::ATOMIC_LOAD_NAND_I16:
4115      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4116   case ARM::ATOMIC_LOAD_NAND_I32:
4117      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4118
4119   case ARM::ATOMIC_LOAD_SUB_I8:
4120      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4121   case ARM::ATOMIC_LOAD_SUB_I16:
4122      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4123   case ARM::ATOMIC_LOAD_SUB_I32:
4124      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4125
4126   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
4127   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
4128   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
4129
4130   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
4131   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
4132   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
4133
4134   case ARM::tMOVCCr_pseudo: {
4135     // To "insert" a SELECT_CC instruction, we actually have to insert the
4136     // diamond control-flow pattern.  The incoming instruction knows the
4137     // destination vreg to set, the condition code register to branch on, the
4138     // true/false values to select between, and a branch opcode to use.
4139     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4140     MachineFunction::iterator It = BB;
4141     ++It;
4142
4143     //  thisMBB:
4144     //  ...
4145     //   TrueVal = ...
4146     //   cmpTY ccX, r1, r2
4147     //   bCC copy1MBB
4148     //   fallthrough --> copy0MBB
4149     MachineBasicBlock *thisMBB  = BB;
4150     MachineFunction *F = BB->getParent();
4151     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4152     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4153     F->insert(It, copy0MBB);
4154     F->insert(It, sinkMBB);
4155
4156     // Transfer the remainder of BB and its successor edges to sinkMBB.
4157     sinkMBB->splice(sinkMBB->begin(), BB,
4158                     llvm::next(MachineBasicBlock::iterator(MI)),
4159                     BB->end());
4160     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4161
4162     BB->addSuccessor(copy0MBB);
4163     BB->addSuccessor(sinkMBB);
4164
4165     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4166       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4167
4168     //  copy0MBB:
4169     //   %FalseValue = ...
4170     //   # fallthrough to sinkMBB
4171     BB = copy0MBB;
4172
4173     // Update machine-CFG edges
4174     BB->addSuccessor(sinkMBB);
4175
4176     //  sinkMBB:
4177     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4178     //  ...
4179     BB = sinkMBB;
4180     BuildMI(*BB, BB->begin(), dl,
4181             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4182       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4183       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4184
4185     MI->eraseFromParent();   // The pseudo instruction is gone now.
4186     return BB;
4187   }
4188
4189   case ARM::BCCi64:
4190   case ARM::BCCZi64: {
4191     // Compare both parts that make up the double comparison separately for
4192     // equality.
4193     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4194
4195     unsigned LHS1 = MI->getOperand(1).getReg();
4196     unsigned LHS2 = MI->getOperand(2).getReg();
4197     if (RHSisZero) {
4198       AddDefaultPred(BuildMI(BB, dl,
4199                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4200                      .addReg(LHS1).addImm(0));
4201       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4202         .addReg(LHS2).addImm(0)
4203         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4204     } else {
4205       unsigned RHS1 = MI->getOperand(3).getReg();
4206       unsigned RHS2 = MI->getOperand(4).getReg();
4207       AddDefaultPred(BuildMI(BB, dl,
4208                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4209                      .addReg(LHS1).addReg(RHS1));
4210       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4211         .addReg(LHS2).addReg(RHS2)
4212         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4213     }
4214
4215     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4216     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4217     if (MI->getOperand(0).getImm() == ARMCC::NE)
4218       std::swap(destMBB, exitMBB);
4219
4220     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4221       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4222     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4223       .addMBB(exitMBB);
4224
4225     MI->eraseFromParent();   // The pseudo instruction is gone now.
4226     return BB;
4227   }
4228   }
4229 }
4230
4231 //===----------------------------------------------------------------------===//
4232 //                           ARM Optimization Hooks
4233 //===----------------------------------------------------------------------===//
4234
4235 static
4236 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4237                             TargetLowering::DAGCombinerInfo &DCI) {
4238   SelectionDAG &DAG = DCI.DAG;
4239   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4240   EVT VT = N->getValueType(0);
4241   unsigned Opc = N->getOpcode();
4242   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4243   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4244   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4245   ISD::CondCode CC = ISD::SETCC_INVALID;
4246
4247   if (isSlctCC) {
4248     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4249   } else {
4250     SDValue CCOp = Slct.getOperand(0);
4251     if (CCOp.getOpcode() == ISD::SETCC)
4252       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4253   }
4254
4255   bool DoXform = false;
4256   bool InvCC = false;
4257   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4258           "Bad input!");
4259
4260   if (LHS.getOpcode() == ISD::Constant &&
4261       cast<ConstantSDNode>(LHS)->isNullValue()) {
4262     DoXform = true;
4263   } else if (CC != ISD::SETCC_INVALID &&
4264              RHS.getOpcode() == ISD::Constant &&
4265              cast<ConstantSDNode>(RHS)->isNullValue()) {
4266     std::swap(LHS, RHS);
4267     SDValue Op0 = Slct.getOperand(0);
4268     EVT OpVT = isSlctCC ? Op0.getValueType() :
4269                           Op0.getOperand(0).getValueType();
4270     bool isInt = OpVT.isInteger();
4271     CC = ISD::getSetCCInverse(CC, isInt);
4272
4273     if (!TLI.isCondCodeLegal(CC, OpVT))
4274       return SDValue();         // Inverse operator isn't legal.
4275
4276     DoXform = true;
4277     InvCC = true;
4278   }
4279
4280   if (DoXform) {
4281     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4282     if (isSlctCC)
4283       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4284                              Slct.getOperand(0), Slct.getOperand(1), CC);
4285     SDValue CCOp = Slct.getOperand(0);
4286     if (InvCC)
4287       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4288                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4289     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4290                        CCOp, OtherOp, Result);
4291   }
4292   return SDValue();
4293 }
4294
4295 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
4296 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
4297 /// called with the default operands, and if that fails, with commuted
4298 /// operands.
4299 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
4300                                          TargetLowering::DAGCombinerInfo &DCI) {
4301   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4302   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4303     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4304     if (Result.getNode()) return Result;
4305   }
4306   return SDValue();
4307 }
4308
4309 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4310 ///
4311 static SDValue PerformADDCombine(SDNode *N,
4312                                  TargetLowering::DAGCombinerInfo &DCI) {
4313   SDValue N0 = N->getOperand(0);
4314   SDValue N1 = N->getOperand(1);
4315
4316   // First try with the default operand order.
4317   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
4318   if (Result.getNode())
4319     return Result;
4320
4321   // If that didn't work, try again with the operands commuted.
4322   return PerformADDCombineWithOperands(N, N1, N0, DCI);
4323 }
4324
4325 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4326 ///
4327 static SDValue PerformSUBCombine(SDNode *N,
4328                                  TargetLowering::DAGCombinerInfo &DCI) {
4329   SDValue N0 = N->getOperand(0);
4330   SDValue N1 = N->getOperand(1);
4331
4332   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4333   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4334     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4335     if (Result.getNode()) return Result;
4336   }
4337
4338   return SDValue();
4339 }
4340
4341 static SDValue PerformMULCombine(SDNode *N,
4342                                  TargetLowering::DAGCombinerInfo &DCI,
4343                                  const ARMSubtarget *Subtarget) {
4344   SelectionDAG &DAG = DCI.DAG;
4345
4346   if (Subtarget->isThumb1Only())
4347     return SDValue();
4348
4349   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4350     return SDValue();
4351
4352   EVT VT = N->getValueType(0);
4353   if (VT != MVT::i32)
4354     return SDValue();
4355
4356   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4357   if (!C)
4358     return SDValue();
4359
4360   uint64_t MulAmt = C->getZExtValue();
4361   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4362   ShiftAmt = ShiftAmt & (32 - 1);
4363   SDValue V = N->getOperand(0);
4364   DebugLoc DL = N->getDebugLoc();
4365
4366   SDValue Res;
4367   MulAmt >>= ShiftAmt;
4368   if (isPowerOf2_32(MulAmt - 1)) {
4369     // (mul x, 2^N + 1) => (add (shl x, N), x)
4370     Res = DAG.getNode(ISD::ADD, DL, VT,
4371                       V, DAG.getNode(ISD::SHL, DL, VT,
4372                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4373                                                         MVT::i32)));
4374   } else if (isPowerOf2_32(MulAmt + 1)) {
4375     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4376     Res = DAG.getNode(ISD::SUB, DL, VT,
4377                       DAG.getNode(ISD::SHL, DL, VT,
4378                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4379                                                      MVT::i32)),
4380                                                      V);
4381   } else
4382     return SDValue();
4383
4384   if (ShiftAmt != 0)
4385     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4386                       DAG.getConstant(ShiftAmt, MVT::i32));
4387
4388   // Do not add new nodes to DAG combiner worklist.
4389   DCI.CombineTo(N, Res, false);
4390   return SDValue();
4391 }
4392
4393 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4394 static SDValue PerformORCombine(SDNode *N,
4395                                 TargetLowering::DAGCombinerInfo &DCI,
4396                                 const ARMSubtarget *Subtarget) {
4397   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4398   // reasonable.
4399
4400   // BFI is only available on V6T2+
4401   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4402     return SDValue();
4403
4404   SelectionDAG &DAG = DCI.DAG;
4405   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4406   DebugLoc DL = N->getDebugLoc();
4407   // 1) or (and A, mask), val => ARMbfi A, val, mask
4408   //      iff (val & mask) == val
4409   //
4410   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4411   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4412   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4413   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4414   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4415   //  (i.e., copy a bitfield value into another bitfield of the same width)
4416   if (N0.getOpcode() != ISD::AND)
4417     return SDValue();
4418
4419   EVT VT = N->getValueType(0);
4420   if (VT != MVT::i32)
4421     return SDValue();
4422
4423
4424   // The value and the mask need to be constants so we can verify this is
4425   // actually a bitfield set. If the mask is 0xffff, we can do better
4426   // via a movt instruction, so don't use BFI in that case.
4427   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4428   if (!C)
4429     return SDValue();
4430   unsigned Mask = C->getZExtValue();
4431   if (Mask == 0xffff)
4432     return SDValue();
4433   SDValue Res;
4434   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4435   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4436     unsigned Val = C->getZExtValue();
4437     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4438       return SDValue();
4439     Val >>= CountTrailingZeros_32(~Mask);
4440
4441     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4442                       DAG.getConstant(Val, MVT::i32),
4443                       DAG.getConstant(Mask, MVT::i32));
4444
4445     // Do not add new nodes to DAG combiner worklist.
4446     DCI.CombineTo(N, Res, false);
4447   } else if (N1.getOpcode() == ISD::AND) {
4448     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4449     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4450     if (!C)
4451       return SDValue();
4452     unsigned Mask2 = C->getZExtValue();
4453
4454     if (ARM::isBitFieldInvertedMask(Mask) &&
4455         ARM::isBitFieldInvertedMask(~Mask2) &&
4456         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4457       // The pack halfword instruction works better for masks that fit it,
4458       // so use that when it's available.
4459       if (Subtarget->hasT2ExtractPack() &&
4460           (Mask == 0xffff || Mask == 0xffff0000))
4461         return SDValue();
4462       // 2a
4463       unsigned lsb = CountTrailingZeros_32(Mask2);
4464       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4465                         DAG.getConstant(lsb, MVT::i32));
4466       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4467                         DAG.getConstant(Mask, MVT::i32));
4468       // Do not add new nodes to DAG combiner worklist.
4469       DCI.CombineTo(N, Res, false);
4470     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4471                ARM::isBitFieldInvertedMask(Mask2) &&
4472                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4473       // The pack halfword instruction works better for masks that fit it,
4474       // so use that when it's available.
4475       if (Subtarget->hasT2ExtractPack() &&
4476           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4477         return SDValue();
4478       // 2b
4479       unsigned lsb = CountTrailingZeros_32(Mask);
4480       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4481                         DAG.getConstant(lsb, MVT::i32));
4482       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4483                                 DAG.getConstant(Mask2, MVT::i32));
4484       // Do not add new nodes to DAG combiner worklist.
4485       DCI.CombineTo(N, Res, false);
4486     }
4487   }
4488
4489   return SDValue();
4490 }
4491
4492 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4493 /// ARMISD::VMOVRRD.
4494 static SDValue PerformVMOVRRDCombine(SDNode *N,
4495                                      TargetLowering::DAGCombinerInfo &DCI) {
4496   // vmovrrd(vmovdrr x, y) -> x,y
4497   SDValue InDouble = N->getOperand(0);
4498   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4499     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4500   return SDValue();
4501 }
4502
4503 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
4504 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
4505 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
4506   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
4507   SDValue Op0 = N->getOperand(0);
4508   SDValue Op1 = N->getOperand(1);
4509   if (Op0.getOpcode() == ISD::BIT_CONVERT)
4510     Op0 = Op0.getOperand(0);
4511   if (Op1.getOpcode() == ISD::BIT_CONVERT)
4512     Op1 = Op1.getOperand(0);
4513   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
4514       Op0.getNode() == Op1.getNode() &&
4515       Op0.getResNo() == 0 && Op1.getResNo() == 1)
4516     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(),
4517                        N->getValueType(0), Op0.getOperand(0));
4518   return SDValue();
4519 }
4520
4521 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
4522 /// ISD::BUILD_VECTOR.
4523 static SDValue PerformBUILD_VECTORCombine(SDNode *N, SelectionDAG &DAG) {
4524   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
4525   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
4526   // into a pair of GPRs, which is fine when the value is used as a scalar,
4527   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
4528   if (N->getNumOperands() == 2)
4529     return PerformVMOVDRRCombine(N, DAG);
4530
4531   return SDValue();
4532 }
4533
4534 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4535 /// ARMISD::VDUPLANE.
4536 static SDValue PerformVDUPLANECombine(SDNode *N, SelectionDAG &DAG) {
4537   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4538   // redundant.
4539   SDValue Op = N->getOperand(0);
4540   EVT VT = N->getValueType(0);
4541
4542   // Ignore bit_converts.
4543   while (Op.getOpcode() == ISD::BIT_CONVERT)
4544     Op = Op.getOperand(0);
4545   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4546     return SDValue();
4547
4548   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4549   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4550   // The canonical VMOV for a zero vector uses a 32-bit element size.
4551   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4552   unsigned EltBits;
4553   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4554     EltSize = 8;
4555   if (EltSize > VT.getVectorElementType().getSizeInBits())
4556     return SDValue();
4557
4558   return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4559 }
4560
4561 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4562 /// operand of a vector shift operation, where all the elements of the
4563 /// build_vector must have the same constant integer value.
4564 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4565   // Ignore bit_converts.
4566   while (Op.getOpcode() == ISD::BIT_CONVERT)
4567     Op = Op.getOperand(0);
4568   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4569   APInt SplatBits, SplatUndef;
4570   unsigned SplatBitSize;
4571   bool HasAnyUndefs;
4572   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4573                                       HasAnyUndefs, ElementBits) ||
4574       SplatBitSize > ElementBits)
4575     return false;
4576   Cnt = SplatBits.getSExtValue();
4577   return true;
4578 }
4579
4580 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4581 /// operand of a vector shift left operation.  That value must be in the range:
4582 ///   0 <= Value < ElementBits for a left shift; or
4583 ///   0 <= Value <= ElementBits for a long left shift.
4584 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4585   assert(VT.isVector() && "vector shift count is not a vector type");
4586   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4587   if (! getVShiftImm(Op, ElementBits, Cnt))
4588     return false;
4589   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4590 }
4591
4592 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4593 /// operand of a vector shift right operation.  For a shift opcode, the value
4594 /// is positive, but for an intrinsic the value count must be negative. The
4595 /// absolute value must be in the range:
4596 ///   1 <= |Value| <= ElementBits for a right shift; or
4597 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4598 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4599                          int64_t &Cnt) {
4600   assert(VT.isVector() && "vector shift count is not a vector type");
4601   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4602   if (! getVShiftImm(Op, ElementBits, Cnt))
4603     return false;
4604   if (isIntrinsic)
4605     Cnt = -Cnt;
4606   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4607 }
4608
4609 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4610 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4611   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4612   switch (IntNo) {
4613   default:
4614     // Don't do anything for most intrinsics.
4615     break;
4616
4617   // Vector shifts: check for immediate versions and lower them.
4618   // Note: This is done during DAG combining instead of DAG legalizing because
4619   // the build_vectors for 64-bit vector element shift counts are generally
4620   // not legal, and it is hard to see their values after they get legalized to
4621   // loads from a constant pool.
4622   case Intrinsic::arm_neon_vshifts:
4623   case Intrinsic::arm_neon_vshiftu:
4624   case Intrinsic::arm_neon_vshiftls:
4625   case Intrinsic::arm_neon_vshiftlu:
4626   case Intrinsic::arm_neon_vshiftn:
4627   case Intrinsic::arm_neon_vrshifts:
4628   case Intrinsic::arm_neon_vrshiftu:
4629   case Intrinsic::arm_neon_vrshiftn:
4630   case Intrinsic::arm_neon_vqshifts:
4631   case Intrinsic::arm_neon_vqshiftu:
4632   case Intrinsic::arm_neon_vqshiftsu:
4633   case Intrinsic::arm_neon_vqshiftns:
4634   case Intrinsic::arm_neon_vqshiftnu:
4635   case Intrinsic::arm_neon_vqshiftnsu:
4636   case Intrinsic::arm_neon_vqrshiftns:
4637   case Intrinsic::arm_neon_vqrshiftnu:
4638   case Intrinsic::arm_neon_vqrshiftnsu: {
4639     EVT VT = N->getOperand(1).getValueType();
4640     int64_t Cnt;
4641     unsigned VShiftOpc = 0;
4642
4643     switch (IntNo) {
4644     case Intrinsic::arm_neon_vshifts:
4645     case Intrinsic::arm_neon_vshiftu:
4646       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4647         VShiftOpc = ARMISD::VSHL;
4648         break;
4649       }
4650       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4651         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4652                      ARMISD::VSHRs : ARMISD::VSHRu);
4653         break;
4654       }
4655       return SDValue();
4656
4657     case Intrinsic::arm_neon_vshiftls:
4658     case Intrinsic::arm_neon_vshiftlu:
4659       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4660         break;
4661       llvm_unreachable("invalid shift count for vshll intrinsic");
4662
4663     case Intrinsic::arm_neon_vrshifts:
4664     case Intrinsic::arm_neon_vrshiftu:
4665       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4666         break;
4667       return SDValue();
4668
4669     case Intrinsic::arm_neon_vqshifts:
4670     case Intrinsic::arm_neon_vqshiftu:
4671       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4672         break;
4673       return SDValue();
4674
4675     case Intrinsic::arm_neon_vqshiftsu:
4676       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4677         break;
4678       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4679
4680     case Intrinsic::arm_neon_vshiftn:
4681     case Intrinsic::arm_neon_vrshiftn:
4682     case Intrinsic::arm_neon_vqshiftns:
4683     case Intrinsic::arm_neon_vqshiftnu:
4684     case Intrinsic::arm_neon_vqshiftnsu:
4685     case Intrinsic::arm_neon_vqrshiftns:
4686     case Intrinsic::arm_neon_vqrshiftnu:
4687     case Intrinsic::arm_neon_vqrshiftnsu:
4688       // Narrowing shifts require an immediate right shift.
4689       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4690         break;
4691       llvm_unreachable("invalid shift count for narrowing vector shift "
4692                        "intrinsic");
4693
4694     default:
4695       llvm_unreachable("unhandled vector shift");
4696     }
4697
4698     switch (IntNo) {
4699     case Intrinsic::arm_neon_vshifts:
4700     case Intrinsic::arm_neon_vshiftu:
4701       // Opcode already set above.
4702       break;
4703     case Intrinsic::arm_neon_vshiftls:
4704     case Intrinsic::arm_neon_vshiftlu:
4705       if (Cnt == VT.getVectorElementType().getSizeInBits())
4706         VShiftOpc = ARMISD::VSHLLi;
4707       else
4708         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4709                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4710       break;
4711     case Intrinsic::arm_neon_vshiftn:
4712       VShiftOpc = ARMISD::VSHRN; break;
4713     case Intrinsic::arm_neon_vrshifts:
4714       VShiftOpc = ARMISD::VRSHRs; break;
4715     case Intrinsic::arm_neon_vrshiftu:
4716       VShiftOpc = ARMISD::VRSHRu; break;
4717     case Intrinsic::arm_neon_vrshiftn:
4718       VShiftOpc = ARMISD::VRSHRN; break;
4719     case Intrinsic::arm_neon_vqshifts:
4720       VShiftOpc = ARMISD::VQSHLs; break;
4721     case Intrinsic::arm_neon_vqshiftu:
4722       VShiftOpc = ARMISD::VQSHLu; break;
4723     case Intrinsic::arm_neon_vqshiftsu:
4724       VShiftOpc = ARMISD::VQSHLsu; break;
4725     case Intrinsic::arm_neon_vqshiftns:
4726       VShiftOpc = ARMISD::VQSHRNs; break;
4727     case Intrinsic::arm_neon_vqshiftnu:
4728       VShiftOpc = ARMISD::VQSHRNu; break;
4729     case Intrinsic::arm_neon_vqshiftnsu:
4730       VShiftOpc = ARMISD::VQSHRNsu; break;
4731     case Intrinsic::arm_neon_vqrshiftns:
4732       VShiftOpc = ARMISD::VQRSHRNs; break;
4733     case Intrinsic::arm_neon_vqrshiftnu:
4734       VShiftOpc = ARMISD::VQRSHRNu; break;
4735     case Intrinsic::arm_neon_vqrshiftnsu:
4736       VShiftOpc = ARMISD::VQRSHRNsu; break;
4737     }
4738
4739     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4740                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4741   }
4742
4743   case Intrinsic::arm_neon_vshiftins: {
4744     EVT VT = N->getOperand(1).getValueType();
4745     int64_t Cnt;
4746     unsigned VShiftOpc = 0;
4747
4748     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4749       VShiftOpc = ARMISD::VSLI;
4750     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4751       VShiftOpc = ARMISD::VSRI;
4752     else {
4753       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4754     }
4755
4756     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4757                        N->getOperand(1), N->getOperand(2),
4758                        DAG.getConstant(Cnt, MVT::i32));
4759   }
4760
4761   case Intrinsic::arm_neon_vqrshifts:
4762   case Intrinsic::arm_neon_vqrshiftu:
4763     // No immediate versions of these to check for.
4764     break;
4765   }
4766
4767   return SDValue();
4768 }
4769
4770 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4771 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4772 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4773 /// vector element shift counts are generally not legal, and it is hard to see
4774 /// their values after they get legalized to loads from a constant pool.
4775 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4776                                    const ARMSubtarget *ST) {
4777   EVT VT = N->getValueType(0);
4778
4779   // Nothing to be done for scalar shifts.
4780   if (! VT.isVector())
4781     return SDValue();
4782
4783   assert(ST->hasNEON() && "unexpected vector shift");
4784   int64_t Cnt;
4785
4786   switch (N->getOpcode()) {
4787   default: llvm_unreachable("unexpected shift opcode");
4788
4789   case ISD::SHL:
4790     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4791       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4792                          DAG.getConstant(Cnt, MVT::i32));
4793     break;
4794
4795   case ISD::SRA:
4796   case ISD::SRL:
4797     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4798       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4799                             ARMISD::VSHRs : ARMISD::VSHRu);
4800       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4801                          DAG.getConstant(Cnt, MVT::i32));
4802     }
4803   }
4804   return SDValue();
4805 }
4806
4807 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4808 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4809 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4810                                     const ARMSubtarget *ST) {
4811   SDValue N0 = N->getOperand(0);
4812
4813   // Check for sign- and zero-extensions of vector extract operations of 8-
4814   // and 16-bit vector elements.  NEON supports these directly.  They are
4815   // handled during DAG combining because type legalization will promote them
4816   // to 32-bit types and it is messy to recognize the operations after that.
4817   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4818     SDValue Vec = N0.getOperand(0);
4819     SDValue Lane = N0.getOperand(1);
4820     EVT VT = N->getValueType(0);
4821     EVT EltVT = N0.getValueType();
4822     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4823
4824     if (VT == MVT::i32 &&
4825         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4826         TLI.isTypeLegal(Vec.getValueType())) {
4827
4828       unsigned Opc = 0;
4829       switch (N->getOpcode()) {
4830       default: llvm_unreachable("unexpected opcode");
4831       case ISD::SIGN_EXTEND:
4832         Opc = ARMISD::VGETLANEs;
4833         break;
4834       case ISD::ZERO_EXTEND:
4835       case ISD::ANY_EXTEND:
4836         Opc = ARMISD::VGETLANEu;
4837         break;
4838       }
4839       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4840     }
4841   }
4842
4843   return SDValue();
4844 }
4845
4846 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4847 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4848 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4849                                        const ARMSubtarget *ST) {
4850   // If the target supports NEON, try to use vmax/vmin instructions for f32
4851   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4852   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4853   // a NaN; only do the transformation when it matches that behavior.
4854
4855   // For now only do this when using NEON for FP operations; if using VFP, it
4856   // is not obvious that the benefit outweighs the cost of switching to the
4857   // NEON pipeline.
4858   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4859       N->getValueType(0) != MVT::f32)
4860     return SDValue();
4861
4862   SDValue CondLHS = N->getOperand(0);
4863   SDValue CondRHS = N->getOperand(1);
4864   SDValue LHS = N->getOperand(2);
4865   SDValue RHS = N->getOperand(3);
4866   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4867
4868   unsigned Opcode = 0;
4869   bool IsReversed;
4870   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4871     IsReversed = false; // x CC y ? x : y
4872   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4873     IsReversed = true ; // x CC y ? y : x
4874   } else {
4875     return SDValue();
4876   }
4877
4878   bool IsUnordered;
4879   switch (CC) {
4880   default: break;
4881   case ISD::SETOLT:
4882   case ISD::SETOLE:
4883   case ISD::SETLT:
4884   case ISD::SETLE:
4885   case ISD::SETULT:
4886   case ISD::SETULE:
4887     // If LHS is NaN, an ordered comparison will be false and the result will
4888     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4889     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4890     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4891     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4892       break;
4893     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4894     // will return -0, so vmin can only be used for unsafe math or if one of
4895     // the operands is known to be nonzero.
4896     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4897         !UnsafeFPMath &&
4898         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4899       break;
4900     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4901     break;
4902
4903   case ISD::SETOGT:
4904   case ISD::SETOGE:
4905   case ISD::SETGT:
4906   case ISD::SETGE:
4907   case ISD::SETUGT:
4908   case ISD::SETUGE:
4909     // If LHS is NaN, an ordered comparison will be false and the result will
4910     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4911     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4912     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4913     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4914       break;
4915     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4916     // will return +0, so vmax can only be used for unsafe math or if one of
4917     // the operands is known to be nonzero.
4918     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4919         !UnsafeFPMath &&
4920         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4921       break;
4922     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4923     break;
4924   }
4925
4926   if (!Opcode)
4927     return SDValue();
4928   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4929 }
4930
4931 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4932                                              DAGCombinerInfo &DCI) const {
4933   switch (N->getOpcode()) {
4934   default: break;
4935   case ISD::ADD:        return PerformADDCombine(N, DCI);
4936   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4937   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4938   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
4939   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4940   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
4941   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI.DAG);
4942   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI.DAG);
4943   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4944   case ISD::SHL:
4945   case ISD::SRA:
4946   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4947   case ISD::SIGN_EXTEND:
4948   case ISD::ZERO_EXTEND:
4949   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4950   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4951   }
4952   return SDValue();
4953 }
4954
4955 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4956   if (!Subtarget->allowsUnalignedMem())
4957     return false;
4958
4959   switch (VT.getSimpleVT().SimpleTy) {
4960   default:
4961     return false;
4962   case MVT::i8:
4963   case MVT::i16:
4964   case MVT::i32:
4965     return true;
4966   // FIXME: VLD1 etc with standard alignment is legal.
4967   }
4968 }
4969
4970 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4971   if (V < 0)
4972     return false;
4973
4974   unsigned Scale = 1;
4975   switch (VT.getSimpleVT().SimpleTy) {
4976   default: return false;
4977   case MVT::i1:
4978   case MVT::i8:
4979     // Scale == 1;
4980     break;
4981   case MVT::i16:
4982     // Scale == 2;
4983     Scale = 2;
4984     break;
4985   case MVT::i32:
4986     // Scale == 4;
4987     Scale = 4;
4988     break;
4989   }
4990
4991   if ((V & (Scale - 1)) != 0)
4992     return false;
4993   V /= Scale;
4994   return V == (V & ((1LL << 5) - 1));
4995 }
4996
4997 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4998                                       const ARMSubtarget *Subtarget) {
4999   bool isNeg = false;
5000   if (V < 0) {
5001     isNeg = true;
5002     V = - V;
5003   }
5004
5005   switch (VT.getSimpleVT().SimpleTy) {
5006   default: return false;
5007   case MVT::i1:
5008   case MVT::i8:
5009   case MVT::i16:
5010   case MVT::i32:
5011     // + imm12 or - imm8
5012     if (isNeg)
5013       return V == (V & ((1LL << 8) - 1));
5014     return V == (V & ((1LL << 12) - 1));
5015   case MVT::f32:
5016   case MVT::f64:
5017     // Same as ARM mode. FIXME: NEON?
5018     if (!Subtarget->hasVFP2())
5019       return false;
5020     if ((V & 3) != 0)
5021       return false;
5022     V >>= 2;
5023     return V == (V & ((1LL << 8) - 1));
5024   }
5025 }
5026
5027 /// isLegalAddressImmediate - Return true if the integer value can be used
5028 /// as the offset of the target addressing mode for load / store of the
5029 /// given type.
5030 static bool isLegalAddressImmediate(int64_t V, EVT VT,
5031                                     const ARMSubtarget *Subtarget) {
5032   if (V == 0)
5033     return true;
5034
5035   if (!VT.isSimple())
5036     return false;
5037
5038   if (Subtarget->isThumb1Only())
5039     return isLegalT1AddressImmediate(V, VT);
5040   else if (Subtarget->isThumb2())
5041     return isLegalT2AddressImmediate(V, VT, Subtarget);
5042
5043   // ARM mode.
5044   if (V < 0)
5045     V = - V;
5046   switch (VT.getSimpleVT().SimpleTy) {
5047   default: return false;
5048   case MVT::i1:
5049   case MVT::i8:
5050   case MVT::i32:
5051     // +- imm12
5052     return V == (V & ((1LL << 12) - 1));
5053   case MVT::i16:
5054     // +- imm8
5055     return V == (V & ((1LL << 8) - 1));
5056   case MVT::f32:
5057   case MVT::f64:
5058     if (!Subtarget->hasVFP2()) // FIXME: NEON?
5059       return false;
5060     if ((V & 3) != 0)
5061       return false;
5062     V >>= 2;
5063     return V == (V & ((1LL << 8) - 1));
5064   }
5065 }
5066
5067 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
5068                                                       EVT VT) const {
5069   int Scale = AM.Scale;
5070   if (Scale < 0)
5071     return false;
5072
5073   switch (VT.getSimpleVT().SimpleTy) {
5074   default: return false;
5075   case MVT::i1:
5076   case MVT::i8:
5077   case MVT::i16:
5078   case MVT::i32:
5079     if (Scale == 1)
5080       return true;
5081     // r + r << imm
5082     Scale = Scale & ~1;
5083     return Scale == 2 || Scale == 4 || Scale == 8;
5084   case MVT::i64:
5085     // r + r
5086     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5087       return true;
5088     return false;
5089   case MVT::isVoid:
5090     // Note, we allow "void" uses (basically, uses that aren't loads or
5091     // stores), because arm allows folding a scale into many arithmetic
5092     // operations.  This should be made more precise and revisited later.
5093
5094     // Allow r << imm, but the imm has to be a multiple of two.
5095     if (Scale & 1) return false;
5096     return isPowerOf2_32(Scale);
5097   }
5098 }
5099
5100 /// isLegalAddressingMode - Return true if the addressing mode represented
5101 /// by AM is legal for this target, for a load/store of the specified type.
5102 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5103                                               const Type *Ty) const {
5104   EVT VT = getValueType(Ty, true);
5105   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
5106     return false;
5107
5108   // Can never fold addr of global into load/store.
5109   if (AM.BaseGV)
5110     return false;
5111
5112   switch (AM.Scale) {
5113   case 0:  // no scale reg, must be "r+i" or "r", or "i".
5114     break;
5115   case 1:
5116     if (Subtarget->isThumb1Only())
5117       return false;
5118     // FALL THROUGH.
5119   default:
5120     // ARM doesn't support any R+R*scale+imm addr modes.
5121     if (AM.BaseOffs)
5122       return false;
5123
5124     if (!VT.isSimple())
5125       return false;
5126
5127     if (Subtarget->isThumb2())
5128       return isLegalT2ScaledAddressingMode(AM, VT);
5129
5130     int Scale = AM.Scale;
5131     switch (VT.getSimpleVT().SimpleTy) {
5132     default: return false;
5133     case MVT::i1:
5134     case MVT::i8:
5135     case MVT::i32:
5136       if (Scale < 0) Scale = -Scale;
5137       if (Scale == 1)
5138         return true;
5139       // r + r << imm
5140       return isPowerOf2_32(Scale & ~1);
5141     case MVT::i16:
5142     case MVT::i64:
5143       // r + r
5144       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5145         return true;
5146       return false;
5147
5148     case MVT::isVoid:
5149       // Note, we allow "void" uses (basically, uses that aren't loads or
5150       // stores), because arm allows folding a scale into many arithmetic
5151       // operations.  This should be made more precise and revisited later.
5152
5153       // Allow r << imm, but the imm has to be a multiple of two.
5154       if (Scale & 1) return false;
5155       return isPowerOf2_32(Scale);
5156     }
5157     break;
5158   }
5159   return true;
5160 }
5161
5162 /// isLegalICmpImmediate - Return true if the specified immediate is legal
5163 /// icmp immediate, that is the target has icmp instructions which can compare
5164 /// a register against the immediate without having to materialize the
5165 /// immediate into a register.
5166 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
5167   if (!Subtarget->isThumb())
5168     return ARM_AM::getSOImmVal(Imm) != -1;
5169   if (Subtarget->isThumb2())
5170     return ARM_AM::getT2SOImmVal(Imm) != -1;
5171   return Imm >= 0 && Imm <= 255;
5172 }
5173
5174 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
5175                                       bool isSEXTLoad, SDValue &Base,
5176                                       SDValue &Offset, bool &isInc,
5177                                       SelectionDAG &DAG) {
5178   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5179     return false;
5180
5181   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
5182     // AddressingMode 3
5183     Base = Ptr->getOperand(0);
5184     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5185       int RHSC = (int)RHS->getZExtValue();
5186       if (RHSC < 0 && RHSC > -256) {
5187         assert(Ptr->getOpcode() == ISD::ADD);
5188         isInc = false;
5189         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5190         return true;
5191       }
5192     }
5193     isInc = (Ptr->getOpcode() == ISD::ADD);
5194     Offset = Ptr->getOperand(1);
5195     return true;
5196   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5197     // AddressingMode 2
5198     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5199       int RHSC = (int)RHS->getZExtValue();
5200       if (RHSC < 0 && RHSC > -0x1000) {
5201         assert(Ptr->getOpcode() == ISD::ADD);
5202         isInc = false;
5203         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5204         Base = Ptr->getOperand(0);
5205         return true;
5206       }
5207     }
5208
5209     if (Ptr->getOpcode() == ISD::ADD) {
5210       isInc = true;
5211       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5212       if (ShOpcVal != ARM_AM::no_shift) {
5213         Base = Ptr->getOperand(1);
5214         Offset = Ptr->getOperand(0);
5215       } else {
5216         Base = Ptr->getOperand(0);
5217         Offset = Ptr->getOperand(1);
5218       }
5219       return true;
5220     }
5221
5222     isInc = (Ptr->getOpcode() == ISD::ADD);
5223     Base = Ptr->getOperand(0);
5224     Offset = Ptr->getOperand(1);
5225     return true;
5226   }
5227
5228   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5229   return false;
5230 }
5231
5232 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5233                                      bool isSEXTLoad, SDValue &Base,
5234                                      SDValue &Offset, bool &isInc,
5235                                      SelectionDAG &DAG) {
5236   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5237     return false;
5238
5239   Base = Ptr->getOperand(0);
5240   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5241     int RHSC = (int)RHS->getZExtValue();
5242     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5243       assert(Ptr->getOpcode() == ISD::ADD);
5244       isInc = false;
5245       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5246       return true;
5247     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5248       isInc = Ptr->getOpcode() == ISD::ADD;
5249       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5250       return true;
5251     }
5252   }
5253
5254   return false;
5255 }
5256
5257 /// getPreIndexedAddressParts - returns true by value, base pointer and
5258 /// offset pointer and addressing mode by reference if the node's address
5259 /// can be legally represented as pre-indexed load / store address.
5260 bool
5261 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5262                                              SDValue &Offset,
5263                                              ISD::MemIndexedMode &AM,
5264                                              SelectionDAG &DAG) const {
5265   if (Subtarget->isThumb1Only())
5266     return false;
5267
5268   EVT VT;
5269   SDValue Ptr;
5270   bool isSEXTLoad = false;
5271   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5272     Ptr = LD->getBasePtr();
5273     VT  = LD->getMemoryVT();
5274     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5275   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5276     Ptr = ST->getBasePtr();
5277     VT  = ST->getMemoryVT();
5278   } else
5279     return false;
5280
5281   bool isInc;
5282   bool isLegal = false;
5283   if (Subtarget->isThumb2())
5284     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5285                                        Offset, isInc, DAG);
5286   else
5287     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5288                                         Offset, isInc, DAG);
5289   if (!isLegal)
5290     return false;
5291
5292   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5293   return true;
5294 }
5295
5296 /// getPostIndexedAddressParts - returns true by value, base pointer and
5297 /// offset pointer and addressing mode by reference if this node can be
5298 /// combined with a load / store to form a post-indexed load / store.
5299 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5300                                                    SDValue &Base,
5301                                                    SDValue &Offset,
5302                                                    ISD::MemIndexedMode &AM,
5303                                                    SelectionDAG &DAG) const {
5304   if (Subtarget->isThumb1Only())
5305     return false;
5306
5307   EVT VT;
5308   SDValue Ptr;
5309   bool isSEXTLoad = false;
5310   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5311     VT  = LD->getMemoryVT();
5312     Ptr = LD->getBasePtr();
5313     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5314   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5315     VT  = ST->getMemoryVT();
5316     Ptr = ST->getBasePtr();
5317   } else
5318     return false;
5319
5320   bool isInc;
5321   bool isLegal = false;
5322   if (Subtarget->isThumb2())
5323     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5324                                        isInc, DAG);
5325   else
5326     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5327                                         isInc, DAG);
5328   if (!isLegal)
5329     return false;
5330
5331   if (Ptr != Base) {
5332     // Swap base ptr and offset to catch more post-index load / store when
5333     // it's legal. In Thumb2 mode, offset must be an immediate.
5334     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5335         !Subtarget->isThumb2())
5336       std::swap(Base, Offset);
5337
5338     // Post-indexed load / store update the base pointer.
5339     if (Ptr != Base)
5340       return false;
5341   }
5342
5343   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5344   return true;
5345 }
5346
5347 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5348                                                        const APInt &Mask,
5349                                                        APInt &KnownZero,
5350                                                        APInt &KnownOne,
5351                                                        const SelectionDAG &DAG,
5352                                                        unsigned Depth) const {
5353   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5354   switch (Op.getOpcode()) {
5355   default: break;
5356   case ARMISD::CMOV: {
5357     // Bits are known zero/one if known on the LHS and RHS.
5358     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5359     if (KnownZero == 0 && KnownOne == 0) return;
5360
5361     APInt KnownZeroRHS, KnownOneRHS;
5362     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5363                           KnownZeroRHS, KnownOneRHS, Depth+1);
5364     KnownZero &= KnownZeroRHS;
5365     KnownOne  &= KnownOneRHS;
5366     return;
5367   }
5368   }
5369 }
5370
5371 //===----------------------------------------------------------------------===//
5372 //                           ARM Inline Assembly Support
5373 //===----------------------------------------------------------------------===//
5374
5375 /// getConstraintType - Given a constraint letter, return the type of
5376 /// constraint it is for this target.
5377 ARMTargetLowering::ConstraintType
5378 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5379   if (Constraint.size() == 1) {
5380     switch (Constraint[0]) {
5381     default:  break;
5382     case 'l': return C_RegisterClass;
5383     case 'w': return C_RegisterClass;
5384     }
5385   }
5386   return TargetLowering::getConstraintType(Constraint);
5387 }
5388
5389 std::pair<unsigned, const TargetRegisterClass*>
5390 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5391                                                 EVT VT) const {
5392   if (Constraint.size() == 1) {
5393     // GCC ARM Constraint Letters
5394     switch (Constraint[0]) {
5395     case 'l':
5396       if (Subtarget->isThumb())
5397         return std::make_pair(0U, ARM::tGPRRegisterClass);
5398       else
5399         return std::make_pair(0U, ARM::GPRRegisterClass);
5400     case 'r':
5401       return std::make_pair(0U, ARM::GPRRegisterClass);
5402     case 'w':
5403       if (VT == MVT::f32)
5404         return std::make_pair(0U, ARM::SPRRegisterClass);
5405       if (VT.getSizeInBits() == 64)
5406         return std::make_pair(0U, ARM::DPRRegisterClass);
5407       if (VT.getSizeInBits() == 128)
5408         return std::make_pair(0U, ARM::QPRRegisterClass);
5409       break;
5410     }
5411   }
5412   if (StringRef("{cc}").equals_lower(Constraint))
5413     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5414
5415   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5416 }
5417
5418 std::vector<unsigned> ARMTargetLowering::
5419 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5420                                   EVT VT) const {
5421   if (Constraint.size() != 1)
5422     return std::vector<unsigned>();
5423
5424   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5425   default: break;
5426   case 'l':
5427     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5428                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5429                                  0);
5430   case 'r':
5431     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5432                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5433                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5434                                  ARM::R12, ARM::LR, 0);
5435   case 'w':
5436     if (VT == MVT::f32)
5437       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5438                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5439                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5440                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5441                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5442                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5443                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5444                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5445     if (VT.getSizeInBits() == 64)
5446       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5447                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5448                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5449                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5450     if (VT.getSizeInBits() == 128)
5451       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5452                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5453       break;
5454   }
5455
5456   return std::vector<unsigned>();
5457 }
5458
5459 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5460 /// vector.  If it is invalid, don't add anything to Ops.
5461 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5462                                                      char Constraint,
5463                                                      std::vector<SDValue>&Ops,
5464                                                      SelectionDAG &DAG) const {
5465   SDValue Result(0, 0);
5466
5467   switch (Constraint) {
5468   default: break;
5469   case 'I': case 'J': case 'K': case 'L':
5470   case 'M': case 'N': case 'O':
5471     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5472     if (!C)
5473       return;
5474
5475     int64_t CVal64 = C->getSExtValue();
5476     int CVal = (int) CVal64;
5477     // None of these constraints allow values larger than 32 bits.  Check
5478     // that the value fits in an int.
5479     if (CVal != CVal64)
5480       return;
5481
5482     switch (Constraint) {
5483       case 'I':
5484         if (Subtarget->isThumb1Only()) {
5485           // This must be a constant between 0 and 255, for ADD
5486           // immediates.
5487           if (CVal >= 0 && CVal <= 255)
5488             break;
5489         } else if (Subtarget->isThumb2()) {
5490           // A constant that can be used as an immediate value in a
5491           // data-processing instruction.
5492           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5493             break;
5494         } else {
5495           // A constant that can be used as an immediate value in a
5496           // data-processing instruction.
5497           if (ARM_AM::getSOImmVal(CVal) != -1)
5498             break;
5499         }
5500         return;
5501
5502       case 'J':
5503         if (Subtarget->isThumb()) {  // FIXME thumb2
5504           // This must be a constant between -255 and -1, for negated ADD
5505           // immediates. This can be used in GCC with an "n" modifier that
5506           // prints the negated value, for use with SUB instructions. It is
5507           // not useful otherwise but is implemented for compatibility.
5508           if (CVal >= -255 && CVal <= -1)
5509             break;
5510         } else {
5511           // This must be a constant between -4095 and 4095. It is not clear
5512           // what this constraint is intended for. Implemented for
5513           // compatibility with GCC.
5514           if (CVal >= -4095 && CVal <= 4095)
5515             break;
5516         }
5517         return;
5518
5519       case 'K':
5520         if (Subtarget->isThumb1Only()) {
5521           // A 32-bit value where only one byte has a nonzero value. Exclude
5522           // zero to match GCC. This constraint is used by GCC internally for
5523           // constants that can be loaded with a move/shift combination.
5524           // It is not useful otherwise but is implemented for compatibility.
5525           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5526             break;
5527         } else if (Subtarget->isThumb2()) {
5528           // A constant whose bitwise inverse can be used as an immediate
5529           // value in a data-processing instruction. This can be used in GCC
5530           // with a "B" modifier that prints the inverted value, for use with
5531           // BIC and MVN instructions. It is not useful otherwise but is
5532           // implemented for compatibility.
5533           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5534             break;
5535         } else {
5536           // A constant whose bitwise inverse can be used as an immediate
5537           // value in a data-processing instruction. This can be used in GCC
5538           // with a "B" modifier that prints the inverted value, for use with
5539           // BIC and MVN instructions. It is not useful otherwise but is
5540           // implemented for compatibility.
5541           if (ARM_AM::getSOImmVal(~CVal) != -1)
5542             break;
5543         }
5544         return;
5545
5546       case 'L':
5547         if (Subtarget->isThumb1Only()) {
5548           // This must be a constant between -7 and 7,
5549           // for 3-operand ADD/SUB immediate instructions.
5550           if (CVal >= -7 && CVal < 7)
5551             break;
5552         } else if (Subtarget->isThumb2()) {
5553           // A constant whose negation can be used as an immediate value in a
5554           // data-processing instruction. This can be used in GCC with an "n"
5555           // modifier that prints the negated value, for use with SUB
5556           // instructions. It is not useful otherwise but is implemented for
5557           // compatibility.
5558           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5559             break;
5560         } else {
5561           // A constant whose negation can be used as an immediate value in a
5562           // data-processing instruction. This can be used in GCC with an "n"
5563           // modifier that prints the negated value, for use with SUB
5564           // instructions. It is not useful otherwise but is implemented for
5565           // compatibility.
5566           if (ARM_AM::getSOImmVal(-CVal) != -1)
5567             break;
5568         }
5569         return;
5570
5571       case 'M':
5572         if (Subtarget->isThumb()) { // FIXME thumb2
5573           // This must be a multiple of 4 between 0 and 1020, for
5574           // ADD sp + immediate.
5575           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5576             break;
5577         } else {
5578           // A power of two or a constant between 0 and 32.  This is used in
5579           // GCC for the shift amount on shifted register operands, but it is
5580           // useful in general for any shift amounts.
5581           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5582             break;
5583         }
5584         return;
5585
5586       case 'N':
5587         if (Subtarget->isThumb()) {  // FIXME thumb2
5588           // This must be a constant between 0 and 31, for shift amounts.
5589           if (CVal >= 0 && CVal <= 31)
5590             break;
5591         }
5592         return;
5593
5594       case 'O':
5595         if (Subtarget->isThumb()) {  // FIXME thumb2
5596           // This must be a multiple of 4 between -508 and 508, for
5597           // ADD/SUB sp = sp + immediate.
5598           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5599             break;
5600         }
5601         return;
5602     }
5603     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5604     break;
5605   }
5606
5607   if (Result.getNode()) {
5608     Ops.push_back(Result);
5609     return;
5610   }
5611   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5612 }
5613
5614 bool
5615 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5616   // The ARM target isn't yet aware of offsets.
5617   return false;
5618 }
5619
5620 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5621   APInt Imm = FPImm.bitcastToAPInt();
5622   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5623   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5624   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5625
5626   // We can handle 4 bits of mantissa.
5627   // mantissa = (16+UInt(e:f:g:h))/16.
5628   if (Mantissa & 0x7ffff)
5629     return -1;
5630   Mantissa >>= 19;
5631   if ((Mantissa & 0xf) != Mantissa)
5632     return -1;
5633
5634   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5635   if (Exp < -3 || Exp > 4)
5636     return -1;
5637   Exp = ((Exp+3) & 0x7) ^ 4;
5638
5639   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5640 }
5641
5642 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5643   APInt Imm = FPImm.bitcastToAPInt();
5644   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5645   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5646   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5647
5648   // We can handle 4 bits of mantissa.
5649   // mantissa = (16+UInt(e:f:g:h))/16.
5650   if (Mantissa & 0xffffffffffffLL)
5651     return -1;
5652   Mantissa >>= 48;
5653   if ((Mantissa & 0xf) != Mantissa)
5654     return -1;
5655
5656   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5657   if (Exp < -3 || Exp > 4)
5658     return -1;
5659   Exp = ((Exp+3) & 0x7) ^ 4;
5660
5661   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5662 }
5663
5664 bool ARM::isBitFieldInvertedMask(unsigned v) {
5665   if (v == 0xffffffff)
5666     return 0;
5667   // there can be 1's on either or both "outsides", all the "inside"
5668   // bits must be 0's
5669   unsigned int lsb = 0, msb = 31;
5670   while (v & (1 << msb)) --msb;
5671   while (v & (1 << lsb)) ++lsb;
5672   for (unsigned int i = lsb; i <= msb; ++i) {
5673     if (v & (1 << i))
5674       return 0;
5675   }
5676   return 1;
5677 }
5678
5679 /// isFPImmLegal - Returns true if the target can instruction select the
5680 /// specified FP immediate natively. If false, the legalizer will
5681 /// materialize the FP immediate as a load from a constant pool.
5682 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5683   if (!Subtarget->hasVFP3())
5684     return false;
5685   if (VT == MVT::f32)
5686     return ARM::getVFPf32Imm(Imm) != -1;
5687   if (VT == MVT::f64)
5688     return ARM::getVFPf64Imm(Imm) != -1;
5689   return false;
5690 }
5691
5692 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
5693 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
5694 /// specified in the intrinsic calls.
5695 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
5696                                            const CallInst &I,
5697                                            unsigned Intrinsic) const {
5698   switch (Intrinsic) {
5699   case Intrinsic::arm_neon_vld1:
5700   case Intrinsic::arm_neon_vld2:
5701   case Intrinsic::arm_neon_vld3:
5702   case Intrinsic::arm_neon_vld4:
5703   case Intrinsic::arm_neon_vld2lane:
5704   case Intrinsic::arm_neon_vld3lane:
5705   case Intrinsic::arm_neon_vld4lane: {
5706     Info.opc = ISD::INTRINSIC_W_CHAIN;
5707     // Conservatively set memVT to the entire set of vectors loaded.
5708     uint64_t NumElts = getTargetData()->getTypeAllocSize(I.getType()) / 8;
5709     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5710     Info.ptrVal = I.getArgOperand(0);
5711     Info.offset = 0;
5712     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
5713     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
5714     Info.vol = false; // volatile loads with NEON intrinsics not supported
5715     Info.readMem = true;
5716     Info.writeMem = false;
5717     return true;
5718   }
5719   case Intrinsic::arm_neon_vst1:
5720   case Intrinsic::arm_neon_vst2:
5721   case Intrinsic::arm_neon_vst3:
5722   case Intrinsic::arm_neon_vst4:
5723   case Intrinsic::arm_neon_vst2lane:
5724   case Intrinsic::arm_neon_vst3lane:
5725   case Intrinsic::arm_neon_vst4lane: {
5726     Info.opc = ISD::INTRINSIC_VOID;
5727     // Conservatively set memVT to the entire set of vectors stored.
5728     unsigned NumElts = 0;
5729     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
5730       const Type *ArgTy = I.getArgOperand(ArgI)->getType();
5731       if (!ArgTy->isVectorTy())
5732         break;
5733       NumElts += getTargetData()->getTypeAllocSize(ArgTy) / 8;
5734     }
5735     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5736     Info.ptrVal = I.getArgOperand(0);
5737     Info.offset = 0;
5738     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
5739     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
5740     Info.vol = false; // volatile stores with NEON intrinsics not supported
5741     Info.readMem = false;
5742     Info.writeMem = true;
5743     return true;
5744   }
5745   default:
5746     break;
5747   }
5748
5749   return false;
5750 }