lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when Machine LICM is smart enough to hoist a
  55 // reg-to-reg VDUP.
  56 static cl::opt<bool>
  57 EnableARMVDUPsplat("arm-vdup-splat", cl::Hidden,
  58   cl::desc("Generate VDUP for integer constant splats (TEMPORARY OPTION)."),
  59   cl::init(false));
  60
  61 static cl::opt<bool>
  62 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  63   cl::desc("Generate calls via indirect call instructions"),
  64   cl::init(false));
  65
  66 static cl::opt<bool>
  67 ARMInterworking("arm-interworking", cl::Hidden,
  68   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  69   cl::init(true));
  70
  71 static cl::opt<bool>
  72 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  73   cl::desc("Enable code placement pass for ARM"),
  74   cl::init(false));
  75
  76 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  77                                    CCValAssign::LocInfo &LocInfo,
  78                                    ISD::ArgFlagsTy &ArgFlags,
  79                                    CCState &State);
  80 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  81                                     CCValAssign::LocInfo &LocInfo,
  82                                     ISD::ArgFlagsTy &ArgFlags,
  83                                     CCState &State);
  84 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  85                                       CCValAssign::LocInfo &LocInfo,
  86                                       ISD::ArgFlagsTy &ArgFlags,
  87                                       CCState &State);
  88 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  89                                        CCValAssign::LocInfo &LocInfo,
  90                                        ISD::ArgFlagsTy &ArgFlags,
  91                                        CCState &State);
  92
  93 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  94                                        EVT PromotedBitwiseVT) {
  95   if (VT != PromotedLdStVT) {
  96     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  97     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  98                        PromotedLdStVT.getSimpleVT());
  99
 100     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 101     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 102                        PromotedLdStVT.getSimpleVT());
 103   }
 104
 105   EVT ElemTy = VT.getVectorElementType();
 106   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 107     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 108   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 109     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 110   if (ElemTy != MVT::i32) {
 111     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 112     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 113     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 114     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 115   }
 116   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 117   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 118   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 119   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 120   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 121   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 122   if (VT.isInteger()) {
 123     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 124     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 125     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 126   }
 127
 128   // Promote all bit-wise operations.
 129   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 130     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 131     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 132                        PromotedBitwiseVT.getSimpleVT());
 133     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 134     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 135                        PromotedBitwiseVT.getSimpleVT());
 136     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 137     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 138                        PromotedBitwiseVT.getSimpleVT());
 139   }
 140
 141   // Neon does not support vector divide/remainder operations.
 142   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 143   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 144   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 145   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 146   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 147   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 148 }
 149
 150 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 151   addRegisterClass(VT, ARM::DPRRegisterClass);
 152   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 153 }
 154
 155 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 156   addRegisterClass(VT, ARM::QPRRegisterClass);
 157   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 158 }
 159
 160 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 161   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 162     return new TargetLoweringObjectFileMachO();
 163
 164   return new ARMElfTargetObjectFile();
 165 }
 166
 167 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 168     : TargetLowering(TM, createTLOF(TM)) {
 169   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 170   RegInfo = TM.getRegisterInfo();
 171
 172   if (Subtarget->isTargetDarwin()) {
 173     // Uses VFP for Thumb libfuncs if available.
 174     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 175       // Single-precision floating-point arithmetic.
 176       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 177       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 178       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 179       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 180
 181       // Double-precision floating-point arithmetic.
 182       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 183       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 184       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 185       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 186
 187       // Single-precision comparisons.
 188       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 189       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 190       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 191       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 192       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 193       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 194       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 195       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 196
 197       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 203       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 204       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 205
 206       // Double-precision comparisons.
 207       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 208       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 209       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 210       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 211       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 212       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 213       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 214       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 215
 216       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 222       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 223       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 224
 225       // Floating-point to integer conversions.
 226       // i64 conversions are done via library routines even when generating VFP
 227       // instructions, so use the same ones.
 228       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 229       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 230       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 231       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 232
 233       // Conversions between floating types.
 234       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 235       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 236
 237       // Integer to floating-point conversions.
 238       // i64 conversions are done via library routines even when generating VFP
 239       // instructions, so use the same ones.
 240       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 241       // e.g., __floatunsidf vs. __floatunssidfvfp.
 242       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 243       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 244       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 245       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 246     }
 247   }
 248
 249   // These libcalls are not available in 32-bit.
 250   setLibcallName(RTLIB::SHL_I128, 0);
 251   setLibcallName(RTLIB::SRL_I128, 0);
 252   setLibcallName(RTLIB::SRA_I128, 0);
 253
 254   // Libcalls should use the AAPCS base standard ABI, even if hard float
 255   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 256   if (Subtarget->isAAPCS_ABI()) {
 257     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 258       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 259                             CallingConv::ARM_AAPCS);
 260     }
 261   }
 262
 263   if (Subtarget->isThumb1Only())
 264     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 265   else
 266     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 267   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 268     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 269     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 270
 271     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 272   }
 273
 274   if (Subtarget->hasNEON()) {
 275     addDRTypeForNEON(MVT::v2f32);
 276     addDRTypeForNEON(MVT::v8i8);
 277     addDRTypeForNEON(MVT::v4i16);
 278     addDRTypeForNEON(MVT::v2i32);
 279     addDRTypeForNEON(MVT::v1i64);
 280
 281     addQRTypeForNEON(MVT::v4f32);
 282     addQRTypeForNEON(MVT::v2f64);
 283     addQRTypeForNEON(MVT::v16i8);
 284     addQRTypeForNEON(MVT::v8i16);
 285     addQRTypeForNEON(MVT::v4i32);
 286     addQRTypeForNEON(MVT::v2i64);
 287
 288     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 289     // neither Neon nor VFP support any arithmetic operations on it.
 290     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 294     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 296     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 310     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 311     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 312     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 313     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 314
 315     // Neon does not support some operations on v1i64 and v2i64 types.
 316     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 317     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 318     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 319     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 320
 321     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 322     setTargetDAGCombine(ISD::SHL);
 323     setTargetDAGCombine(ISD::SRL);
 324     setTargetDAGCombine(ISD::SRA);
 325     setTargetDAGCombine(ISD::SIGN_EXTEND);
 326     setTargetDAGCombine(ISD::ZERO_EXTEND);
 327     setTargetDAGCombine(ISD::ANY_EXTEND);
 328     setTargetDAGCombine(ISD::SELECT_CC);
 329   }
 330
 331   computeRegisterProperties();
 332
 333   // ARM does not have f32 extending load.
 334   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 335
 336   // ARM does not have i1 sign extending load.
 337   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 338
 339   // ARM supports all 4 flavors of integer indexed load / store.
 340   if (!Subtarget->isThumb1Only()) {
 341     for (unsigned im = (unsigned)ISD::PRE_INC;
 342          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 343       setIndexedLoadAction(im,  MVT::i1,  Legal);
 344       setIndexedLoadAction(im,  MVT::i8,  Legal);
 345       setIndexedLoadAction(im,  MVT::i16, Legal);
 346       setIndexedLoadAction(im,  MVT::i32, Legal);
 347       setIndexedStoreAction(im, MVT::i1,  Legal);
 348       setIndexedStoreAction(im, MVT::i8,  Legal);
 349       setIndexedStoreAction(im, MVT::i16, Legal);
 350       setIndexedStoreAction(im, MVT::i32, Legal);
 351     }
 352   }
 353
 354   // i64 operation support.
 355   if (Subtarget->isThumb1Only()) {
 356     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 357     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 358     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 359     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 360     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 361   } else {
 362     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 363     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 364     if (!Subtarget->hasV6Ops())
 365       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 366   }
 367   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 368   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 369   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 370   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 371   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 372
 373   // ARM does not have ROTL.
 374   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 375   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 376   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 377   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 378     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 379
 380   // Only ARMv6 has BSWAP.
 381   if (!Subtarget->hasV6Ops())
 382     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 383
 384   // These are expanded into libcalls.
 385   if (!Subtarget->hasDivide()) {
 386     // v7M has a hardware divider
 387     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 388     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 389   }
 390   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 391   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 392   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 393   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 394
 395   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 396   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 397   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 398   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 399   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 400
 401   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 402
 403   // Use the default implementation.
 404   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 405   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 406   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 407   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 408   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 409   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 410   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 411   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 412   // doesn't yet know how to not do that for SjLj.
 413   setExceptionSelectorRegister(ARM::R0);
 414   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 415   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 416   // the default expansion.
 417   if (Subtarget->hasDataBarrier() ||
 418       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())) {
 419     // membarrier needs custom lowering; the rest are legal and handled
 420     // normally.
 421     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 422   } else {
 423     // Set them all for expansion, which will force libcalls.
 424     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 425     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 426     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 428     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 429     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 431     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 449     // Since the libcalls include locking, fold in the fences
 450     setShouldFoldAtomicFences(true);
 451   }
 452   // 64-bit versions are always libcalls (for now)
 453   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 454   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 461
 462   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 463   if (!Subtarget->hasV6Ops()) {
 464     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 465     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 466   }
 467   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 468
 469   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 470     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 471     // iff target supports vfp2.
 472     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 473     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 474   }
 475
 476   // We want to custom lower some of our intrinsics.
 477   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 478   if (Subtarget->isTargetDarwin()) {
 479     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 480     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 481   }
 482
 483   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 484   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 485   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 486   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 487   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 488   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 489   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 490   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 491   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 492
 493   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 494   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 495   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 496   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 497   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 498
 499   // We don't support sin/cos/fmod/copysign/pow
 500   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 501   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 502   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 503   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 504   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 505   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 506   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 507     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 508     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 509   }
 510   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 511   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 512
 513   // Various VFP goodness
 514   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 515     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 516     if (Subtarget->hasVFP2()) {
 517       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 518       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 519       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 520       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 521     }
 522     // Special handling for half-precision FP.
 523     if (!Subtarget->hasFP16()) {
 524       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 525       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 526     }
 527   }
 528
 529   // We have target-specific dag combine patterns for the following nodes:
 530   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 531   setTargetDAGCombine(ISD::ADD);
 532   setTargetDAGCombine(ISD::SUB);
 533   setTargetDAGCombine(ISD::MUL);
 534
 535   if (Subtarget->hasV6T2Ops())
 536     setTargetDAGCombine(ISD::OR);
 537
 538   setStackPointerRegisterToSaveRestore(ARM::SP);
 539
 540   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 541     setSchedulingPreference(Sched::RegPressure);
 542   else
 543     setSchedulingPreference(Sched::Hybrid);
 544
 545   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 546
 547   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 548   // are at least 4 bytes aligned.
 549   setMinStackArgumentAlignment(4);
 550
 551   if (EnableARMCodePlacement)
 552     benefitFromCodePlacementOpt = true;
 553 }
 554
 555 std::pair<const TargetRegisterClass*, uint8_t>
 556 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 557   const TargetRegisterClass *RRC = 0;
 558   uint8_t Cost = 1;
 559   switch (VT.getSimpleVT().SimpleTy) {
 560   default:
 561     return TargetLowering::findRepresentativeClass(VT);
 562   // Use DPR as representative register class for all floating point
 563   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 564   // the cost is 1 for both f32 and f64.
 565   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 566   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 567     RRC = ARM::DPRRegisterClass;
 568     break;
 569   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 570   case MVT::v4f32: case MVT::v2f64:
 571     RRC = ARM::DPRRegisterClass;
 572     Cost = 2;
 573     break;
 574   case MVT::v4i64:
 575     RRC = ARM::DPRRegisterClass;
 576     Cost = 4;
 577     break;
 578   case MVT::v8i64:
 579     RRC = ARM::DPRRegisterClass;
 580     Cost = 8;
 581     break;
 582   }
 583   return std::make_pair(RRC, Cost);
 584 }
 585
 586 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 587   switch (Opcode) {
 588   default: return 0;
 589   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 590   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 591   case ARMISD::CALL:          return "ARMISD::CALL";
 592   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 593   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 594   case ARMISD::tCALL:         return "ARMISD::tCALL";
 595   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 596   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 597   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 598   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 599   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 600   case ARMISD::CMP:           return "ARMISD::CMP";
 601   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 602   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 603   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 604   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 605   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 606   case ARMISD::CMOV:          return "ARMISD::CMOV";
 607   case ARMISD::CNEG:          return "ARMISD::CNEG";
 608
 609   case ARMISD::RBIT:          return "ARMISD::RBIT";
 610
 611   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 612   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 613   case ARMISD::SITOF:         return "ARMISD::SITOF";
 614   case ARMISD::UITOF:         return "ARMISD::UITOF";
 615
 616   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 617   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 618   case ARMISD::RRX:           return "ARMISD::RRX";
 619
 620   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 621   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 622
 623   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 624   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 625
 626   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 627
 628   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 629
 630   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 631
 632   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 633   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 634
 635   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 636   case ARMISD::VCGE:          return "ARMISD::VCGE";
 637   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 638   case ARMISD::VCGT:          return "ARMISD::VCGT";
 639   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 640   case ARMISD::VTST:          return "ARMISD::VTST";
 641
 642   case ARMISD::VSHL:          return "ARMISD::VSHL";
 643   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 644   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 645   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 646   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 647   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 648   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 649   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 650   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 651   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 652   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 653   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 654   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 655   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 656   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 657   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 658   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 659   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 660   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 661   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 662   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 663   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 664   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 665   case ARMISD::VDUP:          return "ARMISD::VDUP";
 666   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 667   case ARMISD::VEXT:          return "ARMISD::VEXT";
 668   case ARMISD::VREV64:        return "ARMISD::VREV64";
 669   case ARMISD::VREV32:        return "ARMISD::VREV32";
 670   case ARMISD::VREV16:        return "ARMISD::VREV16";
 671   case ARMISD::VZIP:          return "ARMISD::VZIP";
 672   case ARMISD::VUZP:          return "ARMISD::VUZP";
 673   case ARMISD::VTRN:          return "ARMISD::VTRN";
 674   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 675   case ARMISD::FMAX:          return "ARMISD::FMAX";
 676   case ARMISD::FMIN:          return "ARMISD::FMIN";
 677   case ARMISD::BFI:           return "ARMISD::BFI";
 678   }
 679 }
 680
 681 /// getRegClassFor - Return the register class that should be used for the
 682 /// specified value type.
 683 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 684   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 685   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 686   // load / store 4 to 8 consecutive D registers.
 687   if (Subtarget->hasNEON()) {
 688     if (VT == MVT::v4i64)
 689       return ARM::QQPRRegisterClass;
 690     else if (VT == MVT::v8i64)
 691       return ARM::QQQQPRRegisterClass;
 692   }
 693   return TargetLowering::getRegClassFor(VT);
 694 }
 695
 696 // Create a fast isel object.
 697 FastISel *
 698 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 699   return ARM::createFastISel(funcInfo);
 700 }
 701
 702 /// getFunctionAlignment - Return the Log2 alignment of this function.
 703 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 704   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 705 }
 706
 707 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 708 /// be used for loads / stores from the global.
 709 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 710   return (Subtarget->isThumb1Only() ? 127 : 4095);
 711 }
 712
 713 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 714   unsigned NumVals = N->getNumValues();
 715   if (!NumVals)
 716     return Sched::RegPressure;
 717
 718   for (unsigned i = 0; i != NumVals; ++i) {
 719     EVT VT = N->getValueType(i);
 720     if (VT.isFloatingPoint() || VT.isVector())
 721       return Sched::Latency;
 722   }
 723
 724   if (!N->isMachineOpcode())
 725     return Sched::RegPressure;
 726
 727   // Load are scheduled for latency even if there instruction itinerary
 728   // is not available.
 729   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 730   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 731   if (TID.mayLoad())
 732     return Sched::Latency;
 733
 734   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 735   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 736     return Sched::Latency;
 737   return Sched::RegPressure;
 738 }
 739
 740 unsigned
 741 ARMTargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
 742                                        MachineFunction &MF) const {
 743   switch (RC->getID()) {
 744   default:
 745     return 0;
 746   case ARM::tGPRRegClassID:
 747     return RegInfo->hasFP(MF) ? 4 : 5;
 748   case ARM::GPRRegClassID: {
 749     unsigned FP = RegInfo->hasFP(MF) ? 1 : 0;
 750     return 10 - FP - (Subtarget->isR9Reserved() ? 1 : 0);
 751   }
 752   case ARM::SPRRegClassID:  // Currently not used as 'rep' register class.
 753   case ARM::DPRRegClassID:
 754     return 32 - 10;
 755   }
 756 }
 757
 758 //===----------------------------------------------------------------------===//
 759 // Lowering Code
 760 //===----------------------------------------------------------------------===//
 761
 762 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 763 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 764   switch (CC) {
 765   default: llvm_unreachable("Unknown condition code!");
 766   case ISD::SETNE:  return ARMCC::NE;
 767   case ISD::SETEQ:  return ARMCC::EQ;
 768   case ISD::SETGT:  return ARMCC::GT;
 769   case ISD::SETGE:  return ARMCC::GE;
 770   case ISD::SETLT:  return ARMCC::LT;
 771   case ISD::SETLE:  return ARMCC::LE;
 772   case ISD::SETUGT: return ARMCC::HI;
 773   case ISD::SETUGE: return ARMCC::HS;
 774   case ISD::SETULT: return ARMCC::LO;
 775   case ISD::SETULE: return ARMCC::LS;
 776   }
 777 }
 778
 779 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 780 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 781                         ARMCC::CondCodes &CondCode2) {
 782   CondCode2 = ARMCC::AL;
 783   switch (CC) {
 784   default: llvm_unreachable("Unknown FP condition!");
 785   case ISD::SETEQ:
 786   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 787   case ISD::SETGT:
 788   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 789   case ISD::SETGE:
 790   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 791   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 792   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 793   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 794   case ISD::SETO:   CondCode = ARMCC::VC; break;
 795   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 796   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 797   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 798   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 799   case ISD::SETLT:
 800   case ISD::SETULT: CondCode = ARMCC::LT; break;
 801   case ISD::SETLE:
 802   case ISD::SETULE: CondCode = ARMCC::LE; break;
 803   case ISD::SETNE:
 804   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 805   }
 806 }
 807
 808 //===----------------------------------------------------------------------===//
 809 //                      Calling Convention Implementation
 810 //===----------------------------------------------------------------------===//
 811
 812 #include "ARMGenCallingConv.inc"
 813
 814 // APCS f64 is in register pairs, possibly split to stack
 815 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 816                           CCValAssign::LocInfo &LocInfo,
 817                           CCState &State, bool CanFail) {
 818   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 819
 820   // Try to get the first register.
 821   if (unsigned Reg = State.AllocateReg(RegList, 4))
 822     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 823   else {
 824     // For the 2nd half of a v2f64, do not fail.
 825     if (CanFail)
 826       return false;
 827
 828     // Put the whole thing on the stack.
 829     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 830                                            State.AllocateStack(8, 4),
 831                                            LocVT, LocInfo));
 832     return true;
 833   }
 834
 835   // Try to get the second register.
 836   if (unsigned Reg = State.AllocateReg(RegList, 4))
 837     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 838   else
 839     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 840                                            State.AllocateStack(4, 4),
 841                                            LocVT, LocInfo));
 842   return true;
 843 }
 844
 845 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 846                                    CCValAssign::LocInfo &LocInfo,
 847                                    ISD::ArgFlagsTy &ArgFlags,
 848                                    CCState &State) {
 849   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 850     return false;
 851   if (LocVT == MVT::v2f64 &&
 852       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 853     return false;
 854   return true;  // we handled it
 855 }
 856
 857 // AAPCS f64 is in aligned register pairs
 858 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 859                            CCValAssign::LocInfo &LocInfo,
 860                            CCState &State, bool CanFail) {
 861   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 862   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 863   static const unsigned ShadowRegList[] = { ARM::R0, ARM::R1 };
 864
 865   unsigned Reg = State.AllocateReg(HiRegList, ShadowRegList, 2);
 866   if (Reg == 0) {
 867     // For the 2nd half of a v2f64, do not just fail.
 868     if (CanFail)
 869       return false;
 870
 871     // Put the whole thing on the stack.
 872     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 873                                            State.AllocateStack(8, 8),
 874                                            LocVT, LocInfo));
 875     return true;
 876   }
 877
 878   unsigned i;
 879   for (i = 0; i < 2; ++i)
 880     if (HiRegList[i] == Reg)
 881       break;
 882
 883   unsigned T = State.AllocateReg(LoRegList[i]);
 884   (void)T;
 885   assert(T == LoRegList[i] && "Could not allocate register");
 886
 887   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 888   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 889                                          LocVT, LocInfo));
 890   return true;
 891 }
 892
 893 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 894                                     CCValAssign::LocInfo &LocInfo,
 895                                     ISD::ArgFlagsTy &ArgFlags,
 896                                     CCState &State) {
 897   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 898     return false;
 899   if (LocVT == MVT::v2f64 &&
 900       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 901     return false;
 902   return true;  // we handled it
 903 }
 904
 905 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 906                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 907   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 908   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 909
 910   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 911   if (Reg == 0)
 912     return false; // we didn't handle it
 913
 914   unsigned i;
 915   for (i = 0; i < 2; ++i)
 916     if (HiRegList[i] == Reg)
 917       break;
 918
 919   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 920   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 921                                          LocVT, LocInfo));
 922   return true;
 923 }
 924
 925 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 926                                       CCValAssign::LocInfo &LocInfo,
 927                                       ISD::ArgFlagsTy &ArgFlags,
 928                                       CCState &State) {
 929   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 930     return false;
 931   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 932     return false;
 933   return true;  // we handled it
 934 }
 935
 936 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 937                                        CCValAssign::LocInfo &LocInfo,
 938                                        ISD::ArgFlagsTy &ArgFlags,
 939                                        CCState &State) {
 940   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 941                                    State);
 942 }
 943
 944 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 945 /// given CallingConvention value.
 946 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 947                                                  bool Return,
 948                                                  bool isVarArg) const {
 949   switch (CC) {
 950   default:
 951     llvm_unreachable("Unsupported calling convention");
 952   case CallingConv::C:
 953   case CallingConv::Fast:
 954     // Use target triple & subtarget features to do actual dispatch.
 955     if (Subtarget->isAAPCS_ABI()) {
 956       if (Subtarget->hasVFP2() &&
 957           FloatABIType == FloatABI::Hard && !isVarArg)
 958         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 959       else
 960         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 961     } else
 962         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 963   case CallingConv::ARM_AAPCS_VFP:
 964     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 965   case CallingConv::ARM_AAPCS:
 966     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 967   case CallingConv::ARM_APCS:
 968     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 969   }
 970 }
 971
 972 /// LowerCallResult - Lower the result values of a call into the
 973 /// appropriate copies out of appropriate physical registers.
 974 SDValue
 975 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 976                                    CallingConv::ID CallConv, bool isVarArg,
 977                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 978                                    DebugLoc dl, SelectionDAG &DAG,
 979                                    SmallVectorImpl<SDValue> &InVals) const {
 980
 981   // Assign locations to each value returned by this call.
 982   SmallVector<CCValAssign, 16> RVLocs;
 983   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 984                  RVLocs, *DAG.getContext());
 985   CCInfo.AnalyzeCallResult(Ins,
 986                            CCAssignFnForNode(CallConv, /* Return*/ true,
 987                                              isVarArg));
 988
 989   // Copy all of the result registers out of their specified physreg.
 990   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 991     CCValAssign VA = RVLocs[i];
 992
 993     SDValue Val;
 994     if (VA.needsCustom()) {
 995       // Handle f64 or half of a v2f64.
 996       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 997                                       InFlag);
 998       Chain = Lo.getValue(1);
 999       InFlag = Lo.getValue(2);
1000       VA = RVLocs[++i]; // skip ahead to next loc
1001       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1002                                       InFlag);
1003       Chain = Hi.getValue(1);
1004       InFlag = Hi.getValue(2);
1005       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1006
1007       if (VA.getLocVT() == MVT::v2f64) {
1008         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1009         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1010                           DAG.getConstant(0, MVT::i32));
1011
1012         VA = RVLocs[++i]; // skip ahead to next loc
1013         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1014         Chain = Lo.getValue(1);
1015         InFlag = Lo.getValue(2);
1016         VA = RVLocs[++i]; // skip ahead to next loc
1017         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1018         Chain = Hi.getValue(1);
1019         InFlag = Hi.getValue(2);
1020         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1021         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1022                           DAG.getConstant(1, MVT::i32));
1023       }
1024     } else {
1025       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1026                                InFlag);
1027       Chain = Val.getValue(1);
1028       InFlag = Val.getValue(2);
1029     }
1030
1031     switch (VA.getLocInfo()) {
1032     default: llvm_unreachable("Unknown loc info!");
1033     case CCValAssign::Full: break;
1034     case CCValAssign::BCvt:
1035       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
1036       break;
1037     }
1038
1039     InVals.push_back(Val);
1040   }
1041
1042   return Chain;
1043 }
1044
1045 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1046 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1047 /// specified by the specific parameter attribute.  The copy will be passed as
1048 /// a byval function parameter.
1049 /// Sometimes what we are copying is the end of a larger object, the part that
1050 /// does not fit in registers.
1051 static SDValue
1052 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1053                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1054                           DebugLoc dl) {
1055   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1056   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1057                        /*isVolatile=*/false, /*AlwaysInline=*/false,
1058                        NULL, 0, NULL, 0);
1059 }
1060
1061 /// LowerMemOpCallTo - Store the argument to the stack.
1062 SDValue
1063 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1064                                     SDValue StackPtr, SDValue Arg,
1065                                     DebugLoc dl, SelectionDAG &DAG,
1066                                     const CCValAssign &VA,
1067                                     ISD::ArgFlagsTy Flags) const {
1068   unsigned LocMemOffset = VA.getLocMemOffset();
1069   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1070   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1071   if (Flags.isByVal()) {
1072     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1073   }
1074   return DAG.getStore(Chain, dl, Arg, PtrOff,
1075                       PseudoSourceValue::getStack(), LocMemOffset,
1076                       false, false, 0);
1077 }
1078
1079 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1080                                          SDValue Chain, SDValue &Arg,
1081                                          RegsToPassVector &RegsToPass,
1082                                          CCValAssign &VA, CCValAssign &NextVA,
1083                                          SDValue &StackPtr,
1084                                          SmallVector<SDValue, 8> &MemOpChains,
1085                                          ISD::ArgFlagsTy Flags) const {
1086
1087   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1088                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1089   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1090
1091   if (NextVA.isRegLoc())
1092     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1093   else {
1094     assert(NextVA.isMemLoc());
1095     if (StackPtr.getNode() == 0)
1096       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1097
1098     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1099                                            dl, DAG, NextVA,
1100                                            Flags));
1101   }
1102 }
1103
1104 /// LowerCall - Lowering a call into a callseq_start <-
1105 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1106 /// nodes.
1107 SDValue
1108 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1109                              CallingConv::ID CallConv, bool isVarArg,
1110                              bool &isTailCall,
1111                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1112                              const SmallVectorImpl<SDValue> &OutVals,
1113                              const SmallVectorImpl<ISD::InputArg> &Ins,
1114                              DebugLoc dl, SelectionDAG &DAG,
1115                              SmallVectorImpl<SDValue> &InVals) const {
1116   MachineFunction &MF = DAG.getMachineFunction();
1117   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1118   bool IsSibCall = false;
1119   if (isTailCall) {
1120     // Check if it's really possible to do a tail call.
1121     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1122                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1123                                                    Outs, OutVals, Ins, DAG);
1124     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1125     // detected sibcalls.
1126     if (isTailCall) {
1127       ++NumTailCalls;
1128       IsSibCall = true;
1129     }
1130   }
1131
1132   // Analyze operands of the call, assigning locations to each operand.
1133   SmallVector<CCValAssign, 16> ArgLocs;
1134   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1135                  *DAG.getContext());
1136   CCInfo.AnalyzeCallOperands(Outs,
1137                              CCAssignFnForNode(CallConv, /* Return*/ false,
1138                                                isVarArg));
1139
1140   // Get a count of how many bytes are to be pushed on the stack.
1141   unsigned NumBytes = CCInfo.getNextStackOffset();
1142
1143   // For tail calls, memory operands are available in our caller's stack.
1144   if (IsSibCall)
1145     NumBytes = 0;
1146
1147   // Adjust the stack pointer for the new arguments...
1148   // These operations are automatically eliminated by the prolog/epilog pass
1149   if (!IsSibCall)
1150     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1151
1152   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1153
1154   RegsToPassVector RegsToPass;
1155   SmallVector<SDValue, 8> MemOpChains;
1156
1157   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1158   // of tail call optimization, arguments are handled later.
1159   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1160        i != e;
1161        ++i, ++realArgIdx) {
1162     CCValAssign &VA = ArgLocs[i];
1163     SDValue Arg = OutVals[realArgIdx];
1164     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1165
1166     // Promote the value if needed.
1167     switch (VA.getLocInfo()) {
1168     default: llvm_unreachable("Unknown loc info!");
1169     case CCValAssign::Full: break;
1170     case CCValAssign::SExt:
1171       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1172       break;
1173     case CCValAssign::ZExt:
1174       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1175       break;
1176     case CCValAssign::AExt:
1177       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1178       break;
1179     case CCValAssign::BCvt:
1180       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1181       break;
1182     }
1183
1184     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1185     if (VA.needsCustom()) {
1186       if (VA.getLocVT() == MVT::v2f64) {
1187         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1188                                   DAG.getConstant(0, MVT::i32));
1189         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1190                                   DAG.getConstant(1, MVT::i32));
1191
1192         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1193                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1194
1195         VA = ArgLocs[++i]; // skip ahead to next loc
1196         if (VA.isRegLoc()) {
1197           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1198                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1199         } else {
1200           assert(VA.isMemLoc());
1201
1202           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1203                                                  dl, DAG, VA, Flags));
1204         }
1205       } else {
1206         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1207                          StackPtr, MemOpChains, Flags);
1208       }
1209     } else if (VA.isRegLoc()) {
1210       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1211     } else if (!IsSibCall) {
1212       assert(VA.isMemLoc());
1213
1214       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1215                                              dl, DAG, VA, Flags));
1216     }
1217   }
1218
1219   if (!MemOpChains.empty())
1220     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1221                         &MemOpChains[0], MemOpChains.size());
1222
1223   // Build a sequence of copy-to-reg nodes chained together with token chain
1224   // and flag operands which copy the outgoing args into the appropriate regs.
1225   SDValue InFlag;
1226   // Tail call byval lowering might overwrite argument registers so in case of
1227   // tail call optimization the copies to registers are lowered later.
1228   if (!isTailCall)
1229     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1230       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1231                                RegsToPass[i].second, InFlag);
1232       InFlag = Chain.getValue(1);
1233     }
1234
1235   // For tail calls lower the arguments to the 'real' stack slot.
1236   if (isTailCall) {
1237     // Force all the incoming stack arguments to be loaded from the stack
1238     // before any new outgoing arguments are stored to the stack, because the
1239     // outgoing stack slots may alias the incoming argument stack slots, and
1240     // the alias isn't otherwise explicit. This is slightly more conservative
1241     // than necessary, because it means that each store effectively depends
1242     // on every argument instead of just those arguments it would clobber.
1243
1244     // Do not flag preceeding copytoreg stuff together with the following stuff.
1245     InFlag = SDValue();
1246     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1247       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1248                                RegsToPass[i].second, InFlag);
1249       InFlag = Chain.getValue(1);
1250     }
1251     InFlag =SDValue();
1252   }
1253
1254   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1255   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1256   // node so that legalize doesn't hack it.
1257   bool isDirect = false;
1258   bool isARMFunc = false;
1259   bool isLocalARMFunc = false;
1260   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1261
1262   if (EnableARMLongCalls) {
1263     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1264             && "long-calls with non-static relocation model!");
1265     // Handle a global address or an external symbol. If it's not one of
1266     // those, the target's already in a register, so we don't need to do
1267     // anything extra.
1268     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1269       const GlobalValue *GV = G->getGlobal();
1270       // Create a constant pool entry for the callee address
1271       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1272       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1273                                                            ARMPCLabelIndex,
1274                                                            ARMCP::CPValue, 0);
1275       // Get the address of the callee into a register
1276       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1277       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1278       Callee = DAG.getLoad(getPointerTy(), dl,
1279                            DAG.getEntryNode(), CPAddr,
1280                            PseudoSourceValue::getConstantPool(), 0,
1281                            false, false, 0);
1282     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1283       const char *Sym = S->getSymbol();
1284
1285       // Create a constant pool entry for the callee address
1286       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1287       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1288                                                        Sym, ARMPCLabelIndex, 0);
1289       // Get the address of the callee into a register
1290       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1291       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1292       Callee = DAG.getLoad(getPointerTy(), dl,
1293                            DAG.getEntryNode(), CPAddr,
1294                            PseudoSourceValue::getConstantPool(), 0,
1295                            false, false, 0);
1296     }
1297   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1298     const GlobalValue *GV = G->getGlobal();
1299     isDirect = true;
1300     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1301     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1302                    getTargetMachine().getRelocationModel() != Reloc::Static;
1303     isARMFunc = !Subtarget->isThumb() || isStub;
1304     // ARM call to a local ARM function is predicable.
1305     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1306     // tBX takes a register source operand.
1307     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1308       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1309       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1310                                                            ARMPCLabelIndex,
1311                                                            ARMCP::CPValue, 4);
1312       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1313       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1314       Callee = DAG.getLoad(getPointerTy(), dl,
1315                            DAG.getEntryNode(), CPAddr,
1316                            PseudoSourceValue::getConstantPool(), 0,
1317                            false, false, 0);
1318       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1319       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1320                            getPointerTy(), Callee, PICLabel);
1321     } else
1322       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1323   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1324     isDirect = true;
1325     bool isStub = Subtarget->isTargetDarwin() &&
1326                   getTargetMachine().getRelocationModel() != Reloc::Static;
1327     isARMFunc = !Subtarget->isThumb() || isStub;
1328     // tBX takes a register source operand.
1329     const char *Sym = S->getSymbol();
1330     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1331       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1332       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1333                                                        Sym, ARMPCLabelIndex, 4);
1334       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1335       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1336       Callee = DAG.getLoad(getPointerTy(), dl,
1337                            DAG.getEntryNode(), CPAddr,
1338                            PseudoSourceValue::getConstantPool(), 0,
1339                            false, false, 0);
1340       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1341       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1342                            getPointerTy(), Callee, PICLabel);
1343     } else
1344       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1345   }
1346
1347   // FIXME: handle tail calls differently.
1348   unsigned CallOpc;
1349   if (Subtarget->isThumb()) {
1350     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1351       CallOpc = ARMISD::CALL_NOLINK;
1352     else
1353       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1354   } else {
1355     CallOpc = (isDirect || Subtarget->hasV5TOps())
1356       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1357       : ARMISD::CALL_NOLINK;
1358   }
1359
1360   std::vector<SDValue> Ops;
1361   Ops.push_back(Chain);
1362   Ops.push_back(Callee);
1363
1364   // Add argument registers to the end of the list so that they are known live
1365   // into the call.
1366   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1367     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1368                                   RegsToPass[i].second.getValueType()));
1369
1370   if (InFlag.getNode())
1371     Ops.push_back(InFlag);
1372
1373   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1374   if (isTailCall)
1375     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1376
1377   // Returns a chain and a flag for retval copy to use.
1378   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1379   InFlag = Chain.getValue(1);
1380
1381   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1382                              DAG.getIntPtrConstant(0, true), InFlag);
1383   if (!Ins.empty())
1384     InFlag = Chain.getValue(1);
1385
1386   // Handle result values, copying them out of physregs into vregs that we
1387   // return.
1388   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1389                          dl, DAG, InVals);
1390 }
1391
1392 /// MatchingStackOffset - Return true if the given stack call argument is
1393 /// already available in the same position (relatively) of the caller's
1394 /// incoming argument stack.
1395 static
1396 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1397                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1398                          const ARMInstrInfo *TII) {
1399   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1400   int FI = INT_MAX;
1401   if (Arg.getOpcode() == ISD::CopyFromReg) {
1402     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1403     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1404       return false;
1405     MachineInstr *Def = MRI->getVRegDef(VR);
1406     if (!Def)
1407       return false;
1408     if (!Flags.isByVal()) {
1409       if (!TII->isLoadFromStackSlot(Def, FI))
1410         return false;
1411     } else {
1412       return false;
1413     }
1414   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1415     if (Flags.isByVal())
1416       // ByVal argument is passed in as a pointer but it's now being
1417       // dereferenced. e.g.
1418       // define @foo(%struct.X* %A) {
1419       //   tail call @bar(%struct.X* byval %A)
1420       // }
1421       return false;
1422     SDValue Ptr = Ld->getBasePtr();
1423     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1424     if (!FINode)
1425       return false;
1426     FI = FINode->getIndex();
1427   } else
1428     return false;
1429
1430   assert(FI != INT_MAX);
1431   if (!MFI->isFixedObjectIndex(FI))
1432     return false;
1433   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1434 }
1435
1436 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1437 /// for tail call optimization. Targets which want to do tail call
1438 /// optimization should implement this function.
1439 bool
1440 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1441                                                      CallingConv::ID CalleeCC,
1442                                                      bool isVarArg,
1443                                                      bool isCalleeStructRet,
1444                                                      bool isCallerStructRet,
1445                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1446                                     const SmallVectorImpl<SDValue> &OutVals,
1447                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1448                                                      SelectionDAG& DAG) const {
1449   const Function *CallerF = DAG.getMachineFunction().getFunction();
1450   CallingConv::ID CallerCC = CallerF->getCallingConv();
1451   bool CCMatch = CallerCC == CalleeCC;
1452
1453   // Look for obvious safe cases to perform tail call optimization that do not
1454   // require ABI changes. This is what gcc calls sibcall.
1455
1456   // Do not sibcall optimize vararg calls unless the call site is not passing
1457   // any arguments.
1458   if (isVarArg && !Outs.empty())
1459     return false;
1460
1461   // Also avoid sibcall optimization if either caller or callee uses struct
1462   // return semantics.
1463   if (isCalleeStructRet || isCallerStructRet)
1464     return false;
1465
1466   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1467   // emitEpilogue is not ready for them.
1468   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1469   // LR.  This means if we need to reload LR, it takes an extra instructions,
1470   // which outweighs the value of the tail call; but here we don't know yet
1471   // whether LR is going to be used.  Probably the right approach is to
1472   // generate the tail call here and turn it back into CALL/RET in
1473   // emitEpilogue if LR is used.
1474   if (Subtarget->isThumb1Only())
1475     return false;
1476
1477   // For the moment, we can only do this to functions defined in this
1478   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1479   // or vice versa, is not easily fixed up in the linker unlike BL.
1480   // (We could do this by loading the address of the callee into a register;
1481   // that is an extra instruction over the direct call and burns a register
1482   // as well, so is not likely to be a win.)
1483
1484   // It might be safe to remove this restriction on non-Darwin.
1485
1486   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1487   // but we need to make sure there are enough registers; the only valid
1488   // registers are the 4 used for parameters.  We don't currently do this
1489   // case.
1490   if (isa<ExternalSymbolSDNode>(Callee))
1491       return false;
1492
1493   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1494     const GlobalValue *GV = G->getGlobal();
1495     if (GV->isDeclaration() || GV->isWeakForLinker())
1496       return false;
1497   }
1498
1499   // If the calling conventions do not match, then we'd better make sure the
1500   // results are returned in the same way as what the caller expects.
1501   if (!CCMatch) {
1502     SmallVector<CCValAssign, 16> RVLocs1;
1503     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1504                     RVLocs1, *DAG.getContext());
1505     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1506
1507     SmallVector<CCValAssign, 16> RVLocs2;
1508     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1509                     RVLocs2, *DAG.getContext());
1510     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1511
1512     if (RVLocs1.size() != RVLocs2.size())
1513       return false;
1514     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1515       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1516         return false;
1517       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1518         return false;
1519       if (RVLocs1[i].isRegLoc()) {
1520         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1521           return false;
1522       } else {
1523         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1524           return false;
1525       }
1526     }
1527   }
1528
1529   // If the callee takes no arguments then go on to check the results of the
1530   // call.
1531   if (!Outs.empty()) {
1532     // Check if stack adjustment is needed. For now, do not do this if any
1533     // argument is passed on the stack.
1534     SmallVector<CCValAssign, 16> ArgLocs;
1535     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1536                    ArgLocs, *DAG.getContext());
1537     CCInfo.AnalyzeCallOperands(Outs,
1538                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1539     if (CCInfo.getNextStackOffset()) {
1540       MachineFunction &MF = DAG.getMachineFunction();
1541
1542       // Check if the arguments are already laid out in the right way as
1543       // the caller's fixed stack objects.
1544       MachineFrameInfo *MFI = MF.getFrameInfo();
1545       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1546       const ARMInstrInfo *TII =
1547         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1548       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1549            i != e;
1550            ++i, ++realArgIdx) {
1551         CCValAssign &VA = ArgLocs[i];
1552         EVT RegVT = VA.getLocVT();
1553         SDValue Arg = OutVals[realArgIdx];
1554         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1555         if (VA.getLocInfo() == CCValAssign::Indirect)
1556           return false;
1557         if (VA.needsCustom()) {
1558           // f64 and vector types are split into multiple registers or
1559           // register/stack-slot combinations.  The types will not match
1560           // the registers; give up on memory f64 refs until we figure
1561           // out what to do about this.
1562           if (!VA.isRegLoc())
1563             return false;
1564           if (!ArgLocs[++i].isRegLoc())
1565             return false;
1566           if (RegVT == MVT::v2f64) {
1567             if (!ArgLocs[++i].isRegLoc())
1568               return false;
1569             if (!ArgLocs[++i].isRegLoc())
1570               return false;
1571           }
1572         } else if (!VA.isRegLoc()) {
1573           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1574                                    MFI, MRI, TII))
1575             return false;
1576         }
1577       }
1578     }
1579   }
1580
1581   return true;
1582 }
1583
1584 SDValue
1585 ARMTargetLowering::LowerReturn(SDValue Chain,
1586                                CallingConv::ID CallConv, bool isVarArg,
1587                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1588                                const SmallVectorImpl<SDValue> &OutVals,
1589                                DebugLoc dl, SelectionDAG &DAG) const {
1590
1591   // CCValAssign - represent the assignment of the return value to a location.
1592   SmallVector<CCValAssign, 16> RVLocs;
1593
1594   // CCState - Info about the registers and stack slots.
1595   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1596                  *DAG.getContext());
1597
1598   // Analyze outgoing return values.
1599   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1600                                                isVarArg));
1601
1602   // If this is the first return lowered for this function, add
1603   // the regs to the liveout set for the function.
1604   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1605     for (unsigned i = 0; i != RVLocs.size(); ++i)
1606       if (RVLocs[i].isRegLoc())
1607         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1608   }
1609
1610   SDValue Flag;
1611
1612   // Copy the result values into the output registers.
1613   for (unsigned i = 0, realRVLocIdx = 0;
1614        i != RVLocs.size();
1615        ++i, ++realRVLocIdx) {
1616     CCValAssign &VA = RVLocs[i];
1617     assert(VA.isRegLoc() && "Can only return in registers!");
1618
1619     SDValue Arg = OutVals[realRVLocIdx];
1620
1621     switch (VA.getLocInfo()) {
1622     default: llvm_unreachable("Unknown loc info!");
1623     case CCValAssign::Full: break;
1624     case CCValAssign::BCvt:
1625       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1626       break;
1627     }
1628
1629     if (VA.needsCustom()) {
1630       if (VA.getLocVT() == MVT::v2f64) {
1631         // Extract the first half and return it in two registers.
1632         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1633                                    DAG.getConstant(0, MVT::i32));
1634         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1635                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1636
1637         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1638         Flag = Chain.getValue(1);
1639         VA = RVLocs[++i]; // skip ahead to next loc
1640         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1641                                  HalfGPRs.getValue(1), Flag);
1642         Flag = Chain.getValue(1);
1643         VA = RVLocs[++i]; // skip ahead to next loc
1644
1645         // Extract the 2nd half and fall through to handle it as an f64 value.
1646         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1647                           DAG.getConstant(1, MVT::i32));
1648       }
1649       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1650       // available.
1651       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1652                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1653       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1654       Flag = Chain.getValue(1);
1655       VA = RVLocs[++i]; // skip ahead to next loc
1656       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1657                                Flag);
1658     } else
1659       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1660
1661     // Guarantee that all emitted copies are
1662     // stuck together, avoiding something bad.
1663     Flag = Chain.getValue(1);
1664   }
1665
1666   SDValue result;
1667   if (Flag.getNode())
1668     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1669   else // Return Void
1670     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1671
1672   return result;
1673 }
1674
1675 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1676 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1677 // one of the above mentioned nodes. It has to be wrapped because otherwise
1678 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1679 // be used to form addressing mode. These wrapped nodes will be selected
1680 // into MOVi.
1681 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1682   EVT PtrVT = Op.getValueType();
1683   // FIXME there is no actual debug info here
1684   DebugLoc dl = Op.getDebugLoc();
1685   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1686   SDValue Res;
1687   if (CP->isMachineConstantPoolEntry())
1688     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1689                                     CP->getAlignment());
1690   else
1691     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1692                                     CP->getAlignment());
1693   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1694 }
1695
1696 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1697   return MachineJumpTableInfo::EK_Inline;
1698 }
1699
1700 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1701                                              SelectionDAG &DAG) const {
1702   MachineFunction &MF = DAG.getMachineFunction();
1703   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1704   unsigned ARMPCLabelIndex = 0;
1705   DebugLoc DL = Op.getDebugLoc();
1706   EVT PtrVT = getPointerTy();
1707   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1708   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1709   SDValue CPAddr;
1710   if (RelocM == Reloc::Static) {
1711     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1712   } else {
1713     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1714     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1715     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1716                                                          ARMCP::CPBlockAddress,
1717                                                          PCAdj);
1718     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1719   }
1720   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1721   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1722                                PseudoSourceValue::getConstantPool(), 0,
1723                                false, false, 0);
1724   if (RelocM == Reloc::Static)
1725     return Result;
1726   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1727   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1728 }
1729
1730 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1731 SDValue
1732 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1733                                                  SelectionDAG &DAG) const {
1734   DebugLoc dl = GA->getDebugLoc();
1735   EVT PtrVT = getPointerTy();
1736   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1737   MachineFunction &MF = DAG.getMachineFunction();
1738   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1739   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1740   ARMConstantPoolValue *CPV =
1741     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1742                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1743   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1744   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1745   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1746                          PseudoSourceValue::getConstantPool(), 0,
1747                          false, false, 0);
1748   SDValue Chain = Argument.getValue(1);
1749
1750   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1751   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1752
1753   // call __tls_get_addr.
1754   ArgListTy Args;
1755   ArgListEntry Entry;
1756   Entry.Node = Argument;
1757   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1758   Args.push_back(Entry);
1759   // FIXME: is there useful debug info available here?
1760   std::pair<SDValue, SDValue> CallResult =
1761     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1762                 false, false, false, false,
1763                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1764                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1765   return CallResult.first;
1766 }
1767
1768 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1769 // "local exec" model.
1770 SDValue
1771 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1772                                         SelectionDAG &DAG) const {
1773   const GlobalValue *GV = GA->getGlobal();
1774   DebugLoc dl = GA->getDebugLoc();
1775   SDValue Offset;
1776   SDValue Chain = DAG.getEntryNode();
1777   EVT PtrVT = getPointerTy();
1778   // Get the Thread Pointer
1779   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1780
1781   if (GV->isDeclaration()) {
1782     MachineFunction &MF = DAG.getMachineFunction();
1783     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1784     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1785     // Initial exec model.
1786     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1787     ARMConstantPoolValue *CPV =
1788       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1789                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1790     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1791     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1792     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1793                          PseudoSourceValue::getConstantPool(), 0,
1794                          false, false, 0);
1795     Chain = Offset.getValue(1);
1796
1797     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1798     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1799
1800     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1801                          PseudoSourceValue::getConstantPool(), 0,
1802                          false, false, 0);
1803   } else {
1804     // local exec model
1805     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1806     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1807     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1808     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1809                          PseudoSourceValue::getConstantPool(), 0,
1810                          false, false, 0);
1811   }
1812
1813   // The address of the thread local variable is the add of the thread
1814   // pointer with the offset of the variable.
1815   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1816 }
1817
1818 SDValue
1819 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1820   // TODO: implement the "local dynamic" model
1821   assert(Subtarget->isTargetELF() &&
1822          "TLS not implemented for non-ELF targets");
1823   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1824   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1825   // otherwise use the "Local Exec" TLS Model
1826   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1827     return LowerToTLSGeneralDynamicModel(GA, DAG);
1828   else
1829     return LowerToTLSExecModels(GA, DAG);
1830 }
1831
1832 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1833                                                  SelectionDAG &DAG) const {
1834   EVT PtrVT = getPointerTy();
1835   DebugLoc dl = Op.getDebugLoc();
1836   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1837   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1838   if (RelocM == Reloc::PIC_) {
1839     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1840     ARMConstantPoolValue *CPV =
1841       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1842     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1843     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1844     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1845                                  CPAddr,
1846                                  PseudoSourceValue::getConstantPool(), 0,
1847                                  false, false, 0);
1848     SDValue Chain = Result.getValue(1);
1849     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1850     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1851     if (!UseGOTOFF)
1852       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1853                            PseudoSourceValue::getGOT(), 0,
1854                            false, false, 0);
1855     return Result;
1856   } else {
1857     // If we have T2 ops, we can materialize the address directly via movt/movw
1858     // pair. This is always cheaper.
1859     if (Subtarget->useMovt()) {
1860       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1861                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1862     } else {
1863       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1864       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1865       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1866                          PseudoSourceValue::getConstantPool(), 0,
1867                          false, false, 0);
1868     }
1869   }
1870 }
1871
1872 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1873                                                     SelectionDAG &DAG) const {
1874   MachineFunction &MF = DAG.getMachineFunction();
1875   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1876   unsigned ARMPCLabelIndex = 0;
1877   EVT PtrVT = getPointerTy();
1878   DebugLoc dl = Op.getDebugLoc();
1879   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1880   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1881   SDValue CPAddr;
1882   if (RelocM == Reloc::Static)
1883     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1884   else {
1885     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1886     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1887     ARMConstantPoolValue *CPV =
1888       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1889     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1890   }
1891   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1892
1893   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1894                                PseudoSourceValue::getConstantPool(), 0,
1895                                false, false, 0);
1896   SDValue Chain = Result.getValue(1);
1897
1898   if (RelocM == Reloc::PIC_) {
1899     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1900     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1901   }
1902
1903   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1904     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1905                          PseudoSourceValue::getGOT(), 0,
1906                          false, false, 0);
1907
1908   return Result;
1909 }
1910
1911 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1912                                                     SelectionDAG &DAG) const {
1913   assert(Subtarget->isTargetELF() &&
1914          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1915   MachineFunction &MF = DAG.getMachineFunction();
1916   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1917   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1918   EVT PtrVT = getPointerTy();
1919   DebugLoc dl = Op.getDebugLoc();
1920   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1921   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1922                                                        "_GLOBAL_OFFSET_TABLE_",
1923                                                        ARMPCLabelIndex, PCAdj);
1924   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1925   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1926   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1927                                PseudoSourceValue::getConstantPool(), 0,
1928                                false, false, 0);
1929   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1930   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1931 }
1932
1933 SDValue
1934 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1935   DebugLoc dl = Op.getDebugLoc();
1936   SDValue Val = DAG.getConstant(0, MVT::i32);
1937   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1938                      Op.getOperand(1), Val);
1939 }
1940
1941 SDValue
1942 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1943   DebugLoc dl = Op.getDebugLoc();
1944   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1945                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1946 }
1947
1948 SDValue
1949 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1950                                           const ARMSubtarget *Subtarget) const {
1951   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1952   DebugLoc dl = Op.getDebugLoc();
1953   switch (IntNo) {
1954   default: return SDValue();    // Don't custom lower most intrinsics.
1955   case Intrinsic::arm_thread_pointer: {
1956     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1957     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1958   }
1959   case Intrinsic::eh_sjlj_lsda: {
1960     MachineFunction &MF = DAG.getMachineFunction();
1961     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1962     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1963     EVT PtrVT = getPointerTy();
1964     DebugLoc dl = Op.getDebugLoc();
1965     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1966     SDValue CPAddr;
1967     unsigned PCAdj = (RelocM != Reloc::PIC_)
1968       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1969     ARMConstantPoolValue *CPV =
1970       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1971                                ARMCP::CPLSDA, PCAdj);
1972     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1973     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1974     SDValue Result =
1975       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1976                   PseudoSourceValue::getConstantPool(), 0,
1977                   false, false, 0);
1978
1979     if (RelocM == Reloc::PIC_) {
1980       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1981       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1982     }
1983     return Result;
1984   }
1985   }
1986 }
1987
1988 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1989                                const ARMSubtarget *Subtarget) {
1990   DebugLoc dl = Op.getDebugLoc();
1991   SDValue Op5 = Op.getOperand(5);
1992   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1993   // Some subtargets which have dmb and dsb instructions can handle barriers
1994   // directly. Some ARMv6 cpus can support them with the help of mcr
1995   // instruction. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1996   // never get here.
1997   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1998   if (Subtarget->hasDataBarrier())
1999     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
2000   else {
2001     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb1Only() &&
2002            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2003     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
2004                        DAG.getConstant(0, MVT::i32));
2005   }
2006 }
2007
2008 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2009   MachineFunction &MF = DAG.getMachineFunction();
2010   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2011
2012   // vastart just stores the address of the VarArgsFrameIndex slot into the
2013   // memory location argument.
2014   DebugLoc dl = Op.getDebugLoc();
2015   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2016   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2017   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2018   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
2019                       false, false, 0);
2020 }
2021
2022 SDValue
2023 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2024                                         SDValue &Root, SelectionDAG &DAG,
2025                                         DebugLoc dl) const {
2026   MachineFunction &MF = DAG.getMachineFunction();
2027   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2028
2029   TargetRegisterClass *RC;
2030   if (AFI->isThumb1OnlyFunction())
2031     RC = ARM::tGPRRegisterClass;
2032   else
2033     RC = ARM::GPRRegisterClass;
2034
2035   // Transform the arguments stored in physical registers into virtual ones.
2036   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2037   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2038
2039   SDValue ArgValue2;
2040   if (NextVA.isMemLoc()) {
2041     MachineFrameInfo *MFI = MF.getFrameInfo();
2042     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2043
2044     // Create load node to retrieve arguments from the stack.
2045     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2046     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2047                             PseudoSourceValue::getFixedStack(FI), 0,
2048                             false, false, 0);
2049   } else {
2050     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2051     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2052   }
2053
2054   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2055 }
2056
2057 SDValue
2058 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2059                                         CallingConv::ID CallConv, bool isVarArg,
2060                                         const SmallVectorImpl<ISD::InputArg>
2061                                           &Ins,
2062                                         DebugLoc dl, SelectionDAG &DAG,
2063                                         SmallVectorImpl<SDValue> &InVals)
2064                                           const {
2065
2066   MachineFunction &MF = DAG.getMachineFunction();
2067   MachineFrameInfo *MFI = MF.getFrameInfo();
2068
2069   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2070
2071   // Assign locations to all of the incoming arguments.
2072   SmallVector<CCValAssign, 16> ArgLocs;
2073   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2074                  *DAG.getContext());
2075   CCInfo.AnalyzeFormalArguments(Ins,
2076                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2077                                                   isVarArg));
2078
2079   SmallVector<SDValue, 16> ArgValues;
2080
2081   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2082     CCValAssign &VA = ArgLocs[i];
2083
2084     // Arguments stored in registers.
2085     if (VA.isRegLoc()) {
2086       EVT RegVT = VA.getLocVT();
2087
2088       SDValue ArgValue;
2089       if (VA.needsCustom()) {
2090         // f64 and vector types are split up into multiple registers or
2091         // combinations of registers and stack slots.
2092         if (VA.getLocVT() == MVT::v2f64) {
2093           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2094                                                    Chain, DAG, dl);
2095           VA = ArgLocs[++i]; // skip ahead to next loc
2096           SDValue ArgValue2;
2097           if (VA.isMemLoc()) {
2098             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2099             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2100             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2101                                     PseudoSourceValue::getFixedStack(FI), 0,
2102                                     false, false, 0);
2103           } else {
2104             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2105                                              Chain, DAG, dl);
2106           }
2107           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2108           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2109                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2110           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2111                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2112         } else
2113           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2114
2115       } else {
2116         TargetRegisterClass *RC;
2117
2118         if (RegVT == MVT::f32)
2119           RC = ARM::SPRRegisterClass;
2120         else if (RegVT == MVT::f64)
2121           RC = ARM::DPRRegisterClass;
2122         else if (RegVT == MVT::v2f64)
2123           RC = ARM::QPRRegisterClass;
2124         else if (RegVT == MVT::i32)
2125           RC = (AFI->isThumb1OnlyFunction() ?
2126                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2127         else
2128           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2129
2130         // Transform the arguments in physical registers into virtual ones.
2131         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2132         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2133       }
2134
2135       // If this is an 8 or 16-bit value, it is really passed promoted
2136       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2137       // truncate to the right size.
2138       switch (VA.getLocInfo()) {
2139       default: llvm_unreachable("Unknown loc info!");
2140       case CCValAssign::Full: break;
2141       case CCValAssign::BCvt:
2142         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2143         break;
2144       case CCValAssign::SExt:
2145         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2146                                DAG.getValueType(VA.getValVT()));
2147         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2148         break;
2149       case CCValAssign::ZExt:
2150         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2151                                DAG.getValueType(VA.getValVT()));
2152         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2153         break;
2154       }
2155
2156       InVals.push_back(ArgValue);
2157
2158     } else { // VA.isRegLoc()
2159
2160       // sanity check
2161       assert(VA.isMemLoc());
2162       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2163
2164       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2165       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2166
2167       // Create load nodes to retrieve arguments from the stack.
2168       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2169       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2170                                    PseudoSourceValue::getFixedStack(FI), 0,
2171                                    false, false, 0));
2172     }
2173   }
2174
2175   // varargs
2176   if (isVarArg) {
2177     static const unsigned GPRArgRegs[] = {
2178       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2179     };
2180
2181     unsigned NumGPRs = CCInfo.getFirstUnallocated
2182       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2183
2184     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2185     unsigned VARegSize = (4 - NumGPRs) * 4;
2186     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2187     unsigned ArgOffset = CCInfo.getNextStackOffset();
2188     if (VARegSaveSize) {
2189       // If this function is vararg, store any remaining integer argument regs
2190       // to their spots on the stack so that they may be loaded by deferencing
2191       // the result of va_next.
2192       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2193       AFI->setVarArgsFrameIndex(
2194         MFI->CreateFixedObject(VARegSaveSize,
2195                                ArgOffset + VARegSaveSize - VARegSize,
2196                                true));
2197       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2198                                       getPointerTy());
2199
2200       SmallVector<SDValue, 4> MemOps;
2201       for (; NumGPRs < 4; ++NumGPRs) {
2202         TargetRegisterClass *RC;
2203         if (AFI->isThumb1OnlyFunction())
2204           RC = ARM::tGPRRegisterClass;
2205         else
2206           RC = ARM::GPRRegisterClass;
2207
2208         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2209         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2210         SDValue Store =
2211           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2212                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2213                0, false, false, 0);
2214         MemOps.push_back(Store);
2215         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2216                           DAG.getConstant(4, getPointerTy()));
2217       }
2218       if (!MemOps.empty())
2219         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2220                             &MemOps[0], MemOps.size());
2221     } else
2222       // This will point to the next argument passed via stack.
2223       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2224   }
2225
2226   return Chain;
2227 }
2228
2229 /// isFloatingPointZero - Return true if this is +0.0.
2230 static bool isFloatingPointZero(SDValue Op) {
2231   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2232     return CFP->getValueAPF().isPosZero();
2233   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2234     // Maybe this has already been legalized into the constant pool?
2235     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2236       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2237       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2238         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2239           return CFP->getValueAPF().isPosZero();
2240     }
2241   }
2242   return false;
2243 }
2244
2245 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2246 /// the given operands.
2247 SDValue
2248 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2249                              SDValue &ARMcc, SelectionDAG &DAG,
2250                              DebugLoc dl) const {
2251   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2252     unsigned C = RHSC->getZExtValue();
2253     if (!isLegalICmpImmediate(C)) {
2254       // Constant does not fit, try adjusting it by one?
2255       switch (CC) {
2256       default: break;
2257       case ISD::SETLT:
2258       case ISD::SETGE:
2259         if (isLegalICmpImmediate(C-1)) {
2260           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2261           RHS = DAG.getConstant(C-1, MVT::i32);
2262         }
2263         break;
2264       case ISD::SETULT:
2265       case ISD::SETUGE:
2266         if (C > 0 && isLegalICmpImmediate(C-1)) {
2267           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2268           RHS = DAG.getConstant(C-1, MVT::i32);
2269         }
2270         break;
2271       case ISD::SETLE:
2272       case ISD::SETGT:
2273         if (isLegalICmpImmediate(C+1)) {
2274           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2275           RHS = DAG.getConstant(C+1, MVT::i32);
2276         }
2277         break;
2278       case ISD::SETULE:
2279       case ISD::SETUGT:
2280         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2281           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2282           RHS = DAG.getConstant(C+1, MVT::i32);
2283         }
2284         break;
2285       }
2286     }
2287   }
2288
2289   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2290   ARMISD::NodeType CompareType;
2291   switch (CondCode) {
2292   default:
2293     CompareType = ARMISD::CMP;
2294     break;
2295   case ARMCC::EQ:
2296   case ARMCC::NE:
2297     // Uses only Z Flag
2298     CompareType = ARMISD::CMPZ;
2299     break;
2300   }
2301   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2302   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2303 }
2304
2305 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2306 SDValue
2307 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2308                              DebugLoc dl) const {
2309   SDValue Cmp;
2310   if (!isFloatingPointZero(RHS))
2311     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2312   else
2313     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2314   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2315 }
2316
2317 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2318   EVT VT = Op.getValueType();
2319   SDValue LHS = Op.getOperand(0);
2320   SDValue RHS = Op.getOperand(1);
2321   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2322   SDValue TrueVal = Op.getOperand(2);
2323   SDValue FalseVal = Op.getOperand(3);
2324   DebugLoc dl = Op.getDebugLoc();
2325
2326   if (LHS.getValueType() == MVT::i32) {
2327     SDValue ARMcc;
2328     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2329     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2330     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2331   }
2332
2333   ARMCC::CondCodes CondCode, CondCode2;
2334   FPCCToARMCC(CC, CondCode, CondCode2);
2335
2336   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2337   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2338   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2339   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2340                                ARMcc, CCR, Cmp);
2341   if (CondCode2 != ARMCC::AL) {
2342     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2343     // FIXME: Needs another CMP because flag can have but one use.
2344     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2345     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2346                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2347   }
2348   return Result;
2349 }
2350
2351 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2352 /// to morph to an integer compare sequence.
2353 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2354                            const ARMSubtarget *Subtarget) {
2355   SDNode *N = Op.getNode();
2356   if (!N->hasOneUse())
2357     // Otherwise it requires moving the value from fp to integer registers.
2358     return false;
2359   if (!N->getNumValues())
2360     return false;
2361   EVT VT = Op.getValueType();
2362   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2363     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2364     // vmrs are very slow, e.g. cortex-a8.
2365     return false;
2366
2367   if (isFloatingPointZero(Op)) {
2368     SeenZero = true;
2369     return true;
2370   }
2371   return ISD::isNormalLoad(N);
2372 }
2373
2374 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2375   if (isFloatingPointZero(Op))
2376     return DAG.getConstant(0, MVT::i32);
2377
2378   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2379     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2380                        Ld->getChain(), Ld->getBasePtr(),
2381                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2382                        Ld->isVolatile(), Ld->isNonTemporal(),
2383                        Ld->getAlignment());
2384
2385   llvm_unreachable("Unknown VFP cmp argument!");
2386 }
2387
2388 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2389                            SDValue &RetVal1, SDValue &RetVal2) {
2390   if (isFloatingPointZero(Op)) {
2391     RetVal1 = DAG.getConstant(0, MVT::i32);
2392     RetVal2 = DAG.getConstant(0, MVT::i32);
2393     return;
2394   }
2395
2396   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2397     SDValue Ptr = Ld->getBasePtr();
2398     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2399                           Ld->getChain(), Ptr,
2400                           Ld->getSrcValue(), Ld->getSrcValueOffset(),
2401                           Ld->isVolatile(), Ld->isNonTemporal(),
2402                           Ld->getAlignment());
2403
2404     EVT PtrType = Ptr.getValueType();
2405     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2406     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2407                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2408     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2409                           Ld->getChain(), NewPtr,
2410                           Ld->getSrcValue(), Ld->getSrcValueOffset() + 4,
2411                           Ld->isVolatile(), Ld->isNonTemporal(),
2412                           NewAlign);
2413     return;
2414   }
2415
2416   llvm_unreachable("Unknown VFP cmp argument!");
2417 }
2418
2419 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2420 /// f32 and even f64 comparisons to integer ones.
2421 SDValue
2422 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2423   SDValue Chain = Op.getOperand(0);
2424   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2425   SDValue LHS = Op.getOperand(2);
2426   SDValue RHS = Op.getOperand(3);
2427   SDValue Dest = Op.getOperand(4);
2428   DebugLoc dl = Op.getDebugLoc();
2429
2430   bool SeenZero = false;
2431   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2432       canChangeToInt(RHS, SeenZero, Subtarget) &&
2433       // If one of the operand is zero, it's safe to ignore the NaN case since
2434       // we only care about equality comparisons.
2435       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2436     // If unsafe fp math optimization is enabled and there are no othter uses of
2437     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2438     // to an integer comparison.
2439     if (CC == ISD::SETOEQ)
2440       CC = ISD::SETEQ;
2441     else if (CC == ISD::SETUNE)
2442       CC = ISD::SETNE;
2443
2444     SDValue ARMcc;
2445     if (LHS.getValueType() == MVT::f32) {
2446       LHS = bitcastf32Toi32(LHS, DAG);
2447       RHS = bitcastf32Toi32(RHS, DAG);
2448       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2449       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2450       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2451                          Chain, Dest, ARMcc, CCR, Cmp);
2452     }
2453
2454     SDValue LHS1, LHS2;
2455     SDValue RHS1, RHS2;
2456     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2457     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2458     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2459     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2460     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2461     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2462     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2463   }
2464
2465   return SDValue();
2466 }
2467
2468 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2469   SDValue Chain = Op.getOperand(0);
2470   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2471   SDValue LHS = Op.getOperand(2);
2472   SDValue RHS = Op.getOperand(3);
2473   SDValue Dest = Op.getOperand(4);
2474   DebugLoc dl = Op.getDebugLoc();
2475
2476   if (LHS.getValueType() == MVT::i32) {
2477     SDValue ARMcc;
2478     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2479     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2480     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2481                        Chain, Dest, ARMcc, CCR, Cmp);
2482   }
2483
2484   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2485
2486   if (UnsafeFPMath &&
2487       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2488        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2489     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2490     if (Result.getNode())
2491       return Result;
2492   }
2493
2494   ARMCC::CondCodes CondCode, CondCode2;
2495   FPCCToARMCC(CC, CondCode, CondCode2);
2496
2497   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2498   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2499   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2500   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2501   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2502   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2503   if (CondCode2 != ARMCC::AL) {
2504     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2505     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2506     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2507   }
2508   return Res;
2509 }
2510
2511 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2512   SDValue Chain = Op.getOperand(0);
2513   SDValue Table = Op.getOperand(1);
2514   SDValue Index = Op.getOperand(2);
2515   DebugLoc dl = Op.getDebugLoc();
2516
2517   EVT PTy = getPointerTy();
2518   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2519   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2520   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2521   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2522   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2523   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2524   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2525   if (Subtarget->isThumb2()) {
2526     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2527     // which does another jump to the destination. This also makes it easier
2528     // to translate it to TBB / TBH later.
2529     // FIXME: This might not work if the function is extremely large.
2530     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2531                        Addr, Op.getOperand(2), JTI, UId);
2532   }
2533   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2534     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2535                        PseudoSourceValue::getJumpTable(), 0,
2536                        false, false, 0);
2537     Chain = Addr.getValue(1);
2538     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2539     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2540   } else {
2541     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2542                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2543     Chain = Addr.getValue(1);
2544     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2545   }
2546 }
2547
2548 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2549   DebugLoc dl = Op.getDebugLoc();
2550   unsigned Opc;
2551
2552   switch (Op.getOpcode()) {
2553   default:
2554     assert(0 && "Invalid opcode!");
2555   case ISD::FP_TO_SINT:
2556     Opc = ARMISD::FTOSI;
2557     break;
2558   case ISD::FP_TO_UINT:
2559     Opc = ARMISD::FTOUI;
2560     break;
2561   }
2562   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2563   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2564 }
2565
2566 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2567   EVT VT = Op.getValueType();
2568   DebugLoc dl = Op.getDebugLoc();
2569   unsigned Opc;
2570
2571   switch (Op.getOpcode()) {
2572   default:
2573     assert(0 && "Invalid opcode!");
2574   case ISD::SINT_TO_FP:
2575     Opc = ARMISD::SITOF;
2576     break;
2577   case ISD::UINT_TO_FP:
2578     Opc = ARMISD::UITOF;
2579     break;
2580   }
2581
2582   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2583   return DAG.getNode(Opc, dl, VT, Op);
2584 }
2585
2586 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2587   // Implement fcopysign with a fabs and a conditional fneg.
2588   SDValue Tmp0 = Op.getOperand(0);
2589   SDValue Tmp1 = Op.getOperand(1);
2590   DebugLoc dl = Op.getDebugLoc();
2591   EVT VT = Op.getValueType();
2592   EVT SrcVT = Tmp1.getValueType();
2593   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2594   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2595   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2596   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2597   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2598   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2599 }
2600
2601 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2602   MachineFunction &MF = DAG.getMachineFunction();
2603   MachineFrameInfo *MFI = MF.getFrameInfo();
2604   MFI->setReturnAddressIsTaken(true);
2605
2606   EVT VT = Op.getValueType();
2607   DebugLoc dl = Op.getDebugLoc();
2608   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2609   if (Depth) {
2610     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2611     SDValue Offset = DAG.getConstant(4, MVT::i32);
2612     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2613                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2614                        NULL, 0, false, false, 0);
2615   }
2616
2617   // Return LR, which contains the return address. Mark it an implicit live-in.
2618   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2619   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2620 }
2621
2622 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2623   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2624   MFI->setFrameAddressIsTaken(true);
2625
2626   EVT VT = Op.getValueType();
2627   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2628   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2629   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2630     ? ARM::R7 : ARM::R11;
2631   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2632   while (Depth--)
2633     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2634                             false, false, 0);
2635   return FrameAddr;
2636 }
2637
2638 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2639 /// expand a bit convert where either the source or destination type is i64 to
2640 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2641 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2642 /// vectors), since the legalizer won't know what to do with that.
2643 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2644   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2645   DebugLoc dl = N->getDebugLoc();
2646   SDValue Op = N->getOperand(0);
2647
2648   // This function is only supposed to be called for i64 types, either as the
2649   // source or destination of the bit convert.
2650   EVT SrcVT = Op.getValueType();
2651   EVT DstVT = N->getValueType(0);
2652   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2653          "ExpandBIT_CONVERT called for non-i64 type");
2654
2655   // Turn i64->f64 into VMOVDRR.
2656   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2657     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2658                              DAG.getConstant(0, MVT::i32));
2659     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2660                              DAG.getConstant(1, MVT::i32));
2661     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2662                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2663   }
2664
2665   // Turn f64->i64 into VMOVRRD.
2666   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2667     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2668                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2669     // Merge the pieces into a single i64 value.
2670     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2671   }
2672
2673   return SDValue();
2674 }
2675
2676 /// getZeroVector - Returns a vector of specified type with all zero elements.
2677 /// Zero vectors are used to represent vector negation and in those cases
2678 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2679 /// not support i64 elements, so sometimes the zero vectors will need to be
2680 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2681 /// zero vector.
2682 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2683   assert(VT.isVector() && "Expected a vector type");
2684   // The canonical modified immediate encoding of a zero vector is....0!
2685   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2686   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2687   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2688   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2689 }
2690
2691 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2692 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2693 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2694                                                 SelectionDAG &DAG) const {
2695   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2696   EVT VT = Op.getValueType();
2697   unsigned VTBits = VT.getSizeInBits();
2698   DebugLoc dl = Op.getDebugLoc();
2699   SDValue ShOpLo = Op.getOperand(0);
2700   SDValue ShOpHi = Op.getOperand(1);
2701   SDValue ShAmt  = Op.getOperand(2);
2702   SDValue ARMcc;
2703   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2704
2705   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2706
2707   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2708                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2709   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2710   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2711                                    DAG.getConstant(VTBits, MVT::i32));
2712   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2713   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2714   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2715
2716   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2717   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2718                           ARMcc, DAG, dl);
2719   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2720   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2721                            CCR, Cmp);
2722
2723   SDValue Ops[2] = { Lo, Hi };
2724   return DAG.getMergeValues(Ops, 2, dl);
2725 }
2726
2727 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2728 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2729 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2730                                                SelectionDAG &DAG) const {
2731   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2732   EVT VT = Op.getValueType();
2733   unsigned VTBits = VT.getSizeInBits();
2734   DebugLoc dl = Op.getDebugLoc();
2735   SDValue ShOpLo = Op.getOperand(0);
2736   SDValue ShOpHi = Op.getOperand(1);
2737   SDValue ShAmt  = Op.getOperand(2);
2738   SDValue ARMcc;
2739
2740   assert(Op.getOpcode() == ISD::SHL_PARTS);
2741   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2742                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2743   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2744   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2745                                    DAG.getConstant(VTBits, MVT::i32));
2746   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2747   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2748
2749   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2750   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2751   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2752                           ARMcc, DAG, dl);
2753   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2754   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2755                            CCR, Cmp);
2756
2757   SDValue Ops[2] = { Lo, Hi };
2758   return DAG.getMergeValues(Ops, 2, dl);
2759 }
2760
2761 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
2762                                             SelectionDAG &DAG) const {
2763   // The rounding mode is in bits 23:22 of the FPSCR.
2764   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
2765   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
2766   // so that the shift + and get folded into a bitfield extract.
2767   DebugLoc dl = Op.getDebugLoc();
2768   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
2769                               DAG.getConstant(Intrinsic::arm_get_fpscr,
2770                                               MVT::i32));
2771   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
2772                                   DAG.getConstant(1U << 22, MVT::i32));
2773   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
2774                               DAG.getConstant(22, MVT::i32));
2775   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
2776                      DAG.getConstant(3, MVT::i32));
2777 }
2778
2779 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2780                          const ARMSubtarget *ST) {
2781   EVT VT = N->getValueType(0);
2782   DebugLoc dl = N->getDebugLoc();
2783
2784   if (!ST->hasV6T2Ops())
2785     return SDValue();
2786
2787   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2788   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2789 }
2790
2791 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2792                           const ARMSubtarget *ST) {
2793   EVT VT = N->getValueType(0);
2794   DebugLoc dl = N->getDebugLoc();
2795
2796   // Lower vector shifts on NEON to use VSHL.
2797   if (VT.isVector()) {
2798     assert(ST->hasNEON() && "unexpected vector shift");
2799
2800     // Left shifts translate directly to the vshiftu intrinsic.
2801     if (N->getOpcode() == ISD::SHL)
2802       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2803                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2804                          N->getOperand(0), N->getOperand(1));
2805
2806     assert((N->getOpcode() == ISD::SRA ||
2807             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2808
2809     // NEON uses the same intrinsics for both left and right shifts.  For
2810     // right shifts, the shift amounts are negative, so negate the vector of
2811     // shift amounts.
2812     EVT ShiftVT = N->getOperand(1).getValueType();
2813     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2814                                        getZeroVector(ShiftVT, DAG, dl),
2815                                        N->getOperand(1));
2816     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2817                                Intrinsic::arm_neon_vshifts :
2818                                Intrinsic::arm_neon_vshiftu);
2819     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2820                        DAG.getConstant(vshiftInt, MVT::i32),
2821                        N->getOperand(0), NegatedCount);
2822   }
2823
2824   // We can get here for a node like i32 = ISD::SHL i32, i64
2825   if (VT != MVT::i64)
2826     return SDValue();
2827
2828   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2829          "Unknown shift to lower!");
2830
2831   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2832   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2833       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2834     return SDValue();
2835
2836   // If we are in thumb mode, we don't have RRX.
2837   if (ST->isThumb1Only()) return SDValue();
2838
2839   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2840   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2841                            DAG.getConstant(0, MVT::i32));
2842   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2843                            DAG.getConstant(1, MVT::i32));
2844
2845   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2846   // captures the result into a carry flag.
2847   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2848   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2849
2850   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2851   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2852
2853   // Merge the pieces into a single i64 value.
2854  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2855 }
2856
2857 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2858   SDValue TmpOp0, TmpOp1;
2859   bool Invert = false;
2860   bool Swap = false;
2861   unsigned Opc = 0;
2862
2863   SDValue Op0 = Op.getOperand(0);
2864   SDValue Op1 = Op.getOperand(1);
2865   SDValue CC = Op.getOperand(2);
2866   EVT VT = Op.getValueType();
2867   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2868   DebugLoc dl = Op.getDebugLoc();
2869
2870   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2871     switch (SetCCOpcode) {
2872     default: llvm_unreachable("Illegal FP comparison"); break;
2873     case ISD::SETUNE:
2874     case ISD::SETNE:  Invert = true; // Fallthrough
2875     case ISD::SETOEQ:
2876     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2877     case ISD::SETOLT:
2878     case ISD::SETLT: Swap = true; // Fallthrough
2879     case ISD::SETOGT:
2880     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2881     case ISD::SETOLE:
2882     case ISD::SETLE:  Swap = true; // Fallthrough
2883     case ISD::SETOGE:
2884     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2885     case ISD::SETUGE: Swap = true; // Fallthrough
2886     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2887     case ISD::SETUGT: Swap = true; // Fallthrough
2888     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2889     case ISD::SETUEQ: Invert = true; // Fallthrough
2890     case ISD::SETONE:
2891       // Expand this to (OLT | OGT).
2892       TmpOp0 = Op0;
2893       TmpOp1 = Op1;
2894       Opc = ISD::OR;
2895       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2896       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2897       break;
2898     case ISD::SETUO: Invert = true; // Fallthrough
2899     case ISD::SETO:
2900       // Expand this to (OLT | OGE).
2901       TmpOp0 = Op0;
2902       TmpOp1 = Op1;
2903       Opc = ISD::OR;
2904       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2905       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2906       break;
2907     }
2908   } else {
2909     // Integer comparisons.
2910     switch (SetCCOpcode) {
2911     default: llvm_unreachable("Illegal integer comparison"); break;
2912     case ISD::SETNE:  Invert = true;
2913     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2914     case ISD::SETLT:  Swap = true;
2915     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2916     case ISD::SETLE:  Swap = true;
2917     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2918     case ISD::SETULT: Swap = true;
2919     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2920     case ISD::SETULE: Swap = true;
2921     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2922     }
2923
2924     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2925     if (Opc == ARMISD::VCEQ) {
2926
2927       SDValue AndOp;
2928       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2929         AndOp = Op0;
2930       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2931         AndOp = Op1;
2932
2933       // Ignore bitconvert.
2934       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2935         AndOp = AndOp.getOperand(0);
2936
2937       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2938         Opc = ARMISD::VTST;
2939         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2940         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2941         Invert = !Invert;
2942       }
2943     }
2944   }
2945
2946   if (Swap)
2947     std::swap(Op0, Op1);
2948
2949   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2950
2951   if (Invert)
2952     Result = DAG.getNOT(dl, Result, VT);
2953
2954   return Result;
2955 }
2956
2957 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2958 /// valid vector constant for a NEON instruction with a "modified immediate"
2959 /// operand (e.g., VMOV).  If so, return the encoded value.
2960 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2961                                  unsigned SplatBitSize, SelectionDAG &DAG,
2962                                  EVT &VT, bool is128Bits, bool isVMOV) {
2963   unsigned OpCmode, Imm;
2964
2965   // SplatBitSize is set to the smallest size that splats the vector, so a
2966   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2967   // immediate instructions others than VMOV do not support the 8-bit encoding
2968   // of a zero vector, and the default encoding of zero is supposed to be the
2969   // 32-bit version.
2970   if (SplatBits == 0)
2971     SplatBitSize = 32;
2972
2973   switch (SplatBitSize) {
2974   case 8:
2975     if (!isVMOV)
2976       return SDValue();
2977     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2978     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2979     OpCmode = 0xe;
2980     Imm = SplatBits;
2981     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
2982     break;
2983
2984   case 16:
2985     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2986     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
2987     if ((SplatBits & ~0xff) == 0) {
2988       // Value = 0x00nn: Op=x, Cmode=100x.
2989       OpCmode = 0x8;
2990       Imm = SplatBits;
2991       break;
2992     }
2993     if ((SplatBits & ~0xff00) == 0) {
2994       // Value = 0xnn00: Op=x, Cmode=101x.
2995       OpCmode = 0xa;
2996       Imm = SplatBits >> 8;
2997       break;
2998     }
2999     return SDValue();
3000
3001   case 32:
3002     // NEON's 32-bit VMOV supports splat values where:
3003     // * only one byte is nonzero, or
3004     // * the least significant byte is 0xff and the second byte is nonzero, or
3005     // * the least significant 2 bytes are 0xff and the third is nonzero.
3006     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3007     if ((SplatBits & ~0xff) == 0) {
3008       // Value = 0x000000nn: Op=x, Cmode=000x.
3009       OpCmode = 0;
3010       Imm = SplatBits;
3011       break;
3012     }
3013     if ((SplatBits & ~0xff00) == 0) {
3014       // Value = 0x0000nn00: Op=x, Cmode=001x.
3015       OpCmode = 0x2;
3016       Imm = SplatBits >> 8;
3017       break;
3018     }
3019     if ((SplatBits & ~0xff0000) == 0) {
3020       // Value = 0x00nn0000: Op=x, Cmode=010x.
3021       OpCmode = 0x4;
3022       Imm = SplatBits >> 16;
3023       break;
3024     }
3025     if ((SplatBits & ~0xff000000) == 0) {
3026       // Value = 0xnn000000: Op=x, Cmode=011x.
3027       OpCmode = 0x6;
3028       Imm = SplatBits >> 24;
3029       break;
3030     }
3031
3032     if ((SplatBits & ~0xffff) == 0 &&
3033         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3034       // Value = 0x0000nnff: Op=x, Cmode=1100.
3035       OpCmode = 0xc;
3036       Imm = SplatBits >> 8;
3037       SplatBits |= 0xff;
3038       break;
3039     }
3040
3041     if ((SplatBits & ~0xffffff) == 0 &&
3042         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3043       // Value = 0x00nnffff: Op=x, Cmode=1101.
3044       OpCmode = 0xd;
3045       Imm = SplatBits >> 16;
3046       SplatBits |= 0xffff;
3047       break;
3048     }
3049
3050     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3051     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3052     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3053     // and fall through here to test for a valid 64-bit splat.  But, then the
3054     // caller would also need to check and handle the change in size.
3055     return SDValue();
3056
3057   case 64: {
3058     if (!isVMOV)
3059       return SDValue();
3060     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3061     uint64_t BitMask = 0xff;
3062     uint64_t Val = 0;
3063     unsigned ImmMask = 1;
3064     Imm = 0;
3065     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3066       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3067         Val |= BitMask;
3068         Imm |= ImmMask;
3069       } else if ((SplatBits & BitMask) != 0) {
3070         return SDValue();
3071       }
3072       BitMask <<= 8;
3073       ImmMask <<= 1;
3074     }
3075     // Op=1, Cmode=1110.
3076     OpCmode = 0x1e;
3077     SplatBits = Val;
3078     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3079     break;
3080   }
3081
3082   default:
3083     llvm_unreachable("unexpected size for isNEONModifiedImm");
3084     return SDValue();
3085   }
3086
3087   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3088   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3089 }
3090
3091 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3092                        bool &ReverseVEXT, unsigned &Imm) {
3093   unsigned NumElts = VT.getVectorNumElements();
3094   ReverseVEXT = false;
3095   Imm = M[0];
3096
3097   // If this is a VEXT shuffle, the immediate value is the index of the first
3098   // element.  The other shuffle indices must be the successive elements after
3099   // the first one.
3100   unsigned ExpectedElt = Imm;
3101   for (unsigned i = 1; i < NumElts; ++i) {
3102     // Increment the expected index.  If it wraps around, it may still be
3103     // a VEXT but the source vectors must be swapped.
3104     ExpectedElt += 1;
3105     if (ExpectedElt == NumElts * 2) {
3106       ExpectedElt = 0;
3107       ReverseVEXT = true;
3108     }
3109
3110     if (ExpectedElt != static_cast<unsigned>(M[i]))
3111       return false;
3112   }
3113
3114   // Adjust the index value if the source operands will be swapped.
3115   if (ReverseVEXT)
3116     Imm -= NumElts;
3117
3118   return true;
3119 }
3120
3121 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3122 /// instruction with the specified blocksize.  (The order of the elements
3123 /// within each block of the vector is reversed.)
3124 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3125                        unsigned BlockSize) {
3126   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3127          "Only possible block sizes for VREV are: 16, 32, 64");
3128
3129   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3130   if (EltSz == 64)
3131     return false;
3132
3133   unsigned NumElts = VT.getVectorNumElements();
3134   unsigned BlockElts = M[0] + 1;
3135
3136   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3137     return false;
3138
3139   for (unsigned i = 0; i < NumElts; ++i) {
3140     if ((unsigned) M[i] !=
3141         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3142       return false;
3143   }
3144
3145   return true;
3146 }
3147
3148 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3149                        unsigned &WhichResult) {
3150   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3151   if (EltSz == 64)
3152     return false;
3153
3154   unsigned NumElts = VT.getVectorNumElements();
3155   WhichResult = (M[0] == 0 ? 0 : 1);
3156   for (unsigned i = 0; i < NumElts; i += 2) {
3157     if ((unsigned) M[i] != i + WhichResult ||
3158         (unsigned) M[i+1] != i + NumElts + WhichResult)
3159       return false;
3160   }
3161   return true;
3162 }
3163
3164 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3165 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3166 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3167 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3168                                 unsigned &WhichResult) {
3169   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3170   if (EltSz == 64)
3171     return false;
3172
3173   unsigned NumElts = VT.getVectorNumElements();
3174   WhichResult = (M[0] == 0 ? 0 : 1);
3175   for (unsigned i = 0; i < NumElts; i += 2) {
3176     if ((unsigned) M[i] != i + WhichResult ||
3177         (unsigned) M[i+1] != i + WhichResult)
3178       return false;
3179   }
3180   return true;
3181 }
3182
3183 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3184                        unsigned &WhichResult) {
3185   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3186   if (EltSz == 64)
3187     return false;
3188
3189   unsigned NumElts = VT.getVectorNumElements();
3190   WhichResult = (M[0] == 0 ? 0 : 1);
3191   for (unsigned i = 0; i != NumElts; ++i) {
3192     if ((unsigned) M[i] != 2 * i + WhichResult)
3193       return false;
3194   }
3195
3196   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3197   if (VT.is64BitVector() && EltSz == 32)
3198     return false;
3199
3200   return true;
3201 }
3202
3203 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3204 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3205 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3206 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3207                                 unsigned &WhichResult) {
3208   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3209   if (EltSz == 64)
3210     return false;
3211
3212   unsigned Half = VT.getVectorNumElements() / 2;
3213   WhichResult = (M[0] == 0 ? 0 : 1);
3214   for (unsigned j = 0; j != 2; ++j) {
3215     unsigned Idx = WhichResult;
3216     for (unsigned i = 0; i != Half; ++i) {
3217       if ((unsigned) M[i + j * Half] != Idx)
3218         return false;
3219       Idx += 2;
3220     }
3221   }
3222
3223   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3224   if (VT.is64BitVector() && EltSz == 32)
3225     return false;
3226
3227   return true;
3228 }
3229
3230 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3231                        unsigned &WhichResult) {
3232   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3233   if (EltSz == 64)
3234     return false;
3235
3236   unsigned NumElts = VT.getVectorNumElements();
3237   WhichResult = (M[0] == 0 ? 0 : 1);
3238   unsigned Idx = WhichResult * NumElts / 2;
3239   for (unsigned i = 0; i != NumElts; i += 2) {
3240     if ((unsigned) M[i] != Idx ||
3241         (unsigned) M[i+1] != Idx + NumElts)
3242       return false;
3243     Idx += 1;
3244   }
3245
3246   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3247   if (VT.is64BitVector() && EltSz == 32)
3248     return false;
3249
3250   return true;
3251 }
3252
3253 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3254 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3255 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3256 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3257                                 unsigned &WhichResult) {
3258   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3259   if (EltSz == 64)
3260     return false;
3261
3262   unsigned NumElts = VT.getVectorNumElements();
3263   WhichResult = (M[0] == 0 ? 0 : 1);
3264   unsigned Idx = WhichResult * NumElts / 2;
3265   for (unsigned i = 0; i != NumElts; i += 2) {
3266     if ((unsigned) M[i] != Idx ||
3267         (unsigned) M[i+1] != Idx)
3268       return false;
3269     Idx += 1;
3270   }
3271
3272   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3273   if (VT.is64BitVector() && EltSz == 32)
3274     return false;
3275
3276   return true;
3277 }
3278
3279 // If N is an integer constant that can be moved into a register in one
3280 // instruction, return an SDValue of such a constant (will become a MOV
3281 // instruction).  Otherwise return null.
3282 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3283                                      const ARMSubtarget *ST, DebugLoc dl) {
3284   uint64_t Val;
3285   if (!isa<ConstantSDNode>(N))
3286     return SDValue();
3287   Val = cast<ConstantSDNode>(N)->getZExtValue();
3288
3289   if (ST->isThumb1Only()) {
3290     if (Val <= 255 || ~Val <= 255)
3291       return DAG.getConstant(Val, MVT::i32);
3292   } else {
3293     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3294       return DAG.getConstant(Val, MVT::i32);
3295   }
3296   return SDValue();
3297 }
3298
3299 // If this is a case we can't handle, return null and let the default
3300 // expansion code take care of it.
3301 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3302                                  const ARMSubtarget *ST) {
3303   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3304   DebugLoc dl = Op.getDebugLoc();
3305   EVT VT = Op.getValueType();
3306
3307   APInt SplatBits, SplatUndef;
3308   unsigned SplatBitSize;
3309   bool HasAnyUndefs;
3310   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3311     if (SplatBitSize <= 64) {
3312       // Check if an immediate VMOV works.
3313       EVT VmovVT;
3314       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3315                                       SplatUndef.getZExtValue(), SplatBitSize,
3316                                       DAG, VmovVT, VT.is128BitVector(), true);
3317       if (Val.getNode()) {
3318         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3319         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3320       }
3321
3322       // Try an immediate VMVN.
3323       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3324                              ((1LL << SplatBitSize) - 1));
3325       Val = isNEONModifiedImm(NegatedImm,
3326                                       SplatUndef.getZExtValue(), SplatBitSize,
3327                                       DAG, VmovVT, VT.is128BitVector(), false);
3328       if (Val.getNode()) {
3329         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3330         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3331       }
3332     }
3333   }
3334
3335   // Scan through the operands to see if only one value is used.
3336   unsigned NumElts = VT.getVectorNumElements();
3337   bool isOnlyLowElement = true;
3338   bool usesOnlyOneValue = true;
3339   bool isConstant = true;
3340   SDValue Value;
3341   for (unsigned i = 0; i < NumElts; ++i) {
3342     SDValue V = Op.getOperand(i);
3343     if (V.getOpcode() == ISD::UNDEF)
3344       continue;
3345     if (i > 0)
3346       isOnlyLowElement = false;
3347     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3348       isConstant = false;
3349
3350     if (!Value.getNode())
3351       Value = V;
3352     else if (V != Value)
3353       usesOnlyOneValue = false;
3354   }
3355
3356   if (!Value.getNode())
3357     return DAG.getUNDEF(VT);
3358
3359   if (isOnlyLowElement)
3360     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3361
3362   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3363
3364   if (EnableARMVDUPsplat) {
3365     // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3366     // i32 and try again.
3367     if (usesOnlyOneValue && EltSize <= 32) {
3368       if (!isConstant)
3369         return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3370       if (VT.getVectorElementType().isFloatingPoint()) {
3371         SmallVector<SDValue, 8> Ops;
3372         for (unsigned i = 0; i < NumElts; ++i)
3373           Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
3374                                     Op.getOperand(i)));
3375         SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, &Ops[0],
3376                                   NumElts);
3377         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3378                            LowerBUILD_VECTOR(Val, DAG, ST));
3379       }
3380       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3381       if (Val.getNode())
3382         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3383     }
3384   }
3385
3386   // If all elements are constants and the case above didn't get hit, fall back
3387   // to the default expansion, which will generate a load from the constant
3388   // pool.
3389   if (isConstant)
3390     return SDValue();
3391
3392   if (!EnableARMVDUPsplat) {
3393     // Use VDUP for non-constant splats.
3394     if (usesOnlyOneValue && EltSize <= 32)
3395       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3396   }
3397
3398   // Vectors with 32- or 64-bit elements can be built by directly assigning
3399   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3400   // will be legalized.
3401   if (EltSize >= 32) {
3402     // Do the expansion with floating-point types, since that is what the VFP
3403     // registers are defined to use, and since i64 is not legal.
3404     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3405     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3406     SmallVector<SDValue, 8> Ops;
3407     for (unsigned i = 0; i < NumElts; ++i)
3408       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3409     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3410     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3411   }
3412
3413   return SDValue();
3414 }
3415
3416 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3417 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3418 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3419 /// are assumed to be legal.
3420 bool
3421 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3422                                       EVT VT) const {
3423   if (VT.getVectorNumElements() == 4 &&
3424       (VT.is128BitVector() || VT.is64BitVector())) {
3425     unsigned PFIndexes[4];
3426     for (unsigned i = 0; i != 4; ++i) {
3427       if (M[i] < 0)
3428         PFIndexes[i] = 8;
3429       else
3430         PFIndexes[i] = M[i];
3431     }
3432
3433     // Compute the index in the perfect shuffle table.
3434     unsigned PFTableIndex =
3435       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3436     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3437     unsigned Cost = (PFEntry >> 30);
3438
3439     if (Cost <= 4)
3440       return true;
3441   }
3442
3443   bool ReverseVEXT;
3444   unsigned Imm, WhichResult;
3445
3446   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3447   return (EltSize >= 32 ||
3448           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3449           isVREVMask(M, VT, 64) ||
3450           isVREVMask(M, VT, 32) ||
3451           isVREVMask(M, VT, 16) ||
3452           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3453           isVTRNMask(M, VT, WhichResult) ||
3454           isVUZPMask(M, VT, WhichResult) ||
3455           isVZIPMask(M, VT, WhichResult) ||
3456           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3457           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3458           isVZIP_v_undef_Mask(M, VT, WhichResult));
3459 }
3460
3461 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3462 /// the specified operations to build the shuffle.
3463 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3464                                       SDValue RHS, SelectionDAG &DAG,
3465                                       DebugLoc dl) {
3466   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3467   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3468   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3469
3470   enum {
3471     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3472     OP_VREV,
3473     OP_VDUP0,
3474     OP_VDUP1,
3475     OP_VDUP2,
3476     OP_VDUP3,
3477     OP_VEXT1,
3478     OP_VEXT2,
3479     OP_VEXT3,
3480     OP_VUZPL, // VUZP, left result
3481     OP_VUZPR, // VUZP, right result
3482     OP_VZIPL, // VZIP, left result
3483     OP_VZIPR, // VZIP, right result
3484     OP_VTRNL, // VTRN, left result
3485     OP_VTRNR  // VTRN, right result
3486   };
3487
3488   if (OpNum == OP_COPY) {
3489     if (LHSID == (1*9+2)*9+3) return LHS;
3490     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3491     return RHS;
3492   }
3493
3494   SDValue OpLHS, OpRHS;
3495   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3496   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3497   EVT VT = OpLHS.getValueType();
3498
3499   switch (OpNum) {
3500   default: llvm_unreachable("Unknown shuffle opcode!");
3501   case OP_VREV:
3502     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3503   case OP_VDUP0:
3504   case OP_VDUP1:
3505   case OP_VDUP2:
3506   case OP_VDUP3:
3507     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3508                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3509   case OP_VEXT1:
3510   case OP_VEXT2:
3511   case OP_VEXT3:
3512     return DAG.getNode(ARMISD::VEXT, dl, VT,
3513                        OpLHS, OpRHS,
3514                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3515   case OP_VUZPL:
3516   case OP_VUZPR:
3517     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3518                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3519   case OP_VZIPL:
3520   case OP_VZIPR:
3521     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3522                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3523   case OP_VTRNL:
3524   case OP_VTRNR:
3525     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3526                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3527   }
3528 }
3529
3530 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3531   SDValue V1 = Op.getOperand(0);
3532   SDValue V2 = Op.getOperand(1);
3533   DebugLoc dl = Op.getDebugLoc();
3534   EVT VT = Op.getValueType();
3535   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3536   SmallVector<int, 8> ShuffleMask;
3537
3538   // Convert shuffles that are directly supported on NEON to target-specific
3539   // DAG nodes, instead of keeping them as shuffles and matching them again
3540   // during code selection.  This is more efficient and avoids the possibility
3541   // of inconsistencies between legalization and selection.
3542   // FIXME: floating-point vectors should be canonicalized to integer vectors
3543   // of the same time so that they get CSEd properly.
3544   SVN->getMask(ShuffleMask);
3545
3546   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3547   if (EltSize <= 32) {
3548     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3549       int Lane = SVN->getSplatIndex();
3550       // If this is undef splat, generate it via "just" vdup, if possible.
3551       if (Lane == -1) Lane = 0;
3552
3553       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3554         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3555       }
3556       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3557                          DAG.getConstant(Lane, MVT::i32));
3558     }
3559
3560     bool ReverseVEXT;
3561     unsigned Imm;
3562     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3563       if (ReverseVEXT)
3564         std::swap(V1, V2);
3565       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3566                          DAG.getConstant(Imm, MVT::i32));
3567     }
3568
3569     if (isVREVMask(ShuffleMask, VT, 64))
3570       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3571     if (isVREVMask(ShuffleMask, VT, 32))
3572       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3573     if (isVREVMask(ShuffleMask, VT, 16))
3574       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3575
3576     // Check for Neon shuffles that modify both input vectors in place.
3577     // If both results are used, i.e., if there are two shuffles with the same
3578     // source operands and with masks corresponding to both results of one of
3579     // these operations, DAG memoization will ensure that a single node is
3580     // used for both shuffles.
3581     unsigned WhichResult;
3582     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3583       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3584                          V1, V2).getValue(WhichResult);
3585     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3586       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3587                          V1, V2).getValue(WhichResult);
3588     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3589       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3590                          V1, V2).getValue(WhichResult);
3591
3592     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3593       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3594                          V1, V1).getValue(WhichResult);
3595     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3596       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3597                          V1, V1).getValue(WhichResult);
3598     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3599       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3600                          V1, V1).getValue(WhichResult);
3601   }
3602
3603   // If the shuffle is not directly supported and it has 4 elements, use
3604   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3605   unsigned NumElts = VT.getVectorNumElements();
3606   if (NumElts == 4) {
3607     unsigned PFIndexes[4];
3608     for (unsigned i = 0; i != 4; ++i) {
3609       if (ShuffleMask[i] < 0)
3610         PFIndexes[i] = 8;
3611       else
3612         PFIndexes[i] = ShuffleMask[i];
3613     }
3614
3615     // Compute the index in the perfect shuffle table.
3616     unsigned PFTableIndex =
3617       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3618     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3619     unsigned Cost = (PFEntry >> 30);
3620
3621     if (Cost <= 4)
3622       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3623   }
3624
3625   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3626   if (EltSize >= 32) {
3627     // Do the expansion with floating-point types, since that is what the VFP
3628     // registers are defined to use, and since i64 is not legal.
3629     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3630     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3631     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3632     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3633     SmallVector<SDValue, 8> Ops;
3634     for (unsigned i = 0; i < NumElts; ++i) {
3635       if (ShuffleMask[i] < 0)
3636         Ops.push_back(DAG.getUNDEF(EltVT));
3637       else
3638         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3639                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3640                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3641                                                   MVT::i32)));
3642     }
3643     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3644     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3645   }
3646
3647   return SDValue();
3648 }
3649
3650 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3651   EVT VT = Op.getValueType();
3652   DebugLoc dl = Op.getDebugLoc();
3653   SDValue Vec = Op.getOperand(0);
3654   SDValue Lane = Op.getOperand(1);
3655   assert(VT == MVT::i32 &&
3656          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3657          "unexpected type for custom-lowering vector extract");
3658   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3659 }
3660
3661 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3662   // The only time a CONCAT_VECTORS operation can have legal types is when
3663   // two 64-bit vectors are concatenated to a 128-bit vector.
3664   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3665          "unexpected CONCAT_VECTORS");
3666   DebugLoc dl = Op.getDebugLoc();
3667   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3668   SDValue Op0 = Op.getOperand(0);
3669   SDValue Op1 = Op.getOperand(1);
3670   if (Op0.getOpcode() != ISD::UNDEF)
3671     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3672                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3673                       DAG.getIntPtrConstant(0));
3674   if (Op1.getOpcode() != ISD::UNDEF)
3675     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3676                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3677                       DAG.getIntPtrConstant(1));
3678   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3679 }
3680
3681 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3682   switch (Op.getOpcode()) {
3683   default: llvm_unreachable("Don't know how to custom lower this!");
3684   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3685   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3686   case ISD::GlobalAddress:
3687     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3688       LowerGlobalAddressELF(Op, DAG);
3689   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3690   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3691   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3692   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3693   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3694   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3695   case ISD::SINT_TO_FP:
3696   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3697   case ISD::FP_TO_SINT:
3698   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3699   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3700   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3701   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3702   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3703   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3704   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3705   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3706                                                                Subtarget);
3707   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3708   case ISD::SHL:
3709   case ISD::SRL:
3710   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3711   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3712   case ISD::SRL_PARTS:
3713   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3714   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3715   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3716   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
3717   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3718   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3719   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3720   case ISD::FLT_ROUNDS_: return LowerFLT_ROUNDS_(Op, DAG);
3721   }
3722   return SDValue();
3723 }
3724
3725 /// ReplaceNodeResults - Replace the results of node with an illegal result
3726 /// type with new values built out of custom code.
3727 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3728                                            SmallVectorImpl<SDValue>&Results,
3729                                            SelectionDAG &DAG) const {
3730   SDValue Res;
3731   switch (N->getOpcode()) {
3732   default:
3733     llvm_unreachable("Don't know how to custom expand this!");
3734     break;
3735   case ISD::BIT_CONVERT:
3736     Res = ExpandBIT_CONVERT(N, DAG);
3737     break;
3738   case ISD::SRL:
3739   case ISD::SRA:
3740     Res = LowerShift(N, DAG, Subtarget);
3741     break;
3742   }
3743   if (Res.getNode())
3744     Results.push_back(Res);
3745 }
3746
3747 //===----------------------------------------------------------------------===//
3748 //                           ARM Scheduler Hooks
3749 //===----------------------------------------------------------------------===//
3750
3751 MachineBasicBlock *
3752 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3753                                      MachineBasicBlock *BB,
3754                                      unsigned Size) const {
3755   unsigned dest    = MI->getOperand(0).getReg();
3756   unsigned ptr     = MI->getOperand(1).getReg();
3757   unsigned oldval  = MI->getOperand(2).getReg();
3758   unsigned newval  = MI->getOperand(3).getReg();
3759   unsigned scratch = BB->getParent()->getRegInfo()
3760     .createVirtualRegister(ARM::GPRRegisterClass);
3761   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3762   DebugLoc dl = MI->getDebugLoc();
3763   bool isThumb2 = Subtarget->isThumb2();
3764
3765   unsigned ldrOpc, strOpc;
3766   switch (Size) {
3767   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3768   case 1:
3769     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3770     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3771     break;
3772   case 2:
3773     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3774     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3775     break;
3776   case 4:
3777     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3778     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3779     break;
3780   }
3781
3782   MachineFunction *MF = BB->getParent();
3783   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3784   MachineFunction::iterator It = BB;
3785   ++It; // insert the new blocks after the current block
3786
3787   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3788   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3789   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3790   MF->insert(It, loop1MBB);
3791   MF->insert(It, loop2MBB);
3792   MF->insert(It, exitMBB);
3793
3794   // Transfer the remainder of BB and its successor edges to exitMBB.
3795   exitMBB->splice(exitMBB->begin(), BB,
3796                   llvm::next(MachineBasicBlock::iterator(MI)),
3797                   BB->end());
3798   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3799
3800   //  thisMBB:
3801   //   ...
3802   //   fallthrough --> loop1MBB
3803   BB->addSuccessor(loop1MBB);
3804
3805   // loop1MBB:
3806   //   ldrex dest, [ptr]
3807   //   cmp dest, oldval
3808   //   bne exitMBB
3809   BB = loop1MBB;
3810   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3811   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3812                  .addReg(dest).addReg(oldval));
3813   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3814     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3815   BB->addSuccessor(loop2MBB);
3816   BB->addSuccessor(exitMBB);
3817
3818   // loop2MBB:
3819   //   strex scratch, newval, [ptr]
3820   //   cmp scratch, #0
3821   //   bne loop1MBB
3822   BB = loop2MBB;
3823   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3824                  .addReg(ptr));
3825   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3826                  .addReg(scratch).addImm(0));
3827   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3828     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3829   BB->addSuccessor(loop1MBB);
3830   BB->addSuccessor(exitMBB);
3831
3832   //  exitMBB:
3833   //   ...
3834   BB = exitMBB;
3835
3836   MI->eraseFromParent();   // The instruction is gone now.
3837
3838   return BB;
3839 }
3840
3841 MachineBasicBlock *
3842 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3843                                     unsigned Size, unsigned BinOpcode) const {
3844   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3845   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3846
3847   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3848   MachineFunction *MF = BB->getParent();
3849   MachineFunction::iterator It = BB;
3850   ++It;
3851
3852   unsigned dest = MI->getOperand(0).getReg();
3853   unsigned ptr = MI->getOperand(1).getReg();
3854   unsigned incr = MI->getOperand(2).getReg();
3855   DebugLoc dl = MI->getDebugLoc();
3856
3857   bool isThumb2 = Subtarget->isThumb2();
3858   unsigned ldrOpc, strOpc;
3859   switch (Size) {
3860   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3861   case 1:
3862     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3863     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3864     break;
3865   case 2:
3866     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3867     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3868     break;
3869   case 4:
3870     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3871     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3872     break;
3873   }
3874
3875   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3876   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3877   MF->insert(It, loopMBB);
3878   MF->insert(It, exitMBB);
3879
3880   // Transfer the remainder of BB and its successor edges to exitMBB.
3881   exitMBB->splice(exitMBB->begin(), BB,
3882                   llvm::next(MachineBasicBlock::iterator(MI)),
3883                   BB->end());
3884   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3885
3886   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3887   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3888   unsigned scratch2 = (!BinOpcode) ? incr :
3889     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3890
3891   //  thisMBB:
3892   //   ...
3893   //   fallthrough --> loopMBB
3894   BB->addSuccessor(loopMBB);
3895
3896   //  loopMBB:
3897   //   ldrex dest, ptr
3898   //   <binop> scratch2, dest, incr
3899   //   strex scratch, scratch2, ptr
3900   //   cmp scratch, #0
3901   //   bne- loopMBB
3902   //   fallthrough --> exitMBB
3903   BB = loopMBB;
3904   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3905   if (BinOpcode) {
3906     // operand order needs to go the other way for NAND
3907     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3908       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3909                      addReg(incr).addReg(dest)).addReg(0);
3910     else
3911       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3912                      addReg(dest).addReg(incr)).addReg(0);
3913   }
3914
3915   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3916                  .addReg(ptr));
3917   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3918                  .addReg(scratch).addImm(0));
3919   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3920     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3921
3922   BB->addSuccessor(loopMBB);
3923   BB->addSuccessor(exitMBB);
3924
3925   //  exitMBB:
3926   //   ...
3927   BB = exitMBB;
3928
3929   MI->eraseFromParent();   // The instruction is gone now.
3930
3931   return BB;
3932 }
3933
3934 static
3935 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
3936   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
3937        E = MBB->succ_end(); I != E; ++I)
3938     if (*I != Succ)
3939       return *I;
3940   llvm_unreachable("Expecting a BB with two successors!");
3941 }
3942
3943 MachineBasicBlock *
3944 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3945                                                MachineBasicBlock *BB) const {
3946   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3947   DebugLoc dl = MI->getDebugLoc();
3948   bool isThumb2 = Subtarget->isThumb2();
3949   switch (MI->getOpcode()) {
3950   default:
3951     MI->dump();
3952     llvm_unreachable("Unexpected instr type to insert");
3953
3954   case ARM::ATOMIC_LOAD_ADD_I8:
3955      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3956   case ARM::ATOMIC_LOAD_ADD_I16:
3957      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3958   case ARM::ATOMIC_LOAD_ADD_I32:
3959      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3960
3961   case ARM::ATOMIC_LOAD_AND_I8:
3962      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3963   case ARM::ATOMIC_LOAD_AND_I16:
3964      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3965   case ARM::ATOMIC_LOAD_AND_I32:
3966      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3967
3968   case ARM::ATOMIC_LOAD_OR_I8:
3969      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3970   case ARM::ATOMIC_LOAD_OR_I16:
3971      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3972   case ARM::ATOMIC_LOAD_OR_I32:
3973      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3974
3975   case ARM::ATOMIC_LOAD_XOR_I8:
3976      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3977   case ARM::ATOMIC_LOAD_XOR_I16:
3978      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3979   case ARM::ATOMIC_LOAD_XOR_I32:
3980      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3981
3982   case ARM::ATOMIC_LOAD_NAND_I8:
3983      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3984   case ARM::ATOMIC_LOAD_NAND_I16:
3985      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3986   case ARM::ATOMIC_LOAD_NAND_I32:
3987      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3988
3989   case ARM::ATOMIC_LOAD_SUB_I8:
3990      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3991   case ARM::ATOMIC_LOAD_SUB_I16:
3992      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3993   case ARM::ATOMIC_LOAD_SUB_I32:
3994      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3995
3996   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3997   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3998   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3999
4000   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
4001   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
4002   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
4003
4004   case ARM::tMOVCCr_pseudo: {
4005     // To "insert" a SELECT_CC instruction, we actually have to insert the
4006     // diamond control-flow pattern.  The incoming instruction knows the
4007     // destination vreg to set, the condition code register to branch on, the
4008     // true/false values to select between, and a branch opcode to use.
4009     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4010     MachineFunction::iterator It = BB;
4011     ++It;
4012
4013     //  thisMBB:
4014     //  ...
4015     //   TrueVal = ...
4016     //   cmpTY ccX, r1, r2
4017     //   bCC copy1MBB
4018     //   fallthrough --> copy0MBB
4019     MachineBasicBlock *thisMBB  = BB;
4020     MachineFunction *F = BB->getParent();
4021     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4022     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4023     F->insert(It, copy0MBB);
4024     F->insert(It, sinkMBB);
4025
4026     // Transfer the remainder of BB and its successor edges to sinkMBB.
4027     sinkMBB->splice(sinkMBB->begin(), BB,
4028                     llvm::next(MachineBasicBlock::iterator(MI)),
4029                     BB->end());
4030     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4031
4032     BB->addSuccessor(copy0MBB);
4033     BB->addSuccessor(sinkMBB);
4034
4035     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4036       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4037
4038     //  copy0MBB:
4039     //   %FalseValue = ...
4040     //   # fallthrough to sinkMBB
4041     BB = copy0MBB;
4042
4043     // Update machine-CFG edges
4044     BB->addSuccessor(sinkMBB);
4045
4046     //  sinkMBB:
4047     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4048     //  ...
4049     BB = sinkMBB;
4050     BuildMI(*BB, BB->begin(), dl,
4051             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4052       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4053       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4054
4055     MI->eraseFromParent();   // The pseudo instruction is gone now.
4056     return BB;
4057   }
4058
4059   case ARM::BCCi64:
4060   case ARM::BCCZi64: {
4061     // Compare both parts that make up the double comparison separately for
4062     // equality.
4063     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4064
4065     unsigned LHS1 = MI->getOperand(1).getReg();
4066     unsigned LHS2 = MI->getOperand(2).getReg();
4067     if (RHSisZero) {
4068       AddDefaultPred(BuildMI(BB, dl,
4069                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4070                      .addReg(LHS1).addImm(0));
4071       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4072         .addReg(LHS2).addImm(0)
4073         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4074     } else {
4075       unsigned RHS1 = MI->getOperand(3).getReg();
4076       unsigned RHS2 = MI->getOperand(4).getReg();
4077       AddDefaultPred(BuildMI(BB, dl,
4078                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4079                      .addReg(LHS1).addReg(RHS1));
4080       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4081         .addReg(LHS2).addReg(RHS2)
4082         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4083     }
4084
4085     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4086     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4087     if (MI->getOperand(0).getImm() == ARMCC::NE)
4088       std::swap(destMBB, exitMBB);
4089
4090     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4091       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4092     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4093       .addMBB(exitMBB);
4094
4095     MI->eraseFromParent();   // The pseudo instruction is gone now.
4096     return BB;
4097   }
4098   }
4099 }
4100
4101 //===----------------------------------------------------------------------===//
4102 //                           ARM Optimization Hooks
4103 //===----------------------------------------------------------------------===//
4104
4105 static
4106 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4107                             TargetLowering::DAGCombinerInfo &DCI) {
4108   SelectionDAG &DAG = DCI.DAG;
4109   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4110   EVT VT = N->getValueType(0);
4111   unsigned Opc = N->getOpcode();
4112   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4113   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4114   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4115   ISD::CondCode CC = ISD::SETCC_INVALID;
4116
4117   if (isSlctCC) {
4118     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4119   } else {
4120     SDValue CCOp = Slct.getOperand(0);
4121     if (CCOp.getOpcode() == ISD::SETCC)
4122       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4123   }
4124
4125   bool DoXform = false;
4126   bool InvCC = false;
4127   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4128           "Bad input!");
4129
4130   if (LHS.getOpcode() == ISD::Constant &&
4131       cast<ConstantSDNode>(LHS)->isNullValue()) {
4132     DoXform = true;
4133   } else if (CC != ISD::SETCC_INVALID &&
4134              RHS.getOpcode() == ISD::Constant &&
4135              cast<ConstantSDNode>(RHS)->isNullValue()) {
4136     std::swap(LHS, RHS);
4137     SDValue Op0 = Slct.getOperand(0);
4138     EVT OpVT = isSlctCC ? Op0.getValueType() :
4139                           Op0.getOperand(0).getValueType();
4140     bool isInt = OpVT.isInteger();
4141     CC = ISD::getSetCCInverse(CC, isInt);
4142
4143     if (!TLI.isCondCodeLegal(CC, OpVT))
4144       return SDValue();         // Inverse operator isn't legal.
4145
4146     DoXform = true;
4147     InvCC = true;
4148   }
4149
4150   if (DoXform) {
4151     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4152     if (isSlctCC)
4153       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4154                              Slct.getOperand(0), Slct.getOperand(1), CC);
4155     SDValue CCOp = Slct.getOperand(0);
4156     if (InvCC)
4157       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4158                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4159     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4160                        CCOp, OtherOp, Result);
4161   }
4162   return SDValue();
4163 }
4164
4165 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
4166 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
4167 /// called with the default operands, and if that fails, with commuted
4168 /// operands.
4169 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
4170                                          TargetLowering::DAGCombinerInfo &DCI) {
4171   SelectionDAG &DAG = DCI.DAG;
4172
4173   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4174   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4175     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4176     if (Result.getNode()) return Result;
4177   }
4178
4179   // fold (add (arm_neon_vabd a, b) c) -> (arm_neon_vaba c, a, b)
4180   EVT VT = N->getValueType(0);
4181   if (N0.getOpcode() == ISD::INTRINSIC_WO_CHAIN && VT.isInteger()) {
4182     unsigned IntNo = cast<ConstantSDNode>(N0.getOperand(0))->getZExtValue();
4183     if (IntNo == Intrinsic::arm_neon_vabds)
4184       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(), VT,
4185                          DAG.getConstant(Intrinsic::arm_neon_vabas, MVT::i32),
4186                          N1, N0.getOperand(1), N0.getOperand(2));
4187     if (IntNo == Intrinsic::arm_neon_vabdu)
4188       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(), VT,
4189                          DAG.getConstant(Intrinsic::arm_neon_vabau, MVT::i32),
4190                          N1, N0.getOperand(1), N0.getOperand(2));
4191   }
4192
4193   return SDValue();
4194 }
4195
4196 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4197 ///
4198 static SDValue PerformADDCombine(SDNode *N,
4199                                  TargetLowering::DAGCombinerInfo &DCI) {
4200   SDValue N0 = N->getOperand(0);
4201   SDValue N1 = N->getOperand(1);
4202
4203   // First try with the default operand order.
4204   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
4205   if (Result.getNode())
4206     return Result;
4207
4208   // If that didn't work, try again with the operands commuted.
4209   return PerformADDCombineWithOperands(N, N1, N0, DCI);
4210 }
4211
4212 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4213 ///
4214 static SDValue PerformSUBCombine(SDNode *N,
4215                                  TargetLowering::DAGCombinerInfo &DCI) {
4216   SDValue N0 = N->getOperand(0);
4217   SDValue N1 = N->getOperand(1);
4218
4219   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4220   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4221     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4222     if (Result.getNode()) return Result;
4223   }
4224
4225   return SDValue();
4226 }
4227
4228 static SDValue PerformMULCombine(SDNode *N,
4229                                  TargetLowering::DAGCombinerInfo &DCI,
4230                                  const ARMSubtarget *Subtarget) {
4231   SelectionDAG &DAG = DCI.DAG;
4232
4233   if (Subtarget->isThumb1Only())
4234     return SDValue();
4235
4236   if (DAG.getMachineFunction().
4237       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4238     return SDValue();
4239
4240   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4241     return SDValue();
4242
4243   EVT VT = N->getValueType(0);
4244   if (VT != MVT::i32)
4245     return SDValue();
4246
4247   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4248   if (!C)
4249     return SDValue();
4250
4251   uint64_t MulAmt = C->getZExtValue();
4252   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4253   ShiftAmt = ShiftAmt & (32 - 1);
4254   SDValue V = N->getOperand(0);
4255   DebugLoc DL = N->getDebugLoc();
4256
4257   SDValue Res;
4258   MulAmt >>= ShiftAmt;
4259   if (isPowerOf2_32(MulAmt - 1)) {
4260     // (mul x, 2^N + 1) => (add (shl x, N), x)
4261     Res = DAG.getNode(ISD::ADD, DL, VT,
4262                       V, DAG.getNode(ISD::SHL, DL, VT,
4263                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4264                                                         MVT::i32)));
4265   } else if (isPowerOf2_32(MulAmt + 1)) {
4266     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4267     Res = DAG.getNode(ISD::SUB, DL, VT,
4268                       DAG.getNode(ISD::SHL, DL, VT,
4269                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4270                                                      MVT::i32)),
4271                                                      V);
4272   } else
4273     return SDValue();
4274
4275   if (ShiftAmt != 0)
4276     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4277                       DAG.getConstant(ShiftAmt, MVT::i32));
4278
4279   // Do not add new nodes to DAG combiner worklist.
4280   DCI.CombineTo(N, Res, false);
4281   return SDValue();
4282 }
4283
4284 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4285 static SDValue PerformORCombine(SDNode *N,
4286                                 TargetLowering::DAGCombinerInfo &DCI,
4287                                 const ARMSubtarget *Subtarget) {
4288   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4289   // reasonable.
4290
4291   // BFI is only available on V6T2+
4292   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4293     return SDValue();
4294
4295   SelectionDAG &DAG = DCI.DAG;
4296   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4297   DebugLoc DL = N->getDebugLoc();
4298   // 1) or (and A, mask), val => ARMbfi A, val, mask
4299   //      iff (val & mask) == val
4300   //
4301   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4302   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4303   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4304   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4305   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4306   //  (i.e., copy a bitfield value into another bitfield of the same width)
4307   if (N0.getOpcode() != ISD::AND)
4308     return SDValue();
4309
4310   EVT VT = N->getValueType(0);
4311   if (VT != MVT::i32)
4312     return SDValue();
4313
4314
4315   // The value and the mask need to be constants so we can verify this is
4316   // actually a bitfield set. If the mask is 0xffff, we can do better
4317   // via a movt instruction, so don't use BFI in that case.
4318   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4319   if (!C)
4320     return SDValue();
4321   unsigned Mask = C->getZExtValue();
4322   if (Mask == 0xffff)
4323     return SDValue();
4324   SDValue Res;
4325   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4326   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4327     unsigned Val = C->getZExtValue();
4328     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4329       return SDValue();
4330     Val >>= CountTrailingZeros_32(~Mask);
4331
4332     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4333                       DAG.getConstant(Val, MVT::i32),
4334                       DAG.getConstant(Mask, MVT::i32));
4335
4336     // Do not add new nodes to DAG combiner worklist.
4337     DCI.CombineTo(N, Res, false);
4338   } else if (N1.getOpcode() == ISD::AND) {
4339     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4340     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4341     if (!C)
4342       return SDValue();
4343     unsigned Mask2 = C->getZExtValue();
4344
4345     if (ARM::isBitFieldInvertedMask(Mask) &&
4346         ARM::isBitFieldInvertedMask(~Mask2) &&
4347         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4348       // The pack halfword instruction works better for masks that fit it,
4349       // so use that when it's available.
4350       if (Subtarget->hasT2ExtractPack() &&
4351           (Mask == 0xffff || Mask == 0xffff0000))
4352         return SDValue();
4353       // 2a
4354       unsigned lsb = CountTrailingZeros_32(Mask2);
4355       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4356                         DAG.getConstant(lsb, MVT::i32));
4357       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4358                         DAG.getConstant(Mask, MVT::i32));
4359       // Do not add new nodes to DAG combiner worklist.
4360       DCI.CombineTo(N, Res, false);
4361     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4362                ARM::isBitFieldInvertedMask(Mask2) &&
4363                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4364       // The pack halfword instruction works better for masks that fit it,
4365       // so use that when it's available.
4366       if (Subtarget->hasT2ExtractPack() &&
4367           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4368         return SDValue();
4369       // 2b
4370       unsigned lsb = CountTrailingZeros_32(Mask);
4371       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4372                         DAG.getConstant(lsb, MVT::i32));
4373       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4374                                 DAG.getConstant(Mask2, MVT::i32));
4375       // Do not add new nodes to DAG combiner worklist.
4376       DCI.CombineTo(N, Res, false);
4377     }
4378   }
4379
4380   return SDValue();
4381 }
4382
4383 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4384 /// ARMISD::VMOVRRD.
4385 static SDValue PerformVMOVRRDCombine(SDNode *N,
4386                                    TargetLowering::DAGCombinerInfo &DCI) {
4387   // fmrrd(fmdrr x, y) -> x,y
4388   SDValue InDouble = N->getOperand(0);
4389   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4390     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4391   return SDValue();
4392 }
4393
4394 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4395 /// ARMISD::VDUPLANE.
4396 static SDValue PerformVDUPLANECombine(SDNode *N,
4397                                       TargetLowering::DAGCombinerInfo &DCI) {
4398   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4399   // redundant.
4400   SDValue Op = N->getOperand(0);
4401   EVT VT = N->getValueType(0);
4402
4403   // Ignore bit_converts.
4404   while (Op.getOpcode() == ISD::BIT_CONVERT)
4405     Op = Op.getOperand(0);
4406   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4407     return SDValue();
4408
4409   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4410   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4411   // The canonical VMOV for a zero vector uses a 32-bit element size.
4412   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4413   unsigned EltBits;
4414   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4415     EltSize = 8;
4416   if (EltSize > VT.getVectorElementType().getSizeInBits())
4417     return SDValue();
4418
4419   SDValue Res = DCI.DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4420   return DCI.CombineTo(N, Res, false);
4421 }
4422
4423 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4424 /// operand of a vector shift operation, where all the elements of the
4425 /// build_vector must have the same constant integer value.
4426 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4427   // Ignore bit_converts.
4428   while (Op.getOpcode() == ISD::BIT_CONVERT)
4429     Op = Op.getOperand(0);
4430   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4431   APInt SplatBits, SplatUndef;
4432   unsigned SplatBitSize;
4433   bool HasAnyUndefs;
4434   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4435                                       HasAnyUndefs, ElementBits) ||
4436       SplatBitSize > ElementBits)
4437     return false;
4438   Cnt = SplatBits.getSExtValue();
4439   return true;
4440 }
4441
4442 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4443 /// operand of a vector shift left operation.  That value must be in the range:
4444 ///   0 <= Value < ElementBits for a left shift; or
4445 ///   0 <= Value <= ElementBits for a long left shift.
4446 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4447   assert(VT.isVector() && "vector shift count is not a vector type");
4448   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4449   if (! getVShiftImm(Op, ElementBits, Cnt))
4450     return false;
4451   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4452 }
4453
4454 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4455 /// operand of a vector shift right operation.  For a shift opcode, the value
4456 /// is positive, but for an intrinsic the value count must be negative. The
4457 /// absolute value must be in the range:
4458 ///   1 <= |Value| <= ElementBits for a right shift; or
4459 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4460 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4461                          int64_t &Cnt) {
4462   assert(VT.isVector() && "vector shift count is not a vector type");
4463   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4464   if (! getVShiftImm(Op, ElementBits, Cnt))
4465     return false;
4466   if (isIntrinsic)
4467     Cnt = -Cnt;
4468   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4469 }
4470
4471 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4472 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4473   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4474   switch (IntNo) {
4475   default:
4476     // Don't do anything for most intrinsics.
4477     break;
4478
4479   // Vector shifts: check for immediate versions and lower them.
4480   // Note: This is done during DAG combining instead of DAG legalizing because
4481   // the build_vectors for 64-bit vector element shift counts are generally
4482   // not legal, and it is hard to see their values after they get legalized to
4483   // loads from a constant pool.
4484   case Intrinsic::arm_neon_vshifts:
4485   case Intrinsic::arm_neon_vshiftu:
4486   case Intrinsic::arm_neon_vshiftls:
4487   case Intrinsic::arm_neon_vshiftlu:
4488   case Intrinsic::arm_neon_vshiftn:
4489   case Intrinsic::arm_neon_vrshifts:
4490   case Intrinsic::arm_neon_vrshiftu:
4491   case Intrinsic::arm_neon_vrshiftn:
4492   case Intrinsic::arm_neon_vqshifts:
4493   case Intrinsic::arm_neon_vqshiftu:
4494   case Intrinsic::arm_neon_vqshiftsu:
4495   case Intrinsic::arm_neon_vqshiftns:
4496   case Intrinsic::arm_neon_vqshiftnu:
4497   case Intrinsic::arm_neon_vqshiftnsu:
4498   case Intrinsic::arm_neon_vqrshiftns:
4499   case Intrinsic::arm_neon_vqrshiftnu:
4500   case Intrinsic::arm_neon_vqrshiftnsu: {
4501     EVT VT = N->getOperand(1).getValueType();
4502     int64_t Cnt;
4503     unsigned VShiftOpc = 0;
4504
4505     switch (IntNo) {
4506     case Intrinsic::arm_neon_vshifts:
4507     case Intrinsic::arm_neon_vshiftu:
4508       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4509         VShiftOpc = ARMISD::VSHL;
4510         break;
4511       }
4512       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4513         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4514                      ARMISD::VSHRs : ARMISD::VSHRu);
4515         break;
4516       }
4517       return SDValue();
4518
4519     case Intrinsic::arm_neon_vshiftls:
4520     case Intrinsic::arm_neon_vshiftlu:
4521       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4522         break;
4523       llvm_unreachable("invalid shift count for vshll intrinsic");
4524
4525     case Intrinsic::arm_neon_vrshifts:
4526     case Intrinsic::arm_neon_vrshiftu:
4527       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4528         break;
4529       return SDValue();
4530
4531     case Intrinsic::arm_neon_vqshifts:
4532     case Intrinsic::arm_neon_vqshiftu:
4533       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4534         break;
4535       return SDValue();
4536
4537     case Intrinsic::arm_neon_vqshiftsu:
4538       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4539         break;
4540       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4541
4542     case Intrinsic::arm_neon_vshiftn:
4543     case Intrinsic::arm_neon_vrshiftn:
4544     case Intrinsic::arm_neon_vqshiftns:
4545     case Intrinsic::arm_neon_vqshiftnu:
4546     case Intrinsic::arm_neon_vqshiftnsu:
4547     case Intrinsic::arm_neon_vqrshiftns:
4548     case Intrinsic::arm_neon_vqrshiftnu:
4549     case Intrinsic::arm_neon_vqrshiftnsu:
4550       // Narrowing shifts require an immediate right shift.
4551       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4552         break;
4553       llvm_unreachable("invalid shift count for narrowing vector shift "
4554                        "intrinsic");
4555
4556     default:
4557       llvm_unreachable("unhandled vector shift");
4558     }
4559
4560     switch (IntNo) {
4561     case Intrinsic::arm_neon_vshifts:
4562     case Intrinsic::arm_neon_vshiftu:
4563       // Opcode already set above.
4564       break;
4565     case Intrinsic::arm_neon_vshiftls:
4566     case Intrinsic::arm_neon_vshiftlu:
4567       if (Cnt == VT.getVectorElementType().getSizeInBits())
4568         VShiftOpc = ARMISD::VSHLLi;
4569       else
4570         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4571                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4572       break;
4573     case Intrinsic::arm_neon_vshiftn:
4574       VShiftOpc = ARMISD::VSHRN; break;
4575     case Intrinsic::arm_neon_vrshifts:
4576       VShiftOpc = ARMISD::VRSHRs; break;
4577     case Intrinsic::arm_neon_vrshiftu:
4578       VShiftOpc = ARMISD::VRSHRu; break;
4579     case Intrinsic::arm_neon_vrshiftn:
4580       VShiftOpc = ARMISD::VRSHRN; break;
4581     case Intrinsic::arm_neon_vqshifts:
4582       VShiftOpc = ARMISD::VQSHLs; break;
4583     case Intrinsic::arm_neon_vqshiftu:
4584       VShiftOpc = ARMISD::VQSHLu; break;
4585     case Intrinsic::arm_neon_vqshiftsu:
4586       VShiftOpc = ARMISD::VQSHLsu; break;
4587     case Intrinsic::arm_neon_vqshiftns:
4588       VShiftOpc = ARMISD::VQSHRNs; break;
4589     case Intrinsic::arm_neon_vqshiftnu:
4590       VShiftOpc = ARMISD::VQSHRNu; break;
4591     case Intrinsic::arm_neon_vqshiftnsu:
4592       VShiftOpc = ARMISD::VQSHRNsu; break;
4593     case Intrinsic::arm_neon_vqrshiftns:
4594       VShiftOpc = ARMISD::VQRSHRNs; break;
4595     case Intrinsic::arm_neon_vqrshiftnu:
4596       VShiftOpc = ARMISD::VQRSHRNu; break;
4597     case Intrinsic::arm_neon_vqrshiftnsu:
4598       VShiftOpc = ARMISD::VQRSHRNsu; break;
4599     }
4600
4601     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4602                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4603   }
4604
4605   case Intrinsic::arm_neon_vshiftins: {
4606     EVT VT = N->getOperand(1).getValueType();
4607     int64_t Cnt;
4608     unsigned VShiftOpc = 0;
4609
4610     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4611       VShiftOpc = ARMISD::VSLI;
4612     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4613       VShiftOpc = ARMISD::VSRI;
4614     else {
4615       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4616     }
4617
4618     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4619                        N->getOperand(1), N->getOperand(2),
4620                        DAG.getConstant(Cnt, MVT::i32));
4621   }
4622
4623   case Intrinsic::arm_neon_vqrshifts:
4624   case Intrinsic::arm_neon_vqrshiftu:
4625     // No immediate versions of these to check for.
4626     break;
4627   }
4628
4629   return SDValue();
4630 }
4631
4632 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4633 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4634 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4635 /// vector element shift counts are generally not legal, and it is hard to see
4636 /// their values after they get legalized to loads from a constant pool.
4637 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4638                                    const ARMSubtarget *ST) {
4639   EVT VT = N->getValueType(0);
4640
4641   // Nothing to be done for scalar shifts.
4642   if (! VT.isVector())
4643     return SDValue();
4644
4645   assert(ST->hasNEON() && "unexpected vector shift");
4646   int64_t Cnt;
4647
4648   switch (N->getOpcode()) {
4649   default: llvm_unreachable("unexpected shift opcode");
4650
4651   case ISD::SHL:
4652     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4653       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4654                          DAG.getConstant(Cnt, MVT::i32));
4655     break;
4656
4657   case ISD::SRA:
4658   case ISD::SRL:
4659     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4660       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4661                             ARMISD::VSHRs : ARMISD::VSHRu);
4662       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4663                          DAG.getConstant(Cnt, MVT::i32));
4664     }
4665   }
4666   return SDValue();
4667 }
4668
4669 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4670 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4671 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4672                                     const ARMSubtarget *ST) {
4673   SDValue N0 = N->getOperand(0);
4674
4675   // Check for sign- and zero-extensions of vector extract operations of 8-
4676   // and 16-bit vector elements.  NEON supports these directly.  They are
4677   // handled during DAG combining because type legalization will promote them
4678   // to 32-bit types and it is messy to recognize the operations after that.
4679   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4680     SDValue Vec = N0.getOperand(0);
4681     SDValue Lane = N0.getOperand(1);
4682     EVT VT = N->getValueType(0);
4683     EVT EltVT = N0.getValueType();
4684     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4685
4686     if (VT == MVT::i32 &&
4687         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4688         TLI.isTypeLegal(Vec.getValueType())) {
4689
4690       unsigned Opc = 0;
4691       switch (N->getOpcode()) {
4692       default: llvm_unreachable("unexpected opcode");
4693       case ISD::SIGN_EXTEND:
4694         Opc = ARMISD::VGETLANEs;
4695         break;
4696       case ISD::ZERO_EXTEND:
4697       case ISD::ANY_EXTEND:
4698         Opc = ARMISD::VGETLANEu;
4699         break;
4700       }
4701       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4702     }
4703   }
4704
4705   return SDValue();
4706 }
4707
4708 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4709 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4710 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4711                                        const ARMSubtarget *ST) {
4712   // If the target supports NEON, try to use vmax/vmin instructions for f32
4713   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4714   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4715   // a NaN; only do the transformation when it matches that behavior.
4716
4717   // For now only do this when using NEON for FP operations; if using VFP, it
4718   // is not obvious that the benefit outweighs the cost of switching to the
4719   // NEON pipeline.
4720   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4721       N->getValueType(0) != MVT::f32)
4722     return SDValue();
4723
4724   SDValue CondLHS = N->getOperand(0);
4725   SDValue CondRHS = N->getOperand(1);
4726   SDValue LHS = N->getOperand(2);
4727   SDValue RHS = N->getOperand(3);
4728   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4729
4730   unsigned Opcode = 0;
4731   bool IsReversed;
4732   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4733     IsReversed = false; // x CC y ? x : y
4734   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4735     IsReversed = true ; // x CC y ? y : x
4736   } else {
4737     return SDValue();
4738   }
4739
4740   bool IsUnordered;
4741   switch (CC) {
4742   default: break;
4743   case ISD::SETOLT:
4744   case ISD::SETOLE:
4745   case ISD::SETLT:
4746   case ISD::SETLE:
4747   case ISD::SETULT:
4748   case ISD::SETULE:
4749     // If LHS is NaN, an ordered comparison will be false and the result will
4750     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4751     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4752     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4753     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4754       break;
4755     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4756     // will return -0, so vmin can only be used for unsafe math or if one of
4757     // the operands is known to be nonzero.
4758     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4759         !UnsafeFPMath &&
4760         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4761       break;
4762     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4763     break;
4764
4765   case ISD::SETOGT:
4766   case ISD::SETOGE:
4767   case ISD::SETGT:
4768   case ISD::SETGE:
4769   case ISD::SETUGT:
4770   case ISD::SETUGE:
4771     // If LHS is NaN, an ordered comparison will be false and the result will
4772     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4773     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4774     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4775     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4776       break;
4777     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4778     // will return +0, so vmax can only be used for unsafe math or if one of
4779     // the operands is known to be nonzero.
4780     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4781         !UnsafeFPMath &&
4782         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4783       break;
4784     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4785     break;
4786   }
4787
4788   if (!Opcode)
4789     return SDValue();
4790   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4791 }
4792
4793 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4794                                              DAGCombinerInfo &DCI) const {
4795   switch (N->getOpcode()) {
4796   default: break;
4797   case ISD::ADD:        return PerformADDCombine(N, DCI);
4798   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4799   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4800   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
4801   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4802   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
4803   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4804   case ISD::SHL:
4805   case ISD::SRA:
4806   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4807   case ISD::SIGN_EXTEND:
4808   case ISD::ZERO_EXTEND:
4809   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4810   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4811   }
4812   return SDValue();
4813 }
4814
4815 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4816   if (!Subtarget->hasV6Ops())
4817     // Pre-v6 does not support unaligned mem access.
4818     return false;
4819
4820   // v6+ may or may not support unaligned mem access depending on the system
4821   // configuration.
4822   // FIXME: This is pretty conservative. Should we provide cmdline option to
4823   // control the behaviour?
4824   if (!Subtarget->isTargetDarwin())
4825     return false;
4826
4827   switch (VT.getSimpleVT().SimpleTy) {
4828   default:
4829     return false;
4830   case MVT::i8:
4831   case MVT::i16:
4832   case MVT::i32:
4833     return true;
4834   // FIXME: VLD1 etc with standard alignment is legal.
4835   }
4836 }
4837
4838 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4839   if (V < 0)
4840     return false;
4841
4842   unsigned Scale = 1;
4843   switch (VT.getSimpleVT().SimpleTy) {
4844   default: return false;
4845   case MVT::i1:
4846   case MVT::i8:
4847     // Scale == 1;
4848     break;
4849   case MVT::i16:
4850     // Scale == 2;
4851     Scale = 2;
4852     break;
4853   case MVT::i32:
4854     // Scale == 4;
4855     Scale = 4;
4856     break;
4857   }
4858
4859   if ((V & (Scale - 1)) != 0)
4860     return false;
4861   V /= Scale;
4862   return V == (V & ((1LL << 5) - 1));
4863 }
4864
4865 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4866                                       const ARMSubtarget *Subtarget) {
4867   bool isNeg = false;
4868   if (V < 0) {
4869     isNeg = true;
4870     V = - V;
4871   }
4872
4873   switch (VT.getSimpleVT().SimpleTy) {
4874   default: return false;
4875   case MVT::i1:
4876   case MVT::i8:
4877   case MVT::i16:
4878   case MVT::i32:
4879     // + imm12 or - imm8
4880     if (isNeg)
4881       return V == (V & ((1LL << 8) - 1));
4882     return V == (V & ((1LL << 12) - 1));
4883   case MVT::f32:
4884   case MVT::f64:
4885     // Same as ARM mode. FIXME: NEON?
4886     if (!Subtarget->hasVFP2())
4887       return false;
4888     if ((V & 3) != 0)
4889       return false;
4890     V >>= 2;
4891     return V == (V & ((1LL << 8) - 1));
4892   }
4893 }
4894
4895 /// isLegalAddressImmediate - Return true if the integer value can be used
4896 /// as the offset of the target addressing mode for load / store of the
4897 /// given type.
4898 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4899                                     const ARMSubtarget *Subtarget) {
4900   if (V == 0)
4901     return true;
4902
4903   if (!VT.isSimple())
4904     return false;
4905
4906   if (Subtarget->isThumb1Only())
4907     return isLegalT1AddressImmediate(V, VT);
4908   else if (Subtarget->isThumb2())
4909     return isLegalT2AddressImmediate(V, VT, Subtarget);
4910
4911   // ARM mode.
4912   if (V < 0)
4913     V = - V;
4914   switch (VT.getSimpleVT().SimpleTy) {
4915   default: return false;
4916   case MVT::i1:
4917   case MVT::i8:
4918   case MVT::i32:
4919     // +- imm12
4920     return V == (V & ((1LL << 12) - 1));
4921   case MVT::i16:
4922     // +- imm8
4923     return V == (V & ((1LL << 8) - 1));
4924   case MVT::f32:
4925   case MVT::f64:
4926     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4927       return false;
4928     if ((V & 3) != 0)
4929       return false;
4930     V >>= 2;
4931     return V == (V & ((1LL << 8) - 1));
4932   }
4933 }
4934
4935 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4936                                                       EVT VT) const {
4937   int Scale = AM.Scale;
4938   if (Scale < 0)
4939     return false;
4940
4941   switch (VT.getSimpleVT().SimpleTy) {
4942   default: return false;
4943   case MVT::i1:
4944   case MVT::i8:
4945   case MVT::i16:
4946   case MVT::i32:
4947     if (Scale == 1)
4948       return true;
4949     // r + r << imm
4950     Scale = Scale & ~1;
4951     return Scale == 2 || Scale == 4 || Scale == 8;
4952   case MVT::i64:
4953     // r + r
4954     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4955       return true;
4956     return false;
4957   case MVT::isVoid:
4958     // Note, we allow "void" uses (basically, uses that aren't loads or
4959     // stores), because arm allows folding a scale into many arithmetic
4960     // operations.  This should be made more precise and revisited later.
4961
4962     // Allow r << imm, but the imm has to be a multiple of two.
4963     if (Scale & 1) return false;
4964     return isPowerOf2_32(Scale);
4965   }
4966 }
4967
4968 /// isLegalAddressingMode - Return true if the addressing mode represented
4969 /// by AM is legal for this target, for a load/store of the specified type.
4970 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4971                                               const Type *Ty) const {
4972   EVT VT = getValueType(Ty, true);
4973   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4974     return false;
4975
4976   // Can never fold addr of global into load/store.
4977   if (AM.BaseGV)
4978     return false;
4979
4980   switch (AM.Scale) {
4981   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4982     break;
4983   case 1:
4984     if (Subtarget->isThumb1Only())
4985       return false;
4986     // FALL THROUGH.
4987   default:
4988     // ARM doesn't support any R+R*scale+imm addr modes.
4989     if (AM.BaseOffs)
4990       return false;
4991
4992     if (!VT.isSimple())
4993       return false;
4994
4995     if (Subtarget->isThumb2())
4996       return isLegalT2ScaledAddressingMode(AM, VT);
4997
4998     int Scale = AM.Scale;
4999     switch (VT.getSimpleVT().SimpleTy) {
5000     default: return false;
5001     case MVT::i1:
5002     case MVT::i8:
5003     case MVT::i32:
5004       if (Scale < 0) Scale = -Scale;
5005       if (Scale == 1)
5006         return true;
5007       // r + r << imm
5008       return isPowerOf2_32(Scale & ~1);
5009     case MVT::i16:
5010     case MVT::i64:
5011       // r + r
5012       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5013         return true;
5014       return false;
5015
5016     case MVT::isVoid:
5017       // Note, we allow "void" uses (basically, uses that aren't loads or
5018       // stores), because arm allows folding a scale into many arithmetic
5019       // operations.  This should be made more precise and revisited later.
5020
5021       // Allow r << imm, but the imm has to be a multiple of two.
5022       if (Scale & 1) return false;
5023       return isPowerOf2_32(Scale);
5024     }
5025     break;
5026   }
5027   return true;
5028 }
5029
5030 /// isLegalICmpImmediate - Return true if the specified immediate is legal
5031 /// icmp immediate, that is the target has icmp instructions which can compare
5032 /// a register against the immediate without having to materialize the
5033 /// immediate into a register.
5034 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
5035   if (!Subtarget->isThumb())
5036     return ARM_AM::getSOImmVal(Imm) != -1;
5037   if (Subtarget->isThumb2())
5038     return ARM_AM::getT2SOImmVal(Imm) != -1;
5039   return Imm >= 0 && Imm <= 255;
5040 }
5041
5042 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
5043                                       bool isSEXTLoad, SDValue &Base,
5044                                       SDValue &Offset, bool &isInc,
5045                                       SelectionDAG &DAG) {
5046   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5047     return false;
5048
5049   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
5050     // AddressingMode 3
5051     Base = Ptr->getOperand(0);
5052     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5053       int RHSC = (int)RHS->getZExtValue();
5054       if (RHSC < 0 && RHSC > -256) {
5055         assert(Ptr->getOpcode() == ISD::ADD);
5056         isInc = false;
5057         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5058         return true;
5059       }
5060     }
5061     isInc = (Ptr->getOpcode() == ISD::ADD);
5062     Offset = Ptr->getOperand(1);
5063     return true;
5064   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5065     // AddressingMode 2
5066     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5067       int RHSC = (int)RHS->getZExtValue();
5068       if (RHSC < 0 && RHSC > -0x1000) {
5069         assert(Ptr->getOpcode() == ISD::ADD);
5070         isInc = false;
5071         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5072         Base = Ptr->getOperand(0);
5073         return true;
5074       }
5075     }
5076
5077     if (Ptr->getOpcode() == ISD::ADD) {
5078       isInc = true;
5079       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5080       if (ShOpcVal != ARM_AM::no_shift) {
5081         Base = Ptr->getOperand(1);
5082         Offset = Ptr->getOperand(0);
5083       } else {
5084         Base = Ptr->getOperand(0);
5085         Offset = Ptr->getOperand(1);
5086       }
5087       return true;
5088     }
5089
5090     isInc = (Ptr->getOpcode() == ISD::ADD);
5091     Base = Ptr->getOperand(0);
5092     Offset = Ptr->getOperand(1);
5093     return true;
5094   }
5095
5096   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5097   return false;
5098 }
5099
5100 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5101                                      bool isSEXTLoad, SDValue &Base,
5102                                      SDValue &Offset, bool &isInc,
5103                                      SelectionDAG &DAG) {
5104   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5105     return false;
5106
5107   Base = Ptr->getOperand(0);
5108   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5109     int RHSC = (int)RHS->getZExtValue();
5110     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5111       assert(Ptr->getOpcode() == ISD::ADD);
5112       isInc = false;
5113       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5114       return true;
5115     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5116       isInc = Ptr->getOpcode() == ISD::ADD;
5117       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5118       return true;
5119     }
5120   }
5121
5122   return false;
5123 }
5124
5125 /// getPreIndexedAddressParts - returns true by value, base pointer and
5126 /// offset pointer and addressing mode by reference if the node's address
5127 /// can be legally represented as pre-indexed load / store address.
5128 bool
5129 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5130                                              SDValue &Offset,
5131                                              ISD::MemIndexedMode &AM,
5132                                              SelectionDAG &DAG) const {
5133   if (Subtarget->isThumb1Only())
5134     return false;
5135
5136   EVT VT;
5137   SDValue Ptr;
5138   bool isSEXTLoad = false;
5139   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5140     Ptr = LD->getBasePtr();
5141     VT  = LD->getMemoryVT();
5142     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5143   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5144     Ptr = ST->getBasePtr();
5145     VT  = ST->getMemoryVT();
5146   } else
5147     return false;
5148
5149   bool isInc;
5150   bool isLegal = false;
5151   if (Subtarget->isThumb2())
5152     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5153                                        Offset, isInc, DAG);
5154   else
5155     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5156                                         Offset, isInc, DAG);
5157   if (!isLegal)
5158     return false;
5159
5160   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5161   return true;
5162 }
5163
5164 /// getPostIndexedAddressParts - returns true by value, base pointer and
5165 /// offset pointer and addressing mode by reference if this node can be
5166 /// combined with a load / store to form a post-indexed load / store.
5167 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5168                                                    SDValue &Base,
5169                                                    SDValue &Offset,
5170                                                    ISD::MemIndexedMode &AM,
5171                                                    SelectionDAG &DAG) const {
5172   if (Subtarget->isThumb1Only())
5173     return false;
5174
5175   EVT VT;
5176   SDValue Ptr;
5177   bool isSEXTLoad = false;
5178   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5179     VT  = LD->getMemoryVT();
5180     Ptr = LD->getBasePtr();
5181     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5182   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5183     VT  = ST->getMemoryVT();
5184     Ptr = ST->getBasePtr();
5185   } else
5186     return false;
5187
5188   bool isInc;
5189   bool isLegal = false;
5190   if (Subtarget->isThumb2())
5191     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5192                                        isInc, DAG);
5193   else
5194     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5195                                         isInc, DAG);
5196   if (!isLegal)
5197     return false;
5198
5199   if (Ptr != Base) {
5200     // Swap base ptr and offset to catch more post-index load / store when
5201     // it's legal. In Thumb2 mode, offset must be an immediate.
5202     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5203         !Subtarget->isThumb2())
5204       std::swap(Base, Offset);
5205
5206     // Post-indexed load / store update the base pointer.
5207     if (Ptr != Base)
5208       return false;
5209   }
5210
5211   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5212   return true;
5213 }
5214
5215 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5216                                                        const APInt &Mask,
5217                                                        APInt &KnownZero,
5218                                                        APInt &KnownOne,
5219                                                        const SelectionDAG &DAG,
5220                                                        unsigned Depth) const {
5221   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5222   switch (Op.getOpcode()) {
5223   default: break;
5224   case ARMISD::CMOV: {
5225     // Bits are known zero/one if known on the LHS and RHS.
5226     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5227     if (KnownZero == 0 && KnownOne == 0) return;
5228
5229     APInt KnownZeroRHS, KnownOneRHS;
5230     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5231                           KnownZeroRHS, KnownOneRHS, Depth+1);
5232     KnownZero &= KnownZeroRHS;
5233     KnownOne  &= KnownOneRHS;
5234     return;
5235   }
5236   }
5237 }
5238
5239 //===----------------------------------------------------------------------===//
5240 //                           ARM Inline Assembly Support
5241 //===----------------------------------------------------------------------===//
5242
5243 /// getConstraintType - Given a constraint letter, return the type of
5244 /// constraint it is for this target.
5245 ARMTargetLowering::ConstraintType
5246 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5247   if (Constraint.size() == 1) {
5248     switch (Constraint[0]) {
5249     default:  break;
5250     case 'l': return C_RegisterClass;
5251     case 'w': return C_RegisterClass;
5252     }
5253   }
5254   return TargetLowering::getConstraintType(Constraint);
5255 }
5256
5257 std::pair<unsigned, const TargetRegisterClass*>
5258 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5259                                                 EVT VT) const {
5260   if (Constraint.size() == 1) {
5261     // GCC ARM Constraint Letters
5262     switch (Constraint[0]) {
5263     case 'l':
5264       if (Subtarget->isThumb())
5265         return std::make_pair(0U, ARM::tGPRRegisterClass);
5266       else
5267         return std::make_pair(0U, ARM::GPRRegisterClass);
5268     case 'r':
5269       return std::make_pair(0U, ARM::GPRRegisterClass);
5270     case 'w':
5271       if (VT == MVT::f32)
5272         return std::make_pair(0U, ARM::SPRRegisterClass);
5273       if (VT.getSizeInBits() == 64)
5274         return std::make_pair(0U, ARM::DPRRegisterClass);
5275       if (VT.getSizeInBits() == 128)
5276         return std::make_pair(0U, ARM::QPRRegisterClass);
5277       break;
5278     }
5279   }
5280   if (StringRef("{cc}").equals_lower(Constraint))
5281     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5282
5283   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5284 }
5285
5286 std::vector<unsigned> ARMTargetLowering::
5287 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5288                                   EVT VT) const {
5289   if (Constraint.size() != 1)
5290     return std::vector<unsigned>();
5291
5292   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5293   default: break;
5294   case 'l':
5295     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5296                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5297                                  0);
5298   case 'r':
5299     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5300                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5301                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5302                                  ARM::R12, ARM::LR, 0);
5303   case 'w':
5304     if (VT == MVT::f32)
5305       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5306                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5307                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5308                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5309                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5310                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5311                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5312                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5313     if (VT.getSizeInBits() == 64)
5314       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5315                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5316                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5317                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5318     if (VT.getSizeInBits() == 128)
5319       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5320                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5321       break;
5322   }
5323
5324   return std::vector<unsigned>();
5325 }
5326
5327 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5328 /// vector.  If it is invalid, don't add anything to Ops.
5329 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5330                                                      char Constraint,
5331                                                      std::vector<SDValue>&Ops,
5332                                                      SelectionDAG &DAG) const {
5333   SDValue Result(0, 0);
5334
5335   switch (Constraint) {
5336   default: break;
5337   case 'I': case 'J': case 'K': case 'L':
5338   case 'M': case 'N': case 'O':
5339     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5340     if (!C)
5341       return;
5342
5343     int64_t CVal64 = C->getSExtValue();
5344     int CVal = (int) CVal64;
5345     // None of these constraints allow values larger than 32 bits.  Check
5346     // that the value fits in an int.
5347     if (CVal != CVal64)
5348       return;
5349
5350     switch (Constraint) {
5351       case 'I':
5352         if (Subtarget->isThumb1Only()) {
5353           // This must be a constant between 0 and 255, for ADD
5354           // immediates.
5355           if (CVal >= 0 && CVal <= 255)
5356             break;
5357         } else if (Subtarget->isThumb2()) {
5358           // A constant that can be used as an immediate value in a
5359           // data-processing instruction.
5360           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5361             break;
5362         } else {
5363           // A constant that can be used as an immediate value in a
5364           // data-processing instruction.
5365           if (ARM_AM::getSOImmVal(CVal) != -1)
5366             break;
5367         }
5368         return;
5369
5370       case 'J':
5371         if (Subtarget->isThumb()) {  // FIXME thumb2
5372           // This must be a constant between -255 and -1, for negated ADD
5373           // immediates. This can be used in GCC with an "n" modifier that
5374           // prints the negated value, for use with SUB instructions. It is
5375           // not useful otherwise but is implemented for compatibility.
5376           if (CVal >= -255 && CVal <= -1)
5377             break;
5378         } else {
5379           // This must be a constant between -4095 and 4095. It is not clear
5380           // what this constraint is intended for. Implemented for
5381           // compatibility with GCC.
5382           if (CVal >= -4095 && CVal <= 4095)
5383             break;
5384         }
5385         return;
5386
5387       case 'K':
5388         if (Subtarget->isThumb1Only()) {
5389           // A 32-bit value where only one byte has a nonzero value. Exclude
5390           // zero to match GCC. This constraint is used by GCC internally for
5391           // constants that can be loaded with a move/shift combination.
5392           // It is not useful otherwise but is implemented for compatibility.
5393           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5394             break;
5395         } else if (Subtarget->isThumb2()) {
5396           // A constant whose bitwise inverse can be used as an immediate
5397           // value in a data-processing instruction. This can be used in GCC
5398           // with a "B" modifier that prints the inverted value, for use with
5399           // BIC and MVN instructions. It is not useful otherwise but is
5400           // implemented for compatibility.
5401           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5402             break;
5403         } else {
5404           // A constant whose bitwise inverse can be used as an immediate
5405           // value in a data-processing instruction. This can be used in GCC
5406           // with a "B" modifier that prints the inverted value, for use with
5407           // BIC and MVN instructions. It is not useful otherwise but is
5408           // implemented for compatibility.
5409           if (ARM_AM::getSOImmVal(~CVal) != -1)
5410             break;
5411         }
5412         return;
5413
5414       case 'L':
5415         if (Subtarget->isThumb1Only()) {
5416           // This must be a constant between -7 and 7,
5417           // for 3-operand ADD/SUB immediate instructions.
5418           if (CVal >= -7 && CVal < 7)
5419             break;
5420         } else if (Subtarget->isThumb2()) {
5421           // A constant whose negation can be used as an immediate value in a
5422           // data-processing instruction. This can be used in GCC with an "n"
5423           // modifier that prints the negated value, for use with SUB
5424           // instructions. It is not useful otherwise but is implemented for
5425           // compatibility.
5426           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5427             break;
5428         } else {
5429           // A constant whose negation can be used as an immediate value in a
5430           // data-processing instruction. This can be used in GCC with an "n"
5431           // modifier that prints the negated value, for use with SUB
5432           // instructions. It is not useful otherwise but is implemented for
5433           // compatibility.
5434           if (ARM_AM::getSOImmVal(-CVal) != -1)
5435             break;
5436         }
5437         return;
5438
5439       case 'M':
5440         if (Subtarget->isThumb()) { // FIXME thumb2
5441           // This must be a multiple of 4 between 0 and 1020, for
5442           // ADD sp + immediate.
5443           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5444             break;
5445         } else {
5446           // A power of two or a constant between 0 and 32.  This is used in
5447           // GCC for the shift amount on shifted register operands, but it is
5448           // useful in general for any shift amounts.
5449           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5450             break;
5451         }
5452         return;
5453
5454       case 'N':
5455         if (Subtarget->isThumb()) {  // FIXME thumb2
5456           // This must be a constant between 0 and 31, for shift amounts.
5457           if (CVal >= 0 && CVal <= 31)
5458             break;
5459         }
5460         return;
5461
5462       case 'O':
5463         if (Subtarget->isThumb()) {  // FIXME thumb2
5464           // This must be a multiple of 4 between -508 and 508, for
5465           // ADD/SUB sp = sp + immediate.
5466           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5467             break;
5468         }
5469         return;
5470     }
5471     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5472     break;
5473   }
5474
5475   if (Result.getNode()) {
5476     Ops.push_back(Result);
5477     return;
5478   }
5479   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5480 }
5481
5482 bool
5483 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5484   // The ARM target isn't yet aware of offsets.
5485   return false;
5486 }
5487
5488 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5489   APInt Imm = FPImm.bitcastToAPInt();
5490   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5491   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5492   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5493
5494   // We can handle 4 bits of mantissa.
5495   // mantissa = (16+UInt(e:f:g:h))/16.
5496   if (Mantissa & 0x7ffff)
5497     return -1;
5498   Mantissa >>= 19;
5499   if ((Mantissa & 0xf) != Mantissa)
5500     return -1;
5501
5502   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5503   if (Exp < -3 || Exp > 4)
5504     return -1;
5505   Exp = ((Exp+3) & 0x7) ^ 4;
5506
5507   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5508 }
5509
5510 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5511   APInt Imm = FPImm.bitcastToAPInt();
5512   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5513   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5514   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5515
5516   // We can handle 4 bits of mantissa.
5517   // mantissa = (16+UInt(e:f:g:h))/16.
5518   if (Mantissa & 0xffffffffffffLL)
5519     return -1;
5520   Mantissa >>= 48;
5521   if ((Mantissa & 0xf) != Mantissa)
5522     return -1;
5523
5524   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5525   if (Exp < -3 || Exp > 4)
5526     return -1;
5527   Exp = ((Exp+3) & 0x7) ^ 4;
5528
5529   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5530 }
5531
5532 bool ARM::isBitFieldInvertedMask(unsigned v) {
5533   if (v == 0xffffffff)
5534     return 0;
5535   // there can be 1's on either or both "outsides", all the "inside"
5536   // bits must be 0's
5537   unsigned int lsb = 0, msb = 31;
5538   while (v & (1 << msb)) --msb;
5539   while (v & (1 << lsb)) ++lsb;
5540   for (unsigned int i = lsb; i <= msb; ++i) {
5541     if (v & (1 << i))
5542       return 0;
5543   }
5544   return 1;
5545 }
5546
5547 /// isFPImmLegal - Returns true if the target can instruction select the
5548 /// specified FP immediate natively. If false, the legalizer will
5549 /// materialize the FP immediate as a load from a constant pool.
5550 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5551   if (!Subtarget->hasVFP3())
5552     return false;
5553   if (VT == MVT::f32)
5554     return ARM::getVFPf32Imm(Imm) != -1;
5555   if (VT == MVT::f64)
5556     return ARM::getVFPf64Imm(Imm) != -1;
5557   return false;
5558 }