lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARMISelLowering.h"
  17 #include "ARM.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMSubtarget.h"
  23 #include "ARMTargetMachine.h"
  24 #include "ARMTargetObjectFile.h"
  25 #include "MCTargetDesc/ARMAddressingModes.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Instructions.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/Type.h"
  34 #include "llvm/CodeGen/CallingConvLower.h"
  35 #include "llvm/CodeGen/IntrinsicLowering.h"
  36 #include "llvm/CodeGen/MachineBasicBlock.h"
  37 #include "llvm/CodeGen/MachineFrameInfo.h"
  38 #include "llvm/CodeGen/MachineFunction.h"
  39 #include "llvm/CodeGen/MachineInstrBuilder.h"
  40 #include "llvm/CodeGen/MachineModuleInfo.h"
  41 #include "llvm/CodeGen/MachineRegisterInfo.h"
  42 #include "llvm/CodeGen/SelectionDAG.h"
  43 #include "llvm/MC/MCSectionMachO.h"
  44 #include "llvm/Target/TargetOptions.h"
  45 #include "llvm/ADT/StringExtras.h"
  46 #include "llvm/ADT/Statistic.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 using namespace llvm;
  52
  53 STATISTIC(NumTailCalls, "Number of tail calls");
  54 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  55 STATISTIC(NumLoopByVals, "Number of loops generated for byval arguments");
  56
  57 // This option should go away when tail calls fully work.
  58 static cl::opt<bool>
  59 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  60   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  61   cl::init(false));
  62
  63 cl::opt<bool>
  64 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  65   cl::desc("Generate calls via indirect call instructions"),
  66   cl::init(false));
  67
  68 static cl::opt<bool>
  69 ARMInterworking("arm-interworking", cl::Hidden,
  70   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  71   cl::init(true));
  72
  73 namespace {
  74   class ARMCCState : public CCState {
  75   public:
  76     ARMCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  77                const TargetMachine &TM, SmallVector<CCValAssign, 16> &locs,
  78                LLVMContext &C, ParmContext PC)
  79         : CCState(CC, isVarArg, MF, TM, locs, C) {
  80       assert(((PC == Call) || (PC == Prologue)) &&
  81              "ARMCCState users must specify whether their context is call"
  82              "or prologue generation.");
  83       CallOrPrologue = PC;
  84     }
  85   };
  86 }
  87
  88 // The APCS parameter registers.
  89 static const uint16_t GPRArgRegs[] = {
  90   ARM::R0, ARM::R1, ARM::R2, ARM::R3
  91 };
  92
  93 void ARMTargetLowering::addTypeForNEON(MVT VT, MVT PromotedLdStVT,
  94                                        MVT PromotedBitwiseVT) {
  95   if (VT != PromotedLdStVT) {
  96     setOperationAction(ISD::LOAD, VT, Promote);
  97     AddPromotedToType (ISD::LOAD, VT, PromotedLdStVT);
  98
  99     setOperationAction(ISD::STORE, VT, Promote);
 100     AddPromotedToType (ISD::STORE, VT, PromotedLdStVT);
 101   }
 102
 103   MVT ElemTy = VT.getVectorElementType();
 104   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 105     setOperationAction(ISD::SETCC, VT, Custom);
 106   setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Custom);
 107   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 108   if (ElemTy == MVT::i32) {
 109     setOperationAction(ISD::SINT_TO_FP, VT, Custom);
 110     setOperationAction(ISD::UINT_TO_FP, VT, Custom);
 111     setOperationAction(ISD::FP_TO_SINT, VT, Custom);
 112     setOperationAction(ISD::FP_TO_UINT, VT, Custom);
 113   } else {
 114     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 115     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 116     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 117     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 118   }
 119   setOperationAction(ISD::BUILD_VECTOR,      VT, Custom);
 120   setOperationAction(ISD::VECTOR_SHUFFLE,    VT, Custom);
 121   setOperationAction(ISD::CONCAT_VECTORS,    VT, Legal);
 122   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
 123   setOperationAction(ISD::SELECT,            VT, Expand);
 124   setOperationAction(ISD::SELECT_CC,         VT, Expand);
 125   setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 126   if (VT.isInteger()) {
 127     setOperationAction(ISD::SHL, VT, Custom);
 128     setOperationAction(ISD::SRA, VT, Custom);
 129     setOperationAction(ISD::SRL, VT, Custom);
 130   }
 131
 132   // Promote all bit-wise operations.
 133   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 134     setOperationAction(ISD::AND, VT, Promote);
 135     AddPromotedToType (ISD::AND, VT, PromotedBitwiseVT);
 136     setOperationAction(ISD::OR,  VT, Promote);
 137     AddPromotedToType (ISD::OR,  VT, PromotedBitwiseVT);
 138     setOperationAction(ISD::XOR, VT, Promote);
 139     AddPromotedToType (ISD::XOR, VT, PromotedBitwiseVT);
 140   }
 141
 142   // Neon does not support vector divide/remainder operations.
 143   setOperationAction(ISD::SDIV, VT, Expand);
 144   setOperationAction(ISD::UDIV, VT, Expand);
 145   setOperationAction(ISD::FDIV, VT, Expand);
 146   setOperationAction(ISD::SREM, VT, Expand);
 147   setOperationAction(ISD::UREM, VT, Expand);
 148   setOperationAction(ISD::FREM, VT, Expand);
 149 }
 150
 151 void ARMTargetLowering::addDRTypeForNEON(MVT VT) {
 152   addRegisterClass(VT, &ARM::DPRRegClass);
 153   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 154 }
 155
 156 void ARMTargetLowering::addQRTypeForNEON(MVT VT) {
 157   addRegisterClass(VT, &ARM::QPRRegClass);
 158   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 159 }
 160
 161 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 162   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 163     return new TargetLoweringObjectFileMachO();
 164
 165   return new ARMElfTargetObjectFile();
 166 }
 167
 168 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 169     : TargetLowering(TM, createTLOF(TM)) {
 170   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 171   RegInfo = TM.getRegisterInfo();
 172   Itins = TM.getInstrItineraryData();
 173
 174   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 175
 176   if (Subtarget->isTargetDarwin()) {
 177     // Uses VFP for Thumb libfuncs if available.
 178     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 179       // Single-precision floating-point arithmetic.
 180       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 181       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 182       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 183       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 184
 185       // Double-precision floating-point arithmetic.
 186       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 187       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 188       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 189       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 190
 191       // Single-precision comparisons.
 192       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 193       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 194       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 195       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 196       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 197       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 198       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 199       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 200
 201       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 203       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 204       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 205       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 206       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 207       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 208       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 209
 210       // Double-precision comparisons.
 211       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 212       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 213       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 214       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 215       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 216       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 217       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 218       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 219
 220       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 222       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 223       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 224       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 225       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 226       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 227       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 228
 229       // Floating-point to integer conversions.
 230       // i64 conversions are done via library routines even when generating VFP
 231       // instructions, so use the same ones.
 232       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 233       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 234       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 235       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 236
 237       // Conversions between floating types.
 238       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 239       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 240
 241       // Integer to floating-point conversions.
 242       // i64 conversions are done via library routines even when generating VFP
 243       // instructions, so use the same ones.
 244       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 245       // e.g., __floatunsidf vs. __floatunssidfvfp.
 246       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 247       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 248       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 249       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 250     }
 251   }
 252
 253   // These libcalls are not available in 32-bit.
 254   setLibcallName(RTLIB::SHL_I128, 0);
 255   setLibcallName(RTLIB::SRL_I128, 0);
 256   setLibcallName(RTLIB::SRA_I128, 0);
 257
 258   if (Subtarget->isAAPCS_ABI() && !Subtarget->isTargetDarwin()) {
 259     // Double-precision floating-point arithmetic helper functions
 260     // RTABI chapter 4.1.2, Table 2
 261     setLibcallName(RTLIB::ADD_F64, "__aeabi_dadd");
 262     setLibcallName(RTLIB::DIV_F64, "__aeabi_ddiv");
 263     setLibcallName(RTLIB::MUL_F64, "__aeabi_dmul");
 264     setLibcallName(RTLIB::SUB_F64, "__aeabi_dsub");
 265     setLibcallCallingConv(RTLIB::ADD_F64, CallingConv::ARM_AAPCS);
 266     setLibcallCallingConv(RTLIB::DIV_F64, CallingConv::ARM_AAPCS);
 267     setLibcallCallingConv(RTLIB::MUL_F64, CallingConv::ARM_AAPCS);
 268     setLibcallCallingConv(RTLIB::SUB_F64, CallingConv::ARM_AAPCS);
 269
 270     // Double-precision floating-point comparison helper functions
 271     // RTABI chapter 4.1.2, Table 3
 272     setLibcallName(RTLIB::OEQ_F64, "__aeabi_dcmpeq");
 273     setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 274     setLibcallName(RTLIB::UNE_F64, "__aeabi_dcmpeq");
 275     setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETEQ);
 276     setLibcallName(RTLIB::OLT_F64, "__aeabi_dcmplt");
 277     setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 278     setLibcallName(RTLIB::OLE_F64, "__aeabi_dcmple");
 279     setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 280     setLibcallName(RTLIB::OGE_F64, "__aeabi_dcmpge");
 281     setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 282     setLibcallName(RTLIB::OGT_F64, "__aeabi_dcmpgt");
 283     setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 284     setLibcallName(RTLIB::UO_F64,  "__aeabi_dcmpun");
 285     setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 286     setLibcallName(RTLIB::O_F64,   "__aeabi_dcmpun");
 287     setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 288     setLibcallCallingConv(RTLIB::OEQ_F64, CallingConv::ARM_AAPCS);
 289     setLibcallCallingConv(RTLIB::UNE_F64, CallingConv::ARM_AAPCS);
 290     setLibcallCallingConv(RTLIB::OLT_F64, CallingConv::ARM_AAPCS);
 291     setLibcallCallingConv(RTLIB::OLE_F64, CallingConv::ARM_AAPCS);
 292     setLibcallCallingConv(RTLIB::OGE_F64, CallingConv::ARM_AAPCS);
 293     setLibcallCallingConv(RTLIB::OGT_F64, CallingConv::ARM_AAPCS);
 294     setLibcallCallingConv(RTLIB::UO_F64, CallingConv::ARM_AAPCS);
 295     setLibcallCallingConv(RTLIB::O_F64, CallingConv::ARM_AAPCS);
 296
 297     // Single-precision floating-point arithmetic helper functions
 298     // RTABI chapter 4.1.2, Table 4
 299     setLibcallName(RTLIB::ADD_F32, "__aeabi_fadd");
 300     setLibcallName(RTLIB::DIV_F32, "__aeabi_fdiv");
 301     setLibcallName(RTLIB::MUL_F32, "__aeabi_fmul");
 302     setLibcallName(RTLIB::SUB_F32, "__aeabi_fsub");
 303     setLibcallCallingConv(RTLIB::ADD_F32, CallingConv::ARM_AAPCS);
 304     setLibcallCallingConv(RTLIB::DIV_F32, CallingConv::ARM_AAPCS);
 305     setLibcallCallingConv(RTLIB::MUL_F32, CallingConv::ARM_AAPCS);
 306     setLibcallCallingConv(RTLIB::SUB_F32, CallingConv::ARM_AAPCS);
 307
 308     // Single-precision floating-point comparison helper functions
 309     // RTABI chapter 4.1.2, Table 5
 310     setLibcallName(RTLIB::OEQ_F32, "__aeabi_fcmpeq");
 311     setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 312     setLibcallName(RTLIB::UNE_F32, "__aeabi_fcmpeq");
 313     setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETEQ);
 314     setLibcallName(RTLIB::OLT_F32, "__aeabi_fcmplt");
 315     setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 316     setLibcallName(RTLIB::OLE_F32, "__aeabi_fcmple");
 317     setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 318     setLibcallName(RTLIB::OGE_F32, "__aeabi_fcmpge");
 319     setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 320     setLibcallName(RTLIB::OGT_F32, "__aeabi_fcmpgt");
 321     setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 322     setLibcallName(RTLIB::UO_F32,  "__aeabi_fcmpun");
 323     setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 324     setLibcallName(RTLIB::O_F32,   "__aeabi_fcmpun");
 325     setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 326     setLibcallCallingConv(RTLIB::OEQ_F32, CallingConv::ARM_AAPCS);
 327     setLibcallCallingConv(RTLIB::UNE_F32, CallingConv::ARM_AAPCS);
 328     setLibcallCallingConv(RTLIB::OLT_F32, CallingConv::ARM_AAPCS);
 329     setLibcallCallingConv(RTLIB::OLE_F32, CallingConv::ARM_AAPCS);
 330     setLibcallCallingConv(RTLIB::OGE_F32, CallingConv::ARM_AAPCS);
 331     setLibcallCallingConv(RTLIB::OGT_F32, CallingConv::ARM_AAPCS);
 332     setLibcallCallingConv(RTLIB::UO_F32, CallingConv::ARM_AAPCS);
 333     setLibcallCallingConv(RTLIB::O_F32, CallingConv::ARM_AAPCS);
 334
 335     // Floating-point to integer conversions.
 336     // RTABI chapter 4.1.2, Table 6
 337     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz");
 338     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz");
 339     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz");
 340     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz");
 341     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz");
 342     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz");
 343     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz");
 344     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz");
 345     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I32, CallingConv::ARM_AAPCS);
 346     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I32, CallingConv::ARM_AAPCS);
 347     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I64, CallingConv::ARM_AAPCS);
 348     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::ARM_AAPCS);
 349     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I32, CallingConv::ARM_AAPCS);
 350     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I32, CallingConv::ARM_AAPCS);
 351     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I64, CallingConv::ARM_AAPCS);
 352     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::ARM_AAPCS);
 353
 354     // Conversions between floating types.
 355     // RTABI chapter 4.1.2, Table 7
 356     setLibcallName(RTLIB::FPROUND_F64_F32, "__aeabi_d2f");
 357     setLibcallName(RTLIB::FPEXT_F32_F64,   "__aeabi_f2d");
 358     setLibcallCallingConv(RTLIB::FPROUND_F64_F32, CallingConv::ARM_AAPCS);
 359     setLibcallCallingConv(RTLIB::FPEXT_F32_F64, CallingConv::ARM_AAPCS);
 360
 361     // Integer to floating-point conversions.
 362     // RTABI chapter 4.1.2, Table 8
 363     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d");
 364     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d");
 365     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d");
 366     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d");
 367     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f");
 368     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f");
 369     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f");
 370     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f");
 371     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 372     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 373     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 374     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 375     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 376     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 377     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 378     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 379
 380     // Long long helper functions
 381     // RTABI chapter 4.2, Table 9
 382     setLibcallName(RTLIB::MUL_I64,  "__aeabi_lmul");
 383     setLibcallName(RTLIB::SHL_I64, "__aeabi_llsl");
 384     setLibcallName(RTLIB::SRL_I64, "__aeabi_llsr");
 385     setLibcallName(RTLIB::SRA_I64, "__aeabi_lasr");
 386     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::ARM_AAPCS);
 387     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 388     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 389     setLibcallCallingConv(RTLIB::SHL_I64, CallingConv::ARM_AAPCS);
 390     setLibcallCallingConv(RTLIB::SRL_I64, CallingConv::ARM_AAPCS);
 391     setLibcallCallingConv(RTLIB::SRA_I64, CallingConv::ARM_AAPCS);
 392
 393     // Integer division functions
 394     // RTABI chapter 4.3.1
 395     setLibcallName(RTLIB::SDIV_I8,  "__aeabi_idiv");
 396     setLibcallName(RTLIB::SDIV_I16, "__aeabi_idiv");
 397     setLibcallName(RTLIB::SDIV_I32, "__aeabi_idiv");
 398     setLibcallName(RTLIB::SDIV_I64, "__aeabi_ldivmod");
 399     setLibcallName(RTLIB::UDIV_I8,  "__aeabi_uidiv");
 400     setLibcallName(RTLIB::UDIV_I16, "__aeabi_uidiv");
 401     setLibcallName(RTLIB::UDIV_I32, "__aeabi_uidiv");
 402     setLibcallName(RTLIB::UDIV_I64, "__aeabi_uldivmod");
 403     setLibcallCallingConv(RTLIB::SDIV_I8, CallingConv::ARM_AAPCS);
 404     setLibcallCallingConv(RTLIB::SDIV_I16, CallingConv::ARM_AAPCS);
 405     setLibcallCallingConv(RTLIB::SDIV_I32, CallingConv::ARM_AAPCS);
 406     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 407     setLibcallCallingConv(RTLIB::UDIV_I8, CallingConv::ARM_AAPCS);
 408     setLibcallCallingConv(RTLIB::UDIV_I16, CallingConv::ARM_AAPCS);
 409     setLibcallCallingConv(RTLIB::UDIV_I32, CallingConv::ARM_AAPCS);
 410     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 411
 412     // Memory operations
 413     // RTABI chapter 4.3.4
 414     setLibcallName(RTLIB::MEMCPY,  "__aeabi_memcpy");
 415     setLibcallName(RTLIB::MEMMOVE, "__aeabi_memmove");
 416     setLibcallName(RTLIB::MEMSET,  "__aeabi_memset");
 417     setLibcallCallingConv(RTLIB::MEMCPY, CallingConv::ARM_AAPCS);
 418     setLibcallCallingConv(RTLIB::MEMMOVE, CallingConv::ARM_AAPCS);
 419     setLibcallCallingConv(RTLIB::MEMSET, CallingConv::ARM_AAPCS);
 420   }
 421
 422   // Use divmod compiler-rt calls for iOS 5.0 and later.
 423   if (Subtarget->getTargetTriple().getOS() == Triple::IOS &&
 424       !Subtarget->getTargetTriple().isOSVersionLT(5, 0)) {
 425     setLibcallName(RTLIB::SDIVREM_I32, "__divmodsi4");
 426     setLibcallName(RTLIB::UDIVREM_I32, "__udivmodsi4");
 427   }
 428
 429   if (Subtarget->isThumb1Only())
 430     addRegisterClass(MVT::i32, &ARM::tGPRRegClass);
 431   else
 432     addRegisterClass(MVT::i32, &ARM::GPRRegClass);
 433   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 434       !Subtarget->isThumb1Only()) {
 435     addRegisterClass(MVT::f32, &ARM::SPRRegClass);
 436     if (!Subtarget->isFPOnlySP())
 437       addRegisterClass(MVT::f64, &ARM::DPRRegClass);
 438
 439     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 440   }
 441
 442   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 443        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 444     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 445          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 446       setTruncStoreAction((MVT::SimpleValueType)VT,
 447                           (MVT::SimpleValueType)InnerVT, Expand);
 448     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 449     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 450     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 451   }
 452
 453   setOperationAction(ISD::ConstantFP, MVT::f32, Custom);
 454
 455   if (Subtarget->hasNEON()) {
 456     addDRTypeForNEON(MVT::v2f32);
 457     addDRTypeForNEON(MVT::v8i8);
 458     addDRTypeForNEON(MVT::v4i16);
 459     addDRTypeForNEON(MVT::v2i32);
 460     addDRTypeForNEON(MVT::v1i64);
 461
 462     addQRTypeForNEON(MVT::v4f32);
 463     addQRTypeForNEON(MVT::v2f64);
 464     addQRTypeForNEON(MVT::v16i8);
 465     addQRTypeForNEON(MVT::v8i16);
 466     addQRTypeForNEON(MVT::v4i32);
 467     addQRTypeForNEON(MVT::v2i64);
 468
 469     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 470     // neither Neon nor VFP support any arithmetic operations on it.
 471     // The same with v4f32. But keep in mind that vadd, vsub, vmul are natively
 472     // supported for v4f32.
 473     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 474     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 475     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 476     // FIXME: Code duplication: FDIV and FREM are expanded always, see
 477     // ARMTargetLowering::addTypeForNEON method for details.
 478     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 479     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 480     // FIXME: Create unittest.
 481     // In another words, find a way when "copysign" appears in DAG with vector
 482     // operands.
 483     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 484     // FIXME: Code duplication: SETCC has custom operation action, see
 485     // ARMTargetLowering::addTypeForNEON method for details.
 486     setOperationAction(ISD::SETCC, MVT::v2f64, Expand);
 487     // FIXME: Create unittest for FNEG and for FABS.
 488     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 489     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 490     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 491     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 492     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 493     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 494     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 495     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 496     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 497     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 498     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 499     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 500     // FIXME: Create unittest for FCEIL, FTRUNC, FRINT, FNEARBYINT, FFLOOR.
 501     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 502     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 503     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 504     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 505     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 506
 507     setOperationAction(ISD::FSQRT, MVT::v4f32, Expand);
 508     setOperationAction(ISD::FSIN, MVT::v4f32, Expand);
 509     setOperationAction(ISD::FCOS, MVT::v4f32, Expand);
 510     setOperationAction(ISD::FPOWI, MVT::v4f32, Expand);
 511     setOperationAction(ISD::FPOW, MVT::v4f32, Expand);
 512     setOperationAction(ISD::FLOG, MVT::v4f32, Expand);
 513     setOperationAction(ISD::FLOG2, MVT::v4f32, Expand);
 514     setOperationAction(ISD::FLOG10, MVT::v4f32, Expand);
 515     setOperationAction(ISD::FEXP, MVT::v4f32, Expand);
 516     setOperationAction(ISD::FEXP2, MVT::v4f32, Expand);
 517
 518     // Neon does not support some operations on v1i64 and v2i64 types.
 519     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 520     // Custom handling for some quad-vector types to detect VMULL.
 521     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 522     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 523     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 524     // Custom handling for some vector types to avoid expensive expansions
 525     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 526     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 527     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 528     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 529     setOperationAction(ISD::SETCC, MVT::v1i64, Expand);
 530     setOperationAction(ISD::SETCC, MVT::v2i64, Expand);
 531     // Neon does not have single instruction SINT_TO_FP and UINT_TO_FP with
 532     // a destination type that is wider than the source, and nor does
 533     // it have a FP_TO_[SU]INT instruction with a narrower destination than
 534     // source.
 535     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Custom);
 536     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Custom);
 537     setOperationAction(ISD::FP_TO_UINT, MVT::v4i16, Custom);
 538     setOperationAction(ISD::FP_TO_SINT, MVT::v4i16, Custom);
 539
 540     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 541     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 542     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 543     setTargetDAGCombine(ISD::SHL);
 544     setTargetDAGCombine(ISD::SRL);
 545     setTargetDAGCombine(ISD::SRA);
 546     setTargetDAGCombine(ISD::SIGN_EXTEND);
 547     setTargetDAGCombine(ISD::ZERO_EXTEND);
 548     setTargetDAGCombine(ISD::ANY_EXTEND);
 549     setTargetDAGCombine(ISD::SELECT_CC);
 550     setTargetDAGCombine(ISD::BUILD_VECTOR);
 551     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 552     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 553     setTargetDAGCombine(ISD::STORE);
 554     setTargetDAGCombine(ISD::FP_TO_SINT);
 555     setTargetDAGCombine(ISD::FP_TO_UINT);
 556     setTargetDAGCombine(ISD::FDIV);
 557
 558     // It is legal to extload from v4i8 to v4i16 or v4i32.
 559     MVT Tys[6] = {MVT::v8i8, MVT::v4i8, MVT::v2i8,
 560                   MVT::v4i16, MVT::v2i16,
 561                   MVT::v2i32};
 562     for (unsigned i = 0; i < 6; ++i) {
 563       setLoadExtAction(ISD::EXTLOAD, Tys[i], Legal);
 564       setLoadExtAction(ISD::ZEXTLOAD, Tys[i], Legal);
 565       setLoadExtAction(ISD::SEXTLOAD, Tys[i], Legal);
 566     }
 567   }
 568
 569   // ARM and Thumb2 support UMLAL/SMLAL.
 570   if (!Subtarget->isThumb1Only())
 571     setTargetDAGCombine(ISD::ADDC);
 572
 573
 574   computeRegisterProperties();
 575
 576   // ARM does not have f32 extending load.
 577   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 578
 579   // ARM does not have i1 sign extending load.
 580   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 581
 582   // ARM supports all 4 flavors of integer indexed load / store.
 583   if (!Subtarget->isThumb1Only()) {
 584     for (unsigned im = (unsigned)ISD::PRE_INC;
 585          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 586       setIndexedLoadAction(im,  MVT::i1,  Legal);
 587       setIndexedLoadAction(im,  MVT::i8,  Legal);
 588       setIndexedLoadAction(im,  MVT::i16, Legal);
 589       setIndexedLoadAction(im,  MVT::i32, Legal);
 590       setIndexedStoreAction(im, MVT::i1,  Legal);
 591       setIndexedStoreAction(im, MVT::i8,  Legal);
 592       setIndexedStoreAction(im, MVT::i16, Legal);
 593       setIndexedStoreAction(im, MVT::i32, Legal);
 594     }
 595   }
 596
 597   // i64 operation support.
 598   setOperationAction(ISD::MUL,     MVT::i64, Expand);
 599   setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 600   if (Subtarget->isThumb1Only()) {
 601     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 602     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 603   }
 604   if (Subtarget->isThumb1Only() || !Subtarget->hasV6Ops()
 605       || (Subtarget->isThumb2() && !Subtarget->hasThumb2DSP()))
 606     setOperationAction(ISD::MULHS, MVT::i32, Expand);
 607
 608   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 609   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 610   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 611   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 612   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 613
 614   if (!Subtarget->isThumb1Only()) {
 615     // FIXME: We should do this for Thumb1 as well.
 616     setOperationAction(ISD::ADDC,    MVT::i32, Custom);
 617     setOperationAction(ISD::ADDE,    MVT::i32, Custom);
 618     setOperationAction(ISD::SUBC,    MVT::i32, Custom);
 619     setOperationAction(ISD::SUBE,    MVT::i32, Custom);
 620   }
 621
 622   // ARM does not have ROTL.
 623   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 624   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 625   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 626   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 627     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 628
 629   // These just redirect to CTTZ and CTLZ on ARM.
 630   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i32  , Expand);
 631   setOperationAction(ISD::CTLZ_ZERO_UNDEF  , MVT::i32  , Expand);
 632
 633   // Only ARMv6 has BSWAP.
 634   if (!Subtarget->hasV6Ops())
 635     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 636
 637   // These are expanded into libcalls.
 638   if (!Subtarget->hasDivide() || !Subtarget->isThumb2()) {
 639     // v7M has a hardware divider
 640     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 641     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 642   }
 643   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 644   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 645   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 646   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 647
 648   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 649   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 650   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 651   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 652   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 653
 654   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 655
 656   // Use the default implementation.
 657   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 658   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 659   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 660   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 661   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 662   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 663
 664   if (!Subtarget->isTargetDarwin()) {
 665     // Non-Darwin platforms may return values in these registers via the
 666     // personality function.
 667     setOperationAction(ISD::EHSELECTION,      MVT::i32,   Expand);
 668     setOperationAction(ISD::EXCEPTIONADDR,    MVT::i32,   Expand);
 669     setExceptionPointerRegister(ARM::R0);
 670     setExceptionSelectorRegister(ARM::R1);
 671   }
 672
 673   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 674   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 675   // the default expansion.
 676   // FIXME: This should be checking for v6k, not just v6.
 677   if (Subtarget->hasDataBarrier() ||
 678       (Subtarget->hasV6Ops() && !Subtarget->isThumb())) {
 679     // membarrier needs custom lowering; the rest are legal and handled
 680     // normally.
 681     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 682     setOperationAction(ISD::ATOMIC_FENCE, MVT::Other, Custom);
 683     // Custom lowering for 64-bit ops
 684     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Custom);
 685     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Custom);
 686     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Custom);
 687     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Custom);
 688     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Custom);
 689     setOperationAction(ISD::ATOMIC_SWAP,  MVT::i64, Custom);
 690     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Custom);
 691     // Automatically insert fences (dmb ist) around ATOMIC_SWAP etc.
 692     setInsertFencesForAtomic(true);
 693   } else {
 694     // Set them all for expansion, which will force libcalls.
 695     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 696     setOperationAction(ISD::ATOMIC_FENCE,   MVT::Other, Expand);
 697     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 698     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 699     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 700     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 701     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 702     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 703     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 704     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 705     setOperationAction(ISD::ATOMIC_LOAD_MIN, MVT::i32, Expand);
 706     setOperationAction(ISD::ATOMIC_LOAD_MAX, MVT::i32, Expand);
 707     setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Expand);
 708     setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Expand);
 709     // Mark ATOMIC_LOAD and ATOMIC_STORE custom so we can handle the
 710     // Unordered/Monotonic case.
 711     setOperationAction(ISD::ATOMIC_LOAD, MVT::i32, Custom);
 712     setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Custom);
 713     // Since the libcalls include locking, fold in the fences
 714     setShouldFoldAtomicFences(true);
 715   }
 716
 717   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 718
 719   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 720   if (!Subtarget->hasV6Ops()) {
 721     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 722     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 723   }
 724   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 725
 726   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 727       !Subtarget->isThumb1Only()) {
 728     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 729     // iff target supports vfp2.
 730     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 731     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 732   }
 733
 734   // We want to custom lower some of our intrinsics.
 735   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 736   if (Subtarget->isTargetDarwin()) {
 737     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 738     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 739     setLibcallName(RTLIB::UNWIND_RESUME, "_Unwind_SjLj_Resume");
 740   }
 741
 742   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 743   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 744   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 745   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 746   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 747   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 748   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 749   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 750   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 751
 752   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 753   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 754   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 755   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 756   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 757
 758   // We don't support sin/cos/fmod/copysign/pow
 759   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 760   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 761   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 762   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 763   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 764   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 765   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 766       !Subtarget->isThumb1Only()) {
 767     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 768     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 769   }
 770   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 771   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 772
 773   if (!Subtarget->hasVFP4()) {
 774     setOperationAction(ISD::FMA, MVT::f64, Expand);
 775     setOperationAction(ISD::FMA, MVT::f32, Expand);
 776   }
 777
 778   // Various VFP goodness
 779   if (!TM.Options.UseSoftFloat && !Subtarget->isThumb1Only()) {
 780     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 781     if (Subtarget->hasVFP2()) {
 782       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 783       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 784       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 785       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 786     }
 787     // Special handling for half-precision FP.
 788     if (!Subtarget->hasFP16()) {
 789       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 790       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 791     }
 792   }
 793
 794   // We have target-specific dag combine patterns for the following nodes:
 795   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 796   setTargetDAGCombine(ISD::ADD);
 797   setTargetDAGCombine(ISD::SUB);
 798   setTargetDAGCombine(ISD::MUL);
 799
 800   if (Subtarget->hasV6T2Ops() || Subtarget->hasNEON()) {
 801     setTargetDAGCombine(ISD::AND);
 802     setTargetDAGCombine(ISD::OR);
 803     setTargetDAGCombine(ISD::XOR);
 804   }
 805
 806   if (Subtarget->hasV6Ops())
 807     setTargetDAGCombine(ISD::SRL);
 808
 809   setStackPointerRegisterToSaveRestore(ARM::SP);
 810
 811   if (TM.Options.UseSoftFloat || Subtarget->isThumb1Only() ||
 812       !Subtarget->hasVFP2())
 813     setSchedulingPreference(Sched::RegPressure);
 814   else
 815     setSchedulingPreference(Sched::Hybrid);
 816
 817   //// temporary - rewrite interface to use type
 818   maxStoresPerMemcpy = maxStoresPerMemcpyOptSize = 1;
 819   maxStoresPerMemset = 16;
 820   maxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
 821
 822   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 823   // are at least 4 bytes aligned.
 824   setMinStackArgumentAlignment(4);
 825
 826   benefitFromCodePlacementOpt = true;
 827
 828   // Prefer likely predicted branches to selects on out-of-order cores.
 829   predictableSelectIsExpensive = Subtarget->isCortexA9();
 830
 831   setMinFunctionAlignment(Subtarget->isThumb() ? 1 : 2);
 832 }
 833
 834 // FIXME: It might make sense to define the representative register class as the
 835 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 836 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 837 // SPR's representative would be DPR_VFP2. This should work well if register
 838 // pressure tracking were modified such that a register use would increment the
 839 // pressure of the register class's representative and all of it's super
 840 // classes' representatives transitively. We have not implemented this because
 841 // of the difficulty prior to coalescing of modeling operand register classes
 842 // due to the common occurrence of cross class copies and subregister insertions
 843 // and extractions.
 844 std::pair<const TargetRegisterClass*, uint8_t>
 845 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 846   const TargetRegisterClass *RRC = 0;
 847   uint8_t Cost = 1;
 848   switch (VT.getSimpleVT().SimpleTy) {
 849   default:
 850     return TargetLowering::findRepresentativeClass(VT);
 851   // Use DPR as representative register class for all floating point
 852   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 853   // the cost is 1 for both f32 and f64.
 854   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 855   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 856     RRC = &ARM::DPRRegClass;
 857     // When NEON is used for SP, only half of the register file is available
 858     // because operations that define both SP and DP results will be constrained
 859     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 860     // coalescing by double-counting the SP regs. See the FIXME above.
 861     if (Subtarget->useNEONForSinglePrecisionFP())
 862       Cost = 2;
 863     break;
 864   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 865   case MVT::v4f32: case MVT::v2f64:
 866     RRC = &ARM::DPRRegClass;
 867     Cost = 2;
 868     break;
 869   case MVT::v4i64:
 870     RRC = &ARM::DPRRegClass;
 871     Cost = 4;
 872     break;
 873   case MVT::v8i64:
 874     RRC = &ARM::DPRRegClass;
 875     Cost = 8;
 876     break;
 877   }
 878   return std::make_pair(RRC, Cost);
 879 }
 880
 881 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 882   switch (Opcode) {
 883   default: return 0;
 884   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 885   case ARMISD::WrapperDYN:    return "ARMISD::WrapperDYN";
 886   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
 887   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 888   case ARMISD::CALL:          return "ARMISD::CALL";
 889   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 890   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 891   case ARMISD::tCALL:         return "ARMISD::tCALL";
 892   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 893   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 894   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 895   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 896   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 897   case ARMISD::CMP:           return "ARMISD::CMP";
 898   case ARMISD::CMN:           return "ARMISD::CMN";
 899   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 900   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 901   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 902   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 903   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 904
 905   case ARMISD::CMOV:          return "ARMISD::CMOV";
 906
 907   case ARMISD::RBIT:          return "ARMISD::RBIT";
 908
 909   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 910   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 911   case ARMISD::SITOF:         return "ARMISD::SITOF";
 912   case ARMISD::UITOF:         return "ARMISD::UITOF";
 913
 914   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 915   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 916   case ARMISD::RRX:           return "ARMISD::RRX";
 917
 918   case ARMISD::ADDC:          return "ARMISD::ADDC";
 919   case ARMISD::ADDE:          return "ARMISD::ADDE";
 920   case ARMISD::SUBC:          return "ARMISD::SUBC";
 921   case ARMISD::SUBE:          return "ARMISD::SUBE";
 922
 923   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
 924   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
 925
 926   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 927   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 928
 929   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 930
 931   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 932
 933   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 934
 935   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 936   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
 937
 938   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
 939
 940   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 941   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
 942   case ARMISD::VCGE:          return "ARMISD::VCGE";
 943   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
 944   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
 945   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 946   case ARMISD::VCGT:          return "ARMISD::VCGT";
 947   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
 948   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
 949   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 950   case ARMISD::VTST:          return "ARMISD::VTST";
 951
 952   case ARMISD::VSHL:          return "ARMISD::VSHL";
 953   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 954   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 955   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 956   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 957   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 958   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 959   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 960   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 961   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 962   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 963   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 964   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 965   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 966   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 967   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 968   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 969   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 970   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 971   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 972   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 973   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 974   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 975   case ARMISD::VMOVFPIMM:     return "ARMISD::VMOVFPIMM";
 976   case ARMISD::VDUP:          return "ARMISD::VDUP";
 977   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 978   case ARMISD::VEXT:          return "ARMISD::VEXT";
 979   case ARMISD::VREV64:        return "ARMISD::VREV64";
 980   case ARMISD::VREV32:        return "ARMISD::VREV32";
 981   case ARMISD::VREV16:        return "ARMISD::VREV16";
 982   case ARMISD::VZIP:          return "ARMISD::VZIP";
 983   case ARMISD::VUZP:          return "ARMISD::VUZP";
 984   case ARMISD::VTRN:          return "ARMISD::VTRN";
 985   case ARMISD::VTBL1:         return "ARMISD::VTBL1";
 986   case ARMISD::VTBL2:         return "ARMISD::VTBL2";
 987   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 988   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 989   case ARMISD::UMLAL:         return "ARMISD::UMLAL";
 990   case ARMISD::SMLAL:         return "ARMISD::SMLAL";
 991   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 992   case ARMISD::FMAX:          return "ARMISD::FMAX";
 993   case ARMISD::FMIN:          return "ARMISD::FMIN";
 994   case ARMISD::BFI:           return "ARMISD::BFI";
 995   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
 996   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
 997   case ARMISD::VBSL:          return "ARMISD::VBSL";
 998   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
 999   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
1000   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
1001   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
1002   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
1003   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
1004   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
1005   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
1006   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
1007   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
1008   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
1009   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
1010   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
1011   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
1012   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
1013   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
1014   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
1015   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
1016   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
1017   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
1018   }
1019 }
1020
1021 EVT ARMTargetLowering::getSetCCResultType(EVT VT) const {
1022   if (!VT.isVector()) return getPointerTy();
1023   return VT.changeVectorElementTypeToInteger();
1024 }
1025
1026 /// getRegClassFor - Return the register class that should be used for the
1027 /// specified value type.
1028 const TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
1029   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
1030   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
1031   // load / store 4 to 8 consecutive D registers.
1032   if (Subtarget->hasNEON()) {
1033     if (VT == MVT::v4i64)
1034       return &ARM::QQPRRegClass;
1035     if (VT == MVT::v8i64)
1036       return &ARM::QQQQPRRegClass;
1037   }
1038   return TargetLowering::getRegClassFor(VT);
1039 }
1040
1041 // Create a fast isel object.
1042 FastISel *
1043 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
1044                                   const TargetLibraryInfo *libInfo) const {
1045   return ARM::createFastISel(funcInfo, libInfo);
1046 }
1047
1048 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
1049 /// be used for loads / stores from the global.
1050 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
1051   return (Subtarget->isThumb1Only() ? 127 : 4095);
1052 }
1053
1054 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
1055   unsigned NumVals = N->getNumValues();
1056   if (!NumVals)
1057     return Sched::RegPressure;
1058
1059   for (unsigned i = 0; i != NumVals; ++i) {
1060     EVT VT = N->getValueType(i);
1061     if (VT == MVT::Glue || VT == MVT::Other)
1062       continue;
1063     if (VT.isFloatingPoint() || VT.isVector())
1064       return Sched::ILP;
1065   }
1066
1067   if (!N->isMachineOpcode())
1068     return Sched::RegPressure;
1069
1070   // Load are scheduled for latency even if there instruction itinerary
1071   // is not available.
1072   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1073   const MCInstrDesc &MCID = TII->get(N->getMachineOpcode());
1074
1075   if (MCID.getNumDefs() == 0)
1076     return Sched::RegPressure;
1077   if (!Itins->isEmpty() &&
1078       Itins->getOperandCycle(MCID.getSchedClass(), 0) > 2)
1079     return Sched::ILP;
1080
1081   return Sched::RegPressure;
1082 }
1083
1084 //===----------------------------------------------------------------------===//
1085 // Lowering Code
1086 //===----------------------------------------------------------------------===//
1087
1088 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
1089 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
1090   switch (CC) {
1091   default: llvm_unreachable("Unknown condition code!");
1092   case ISD::SETNE:  return ARMCC::NE;
1093   case ISD::SETEQ:  return ARMCC::EQ;
1094   case ISD::SETGT:  return ARMCC::GT;
1095   case ISD::SETGE:  return ARMCC::GE;
1096   case ISD::SETLT:  return ARMCC::LT;
1097   case ISD::SETLE:  return ARMCC::LE;
1098   case ISD::SETUGT: return ARMCC::HI;
1099   case ISD::SETUGE: return ARMCC::HS;
1100   case ISD::SETULT: return ARMCC::LO;
1101   case ISD::SETULE: return ARMCC::LS;
1102   }
1103 }
1104
1105 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
1106 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
1107                         ARMCC::CondCodes &CondCode2) {
1108   CondCode2 = ARMCC::AL;
1109   switch (CC) {
1110   default: llvm_unreachable("Unknown FP condition!");
1111   case ISD::SETEQ:
1112   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
1113   case ISD::SETGT:
1114   case ISD::SETOGT: CondCode = ARMCC::GT; break;
1115   case ISD::SETGE:
1116   case ISD::SETOGE: CondCode = ARMCC::GE; break;
1117   case ISD::SETOLT: CondCode = ARMCC::MI; break;
1118   case ISD::SETOLE: CondCode = ARMCC::LS; break;
1119   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
1120   case ISD::SETO:   CondCode = ARMCC::VC; break;
1121   case ISD::SETUO:  CondCode = ARMCC::VS; break;
1122   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
1123   case ISD::SETUGT: CondCode = ARMCC::HI; break;
1124   case ISD::SETUGE: CondCode = ARMCC::PL; break;
1125   case ISD::SETLT:
1126   case ISD::SETULT: CondCode = ARMCC::LT; break;
1127   case ISD::SETLE:
1128   case ISD::SETULE: CondCode = ARMCC::LE; break;
1129   case ISD::SETNE:
1130   case ISD::SETUNE: CondCode = ARMCC::NE; break;
1131   }
1132 }
1133
1134 //===----------------------------------------------------------------------===//
1135 //                      Calling Convention Implementation
1136 //===----------------------------------------------------------------------===//
1137
1138 #include "ARMGenCallingConv.inc"
1139
1140 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1141 /// given CallingConvention value.
1142 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1143                                                  bool Return,
1144                                                  bool isVarArg) const {
1145   switch (CC) {
1146   default:
1147     llvm_unreachable("Unsupported calling convention");
1148   case CallingConv::Fast:
1149     if (Subtarget->hasVFP2() && !isVarArg) {
1150       if (!Subtarget->isAAPCS_ABI())
1151         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1152       // For AAPCS ABI targets, just use VFP variant of the calling convention.
1153       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1154     }
1155     // Fallthrough
1156   case CallingConv::C: {
1157     // Use target triple & subtarget features to do actual dispatch.
1158     if (!Subtarget->isAAPCS_ABI())
1159       return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1160     else if (Subtarget->hasVFP2() &&
1161              getTargetMachine().Options.FloatABIType == FloatABI::Hard &&
1162              !isVarArg)
1163       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1164     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1165   }
1166   case CallingConv::ARM_AAPCS_VFP:
1167     if (!isVarArg)
1168       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1169     // Fallthrough
1170   case CallingConv::ARM_AAPCS:
1171     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1172   case CallingConv::ARM_APCS:
1173     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1174   case CallingConv::GHC:
1175     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS_GHC);
1176   }
1177 }
1178
1179 /// LowerCallResult - Lower the result values of a call into the
1180 /// appropriate copies out of appropriate physical registers.
1181 SDValue
1182 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1183                                    CallingConv::ID CallConv, bool isVarArg,
1184                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1185                                    DebugLoc dl, SelectionDAG &DAG,
1186                                    SmallVectorImpl<SDValue> &InVals) const {
1187
1188   // Assign locations to each value returned by this call.
1189   SmallVector<CCValAssign, 16> RVLocs;
1190   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1191                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
1192   CCInfo.AnalyzeCallResult(Ins,
1193                            CCAssignFnForNode(CallConv, /* Return*/ true,
1194                                              isVarArg));
1195
1196   // Copy all of the result registers out of their specified physreg.
1197   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1198     CCValAssign VA = RVLocs[i];
1199
1200     SDValue Val;
1201     if (VA.needsCustom()) {
1202       // Handle f64 or half of a v2f64.
1203       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1204                                       InFlag);
1205       Chain = Lo.getValue(1);
1206       InFlag = Lo.getValue(2);
1207       VA = RVLocs[++i]; // skip ahead to next loc
1208       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1209                                       InFlag);
1210       Chain = Hi.getValue(1);
1211       InFlag = Hi.getValue(2);
1212       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1213
1214       if (VA.getLocVT() == MVT::v2f64) {
1215         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1216         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1217                           DAG.getConstant(0, MVT::i32));
1218
1219         VA = RVLocs[++i]; // skip ahead to next loc
1220         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1221         Chain = Lo.getValue(1);
1222         InFlag = Lo.getValue(2);
1223         VA = RVLocs[++i]; // skip ahead to next loc
1224         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1225         Chain = Hi.getValue(1);
1226         InFlag = Hi.getValue(2);
1227         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1228         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1229                           DAG.getConstant(1, MVT::i32));
1230       }
1231     } else {
1232       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1233                                InFlag);
1234       Chain = Val.getValue(1);
1235       InFlag = Val.getValue(2);
1236     }
1237
1238     switch (VA.getLocInfo()) {
1239     default: llvm_unreachable("Unknown loc info!");
1240     case CCValAssign::Full: break;
1241     case CCValAssign::BCvt:
1242       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1243       break;
1244     }
1245
1246     InVals.push_back(Val);
1247   }
1248
1249   return Chain;
1250 }
1251
1252 /// LowerMemOpCallTo - Store the argument to the stack.
1253 SDValue
1254 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1255                                     SDValue StackPtr, SDValue Arg,
1256                                     DebugLoc dl, SelectionDAG &DAG,
1257                                     const CCValAssign &VA,
1258                                     ISD::ArgFlagsTy Flags) const {
1259   unsigned LocMemOffset = VA.getLocMemOffset();
1260   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1261   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1262   return DAG.getStore(Chain, dl, Arg, PtrOff,
1263                       MachinePointerInfo::getStack(LocMemOffset),
1264                       false, false, 0);
1265 }
1266
1267 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1268                                          SDValue Chain, SDValue &Arg,
1269                                          RegsToPassVector &RegsToPass,
1270                                          CCValAssign &VA, CCValAssign &NextVA,
1271                                          SDValue &StackPtr,
1272                                          SmallVector<SDValue, 8> &MemOpChains,
1273                                          ISD::ArgFlagsTy Flags) const {
1274
1275   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1276                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1277   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1278
1279   if (NextVA.isRegLoc())
1280     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1281   else {
1282     assert(NextVA.isMemLoc());
1283     if (StackPtr.getNode() == 0)
1284       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1285
1286     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1287                                            dl, DAG, NextVA,
1288                                            Flags));
1289   }
1290 }
1291
1292 /// LowerCall - Lowering a call into a callseq_start <-
1293 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1294 /// nodes.
1295 SDValue
1296 ARMTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1297                              SmallVectorImpl<SDValue> &InVals) const {
1298   SelectionDAG &DAG                     = CLI.DAG;
1299   DebugLoc &dl                          = CLI.DL;
1300   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
1301   SmallVector<SDValue, 32> &OutVals     = CLI.OutVals;
1302   SmallVector<ISD::InputArg, 32> &Ins   = CLI.Ins;
1303   SDValue Chain                         = CLI.Chain;
1304   SDValue Callee                        = CLI.Callee;
1305   bool &isTailCall                      = CLI.IsTailCall;
1306   CallingConv::ID CallConv              = CLI.CallConv;
1307   bool doesNotRet                       = CLI.DoesNotReturn;
1308   bool isVarArg                         = CLI.IsVarArg;
1309
1310   MachineFunction &MF = DAG.getMachineFunction();
1311   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1312   bool IsSibCall = false;
1313   // Disable tail calls if they're not supported.
1314   if (!EnableARMTailCalls && !Subtarget->supportsTailCall())
1315     isTailCall = false;
1316   if (isTailCall) {
1317     // Check if it's really possible to do a tail call.
1318     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1319                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1320                                                    Outs, OutVals, Ins, DAG);
1321     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1322     // detected sibcalls.
1323     if (isTailCall) {
1324       ++NumTailCalls;
1325       IsSibCall = true;
1326     }
1327   }
1328
1329   // Analyze operands of the call, assigning locations to each operand.
1330   SmallVector<CCValAssign, 16> ArgLocs;
1331   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1332                  getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
1333   CCInfo.AnalyzeCallOperands(Outs,
1334                              CCAssignFnForNode(CallConv, /* Return*/ false,
1335                                                isVarArg));
1336
1337   // Get a count of how many bytes are to be pushed on the stack.
1338   unsigned NumBytes = CCInfo.getNextStackOffset();
1339
1340   // For tail calls, memory operands are available in our caller's stack.
1341   if (IsSibCall)
1342     NumBytes = 0;
1343
1344   // Adjust the stack pointer for the new arguments...
1345   // These operations are automatically eliminated by the prolog/epilog pass
1346   if (!IsSibCall)
1347     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1348
1349   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1350
1351   RegsToPassVector RegsToPass;
1352   SmallVector<SDValue, 8> MemOpChains;
1353
1354   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1355   // of tail call optimization, arguments are handled later.
1356   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1357        i != e;
1358        ++i, ++realArgIdx) {
1359     CCValAssign &VA = ArgLocs[i];
1360     SDValue Arg = OutVals[realArgIdx];
1361     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1362     bool isByVal = Flags.isByVal();
1363
1364     // Promote the value if needed.
1365     switch (VA.getLocInfo()) {
1366     default: llvm_unreachable("Unknown loc info!");
1367     case CCValAssign::Full: break;
1368     case CCValAssign::SExt:
1369       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1370       break;
1371     case CCValAssign::ZExt:
1372       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1373       break;
1374     case CCValAssign::AExt:
1375       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1376       break;
1377     case CCValAssign::BCvt:
1378       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1379       break;
1380     }
1381
1382     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1383     if (VA.needsCustom()) {
1384       if (VA.getLocVT() == MVT::v2f64) {
1385         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1386                                   DAG.getConstant(0, MVT::i32));
1387         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1388                                   DAG.getConstant(1, MVT::i32));
1389
1390         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1391                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1392
1393         VA = ArgLocs[++i]; // skip ahead to next loc
1394         if (VA.isRegLoc()) {
1395           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1396                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1397         } else {
1398           assert(VA.isMemLoc());
1399
1400           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1401                                                  dl, DAG, VA, Flags));
1402         }
1403       } else {
1404         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1405                          StackPtr, MemOpChains, Flags);
1406       }
1407     } else if (VA.isRegLoc()) {
1408       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1409     } else if (isByVal) {
1410       assert(VA.isMemLoc());
1411       unsigned offset = 0;
1412
1413       // True if this byval aggregate will be split between registers
1414       // and memory.
1415       if (CCInfo.isFirstByValRegValid()) {
1416         EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1417         unsigned int i, j;
1418         for (i = 0, j = CCInfo.getFirstByValReg(); j < ARM::R4; i++, j++) {
1419           SDValue Const = DAG.getConstant(4*i, MVT::i32);
1420           SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
1421           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
1422                                      MachinePointerInfo(),
1423                                      false, false, false, 0);
1424           MemOpChains.push_back(Load.getValue(1));
1425           RegsToPass.push_back(std::make_pair(j, Load));
1426         }
1427         offset = ARM::R4 - CCInfo.getFirstByValReg();
1428         CCInfo.clearFirstByValReg();
1429       }
1430
1431       if (Flags.getByValSize() - 4*offset > 0) {
1432         unsigned LocMemOffset = VA.getLocMemOffset();
1433         SDValue StkPtrOff = DAG.getIntPtrConstant(LocMemOffset);
1434         SDValue Dst = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
1435                                   StkPtrOff);
1436         SDValue SrcOffset = DAG.getIntPtrConstant(4*offset);
1437         SDValue Src = DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg, SrcOffset);
1438         SDValue SizeNode = DAG.getConstant(Flags.getByValSize() - 4*offset,
1439                                            MVT::i32);
1440         SDValue AlignNode = DAG.getConstant(Flags.getByValAlign(), MVT::i32);
1441
1442         SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
1443         SDValue Ops[] = { Chain, Dst, Src, SizeNode, AlignNode};
1444         MemOpChains.push_back(DAG.getNode(ARMISD::COPY_STRUCT_BYVAL, dl, VTs,
1445                                           Ops, array_lengthof(Ops)));
1446       }
1447     } else if (!IsSibCall) {
1448       assert(VA.isMemLoc());
1449
1450       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1451                                              dl, DAG, VA, Flags));
1452     }
1453   }
1454
1455   if (!MemOpChains.empty())
1456     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1457                         &MemOpChains[0], MemOpChains.size());
1458
1459   // Build a sequence of copy-to-reg nodes chained together with token chain
1460   // and flag operands which copy the outgoing args into the appropriate regs.
1461   SDValue InFlag;
1462   // Tail call byval lowering might overwrite argument registers so in case of
1463   // tail call optimization the copies to registers are lowered later.
1464   if (!isTailCall)
1465     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1466       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1467                                RegsToPass[i].second, InFlag);
1468       InFlag = Chain.getValue(1);
1469     }
1470
1471   // For tail calls lower the arguments to the 'real' stack slot.
1472   if (isTailCall) {
1473     // Force all the incoming stack arguments to be loaded from the stack
1474     // before any new outgoing arguments are stored to the stack, because the
1475     // outgoing stack slots may alias the incoming argument stack slots, and
1476     // the alias isn't otherwise explicit. This is slightly more conservative
1477     // than necessary, because it means that each store effectively depends
1478     // on every argument instead of just those arguments it would clobber.
1479
1480     // Do not flag preceding copytoreg stuff together with the following stuff.
1481     InFlag = SDValue();
1482     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1483       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1484                                RegsToPass[i].second, InFlag);
1485       InFlag = Chain.getValue(1);
1486     }
1487     InFlag =SDValue();
1488   }
1489
1490   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1491   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1492   // node so that legalize doesn't hack it.
1493   bool isDirect = false;
1494   bool isARMFunc = false;
1495   bool isLocalARMFunc = false;
1496   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1497
1498   if (EnableARMLongCalls) {
1499     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1500             && "long-calls with non-static relocation model!");
1501     // Handle a global address or an external symbol. If it's not one of
1502     // those, the target's already in a register, so we don't need to do
1503     // anything extra.
1504     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1505       const GlobalValue *GV = G->getGlobal();
1506       // Create a constant pool entry for the callee address
1507       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1508       ARMConstantPoolValue *CPV =
1509         ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex, ARMCP::CPValue, 0);
1510
1511       // Get the address of the callee into a register
1512       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1513       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1514       Callee = DAG.getLoad(getPointerTy(), dl,
1515                            DAG.getEntryNode(), CPAddr,
1516                            MachinePointerInfo::getConstantPool(),
1517                            false, false, false, 0);
1518     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1519       const char *Sym = S->getSymbol();
1520
1521       // Create a constant pool entry for the callee address
1522       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1523       ARMConstantPoolValue *CPV =
1524         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1525                                       ARMPCLabelIndex, 0);
1526       // Get the address of the callee into a register
1527       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1528       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1529       Callee = DAG.getLoad(getPointerTy(), dl,
1530                            DAG.getEntryNode(), CPAddr,
1531                            MachinePointerInfo::getConstantPool(),
1532                            false, false, false, 0);
1533     }
1534   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1535     const GlobalValue *GV = G->getGlobal();
1536     isDirect = true;
1537     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1538     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1539                    getTargetMachine().getRelocationModel() != Reloc::Static;
1540     isARMFunc = !Subtarget->isThumb() || isStub;
1541     // ARM call to a local ARM function is predicable.
1542     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1543     // tBX takes a register source operand.
1544     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1545       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1546       ARMConstantPoolValue *CPV =
1547         ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex, ARMCP::CPValue, 4);
1548       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1549       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1550       Callee = DAG.getLoad(getPointerTy(), dl,
1551                            DAG.getEntryNode(), CPAddr,
1552                            MachinePointerInfo::getConstantPool(),
1553                            false, false, false, 0);
1554       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1555       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1556                            getPointerTy(), Callee, PICLabel);
1557     } else {
1558       // On ELF targets for PIC code, direct calls should go through the PLT
1559       unsigned OpFlags = 0;
1560       if (Subtarget->isTargetELF() &&
1561                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1562         OpFlags = ARMII::MO_PLT;
1563       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1564     }
1565   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1566     isDirect = true;
1567     bool isStub = Subtarget->isTargetDarwin() &&
1568                   getTargetMachine().getRelocationModel() != Reloc::Static;
1569     isARMFunc = !Subtarget->isThumb() || isStub;
1570     // tBX takes a register source operand.
1571     const char *Sym = S->getSymbol();
1572     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1573       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1574       ARMConstantPoolValue *CPV =
1575         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1576                                       ARMPCLabelIndex, 4);
1577       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1578       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1579       Callee = DAG.getLoad(getPointerTy(), dl,
1580                            DAG.getEntryNode(), CPAddr,
1581                            MachinePointerInfo::getConstantPool(),
1582                            false, false, false, 0);
1583       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1584       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1585                            getPointerTy(), Callee, PICLabel);
1586     } else {
1587       unsigned OpFlags = 0;
1588       // On ELF targets for PIC code, direct calls should go through the PLT
1589       if (Subtarget->isTargetELF() &&
1590                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1591         OpFlags = ARMII::MO_PLT;
1592       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1593     }
1594   }
1595
1596   // FIXME: handle tail calls differently.
1597   unsigned CallOpc;
1598   if (Subtarget->isThumb()) {
1599     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1600       CallOpc = ARMISD::CALL_NOLINK;
1601     else if (doesNotRet && isDirect && !isARMFunc &&
1602              Subtarget->hasRAS() && !Subtarget->isThumb1Only())
1603       // "mov lr, pc; b _foo" to avoid confusing the RSP
1604       CallOpc = ARMISD::CALL_NOLINK;
1605     else
1606       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1607   } else {
1608     if (!isDirect && !Subtarget->hasV5TOps()) {
1609       CallOpc = ARMISD::CALL_NOLINK;
1610     } else if (doesNotRet && isDirect && Subtarget->hasRAS())
1611       // "mov lr, pc; b _foo" to avoid confusing the RSP
1612       CallOpc = ARMISD::CALL_NOLINK;
1613     else
1614       CallOpc = isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL;
1615   }
1616
1617   std::vector<SDValue> Ops;
1618   Ops.push_back(Chain);
1619   Ops.push_back(Callee);
1620
1621   // Add argument registers to the end of the list so that they are known live
1622   // into the call.
1623   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1624     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1625                                   RegsToPass[i].second.getValueType()));
1626
1627   // Add a register mask operand representing the call-preserved registers.
1628   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
1629   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
1630   assert(Mask && "Missing call preserved mask for calling convention");
1631   Ops.push_back(DAG.getRegisterMask(Mask));
1632
1633   if (InFlag.getNode())
1634     Ops.push_back(InFlag);
1635
1636   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1637   if (isTailCall)
1638     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1639
1640   // Returns a chain and a flag for retval copy to use.
1641   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1642   InFlag = Chain.getValue(1);
1643
1644   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1645                              DAG.getIntPtrConstant(0, true), InFlag);
1646   if (!Ins.empty())
1647     InFlag = Chain.getValue(1);
1648
1649   // Handle result values, copying them out of physregs into vregs that we
1650   // return.
1651   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1652                          dl, DAG, InVals);
1653 }
1654
1655 /// HandleByVal - Every parameter *after* a byval parameter is passed
1656 /// on the stack.  Remember the next parameter register to allocate,
1657 /// and then confiscate the rest of the parameter registers to insure
1658 /// this.
1659 void
1660 ARMTargetLowering::HandleByVal(CCState *State, unsigned &size) const {
1661   unsigned reg = State->AllocateReg(GPRArgRegs, 4);
1662   assert((State->getCallOrPrologue() == Prologue ||
1663           State->getCallOrPrologue() == Call) &&
1664          "unhandled ParmContext");
1665   if ((!State->isFirstByValRegValid()) &&
1666       (ARM::R0 <= reg) && (reg <= ARM::R3)) {
1667     State->setFirstByValReg(reg);
1668     // At a call site, a byval parameter that is split between
1669     // registers and memory needs its size truncated here.  In a
1670     // function prologue, such byval parameters are reassembled in
1671     // memory, and are not truncated.
1672     if (State->getCallOrPrologue() == Call) {
1673       unsigned excess = 4 * (ARM::R4 - reg);
1674       assert(size >= excess && "expected larger existing stack allocation");
1675       size -= excess;
1676     }
1677   }
1678   // Confiscate any remaining parameter registers to preclude their
1679   // assignment to subsequent parameters.
1680   while (State->AllocateReg(GPRArgRegs, 4))
1681     ;
1682 }
1683
1684 /// MatchingStackOffset - Return true if the given stack call argument is
1685 /// already available in the same position (relatively) of the caller's
1686 /// incoming argument stack.
1687 static
1688 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1689                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1690                          const TargetInstrInfo *TII) {
1691   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1692   int FI = INT_MAX;
1693   if (Arg.getOpcode() == ISD::CopyFromReg) {
1694     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1695     if (!TargetRegisterInfo::isVirtualRegister(VR))
1696       return false;
1697     MachineInstr *Def = MRI->getVRegDef(VR);
1698     if (!Def)
1699       return false;
1700     if (!Flags.isByVal()) {
1701       if (!TII->isLoadFromStackSlot(Def, FI))
1702         return false;
1703     } else {
1704       return false;
1705     }
1706   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1707     if (Flags.isByVal())
1708       // ByVal argument is passed in as a pointer but it's now being
1709       // dereferenced. e.g.
1710       // define @foo(%struct.X* %A) {
1711       //   tail call @bar(%struct.X* byval %A)
1712       // }
1713       return false;
1714     SDValue Ptr = Ld->getBasePtr();
1715     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1716     if (!FINode)
1717       return false;
1718     FI = FINode->getIndex();
1719   } else
1720     return false;
1721
1722   assert(FI != INT_MAX);
1723   if (!MFI->isFixedObjectIndex(FI))
1724     return false;
1725   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1726 }
1727
1728 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1729 /// for tail call optimization. Targets which want to do tail call
1730 /// optimization should implement this function.
1731 bool
1732 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1733                                                      CallingConv::ID CalleeCC,
1734                                                      bool isVarArg,
1735                                                      bool isCalleeStructRet,
1736                                                      bool isCallerStructRet,
1737                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1738                                     const SmallVectorImpl<SDValue> &OutVals,
1739                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1740                                                      SelectionDAG& DAG) const {
1741   const Function *CallerF = DAG.getMachineFunction().getFunction();
1742   CallingConv::ID CallerCC = CallerF->getCallingConv();
1743   bool CCMatch = CallerCC == CalleeCC;
1744
1745   // Look for obvious safe cases to perform tail call optimization that do not
1746   // require ABI changes. This is what gcc calls sibcall.
1747
1748   // Do not sibcall optimize vararg calls unless the call site is not passing
1749   // any arguments.
1750   if (isVarArg && !Outs.empty())
1751     return false;
1752
1753   // Also avoid sibcall optimization if either caller or callee uses struct
1754   // return semantics.
1755   if (isCalleeStructRet || isCallerStructRet)
1756     return false;
1757
1758   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1759   // emitEpilogue is not ready for them. Thumb tail calls also use t2B, as
1760   // the Thumb1 16-bit unconditional branch doesn't have sufficient relocation
1761   // support in the assembler and linker to be used. This would need to be
1762   // fixed to fully support tail calls in Thumb1.
1763   //
1764   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1765   // LR.  This means if we need to reload LR, it takes an extra instructions,
1766   // which outweighs the value of the tail call; but here we don't know yet
1767   // whether LR is going to be used.  Probably the right approach is to
1768   // generate the tail call here and turn it back into CALL/RET in
1769   // emitEpilogue if LR is used.
1770
1771   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1772   // but we need to make sure there are enough registers; the only valid
1773   // registers are the 4 used for parameters.  We don't currently do this
1774   // case.
1775   if (Subtarget->isThumb1Only())
1776     return false;
1777
1778   // If the calling conventions do not match, then we'd better make sure the
1779   // results are returned in the same way as what the caller expects.
1780   if (!CCMatch) {
1781     SmallVector<CCValAssign, 16> RVLocs1;
1782     ARMCCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
1783                        getTargetMachine(), RVLocs1, *DAG.getContext(), Call);
1784     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1785
1786     SmallVector<CCValAssign, 16> RVLocs2;
1787     ARMCCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
1788                        getTargetMachine(), RVLocs2, *DAG.getContext(), Call);
1789     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1790
1791     if (RVLocs1.size() != RVLocs2.size())
1792       return false;
1793     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1794       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1795         return false;
1796       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1797         return false;
1798       if (RVLocs1[i].isRegLoc()) {
1799         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1800           return false;
1801       } else {
1802         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1803           return false;
1804       }
1805     }
1806   }
1807
1808   // If the callee takes no arguments then go on to check the results of the
1809   // call.
1810   if (!Outs.empty()) {
1811     // Check if stack adjustment is needed. For now, do not do this if any
1812     // argument is passed on the stack.
1813     SmallVector<CCValAssign, 16> ArgLocs;
1814     ARMCCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
1815                       getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
1816     CCInfo.AnalyzeCallOperands(Outs,
1817                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1818     if (CCInfo.getNextStackOffset()) {
1819       MachineFunction &MF = DAG.getMachineFunction();
1820
1821       // Check if the arguments are already laid out in the right way as
1822       // the caller's fixed stack objects.
1823       MachineFrameInfo *MFI = MF.getFrameInfo();
1824       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1825       const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1826       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1827            i != e;
1828            ++i, ++realArgIdx) {
1829         CCValAssign &VA = ArgLocs[i];
1830         EVT RegVT = VA.getLocVT();
1831         SDValue Arg = OutVals[realArgIdx];
1832         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1833         if (VA.getLocInfo() == CCValAssign::Indirect)
1834           return false;
1835         if (VA.needsCustom()) {
1836           // f64 and vector types are split into multiple registers or
1837           // register/stack-slot combinations.  The types will not match
1838           // the registers; give up on memory f64 refs until we figure
1839           // out what to do about this.
1840           if (!VA.isRegLoc())
1841             return false;
1842           if (!ArgLocs[++i].isRegLoc())
1843             return false;
1844           if (RegVT == MVT::v2f64) {
1845             if (!ArgLocs[++i].isRegLoc())
1846               return false;
1847             if (!ArgLocs[++i].isRegLoc())
1848               return false;
1849           }
1850         } else if (!VA.isRegLoc()) {
1851           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1852                                    MFI, MRI, TII))
1853             return false;
1854         }
1855       }
1856     }
1857   }
1858
1859   return true;
1860 }
1861
1862 SDValue
1863 ARMTargetLowering::LowerReturn(SDValue Chain,
1864                                CallingConv::ID CallConv, bool isVarArg,
1865                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1866                                const SmallVectorImpl<SDValue> &OutVals,
1867                                DebugLoc dl, SelectionDAG &DAG) const {
1868
1869   // CCValAssign - represent the assignment of the return value to a location.
1870   SmallVector<CCValAssign, 16> RVLocs;
1871
1872   // CCState - Info about the registers and stack slots.
1873   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1874                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
1875
1876   // Analyze outgoing return values.
1877   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1878                                                isVarArg));
1879
1880   // If this is the first return lowered for this function, add
1881   // the regs to the liveout set for the function.
1882   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1883     for (unsigned i = 0; i != RVLocs.size(); ++i)
1884       if (RVLocs[i].isRegLoc())
1885         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1886   }
1887
1888   SDValue Flag;
1889
1890   // Copy the result values into the output registers.
1891   for (unsigned i = 0, realRVLocIdx = 0;
1892        i != RVLocs.size();
1893        ++i, ++realRVLocIdx) {
1894     CCValAssign &VA = RVLocs[i];
1895     assert(VA.isRegLoc() && "Can only return in registers!");
1896
1897     SDValue Arg = OutVals[realRVLocIdx];
1898
1899     switch (VA.getLocInfo()) {
1900     default: llvm_unreachable("Unknown loc info!");
1901     case CCValAssign::Full: break;
1902     case CCValAssign::BCvt:
1903       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1904       break;
1905     }
1906
1907     if (VA.needsCustom()) {
1908       if (VA.getLocVT() == MVT::v2f64) {
1909         // Extract the first half and return it in two registers.
1910         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1911                                    DAG.getConstant(0, MVT::i32));
1912         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1913                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1914
1915         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1916         Flag = Chain.getValue(1);
1917         VA = RVLocs[++i]; // skip ahead to next loc
1918         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1919                                  HalfGPRs.getValue(1), Flag);
1920         Flag = Chain.getValue(1);
1921         VA = RVLocs[++i]; // skip ahead to next loc
1922
1923         // Extract the 2nd half and fall through to handle it as an f64 value.
1924         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1925                           DAG.getConstant(1, MVT::i32));
1926       }
1927       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1928       // available.
1929       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1930                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1931       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1932       Flag = Chain.getValue(1);
1933       VA = RVLocs[++i]; // skip ahead to next loc
1934       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1935                                Flag);
1936     } else
1937       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1938
1939     // Guarantee that all emitted copies are
1940     // stuck together, avoiding something bad.
1941     Flag = Chain.getValue(1);
1942   }
1943
1944   SDValue result;
1945   if (Flag.getNode())
1946     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1947   else // Return Void
1948     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1949
1950   return result;
1951 }
1952
1953 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
1954   if (N->getNumValues() != 1)
1955     return false;
1956   if (!N->hasNUsesOfValue(1, 0))
1957     return false;
1958
1959   SDValue TCChain = Chain;
1960   SDNode *Copy = *N->use_begin();
1961   if (Copy->getOpcode() == ISD::CopyToReg) {
1962     // If the copy has a glue operand, we conservatively assume it isn't safe to
1963     // perform a tail call.
1964     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
1965       return false;
1966     TCChain = Copy->getOperand(0);
1967   } else if (Copy->getOpcode() == ARMISD::VMOVRRD) {
1968     SDNode *VMov = Copy;
1969     // f64 returned in a pair of GPRs.
1970     SmallPtrSet<SDNode*, 2> Copies;
1971     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
1972          UI != UE; ++UI) {
1973       if (UI->getOpcode() != ISD::CopyToReg)
1974         return false;
1975       Copies.insert(*UI);
1976     }
1977     if (Copies.size() > 2)
1978       return false;
1979
1980     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
1981          UI != UE; ++UI) {
1982       SDValue UseChain = UI->getOperand(0);
1983       if (Copies.count(UseChain.getNode()))
1984         // Second CopyToReg
1985         Copy = *UI;
1986       else
1987         // First CopyToReg
1988         TCChain = UseChain;
1989     }
1990   } else if (Copy->getOpcode() == ISD::BITCAST) {
1991     // f32 returned in a single GPR.
1992     if (!Copy->hasOneUse())
1993       return false;
1994     Copy = *Copy->use_begin();
1995     if (Copy->getOpcode() != ISD::CopyToReg || !Copy->hasNUsesOfValue(1, 0))
1996       return false;
1997     Chain = Copy->getOperand(0);
1998   } else {
1999     return false;
2000   }
2001
2002   bool HasRet = false;
2003   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2004        UI != UE; ++UI) {
2005     if (UI->getOpcode() != ARMISD::RET_FLAG)
2006       return false;
2007     HasRet = true;
2008   }
2009
2010   if (!HasRet)
2011     return false;
2012
2013   Chain = TCChain;
2014   return true;
2015 }
2016
2017 bool ARMTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2018   if (!EnableARMTailCalls && !Subtarget->supportsTailCall())
2019     return false;
2020
2021   if (!CI->isTailCall())
2022     return false;
2023
2024   return !Subtarget->isThumb1Only();
2025 }
2026
2027 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
2028 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
2029 // one of the above mentioned nodes. It has to be wrapped because otherwise
2030 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
2031 // be used to form addressing mode. These wrapped nodes will be selected
2032 // into MOVi.
2033 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
2034   EVT PtrVT = Op.getValueType();
2035   // FIXME there is no actual debug info here
2036   DebugLoc dl = Op.getDebugLoc();
2037   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
2038   SDValue Res;
2039   if (CP->isMachineConstantPoolEntry())
2040     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
2041                                     CP->getAlignment());
2042   else
2043     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
2044                                     CP->getAlignment());
2045   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
2046 }
2047
2048 unsigned ARMTargetLowering::getJumpTableEncoding() const {
2049   return MachineJumpTableInfo::EK_Inline;
2050 }
2051
2052 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
2053                                              SelectionDAG &DAG) const {
2054   MachineFunction &MF = DAG.getMachineFunction();
2055   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2056   unsigned ARMPCLabelIndex = 0;
2057   DebugLoc DL = Op.getDebugLoc();
2058   EVT PtrVT = getPointerTy();
2059   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
2060   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2061   SDValue CPAddr;
2062   if (RelocM == Reloc::Static) {
2063     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
2064   } else {
2065     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2066     ARMPCLabelIndex = AFI->createPICLabelUId();
2067     ARMConstantPoolValue *CPV =
2068       ARMConstantPoolConstant::Create(BA, ARMPCLabelIndex,
2069                                       ARMCP::CPBlockAddress, PCAdj);
2070     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2071   }
2072   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
2073   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
2074                                MachinePointerInfo::getConstantPool(),
2075                                false, false, false, 0);
2076   if (RelocM == Reloc::Static)
2077     return Result;
2078   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2079   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
2080 }
2081
2082 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
2083 SDValue
2084 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
2085                                                  SelectionDAG &DAG) const {
2086   DebugLoc dl = GA->getDebugLoc();
2087   EVT PtrVT = getPointerTy();
2088   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2089   MachineFunction &MF = DAG.getMachineFunction();
2090   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2091   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2092   ARMConstantPoolValue *CPV =
2093     ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2094                                     ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
2095   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2096   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
2097   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
2098                          MachinePointerInfo::getConstantPool(),
2099                          false, false, false, 0);
2100   SDValue Chain = Argument.getValue(1);
2101
2102   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2103   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
2104
2105   // call __tls_get_addr.
2106   ArgListTy Args;
2107   ArgListEntry Entry;
2108   Entry.Node = Argument;
2109   Entry.Ty = (Type *) Type::getInt32Ty(*DAG.getContext());
2110   Args.push_back(Entry);
2111   // FIXME: is there useful debug info available here?
2112   TargetLowering::CallLoweringInfo CLI(Chain,
2113                 (Type *) Type::getInt32Ty(*DAG.getContext()),
2114                 false, false, false, false,
2115                 0, CallingConv::C, /*isTailCall=*/false,
2116                 /*doesNotRet=*/false, /*isReturnValueUsed=*/true,
2117                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
2118   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
2119   return CallResult.first;
2120 }
2121
2122 // Lower ISD::GlobalTLSAddress using the "initial exec" or
2123 // "local exec" model.
2124 SDValue
2125 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
2126                                         SelectionDAG &DAG,
2127                                         TLSModel::Model model) const {
2128   const GlobalValue *GV = GA->getGlobal();
2129   DebugLoc dl = GA->getDebugLoc();
2130   SDValue Offset;
2131   SDValue Chain = DAG.getEntryNode();
2132   EVT PtrVT = getPointerTy();
2133   // Get the Thread Pointer
2134   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2135
2136   if (model == TLSModel::InitialExec) {
2137     MachineFunction &MF = DAG.getMachineFunction();
2138     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2139     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2140     // Initial exec model.
2141     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2142     ARMConstantPoolValue *CPV =
2143       ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2144                                       ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF,
2145                                       true);
2146     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2147     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2148     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2149                          MachinePointerInfo::getConstantPool(),
2150                          false, false, false, 0);
2151     Chain = Offset.getValue(1);
2152
2153     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2154     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
2155
2156     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2157                          MachinePointerInfo::getConstantPool(),
2158                          false, false, false, 0);
2159   } else {
2160     // local exec model
2161     assert(model == TLSModel::LocalExec);
2162     ARMConstantPoolValue *CPV =
2163       ARMConstantPoolConstant::Create(GV, ARMCP::TPOFF);
2164     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2165     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2166     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2167                          MachinePointerInfo::getConstantPool(),
2168                          false, false, false, 0);
2169   }
2170
2171   // The address of the thread local variable is the add of the thread
2172   // pointer with the offset of the variable.
2173   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
2174 }
2175
2176 SDValue
2177 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
2178   // TODO: implement the "local dynamic" model
2179   assert(Subtarget->isTargetELF() &&
2180          "TLS not implemented for non-ELF targets");
2181   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2182
2183   TLSModel::Model model = getTargetMachine().getTLSModel(GA->getGlobal());
2184
2185   switch (model) {
2186     case TLSModel::GeneralDynamic:
2187     case TLSModel::LocalDynamic:
2188       return LowerToTLSGeneralDynamicModel(GA, DAG);
2189     case TLSModel::InitialExec:
2190     case TLSModel::LocalExec:
2191       return LowerToTLSExecModels(GA, DAG, model);
2192   }
2193   llvm_unreachable("bogus TLS model");
2194 }
2195
2196 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
2197                                                  SelectionDAG &DAG) const {
2198   EVT PtrVT = getPointerTy();
2199   DebugLoc dl = Op.getDebugLoc();
2200   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2201   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2202   if (RelocM == Reloc::PIC_) {
2203     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
2204     ARMConstantPoolValue *CPV =
2205       ARMConstantPoolConstant::Create(GV,
2206                                       UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
2207     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2208     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2209     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
2210                                  CPAddr,
2211                                  MachinePointerInfo::getConstantPool(),
2212                                  false, false, false, 0);
2213     SDValue Chain = Result.getValue(1);
2214     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
2215     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
2216     if (!UseGOTOFF)
2217       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
2218                            MachinePointerInfo::getGOT(),
2219                            false, false, false, 0);
2220     return Result;
2221   }
2222
2223   // If we have T2 ops, we can materialize the address directly via movt/movw
2224   // pair. This is always cheaper.
2225   if (Subtarget->useMovt()) {
2226     ++NumMovwMovt;
2227     // FIXME: Once remat is capable of dealing with instructions with register
2228     // operands, expand this into two nodes.
2229     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2230                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2231   } else {
2232     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2233     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2234     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2235                        MachinePointerInfo::getConstantPool(),
2236                        false, false, false, 0);
2237   }
2238 }
2239
2240 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2241                                                     SelectionDAG &DAG) const {
2242   EVT PtrVT = getPointerTy();
2243   DebugLoc dl = Op.getDebugLoc();
2244   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2245   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2246   MachineFunction &MF = DAG.getMachineFunction();
2247   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2248
2249   // FIXME: Enable this for static codegen when tool issues are fixed.  Also
2250   // update ARMFastISel::ARMMaterializeGV.
2251   if (Subtarget->useMovt() && RelocM != Reloc::Static) {
2252     ++NumMovwMovt;
2253     // FIXME: Once remat is capable of dealing with instructions with register
2254     // operands, expand this into two nodes.
2255     if (RelocM == Reloc::Static)
2256       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2257                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2258
2259     unsigned Wrapper = (RelocM == Reloc::PIC_)
2260       ? ARMISD::WrapperPIC : ARMISD::WrapperDYN;
2261     SDValue Result = DAG.getNode(Wrapper, dl, PtrVT,
2262                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2263     if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2264       Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2265                            MachinePointerInfo::getGOT(),
2266                            false, false, false, 0);
2267     return Result;
2268   }
2269
2270   unsigned ARMPCLabelIndex = 0;
2271   SDValue CPAddr;
2272   if (RelocM == Reloc::Static) {
2273     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2274   } else {
2275     ARMPCLabelIndex = AFI->createPICLabelUId();
2276     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
2277     ARMConstantPoolValue *CPV =
2278       ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex, ARMCP::CPValue,
2279                                       PCAdj);
2280     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2281   }
2282   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2283
2284   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2285                                MachinePointerInfo::getConstantPool(),
2286                                false, false, false, 0);
2287   SDValue Chain = Result.getValue(1);
2288
2289   if (RelocM == Reloc::PIC_) {
2290     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2291     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2292   }
2293
2294   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2295     Result = DAG.getLoad(PtrVT, dl, Chain, Result, MachinePointerInfo::getGOT(),
2296                          false, false, false, 0);
2297
2298   return Result;
2299 }
2300
2301 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2302                                                     SelectionDAG &DAG) const {
2303   assert(Subtarget->isTargetELF() &&
2304          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2305   MachineFunction &MF = DAG.getMachineFunction();
2306   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2307   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2308   EVT PtrVT = getPointerTy();
2309   DebugLoc dl = Op.getDebugLoc();
2310   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2311   ARMConstantPoolValue *CPV =
2312     ARMConstantPoolSymbol::Create(*DAG.getContext(), "_GLOBAL_OFFSET_TABLE_",
2313                                   ARMPCLabelIndex, PCAdj);
2314   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2315   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2316   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2317                                MachinePointerInfo::getConstantPool(),
2318                                false, false, false, 0);
2319   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2320   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2321 }
2322
2323 SDValue
2324 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2325   DebugLoc dl = Op.getDebugLoc();
2326   SDValue Val = DAG.getConstant(0, MVT::i32);
2327   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl,
2328                      DAG.getVTList(MVT::i32, MVT::Other), Op.getOperand(0),
2329                      Op.getOperand(1), Val);
2330 }
2331
2332 SDValue
2333 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2334   DebugLoc dl = Op.getDebugLoc();
2335   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2336                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
2337 }
2338
2339 SDValue
2340 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2341                                           const ARMSubtarget *Subtarget) const {
2342   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2343   DebugLoc dl = Op.getDebugLoc();
2344   switch (IntNo) {
2345   default: return SDValue();    // Don't custom lower most intrinsics.
2346   case Intrinsic::arm_thread_pointer: {
2347     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2348     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2349   }
2350   case Intrinsic::eh_sjlj_lsda: {
2351     MachineFunction &MF = DAG.getMachineFunction();
2352     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2353     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2354     EVT PtrVT = getPointerTy();
2355     DebugLoc dl = Op.getDebugLoc();
2356     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2357     SDValue CPAddr;
2358     unsigned PCAdj = (RelocM != Reloc::PIC_)
2359       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2360     ARMConstantPoolValue *CPV =
2361       ARMConstantPoolConstant::Create(MF.getFunction(), ARMPCLabelIndex,
2362                                       ARMCP::CPLSDA, PCAdj);
2363     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2364     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2365     SDValue Result =
2366       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2367                   MachinePointerInfo::getConstantPool(),
2368                   false, false, false, 0);
2369
2370     if (RelocM == Reloc::PIC_) {
2371       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2372       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2373     }
2374     return Result;
2375   }
2376   case Intrinsic::arm_neon_vmulls:
2377   case Intrinsic::arm_neon_vmullu: {
2378     unsigned NewOpc = (IntNo == Intrinsic::arm_neon_vmulls)
2379       ? ARMISD::VMULLs : ARMISD::VMULLu;
2380     return DAG.getNode(NewOpc, Op.getDebugLoc(), Op.getValueType(),
2381                        Op.getOperand(1), Op.getOperand(2));
2382   }
2383   }
2384 }
2385
2386 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
2387                                const ARMSubtarget *Subtarget) {
2388   DebugLoc dl = Op.getDebugLoc();
2389   if (!Subtarget->hasDataBarrier()) {
2390     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2391     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2392     // here.
2393     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2394            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2395     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2396                        DAG.getConstant(0, MVT::i32));
2397   }
2398
2399   SDValue Op5 = Op.getOperand(5);
2400   bool isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue() != 0;
2401   unsigned isLL = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
2402   unsigned isLS = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
2403   bool isOnlyStoreBarrier = (isLL == 0 && isLS == 0);
2404
2405   ARM_MB::MemBOpt DMBOpt;
2406   if (isDeviceBarrier)
2407     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ST : ARM_MB::SY;
2408   else
2409     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ISHST : ARM_MB::ISH;
2410   return DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
2411                      DAG.getConstant(DMBOpt, MVT::i32));
2412 }
2413
2414
2415 static SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG,
2416                                  const ARMSubtarget *Subtarget) {
2417   // FIXME: handle "fence singlethread" more efficiently.
2418   DebugLoc dl = Op.getDebugLoc();
2419   if (!Subtarget->hasDataBarrier()) {
2420     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2421     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2422     // here.
2423     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2424            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2425     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2426                        DAG.getConstant(0, MVT::i32));
2427   }
2428
2429   return DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
2430                      DAG.getConstant(ARM_MB::ISH, MVT::i32));
2431 }
2432
2433 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2434                              const ARMSubtarget *Subtarget) {
2435   // ARM pre v5TE and Thumb1 does not have preload instructions.
2436   if (!(Subtarget->isThumb2() ||
2437         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2438     // Just preserve the chain.
2439     return Op.getOperand(0);
2440
2441   DebugLoc dl = Op.getDebugLoc();
2442   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2443   if (!isRead &&
2444       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2445     // ARMv7 with MP extension has PLDW.
2446     return Op.getOperand(0);
2447
2448   unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2449   if (Subtarget->isThumb()) {
2450     // Invert the bits.
2451     isRead = ~isRead & 1;
2452     isData = ~isData & 1;
2453   }
2454
2455   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2456                      Op.getOperand(1), DAG.getConstant(isRead, MVT::i32),
2457                      DAG.getConstant(isData, MVT::i32));
2458 }
2459
2460 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2461   MachineFunction &MF = DAG.getMachineFunction();
2462   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2463
2464   // vastart just stores the address of the VarArgsFrameIndex slot into the
2465   // memory location argument.
2466   DebugLoc dl = Op.getDebugLoc();
2467   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2468   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2469   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2470   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2471                       MachinePointerInfo(SV), false, false, 0);
2472 }
2473
2474 SDValue
2475 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2476                                         SDValue &Root, SelectionDAG &DAG,
2477                                         DebugLoc dl) const {
2478   MachineFunction &MF = DAG.getMachineFunction();
2479   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2480
2481   const TargetRegisterClass *RC;
2482   if (AFI->isThumb1OnlyFunction())
2483     RC = &ARM::tGPRRegClass;
2484   else
2485     RC = &ARM::GPRRegClass;
2486
2487   // Transform the arguments stored in physical registers into virtual ones.
2488   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2489   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2490
2491   SDValue ArgValue2;
2492   if (NextVA.isMemLoc()) {
2493     MachineFrameInfo *MFI = MF.getFrameInfo();
2494     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2495
2496     // Create load node to retrieve arguments from the stack.
2497     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2498     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2499                             MachinePointerInfo::getFixedStack(FI),
2500                             false, false, false, 0);
2501   } else {
2502     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2503     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2504   }
2505
2506   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2507 }
2508
2509 void
2510 ARMTargetLowering::computeRegArea(CCState &CCInfo, MachineFunction &MF,
2511                                   unsigned &VARegSize, unsigned &VARegSaveSize)
2512   const {
2513   unsigned NumGPRs;
2514   if (CCInfo.isFirstByValRegValid())
2515     NumGPRs = ARM::R4 - CCInfo.getFirstByValReg();
2516   else {
2517     unsigned int firstUnalloced;
2518     firstUnalloced = CCInfo.getFirstUnallocated(GPRArgRegs,
2519                                                 sizeof(GPRArgRegs) /
2520                                                 sizeof(GPRArgRegs[0]));
2521     NumGPRs = (firstUnalloced <= 3) ? (4 - firstUnalloced) : 0;
2522   }
2523
2524   unsigned Align = MF.getTarget().getFrameLowering()->getStackAlignment();
2525   VARegSize = NumGPRs * 4;
2526   VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2527 }
2528
2529 // The remaining GPRs hold either the beginning of variable-argument
2530 // data, or the beginning of an aggregate passed by value (usuall
2531 // byval).  Either way, we allocate stack slots adjacent to the data
2532 // provided by our caller, and store the unallocated registers there.
2533 // If this is a variadic function, the va_list pointer will begin with
2534 // these values; otherwise, this reassembles a (byval) structure that
2535 // was split between registers and memory.
2536 void
2537 ARMTargetLowering::VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
2538                                         DebugLoc dl, SDValue &Chain,
2539                                         unsigned ArgOffset) const {
2540   MachineFunction &MF = DAG.getMachineFunction();
2541   MachineFrameInfo *MFI = MF.getFrameInfo();
2542   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2543   unsigned firstRegToSaveIndex;
2544   if (CCInfo.isFirstByValRegValid())
2545     firstRegToSaveIndex = CCInfo.getFirstByValReg() - ARM::R0;
2546   else {
2547     firstRegToSaveIndex = CCInfo.getFirstUnallocated
2548       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2549   }
2550
2551   unsigned VARegSize, VARegSaveSize;
2552   computeRegArea(CCInfo, MF, VARegSize, VARegSaveSize);
2553   if (VARegSaveSize) {
2554     // If this function is vararg, store any remaining integer argument regs
2555     // to their spots on the stack so that they may be loaded by deferencing
2556     // the result of va_next.
2557     AFI->setVarArgsRegSaveSize(VARegSaveSize);
2558     AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(VARegSaveSize,
2559                                                      ArgOffset + VARegSaveSize
2560                                                      - VARegSize,
2561                                                      false));
2562     SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2563                                     getPointerTy());
2564
2565     SmallVector<SDValue, 4> MemOps;
2566     for (; firstRegToSaveIndex < 4; ++firstRegToSaveIndex) {
2567       const TargetRegisterClass *RC;
2568       if (AFI->isThumb1OnlyFunction())
2569         RC = &ARM::tGPRRegClass;
2570       else
2571         RC = &ARM::GPRRegClass;
2572
2573       unsigned VReg = MF.addLiveIn(GPRArgRegs[firstRegToSaveIndex], RC);
2574       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2575       SDValue Store =
2576         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2577                  MachinePointerInfo::getFixedStack(AFI->getVarArgsFrameIndex()),
2578                      false, false, 0);
2579       MemOps.push_back(Store);
2580       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2581                         DAG.getConstant(4, getPointerTy()));
2582     }
2583     if (!MemOps.empty())
2584       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2585                           &MemOps[0], MemOps.size());
2586   } else
2587     // This will point to the next argument passed via stack.
2588     AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2589 }
2590
2591 SDValue
2592 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2593                                         CallingConv::ID CallConv, bool isVarArg,
2594                                         const SmallVectorImpl<ISD::InputArg>
2595                                           &Ins,
2596                                         DebugLoc dl, SelectionDAG &DAG,
2597                                         SmallVectorImpl<SDValue> &InVals)
2598                                           const {
2599   MachineFunction &MF = DAG.getMachineFunction();
2600   MachineFrameInfo *MFI = MF.getFrameInfo();
2601
2602   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2603
2604   // Assign locations to all of the incoming arguments.
2605   SmallVector<CCValAssign, 16> ArgLocs;
2606   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2607                     getTargetMachine(), ArgLocs, *DAG.getContext(), Prologue);
2608   CCInfo.AnalyzeFormalArguments(Ins,
2609                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2610                                                   isVarArg));
2611
2612   SmallVector<SDValue, 16> ArgValues;
2613   int lastInsIndex = -1;
2614
2615   SDValue ArgValue;
2616   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2617     CCValAssign &VA = ArgLocs[i];
2618
2619     // Arguments stored in registers.
2620     if (VA.isRegLoc()) {
2621       EVT RegVT = VA.getLocVT();
2622
2623       if (VA.needsCustom()) {
2624         // f64 and vector types are split up into multiple registers or
2625         // combinations of registers and stack slots.
2626         if (VA.getLocVT() == MVT::v2f64) {
2627           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2628                                                    Chain, DAG, dl);
2629           VA = ArgLocs[++i]; // skip ahead to next loc
2630           SDValue ArgValue2;
2631           if (VA.isMemLoc()) {
2632             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2633             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2634             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2635                                     MachinePointerInfo::getFixedStack(FI),
2636                                     false, false, false, 0);
2637           } else {
2638             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2639                                              Chain, DAG, dl);
2640           }
2641           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2642           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2643                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2644           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2645                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2646         } else
2647           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2648
2649       } else {
2650         const TargetRegisterClass *RC;
2651
2652         if (RegVT == MVT::f32)
2653           RC = &ARM::SPRRegClass;
2654         else if (RegVT == MVT::f64)
2655           RC = &ARM::DPRRegClass;
2656         else if (RegVT == MVT::v2f64)
2657           RC = &ARM::QPRRegClass;
2658         else if (RegVT == MVT::i32)
2659           RC = AFI->isThumb1OnlyFunction() ?
2660             (const TargetRegisterClass*)&ARM::tGPRRegClass :
2661             (const TargetRegisterClass*)&ARM::GPRRegClass;
2662         else
2663           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2664
2665         // Transform the arguments in physical registers into virtual ones.
2666         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2667         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2668       }
2669
2670       // If this is an 8 or 16-bit value, it is really passed promoted
2671       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2672       // truncate to the right size.
2673       switch (VA.getLocInfo()) {
2674       default: llvm_unreachable("Unknown loc info!");
2675       case CCValAssign::Full: break;
2676       case CCValAssign::BCvt:
2677         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2678         break;
2679       case CCValAssign::SExt:
2680         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2681                                DAG.getValueType(VA.getValVT()));
2682         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2683         break;
2684       case CCValAssign::ZExt:
2685         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2686                                DAG.getValueType(VA.getValVT()));
2687         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2688         break;
2689       }
2690
2691       InVals.push_back(ArgValue);
2692
2693     } else { // VA.isRegLoc()
2694
2695       // sanity check
2696       assert(VA.isMemLoc());
2697       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2698
2699       int index = ArgLocs[i].getValNo();
2700
2701       // Some Ins[] entries become multiple ArgLoc[] entries.
2702       // Process them only once.
2703       if (index != lastInsIndex)
2704         {
2705           ISD::ArgFlagsTy Flags = Ins[index].Flags;
2706           // FIXME: For now, all byval parameter objects are marked mutable.
2707           // This can be changed with more analysis.
2708           // In case of tail call optimization mark all arguments mutable.
2709           // Since they could be overwritten by lowering of arguments in case of
2710           // a tail call.
2711           if (Flags.isByVal()) {
2712             unsigned VARegSize, VARegSaveSize;
2713             computeRegArea(CCInfo, MF, VARegSize, VARegSaveSize);
2714             VarArgStyleRegisters(CCInfo, DAG, dl, Chain, 0);
2715             unsigned Bytes = Flags.getByValSize() - VARegSize;
2716             if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2717             int FI = MFI->CreateFixedObject(Bytes,
2718                                             VA.getLocMemOffset(), false);
2719             InVals.push_back(DAG.getFrameIndex(FI, getPointerTy()));
2720           } else {
2721             int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
2722                                             VA.getLocMemOffset(), true);
2723
2724             // Create load nodes to retrieve arguments from the stack.
2725             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2726             InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2727                                          MachinePointerInfo::getFixedStack(FI),
2728                                          false, false, false, 0));
2729           }
2730           lastInsIndex = index;
2731         }
2732     }
2733   }
2734
2735   // varargs
2736   if (isVarArg)
2737     VarArgStyleRegisters(CCInfo, DAG, dl, Chain, CCInfo.getNextStackOffset());
2738
2739   return Chain;
2740 }
2741
2742 /// isFloatingPointZero - Return true if this is +0.0.
2743 static bool isFloatingPointZero(SDValue Op) {
2744   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2745     return CFP->getValueAPF().isPosZero();
2746   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2747     // Maybe this has already been legalized into the constant pool?
2748     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2749       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2750       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2751         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2752           return CFP->getValueAPF().isPosZero();
2753     }
2754   }
2755   return false;
2756 }
2757
2758 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2759 /// the given operands.
2760 SDValue
2761 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2762                              SDValue &ARMcc, SelectionDAG &DAG,
2763                              DebugLoc dl) const {
2764   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2765     unsigned C = RHSC->getZExtValue();
2766     if (!isLegalICmpImmediate(C)) {
2767       // Constant does not fit, try adjusting it by one?
2768       switch (CC) {
2769       default: break;
2770       case ISD::SETLT:
2771       case ISD::SETGE:
2772         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2773           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2774           RHS = DAG.getConstant(C-1, MVT::i32);
2775         }
2776         break;
2777       case ISD::SETULT:
2778       case ISD::SETUGE:
2779         if (C != 0 && isLegalICmpImmediate(C-1)) {
2780           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2781           RHS = DAG.getConstant(C-1, MVT::i32);
2782         }
2783         break;
2784       case ISD::SETLE:
2785       case ISD::SETGT:
2786         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2787           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2788           RHS = DAG.getConstant(C+1, MVT::i32);
2789         }
2790         break;
2791       case ISD::SETULE:
2792       case ISD::SETUGT:
2793         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2794           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2795           RHS = DAG.getConstant(C+1, MVT::i32);
2796         }
2797         break;
2798       }
2799     }
2800   }
2801
2802   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2803   ARMISD::NodeType CompareType;
2804   switch (CondCode) {
2805   default:
2806     CompareType = ARMISD::CMP;
2807     break;
2808   case ARMCC::EQ:
2809   case ARMCC::NE:
2810     // Uses only Z Flag
2811     CompareType = ARMISD::CMPZ;
2812     break;
2813   }
2814   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2815   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
2816 }
2817
2818 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2819 SDValue
2820 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2821                              DebugLoc dl) const {
2822   SDValue Cmp;
2823   if (!isFloatingPointZero(RHS))
2824     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
2825   else
2826     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
2827   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
2828 }
2829
2830 /// duplicateCmp - Glue values can have only one use, so this function
2831 /// duplicates a comparison node.
2832 SDValue
2833 ARMTargetLowering::duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const {
2834   unsigned Opc = Cmp.getOpcode();
2835   DebugLoc DL = Cmp.getDebugLoc();
2836   if (Opc == ARMISD::CMP || Opc == ARMISD::CMPZ)
2837     return DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
2838
2839   assert(Opc == ARMISD::FMSTAT && "unexpected comparison operation");
2840   Cmp = Cmp.getOperand(0);
2841   Opc = Cmp.getOpcode();
2842   if (Opc == ARMISD::CMPFP)
2843     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
2844   else {
2845     assert(Opc == ARMISD::CMPFPw0 && "unexpected operand of FMSTAT");
2846     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0));
2847   }
2848   return DAG.getNode(ARMISD::FMSTAT, DL, MVT::Glue, Cmp);
2849 }
2850
2851 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2852   SDValue Cond = Op.getOperand(0);
2853   SDValue SelectTrue = Op.getOperand(1);
2854   SDValue SelectFalse = Op.getOperand(2);
2855   DebugLoc dl = Op.getDebugLoc();
2856
2857   // Convert:
2858   //
2859   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2860   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2861   //
2862   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2863     const ConstantSDNode *CMOVTrue =
2864       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2865     const ConstantSDNode *CMOVFalse =
2866       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2867
2868     if (CMOVTrue && CMOVFalse) {
2869       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2870       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2871
2872       SDValue True;
2873       SDValue False;
2874       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2875         True = SelectTrue;
2876         False = SelectFalse;
2877       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2878         True = SelectFalse;
2879         False = SelectTrue;
2880       }
2881
2882       if (True.getNode() && False.getNode()) {
2883         EVT VT = Op.getValueType();
2884         SDValue ARMcc = Cond.getOperand(2);
2885         SDValue CCR = Cond.getOperand(3);
2886         SDValue Cmp = duplicateCmp(Cond.getOperand(4), DAG);
2887         assert(True.getValueType() == VT);
2888         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2889       }
2890     }
2891   }
2892
2893   // ARM's BooleanContents value is UndefinedBooleanContent. Mask out the
2894   // undefined bits before doing a full-word comparison with zero.
2895   Cond = DAG.getNode(ISD::AND, dl, Cond.getValueType(), Cond,
2896                      DAG.getConstant(1, Cond.getValueType()));
2897
2898   return DAG.getSelectCC(dl, Cond,
2899                          DAG.getConstant(0, Cond.getValueType()),
2900                          SelectTrue, SelectFalse, ISD::SETNE);
2901 }
2902
2903 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2904   EVT VT = Op.getValueType();
2905   SDValue LHS = Op.getOperand(0);
2906   SDValue RHS = Op.getOperand(1);
2907   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2908   SDValue TrueVal = Op.getOperand(2);
2909   SDValue FalseVal = Op.getOperand(3);
2910   DebugLoc dl = Op.getDebugLoc();
2911
2912   if (LHS.getValueType() == MVT::i32) {
2913     SDValue ARMcc;
2914     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2915     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2916     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2917   }
2918
2919   ARMCC::CondCodes CondCode, CondCode2;
2920   FPCCToARMCC(CC, CondCode, CondCode2);
2921
2922   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2923   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2924   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2925   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2926                                ARMcc, CCR, Cmp);
2927   if (CondCode2 != ARMCC::AL) {
2928     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2929     // FIXME: Needs another CMP because flag can have but one use.
2930     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2931     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2932                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2933   }
2934   return Result;
2935 }
2936
2937 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2938 /// to morph to an integer compare sequence.
2939 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2940                            const ARMSubtarget *Subtarget) {
2941   SDNode *N = Op.getNode();
2942   if (!N->hasOneUse())
2943     // Otherwise it requires moving the value from fp to integer registers.
2944     return false;
2945   if (!N->getNumValues())
2946     return false;
2947   EVT VT = Op.getValueType();
2948   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2949     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2950     // vmrs are very slow, e.g. cortex-a8.
2951     return false;
2952
2953   if (isFloatingPointZero(Op)) {
2954     SeenZero = true;
2955     return true;
2956   }
2957   return ISD::isNormalLoad(N);
2958 }
2959
2960 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2961   if (isFloatingPointZero(Op))
2962     return DAG.getConstant(0, MVT::i32);
2963
2964   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2965     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2966                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
2967                        Ld->isVolatile(), Ld->isNonTemporal(),
2968                        Ld->isInvariant(), Ld->getAlignment());
2969
2970   llvm_unreachable("Unknown VFP cmp argument!");
2971 }
2972
2973 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2974                            SDValue &RetVal1, SDValue &RetVal2) {
2975   if (isFloatingPointZero(Op)) {
2976     RetVal1 = DAG.getConstant(0, MVT::i32);
2977     RetVal2 = DAG.getConstant(0, MVT::i32);
2978     return;
2979   }
2980
2981   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2982     SDValue Ptr = Ld->getBasePtr();
2983     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2984                           Ld->getChain(), Ptr,
2985                           Ld->getPointerInfo(),
2986                           Ld->isVolatile(), Ld->isNonTemporal(),
2987                           Ld->isInvariant(), Ld->getAlignment());
2988
2989     EVT PtrType = Ptr.getValueType();
2990     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2991     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2992                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2993     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2994                           Ld->getChain(), NewPtr,
2995                           Ld->getPointerInfo().getWithOffset(4),
2996                           Ld->isVolatile(), Ld->isNonTemporal(),
2997                           Ld->isInvariant(), NewAlign);
2998     return;
2999   }
3000
3001   llvm_unreachable("Unknown VFP cmp argument!");
3002 }
3003
3004 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
3005 /// f32 and even f64 comparisons to integer ones.
3006 SDValue
3007 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
3008   SDValue Chain = Op.getOperand(0);
3009   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3010   SDValue LHS = Op.getOperand(2);
3011   SDValue RHS = Op.getOperand(3);
3012   SDValue Dest = Op.getOperand(4);
3013   DebugLoc dl = Op.getDebugLoc();
3014
3015   bool LHSSeenZero = false;
3016   bool LHSOk = canChangeToInt(LHS, LHSSeenZero, Subtarget);
3017   bool RHSSeenZero = false;
3018   bool RHSOk = canChangeToInt(RHS, RHSSeenZero, Subtarget);
3019   if (LHSOk && RHSOk && (LHSSeenZero || RHSSeenZero)) {
3020     // If unsafe fp math optimization is enabled and there are no other uses of
3021     // the CMP operands, and the condition code is EQ or NE, we can optimize it
3022     // to an integer comparison.
3023     if (CC == ISD::SETOEQ)
3024       CC = ISD::SETEQ;
3025     else if (CC == ISD::SETUNE)
3026       CC = ISD::SETNE;
3027
3028     SDValue Mask = DAG.getConstant(0x7fffffff, MVT::i32);
3029     SDValue ARMcc;
3030     if (LHS.getValueType() == MVT::f32) {
3031       LHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3032                         bitcastf32Toi32(LHS, DAG), Mask);
3033       RHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3034                         bitcastf32Toi32(RHS, DAG), Mask);
3035       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3036       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3037       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3038                          Chain, Dest, ARMcc, CCR, Cmp);
3039     }
3040
3041     SDValue LHS1, LHS2;
3042     SDValue RHS1, RHS2;
3043     expandf64Toi32(LHS, DAG, LHS1, LHS2);
3044     expandf64Toi32(RHS, DAG, RHS1, RHS2);
3045     LHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, LHS2, Mask);
3046     RHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, RHS2, Mask);
3047     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3048     ARMcc = DAG.getConstant(CondCode, MVT::i32);
3049     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3050     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
3051     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
3052   }
3053
3054   return SDValue();
3055 }
3056
3057 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3058   SDValue Chain = Op.getOperand(0);
3059   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3060   SDValue LHS = Op.getOperand(2);
3061   SDValue RHS = Op.getOperand(3);
3062   SDValue Dest = Op.getOperand(4);
3063   DebugLoc dl = Op.getDebugLoc();
3064
3065   if (LHS.getValueType() == MVT::i32) {
3066     SDValue ARMcc;
3067     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3068     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3069     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3070                        Chain, Dest, ARMcc, CCR, Cmp);
3071   }
3072
3073   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3074
3075   if (getTargetMachine().Options.UnsafeFPMath &&
3076       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
3077        CC == ISD::SETNE || CC == ISD::SETUNE)) {
3078     SDValue Result = OptimizeVFPBrcond(Op, DAG);
3079     if (Result.getNode())
3080       return Result;
3081   }
3082
3083   ARMCC::CondCodes CondCode, CondCode2;
3084   FPCCToARMCC(CC, CondCode, CondCode2);
3085
3086   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
3087   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3088   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3089   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3090   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
3091   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
3092   if (CondCode2 != ARMCC::AL) {
3093     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
3094     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
3095     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
3096   }
3097   return Res;
3098 }
3099
3100 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
3101   SDValue Chain = Op.getOperand(0);
3102   SDValue Table = Op.getOperand(1);
3103   SDValue Index = Op.getOperand(2);
3104   DebugLoc dl = Op.getDebugLoc();
3105
3106   EVT PTy = getPointerTy();
3107   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
3108   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
3109   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
3110   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
3111   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
3112   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
3113   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
3114   if (Subtarget->isThumb2()) {
3115     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
3116     // which does another jump to the destination. This also makes it easier
3117     // to translate it to TBB / TBH later.
3118     // FIXME: This might not work if the function is extremely large.
3119     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
3120                        Addr, Op.getOperand(2), JTI, UId);
3121   }
3122   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
3123     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
3124                        MachinePointerInfo::getJumpTable(),
3125                        false, false, false, 0);
3126     Chain = Addr.getValue(1);
3127     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
3128     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3129   } else {
3130     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
3131                        MachinePointerInfo::getJumpTable(),
3132                        false, false, false, 0);
3133     Chain = Addr.getValue(1);
3134     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3135   }
3136 }
3137
3138 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
3139   EVT VT = Op.getValueType();
3140   DebugLoc dl = Op.getDebugLoc();
3141
3142   if (Op.getValueType().getVectorElementType() == MVT::i32) {
3143     if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::f32)
3144       return Op;
3145     return DAG.UnrollVectorOp(Op.getNode());
3146   }
3147
3148   assert(Op.getOperand(0).getValueType() == MVT::v4f32 &&
3149          "Invalid type for custom lowering!");
3150   if (VT != MVT::v4i16)
3151     return DAG.UnrollVectorOp(Op.getNode());
3152
3153   Op = DAG.getNode(Op.getOpcode(), dl, MVT::v4i32, Op.getOperand(0));
3154   return DAG.getNode(ISD::TRUNCATE, dl, VT, Op);
3155 }
3156
3157 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
3158   EVT VT = Op.getValueType();
3159   if (VT.isVector())
3160     return LowerVectorFP_TO_INT(Op, DAG);
3161
3162   DebugLoc dl = Op.getDebugLoc();
3163   unsigned Opc;
3164
3165   switch (Op.getOpcode()) {
3166   default: llvm_unreachable("Invalid opcode!");
3167   case ISD::FP_TO_SINT:
3168     Opc = ARMISD::FTOSI;
3169     break;
3170   case ISD::FP_TO_UINT:
3171     Opc = ARMISD::FTOUI;
3172     break;
3173   }
3174   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
3175   return DAG.getNode(ISD::BITCAST, dl, MVT::i32, Op);
3176 }
3177
3178 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3179   EVT VT = Op.getValueType();
3180   DebugLoc dl = Op.getDebugLoc();
3181
3182   if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::i32) {
3183     if (VT.getVectorElementType() == MVT::f32)
3184       return Op;
3185     return DAG.UnrollVectorOp(Op.getNode());
3186   }
3187
3188   assert(Op.getOperand(0).getValueType() == MVT::v4i16 &&
3189          "Invalid type for custom lowering!");
3190   if (VT != MVT::v4f32)
3191     return DAG.UnrollVectorOp(Op.getNode());
3192
3193   unsigned CastOpc;
3194   unsigned Opc;
3195   switch (Op.getOpcode()) {
3196   default: llvm_unreachable("Invalid opcode!");
3197   case ISD::SINT_TO_FP:
3198     CastOpc = ISD::SIGN_EXTEND;
3199     Opc = ISD::SINT_TO_FP;
3200     break;
3201   case ISD::UINT_TO_FP:
3202     CastOpc = ISD::ZERO_EXTEND;
3203     Opc = ISD::UINT_TO_FP;
3204     break;
3205   }
3206
3207   Op = DAG.getNode(CastOpc, dl, MVT::v4i32, Op.getOperand(0));
3208   return DAG.getNode(Opc, dl, VT, Op);
3209 }
3210
3211 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3212   EVT VT = Op.getValueType();
3213   if (VT.isVector())
3214     return LowerVectorINT_TO_FP(Op, DAG);
3215
3216   DebugLoc dl = Op.getDebugLoc();
3217   unsigned Opc;
3218
3219   switch (Op.getOpcode()) {
3220   default: llvm_unreachable("Invalid opcode!");
3221   case ISD::SINT_TO_FP:
3222     Opc = ARMISD::SITOF;
3223     break;
3224   case ISD::UINT_TO_FP:
3225     Opc = ARMISD::UITOF;
3226     break;
3227   }
3228
3229   Op = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Op.getOperand(0));
3230   return DAG.getNode(Opc, dl, VT, Op);
3231 }
3232
3233 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
3234   // Implement fcopysign with a fabs and a conditional fneg.
3235   SDValue Tmp0 = Op.getOperand(0);
3236   SDValue Tmp1 = Op.getOperand(1);
3237   DebugLoc dl = Op.getDebugLoc();
3238   EVT VT = Op.getValueType();
3239   EVT SrcVT = Tmp1.getValueType();
3240   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
3241     Tmp0.getOpcode() == ARMISD::VMOVDRR;
3242   bool UseNEON = !InGPR && Subtarget->hasNEON();
3243
3244   if (UseNEON) {
3245     // Use VBSL to copy the sign bit.
3246     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
3247     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
3248                                DAG.getTargetConstant(EncodedVal, MVT::i32));
3249     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
3250     if (VT == MVT::f64)
3251       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3252                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
3253                          DAG.getConstant(32, MVT::i32));
3254     else /*if (VT == MVT::f32)*/
3255       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
3256     if (SrcVT == MVT::f32) {
3257       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
3258       if (VT == MVT::f64)
3259         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3260                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
3261                            DAG.getConstant(32, MVT::i32));
3262     } else if (VT == MVT::f32)
3263       Tmp1 = DAG.getNode(ARMISD::VSHRu, dl, MVT::v1i64,
3264                          DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, Tmp1),
3265                          DAG.getConstant(32, MVT::i32));
3266     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
3267     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
3268
3269     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
3270                                             MVT::i32);
3271     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
3272     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
3273                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
3274
3275     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
3276                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
3277                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
3278     if (VT == MVT::f32) {
3279       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
3280       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
3281                         DAG.getConstant(0, MVT::i32));
3282     } else {
3283       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
3284     }
3285
3286     return Res;
3287   }
3288
3289   // Bitcast operand 1 to i32.
3290   if (SrcVT == MVT::f64)
3291     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3292                        &Tmp1, 1).getValue(1);
3293   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
3294
3295   // Or in the signbit with integer operations.
3296   SDValue Mask1 = DAG.getConstant(0x80000000, MVT::i32);
3297   SDValue Mask2 = DAG.getConstant(0x7fffffff, MVT::i32);
3298   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
3299   if (VT == MVT::f32) {
3300     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
3301                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
3302     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
3303                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
3304   }
3305
3306   // f64: Or the high part with signbit and then combine two parts.
3307   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3308                      &Tmp0, 1);
3309   SDValue Lo = Tmp0.getValue(0);
3310   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
3311   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
3312   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
3313 }
3314
3315 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
3316   MachineFunction &MF = DAG.getMachineFunction();
3317   MachineFrameInfo *MFI = MF.getFrameInfo();
3318   MFI->setReturnAddressIsTaken(true);
3319
3320   EVT VT = Op.getValueType();
3321   DebugLoc dl = Op.getDebugLoc();
3322   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3323   if (Depth) {
3324     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3325     SDValue Offset = DAG.getConstant(4, MVT::i32);
3326     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
3327                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
3328                        MachinePointerInfo(), false, false, false, 0);
3329   }
3330
3331   // Return LR, which contains the return address. Mark it an implicit live-in.
3332   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
3333   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
3334 }
3335
3336 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
3337   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3338   MFI->setFrameAddressIsTaken(true);
3339
3340   EVT VT = Op.getValueType();
3341   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
3342   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3343   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
3344     ? ARM::R7 : ARM::R11;
3345   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
3346   while (Depth--)
3347     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
3348                             MachinePointerInfo(),
3349                             false, false, false, 0);
3350   return FrameAddr;
3351 }
3352
3353 /// ExpandBITCAST - If the target supports VFP, this function is called to
3354 /// expand a bit convert where either the source or destination type is i64 to
3355 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
3356 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
3357 /// vectors), since the legalizer won't know what to do with that.
3358 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
3359   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3360   DebugLoc dl = N->getDebugLoc();
3361   SDValue Op = N->getOperand(0);
3362
3363   // This function is only supposed to be called for i64 types, either as the
3364   // source or destination of the bit convert.
3365   EVT SrcVT = Op.getValueType();
3366   EVT DstVT = N->getValueType(0);
3367   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
3368          "ExpandBITCAST called for non-i64 type");
3369
3370   // Turn i64->f64 into VMOVDRR.
3371   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
3372     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3373                              DAG.getConstant(0, MVT::i32));
3374     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3375                              DAG.getConstant(1, MVT::i32));
3376     return DAG.getNode(ISD::BITCAST, dl, DstVT,
3377                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
3378   }
3379
3380   // Turn f64->i64 into VMOVRRD.
3381   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
3382     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
3383                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
3384     // Merge the pieces into a single i64 value.
3385     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
3386   }
3387
3388   return SDValue();
3389 }
3390
3391 /// getZeroVector - Returns a vector of specified type with all zero elements.
3392 /// Zero vectors are used to represent vector negation and in those cases
3393 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
3394 /// not support i64 elements, so sometimes the zero vectors will need to be
3395 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
3396 /// zero vector.
3397 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3398   assert(VT.isVector() && "Expected a vector type");
3399   // The canonical modified immediate encoding of a zero vector is....0!
3400   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
3401   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
3402   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
3403   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3404 }
3405
3406 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3407 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3408 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
3409                                                 SelectionDAG &DAG) const {
3410   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3411   EVT VT = Op.getValueType();
3412   unsigned VTBits = VT.getSizeInBits();
3413   DebugLoc dl = Op.getDebugLoc();
3414   SDValue ShOpLo = Op.getOperand(0);
3415   SDValue ShOpHi = Op.getOperand(1);
3416   SDValue ShAmt  = Op.getOperand(2);
3417   SDValue ARMcc;
3418   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3419
3420   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3421
3422   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3423                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3424   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3425   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3426                                    DAG.getConstant(VTBits, MVT::i32));
3427   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3428   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3429   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3430
3431   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3432   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3433                           ARMcc, DAG, dl);
3434   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3435   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
3436                            CCR, Cmp);
3437
3438   SDValue Ops[2] = { Lo, Hi };
3439   return DAG.getMergeValues(Ops, 2, dl);
3440 }
3441
3442 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3443 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3444 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
3445                                                SelectionDAG &DAG) const {
3446   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3447   EVT VT = Op.getValueType();
3448   unsigned VTBits = VT.getSizeInBits();
3449   DebugLoc dl = Op.getDebugLoc();
3450   SDValue ShOpLo = Op.getOperand(0);
3451   SDValue ShOpHi = Op.getOperand(1);
3452   SDValue ShAmt  = Op.getOperand(2);
3453   SDValue ARMcc;
3454
3455   assert(Op.getOpcode() == ISD::SHL_PARTS);
3456   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3457                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3458   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3459   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3460                                    DAG.getConstant(VTBits, MVT::i32));
3461   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3462   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3463
3464   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3465   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3466   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3467                           ARMcc, DAG, dl);
3468   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3469   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
3470                            CCR, Cmp);
3471
3472   SDValue Ops[2] = { Lo, Hi };
3473   return DAG.getMergeValues(Ops, 2, dl);
3474 }
3475
3476 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3477                                             SelectionDAG &DAG) const {
3478   // The rounding mode is in bits 23:22 of the FPSCR.
3479   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
3480   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
3481   // so that the shift + and get folded into a bitfield extract.
3482   DebugLoc dl = Op.getDebugLoc();
3483   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
3484                               DAG.getConstant(Intrinsic::arm_get_fpscr,
3485                                               MVT::i32));
3486   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
3487                                   DAG.getConstant(1U << 22, MVT::i32));
3488   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
3489                               DAG.getConstant(22, MVT::i32));
3490   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
3491                      DAG.getConstant(3, MVT::i32));
3492 }
3493
3494 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
3495                          const ARMSubtarget *ST) {
3496   EVT VT = N->getValueType(0);
3497   DebugLoc dl = N->getDebugLoc();
3498
3499   if (!ST->hasV6T2Ops())
3500     return SDValue();
3501
3502   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
3503   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
3504 }
3505
3506 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
3507                           const ARMSubtarget *ST) {
3508   EVT VT = N->getValueType(0);
3509   DebugLoc dl = N->getDebugLoc();
3510
3511   if (!VT.isVector())
3512     return SDValue();
3513
3514   // Lower vector shifts on NEON to use VSHL.
3515   assert(ST->hasNEON() && "unexpected vector shift");
3516
3517   // Left shifts translate directly to the vshiftu intrinsic.
3518   if (N->getOpcode() == ISD::SHL)
3519     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3520                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
3521                        N->getOperand(0), N->getOperand(1));
3522
3523   assert((N->getOpcode() == ISD::SRA ||
3524           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
3525
3526   // NEON uses the same intrinsics for both left and right shifts.  For
3527   // right shifts, the shift amounts are negative, so negate the vector of
3528   // shift amounts.
3529   EVT ShiftVT = N->getOperand(1).getValueType();
3530   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
3531                                      getZeroVector(ShiftVT, DAG, dl),
3532                                      N->getOperand(1));
3533   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
3534                              Intrinsic::arm_neon_vshifts :
3535                              Intrinsic::arm_neon_vshiftu);
3536   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3537                      DAG.getConstant(vshiftInt, MVT::i32),
3538                      N->getOperand(0), NegatedCount);
3539 }
3540
3541 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
3542                                 const ARMSubtarget *ST) {
3543   EVT VT = N->getValueType(0);
3544   DebugLoc dl = N->getDebugLoc();
3545
3546   // We can get here for a node like i32 = ISD::SHL i32, i64
3547   if (VT != MVT::i64)
3548     return SDValue();
3549
3550   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
3551          "Unknown shift to lower!");
3552
3553   // We only lower SRA, SRL of 1 here, all others use generic lowering.
3554   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
3555       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
3556     return SDValue();
3557
3558   // If we are in thumb mode, we don't have RRX.
3559   if (ST->isThumb1Only()) return SDValue();
3560
3561   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
3562   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3563                            DAG.getConstant(0, MVT::i32));
3564   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3565                            DAG.getConstant(1, MVT::i32));
3566
3567   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
3568   // captures the result into a carry flag.
3569   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
3570   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), &Hi, 1);
3571
3572   // The low part is an ARMISD::RRX operand, which shifts the carry in.
3573   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
3574
3575   // Merge the pieces into a single i64 value.
3576  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
3577 }
3578
3579 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
3580   SDValue TmpOp0, TmpOp1;
3581   bool Invert = false;
3582   bool Swap = false;
3583   unsigned Opc = 0;
3584
3585   SDValue Op0 = Op.getOperand(0);
3586   SDValue Op1 = Op.getOperand(1);
3587   SDValue CC = Op.getOperand(2);
3588   EVT VT = Op.getValueType();
3589   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3590   DebugLoc dl = Op.getDebugLoc();
3591
3592   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
3593     switch (SetCCOpcode) {
3594     default: llvm_unreachable("Illegal FP comparison");
3595     case ISD::SETUNE:
3596     case ISD::SETNE:  Invert = true; // Fallthrough
3597     case ISD::SETOEQ:
3598     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3599     case ISD::SETOLT:
3600     case ISD::SETLT: Swap = true; // Fallthrough
3601     case ISD::SETOGT:
3602     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3603     case ISD::SETOLE:
3604     case ISD::SETLE:  Swap = true; // Fallthrough
3605     case ISD::SETOGE:
3606     case ISD::SETGE: Opc = ARMISD::VCGE; break;
3607     case ISD::SETUGE: Swap = true; // Fallthrough
3608     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
3609     case ISD::SETUGT: Swap = true; // Fallthrough
3610     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
3611     case ISD::SETUEQ: Invert = true; // Fallthrough
3612     case ISD::SETONE:
3613       // Expand this to (OLT | OGT).
3614       TmpOp0 = Op0;
3615       TmpOp1 = Op1;
3616       Opc = ISD::OR;
3617       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3618       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
3619       break;
3620     case ISD::SETUO: Invert = true; // Fallthrough
3621     case ISD::SETO:
3622       // Expand this to (OLT | OGE).
3623       TmpOp0 = Op0;
3624       TmpOp1 = Op1;
3625       Opc = ISD::OR;
3626       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3627       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
3628       break;
3629     }
3630   } else {
3631     // Integer comparisons.
3632     switch (SetCCOpcode) {
3633     default: llvm_unreachable("Illegal integer comparison");
3634     case ISD::SETNE:  Invert = true;
3635     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3636     case ISD::SETLT:  Swap = true;
3637     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3638     case ISD::SETLE:  Swap = true;
3639     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
3640     case ISD::SETULT: Swap = true;
3641     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
3642     case ISD::SETULE: Swap = true;
3643     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
3644     }
3645
3646     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
3647     if (Opc == ARMISD::VCEQ) {
3648
3649       SDValue AndOp;
3650       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3651         AndOp = Op0;
3652       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
3653         AndOp = Op1;
3654
3655       // Ignore bitconvert.
3656       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
3657         AndOp = AndOp.getOperand(0);
3658
3659       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
3660         Opc = ARMISD::VTST;
3661         Op0 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(0));
3662         Op1 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(1));
3663         Invert = !Invert;
3664       }
3665     }
3666   }
3667
3668   if (Swap)
3669     std::swap(Op0, Op1);
3670
3671   // If one of the operands is a constant vector zero, attempt to fold the
3672   // comparison to a specialized compare-against-zero form.
3673   SDValue SingleOp;
3674   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3675     SingleOp = Op0;
3676   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
3677     if (Opc == ARMISD::VCGE)
3678       Opc = ARMISD::VCLEZ;
3679     else if (Opc == ARMISD::VCGT)
3680       Opc = ARMISD::VCLTZ;
3681     SingleOp = Op1;
3682   }
3683
3684   SDValue Result;
3685   if (SingleOp.getNode()) {
3686     switch (Opc) {
3687     case ARMISD::VCEQ:
3688       Result = DAG.getNode(ARMISD::VCEQZ, dl, VT, SingleOp); break;
3689     case ARMISD::VCGE:
3690       Result = DAG.getNode(ARMISD::VCGEZ, dl, VT, SingleOp); break;
3691     case ARMISD::VCLEZ:
3692       Result = DAG.getNode(ARMISD::VCLEZ, dl, VT, SingleOp); break;
3693     case ARMISD::VCGT:
3694       Result = DAG.getNode(ARMISD::VCGTZ, dl, VT, SingleOp); break;
3695     case ARMISD::VCLTZ:
3696       Result = DAG.getNode(ARMISD::VCLTZ, dl, VT, SingleOp); break;
3697     default:
3698       Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3699     }
3700   } else {
3701      Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3702   }
3703
3704   if (Invert)
3705     Result = DAG.getNOT(dl, Result, VT);
3706
3707   return Result;
3708 }
3709
3710 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
3711 /// valid vector constant for a NEON instruction with a "modified immediate"
3712 /// operand (e.g., VMOV).  If so, return the encoded value.
3713 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
3714                                  unsigned SplatBitSize, SelectionDAG &DAG,
3715                                  EVT &VT, bool is128Bits, NEONModImmType type) {
3716   unsigned OpCmode, Imm;
3717
3718   // SplatBitSize is set to the smallest size that splats the vector, so a
3719   // zero vector will always have SplatBitSize == 8.  However, NEON modified
3720   // immediate instructions others than VMOV do not support the 8-bit encoding
3721   // of a zero vector, and the default encoding of zero is supposed to be the
3722   // 32-bit version.
3723   if (SplatBits == 0)
3724     SplatBitSize = 32;
3725
3726   switch (SplatBitSize) {
3727   case 8:
3728     if (type != VMOVModImm)
3729       return SDValue();
3730     // Any 1-byte value is OK.  Op=0, Cmode=1110.
3731     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
3732     OpCmode = 0xe;
3733     Imm = SplatBits;
3734     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
3735     break;
3736
3737   case 16:
3738     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
3739     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
3740     if ((SplatBits & ~0xff) == 0) {
3741       // Value = 0x00nn: Op=x, Cmode=100x.
3742       OpCmode = 0x8;
3743       Imm = SplatBits;
3744       break;
3745     }
3746     if ((SplatBits & ~0xff00) == 0) {
3747       // Value = 0xnn00: Op=x, Cmode=101x.
3748       OpCmode = 0xa;
3749       Imm = SplatBits >> 8;
3750       break;
3751     }
3752     return SDValue();
3753
3754   case 32:
3755     // NEON's 32-bit VMOV supports splat values where:
3756     // * only one byte is nonzero, or
3757     // * the least significant byte is 0xff and the second byte is nonzero, or
3758     // * the least significant 2 bytes are 0xff and the third is nonzero.
3759     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3760     if ((SplatBits & ~0xff) == 0) {
3761       // Value = 0x000000nn: Op=x, Cmode=000x.
3762       OpCmode = 0;
3763       Imm = SplatBits;
3764       break;
3765     }
3766     if ((SplatBits & ~0xff00) == 0) {
3767       // Value = 0x0000nn00: Op=x, Cmode=001x.
3768       OpCmode = 0x2;
3769       Imm = SplatBits >> 8;
3770       break;
3771     }
3772     if ((SplatBits & ~0xff0000) == 0) {
3773       // Value = 0x00nn0000: Op=x, Cmode=010x.
3774       OpCmode = 0x4;
3775       Imm = SplatBits >> 16;
3776       break;
3777     }
3778     if ((SplatBits & ~0xff000000) == 0) {
3779       // Value = 0xnn000000: Op=x, Cmode=011x.
3780       OpCmode = 0x6;
3781       Imm = SplatBits >> 24;
3782       break;
3783     }
3784
3785     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
3786     if (type == OtherModImm) return SDValue();
3787
3788     if ((SplatBits & ~0xffff) == 0 &&
3789         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3790       // Value = 0x0000nnff: Op=x, Cmode=1100.
3791       OpCmode = 0xc;
3792       Imm = SplatBits >> 8;
3793       SplatBits |= 0xff;
3794       break;
3795     }
3796
3797     if ((SplatBits & ~0xffffff) == 0 &&
3798         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3799       // Value = 0x00nnffff: Op=x, Cmode=1101.
3800       OpCmode = 0xd;
3801       Imm = SplatBits >> 16;
3802       SplatBits |= 0xffff;
3803       break;
3804     }
3805
3806     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3807     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3808     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3809     // and fall through here to test for a valid 64-bit splat.  But, then the
3810     // caller would also need to check and handle the change in size.
3811     return SDValue();
3812
3813   case 64: {
3814     if (type != VMOVModImm)
3815       return SDValue();
3816     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3817     uint64_t BitMask = 0xff;
3818     uint64_t Val = 0;
3819     unsigned ImmMask = 1;
3820     Imm = 0;
3821     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3822       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3823         Val |= BitMask;
3824         Imm |= ImmMask;
3825       } else if ((SplatBits & BitMask) != 0) {
3826         return SDValue();
3827       }
3828       BitMask <<= 8;
3829       ImmMask <<= 1;
3830     }
3831     // Op=1, Cmode=1110.
3832     OpCmode = 0x1e;
3833     SplatBits = Val;
3834     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3835     break;
3836   }
3837
3838   default:
3839     llvm_unreachable("unexpected size for isNEONModifiedImm");
3840   }
3841
3842   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3843   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3844 }
3845
3846 SDValue ARMTargetLowering::LowerConstantFP(SDValue Op, SelectionDAG &DAG,
3847                                            const ARMSubtarget *ST) const {
3848   if (!ST->useNEONForSinglePrecisionFP() || !ST->hasVFP3() || ST->hasD16())
3849     return SDValue();
3850
3851   ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Op);
3852   assert(Op.getValueType() == MVT::f32 &&
3853          "ConstantFP custom lowering should only occur for f32.");
3854
3855   // Try splatting with a VMOV.f32...
3856   APFloat FPVal = CFP->getValueAPF();
3857   int ImmVal = ARM_AM::getFP32Imm(FPVal);
3858   if (ImmVal != -1) {
3859     DebugLoc DL = Op.getDebugLoc();
3860     SDValue NewVal = DAG.getTargetConstant(ImmVal, MVT::i32);
3861     SDValue VecConstant = DAG.getNode(ARMISD::VMOVFPIMM, DL, MVT::v2f32,
3862                                       NewVal);
3863     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecConstant,
3864                        DAG.getConstant(0, MVT::i32));
3865   }
3866
3867   // If that fails, try a VMOV.i32
3868   EVT VMovVT;
3869   unsigned iVal = FPVal.bitcastToAPInt().getZExtValue();
3870   SDValue NewVal = isNEONModifiedImm(iVal, 0, 32, DAG, VMovVT, false,
3871                                      VMOVModImm);
3872   if (NewVal != SDValue()) {
3873     DebugLoc DL = Op.getDebugLoc();
3874     SDValue VecConstant = DAG.getNode(ARMISD::VMOVIMM, DL, VMovVT,
3875                                       NewVal);
3876     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
3877                                        VecConstant);
3878     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
3879                        DAG.getConstant(0, MVT::i32));
3880   }
3881
3882   // Finally, try a VMVN.i32
3883   NewVal = isNEONModifiedImm(~iVal & 0xffffffff, 0, 32, DAG, VMovVT, false,
3884                              VMVNModImm);
3885   if (NewVal != SDValue()) {
3886     DebugLoc DL = Op.getDebugLoc();
3887     SDValue VecConstant = DAG.getNode(ARMISD::VMVNIMM, DL, VMovVT, NewVal);
3888     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
3889                                        VecConstant);
3890     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
3891                        DAG.getConstant(0, MVT::i32));
3892   }
3893
3894   return SDValue();
3895 }
3896
3897
3898 static bool isVEXTMask(ArrayRef<int> M, EVT VT,
3899                        bool &ReverseVEXT, unsigned &Imm) {
3900   unsigned NumElts = VT.getVectorNumElements();
3901   ReverseVEXT = false;
3902
3903   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3904   if (M[0] < 0)
3905     return false;
3906
3907   Imm = M[0];
3908
3909   // If this is a VEXT shuffle, the immediate value is the index of the first
3910   // element.  The other shuffle indices must be the successive elements after
3911   // the first one.
3912   unsigned ExpectedElt = Imm;
3913   for (unsigned i = 1; i < NumElts; ++i) {
3914     // Increment the expected index.  If it wraps around, it may still be
3915     // a VEXT but the source vectors must be swapped.
3916     ExpectedElt += 1;
3917     if (ExpectedElt == NumElts * 2) {
3918       ExpectedElt = 0;
3919       ReverseVEXT = true;
3920     }
3921
3922     if (M[i] < 0) continue; // ignore UNDEF indices
3923     if (ExpectedElt != static_cast<unsigned>(M[i]))
3924       return false;
3925   }
3926
3927   // Adjust the index value if the source operands will be swapped.
3928   if (ReverseVEXT)
3929     Imm -= NumElts;
3930
3931   return true;
3932 }
3933
3934 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3935 /// instruction with the specified blocksize.  (The order of the elements
3936 /// within each block of the vector is reversed.)
3937 static bool isVREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
3938   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3939          "Only possible block sizes for VREV are: 16, 32, 64");
3940
3941   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3942   if (EltSz == 64)
3943     return false;
3944
3945   unsigned NumElts = VT.getVectorNumElements();
3946   unsigned BlockElts = M[0] + 1;
3947   // If the first shuffle index is UNDEF, be optimistic.
3948   if (M[0] < 0)
3949     BlockElts = BlockSize / EltSz;
3950
3951   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3952     return false;
3953
3954   for (unsigned i = 0; i < NumElts; ++i) {
3955     if (M[i] < 0) continue; // ignore UNDEF indices
3956     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3957       return false;
3958   }
3959
3960   return true;
3961 }
3962
3963 static bool isVTBLMask(ArrayRef<int> M, EVT VT) {
3964   // We can handle <8 x i8> vector shuffles. If the index in the mask is out of
3965   // range, then 0 is placed into the resulting vector. So pretty much any mask
3966   // of 8 elements can work here.
3967   return VT == MVT::v8i8 && M.size() == 8;
3968 }
3969
3970 static bool isVTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
3971   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3972   if (EltSz == 64)
3973     return false;
3974
3975   unsigned NumElts = VT.getVectorNumElements();
3976   WhichResult = (M[0] == 0 ? 0 : 1);
3977   for (unsigned i = 0; i < NumElts; i += 2) {
3978     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3979         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3980       return false;
3981   }
3982   return true;
3983 }
3984
3985 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3986 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3987 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3988 static bool isVTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
3989   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3990   if (EltSz == 64)
3991     return false;
3992
3993   unsigned NumElts = VT.getVectorNumElements();
3994   WhichResult = (M[0] == 0 ? 0 : 1);
3995   for (unsigned i = 0; i < NumElts; i += 2) {
3996     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3997         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3998       return false;
3999   }
4000   return true;
4001 }
4002
4003 static bool isVUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4004   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4005   if (EltSz == 64)
4006     return false;
4007
4008   unsigned NumElts = VT.getVectorNumElements();
4009   WhichResult = (M[0] == 0 ? 0 : 1);
4010   for (unsigned i = 0; i != NumElts; ++i) {
4011     if (M[i] < 0) continue; // ignore UNDEF indices
4012     if ((unsigned) M[i] != 2 * i + WhichResult)
4013       return false;
4014   }
4015
4016   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4017   if (VT.is64BitVector() && EltSz == 32)
4018     return false;
4019
4020   return true;
4021 }
4022
4023 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
4024 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4025 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4026 static bool isVUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4027   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4028   if (EltSz == 64)
4029     return false;
4030
4031   unsigned Half = VT.getVectorNumElements() / 2;
4032   WhichResult = (M[0] == 0 ? 0 : 1);
4033   for (unsigned j = 0; j != 2; ++j) {
4034     unsigned Idx = WhichResult;
4035     for (unsigned i = 0; i != Half; ++i) {
4036       int MIdx = M[i + j * Half];
4037       if (MIdx >= 0 && (unsigned) MIdx != Idx)
4038         return false;
4039       Idx += 2;
4040     }
4041   }
4042
4043   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4044   if (VT.is64BitVector() && EltSz == 32)
4045     return false;
4046
4047   return true;
4048 }
4049
4050 static bool isVZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4051   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4052   if (EltSz == 64)
4053     return false;
4054
4055   unsigned NumElts = VT.getVectorNumElements();
4056   WhichResult = (M[0] == 0 ? 0 : 1);
4057   unsigned Idx = WhichResult * NumElts / 2;
4058   for (unsigned i = 0; i != NumElts; i += 2) {
4059     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
4060         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
4061       return false;
4062     Idx += 1;
4063   }
4064
4065   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4066   if (VT.is64BitVector() && EltSz == 32)
4067     return false;
4068
4069   return true;
4070 }
4071
4072 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
4073 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4074 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4075 static bool isVZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4076   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4077   if (EltSz == 64)
4078     return false;
4079
4080   unsigned NumElts = VT.getVectorNumElements();
4081   WhichResult = (M[0] == 0 ? 0 : 1);
4082   unsigned Idx = WhichResult * NumElts / 2;
4083   for (unsigned i = 0; i != NumElts; i += 2) {
4084     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
4085         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
4086       return false;
4087     Idx += 1;
4088   }
4089
4090   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4091   if (VT.is64BitVector() && EltSz == 32)
4092     return false;
4093
4094   return true;
4095 }
4096
4097 // If N is an integer constant that can be moved into a register in one
4098 // instruction, return an SDValue of such a constant (will become a MOV
4099 // instruction).  Otherwise return null.
4100 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
4101                                      const ARMSubtarget *ST, DebugLoc dl) {
4102   uint64_t Val;
4103   if (!isa<ConstantSDNode>(N))
4104     return SDValue();
4105   Val = cast<ConstantSDNode>(N)->getZExtValue();
4106
4107   if (ST->isThumb1Only()) {
4108     if (Val <= 255 || ~Val <= 255)
4109       return DAG.getConstant(Val, MVT::i32);
4110   } else {
4111     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
4112       return DAG.getConstant(Val, MVT::i32);
4113   }
4114   return SDValue();
4115 }
4116
4117 // If this is a case we can't handle, return null and let the default
4118 // expansion code take care of it.
4119 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
4120                                              const ARMSubtarget *ST) const {
4121   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
4122   DebugLoc dl = Op.getDebugLoc();
4123   EVT VT = Op.getValueType();
4124
4125   APInt SplatBits, SplatUndef;
4126   unsigned SplatBitSize;
4127   bool HasAnyUndefs;
4128   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4129     if (SplatBitSize <= 64) {
4130       // Check if an immediate VMOV works.
4131       EVT VmovVT;
4132       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
4133                                       SplatUndef.getZExtValue(), SplatBitSize,
4134                                       DAG, VmovVT, VT.is128BitVector(),
4135                                       VMOVModImm);
4136       if (Val.getNode()) {
4137         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
4138         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
4139       }
4140
4141       // Try an immediate VMVN.
4142       uint64_t NegatedImm = (~SplatBits).getZExtValue();
4143       Val = isNEONModifiedImm(NegatedImm,
4144                                       SplatUndef.getZExtValue(), SplatBitSize,
4145                                       DAG, VmovVT, VT.is128BitVector(),
4146                                       VMVNModImm);
4147       if (Val.getNode()) {
4148         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
4149         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
4150       }
4151
4152       // Use vmov.f32 to materialize other v2f32 and v4f32 splats.
4153       if ((VT == MVT::v2f32 || VT == MVT::v4f32) && SplatBitSize == 32) {
4154         int ImmVal = ARM_AM::getFP32Imm(SplatBits);
4155         if (ImmVal != -1) {
4156           SDValue Val = DAG.getTargetConstant(ImmVal, MVT::i32);
4157           return DAG.getNode(ARMISD::VMOVFPIMM, dl, VT, Val);
4158         }
4159       }
4160     }
4161   }
4162
4163   // Scan through the operands to see if only one value is used.
4164   //
4165   // As an optimisation, even if more than one value is used it may be more
4166   // profitable to splat with one value then change some lanes.
4167   //
4168   // Heuristically we decide to do this if the vector has a "dominant" value,
4169   // defined as splatted to more than half of the lanes.
4170   unsigned NumElts = VT.getVectorNumElements();
4171   bool isOnlyLowElement = true;
4172   bool usesOnlyOneValue = true;
4173   bool hasDominantValue = false;
4174   bool isConstant = true;
4175
4176   // Map of the number of times a particular SDValue appears in the
4177   // element list.
4178   DenseMap<SDValue, unsigned> ValueCounts;
4179   SDValue Value;
4180   for (unsigned i = 0; i < NumElts; ++i) {
4181     SDValue V = Op.getOperand(i);
4182     if (V.getOpcode() == ISD::UNDEF)
4183       continue;
4184     if (i > 0)
4185       isOnlyLowElement = false;
4186     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
4187       isConstant = false;
4188
4189     ValueCounts.insert(std::make_pair(V, 0));
4190     unsigned &Count = ValueCounts[V];
4191
4192     // Is this value dominant? (takes up more than half of the lanes)
4193     if (++Count > (NumElts / 2)) {
4194       hasDominantValue = true;
4195       Value = V;
4196     }
4197   }
4198   if (ValueCounts.size() != 1)
4199     usesOnlyOneValue = false;
4200   if (!Value.getNode() && ValueCounts.size() > 0)
4201     Value = ValueCounts.begin()->first;
4202
4203   if (ValueCounts.size() == 0)
4204     return DAG.getUNDEF(VT);
4205
4206   if (isOnlyLowElement)
4207     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
4208
4209   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4210
4211   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
4212   // i32 and try again.
4213   if (hasDominantValue && EltSize <= 32) {
4214     if (!isConstant) {
4215       SDValue N;
4216
4217       // If we are VDUPing a value that comes directly from a vector, that will
4218       // cause an unnecessary move to and from a GPR, where instead we could
4219       // just use VDUPLANE.
4220       if (Value->getOpcode() == ISD::EXTRACT_VECTOR_ELT)
4221         N = DAG.getNode(ARMISD::VDUPLANE, dl, VT,
4222                         Value->getOperand(0), Value->getOperand(1));
4223       else
4224         N = DAG.getNode(ARMISD::VDUP, dl, VT, Value);
4225
4226       if (!usesOnlyOneValue) {
4227         // The dominant value was splatted as 'N', but we now have to insert
4228         // all differing elements.
4229         for (unsigned I = 0; I < NumElts; ++I) {
4230           if (Op.getOperand(I) == Value)
4231             continue;
4232           SmallVector<SDValue, 3> Ops;
4233           Ops.push_back(N);
4234           Ops.push_back(Op.getOperand(I));
4235           Ops.push_back(DAG.getConstant(I, MVT::i32));
4236           N = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, &Ops[0], 3);
4237         }
4238       }
4239       return N;
4240     }
4241     if (VT.getVectorElementType().isFloatingPoint()) {
4242       SmallVector<SDValue, 8> Ops;
4243       for (unsigned i = 0; i < NumElts; ++i)
4244         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
4245                                   Op.getOperand(i)));
4246       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
4247       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], NumElts);
4248       Val = LowerBUILD_VECTOR(Val, DAG, ST);
4249       if (Val.getNode())
4250         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
4251     }
4252     if (usesOnlyOneValue) {
4253       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
4254       if (isConstant && Val.getNode())
4255         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
4256     }
4257   }
4258
4259   // If all elements are constants and the case above didn't get hit, fall back
4260   // to the default expansion, which will generate a load from the constant
4261   // pool.
4262   if (isConstant)
4263     return SDValue();
4264
4265   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
4266   if (NumElts >= 4) {
4267     SDValue shuffle = ReconstructShuffle(Op, DAG);
4268     if (shuffle != SDValue())
4269       return shuffle;
4270   }
4271
4272   // Vectors with 32- or 64-bit elements can be built by directly assigning
4273   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
4274   // will be legalized.
4275   if (EltSize >= 32) {
4276     // Do the expansion with floating-point types, since that is what the VFP
4277     // registers are defined to use, and since i64 is not legal.
4278     EVT EltVT = EVT::getFloatingPointVT(EltSize);
4279     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
4280     SmallVector<SDValue, 8> Ops;
4281     for (unsigned i = 0; i < NumElts; ++i)
4282       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
4283     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
4284     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
4285   }
4286
4287   return SDValue();
4288 }
4289
4290 // Gather data to see if the operation can be modelled as a
4291 // shuffle in combination with VEXTs.
4292 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
4293                                               SelectionDAG &DAG) const {
4294   DebugLoc dl = Op.getDebugLoc();
4295   EVT VT = Op.getValueType();
4296   unsigned NumElts = VT.getVectorNumElements();
4297
4298   SmallVector<SDValue, 2> SourceVecs;
4299   SmallVector<unsigned, 2> MinElts;
4300   SmallVector<unsigned, 2> MaxElts;
4301
4302   for (unsigned i = 0; i < NumElts; ++i) {
4303     SDValue V = Op.getOperand(i);
4304     if (V.getOpcode() == ISD::UNDEF)
4305       continue;
4306     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4307       // A shuffle can only come from building a vector from various
4308       // elements of other vectors.
4309       return SDValue();
4310     } else if (V.getOperand(0).getValueType().getVectorElementType() !=
4311                VT.getVectorElementType()) {
4312       // This code doesn't know how to handle shuffles where the vector
4313       // element types do not match (this happens because type legalization
4314       // promotes the return type of EXTRACT_VECTOR_ELT).
4315       // FIXME: It might be appropriate to extend this code to handle
4316       // mismatched types.
4317       return SDValue();
4318     }
4319
4320     // Record this extraction against the appropriate vector if possible...
4321     SDValue SourceVec = V.getOperand(0);
4322     // If the element number isn't a constant, we can't effectively
4323     // analyze what's going on.
4324     if (!isa<ConstantSDNode>(V.getOperand(1)))
4325       return SDValue();
4326     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4327     bool FoundSource = false;
4328     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
4329       if (SourceVecs[j] == SourceVec) {
4330         if (MinElts[j] > EltNo)
4331           MinElts[j] = EltNo;
4332         if (MaxElts[j] < EltNo)
4333           MaxElts[j] = EltNo;
4334         FoundSource = true;
4335         break;
4336       }
4337     }
4338
4339     // Or record a new source if not...
4340     if (!FoundSource) {
4341       SourceVecs.push_back(SourceVec);
4342       MinElts.push_back(EltNo);
4343       MaxElts.push_back(EltNo);
4344     }
4345   }
4346
4347   // Currently only do something sane when at most two source vectors
4348   // involved.
4349   if (SourceVecs.size() > 2)
4350     return SDValue();
4351
4352   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
4353   int VEXTOffsets[2] = {0, 0};
4354
4355   // This loop extracts the usage patterns of the source vectors
4356   // and prepares appropriate SDValues for a shuffle if possible.
4357   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
4358     if (SourceVecs[i].getValueType() == VT) {
4359       // No VEXT necessary
4360       ShuffleSrcs[i] = SourceVecs[i];
4361       VEXTOffsets[i] = 0;
4362       continue;
4363     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
4364       // It probably isn't worth padding out a smaller vector just to
4365       // break it down again in a shuffle.
4366       return SDValue();
4367     }
4368
4369     // Since only 64-bit and 128-bit vectors are legal on ARM and
4370     // we've eliminated the other cases...
4371     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
4372            "unexpected vector sizes in ReconstructShuffle");
4373
4374     if (MaxElts[i] - MinElts[i] >= NumElts) {
4375       // Span too large for a VEXT to cope
4376       return SDValue();
4377     }
4378
4379     if (MinElts[i] >= NumElts) {
4380       // The extraction can just take the second half
4381       VEXTOffsets[i] = NumElts;
4382       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4383                                    SourceVecs[i],
4384                                    DAG.getIntPtrConstant(NumElts));
4385     } else if (MaxElts[i] < NumElts) {
4386       // The extraction can just take the first half
4387       VEXTOffsets[i] = 0;
4388       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4389                                    SourceVecs[i],
4390                                    DAG.getIntPtrConstant(0));
4391     } else {
4392       // An actual VEXT is needed
4393       VEXTOffsets[i] = MinElts[i];
4394       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4395                                      SourceVecs[i],
4396                                      DAG.getIntPtrConstant(0));
4397       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4398                                      SourceVecs[i],
4399                                      DAG.getIntPtrConstant(NumElts));
4400       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
4401                                    DAG.getConstant(VEXTOffsets[i], MVT::i32));
4402     }
4403   }
4404
4405   SmallVector<int, 8> Mask;
4406
4407   for (unsigned i = 0; i < NumElts; ++i) {
4408     SDValue Entry = Op.getOperand(i);
4409     if (Entry.getOpcode() == ISD::UNDEF) {
4410       Mask.push_back(-1);
4411       continue;
4412     }
4413
4414     SDValue ExtractVec = Entry.getOperand(0);
4415     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
4416                                           .getOperand(1))->getSExtValue();
4417     if (ExtractVec == SourceVecs[0]) {
4418       Mask.push_back(ExtractElt - VEXTOffsets[0]);
4419     } else {
4420       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
4421     }
4422   }
4423
4424   // Final check before we try to produce nonsense...
4425   if (isShuffleMaskLegal(Mask, VT))
4426     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
4427                                 &Mask[0]);
4428
4429   return SDValue();
4430 }
4431
4432 /// isShuffleMaskLegal - Targets can use this to indicate that they only
4433 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
4434 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
4435 /// are assumed to be legal.
4436 bool
4437 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
4438                                       EVT VT) const {
4439   if (VT.getVectorNumElements() == 4 &&
4440       (VT.is128BitVector() || VT.is64BitVector())) {
4441     unsigned PFIndexes[4];
4442     for (unsigned i = 0; i != 4; ++i) {
4443       if (M[i] < 0)
4444         PFIndexes[i] = 8;
4445       else
4446         PFIndexes[i] = M[i];
4447     }
4448
4449     // Compute the index in the perfect shuffle table.
4450     unsigned PFTableIndex =
4451       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4452     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4453     unsigned Cost = (PFEntry >> 30);
4454
4455     if (Cost <= 4)
4456       return true;
4457   }
4458
4459   bool ReverseVEXT;
4460   unsigned Imm, WhichResult;
4461
4462   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4463   return (EltSize >= 32 ||
4464           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
4465           isVREVMask(M, VT, 64) ||
4466           isVREVMask(M, VT, 32) ||
4467           isVREVMask(M, VT, 16) ||
4468           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
4469           isVTBLMask(M, VT) ||
4470           isVTRNMask(M, VT, WhichResult) ||
4471           isVUZPMask(M, VT, WhichResult) ||
4472           isVZIPMask(M, VT, WhichResult) ||
4473           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
4474           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
4475           isVZIP_v_undef_Mask(M, VT, WhichResult));
4476 }
4477
4478 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4479 /// the specified operations to build the shuffle.
4480 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4481                                       SDValue RHS, SelectionDAG &DAG,
4482                                       DebugLoc dl) {
4483   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4484   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4485   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4486
4487   enum {
4488     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4489     OP_VREV,
4490     OP_VDUP0,
4491     OP_VDUP1,
4492     OP_VDUP2,
4493     OP_VDUP3,
4494     OP_VEXT1,
4495     OP_VEXT2,
4496     OP_VEXT3,
4497     OP_VUZPL, // VUZP, left result
4498     OP_VUZPR, // VUZP, right result
4499     OP_VZIPL, // VZIP, left result
4500     OP_VZIPR, // VZIP, right result
4501     OP_VTRNL, // VTRN, left result
4502     OP_VTRNR  // VTRN, right result
4503   };
4504
4505   if (OpNum == OP_COPY) {
4506     if (LHSID == (1*9+2)*9+3) return LHS;
4507     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4508     return RHS;
4509   }
4510
4511   SDValue OpLHS, OpRHS;
4512   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4513   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4514   EVT VT = OpLHS.getValueType();
4515
4516   switch (OpNum) {
4517   default: llvm_unreachable("Unknown shuffle opcode!");
4518   case OP_VREV:
4519     // VREV divides the vector in half and swaps within the half.
4520     if (VT.getVectorElementType() == MVT::i32 ||
4521         VT.getVectorElementType() == MVT::f32)
4522       return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
4523     // vrev <4 x i16> -> VREV32
4524     if (VT.getVectorElementType() == MVT::i16)
4525       return DAG.getNode(ARMISD::VREV32, dl, VT, OpLHS);
4526     // vrev <4 x i8> -> VREV16
4527     assert(VT.getVectorElementType() == MVT::i8);
4528     return DAG.getNode(ARMISD::VREV16, dl, VT, OpLHS);
4529   case OP_VDUP0:
4530   case OP_VDUP1:
4531   case OP_VDUP2:
4532   case OP_VDUP3:
4533     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
4534                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
4535   case OP_VEXT1:
4536   case OP_VEXT2:
4537   case OP_VEXT3:
4538     return DAG.getNode(ARMISD::VEXT, dl, VT,
4539                        OpLHS, OpRHS,
4540                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
4541   case OP_VUZPL:
4542   case OP_VUZPR:
4543     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4544                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
4545   case OP_VZIPL:
4546   case OP_VZIPR:
4547     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4548                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
4549   case OP_VTRNL:
4550   case OP_VTRNR:
4551     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4552                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
4553   }
4554 }
4555
4556 static SDValue LowerVECTOR_SHUFFLEv8i8(SDValue Op,
4557                                        ArrayRef<int> ShuffleMask,
4558                                        SelectionDAG &DAG) {
4559   // Check to see if we can use the VTBL instruction.
4560   SDValue V1 = Op.getOperand(0);
4561   SDValue V2 = Op.getOperand(1);
4562   DebugLoc DL = Op.getDebugLoc();
4563
4564   SmallVector<SDValue, 8> VTBLMask;
4565   for (ArrayRef<int>::iterator
4566          I = ShuffleMask.begin(), E = ShuffleMask.end(); I != E; ++I)
4567     VTBLMask.push_back(DAG.getConstant(*I, MVT::i32));
4568
4569   if (V2.getNode()->getOpcode() == ISD::UNDEF)
4570     return DAG.getNode(ARMISD::VTBL1, DL, MVT::v8i8, V1,
4571                        DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8,
4572                                    &VTBLMask[0], 8));
4573
4574   return DAG.getNode(ARMISD::VTBL2, DL, MVT::v8i8, V1, V2,
4575                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8,
4576                                  &VTBLMask[0], 8));
4577 }
4578
4579 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4580   SDValue V1 = Op.getOperand(0);
4581   SDValue V2 = Op.getOperand(1);
4582   DebugLoc dl = Op.getDebugLoc();
4583   EVT VT = Op.getValueType();
4584   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4585
4586   // Convert shuffles that are directly supported on NEON to target-specific
4587   // DAG nodes, instead of keeping them as shuffles and matching them again
4588   // during code selection.  This is more efficient and avoids the possibility
4589   // of inconsistencies between legalization and selection.
4590   // FIXME: floating-point vectors should be canonicalized to integer vectors
4591   // of the same time so that they get CSEd properly.
4592   ArrayRef<int> ShuffleMask = SVN->getMask();
4593
4594   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4595   if (EltSize <= 32) {
4596     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
4597       int Lane = SVN->getSplatIndex();
4598       // If this is undef splat, generate it via "just" vdup, if possible.
4599       if (Lane == -1) Lane = 0;
4600
4601       // Test if V1 is a SCALAR_TO_VECTOR.
4602       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4603         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
4604       }
4605       // Test if V1 is a BUILD_VECTOR which is equivalent to a SCALAR_TO_VECTOR
4606       // (and probably will turn into a SCALAR_TO_VECTOR once legalization
4607       // reaches it).
4608       if (Lane == 0 && V1.getOpcode() == ISD::BUILD_VECTOR &&
4609           !isa<ConstantSDNode>(V1.getOperand(0))) {
4610         bool IsScalarToVector = true;
4611         for (unsigned i = 1, e = V1.getNumOperands(); i != e; ++i)
4612           if (V1.getOperand(i).getOpcode() != ISD::UNDEF) {
4613             IsScalarToVector = false;
4614             break;
4615           }
4616         if (IsScalarToVector)
4617           return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
4618       }
4619       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
4620                          DAG.getConstant(Lane, MVT::i32));
4621     }
4622
4623     bool ReverseVEXT;
4624     unsigned Imm;
4625     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
4626       if (ReverseVEXT)
4627         std::swap(V1, V2);
4628       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
4629                          DAG.getConstant(Imm, MVT::i32));
4630     }
4631
4632     if (isVREVMask(ShuffleMask, VT, 64))
4633       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
4634     if (isVREVMask(ShuffleMask, VT, 32))
4635       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
4636     if (isVREVMask(ShuffleMask, VT, 16))
4637       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
4638
4639     // Check for Neon shuffles that modify both input vectors in place.
4640     // If both results are used, i.e., if there are two shuffles with the same
4641     // source operands and with masks corresponding to both results of one of
4642     // these operations, DAG memoization will ensure that a single node is
4643     // used for both shuffles.
4644     unsigned WhichResult;
4645     if (isVTRNMask(ShuffleMask, VT, WhichResult))
4646       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4647                          V1, V2).getValue(WhichResult);
4648     if (isVUZPMask(ShuffleMask, VT, WhichResult))
4649       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4650                          V1, V2).getValue(WhichResult);
4651     if (isVZIPMask(ShuffleMask, VT, WhichResult))
4652       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4653                          V1, V2).getValue(WhichResult);
4654
4655     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
4656       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4657                          V1, V1).getValue(WhichResult);
4658     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4659       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4660                          V1, V1).getValue(WhichResult);
4661     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4662       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4663                          V1, V1).getValue(WhichResult);
4664   }
4665
4666   // If the shuffle is not directly supported and it has 4 elements, use
4667   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4668   unsigned NumElts = VT.getVectorNumElements();
4669   if (NumElts == 4) {
4670     unsigned PFIndexes[4];
4671     for (unsigned i = 0; i != 4; ++i) {
4672       if (ShuffleMask[i] < 0)
4673         PFIndexes[i] = 8;
4674       else
4675         PFIndexes[i] = ShuffleMask[i];
4676     }
4677
4678     // Compute the index in the perfect shuffle table.
4679     unsigned PFTableIndex =
4680       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4681     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4682     unsigned Cost = (PFEntry >> 30);
4683
4684     if (Cost <= 4)
4685       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4686   }
4687
4688   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
4689   if (EltSize >= 32) {
4690     // Do the expansion with floating-point types, since that is what the VFP
4691     // registers are defined to use, and since i64 is not legal.
4692     EVT EltVT = EVT::getFloatingPointVT(EltSize);
4693     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
4694     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
4695     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
4696     SmallVector<SDValue, 8> Ops;
4697     for (unsigned i = 0; i < NumElts; ++i) {
4698       if (ShuffleMask[i] < 0)
4699         Ops.push_back(DAG.getUNDEF(EltVT));
4700       else
4701         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
4702                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
4703                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
4704                                                   MVT::i32)));
4705     }
4706     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
4707     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
4708   }
4709
4710   if (VT == MVT::v8i8) {
4711     SDValue NewOp = LowerVECTOR_SHUFFLEv8i8(Op, ShuffleMask, DAG);
4712     if (NewOp.getNode())
4713       return NewOp;
4714   }
4715
4716   return SDValue();
4717 }
4718
4719 static SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4720   // INSERT_VECTOR_ELT is legal only for immediate indexes.
4721   SDValue Lane = Op.getOperand(2);
4722   if (!isa<ConstantSDNode>(Lane))
4723     return SDValue();
4724
4725   return Op;
4726 }
4727
4728 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4729   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
4730   SDValue Lane = Op.getOperand(1);
4731   if (!isa<ConstantSDNode>(Lane))
4732     return SDValue();
4733
4734   SDValue Vec = Op.getOperand(0);
4735   if (Op.getValueType() == MVT::i32 &&
4736       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
4737     DebugLoc dl = Op.getDebugLoc();
4738     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
4739   }
4740
4741   return Op;
4742 }
4743
4744 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
4745   // The only time a CONCAT_VECTORS operation can have legal types is when
4746   // two 64-bit vectors are concatenated to a 128-bit vector.
4747   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
4748          "unexpected CONCAT_VECTORS");
4749   DebugLoc dl = Op.getDebugLoc();
4750   SDValue Val = DAG.getUNDEF(MVT::v2f64);
4751   SDValue Op0 = Op.getOperand(0);
4752   SDValue Op1 = Op.getOperand(1);
4753   if (Op0.getOpcode() != ISD::UNDEF)
4754     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4755                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
4756                       DAG.getIntPtrConstant(0));
4757   if (Op1.getOpcode() != ISD::UNDEF)
4758     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4759                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
4760                       DAG.getIntPtrConstant(1));
4761   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
4762 }
4763
4764 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
4765 /// element has been zero/sign-extended, depending on the isSigned parameter,
4766 /// from an integer type half its size.
4767 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
4768                                    bool isSigned) {
4769   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
4770   EVT VT = N->getValueType(0);
4771   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
4772     SDNode *BVN = N->getOperand(0).getNode();
4773     if (BVN->getValueType(0) != MVT::v4i32 ||
4774         BVN->getOpcode() != ISD::BUILD_VECTOR)
4775       return false;
4776     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4777     unsigned HiElt = 1 - LoElt;
4778     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
4779     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
4780     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
4781     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
4782     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
4783       return false;
4784     if (isSigned) {
4785       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
4786           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
4787         return true;
4788     } else {
4789       if (Hi0->isNullValue() && Hi1->isNullValue())
4790         return true;
4791     }
4792     return false;
4793   }
4794
4795   if (N->getOpcode() != ISD::BUILD_VECTOR)
4796     return false;
4797
4798   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
4799     SDNode *Elt = N->getOperand(i).getNode();
4800     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
4801       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4802       unsigned HalfSize = EltSize / 2;
4803       if (isSigned) {
4804         if (!isIntN(HalfSize, C->getSExtValue()))
4805           return false;
4806       } else {
4807         if (!isUIntN(HalfSize, C->getZExtValue()))
4808           return false;
4809       }
4810       continue;
4811     }
4812     return false;
4813   }
4814
4815   return true;
4816 }
4817
4818 /// isSignExtended - Check if a node is a vector value that is sign-extended
4819 /// or a constant BUILD_VECTOR with sign-extended elements.
4820 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
4821   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
4822     return true;
4823   if (isExtendedBUILD_VECTOR(N, DAG, true))
4824     return true;
4825   return false;
4826 }
4827
4828 /// isZeroExtended - Check if a node is a vector value that is zero-extended
4829 /// or a constant BUILD_VECTOR with zero-extended elements.
4830 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
4831   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
4832     return true;
4833   if (isExtendedBUILD_VECTOR(N, DAG, false))
4834     return true;
4835   return false;
4836 }
4837
4838 /// SkipExtension - For a node that is a SIGN_EXTEND, ZERO_EXTEND, extending
4839 /// load, or BUILD_VECTOR with extended elements, return the unextended value.
4840 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
4841   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
4842     return N->getOperand(0);
4843   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
4844     return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
4845                        LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
4846                        LD->isNonTemporal(), LD->isInvariant(),
4847                        LD->getAlignment());
4848   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
4849   // have been legalized as a BITCAST from v4i32.
4850   if (N->getOpcode() == ISD::BITCAST) {
4851     SDNode *BVN = N->getOperand(0).getNode();
4852     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
4853            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
4854     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4855     return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), MVT::v2i32,
4856                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
4857   }
4858   // Construct a new BUILD_VECTOR with elements truncated to half the size.
4859   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
4860   EVT VT = N->getValueType(0);
4861   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
4862   unsigned NumElts = VT.getVectorNumElements();
4863   MVT TruncVT = MVT::getIntegerVT(EltSize);
4864   SmallVector<SDValue, 8> Ops;
4865   for (unsigned i = 0; i != NumElts; ++i) {
4866     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
4867     const APInt &CInt = C->getAPIntValue();
4868     // Element types smaller than 32 bits are not legal, so use i32 elements.
4869     // The values are implicitly truncated so sext vs. zext doesn't matter.
4870     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
4871   }
4872   return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
4873                      MVT::getVectorVT(TruncVT, NumElts), Ops.data(), NumElts);
4874 }
4875
4876 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
4877   unsigned Opcode = N->getOpcode();
4878   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
4879     SDNode *N0 = N->getOperand(0).getNode();
4880     SDNode *N1 = N->getOperand(1).getNode();
4881     return N0->hasOneUse() && N1->hasOneUse() &&
4882       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
4883   }
4884   return false;
4885 }
4886
4887 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
4888   unsigned Opcode = N->getOpcode();
4889   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
4890     SDNode *N0 = N->getOperand(0).getNode();
4891     SDNode *N1 = N->getOperand(1).getNode();
4892     return N0->hasOneUse() && N1->hasOneUse() &&
4893       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
4894   }
4895   return false;
4896 }
4897
4898 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
4899   // Multiplications are only custom-lowered for 128-bit vectors so that
4900   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
4901   EVT VT = Op.getValueType();
4902   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
4903   SDNode *N0 = Op.getOperand(0).getNode();
4904   SDNode *N1 = Op.getOperand(1).getNode();
4905   unsigned NewOpc = 0;
4906   bool isMLA = false;
4907   bool isN0SExt = isSignExtended(N0, DAG);
4908   bool isN1SExt = isSignExtended(N1, DAG);
4909   if (isN0SExt && isN1SExt)
4910     NewOpc = ARMISD::VMULLs;
4911   else {
4912     bool isN0ZExt = isZeroExtended(N0, DAG);
4913     bool isN1ZExt = isZeroExtended(N1, DAG);
4914     if (isN0ZExt && isN1ZExt)
4915       NewOpc = ARMISD::VMULLu;
4916     else if (isN1SExt || isN1ZExt) {
4917       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
4918       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
4919       if (isN1SExt && isAddSubSExt(N0, DAG)) {
4920         NewOpc = ARMISD::VMULLs;
4921         isMLA = true;
4922       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
4923         NewOpc = ARMISD::VMULLu;
4924         isMLA = true;
4925       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
4926         std::swap(N0, N1);
4927         NewOpc = ARMISD::VMULLu;
4928         isMLA = true;
4929       }
4930     }
4931
4932     if (!NewOpc) {
4933       if (VT == MVT::v2i64)
4934         // Fall through to expand this.  It is not legal.
4935         return SDValue();
4936       else
4937         // Other vector multiplications are legal.
4938         return Op;
4939     }
4940   }
4941
4942   // Legalize to a VMULL instruction.
4943   DebugLoc DL = Op.getDebugLoc();
4944   SDValue Op0;
4945   SDValue Op1 = SkipExtension(N1, DAG);
4946   if (!isMLA) {
4947     Op0 = SkipExtension(N0, DAG);
4948     assert(Op0.getValueType().is64BitVector() &&
4949            Op1.getValueType().is64BitVector() &&
4950            "unexpected types for extended operands to VMULL");
4951     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
4952   }
4953
4954   // Optimizing (zext A + zext B) * C, to (VMULL A, C) + (VMULL B, C) during
4955   // isel lowering to take advantage of no-stall back to back vmul + vmla.
4956   //   vmull q0, d4, d6
4957   //   vmlal q0, d5, d6
4958   // is faster than
4959   //   vaddl q0, d4, d5
4960   //   vmovl q1, d6
4961   //   vmul  q0, q0, q1
4962   SDValue N00 = SkipExtension(N0->getOperand(0).getNode(), DAG);
4963   SDValue N01 = SkipExtension(N0->getOperand(1).getNode(), DAG);
4964   EVT Op1VT = Op1.getValueType();
4965   return DAG.getNode(N0->getOpcode(), DL, VT,
4966                      DAG.getNode(NewOpc, DL, VT,
4967                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
4968                      DAG.getNode(NewOpc, DL, VT,
4969                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
4970 }
4971
4972 static SDValue
4973 LowerSDIV_v4i8(SDValue X, SDValue Y, DebugLoc dl, SelectionDAG &DAG) {
4974   // Convert to float
4975   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
4976   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
4977   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
4978   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
4979   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
4980   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
4981   // Get reciprocal estimate.
4982   // float4 recip = vrecpeq_f32(yf);
4983   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4984                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), Y);
4985   // Because char has a smaller range than uchar, we can actually get away
4986   // without any newton steps.  This requires that we use a weird bias
4987   // of 0xb000, however (again, this has been exhaustively tested).
4988   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
4989   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
4990   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
4991   Y = DAG.getConstant(0xb000, MVT::i32);
4992   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
4993   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
4994   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
4995   // Convert back to short.
4996   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
4997   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
4998   return X;
4999 }
5000
5001 static SDValue
5002 LowerSDIV_v4i16(SDValue N0, SDValue N1, DebugLoc dl, SelectionDAG &DAG) {
5003   SDValue N2;
5004   // Convert to float.
5005   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
5006   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
5007   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
5008   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
5009   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
5010   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
5011
5012   // Use reciprocal estimate and one refinement step.
5013   // float4 recip = vrecpeq_f32(yf);
5014   // recip *= vrecpsq_f32(yf, recip);
5015   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5016                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
5017   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5018                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
5019                    N1, N2);
5020   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
5021   // Because short has a smaller range than ushort, we can actually get away
5022   // with only a single newton step.  This requires that we use a weird bias
5023   // of 89, however (again, this has been exhaustively tested).
5024   // float4 result = as_float4(as_int4(xf*recip) + 0x89);
5025   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
5026   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
5027   N1 = DAG.getConstant(0x89, MVT::i32);
5028   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
5029   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
5030   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
5031   // Convert back to integer and return.
5032   // return vmovn_s32(vcvt_s32_f32(result));
5033   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
5034   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
5035   return N0;
5036 }
5037
5038 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
5039   EVT VT = Op.getValueType();
5040   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
5041          "unexpected type for custom-lowering ISD::SDIV");
5042
5043   DebugLoc dl = Op.getDebugLoc();
5044   SDValue N0 = Op.getOperand(0);
5045   SDValue N1 = Op.getOperand(1);
5046   SDValue N2, N3;
5047
5048   if (VT == MVT::v8i8) {
5049     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
5050     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
5051
5052     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5053                      DAG.getIntPtrConstant(4));
5054     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5055                      DAG.getIntPtrConstant(4));
5056     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5057                      DAG.getIntPtrConstant(0));
5058     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5059                      DAG.getIntPtrConstant(0));
5060
5061     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
5062     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
5063
5064     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
5065     N0 = LowerCONCAT_VECTORS(N0, DAG);
5066
5067     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
5068     return N0;
5069   }
5070   return LowerSDIV_v4i16(N0, N1, dl, DAG);
5071 }
5072
5073 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
5074   EVT VT = Op.getValueType();
5075   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
5076          "unexpected type for custom-lowering ISD::UDIV");
5077
5078   DebugLoc dl = Op.getDebugLoc();
5079   SDValue N0 = Op.getOperand(0);
5080   SDValue N1 = Op.getOperand(1);
5081   SDValue N2, N3;
5082
5083   if (VT == MVT::v8i8) {
5084     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
5085     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
5086
5087     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5088                      DAG.getIntPtrConstant(4));
5089     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5090                      DAG.getIntPtrConstant(4));
5091     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5092                      DAG.getIntPtrConstant(0));
5093     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5094                      DAG.getIntPtrConstant(0));
5095
5096     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
5097     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
5098
5099     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
5100     N0 = LowerCONCAT_VECTORS(N0, DAG);
5101
5102     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
5103                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, MVT::i32),
5104                      N0);
5105     return N0;
5106   }
5107
5108   // v4i16 sdiv ... Convert to float.
5109   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
5110   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
5111   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
5112   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
5113   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
5114   SDValue BN1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
5115
5116   // Use reciprocal estimate and two refinement steps.
5117   // float4 recip = vrecpeq_f32(yf);
5118   // recip *= vrecpsq_f32(yf, recip);
5119   // recip *= vrecpsq_f32(yf, recip);
5120   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5121                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), BN1);
5122   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5123                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
5124                    BN1, N2);
5125   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
5126   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5127                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
5128                    BN1, N2);
5129   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
5130   // Simply multiplying by the reciprocal estimate can leave us a few ulps
5131   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
5132   // and that it will never cause us to return an answer too large).
5133   // float4 result = as_float4(as_int4(xf*recip) + 2);
5134   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
5135   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
5136   N1 = DAG.getConstant(2, MVT::i32);
5137   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
5138   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
5139   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
5140   // Convert back to integer and return.
5141   // return vmovn_u32(vcvt_s32_f32(result));
5142   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
5143   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
5144   return N0;
5145 }
5146
5147 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
5148   EVT VT = Op.getNode()->getValueType(0);
5149   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
5150
5151   unsigned Opc;
5152   bool ExtraOp = false;
5153   switch (Op.getOpcode()) {
5154   default: llvm_unreachable("Invalid code");
5155   case ISD::ADDC: Opc = ARMISD::ADDC; break;
5156   case ISD::ADDE: Opc = ARMISD::ADDE; ExtraOp = true; break;
5157   case ISD::SUBC: Opc = ARMISD::SUBC; break;
5158   case ISD::SUBE: Opc = ARMISD::SUBE; ExtraOp = true; break;
5159   }
5160
5161   if (!ExtraOp)
5162     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
5163                        Op.getOperand(1));
5164   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
5165                      Op.getOperand(1), Op.getOperand(2));
5166 }
5167
5168 static SDValue LowerAtomicLoadStore(SDValue Op, SelectionDAG &DAG) {
5169   // Monotonic load/store is legal for all targets
5170   if (cast<AtomicSDNode>(Op)->getOrdering() <= Monotonic)
5171     return Op;
5172
5173   // Aquire/Release load/store is not legal for targets without a
5174   // dmb or equivalent available.
5175   return SDValue();
5176 }
5177
5178
5179 static void
5180 ReplaceATOMIC_OP_64(SDNode *Node, SmallVectorImpl<SDValue>& Results,
5181                     SelectionDAG &DAG, unsigned NewOp) {
5182   DebugLoc dl = Node->getDebugLoc();
5183   assert (Node->getValueType(0) == MVT::i64 &&
5184           "Only know how to expand i64 atomics");
5185
5186   SmallVector<SDValue, 6> Ops;
5187   Ops.push_back(Node->getOperand(0)); // Chain
5188   Ops.push_back(Node->getOperand(1)); // Ptr
5189   // Low part of Val1
5190   Ops.push_back(DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5191                             Node->getOperand(2), DAG.getIntPtrConstant(0)));
5192   // High part of Val1
5193   Ops.push_back(DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5194                             Node->getOperand(2), DAG.getIntPtrConstant(1)));
5195   if (NewOp == ARMISD::ATOMCMPXCHG64_DAG) {
5196     // High part of Val1
5197     Ops.push_back(DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5198                               Node->getOperand(3), DAG.getIntPtrConstant(0)));
5199     // High part of Val2
5200     Ops.push_back(DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5201                               Node->getOperand(3), DAG.getIntPtrConstant(1)));
5202   }
5203   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
5204   SDValue Result =
5205     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops.data(), Ops.size(), MVT::i64,
5206                             cast<MemSDNode>(Node)->getMemOperand());
5207   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1) };
5208   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
5209   Results.push_back(Result.getValue(2));
5210 }
5211
5212 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
5213   switch (Op.getOpcode()) {
5214   default: llvm_unreachable("Don't know how to custom lower this!");
5215   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
5216   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
5217   case ISD::GlobalAddress:
5218     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
5219       LowerGlobalAddressELF(Op, DAG);
5220   case ISD::GlobalTLSAddress: return LowerGlobalTLSAddress(Op, DAG);
5221   case ISD::SELECT:        return LowerSELECT(Op, DAG);
5222   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
5223   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
5224   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
5225   case ISD::VASTART:       return LowerVASTART(Op, DAG);
5226   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
5227   case ISD::ATOMIC_FENCE:  return LowerATOMIC_FENCE(Op, DAG, Subtarget);
5228   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
5229   case ISD::SINT_TO_FP:
5230   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
5231   case ISD::FP_TO_SINT:
5232   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
5233   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
5234   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
5235   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
5236   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
5237   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
5238   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
5239   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
5240                                                                Subtarget);
5241   case ISD::BITCAST:       return ExpandBITCAST(Op.getNode(), DAG);
5242   case ISD::SHL:
5243   case ISD::SRL:
5244   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
5245   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
5246   case ISD::SRL_PARTS:
5247   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
5248   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
5249   case ISD::SETCC:         return LowerVSETCC(Op, DAG);
5250   case ISD::ConstantFP:    return LowerConstantFP(Op, DAG, Subtarget);
5251   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
5252   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
5253   case ISD::INSERT_VECTOR_ELT: return LowerINSERT_VECTOR_ELT(Op, DAG);
5254   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
5255   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
5256   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
5257   case ISD::MUL:           return LowerMUL(Op, DAG);
5258   case ISD::SDIV:          return LowerSDIV(Op, DAG);
5259   case ISD::UDIV:          return LowerUDIV(Op, DAG);
5260   case ISD::ADDC:
5261   case ISD::ADDE:
5262   case ISD::SUBC:
5263   case ISD::SUBE:          return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
5264   case ISD::ATOMIC_LOAD:
5265   case ISD::ATOMIC_STORE:  return LowerAtomicLoadStore(Op, DAG);
5266   }
5267 }
5268
5269 /// ReplaceNodeResults - Replace the results of node with an illegal result
5270 /// type with new values built out of custom code.
5271 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
5272                                            SmallVectorImpl<SDValue>&Results,
5273                                            SelectionDAG &DAG) const {
5274   SDValue Res;
5275   switch (N->getOpcode()) {
5276   default:
5277     llvm_unreachable("Don't know how to custom expand this!");
5278   case ISD::BITCAST:
5279     Res = ExpandBITCAST(N, DAG);
5280     break;
5281   case ISD::SRL:
5282   case ISD::SRA:
5283     Res = Expand64BitShift(N, DAG, Subtarget);
5284     break;
5285   case ISD::ATOMIC_LOAD_ADD:
5286     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMADD64_DAG);
5287     return;
5288   case ISD::ATOMIC_LOAD_AND:
5289     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMAND64_DAG);
5290     return;
5291   case ISD::ATOMIC_LOAD_NAND:
5292     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMNAND64_DAG);
5293     return;
5294   case ISD::ATOMIC_LOAD_OR:
5295     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMOR64_DAG);
5296     return;
5297   case ISD::ATOMIC_LOAD_SUB:
5298     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMSUB64_DAG);
5299     return;
5300   case ISD::ATOMIC_LOAD_XOR:
5301     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMXOR64_DAG);
5302     return;
5303   case ISD::ATOMIC_SWAP:
5304     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMSWAP64_DAG);
5305     return;
5306   case ISD::ATOMIC_CMP_SWAP:
5307     ReplaceATOMIC_OP_64(N, Results, DAG, ARMISD::ATOMCMPXCHG64_DAG);
5308     return;
5309   }
5310   if (Res.getNode())
5311     Results.push_back(Res);
5312 }
5313
5314 //===----------------------------------------------------------------------===//
5315 //                           ARM Scheduler Hooks
5316 //===----------------------------------------------------------------------===//
5317
5318 MachineBasicBlock *
5319 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
5320                                      MachineBasicBlock *BB,
5321                                      unsigned Size) const {
5322   unsigned dest    = MI->getOperand(0).getReg();
5323   unsigned ptr     = MI->getOperand(1).getReg();
5324   unsigned oldval  = MI->getOperand(2).getReg();
5325   unsigned newval  = MI->getOperand(3).getReg();
5326   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5327   DebugLoc dl = MI->getDebugLoc();
5328   bool isThumb2 = Subtarget->isThumb2();
5329
5330   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
5331   unsigned scratch = MRI.createVirtualRegister(isThumb2 ?
5332     (const TargetRegisterClass*)&ARM::rGPRRegClass :
5333     (const TargetRegisterClass*)&ARM::GPRRegClass);
5334
5335   if (isThumb2) {
5336     MRI.constrainRegClass(dest, &ARM::rGPRRegClass);
5337     MRI.constrainRegClass(oldval, &ARM::rGPRRegClass);
5338     MRI.constrainRegClass(newval, &ARM::rGPRRegClass);
5339   }
5340
5341   unsigned ldrOpc, strOpc;
5342   switch (Size) {
5343   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
5344   case 1:
5345     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
5346     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
5347     break;
5348   case 2:
5349     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
5350     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
5351     break;
5352   case 4:
5353     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
5354     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
5355     break;
5356   }
5357
5358   MachineFunction *MF = BB->getParent();
5359   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5360   MachineFunction::iterator It = BB;
5361   ++It; // insert the new blocks after the current block
5362
5363   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
5364   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
5365   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5366   MF->insert(It, loop1MBB);
5367   MF->insert(It, loop2MBB);
5368   MF->insert(It, exitMBB);
5369
5370   // Transfer the remainder of BB and its successor edges to exitMBB.
5371   exitMBB->splice(exitMBB->begin(), BB,
5372                   llvm::next(MachineBasicBlock::iterator(MI)),
5373                   BB->end());
5374   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5375
5376   //  thisMBB:
5377   //   ...
5378   //   fallthrough --> loop1MBB
5379   BB->addSuccessor(loop1MBB);
5380
5381   // loop1MBB:
5382   //   ldrex dest, [ptr]
5383   //   cmp dest, oldval
5384   //   bne exitMBB
5385   BB = loop1MBB;
5386   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr);
5387   if (ldrOpc == ARM::t2LDREX)
5388     MIB.addImm(0);
5389   AddDefaultPred(MIB);
5390   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
5391                  .addReg(dest).addReg(oldval));
5392   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5393     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5394   BB->addSuccessor(loop2MBB);
5395   BB->addSuccessor(exitMBB);
5396
5397   // loop2MBB:
5398   //   strex scratch, newval, [ptr]
5399   //   cmp scratch, #0
5400   //   bne loop1MBB
5401   BB = loop2MBB;
5402   MIB = BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval).addReg(ptr);
5403   if (strOpc == ARM::t2STREX)
5404     MIB.addImm(0);
5405   AddDefaultPred(MIB);
5406   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5407                  .addReg(scratch).addImm(0));
5408   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5409     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5410   BB->addSuccessor(loop1MBB);
5411   BB->addSuccessor(exitMBB);
5412
5413   //  exitMBB:
5414   //   ...
5415   BB = exitMBB;
5416
5417   MI->eraseFromParent();   // The instruction is gone now.
5418
5419   return BB;
5420 }
5421
5422 MachineBasicBlock *
5423 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
5424                                     unsigned Size, unsigned BinOpcode) const {
5425   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5426   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5427
5428   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5429   MachineFunction *MF = BB->getParent();
5430   MachineFunction::iterator It = BB;
5431   ++It;
5432
5433   unsigned dest = MI->getOperand(0).getReg();
5434   unsigned ptr = MI->getOperand(1).getReg();
5435   unsigned incr = MI->getOperand(2).getReg();
5436   DebugLoc dl = MI->getDebugLoc();
5437   bool isThumb2 = Subtarget->isThumb2();
5438
5439   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
5440   if (isThumb2) {
5441     MRI.constrainRegClass(dest, &ARM::rGPRRegClass);
5442     MRI.constrainRegClass(ptr, &ARM::rGPRRegClass);
5443   }
5444
5445   unsigned ldrOpc, strOpc;
5446   switch (Size) {
5447   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
5448   case 1:
5449     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
5450     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
5451     break;
5452   case 2:
5453     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
5454     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
5455     break;
5456   case 4:
5457     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
5458     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
5459     break;
5460   }
5461
5462   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5463   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5464   MF->insert(It, loopMBB);
5465   MF->insert(It, exitMBB);
5466
5467   // Transfer the remainder of BB and its successor edges to exitMBB.
5468   exitMBB->splice(exitMBB->begin(), BB,
5469                   llvm::next(MachineBasicBlock::iterator(MI)),
5470                   BB->end());
5471   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5472
5473   const TargetRegisterClass *TRC = isThumb2 ?
5474     (const TargetRegisterClass*)&ARM::rGPRRegClass :
5475     (const TargetRegisterClass*)&ARM::GPRRegClass;
5476   unsigned scratch = MRI.createVirtualRegister(TRC);
5477   unsigned scratch2 = (!BinOpcode) ? incr : MRI.createVirtualRegister(TRC);
5478
5479   //  thisMBB:
5480   //   ...
5481   //   fallthrough --> loopMBB
5482   BB->addSuccessor(loopMBB);
5483
5484   //  loopMBB:
5485   //   ldrex dest, ptr
5486   //   <binop> scratch2, dest, incr
5487   //   strex scratch, scratch2, ptr
5488   //   cmp scratch, #0
5489   //   bne- loopMBB
5490   //   fallthrough --> exitMBB
5491   BB = loopMBB;
5492   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr);
5493   if (ldrOpc == ARM::t2LDREX)
5494     MIB.addImm(0);
5495   AddDefaultPred(MIB);
5496   if (BinOpcode) {
5497     // operand order needs to go the other way for NAND
5498     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
5499       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
5500                      addReg(incr).addReg(dest)).addReg(0);
5501     else
5502       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
5503                      addReg(dest).addReg(incr)).addReg(0);
5504   }
5505
5506   MIB = BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2).addReg(ptr);
5507   if (strOpc == ARM::t2STREX)
5508     MIB.addImm(0);
5509   AddDefaultPred(MIB);
5510   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5511                  .addReg(scratch).addImm(0));
5512   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5513     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5514
5515   BB->addSuccessor(loopMBB);
5516   BB->addSuccessor(exitMBB);
5517
5518   //  exitMBB:
5519   //   ...
5520   BB = exitMBB;
5521
5522   MI->eraseFromParent();   // The instruction is gone now.
5523
5524   return BB;
5525 }
5526
5527 MachineBasicBlock *
5528 ARMTargetLowering::EmitAtomicBinaryMinMax(MachineInstr *MI,
5529                                           MachineBasicBlock *BB,
5530                                           unsigned Size,
5531                                           bool signExtend,
5532                                           ARMCC::CondCodes Cond) const {
5533   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5534
5535   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5536   MachineFunction *MF = BB->getParent();
5537   MachineFunction::iterator It = BB;
5538   ++It;
5539
5540   unsigned dest = MI->getOperand(0).getReg();
5541   unsigned ptr = MI->getOperand(1).getReg();
5542   unsigned incr = MI->getOperand(2).getReg();
5543   unsigned oldval = dest;
5544   DebugLoc dl = MI->getDebugLoc();
5545   bool isThumb2 = Subtarget->isThumb2();
5546
5547   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
5548   if (isThumb2) {
5549     MRI.constrainRegClass(dest, &ARM::rGPRRegClass);
5550     MRI.constrainRegClass(ptr, &ARM::rGPRRegClass);
5551   }
5552
5553   unsigned ldrOpc, strOpc, extendOpc;
5554   switch (Size) {
5555   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
5556   case 1:
5557     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
5558     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
5559     extendOpc = isThumb2 ? ARM::t2SXTB : ARM::SXTB;
5560     break;
5561   case 2:
5562     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
5563     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
5564     extendOpc = isThumb2 ? ARM::t2SXTH : ARM::SXTH;
5565     break;
5566   case 4:
5567     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
5568     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
5569     extendOpc = 0;
5570     break;
5571   }
5572
5573   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5574   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5575   MF->insert(It, loopMBB);
5576   MF->insert(It, exitMBB);
5577
5578   // Transfer the remainder of BB and its successor edges to exitMBB.
5579   exitMBB->splice(exitMBB->begin(), BB,
5580                   llvm::next(MachineBasicBlock::iterator(MI)),
5581                   BB->end());
5582   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5583
5584   const TargetRegisterClass *TRC = isThumb2 ?
5585     (const TargetRegisterClass*)&ARM::rGPRRegClass :
5586     (const TargetRegisterClass*)&ARM::GPRRegClass;
5587   unsigned scratch = MRI.createVirtualRegister(TRC);
5588   unsigned scratch2 = MRI.createVirtualRegister(TRC);
5589
5590   //  thisMBB:
5591   //   ...
5592   //   fallthrough --> loopMBB
5593   BB->addSuccessor(loopMBB);
5594
5595   //  loopMBB:
5596   //   ldrex dest, ptr
5597   //   (sign extend dest, if required)
5598   //   cmp dest, incr
5599   //   cmov.cond scratch2, dest, incr
5600   //   strex scratch, scratch2, ptr
5601   //   cmp scratch, #0
5602   //   bne- loopMBB
5603   //   fallthrough --> exitMBB
5604   BB = loopMBB;
5605   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr);
5606   if (ldrOpc == ARM::t2LDREX)
5607     MIB.addImm(0);
5608   AddDefaultPred(MIB);
5609
5610   // Sign extend the value, if necessary.
5611   if (signExtend && extendOpc) {
5612     oldval = MRI.createVirtualRegister(&ARM::GPRRegClass);
5613     AddDefaultPred(BuildMI(BB, dl, TII->get(extendOpc), oldval)
5614                      .addReg(dest)
5615                      .addImm(0));
5616   }
5617
5618   // Build compare and cmov instructions.
5619   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
5620                  .addReg(oldval).addReg(incr));
5621   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2MOVCCr : ARM::MOVCCr), scratch2)
5622          .addReg(oldval).addReg(incr).addImm(Cond).addReg(ARM::CPSR);
5623
5624   MIB = BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2).addReg(ptr);
5625   if (strOpc == ARM::t2STREX)
5626     MIB.addImm(0);
5627   AddDefaultPred(MIB);
5628   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5629                  .addReg(scratch).addImm(0));
5630   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5631     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5632
5633   BB->addSuccessor(loopMBB);
5634   BB->addSuccessor(exitMBB);
5635
5636   //  exitMBB:
5637   //   ...
5638   BB = exitMBB;
5639
5640   MI->eraseFromParent();   // The instruction is gone now.
5641
5642   return BB;
5643 }
5644
5645 MachineBasicBlock *
5646 ARMTargetLowering::EmitAtomicBinary64(MachineInstr *MI, MachineBasicBlock *BB,
5647                                       unsigned Op1, unsigned Op2,
5648                                       bool NeedsCarry, bool IsCmpxchg) const {
5649   // This also handles ATOMIC_SWAP, indicated by Op1==0.
5650   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5651
5652   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5653   MachineFunction *MF = BB->getParent();
5654   MachineFunction::iterator It = BB;
5655   ++It;
5656
5657   unsigned destlo = MI->getOperand(0).getReg();
5658   unsigned desthi = MI->getOperand(1).getReg();
5659   unsigned ptr = MI->getOperand(2).getReg();
5660   unsigned vallo = MI->getOperand(3).getReg();
5661   unsigned valhi = MI->getOperand(4).getReg();
5662   DebugLoc dl = MI->getDebugLoc();
5663   bool isThumb2 = Subtarget->isThumb2();
5664
5665   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
5666   if (isThumb2) {
5667     MRI.constrainRegClass(destlo, &ARM::rGPRRegClass);
5668     MRI.constrainRegClass(desthi, &ARM::rGPRRegClass);
5669     MRI.constrainRegClass(ptr, &ARM::rGPRRegClass);
5670   }
5671
5672   unsigned ldrOpc = isThumb2 ? ARM::t2LDREXD : ARM::LDREXD;
5673   unsigned strOpc = isThumb2 ? ARM::t2STREXD : ARM::STREXD;
5674
5675   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5676   MachineBasicBlock *contBB = 0, *cont2BB = 0;
5677   if (IsCmpxchg) {
5678     contBB = MF->CreateMachineBasicBlock(LLVM_BB);
5679     cont2BB = MF->CreateMachineBasicBlock(LLVM_BB);
5680   }
5681   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5682   MF->insert(It, loopMBB);
5683   if (IsCmpxchg) {
5684     MF->insert(It, contBB);
5685     MF->insert(It, cont2BB);
5686   }
5687   MF->insert(It, exitMBB);
5688
5689   // Transfer the remainder of BB and its successor edges to exitMBB.
5690   exitMBB->splice(exitMBB->begin(), BB,
5691                   llvm::next(MachineBasicBlock::iterator(MI)),
5692                   BB->end());
5693   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5694
5695   const TargetRegisterClass *TRC = isThumb2 ?
5696     (const TargetRegisterClass*)&ARM::tGPRRegClass :
5697     (const TargetRegisterClass*)&ARM::GPRRegClass;
5698   unsigned storesuccess = MRI.createVirtualRegister(TRC);
5699
5700   //  thisMBB:
5701   //   ...
5702   //   fallthrough --> loopMBB
5703   BB->addSuccessor(loopMBB);
5704
5705   //  loopMBB:
5706   //   ldrexd r2, r3, ptr
5707   //   <binopa> r0, r2, incr
5708   //   <binopb> r1, r3, incr
5709   //   strexd storesuccess, r0, r1, ptr
5710   //   cmp storesuccess, #0
5711   //   bne- loopMBB
5712   //   fallthrough --> exitMBB
5713   //
5714   // Note that the registers are explicitly specified because there is not any
5715   // way to force the register allocator to allocate a register pair.
5716   //
5717   // FIXME: The hardcoded registers are not necessary for Thumb2, but we
5718   // need to properly enforce the restriction that the two output registers
5719   // for ldrexd must be different.
5720   BB = loopMBB;
5721   // Load
5722   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc))
5723                  .addReg(ARM::R2, RegState::Define)
5724                  .addReg(ARM::R3, RegState::Define).addReg(ptr));
5725   // Copy r2/r3 into dest.  (This copy will normally be coalesced.)
5726   BuildMI(BB, dl, TII->get(TargetOpcode::COPY), destlo).addReg(ARM::R2);
5727   BuildMI(BB, dl, TII->get(TargetOpcode::COPY), desthi).addReg(ARM::R3);
5728
5729   if (IsCmpxchg) {
5730     // Add early exit
5731     for (unsigned i = 0; i < 2; i++) {
5732       AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr :
5733                                                          ARM::CMPrr))
5734                      .addReg(i == 0 ? destlo : desthi)
5735                      .addReg(i == 0 ? vallo : valhi));
5736       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5737         .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5738       BB->addSuccessor(exitMBB);
5739       BB->addSuccessor(i == 0 ? contBB : cont2BB);
5740       BB = (i == 0 ? contBB : cont2BB);
5741     }
5742
5743     // Copy to physregs for strexd
5744     unsigned setlo = MI->getOperand(5).getReg();
5745     unsigned sethi = MI->getOperand(6).getReg();
5746     BuildMI(BB, dl, TII->get(TargetOpcode::COPY), ARM::R0).addReg(setlo);
5747     BuildMI(BB, dl, TII->get(TargetOpcode::COPY), ARM::R1).addReg(sethi);
5748   } else if (Op1) {
5749     // Perform binary operation
5750     AddDefaultPred(BuildMI(BB, dl, TII->get(Op1), ARM::R0)
5751                    .addReg(destlo).addReg(vallo))
5752         .addReg(NeedsCarry ? ARM::CPSR : 0, getDefRegState(NeedsCarry));
5753     AddDefaultPred(BuildMI(BB, dl, TII->get(Op2), ARM::R1)
5754                    .addReg(desthi).addReg(valhi)).addReg(0);
5755   } else {
5756     // Copy to physregs for strexd
5757     BuildMI(BB, dl, TII->get(TargetOpcode::COPY), ARM::R0).addReg(vallo);
5758     BuildMI(BB, dl, TII->get(TargetOpcode::COPY), ARM::R1).addReg(valhi);
5759   }
5760
5761   // Store
5762   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), storesuccess)
5763                  .addReg(ARM::R0).addReg(ARM::R1).addReg(ptr));
5764   // Cmp+jump
5765   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5766                  .addReg(storesuccess).addImm(0));
5767   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5768     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5769
5770   BB->addSuccessor(loopMBB);
5771   BB->addSuccessor(exitMBB);
5772
5773   //  exitMBB:
5774   //   ...
5775   BB = exitMBB;
5776
5777   MI->eraseFromParent();   // The instruction is gone now.
5778
5779   return BB;
5780 }
5781
5782 /// SetupEntryBlockForSjLj - Insert code into the entry block that creates and
5783 /// registers the function context.
5784 void ARMTargetLowering::
5785 SetupEntryBlockForSjLj(MachineInstr *MI, MachineBasicBlock *MBB,
5786                        MachineBasicBlock *DispatchBB, int FI) const {
5787   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5788   DebugLoc dl = MI->getDebugLoc();
5789   MachineFunction *MF = MBB->getParent();
5790   MachineRegisterInfo *MRI = &MF->getRegInfo();
5791   MachineConstantPool *MCP = MF->getConstantPool();
5792   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
5793   const Function *F = MF->getFunction();
5794
5795   bool isThumb = Subtarget->isThumb();
5796   bool isThumb2 = Subtarget->isThumb2();
5797
5798   unsigned PCLabelId = AFI->createPICLabelUId();
5799   unsigned PCAdj = (isThumb || isThumb2) ? 4 : 8;
5800   ARMConstantPoolValue *CPV =
5801     ARMConstantPoolMBB::Create(F->getContext(), DispatchBB, PCLabelId, PCAdj);
5802   unsigned CPI = MCP->getConstantPoolIndex(CPV, 4);
5803
5804   const TargetRegisterClass *TRC = isThumb ?
5805     (const TargetRegisterClass*)&ARM::tGPRRegClass :
5806     (const TargetRegisterClass*)&ARM::GPRRegClass;
5807
5808   // Grab constant pool and fixed stack memory operands.
5809   MachineMemOperand *CPMMO =
5810     MF->getMachineMemOperand(MachinePointerInfo::getConstantPool(),
5811                              MachineMemOperand::MOLoad, 4, 4);
5812
5813   MachineMemOperand *FIMMOSt =
5814     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
5815                              MachineMemOperand::MOStore, 4, 4);
5816
5817   // Load the address of the dispatch MBB into the jump buffer.
5818   if (isThumb2) {
5819     // Incoming value: jbuf
5820     //   ldr.n  r5, LCPI1_1
5821     //   orr    r5, r5, #1
5822     //   add    r5, pc
5823     //   str    r5, [$jbuf, #+4] ; &jbuf[1]
5824     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
5825     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2LDRpci), NewVReg1)
5826                    .addConstantPoolIndex(CPI)
5827                    .addMemOperand(CPMMO));
5828     // Set the low bit because of thumb mode.
5829     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
5830     AddDefaultCC(
5831       AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2ORRri), NewVReg2)
5832                      .addReg(NewVReg1, RegState::Kill)
5833                      .addImm(0x01)));
5834     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
5835     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg3)
5836       .addReg(NewVReg2, RegState::Kill)
5837       .addImm(PCLabelId);
5838     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2STRi12))
5839                    .addReg(NewVReg3, RegState::Kill)
5840                    .addFrameIndex(FI)
5841                    .addImm(36)  // &jbuf[1] :: pc
5842                    .addMemOperand(FIMMOSt));
5843   } else if (isThumb) {
5844     // Incoming value: jbuf
5845     //   ldr.n  r1, LCPI1_4
5846     //   add    r1, pc
5847     //   mov    r2, #1
5848     //   orrs   r1, r2
5849     //   add    r2, $jbuf, #+4 ; &jbuf[1]
5850     //   str    r1, [r2]
5851     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
5852     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tLDRpci), NewVReg1)
5853                    .addConstantPoolIndex(CPI)
5854                    .addMemOperand(CPMMO));
5855     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
5856     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg2)
5857       .addReg(NewVReg1, RegState::Kill)
5858       .addImm(PCLabelId);
5859     // Set the low bit because of thumb mode.
5860     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
5861     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tMOVi8), NewVReg3)
5862                    .addReg(ARM::CPSR, RegState::Define)
5863                    .addImm(1));
5864     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
5865     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tORR), NewVReg4)
5866                    .addReg(ARM::CPSR, RegState::Define)
5867                    .addReg(NewVReg2, RegState::Kill)
5868                    .addReg(NewVReg3, RegState::Kill));
5869     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
5870     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tADDrSPi), NewVReg5)
5871                    .addFrameIndex(FI)
5872                    .addImm(36)); // &jbuf[1] :: pc
5873     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tSTRi))
5874                    .addReg(NewVReg4, RegState::Kill)
5875                    .addReg(NewVReg5, RegState::Kill)
5876                    .addImm(0)
5877                    .addMemOperand(FIMMOSt));
5878   } else {
5879     // Incoming value: jbuf
5880     //   ldr  r1, LCPI1_1
5881     //   add  r1, pc, r1
5882     //   str  r1, [$jbuf, #+4] ; &jbuf[1]
5883     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
5884     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::LDRi12),  NewVReg1)
5885                    .addConstantPoolIndex(CPI)
5886                    .addImm(0)
5887                    .addMemOperand(CPMMO));
5888     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
5889     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::PICADD), NewVReg2)
5890                    .addReg(NewVReg1, RegState::Kill)
5891                    .addImm(PCLabelId));
5892     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::STRi12))
5893                    .addReg(NewVReg2, RegState::Kill)
5894                    .addFrameIndex(FI)
5895                    .addImm(36)  // &jbuf[1] :: pc
5896                    .addMemOperand(FIMMOSt));
5897   }
5898 }
5899
5900 MachineBasicBlock *ARMTargetLowering::
5901 EmitSjLjDispatchBlock(MachineInstr *MI, MachineBasicBlock *MBB) const {
5902   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5903   DebugLoc dl = MI->getDebugLoc();
5904   MachineFunction *MF = MBB->getParent();
5905   MachineRegisterInfo *MRI = &MF->getRegInfo();
5906   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
5907   MachineFrameInfo *MFI = MF->getFrameInfo();
5908   int FI = MFI->getFunctionContextIndex();
5909
5910   const TargetRegisterClass *TRC = Subtarget->isThumb() ?
5911     (const TargetRegisterClass*)&ARM::tGPRRegClass :
5912     (const TargetRegisterClass*)&ARM::GPRnopcRegClass;
5913
5914   // Get a mapping of the call site numbers to all of the landing pads they're
5915   // associated with.
5916   DenseMap<unsigned, SmallVector<MachineBasicBlock*, 2> > CallSiteNumToLPad;
5917   unsigned MaxCSNum = 0;
5918   MachineModuleInfo &MMI = MF->getMMI();
5919   for (MachineFunction::iterator BB = MF->begin(), E = MF->end(); BB != E;
5920        ++BB) {
5921     if (!BB->isLandingPad()) continue;
5922
5923     // FIXME: We should assert that the EH_LABEL is the first MI in the landing
5924     // pad.
5925     for (MachineBasicBlock::iterator
5926            II = BB->begin(), IE = BB->end(); II != IE; ++II) {
5927       if (!II->isEHLabel()) continue;
5928
5929       MCSymbol *Sym = II->getOperand(0).getMCSymbol();
5930       if (!MMI.hasCallSiteLandingPad(Sym)) continue;
5931
5932       SmallVectorImpl<unsigned> &CallSiteIdxs = MMI.getCallSiteLandingPad(Sym);
5933       for (SmallVectorImpl<unsigned>::iterator
5934              CSI = CallSiteIdxs.begin(), CSE = CallSiteIdxs.end();
5935            CSI != CSE; ++CSI) {
5936         CallSiteNumToLPad[*CSI].push_back(BB);
5937         MaxCSNum = std::max(MaxCSNum, *CSI);
5938       }
5939       break;
5940     }
5941   }
5942
5943   // Get an ordered list of the machine basic blocks for the jump table.
5944   std::vector<MachineBasicBlock*> LPadList;
5945   SmallPtrSet<MachineBasicBlock*, 64> InvokeBBs;
5946   LPadList.reserve(CallSiteNumToLPad.size());
5947   for (unsigned I = 1; I <= MaxCSNum; ++I) {
5948     SmallVectorImpl<MachineBasicBlock*> &MBBList = CallSiteNumToLPad[I];
5949     for (SmallVectorImpl<MachineBasicBlock*>::iterator
5950            II = MBBList.begin(), IE = MBBList.end(); II != IE; ++II) {
5951       LPadList.push_back(*II);
5952       InvokeBBs.insert((*II)->pred_begin(), (*II)->pred_end());
5953     }
5954   }
5955
5956   assert(!LPadList.empty() &&
5957          "No landing pad destinations for the dispatch jump table!");
5958
5959   // Create the jump table and associated information.
5960   MachineJumpTableInfo *JTI =
5961     MF->getOrCreateJumpTableInfo(MachineJumpTableInfo::EK_Inline);
5962   unsigned MJTI = JTI->createJumpTableIndex(LPadList);
5963   unsigned UId = AFI->createJumpTableUId();
5964
5965   // Create the MBBs for the dispatch code.
5966
5967   // Shove the dispatch's address into the return slot in the function context.
5968   MachineBasicBlock *DispatchBB = MF->CreateMachineBasicBlock();
5969   DispatchBB->setIsLandingPad();
5970
5971   MachineBasicBlock *TrapBB = MF->CreateMachineBasicBlock();
5972   BuildMI(TrapBB, dl, TII->get(Subtarget->isThumb() ? ARM::tTRAP : ARM::TRAP));
5973   DispatchBB->addSuccessor(TrapBB);
5974
5975   MachineBasicBlock *DispContBB = MF->CreateMachineBasicBlock();
5976   DispatchBB->addSuccessor(DispContBB);
5977
5978   // Insert and MBBs.
5979   MF->insert(MF->end(), DispatchBB);
5980   MF->insert(MF->end(), DispContBB);
5981   MF->insert(MF->end(), TrapBB);
5982
5983   // Insert code into the entry block that creates and registers the function
5984   // context.
5985   SetupEntryBlockForSjLj(MI, MBB, DispatchBB, FI);
5986
5987   MachineMemOperand *FIMMOLd =
5988     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
5989                              MachineMemOperand::MOLoad |
5990                              MachineMemOperand::MOVolatile, 4, 4);
5991
5992   if (AFI->isThumb1OnlyFunction())
5993     BuildMI(DispatchBB, dl, TII->get(ARM::tInt_eh_sjlj_dispatchsetup));
5994   else if (!Subtarget->hasVFP2())
5995     BuildMI(DispatchBB, dl, TII->get(ARM::Int_eh_sjlj_dispatchsetup_nofp));
5996   else
5997     BuildMI(DispatchBB, dl, TII->get(ARM::Int_eh_sjlj_dispatchsetup));
5998
5999   unsigned NumLPads = LPadList.size();
6000   if (Subtarget->isThumb2()) {
6001     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6002     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2LDRi12), NewVReg1)
6003                    .addFrameIndex(FI)
6004                    .addImm(4)
6005                    .addMemOperand(FIMMOLd));
6006
6007     if (NumLPads < 256) {
6008       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPri))
6009                      .addReg(NewVReg1)
6010                      .addImm(LPadList.size()));
6011     } else {
6012       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6013       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVi16), VReg1)
6014                      .addImm(NumLPads & 0xFFFF));
6015
6016       unsigned VReg2 = VReg1;
6017       if ((NumLPads & 0xFFFF0000) != 0) {
6018         VReg2 = MRI->createVirtualRegister(TRC);
6019         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVTi16), VReg2)
6020                        .addReg(VReg1)
6021                        .addImm(NumLPads >> 16));
6022       }
6023
6024       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPrr))
6025                      .addReg(NewVReg1)
6026                      .addReg(VReg2));
6027     }
6028
6029     BuildMI(DispatchBB, dl, TII->get(ARM::t2Bcc))
6030       .addMBB(TrapBB)
6031       .addImm(ARMCC::HI)
6032       .addReg(ARM::CPSR);
6033
6034     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6035     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::t2LEApcrelJT),NewVReg3)
6036                    .addJumpTableIndex(MJTI)
6037                    .addImm(UId));
6038
6039     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6040     AddDefaultCC(
6041       AddDefaultPred(
6042         BuildMI(DispContBB, dl, TII->get(ARM::t2ADDrs), NewVReg4)
6043         .addReg(NewVReg3, RegState::Kill)
6044         .addReg(NewVReg1)
6045         .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6046
6047     BuildMI(DispContBB, dl, TII->get(ARM::t2BR_JT))
6048       .addReg(NewVReg4, RegState::Kill)
6049       .addReg(NewVReg1)
6050       .addJumpTableIndex(MJTI)
6051       .addImm(UId);
6052   } else if (Subtarget->isThumb()) {
6053     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6054     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRspi), NewVReg1)
6055                    .addFrameIndex(FI)
6056                    .addImm(1)
6057                    .addMemOperand(FIMMOLd));
6058
6059     if (NumLPads < 256) {
6060       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPi8))
6061                      .addReg(NewVReg1)
6062                      .addImm(NumLPads));
6063     } else {
6064       MachineConstantPool *ConstantPool = MF->getConstantPool();
6065       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6066       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6067
6068       // MachineConstantPool wants an explicit alignment.
6069       unsigned Align = getTargetData()->getPrefTypeAlignment(Int32Ty);
6070       if (Align == 0)
6071         Align = getTargetData()->getTypeAllocSize(C->getType());
6072       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6073
6074       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6075       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRpci))
6076                      .addReg(VReg1, RegState::Define)
6077                      .addConstantPoolIndex(Idx));
6078       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPr))
6079                      .addReg(NewVReg1)
6080                      .addReg(VReg1));
6081     }
6082
6083     BuildMI(DispatchBB, dl, TII->get(ARM::tBcc))
6084       .addMBB(TrapBB)
6085       .addImm(ARMCC::HI)
6086       .addReg(ARM::CPSR);
6087
6088     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6089     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLSLri), NewVReg2)
6090                    .addReg(ARM::CPSR, RegState::Define)
6091                    .addReg(NewVReg1)
6092                    .addImm(2));
6093
6094     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6095     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLEApcrelJT), NewVReg3)
6096                    .addJumpTableIndex(MJTI)
6097                    .addImm(UId));
6098
6099     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6100     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg4)
6101                    .addReg(ARM::CPSR, RegState::Define)
6102                    .addReg(NewVReg2, RegState::Kill)
6103                    .addReg(NewVReg3));
6104
6105     MachineMemOperand *JTMMOLd =
6106       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6107                                MachineMemOperand::MOLoad, 4, 4);
6108
6109     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6110     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLDRi), NewVReg5)
6111                    .addReg(NewVReg4, RegState::Kill)
6112                    .addImm(0)
6113                    .addMemOperand(JTMMOLd));
6114
6115     unsigned NewVReg6 = MRI->createVirtualRegister(TRC);
6116     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg6)
6117                    .addReg(ARM::CPSR, RegState::Define)
6118                    .addReg(NewVReg5, RegState::Kill)
6119                    .addReg(NewVReg3));
6120
6121     BuildMI(DispContBB, dl, TII->get(ARM::tBR_JTr))
6122       .addReg(NewVReg6, RegState::Kill)
6123       .addJumpTableIndex(MJTI)
6124       .addImm(UId);
6125   } else {
6126     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6127     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRi12), NewVReg1)
6128                    .addFrameIndex(FI)
6129                    .addImm(4)
6130                    .addMemOperand(FIMMOLd));
6131
6132     if (NumLPads < 256) {
6133       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPri))
6134                      .addReg(NewVReg1)
6135                      .addImm(NumLPads));
6136     } else if (Subtarget->hasV6T2Ops() && isUInt<16>(NumLPads)) {
6137       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6138       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVi16), VReg1)
6139                      .addImm(NumLPads & 0xFFFF));
6140
6141       unsigned VReg2 = VReg1;
6142       if ((NumLPads & 0xFFFF0000) != 0) {
6143         VReg2 = MRI->createVirtualRegister(TRC);
6144         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVTi16), VReg2)
6145                        .addReg(VReg1)
6146                        .addImm(NumLPads >> 16));
6147       }
6148
6149       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6150                      .addReg(NewVReg1)
6151                      .addReg(VReg2));
6152     } else {
6153       MachineConstantPool *ConstantPool = MF->getConstantPool();
6154       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6155       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6156
6157       // MachineConstantPool wants an explicit alignment.
6158       unsigned Align = getTargetData()->getPrefTypeAlignment(Int32Ty);
6159       if (Align == 0)
6160         Align = getTargetData()->getTypeAllocSize(C->getType());
6161       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6162
6163       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6164       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRcp))
6165                      .addReg(VReg1, RegState::Define)
6166                      .addConstantPoolIndex(Idx)
6167                      .addImm(0));
6168       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6169                      .addReg(NewVReg1)
6170                      .addReg(VReg1, RegState::Kill));
6171     }
6172
6173     BuildMI(DispatchBB, dl, TII->get(ARM::Bcc))
6174       .addMBB(TrapBB)
6175       .addImm(ARMCC::HI)
6176       .addReg(ARM::CPSR);
6177
6178     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6179     AddDefaultCC(
6180       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::MOVsi), NewVReg3)
6181                      .addReg(NewVReg1)
6182                      .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6183     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6184     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::LEApcrelJT), NewVReg4)
6185                    .addJumpTableIndex(MJTI)
6186                    .addImm(UId));
6187
6188     MachineMemOperand *JTMMOLd =
6189       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6190                                MachineMemOperand::MOLoad, 4, 4);
6191     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6192     AddDefaultPred(
6193       BuildMI(DispContBB, dl, TII->get(ARM::LDRrs), NewVReg5)
6194       .addReg(NewVReg3, RegState::Kill)
6195       .addReg(NewVReg4)
6196       .addImm(0)
6197       .addMemOperand(JTMMOLd));
6198
6199     BuildMI(DispContBB, dl, TII->get(ARM::BR_JTadd))
6200       .addReg(NewVReg5, RegState::Kill)
6201       .addReg(NewVReg4)
6202       .addJumpTableIndex(MJTI)
6203       .addImm(UId);
6204   }
6205
6206   // Add the jump table entries as successors to the MBB.
6207   SmallPtrSet<MachineBasicBlock*, 8> SeenMBBs;
6208   for (std::vector<MachineBasicBlock*>::iterator
6209          I = LPadList.begin(), E = LPadList.end(); I != E; ++I) {
6210     MachineBasicBlock *CurMBB = *I;
6211     if (SeenMBBs.insert(CurMBB))
6212       DispContBB->addSuccessor(CurMBB);
6213   }
6214
6215   // N.B. the order the invoke BBs are processed in doesn't matter here.
6216   const ARMBaseInstrInfo *AII = static_cast<const ARMBaseInstrInfo*>(TII);
6217   const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
6218   const uint16_t *SavedRegs = RI.getCalleeSavedRegs(MF);
6219   SmallVector<MachineBasicBlock*, 64> MBBLPads;
6220   for (SmallPtrSet<MachineBasicBlock*, 64>::iterator
6221          I = InvokeBBs.begin(), E = InvokeBBs.end(); I != E; ++I) {
6222     MachineBasicBlock *BB = *I;
6223
6224     // Remove the landing pad successor from the invoke block and replace it
6225     // with the new dispatch block.
6226     SmallVector<MachineBasicBlock*, 4> Successors(BB->succ_begin(),
6227                                                   BB->succ_end());
6228     while (!Successors.empty()) {
6229       MachineBasicBlock *SMBB = Successors.pop_back_val();
6230       if (SMBB->isLandingPad()) {
6231         BB->removeSuccessor(SMBB);
6232         MBBLPads.push_back(SMBB);
6233       }
6234     }
6235
6236     BB->addSuccessor(DispatchBB);
6237
6238     // Find the invoke call and mark all of the callee-saved registers as
6239     // 'implicit defined' so that they're spilled. This prevents code from
6240     // moving instructions to before the EH block, where they will never be
6241     // executed.
6242     for (MachineBasicBlock::reverse_iterator
6243            II = BB->rbegin(), IE = BB->rend(); II != IE; ++II) {
6244       if (!II->isCall()) continue;
6245
6246       DenseMap<unsigned, bool> DefRegs;
6247       for (MachineInstr::mop_iterator
6248              OI = II->operands_begin(), OE = II->operands_end();
6249            OI != OE; ++OI) {
6250         if (!OI->isReg()) continue;
6251         DefRegs[OI->getReg()] = true;
6252       }
6253
6254       MachineInstrBuilder MIB(&*II);
6255
6256       for (unsigned i = 0; SavedRegs[i] != 0; ++i) {
6257         unsigned Reg = SavedRegs[i];
6258         if (Subtarget->isThumb2() &&
6259             !ARM::tGPRRegClass.contains(Reg) &&
6260             !ARM::hGPRRegClass.contains(Reg))
6261           continue;
6262         if (Subtarget->isThumb1Only() && !ARM::tGPRRegClass.contains(Reg))
6263           continue;
6264         if (!Subtarget->isThumb() && !ARM::GPRRegClass.contains(Reg))
6265           continue;
6266         if (!DefRegs[Reg])
6267           MIB.addReg(Reg, RegState::ImplicitDefine | RegState::Dead);
6268       }
6269
6270       break;
6271     }
6272   }
6273
6274   // Mark all former landing pads as non-landing pads. The dispatch is the only
6275   // landing pad now.
6276   for (SmallVectorImpl<MachineBasicBlock*>::iterator
6277          I = MBBLPads.begin(), E = MBBLPads.end(); I != E; ++I)
6278     (*I)->setIsLandingPad(false);
6279
6280   // The instruction is gone now.
6281   MI->eraseFromParent();
6282
6283   return MBB;
6284 }
6285
6286 static
6287 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
6288   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
6289        E = MBB->succ_end(); I != E; ++I)
6290     if (*I != Succ)
6291       return *I;
6292   llvm_unreachable("Expecting a BB with two successors!");
6293 }
6294
6295 MachineBasicBlock *ARMTargetLowering::
6296 EmitStructByval(MachineInstr *MI, MachineBasicBlock *BB) const {
6297   // This pseudo instruction has 3 operands: dst, src, size
6298   // We expand it to a loop if size > Subtarget->getMaxInlineSizeThreshold().
6299   // Otherwise, we will generate unrolled scalar copies.
6300   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6301   const BasicBlock *LLVM_BB = BB->getBasicBlock();
6302   MachineFunction::iterator It = BB;
6303   ++It;
6304
6305   unsigned dest = MI->getOperand(0).getReg();
6306   unsigned src = MI->getOperand(1).getReg();
6307   unsigned SizeVal = MI->getOperand(2).getImm();
6308   unsigned Align = MI->getOperand(3).getImm();
6309   DebugLoc dl = MI->getDebugLoc();
6310
6311   bool isThumb2 = Subtarget->isThumb2();
6312   MachineFunction *MF = BB->getParent();
6313   MachineRegisterInfo &MRI = MF->getRegInfo();
6314   unsigned ldrOpc, strOpc, UnitSize = 0;
6315
6316   const TargetRegisterClass *TRC = isThumb2 ?
6317     (const TargetRegisterClass*)&ARM::tGPRRegClass :
6318     (const TargetRegisterClass*)&ARM::GPRRegClass;
6319   const TargetRegisterClass *TRC_Vec = 0;
6320
6321   if (Align & 1) {
6322     ldrOpc = isThumb2 ? ARM::t2LDRB_POST : ARM::LDRB_POST_IMM;
6323     strOpc = isThumb2 ? ARM::t2STRB_POST : ARM::STRB_POST_IMM;
6324     UnitSize = 1;
6325   } else if (Align & 2) {
6326     ldrOpc = isThumb2 ? ARM::t2LDRH_POST : ARM::LDRH_POST;
6327     strOpc = isThumb2 ? ARM::t2STRH_POST : ARM::STRH_POST;
6328     UnitSize = 2;
6329   } else {
6330     // Check whether we can use NEON instructions.
6331     if (!MF->getFunction()->hasFnAttr(Attribute::NoImplicitFloat) &&
6332         Subtarget->hasNEON()) {
6333       if ((Align % 16 == 0) && SizeVal >= 16) {
6334         ldrOpc = ARM::VLD1q32wb_fixed;
6335         strOpc = ARM::VST1q32wb_fixed;
6336         UnitSize = 16;
6337         TRC_Vec = (const TargetRegisterClass*)&ARM::DPairRegClass;
6338       }
6339       else if ((Align % 8 == 0) && SizeVal >= 8) {
6340         ldrOpc = ARM::VLD1d32wb_fixed;
6341         strOpc = ARM::VST1d32wb_fixed;
6342         UnitSize = 8;
6343         TRC_Vec = (const TargetRegisterClass*)&ARM::DPRRegClass;
6344       }
6345     }
6346     // Can't use NEON instructions.
6347     if (UnitSize == 0) {
6348       ldrOpc = isThumb2 ? ARM::t2LDR_POST : ARM::LDR_POST_IMM;
6349       strOpc = isThumb2 ? ARM::t2STR_POST : ARM::STR_POST_IMM;
6350       UnitSize = 4;
6351     }
6352   }
6353
6354   unsigned BytesLeft = SizeVal % UnitSize;
6355   unsigned LoopSize = SizeVal - BytesLeft;
6356
6357   if (SizeVal <= Subtarget->getMaxInlineSizeThreshold()) {
6358     // Use LDR and STR to copy.
6359     // [scratch, srcOut] = LDR_POST(srcIn, UnitSize)
6360     // [destOut] = STR_POST(scratch, destIn, UnitSize)
6361     unsigned srcIn = src;
6362     unsigned destIn = dest;
6363     for (unsigned i = 0; i < LoopSize; i+=UnitSize) {
6364       unsigned scratch = MRI.createVirtualRegister(UnitSize >= 8 ? TRC_Vec:TRC);
6365       unsigned srcOut = MRI.createVirtualRegister(TRC);
6366       unsigned destOut = MRI.createVirtualRegister(TRC);
6367       if (UnitSize >= 8) {
6368         AddDefaultPred(BuildMI(*BB, MI, dl,
6369           TII->get(ldrOpc), scratch)
6370           .addReg(srcOut, RegState::Define).addReg(srcIn).addImm(0));
6371
6372         AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(strOpc), destOut)
6373           .addReg(destIn).addImm(0).addReg(scratch));
6374       } else if (isThumb2) {
6375         AddDefaultPred(BuildMI(*BB, MI, dl,
6376           TII->get(ldrOpc), scratch)
6377           .addReg(srcOut, RegState::Define).addReg(srcIn).addImm(UnitSize));
6378
6379         AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(strOpc), destOut)
6380           .addReg(scratch).addReg(destIn)
6381           .addImm(UnitSize));
6382       } else {
6383         AddDefaultPred(BuildMI(*BB, MI, dl,
6384           TII->get(ldrOpc), scratch)
6385           .addReg(srcOut, RegState::Define).addReg(srcIn).addReg(0)
6386           .addImm(UnitSize));
6387
6388         AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(strOpc), destOut)
6389           .addReg(scratch).addReg(destIn)
6390           .addReg(0).addImm(UnitSize));
6391       }
6392       srcIn = srcOut;
6393       destIn = destOut;
6394     }
6395
6396     // Handle the leftover bytes with LDRB and STRB.
6397     // [scratch, srcOut] = LDRB_POST(srcIn, 1)
6398     // [destOut] = STRB_POST(scratch, destIn, 1)
6399     ldrOpc = isThumb2 ? ARM::t2LDRB_POST : ARM::LDRB_POST_IMM;
6400     strOpc = isThumb2 ? ARM::t2STRB_POST : ARM::STRB_POST_IMM;
6401     for (unsigned i = 0; i < BytesLeft; i++) {
6402       unsigned scratch = MRI.createVirtualRegister(TRC);
6403       unsigned srcOut = MRI.createVirtualRegister(TRC);
6404       unsigned destOut = MRI.createVirtualRegister(TRC);
6405       if (isThumb2) {
6406         AddDefaultPred(BuildMI(*BB, MI, dl,
6407           TII->get(ldrOpc),scratch)
6408           .addReg(srcOut, RegState::Define).addReg(srcIn).addImm(1));
6409
6410         AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(strOpc), destOut)
6411           .addReg(scratch).addReg(destIn)
6412           .addReg(0).addImm(1));
6413       } else {
6414         AddDefaultPred(BuildMI(*BB, MI, dl,
6415           TII->get(ldrOpc),scratch)
6416           .addReg(srcOut, RegState::Define).addReg(srcIn).addImm(1));
6417
6418         AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(strOpc), destOut)
6419           .addReg(scratch).addReg(destIn)
6420           .addReg(0).addImm(1));
6421       }
6422       srcIn = srcOut;
6423       destIn = destOut;
6424     }
6425     MI->eraseFromParent();   // The instruction is gone now.
6426     return BB;
6427   }
6428
6429   // Expand the pseudo op to a loop.
6430   // thisMBB:
6431   //   ...
6432   //   movw varEnd, # --> with thumb2
6433   //   movt varEnd, #
6434   //   ldrcp varEnd, idx --> without thumb2
6435   //   fallthrough --> loopMBB
6436   // loopMBB:
6437   //   PHI varPhi, varEnd, varLoop
6438   //   PHI srcPhi, src, srcLoop
6439   //   PHI destPhi, dst, destLoop
6440   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
6441   //   [destLoop] = STR_POST(scratch, destPhi, UnitSize)
6442   //   subs varLoop, varPhi, #UnitSize
6443   //   bne loopMBB
6444   //   fallthrough --> exitMBB
6445   // exitMBB:
6446   //   epilogue to handle left-over bytes
6447   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
6448   //   [destOut] = STRB_POST(scratch, destLoop, 1)
6449   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
6450   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
6451   MF->insert(It, loopMBB);
6452   MF->insert(It, exitMBB);
6453
6454   // Transfer the remainder of BB and its successor edges to exitMBB.
6455   exitMBB->splice(exitMBB->begin(), BB,
6456                   llvm::next(MachineBasicBlock::iterator(MI)),
6457                   BB->end());
6458   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
6459
6460   // Load an immediate to varEnd.
6461   unsigned varEnd = MRI.createVirtualRegister(TRC);
6462   if (isThumb2) {
6463     unsigned VReg1 = varEnd;
6464     if ((LoopSize & 0xFFFF0000) != 0)
6465       VReg1 = MRI.createVirtualRegister(TRC);
6466     AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2MOVi16), VReg1)
6467                    .addImm(LoopSize & 0xFFFF));
6468
6469     if ((LoopSize & 0xFFFF0000) != 0)
6470       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2MOVTi16), varEnd)
6471                      .addReg(VReg1)
6472                      .addImm(LoopSize >> 16));
6473   } else {
6474     MachineConstantPool *ConstantPool = MF->getConstantPool();
6475     Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6476     const Constant *C = ConstantInt::get(Int32Ty, LoopSize);
6477
6478     // MachineConstantPool wants an explicit alignment.
6479     unsigned Align = getTargetData()->getPrefTypeAlignment(Int32Ty);
6480     if (Align == 0)
6481       Align = getTargetData()->getTypeAllocSize(C->getType());
6482     unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6483
6484     AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::LDRcp))
6485                    .addReg(varEnd, RegState::Define)
6486                    .addConstantPoolIndex(Idx)
6487                    .addImm(0));
6488   }
6489   BB->addSuccessor(loopMBB);
6490
6491   // Generate the loop body:
6492   //   varPhi = PHI(varLoop, varEnd)
6493   //   srcPhi = PHI(srcLoop, src)
6494   //   destPhi = PHI(destLoop, dst)
6495   MachineBasicBlock *entryBB = BB;
6496   BB = loopMBB;
6497   unsigned varLoop = MRI.createVirtualRegister(TRC);
6498   unsigned varPhi = MRI.createVirtualRegister(TRC);
6499   unsigned srcLoop = MRI.createVirtualRegister(TRC);
6500   unsigned srcPhi = MRI.createVirtualRegister(TRC);
6501   unsigned destLoop = MRI.createVirtualRegister(TRC);
6502   unsigned destPhi = MRI.createVirtualRegister(TRC);
6503
6504   BuildMI(*BB, BB->begin(), dl, TII->get(ARM::PHI), varPhi)
6505     .addReg(varLoop).addMBB(loopMBB)
6506     .addReg(varEnd).addMBB(entryBB);
6507   BuildMI(BB, dl, TII->get(ARM::PHI), srcPhi)
6508     .addReg(srcLoop).addMBB(loopMBB)
6509     .addReg(src).addMBB(entryBB);
6510   BuildMI(BB, dl, TII->get(ARM::PHI), destPhi)
6511     .addReg(destLoop).addMBB(loopMBB)
6512     .addReg(dest).addMBB(entryBB);
6513
6514   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
6515   //   [destLoop] = STR_POST(scratch, destPhi, UnitSiz)
6516   unsigned scratch = MRI.createVirtualRegister(UnitSize >= 8 ? TRC_Vec:TRC);
6517   if (UnitSize >= 8) {
6518     AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), scratch)
6519       .addReg(srcLoop, RegState::Define).addReg(srcPhi).addImm(0));
6520
6521     AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), destLoop)
6522       .addReg(destPhi).addImm(0).addReg(scratch));
6523   } else if (isThumb2) {
6524     AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), scratch)
6525       .addReg(srcLoop, RegState::Define).addReg(srcPhi).addImm(UnitSize));
6526
6527     AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), destLoop)
6528       .addReg(scratch).addReg(destPhi)
6529       .addImm(UnitSize));
6530   } else {
6531     AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), scratch)
6532       .addReg(srcLoop, RegState::Define).addReg(srcPhi).addReg(0)
6533       .addImm(UnitSize));
6534
6535     AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), destLoop)
6536       .addReg(scratch).addReg(destPhi)
6537       .addReg(0).addImm(UnitSize));
6538   }
6539
6540   // Decrement loop variable by UnitSize.
6541   MachineInstrBuilder MIB = BuildMI(BB, dl,
6542     TII->get(isThumb2 ? ARM::t2SUBri : ARM::SUBri), varLoop);
6543   AddDefaultCC(AddDefaultPred(MIB.addReg(varPhi).addImm(UnitSize)));
6544   MIB->getOperand(5).setReg(ARM::CPSR);
6545   MIB->getOperand(5).setIsDef(true);
6546
6547   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
6548     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
6549
6550   // loopMBB can loop back to loopMBB or fall through to exitMBB.
6551   BB->addSuccessor(loopMBB);
6552   BB->addSuccessor(exitMBB);
6553
6554   // Add epilogue to handle BytesLeft.
6555   BB = exitMBB;
6556   MachineInstr *StartOfExit = exitMBB->begin();
6557   ldrOpc = isThumb2 ? ARM::t2LDRB_POST : ARM::LDRB_POST_IMM;
6558   strOpc = isThumb2 ? ARM::t2STRB_POST : ARM::STRB_POST_IMM;
6559
6560   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
6561   //   [destOut] = STRB_POST(scratch, destLoop, 1)
6562   unsigned srcIn = srcLoop;
6563   unsigned destIn = destLoop;
6564   for (unsigned i = 0; i < BytesLeft; i++) {
6565     unsigned scratch = MRI.createVirtualRegister(TRC);
6566     unsigned srcOut = MRI.createVirtualRegister(TRC);
6567     unsigned destOut = MRI.createVirtualRegister(TRC);
6568     if (isThumb2) {
6569       AddDefaultPred(BuildMI(*BB, StartOfExit, dl,
6570         TII->get(ldrOpc),scratch)
6571         .addReg(srcOut, RegState::Define).addReg(srcIn).addImm(1));
6572
6573       AddDefaultPred(BuildMI(*BB, StartOfExit, dl, TII->get(strOpc), destOut)
6574         .addReg(scratch).addReg(destIn)
6575         .addImm(1));
6576     } else {
6577       AddDefaultPred(BuildMI(*BB, StartOfExit, dl,
6578         TII->get(ldrOpc),scratch)
6579         .addReg(srcOut, RegState::Define).addReg(srcIn).addReg(0).addImm(1));
6580
6581       AddDefaultPred(BuildMI(*BB, StartOfExit, dl, TII->get(strOpc), destOut)
6582         .addReg(scratch).addReg(destIn)
6583         .addReg(0).addImm(1));
6584     }
6585     srcIn = srcOut;
6586     destIn = destOut;
6587   }
6588
6589   MI->eraseFromParent();   // The instruction is gone now.
6590   return BB;
6591 }
6592
6593 MachineBasicBlock *
6594 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
6595                                                MachineBasicBlock *BB) const {
6596   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6597   DebugLoc dl = MI->getDebugLoc();
6598   bool isThumb2 = Subtarget->isThumb2();
6599   switch (MI->getOpcode()) {
6600   default: {
6601     MI->dump();
6602     llvm_unreachable("Unexpected instr type to insert");
6603   }
6604   // The Thumb2 pre-indexed stores have the same MI operands, they just
6605   // define them differently in the .td files from the isel patterns, so
6606   // they need pseudos.
6607   case ARM::t2STR_preidx:
6608     MI->setDesc(TII->get(ARM::t2STR_PRE));
6609     return BB;
6610   case ARM::t2STRB_preidx:
6611     MI->setDesc(TII->get(ARM::t2STRB_PRE));
6612     return BB;
6613   case ARM::t2STRH_preidx:
6614     MI->setDesc(TII->get(ARM::t2STRH_PRE));
6615     return BB;
6616
6617   case ARM::STRi_preidx:
6618   case ARM::STRBi_preidx: {
6619     unsigned NewOpc = MI->getOpcode() == ARM::STRi_preidx ?
6620       ARM::STR_PRE_IMM : ARM::STRB_PRE_IMM;
6621     // Decode the offset.
6622     unsigned Offset = MI->getOperand(4).getImm();
6623     bool isSub = ARM_AM::getAM2Op(Offset) == ARM_AM::sub;
6624     Offset = ARM_AM::getAM2Offset(Offset);
6625     if (isSub)
6626       Offset = -Offset;
6627
6628     MachineMemOperand *MMO = *MI->memoperands_begin();
6629     BuildMI(*BB, MI, dl, TII->get(NewOpc))
6630       .addOperand(MI->getOperand(0))  // Rn_wb
6631       .addOperand(MI->getOperand(1))  // Rt
6632       .addOperand(MI->getOperand(2))  // Rn
6633       .addImm(Offset)                 // offset (skip GPR==zero_reg)
6634       .addOperand(MI->getOperand(5))  // pred
6635       .addOperand(MI->getOperand(6))
6636       .addMemOperand(MMO);
6637     MI->eraseFromParent();
6638     return BB;
6639   }
6640   case ARM::STRr_preidx:
6641   case ARM::STRBr_preidx:
6642   case ARM::STRH_preidx: {
6643     unsigned NewOpc;
6644     switch (MI->getOpcode()) {
6645     default: llvm_unreachable("unexpected opcode!");
6646     case ARM::STRr_preidx: NewOpc = ARM::STR_PRE_REG; break;
6647     case ARM::STRBr_preidx: NewOpc = ARM::STRB_PRE_REG; break;
6648     case ARM::STRH_preidx: NewOpc = ARM::STRH_PRE; break;
6649     }
6650     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(NewOpc));
6651     for (unsigned i = 0; i < MI->getNumOperands(); ++i)
6652       MIB.addOperand(MI->getOperand(i));
6653     MI->eraseFromParent();
6654     return BB;
6655   }
6656   case ARM::ATOMIC_LOAD_ADD_I8:
6657      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
6658   case ARM::ATOMIC_LOAD_ADD_I16:
6659      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
6660   case ARM::ATOMIC_LOAD_ADD_I32:
6661      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
6662
6663   case ARM::ATOMIC_LOAD_AND_I8:
6664      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
6665   case ARM::ATOMIC_LOAD_AND_I16:
6666      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
6667   case ARM::ATOMIC_LOAD_AND_I32:
6668      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
6669
6670   case ARM::ATOMIC_LOAD_OR_I8:
6671      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
6672   case ARM::ATOMIC_LOAD_OR_I16:
6673      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
6674   case ARM::ATOMIC_LOAD_OR_I32:
6675      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
6676
6677   case ARM::ATOMIC_LOAD_XOR_I8:
6678      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
6679   case ARM::ATOMIC_LOAD_XOR_I16:
6680      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
6681   case ARM::ATOMIC_LOAD_XOR_I32:
6682      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
6683
6684   case ARM::ATOMIC_LOAD_NAND_I8:
6685      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
6686   case ARM::ATOMIC_LOAD_NAND_I16:
6687      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
6688   case ARM::ATOMIC_LOAD_NAND_I32:
6689      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
6690
6691   case ARM::ATOMIC_LOAD_SUB_I8:
6692      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
6693   case ARM::ATOMIC_LOAD_SUB_I16:
6694      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
6695   case ARM::ATOMIC_LOAD_SUB_I32:
6696      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
6697
6698   case ARM::ATOMIC_LOAD_MIN_I8:
6699      return EmitAtomicBinaryMinMax(MI, BB, 1, true, ARMCC::LT);
6700   case ARM::ATOMIC_LOAD_MIN_I16:
6701      return EmitAtomicBinaryMinMax(MI, BB, 2, true, ARMCC::LT);
6702   case ARM::ATOMIC_LOAD_MIN_I32:
6703      return EmitAtomicBinaryMinMax(MI, BB, 4, true, ARMCC::LT);
6704
6705   case ARM::ATOMIC_LOAD_MAX_I8:
6706      return EmitAtomicBinaryMinMax(MI, BB, 1, true, ARMCC::GT);
6707   case ARM::ATOMIC_LOAD_MAX_I16:
6708      return EmitAtomicBinaryMinMax(MI, BB, 2, true, ARMCC::GT);
6709   case ARM::ATOMIC_LOAD_MAX_I32:
6710      return EmitAtomicBinaryMinMax(MI, BB, 4, true, ARMCC::GT);
6711
6712   case ARM::ATOMIC_LOAD_UMIN_I8:
6713      return EmitAtomicBinaryMinMax(MI, BB, 1, false, ARMCC::LO);
6714   case ARM::ATOMIC_LOAD_UMIN_I16:
6715      return EmitAtomicBinaryMinMax(MI, BB, 2, false, ARMCC::LO);
6716   case ARM::ATOMIC_LOAD_UMIN_I32:
6717      return EmitAtomicBinaryMinMax(MI, BB, 4, false, ARMCC::LO);
6718
6719   case ARM::ATOMIC_LOAD_UMAX_I8:
6720      return EmitAtomicBinaryMinMax(MI, BB, 1, false, ARMCC::HI);
6721   case ARM::ATOMIC_LOAD_UMAX_I16:
6722      return EmitAtomicBinaryMinMax(MI, BB, 2, false, ARMCC::HI);
6723   case ARM::ATOMIC_LOAD_UMAX_I32:
6724      return EmitAtomicBinaryMinMax(MI, BB, 4, false, ARMCC::HI);
6725
6726   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
6727   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
6728   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
6729
6730   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
6731   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
6732   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
6733
6734
6735   case ARM::ATOMADD6432:
6736     return EmitAtomicBinary64(MI, BB, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr,
6737                               isThumb2 ? ARM::t2ADCrr : ARM::ADCrr,
6738                               /*NeedsCarry*/ true);
6739   case ARM::ATOMSUB6432:
6740     return EmitAtomicBinary64(MI, BB, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr,
6741                               isThumb2 ? ARM::t2SBCrr : ARM::SBCrr,
6742                               /*NeedsCarry*/ true);
6743   case ARM::ATOMOR6432:
6744     return EmitAtomicBinary64(MI, BB, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr,
6745                               isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
6746   case ARM::ATOMXOR6432:
6747     return EmitAtomicBinary64(MI, BB, isThumb2 ? ARM::t2EORrr : ARM::EORrr,
6748                               isThumb2 ? ARM::t2EORrr : ARM::EORrr);
6749   case ARM::ATOMAND6432:
6750     return EmitAtomicBinary64(MI, BB, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr,
6751                               isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
6752   case ARM::ATOMSWAP6432:
6753     return EmitAtomicBinary64(MI, BB, 0, 0, false);
6754   case ARM::ATOMCMPXCHG6432:
6755     return EmitAtomicBinary64(MI, BB, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr,
6756                               isThumb2 ? ARM::t2SBCrr : ARM::SBCrr,
6757                               /*NeedsCarry*/ false, /*IsCmpxchg*/true);
6758
6759   case ARM::tMOVCCr_pseudo: {
6760     // To "insert" a SELECT_CC instruction, we actually have to insert the
6761     // diamond control-flow pattern.  The incoming instruction knows the
6762     // destination vreg to set, the condition code register to branch on, the
6763     // true/false values to select between, and a branch opcode to use.
6764     const BasicBlock *LLVM_BB = BB->getBasicBlock();
6765     MachineFunction::iterator It = BB;
6766     ++It;
6767
6768     //  thisMBB:
6769     //  ...
6770     //   TrueVal = ...
6771     //   cmpTY ccX, r1, r2
6772     //   bCC copy1MBB
6773     //   fallthrough --> copy0MBB
6774     MachineBasicBlock *thisMBB  = BB;
6775     MachineFunction *F = BB->getParent();
6776     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
6777     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
6778     F->insert(It, copy0MBB);
6779     F->insert(It, sinkMBB);
6780
6781     // Transfer the remainder of BB and its successor edges to sinkMBB.
6782     sinkMBB->splice(sinkMBB->begin(), BB,
6783                     llvm::next(MachineBasicBlock::iterator(MI)),
6784                     BB->end());
6785     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
6786
6787     BB->addSuccessor(copy0MBB);
6788     BB->addSuccessor(sinkMBB);
6789
6790     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
6791       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
6792
6793     //  copy0MBB:
6794     //   %FalseValue = ...
6795     //   # fallthrough to sinkMBB
6796     BB = copy0MBB;
6797
6798     // Update machine-CFG edges
6799     BB->addSuccessor(sinkMBB);
6800
6801     //  sinkMBB:
6802     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
6803     //  ...
6804     BB = sinkMBB;
6805     BuildMI(*BB, BB->begin(), dl,
6806             TII->get(ARM::PHI), MI->getOperand(0).getReg())
6807       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
6808       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
6809
6810     MI->eraseFromParent();   // The pseudo instruction is gone now.
6811     return BB;
6812   }
6813
6814   case ARM::BCCi64:
6815   case ARM::BCCZi64: {
6816     // If there is an unconditional branch to the other successor, remove it.
6817     BB->erase(llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
6818
6819     // Compare both parts that make up the double comparison separately for
6820     // equality.
6821     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
6822
6823     unsigned LHS1 = MI->getOperand(1).getReg();
6824     unsigned LHS2 = MI->getOperand(2).getReg();
6825     if (RHSisZero) {
6826       AddDefaultPred(BuildMI(BB, dl,
6827                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
6828                      .addReg(LHS1).addImm(0));
6829       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
6830         .addReg(LHS2).addImm(0)
6831         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
6832     } else {
6833       unsigned RHS1 = MI->getOperand(3).getReg();
6834       unsigned RHS2 = MI->getOperand(4).getReg();
6835       AddDefaultPred(BuildMI(BB, dl,
6836                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
6837                      .addReg(LHS1).addReg(RHS1));
6838       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
6839         .addReg(LHS2).addReg(RHS2)
6840         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
6841     }
6842
6843     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
6844     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
6845     if (MI->getOperand(0).getImm() == ARMCC::NE)
6846       std::swap(destMBB, exitMBB);
6847
6848     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
6849       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
6850     if (isThumb2)
6851       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2B)).addMBB(exitMBB));
6852     else
6853       BuildMI(BB, dl, TII->get(ARM::B)) .addMBB(exitMBB);
6854
6855     MI->eraseFromParent();   // The pseudo instruction is gone now.
6856     return BB;
6857   }
6858
6859   case ARM::Int_eh_sjlj_setjmp:
6860   case ARM::Int_eh_sjlj_setjmp_nofp:
6861   case ARM::tInt_eh_sjlj_setjmp:
6862   case ARM::t2Int_eh_sjlj_setjmp:
6863   case ARM::t2Int_eh_sjlj_setjmp_nofp:
6864     EmitSjLjDispatchBlock(MI, BB);
6865     return BB;
6866
6867   case ARM::ABS:
6868   case ARM::t2ABS: {
6869     // To insert an ABS instruction, we have to insert the
6870     // diamond control-flow pattern.  The incoming instruction knows the
6871     // source vreg to test against 0, the destination vreg to set,
6872     // the condition code register to branch on, the
6873     // true/false values to select between, and a branch opcode to use.
6874     // It transforms
6875     //     V1 = ABS V0
6876     // into
6877     //     V2 = MOVS V0
6878     //     BCC                      (branch to SinkBB if V0 >= 0)
6879     //     RSBBB: V3 = RSBri V2, 0  (compute ABS if V2 < 0)
6880     //     SinkBB: V1 = PHI(V2, V3)
6881     const BasicBlock *LLVM_BB = BB->getBasicBlock();
6882     MachineFunction::iterator BBI = BB;
6883     ++BBI;
6884     MachineFunction *Fn = BB->getParent();
6885     MachineBasicBlock *RSBBB = Fn->CreateMachineBasicBlock(LLVM_BB);
6886     MachineBasicBlock *SinkBB  = Fn->CreateMachineBasicBlock(LLVM_BB);
6887     Fn->insert(BBI, RSBBB);
6888     Fn->insert(BBI, SinkBB);
6889
6890     unsigned int ABSSrcReg = MI->getOperand(1).getReg();
6891     unsigned int ABSDstReg = MI->getOperand(0).getReg();
6892     bool isThumb2 = Subtarget->isThumb2();
6893     MachineRegisterInfo &MRI = Fn->getRegInfo();
6894     // In Thumb mode S must not be specified if source register is the SP or
6895     // PC and if destination register is the SP, so restrict register class
6896     unsigned NewRsbDstReg = MRI.createVirtualRegister(isThumb2 ?
6897       (const TargetRegisterClass*)&ARM::rGPRRegClass :
6898       (const TargetRegisterClass*)&ARM::GPRRegClass);
6899
6900     // Transfer the remainder of BB and its successor edges to sinkMBB.
6901     SinkBB->splice(SinkBB->begin(), BB,
6902       llvm::next(MachineBasicBlock::iterator(MI)),
6903       BB->end());
6904     SinkBB->transferSuccessorsAndUpdatePHIs(BB);
6905
6906     BB->addSuccessor(RSBBB);
6907     BB->addSuccessor(SinkBB);
6908
6909     // fall through to SinkMBB
6910     RSBBB->addSuccessor(SinkBB);
6911
6912     // insert a cmp at the end of BB
6913     AddDefaultPred(BuildMI(BB, dl,
6914                            TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
6915                    .addReg(ABSSrcReg).addImm(0));
6916
6917     // insert a bcc with opposite CC to ARMCC::MI at the end of BB
6918     BuildMI(BB, dl,
6919       TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc)).addMBB(SinkBB)
6920       .addImm(ARMCC::getOppositeCondition(ARMCC::MI)).addReg(ARM::CPSR);
6921
6922     // insert rsbri in RSBBB
6923     // Note: BCC and rsbri will be converted into predicated rsbmi
6924     // by if-conversion pass
6925     BuildMI(*RSBBB, RSBBB->begin(), dl,
6926       TII->get(isThumb2 ? ARM::t2RSBri : ARM::RSBri), NewRsbDstReg)
6927       .addReg(ABSSrcReg, RegState::Kill)
6928       .addImm(0).addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
6929
6930     // insert PHI in SinkBB,
6931     // reuse ABSDstReg to not change uses of ABS instruction
6932     BuildMI(*SinkBB, SinkBB->begin(), dl,
6933       TII->get(ARM::PHI), ABSDstReg)
6934       .addReg(NewRsbDstReg).addMBB(RSBBB)
6935       .addReg(ABSSrcReg).addMBB(BB);
6936
6937     // remove ABS instruction
6938     MI->eraseFromParent();
6939
6940     // return last added BB
6941     return SinkBB;
6942   }
6943   case ARM::COPY_STRUCT_BYVAL_I32:
6944     ++NumLoopByVals;
6945     return EmitStructByval(MI, BB);
6946   }
6947 }
6948
6949 void ARMTargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
6950                                                       SDNode *Node) const {
6951   if (!MI->hasPostISelHook()) {
6952     assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
6953            "Pseudo flag-setting opcodes must be marked with 'hasPostISelHook'");
6954     return;
6955   }
6956
6957   const MCInstrDesc *MCID = &MI->getDesc();
6958   // Adjust potentially 's' setting instructions after isel, i.e. ADC, SBC, RSB,
6959   // RSC. Coming out of isel, they have an implicit CPSR def, but the optional
6960   // operand is still set to noreg. If needed, set the optional operand's
6961   // register to CPSR, and remove the redundant implicit def.
6962   //
6963   // e.g. ADCS (..., CPSR<imp-def>) -> ADC (... opt:CPSR<def>).
6964
6965   // Rename pseudo opcodes.
6966   unsigned NewOpc = convertAddSubFlagsOpcode(MI->getOpcode());
6967   if (NewOpc) {
6968     const ARMBaseInstrInfo *TII =
6969       static_cast<const ARMBaseInstrInfo*>(getTargetMachine().getInstrInfo());
6970     MCID = &TII->get(NewOpc);
6971
6972     assert(MCID->getNumOperands() == MI->getDesc().getNumOperands() + 1 &&
6973            "converted opcode should be the same except for cc_out");
6974
6975     MI->setDesc(*MCID);
6976
6977     // Add the optional cc_out operand
6978     MI->addOperand(MachineOperand::CreateReg(0, /*isDef=*/true));
6979   }
6980   unsigned ccOutIdx = MCID->getNumOperands() - 1;
6981
6982   // Any ARM instruction that sets the 's' bit should specify an optional
6983   // "cc_out" operand in the last operand position.
6984   if (!MI->hasOptionalDef() || !MCID->OpInfo[ccOutIdx].isOptionalDef()) {
6985     assert(!NewOpc && "Optional cc_out operand required");
6986     return;
6987   }
6988   // Look for an implicit def of CPSR added by MachineInstr ctor. Remove it
6989   // since we already have an optional CPSR def.
6990   bool definesCPSR = false;
6991   bool deadCPSR = false;
6992   for (unsigned i = MCID->getNumOperands(), e = MI->getNumOperands();
6993        i != e; ++i) {
6994     const MachineOperand &MO = MI->getOperand(i);
6995     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR) {
6996       definesCPSR = true;
6997       if (MO.isDead())
6998         deadCPSR = true;
6999       MI->RemoveOperand(i);
7000       break;
7001     }
7002   }
7003   if (!definesCPSR) {
7004     assert(!NewOpc && "Optional cc_out operand required");
7005     return;
7006   }
7007   assert(deadCPSR == !Node->hasAnyUseOfValue(1) && "inconsistent dead flag");
7008   if (deadCPSR) {
7009     assert(!MI->getOperand(ccOutIdx).getReg() &&
7010            "expect uninitialized optional cc_out operand");
7011     return;
7012   }
7013
7014   // If this instruction was defined with an optional CPSR def and its dag node
7015   // had a live implicit CPSR def, then activate the optional CPSR def.
7016   MachineOperand &MO = MI->getOperand(ccOutIdx);
7017   MO.setReg(ARM::CPSR);
7018   MO.setIsDef(true);
7019 }
7020
7021 //===----------------------------------------------------------------------===//
7022 //                           ARM Optimization Hooks
7023 //===----------------------------------------------------------------------===//
7024
7025 // Helper function that checks if N is a null or all ones constant.
7026 static inline bool isZeroOrAllOnes(SDValue N, bool AllOnes) {
7027   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N);
7028   if (!C)
7029     return false;
7030   return AllOnes ? C->isAllOnesValue() : C->isNullValue();
7031 }
7032
7033 // Return true if N is conditionally 0 or all ones.
7034 // Detects these expressions where cc is an i1 value:
7035 //
7036 //   (select cc 0, y)   [AllOnes=0]
7037 //   (select cc y, 0)   [AllOnes=0]
7038 //   (zext cc)          [AllOnes=0]
7039 //   (sext cc)          [AllOnes=0/1]
7040 //   (select cc -1, y)  [AllOnes=1]
7041 //   (select cc y, -1)  [AllOnes=1]
7042 //
7043 // Invert is set when N is the null/all ones constant when CC is false.
7044 // OtherOp is set to the alternative value of N.
7045 static bool isConditionalZeroOrAllOnes(SDNode *N, bool AllOnes,
7046                                        SDValue &CC, bool &Invert,
7047                                        SDValue &OtherOp,
7048                                        SelectionDAG &DAG) {
7049   switch (N->getOpcode()) {
7050   default: return false;
7051   case ISD::SELECT: {
7052     CC = N->getOperand(0);
7053     SDValue N1 = N->getOperand(1);
7054     SDValue N2 = N->getOperand(2);
7055     if (isZeroOrAllOnes(N1, AllOnes)) {
7056       Invert = false;
7057       OtherOp = N2;
7058       return true;
7059     }
7060     if (isZeroOrAllOnes(N2, AllOnes)) {
7061       Invert = true;
7062       OtherOp = N1;
7063       return true;
7064     }
7065     return false;
7066   }
7067   case ISD::ZERO_EXTEND:
7068     // (zext cc) can never be the all ones value.
7069     if (AllOnes)
7070       return false;
7071     // Fall through.
7072   case ISD::SIGN_EXTEND: {
7073     EVT VT = N->getValueType(0);
7074     CC = N->getOperand(0);
7075     if (CC.getValueType() != MVT::i1)
7076       return false;
7077     Invert = !AllOnes;
7078     if (AllOnes)
7079       // When looking for an AllOnes constant, N is an sext, and the 'other'
7080       // value is 0.
7081       OtherOp = DAG.getConstant(0, VT);
7082     else if (N->getOpcode() == ISD::ZERO_EXTEND)
7083       // When looking for a 0 constant, N can be zext or sext.
7084       OtherOp = DAG.getConstant(1, VT);
7085     else
7086       OtherOp = DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), VT);
7087     return true;
7088   }
7089   }
7090 }
7091
7092 // Combine a constant select operand into its use:
7093 //
7094 //   (add (select cc, 0, c), x)  -> (select cc, x, (add, x, c))
7095 //   (sub x, (select cc, 0, c))  -> (select cc, x, (sub, x, c))
7096 //   (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))  [AllOnes=1]
7097 //   (or  (select cc, 0, c), x)  -> (select cc, x, (or, x, c))
7098 //   (xor (select cc, 0, c), x)  -> (select cc, x, (xor, x, c))
7099 //
7100 // The transform is rejected if the select doesn't have a constant operand that
7101 // is null, or all ones when AllOnes is set.
7102 //
7103 // Also recognize sext/zext from i1:
7104 //
7105 //   (add (zext cc), x) -> (select cc (add x, 1), x)
7106 //   (add (sext cc), x) -> (select cc (add x, -1), x)
7107 //
7108 // These transformations eventually create predicated instructions.
7109 //
7110 // @param N       The node to transform.
7111 // @param Slct    The N operand that is a select.
7112 // @param OtherOp The other N operand (x above).
7113 // @param DCI     Context.
7114 // @param AllOnes Require the select constant to be all ones instead of null.
7115 // @returns The new node, or SDValue() on failure.
7116 static
7117 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
7118                             TargetLowering::DAGCombinerInfo &DCI,
7119                             bool AllOnes = false) {
7120   SelectionDAG &DAG = DCI.DAG;
7121   EVT VT = N->getValueType(0);
7122   SDValue NonConstantVal;
7123   SDValue CCOp;
7124   bool SwapSelectOps;
7125   if (!isConditionalZeroOrAllOnes(Slct.getNode(), AllOnes, CCOp, SwapSelectOps,
7126                                   NonConstantVal, DAG))
7127     return SDValue();
7128
7129   // Slct is now know to be the desired identity constant when CC is true.
7130   SDValue TrueVal = OtherOp;
7131   SDValue FalseVal = DAG.getNode(N->getOpcode(), N->getDebugLoc(), VT,
7132                                  OtherOp, NonConstantVal);
7133   // Unless SwapSelectOps says CC should be false.
7134   if (SwapSelectOps)
7135     std::swap(TrueVal, FalseVal);
7136
7137   return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
7138                      CCOp, TrueVal, FalseVal);
7139 }
7140
7141 // Attempt combineSelectAndUse on each operand of a commutative operator N.
7142 static
7143 SDValue combineSelectAndUseCommutative(SDNode *N, bool AllOnes,
7144                                        TargetLowering::DAGCombinerInfo &DCI) {
7145   SDValue N0 = N->getOperand(0);
7146   SDValue N1 = N->getOperand(1);
7147   if (N0.getNode()->hasOneUse()) {
7148     SDValue Result = combineSelectAndUse(N, N0, N1, DCI, AllOnes);
7149     if (Result.getNode())
7150       return Result;
7151   }
7152   if (N1.getNode()->hasOneUse()) {
7153     SDValue Result = combineSelectAndUse(N, N1, N0, DCI, AllOnes);
7154     if (Result.getNode())
7155       return Result;
7156   }
7157   return SDValue();
7158 }
7159
7160 // AddCombineToVPADDL- For pair-wise add on neon, use the vpaddl instruction
7161 // (only after legalization).
7162 static SDValue AddCombineToVPADDL(SDNode *N, SDValue N0, SDValue N1,
7163                                  TargetLowering::DAGCombinerInfo &DCI,
7164                                  const ARMSubtarget *Subtarget) {
7165
7166   // Only perform optimization if after legalize, and if NEON is available. We
7167   // also expected both operands to be BUILD_VECTORs.
7168   if (DCI.isBeforeLegalize() || !Subtarget->hasNEON()
7169       || N0.getOpcode() != ISD::BUILD_VECTOR
7170       || N1.getOpcode() != ISD::BUILD_VECTOR)
7171     return SDValue();
7172
7173   // Check output type since VPADDL operand elements can only be 8, 16, or 32.
7174   EVT VT = N->getValueType(0);
7175   if (!VT.isInteger() || VT.getVectorElementType() == MVT::i64)
7176     return SDValue();
7177
7178   // Check that the vector operands are of the right form.
7179   // N0 and N1 are BUILD_VECTOR nodes with N number of EXTRACT_VECTOR
7180   // operands, where N is the size of the formed vector.
7181   // Each EXTRACT_VECTOR should have the same input vector and odd or even
7182   // index such that we have a pair wise add pattern.
7183
7184   // Grab the vector that all EXTRACT_VECTOR nodes should be referencing.
7185   if (N0->getOperand(0)->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
7186     return SDValue();
7187   SDValue Vec = N0->getOperand(0)->getOperand(0);
7188   SDNode *V = Vec.getNode();
7189   unsigned nextIndex = 0;
7190
7191   // For each operands to the ADD which are BUILD_VECTORs,
7192   // check to see if each of their operands are an EXTRACT_VECTOR with
7193   // the same vector and appropriate index.
7194   for (unsigned i = 0, e = N0->getNumOperands(); i != e; ++i) {
7195     if (N0->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT
7196         && N1->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7197
7198       SDValue ExtVec0 = N0->getOperand(i);
7199       SDValue ExtVec1 = N1->getOperand(i);
7200
7201       // First operand is the vector, verify its the same.
7202       if (V != ExtVec0->getOperand(0).getNode() ||
7203           V != ExtVec1->getOperand(0).getNode())
7204         return SDValue();
7205
7206       // Second is the constant, verify its correct.
7207       ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(ExtVec0->getOperand(1));
7208       ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(ExtVec1->getOperand(1));
7209
7210       // For the constant, we want to see all the even or all the odd.
7211       if (!C0 || !C1 || C0->getZExtValue() != nextIndex
7212           || C1->getZExtValue() != nextIndex+1)
7213         return SDValue();
7214
7215       // Increment index.
7216       nextIndex+=2;
7217     } else
7218       return SDValue();
7219   }
7220
7221   // Create VPADDL node.
7222   SelectionDAG &DAG = DCI.DAG;
7223   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7224
7225   // Build operand list.
7226   SmallVector<SDValue, 8> Ops;
7227   Ops.push_back(DAG.getConstant(Intrinsic::arm_neon_vpaddls,
7228                                 TLI.getPointerTy()));
7229
7230   // Input is the vector.
7231   Ops.push_back(Vec);
7232
7233   // Get widened type and narrowed type.
7234   MVT widenType;
7235   unsigned numElem = VT.getVectorNumElements();
7236   switch (VT.getVectorElementType().getSimpleVT().SimpleTy) {
7237     case MVT::i8: widenType = MVT::getVectorVT(MVT::i16, numElem); break;
7238     case MVT::i16: widenType = MVT::getVectorVT(MVT::i32, numElem); break;
7239     case MVT::i32: widenType = MVT::getVectorVT(MVT::i64, numElem); break;
7240     default:
7241       llvm_unreachable("Invalid vector element type for padd optimization.");
7242   }
7243
7244   SDValue tmp = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(),
7245                             widenType, &Ops[0], Ops.size());
7246   return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, tmp);
7247 }
7248
7249 static SDValue findMUL_LOHI(SDValue V) {
7250   if (V->getOpcode() == ISD::UMUL_LOHI ||
7251       V->getOpcode() == ISD::SMUL_LOHI)
7252     return V;
7253   return SDValue();
7254 }
7255
7256 static SDValue AddCombineTo64bitMLAL(SDNode *AddcNode,
7257                                      TargetLowering::DAGCombinerInfo &DCI,
7258                                      const ARMSubtarget *Subtarget) {
7259
7260   if (Subtarget->isThumb1Only()) return SDValue();
7261
7262   // Only perform the checks after legalize when the pattern is available.
7263   if (DCI.isBeforeLegalize()) return SDValue();
7264
7265   // Look for multiply add opportunities.
7266   // The pattern is a ISD::UMUL_LOHI followed by two add nodes, where
7267   // each add nodes consumes a value from ISD::UMUL_LOHI and there is
7268   // a glue link from the first add to the second add.
7269   // If we find this pattern, we can replace the U/SMUL_LOHI, ADDC, and ADDE by
7270   // a S/UMLAL instruction.
7271   //          loAdd   UMUL_LOHI
7272   //            \    / :lo    \ :hi
7273   //             \  /          \          [no multiline comment]
7274   //              ADDC         |  hiAdd
7275   //                 \ :glue  /  /
7276   //                  \      /  /
7277   //                    ADDE
7278   //
7279   assert(AddcNode->getOpcode() == ISD::ADDC && "Expect an ADDC");
7280   SDValue AddcOp0 = AddcNode->getOperand(0);
7281   SDValue AddcOp1 = AddcNode->getOperand(1);
7282
7283   // Check if the two operands are from the same mul_lohi node.
7284   if (AddcOp0.getNode() == AddcOp1.getNode())
7285     return SDValue();
7286
7287   assert(AddcNode->getNumValues() == 2 &&
7288          AddcNode->getValueType(0) == MVT::i32 &&
7289          AddcNode->getValueType(1) == MVT::Glue &&
7290          "Expect ADDC with two result values: i32, glue");
7291
7292   // Check that the ADDC adds the low result of the S/UMUL_LOHI.
7293   if (AddcOp0->getOpcode() != ISD::UMUL_LOHI &&
7294       AddcOp0->getOpcode() != ISD::SMUL_LOHI &&
7295       AddcOp1->getOpcode() != ISD::UMUL_LOHI &&
7296       AddcOp1->getOpcode() != ISD::SMUL_LOHI)
7297     return SDValue();
7298
7299   // Look for the glued ADDE.
7300   SDNode* AddeNode = AddcNode->getGluedUser();
7301   if (AddeNode == NULL)
7302     return SDValue();
7303
7304   // Make sure it is really an ADDE.
7305   if (AddeNode->getOpcode() != ISD::ADDE)
7306     return SDValue();
7307
7308   assert(AddeNode->getNumOperands() == 3 &&
7309          AddeNode->getOperand(2).getValueType() == MVT::Glue &&
7310          "ADDE node has the wrong inputs");
7311
7312   // Check for the triangle shape.
7313   SDValue AddeOp0 = AddeNode->getOperand(0);
7314   SDValue AddeOp1 = AddeNode->getOperand(1);
7315
7316   // Make sure that the ADDE operands are not coming from the same node.
7317   if (AddeOp0.getNode() == AddeOp1.getNode())
7318     return SDValue();
7319
7320   // Find the MUL_LOHI node walking up ADDE's operands.
7321   bool IsLeftOperandMUL = false;
7322   SDValue MULOp = findMUL_LOHI(AddeOp0);
7323   if (MULOp == SDValue())
7324    MULOp = findMUL_LOHI(AddeOp1);
7325   else
7326     IsLeftOperandMUL = true;
7327   if (MULOp == SDValue())
7328      return SDValue();
7329
7330   // Figure out the right opcode.
7331   unsigned Opc = MULOp->getOpcode();
7332   unsigned FinalOpc = (Opc == ISD::SMUL_LOHI) ? ARMISD::SMLAL : ARMISD::UMLAL;
7333
7334   // Figure out the high and low input values to the MLAL node.
7335   SDValue* HiMul = &MULOp;
7336   SDValue* HiAdd = NULL;
7337   SDValue* LoMul = NULL;
7338   SDValue* LowAdd = NULL;
7339
7340   if (IsLeftOperandMUL)
7341     HiAdd = &AddeOp1;
7342   else
7343     HiAdd = &AddeOp0;
7344
7345
7346   if (AddcOp0->getOpcode() == Opc) {
7347     LoMul = &AddcOp0;
7348     LowAdd = &AddcOp1;
7349   }
7350   if (AddcOp1->getOpcode() == Opc) {
7351     LoMul = &AddcOp1;
7352     LowAdd = &AddcOp0;
7353   }
7354
7355   if (LoMul == NULL)
7356     return SDValue();
7357
7358   if (LoMul->getNode() != HiMul->getNode())
7359     return SDValue();
7360
7361   // Create the merged node.
7362   SelectionDAG &DAG = DCI.DAG;
7363
7364   // Build operand list.
7365   SmallVector<SDValue, 8> Ops;
7366   Ops.push_back(LoMul->getOperand(0));
7367   Ops.push_back(LoMul->getOperand(1));
7368   Ops.push_back(*LowAdd);
7369   Ops.push_back(*HiAdd);
7370
7371   SDValue MLALNode =  DAG.getNode(FinalOpc, AddcNode->getDebugLoc(),
7372                                  DAG.getVTList(MVT::i32, MVT::i32),
7373                                  &Ops[0], Ops.size());
7374
7375   // Replace the ADDs' nodes uses by the MLA node's values.
7376   SDValue HiMLALResult(MLALNode.getNode(), 1);
7377   DAG.ReplaceAllUsesOfValueWith(SDValue(AddeNode, 0), HiMLALResult);
7378
7379   SDValue LoMLALResult(MLALNode.getNode(), 0);
7380   DAG.ReplaceAllUsesOfValueWith(SDValue(AddcNode, 0), LoMLALResult);
7381
7382   // Return original node to notify the driver to stop replacing.
7383   SDValue resNode(AddcNode, 0);
7384   return resNode;
7385 }
7386
7387 /// PerformADDCCombine - Target-specific dag combine transform from
7388 /// ISD::ADDC, ISD::ADDE, and ISD::MUL_LOHI to MLAL.
7389 static SDValue PerformADDCCombine(SDNode *N,
7390                                  TargetLowering::DAGCombinerInfo &DCI,
7391                                  const ARMSubtarget *Subtarget) {
7392
7393   return AddCombineTo64bitMLAL(N, DCI, Subtarget);
7394
7395 }
7396
7397 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
7398 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
7399 /// called with the default operands, and if that fails, with commuted
7400 /// operands.
7401 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
7402                                           TargetLowering::DAGCombinerInfo &DCI,
7403                                           const ARMSubtarget *Subtarget){
7404
7405   // Attempt to create vpaddl for this add.
7406   SDValue Result = AddCombineToVPADDL(N, N0, N1, DCI, Subtarget);
7407   if (Result.getNode())
7408     return Result;
7409
7410   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
7411   if (N0.getNode()->hasOneUse()) {
7412     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
7413     if (Result.getNode()) return Result;
7414   }
7415   return SDValue();
7416 }
7417
7418 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
7419 ///
7420 static SDValue PerformADDCombine(SDNode *N,
7421                                  TargetLowering::DAGCombinerInfo &DCI,
7422                                  const ARMSubtarget *Subtarget) {
7423   SDValue N0 = N->getOperand(0);
7424   SDValue N1 = N->getOperand(1);
7425
7426   // First try with the default operand order.
7427   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI, Subtarget);
7428   if (Result.getNode())
7429     return Result;
7430
7431   // If that didn't work, try again with the operands commuted.
7432   return PerformADDCombineWithOperands(N, N1, N0, DCI, Subtarget);
7433 }
7434
7435 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
7436 ///
7437 static SDValue PerformSUBCombine(SDNode *N,
7438                                  TargetLowering::DAGCombinerInfo &DCI) {
7439   SDValue N0 = N->getOperand(0);
7440   SDValue N1 = N->getOperand(1);
7441
7442   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
7443   if (N1.getNode()->hasOneUse()) {
7444     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
7445     if (Result.getNode()) return Result;
7446   }
7447
7448   return SDValue();
7449 }
7450
7451 /// PerformVMULCombine
7452 /// Distribute (A + B) * C to (A * C) + (B * C) to take advantage of the
7453 /// special multiplier accumulator forwarding.
7454 ///   vmul d3, d0, d2
7455 ///   vmla d3, d1, d2
7456 /// is faster than
7457 ///   vadd d3, d0, d1
7458 ///   vmul d3, d3, d2
7459 static SDValue PerformVMULCombine(SDNode *N,
7460                                   TargetLowering::DAGCombinerInfo &DCI,
7461                                   const ARMSubtarget *Subtarget) {
7462   if (!Subtarget->hasVMLxForwarding())
7463     return SDValue();
7464
7465   SelectionDAG &DAG = DCI.DAG;
7466   SDValue N0 = N->getOperand(0);
7467   SDValue N1 = N->getOperand(1);
7468   unsigned Opcode = N0.getOpcode();
7469   if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
7470       Opcode != ISD::FADD && Opcode != ISD::FSUB) {
7471     Opcode = N1.getOpcode();
7472     if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
7473         Opcode != ISD::FADD && Opcode != ISD::FSUB)
7474       return SDValue();
7475     std::swap(N0, N1);
7476   }
7477
7478   EVT VT = N->getValueType(0);
7479   DebugLoc DL = N->getDebugLoc();
7480   SDValue N00 = N0->getOperand(0);
7481   SDValue N01 = N0->getOperand(1);
7482   return DAG.getNode(Opcode, DL, VT,
7483                      DAG.getNode(ISD::MUL, DL, VT, N00, N1),
7484                      DAG.getNode(ISD::MUL, DL, VT, N01, N1));
7485 }
7486
7487 static SDValue PerformMULCombine(SDNode *N,
7488                                  TargetLowering::DAGCombinerInfo &DCI,
7489                                  const ARMSubtarget *Subtarget) {
7490   SelectionDAG &DAG = DCI.DAG;
7491
7492   if (Subtarget->isThumb1Only())
7493     return SDValue();
7494
7495   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7496     return SDValue();
7497
7498   EVT VT = N->getValueType(0);
7499   if (VT.is64BitVector() || VT.is128BitVector())
7500     return PerformVMULCombine(N, DCI, Subtarget);
7501   if (VT != MVT::i32)
7502     return SDValue();
7503
7504   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
7505   if (!C)
7506     return SDValue();
7507
7508   int64_t MulAmt = C->getSExtValue();
7509   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
7510
7511   ShiftAmt = ShiftAmt & (32 - 1);
7512   SDValue V = N->getOperand(0);
7513   DebugLoc DL = N->getDebugLoc();
7514
7515   SDValue Res;
7516   MulAmt >>= ShiftAmt;
7517
7518   if (MulAmt >= 0) {
7519     if (isPowerOf2_32(MulAmt - 1)) {
7520       // (mul x, 2^N + 1) => (add (shl x, N), x)
7521       Res = DAG.getNode(ISD::ADD, DL, VT,
7522                         V,
7523                         DAG.getNode(ISD::SHL, DL, VT,
7524                                     V,
7525                                     DAG.getConstant(Log2_32(MulAmt - 1),
7526                                                     MVT::i32)));
7527     } else if (isPowerOf2_32(MulAmt + 1)) {
7528       // (mul x, 2^N - 1) => (sub (shl x, N), x)
7529       Res = DAG.getNode(ISD::SUB, DL, VT,
7530                         DAG.getNode(ISD::SHL, DL, VT,
7531                                     V,
7532                                     DAG.getConstant(Log2_32(MulAmt + 1),
7533                                                     MVT::i32)),
7534                         V);
7535     } else
7536       return SDValue();
7537   } else {
7538     uint64_t MulAmtAbs = -MulAmt;
7539     if (isPowerOf2_32(MulAmtAbs + 1)) {
7540       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
7541       Res = DAG.getNode(ISD::SUB, DL, VT,
7542                         V,
7543                         DAG.getNode(ISD::SHL, DL, VT,
7544                                     V,
7545                                     DAG.getConstant(Log2_32(MulAmtAbs + 1),
7546                                                     MVT::i32)));
7547     } else if (isPowerOf2_32(MulAmtAbs - 1)) {
7548       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
7549       Res = DAG.getNode(ISD::ADD, DL, VT,
7550                         V,
7551                         DAG.getNode(ISD::SHL, DL, VT,
7552                                     V,
7553                                     DAG.getConstant(Log2_32(MulAmtAbs-1),
7554                                                     MVT::i32)));
7555       Res = DAG.getNode(ISD::SUB, DL, VT,
7556                         DAG.getConstant(0, MVT::i32),Res);
7557
7558     } else
7559       return SDValue();
7560   }
7561
7562   if (ShiftAmt != 0)
7563     Res = DAG.getNode(ISD::SHL, DL, VT,
7564                       Res, DAG.getConstant(ShiftAmt, MVT::i32));
7565
7566   // Do not add new nodes to DAG combiner worklist.
7567   DCI.CombineTo(N, Res, false);
7568   return SDValue();
7569 }
7570
7571 static SDValue PerformANDCombine(SDNode *N,
7572                                  TargetLowering::DAGCombinerInfo &DCI,
7573                                  const ARMSubtarget *Subtarget) {
7574
7575   // Attempt to use immediate-form VBIC
7576   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
7577   DebugLoc dl = N->getDebugLoc();
7578   EVT VT = N->getValueType(0);
7579   SelectionDAG &DAG = DCI.DAG;
7580
7581   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7582     return SDValue();
7583
7584   APInt SplatBits, SplatUndef;
7585   unsigned SplatBitSize;
7586   bool HasAnyUndefs;
7587   if (BVN &&
7588       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
7589     if (SplatBitSize <= 64) {
7590       EVT VbicVT;
7591       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
7592                                       SplatUndef.getZExtValue(), SplatBitSize,
7593                                       DAG, VbicVT, VT.is128BitVector(),
7594                                       OtherModImm);
7595       if (Val.getNode()) {
7596         SDValue Input =
7597           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
7598         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
7599         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
7600       }
7601     }
7602   }
7603
7604   if (!Subtarget->isThumb1Only()) {
7605     // fold (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))
7606     SDValue Result = combineSelectAndUseCommutative(N, true, DCI);
7607     if (Result.getNode())
7608       return Result;
7609   }
7610
7611   return SDValue();
7612 }
7613
7614 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
7615 static SDValue PerformORCombine(SDNode *N,
7616                                 TargetLowering::DAGCombinerInfo &DCI,
7617                                 const ARMSubtarget *Subtarget) {
7618   // Attempt to use immediate-form VORR
7619   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
7620   DebugLoc dl = N->getDebugLoc();
7621   EVT VT = N->getValueType(0);
7622   SelectionDAG &DAG = DCI.DAG;
7623
7624   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7625     return SDValue();
7626
7627   APInt SplatBits, SplatUndef;
7628   unsigned SplatBitSize;
7629   bool HasAnyUndefs;
7630   if (BVN && Subtarget->hasNEON() &&
7631       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
7632     if (SplatBitSize <= 64) {
7633       EVT VorrVT;
7634       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
7635                                       SplatUndef.getZExtValue(), SplatBitSize,
7636                                       DAG, VorrVT, VT.is128BitVector(),
7637                                       OtherModImm);
7638       if (Val.getNode()) {
7639         SDValue Input =
7640           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
7641         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
7642         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
7643       }
7644     }
7645   }
7646
7647   if (!Subtarget->isThumb1Only()) {
7648     // fold (or (select cc, 0, c), x) -> (select cc, x, (or, x, c))
7649     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
7650     if (Result.getNode())
7651       return Result;
7652   }
7653
7654   // The code below optimizes (or (and X, Y), Z).
7655   // The AND operand needs to have a single user to make these optimizations
7656   // profitable.
7657   SDValue N0 = N->getOperand(0);
7658   if (N0.getOpcode() != ISD::AND || !N0.hasOneUse())
7659     return SDValue();
7660   SDValue N1 = N->getOperand(1);
7661
7662   // (or (and B, A), (and C, ~A)) => (VBSL A, B, C) when A is a constant.
7663   if (Subtarget->hasNEON() && N1.getOpcode() == ISD::AND && VT.isVector() &&
7664       DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
7665     APInt SplatUndef;
7666     unsigned SplatBitSize;
7667     bool HasAnyUndefs;
7668
7669     BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(1));
7670     APInt SplatBits0;
7671     if (BVN0 && BVN0->isConstantSplat(SplatBits0, SplatUndef, SplatBitSize,
7672                                   HasAnyUndefs) && !HasAnyUndefs) {
7673       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(1));
7674       APInt SplatBits1;
7675       if (BVN1 && BVN1->isConstantSplat(SplatBits1, SplatUndef, SplatBitSize,
7676                                     HasAnyUndefs) && !HasAnyUndefs &&
7677           SplatBits0 == ~SplatBits1) {
7678         // Canonicalize the vector type to make instruction selection simpler.
7679         EVT CanonicalVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
7680         SDValue Result = DAG.getNode(ARMISD::VBSL, dl, CanonicalVT,
7681                                      N0->getOperand(1), N0->getOperand(0),
7682                                      N1->getOperand(0));
7683         return DAG.getNode(ISD::BITCAST, dl, VT, Result);
7684       }
7685     }
7686   }
7687
7688   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
7689   // reasonable.
7690
7691   // BFI is only available on V6T2+
7692   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
7693     return SDValue();
7694
7695   DebugLoc DL = N->getDebugLoc();
7696   // 1) or (and A, mask), val => ARMbfi A, val, mask
7697   //      iff (val & mask) == val
7698   //
7699   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
7700   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
7701   //          && mask == ~mask2
7702   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
7703   //          && ~mask == mask2
7704   //  (i.e., copy a bitfield value into another bitfield of the same width)
7705
7706   if (VT != MVT::i32)
7707     return SDValue();
7708
7709   SDValue N00 = N0.getOperand(0);
7710
7711   // The value and the mask need to be constants so we can verify this is
7712   // actually a bitfield set. If the mask is 0xffff, we can do better
7713   // via a movt instruction, so don't use BFI in that case.
7714   SDValue MaskOp = N0.getOperand(1);
7715   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
7716   if (!MaskC)
7717     return SDValue();
7718   unsigned Mask = MaskC->getZExtValue();
7719   if (Mask == 0xffff)
7720     return SDValue();
7721   SDValue Res;
7722   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
7723   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
7724   if (N1C) {
7725     unsigned Val = N1C->getZExtValue();
7726     if ((Val & ~Mask) != Val)
7727       return SDValue();
7728
7729     if (ARM::isBitFieldInvertedMask(Mask)) {
7730       Val >>= CountTrailingZeros_32(~Mask);
7731
7732       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
7733                         DAG.getConstant(Val, MVT::i32),
7734                         DAG.getConstant(Mask, MVT::i32));
7735
7736       // Do not add new nodes to DAG combiner worklist.
7737       DCI.CombineTo(N, Res, false);
7738       return SDValue();
7739     }
7740   } else if (N1.getOpcode() == ISD::AND) {
7741     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
7742     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
7743     if (!N11C)
7744       return SDValue();
7745     unsigned Mask2 = N11C->getZExtValue();
7746
7747     // Mask and ~Mask2 (or reverse) must be equivalent for the BFI pattern
7748     // as is to match.
7749     if (ARM::isBitFieldInvertedMask(Mask) &&
7750         (Mask == ~Mask2)) {
7751       // The pack halfword instruction works better for masks that fit it,
7752       // so use that when it's available.
7753       if (Subtarget->hasT2ExtractPack() &&
7754           (Mask == 0xffff || Mask == 0xffff0000))
7755         return SDValue();
7756       // 2a
7757       unsigned amt = CountTrailingZeros_32(Mask2);
7758       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
7759                         DAG.getConstant(amt, MVT::i32));
7760       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
7761                         DAG.getConstant(Mask, MVT::i32));
7762       // Do not add new nodes to DAG combiner worklist.
7763       DCI.CombineTo(N, Res, false);
7764       return SDValue();
7765     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
7766                (~Mask == Mask2)) {
7767       // The pack halfword instruction works better for masks that fit it,
7768       // so use that when it's available.
7769       if (Subtarget->hasT2ExtractPack() &&
7770           (Mask2 == 0xffff || Mask2 == 0xffff0000))
7771         return SDValue();
7772       // 2b
7773       unsigned lsb = CountTrailingZeros_32(Mask);
7774       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
7775                         DAG.getConstant(lsb, MVT::i32));
7776       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
7777                         DAG.getConstant(Mask2, MVT::i32));
7778       // Do not add new nodes to DAG combiner worklist.
7779       DCI.CombineTo(N, Res, false);
7780       return SDValue();
7781     }
7782   }
7783
7784   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
7785       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
7786       ARM::isBitFieldInvertedMask(~Mask)) {
7787     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
7788     // where lsb(mask) == #shamt and masked bits of B are known zero.
7789     SDValue ShAmt = N00.getOperand(1);
7790     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
7791     unsigned LSB = CountTrailingZeros_32(Mask);
7792     if (ShAmtC != LSB)
7793       return SDValue();
7794
7795     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
7796                       DAG.getConstant(~Mask, MVT::i32));
7797
7798     // Do not add new nodes to DAG combiner worklist.
7799     DCI.CombineTo(N, Res, false);
7800   }
7801
7802   return SDValue();
7803 }
7804
7805 static SDValue PerformXORCombine(SDNode *N,
7806                                  TargetLowering::DAGCombinerInfo &DCI,
7807                                  const ARMSubtarget *Subtarget) {
7808   EVT VT = N->getValueType(0);
7809   SelectionDAG &DAG = DCI.DAG;
7810
7811   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7812     return SDValue();
7813
7814   if (!Subtarget->isThumb1Only()) {
7815     // fold (xor (select cc, 0, c), x) -> (select cc, x, (xor, x, c))
7816     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
7817     if (Result.getNode())
7818       return Result;
7819   }
7820
7821   return SDValue();
7822 }
7823
7824 /// PerformBFICombine - (bfi A, (and B, Mask1), Mask2) -> (bfi A, B, Mask2) iff
7825 /// the bits being cleared by the AND are not demanded by the BFI.
7826 static SDValue PerformBFICombine(SDNode *N,
7827                                  TargetLowering::DAGCombinerInfo &DCI) {
7828   SDValue N1 = N->getOperand(1);
7829   if (N1.getOpcode() == ISD::AND) {
7830     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
7831     if (!N11C)
7832       return SDValue();
7833     unsigned InvMask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
7834     unsigned LSB = CountTrailingZeros_32(~InvMask);
7835     unsigned Width = (32 - CountLeadingZeros_32(~InvMask)) - LSB;
7836     unsigned Mask = (1 << Width)-1;
7837     unsigned Mask2 = N11C->getZExtValue();
7838     if ((Mask & (~Mask2)) == 0)
7839       return DCI.DAG.getNode(ARMISD::BFI, N->getDebugLoc(), N->getValueType(0),
7840                              N->getOperand(0), N1.getOperand(0),
7841                              N->getOperand(2));
7842   }
7843   return SDValue();
7844 }
7845
7846 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
7847 /// ARMISD::VMOVRRD.
7848 static SDValue PerformVMOVRRDCombine(SDNode *N,
7849                                      TargetLowering::DAGCombinerInfo &DCI) {
7850   // vmovrrd(vmovdrr x, y) -> x,y
7851   SDValue InDouble = N->getOperand(0);
7852   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
7853     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
7854
7855   // vmovrrd(load f64) -> (load i32), (load i32)
7856   SDNode *InNode = InDouble.getNode();
7857   if (ISD::isNormalLoad(InNode) && InNode->hasOneUse() &&
7858       InNode->getValueType(0) == MVT::f64 &&
7859       InNode->getOperand(1).getOpcode() == ISD::FrameIndex &&
7860       !cast<LoadSDNode>(InNode)->isVolatile()) {
7861     // TODO: Should this be done for non-FrameIndex operands?
7862     LoadSDNode *LD = cast<LoadSDNode>(InNode);
7863
7864     SelectionDAG &DAG = DCI.DAG;
7865     DebugLoc DL = LD->getDebugLoc();
7866     SDValue BasePtr = LD->getBasePtr();
7867     SDValue NewLD1 = DAG.getLoad(MVT::i32, DL, LD->getChain(), BasePtr,
7868                                  LD->getPointerInfo(), LD->isVolatile(),
7869                                  LD->isNonTemporal(), LD->isInvariant(),
7870                                  LD->getAlignment());
7871
7872     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
7873                                     DAG.getConstant(4, MVT::i32));
7874     SDValue NewLD2 = DAG.getLoad(MVT::i32, DL, NewLD1.getValue(1), OffsetPtr,
7875                                  LD->getPointerInfo(), LD->isVolatile(),
7876                                  LD->isNonTemporal(), LD->isInvariant(),
7877                                  std::min(4U, LD->getAlignment() / 2));
7878
7879     DAG.ReplaceAllUsesOfValueWith(SDValue(LD, 1), NewLD2.getValue(1));
7880     SDValue Result = DCI.CombineTo(N, NewLD1, NewLD2);
7881     DCI.RemoveFromWorklist(LD);
7882     DAG.DeleteNode(LD);
7883     return Result;
7884   }
7885
7886   return SDValue();
7887 }
7888
7889 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
7890 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
7891 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
7892   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
7893   SDValue Op0 = N->getOperand(0);
7894   SDValue Op1 = N->getOperand(1);
7895   if (Op0.getOpcode() == ISD::BITCAST)
7896     Op0 = Op0.getOperand(0);
7897   if (Op1.getOpcode() == ISD::BITCAST)
7898     Op1 = Op1.getOperand(0);
7899   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
7900       Op0.getNode() == Op1.getNode() &&
7901       Op0.getResNo() == 0 && Op1.getResNo() == 1)
7902     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
7903                        N->getValueType(0), Op0.getOperand(0));
7904   return SDValue();
7905 }
7906
7907 /// PerformSTORECombine - Target-specific dag combine xforms for
7908 /// ISD::STORE.
7909 static SDValue PerformSTORECombine(SDNode *N,
7910                                    TargetLowering::DAGCombinerInfo &DCI) {
7911   StoreSDNode *St = cast<StoreSDNode>(N);
7912   if (St->isVolatile())
7913     return SDValue();
7914
7915   // Optimize trunc store (of multiple scalars) to shuffle and store.  First,
7916   // pack all of the elements in one place.  Next, store to memory in fewer
7917   // chunks.
7918   SDValue StVal = St->getValue();
7919   EVT VT = StVal.getValueType();
7920   if (St->isTruncatingStore() && VT.isVector()) {
7921     SelectionDAG &DAG = DCI.DAG;
7922     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7923     EVT StVT = St->getMemoryVT();
7924     unsigned NumElems = VT.getVectorNumElements();
7925     assert(StVT != VT && "Cannot truncate to the same type");
7926     unsigned FromEltSz = VT.getVectorElementType().getSizeInBits();
7927     unsigned ToEltSz = StVT.getVectorElementType().getSizeInBits();
7928
7929     // From, To sizes and ElemCount must be pow of two
7930     if (!isPowerOf2_32(NumElems * FromEltSz * ToEltSz)) return SDValue();
7931
7932     // We are going to use the original vector elt for storing.
7933     // Accumulated smaller vector elements must be a multiple of the store size.
7934     if (0 != (NumElems * FromEltSz) % ToEltSz) return SDValue();
7935
7936     unsigned SizeRatio  = FromEltSz / ToEltSz;
7937     assert(SizeRatio * NumElems * ToEltSz == VT.getSizeInBits());
7938
7939     // Create a type on which we perform the shuffle.
7940     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(), StVT.getScalarType(),
7941                                      NumElems*SizeRatio);
7942     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
7943
7944     DebugLoc DL = St->getDebugLoc();
7945     SDValue WideVec = DAG.getNode(ISD::BITCAST, DL, WideVecVT, StVal);
7946     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
7947     for (unsigned i = 0; i < NumElems; ++i) ShuffleVec[i] = i * SizeRatio;
7948
7949     // Can't shuffle using an illegal type.
7950     if (!TLI.isTypeLegal(WideVecVT)) return SDValue();
7951
7952     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, DL, WideVec,
7953                                 DAG.getUNDEF(WideVec.getValueType()),
7954                                 ShuffleVec.data());
7955     // At this point all of the data is stored at the bottom of the
7956     // register. We now need to save it to mem.
7957
7958     // Find the largest store unit
7959     MVT StoreType = MVT::i8;
7960     for (unsigned tp = MVT::FIRST_INTEGER_VALUETYPE;
7961          tp < MVT::LAST_INTEGER_VALUETYPE; ++tp) {
7962       MVT Tp = (MVT::SimpleValueType)tp;
7963       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToEltSz)
7964         StoreType = Tp;
7965     }
7966     // Didn't find a legal store type.
7967     if (!TLI.isTypeLegal(StoreType))
7968       return SDValue();
7969
7970     // Bitcast the original vector into a vector of store-size units
7971     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
7972             StoreType, VT.getSizeInBits()/EVT(StoreType).getSizeInBits());
7973     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
7974     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, DL, StoreVecVT, Shuff);
7975     SmallVector<SDValue, 8> Chains;
7976     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
7977                                         TLI.getPointerTy());
7978     SDValue BasePtr = St->getBasePtr();
7979
7980     // Perform one or more big stores into memory.
7981     unsigned E = (ToEltSz*NumElems)/StoreType.getSizeInBits();
7982     for (unsigned I = 0; I < E; I++) {
7983       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL,
7984                                    StoreType, ShuffWide,
7985                                    DAG.getIntPtrConstant(I));
7986       SDValue Ch = DAG.getStore(St->getChain(), DL, SubVec, BasePtr,
7987                                 St->getPointerInfo(), St->isVolatile(),
7988                                 St->isNonTemporal(), St->getAlignment());
7989       BasePtr = DAG.getNode(ISD::ADD, DL, BasePtr.getValueType(), BasePtr,
7990                             Increment);
7991       Chains.push_back(Ch);
7992     }
7993     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, &Chains[0],
7994                        Chains.size());
7995   }
7996
7997   if (!ISD::isNormalStore(St))
7998     return SDValue();
7999
8000   // Split a store of a VMOVDRR into two integer stores to avoid mixing NEON and
8001   // ARM stores of arguments in the same cache line.
8002   if (StVal.getNode()->getOpcode() == ARMISD::VMOVDRR &&
8003       StVal.getNode()->hasOneUse()) {
8004     SelectionDAG  &DAG = DCI.DAG;
8005     DebugLoc DL = St->getDebugLoc();
8006     SDValue BasePtr = St->getBasePtr();
8007     SDValue NewST1 = DAG.getStore(St->getChain(), DL,
8008                                   StVal.getNode()->getOperand(0), BasePtr,
8009                                   St->getPointerInfo(), St->isVolatile(),
8010                                   St->isNonTemporal(), St->getAlignment());
8011
8012     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
8013                                     DAG.getConstant(4, MVT::i32));
8014     return DAG.getStore(NewST1.getValue(0), DL, StVal.getNode()->getOperand(1),
8015                         OffsetPtr, St->getPointerInfo(), St->isVolatile(),
8016                         St->isNonTemporal(),
8017                         std::min(4U, St->getAlignment() / 2));
8018   }
8019
8020   if (StVal.getValueType() != MVT::i64 ||
8021       StVal.getNode()->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8022     return SDValue();
8023
8024   // Bitcast an i64 store extracted from a vector to f64.
8025   // Otherwise, the i64 value will be legalized to a pair of i32 values.
8026   SelectionDAG &DAG = DCI.DAG;
8027   DebugLoc dl = StVal.getDebugLoc();
8028   SDValue IntVec = StVal.getOperand(0);
8029   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
8030                                  IntVec.getValueType().getVectorNumElements());
8031   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
8032   SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
8033                                Vec, StVal.getOperand(1));
8034   dl = N->getDebugLoc();
8035   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
8036   // Make the DAGCombiner fold the bitcasts.
8037   DCI.AddToWorklist(Vec.getNode());
8038   DCI.AddToWorklist(ExtElt.getNode());
8039   DCI.AddToWorklist(V.getNode());
8040   return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
8041                       St->getPointerInfo(), St->isVolatile(),
8042                       St->isNonTemporal(), St->getAlignment(),
8043                       St->getTBAAInfo());
8044 }
8045
8046 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
8047 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
8048 /// i64 vector to have f64 elements, since the value can then be loaded
8049 /// directly into a VFP register.
8050 static bool hasNormalLoadOperand(SDNode *N) {
8051   unsigned NumElts = N->getValueType(0).getVectorNumElements();
8052   for (unsigned i = 0; i < NumElts; ++i) {
8053     SDNode *Elt = N->getOperand(i).getNode();
8054     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
8055       return true;
8056   }
8057   return false;
8058 }
8059
8060 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
8061 /// ISD::BUILD_VECTOR.
8062 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
8063                                           TargetLowering::DAGCombinerInfo &DCI){
8064   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
8065   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
8066   // into a pair of GPRs, which is fine when the value is used as a scalar,
8067   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
8068   SelectionDAG &DAG = DCI.DAG;
8069   if (N->getNumOperands() == 2) {
8070     SDValue RV = PerformVMOVDRRCombine(N, DAG);
8071     if (RV.getNode())
8072       return RV;
8073   }
8074
8075   // Load i64 elements as f64 values so that type legalization does not split
8076   // them up into i32 values.
8077   EVT VT = N->getValueType(0);
8078   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
8079     return SDValue();
8080   DebugLoc dl = N->getDebugLoc();
8081   SmallVector<SDValue, 8> Ops;
8082   unsigned NumElts = VT.getVectorNumElements();
8083   for (unsigned i = 0; i < NumElts; ++i) {
8084     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
8085     Ops.push_back(V);
8086     // Make the DAGCombiner fold the bitcast.
8087     DCI.AddToWorklist(V.getNode());
8088   }
8089   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
8090   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops.data(), NumElts);
8091   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
8092 }
8093
8094 /// PerformInsertEltCombine - Target-specific dag combine xforms for
8095 /// ISD::INSERT_VECTOR_ELT.
8096 static SDValue PerformInsertEltCombine(SDNode *N,
8097                                        TargetLowering::DAGCombinerInfo &DCI) {
8098   // Bitcast an i64 load inserted into a vector to f64.
8099   // Otherwise, the i64 value will be legalized to a pair of i32 values.
8100   EVT VT = N->getValueType(0);
8101   SDNode *Elt = N->getOperand(1).getNode();
8102   if (VT.getVectorElementType() != MVT::i64 ||
8103       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
8104     return SDValue();
8105
8106   SelectionDAG &DAG = DCI.DAG;
8107   DebugLoc dl = N->getDebugLoc();
8108   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
8109                                  VT.getVectorNumElements());
8110   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
8111   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
8112   // Make the DAGCombiner fold the bitcasts.
8113   DCI.AddToWorklist(Vec.getNode());
8114   DCI.AddToWorklist(V.getNode());
8115   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
8116                                Vec, V, N->getOperand(2));
8117   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
8118 }
8119
8120 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
8121 /// ISD::VECTOR_SHUFFLE.
8122 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
8123   // The LLVM shufflevector instruction does not require the shuffle mask
8124   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
8125   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
8126   // operands do not match the mask length, they are extended by concatenating
8127   // them with undef vectors.  That is probably the right thing for other
8128   // targets, but for NEON it is better to concatenate two double-register
8129   // size vector operands into a single quad-register size vector.  Do that
8130   // transformation here:
8131   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
8132   //   shuffle(concat(v1, v2), undef)
8133   SDValue Op0 = N->getOperand(0);
8134   SDValue Op1 = N->getOperand(1);
8135   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
8136       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
8137       Op0.getNumOperands() != 2 ||
8138       Op1.getNumOperands() != 2)
8139     return SDValue();
8140   SDValue Concat0Op1 = Op0.getOperand(1);
8141   SDValue Concat1Op1 = Op1.getOperand(1);
8142   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
8143       Concat1Op1.getOpcode() != ISD::UNDEF)
8144     return SDValue();
8145   // Skip the transformation if any of the types are illegal.
8146   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8147   EVT VT = N->getValueType(0);
8148   if (!TLI.isTypeLegal(VT) ||
8149       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
8150       !TLI.isTypeLegal(Concat1Op1.getValueType()))
8151     return SDValue();
8152
8153   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
8154                                   Op0.getOperand(0), Op1.getOperand(0));
8155   // Translate the shuffle mask.
8156   SmallVector<int, 16> NewMask;
8157   unsigned NumElts = VT.getVectorNumElements();
8158   unsigned HalfElts = NumElts/2;
8159   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8160   for (unsigned n = 0; n < NumElts; ++n) {
8161     int MaskElt = SVN->getMaskElt(n);
8162     int NewElt = -1;
8163     if (MaskElt < (int)HalfElts)
8164       NewElt = MaskElt;
8165     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
8166       NewElt = HalfElts + MaskElt - NumElts;
8167     NewMask.push_back(NewElt);
8168   }
8169   return DAG.getVectorShuffle(VT, N->getDebugLoc(), NewConcat,
8170                               DAG.getUNDEF(VT), NewMask.data());
8171 }
8172
8173 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP and
8174 /// NEON load/store intrinsics to merge base address updates.
8175 static SDValue CombineBaseUpdate(SDNode *N,
8176                                  TargetLowering::DAGCombinerInfo &DCI) {
8177   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8178     return SDValue();
8179
8180   SelectionDAG &DAG = DCI.DAG;
8181   bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
8182                       N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
8183   unsigned AddrOpIdx = (isIntrinsic ? 2 : 1);
8184   SDValue Addr = N->getOperand(AddrOpIdx);
8185
8186   // Search for a use of the address operand that is an increment.
8187   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8188          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8189     SDNode *User = *UI;
8190     if (User->getOpcode() != ISD::ADD ||
8191         UI.getUse().getResNo() != Addr.getResNo())
8192       continue;
8193
8194     // Check that the add is independent of the load/store.  Otherwise, folding
8195     // it would create a cycle.
8196     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8197       continue;
8198
8199     // Find the new opcode for the updating load/store.
8200     bool isLoad = true;
8201     bool isLaneOp = false;
8202     unsigned NewOpc = 0;
8203     unsigned NumVecs = 0;
8204     if (isIntrinsic) {
8205       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8206       switch (IntNo) {
8207       default: llvm_unreachable("unexpected intrinsic for Neon base update");
8208       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
8209         NumVecs = 1; break;
8210       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
8211         NumVecs = 2; break;
8212       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
8213         NumVecs = 3; break;
8214       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
8215         NumVecs = 4; break;
8216       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
8217         NumVecs = 2; isLaneOp = true; break;
8218       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
8219         NumVecs = 3; isLaneOp = true; break;
8220       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
8221         NumVecs = 4; isLaneOp = true; break;
8222       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
8223         NumVecs = 1; isLoad = false; break;
8224       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
8225         NumVecs = 2; isLoad = false; break;
8226       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
8227         NumVecs = 3; isLoad = false; break;
8228       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
8229         NumVecs = 4; isLoad = false; break;
8230       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
8231         NumVecs = 2; isLoad = false; isLaneOp = true; break;
8232       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
8233         NumVecs = 3; isLoad = false; isLaneOp = true; break;
8234       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
8235         NumVecs = 4; isLoad = false; isLaneOp = true; break;
8236       }
8237     } else {
8238       isLaneOp = true;
8239       switch (N->getOpcode()) {
8240       default: llvm_unreachable("unexpected opcode for Neon base update");
8241       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
8242       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
8243       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
8244       }
8245     }
8246
8247     // Find the size of memory referenced by the load/store.
8248     EVT VecTy;
8249     if (isLoad)
8250       VecTy = N->getValueType(0);
8251     else
8252       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
8253     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8254     if (isLaneOp)
8255       NumBytes /= VecTy.getVectorNumElements();
8256
8257     // If the increment is a constant, it must match the memory ref size.
8258     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8259     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8260       uint64_t IncVal = CInc->getZExtValue();
8261       if (IncVal != NumBytes)
8262         continue;
8263     } else if (NumBytes >= 3 * 16) {
8264       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
8265       // separate instructions that make it harder to use a non-constant update.
8266       continue;
8267     }
8268
8269     // Create the new updating load/store node.
8270     EVT Tys[6];
8271     unsigned NumResultVecs = (isLoad ? NumVecs : 0);
8272     unsigned n;
8273     for (n = 0; n < NumResultVecs; ++n)
8274       Tys[n] = VecTy;
8275     Tys[n++] = MVT::i32;
8276     Tys[n] = MVT::Other;
8277     SDVTList SDTys = DAG.getVTList(Tys, NumResultVecs+2);
8278     SmallVector<SDValue, 8> Ops;
8279     Ops.push_back(N->getOperand(0)); // incoming chain
8280     Ops.push_back(N->getOperand(AddrOpIdx));
8281     Ops.push_back(Inc);
8282     for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands(); ++i) {
8283       Ops.push_back(N->getOperand(i));
8284     }
8285     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8286     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, N->getDebugLoc(), SDTys,
8287                                            Ops.data(), Ops.size(),
8288                                            MemInt->getMemoryVT(),
8289                                            MemInt->getMemOperand());
8290
8291     // Update the uses.
8292     std::vector<SDValue> NewResults;
8293     for (unsigned i = 0; i < NumResultVecs; ++i) {
8294       NewResults.push_back(SDValue(UpdN.getNode(), i));
8295     }
8296     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
8297     DCI.CombineTo(N, NewResults);
8298     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8299
8300     break;
8301   }
8302   return SDValue();
8303 }
8304
8305 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
8306 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
8307 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
8308 /// return true.
8309 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
8310   SelectionDAG &DAG = DCI.DAG;
8311   EVT VT = N->getValueType(0);
8312   // vldN-dup instructions only support 64-bit vectors for N > 1.
8313   if (!VT.is64BitVector())
8314     return false;
8315
8316   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
8317   SDNode *VLD = N->getOperand(0).getNode();
8318   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
8319     return false;
8320   unsigned NumVecs = 0;
8321   unsigned NewOpc = 0;
8322   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
8323   if (IntNo == Intrinsic::arm_neon_vld2lane) {
8324     NumVecs = 2;
8325     NewOpc = ARMISD::VLD2DUP;
8326   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
8327     NumVecs = 3;
8328     NewOpc = ARMISD::VLD3DUP;
8329   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
8330     NumVecs = 4;
8331     NewOpc = ARMISD::VLD4DUP;
8332   } else {
8333     return false;
8334   }
8335
8336   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
8337   // numbers match the load.
8338   unsigned VLDLaneNo =
8339     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
8340   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
8341        UI != UE; ++UI) {
8342     // Ignore uses of the chain result.
8343     if (UI.getUse().getResNo() == NumVecs)
8344       continue;
8345     SDNode *User = *UI;
8346     if (User->getOpcode() != ARMISD::VDUPLANE ||
8347         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
8348       return false;
8349   }
8350
8351   // Create the vldN-dup node.
8352   EVT Tys[5];
8353   unsigned n;
8354   for (n = 0; n < NumVecs; ++n)
8355     Tys[n] = VT;
8356   Tys[n] = MVT::Other;
8357   SDVTList SDTys = DAG.getVTList(Tys, NumVecs+1);
8358   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
8359   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
8360   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, VLD->getDebugLoc(), SDTys,
8361                                            Ops, 2, VLDMemInt->getMemoryVT(),
8362                                            VLDMemInt->getMemOperand());
8363
8364   // Update the uses.
8365   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
8366        UI != UE; ++UI) {
8367     unsigned ResNo = UI.getUse().getResNo();
8368     // Ignore uses of the chain result.
8369     if (ResNo == NumVecs)
8370       continue;
8371     SDNode *User = *UI;
8372     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
8373   }
8374
8375   // Now the vldN-lane intrinsic is dead except for its chain result.
8376   // Update uses of the chain.
8377   std::vector<SDValue> VLDDupResults;
8378   for (unsigned n = 0; n < NumVecs; ++n)
8379     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
8380   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
8381   DCI.CombineTo(VLD, VLDDupResults);
8382
8383   return true;
8384 }
8385
8386 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
8387 /// ARMISD::VDUPLANE.
8388 static SDValue PerformVDUPLANECombine(SDNode *N,
8389                                       TargetLowering::DAGCombinerInfo &DCI) {
8390   SDValue Op = N->getOperand(0);
8391
8392   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
8393   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
8394   if (CombineVLDDUP(N, DCI))
8395     return SDValue(N, 0);
8396
8397   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
8398   // redundant.  Ignore bit_converts for now; element sizes are checked below.
8399   while (Op.getOpcode() == ISD::BITCAST)
8400     Op = Op.getOperand(0);
8401   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
8402     return SDValue();
8403
8404   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
8405   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
8406   // The canonical VMOV for a zero vector uses a 32-bit element size.
8407   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8408   unsigned EltBits;
8409   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
8410     EltSize = 8;
8411   EVT VT = N->getValueType(0);
8412   if (EltSize > VT.getVectorElementType().getSizeInBits())
8413     return SDValue();
8414
8415   return DCI.DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
8416 }
8417
8418 // isConstVecPow2 - Return true if each vector element is a power of 2, all
8419 // elements are the same constant, C, and Log2(C) ranges from 1 to 32.
8420 static bool isConstVecPow2(SDValue ConstVec, bool isSigned, uint64_t &C)
8421 {
8422   integerPart cN;
8423   integerPart c0 = 0;
8424   for (unsigned I = 0, E = ConstVec.getValueType().getVectorNumElements();
8425        I != E; I++) {
8426     ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(ConstVec.getOperand(I));
8427     if (!C)
8428       return false;
8429
8430     bool isExact;
8431     APFloat APF = C->getValueAPF();
8432     if (APF.convertToInteger(&cN, 64, isSigned, APFloat::rmTowardZero, &isExact)
8433         != APFloat::opOK || !isExact)
8434       return false;
8435
8436     c0 = (I == 0) ? cN : c0;
8437     if (!isPowerOf2_64(cN) || c0 != cN || Log2_64(c0) < 1 || Log2_64(c0) > 32)
8438       return false;
8439   }
8440   C = c0;
8441   return true;
8442 }
8443
8444 /// PerformVCVTCombine - VCVT (floating-point to fixed-point, Advanced SIMD)
8445 /// can replace combinations of VMUL and VCVT (floating-point to integer)
8446 /// when the VMUL has a constant operand that is a power of 2.
8447 ///
8448 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
8449 ///  vmul.f32        d16, d17, d16
8450 ///  vcvt.s32.f32    d16, d16
8451 /// becomes:
8452 ///  vcvt.s32.f32    d16, d16, #3
8453 static SDValue PerformVCVTCombine(SDNode *N,
8454                                   TargetLowering::DAGCombinerInfo &DCI,
8455                                   const ARMSubtarget *Subtarget) {
8456   SelectionDAG &DAG = DCI.DAG;
8457   SDValue Op = N->getOperand(0);
8458
8459   if (!Subtarget->hasNEON() || !Op.getValueType().isVector() ||
8460       Op.getOpcode() != ISD::FMUL)
8461     return SDValue();
8462
8463   uint64_t C;
8464   SDValue N0 = Op->getOperand(0);
8465   SDValue ConstVec = Op->getOperand(1);
8466   bool isSigned = N->getOpcode() == ISD::FP_TO_SINT;
8467
8468   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
8469       !isConstVecPow2(ConstVec, isSigned, C))
8470     return SDValue();
8471
8472   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfp2fxs :
8473     Intrinsic::arm_neon_vcvtfp2fxu;
8474   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(),
8475                      N->getValueType(0),
8476                      DAG.getConstant(IntrinsicOpcode, MVT::i32), N0,
8477                      DAG.getConstant(Log2_64(C), MVT::i32));
8478 }
8479
8480 /// PerformVDIVCombine - VCVT (fixed-point to floating-point, Advanced SIMD)
8481 /// can replace combinations of VCVT (integer to floating-point) and VDIV
8482 /// when the VDIV has a constant operand that is a power of 2.
8483 ///
8484 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
8485 ///  vcvt.f32.s32    d16, d16
8486 ///  vdiv.f32        d16, d17, d16
8487 /// becomes:
8488 ///  vcvt.f32.s32    d16, d16, #3
8489 static SDValue PerformVDIVCombine(SDNode *N,
8490                                   TargetLowering::DAGCombinerInfo &DCI,
8491                                   const ARMSubtarget *Subtarget) {
8492   SelectionDAG &DAG = DCI.DAG;
8493   SDValue Op = N->getOperand(0);
8494   unsigned OpOpcode = Op.getNode()->getOpcode();
8495
8496   if (!Subtarget->hasNEON() || !N->getValueType(0).isVector() ||
8497       (OpOpcode != ISD::SINT_TO_FP && OpOpcode != ISD::UINT_TO_FP))
8498     return SDValue();
8499
8500   uint64_t C;
8501   SDValue ConstVec = N->getOperand(1);
8502   bool isSigned = OpOpcode == ISD::SINT_TO_FP;
8503
8504   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
8505       !isConstVecPow2(ConstVec, isSigned, C))
8506     return SDValue();
8507
8508   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfxs2fp :
8509     Intrinsic::arm_neon_vcvtfxu2fp;
8510   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(),
8511                      Op.getValueType(),
8512                      DAG.getConstant(IntrinsicOpcode, MVT::i32),
8513                      Op.getOperand(0), DAG.getConstant(Log2_64(C), MVT::i32));
8514 }
8515
8516 /// Getvshiftimm - Check if this is a valid build_vector for the immediate
8517 /// operand of a vector shift operation, where all the elements of the
8518 /// build_vector must have the same constant integer value.
8519 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
8520   // Ignore bit_converts.
8521   while (Op.getOpcode() == ISD::BITCAST)
8522     Op = Op.getOperand(0);
8523   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
8524   APInt SplatBits, SplatUndef;
8525   unsigned SplatBitSize;
8526   bool HasAnyUndefs;
8527   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
8528                                       HasAnyUndefs, ElementBits) ||
8529       SplatBitSize > ElementBits)
8530     return false;
8531   Cnt = SplatBits.getSExtValue();
8532   return true;
8533 }
8534
8535 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
8536 /// operand of a vector shift left operation.  That value must be in the range:
8537 ///   0 <= Value < ElementBits for a left shift; or
8538 ///   0 <= Value <= ElementBits for a long left shift.
8539 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
8540   assert(VT.isVector() && "vector shift count is not a vector type");
8541   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
8542   if (! getVShiftImm(Op, ElementBits, Cnt))
8543     return false;
8544   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
8545 }
8546
8547 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
8548 /// operand of a vector shift right operation.  For a shift opcode, the value
8549 /// is positive, but for an intrinsic the value count must be negative. The
8550 /// absolute value must be in the range:
8551 ///   1 <= |Value| <= ElementBits for a right shift; or
8552 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
8553 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
8554                          int64_t &Cnt) {
8555   assert(VT.isVector() && "vector shift count is not a vector type");
8556   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
8557   if (! getVShiftImm(Op, ElementBits, Cnt))
8558     return false;
8559   if (isIntrinsic)
8560     Cnt = -Cnt;
8561   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
8562 }
8563
8564 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
8565 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
8566   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
8567   switch (IntNo) {
8568   default:
8569     // Don't do anything for most intrinsics.
8570     break;
8571
8572   // Vector shifts: check for immediate versions and lower them.
8573   // Note: This is done during DAG combining instead of DAG legalizing because
8574   // the build_vectors for 64-bit vector element shift counts are generally
8575   // not legal, and it is hard to see their values after they get legalized to
8576   // loads from a constant pool.
8577   case Intrinsic::arm_neon_vshifts:
8578   case Intrinsic::arm_neon_vshiftu:
8579   case Intrinsic::arm_neon_vshiftls:
8580   case Intrinsic::arm_neon_vshiftlu:
8581   case Intrinsic::arm_neon_vshiftn:
8582   case Intrinsic::arm_neon_vrshifts:
8583   case Intrinsic::arm_neon_vrshiftu:
8584   case Intrinsic::arm_neon_vrshiftn:
8585   case Intrinsic::arm_neon_vqshifts:
8586   case Intrinsic::arm_neon_vqshiftu:
8587   case Intrinsic::arm_neon_vqshiftsu:
8588   case Intrinsic::arm_neon_vqshiftns:
8589   case Intrinsic::arm_neon_vqshiftnu:
8590   case Intrinsic::arm_neon_vqshiftnsu:
8591   case Intrinsic::arm_neon_vqrshiftns:
8592   case Intrinsic::arm_neon_vqrshiftnu:
8593   case Intrinsic::arm_neon_vqrshiftnsu: {
8594     EVT VT = N->getOperand(1).getValueType();
8595     int64_t Cnt;
8596     unsigned VShiftOpc = 0;
8597
8598     switch (IntNo) {
8599     case Intrinsic::arm_neon_vshifts:
8600     case Intrinsic::arm_neon_vshiftu:
8601       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
8602         VShiftOpc = ARMISD::VSHL;
8603         break;
8604       }
8605       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
8606         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
8607                      ARMISD::VSHRs : ARMISD::VSHRu);
8608         break;
8609       }
8610       return SDValue();
8611
8612     case Intrinsic::arm_neon_vshiftls:
8613     case Intrinsic::arm_neon_vshiftlu:
8614       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
8615         break;
8616       llvm_unreachable("invalid shift count for vshll intrinsic");
8617
8618     case Intrinsic::arm_neon_vrshifts:
8619     case Intrinsic::arm_neon_vrshiftu:
8620       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
8621         break;
8622       return SDValue();
8623
8624     case Intrinsic::arm_neon_vqshifts:
8625     case Intrinsic::arm_neon_vqshiftu:
8626       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
8627         break;
8628       return SDValue();
8629
8630     case Intrinsic::arm_neon_vqshiftsu:
8631       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
8632         break;
8633       llvm_unreachable("invalid shift count for vqshlu intrinsic");
8634
8635     case Intrinsic::arm_neon_vshiftn:
8636     case Intrinsic::arm_neon_vrshiftn:
8637     case Intrinsic::arm_neon_vqshiftns:
8638     case Intrinsic::arm_neon_vqshiftnu:
8639     case Intrinsic::arm_neon_vqshiftnsu:
8640     case Intrinsic::arm_neon_vqrshiftns:
8641     case Intrinsic::arm_neon_vqrshiftnu:
8642     case Intrinsic::arm_neon_vqrshiftnsu:
8643       // Narrowing shifts require an immediate right shift.
8644       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
8645         break;
8646       llvm_unreachable("invalid shift count for narrowing vector shift "
8647                        "intrinsic");
8648
8649     default:
8650       llvm_unreachable("unhandled vector shift");
8651     }
8652
8653     switch (IntNo) {
8654     case Intrinsic::arm_neon_vshifts:
8655     case Intrinsic::arm_neon_vshiftu:
8656       // Opcode already set above.
8657       break;
8658     case Intrinsic::arm_neon_vshiftls:
8659     case Intrinsic::arm_neon_vshiftlu:
8660       if (Cnt == VT.getVectorElementType().getSizeInBits())
8661         VShiftOpc = ARMISD::VSHLLi;
8662       else
8663         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
8664                      ARMISD::VSHLLs : ARMISD::VSHLLu);
8665       break;
8666     case Intrinsic::arm_neon_vshiftn:
8667       VShiftOpc = ARMISD::VSHRN; break;
8668     case Intrinsic::arm_neon_vrshifts:
8669       VShiftOpc = ARMISD::VRSHRs; break;
8670     case Intrinsic::arm_neon_vrshiftu:
8671       VShiftOpc = ARMISD::VRSHRu; break;
8672     case Intrinsic::arm_neon_vrshiftn:
8673       VShiftOpc = ARMISD::VRSHRN; break;
8674     case Intrinsic::arm_neon_vqshifts:
8675       VShiftOpc = ARMISD::VQSHLs; break;
8676     case Intrinsic::arm_neon_vqshiftu:
8677       VShiftOpc = ARMISD::VQSHLu; break;
8678     case Intrinsic::arm_neon_vqshiftsu:
8679       VShiftOpc = ARMISD::VQSHLsu; break;
8680     case Intrinsic::arm_neon_vqshiftns:
8681       VShiftOpc = ARMISD::VQSHRNs; break;
8682     case Intrinsic::arm_neon_vqshiftnu:
8683       VShiftOpc = ARMISD::VQSHRNu; break;
8684     case Intrinsic::arm_neon_vqshiftnsu:
8685       VShiftOpc = ARMISD::VQSHRNsu; break;
8686     case Intrinsic::arm_neon_vqrshiftns:
8687       VShiftOpc = ARMISD::VQRSHRNs; break;
8688     case Intrinsic::arm_neon_vqrshiftnu:
8689       VShiftOpc = ARMISD::VQRSHRNu; break;
8690     case Intrinsic::arm_neon_vqrshiftnsu:
8691       VShiftOpc = ARMISD::VQRSHRNsu; break;
8692     }
8693
8694     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
8695                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
8696   }
8697
8698   case Intrinsic::arm_neon_vshiftins: {
8699     EVT VT = N->getOperand(1).getValueType();
8700     int64_t Cnt;
8701     unsigned VShiftOpc = 0;
8702
8703     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
8704       VShiftOpc = ARMISD::VSLI;
8705     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
8706       VShiftOpc = ARMISD::VSRI;
8707     else {
8708       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
8709     }
8710
8711     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
8712                        N->getOperand(1), N->getOperand(2),
8713                        DAG.getConstant(Cnt, MVT::i32));
8714   }
8715
8716   case Intrinsic::arm_neon_vqrshifts:
8717   case Intrinsic::arm_neon_vqrshiftu:
8718     // No immediate versions of these to check for.
8719     break;
8720   }
8721
8722   return SDValue();
8723 }
8724
8725 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
8726 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
8727 /// combining instead of DAG legalizing because the build_vectors for 64-bit
8728 /// vector element shift counts are generally not legal, and it is hard to see
8729 /// their values after they get legalized to loads from a constant pool.
8730 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
8731                                    const ARMSubtarget *ST) {
8732   EVT VT = N->getValueType(0);
8733   if (N->getOpcode() == ISD::SRL && VT == MVT::i32 && ST->hasV6Ops()) {
8734     // Canonicalize (srl (bswap x), 16) to (rotr (bswap x), 16) if the high
8735     // 16-bits of x is zero. This optimizes rev + lsr 16 to rev16.
8736     SDValue N1 = N->getOperand(1);
8737     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
8738       SDValue N0 = N->getOperand(0);
8739       if (C->getZExtValue() == 16 && N0.getOpcode() == ISD::BSWAP &&
8740           DAG.MaskedValueIsZero(N0.getOperand(0),
8741                                 APInt::getHighBitsSet(32, 16)))
8742         return DAG.getNode(ISD::ROTR, N->getDebugLoc(), VT, N0, N1);
8743     }
8744   }
8745
8746   // Nothing to be done for scalar shifts.
8747   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8748   if (!VT.isVector() || !TLI.isTypeLegal(VT))
8749     return SDValue();
8750
8751   assert(ST->hasNEON() && "unexpected vector shift");
8752   int64_t Cnt;
8753
8754   switch (N->getOpcode()) {
8755   default: llvm_unreachable("unexpected shift opcode");
8756
8757   case ISD::SHL:
8758     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
8759       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
8760                          DAG.getConstant(Cnt, MVT::i32));
8761     break;
8762
8763   case ISD::SRA:
8764   case ISD::SRL:
8765     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
8766       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
8767                             ARMISD::VSHRs : ARMISD::VSHRu);
8768       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
8769                          DAG.getConstant(Cnt, MVT::i32));
8770     }
8771   }
8772   return SDValue();
8773 }
8774
8775 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
8776 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
8777 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
8778                                     const ARMSubtarget *ST) {
8779   SDValue N0 = N->getOperand(0);
8780
8781   // Check for sign- and zero-extensions of vector extract operations of 8-
8782   // and 16-bit vector elements.  NEON supports these directly.  They are
8783   // handled during DAG combining because type legalization will promote them
8784   // to 32-bit types and it is messy to recognize the operations after that.
8785   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
8786     SDValue Vec = N0.getOperand(0);
8787     SDValue Lane = N0.getOperand(1);
8788     EVT VT = N->getValueType(0);
8789     EVT EltVT = N0.getValueType();
8790     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8791
8792     if (VT == MVT::i32 &&
8793         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
8794         TLI.isTypeLegal(Vec.getValueType()) &&
8795         isa<ConstantSDNode>(Lane)) {
8796
8797       unsigned Opc = 0;
8798       switch (N->getOpcode()) {
8799       default: llvm_unreachable("unexpected opcode");
8800       case ISD::SIGN_EXTEND:
8801         Opc = ARMISD::VGETLANEs;
8802         break;
8803       case ISD::ZERO_EXTEND:
8804       case ISD::ANY_EXTEND:
8805         Opc = ARMISD::VGETLANEu;
8806         break;
8807       }
8808       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
8809     }
8810   }
8811
8812   return SDValue();
8813 }
8814
8815 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
8816 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
8817 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
8818                                        const ARMSubtarget *ST) {
8819   // If the target supports NEON, try to use vmax/vmin instructions for f32
8820   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
8821   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
8822   // a NaN; only do the transformation when it matches that behavior.
8823
8824   // For now only do this when using NEON for FP operations; if using VFP, it
8825   // is not obvious that the benefit outweighs the cost of switching to the
8826   // NEON pipeline.
8827   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
8828       N->getValueType(0) != MVT::f32)
8829     return SDValue();
8830
8831   SDValue CondLHS = N->getOperand(0);
8832   SDValue CondRHS = N->getOperand(1);
8833   SDValue LHS = N->getOperand(2);
8834   SDValue RHS = N->getOperand(3);
8835   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
8836
8837   unsigned Opcode = 0;
8838   bool IsReversed;
8839   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
8840     IsReversed = false; // x CC y ? x : y
8841   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
8842     IsReversed = true ; // x CC y ? y : x
8843   } else {
8844     return SDValue();
8845   }
8846
8847   bool IsUnordered;
8848   switch (CC) {
8849   default: break;
8850   case ISD::SETOLT:
8851   case ISD::SETOLE:
8852   case ISD::SETLT:
8853   case ISD::SETLE:
8854   case ISD::SETULT:
8855   case ISD::SETULE:
8856     // If LHS is NaN, an ordered comparison will be false and the result will
8857     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
8858     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
8859     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
8860     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
8861       break;
8862     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
8863     // will return -0, so vmin can only be used for unsafe math or if one of
8864     // the operands is known to be nonzero.
8865     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
8866         !DAG.getTarget().Options.UnsafeFPMath &&
8867         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8868       break;
8869     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
8870     break;
8871
8872   case ISD::SETOGT:
8873   case ISD::SETOGE:
8874   case ISD::SETGT:
8875   case ISD::SETGE:
8876   case ISD::SETUGT:
8877   case ISD::SETUGE:
8878     // If LHS is NaN, an ordered comparison will be false and the result will
8879     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
8880     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
8881     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
8882     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
8883       break;
8884     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
8885     // will return +0, so vmax can only be used for unsafe math or if one of
8886     // the operands is known to be nonzero.
8887     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
8888         !DAG.getTarget().Options.UnsafeFPMath &&
8889         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8890       break;
8891     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
8892     break;
8893   }
8894
8895   if (!Opcode)
8896     return SDValue();
8897   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
8898 }
8899
8900 /// PerformCMOVCombine - Target-specific DAG combining for ARMISD::CMOV.
8901 SDValue
8902 ARMTargetLowering::PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const {
8903   SDValue Cmp = N->getOperand(4);
8904   if (Cmp.getOpcode() != ARMISD::CMPZ)
8905     // Only looking at EQ and NE cases.
8906     return SDValue();
8907
8908   EVT VT = N->getValueType(0);
8909   DebugLoc dl = N->getDebugLoc();
8910   SDValue LHS = Cmp.getOperand(0);
8911   SDValue RHS = Cmp.getOperand(1);
8912   SDValue FalseVal = N->getOperand(0);
8913   SDValue TrueVal = N->getOperand(1);
8914   SDValue ARMcc = N->getOperand(2);
8915   ARMCC::CondCodes CC =
8916     (ARMCC::CondCodes)cast<ConstantSDNode>(ARMcc)->getZExtValue();
8917
8918   // Simplify
8919   //   mov     r1, r0
8920   //   cmp     r1, x
8921   //   mov     r0, y
8922   //   moveq   r0, x
8923   // to
8924   //   cmp     r0, x
8925   //   movne   r0, y
8926   //
8927   //   mov     r1, r0
8928   //   cmp     r1, x
8929   //   mov     r0, x
8930   //   movne   r0, y
8931   // to
8932   //   cmp     r0, x
8933   //   movne   r0, y
8934   /// FIXME: Turn this into a target neutral optimization?
8935   SDValue Res;
8936   if (CC == ARMCC::NE && FalseVal == RHS && FalseVal != LHS) {
8937     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, TrueVal, ARMcc,
8938                       N->getOperand(3), Cmp);
8939   } else if (CC == ARMCC::EQ && TrueVal == RHS) {
8940     SDValue ARMcc;
8941     SDValue NewCmp = getARMCmp(LHS, RHS, ISD::SETNE, ARMcc, DAG, dl);
8942     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, FalseVal, ARMcc,
8943                       N->getOperand(3), NewCmp);
8944   }
8945
8946   if (Res.getNode()) {
8947     APInt KnownZero, KnownOne;
8948     DAG.ComputeMaskedBits(SDValue(N,0), KnownZero, KnownOne);
8949     // Capture demanded bits information that would be otherwise lost.
8950     if (KnownZero == 0xfffffffe)
8951       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
8952                         DAG.getValueType(MVT::i1));
8953     else if (KnownZero == 0xffffff00)
8954       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
8955                         DAG.getValueType(MVT::i8));
8956     else if (KnownZero == 0xffff0000)
8957       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
8958                         DAG.getValueType(MVT::i16));
8959   }
8960
8961   return Res;
8962 }
8963
8964 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
8965                                              DAGCombinerInfo &DCI) const {
8966   switch (N->getOpcode()) {
8967   default: break;
8968   case ISD::ADDC:       return PerformADDCCombine(N, DCI, Subtarget);
8969   case ISD::ADD:        return PerformADDCombine(N, DCI, Subtarget);
8970   case ISD::SUB:        return PerformSUBCombine(N, DCI);
8971   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
8972   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
8973   case ISD::XOR:        return PerformXORCombine(N, DCI, Subtarget);
8974   case ISD::AND:        return PerformANDCombine(N, DCI, Subtarget);
8975   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
8976   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
8977   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
8978   case ISD::STORE:      return PerformSTORECombine(N, DCI);
8979   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI);
8980   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
8981   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
8982   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
8983   case ISD::FP_TO_SINT:
8984   case ISD::FP_TO_UINT: return PerformVCVTCombine(N, DCI, Subtarget);
8985   case ISD::FDIV:       return PerformVDIVCombine(N, DCI, Subtarget);
8986   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
8987   case ISD::SHL:
8988   case ISD::SRA:
8989   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
8990   case ISD::SIGN_EXTEND:
8991   case ISD::ZERO_EXTEND:
8992   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
8993   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
8994   case ARMISD::CMOV: return PerformCMOVCombine(N, DCI.DAG);
8995   case ARMISD::VLD2DUP:
8996   case ARMISD::VLD3DUP:
8997   case ARMISD::VLD4DUP:
8998     return CombineBaseUpdate(N, DCI);
8999   case ISD::INTRINSIC_VOID:
9000   case ISD::INTRINSIC_W_CHAIN:
9001     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
9002     case Intrinsic::arm_neon_vld1:
9003     case Intrinsic::arm_neon_vld2:
9004     case Intrinsic::arm_neon_vld3:
9005     case Intrinsic::arm_neon_vld4:
9006     case Intrinsic::arm_neon_vld2lane:
9007     case Intrinsic::arm_neon_vld3lane:
9008     case Intrinsic::arm_neon_vld4lane:
9009     case Intrinsic::arm_neon_vst1:
9010     case Intrinsic::arm_neon_vst2:
9011     case Intrinsic::arm_neon_vst3:
9012     case Intrinsic::arm_neon_vst4:
9013     case Intrinsic::arm_neon_vst2lane:
9014     case Intrinsic::arm_neon_vst3lane:
9015     case Intrinsic::arm_neon_vst4lane:
9016       return CombineBaseUpdate(N, DCI);
9017     default: break;
9018     }
9019     break;
9020   }
9021   return SDValue();
9022 }
9023
9024 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
9025                                                           EVT VT) const {
9026   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
9027 }
9028
9029 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
9030   if (!Subtarget->allowsUnalignedMem())
9031     return false;
9032
9033   switch (VT.getSimpleVT().SimpleTy) {
9034   default:
9035     return false;
9036   case MVT::i8:
9037   case MVT::i16:
9038   case MVT::i32:
9039     return true;
9040   case MVT::f64:
9041     return Subtarget->hasNEON();
9042   // FIXME: VLD1 etc with standard alignment is legal.
9043   }
9044 }
9045
9046 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
9047                        unsigned AlignCheck) {
9048   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
9049           (DstAlign == 0 || DstAlign % AlignCheck == 0));
9050 }
9051
9052 EVT ARMTargetLowering::getOptimalMemOpType(uint64_t Size,
9053                                            unsigned DstAlign, unsigned SrcAlign,
9054                                            bool IsZeroVal,
9055                                            bool MemcpyStrSrc,
9056                                            MachineFunction &MF) const {
9057   const Function *F = MF.getFunction();
9058
9059   // See if we can use NEON instructions for this...
9060   if (IsZeroVal &&
9061       !F->hasFnAttr(Attribute::NoImplicitFloat) &&
9062       Subtarget->hasNEON()) {
9063     if (memOpAlign(SrcAlign, DstAlign, 16) && Size >= 16) {
9064       return MVT::v4i32;
9065     } else if (memOpAlign(SrcAlign, DstAlign, 8) && Size >= 8) {
9066       return MVT::v2i32;
9067     }
9068   }
9069
9070   // Lowering to i32/i16 if the size permits.
9071   if (Size >= 4) {
9072     return MVT::i32;
9073   } else if (Size >= 2) {
9074     return MVT::i16;
9075   }
9076
9077   // Let the target-independent logic figure it out.
9078   return MVT::Other;
9079 }
9080
9081 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
9082   if (V < 0)
9083     return false;
9084
9085   unsigned Scale = 1;
9086   switch (VT.getSimpleVT().SimpleTy) {
9087   default: return false;
9088   case MVT::i1:
9089   case MVT::i8:
9090     // Scale == 1;
9091     break;
9092   case MVT::i16:
9093     // Scale == 2;
9094     Scale = 2;
9095     break;
9096   case MVT::i32:
9097     // Scale == 4;
9098     Scale = 4;
9099     break;
9100   }
9101
9102   if ((V & (Scale - 1)) != 0)
9103     return false;
9104   V /= Scale;
9105   return V == (V & ((1LL << 5) - 1));
9106 }
9107
9108 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
9109                                       const ARMSubtarget *Subtarget) {
9110   bool isNeg = false;
9111   if (V < 0) {
9112     isNeg = true;
9113     V = - V;
9114   }
9115
9116   switch (VT.getSimpleVT().SimpleTy) {
9117   default: return false;
9118   case MVT::i1:
9119   case MVT::i8:
9120   case MVT::i16:
9121   case MVT::i32:
9122     // + imm12 or - imm8
9123     if (isNeg)
9124       return V == (V & ((1LL << 8) - 1));
9125     return V == (V & ((1LL << 12) - 1));
9126   case MVT::f32:
9127   case MVT::f64:
9128     // Same as ARM mode. FIXME: NEON?
9129     if (!Subtarget->hasVFP2())
9130       return false;
9131     if ((V & 3) != 0)
9132       return false;
9133     V >>= 2;
9134     return V == (V & ((1LL << 8) - 1));
9135   }
9136 }
9137
9138 /// isLegalAddressImmediate - Return true if the integer value can be used
9139 /// as the offset of the target addressing mode for load / store of the
9140 /// given type.
9141 static bool isLegalAddressImmediate(int64_t V, EVT VT,
9142                                     const ARMSubtarget *Subtarget) {
9143   if (V == 0)
9144     return true;
9145
9146   if (!VT.isSimple())
9147     return false;
9148
9149   if (Subtarget->isThumb1Only())
9150     return isLegalT1AddressImmediate(V, VT);
9151   else if (Subtarget->isThumb2())
9152     return isLegalT2AddressImmediate(V, VT, Subtarget);
9153
9154   // ARM mode.
9155   if (V < 0)
9156     V = - V;
9157   switch (VT.getSimpleVT().SimpleTy) {
9158   default: return false;
9159   case MVT::i1:
9160   case MVT::i8:
9161   case MVT::i32:
9162     // +- imm12
9163     return V == (V & ((1LL << 12) - 1));
9164   case MVT::i16:
9165     // +- imm8
9166     return V == (V & ((1LL << 8) - 1));
9167   case MVT::f32:
9168   case MVT::f64:
9169     if (!Subtarget->hasVFP2()) // FIXME: NEON?
9170       return false;
9171     if ((V & 3) != 0)
9172       return false;
9173     V >>= 2;
9174     return V == (V & ((1LL << 8) - 1));
9175   }
9176 }
9177
9178 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
9179                                                       EVT VT) const {
9180   int Scale = AM.Scale;
9181   if (Scale < 0)
9182     return false;
9183
9184   switch (VT.getSimpleVT().SimpleTy) {
9185   default: return false;
9186   case MVT::i1:
9187   case MVT::i8:
9188   case MVT::i16:
9189   case MVT::i32:
9190     if (Scale == 1)
9191       return true;
9192     // r + r << imm
9193     Scale = Scale & ~1;
9194     return Scale == 2 || Scale == 4 || Scale == 8;
9195   case MVT::i64:
9196     // r + r
9197     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
9198       return true;
9199     return false;
9200   case MVT::isVoid:
9201     // Note, we allow "void" uses (basically, uses that aren't loads or
9202     // stores), because arm allows folding a scale into many arithmetic
9203     // operations.  This should be made more precise and revisited later.
9204
9205     // Allow r << imm, but the imm has to be a multiple of two.
9206     if (Scale & 1) return false;
9207     return isPowerOf2_32(Scale);
9208   }
9209 }
9210
9211 /// isLegalAddressingMode - Return true if the addressing mode represented
9212 /// by AM is legal for this target, for a load/store of the specified type.
9213 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
9214                                               Type *Ty) const {
9215   EVT VT = getValueType(Ty, true);
9216   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
9217     return false;
9218
9219   // Can never fold addr of global into load/store.
9220   if (AM.BaseGV)
9221     return false;
9222
9223   switch (AM.Scale) {
9224   case 0:  // no scale reg, must be "r+i" or "r", or "i".
9225     break;
9226   case 1:
9227     if (Subtarget->isThumb1Only())
9228       return false;
9229     // FALL THROUGH.
9230   default:
9231     // ARM doesn't support any R+R*scale+imm addr modes.
9232     if (AM.BaseOffs)
9233       return false;
9234
9235     if (!VT.isSimple())
9236       return false;
9237
9238     if (Subtarget->isThumb2())
9239       return isLegalT2ScaledAddressingMode(AM, VT);
9240
9241     int Scale = AM.Scale;
9242     switch (VT.getSimpleVT().SimpleTy) {
9243     default: return false;
9244     case MVT::i1:
9245     case MVT::i8:
9246     case MVT::i32:
9247       if (Scale < 0) Scale = -Scale;
9248       if (Scale == 1)
9249         return true;
9250       // r + r << imm
9251       return isPowerOf2_32(Scale & ~1);
9252     case MVT::i16:
9253     case MVT::i64:
9254       // r + r
9255       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
9256         return true;
9257       return false;
9258
9259     case MVT::isVoid:
9260       // Note, we allow "void" uses (basically, uses that aren't loads or
9261       // stores), because arm allows folding a scale into many arithmetic
9262       // operations.  This should be made more precise and revisited later.
9263
9264       // Allow r << imm, but the imm has to be a multiple of two.
9265       if (Scale & 1) return false;
9266       return isPowerOf2_32(Scale);
9267     }
9268   }
9269   return true;
9270 }
9271
9272 /// isLegalICmpImmediate - Return true if the specified immediate is legal
9273 /// icmp immediate, that is the target has icmp instructions which can compare
9274 /// a register against the immediate without having to materialize the
9275 /// immediate into a register.
9276 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
9277   // Thumb2 and ARM modes can use cmn for negative immediates.
9278   if (!Subtarget->isThumb())
9279     return ARM_AM::getSOImmVal(llvm::abs64(Imm)) != -1;
9280   if (Subtarget->isThumb2())
9281     return ARM_AM::getT2SOImmVal(llvm::abs64(Imm)) != -1;
9282   // Thumb1 doesn't have cmn, and only 8-bit immediates.
9283   return Imm >= 0 && Imm <= 255;
9284 }
9285
9286 /// isLegalAddImmediate - Return true if the specified immediate is a legal add
9287 /// *or sub* immediate, that is the target has add or sub instructions which can
9288 /// add a register with the immediate without having to materialize the
9289 /// immediate into a register.
9290 bool ARMTargetLowering::isLegalAddImmediate(int64_t Imm) const {
9291   // Same encoding for add/sub, just flip the sign.
9292   int64_t AbsImm = llvm::abs64(Imm);
9293   if (!Subtarget->isThumb())
9294     return ARM_AM::getSOImmVal(AbsImm) != -1;
9295   if (Subtarget->isThumb2())
9296     return ARM_AM::getT2SOImmVal(AbsImm) != -1;
9297   // Thumb1 only has 8-bit unsigned immediate.
9298   return AbsImm >= 0 && AbsImm <= 255;
9299 }
9300
9301 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
9302                                       bool isSEXTLoad, SDValue &Base,
9303                                       SDValue &Offset, bool &isInc,
9304                                       SelectionDAG &DAG) {
9305   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
9306     return false;
9307
9308   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
9309     // AddressingMode 3
9310     Base = Ptr->getOperand(0);
9311     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
9312       int RHSC = (int)RHS->getZExtValue();
9313       if (RHSC < 0 && RHSC > -256) {
9314         assert(Ptr->getOpcode() == ISD::ADD);
9315         isInc = false;
9316         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
9317         return true;
9318       }
9319     }
9320     isInc = (Ptr->getOpcode() == ISD::ADD);
9321     Offset = Ptr->getOperand(1);
9322     return true;
9323   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
9324     // AddressingMode 2
9325     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
9326       int RHSC = (int)RHS->getZExtValue();
9327       if (RHSC < 0 && RHSC > -0x1000) {
9328         assert(Ptr->getOpcode() == ISD::ADD);
9329         isInc = false;
9330         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
9331         Base = Ptr->getOperand(0);
9332         return true;
9333       }
9334     }
9335
9336     if (Ptr->getOpcode() == ISD::ADD) {
9337       isInc = true;
9338       ARM_AM::ShiftOpc ShOpcVal=
9339         ARM_AM::getShiftOpcForNode(Ptr->getOperand(0).getOpcode());
9340       if (ShOpcVal != ARM_AM::no_shift) {
9341         Base = Ptr->getOperand(1);
9342         Offset = Ptr->getOperand(0);
9343       } else {
9344         Base = Ptr->getOperand(0);
9345         Offset = Ptr->getOperand(1);
9346       }
9347       return true;
9348     }
9349
9350     isInc = (Ptr->getOpcode() == ISD::ADD);
9351     Base = Ptr->getOperand(0);
9352     Offset = Ptr->getOperand(1);
9353     return true;
9354   }
9355
9356   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
9357   return false;
9358 }
9359
9360 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
9361                                      bool isSEXTLoad, SDValue &Base,
9362                                      SDValue &Offset, bool &isInc,
9363                                      SelectionDAG &DAG) {
9364   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
9365     return false;
9366
9367   Base = Ptr->getOperand(0);
9368   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
9369     int RHSC = (int)RHS->getZExtValue();
9370     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
9371       assert(Ptr->getOpcode() == ISD::ADD);
9372       isInc = false;
9373       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
9374       return true;
9375     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
9376       isInc = Ptr->getOpcode() == ISD::ADD;
9377       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
9378       return true;
9379     }
9380   }
9381
9382   return false;
9383 }
9384
9385 /// getPreIndexedAddressParts - returns true by value, base pointer and
9386 /// offset pointer and addressing mode by reference if the node's address
9387 /// can be legally represented as pre-indexed load / store address.
9388 bool
9389 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
9390                                              SDValue &Offset,
9391                                              ISD::MemIndexedMode &AM,
9392                                              SelectionDAG &DAG) const {
9393   if (Subtarget->isThumb1Only())
9394     return false;
9395
9396   EVT VT;
9397   SDValue Ptr;
9398   bool isSEXTLoad = false;
9399   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
9400     Ptr = LD->getBasePtr();
9401     VT  = LD->getMemoryVT();
9402     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
9403   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
9404     Ptr = ST->getBasePtr();
9405     VT  = ST->getMemoryVT();
9406   } else
9407     return false;
9408
9409   bool isInc;
9410   bool isLegal = false;
9411   if (Subtarget->isThumb2())
9412     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
9413                                        Offset, isInc, DAG);
9414   else
9415     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
9416                                         Offset, isInc, DAG);
9417   if (!isLegal)
9418     return false;
9419
9420   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
9421   return true;
9422 }
9423
9424 /// getPostIndexedAddressParts - returns true by value, base pointer and
9425 /// offset pointer and addressing mode by reference if this node can be
9426 /// combined with a load / store to form a post-indexed load / store.
9427 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
9428                                                    SDValue &Base,
9429                                                    SDValue &Offset,
9430                                                    ISD::MemIndexedMode &AM,
9431                                                    SelectionDAG &DAG) const {
9432   if (Subtarget->isThumb1Only())
9433     return false;
9434
9435   EVT VT;
9436   SDValue Ptr;
9437   bool isSEXTLoad = false;
9438   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
9439     VT  = LD->getMemoryVT();
9440     Ptr = LD->getBasePtr();
9441     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
9442   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
9443     VT  = ST->getMemoryVT();
9444     Ptr = ST->getBasePtr();
9445   } else
9446     return false;
9447
9448   bool isInc;
9449   bool isLegal = false;
9450   if (Subtarget->isThumb2())
9451     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
9452                                        isInc, DAG);
9453   else
9454     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
9455                                         isInc, DAG);
9456   if (!isLegal)
9457     return false;
9458
9459   if (Ptr != Base) {
9460     // Swap base ptr and offset to catch more post-index load / store when
9461     // it's legal. In Thumb2 mode, offset must be an immediate.
9462     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
9463         !Subtarget->isThumb2())
9464       std::swap(Base, Offset);
9465
9466     // Post-indexed load / store update the base pointer.
9467     if (Ptr != Base)
9468       return false;
9469   }
9470
9471   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
9472   return true;
9473 }
9474
9475 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9476                                                        APInt &KnownZero,
9477                                                        APInt &KnownOne,
9478                                                        const SelectionDAG &DAG,
9479                                                        unsigned Depth) const {
9480   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0);
9481   switch (Op.getOpcode()) {
9482   default: break;
9483   case ARMISD::CMOV: {
9484     // Bits are known zero/one if known on the LHS and RHS.
9485     DAG.ComputeMaskedBits(Op.getOperand(0), KnownZero, KnownOne, Depth+1);
9486     if (KnownZero == 0 && KnownOne == 0) return;
9487
9488     APInt KnownZeroRHS, KnownOneRHS;
9489     DAG.ComputeMaskedBits(Op.getOperand(1), KnownZeroRHS, KnownOneRHS, Depth+1);
9490     KnownZero &= KnownZeroRHS;
9491     KnownOne  &= KnownOneRHS;
9492     return;
9493   }
9494   }
9495 }
9496
9497 //===----------------------------------------------------------------------===//
9498 //                           ARM Inline Assembly Support
9499 //===----------------------------------------------------------------------===//
9500
9501 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
9502   // Looking for "rev" which is V6+.
9503   if (!Subtarget->hasV6Ops())
9504     return false;
9505
9506   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9507   std::string AsmStr = IA->getAsmString();
9508   SmallVector<StringRef, 4> AsmPieces;
9509   SplitString(AsmStr, AsmPieces, ";\n");
9510
9511   switch (AsmPieces.size()) {
9512   default: return false;
9513   case 1:
9514     AsmStr = AsmPieces[0];
9515     AsmPieces.clear();
9516     SplitString(AsmStr, AsmPieces, " \t,");
9517
9518     // rev $0, $1
9519     if (AsmPieces.size() == 3 &&
9520         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
9521         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
9522       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9523       if (Ty && Ty->getBitWidth() == 32)
9524         return IntrinsicLowering::LowerToByteSwap(CI);
9525     }
9526     break;
9527   }
9528
9529   return false;
9530 }
9531
9532 /// getConstraintType - Given a constraint letter, return the type of
9533 /// constraint it is for this target.
9534 ARMTargetLowering::ConstraintType
9535 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
9536   if (Constraint.size() == 1) {
9537     switch (Constraint[0]) {
9538     default:  break;
9539     case 'l': return C_RegisterClass;
9540     case 'w': return C_RegisterClass;
9541     case 'h': return C_RegisterClass;
9542     case 'x': return C_RegisterClass;
9543     case 't': return C_RegisterClass;
9544     case 'j': return C_Other; // Constant for movw.
9545       // An address with a single base register. Due to the way we
9546       // currently handle addresses it is the same as an 'r' memory constraint.
9547     case 'Q': return C_Memory;
9548     }
9549   } else if (Constraint.size() == 2) {
9550     switch (Constraint[0]) {
9551     default: break;
9552     // All 'U+' constraints are addresses.
9553     case 'U': return C_Memory;
9554     }
9555   }
9556   return TargetLowering::getConstraintType(Constraint);
9557 }
9558
9559 /// Examine constraint type and operand type and determine a weight value.
9560 /// This object must already have been set up with the operand type
9561 /// and the current alternative constraint selected.
9562 TargetLowering::ConstraintWeight
9563 ARMTargetLowering::getSingleConstraintMatchWeight(
9564     AsmOperandInfo &info, const char *constraint) const {
9565   ConstraintWeight weight = CW_Invalid;
9566   Value *CallOperandVal = info.CallOperandVal;
9567     // If we don't have a value, we can't do a match,
9568     // but allow it at the lowest weight.
9569   if (CallOperandVal == NULL)
9570     return CW_Default;
9571   Type *type = CallOperandVal->getType();
9572   // Look at the constraint type.
9573   switch (*constraint) {
9574   default:
9575     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
9576     break;
9577   case 'l':
9578     if (type->isIntegerTy()) {
9579       if (Subtarget->isThumb())
9580         weight = CW_SpecificReg;
9581       else
9582         weight = CW_Register;
9583     }
9584     break;
9585   case 'w':
9586     if (type->isFloatingPointTy())
9587       weight = CW_Register;
9588     break;
9589   }
9590   return weight;
9591 }
9592
9593 typedef std::pair<unsigned, const TargetRegisterClass*> RCPair;
9594 RCPair
9595 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9596                                                 EVT VT) const {
9597   if (Constraint.size() == 1) {
9598     // GCC ARM Constraint Letters
9599     switch (Constraint[0]) {
9600     case 'l': // Low regs or general regs.
9601       if (Subtarget->isThumb())
9602         return RCPair(0U, &ARM::tGPRRegClass);
9603       return RCPair(0U, &ARM::GPRRegClass);
9604     case 'h': // High regs or no regs.
9605       if (Subtarget->isThumb())
9606         return RCPair(0U, &ARM::hGPRRegClass);
9607       break;
9608     case 'r':
9609       return RCPair(0U, &ARM::GPRRegClass);
9610     case 'w':
9611       if (VT == MVT::f32)
9612         return RCPair(0U, &ARM::SPRRegClass);
9613       if (VT.getSizeInBits() == 64)
9614         return RCPair(0U, &ARM::DPRRegClass);
9615       if (VT.getSizeInBits() == 128)
9616         return RCPair(0U, &ARM::QPRRegClass);
9617       break;
9618     case 'x':
9619       if (VT == MVT::f32)
9620         return RCPair(0U, &ARM::SPR_8RegClass);
9621       if (VT.getSizeInBits() == 64)
9622         return RCPair(0U, &ARM::DPR_8RegClass);
9623       if (VT.getSizeInBits() == 128)
9624         return RCPair(0U, &ARM::QPR_8RegClass);
9625       break;
9626     case 't':
9627       if (VT == MVT::f32)
9628         return RCPair(0U, &ARM::SPRRegClass);
9629       break;
9630     }
9631   }
9632   if (StringRef("{cc}").equals_lower(Constraint))
9633     return std::make_pair(unsigned(ARM::CPSR), &ARM::CCRRegClass);
9634
9635   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9636 }
9637
9638 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9639 /// vector.  If it is invalid, don't add anything to Ops.
9640 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9641                                                      std::string &Constraint,
9642                                                      std::vector<SDValue>&Ops,
9643                                                      SelectionDAG &DAG) const {
9644   SDValue Result(0, 0);
9645
9646   // Currently only support length 1 constraints.
9647   if (Constraint.length() != 1) return;
9648
9649   char ConstraintLetter = Constraint[0];
9650   switch (ConstraintLetter) {
9651   default: break;
9652   case 'j':
9653   case 'I': case 'J': case 'K': case 'L':
9654   case 'M': case 'N': case 'O':
9655     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
9656     if (!C)
9657       return;
9658
9659     int64_t CVal64 = C->getSExtValue();
9660     int CVal = (int) CVal64;
9661     // None of these constraints allow values larger than 32 bits.  Check
9662     // that the value fits in an int.
9663     if (CVal != CVal64)
9664       return;
9665
9666     switch (ConstraintLetter) {
9667       case 'j':
9668         // Constant suitable for movw, must be between 0 and
9669         // 65535.
9670         if (Subtarget->hasV6T2Ops())
9671           if (CVal >= 0 && CVal <= 65535)
9672             break;
9673         return;
9674       case 'I':
9675         if (Subtarget->isThumb1Only()) {
9676           // This must be a constant between 0 and 255, for ADD
9677           // immediates.
9678           if (CVal >= 0 && CVal <= 255)
9679             break;
9680         } else if (Subtarget->isThumb2()) {
9681           // A constant that can be used as an immediate value in a
9682           // data-processing instruction.
9683           if (ARM_AM::getT2SOImmVal(CVal) != -1)
9684             break;
9685         } else {
9686           // A constant that can be used as an immediate value in a
9687           // data-processing instruction.
9688           if (ARM_AM::getSOImmVal(CVal) != -1)
9689             break;
9690         }
9691         return;
9692
9693       case 'J':
9694         if (Subtarget->isThumb()) {  // FIXME thumb2
9695           // This must be a constant between -255 and -1, for negated ADD
9696           // immediates. This can be used in GCC with an "n" modifier that
9697           // prints the negated value, for use with SUB instructions. It is
9698           // not useful otherwise but is implemented for compatibility.
9699           if (CVal >= -255 && CVal <= -1)
9700             break;
9701         } else {
9702           // This must be a constant between -4095 and 4095. It is not clear
9703           // what this constraint is intended for. Implemented for
9704           // compatibility with GCC.
9705           if (CVal >= -4095 && CVal <= 4095)
9706             break;
9707         }
9708         return;
9709
9710       case 'K':
9711         if (Subtarget->isThumb1Only()) {
9712           // A 32-bit value where only one byte has a nonzero value. Exclude
9713           // zero to match GCC. This constraint is used by GCC internally for
9714           // constants that can be loaded with a move/shift combination.
9715           // It is not useful otherwise but is implemented for compatibility.
9716           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
9717             break;
9718         } else if (Subtarget->isThumb2()) {
9719           // A constant whose bitwise inverse can be used as an immediate
9720           // value in a data-processing instruction. This can be used in GCC
9721           // with a "B" modifier that prints the inverted value, for use with
9722           // BIC and MVN instructions. It is not useful otherwise but is
9723           // implemented for compatibility.
9724           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
9725             break;
9726         } else {
9727           // A constant whose bitwise inverse can be used as an immediate
9728           // value in a data-processing instruction. This can be used in GCC
9729           // with a "B" modifier that prints the inverted value, for use with
9730           // BIC and MVN instructions. It is not useful otherwise but is
9731           // implemented for compatibility.
9732           if (ARM_AM::getSOImmVal(~CVal) != -1)
9733             break;
9734         }
9735         return;
9736
9737       case 'L':
9738         if (Subtarget->isThumb1Only()) {
9739           // This must be a constant between -7 and 7,
9740           // for 3-operand ADD/SUB immediate instructions.
9741           if (CVal >= -7 && CVal < 7)
9742             break;
9743         } else if (Subtarget->isThumb2()) {
9744           // A constant whose negation can be used as an immediate value in a
9745           // data-processing instruction. This can be used in GCC with an "n"
9746           // modifier that prints the negated value, for use with SUB
9747           // instructions. It is not useful otherwise but is implemented for
9748           // compatibility.
9749           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
9750             break;
9751         } else {
9752           // A constant whose negation can be used as an immediate value in a
9753           // data-processing instruction. This can be used in GCC with an "n"
9754           // modifier that prints the negated value, for use with SUB
9755           // instructions. It is not useful otherwise but is implemented for
9756           // compatibility.
9757           if (ARM_AM::getSOImmVal(-CVal) != -1)
9758             break;
9759         }
9760         return;
9761
9762       case 'M':
9763         if (Subtarget->isThumb()) { // FIXME thumb2
9764           // This must be a multiple of 4 between 0 and 1020, for
9765           // ADD sp + immediate.
9766           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
9767             break;
9768         } else {
9769           // A power of two or a constant between 0 and 32.  This is used in
9770           // GCC for the shift amount on shifted register operands, but it is
9771           // useful in general for any shift amounts.
9772           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
9773             break;
9774         }
9775         return;
9776
9777       case 'N':
9778         if (Subtarget->isThumb()) {  // FIXME thumb2
9779           // This must be a constant between 0 and 31, for shift amounts.
9780           if (CVal >= 0 && CVal <= 31)
9781             break;
9782         }
9783         return;
9784
9785       case 'O':
9786         if (Subtarget->isThumb()) {  // FIXME thumb2
9787           // This must be a multiple of 4 between -508 and 508, for
9788           // ADD/SUB sp = sp + immediate.
9789           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
9790             break;
9791         }
9792         return;
9793     }
9794     Result = DAG.getTargetConstant(CVal, Op.getValueType());
9795     break;
9796   }
9797
9798   if (Result.getNode()) {
9799     Ops.push_back(Result);
9800     return;
9801   }
9802   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
9803 }
9804
9805 bool
9806 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
9807   // The ARM target isn't yet aware of offsets.
9808   return false;
9809 }
9810
9811 bool ARM::isBitFieldInvertedMask(unsigned v) {
9812   if (v == 0xffffffff)
9813     return 0;
9814   // there can be 1's on either or both "outsides", all the "inside"
9815   // bits must be 0's
9816   unsigned int lsb = 0, msb = 31;
9817   while (v & (1 << msb)) --msb;
9818   while (v & (1 << lsb)) ++lsb;
9819   for (unsigned int i = lsb; i <= msb; ++i) {
9820     if (v & (1 << i))
9821       return 0;
9822   }
9823   return 1;
9824 }
9825
9826 /// isFPImmLegal - Returns true if the target can instruction select the
9827 /// specified FP immediate natively. If false, the legalizer will
9828 /// materialize the FP immediate as a load from a constant pool.
9829 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
9830   if (!Subtarget->hasVFP3())
9831     return false;
9832   if (VT == MVT::f32)
9833     return ARM_AM::getFP32Imm(Imm) != -1;
9834   if (VT == MVT::f64)
9835     return ARM_AM::getFP64Imm(Imm) != -1;
9836   return false;
9837 }
9838
9839 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
9840 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
9841 /// specified in the intrinsic calls.
9842 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
9843                                            const CallInst &I,
9844                                            unsigned Intrinsic) const {
9845   switch (Intrinsic) {
9846   case Intrinsic::arm_neon_vld1:
9847   case Intrinsic::arm_neon_vld2:
9848   case Intrinsic::arm_neon_vld3:
9849   case Intrinsic::arm_neon_vld4:
9850   case Intrinsic::arm_neon_vld2lane:
9851   case Intrinsic::arm_neon_vld3lane:
9852   case Intrinsic::arm_neon_vld4lane: {
9853     Info.opc = ISD::INTRINSIC_W_CHAIN;
9854     // Conservatively set memVT to the entire set of vectors loaded.
9855     uint64_t NumElts = getTargetData()->getTypeAllocSize(I.getType()) / 8;
9856     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
9857     Info.ptrVal = I.getArgOperand(0);
9858     Info.offset = 0;
9859     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
9860     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
9861     Info.vol = false; // volatile loads with NEON intrinsics not supported
9862     Info.readMem = true;
9863     Info.writeMem = false;
9864     return true;
9865   }
9866   case Intrinsic::arm_neon_vst1:
9867   case Intrinsic::arm_neon_vst2:
9868   case Intrinsic::arm_neon_vst3:
9869   case Intrinsic::arm_neon_vst4:
9870   case Intrinsic::arm_neon_vst2lane:
9871   case Intrinsic::arm_neon_vst3lane:
9872   case Intrinsic::arm_neon_vst4lane: {
9873     Info.opc = ISD::INTRINSIC_VOID;
9874     // Conservatively set memVT to the entire set of vectors stored.
9875     unsigned NumElts = 0;
9876     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
9877       Type *ArgTy = I.getArgOperand(ArgI)->getType();
9878       if (!ArgTy->isVectorTy())
9879         break;
9880       NumElts += getTargetData()->getTypeAllocSize(ArgTy) / 8;
9881     }
9882     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
9883     Info.ptrVal = I.getArgOperand(0);
9884     Info.offset = 0;
9885     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
9886     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
9887     Info.vol = false; // volatile stores with NEON intrinsics not supported
9888     Info.readMem = false;
9889     Info.writeMem = true;
9890     return true;
9891   }
9892   case Intrinsic::arm_strexd: {
9893     Info.opc = ISD::INTRINSIC_W_CHAIN;
9894     Info.memVT = MVT::i64;
9895     Info.ptrVal = I.getArgOperand(2);
9896     Info.offset = 0;
9897     Info.align = 8;
9898     Info.vol = true;
9899     Info.readMem = false;
9900     Info.writeMem = true;
9901     return true;
9902   }
9903   case Intrinsic::arm_ldrexd: {
9904     Info.opc = ISD::INTRINSIC_W_CHAIN;
9905     Info.memVT = MVT::i64;
9906     Info.ptrVal = I.getArgOperand(0);
9907     Info.offset = 0;
9908     Info.align = 8;
9909     Info.vol = true;
9910     Info.readMem = true;
9911     Info.writeMem = false;
9912     return true;
9913   }
9914   default:
9915     break;
9916   }
9917
9918   return false;
9919 }