lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(true));
  59
  60 static cl::opt<bool>
  61 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  62   cl::desc("Generate calls via indirect call instructions."),
  63   cl::init(false));
  64
  65 static cl::opt<bool>
  66 ARMInterworking("arm-interworking", cl::Hidden,
  67   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  68   cl::init(true));
  69
  70 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  71                                    CCValAssign::LocInfo &LocInfo,
  72                                    ISD::ArgFlagsTy &ArgFlags,
  73                                    CCState &State);
  74 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  75                                     CCValAssign::LocInfo &LocInfo,
  76                                     ISD::ArgFlagsTy &ArgFlags,
  77                                     CCState &State);
  78 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  79                                       CCValAssign::LocInfo &LocInfo,
  80                                       ISD::ArgFlagsTy &ArgFlags,
  81                                       CCState &State);
  82 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  83                                        CCValAssign::LocInfo &LocInfo,
  84                                        ISD::ArgFlagsTy &ArgFlags,
  85                                        CCState &State);
  86
  87 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  88                                        EVT PromotedBitwiseVT) {
  89   if (VT != PromotedLdStVT) {
  90     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  91     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  92                        PromotedLdStVT.getSimpleVT());
  93
  94     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  95     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  96                        PromotedLdStVT.getSimpleVT());
  97   }
  98
  99   EVT ElemTy = VT.getVectorElementType();
 100   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 101     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 102   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 103     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 104   if (ElemTy != MVT::i32) {
 105     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 106     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 107     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 108     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 109   }
 110   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 111   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 112   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 113   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 114   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 115   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 116   if (VT.isInteger()) {
 117     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 118     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 119     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 120   }
 121
 122   // Promote all bit-wise operations.
 123   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 124     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 125     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 126                        PromotedBitwiseVT.getSimpleVT());
 127     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 128     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 129                        PromotedBitwiseVT.getSimpleVT());
 130     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 131     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 132                        PromotedBitwiseVT.getSimpleVT());
 133   }
 134
 135   // Neon does not support vector divide/remainder operations.
 136   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 137   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 138   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 139   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 140   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 141   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 142 }
 143
 144 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 145   addRegisterClass(VT, ARM::DPRRegisterClass);
 146   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 147 }
 148
 149 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 150   addRegisterClass(VT, ARM::QPRRegisterClass);
 151   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 152 }
 153
 154 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 155   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 156     return new TargetLoweringObjectFileMachO();
 157
 158   return new ARMElfTargetObjectFile();
 159 }
 160
 161 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 162     : TargetLowering(TM, createTLOF(TM)) {
 163   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 164
 165   if (Subtarget->isTargetDarwin()) {
 166     // Uses VFP for Thumb libfuncs if available.
 167     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 168       // Single-precision floating-point arithmetic.
 169       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 170       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 171       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 172       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 173
 174       // Double-precision floating-point arithmetic.
 175       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 176       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 177       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 178       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 179
 180       // Single-precision comparisons.
 181       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 182       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 183       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 184       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 185       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 186       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 187       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 188       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 189
 190       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 191       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 192       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 193       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 194       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 195       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 198
 199       // Double-precision comparisons.
 200       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 201       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 202       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 203       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 204       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 205       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 206       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 207       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 208
 209       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 210       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 211       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 212       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 213       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 214       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 217
 218       // Floating-point to integer conversions.
 219       // i64 conversions are done via library routines even when generating VFP
 220       // instructions, so use the same ones.
 221       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 222       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 223       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 224       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 225
 226       // Conversions between floating types.
 227       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 228       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 229
 230       // Integer to floating-point conversions.
 231       // i64 conversions are done via library routines even when generating VFP
 232       // instructions, so use the same ones.
 233       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 234       // e.g., __floatunsidf vs. __floatunssidfvfp.
 235       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 236       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 237       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 238       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 239     }
 240   }
 241
 242   // These libcalls are not available in 32-bit.
 243   setLibcallName(RTLIB::SHL_I128, 0);
 244   setLibcallName(RTLIB::SRL_I128, 0);
 245   setLibcallName(RTLIB::SRA_I128, 0);
 246
 247   // Libcalls should use the AAPCS base standard ABI, even if hard float
 248   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 249   if (Subtarget->isAAPCS_ABI()) {
 250     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 251       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 252                             CallingConv::ARM_AAPCS);
 253     }
 254   }
 255
 256   if (Subtarget->isThumb1Only())
 257     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 258   else
 259     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 260   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 261     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 262     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 263
 264     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 265   }
 266
 267   if (Subtarget->hasNEON()) {
 268     addDRTypeForNEON(MVT::v2f32);
 269     addDRTypeForNEON(MVT::v8i8);
 270     addDRTypeForNEON(MVT::v4i16);
 271     addDRTypeForNEON(MVT::v2i32);
 272     addDRTypeForNEON(MVT::v1i64);
 273
 274     addQRTypeForNEON(MVT::v4f32);
 275     addQRTypeForNEON(MVT::v2f64);
 276     addQRTypeForNEON(MVT::v16i8);
 277     addQRTypeForNEON(MVT::v8i16);
 278     addQRTypeForNEON(MVT::v4i32);
 279     addQRTypeForNEON(MVT::v2i64);
 280
 281     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 282     // neither Neon nor VFP support any arithmetic operations on it.
 283     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 284     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 285     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 286     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 287     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 288     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 289     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 294     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 307
 308     // Neon does not support some operations on v1i64 and v2i64 types.
 309     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 310     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 311     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 312     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 313
 314     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 315     setTargetDAGCombine(ISD::SHL);
 316     setTargetDAGCombine(ISD::SRL);
 317     setTargetDAGCombine(ISD::SRA);
 318     setTargetDAGCombine(ISD::SIGN_EXTEND);
 319     setTargetDAGCombine(ISD::ZERO_EXTEND);
 320     setTargetDAGCombine(ISD::ANY_EXTEND);
 321     setTargetDAGCombine(ISD::SELECT_CC);
 322   }
 323
 324   computeRegisterProperties();
 325
 326   // ARM does not have f32 extending load.
 327   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 328
 329   // ARM does not have i1 sign extending load.
 330   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 331
 332   // ARM supports all 4 flavors of integer indexed load / store.
 333   if (!Subtarget->isThumb1Only()) {
 334     for (unsigned im = (unsigned)ISD::PRE_INC;
 335          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 336       setIndexedLoadAction(im,  MVT::i1,  Legal);
 337       setIndexedLoadAction(im,  MVT::i8,  Legal);
 338       setIndexedLoadAction(im,  MVT::i16, Legal);
 339       setIndexedLoadAction(im,  MVT::i32, Legal);
 340       setIndexedStoreAction(im, MVT::i1,  Legal);
 341       setIndexedStoreAction(im, MVT::i8,  Legal);
 342       setIndexedStoreAction(im, MVT::i16, Legal);
 343       setIndexedStoreAction(im, MVT::i32, Legal);
 344     }
 345   }
 346
 347   // i64 operation support.
 348   if (Subtarget->isThumb1Only()) {
 349     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 350     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 351     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 352     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 353     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 354   } else {
 355     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 356     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 357     if (!Subtarget->hasV6Ops())
 358       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 359   }
 360   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 361   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 362   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 363   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 364   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 365
 366   // ARM does not have ROTL.
 367   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 368   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 369   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 370   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 371     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 372
 373   // Only ARMv6 has BSWAP.
 374   if (!Subtarget->hasV6Ops())
 375     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 376
 377   // These are expanded into libcalls.
 378   if (!Subtarget->hasDivide()) {
 379     // v7M has a hardware divider
 380     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 381     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 382   }
 383   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 384   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 385   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 386   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 387
 388   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 389   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 390   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 391   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 392   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 393
 394   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 395
 396   // Use the default implementation.
 397   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 398   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 399   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 400   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 401   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 402   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 403   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 404   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 405   // doesn't yet know how to not do that for SjLj.
 406   setExceptionSelectorRegister(ARM::R0);
 407   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 408   // Handle atomics directly for ARMv[67] (except for Thumb1), otherwise
 409   // use the default expansion.
 410   bool canHandleAtomics =
 411     (Subtarget->hasV7Ops() ||
 412       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only()));
 413   if (canHandleAtomics) {
 414     // membarrier needs custom lowering; the rest are legal and handled
 415     // normally.
 416     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 417   } else {
 418     // Set them all for expansion, which will force libcalls.
 419     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 420     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 421     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 422     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 423     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 424     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 425     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 426     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 427     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 428     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 429     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 430     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 431     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 444     // Since the libcalls include locking, fold in the fences
 445     setShouldFoldAtomicFences(true);
 446   }
 447   // 64-bit versions are always libcalls (for now)
 448   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 449   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 450   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 451   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 452   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 453   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 454   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 456
 457   // If the subtarget does not have extract instructions, sign_extend_inreg
 458   // needs to be expanded. Extract is available in ARM mode on v6 and up,
 459   // and on most Thumb2 implementations.
 460   if (!Subtarget->hasV6Ops()
 461       || (Subtarget->isThumb2() && !Subtarget->hasT2ExtractPack())) {
 462     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 463     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 464   }
 465   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 466
 467   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 468     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 469     // iff target supports vfp2.
 470     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 471
 472   // We want to custom lower some of our intrinsics.
 473   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 474
 475   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 476   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 477   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 478   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 479   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 480   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 481   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 482   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 483   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 484
 485   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 486   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 487   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 488   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 489   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 490
 491   // We don't support sin/cos/fmod/copysign/pow
 492   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 493   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 494   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 495   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 496   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 497   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 498   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 500     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 501   }
 502   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 503   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 504
 505   // Various VFP goodness
 506   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 507     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 508     if (Subtarget->hasVFP2()) {
 509       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 510       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 511       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 512       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 513     }
 514     // Special handling for half-precision FP.
 515     if (!Subtarget->hasFP16()) {
 516       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 517       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 518     }
 519   }
 520
 521   // We have target-specific dag combine patterns for the following nodes:
 522   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 523   setTargetDAGCombine(ISD::ADD);
 524   setTargetDAGCombine(ISD::SUB);
 525   setTargetDAGCombine(ISD::MUL);
 526
 527   setStackPointerRegisterToSaveRestore(ARM::SP);
 528
 529   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 530     setSchedulingPreference(Sched::RegPressure);
 531   else
 532     setSchedulingPreference(Sched::Hybrid);
 533
 534   // FIXME: If-converter should use instruction latency to determine
 535   // profitability rather than relying on fixed limits.
 536   if (Subtarget->getCPUString() == "generic") {
 537     // Generic (and overly aggressive) if-conversion limits.
 538     setIfCvtBlockSizeLimit(10);
 539     setIfCvtDupBlockSizeLimit(2);
 540   } else if (Subtarget->hasV7Ops()) {
 541     setIfCvtBlockSizeLimit(3);
 542     setIfCvtDupBlockSizeLimit(1);
 543   } else if (Subtarget->hasV6Ops()) {
 544     setIfCvtBlockSizeLimit(2);
 545     setIfCvtDupBlockSizeLimit(1);
 546   } else {
 547     setIfCvtBlockSizeLimit(3);
 548     setIfCvtDupBlockSizeLimit(2);
 549   }
 550
 551   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 552   // Do not enable CodePlacementOpt for now: it currently runs after the
 553   // ARMConstantIslandPass and messes up branch relaxation and placement
 554   // of constant islands.
 555   // benefitFromCodePlacementOpt = true;
 556 }
 557
 558 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 559   switch (Opcode) {
 560   default: return 0;
 561   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 562   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 563   case ARMISD::CALL:          return "ARMISD::CALL";
 564   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 565   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 566   case ARMISD::tCALL:         return "ARMISD::tCALL";
 567   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 568   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 569   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 570   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 571   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 572   case ARMISD::CMP:           return "ARMISD::CMP";
 573   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 574   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 575   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 576   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 577   case ARMISD::CMOV:          return "ARMISD::CMOV";
 578   case ARMISD::CNEG:          return "ARMISD::CNEG";
 579
 580   case ARMISD::RBIT:          return "ARMISD::RBIT";
 581
 582   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 583   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 584   case ARMISD::SITOF:         return "ARMISD::SITOF";
 585   case ARMISD::UITOF:         return "ARMISD::UITOF";
 586
 587   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 588   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 589   case ARMISD::RRX:           return "ARMISD::RRX";
 590
 591   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 592   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 593
 594   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 595   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 596
 597   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 598
 599   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 600
 601   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 602
 603   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 604   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 605
 606   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 607   case ARMISD::VCGE:          return "ARMISD::VCGE";
 608   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 609   case ARMISD::VCGT:          return "ARMISD::VCGT";
 610   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 611   case ARMISD::VTST:          return "ARMISD::VTST";
 612
 613   case ARMISD::VSHL:          return "ARMISD::VSHL";
 614   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 615   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 616   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 617   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 618   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 619   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 620   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 621   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 622   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 623   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 624   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 625   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 626   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 627   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 628   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 629   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 630   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 631   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 632   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 633   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 634   case ARMISD::VDUP:          return "ARMISD::VDUP";
 635   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 636   case ARMISD::VEXT:          return "ARMISD::VEXT";
 637   case ARMISD::VREV64:        return "ARMISD::VREV64";
 638   case ARMISD::VREV32:        return "ARMISD::VREV32";
 639   case ARMISD::VREV16:        return "ARMISD::VREV16";
 640   case ARMISD::VZIP:          return "ARMISD::VZIP";
 641   case ARMISD::VUZP:          return "ARMISD::VUZP";
 642   case ARMISD::VTRN:          return "ARMISD::VTRN";
 643   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 644   case ARMISD::FMAX:          return "ARMISD::FMAX";
 645   case ARMISD::FMIN:          return "ARMISD::FMIN";
 646   }
 647 }
 648
 649 /// getRegClassFor - Return the register class that should be used for the
 650 /// specified value type.
 651 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 652   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 653   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 654   // load / store 4 to 8 consecutive D registers.
 655   if (Subtarget->hasNEON()) {
 656     if (VT == MVT::v4i64)
 657       return ARM::QQPRRegisterClass;
 658     else if (VT == MVT::v8i64)
 659       return ARM::QQQQPRRegisterClass;
 660   }
 661   return TargetLowering::getRegClassFor(VT);
 662 }
 663
 664 /// getFunctionAlignment - Return the Log2 alignment of this function.
 665 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 666   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 0 : 1;
 667 }
 668
 669 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 670   unsigned NumVals = N->getNumValues();
 671   if (!NumVals)
 672     return Sched::RegPressure;
 673
 674   for (unsigned i = 0; i != NumVals; ++i) {
 675     EVT VT = N->getValueType(i);
 676     if (VT.isFloatingPoint() || VT.isVector())
 677       return Sched::Latency;
 678   }
 679
 680   if (!N->isMachineOpcode())
 681     return Sched::RegPressure;
 682
 683   // Load are scheduled for latency even if there instruction itinerary
 684   // is not available.
 685   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 686   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 687   if (TID.mayLoad())
 688     return Sched::Latency;
 689
 690   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 691   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 692     return Sched::Latency;
 693   return Sched::RegPressure;
 694 }
 695
 696 //===----------------------------------------------------------------------===//
 697 // Lowering Code
 698 //===----------------------------------------------------------------------===//
 699
 700 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 701 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 702   switch (CC) {
 703   default: llvm_unreachable("Unknown condition code!");
 704   case ISD::SETNE:  return ARMCC::NE;
 705   case ISD::SETEQ:  return ARMCC::EQ;
 706   case ISD::SETGT:  return ARMCC::GT;
 707   case ISD::SETGE:  return ARMCC::GE;
 708   case ISD::SETLT:  return ARMCC::LT;
 709   case ISD::SETLE:  return ARMCC::LE;
 710   case ISD::SETUGT: return ARMCC::HI;
 711   case ISD::SETUGE: return ARMCC::HS;
 712   case ISD::SETULT: return ARMCC::LO;
 713   case ISD::SETULE: return ARMCC::LS;
 714   }
 715 }
 716
 717 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 718 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 719                         ARMCC::CondCodes &CondCode2) {
 720   CondCode2 = ARMCC::AL;
 721   switch (CC) {
 722   default: llvm_unreachable("Unknown FP condition!");
 723   case ISD::SETEQ:
 724   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 725   case ISD::SETGT:
 726   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 727   case ISD::SETGE:
 728   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 729   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 730   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 731   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 732   case ISD::SETO:   CondCode = ARMCC::VC; break;
 733   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 734   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 735   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 736   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 737   case ISD::SETLT:
 738   case ISD::SETULT: CondCode = ARMCC::LT; break;
 739   case ISD::SETLE:
 740   case ISD::SETULE: CondCode = ARMCC::LE; break;
 741   case ISD::SETNE:
 742   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 743   }
 744 }
 745
 746 //===----------------------------------------------------------------------===//
 747 //                      Calling Convention Implementation
 748 //===----------------------------------------------------------------------===//
 749
 750 #include "ARMGenCallingConv.inc"
 751
 752 // APCS f64 is in register pairs, possibly split to stack
 753 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 754                           CCValAssign::LocInfo &LocInfo,
 755                           CCState &State, bool CanFail) {
 756   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 757
 758   // Try to get the first register.
 759   if (unsigned Reg = State.AllocateReg(RegList, 4))
 760     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 761   else {
 762     // For the 2nd half of a v2f64, do not fail.
 763     if (CanFail)
 764       return false;
 765
 766     // Put the whole thing on the stack.
 767     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 768                                            State.AllocateStack(8, 4),
 769                                            LocVT, LocInfo));
 770     return true;
 771   }
 772
 773   // Try to get the second register.
 774   if (unsigned Reg = State.AllocateReg(RegList, 4))
 775     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 776   else
 777     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 778                                            State.AllocateStack(4, 4),
 779                                            LocVT, LocInfo));
 780   return true;
 781 }
 782
 783 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 784                                    CCValAssign::LocInfo &LocInfo,
 785                                    ISD::ArgFlagsTy &ArgFlags,
 786                                    CCState &State) {
 787   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 788     return false;
 789   if (LocVT == MVT::v2f64 &&
 790       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 791     return false;
 792   return true;  // we handled it
 793 }
 794
 795 // AAPCS f64 is in aligned register pairs
 796 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 797                            CCValAssign::LocInfo &LocInfo,
 798                            CCState &State, bool CanFail) {
 799   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 800   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 801
 802   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 803   if (Reg == 0) {
 804     // For the 2nd half of a v2f64, do not just fail.
 805     if (CanFail)
 806       return false;
 807
 808     // Put the whole thing on the stack.
 809     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 810                                            State.AllocateStack(8, 8),
 811                                            LocVT, LocInfo));
 812     return true;
 813   }
 814
 815   unsigned i;
 816   for (i = 0; i < 2; ++i)
 817     if (HiRegList[i] == Reg)
 818       break;
 819
 820   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 821   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 822                                          LocVT, LocInfo));
 823   return true;
 824 }
 825
 826 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 827                                     CCValAssign::LocInfo &LocInfo,
 828                                     ISD::ArgFlagsTy &ArgFlags,
 829                                     CCState &State) {
 830   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 831     return false;
 832   if (LocVT == MVT::v2f64 &&
 833       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 834     return false;
 835   return true;  // we handled it
 836 }
 837
 838 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 839                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 840   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 841   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 842
 843   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 844   if (Reg == 0)
 845     return false; // we didn't handle it
 846
 847   unsigned i;
 848   for (i = 0; i < 2; ++i)
 849     if (HiRegList[i] == Reg)
 850       break;
 851
 852   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 853   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 854                                          LocVT, LocInfo));
 855   return true;
 856 }
 857
 858 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 859                                       CCValAssign::LocInfo &LocInfo,
 860                                       ISD::ArgFlagsTy &ArgFlags,
 861                                       CCState &State) {
 862   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 863     return false;
 864   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 865     return false;
 866   return true;  // we handled it
 867 }
 868
 869 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 870                                        CCValAssign::LocInfo &LocInfo,
 871                                        ISD::ArgFlagsTy &ArgFlags,
 872                                        CCState &State) {
 873   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 874                                    State);
 875 }
 876
 877 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 878 /// given CallingConvention value.
 879 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 880                                                  bool Return,
 881                                                  bool isVarArg) const {
 882   switch (CC) {
 883   default:
 884     llvm_unreachable("Unsupported calling convention");
 885   case CallingConv::C:
 886   case CallingConv::Fast:
 887     // Use target triple & subtarget features to do actual dispatch.
 888     if (Subtarget->isAAPCS_ABI()) {
 889       if (Subtarget->hasVFP2() &&
 890           FloatABIType == FloatABI::Hard && !isVarArg)
 891         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 892       else
 893         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 894     } else
 895         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 896   case CallingConv::ARM_AAPCS_VFP:
 897     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 898   case CallingConv::ARM_AAPCS:
 899     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 900   case CallingConv::ARM_APCS:
 901     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 902   }
 903 }
 904
 905 /// LowerCallResult - Lower the result values of a call into the
 906 /// appropriate copies out of appropriate physical registers.
 907 SDValue
 908 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 909                                    CallingConv::ID CallConv, bool isVarArg,
 910                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 911                                    DebugLoc dl, SelectionDAG &DAG,
 912                                    SmallVectorImpl<SDValue> &InVals) const {
 913
 914   // Assign locations to each value returned by this call.
 915   SmallVector<CCValAssign, 16> RVLocs;
 916   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 917                  RVLocs, *DAG.getContext());
 918   CCInfo.AnalyzeCallResult(Ins,
 919                            CCAssignFnForNode(CallConv, /* Return*/ true,
 920                                              isVarArg));
 921
 922   // Copy all of the result registers out of their specified physreg.
 923   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 924     CCValAssign VA = RVLocs[i];
 925
 926     SDValue Val;
 927     if (VA.needsCustom()) {
 928       // Handle f64 or half of a v2f64.
 929       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 930                                       InFlag);
 931       Chain = Lo.getValue(1);
 932       InFlag = Lo.getValue(2);
 933       VA = RVLocs[++i]; // skip ahead to next loc
 934       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 935                                       InFlag);
 936       Chain = Hi.getValue(1);
 937       InFlag = Hi.getValue(2);
 938       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 939
 940       if (VA.getLocVT() == MVT::v2f64) {
 941         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 942         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 943                           DAG.getConstant(0, MVT::i32));
 944
 945         VA = RVLocs[++i]; // skip ahead to next loc
 946         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 947         Chain = Lo.getValue(1);
 948         InFlag = Lo.getValue(2);
 949         VA = RVLocs[++i]; // skip ahead to next loc
 950         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 951         Chain = Hi.getValue(1);
 952         InFlag = Hi.getValue(2);
 953         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 954         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 955                           DAG.getConstant(1, MVT::i32));
 956       }
 957     } else {
 958       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 959                                InFlag);
 960       Chain = Val.getValue(1);
 961       InFlag = Val.getValue(2);
 962     }
 963
 964     switch (VA.getLocInfo()) {
 965     default: llvm_unreachable("Unknown loc info!");
 966     case CCValAssign::Full: break;
 967     case CCValAssign::BCvt:
 968       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 969       break;
 970     }
 971
 972     InVals.push_back(Val);
 973   }
 974
 975   return Chain;
 976 }
 977
 978 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 979 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 980 /// specified by the specific parameter attribute.  The copy will be passed as
 981 /// a byval function parameter.
 982 /// Sometimes what we are copying is the end of a larger object, the part that
 983 /// does not fit in registers.
 984 static SDValue
 985 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 986                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 987                           DebugLoc dl) {
 988   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 989   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 990                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 991                        NULL, 0, NULL, 0);
 992 }
 993
 994 /// LowerMemOpCallTo - Store the argument to the stack.
 995 SDValue
 996 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 997                                     SDValue StackPtr, SDValue Arg,
 998                                     DebugLoc dl, SelectionDAG &DAG,
 999                                     const CCValAssign &VA,
1000                                     ISD::ArgFlagsTy Flags) const {
1001   unsigned LocMemOffset = VA.getLocMemOffset();
1002   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1003   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1004   if (Flags.isByVal()) {
1005     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1006   }
1007   return DAG.getStore(Chain, dl, Arg, PtrOff,
1008                       PseudoSourceValue::getStack(), LocMemOffset,
1009                       false, false, 0);
1010 }
1011
1012 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1013                                          SDValue Chain, SDValue &Arg,
1014                                          RegsToPassVector &RegsToPass,
1015                                          CCValAssign &VA, CCValAssign &NextVA,
1016                                          SDValue &StackPtr,
1017                                          SmallVector<SDValue, 8> &MemOpChains,
1018                                          ISD::ArgFlagsTy Flags) const {
1019
1020   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1021                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1022   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1023
1024   if (NextVA.isRegLoc())
1025     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1026   else {
1027     assert(NextVA.isMemLoc());
1028     if (StackPtr.getNode() == 0)
1029       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1030
1031     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1032                                            dl, DAG, NextVA,
1033                                            Flags));
1034   }
1035 }
1036
1037 /// LowerCall - Lowering a call into a callseq_start <-
1038 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1039 /// nodes.
1040 SDValue
1041 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1042                              CallingConv::ID CallConv, bool isVarArg,
1043                              bool &isTailCall,
1044                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1045                              const SmallVectorImpl<ISD::InputArg> &Ins,
1046                              DebugLoc dl, SelectionDAG &DAG,
1047                              SmallVectorImpl<SDValue> &InVals) const {
1048   MachineFunction &MF = DAG.getMachineFunction();
1049   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1050   bool IsSibCall = false;
1051   // Temporarily disable tail calls so things don't break.
1052   if (!EnableARMTailCalls)
1053     isTailCall = false;
1054   if (isTailCall) {
1055     // Check if it's really possible to do a tail call.
1056     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1057                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1058                                                    Outs, Ins, DAG);
1059     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1060     // detected sibcalls.
1061     if (isTailCall) {
1062       ++NumTailCalls;
1063       IsSibCall = true;
1064     }
1065   }
1066
1067   // Analyze operands of the call, assigning locations to each operand.
1068   SmallVector<CCValAssign, 16> ArgLocs;
1069   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1070                  *DAG.getContext());
1071   CCInfo.AnalyzeCallOperands(Outs,
1072                              CCAssignFnForNode(CallConv, /* Return*/ false,
1073                                                isVarArg));
1074
1075   // Get a count of how many bytes are to be pushed on the stack.
1076   unsigned NumBytes = CCInfo.getNextStackOffset();
1077
1078   // For tail calls, memory operands are available in our caller's stack.
1079   if (IsSibCall)
1080     NumBytes = 0;
1081
1082   // Adjust the stack pointer for the new arguments...
1083   // These operations are automatically eliminated by the prolog/epilog pass
1084   if (!IsSibCall)
1085     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1086
1087   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1088
1089   RegsToPassVector RegsToPass;
1090   SmallVector<SDValue, 8> MemOpChains;
1091
1092   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1093   // of tail call optimization, arguments are handled later.
1094   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1095        i != e;
1096        ++i, ++realArgIdx) {
1097     CCValAssign &VA = ArgLocs[i];
1098     SDValue Arg = Outs[realArgIdx].Val;
1099     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1100
1101     // Promote the value if needed.
1102     switch (VA.getLocInfo()) {
1103     default: llvm_unreachable("Unknown loc info!");
1104     case CCValAssign::Full: break;
1105     case CCValAssign::SExt:
1106       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1107       break;
1108     case CCValAssign::ZExt:
1109       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1110       break;
1111     case CCValAssign::AExt:
1112       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1113       break;
1114     case CCValAssign::BCvt:
1115       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1116       break;
1117     }
1118
1119     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1120     if (VA.needsCustom()) {
1121       if (VA.getLocVT() == MVT::v2f64) {
1122         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1123                                   DAG.getConstant(0, MVT::i32));
1124         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1125                                   DAG.getConstant(1, MVT::i32));
1126
1127         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1128                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1129
1130         VA = ArgLocs[++i]; // skip ahead to next loc
1131         if (VA.isRegLoc()) {
1132           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1133                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1134         } else {
1135           assert(VA.isMemLoc());
1136
1137           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1138                                                  dl, DAG, VA, Flags));
1139         }
1140       } else {
1141         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1142                          StackPtr, MemOpChains, Flags);
1143       }
1144     } else if (VA.isRegLoc()) {
1145       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1146     } else if (!IsSibCall) {
1147       assert(VA.isMemLoc());
1148
1149       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1150                                              dl, DAG, VA, Flags));
1151     }
1152   }
1153
1154   if (!MemOpChains.empty())
1155     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1156                         &MemOpChains[0], MemOpChains.size());
1157
1158   // Build a sequence of copy-to-reg nodes chained together with token chain
1159   // and flag operands which copy the outgoing args into the appropriate regs.
1160   SDValue InFlag;
1161   // Tail call byval lowering might overwrite argument registers so in case of
1162   // tail call optimization the copies to registers are lowered later.
1163   if (!isTailCall)
1164     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1165       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1166                                RegsToPass[i].second, InFlag);
1167       InFlag = Chain.getValue(1);
1168     }
1169
1170   // For tail calls lower the arguments to the 'real' stack slot.
1171   if (isTailCall) {
1172     // Force all the incoming stack arguments to be loaded from the stack
1173     // before any new outgoing arguments are stored to the stack, because the
1174     // outgoing stack slots may alias the incoming argument stack slots, and
1175     // the alias isn't otherwise explicit. This is slightly more conservative
1176     // than necessary, because it means that each store effectively depends
1177     // on every argument instead of just those arguments it would clobber.
1178
1179     // Do not flag preceeding copytoreg stuff together with the following stuff.
1180     InFlag = SDValue();
1181     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1182       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1183                                RegsToPass[i].second, InFlag);
1184       InFlag = Chain.getValue(1);
1185     }
1186     InFlag =SDValue();
1187   }
1188
1189   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1190   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1191   // node so that legalize doesn't hack it.
1192   bool isDirect = false;
1193   bool isARMFunc = false;
1194   bool isLocalARMFunc = false;
1195   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1196
1197   if (EnableARMLongCalls) {
1198     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1199             && "long-calls with non-static relocation model!");
1200     // Handle a global address or an external symbol. If it's not one of
1201     // those, the target's already in a register, so we don't need to do
1202     // anything extra.
1203     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1204       const GlobalValue *GV = G->getGlobal();
1205       // Create a constant pool entry for the callee address
1206       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1207       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1208                                                            ARMPCLabelIndex,
1209                                                            ARMCP::CPValue, 0);
1210       // Get the address of the callee into a register
1211       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1212       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1213       Callee = DAG.getLoad(getPointerTy(), dl,
1214                            DAG.getEntryNode(), CPAddr,
1215                            PseudoSourceValue::getConstantPool(), 0,
1216                            false, false, 0);
1217     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1218       const char *Sym = S->getSymbol();
1219
1220       // Create a constant pool entry for the callee address
1221       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1222       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1223                                                        Sym, ARMPCLabelIndex, 0);
1224       // Get the address of the callee into a register
1225       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1226       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1227       Callee = DAG.getLoad(getPointerTy(), dl,
1228                            DAG.getEntryNode(), CPAddr,
1229                            PseudoSourceValue::getConstantPool(), 0,
1230                            false, false, 0);
1231     }
1232   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1233     const GlobalValue *GV = G->getGlobal();
1234     isDirect = true;
1235     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1236     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1237                    getTargetMachine().getRelocationModel() != Reloc::Static;
1238     isARMFunc = !Subtarget->isThumb() || isStub;
1239     // ARM call to a local ARM function is predicable.
1240     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1241     // tBX takes a register source operand.
1242     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1243       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1244       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1245                                                            ARMPCLabelIndex,
1246                                                            ARMCP::CPValue, 4);
1247       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1248       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1249       Callee = DAG.getLoad(getPointerTy(), dl,
1250                            DAG.getEntryNode(), CPAddr,
1251                            PseudoSourceValue::getConstantPool(), 0,
1252                            false, false, 0);
1253       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1254       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1255                            getPointerTy(), Callee, PICLabel);
1256     } else
1257       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
1258   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1259     isDirect = true;
1260     bool isStub = Subtarget->isTargetDarwin() &&
1261                   getTargetMachine().getRelocationModel() != Reloc::Static;
1262     isARMFunc = !Subtarget->isThumb() || isStub;
1263     // tBX takes a register source operand.
1264     const char *Sym = S->getSymbol();
1265     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1266       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1267       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1268                                                        Sym, ARMPCLabelIndex, 4);
1269       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1270       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1271       Callee = DAG.getLoad(getPointerTy(), dl,
1272                            DAG.getEntryNode(), CPAddr,
1273                            PseudoSourceValue::getConstantPool(), 0,
1274                            false, false, 0);
1275       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1276       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1277                            getPointerTy(), Callee, PICLabel);
1278     } else
1279       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1280   }
1281
1282   // FIXME: handle tail calls differently.
1283   unsigned CallOpc;
1284   if (Subtarget->isThumb()) {
1285     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1286       CallOpc = ARMISD::CALL_NOLINK;
1287     else
1288       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1289   } else {
1290     CallOpc = (isDirect || Subtarget->hasV5TOps())
1291       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1292       : ARMISD::CALL_NOLINK;
1293   }
1294   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb1Only()) {
1295     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
1296     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(MVT::i32),InFlag);
1297     InFlag = Chain.getValue(1);
1298   }
1299
1300   std::vector<SDValue> Ops;
1301   Ops.push_back(Chain);
1302   Ops.push_back(Callee);
1303
1304   // Add argument registers to the end of the list so that they are known live
1305   // into the call.
1306   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1307     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1308                                   RegsToPass[i].second.getValueType()));
1309
1310   if (InFlag.getNode())
1311     Ops.push_back(InFlag);
1312
1313   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1314   if (isTailCall)
1315     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1316
1317   // Returns a chain and a flag for retval copy to use.
1318   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1319   InFlag = Chain.getValue(1);
1320
1321   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1322                              DAG.getIntPtrConstant(0, true), InFlag);
1323   if (!Ins.empty())
1324     InFlag = Chain.getValue(1);
1325
1326   // Handle result values, copying them out of physregs into vregs that we
1327   // return.
1328   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1329                          dl, DAG, InVals);
1330 }
1331
1332 /// MatchingStackOffset - Return true if the given stack call argument is
1333 /// already available in the same position (relatively) of the caller's
1334 /// incoming argument stack.
1335 static
1336 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1337                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1338                          const ARMInstrInfo *TII) {
1339   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1340   int FI = INT_MAX;
1341   if (Arg.getOpcode() == ISD::CopyFromReg) {
1342     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1343     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1344       return false;
1345     MachineInstr *Def = MRI->getVRegDef(VR);
1346     if (!Def)
1347       return false;
1348     if (!Flags.isByVal()) {
1349       if (!TII->isLoadFromStackSlot(Def, FI))
1350         return false;
1351     } else {
1352 //      unsigned Opcode = Def->getOpcode();
1353 //      if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
1354 //          Def->getOperand(1).isFI()) {
1355 //        FI = Def->getOperand(1).getIndex();
1356 //        Bytes = Flags.getByValSize();
1357 //      } else
1358         return false;
1359     }
1360   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1361     if (Flags.isByVal())
1362       // ByVal argument is passed in as a pointer but it's now being
1363       // dereferenced. e.g.
1364       // define @foo(%struct.X* %A) {
1365       //   tail call @bar(%struct.X* byval %A)
1366       // }
1367       return false;
1368     SDValue Ptr = Ld->getBasePtr();
1369     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1370     if (!FINode)
1371       return false;
1372     FI = FINode->getIndex();
1373   } else
1374     return false;
1375
1376   assert(FI != INT_MAX);
1377   if (!MFI->isFixedObjectIndex(FI))
1378     return false;
1379   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1380 }
1381
1382 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1383 /// for tail call optimization. Targets which want to do tail call
1384 /// optimization should implement this function.
1385 bool
1386 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1387                                                      CallingConv::ID CalleeCC,
1388                                                      bool isVarArg,
1389                                                      bool isCalleeStructRet,
1390                                                      bool isCallerStructRet,
1391                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1392                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1393                                                      SelectionDAG& DAG) const {
1394   const Function *CallerF = DAG.getMachineFunction().getFunction();
1395   CallingConv::ID CallerCC = CallerF->getCallingConv();
1396   bool CCMatch = CallerCC == CalleeCC;
1397
1398   // Look for obvious safe cases to perform tail call optimization that do not
1399   // require ABI changes. This is what gcc calls sibcall.
1400
1401   // Do not sibcall optimize vararg calls unless the call site is not passing
1402   // any arguments.
1403   if (isVarArg && !Outs.empty())
1404     return false;
1405
1406   // Also avoid sibcall optimization if either caller or callee uses struct
1407   // return semantics.
1408   if (isCalleeStructRet || isCallerStructRet)
1409     return false;
1410
1411   // FIXME: Completely disable sibcal for Thumb1 since Thumb1RegisterInfo::
1412   // emitEpilogue is not ready for them.
1413   if (Subtarget->isThumb1Only())
1414     return false;
1415
1416   if (isa<ExternalSymbolSDNode>(Callee))
1417       return false;
1418
1419   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1420     if (Subtarget->isThumb1Only())
1421       return false;
1422
1423     // On Thumb, for the moment, we can only do this to functions defined in this
1424     // compilation, or to indirect calls.  A Thumb B to an ARM function is not
1425     // easily fixed up in the linker, unlike BL.
1426     if (Subtarget->isThumb()) {
1427       const GlobalValue *GV = G->getGlobal();
1428       if (GV->isDeclaration() || GV->isWeakForLinker())
1429         return false;
1430     }
1431   }
1432
1433
1434   // If the calling conventions do not match, then we'd better make sure the
1435   // results are returned in the same way as what the caller expects.
1436   if (!CCMatch) {
1437     SmallVector<CCValAssign, 16> RVLocs1;
1438     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1439                     RVLocs1, *DAG.getContext());
1440     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1441
1442     SmallVector<CCValAssign, 16> RVLocs2;
1443     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1444                     RVLocs2, *DAG.getContext());
1445     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1446
1447     if (RVLocs1.size() != RVLocs2.size())
1448       return false;
1449     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1450       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1451         return false;
1452       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1453         return false;
1454       if (RVLocs1[i].isRegLoc()) {
1455         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1456           return false;
1457       } else {
1458         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1459           return false;
1460       }
1461     }
1462   }
1463
1464   // If the callee takes no arguments then go on to check the results of the
1465   // call.
1466   if (!Outs.empty()) {
1467     // Check if stack adjustment is needed. For now, do not do this if any
1468     // argument is passed on the stack.
1469     SmallVector<CCValAssign, 16> ArgLocs;
1470     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1471                    ArgLocs, *DAG.getContext());
1472     CCInfo.AnalyzeCallOperands(Outs,
1473                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1474     if (CCInfo.getNextStackOffset()) {
1475       MachineFunction &MF = DAG.getMachineFunction();
1476
1477       // Check if the arguments are already laid out in the right way as
1478       // the caller's fixed stack objects.
1479       MachineFrameInfo *MFI = MF.getFrameInfo();
1480       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1481       const ARMInstrInfo *TII =
1482         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1483       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1484            i != e;
1485            ++i, ++realArgIdx) {
1486         CCValAssign &VA = ArgLocs[i];
1487         EVT RegVT = VA.getLocVT();
1488         SDValue Arg = Outs[realArgIdx].Val;
1489         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1490         if (VA.getLocInfo() == CCValAssign::Indirect)
1491           return false;
1492         if (VA.needsCustom()) {
1493           // f64 and vector types are split into multiple registers or
1494           // register/stack-slot combinations.  The types will not match
1495           // the registers; give up on memory f64 refs until we figure
1496           // out what to do about this.
1497           if (!VA.isRegLoc())
1498             return false;
1499           if (!ArgLocs[++i].isRegLoc())
1500             return false;
1501           if (RegVT == MVT::v2f64) {
1502             if (!ArgLocs[++i].isRegLoc())
1503               return false;
1504             if (!ArgLocs[++i].isRegLoc())
1505               return false;
1506           }
1507         } else if (!VA.isRegLoc()) {
1508           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1509                                    MFI, MRI, TII))
1510             return false;
1511         }
1512       }
1513     }
1514   }
1515
1516   return true;
1517 }
1518
1519 SDValue
1520 ARMTargetLowering::LowerReturn(SDValue Chain,
1521                                CallingConv::ID CallConv, bool isVarArg,
1522                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1523                                DebugLoc dl, SelectionDAG &DAG) const {
1524
1525   // CCValAssign - represent the assignment of the return value to a location.
1526   SmallVector<CCValAssign, 16> RVLocs;
1527
1528   // CCState - Info about the registers and stack slots.
1529   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1530                  *DAG.getContext());
1531
1532   // Analyze outgoing return values.
1533   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1534                                                isVarArg));
1535
1536   // If this is the first return lowered for this function, add
1537   // the regs to the liveout set for the function.
1538   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1539     for (unsigned i = 0; i != RVLocs.size(); ++i)
1540       if (RVLocs[i].isRegLoc())
1541         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1542   }
1543
1544   SDValue Flag;
1545
1546   // Copy the result values into the output registers.
1547   for (unsigned i = 0, realRVLocIdx = 0;
1548        i != RVLocs.size();
1549        ++i, ++realRVLocIdx) {
1550     CCValAssign &VA = RVLocs[i];
1551     assert(VA.isRegLoc() && "Can only return in registers!");
1552
1553     SDValue Arg = Outs[realRVLocIdx].Val;
1554
1555     switch (VA.getLocInfo()) {
1556     default: llvm_unreachable("Unknown loc info!");
1557     case CCValAssign::Full: break;
1558     case CCValAssign::BCvt:
1559       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1560       break;
1561     }
1562
1563     if (VA.needsCustom()) {
1564       if (VA.getLocVT() == MVT::v2f64) {
1565         // Extract the first half and return it in two registers.
1566         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1567                                    DAG.getConstant(0, MVT::i32));
1568         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1569                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1570
1571         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1572         Flag = Chain.getValue(1);
1573         VA = RVLocs[++i]; // skip ahead to next loc
1574         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1575                                  HalfGPRs.getValue(1), Flag);
1576         Flag = Chain.getValue(1);
1577         VA = RVLocs[++i]; // skip ahead to next loc
1578
1579         // Extract the 2nd half and fall through to handle it as an f64 value.
1580         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1581                           DAG.getConstant(1, MVT::i32));
1582       }
1583       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1584       // available.
1585       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1586                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1587       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1588       Flag = Chain.getValue(1);
1589       VA = RVLocs[++i]; // skip ahead to next loc
1590       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1591                                Flag);
1592     } else
1593       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1594
1595     // Guarantee that all emitted copies are
1596     // stuck together, avoiding something bad.
1597     Flag = Chain.getValue(1);
1598   }
1599
1600   SDValue result;
1601   if (Flag.getNode())
1602     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1603   else // Return Void
1604     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1605
1606   return result;
1607 }
1608
1609 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1610 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1611 // one of the above mentioned nodes. It has to be wrapped because otherwise
1612 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1613 // be used to form addressing mode. These wrapped nodes will be selected
1614 // into MOVi.
1615 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1616   EVT PtrVT = Op.getValueType();
1617   // FIXME there is no actual debug info here
1618   DebugLoc dl = Op.getDebugLoc();
1619   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1620   SDValue Res;
1621   if (CP->isMachineConstantPoolEntry())
1622     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1623                                     CP->getAlignment());
1624   else
1625     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1626                                     CP->getAlignment());
1627   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1628 }
1629
1630 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1631                                              SelectionDAG &DAG) const {
1632   MachineFunction &MF = DAG.getMachineFunction();
1633   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1634   unsigned ARMPCLabelIndex = 0;
1635   DebugLoc DL = Op.getDebugLoc();
1636   EVT PtrVT = getPointerTy();
1637   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1638   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1639   SDValue CPAddr;
1640   if (RelocM == Reloc::Static) {
1641     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1642   } else {
1643     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1644     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1645     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1646                                                          ARMCP::CPBlockAddress,
1647                                                          PCAdj);
1648     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1649   }
1650   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1651   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1652                                PseudoSourceValue::getConstantPool(), 0,
1653                                false, false, 0);
1654   if (RelocM == Reloc::Static)
1655     return Result;
1656   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1657   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1658 }
1659
1660 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1661 SDValue
1662 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1663                                                  SelectionDAG &DAG) const {
1664   DebugLoc dl = GA->getDebugLoc();
1665   EVT PtrVT = getPointerTy();
1666   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1667   MachineFunction &MF = DAG.getMachineFunction();
1668   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1669   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1670   ARMConstantPoolValue *CPV =
1671     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1672                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1673   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1674   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1675   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1676                          PseudoSourceValue::getConstantPool(), 0,
1677                          false, false, 0);
1678   SDValue Chain = Argument.getValue(1);
1679
1680   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1681   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1682
1683   // call __tls_get_addr.
1684   ArgListTy Args;
1685   ArgListEntry Entry;
1686   Entry.Node = Argument;
1687   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1688   Args.push_back(Entry);
1689   // FIXME: is there useful debug info available here?
1690   std::pair<SDValue, SDValue> CallResult =
1691     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1692                 false, false, false, false,
1693                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1694                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1695   return CallResult.first;
1696 }
1697
1698 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1699 // "local exec" model.
1700 SDValue
1701 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1702                                         SelectionDAG &DAG) const {
1703   const GlobalValue *GV = GA->getGlobal();
1704   DebugLoc dl = GA->getDebugLoc();
1705   SDValue Offset;
1706   SDValue Chain = DAG.getEntryNode();
1707   EVT PtrVT = getPointerTy();
1708   // Get the Thread Pointer
1709   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1710
1711   if (GV->isDeclaration()) {
1712     MachineFunction &MF = DAG.getMachineFunction();
1713     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1714     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1715     // Initial exec model.
1716     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1717     ARMConstantPoolValue *CPV =
1718       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1719                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1720     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1721     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1722     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1723                          PseudoSourceValue::getConstantPool(), 0,
1724                          false, false, 0);
1725     Chain = Offset.getValue(1);
1726
1727     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1728     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1729
1730     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1731                          PseudoSourceValue::getConstantPool(), 0,
1732                          false, false, 0);
1733   } else {
1734     // local exec model
1735     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1736     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1737     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1738     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1739                          PseudoSourceValue::getConstantPool(), 0,
1740                          false, false, 0);
1741   }
1742
1743   // The address of the thread local variable is the add of the thread
1744   // pointer with the offset of the variable.
1745   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1746 }
1747
1748 SDValue
1749 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1750   // TODO: implement the "local dynamic" model
1751   assert(Subtarget->isTargetELF() &&
1752          "TLS not implemented for non-ELF targets");
1753   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1754   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1755   // otherwise use the "Local Exec" TLS Model
1756   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1757     return LowerToTLSGeneralDynamicModel(GA, DAG);
1758   else
1759     return LowerToTLSExecModels(GA, DAG);
1760 }
1761
1762 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1763                                                  SelectionDAG &DAG) const {
1764   EVT PtrVT = getPointerTy();
1765   DebugLoc dl = Op.getDebugLoc();
1766   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1767   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1768   if (RelocM == Reloc::PIC_) {
1769     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1770     ARMConstantPoolValue *CPV =
1771       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1772     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1773     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1774     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1775                                  CPAddr,
1776                                  PseudoSourceValue::getConstantPool(), 0,
1777                                  false, false, 0);
1778     SDValue Chain = Result.getValue(1);
1779     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1780     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1781     if (!UseGOTOFF)
1782       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1783                            PseudoSourceValue::getGOT(), 0,
1784                            false, false, 0);
1785     return Result;
1786   } else {
1787     // If we have T2 ops, we can materialize the address directly via movt/movw
1788     // pair. This is always cheaper.
1789     if (Subtarget->useMovt()) {
1790       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1791                          DAG.getTargetGlobalAddress(GV, PtrVT));
1792     } else {
1793       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1794       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1795       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1796                          PseudoSourceValue::getConstantPool(), 0,
1797                          false, false, 0);
1798     }
1799   }
1800 }
1801
1802 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1803                                                     SelectionDAG &DAG) const {
1804   MachineFunction &MF = DAG.getMachineFunction();
1805   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1806   unsigned ARMPCLabelIndex = 0;
1807   EVT PtrVT = getPointerTy();
1808   DebugLoc dl = Op.getDebugLoc();
1809   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1810   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1811   SDValue CPAddr;
1812   if (RelocM == Reloc::Static)
1813     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1814   else {
1815     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1816     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1817     ARMConstantPoolValue *CPV =
1818       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1819     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1820   }
1821   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1822
1823   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1824                                PseudoSourceValue::getConstantPool(), 0,
1825                                false, false, 0);
1826   SDValue Chain = Result.getValue(1);
1827
1828   if (RelocM == Reloc::PIC_) {
1829     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1830     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1831   }
1832
1833   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1834     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1835                          PseudoSourceValue::getGOT(), 0,
1836                          false, false, 0);
1837
1838   return Result;
1839 }
1840
1841 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1842                                                     SelectionDAG &DAG) const {
1843   assert(Subtarget->isTargetELF() &&
1844          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1845   MachineFunction &MF = DAG.getMachineFunction();
1846   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1847   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1848   EVT PtrVT = getPointerTy();
1849   DebugLoc dl = Op.getDebugLoc();
1850   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1851   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1852                                                        "_GLOBAL_OFFSET_TABLE_",
1853                                                        ARMPCLabelIndex, PCAdj);
1854   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1855   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1856   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1857                                PseudoSourceValue::getConstantPool(), 0,
1858                                false, false, 0);
1859   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1860   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1861 }
1862
1863 SDValue
1864 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1865   DebugLoc dl = Op.getDebugLoc();
1866   SDValue Val = DAG.getConstant(0, MVT::i32);
1867   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1868                      Op.getOperand(1), Val);
1869 }
1870
1871 SDValue
1872 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1873   DebugLoc dl = Op.getDebugLoc();
1874   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1875                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1876 }
1877
1878 SDValue
1879 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1880                                           const ARMSubtarget *Subtarget) const {
1881   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1882   DebugLoc dl = Op.getDebugLoc();
1883   switch (IntNo) {
1884   default: return SDValue();    // Don't custom lower most intrinsics.
1885   case Intrinsic::arm_thread_pointer: {
1886     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1887     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1888   }
1889   case Intrinsic::eh_sjlj_lsda: {
1890     MachineFunction &MF = DAG.getMachineFunction();
1891     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1892     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1893     EVT PtrVT = getPointerTy();
1894     DebugLoc dl = Op.getDebugLoc();
1895     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1896     SDValue CPAddr;
1897     unsigned PCAdj = (RelocM != Reloc::PIC_)
1898       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1899     ARMConstantPoolValue *CPV =
1900       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1901                                ARMCP::CPLSDA, PCAdj);
1902     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1903     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1904     SDValue Result =
1905       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1906                   PseudoSourceValue::getConstantPool(), 0,
1907                   false, false, 0);
1908     SDValue Chain = Result.getValue(1);
1909
1910     if (RelocM == Reloc::PIC_) {
1911       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1912       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1913     }
1914     return Result;
1915   }
1916   }
1917 }
1918
1919 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1920                                const ARMSubtarget *Subtarget) {
1921   DebugLoc dl = Op.getDebugLoc();
1922   SDValue Op5 = Op.getOperand(5);
1923   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1924   // v6 and v7 can both handle barriers directly, but need handled a bit
1925   // differently. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1926   // never get here.
1927   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1928   if (Subtarget->hasV7Ops())
1929     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1930   else if (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())
1931     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1932                        DAG.getConstant(0, MVT::i32));
1933   assert(0 && "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1934   return SDValue();
1935 }
1936
1937 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1938   MachineFunction &MF = DAG.getMachineFunction();
1939   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1940
1941   // vastart just stores the address of the VarArgsFrameIndex slot into the
1942   // memory location argument.
1943   DebugLoc dl = Op.getDebugLoc();
1944   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1945   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1946   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1947   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1948                       false, false, 0);
1949 }
1950
1951 SDValue
1952 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
1953                                            SelectionDAG &DAG) const {
1954   SDNode *Node = Op.getNode();
1955   DebugLoc dl = Node->getDebugLoc();
1956   EVT VT = Node->getValueType(0);
1957   SDValue Chain = Op.getOperand(0);
1958   SDValue Size  = Op.getOperand(1);
1959   SDValue Align = Op.getOperand(2);
1960
1961   // Chain the dynamic stack allocation so that it doesn't modify the stack
1962   // pointer when other instructions are using the stack.
1963   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1964
1965   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1966   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1967   if (AlignVal > StackAlign)
1968     // Do this now since selection pass cannot introduce new target
1969     // independent node.
1970     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1971
1972   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1973   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1974   // do even more horrible hack later.
1975   MachineFunction &MF = DAG.getMachineFunction();
1976   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1977   if (AFI->isThumb1OnlyFunction()) {
1978     bool Negate = true;
1979     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1980     if (C) {
1981       uint32_t Val = C->getZExtValue();
1982       if (Val <= 508 && ((Val & 3) == 0))
1983         Negate = false;
1984     }
1985     if (Negate)
1986       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1987   }
1988
1989   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1990   SDValue Ops1[] = { Chain, Size, Align };
1991   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1992   Chain = Res.getValue(1);
1993   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1994                              DAG.getIntPtrConstant(0, true), SDValue());
1995   SDValue Ops2[] = { Res, Chain };
1996   return DAG.getMergeValues(Ops2, 2, dl);
1997 }
1998
1999 SDValue
2000 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2001                                         SDValue &Root, SelectionDAG &DAG,
2002                                         DebugLoc dl) const {
2003   MachineFunction &MF = DAG.getMachineFunction();
2004   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2005
2006   TargetRegisterClass *RC;
2007   if (AFI->isThumb1OnlyFunction())
2008     RC = ARM::tGPRRegisterClass;
2009   else
2010     RC = ARM::GPRRegisterClass;
2011
2012   // Transform the arguments stored in physical registers into virtual ones.
2013   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2014   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2015
2016   SDValue ArgValue2;
2017   if (NextVA.isMemLoc()) {
2018     MachineFrameInfo *MFI = MF.getFrameInfo();
2019     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true, false);
2020
2021     // Create load node to retrieve arguments from the stack.
2022     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2023     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2024                             PseudoSourceValue::getFixedStack(FI), 0,
2025                             false, false, 0);
2026   } else {
2027     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2028     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2029   }
2030
2031   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2032 }
2033
2034 SDValue
2035 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2036                                         CallingConv::ID CallConv, bool isVarArg,
2037                                         const SmallVectorImpl<ISD::InputArg>
2038                                           &Ins,
2039                                         DebugLoc dl, SelectionDAG &DAG,
2040                                         SmallVectorImpl<SDValue> &InVals)
2041                                           const {
2042
2043   MachineFunction &MF = DAG.getMachineFunction();
2044   MachineFrameInfo *MFI = MF.getFrameInfo();
2045
2046   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2047
2048   // Assign locations to all of the incoming arguments.
2049   SmallVector<CCValAssign, 16> ArgLocs;
2050   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2051                  *DAG.getContext());
2052   CCInfo.AnalyzeFormalArguments(Ins,
2053                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2054                                                   isVarArg));
2055
2056   SmallVector<SDValue, 16> ArgValues;
2057
2058   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2059     CCValAssign &VA = ArgLocs[i];
2060
2061     // Arguments stored in registers.
2062     if (VA.isRegLoc()) {
2063       EVT RegVT = VA.getLocVT();
2064
2065       SDValue ArgValue;
2066       if (VA.needsCustom()) {
2067         // f64 and vector types are split up into multiple registers or
2068         // combinations of registers and stack slots.
2069         if (VA.getLocVT() == MVT::v2f64) {
2070           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2071                                                    Chain, DAG, dl);
2072           VA = ArgLocs[++i]; // skip ahead to next loc
2073           SDValue ArgValue2;
2074           if (VA.isMemLoc()) {
2075             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(),
2076                                             true, false);
2077             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2078             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2079                                     PseudoSourceValue::getFixedStack(FI), 0,
2080                                     false, false, 0);
2081           } else {
2082             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2083                                              Chain, DAG, dl);
2084           }
2085           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2086           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2087                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2088           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2089                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2090         } else
2091           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2092
2093       } else {
2094         TargetRegisterClass *RC;
2095
2096         if (RegVT == MVT::f32)
2097           RC = ARM::SPRRegisterClass;
2098         else if (RegVT == MVT::f64)
2099           RC = ARM::DPRRegisterClass;
2100         else if (RegVT == MVT::v2f64)
2101           RC = ARM::QPRRegisterClass;
2102         else if (RegVT == MVT::i32)
2103           RC = (AFI->isThumb1OnlyFunction() ?
2104                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2105         else
2106           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2107
2108         // Transform the arguments in physical registers into virtual ones.
2109         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2110         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2111       }
2112
2113       // If this is an 8 or 16-bit value, it is really passed promoted
2114       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2115       // truncate to the right size.
2116       switch (VA.getLocInfo()) {
2117       default: llvm_unreachable("Unknown loc info!");
2118       case CCValAssign::Full: break;
2119       case CCValAssign::BCvt:
2120         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2121         break;
2122       case CCValAssign::SExt:
2123         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2124                                DAG.getValueType(VA.getValVT()));
2125         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2126         break;
2127       case CCValAssign::ZExt:
2128         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2129                                DAG.getValueType(VA.getValVT()));
2130         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2131         break;
2132       }
2133
2134       InVals.push_back(ArgValue);
2135
2136     } else { // VA.isRegLoc()
2137
2138       // sanity check
2139       assert(VA.isMemLoc());
2140       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2141
2142       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2143       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
2144                                       true, false);
2145
2146       // Create load nodes to retrieve arguments from the stack.
2147       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2148       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2149                                    PseudoSourceValue::getFixedStack(FI), 0,
2150                                    false, false, 0));
2151     }
2152   }
2153
2154   // varargs
2155   if (isVarArg) {
2156     static const unsigned GPRArgRegs[] = {
2157       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2158     };
2159
2160     unsigned NumGPRs = CCInfo.getFirstUnallocated
2161       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2162
2163     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2164     unsigned VARegSize = (4 - NumGPRs) * 4;
2165     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2166     unsigned ArgOffset = CCInfo.getNextStackOffset();
2167     if (VARegSaveSize) {
2168       // If this function is vararg, store any remaining integer argument regs
2169       // to their spots on the stack so that they may be loaded by deferencing
2170       // the result of va_next.
2171       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2172       AFI->setVarArgsFrameIndex(
2173         MFI->CreateFixedObject(VARegSaveSize,
2174                                ArgOffset + VARegSaveSize - VARegSize,
2175                                true, false));
2176       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2177                                       getPointerTy());
2178
2179       SmallVector<SDValue, 4> MemOps;
2180       for (; NumGPRs < 4; ++NumGPRs) {
2181         TargetRegisterClass *RC;
2182         if (AFI->isThumb1OnlyFunction())
2183           RC = ARM::tGPRRegisterClass;
2184         else
2185           RC = ARM::GPRRegisterClass;
2186
2187         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2188         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2189         SDValue Store =
2190           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2191                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2192                0, false, false, 0);
2193         MemOps.push_back(Store);
2194         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2195                           DAG.getConstant(4, getPointerTy()));
2196       }
2197       if (!MemOps.empty())
2198         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2199                             &MemOps[0], MemOps.size());
2200     } else
2201       // This will point to the next argument passed via stack.
2202       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset,
2203                                                        true, false));
2204   }
2205
2206   return Chain;
2207 }
2208
2209 /// isFloatingPointZero - Return true if this is +0.0.
2210 static bool isFloatingPointZero(SDValue Op) {
2211   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2212     return CFP->getValueAPF().isPosZero();
2213   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2214     // Maybe this has already been legalized into the constant pool?
2215     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2216       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2217       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2218         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2219           return CFP->getValueAPF().isPosZero();
2220     }
2221   }
2222   return false;
2223 }
2224
2225 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2226 /// the given operands.
2227 SDValue
2228 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2229                              SDValue &ARMCC, SelectionDAG &DAG,
2230                              DebugLoc dl) const {
2231   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2232     unsigned C = RHSC->getZExtValue();
2233     if (!isLegalICmpImmediate(C)) {
2234       // Constant does not fit, try adjusting it by one?
2235       switch (CC) {
2236       default: break;
2237       case ISD::SETLT:
2238       case ISD::SETGE:
2239         if (isLegalICmpImmediate(C-1)) {
2240           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2241           RHS = DAG.getConstant(C-1, MVT::i32);
2242         }
2243         break;
2244       case ISD::SETULT:
2245       case ISD::SETUGE:
2246         if (C > 0 && isLegalICmpImmediate(C-1)) {
2247           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2248           RHS = DAG.getConstant(C-1, MVT::i32);
2249         }
2250         break;
2251       case ISD::SETLE:
2252       case ISD::SETGT:
2253         if (isLegalICmpImmediate(C+1)) {
2254           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2255           RHS = DAG.getConstant(C+1, MVT::i32);
2256         }
2257         break;
2258       case ISD::SETULE:
2259       case ISD::SETUGT:
2260         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2261           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2262           RHS = DAG.getConstant(C+1, MVT::i32);
2263         }
2264         break;
2265       }
2266     }
2267   }
2268
2269   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2270   ARMISD::NodeType CompareType;
2271   switch (CondCode) {
2272   default:
2273     CompareType = ARMISD::CMP;
2274     break;
2275   case ARMCC::EQ:
2276   case ARMCC::NE:
2277     // Uses only Z Flag
2278     CompareType = ARMISD::CMPZ;
2279     break;
2280   }
2281   ARMCC = DAG.getConstant(CondCode, MVT::i32);
2282   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2283 }
2284
2285 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2286 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2287                          DebugLoc dl) {
2288   SDValue Cmp;
2289   if (!isFloatingPointZero(RHS))
2290     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2291   else
2292     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2293   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2294 }
2295
2296 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2297   EVT VT = Op.getValueType();
2298   SDValue LHS = Op.getOperand(0);
2299   SDValue RHS = Op.getOperand(1);
2300   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2301   SDValue TrueVal = Op.getOperand(2);
2302   SDValue FalseVal = Op.getOperand(3);
2303   DebugLoc dl = Op.getDebugLoc();
2304
2305   if (LHS.getValueType() == MVT::i32) {
2306     SDValue ARMCC;
2307     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2308     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2309     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
2310   }
2311
2312   ARMCC::CondCodes CondCode, CondCode2;
2313   FPCCToARMCC(CC, CondCode, CondCode2);
2314
2315   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
2316   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2317   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2318   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2319                                  ARMCC, CCR, Cmp);
2320   if (CondCode2 != ARMCC::AL) {
2321     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
2322     // FIXME: Needs another CMP because flag can have but one use.
2323     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2324     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2325                          Result, TrueVal, ARMCC2, CCR, Cmp2);
2326   }
2327   return Result;
2328 }
2329
2330 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2331   SDValue  Chain = Op.getOperand(0);
2332   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2333   SDValue    LHS = Op.getOperand(2);
2334   SDValue    RHS = Op.getOperand(3);
2335   SDValue   Dest = Op.getOperand(4);
2336   DebugLoc dl = Op.getDebugLoc();
2337
2338   if (LHS.getValueType() == MVT::i32) {
2339     SDValue ARMCC;
2340     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2341     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2342     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2343                        Chain, Dest, ARMCC, CCR,Cmp);
2344   }
2345
2346   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2347   ARMCC::CondCodes CondCode, CondCode2;
2348   FPCCToARMCC(CC, CondCode, CondCode2);
2349
2350   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2351   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
2352   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2353   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2354   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
2355   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2356   if (CondCode2 != ARMCC::AL) {
2357     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
2358     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
2359     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2360   }
2361   return Res;
2362 }
2363
2364 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2365   SDValue Chain = Op.getOperand(0);
2366   SDValue Table = Op.getOperand(1);
2367   SDValue Index = Op.getOperand(2);
2368   DebugLoc dl = Op.getDebugLoc();
2369
2370   EVT PTy = getPointerTy();
2371   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2372   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2373   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2374   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2375   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2376   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2377   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2378   if (Subtarget->isThumb2()) {
2379     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2380     // which does another jump to the destination. This also makes it easier
2381     // to translate it to TBB / TBH later.
2382     // FIXME: This might not work if the function is extremely large.
2383     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2384                        Addr, Op.getOperand(2), JTI, UId);
2385   }
2386   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2387     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2388                        PseudoSourceValue::getJumpTable(), 0,
2389                        false, false, 0);
2390     Chain = Addr.getValue(1);
2391     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2392     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2393   } else {
2394     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2395                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2396     Chain = Addr.getValue(1);
2397     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2398   }
2399 }
2400
2401 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2402   DebugLoc dl = Op.getDebugLoc();
2403   unsigned Opc;
2404
2405   switch (Op.getOpcode()) {
2406   default:
2407     assert(0 && "Invalid opcode!");
2408   case ISD::FP_TO_SINT:
2409     Opc = ARMISD::FTOSI;
2410     break;
2411   case ISD::FP_TO_UINT:
2412     Opc = ARMISD::FTOUI;
2413     break;
2414   }
2415   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2416   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2417 }
2418
2419 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2420   EVT VT = Op.getValueType();
2421   DebugLoc dl = Op.getDebugLoc();
2422   unsigned Opc;
2423
2424   switch (Op.getOpcode()) {
2425   default:
2426     assert(0 && "Invalid opcode!");
2427   case ISD::SINT_TO_FP:
2428     Opc = ARMISD::SITOF;
2429     break;
2430   case ISD::UINT_TO_FP:
2431     Opc = ARMISD::UITOF;
2432     break;
2433   }
2434
2435   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2436   return DAG.getNode(Opc, dl, VT, Op);
2437 }
2438
2439 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
2440   // Implement fcopysign with a fabs and a conditional fneg.
2441   SDValue Tmp0 = Op.getOperand(0);
2442   SDValue Tmp1 = Op.getOperand(1);
2443   DebugLoc dl = Op.getDebugLoc();
2444   EVT VT = Op.getValueType();
2445   EVT SrcVT = Tmp1.getValueType();
2446   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2447   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG, dl);
2448   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
2449   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2450   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
2451 }
2452
2453 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2454   MachineFunction &MF = DAG.getMachineFunction();
2455   MachineFrameInfo *MFI = MF.getFrameInfo();
2456   MFI->setReturnAddressIsTaken(true);
2457
2458   EVT VT = Op.getValueType();
2459   DebugLoc dl = Op.getDebugLoc();
2460   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2461   if (Depth) {
2462     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2463     SDValue Offset = DAG.getConstant(4, MVT::i32);
2464     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2465                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2466                        NULL, 0, false, false, 0);
2467   }
2468
2469   // Return LR, which contains the return address. Mark it an implicit live-in.
2470   unsigned Reg = MF.addLiveIn(ARM::LR, ARM::GPRRegisterClass);
2471   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2472 }
2473
2474 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2475   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2476   MFI->setFrameAddressIsTaken(true);
2477
2478   EVT VT = Op.getValueType();
2479   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2480   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2481   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2482     ? ARM::R7 : ARM::R11;
2483   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2484   while (Depth--)
2485     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2486                             false, false, 0);
2487   return FrameAddr;
2488 }
2489
2490 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2491 /// expand a bit convert where either the source or destination type is i64 to
2492 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2493 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2494 /// vectors), since the legalizer won't know what to do with that.
2495 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2496   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2497   DebugLoc dl = N->getDebugLoc();
2498   SDValue Op = N->getOperand(0);
2499
2500   // This function is only supposed to be called for i64 types, either as the
2501   // source or destination of the bit convert.
2502   EVT SrcVT = Op.getValueType();
2503   EVT DstVT = N->getValueType(0);
2504   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2505          "ExpandBIT_CONVERT called for non-i64 type");
2506
2507   // Turn i64->f64 into VMOVDRR.
2508   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2509     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2510                              DAG.getConstant(0, MVT::i32));
2511     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2512                              DAG.getConstant(1, MVT::i32));
2513     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2514                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2515   }
2516
2517   // Turn f64->i64 into VMOVRRD.
2518   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2519     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2520                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2521     // Merge the pieces into a single i64 value.
2522     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2523   }
2524
2525   return SDValue();
2526 }
2527
2528 /// getZeroVector - Returns a vector of specified type with all zero elements.
2529 ///
2530 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2531   assert(VT.isVector() && "Expected a vector type");
2532
2533   // Zero vectors are used to represent vector negation and in those cases
2534   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2535   // not support i64 elements, so sometimes the zero vectors will need to be
2536   // explicitly constructed.  For those cases, and potentially other uses in
2537   // the future, always build zero vectors as <16 x i8> or <8 x i8> bitcasted
2538   // to their dest type.  This ensures they get CSE'd.
2539   SDValue Vec;
2540   SDValue Cst = DAG.getTargetConstant(0, MVT::i8);
2541   SmallVector<SDValue, 8> Ops;
2542   MVT TVT;
2543
2544   if (VT.getSizeInBits() == 64) {
2545     Ops.assign(8, Cst); TVT = MVT::v8i8;
2546   } else {
2547     Ops.assign(16, Cst); TVT = MVT::v16i8;
2548   }
2549   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2550
2551   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2552 }
2553
2554 /// getOnesVector - Returns a vector of specified type with all bits set.
2555 ///
2556 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2557   assert(VT.isVector() && "Expected a vector type");
2558
2559   // Always build ones vectors as <16 x i8> or <8 x i8> bitcasted to their
2560   // dest type. This ensures they get CSE'd.
2561   SDValue Vec;
2562   SDValue Cst = DAG.getTargetConstant(0xFF, MVT::i8);
2563   SmallVector<SDValue, 8> Ops;
2564   MVT TVT;
2565
2566   if (VT.getSizeInBits() == 64) {
2567     Ops.assign(8, Cst); TVT = MVT::v8i8;
2568   } else {
2569     Ops.assign(16, Cst); TVT = MVT::v16i8;
2570   }
2571   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2572
2573   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2574 }
2575
2576 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2577 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2578 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2579                                                 SelectionDAG &DAG) const {
2580   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2581   EVT VT = Op.getValueType();
2582   unsigned VTBits = VT.getSizeInBits();
2583   DebugLoc dl = Op.getDebugLoc();
2584   SDValue ShOpLo = Op.getOperand(0);
2585   SDValue ShOpHi = Op.getOperand(1);
2586   SDValue ShAmt  = Op.getOperand(2);
2587   SDValue ARMCC;
2588   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2589
2590   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2591
2592   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2593                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2594   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2595   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2596                                    DAG.getConstant(VTBits, MVT::i32));
2597   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2598   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2599   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2600
2601   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2602   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2603                           ARMCC, DAG, dl);
2604   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2605   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC,
2606                            CCR, Cmp);
2607
2608   SDValue Ops[2] = { Lo, Hi };
2609   return DAG.getMergeValues(Ops, 2, dl);
2610 }
2611
2612 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2613 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2614 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2615                                                SelectionDAG &DAG) const {
2616   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2617   EVT VT = Op.getValueType();
2618   unsigned VTBits = VT.getSizeInBits();
2619   DebugLoc dl = Op.getDebugLoc();
2620   SDValue ShOpLo = Op.getOperand(0);
2621   SDValue ShOpHi = Op.getOperand(1);
2622   SDValue ShAmt  = Op.getOperand(2);
2623   SDValue ARMCC;
2624
2625   assert(Op.getOpcode() == ISD::SHL_PARTS);
2626   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2627                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2628   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2629   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2630                                    DAG.getConstant(VTBits, MVT::i32));
2631   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2632   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2633
2634   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2635   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2636   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2637                           ARMCC, DAG, dl);
2638   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2639   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMCC,
2640                            CCR, Cmp);
2641
2642   SDValue Ops[2] = { Lo, Hi };
2643   return DAG.getMergeValues(Ops, 2, dl);
2644 }
2645
2646 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2647                          const ARMSubtarget *ST) {
2648   EVT VT = N->getValueType(0);
2649   DebugLoc dl = N->getDebugLoc();
2650
2651   if (!ST->hasV6T2Ops())
2652     return SDValue();
2653
2654   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2655   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2656 }
2657
2658 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2659                           const ARMSubtarget *ST) {
2660   EVT VT = N->getValueType(0);
2661   DebugLoc dl = N->getDebugLoc();
2662
2663   // Lower vector shifts on NEON to use VSHL.
2664   if (VT.isVector()) {
2665     assert(ST->hasNEON() && "unexpected vector shift");
2666
2667     // Left shifts translate directly to the vshiftu intrinsic.
2668     if (N->getOpcode() == ISD::SHL)
2669       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2670                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2671                          N->getOperand(0), N->getOperand(1));
2672
2673     assert((N->getOpcode() == ISD::SRA ||
2674             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2675
2676     // NEON uses the same intrinsics for both left and right shifts.  For
2677     // right shifts, the shift amounts are negative, so negate the vector of
2678     // shift amounts.
2679     EVT ShiftVT = N->getOperand(1).getValueType();
2680     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2681                                        getZeroVector(ShiftVT, DAG, dl),
2682                                        N->getOperand(1));
2683     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2684                                Intrinsic::arm_neon_vshifts :
2685                                Intrinsic::arm_neon_vshiftu);
2686     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2687                        DAG.getConstant(vshiftInt, MVT::i32),
2688                        N->getOperand(0), NegatedCount);
2689   }
2690
2691   // We can get here for a node like i32 = ISD::SHL i32, i64
2692   if (VT != MVT::i64)
2693     return SDValue();
2694
2695   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2696          "Unknown shift to lower!");
2697
2698   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2699   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2700       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2701     return SDValue();
2702
2703   // If we are in thumb mode, we don't have RRX.
2704   if (ST->isThumb1Only()) return SDValue();
2705
2706   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2707   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2708                            DAG.getConstant(0, MVT::i32));
2709   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2710                            DAG.getConstant(1, MVT::i32));
2711
2712   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2713   // captures the result into a carry flag.
2714   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2715   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2716
2717   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2718   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2719
2720   // Merge the pieces into a single i64 value.
2721  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2722 }
2723
2724 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2725   SDValue TmpOp0, TmpOp1;
2726   bool Invert = false;
2727   bool Swap = false;
2728   unsigned Opc = 0;
2729
2730   SDValue Op0 = Op.getOperand(0);
2731   SDValue Op1 = Op.getOperand(1);
2732   SDValue CC = Op.getOperand(2);
2733   EVT VT = Op.getValueType();
2734   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2735   DebugLoc dl = Op.getDebugLoc();
2736
2737   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2738     switch (SetCCOpcode) {
2739     default: llvm_unreachable("Illegal FP comparison"); break;
2740     case ISD::SETUNE:
2741     case ISD::SETNE:  Invert = true; // Fallthrough
2742     case ISD::SETOEQ:
2743     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2744     case ISD::SETOLT:
2745     case ISD::SETLT: Swap = true; // Fallthrough
2746     case ISD::SETOGT:
2747     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2748     case ISD::SETOLE:
2749     case ISD::SETLE:  Swap = true; // Fallthrough
2750     case ISD::SETOGE:
2751     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2752     case ISD::SETUGE: Swap = true; // Fallthrough
2753     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2754     case ISD::SETUGT: Swap = true; // Fallthrough
2755     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2756     case ISD::SETUEQ: Invert = true; // Fallthrough
2757     case ISD::SETONE:
2758       // Expand this to (OLT | OGT).
2759       TmpOp0 = Op0;
2760       TmpOp1 = Op1;
2761       Opc = ISD::OR;
2762       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2763       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2764       break;
2765     case ISD::SETUO: Invert = true; // Fallthrough
2766     case ISD::SETO:
2767       // Expand this to (OLT | OGE).
2768       TmpOp0 = Op0;
2769       TmpOp1 = Op1;
2770       Opc = ISD::OR;
2771       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2772       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2773       break;
2774     }
2775   } else {
2776     // Integer comparisons.
2777     switch (SetCCOpcode) {
2778     default: llvm_unreachable("Illegal integer comparison"); break;
2779     case ISD::SETNE:  Invert = true;
2780     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2781     case ISD::SETLT:  Swap = true;
2782     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2783     case ISD::SETLE:  Swap = true;
2784     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2785     case ISD::SETULT: Swap = true;
2786     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2787     case ISD::SETULE: Swap = true;
2788     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2789     }
2790
2791     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2792     if (Opc == ARMISD::VCEQ) {
2793
2794       SDValue AndOp;
2795       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2796         AndOp = Op0;
2797       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2798         AndOp = Op1;
2799
2800       // Ignore bitconvert.
2801       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2802         AndOp = AndOp.getOperand(0);
2803
2804       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2805         Opc = ARMISD::VTST;
2806         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2807         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2808         Invert = !Invert;
2809       }
2810     }
2811   }
2812
2813   if (Swap)
2814     std::swap(Op0, Op1);
2815
2816   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2817
2818   if (Invert)
2819     Result = DAG.getNOT(dl, Result, VT);
2820
2821   return Result;
2822 }
2823
2824 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2825 /// valid vector constant for a NEON instruction with a "modified immediate"
2826 /// operand (e.g., VMOV).  If so, return either the constant being
2827 /// splatted or the encoded value, depending on the DoEncode parameter.  The
2828 /// format of the encoded value is: bit12=Op, bits11-8=Cmode,
2829 /// bits7-0=Immediate.
2830 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2831                                  unsigned SplatBitSize, SelectionDAG &DAG,
2832                                  bool isVMOV, bool DoEncode) {
2833   unsigned Op, Cmode, Imm;
2834   EVT VT;
2835
2836   // SplatBitSize is set to the smallest size that splats the vector, so a
2837   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2838   // immediate instructions others than VMOV do not support the 8-bit encoding
2839   // of a zero vector, and the default encoding of zero is supposed to be the
2840   // 32-bit version.
2841   if (SplatBits == 0)
2842     SplatBitSize = 32;
2843
2844   Op = 0;
2845   switch (SplatBitSize) {
2846   case 8:
2847     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2848     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2849     Cmode = 0xe;
2850     Imm = SplatBits;
2851     VT = MVT::i8;
2852     break;
2853
2854   case 16:
2855     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2856     VT = MVT::i16;
2857     if ((SplatBits & ~0xff) == 0) {
2858       // Value = 0x00nn: Op=x, Cmode=100x.
2859       Cmode = 0x8;
2860       Imm = SplatBits;
2861       break;
2862     }
2863     if ((SplatBits & ~0xff00) == 0) {
2864       // Value = 0xnn00: Op=x, Cmode=101x.
2865       Cmode = 0xa;
2866       Imm = SplatBits >> 8;
2867       break;
2868     }
2869     return SDValue();
2870
2871   case 32:
2872     // NEON's 32-bit VMOV supports splat values where:
2873     // * only one byte is nonzero, or
2874     // * the least significant byte is 0xff and the second byte is nonzero, or
2875     // * the least significant 2 bytes are 0xff and the third is nonzero.
2876     VT = MVT::i32;
2877     if ((SplatBits & ~0xff) == 0) {
2878       // Value = 0x000000nn: Op=x, Cmode=000x.
2879       Cmode = 0;
2880       Imm = SplatBits;
2881       break;
2882     }
2883     if ((SplatBits & ~0xff00) == 0) {
2884       // Value = 0x0000nn00: Op=x, Cmode=001x.
2885       Cmode = 0x2;
2886       Imm = SplatBits >> 8;
2887       break;
2888     }
2889     if ((SplatBits & ~0xff0000) == 0) {
2890       // Value = 0x00nn0000: Op=x, Cmode=010x.
2891       Cmode = 0x4;
2892       Imm = SplatBits >> 16;
2893       break;
2894     }
2895     if ((SplatBits & ~0xff000000) == 0) {
2896       // Value = 0xnn000000: Op=x, Cmode=011x.
2897       Cmode = 0x6;
2898       Imm = SplatBits >> 24;
2899       break;
2900     }
2901
2902     if ((SplatBits & ~0xffff) == 0 &&
2903         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2904       // Value = 0x0000nnff: Op=x, Cmode=1100.
2905       Cmode = 0xc;
2906       Imm = SplatBits >> 8;
2907       SplatBits |= 0xff;
2908       break;
2909     }
2910
2911     if ((SplatBits & ~0xffffff) == 0 &&
2912         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
2913       // Value = 0x00nnffff: Op=x, Cmode=1101.
2914       Cmode = 0xd;
2915       Imm = SplatBits >> 16;
2916       SplatBits |= 0xffff;
2917       break;
2918     }
2919
2920     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2921     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2922     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2923     // and fall through here to test for a valid 64-bit splat.  But, then the
2924     // caller would also need to check and handle the change in size.
2925     return SDValue();
2926
2927   case 64: {
2928     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2929     if (!isVMOV)
2930       return SDValue();
2931     uint64_t BitMask = 0xff;
2932     uint64_t Val = 0;
2933     unsigned ImmMask = 1;
2934     Imm = 0;
2935     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2936       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
2937         Val |= BitMask;
2938         Imm |= ImmMask;
2939       } else if ((SplatBits & BitMask) != 0) {
2940         return SDValue();
2941       }
2942       BitMask <<= 8;
2943       ImmMask <<= 1;
2944     }
2945     // Op=1, Cmode=1110.
2946     Op = 1;
2947     Cmode = 0xe;
2948     SplatBits = Val;
2949     VT = MVT::i64;
2950     break;
2951   }
2952
2953   default:
2954     llvm_unreachable("unexpected size for isNEONModifiedImm");
2955     return SDValue();
2956   }
2957
2958   if (DoEncode)
2959     return DAG.getTargetConstant((Op << 12) | (Cmode << 8) | Imm, MVT::i32);
2960   return DAG.getTargetConstant(SplatBits, VT);
2961 }
2962
2963
2964 /// getNEONModImm - If this is a valid vector constant for a NEON instruction
2965 /// with a "modified immediate" operand (e.g., VMOV) of the specified element
2966 /// size, return the encoded value for that immediate.  The ByteSize field
2967 /// indicates the number of bytes of each element [1248].
2968 SDValue ARM::getNEONModImm(SDNode *N, unsigned ByteSize, bool isVMOV,
2969                            SelectionDAG &DAG) {
2970   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
2971   APInt SplatBits, SplatUndef;
2972   unsigned SplatBitSize;
2973   bool HasAnyUndefs;
2974   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
2975                                       HasAnyUndefs, ByteSize * 8))
2976     return SDValue();
2977
2978   if (SplatBitSize > ByteSize * 8)
2979     return SDValue();
2980
2981   return isNEONModifiedImm(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
2982                            SplatBitSize, DAG, isVMOV, true);
2983 }
2984
2985 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
2986                        bool &ReverseVEXT, unsigned &Imm) {
2987   unsigned NumElts = VT.getVectorNumElements();
2988   ReverseVEXT = false;
2989   Imm = M[0];
2990
2991   // If this is a VEXT shuffle, the immediate value is the index of the first
2992   // element.  The other shuffle indices must be the successive elements after
2993   // the first one.
2994   unsigned ExpectedElt = Imm;
2995   for (unsigned i = 1; i < NumElts; ++i) {
2996     // Increment the expected index.  If it wraps around, it may still be
2997     // a VEXT but the source vectors must be swapped.
2998     ExpectedElt += 1;
2999     if (ExpectedElt == NumElts * 2) {
3000       ExpectedElt = 0;
3001       ReverseVEXT = true;
3002     }
3003
3004     if (ExpectedElt != static_cast<unsigned>(M[i]))
3005       return false;
3006   }
3007
3008   // Adjust the index value if the source operands will be swapped.
3009   if (ReverseVEXT)
3010     Imm -= NumElts;
3011
3012   return true;
3013 }
3014
3015 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3016 /// instruction with the specified blocksize.  (The order of the elements
3017 /// within each block of the vector is reversed.)
3018 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3019                        unsigned BlockSize) {
3020   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3021          "Only possible block sizes for VREV are: 16, 32, 64");
3022
3023   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3024   if (EltSz == 64)
3025     return false;
3026
3027   unsigned NumElts = VT.getVectorNumElements();
3028   unsigned BlockElts = M[0] + 1;
3029
3030   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3031     return false;
3032
3033   for (unsigned i = 0; i < NumElts; ++i) {
3034     if ((unsigned) M[i] !=
3035         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3036       return false;
3037   }
3038
3039   return true;
3040 }
3041
3042 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3043                        unsigned &WhichResult) {
3044   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3045   if (EltSz == 64)
3046     return false;
3047
3048   unsigned NumElts = VT.getVectorNumElements();
3049   WhichResult = (M[0] == 0 ? 0 : 1);
3050   for (unsigned i = 0; i < NumElts; i += 2) {
3051     if ((unsigned) M[i] != i + WhichResult ||
3052         (unsigned) M[i+1] != i + NumElts + WhichResult)
3053       return false;
3054   }
3055   return true;
3056 }
3057
3058 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3059 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3060 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3061 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3062                                 unsigned &WhichResult) {
3063   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3064   if (EltSz == 64)
3065     return false;
3066
3067   unsigned NumElts = VT.getVectorNumElements();
3068   WhichResult = (M[0] == 0 ? 0 : 1);
3069   for (unsigned i = 0; i < NumElts; i += 2) {
3070     if ((unsigned) M[i] != i + WhichResult ||
3071         (unsigned) M[i+1] != i + WhichResult)
3072       return false;
3073   }
3074   return true;
3075 }
3076
3077 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3078                        unsigned &WhichResult) {
3079   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3080   if (EltSz == 64)
3081     return false;
3082
3083   unsigned NumElts = VT.getVectorNumElements();
3084   WhichResult = (M[0] == 0 ? 0 : 1);
3085   for (unsigned i = 0; i != NumElts; ++i) {
3086     if ((unsigned) M[i] != 2 * i + WhichResult)
3087       return false;
3088   }
3089
3090   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3091   if (VT.is64BitVector() && EltSz == 32)
3092     return false;
3093
3094   return true;
3095 }
3096
3097 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3098 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3099 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3100 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3101                                 unsigned &WhichResult) {
3102   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3103   if (EltSz == 64)
3104     return false;
3105
3106   unsigned Half = VT.getVectorNumElements() / 2;
3107   WhichResult = (M[0] == 0 ? 0 : 1);
3108   for (unsigned j = 0; j != 2; ++j) {
3109     unsigned Idx = WhichResult;
3110     for (unsigned i = 0; i != Half; ++i) {
3111       if ((unsigned) M[i + j * Half] != Idx)
3112         return false;
3113       Idx += 2;
3114     }
3115   }
3116
3117   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3118   if (VT.is64BitVector() && EltSz == 32)
3119     return false;
3120
3121   return true;
3122 }
3123
3124 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3125                        unsigned &WhichResult) {
3126   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3127   if (EltSz == 64)
3128     return false;
3129
3130   unsigned NumElts = VT.getVectorNumElements();
3131   WhichResult = (M[0] == 0 ? 0 : 1);
3132   unsigned Idx = WhichResult * NumElts / 2;
3133   for (unsigned i = 0; i != NumElts; i += 2) {
3134     if ((unsigned) M[i] != Idx ||
3135         (unsigned) M[i+1] != Idx + NumElts)
3136       return false;
3137     Idx += 1;
3138   }
3139
3140   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3141   if (VT.is64BitVector() && EltSz == 32)
3142     return false;
3143
3144   return true;
3145 }
3146
3147 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3148 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3149 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3150 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3151                                 unsigned &WhichResult) {
3152   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3153   if (EltSz == 64)
3154     return false;
3155
3156   unsigned NumElts = VT.getVectorNumElements();
3157   WhichResult = (M[0] == 0 ? 0 : 1);
3158   unsigned Idx = WhichResult * NumElts / 2;
3159   for (unsigned i = 0; i != NumElts; i += 2) {
3160     if ((unsigned) M[i] != Idx ||
3161         (unsigned) M[i+1] != Idx)
3162       return false;
3163     Idx += 1;
3164   }
3165
3166   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3167   if (VT.is64BitVector() && EltSz == 32)
3168     return false;
3169
3170   return true;
3171 }
3172
3173
3174 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3175   // Canonicalize all-zeros and all-ones vectors.
3176   ConstantSDNode *ConstVal = cast<ConstantSDNode>(Val.getNode());
3177   if (ConstVal->isNullValue())
3178     return getZeroVector(VT, DAG, dl);
3179   if (ConstVal->isAllOnesValue())
3180     return getOnesVector(VT, DAG, dl);
3181
3182   EVT CanonicalVT;
3183   if (VT.is64BitVector()) {
3184     switch (Val.getValueType().getSizeInBits()) {
3185     case 8:  CanonicalVT = MVT::v8i8; break;
3186     case 16: CanonicalVT = MVT::v4i16; break;
3187     case 32: CanonicalVT = MVT::v2i32; break;
3188     case 64: CanonicalVT = MVT::v1i64; break;
3189     default: llvm_unreachable("unexpected splat element type"); break;
3190     }
3191   } else {
3192     assert(VT.is128BitVector() && "unknown splat vector size");
3193     switch (Val.getValueType().getSizeInBits()) {
3194     case 8:  CanonicalVT = MVT::v16i8; break;
3195     case 16: CanonicalVT = MVT::v8i16; break;
3196     case 32: CanonicalVT = MVT::v4i32; break;
3197     case 64: CanonicalVT = MVT::v2i64; break;
3198     default: llvm_unreachable("unexpected splat element type"); break;
3199     }
3200   }
3201
3202   // Build a canonical splat for this value.
3203   SmallVector<SDValue, 8> Ops;
3204   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
3205   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
3206                             Ops.size());
3207   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
3208 }
3209
3210 // If this is a case we can't handle, return null and let the default
3211 // expansion code take care of it.
3212 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3213   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3214   DebugLoc dl = Op.getDebugLoc();
3215   EVT VT = Op.getValueType();
3216
3217   APInt SplatBits, SplatUndef;
3218   unsigned SplatBitSize;
3219   bool HasAnyUndefs;
3220   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3221     if (SplatBitSize <= 64) {
3222       // Check if an immediate VMOV works.
3223       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3224                                       SplatUndef.getZExtValue(),
3225                                       SplatBitSize, DAG, true, false);
3226       if (Val.getNode())
3227         return BuildSplat(Val, VT, DAG, dl);
3228     }
3229   }
3230
3231   // Scan through the operands to see if only one value is used.
3232   unsigned NumElts = VT.getVectorNumElements();
3233   bool isOnlyLowElement = true;
3234   bool usesOnlyOneValue = true;
3235   bool isConstant = true;
3236   SDValue Value;
3237   for (unsigned i = 0; i < NumElts; ++i) {
3238     SDValue V = Op.getOperand(i);
3239     if (V.getOpcode() == ISD::UNDEF)
3240       continue;
3241     if (i > 0)
3242       isOnlyLowElement = false;
3243     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3244       isConstant = false;
3245
3246     if (!Value.getNode())
3247       Value = V;
3248     else if (V != Value)
3249       usesOnlyOneValue = false;
3250   }
3251
3252   if (!Value.getNode())
3253     return DAG.getUNDEF(VT);
3254
3255   if (isOnlyLowElement)
3256     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3257
3258   // If all elements are constants, fall back to the default expansion, which
3259   // will generate a load from the constant pool.
3260   if (isConstant)
3261     return SDValue();
3262
3263   // Use VDUP for non-constant splats.
3264   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3265   if (usesOnlyOneValue && EltSize <= 32)
3266     return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3267
3268   // Vectors with 32- or 64-bit elements can be built by directly assigning
3269   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3270   // will be legalized.
3271   if (EltSize >= 32) {
3272     // Do the expansion with floating-point types, since that is what the VFP
3273     // registers are defined to use, and since i64 is not legal.
3274     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3275     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3276     SmallVector<SDValue, 8> Ops;
3277     for (unsigned i = 0; i < NumElts; ++i)
3278       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3279     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3280     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3281   }
3282
3283   return SDValue();
3284 }
3285
3286 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3287 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3288 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3289 /// are assumed to be legal.
3290 bool
3291 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3292                                       EVT VT) const {
3293   if (VT.getVectorNumElements() == 4 &&
3294       (VT.is128BitVector() || VT.is64BitVector())) {
3295     unsigned PFIndexes[4];
3296     for (unsigned i = 0; i != 4; ++i) {
3297       if (M[i] < 0)
3298         PFIndexes[i] = 8;
3299       else
3300         PFIndexes[i] = M[i];
3301     }
3302
3303     // Compute the index in the perfect shuffle table.
3304     unsigned PFTableIndex =
3305       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3306     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3307     unsigned Cost = (PFEntry >> 30);
3308
3309     if (Cost <= 4)
3310       return true;
3311   }
3312
3313   bool ReverseVEXT;
3314   unsigned Imm, WhichResult;
3315
3316   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3317   return (EltSize >= 32 ||
3318           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3319           isVREVMask(M, VT, 64) ||
3320           isVREVMask(M, VT, 32) ||
3321           isVREVMask(M, VT, 16) ||
3322           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3323           isVTRNMask(M, VT, WhichResult) ||
3324           isVUZPMask(M, VT, WhichResult) ||
3325           isVZIPMask(M, VT, WhichResult) ||
3326           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3327           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3328           isVZIP_v_undef_Mask(M, VT, WhichResult));
3329 }
3330
3331 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3332 /// the specified operations to build the shuffle.
3333 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3334                                       SDValue RHS, SelectionDAG &DAG,
3335                                       DebugLoc dl) {
3336   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3337   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3338   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3339
3340   enum {
3341     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3342     OP_VREV,
3343     OP_VDUP0,
3344     OP_VDUP1,
3345     OP_VDUP2,
3346     OP_VDUP3,
3347     OP_VEXT1,
3348     OP_VEXT2,
3349     OP_VEXT3,
3350     OP_VUZPL, // VUZP, left result
3351     OP_VUZPR, // VUZP, right result
3352     OP_VZIPL, // VZIP, left result
3353     OP_VZIPR, // VZIP, right result
3354     OP_VTRNL, // VTRN, left result
3355     OP_VTRNR  // VTRN, right result
3356   };
3357
3358   if (OpNum == OP_COPY) {
3359     if (LHSID == (1*9+2)*9+3) return LHS;
3360     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3361     return RHS;
3362   }
3363
3364   SDValue OpLHS, OpRHS;
3365   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3366   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3367   EVT VT = OpLHS.getValueType();
3368
3369   switch (OpNum) {
3370   default: llvm_unreachable("Unknown shuffle opcode!");
3371   case OP_VREV:
3372     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3373   case OP_VDUP0:
3374   case OP_VDUP1:
3375   case OP_VDUP2:
3376   case OP_VDUP3:
3377     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3378                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3379   case OP_VEXT1:
3380   case OP_VEXT2:
3381   case OP_VEXT3:
3382     return DAG.getNode(ARMISD::VEXT, dl, VT,
3383                        OpLHS, OpRHS,
3384                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3385   case OP_VUZPL:
3386   case OP_VUZPR:
3387     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3388                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3389   case OP_VZIPL:
3390   case OP_VZIPR:
3391     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3392                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3393   case OP_VTRNL:
3394   case OP_VTRNR:
3395     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3396                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3397   }
3398 }
3399
3400 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3401   SDValue V1 = Op.getOperand(0);
3402   SDValue V2 = Op.getOperand(1);
3403   DebugLoc dl = Op.getDebugLoc();
3404   EVT VT = Op.getValueType();
3405   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3406   SmallVector<int, 8> ShuffleMask;
3407
3408   // Convert shuffles that are directly supported on NEON to target-specific
3409   // DAG nodes, instead of keeping them as shuffles and matching them again
3410   // during code selection.  This is more efficient and avoids the possibility
3411   // of inconsistencies between legalization and selection.
3412   // FIXME: floating-point vectors should be canonicalized to integer vectors
3413   // of the same time so that they get CSEd properly.
3414   SVN->getMask(ShuffleMask);
3415
3416   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3417   if (EltSize <= 32) {
3418     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3419       int Lane = SVN->getSplatIndex();
3420       // If this is undef splat, generate it via "just" vdup, if possible.
3421       if (Lane == -1) Lane = 0;
3422
3423       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3424         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3425       }
3426       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3427                          DAG.getConstant(Lane, MVT::i32));
3428     }
3429
3430     bool ReverseVEXT;
3431     unsigned Imm;
3432     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3433       if (ReverseVEXT)
3434         std::swap(V1, V2);
3435       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3436                          DAG.getConstant(Imm, MVT::i32));
3437     }
3438
3439     if (isVREVMask(ShuffleMask, VT, 64))
3440       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3441     if (isVREVMask(ShuffleMask, VT, 32))
3442       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3443     if (isVREVMask(ShuffleMask, VT, 16))
3444       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3445
3446     // Check for Neon shuffles that modify both input vectors in place.
3447     // If both results are used, i.e., if there are two shuffles with the same
3448     // source operands and with masks corresponding to both results of one of
3449     // these operations, DAG memoization will ensure that a single node is
3450     // used for both shuffles.
3451     unsigned WhichResult;
3452     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3453       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3454                          V1, V2).getValue(WhichResult);
3455     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3456       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3457                          V1, V2).getValue(WhichResult);
3458     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3459       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3460                          V1, V2).getValue(WhichResult);
3461
3462     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3463       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3464                          V1, V1).getValue(WhichResult);
3465     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3466       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3467                          V1, V1).getValue(WhichResult);
3468     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3469       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3470                          V1, V1).getValue(WhichResult);
3471   }
3472
3473   // If the shuffle is not directly supported and it has 4 elements, use
3474   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3475   unsigned NumElts = VT.getVectorNumElements();
3476   if (NumElts == 4) {
3477     unsigned PFIndexes[4];
3478     for (unsigned i = 0; i != 4; ++i) {
3479       if (ShuffleMask[i] < 0)
3480         PFIndexes[i] = 8;
3481       else
3482         PFIndexes[i] = ShuffleMask[i];
3483     }
3484
3485     // Compute the index in the perfect shuffle table.
3486     unsigned PFTableIndex =
3487       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3488     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3489     unsigned Cost = (PFEntry >> 30);
3490
3491     if (Cost <= 4)
3492       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3493   }
3494
3495   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3496   if (EltSize >= 32) {
3497     // Do the expansion with floating-point types, since that is what the VFP
3498     // registers are defined to use, and since i64 is not legal.
3499     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3500     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3501     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3502     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3503     SmallVector<SDValue, 8> Ops;
3504     for (unsigned i = 0; i < NumElts; ++i) {
3505       if (ShuffleMask[i] < 0)
3506         Ops.push_back(DAG.getUNDEF(EltVT));
3507       else
3508         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3509                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3510                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3511                                                   MVT::i32)));
3512     }
3513     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3514     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3515   }
3516
3517   return SDValue();
3518 }
3519
3520 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3521   EVT VT = Op.getValueType();
3522   DebugLoc dl = Op.getDebugLoc();
3523   SDValue Vec = Op.getOperand(0);
3524   SDValue Lane = Op.getOperand(1);
3525   assert(VT == MVT::i32 &&
3526          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3527          "unexpected type for custom-lowering vector extract");
3528   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3529 }
3530
3531 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3532   // The only time a CONCAT_VECTORS operation can have legal types is when
3533   // two 64-bit vectors are concatenated to a 128-bit vector.
3534   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3535          "unexpected CONCAT_VECTORS");
3536   DebugLoc dl = Op.getDebugLoc();
3537   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3538   SDValue Op0 = Op.getOperand(0);
3539   SDValue Op1 = Op.getOperand(1);
3540   if (Op0.getOpcode() != ISD::UNDEF)
3541     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3542                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3543                       DAG.getIntPtrConstant(0));
3544   if (Op1.getOpcode() != ISD::UNDEF)
3545     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3546                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3547                       DAG.getIntPtrConstant(1));
3548   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3549 }
3550
3551 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3552   switch (Op.getOpcode()) {
3553   default: llvm_unreachable("Don't know how to custom lower this!");
3554   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3555   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3556   case ISD::GlobalAddress:
3557     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3558       LowerGlobalAddressELF(Op, DAG);
3559   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3560   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3561   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3562   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3563   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
3564   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3565   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3566   case ISD::SINT_TO_FP:
3567   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3568   case ISD::FP_TO_SINT:
3569   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3570   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3571   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3572   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3573   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3574   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3575   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3576   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3577                                                                Subtarget);
3578   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3579   case ISD::SHL:
3580   case ISD::SRL:
3581   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3582   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3583   case ISD::SRL_PARTS:
3584   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3585   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3586   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3587   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
3588   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3589   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3590   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3591   }
3592   return SDValue();
3593 }
3594
3595 /// ReplaceNodeResults - Replace the results of node with an illegal result
3596 /// type with new values built out of custom code.
3597 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3598                                            SmallVectorImpl<SDValue>&Results,
3599                                            SelectionDAG &DAG) const {
3600   SDValue Res;
3601   switch (N->getOpcode()) {
3602   default:
3603     llvm_unreachable("Don't know how to custom expand this!");
3604     break;
3605   case ISD::BIT_CONVERT:
3606     Res = ExpandBIT_CONVERT(N, DAG);
3607     break;
3608   case ISD::SRL:
3609   case ISD::SRA:
3610     Res = LowerShift(N, DAG, Subtarget);
3611     break;
3612   }
3613   if (Res.getNode())
3614     Results.push_back(Res);
3615 }
3616
3617 //===----------------------------------------------------------------------===//
3618 //                           ARM Scheduler Hooks
3619 //===----------------------------------------------------------------------===//
3620
3621 MachineBasicBlock *
3622 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3623                                      MachineBasicBlock *BB,
3624                                      unsigned Size) const {
3625   unsigned dest    = MI->getOperand(0).getReg();
3626   unsigned ptr     = MI->getOperand(1).getReg();
3627   unsigned oldval  = MI->getOperand(2).getReg();
3628   unsigned newval  = MI->getOperand(3).getReg();
3629   unsigned scratch = BB->getParent()->getRegInfo()
3630     .createVirtualRegister(ARM::GPRRegisterClass);
3631   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3632   DebugLoc dl = MI->getDebugLoc();
3633   bool isThumb2 = Subtarget->isThumb2();
3634
3635   unsigned ldrOpc, strOpc;
3636   switch (Size) {
3637   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3638   case 1:
3639     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3640     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3641     break;
3642   case 2:
3643     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3644     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3645     break;
3646   case 4:
3647     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3648     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3649     break;
3650   }
3651
3652   MachineFunction *MF = BB->getParent();
3653   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3654   MachineFunction::iterator It = BB;
3655   ++It; // insert the new blocks after the current block
3656
3657   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3658   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3659   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3660   MF->insert(It, loop1MBB);
3661   MF->insert(It, loop2MBB);
3662   MF->insert(It, exitMBB);
3663   exitMBB->transferSuccessors(BB);
3664
3665   //  thisMBB:
3666   //   ...
3667   //   fallthrough --> loop1MBB
3668   BB->addSuccessor(loop1MBB);
3669
3670   // loop1MBB:
3671   //   ldrex dest, [ptr]
3672   //   cmp dest, oldval
3673   //   bne exitMBB
3674   BB = loop1MBB;
3675   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3676   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3677                  .addReg(dest).addReg(oldval));
3678   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3679     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3680   BB->addSuccessor(loop2MBB);
3681   BB->addSuccessor(exitMBB);
3682
3683   // loop2MBB:
3684   //   strex scratch, newval, [ptr]
3685   //   cmp scratch, #0
3686   //   bne loop1MBB
3687   BB = loop2MBB;
3688   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3689                  .addReg(ptr));
3690   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3691                  .addReg(scratch).addImm(0));
3692   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3693     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3694   BB->addSuccessor(loop1MBB);
3695   BB->addSuccessor(exitMBB);
3696
3697   //  exitMBB:
3698   //   ...
3699   BB = exitMBB;
3700
3701   MF->DeleteMachineInstr(MI);   // The instruction is gone now.
3702
3703   return BB;
3704 }
3705
3706 MachineBasicBlock *
3707 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3708                                     unsigned Size, unsigned BinOpcode) const {
3709   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3710   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3711
3712   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3713   MachineFunction *MF = BB->getParent();
3714   MachineFunction::iterator It = BB;
3715   ++It;
3716
3717   unsigned dest = MI->getOperand(0).getReg();
3718   unsigned ptr = MI->getOperand(1).getReg();
3719   unsigned incr = MI->getOperand(2).getReg();
3720   DebugLoc dl = MI->getDebugLoc();
3721
3722   bool isThumb2 = Subtarget->isThumb2();
3723   unsigned ldrOpc, strOpc;
3724   switch (Size) {
3725   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3726   case 1:
3727     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3728     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3729     break;
3730   case 2:
3731     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3732     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3733     break;
3734   case 4:
3735     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3736     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3737     break;
3738   }
3739
3740   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3741   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3742   MF->insert(It, loopMBB);
3743   MF->insert(It, exitMBB);
3744   exitMBB->transferSuccessors(BB);
3745
3746   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3747   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3748   unsigned scratch2 = (!BinOpcode) ? incr :
3749     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3750
3751   //  thisMBB:
3752   //   ...
3753   //   fallthrough --> loopMBB
3754   BB->addSuccessor(loopMBB);
3755
3756   //  loopMBB:
3757   //   ldrex dest, ptr
3758   //   <binop> scratch2, dest, incr
3759   //   strex scratch, scratch2, ptr
3760   //   cmp scratch, #0
3761   //   bne- loopMBB
3762   //   fallthrough --> exitMBB
3763   BB = loopMBB;
3764   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3765   if (BinOpcode) {
3766     // operand order needs to go the other way for NAND
3767     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3768       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3769                      addReg(incr).addReg(dest)).addReg(0);
3770     else
3771       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3772                      addReg(dest).addReg(incr)).addReg(0);
3773   }
3774
3775   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3776                  .addReg(ptr));
3777   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3778                  .addReg(scratch).addImm(0));
3779   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3780     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3781
3782   BB->addSuccessor(loopMBB);
3783   BB->addSuccessor(exitMBB);
3784
3785   //  exitMBB:
3786   //   ...
3787   BB = exitMBB;
3788
3789   MF->DeleteMachineInstr(MI);   // The instruction is gone now.
3790
3791   return BB;
3792 }
3793
3794 MachineBasicBlock *
3795 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3796                                                MachineBasicBlock *BB) const {
3797   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3798   DebugLoc dl = MI->getDebugLoc();
3799   bool isThumb2 = Subtarget->isThumb2();
3800   switch (MI->getOpcode()) {
3801   default:
3802     MI->dump();
3803     llvm_unreachable("Unexpected instr type to insert");
3804
3805   case ARM::ATOMIC_LOAD_ADD_I8:
3806      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3807   case ARM::ATOMIC_LOAD_ADD_I16:
3808      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3809   case ARM::ATOMIC_LOAD_ADD_I32:
3810      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3811
3812   case ARM::ATOMIC_LOAD_AND_I8:
3813      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3814   case ARM::ATOMIC_LOAD_AND_I16:
3815      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3816   case ARM::ATOMIC_LOAD_AND_I32:
3817      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3818
3819   case ARM::ATOMIC_LOAD_OR_I8:
3820      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3821   case ARM::ATOMIC_LOAD_OR_I16:
3822      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3823   case ARM::ATOMIC_LOAD_OR_I32:
3824      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3825
3826   case ARM::ATOMIC_LOAD_XOR_I8:
3827      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3828   case ARM::ATOMIC_LOAD_XOR_I16:
3829      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3830   case ARM::ATOMIC_LOAD_XOR_I32:
3831      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3832
3833   case ARM::ATOMIC_LOAD_NAND_I8:
3834      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3835   case ARM::ATOMIC_LOAD_NAND_I16:
3836      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3837   case ARM::ATOMIC_LOAD_NAND_I32:
3838      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3839
3840   case ARM::ATOMIC_LOAD_SUB_I8:
3841      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3842   case ARM::ATOMIC_LOAD_SUB_I16:
3843      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3844   case ARM::ATOMIC_LOAD_SUB_I32:
3845      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3846
3847   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3848   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3849   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3850
3851   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3852   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3853   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3854
3855   case ARM::tMOVCCr_pseudo: {
3856     // To "insert" a SELECT_CC instruction, we actually have to insert the
3857     // diamond control-flow pattern.  The incoming instruction knows the
3858     // destination vreg to set, the condition code register to branch on, the
3859     // true/false values to select between, and a branch opcode to use.
3860     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3861     MachineFunction::iterator It = BB;
3862     ++It;
3863
3864     //  thisMBB:
3865     //  ...
3866     //   TrueVal = ...
3867     //   cmpTY ccX, r1, r2
3868     //   bCC copy1MBB
3869     //   fallthrough --> copy0MBB
3870     MachineBasicBlock *thisMBB  = BB;
3871     MachineFunction *F = BB->getParent();
3872     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
3873     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
3874     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
3875       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
3876     F->insert(It, copy0MBB);
3877     F->insert(It, sinkMBB);
3878     // Update machine-CFG edges by first adding all successors of the current
3879     // block to the new block which will contain the Phi node for the select.
3880     for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
3881            E = BB->succ_end(); I != E; ++I)
3882       sinkMBB->addSuccessor(*I);
3883     // Next, remove all successors of the current block, and add the true
3884     // and fallthrough blocks as its successors.
3885     while (!BB->succ_empty())
3886       BB->removeSuccessor(BB->succ_begin());
3887     BB->addSuccessor(copy0MBB);
3888     BB->addSuccessor(sinkMBB);
3889
3890     //  copy0MBB:
3891     //   %FalseValue = ...
3892     //   # fallthrough to sinkMBB
3893     BB = copy0MBB;
3894
3895     // Update machine-CFG edges
3896     BB->addSuccessor(sinkMBB);
3897
3898     //  sinkMBB:
3899     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3900     //  ...
3901     BB = sinkMBB;
3902     BuildMI(BB, dl, TII->get(ARM::PHI), MI->getOperand(0).getReg())
3903       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
3904       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3905
3906     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
3907     return BB;
3908   }
3909
3910   case ARM::tANDsp:
3911   case ARM::tADDspr_:
3912   case ARM::tSUBspi_:
3913   case ARM::t2SUBrSPi_:
3914   case ARM::t2SUBrSPi12_:
3915   case ARM::t2SUBrSPs_: {
3916     MachineFunction *MF = BB->getParent();
3917     unsigned DstReg = MI->getOperand(0).getReg();
3918     unsigned SrcReg = MI->getOperand(1).getReg();
3919     bool DstIsDead = MI->getOperand(0).isDead();
3920     bool SrcIsKill = MI->getOperand(1).isKill();
3921
3922     if (SrcReg != ARM::SP) {
3923       // Copy the source to SP from virtual register.
3924       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
3925       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3926         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
3927       BuildMI(BB, dl, TII->get(CopyOpc), ARM::SP)
3928         .addReg(SrcReg, getKillRegState(SrcIsKill));
3929     }
3930
3931     unsigned OpOpc = 0;
3932     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
3933     switch (MI->getOpcode()) {
3934     default:
3935       llvm_unreachable("Unexpected pseudo instruction!");
3936     case ARM::tANDsp:
3937       OpOpc = ARM::tAND;
3938       NeedPred = true;
3939       break;
3940     case ARM::tADDspr_:
3941       OpOpc = ARM::tADDspr;
3942       break;
3943     case ARM::tSUBspi_:
3944       OpOpc = ARM::tSUBspi;
3945       break;
3946     case ARM::t2SUBrSPi_:
3947       OpOpc = ARM::t2SUBrSPi;
3948       NeedPred = true; NeedCC = true;
3949       break;
3950     case ARM::t2SUBrSPi12_:
3951       OpOpc = ARM::t2SUBrSPi12;
3952       NeedPred = true;
3953       break;
3954     case ARM::t2SUBrSPs_:
3955       OpOpc = ARM::t2SUBrSPs;
3956       NeedPred = true; NeedCC = true; NeedOp3 = true;
3957       break;
3958     }
3959     MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(OpOpc), ARM::SP);
3960     if (OpOpc == ARM::tAND)
3961       AddDefaultT1CC(MIB);
3962     MIB.addReg(ARM::SP);
3963     MIB.addOperand(MI->getOperand(2));
3964     if (NeedOp3)
3965       MIB.addOperand(MI->getOperand(3));
3966     if (NeedPred)
3967       AddDefaultPred(MIB);
3968     if (NeedCC)
3969       AddDefaultCC(MIB);
3970
3971     // Copy the result from SP to virtual register.
3972     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
3973     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3974       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
3975     BuildMI(BB, dl, TII->get(CopyOpc))
3976       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
3977       .addReg(ARM::SP);
3978     MF->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
3979     return BB;
3980   }
3981   }
3982 }
3983
3984 //===----------------------------------------------------------------------===//
3985 //                           ARM Optimization Hooks
3986 //===----------------------------------------------------------------------===//
3987
3988 static
3989 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
3990                             TargetLowering::DAGCombinerInfo &DCI) {
3991   SelectionDAG &DAG = DCI.DAG;
3992   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3993   EVT VT = N->getValueType(0);
3994   unsigned Opc = N->getOpcode();
3995   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
3996   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
3997   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
3998   ISD::CondCode CC = ISD::SETCC_INVALID;
3999
4000   if (isSlctCC) {
4001     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4002   } else {
4003     SDValue CCOp = Slct.getOperand(0);
4004     if (CCOp.getOpcode() == ISD::SETCC)
4005       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4006   }
4007
4008   bool DoXform = false;
4009   bool InvCC = false;
4010   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4011           "Bad input!");
4012
4013   if (LHS.getOpcode() == ISD::Constant &&
4014       cast<ConstantSDNode>(LHS)->isNullValue()) {
4015     DoXform = true;
4016   } else if (CC != ISD::SETCC_INVALID &&
4017              RHS.getOpcode() == ISD::Constant &&
4018              cast<ConstantSDNode>(RHS)->isNullValue()) {
4019     std::swap(LHS, RHS);
4020     SDValue Op0 = Slct.getOperand(0);
4021     EVT OpVT = isSlctCC ? Op0.getValueType() :
4022                           Op0.getOperand(0).getValueType();
4023     bool isInt = OpVT.isInteger();
4024     CC = ISD::getSetCCInverse(CC, isInt);
4025
4026     if (!TLI.isCondCodeLegal(CC, OpVT))
4027       return SDValue();         // Inverse operator isn't legal.
4028
4029     DoXform = true;
4030     InvCC = true;
4031   }
4032
4033   if (DoXform) {
4034     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4035     if (isSlctCC)
4036       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4037                              Slct.getOperand(0), Slct.getOperand(1), CC);
4038     SDValue CCOp = Slct.getOperand(0);
4039     if (InvCC)
4040       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4041                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4042     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4043                        CCOp, OtherOp, Result);
4044   }
4045   return SDValue();
4046 }
4047
4048 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4049 static SDValue PerformADDCombine(SDNode *N,
4050                                  TargetLowering::DAGCombinerInfo &DCI) {
4051   // added by evan in r37685 with no testcase.
4052   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4053
4054   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4055   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4056     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4057     if (Result.getNode()) return Result;
4058   }
4059   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4060     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4061     if (Result.getNode()) return Result;
4062   }
4063
4064   return SDValue();
4065 }
4066
4067 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4068 static SDValue PerformSUBCombine(SDNode *N,
4069                                  TargetLowering::DAGCombinerInfo &DCI) {
4070   // added by evan in r37685 with no testcase.
4071   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4072
4073   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4074   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4075     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4076     if (Result.getNode()) return Result;
4077   }
4078
4079   return SDValue();
4080 }
4081
4082 static SDValue PerformMULCombine(SDNode *N,
4083                                  TargetLowering::DAGCombinerInfo &DCI,
4084                                  const ARMSubtarget *Subtarget) {
4085   SelectionDAG &DAG = DCI.DAG;
4086
4087   if (Subtarget->isThumb1Only())
4088     return SDValue();
4089
4090   if (DAG.getMachineFunction().
4091       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4092     return SDValue();
4093
4094   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4095     return SDValue();
4096
4097   EVT VT = N->getValueType(0);
4098   if (VT != MVT::i32)
4099     return SDValue();
4100
4101   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4102   if (!C)
4103     return SDValue();
4104
4105   uint64_t MulAmt = C->getZExtValue();
4106   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4107   ShiftAmt = ShiftAmt & (32 - 1);
4108   SDValue V = N->getOperand(0);
4109   DebugLoc DL = N->getDebugLoc();
4110
4111   SDValue Res;
4112   MulAmt >>= ShiftAmt;
4113   if (isPowerOf2_32(MulAmt - 1)) {
4114     // (mul x, 2^N + 1) => (add (shl x, N), x)
4115     Res = DAG.getNode(ISD::ADD, DL, VT,
4116                       V, DAG.getNode(ISD::SHL, DL, VT,
4117                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4118                                                         MVT::i32)));
4119   } else if (isPowerOf2_32(MulAmt + 1)) {
4120     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4121     Res = DAG.getNode(ISD::SUB, DL, VT,
4122                       DAG.getNode(ISD::SHL, DL, VT,
4123                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4124                                                      MVT::i32)),
4125                                                      V);
4126   } else
4127     return SDValue();
4128
4129   if (ShiftAmt != 0)
4130     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4131                       DAG.getConstant(ShiftAmt, MVT::i32));
4132
4133   // Do not add new nodes to DAG combiner worklist.
4134   DCI.CombineTo(N, Res, false);
4135   return SDValue();
4136 }
4137
4138 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4139 /// ARMISD::VMOVRRD.
4140 static SDValue PerformVMOVRRDCombine(SDNode *N,
4141                                    TargetLowering::DAGCombinerInfo &DCI) {
4142   // fmrrd(fmdrr x, y) -> x,y
4143   SDValue InDouble = N->getOperand(0);
4144   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4145     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4146   return SDValue();
4147 }
4148
4149 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4150 /// operand of a vector shift operation, where all the elements of the
4151 /// build_vector must have the same constant integer value.
4152 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4153   // Ignore bit_converts.
4154   while (Op.getOpcode() == ISD::BIT_CONVERT)
4155     Op = Op.getOperand(0);
4156   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4157   APInt SplatBits, SplatUndef;
4158   unsigned SplatBitSize;
4159   bool HasAnyUndefs;
4160   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4161                                       HasAnyUndefs, ElementBits) ||
4162       SplatBitSize > ElementBits)
4163     return false;
4164   Cnt = SplatBits.getSExtValue();
4165   return true;
4166 }
4167
4168 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4169 /// operand of a vector shift left operation.  That value must be in the range:
4170 ///   0 <= Value < ElementBits for a left shift; or
4171 ///   0 <= Value <= ElementBits for a long left shift.
4172 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4173   assert(VT.isVector() && "vector shift count is not a vector type");
4174   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4175   if (! getVShiftImm(Op, ElementBits, Cnt))
4176     return false;
4177   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4178 }
4179
4180 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4181 /// operand of a vector shift right operation.  For a shift opcode, the value
4182 /// is positive, but for an intrinsic the value count must be negative. The
4183 /// absolute value must be in the range:
4184 ///   1 <= |Value| <= ElementBits for a right shift; or
4185 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4186 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4187                          int64_t &Cnt) {
4188   assert(VT.isVector() && "vector shift count is not a vector type");
4189   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4190   if (! getVShiftImm(Op, ElementBits, Cnt))
4191     return false;
4192   if (isIntrinsic)
4193     Cnt = -Cnt;
4194   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4195 }
4196
4197 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4198 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4199   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4200   switch (IntNo) {
4201   default:
4202     // Don't do anything for most intrinsics.
4203     break;
4204
4205   // Vector shifts: check for immediate versions and lower them.
4206   // Note: This is done during DAG combining instead of DAG legalizing because
4207   // the build_vectors for 64-bit vector element shift counts are generally
4208   // not legal, and it is hard to see their values after they get legalized to
4209   // loads from a constant pool.
4210   case Intrinsic::arm_neon_vshifts:
4211   case Intrinsic::arm_neon_vshiftu:
4212   case Intrinsic::arm_neon_vshiftls:
4213   case Intrinsic::arm_neon_vshiftlu:
4214   case Intrinsic::arm_neon_vshiftn:
4215   case Intrinsic::arm_neon_vrshifts:
4216   case Intrinsic::arm_neon_vrshiftu:
4217   case Intrinsic::arm_neon_vrshiftn:
4218   case Intrinsic::arm_neon_vqshifts:
4219   case Intrinsic::arm_neon_vqshiftu:
4220   case Intrinsic::arm_neon_vqshiftsu:
4221   case Intrinsic::arm_neon_vqshiftns:
4222   case Intrinsic::arm_neon_vqshiftnu:
4223   case Intrinsic::arm_neon_vqshiftnsu:
4224   case Intrinsic::arm_neon_vqrshiftns:
4225   case Intrinsic::arm_neon_vqrshiftnu:
4226   case Intrinsic::arm_neon_vqrshiftnsu: {
4227     EVT VT = N->getOperand(1).getValueType();
4228     int64_t Cnt;
4229     unsigned VShiftOpc = 0;
4230
4231     switch (IntNo) {
4232     case Intrinsic::arm_neon_vshifts:
4233     case Intrinsic::arm_neon_vshiftu:
4234       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4235         VShiftOpc = ARMISD::VSHL;
4236         break;
4237       }
4238       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4239         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4240                      ARMISD::VSHRs : ARMISD::VSHRu);
4241         break;
4242       }
4243       return SDValue();
4244
4245     case Intrinsic::arm_neon_vshiftls:
4246     case Intrinsic::arm_neon_vshiftlu:
4247       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4248         break;
4249       llvm_unreachable("invalid shift count for vshll intrinsic");
4250
4251     case Intrinsic::arm_neon_vrshifts:
4252     case Intrinsic::arm_neon_vrshiftu:
4253       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4254         break;
4255       return SDValue();
4256
4257     case Intrinsic::arm_neon_vqshifts:
4258     case Intrinsic::arm_neon_vqshiftu:
4259       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4260         break;
4261       return SDValue();
4262
4263     case Intrinsic::arm_neon_vqshiftsu:
4264       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4265         break;
4266       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4267
4268     case Intrinsic::arm_neon_vshiftn:
4269     case Intrinsic::arm_neon_vrshiftn:
4270     case Intrinsic::arm_neon_vqshiftns:
4271     case Intrinsic::arm_neon_vqshiftnu:
4272     case Intrinsic::arm_neon_vqshiftnsu:
4273     case Intrinsic::arm_neon_vqrshiftns:
4274     case Intrinsic::arm_neon_vqrshiftnu:
4275     case Intrinsic::arm_neon_vqrshiftnsu:
4276       // Narrowing shifts require an immediate right shift.
4277       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4278         break;
4279       llvm_unreachable("invalid shift count for narrowing vector shift "
4280                        "intrinsic");
4281
4282     default:
4283       llvm_unreachable("unhandled vector shift");
4284     }
4285
4286     switch (IntNo) {
4287     case Intrinsic::arm_neon_vshifts:
4288     case Intrinsic::arm_neon_vshiftu:
4289       // Opcode already set above.
4290       break;
4291     case Intrinsic::arm_neon_vshiftls:
4292     case Intrinsic::arm_neon_vshiftlu:
4293       if (Cnt == VT.getVectorElementType().getSizeInBits())
4294         VShiftOpc = ARMISD::VSHLLi;
4295       else
4296         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4297                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4298       break;
4299     case Intrinsic::arm_neon_vshiftn:
4300       VShiftOpc = ARMISD::VSHRN; break;
4301     case Intrinsic::arm_neon_vrshifts:
4302       VShiftOpc = ARMISD::VRSHRs; break;
4303     case Intrinsic::arm_neon_vrshiftu:
4304       VShiftOpc = ARMISD::VRSHRu; break;
4305     case Intrinsic::arm_neon_vrshiftn:
4306       VShiftOpc = ARMISD::VRSHRN; break;
4307     case Intrinsic::arm_neon_vqshifts:
4308       VShiftOpc = ARMISD::VQSHLs; break;
4309     case Intrinsic::arm_neon_vqshiftu:
4310       VShiftOpc = ARMISD::VQSHLu; break;
4311     case Intrinsic::arm_neon_vqshiftsu:
4312       VShiftOpc = ARMISD::VQSHLsu; break;
4313     case Intrinsic::arm_neon_vqshiftns:
4314       VShiftOpc = ARMISD::VQSHRNs; break;
4315     case Intrinsic::arm_neon_vqshiftnu:
4316       VShiftOpc = ARMISD::VQSHRNu; break;
4317     case Intrinsic::arm_neon_vqshiftnsu:
4318       VShiftOpc = ARMISD::VQSHRNsu; break;
4319     case Intrinsic::arm_neon_vqrshiftns:
4320       VShiftOpc = ARMISD::VQRSHRNs; break;
4321     case Intrinsic::arm_neon_vqrshiftnu:
4322       VShiftOpc = ARMISD::VQRSHRNu; break;
4323     case Intrinsic::arm_neon_vqrshiftnsu:
4324       VShiftOpc = ARMISD::VQRSHRNsu; break;
4325     }
4326
4327     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4328                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4329   }
4330
4331   case Intrinsic::arm_neon_vshiftins: {
4332     EVT VT = N->getOperand(1).getValueType();
4333     int64_t Cnt;
4334     unsigned VShiftOpc = 0;
4335
4336     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4337       VShiftOpc = ARMISD::VSLI;
4338     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4339       VShiftOpc = ARMISD::VSRI;
4340     else {
4341       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4342     }
4343
4344     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4345                        N->getOperand(1), N->getOperand(2),
4346                        DAG.getConstant(Cnt, MVT::i32));
4347   }
4348
4349   case Intrinsic::arm_neon_vqrshifts:
4350   case Intrinsic::arm_neon_vqrshiftu:
4351     // No immediate versions of these to check for.
4352     break;
4353   }
4354
4355   return SDValue();
4356 }
4357
4358 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4359 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4360 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4361 /// vector element shift counts are generally not legal, and it is hard to see
4362 /// their values after they get legalized to loads from a constant pool.
4363 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4364                                    const ARMSubtarget *ST) {
4365   EVT VT = N->getValueType(0);
4366
4367   // Nothing to be done for scalar shifts.
4368   if (! VT.isVector())
4369     return SDValue();
4370
4371   assert(ST->hasNEON() && "unexpected vector shift");
4372   int64_t Cnt;
4373
4374   switch (N->getOpcode()) {
4375   default: llvm_unreachable("unexpected shift opcode");
4376
4377   case ISD::SHL:
4378     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4379       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4380                          DAG.getConstant(Cnt, MVT::i32));
4381     break;
4382
4383   case ISD::SRA:
4384   case ISD::SRL:
4385     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4386       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4387                             ARMISD::VSHRs : ARMISD::VSHRu);
4388       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4389                          DAG.getConstant(Cnt, MVT::i32));
4390     }
4391   }
4392   return SDValue();
4393 }
4394
4395 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4396 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4397 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4398                                     const ARMSubtarget *ST) {
4399   SDValue N0 = N->getOperand(0);
4400
4401   // Check for sign- and zero-extensions of vector extract operations of 8-
4402   // and 16-bit vector elements.  NEON supports these directly.  They are
4403   // handled during DAG combining because type legalization will promote them
4404   // to 32-bit types and it is messy to recognize the operations after that.
4405   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4406     SDValue Vec = N0.getOperand(0);
4407     SDValue Lane = N0.getOperand(1);
4408     EVT VT = N->getValueType(0);
4409     EVT EltVT = N0.getValueType();
4410     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4411
4412     if (VT == MVT::i32 &&
4413         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4414         TLI.isTypeLegal(Vec.getValueType())) {
4415
4416       unsigned Opc = 0;
4417       switch (N->getOpcode()) {
4418       default: llvm_unreachable("unexpected opcode");
4419       case ISD::SIGN_EXTEND:
4420         Opc = ARMISD::VGETLANEs;
4421         break;
4422       case ISD::ZERO_EXTEND:
4423       case ISD::ANY_EXTEND:
4424         Opc = ARMISD::VGETLANEu;
4425         break;
4426       }
4427       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4428     }
4429   }
4430
4431   return SDValue();
4432 }
4433
4434 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4435 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4436 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4437                                        const ARMSubtarget *ST) {
4438   // If the target supports NEON, try to use vmax/vmin instructions for f32
4439   // selects like "x < y ? x : y".  Unless the FiniteOnlyFPMath option is set,
4440   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4441   // a NaN; only do the transformation when it matches that behavior.
4442
4443   // For now only do this when using NEON for FP operations; if using VFP, it
4444   // is not obvious that the benefit outweighs the cost of switching to the
4445   // NEON pipeline.
4446   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4447       N->getValueType(0) != MVT::f32)
4448     return SDValue();
4449
4450   SDValue CondLHS = N->getOperand(0);
4451   SDValue CondRHS = N->getOperand(1);
4452   SDValue LHS = N->getOperand(2);
4453   SDValue RHS = N->getOperand(3);
4454   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4455
4456   unsigned Opcode = 0;
4457   bool IsReversed;
4458   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4459     IsReversed = false; // x CC y ? x : y
4460   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4461     IsReversed = true ; // x CC y ? y : x
4462   } else {
4463     return SDValue();
4464   }
4465
4466   bool IsUnordered;
4467   switch (CC) {
4468   default: break;
4469   case ISD::SETOLT:
4470   case ISD::SETOLE:
4471   case ISD::SETLT:
4472   case ISD::SETLE:
4473   case ISD::SETULT:
4474   case ISD::SETULE:
4475     // If LHS is NaN, an ordered comparison will be false and the result will
4476     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4477     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4478     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4479     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4480       break;
4481     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4482     // will return -0, so vmin can only be used for unsafe math or if one of
4483     // the operands is known to be nonzero.
4484     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4485         !UnsafeFPMath &&
4486         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4487       break;
4488     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4489     break;
4490
4491   case ISD::SETOGT:
4492   case ISD::SETOGE:
4493   case ISD::SETGT:
4494   case ISD::SETGE:
4495   case ISD::SETUGT:
4496   case ISD::SETUGE:
4497     // If LHS is NaN, an ordered comparison will be false and the result will
4498     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4499     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4500     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4501     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4502       break;
4503     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4504     // will return +0, so vmax can only be used for unsafe math or if one of
4505     // the operands is known to be nonzero.
4506     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4507         !UnsafeFPMath &&
4508         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4509       break;
4510     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4511     break;
4512   }
4513
4514   if (!Opcode)
4515     return SDValue();
4516   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4517 }
4518
4519 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4520                                              DAGCombinerInfo &DCI) const {
4521   switch (N->getOpcode()) {
4522   default: break;
4523   case ISD::ADD:        return PerformADDCombine(N, DCI);
4524   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4525   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4526   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4527   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4528   case ISD::SHL:
4529   case ISD::SRA:
4530   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4531   case ISD::SIGN_EXTEND:
4532   case ISD::ZERO_EXTEND:
4533   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4534   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4535   }
4536   return SDValue();
4537 }
4538
4539 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4540   if (!Subtarget->hasV6Ops())
4541     // Pre-v6 does not support unaligned mem access.
4542     return false;
4543   else {
4544     // v6+ may or may not support unaligned mem access depending on the system
4545     // configuration.
4546     // FIXME: This is pretty conservative. Should we provide cmdline option to
4547     // control the behaviour?
4548     if (!Subtarget->isTargetDarwin())
4549       return false;
4550   }
4551
4552   switch (VT.getSimpleVT().SimpleTy) {
4553   default:
4554     return false;
4555   case MVT::i8:
4556   case MVT::i16:
4557   case MVT::i32:
4558     return true;
4559   // FIXME: VLD1 etc with standard alignment is legal.
4560   }
4561 }
4562
4563 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4564   if (V < 0)
4565     return false;
4566
4567   unsigned Scale = 1;
4568   switch (VT.getSimpleVT().SimpleTy) {
4569   default: return false;
4570   case MVT::i1:
4571   case MVT::i8:
4572     // Scale == 1;
4573     break;
4574   case MVT::i16:
4575     // Scale == 2;
4576     Scale = 2;
4577     break;
4578   case MVT::i32:
4579     // Scale == 4;
4580     Scale = 4;
4581     break;
4582   }
4583
4584   if ((V & (Scale - 1)) != 0)
4585     return false;
4586   V /= Scale;
4587   return V == (V & ((1LL << 5) - 1));
4588 }
4589
4590 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4591                                       const ARMSubtarget *Subtarget) {
4592   bool isNeg = false;
4593   if (V < 0) {
4594     isNeg = true;
4595     V = - V;
4596   }
4597
4598   switch (VT.getSimpleVT().SimpleTy) {
4599   default: return false;
4600   case MVT::i1:
4601   case MVT::i8:
4602   case MVT::i16:
4603   case MVT::i32:
4604     // + imm12 or - imm8
4605     if (isNeg)
4606       return V == (V & ((1LL << 8) - 1));
4607     return V == (V & ((1LL << 12) - 1));
4608   case MVT::f32:
4609   case MVT::f64:
4610     // Same as ARM mode. FIXME: NEON?
4611     if (!Subtarget->hasVFP2())
4612       return false;
4613     if ((V & 3) != 0)
4614       return false;
4615     V >>= 2;
4616     return V == (V & ((1LL << 8) - 1));
4617   }
4618 }
4619
4620 /// isLegalAddressImmediate - Return true if the integer value can be used
4621 /// as the offset of the target addressing mode for load / store of the
4622 /// given type.
4623 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4624                                     const ARMSubtarget *Subtarget) {
4625   if (V == 0)
4626     return true;
4627
4628   if (!VT.isSimple())
4629     return false;
4630
4631   if (Subtarget->isThumb1Only())
4632     return isLegalT1AddressImmediate(V, VT);
4633   else if (Subtarget->isThumb2())
4634     return isLegalT2AddressImmediate(V, VT, Subtarget);
4635
4636   // ARM mode.
4637   if (V < 0)
4638     V = - V;
4639   switch (VT.getSimpleVT().SimpleTy) {
4640   default: return false;
4641   case MVT::i1:
4642   case MVT::i8:
4643   case MVT::i32:
4644     // +- imm12
4645     return V == (V & ((1LL << 12) - 1));
4646   case MVT::i16:
4647     // +- imm8
4648     return V == (V & ((1LL << 8) - 1));
4649   case MVT::f32:
4650   case MVT::f64:
4651     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4652       return false;
4653     if ((V & 3) != 0)
4654       return false;
4655     V >>= 2;
4656     return V == (V & ((1LL << 8) - 1));
4657   }
4658 }
4659
4660 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4661                                                       EVT VT) const {
4662   int Scale = AM.Scale;
4663   if (Scale < 0)
4664     return false;
4665
4666   switch (VT.getSimpleVT().SimpleTy) {
4667   default: return false;
4668   case MVT::i1:
4669   case MVT::i8:
4670   case MVT::i16:
4671   case MVT::i32:
4672     if (Scale == 1)
4673       return true;
4674     // r + r << imm
4675     Scale = Scale & ~1;
4676     return Scale == 2 || Scale == 4 || Scale == 8;
4677   case MVT::i64:
4678     // r + r
4679     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4680       return true;
4681     return false;
4682   case MVT::isVoid:
4683     // Note, we allow "void" uses (basically, uses that aren't loads or
4684     // stores), because arm allows folding a scale into many arithmetic
4685     // operations.  This should be made more precise and revisited later.
4686
4687     // Allow r << imm, but the imm has to be a multiple of two.
4688     if (Scale & 1) return false;
4689     return isPowerOf2_32(Scale);
4690   }
4691 }
4692
4693 /// isLegalAddressingMode - Return true if the addressing mode represented
4694 /// by AM is legal for this target, for a load/store of the specified type.
4695 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4696                                               const Type *Ty) const {
4697   EVT VT = getValueType(Ty, true);
4698   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4699     return false;
4700
4701   // Can never fold addr of global into load/store.
4702   if (AM.BaseGV)
4703     return false;
4704
4705   switch (AM.Scale) {
4706   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4707     break;
4708   case 1:
4709     if (Subtarget->isThumb1Only())
4710       return false;
4711     // FALL THROUGH.
4712   default:
4713     // ARM doesn't support any R+R*scale+imm addr modes.
4714     if (AM.BaseOffs)
4715       return false;
4716
4717     if (!VT.isSimple())
4718       return false;
4719
4720     if (Subtarget->isThumb2())
4721       return isLegalT2ScaledAddressingMode(AM, VT);
4722
4723     int Scale = AM.Scale;
4724     switch (VT.getSimpleVT().SimpleTy) {
4725     default: return false;
4726     case MVT::i1:
4727     case MVT::i8:
4728     case MVT::i32:
4729       if (Scale < 0) Scale = -Scale;
4730       if (Scale == 1)
4731         return true;
4732       // r + r << imm
4733       return isPowerOf2_32(Scale & ~1);
4734     case MVT::i16:
4735     case MVT::i64:
4736       // r + r
4737       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4738         return true;
4739       return false;
4740
4741     case MVT::isVoid:
4742       // Note, we allow "void" uses (basically, uses that aren't loads or
4743       // stores), because arm allows folding a scale into many arithmetic
4744       // operations.  This should be made more precise and revisited later.
4745
4746       // Allow r << imm, but the imm has to be a multiple of two.
4747       if (Scale & 1) return false;
4748       return isPowerOf2_32(Scale);
4749     }
4750     break;
4751   }
4752   return true;
4753 }
4754
4755 /// isLegalICmpImmediate - Return true if the specified immediate is legal
4756 /// icmp immediate, that is the target has icmp instructions which can compare
4757 /// a register against the immediate without having to materialize the
4758 /// immediate into a register.
4759 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
4760   if (!Subtarget->isThumb())
4761     return ARM_AM::getSOImmVal(Imm) != -1;
4762   if (Subtarget->isThumb2())
4763     return ARM_AM::getT2SOImmVal(Imm) != -1;
4764   return Imm >= 0 && Imm <= 255;
4765 }
4766
4767 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
4768                                       bool isSEXTLoad, SDValue &Base,
4769                                       SDValue &Offset, bool &isInc,
4770                                       SelectionDAG &DAG) {
4771   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4772     return false;
4773
4774   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
4775     // AddressingMode 3
4776     Base = Ptr->getOperand(0);
4777     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4778       int RHSC = (int)RHS->getZExtValue();
4779       if (RHSC < 0 && RHSC > -256) {
4780         assert(Ptr->getOpcode() == ISD::ADD);
4781         isInc = false;
4782         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4783         return true;
4784       }
4785     }
4786     isInc = (Ptr->getOpcode() == ISD::ADD);
4787     Offset = Ptr->getOperand(1);
4788     return true;
4789   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
4790     // AddressingMode 2
4791     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4792       int RHSC = (int)RHS->getZExtValue();
4793       if (RHSC < 0 && RHSC > -0x1000) {
4794         assert(Ptr->getOpcode() == ISD::ADD);
4795         isInc = false;
4796         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4797         Base = Ptr->getOperand(0);
4798         return true;
4799       }
4800     }
4801
4802     if (Ptr->getOpcode() == ISD::ADD) {
4803       isInc = true;
4804       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
4805       if (ShOpcVal != ARM_AM::no_shift) {
4806         Base = Ptr->getOperand(1);
4807         Offset = Ptr->getOperand(0);
4808       } else {
4809         Base = Ptr->getOperand(0);
4810         Offset = Ptr->getOperand(1);
4811       }
4812       return true;
4813     }
4814
4815     isInc = (Ptr->getOpcode() == ISD::ADD);
4816     Base = Ptr->getOperand(0);
4817     Offset = Ptr->getOperand(1);
4818     return true;
4819   }
4820
4821   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
4822   return false;
4823 }
4824
4825 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
4826                                      bool isSEXTLoad, SDValue &Base,
4827                                      SDValue &Offset, bool &isInc,
4828                                      SelectionDAG &DAG) {
4829   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4830     return false;
4831
4832   Base = Ptr->getOperand(0);
4833   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4834     int RHSC = (int)RHS->getZExtValue();
4835     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
4836       assert(Ptr->getOpcode() == ISD::ADD);
4837       isInc = false;
4838       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4839       return true;
4840     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
4841       isInc = Ptr->getOpcode() == ISD::ADD;
4842       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
4843       return true;
4844     }
4845   }
4846
4847   return false;
4848 }
4849
4850 /// getPreIndexedAddressParts - returns true by value, base pointer and
4851 /// offset pointer and addressing mode by reference if the node's address
4852 /// can be legally represented as pre-indexed load / store address.
4853 bool
4854 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
4855                                              SDValue &Offset,
4856                                              ISD::MemIndexedMode &AM,
4857                                              SelectionDAG &DAG) const {
4858   if (Subtarget->isThumb1Only())
4859     return false;
4860
4861   EVT VT;
4862   SDValue Ptr;
4863   bool isSEXTLoad = false;
4864   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4865     Ptr = LD->getBasePtr();
4866     VT  = LD->getMemoryVT();
4867     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4868   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4869     Ptr = ST->getBasePtr();
4870     VT  = ST->getMemoryVT();
4871   } else
4872     return false;
4873
4874   bool isInc;
4875   bool isLegal = false;
4876   if (Subtarget->isThumb2())
4877     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
4878                                        Offset, isInc, DAG);
4879   else
4880     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
4881                                         Offset, isInc, DAG);
4882   if (!isLegal)
4883     return false;
4884
4885   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
4886   return true;
4887 }
4888
4889 /// getPostIndexedAddressParts - returns true by value, base pointer and
4890 /// offset pointer and addressing mode by reference if this node can be
4891 /// combined with a load / store to form a post-indexed load / store.
4892 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
4893                                                    SDValue &Base,
4894                                                    SDValue &Offset,
4895                                                    ISD::MemIndexedMode &AM,
4896                                                    SelectionDAG &DAG) const {
4897   if (Subtarget->isThumb1Only())
4898     return false;
4899
4900   EVT VT;
4901   SDValue Ptr;
4902   bool isSEXTLoad = false;
4903   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4904     VT  = LD->getMemoryVT();
4905     Ptr = LD->getBasePtr();
4906     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4907   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4908     VT  = ST->getMemoryVT();
4909     Ptr = ST->getBasePtr();
4910   } else
4911     return false;
4912
4913   bool isInc;
4914   bool isLegal = false;
4915   if (Subtarget->isThumb2())
4916     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
4917                                        isInc, DAG);
4918   else
4919     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
4920                                         isInc, DAG);
4921   if (!isLegal)
4922     return false;
4923
4924   if (Ptr != Base) {
4925     // Swap base ptr and offset to catch more post-index load / store when
4926     // it's legal. In Thumb2 mode, offset must be an immediate.
4927     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
4928         !Subtarget->isThumb2())
4929       std::swap(Base, Offset);
4930
4931     // Post-indexed load / store update the base pointer.
4932     if (Ptr != Base)
4933       return false;
4934   }
4935
4936   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
4937   return true;
4938 }
4939
4940 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4941                                                        const APInt &Mask,
4942                                                        APInt &KnownZero,
4943                                                        APInt &KnownOne,
4944                                                        const SelectionDAG &DAG,
4945                                                        unsigned Depth) const {
4946   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4947   switch (Op.getOpcode()) {
4948   default: break;
4949   case ARMISD::CMOV: {
4950     // Bits are known zero/one if known on the LHS and RHS.
4951     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
4952     if (KnownZero == 0 && KnownOne == 0) return;
4953
4954     APInt KnownZeroRHS, KnownOneRHS;
4955     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
4956                           KnownZeroRHS, KnownOneRHS, Depth+1);
4957     KnownZero &= KnownZeroRHS;
4958     KnownOne  &= KnownOneRHS;
4959     return;
4960   }
4961   }
4962 }
4963
4964 //===----------------------------------------------------------------------===//
4965 //                           ARM Inline Assembly Support
4966 //===----------------------------------------------------------------------===//
4967
4968 /// getConstraintType - Given a constraint letter, return the type of
4969 /// constraint it is for this target.
4970 ARMTargetLowering::ConstraintType
4971 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
4972   if (Constraint.size() == 1) {
4973     switch (Constraint[0]) {
4974     default:  break;
4975     case 'l': return C_RegisterClass;
4976     case 'w': return C_RegisterClass;
4977     }
4978   }
4979   return TargetLowering::getConstraintType(Constraint);
4980 }
4981
4982 std::pair<unsigned, const TargetRegisterClass*>
4983 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4984                                                 EVT VT) const {
4985   if (Constraint.size() == 1) {
4986     // GCC ARM Constraint Letters
4987     switch (Constraint[0]) {
4988     case 'l':
4989       if (Subtarget->isThumb())
4990         return std::make_pair(0U, ARM::tGPRRegisterClass);
4991       else
4992         return std::make_pair(0U, ARM::GPRRegisterClass);
4993     case 'r':
4994       return std::make_pair(0U, ARM::GPRRegisterClass);
4995     case 'w':
4996       if (VT == MVT::f32)
4997         return std::make_pair(0U, ARM::SPRRegisterClass);
4998       if (VT.getSizeInBits() == 64)
4999         return std::make_pair(0U, ARM::DPRRegisterClass);
5000       if (VT.getSizeInBits() == 128)
5001         return std::make_pair(0U, ARM::QPRRegisterClass);
5002       break;
5003     }
5004   }
5005   if (StringRef("{cc}").equals_lower(Constraint))
5006     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5007
5008   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5009 }
5010
5011 std::vector<unsigned> ARMTargetLowering::
5012 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5013                                   EVT VT) const {
5014   if (Constraint.size() != 1)
5015     return std::vector<unsigned>();
5016
5017   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5018   default: break;
5019   case 'l':
5020     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5021                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5022                                  0);
5023   case 'r':
5024     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5025                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5026                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5027                                  ARM::R12, ARM::LR, 0);
5028   case 'w':
5029     if (VT == MVT::f32)
5030       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5031                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5032                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5033                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5034                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5035                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5036                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5037                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5038     if (VT.getSizeInBits() == 64)
5039       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5040                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5041                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5042                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5043     if (VT.getSizeInBits() == 128)
5044       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5045                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5046       break;
5047   }
5048
5049   return std::vector<unsigned>();
5050 }
5051
5052 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5053 /// vector.  If it is invalid, don't add anything to Ops.
5054 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5055                                                      char Constraint,
5056                                                      bool hasMemory,
5057                                                      std::vector<SDValue>&Ops,
5058                                                      SelectionDAG &DAG) const {
5059   SDValue Result(0, 0);
5060
5061   switch (Constraint) {
5062   default: break;
5063   case 'I': case 'J': case 'K': case 'L':
5064   case 'M': case 'N': case 'O':
5065     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5066     if (!C)
5067       return;
5068
5069     int64_t CVal64 = C->getSExtValue();
5070     int CVal = (int) CVal64;
5071     // None of these constraints allow values larger than 32 bits.  Check
5072     // that the value fits in an int.
5073     if (CVal != CVal64)
5074       return;
5075
5076     switch (Constraint) {
5077       case 'I':
5078         if (Subtarget->isThumb1Only()) {
5079           // This must be a constant between 0 and 255, for ADD
5080           // immediates.
5081           if (CVal >= 0 && CVal <= 255)
5082             break;
5083         } else if (Subtarget->isThumb2()) {
5084           // A constant that can be used as an immediate value in a
5085           // data-processing instruction.
5086           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5087             break;
5088         } else {
5089           // A constant that can be used as an immediate value in a
5090           // data-processing instruction.
5091           if (ARM_AM::getSOImmVal(CVal) != -1)
5092             break;
5093         }
5094         return;
5095
5096       case 'J':
5097         if (Subtarget->isThumb()) {  // FIXME thumb2
5098           // This must be a constant between -255 and -1, for negated ADD
5099           // immediates. This can be used in GCC with an "n" modifier that
5100           // prints the negated value, for use with SUB instructions. It is
5101           // not useful otherwise but is implemented for compatibility.
5102           if (CVal >= -255 && CVal <= -1)
5103             break;
5104         } else {
5105           // This must be a constant between -4095 and 4095. It is not clear
5106           // what this constraint is intended for. Implemented for
5107           // compatibility with GCC.
5108           if (CVal >= -4095 && CVal <= 4095)
5109             break;
5110         }
5111         return;
5112
5113       case 'K':
5114         if (Subtarget->isThumb1Only()) {
5115           // A 32-bit value where only one byte has a nonzero value. Exclude
5116           // zero to match GCC. This constraint is used by GCC internally for
5117           // constants that can be loaded with a move/shift combination.
5118           // It is not useful otherwise but is implemented for compatibility.
5119           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5120             break;
5121         } else if (Subtarget->isThumb2()) {
5122           // A constant whose bitwise inverse can be used as an immediate
5123           // value in a data-processing instruction. This can be used in GCC
5124           // with a "B" modifier that prints the inverted value, for use with
5125           // BIC and MVN instructions. It is not useful otherwise but is
5126           // implemented for compatibility.
5127           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5128             break;
5129         } else {
5130           // A constant whose bitwise inverse can be used as an immediate
5131           // value in a data-processing instruction. This can be used in GCC
5132           // with a "B" modifier that prints the inverted value, for use with
5133           // BIC and MVN instructions. It is not useful otherwise but is
5134           // implemented for compatibility.
5135           if (ARM_AM::getSOImmVal(~CVal) != -1)
5136             break;
5137         }
5138         return;
5139
5140       case 'L':
5141         if (Subtarget->isThumb1Only()) {
5142           // This must be a constant between -7 and 7,
5143           // for 3-operand ADD/SUB immediate instructions.
5144           if (CVal >= -7 && CVal < 7)
5145             break;
5146         } else if (Subtarget->isThumb2()) {
5147           // A constant whose negation can be used as an immediate value in a
5148           // data-processing instruction. This can be used in GCC with an "n"
5149           // modifier that prints the negated value, for use with SUB
5150           // instructions. It is not useful otherwise but is implemented for
5151           // compatibility.
5152           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5153             break;
5154         } else {
5155           // A constant whose negation can be used as an immediate value in a
5156           // data-processing instruction. This can be used in GCC with an "n"
5157           // modifier that prints the negated value, for use with SUB
5158           // instructions. It is not useful otherwise but is implemented for
5159           // compatibility.
5160           if (ARM_AM::getSOImmVal(-CVal) != -1)
5161             break;
5162         }
5163         return;
5164
5165       case 'M':
5166         if (Subtarget->isThumb()) { // FIXME thumb2
5167           // This must be a multiple of 4 between 0 and 1020, for
5168           // ADD sp + immediate.
5169           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5170             break;
5171         } else {
5172           // A power of two or a constant between 0 and 32.  This is used in
5173           // GCC for the shift amount on shifted register operands, but it is
5174           // useful in general for any shift amounts.
5175           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5176             break;
5177         }
5178         return;
5179
5180       case 'N':
5181         if (Subtarget->isThumb()) {  // FIXME thumb2
5182           // This must be a constant between 0 and 31, for shift amounts.
5183           if (CVal >= 0 && CVal <= 31)
5184             break;
5185         }
5186         return;
5187
5188       case 'O':
5189         if (Subtarget->isThumb()) {  // FIXME thumb2
5190           // This must be a multiple of 4 between -508 and 508, for
5191           // ADD/SUB sp = sp + immediate.
5192           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5193             break;
5194         }
5195         return;
5196     }
5197     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5198     break;
5199   }
5200
5201   if (Result.getNode()) {
5202     Ops.push_back(Result);
5203     return;
5204   }
5205   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
5206                                                       Ops, DAG);
5207 }
5208
5209 bool
5210 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5211   // The ARM target isn't yet aware of offsets.
5212   return false;
5213 }
5214
5215 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5216   APInt Imm = FPImm.bitcastToAPInt();
5217   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5218   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5219   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5220
5221   // We can handle 4 bits of mantissa.
5222   // mantissa = (16+UInt(e:f:g:h))/16.
5223   if (Mantissa & 0x7ffff)
5224     return -1;
5225   Mantissa >>= 19;
5226   if ((Mantissa & 0xf) != Mantissa)
5227     return -1;
5228
5229   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5230   if (Exp < -3 || Exp > 4)
5231     return -1;
5232   Exp = ((Exp+3) & 0x7) ^ 4;
5233
5234   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5235 }
5236
5237 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5238   APInt Imm = FPImm.bitcastToAPInt();
5239   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5240   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5241   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5242
5243   // We can handle 4 bits of mantissa.
5244   // mantissa = (16+UInt(e:f:g:h))/16.
5245   if (Mantissa & 0xffffffffffffLL)
5246     return -1;
5247   Mantissa >>= 48;
5248   if ((Mantissa & 0xf) != Mantissa)
5249     return -1;
5250
5251   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5252   if (Exp < -3 || Exp > 4)
5253     return -1;
5254   Exp = ((Exp+3) & 0x7) ^ 4;
5255
5256   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5257 }
5258
5259 /// isFPImmLegal - Returns true if the target can instruction select the
5260 /// specified FP immediate natively. If false, the legalizer will
5261 /// materialize the FP immediate as a load from a constant pool.
5262 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5263   if (!Subtarget->hasVFP3())
5264     return false;
5265   if (VT == MVT::f32)
5266     return ARM::getVFPf32Imm(Imm) != -1;
5267   if (VT == MVT::f64)
5268     return ARM::getVFPf64Imm(Imm) != -1;
5269   return false;
5270 }