lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(true));
  59
  60 static cl::opt<bool>
  61 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  62   cl::desc("Generate calls via indirect call instructions."),
  63   cl::init(false));
  64
  65 static cl::opt<bool>
  66 ARMInterworking("arm-interworking", cl::Hidden,
  67   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  68   cl::init(true));
  69
  70 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  71                                    CCValAssign::LocInfo &LocInfo,
  72                                    ISD::ArgFlagsTy &ArgFlags,
  73                                    CCState &State);
  74 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  75                                     CCValAssign::LocInfo &LocInfo,
  76                                     ISD::ArgFlagsTy &ArgFlags,
  77                                     CCState &State);
  78 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  79                                       CCValAssign::LocInfo &LocInfo,
  80                                       ISD::ArgFlagsTy &ArgFlags,
  81                                       CCState &State);
  82 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  83                                        CCValAssign::LocInfo &LocInfo,
  84                                        ISD::ArgFlagsTy &ArgFlags,
  85                                        CCState &State);
  86
  87 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  88                                        EVT PromotedBitwiseVT) {
  89   if (VT != PromotedLdStVT) {
  90     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  91     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  92                        PromotedLdStVT.getSimpleVT());
  93
  94     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  95     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  96                        PromotedLdStVT.getSimpleVT());
  97   }
  98
  99   EVT ElemTy = VT.getVectorElementType();
 100   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 101     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 102   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 103     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 104   if (ElemTy != MVT::i32) {
 105     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 106     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 107     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 108     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 109   }
 110   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 111   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 112   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 113   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 114   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 115   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 116   if (VT.isInteger()) {
 117     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 118     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 119     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 120   }
 121
 122   // Promote all bit-wise operations.
 123   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 124     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 125     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 126                        PromotedBitwiseVT.getSimpleVT());
 127     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 128     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 129                        PromotedBitwiseVT.getSimpleVT());
 130     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 131     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 132                        PromotedBitwiseVT.getSimpleVT());
 133   }
 134
 135   // Neon does not support vector divide/remainder operations.
 136   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 137   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 138   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 139   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 140   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 141   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 142 }
 143
 144 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 145   addRegisterClass(VT, ARM::DPRRegisterClass);
 146   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 147 }
 148
 149 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 150   addRegisterClass(VT, ARM::QPRRegisterClass);
 151   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 152 }
 153
 154 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 155   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 156     return new TargetLoweringObjectFileMachO();
 157
 158   return new ARMElfTargetObjectFile();
 159 }
 160
 161 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 162     : TargetLowering(TM, createTLOF(TM)) {
 163   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 164
 165   if (Subtarget->isTargetDarwin()) {
 166     // Uses VFP for Thumb libfuncs if available.
 167     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 168       // Single-precision floating-point arithmetic.
 169       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 170       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 171       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 172       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 173
 174       // Double-precision floating-point arithmetic.
 175       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 176       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 177       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 178       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 179
 180       // Single-precision comparisons.
 181       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 182       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 183       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 184       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 185       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 186       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 187       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 188       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 189
 190       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 191       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 192       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 193       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 194       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 195       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 198
 199       // Double-precision comparisons.
 200       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 201       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 202       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 203       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 204       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 205       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 206       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 207       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 208
 209       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 210       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 211       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 212       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 213       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 214       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 217
 218       // Floating-point to integer conversions.
 219       // i64 conversions are done via library routines even when generating VFP
 220       // instructions, so use the same ones.
 221       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 222       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 223       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 224       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 225
 226       // Conversions between floating types.
 227       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 228       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 229
 230       // Integer to floating-point conversions.
 231       // i64 conversions are done via library routines even when generating VFP
 232       // instructions, so use the same ones.
 233       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 234       // e.g., __floatunsidf vs. __floatunssidfvfp.
 235       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 236       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 237       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 238       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 239     }
 240   }
 241
 242   // These libcalls are not available in 32-bit.
 243   setLibcallName(RTLIB::SHL_I128, 0);
 244   setLibcallName(RTLIB::SRL_I128, 0);
 245   setLibcallName(RTLIB::SRA_I128, 0);
 246
 247   // Libcalls should use the AAPCS base standard ABI, even if hard float
 248   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 249   if (Subtarget->isAAPCS_ABI()) {
 250     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 251       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 252                             CallingConv::ARM_AAPCS);
 253     }
 254   }
 255
 256   if (Subtarget->isThumb1Only())
 257     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 258   else
 259     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 260   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 261     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 262     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 263
 264     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 265   }
 266
 267   if (Subtarget->hasNEON()) {
 268     addDRTypeForNEON(MVT::v2f32);
 269     addDRTypeForNEON(MVT::v8i8);
 270     addDRTypeForNEON(MVT::v4i16);
 271     addDRTypeForNEON(MVT::v2i32);
 272     addDRTypeForNEON(MVT::v1i64);
 273
 274     addQRTypeForNEON(MVT::v4f32);
 275     addQRTypeForNEON(MVT::v2f64);
 276     addQRTypeForNEON(MVT::v16i8);
 277     addQRTypeForNEON(MVT::v8i16);
 278     addQRTypeForNEON(MVT::v4i32);
 279     addQRTypeForNEON(MVT::v2i64);
 280
 281     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 282     // neither Neon nor VFP support any arithmetic operations on it.
 283     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 284     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 285     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 286     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 287     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 288     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 289     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 294     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 307
 308     // Neon does not support some operations on v1i64 and v2i64 types.
 309     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 310     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 311     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 312     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 313
 314     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 315     setTargetDAGCombine(ISD::SHL);
 316     setTargetDAGCombine(ISD::SRL);
 317     setTargetDAGCombine(ISD::SRA);
 318     setTargetDAGCombine(ISD::SIGN_EXTEND);
 319     setTargetDAGCombine(ISD::ZERO_EXTEND);
 320     setTargetDAGCombine(ISD::ANY_EXTEND);
 321     setTargetDAGCombine(ISD::SELECT_CC);
 322   }
 323
 324   computeRegisterProperties();
 325
 326   // ARM does not have f32 extending load.
 327   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 328
 329   // ARM does not have i1 sign extending load.
 330   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 331
 332   // ARM supports all 4 flavors of integer indexed load / store.
 333   if (!Subtarget->isThumb1Only()) {
 334     for (unsigned im = (unsigned)ISD::PRE_INC;
 335          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 336       setIndexedLoadAction(im,  MVT::i1,  Legal);
 337       setIndexedLoadAction(im,  MVT::i8,  Legal);
 338       setIndexedLoadAction(im,  MVT::i16, Legal);
 339       setIndexedLoadAction(im,  MVT::i32, Legal);
 340       setIndexedStoreAction(im, MVT::i1,  Legal);
 341       setIndexedStoreAction(im, MVT::i8,  Legal);
 342       setIndexedStoreAction(im, MVT::i16, Legal);
 343       setIndexedStoreAction(im, MVT::i32, Legal);
 344     }
 345   }
 346
 347   // i64 operation support.
 348   if (Subtarget->isThumb1Only()) {
 349     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 350     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 351     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 352     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 353     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 354   } else {
 355     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 356     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 357     if (!Subtarget->hasV6Ops())
 358       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 359   }
 360   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 361   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 362   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 363   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 364   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 365
 366   // ARM does not have ROTL.
 367   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 368   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 369   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 370   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 371     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 372
 373   // Only ARMv6 has BSWAP.
 374   if (!Subtarget->hasV6Ops())
 375     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 376
 377   // These are expanded into libcalls.
 378   if (!Subtarget->hasDivide()) {
 379     // v7M has a hardware divider
 380     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 381     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 382   }
 383   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 384   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 385   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 386   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 387
 388   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 389   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 390   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 391   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 392   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 393
 394   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 395
 396   // Use the default implementation.
 397   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 398   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 399   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 400   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 401   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 402   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 403   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 404   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 405   // doesn't yet know how to not do that for SjLj.
 406   setExceptionSelectorRegister(ARM::R0);
 407   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 408   // Handle atomics directly for ARMv[67] (except for Thumb1), otherwise
 409   // use the default expansion.
 410   bool canHandleAtomics =
 411     (Subtarget->hasV7Ops() ||
 412       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only()));
 413   if (canHandleAtomics) {
 414     // membarrier needs custom lowering; the rest are legal and handled
 415     // normally.
 416     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 417   } else {
 418     // Set them all for expansion, which will force libcalls.
 419     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 420     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 421     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 422     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 423     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 424     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 425     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 426     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 427     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 428     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 429     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 430     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 431     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 444     // Since the libcalls include locking, fold in the fences
 445     setShouldFoldAtomicFences(true);
 446   }
 447   // 64-bit versions are always libcalls (for now)
 448   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 449   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 450   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 451   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 452   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 453   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 454   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 456
 457   // If the subtarget does not have extract instructions, sign_extend_inreg
 458   // needs to be expanded. Extract is available in ARM mode on v6 and up,
 459   // and on most Thumb2 implementations.
 460   if (!Subtarget->hasV6Ops()
 461       || (Subtarget->isThumb2() && !Subtarget->hasT2ExtractPack())) {
 462     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 463     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 464   }
 465   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 466
 467   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 468     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 469     // iff target supports vfp2.
 470     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 471
 472   // We want to custom lower some of our intrinsics.
 473   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 474
 475   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 476   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 477   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 478   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 479   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 480   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 481   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 482   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 483   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 484
 485   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 486   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 487   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 488   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 489   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 490
 491   // We don't support sin/cos/fmod/copysign/pow
 492   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 493   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 494   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 495   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 496   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 497   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 498   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 500     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 501   }
 502   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 503   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 504
 505   // Various VFP goodness
 506   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 507     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 508     if (Subtarget->hasVFP2()) {
 509       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 510       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 511       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 512       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 513     }
 514     // Special handling for half-precision FP.
 515     if (!Subtarget->hasFP16()) {
 516       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 517       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 518     }
 519   }
 520
 521   // We have target-specific dag combine patterns for the following nodes:
 522   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 523   setTargetDAGCombine(ISD::ADD);
 524   setTargetDAGCombine(ISD::SUB);
 525   setTargetDAGCombine(ISD::MUL);
 526
 527   setStackPointerRegisterToSaveRestore(ARM::SP);
 528
 529   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 530     setSchedulingPreference(Sched::RegPressure);
 531   else
 532     setSchedulingPreference(Sched::Hybrid);
 533
 534   // FIXME: If-converter should use instruction latency to determine
 535   // profitability rather than relying on fixed limits.
 536   if (Subtarget->getCPUString() == "generic") {
 537     // Generic (and overly aggressive) if-conversion limits.
 538     setIfCvtBlockSizeLimit(10);
 539     setIfCvtDupBlockSizeLimit(2);
 540   } else if (Subtarget->hasV7Ops()) {
 541     setIfCvtBlockSizeLimit(3);
 542     setIfCvtDupBlockSizeLimit(1);
 543   } else if (Subtarget->hasV6Ops()) {
 544     setIfCvtBlockSizeLimit(2);
 545     setIfCvtDupBlockSizeLimit(1);
 546   } else {
 547     setIfCvtBlockSizeLimit(3);
 548     setIfCvtDupBlockSizeLimit(2);
 549   }
 550
 551   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 552   // Do not enable CodePlacementOpt for now: it currently runs after the
 553   // ARMConstantIslandPass and messes up branch relaxation and placement
 554   // of constant islands.
 555   // benefitFromCodePlacementOpt = true;
 556 }
 557
 558 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 559   switch (Opcode) {
 560   default: return 0;
 561   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 562   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 563   case ARMISD::CALL:          return "ARMISD::CALL";
 564   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 565   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 566   case ARMISD::tCALL:         return "ARMISD::tCALL";
 567   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 568   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 569   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 570   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 571   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 572   case ARMISD::CMP:           return "ARMISD::CMP";
 573   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 574   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 575   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 576   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 577   case ARMISD::CMOV:          return "ARMISD::CMOV";
 578   case ARMISD::CNEG:          return "ARMISD::CNEG";
 579
 580   case ARMISD::RBIT:          return "ARMISD::RBIT";
 581
 582   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 583   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 584   case ARMISD::SITOF:         return "ARMISD::SITOF";
 585   case ARMISD::UITOF:         return "ARMISD::UITOF";
 586
 587   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 588   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 589   case ARMISD::RRX:           return "ARMISD::RRX";
 590
 591   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 592   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 593
 594   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 595   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 596
 597   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 598
 599   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 600
 601   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 602
 603   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 604   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 605
 606   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 607   case ARMISD::VCGE:          return "ARMISD::VCGE";
 608   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 609   case ARMISD::VCGT:          return "ARMISD::VCGT";
 610   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 611   case ARMISD::VTST:          return "ARMISD::VTST";
 612
 613   case ARMISD::VSHL:          return "ARMISD::VSHL";
 614   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 615   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 616   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 617   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 618   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 619   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 620   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 621   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 622   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 623   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 624   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 625   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 626   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 627   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 628   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 629   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 630   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 631   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 632   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 633   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 634   case ARMISD::VDUP:          return "ARMISD::VDUP";
 635   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 636   case ARMISD::VEXT:          return "ARMISD::VEXT";
 637   case ARMISD::VREV64:        return "ARMISD::VREV64";
 638   case ARMISD::VREV32:        return "ARMISD::VREV32";
 639   case ARMISD::VREV16:        return "ARMISD::VREV16";
 640   case ARMISD::VZIP:          return "ARMISD::VZIP";
 641   case ARMISD::VUZP:          return "ARMISD::VUZP";
 642   case ARMISD::VTRN:          return "ARMISD::VTRN";
 643   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 644   case ARMISD::FMAX:          return "ARMISD::FMAX";
 645   case ARMISD::FMIN:          return "ARMISD::FMIN";
 646   }
 647 }
 648
 649 /// getRegClassFor - Return the register class that should be used for the
 650 /// specified value type.
 651 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 652   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 653   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 654   // load / store 4 to 8 consecutive D registers.
 655   if (Subtarget->hasNEON()) {
 656     if (VT == MVT::v4i64)
 657       return ARM::QQPRRegisterClass;
 658     else if (VT == MVT::v8i64)
 659       return ARM::QQQQPRRegisterClass;
 660   }
 661   return TargetLowering::getRegClassFor(VT);
 662 }
 663
 664 /// getFunctionAlignment - Return the Log2 alignment of this function.
 665 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 666   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 0 : 1;
 667 }
 668
 669 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 670   unsigned NumVals = N->getNumValues();
 671   if (!NumVals)
 672     return Sched::RegPressure;
 673
 674   for (unsigned i = 0; i != NumVals; ++i) {
 675     EVT VT = N->getValueType(i);
 676     if (VT.isFloatingPoint() || VT.isVector())
 677       return Sched::Latency;
 678   }
 679
 680   if (!N->isMachineOpcode())
 681     return Sched::RegPressure;
 682
 683   // Load are scheduled for latency even if there instruction itinerary
 684   // is not available.
 685   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 686   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 687   if (TID.mayLoad())
 688     return Sched::Latency;
 689
 690   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 691   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 692     return Sched::Latency;
 693   return Sched::RegPressure;
 694 }
 695
 696 //===----------------------------------------------------------------------===//
 697 // Lowering Code
 698 //===----------------------------------------------------------------------===//
 699
 700 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 701 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 702   switch (CC) {
 703   default: llvm_unreachable("Unknown condition code!");
 704   case ISD::SETNE:  return ARMCC::NE;
 705   case ISD::SETEQ:  return ARMCC::EQ;
 706   case ISD::SETGT:  return ARMCC::GT;
 707   case ISD::SETGE:  return ARMCC::GE;
 708   case ISD::SETLT:  return ARMCC::LT;
 709   case ISD::SETLE:  return ARMCC::LE;
 710   case ISD::SETUGT: return ARMCC::HI;
 711   case ISD::SETUGE: return ARMCC::HS;
 712   case ISD::SETULT: return ARMCC::LO;
 713   case ISD::SETULE: return ARMCC::LS;
 714   }
 715 }
 716
 717 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 718 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 719                         ARMCC::CondCodes &CondCode2) {
 720   CondCode2 = ARMCC::AL;
 721   switch (CC) {
 722   default: llvm_unreachable("Unknown FP condition!");
 723   case ISD::SETEQ:
 724   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 725   case ISD::SETGT:
 726   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 727   case ISD::SETGE:
 728   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 729   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 730   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 731   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 732   case ISD::SETO:   CondCode = ARMCC::VC; break;
 733   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 734   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 735   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 736   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 737   case ISD::SETLT:
 738   case ISD::SETULT: CondCode = ARMCC::LT; break;
 739   case ISD::SETLE:
 740   case ISD::SETULE: CondCode = ARMCC::LE; break;
 741   case ISD::SETNE:
 742   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 743   }
 744 }
 745
 746 //===----------------------------------------------------------------------===//
 747 //                      Calling Convention Implementation
 748 //===----------------------------------------------------------------------===//
 749
 750 #include "ARMGenCallingConv.inc"
 751
 752 // APCS f64 is in register pairs, possibly split to stack
 753 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 754                           CCValAssign::LocInfo &LocInfo,
 755                           CCState &State, bool CanFail) {
 756   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 757
 758   // Try to get the first register.
 759   if (unsigned Reg = State.AllocateReg(RegList, 4))
 760     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 761   else {
 762     // For the 2nd half of a v2f64, do not fail.
 763     if (CanFail)
 764       return false;
 765
 766     // Put the whole thing on the stack.
 767     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 768                                            State.AllocateStack(8, 4),
 769                                            LocVT, LocInfo));
 770     return true;
 771   }
 772
 773   // Try to get the second register.
 774   if (unsigned Reg = State.AllocateReg(RegList, 4))
 775     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 776   else
 777     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 778                                            State.AllocateStack(4, 4),
 779                                            LocVT, LocInfo));
 780   return true;
 781 }
 782
 783 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 784                                    CCValAssign::LocInfo &LocInfo,
 785                                    ISD::ArgFlagsTy &ArgFlags,
 786                                    CCState &State) {
 787   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 788     return false;
 789   if (LocVT == MVT::v2f64 &&
 790       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 791     return false;
 792   return true;  // we handled it
 793 }
 794
 795 // AAPCS f64 is in aligned register pairs
 796 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 797                            CCValAssign::LocInfo &LocInfo,
 798                            CCState &State, bool CanFail) {
 799   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 800   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 801
 802   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 803   if (Reg == 0) {
 804     // For the 2nd half of a v2f64, do not just fail.
 805     if (CanFail)
 806       return false;
 807
 808     // Put the whole thing on the stack.
 809     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 810                                            State.AllocateStack(8, 8),
 811                                            LocVT, LocInfo));
 812     return true;
 813   }
 814
 815   unsigned i;
 816   for (i = 0; i < 2; ++i)
 817     if (HiRegList[i] == Reg)
 818       break;
 819
 820   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 821   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 822                                          LocVT, LocInfo));
 823   return true;
 824 }
 825
 826 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 827                                     CCValAssign::LocInfo &LocInfo,
 828                                     ISD::ArgFlagsTy &ArgFlags,
 829                                     CCState &State) {
 830   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 831     return false;
 832   if (LocVT == MVT::v2f64 &&
 833       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 834     return false;
 835   return true;  // we handled it
 836 }
 837
 838 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 839                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 840   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 841   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 842
 843   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 844   if (Reg == 0)
 845     return false; // we didn't handle it
 846
 847   unsigned i;
 848   for (i = 0; i < 2; ++i)
 849     if (HiRegList[i] == Reg)
 850       break;
 851
 852   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 853   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 854                                          LocVT, LocInfo));
 855   return true;
 856 }
 857
 858 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 859                                       CCValAssign::LocInfo &LocInfo,
 860                                       ISD::ArgFlagsTy &ArgFlags,
 861                                       CCState &State) {
 862   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 863     return false;
 864   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 865     return false;
 866   return true;  // we handled it
 867 }
 868
 869 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 870                                        CCValAssign::LocInfo &LocInfo,
 871                                        ISD::ArgFlagsTy &ArgFlags,
 872                                        CCState &State) {
 873   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 874                                    State);
 875 }
 876
 877 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 878 /// given CallingConvention value.
 879 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 880                                                  bool Return,
 881                                                  bool isVarArg) const {
 882   switch (CC) {
 883   default:
 884     llvm_unreachable("Unsupported calling convention");
 885   case CallingConv::C:
 886   case CallingConv::Fast:
 887     // Use target triple & subtarget features to do actual dispatch.
 888     if (Subtarget->isAAPCS_ABI()) {
 889       if (Subtarget->hasVFP2() &&
 890           FloatABIType == FloatABI::Hard && !isVarArg)
 891         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 892       else
 893         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 894     } else
 895         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 896   case CallingConv::ARM_AAPCS_VFP:
 897     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 898   case CallingConv::ARM_AAPCS:
 899     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 900   case CallingConv::ARM_APCS:
 901     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 902   }
 903 }
 904
 905 /// LowerCallResult - Lower the result values of a call into the
 906 /// appropriate copies out of appropriate physical registers.
 907 SDValue
 908 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 909                                    CallingConv::ID CallConv, bool isVarArg,
 910                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 911                                    DebugLoc dl, SelectionDAG &DAG,
 912                                    SmallVectorImpl<SDValue> &InVals) const {
 913
 914   // Assign locations to each value returned by this call.
 915   SmallVector<CCValAssign, 16> RVLocs;
 916   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 917                  RVLocs, *DAG.getContext());
 918   CCInfo.AnalyzeCallResult(Ins,
 919                            CCAssignFnForNode(CallConv, /* Return*/ true,
 920                                              isVarArg));
 921
 922   // Copy all of the result registers out of their specified physreg.
 923   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 924     CCValAssign VA = RVLocs[i];
 925
 926     SDValue Val;
 927     if (VA.needsCustom()) {
 928       // Handle f64 or half of a v2f64.
 929       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 930                                       InFlag);
 931       Chain = Lo.getValue(1);
 932       InFlag = Lo.getValue(2);
 933       VA = RVLocs[++i]; // skip ahead to next loc
 934       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 935                                       InFlag);
 936       Chain = Hi.getValue(1);
 937       InFlag = Hi.getValue(2);
 938       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 939
 940       if (VA.getLocVT() == MVT::v2f64) {
 941         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 942         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 943                           DAG.getConstant(0, MVT::i32));
 944
 945         VA = RVLocs[++i]; // skip ahead to next loc
 946         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 947         Chain = Lo.getValue(1);
 948         InFlag = Lo.getValue(2);
 949         VA = RVLocs[++i]; // skip ahead to next loc
 950         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 951         Chain = Hi.getValue(1);
 952         InFlag = Hi.getValue(2);
 953         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 954         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 955                           DAG.getConstant(1, MVT::i32));
 956       }
 957     } else {
 958       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 959                                InFlag);
 960       Chain = Val.getValue(1);
 961       InFlag = Val.getValue(2);
 962     }
 963
 964     switch (VA.getLocInfo()) {
 965     default: llvm_unreachable("Unknown loc info!");
 966     case CCValAssign::Full: break;
 967     case CCValAssign::BCvt:
 968       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 969       break;
 970     }
 971
 972     InVals.push_back(Val);
 973   }
 974
 975   return Chain;
 976 }
 977
 978 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 979 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 980 /// specified by the specific parameter attribute.  The copy will be passed as
 981 /// a byval function parameter.
 982 /// Sometimes what we are copying is the end of a larger object, the part that
 983 /// does not fit in registers.
 984 static SDValue
 985 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 986                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 987                           DebugLoc dl) {
 988   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 989   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 990                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 991                        NULL, 0, NULL, 0);
 992 }
 993
 994 /// LowerMemOpCallTo - Store the argument to the stack.
 995 SDValue
 996 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 997                                     SDValue StackPtr, SDValue Arg,
 998                                     DebugLoc dl, SelectionDAG &DAG,
 999                                     const CCValAssign &VA,
1000                                     ISD::ArgFlagsTy Flags) const {
1001   unsigned LocMemOffset = VA.getLocMemOffset();
1002   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1003   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1004   if (Flags.isByVal()) {
1005     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1006   }
1007   return DAG.getStore(Chain, dl, Arg, PtrOff,
1008                       PseudoSourceValue::getStack(), LocMemOffset,
1009                       false, false, 0);
1010 }
1011
1012 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1013                                          SDValue Chain, SDValue &Arg,
1014                                          RegsToPassVector &RegsToPass,
1015                                          CCValAssign &VA, CCValAssign &NextVA,
1016                                          SDValue &StackPtr,
1017                                          SmallVector<SDValue, 8> &MemOpChains,
1018                                          ISD::ArgFlagsTy Flags) const {
1019
1020   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1021                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1022   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1023
1024   if (NextVA.isRegLoc())
1025     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1026   else {
1027     assert(NextVA.isMemLoc());
1028     if (StackPtr.getNode() == 0)
1029       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1030
1031     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1032                                            dl, DAG, NextVA,
1033                                            Flags));
1034   }
1035 }
1036
1037 /// LowerCall - Lowering a call into a callseq_start <-
1038 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1039 /// nodes.
1040 SDValue
1041 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1042                              CallingConv::ID CallConv, bool isVarArg,
1043                              bool &isTailCall,
1044                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1045                              const SmallVectorImpl<ISD::InputArg> &Ins,
1046                              DebugLoc dl, SelectionDAG &DAG,
1047                              SmallVectorImpl<SDValue> &InVals) const {
1048   MachineFunction &MF = DAG.getMachineFunction();
1049   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1050   bool IsSibCall = false;
1051   // Temporarily disable tail calls so things don't break.
1052   if (!EnableARMTailCalls)
1053     isTailCall = false;
1054   if (isTailCall) {
1055     // Check if it's really possible to do a tail call.
1056     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1057                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1058                                                    Outs, Ins, DAG);
1059     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1060     // detected sibcalls.
1061     if (isTailCall) {
1062       ++NumTailCalls;
1063       IsSibCall = true;
1064     }
1065   }
1066
1067   // Analyze operands of the call, assigning locations to each operand.
1068   SmallVector<CCValAssign, 16> ArgLocs;
1069   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1070                  *DAG.getContext());
1071   CCInfo.AnalyzeCallOperands(Outs,
1072                              CCAssignFnForNode(CallConv, /* Return*/ false,
1073                                                isVarArg));
1074
1075   // Get a count of how many bytes are to be pushed on the stack.
1076   unsigned NumBytes = CCInfo.getNextStackOffset();
1077
1078   // For tail calls, memory operands are available in our caller's stack.
1079   if (IsSibCall)
1080     NumBytes = 0;
1081
1082   // Adjust the stack pointer for the new arguments...
1083   // These operations are automatically eliminated by the prolog/epilog pass
1084   if (!IsSibCall)
1085     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1086
1087   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1088
1089   RegsToPassVector RegsToPass;
1090   SmallVector<SDValue, 8> MemOpChains;
1091
1092   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1093   // of tail call optimization, arguments are handled later.
1094   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1095        i != e;
1096        ++i, ++realArgIdx) {
1097     CCValAssign &VA = ArgLocs[i];
1098     SDValue Arg = Outs[realArgIdx].Val;
1099     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1100
1101     // Promote the value if needed.
1102     switch (VA.getLocInfo()) {
1103     default: llvm_unreachable("Unknown loc info!");
1104     case CCValAssign::Full: break;
1105     case CCValAssign::SExt:
1106       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1107       break;
1108     case CCValAssign::ZExt:
1109       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1110       break;
1111     case CCValAssign::AExt:
1112       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1113       break;
1114     case CCValAssign::BCvt:
1115       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1116       break;
1117     }
1118
1119     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1120     if (VA.needsCustom()) {
1121       if (VA.getLocVT() == MVT::v2f64) {
1122         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1123                                   DAG.getConstant(0, MVT::i32));
1124         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1125                                   DAG.getConstant(1, MVT::i32));
1126
1127         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1128                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1129
1130         VA = ArgLocs[++i]; // skip ahead to next loc
1131         if (VA.isRegLoc()) {
1132           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1133                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1134         } else {
1135           assert(VA.isMemLoc());
1136
1137           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1138                                                  dl, DAG, VA, Flags));
1139         }
1140       } else {
1141         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1142                          StackPtr, MemOpChains, Flags);
1143       }
1144     } else if (VA.isRegLoc()) {
1145       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1146     } else if (!IsSibCall) {
1147       assert(VA.isMemLoc());
1148
1149       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1150                                              dl, DAG, VA, Flags));
1151     }
1152   }
1153
1154   if (!MemOpChains.empty())
1155     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1156                         &MemOpChains[0], MemOpChains.size());
1157
1158   // Build a sequence of copy-to-reg nodes chained together with token chain
1159   // and flag operands which copy the outgoing args into the appropriate regs.
1160   SDValue InFlag;
1161   // Tail call byval lowering might overwrite argument registers so in case of
1162   // tail call optimization the copies to registers are lowered later.
1163   if (!isTailCall)
1164     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1165       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1166                                RegsToPass[i].second, InFlag);
1167       InFlag = Chain.getValue(1);
1168     }
1169
1170   // For tail calls lower the arguments to the 'real' stack slot.
1171   if (isTailCall) {
1172     // Force all the incoming stack arguments to be loaded from the stack
1173     // before any new outgoing arguments are stored to the stack, because the
1174     // outgoing stack slots may alias the incoming argument stack slots, and
1175     // the alias isn't otherwise explicit. This is slightly more conservative
1176     // than necessary, because it means that each store effectively depends
1177     // on every argument instead of just those arguments it would clobber.
1178
1179     // Do not flag preceeding copytoreg stuff together with the following stuff.
1180     InFlag = SDValue();
1181     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1182       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1183                                RegsToPass[i].second, InFlag);
1184       InFlag = Chain.getValue(1);
1185     }
1186     InFlag =SDValue();
1187   }
1188
1189   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1190   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1191   // node so that legalize doesn't hack it.
1192   bool isDirect = false;
1193   bool isARMFunc = false;
1194   bool isLocalARMFunc = false;
1195   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1196
1197   if (EnableARMLongCalls) {
1198     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1199             && "long-calls with non-static relocation model!");
1200     // Handle a global address or an external symbol. If it's not one of
1201     // those, the target's already in a register, so we don't need to do
1202     // anything extra.
1203     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1204       const GlobalValue *GV = G->getGlobal();
1205       // Create a constant pool entry for the callee address
1206       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1207       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1208                                                            ARMPCLabelIndex,
1209                                                            ARMCP::CPValue, 0);
1210       // Get the address of the callee into a register
1211       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1212       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1213       Callee = DAG.getLoad(getPointerTy(), dl,
1214                            DAG.getEntryNode(), CPAddr,
1215                            PseudoSourceValue::getConstantPool(), 0,
1216                            false, false, 0);
1217     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1218       const char *Sym = S->getSymbol();
1219
1220       // Create a constant pool entry for the callee address
1221       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1222       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1223                                                        Sym, ARMPCLabelIndex, 0);
1224       // Get the address of the callee into a register
1225       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1226       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1227       Callee = DAG.getLoad(getPointerTy(), dl,
1228                            DAG.getEntryNode(), CPAddr,
1229                            PseudoSourceValue::getConstantPool(), 0,
1230                            false, false, 0);
1231     }
1232   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1233     const GlobalValue *GV = G->getGlobal();
1234     isDirect = true;
1235     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1236     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1237                    getTargetMachine().getRelocationModel() != Reloc::Static;
1238     isARMFunc = !Subtarget->isThumb() || isStub;
1239     // ARM call to a local ARM function is predicable.
1240     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1241     // tBX takes a register source operand.
1242     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1243       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1244       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1245                                                            ARMPCLabelIndex,
1246                                                            ARMCP::CPValue, 4);
1247       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1248       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1249       Callee = DAG.getLoad(getPointerTy(), dl,
1250                            DAG.getEntryNode(), CPAddr,
1251                            PseudoSourceValue::getConstantPool(), 0,
1252                            false, false, 0);
1253       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1254       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1255                            getPointerTy(), Callee, PICLabel);
1256     } else
1257       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
1258   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1259     isDirect = true;
1260     bool isStub = Subtarget->isTargetDarwin() &&
1261                   getTargetMachine().getRelocationModel() != Reloc::Static;
1262     isARMFunc = !Subtarget->isThumb() || isStub;
1263     // tBX takes a register source operand.
1264     const char *Sym = S->getSymbol();
1265     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1266       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1267       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1268                                                        Sym, ARMPCLabelIndex, 4);
1269       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1270       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1271       Callee = DAG.getLoad(getPointerTy(), dl,
1272                            DAG.getEntryNode(), CPAddr,
1273                            PseudoSourceValue::getConstantPool(), 0,
1274                            false, false, 0);
1275       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1276       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1277                            getPointerTy(), Callee, PICLabel);
1278     } else
1279       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1280   }
1281
1282   // FIXME: handle tail calls differently.
1283   unsigned CallOpc;
1284   if (Subtarget->isThumb()) {
1285     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1286       CallOpc = ARMISD::CALL_NOLINK;
1287     else
1288       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1289   } else {
1290     CallOpc = (isDirect || Subtarget->hasV5TOps())
1291       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1292       : ARMISD::CALL_NOLINK;
1293   }
1294   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb1Only()) {
1295     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
1296     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(MVT::i32),InFlag);
1297     InFlag = Chain.getValue(1);
1298   }
1299
1300   std::vector<SDValue> Ops;
1301   Ops.push_back(Chain);
1302   Ops.push_back(Callee);
1303
1304   // Add argument registers to the end of the list so that they are known live
1305   // into the call.
1306   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1307     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1308                                   RegsToPass[i].second.getValueType()));
1309
1310   if (InFlag.getNode())
1311     Ops.push_back(InFlag);
1312
1313   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1314   if (isTailCall)
1315     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1316
1317   // Returns a chain and a flag for retval copy to use.
1318   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1319   InFlag = Chain.getValue(1);
1320
1321   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1322                              DAG.getIntPtrConstant(0, true), InFlag);
1323   if (!Ins.empty())
1324     InFlag = Chain.getValue(1);
1325
1326   // Handle result values, copying them out of physregs into vregs that we
1327   // return.
1328   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1329                          dl, DAG, InVals);
1330 }
1331
1332 /// MatchingStackOffset - Return true if the given stack call argument is
1333 /// already available in the same position (relatively) of the caller's
1334 /// incoming argument stack.
1335 static
1336 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1337                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1338                          const ARMInstrInfo *TII) {
1339   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1340   int FI = INT_MAX;
1341   if (Arg.getOpcode() == ISD::CopyFromReg) {
1342     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1343     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1344       return false;
1345     MachineInstr *Def = MRI->getVRegDef(VR);
1346     if (!Def)
1347       return false;
1348     if (!Flags.isByVal()) {
1349       if (!TII->isLoadFromStackSlot(Def, FI))
1350         return false;
1351     } else {
1352 //      unsigned Opcode = Def->getOpcode();
1353 //      if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
1354 //          Def->getOperand(1).isFI()) {
1355 //        FI = Def->getOperand(1).getIndex();
1356 //        Bytes = Flags.getByValSize();
1357 //      } else
1358         return false;
1359     }
1360   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1361     if (Flags.isByVal())
1362       // ByVal argument is passed in as a pointer but it's now being
1363       // dereferenced. e.g.
1364       // define @foo(%struct.X* %A) {
1365       //   tail call @bar(%struct.X* byval %A)
1366       // }
1367       return false;
1368     SDValue Ptr = Ld->getBasePtr();
1369     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1370     if (!FINode)
1371       return false;
1372     FI = FINode->getIndex();
1373   } else
1374     return false;
1375
1376   assert(FI != INT_MAX);
1377   if (!MFI->isFixedObjectIndex(FI))
1378     return false;
1379   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1380 }
1381
1382 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1383 /// for tail call optimization. Targets which want to do tail call
1384 /// optimization should implement this function.
1385 bool
1386 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1387                                                      CallingConv::ID CalleeCC,
1388                                                      bool isVarArg,
1389                                                      bool isCalleeStructRet,
1390                                                      bool isCallerStructRet,
1391                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1392                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1393                                                      SelectionDAG& DAG) const {
1394   const Function *CallerF = DAG.getMachineFunction().getFunction();
1395   CallingConv::ID CallerCC = CallerF->getCallingConv();
1396   bool CCMatch = CallerCC == CalleeCC;
1397
1398   // Look for obvious safe cases to perform tail call optimization that do not
1399   // require ABI changes. This is what gcc calls sibcall.
1400
1401   // Do not sibcall optimize vararg calls unless the call site is not passing
1402   // any arguments.
1403   if (isVarArg && !Outs.empty())
1404     return false;
1405
1406   // Also avoid sibcall optimization if either caller or callee uses struct
1407   // return semantics.
1408   if (isCalleeStructRet || isCallerStructRet)
1409     return false;
1410
1411   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1412   // emitEpilogue is not ready for them.
1413   if (Subtarget->isThumb1Only())
1414     return false;
1415
1416   // For the moment, we can only do this to functions defined in this
1417   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1418   // or vice versa, is not easily fixed up in the linker unlike BL.
1419   // (We could do this by loading the address of the callee into a register;
1420   // that is an extra instruction over the direct call and burns a register
1421   // as well, so is not likely to be a win.)
1422   if (isa<ExternalSymbolSDNode>(Callee))
1423       return false;
1424
1425   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1426     const GlobalValue *GV = G->getGlobal();
1427     if (GV->isDeclaration() || GV->isWeakForLinker())
1428       return false;
1429   }
1430
1431   // If the calling conventions do not match, then we'd better make sure the
1432   // results are returned in the same way as what the caller expects.
1433   if (!CCMatch) {
1434     SmallVector<CCValAssign, 16> RVLocs1;
1435     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1436                     RVLocs1, *DAG.getContext());
1437     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1438
1439     SmallVector<CCValAssign, 16> RVLocs2;
1440     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1441                     RVLocs2, *DAG.getContext());
1442     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1443
1444     if (RVLocs1.size() != RVLocs2.size())
1445       return false;
1446     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1447       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1448         return false;
1449       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1450         return false;
1451       if (RVLocs1[i].isRegLoc()) {
1452         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1453           return false;
1454       } else {
1455         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1456           return false;
1457       }
1458     }
1459   }
1460
1461   // If the callee takes no arguments then go on to check the results of the
1462   // call.
1463   if (!Outs.empty()) {
1464     // Check if stack adjustment is needed. For now, do not do this if any
1465     // argument is passed on the stack.
1466     SmallVector<CCValAssign, 16> ArgLocs;
1467     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1468                    ArgLocs, *DAG.getContext());
1469     CCInfo.AnalyzeCallOperands(Outs,
1470                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1471     if (CCInfo.getNextStackOffset()) {
1472       MachineFunction &MF = DAG.getMachineFunction();
1473
1474       // Check if the arguments are already laid out in the right way as
1475       // the caller's fixed stack objects.
1476       MachineFrameInfo *MFI = MF.getFrameInfo();
1477       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1478       const ARMInstrInfo *TII =
1479         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1480       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1481            i != e;
1482            ++i, ++realArgIdx) {
1483         CCValAssign &VA = ArgLocs[i];
1484         EVT RegVT = VA.getLocVT();
1485         SDValue Arg = Outs[realArgIdx].Val;
1486         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1487         if (VA.getLocInfo() == CCValAssign::Indirect)
1488           return false;
1489         if (VA.needsCustom()) {
1490           // f64 and vector types are split into multiple registers or
1491           // register/stack-slot combinations.  The types will not match
1492           // the registers; give up on memory f64 refs until we figure
1493           // out what to do about this.
1494           if (!VA.isRegLoc())
1495             return false;
1496           if (!ArgLocs[++i].isRegLoc())
1497             return false;
1498           if (RegVT == MVT::v2f64) {
1499             if (!ArgLocs[++i].isRegLoc())
1500               return false;
1501             if (!ArgLocs[++i].isRegLoc())
1502               return false;
1503           }
1504         } else if (!VA.isRegLoc()) {
1505           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1506                                    MFI, MRI, TII))
1507             return false;
1508         }
1509       }
1510     }
1511   }
1512
1513   return true;
1514 }
1515
1516 SDValue
1517 ARMTargetLowering::LowerReturn(SDValue Chain,
1518                                CallingConv::ID CallConv, bool isVarArg,
1519                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1520                                DebugLoc dl, SelectionDAG &DAG) const {
1521
1522   // CCValAssign - represent the assignment of the return value to a location.
1523   SmallVector<CCValAssign, 16> RVLocs;
1524
1525   // CCState - Info about the registers and stack slots.
1526   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1527                  *DAG.getContext());
1528
1529   // Analyze outgoing return values.
1530   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1531                                                isVarArg));
1532
1533   // If this is the first return lowered for this function, add
1534   // the regs to the liveout set for the function.
1535   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1536     for (unsigned i = 0; i != RVLocs.size(); ++i)
1537       if (RVLocs[i].isRegLoc())
1538         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1539   }
1540
1541   SDValue Flag;
1542
1543   // Copy the result values into the output registers.
1544   for (unsigned i = 0, realRVLocIdx = 0;
1545        i != RVLocs.size();
1546        ++i, ++realRVLocIdx) {
1547     CCValAssign &VA = RVLocs[i];
1548     assert(VA.isRegLoc() && "Can only return in registers!");
1549
1550     SDValue Arg = Outs[realRVLocIdx].Val;
1551
1552     switch (VA.getLocInfo()) {
1553     default: llvm_unreachable("Unknown loc info!");
1554     case CCValAssign::Full: break;
1555     case CCValAssign::BCvt:
1556       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1557       break;
1558     }
1559
1560     if (VA.needsCustom()) {
1561       if (VA.getLocVT() == MVT::v2f64) {
1562         // Extract the first half and return it in two registers.
1563         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1564                                    DAG.getConstant(0, MVT::i32));
1565         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1566                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1567
1568         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1569         Flag = Chain.getValue(1);
1570         VA = RVLocs[++i]; // skip ahead to next loc
1571         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1572                                  HalfGPRs.getValue(1), Flag);
1573         Flag = Chain.getValue(1);
1574         VA = RVLocs[++i]; // skip ahead to next loc
1575
1576         // Extract the 2nd half and fall through to handle it as an f64 value.
1577         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1578                           DAG.getConstant(1, MVT::i32));
1579       }
1580       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1581       // available.
1582       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1583                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1584       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1585       Flag = Chain.getValue(1);
1586       VA = RVLocs[++i]; // skip ahead to next loc
1587       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1588                                Flag);
1589     } else
1590       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1591
1592     // Guarantee that all emitted copies are
1593     // stuck together, avoiding something bad.
1594     Flag = Chain.getValue(1);
1595   }
1596
1597   SDValue result;
1598   if (Flag.getNode())
1599     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1600   else // Return Void
1601     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1602
1603   return result;
1604 }
1605
1606 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1607 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1608 // one of the above mentioned nodes. It has to be wrapped because otherwise
1609 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1610 // be used to form addressing mode. These wrapped nodes will be selected
1611 // into MOVi.
1612 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1613   EVT PtrVT = Op.getValueType();
1614   // FIXME there is no actual debug info here
1615   DebugLoc dl = Op.getDebugLoc();
1616   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1617   SDValue Res;
1618   if (CP->isMachineConstantPoolEntry())
1619     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1620                                     CP->getAlignment());
1621   else
1622     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1623                                     CP->getAlignment());
1624   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1625 }
1626
1627 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1628                                              SelectionDAG &DAG) const {
1629   MachineFunction &MF = DAG.getMachineFunction();
1630   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1631   unsigned ARMPCLabelIndex = 0;
1632   DebugLoc DL = Op.getDebugLoc();
1633   EVT PtrVT = getPointerTy();
1634   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1635   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1636   SDValue CPAddr;
1637   if (RelocM == Reloc::Static) {
1638     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1639   } else {
1640     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1641     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1642     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1643                                                          ARMCP::CPBlockAddress,
1644                                                          PCAdj);
1645     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1646   }
1647   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1648   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1649                                PseudoSourceValue::getConstantPool(), 0,
1650                                false, false, 0);
1651   if (RelocM == Reloc::Static)
1652     return Result;
1653   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1654   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1655 }
1656
1657 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1658 SDValue
1659 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1660                                                  SelectionDAG &DAG) const {
1661   DebugLoc dl = GA->getDebugLoc();
1662   EVT PtrVT = getPointerTy();
1663   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1664   MachineFunction &MF = DAG.getMachineFunction();
1665   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1666   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1667   ARMConstantPoolValue *CPV =
1668     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1669                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1670   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1671   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1672   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1673                          PseudoSourceValue::getConstantPool(), 0,
1674                          false, false, 0);
1675   SDValue Chain = Argument.getValue(1);
1676
1677   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1678   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1679
1680   // call __tls_get_addr.
1681   ArgListTy Args;
1682   ArgListEntry Entry;
1683   Entry.Node = Argument;
1684   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1685   Args.push_back(Entry);
1686   // FIXME: is there useful debug info available here?
1687   std::pair<SDValue, SDValue> CallResult =
1688     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1689                 false, false, false, false,
1690                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1691                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1692   return CallResult.first;
1693 }
1694
1695 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1696 // "local exec" model.
1697 SDValue
1698 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1699                                         SelectionDAG &DAG) const {
1700   const GlobalValue *GV = GA->getGlobal();
1701   DebugLoc dl = GA->getDebugLoc();
1702   SDValue Offset;
1703   SDValue Chain = DAG.getEntryNode();
1704   EVT PtrVT = getPointerTy();
1705   // Get the Thread Pointer
1706   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1707
1708   if (GV->isDeclaration()) {
1709     MachineFunction &MF = DAG.getMachineFunction();
1710     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1711     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1712     // Initial exec model.
1713     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1714     ARMConstantPoolValue *CPV =
1715       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1716                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1717     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1718     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1719     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1720                          PseudoSourceValue::getConstantPool(), 0,
1721                          false, false, 0);
1722     Chain = Offset.getValue(1);
1723
1724     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1725     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1726
1727     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1728                          PseudoSourceValue::getConstantPool(), 0,
1729                          false, false, 0);
1730   } else {
1731     // local exec model
1732     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1733     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1734     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1735     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1736                          PseudoSourceValue::getConstantPool(), 0,
1737                          false, false, 0);
1738   }
1739
1740   // The address of the thread local variable is the add of the thread
1741   // pointer with the offset of the variable.
1742   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1743 }
1744
1745 SDValue
1746 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1747   // TODO: implement the "local dynamic" model
1748   assert(Subtarget->isTargetELF() &&
1749          "TLS not implemented for non-ELF targets");
1750   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1751   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1752   // otherwise use the "Local Exec" TLS Model
1753   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1754     return LowerToTLSGeneralDynamicModel(GA, DAG);
1755   else
1756     return LowerToTLSExecModels(GA, DAG);
1757 }
1758
1759 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1760                                                  SelectionDAG &DAG) const {
1761   EVT PtrVT = getPointerTy();
1762   DebugLoc dl = Op.getDebugLoc();
1763   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1764   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1765   if (RelocM == Reloc::PIC_) {
1766     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1767     ARMConstantPoolValue *CPV =
1768       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1769     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1770     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1771     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1772                                  CPAddr,
1773                                  PseudoSourceValue::getConstantPool(), 0,
1774                                  false, false, 0);
1775     SDValue Chain = Result.getValue(1);
1776     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1777     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1778     if (!UseGOTOFF)
1779       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1780                            PseudoSourceValue::getGOT(), 0,
1781                            false, false, 0);
1782     return Result;
1783   } else {
1784     // If we have T2 ops, we can materialize the address directly via movt/movw
1785     // pair. This is always cheaper.
1786     if (Subtarget->useMovt()) {
1787       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1788                          DAG.getTargetGlobalAddress(GV, PtrVT));
1789     } else {
1790       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1791       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1792       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1793                          PseudoSourceValue::getConstantPool(), 0,
1794                          false, false, 0);
1795     }
1796   }
1797 }
1798
1799 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1800                                                     SelectionDAG &DAG) const {
1801   MachineFunction &MF = DAG.getMachineFunction();
1802   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1803   unsigned ARMPCLabelIndex = 0;
1804   EVT PtrVT = getPointerTy();
1805   DebugLoc dl = Op.getDebugLoc();
1806   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1807   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1808   SDValue CPAddr;
1809   if (RelocM == Reloc::Static)
1810     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1811   else {
1812     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1813     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1814     ARMConstantPoolValue *CPV =
1815       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1816     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1817   }
1818   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1819
1820   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1821                                PseudoSourceValue::getConstantPool(), 0,
1822                                false, false, 0);
1823   SDValue Chain = Result.getValue(1);
1824
1825   if (RelocM == Reloc::PIC_) {
1826     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1827     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1828   }
1829
1830   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1831     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1832                          PseudoSourceValue::getGOT(), 0,
1833                          false, false, 0);
1834
1835   return Result;
1836 }
1837
1838 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1839                                                     SelectionDAG &DAG) const {
1840   assert(Subtarget->isTargetELF() &&
1841          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1842   MachineFunction &MF = DAG.getMachineFunction();
1843   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1844   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1845   EVT PtrVT = getPointerTy();
1846   DebugLoc dl = Op.getDebugLoc();
1847   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1848   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1849                                                        "_GLOBAL_OFFSET_TABLE_",
1850                                                        ARMPCLabelIndex, PCAdj);
1851   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1852   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1853   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1854                                PseudoSourceValue::getConstantPool(), 0,
1855                                false, false, 0);
1856   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1857   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1858 }
1859
1860 SDValue
1861 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1862   DebugLoc dl = Op.getDebugLoc();
1863   SDValue Val = DAG.getConstant(0, MVT::i32);
1864   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1865                      Op.getOperand(1), Val);
1866 }
1867
1868 SDValue
1869 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1870   DebugLoc dl = Op.getDebugLoc();
1871   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1872                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1873 }
1874
1875 SDValue
1876 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1877                                           const ARMSubtarget *Subtarget) const {
1878   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1879   DebugLoc dl = Op.getDebugLoc();
1880   switch (IntNo) {
1881   default: return SDValue();    // Don't custom lower most intrinsics.
1882   case Intrinsic::arm_thread_pointer: {
1883     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1884     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1885   }
1886   case Intrinsic::eh_sjlj_lsda: {
1887     MachineFunction &MF = DAG.getMachineFunction();
1888     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1889     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1890     EVT PtrVT = getPointerTy();
1891     DebugLoc dl = Op.getDebugLoc();
1892     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1893     SDValue CPAddr;
1894     unsigned PCAdj = (RelocM != Reloc::PIC_)
1895       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1896     ARMConstantPoolValue *CPV =
1897       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1898                                ARMCP::CPLSDA, PCAdj);
1899     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1900     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1901     SDValue Result =
1902       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1903                   PseudoSourceValue::getConstantPool(), 0,
1904                   false, false, 0);
1905     SDValue Chain = Result.getValue(1);
1906
1907     if (RelocM == Reloc::PIC_) {
1908       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1909       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1910     }
1911     return Result;
1912   }
1913   }
1914 }
1915
1916 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1917                                const ARMSubtarget *Subtarget) {
1918   DebugLoc dl = Op.getDebugLoc();
1919   SDValue Op5 = Op.getOperand(5);
1920   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1921   // v6 and v7 can both handle barriers directly, but need handled a bit
1922   // differently. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1923   // never get here.
1924   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1925   if (Subtarget->hasV7Ops())
1926     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1927   else if (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())
1928     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1929                        DAG.getConstant(0, MVT::i32));
1930   assert(0 && "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1931   return SDValue();
1932 }
1933
1934 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1935   MachineFunction &MF = DAG.getMachineFunction();
1936   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1937
1938   // vastart just stores the address of the VarArgsFrameIndex slot into the
1939   // memory location argument.
1940   DebugLoc dl = Op.getDebugLoc();
1941   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1942   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1943   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1944   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1945                       false, false, 0);
1946 }
1947
1948 SDValue
1949 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
1950                                            SelectionDAG &DAG) const {
1951   SDNode *Node = Op.getNode();
1952   DebugLoc dl = Node->getDebugLoc();
1953   EVT VT = Node->getValueType(0);
1954   SDValue Chain = Op.getOperand(0);
1955   SDValue Size  = Op.getOperand(1);
1956   SDValue Align = Op.getOperand(2);
1957
1958   // Chain the dynamic stack allocation so that it doesn't modify the stack
1959   // pointer when other instructions are using the stack.
1960   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1961
1962   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1963   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1964   if (AlignVal > StackAlign)
1965     // Do this now since selection pass cannot introduce new target
1966     // independent node.
1967     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1968
1969   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1970   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1971   // do even more horrible hack later.
1972   MachineFunction &MF = DAG.getMachineFunction();
1973   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1974   if (AFI->isThumb1OnlyFunction()) {
1975     bool Negate = true;
1976     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1977     if (C) {
1978       uint32_t Val = C->getZExtValue();
1979       if (Val <= 508 && ((Val & 3) == 0))
1980         Negate = false;
1981     }
1982     if (Negate)
1983       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1984   }
1985
1986   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1987   SDValue Ops1[] = { Chain, Size, Align };
1988   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1989   Chain = Res.getValue(1);
1990   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1991                              DAG.getIntPtrConstant(0, true), SDValue());
1992   SDValue Ops2[] = { Res, Chain };
1993   return DAG.getMergeValues(Ops2, 2, dl);
1994 }
1995
1996 SDValue
1997 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1998                                         SDValue &Root, SelectionDAG &DAG,
1999                                         DebugLoc dl) const {
2000   MachineFunction &MF = DAG.getMachineFunction();
2001   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2002
2003   TargetRegisterClass *RC;
2004   if (AFI->isThumb1OnlyFunction())
2005     RC = ARM::tGPRRegisterClass;
2006   else
2007     RC = ARM::GPRRegisterClass;
2008
2009   // Transform the arguments stored in physical registers into virtual ones.
2010   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2011   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2012
2013   SDValue ArgValue2;
2014   if (NextVA.isMemLoc()) {
2015     MachineFrameInfo *MFI = MF.getFrameInfo();
2016     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true, false);
2017
2018     // Create load node to retrieve arguments from the stack.
2019     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2020     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2021                             PseudoSourceValue::getFixedStack(FI), 0,
2022                             false, false, 0);
2023   } else {
2024     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2025     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2026   }
2027
2028   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2029 }
2030
2031 SDValue
2032 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2033                                         CallingConv::ID CallConv, bool isVarArg,
2034                                         const SmallVectorImpl<ISD::InputArg>
2035                                           &Ins,
2036                                         DebugLoc dl, SelectionDAG &DAG,
2037                                         SmallVectorImpl<SDValue> &InVals)
2038                                           const {
2039
2040   MachineFunction &MF = DAG.getMachineFunction();
2041   MachineFrameInfo *MFI = MF.getFrameInfo();
2042
2043   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2044
2045   // Assign locations to all of the incoming arguments.
2046   SmallVector<CCValAssign, 16> ArgLocs;
2047   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2048                  *DAG.getContext());
2049   CCInfo.AnalyzeFormalArguments(Ins,
2050                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2051                                                   isVarArg));
2052
2053   SmallVector<SDValue, 16> ArgValues;
2054
2055   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2056     CCValAssign &VA = ArgLocs[i];
2057
2058     // Arguments stored in registers.
2059     if (VA.isRegLoc()) {
2060       EVT RegVT = VA.getLocVT();
2061
2062       SDValue ArgValue;
2063       if (VA.needsCustom()) {
2064         // f64 and vector types are split up into multiple registers or
2065         // combinations of registers and stack slots.
2066         if (VA.getLocVT() == MVT::v2f64) {
2067           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2068                                                    Chain, DAG, dl);
2069           VA = ArgLocs[++i]; // skip ahead to next loc
2070           SDValue ArgValue2;
2071           if (VA.isMemLoc()) {
2072             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(),
2073                                             true, false);
2074             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2075             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2076                                     PseudoSourceValue::getFixedStack(FI), 0,
2077                                     false, false, 0);
2078           } else {
2079             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2080                                              Chain, DAG, dl);
2081           }
2082           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2083           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2084                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2085           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2086                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2087         } else
2088           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2089
2090       } else {
2091         TargetRegisterClass *RC;
2092
2093         if (RegVT == MVT::f32)
2094           RC = ARM::SPRRegisterClass;
2095         else if (RegVT == MVT::f64)
2096           RC = ARM::DPRRegisterClass;
2097         else if (RegVT == MVT::v2f64)
2098           RC = ARM::QPRRegisterClass;
2099         else if (RegVT == MVT::i32)
2100           RC = (AFI->isThumb1OnlyFunction() ?
2101                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2102         else
2103           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2104
2105         // Transform the arguments in physical registers into virtual ones.
2106         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2107         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2108       }
2109
2110       // If this is an 8 or 16-bit value, it is really passed promoted
2111       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2112       // truncate to the right size.
2113       switch (VA.getLocInfo()) {
2114       default: llvm_unreachable("Unknown loc info!");
2115       case CCValAssign::Full: break;
2116       case CCValAssign::BCvt:
2117         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2118         break;
2119       case CCValAssign::SExt:
2120         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2121                                DAG.getValueType(VA.getValVT()));
2122         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2123         break;
2124       case CCValAssign::ZExt:
2125         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2126                                DAG.getValueType(VA.getValVT()));
2127         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2128         break;
2129       }
2130
2131       InVals.push_back(ArgValue);
2132
2133     } else { // VA.isRegLoc()
2134
2135       // sanity check
2136       assert(VA.isMemLoc());
2137       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2138
2139       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2140       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
2141                                       true, false);
2142
2143       // Create load nodes to retrieve arguments from the stack.
2144       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2145       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2146                                    PseudoSourceValue::getFixedStack(FI), 0,
2147                                    false, false, 0));
2148     }
2149   }
2150
2151   // varargs
2152   if (isVarArg) {
2153     static const unsigned GPRArgRegs[] = {
2154       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2155     };
2156
2157     unsigned NumGPRs = CCInfo.getFirstUnallocated
2158       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2159
2160     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2161     unsigned VARegSize = (4 - NumGPRs) * 4;
2162     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2163     unsigned ArgOffset = CCInfo.getNextStackOffset();
2164     if (VARegSaveSize) {
2165       // If this function is vararg, store any remaining integer argument regs
2166       // to their spots on the stack so that they may be loaded by deferencing
2167       // the result of va_next.
2168       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2169       AFI->setVarArgsFrameIndex(
2170         MFI->CreateFixedObject(VARegSaveSize,
2171                                ArgOffset + VARegSaveSize - VARegSize,
2172                                true, false));
2173       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2174                                       getPointerTy());
2175
2176       SmallVector<SDValue, 4> MemOps;
2177       for (; NumGPRs < 4; ++NumGPRs) {
2178         TargetRegisterClass *RC;
2179         if (AFI->isThumb1OnlyFunction())
2180           RC = ARM::tGPRRegisterClass;
2181         else
2182           RC = ARM::GPRRegisterClass;
2183
2184         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2185         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2186         SDValue Store =
2187           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2188                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2189                0, false, false, 0);
2190         MemOps.push_back(Store);
2191         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2192                           DAG.getConstant(4, getPointerTy()));
2193       }
2194       if (!MemOps.empty())
2195         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2196                             &MemOps[0], MemOps.size());
2197     } else
2198       // This will point to the next argument passed via stack.
2199       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset,
2200                                                        true, false));
2201   }
2202
2203   return Chain;
2204 }
2205
2206 /// isFloatingPointZero - Return true if this is +0.0.
2207 static bool isFloatingPointZero(SDValue Op) {
2208   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2209     return CFP->getValueAPF().isPosZero();
2210   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2211     // Maybe this has already been legalized into the constant pool?
2212     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2213       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2214       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2215         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2216           return CFP->getValueAPF().isPosZero();
2217     }
2218   }
2219   return false;
2220 }
2221
2222 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2223 /// the given operands.
2224 SDValue
2225 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2226                              SDValue &ARMCC, SelectionDAG &DAG,
2227                              DebugLoc dl) const {
2228   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2229     unsigned C = RHSC->getZExtValue();
2230     if (!isLegalICmpImmediate(C)) {
2231       // Constant does not fit, try adjusting it by one?
2232       switch (CC) {
2233       default: break;
2234       case ISD::SETLT:
2235       case ISD::SETGE:
2236         if (isLegalICmpImmediate(C-1)) {
2237           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2238           RHS = DAG.getConstant(C-1, MVT::i32);
2239         }
2240         break;
2241       case ISD::SETULT:
2242       case ISD::SETUGE:
2243         if (C > 0 && isLegalICmpImmediate(C-1)) {
2244           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2245           RHS = DAG.getConstant(C-1, MVT::i32);
2246         }
2247         break;
2248       case ISD::SETLE:
2249       case ISD::SETGT:
2250         if (isLegalICmpImmediate(C+1)) {
2251           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2252           RHS = DAG.getConstant(C+1, MVT::i32);
2253         }
2254         break;
2255       case ISD::SETULE:
2256       case ISD::SETUGT:
2257         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2258           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2259           RHS = DAG.getConstant(C+1, MVT::i32);
2260         }
2261         break;
2262       }
2263     }
2264   }
2265
2266   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2267   ARMISD::NodeType CompareType;
2268   switch (CondCode) {
2269   default:
2270     CompareType = ARMISD::CMP;
2271     break;
2272   case ARMCC::EQ:
2273   case ARMCC::NE:
2274     // Uses only Z Flag
2275     CompareType = ARMISD::CMPZ;
2276     break;
2277   }
2278   ARMCC = DAG.getConstant(CondCode, MVT::i32);
2279   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2280 }
2281
2282 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2283 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2284                          DebugLoc dl) {
2285   SDValue Cmp;
2286   if (!isFloatingPointZero(RHS))
2287     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2288   else
2289     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2290   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2291 }
2292
2293 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2294   EVT VT = Op.getValueType();
2295   SDValue LHS = Op.getOperand(0);
2296   SDValue RHS = Op.getOperand(1);
2297   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2298   SDValue TrueVal = Op.getOperand(2);
2299   SDValue FalseVal = Op.getOperand(3);
2300   DebugLoc dl = Op.getDebugLoc();
2301
2302   if (LHS.getValueType() == MVT::i32) {
2303     SDValue ARMCC;
2304     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2305     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2306     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
2307   }
2308
2309   ARMCC::CondCodes CondCode, CondCode2;
2310   FPCCToARMCC(CC, CondCode, CondCode2);
2311
2312   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
2313   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2314   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2315   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2316                                  ARMCC, CCR, Cmp);
2317   if (CondCode2 != ARMCC::AL) {
2318     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
2319     // FIXME: Needs another CMP because flag can have but one use.
2320     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2321     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2322                          Result, TrueVal, ARMCC2, CCR, Cmp2);
2323   }
2324   return Result;
2325 }
2326
2327 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2328   SDValue  Chain = Op.getOperand(0);
2329   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2330   SDValue    LHS = Op.getOperand(2);
2331   SDValue    RHS = Op.getOperand(3);
2332   SDValue   Dest = Op.getOperand(4);
2333   DebugLoc dl = Op.getDebugLoc();
2334
2335   if (LHS.getValueType() == MVT::i32) {
2336     SDValue ARMCC;
2337     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2338     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2339     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2340                        Chain, Dest, ARMCC, CCR,Cmp);
2341   }
2342
2343   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2344   ARMCC::CondCodes CondCode, CondCode2;
2345   FPCCToARMCC(CC, CondCode, CondCode2);
2346
2347   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2348   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
2349   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2350   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2351   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
2352   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2353   if (CondCode2 != ARMCC::AL) {
2354     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
2355     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
2356     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2357   }
2358   return Res;
2359 }
2360
2361 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2362   SDValue Chain = Op.getOperand(0);
2363   SDValue Table = Op.getOperand(1);
2364   SDValue Index = Op.getOperand(2);
2365   DebugLoc dl = Op.getDebugLoc();
2366
2367   EVT PTy = getPointerTy();
2368   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2369   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2370   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2371   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2372   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2373   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2374   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2375   if (Subtarget->isThumb2()) {
2376     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2377     // which does another jump to the destination. This also makes it easier
2378     // to translate it to TBB / TBH later.
2379     // FIXME: This might not work if the function is extremely large.
2380     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2381                        Addr, Op.getOperand(2), JTI, UId);
2382   }
2383   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2384     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2385                        PseudoSourceValue::getJumpTable(), 0,
2386                        false, false, 0);
2387     Chain = Addr.getValue(1);
2388     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2389     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2390   } else {
2391     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2392                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2393     Chain = Addr.getValue(1);
2394     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2395   }
2396 }
2397
2398 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2399   DebugLoc dl = Op.getDebugLoc();
2400   unsigned Opc;
2401
2402   switch (Op.getOpcode()) {
2403   default:
2404     assert(0 && "Invalid opcode!");
2405   case ISD::FP_TO_SINT:
2406     Opc = ARMISD::FTOSI;
2407     break;
2408   case ISD::FP_TO_UINT:
2409     Opc = ARMISD::FTOUI;
2410     break;
2411   }
2412   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2413   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2414 }
2415
2416 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2417   EVT VT = Op.getValueType();
2418   DebugLoc dl = Op.getDebugLoc();
2419   unsigned Opc;
2420
2421   switch (Op.getOpcode()) {
2422   default:
2423     assert(0 && "Invalid opcode!");
2424   case ISD::SINT_TO_FP:
2425     Opc = ARMISD::SITOF;
2426     break;
2427   case ISD::UINT_TO_FP:
2428     Opc = ARMISD::UITOF;
2429     break;
2430   }
2431
2432   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2433   return DAG.getNode(Opc, dl, VT, Op);
2434 }
2435
2436 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
2437   // Implement fcopysign with a fabs and a conditional fneg.
2438   SDValue Tmp0 = Op.getOperand(0);
2439   SDValue Tmp1 = Op.getOperand(1);
2440   DebugLoc dl = Op.getDebugLoc();
2441   EVT VT = Op.getValueType();
2442   EVT SrcVT = Tmp1.getValueType();
2443   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2444   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG, dl);
2445   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
2446   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2447   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
2448 }
2449
2450 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2451   MachineFunction &MF = DAG.getMachineFunction();
2452   MachineFrameInfo *MFI = MF.getFrameInfo();
2453   MFI->setReturnAddressIsTaken(true);
2454
2455   EVT VT = Op.getValueType();
2456   DebugLoc dl = Op.getDebugLoc();
2457   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2458   if (Depth) {
2459     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2460     SDValue Offset = DAG.getConstant(4, MVT::i32);
2461     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2462                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2463                        NULL, 0, false, false, 0);
2464   }
2465
2466   // Return LR, which contains the return address. Mark it an implicit live-in.
2467   unsigned Reg = MF.addLiveIn(ARM::LR, ARM::GPRRegisterClass);
2468   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2469 }
2470
2471 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2472   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2473   MFI->setFrameAddressIsTaken(true);
2474
2475   EVT VT = Op.getValueType();
2476   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2477   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2478   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2479     ? ARM::R7 : ARM::R11;
2480   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2481   while (Depth--)
2482     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2483                             false, false, 0);
2484   return FrameAddr;
2485 }
2486
2487 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2488 /// expand a bit convert where either the source or destination type is i64 to
2489 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2490 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2491 /// vectors), since the legalizer won't know what to do with that.
2492 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2493   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2494   DebugLoc dl = N->getDebugLoc();
2495   SDValue Op = N->getOperand(0);
2496
2497   // This function is only supposed to be called for i64 types, either as the
2498   // source or destination of the bit convert.
2499   EVT SrcVT = Op.getValueType();
2500   EVT DstVT = N->getValueType(0);
2501   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2502          "ExpandBIT_CONVERT called for non-i64 type");
2503
2504   // Turn i64->f64 into VMOVDRR.
2505   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2506     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2507                              DAG.getConstant(0, MVT::i32));
2508     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2509                              DAG.getConstant(1, MVT::i32));
2510     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2511                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2512   }
2513
2514   // Turn f64->i64 into VMOVRRD.
2515   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2516     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2517                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2518     // Merge the pieces into a single i64 value.
2519     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2520   }
2521
2522   return SDValue();
2523 }
2524
2525 /// getZeroVector - Returns a vector of specified type with all zero elements.
2526 ///
2527 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2528   assert(VT.isVector() && "Expected a vector type");
2529
2530   // Zero vectors are used to represent vector negation and in those cases
2531   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2532   // not support i64 elements, so sometimes the zero vectors will need to be
2533   // explicitly constructed.  For those cases, and potentially other uses in
2534   // the future, always build zero vectors as <16 x i8> or <8 x i8> bitcasted
2535   // to their dest type.  This ensures they get CSE'd.
2536   SDValue Vec;
2537   SDValue Cst = DAG.getTargetConstant(0, MVT::i8);
2538   SmallVector<SDValue, 8> Ops;
2539   MVT TVT;
2540
2541   if (VT.getSizeInBits() == 64) {
2542     Ops.assign(8, Cst); TVT = MVT::v8i8;
2543   } else {
2544     Ops.assign(16, Cst); TVT = MVT::v16i8;
2545   }
2546   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2547
2548   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2549 }
2550
2551 /// getOnesVector - Returns a vector of specified type with all bits set.
2552 ///
2553 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2554   assert(VT.isVector() && "Expected a vector type");
2555
2556   // Always build ones vectors as <16 x i8> or <8 x i8> bitcasted to their
2557   // dest type. This ensures they get CSE'd.
2558   SDValue Vec;
2559   SDValue Cst = DAG.getTargetConstant(0xFF, MVT::i8);
2560   SmallVector<SDValue, 8> Ops;
2561   MVT TVT;
2562
2563   if (VT.getSizeInBits() == 64) {
2564     Ops.assign(8, Cst); TVT = MVT::v8i8;
2565   } else {
2566     Ops.assign(16, Cst); TVT = MVT::v16i8;
2567   }
2568   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2569
2570   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2571 }
2572
2573 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2574 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2575 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2576                                                 SelectionDAG &DAG) const {
2577   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2578   EVT VT = Op.getValueType();
2579   unsigned VTBits = VT.getSizeInBits();
2580   DebugLoc dl = Op.getDebugLoc();
2581   SDValue ShOpLo = Op.getOperand(0);
2582   SDValue ShOpHi = Op.getOperand(1);
2583   SDValue ShAmt  = Op.getOperand(2);
2584   SDValue ARMCC;
2585   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2586
2587   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2588
2589   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2590                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2591   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2592   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2593                                    DAG.getConstant(VTBits, MVT::i32));
2594   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2595   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2596   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2597
2598   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2599   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2600                           ARMCC, DAG, dl);
2601   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2602   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC,
2603                            CCR, Cmp);
2604
2605   SDValue Ops[2] = { Lo, Hi };
2606   return DAG.getMergeValues(Ops, 2, dl);
2607 }
2608
2609 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2610 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2611 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2612                                                SelectionDAG &DAG) const {
2613   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2614   EVT VT = Op.getValueType();
2615   unsigned VTBits = VT.getSizeInBits();
2616   DebugLoc dl = Op.getDebugLoc();
2617   SDValue ShOpLo = Op.getOperand(0);
2618   SDValue ShOpHi = Op.getOperand(1);
2619   SDValue ShAmt  = Op.getOperand(2);
2620   SDValue ARMCC;
2621
2622   assert(Op.getOpcode() == ISD::SHL_PARTS);
2623   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2624                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2625   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2626   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2627                                    DAG.getConstant(VTBits, MVT::i32));
2628   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2629   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2630
2631   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2632   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2633   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2634                           ARMCC, DAG, dl);
2635   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2636   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMCC,
2637                            CCR, Cmp);
2638
2639   SDValue Ops[2] = { Lo, Hi };
2640   return DAG.getMergeValues(Ops, 2, dl);
2641 }
2642
2643 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2644                          const ARMSubtarget *ST) {
2645   EVT VT = N->getValueType(0);
2646   DebugLoc dl = N->getDebugLoc();
2647
2648   if (!ST->hasV6T2Ops())
2649     return SDValue();
2650
2651   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2652   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2653 }
2654
2655 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2656                           const ARMSubtarget *ST) {
2657   EVT VT = N->getValueType(0);
2658   DebugLoc dl = N->getDebugLoc();
2659
2660   // Lower vector shifts on NEON to use VSHL.
2661   if (VT.isVector()) {
2662     assert(ST->hasNEON() && "unexpected vector shift");
2663
2664     // Left shifts translate directly to the vshiftu intrinsic.
2665     if (N->getOpcode() == ISD::SHL)
2666       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2667                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2668                          N->getOperand(0), N->getOperand(1));
2669
2670     assert((N->getOpcode() == ISD::SRA ||
2671             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2672
2673     // NEON uses the same intrinsics for both left and right shifts.  For
2674     // right shifts, the shift amounts are negative, so negate the vector of
2675     // shift amounts.
2676     EVT ShiftVT = N->getOperand(1).getValueType();
2677     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2678                                        getZeroVector(ShiftVT, DAG, dl),
2679                                        N->getOperand(1));
2680     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2681                                Intrinsic::arm_neon_vshifts :
2682                                Intrinsic::arm_neon_vshiftu);
2683     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2684                        DAG.getConstant(vshiftInt, MVT::i32),
2685                        N->getOperand(0), NegatedCount);
2686   }
2687
2688   // We can get here for a node like i32 = ISD::SHL i32, i64
2689   if (VT != MVT::i64)
2690     return SDValue();
2691
2692   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2693          "Unknown shift to lower!");
2694
2695   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2696   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2697       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2698     return SDValue();
2699
2700   // If we are in thumb mode, we don't have RRX.
2701   if (ST->isThumb1Only()) return SDValue();
2702
2703   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2704   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2705                            DAG.getConstant(0, MVT::i32));
2706   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2707                            DAG.getConstant(1, MVT::i32));
2708
2709   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2710   // captures the result into a carry flag.
2711   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2712   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2713
2714   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2715   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2716
2717   // Merge the pieces into a single i64 value.
2718  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2719 }
2720
2721 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2722   SDValue TmpOp0, TmpOp1;
2723   bool Invert = false;
2724   bool Swap = false;
2725   unsigned Opc = 0;
2726
2727   SDValue Op0 = Op.getOperand(0);
2728   SDValue Op1 = Op.getOperand(1);
2729   SDValue CC = Op.getOperand(2);
2730   EVT VT = Op.getValueType();
2731   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2732   DebugLoc dl = Op.getDebugLoc();
2733
2734   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2735     switch (SetCCOpcode) {
2736     default: llvm_unreachable("Illegal FP comparison"); break;
2737     case ISD::SETUNE:
2738     case ISD::SETNE:  Invert = true; // Fallthrough
2739     case ISD::SETOEQ:
2740     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2741     case ISD::SETOLT:
2742     case ISD::SETLT: Swap = true; // Fallthrough
2743     case ISD::SETOGT:
2744     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2745     case ISD::SETOLE:
2746     case ISD::SETLE:  Swap = true; // Fallthrough
2747     case ISD::SETOGE:
2748     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2749     case ISD::SETUGE: Swap = true; // Fallthrough
2750     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2751     case ISD::SETUGT: Swap = true; // Fallthrough
2752     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2753     case ISD::SETUEQ: Invert = true; // Fallthrough
2754     case ISD::SETONE:
2755       // Expand this to (OLT | OGT).
2756       TmpOp0 = Op0;
2757       TmpOp1 = Op1;
2758       Opc = ISD::OR;
2759       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2760       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2761       break;
2762     case ISD::SETUO: Invert = true; // Fallthrough
2763     case ISD::SETO:
2764       // Expand this to (OLT | OGE).
2765       TmpOp0 = Op0;
2766       TmpOp1 = Op1;
2767       Opc = ISD::OR;
2768       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2769       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2770       break;
2771     }
2772   } else {
2773     // Integer comparisons.
2774     switch (SetCCOpcode) {
2775     default: llvm_unreachable("Illegal integer comparison"); break;
2776     case ISD::SETNE:  Invert = true;
2777     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2778     case ISD::SETLT:  Swap = true;
2779     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2780     case ISD::SETLE:  Swap = true;
2781     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2782     case ISD::SETULT: Swap = true;
2783     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2784     case ISD::SETULE: Swap = true;
2785     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2786     }
2787
2788     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2789     if (Opc == ARMISD::VCEQ) {
2790
2791       SDValue AndOp;
2792       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2793         AndOp = Op0;
2794       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2795         AndOp = Op1;
2796
2797       // Ignore bitconvert.
2798       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2799         AndOp = AndOp.getOperand(0);
2800
2801       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2802         Opc = ARMISD::VTST;
2803         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2804         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2805         Invert = !Invert;
2806       }
2807     }
2808   }
2809
2810   if (Swap)
2811     std::swap(Op0, Op1);
2812
2813   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2814
2815   if (Invert)
2816     Result = DAG.getNOT(dl, Result, VT);
2817
2818   return Result;
2819 }
2820
2821 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2822 /// valid vector constant for a NEON instruction with a "modified immediate"
2823 /// operand (e.g., VMOV).  If so, return either the constant being
2824 /// splatted or the encoded value, depending on the DoEncode parameter.  The
2825 /// format of the encoded value is: bit12=Op, bits11-8=Cmode,
2826 /// bits7-0=Immediate.
2827 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2828                                  unsigned SplatBitSize, SelectionDAG &DAG,
2829                                  bool isVMOV, bool DoEncode) {
2830   unsigned Op, Cmode, Imm;
2831   EVT VT;
2832
2833   // SplatBitSize is set to the smallest size that splats the vector, so a
2834   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2835   // immediate instructions others than VMOV do not support the 8-bit encoding
2836   // of a zero vector, and the default encoding of zero is supposed to be the
2837   // 32-bit version.
2838   if (SplatBits == 0)
2839     SplatBitSize = 32;
2840
2841   Op = 0;
2842   switch (SplatBitSize) {
2843   case 8:
2844     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2845     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2846     Cmode = 0xe;
2847     Imm = SplatBits;
2848     VT = MVT::i8;
2849     break;
2850
2851   case 16:
2852     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2853     VT = MVT::i16;
2854     if ((SplatBits & ~0xff) == 0) {
2855       // Value = 0x00nn: Op=x, Cmode=100x.
2856       Cmode = 0x8;
2857       Imm = SplatBits;
2858       break;
2859     }
2860     if ((SplatBits & ~0xff00) == 0) {
2861       // Value = 0xnn00: Op=x, Cmode=101x.
2862       Cmode = 0xa;
2863       Imm = SplatBits >> 8;
2864       break;
2865     }
2866     return SDValue();
2867
2868   case 32:
2869     // NEON's 32-bit VMOV supports splat values where:
2870     // * only one byte is nonzero, or
2871     // * the least significant byte is 0xff and the second byte is nonzero, or
2872     // * the least significant 2 bytes are 0xff and the third is nonzero.
2873     VT = MVT::i32;
2874     if ((SplatBits & ~0xff) == 0) {
2875       // Value = 0x000000nn: Op=x, Cmode=000x.
2876       Cmode = 0;
2877       Imm = SplatBits;
2878       break;
2879     }
2880     if ((SplatBits & ~0xff00) == 0) {
2881       // Value = 0x0000nn00: Op=x, Cmode=001x.
2882       Cmode = 0x2;
2883       Imm = SplatBits >> 8;
2884       break;
2885     }
2886     if ((SplatBits & ~0xff0000) == 0) {
2887       // Value = 0x00nn0000: Op=x, Cmode=010x.
2888       Cmode = 0x4;
2889       Imm = SplatBits >> 16;
2890       break;
2891     }
2892     if ((SplatBits & ~0xff000000) == 0) {
2893       // Value = 0xnn000000: Op=x, Cmode=011x.
2894       Cmode = 0x6;
2895       Imm = SplatBits >> 24;
2896       break;
2897     }
2898
2899     if ((SplatBits & ~0xffff) == 0 &&
2900         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2901       // Value = 0x0000nnff: Op=x, Cmode=1100.
2902       Cmode = 0xc;
2903       Imm = SplatBits >> 8;
2904       SplatBits |= 0xff;
2905       break;
2906     }
2907
2908     if ((SplatBits & ~0xffffff) == 0 &&
2909         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
2910       // Value = 0x00nnffff: Op=x, Cmode=1101.
2911       Cmode = 0xd;
2912       Imm = SplatBits >> 16;
2913       SplatBits |= 0xffff;
2914       break;
2915     }
2916
2917     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2918     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2919     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2920     // and fall through here to test for a valid 64-bit splat.  But, then the
2921     // caller would also need to check and handle the change in size.
2922     return SDValue();
2923
2924   case 64: {
2925     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2926     if (!isVMOV)
2927       return SDValue();
2928     uint64_t BitMask = 0xff;
2929     uint64_t Val = 0;
2930     unsigned ImmMask = 1;
2931     Imm = 0;
2932     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2933       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
2934         Val |= BitMask;
2935         Imm |= ImmMask;
2936       } else if ((SplatBits & BitMask) != 0) {
2937         return SDValue();
2938       }
2939       BitMask <<= 8;
2940       ImmMask <<= 1;
2941     }
2942     // Op=1, Cmode=1110.
2943     Op = 1;
2944     Cmode = 0xe;
2945     SplatBits = Val;
2946     VT = MVT::i64;
2947     break;
2948   }
2949
2950   default:
2951     llvm_unreachable("unexpected size for isNEONModifiedImm");
2952     return SDValue();
2953   }
2954
2955   if (DoEncode)
2956     return DAG.getTargetConstant((Op << 12) | (Cmode << 8) | Imm, MVT::i32);
2957   return DAG.getTargetConstant(SplatBits, VT);
2958 }
2959
2960
2961 /// getNEONModImm - If this is a valid vector constant for a NEON instruction
2962 /// with a "modified immediate" operand (e.g., VMOV) of the specified element
2963 /// size, return the encoded value for that immediate.  The ByteSize field
2964 /// indicates the number of bytes of each element [1248].
2965 SDValue ARM::getNEONModImm(SDNode *N, unsigned ByteSize, bool isVMOV,
2966                            SelectionDAG &DAG) {
2967   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
2968   APInt SplatBits, SplatUndef;
2969   unsigned SplatBitSize;
2970   bool HasAnyUndefs;
2971   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
2972                                       HasAnyUndefs, ByteSize * 8))
2973     return SDValue();
2974
2975   if (SplatBitSize > ByteSize * 8)
2976     return SDValue();
2977
2978   return isNEONModifiedImm(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
2979                            SplatBitSize, DAG, isVMOV, true);
2980 }
2981
2982 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
2983                        bool &ReverseVEXT, unsigned &Imm) {
2984   unsigned NumElts = VT.getVectorNumElements();
2985   ReverseVEXT = false;
2986   Imm = M[0];
2987
2988   // If this is a VEXT shuffle, the immediate value is the index of the first
2989   // element.  The other shuffle indices must be the successive elements after
2990   // the first one.
2991   unsigned ExpectedElt = Imm;
2992   for (unsigned i = 1; i < NumElts; ++i) {
2993     // Increment the expected index.  If it wraps around, it may still be
2994     // a VEXT but the source vectors must be swapped.
2995     ExpectedElt += 1;
2996     if (ExpectedElt == NumElts * 2) {
2997       ExpectedElt = 0;
2998       ReverseVEXT = true;
2999     }
3000
3001     if (ExpectedElt != static_cast<unsigned>(M[i]))
3002       return false;
3003   }
3004
3005   // Adjust the index value if the source operands will be swapped.
3006   if (ReverseVEXT)
3007     Imm -= NumElts;
3008
3009   return true;
3010 }
3011
3012 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3013 /// instruction with the specified blocksize.  (The order of the elements
3014 /// within each block of the vector is reversed.)
3015 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3016                        unsigned BlockSize) {
3017   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3018          "Only possible block sizes for VREV are: 16, 32, 64");
3019
3020   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3021   if (EltSz == 64)
3022     return false;
3023
3024   unsigned NumElts = VT.getVectorNumElements();
3025   unsigned BlockElts = M[0] + 1;
3026
3027   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3028     return false;
3029
3030   for (unsigned i = 0; i < NumElts; ++i) {
3031     if ((unsigned) M[i] !=
3032         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3033       return false;
3034   }
3035
3036   return true;
3037 }
3038
3039 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3040                        unsigned &WhichResult) {
3041   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3042   if (EltSz == 64)
3043     return false;
3044
3045   unsigned NumElts = VT.getVectorNumElements();
3046   WhichResult = (M[0] == 0 ? 0 : 1);
3047   for (unsigned i = 0; i < NumElts; i += 2) {
3048     if ((unsigned) M[i] != i + WhichResult ||
3049         (unsigned) M[i+1] != i + NumElts + WhichResult)
3050       return false;
3051   }
3052   return true;
3053 }
3054
3055 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3056 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3057 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3058 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3059                                 unsigned &WhichResult) {
3060   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3061   if (EltSz == 64)
3062     return false;
3063
3064   unsigned NumElts = VT.getVectorNumElements();
3065   WhichResult = (M[0] == 0 ? 0 : 1);
3066   for (unsigned i = 0; i < NumElts; i += 2) {
3067     if ((unsigned) M[i] != i + WhichResult ||
3068         (unsigned) M[i+1] != i + WhichResult)
3069       return false;
3070   }
3071   return true;
3072 }
3073
3074 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3075                        unsigned &WhichResult) {
3076   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3077   if (EltSz == 64)
3078     return false;
3079
3080   unsigned NumElts = VT.getVectorNumElements();
3081   WhichResult = (M[0] == 0 ? 0 : 1);
3082   for (unsigned i = 0; i != NumElts; ++i) {
3083     if ((unsigned) M[i] != 2 * i + WhichResult)
3084       return false;
3085   }
3086
3087   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3088   if (VT.is64BitVector() && EltSz == 32)
3089     return false;
3090
3091   return true;
3092 }
3093
3094 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3095 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3096 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3097 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3098                                 unsigned &WhichResult) {
3099   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3100   if (EltSz == 64)
3101     return false;
3102
3103   unsigned Half = VT.getVectorNumElements() / 2;
3104   WhichResult = (M[0] == 0 ? 0 : 1);
3105   for (unsigned j = 0; j != 2; ++j) {
3106     unsigned Idx = WhichResult;
3107     for (unsigned i = 0; i != Half; ++i) {
3108       if ((unsigned) M[i + j * Half] != Idx)
3109         return false;
3110       Idx += 2;
3111     }
3112   }
3113
3114   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3115   if (VT.is64BitVector() && EltSz == 32)
3116     return false;
3117
3118   return true;
3119 }
3120
3121 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3122                        unsigned &WhichResult) {
3123   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3124   if (EltSz == 64)
3125     return false;
3126
3127   unsigned NumElts = VT.getVectorNumElements();
3128   WhichResult = (M[0] == 0 ? 0 : 1);
3129   unsigned Idx = WhichResult * NumElts / 2;
3130   for (unsigned i = 0; i != NumElts; i += 2) {
3131     if ((unsigned) M[i] != Idx ||
3132         (unsigned) M[i+1] != Idx + NumElts)
3133       return false;
3134     Idx += 1;
3135   }
3136
3137   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3138   if (VT.is64BitVector() && EltSz == 32)
3139     return false;
3140
3141   return true;
3142 }
3143
3144 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3145 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3146 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3147 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3148                                 unsigned &WhichResult) {
3149   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3150   if (EltSz == 64)
3151     return false;
3152
3153   unsigned NumElts = VT.getVectorNumElements();
3154   WhichResult = (M[0] == 0 ? 0 : 1);
3155   unsigned Idx = WhichResult * NumElts / 2;
3156   for (unsigned i = 0; i != NumElts; i += 2) {
3157     if ((unsigned) M[i] != Idx ||
3158         (unsigned) M[i+1] != Idx)
3159       return false;
3160     Idx += 1;
3161   }
3162
3163   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3164   if (VT.is64BitVector() && EltSz == 32)
3165     return false;
3166
3167   return true;
3168 }
3169
3170
3171 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3172   // Canonicalize all-zeros and all-ones vectors.
3173   ConstantSDNode *ConstVal = cast<ConstantSDNode>(Val.getNode());
3174   if (ConstVal->isNullValue())
3175     return getZeroVector(VT, DAG, dl);
3176   if (ConstVal->isAllOnesValue())
3177     return getOnesVector(VT, DAG, dl);
3178
3179   EVT CanonicalVT;
3180   if (VT.is64BitVector()) {
3181     switch (Val.getValueType().getSizeInBits()) {
3182     case 8:  CanonicalVT = MVT::v8i8; break;
3183     case 16: CanonicalVT = MVT::v4i16; break;
3184     case 32: CanonicalVT = MVT::v2i32; break;
3185     case 64: CanonicalVT = MVT::v1i64; break;
3186     default: llvm_unreachable("unexpected splat element type"); break;
3187     }
3188   } else {
3189     assert(VT.is128BitVector() && "unknown splat vector size");
3190     switch (Val.getValueType().getSizeInBits()) {
3191     case 8:  CanonicalVT = MVT::v16i8; break;
3192     case 16: CanonicalVT = MVT::v8i16; break;
3193     case 32: CanonicalVT = MVT::v4i32; break;
3194     case 64: CanonicalVT = MVT::v2i64; break;
3195     default: llvm_unreachable("unexpected splat element type"); break;
3196     }
3197   }
3198
3199   // Build a canonical splat for this value.
3200   SmallVector<SDValue, 8> Ops;
3201   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
3202   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
3203                             Ops.size());
3204   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
3205 }
3206
3207 // If this is a case we can't handle, return null and let the default
3208 // expansion code take care of it.
3209 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3210   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3211   DebugLoc dl = Op.getDebugLoc();
3212   EVT VT = Op.getValueType();
3213
3214   APInt SplatBits, SplatUndef;
3215   unsigned SplatBitSize;
3216   bool HasAnyUndefs;
3217   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3218     if (SplatBitSize <= 64) {
3219       // Check if an immediate VMOV works.
3220       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3221                                       SplatUndef.getZExtValue(),
3222                                       SplatBitSize, DAG, true, false);
3223       if (Val.getNode())
3224         return BuildSplat(Val, VT, DAG, dl);
3225     }
3226   }
3227
3228   // Scan through the operands to see if only one value is used.
3229   unsigned NumElts = VT.getVectorNumElements();
3230   bool isOnlyLowElement = true;
3231   bool usesOnlyOneValue = true;
3232   bool isConstant = true;
3233   SDValue Value;
3234   for (unsigned i = 0; i < NumElts; ++i) {
3235     SDValue V = Op.getOperand(i);
3236     if (V.getOpcode() == ISD::UNDEF)
3237       continue;
3238     if (i > 0)
3239       isOnlyLowElement = false;
3240     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3241       isConstant = false;
3242
3243     if (!Value.getNode())
3244       Value = V;
3245     else if (V != Value)
3246       usesOnlyOneValue = false;
3247   }
3248
3249   if (!Value.getNode())
3250     return DAG.getUNDEF(VT);
3251
3252   if (isOnlyLowElement)
3253     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3254
3255   // If all elements are constants, fall back to the default expansion, which
3256   // will generate a load from the constant pool.
3257   if (isConstant)
3258     return SDValue();
3259
3260   // Use VDUP for non-constant splats.
3261   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3262   if (usesOnlyOneValue && EltSize <= 32)
3263     return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3264
3265   // Vectors with 32- or 64-bit elements can be built by directly assigning
3266   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3267   // will be legalized.
3268   if (EltSize >= 32) {
3269     // Do the expansion with floating-point types, since that is what the VFP
3270     // registers are defined to use, and since i64 is not legal.
3271     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3272     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3273     SmallVector<SDValue, 8> Ops;
3274     for (unsigned i = 0; i < NumElts; ++i)
3275       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3276     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3277     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3278   }
3279
3280   return SDValue();
3281 }
3282
3283 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3284 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3285 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3286 /// are assumed to be legal.
3287 bool
3288 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3289                                       EVT VT) const {
3290   if (VT.getVectorNumElements() == 4 &&
3291       (VT.is128BitVector() || VT.is64BitVector())) {
3292     unsigned PFIndexes[4];
3293     for (unsigned i = 0; i != 4; ++i) {
3294       if (M[i] < 0)
3295         PFIndexes[i] = 8;
3296       else
3297         PFIndexes[i] = M[i];
3298     }
3299
3300     // Compute the index in the perfect shuffle table.
3301     unsigned PFTableIndex =
3302       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3303     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3304     unsigned Cost = (PFEntry >> 30);
3305
3306     if (Cost <= 4)
3307       return true;
3308   }
3309
3310   bool ReverseVEXT;
3311   unsigned Imm, WhichResult;
3312
3313   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3314   return (EltSize >= 32 ||
3315           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3316           isVREVMask(M, VT, 64) ||
3317           isVREVMask(M, VT, 32) ||
3318           isVREVMask(M, VT, 16) ||
3319           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3320           isVTRNMask(M, VT, WhichResult) ||
3321           isVUZPMask(M, VT, WhichResult) ||
3322           isVZIPMask(M, VT, WhichResult) ||
3323           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3324           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3325           isVZIP_v_undef_Mask(M, VT, WhichResult));
3326 }
3327
3328 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3329 /// the specified operations to build the shuffle.
3330 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3331                                       SDValue RHS, SelectionDAG &DAG,
3332                                       DebugLoc dl) {
3333   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3334   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3335   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3336
3337   enum {
3338     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3339     OP_VREV,
3340     OP_VDUP0,
3341     OP_VDUP1,
3342     OP_VDUP2,
3343     OP_VDUP3,
3344     OP_VEXT1,
3345     OP_VEXT2,
3346     OP_VEXT3,
3347     OP_VUZPL, // VUZP, left result
3348     OP_VUZPR, // VUZP, right result
3349     OP_VZIPL, // VZIP, left result
3350     OP_VZIPR, // VZIP, right result
3351     OP_VTRNL, // VTRN, left result
3352     OP_VTRNR  // VTRN, right result
3353   };
3354
3355   if (OpNum == OP_COPY) {
3356     if (LHSID == (1*9+2)*9+3) return LHS;
3357     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3358     return RHS;
3359   }
3360
3361   SDValue OpLHS, OpRHS;
3362   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3363   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3364   EVT VT = OpLHS.getValueType();
3365
3366   switch (OpNum) {
3367   default: llvm_unreachable("Unknown shuffle opcode!");
3368   case OP_VREV:
3369     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3370   case OP_VDUP0:
3371   case OP_VDUP1:
3372   case OP_VDUP2:
3373   case OP_VDUP3:
3374     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3375                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3376   case OP_VEXT1:
3377   case OP_VEXT2:
3378   case OP_VEXT3:
3379     return DAG.getNode(ARMISD::VEXT, dl, VT,
3380                        OpLHS, OpRHS,
3381                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3382   case OP_VUZPL:
3383   case OP_VUZPR:
3384     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3385                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3386   case OP_VZIPL:
3387   case OP_VZIPR:
3388     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3389                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3390   case OP_VTRNL:
3391   case OP_VTRNR:
3392     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3393                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3394   }
3395 }
3396
3397 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3398   SDValue V1 = Op.getOperand(0);
3399   SDValue V2 = Op.getOperand(1);
3400   DebugLoc dl = Op.getDebugLoc();
3401   EVT VT = Op.getValueType();
3402   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3403   SmallVector<int, 8> ShuffleMask;
3404
3405   // Convert shuffles that are directly supported on NEON to target-specific
3406   // DAG nodes, instead of keeping them as shuffles and matching them again
3407   // during code selection.  This is more efficient and avoids the possibility
3408   // of inconsistencies between legalization and selection.
3409   // FIXME: floating-point vectors should be canonicalized to integer vectors
3410   // of the same time so that they get CSEd properly.
3411   SVN->getMask(ShuffleMask);
3412
3413   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3414   if (EltSize <= 32) {
3415     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3416       int Lane = SVN->getSplatIndex();
3417       // If this is undef splat, generate it via "just" vdup, if possible.
3418       if (Lane == -1) Lane = 0;
3419
3420       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3421         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3422       }
3423       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3424                          DAG.getConstant(Lane, MVT::i32));
3425     }
3426
3427     bool ReverseVEXT;
3428     unsigned Imm;
3429     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3430       if (ReverseVEXT)
3431         std::swap(V1, V2);
3432       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3433                          DAG.getConstant(Imm, MVT::i32));
3434     }
3435
3436     if (isVREVMask(ShuffleMask, VT, 64))
3437       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3438     if (isVREVMask(ShuffleMask, VT, 32))
3439       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3440     if (isVREVMask(ShuffleMask, VT, 16))
3441       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3442
3443     // Check for Neon shuffles that modify both input vectors in place.
3444     // If both results are used, i.e., if there are two shuffles with the same
3445     // source operands and with masks corresponding to both results of one of
3446     // these operations, DAG memoization will ensure that a single node is
3447     // used for both shuffles.
3448     unsigned WhichResult;
3449     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3450       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3451                          V1, V2).getValue(WhichResult);
3452     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3453       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3454                          V1, V2).getValue(WhichResult);
3455     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3456       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3457                          V1, V2).getValue(WhichResult);
3458
3459     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3460       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3461                          V1, V1).getValue(WhichResult);
3462     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3463       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3464                          V1, V1).getValue(WhichResult);
3465     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3466       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3467                          V1, V1).getValue(WhichResult);
3468   }
3469
3470   // If the shuffle is not directly supported and it has 4 elements, use
3471   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3472   unsigned NumElts = VT.getVectorNumElements();
3473   if (NumElts == 4) {
3474     unsigned PFIndexes[4];
3475     for (unsigned i = 0; i != 4; ++i) {
3476       if (ShuffleMask[i] < 0)
3477         PFIndexes[i] = 8;
3478       else
3479         PFIndexes[i] = ShuffleMask[i];
3480     }
3481
3482     // Compute the index in the perfect shuffle table.
3483     unsigned PFTableIndex =
3484       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3485     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3486     unsigned Cost = (PFEntry >> 30);
3487
3488     if (Cost <= 4)
3489       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3490   }
3491
3492   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3493   if (EltSize >= 32) {
3494     // Do the expansion with floating-point types, since that is what the VFP
3495     // registers are defined to use, and since i64 is not legal.
3496     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3497     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3498     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3499     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3500     SmallVector<SDValue, 8> Ops;
3501     for (unsigned i = 0; i < NumElts; ++i) {
3502       if (ShuffleMask[i] < 0)
3503         Ops.push_back(DAG.getUNDEF(EltVT));
3504       else
3505         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3506                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3507                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3508                                                   MVT::i32)));
3509     }
3510     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3511     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3512   }
3513
3514   return SDValue();
3515 }
3516
3517 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3518   EVT VT = Op.getValueType();
3519   DebugLoc dl = Op.getDebugLoc();
3520   SDValue Vec = Op.getOperand(0);
3521   SDValue Lane = Op.getOperand(1);
3522   assert(VT == MVT::i32 &&
3523          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3524          "unexpected type for custom-lowering vector extract");
3525   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3526 }
3527
3528 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3529   // The only time a CONCAT_VECTORS operation can have legal types is when
3530   // two 64-bit vectors are concatenated to a 128-bit vector.
3531   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3532          "unexpected CONCAT_VECTORS");
3533   DebugLoc dl = Op.getDebugLoc();
3534   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3535   SDValue Op0 = Op.getOperand(0);
3536   SDValue Op1 = Op.getOperand(1);
3537   if (Op0.getOpcode() != ISD::UNDEF)
3538     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3539                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3540                       DAG.getIntPtrConstant(0));
3541   if (Op1.getOpcode() != ISD::UNDEF)
3542     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3543                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3544                       DAG.getIntPtrConstant(1));
3545   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3546 }
3547
3548 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3549   switch (Op.getOpcode()) {
3550   default: llvm_unreachable("Don't know how to custom lower this!");
3551   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3552   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3553   case ISD::GlobalAddress:
3554     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3555       LowerGlobalAddressELF(Op, DAG);
3556   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3557   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3558   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3559   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3560   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
3561   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3562   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3563   case ISD::SINT_TO_FP:
3564   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3565   case ISD::FP_TO_SINT:
3566   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3567   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3568   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3569   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3570   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3571   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3572   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3573   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3574                                                                Subtarget);
3575   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3576   case ISD::SHL:
3577   case ISD::SRL:
3578   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3579   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3580   case ISD::SRL_PARTS:
3581   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3582   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3583   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3584   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
3585   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3586   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3587   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3588   }
3589   return SDValue();
3590 }
3591
3592 /// ReplaceNodeResults - Replace the results of node with an illegal result
3593 /// type with new values built out of custom code.
3594 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3595                                            SmallVectorImpl<SDValue>&Results,
3596                                            SelectionDAG &DAG) const {
3597   SDValue Res;
3598   switch (N->getOpcode()) {
3599   default:
3600     llvm_unreachable("Don't know how to custom expand this!");
3601     break;
3602   case ISD::BIT_CONVERT:
3603     Res = ExpandBIT_CONVERT(N, DAG);
3604     break;
3605   case ISD::SRL:
3606   case ISD::SRA:
3607     Res = LowerShift(N, DAG, Subtarget);
3608     break;
3609   }
3610   if (Res.getNode())
3611     Results.push_back(Res);
3612 }
3613
3614 //===----------------------------------------------------------------------===//
3615 //                           ARM Scheduler Hooks
3616 //===----------------------------------------------------------------------===//
3617
3618 MachineBasicBlock *
3619 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3620                                      MachineBasicBlock *BB,
3621                                      unsigned Size) const {
3622   unsigned dest    = MI->getOperand(0).getReg();
3623   unsigned ptr     = MI->getOperand(1).getReg();
3624   unsigned oldval  = MI->getOperand(2).getReg();
3625   unsigned newval  = MI->getOperand(3).getReg();
3626   unsigned scratch = BB->getParent()->getRegInfo()
3627     .createVirtualRegister(ARM::GPRRegisterClass);
3628   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3629   DebugLoc dl = MI->getDebugLoc();
3630   bool isThumb2 = Subtarget->isThumb2();
3631
3632   unsigned ldrOpc, strOpc;
3633   switch (Size) {
3634   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3635   case 1:
3636     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3637     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3638     break;
3639   case 2:
3640     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3641     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3642     break;
3643   case 4:
3644     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3645     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3646     break;
3647   }
3648
3649   MachineFunction *MF = BB->getParent();
3650   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3651   MachineFunction::iterator It = BB;
3652   ++It; // insert the new blocks after the current block
3653
3654   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3655   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3656   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3657   MF->insert(It, loop1MBB);
3658   MF->insert(It, loop2MBB);
3659   MF->insert(It, exitMBB);
3660   exitMBB->transferSuccessors(BB);
3661
3662   //  thisMBB:
3663   //   ...
3664   //   fallthrough --> loop1MBB
3665   BB->addSuccessor(loop1MBB);
3666
3667   // loop1MBB:
3668   //   ldrex dest, [ptr]
3669   //   cmp dest, oldval
3670   //   bne exitMBB
3671   BB = loop1MBB;
3672   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3673   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3674                  .addReg(dest).addReg(oldval));
3675   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3676     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3677   BB->addSuccessor(loop2MBB);
3678   BB->addSuccessor(exitMBB);
3679
3680   // loop2MBB:
3681   //   strex scratch, newval, [ptr]
3682   //   cmp scratch, #0
3683   //   bne loop1MBB
3684   BB = loop2MBB;
3685   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3686                  .addReg(ptr));
3687   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3688                  .addReg(scratch).addImm(0));
3689   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3690     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3691   BB->addSuccessor(loop1MBB);
3692   BB->addSuccessor(exitMBB);
3693
3694   //  exitMBB:
3695   //   ...
3696   BB = exitMBB;
3697
3698   MF->DeleteMachineInstr(MI);   // The instruction is gone now.
3699
3700   return BB;
3701 }
3702
3703 MachineBasicBlock *
3704 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3705                                     unsigned Size, unsigned BinOpcode) const {
3706   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3707   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3708
3709   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3710   MachineFunction *MF = BB->getParent();
3711   MachineFunction::iterator It = BB;
3712   ++It;
3713
3714   unsigned dest = MI->getOperand(0).getReg();
3715   unsigned ptr = MI->getOperand(1).getReg();
3716   unsigned incr = MI->getOperand(2).getReg();
3717   DebugLoc dl = MI->getDebugLoc();
3718
3719   bool isThumb2 = Subtarget->isThumb2();
3720   unsigned ldrOpc, strOpc;
3721   switch (Size) {
3722   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3723   case 1:
3724     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3725     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3726     break;
3727   case 2:
3728     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3729     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3730     break;
3731   case 4:
3732     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3733     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3734     break;
3735   }
3736
3737   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3738   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3739   MF->insert(It, loopMBB);
3740   MF->insert(It, exitMBB);
3741   exitMBB->transferSuccessors(BB);
3742
3743   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3744   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3745   unsigned scratch2 = (!BinOpcode) ? incr :
3746     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3747
3748   //  thisMBB:
3749   //   ...
3750   //   fallthrough --> loopMBB
3751   BB->addSuccessor(loopMBB);
3752
3753   //  loopMBB:
3754   //   ldrex dest, ptr
3755   //   <binop> scratch2, dest, incr
3756   //   strex scratch, scratch2, ptr
3757   //   cmp scratch, #0
3758   //   bne- loopMBB
3759   //   fallthrough --> exitMBB
3760   BB = loopMBB;
3761   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3762   if (BinOpcode) {
3763     // operand order needs to go the other way for NAND
3764     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3765       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3766                      addReg(incr).addReg(dest)).addReg(0);
3767     else
3768       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3769                      addReg(dest).addReg(incr)).addReg(0);
3770   }
3771
3772   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3773                  .addReg(ptr));
3774   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3775                  .addReg(scratch).addImm(0));
3776   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3777     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3778
3779   BB->addSuccessor(loopMBB);
3780   BB->addSuccessor(exitMBB);
3781
3782   //  exitMBB:
3783   //   ...
3784   BB = exitMBB;
3785
3786   MF->DeleteMachineInstr(MI);   // The instruction is gone now.
3787
3788   return BB;
3789 }
3790
3791 MachineBasicBlock *
3792 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3793                                                MachineBasicBlock *BB) const {
3794   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3795   DebugLoc dl = MI->getDebugLoc();
3796   bool isThumb2 = Subtarget->isThumb2();
3797   switch (MI->getOpcode()) {
3798   default:
3799     MI->dump();
3800     llvm_unreachable("Unexpected instr type to insert");
3801
3802   case ARM::ATOMIC_LOAD_ADD_I8:
3803      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3804   case ARM::ATOMIC_LOAD_ADD_I16:
3805      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3806   case ARM::ATOMIC_LOAD_ADD_I32:
3807      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3808
3809   case ARM::ATOMIC_LOAD_AND_I8:
3810      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3811   case ARM::ATOMIC_LOAD_AND_I16:
3812      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3813   case ARM::ATOMIC_LOAD_AND_I32:
3814      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3815
3816   case ARM::ATOMIC_LOAD_OR_I8:
3817      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3818   case ARM::ATOMIC_LOAD_OR_I16:
3819      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3820   case ARM::ATOMIC_LOAD_OR_I32:
3821      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3822
3823   case ARM::ATOMIC_LOAD_XOR_I8:
3824      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3825   case ARM::ATOMIC_LOAD_XOR_I16:
3826      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3827   case ARM::ATOMIC_LOAD_XOR_I32:
3828      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3829
3830   case ARM::ATOMIC_LOAD_NAND_I8:
3831      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3832   case ARM::ATOMIC_LOAD_NAND_I16:
3833      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3834   case ARM::ATOMIC_LOAD_NAND_I32:
3835      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3836
3837   case ARM::ATOMIC_LOAD_SUB_I8:
3838      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3839   case ARM::ATOMIC_LOAD_SUB_I16:
3840      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3841   case ARM::ATOMIC_LOAD_SUB_I32:
3842      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3843
3844   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3845   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3846   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3847
3848   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3849   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3850   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3851
3852   case ARM::tMOVCCr_pseudo: {
3853     // To "insert" a SELECT_CC instruction, we actually have to insert the
3854     // diamond control-flow pattern.  The incoming instruction knows the
3855     // destination vreg to set, the condition code register to branch on, the
3856     // true/false values to select between, and a branch opcode to use.
3857     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3858     MachineFunction::iterator It = BB;
3859     ++It;
3860
3861     //  thisMBB:
3862     //  ...
3863     //   TrueVal = ...
3864     //   cmpTY ccX, r1, r2
3865     //   bCC copy1MBB
3866     //   fallthrough --> copy0MBB
3867     MachineBasicBlock *thisMBB  = BB;
3868     MachineFunction *F = BB->getParent();
3869     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
3870     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
3871     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
3872       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
3873     F->insert(It, copy0MBB);
3874     F->insert(It, sinkMBB);
3875     // Update machine-CFG edges by first adding all successors of the current
3876     // block to the new block which will contain the Phi node for the select.
3877     for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
3878            E = BB->succ_end(); I != E; ++I)
3879       sinkMBB->addSuccessor(*I);
3880     // Next, remove all successors of the current block, and add the true
3881     // and fallthrough blocks as its successors.
3882     while (!BB->succ_empty())
3883       BB->removeSuccessor(BB->succ_begin());
3884     BB->addSuccessor(copy0MBB);
3885     BB->addSuccessor(sinkMBB);
3886
3887     //  copy0MBB:
3888     //   %FalseValue = ...
3889     //   # fallthrough to sinkMBB
3890     BB = copy0MBB;
3891
3892     // Update machine-CFG edges
3893     BB->addSuccessor(sinkMBB);
3894
3895     //  sinkMBB:
3896     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3897     //  ...
3898     BB = sinkMBB;
3899     BuildMI(BB, dl, TII->get(ARM::PHI), MI->getOperand(0).getReg())
3900       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
3901       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3902
3903     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
3904     return BB;
3905   }
3906
3907   case ARM::tANDsp:
3908   case ARM::tADDspr_:
3909   case ARM::tSUBspi_:
3910   case ARM::t2SUBrSPi_:
3911   case ARM::t2SUBrSPi12_:
3912   case ARM::t2SUBrSPs_: {
3913     MachineFunction *MF = BB->getParent();
3914     unsigned DstReg = MI->getOperand(0).getReg();
3915     unsigned SrcReg = MI->getOperand(1).getReg();
3916     bool DstIsDead = MI->getOperand(0).isDead();
3917     bool SrcIsKill = MI->getOperand(1).isKill();
3918
3919     if (SrcReg != ARM::SP) {
3920       // Copy the source to SP from virtual register.
3921       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
3922       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3923         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
3924       BuildMI(BB, dl, TII->get(CopyOpc), ARM::SP)
3925         .addReg(SrcReg, getKillRegState(SrcIsKill));
3926     }
3927
3928     unsigned OpOpc = 0;
3929     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
3930     switch (MI->getOpcode()) {
3931     default:
3932       llvm_unreachable("Unexpected pseudo instruction!");
3933     case ARM::tANDsp:
3934       OpOpc = ARM::tAND;
3935       NeedPred = true;
3936       break;
3937     case ARM::tADDspr_:
3938       OpOpc = ARM::tADDspr;
3939       break;
3940     case ARM::tSUBspi_:
3941       OpOpc = ARM::tSUBspi;
3942       break;
3943     case ARM::t2SUBrSPi_:
3944       OpOpc = ARM::t2SUBrSPi;
3945       NeedPred = true; NeedCC = true;
3946       break;
3947     case ARM::t2SUBrSPi12_:
3948       OpOpc = ARM::t2SUBrSPi12;
3949       NeedPred = true;
3950       break;
3951     case ARM::t2SUBrSPs_:
3952       OpOpc = ARM::t2SUBrSPs;
3953       NeedPred = true; NeedCC = true; NeedOp3 = true;
3954       break;
3955     }
3956     MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(OpOpc), ARM::SP);
3957     if (OpOpc == ARM::tAND)
3958       AddDefaultT1CC(MIB);
3959     MIB.addReg(ARM::SP);
3960     MIB.addOperand(MI->getOperand(2));
3961     if (NeedOp3)
3962       MIB.addOperand(MI->getOperand(3));
3963     if (NeedPred)
3964       AddDefaultPred(MIB);
3965     if (NeedCC)
3966       AddDefaultCC(MIB);
3967
3968     // Copy the result from SP to virtual register.
3969     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
3970     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3971       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
3972     BuildMI(BB, dl, TII->get(CopyOpc))
3973       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
3974       .addReg(ARM::SP);
3975     MF->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
3976     return BB;
3977   }
3978   }
3979 }
3980
3981 //===----------------------------------------------------------------------===//
3982 //                           ARM Optimization Hooks
3983 //===----------------------------------------------------------------------===//
3984
3985 static
3986 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
3987                             TargetLowering::DAGCombinerInfo &DCI) {
3988   SelectionDAG &DAG = DCI.DAG;
3989   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3990   EVT VT = N->getValueType(0);
3991   unsigned Opc = N->getOpcode();
3992   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
3993   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
3994   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
3995   ISD::CondCode CC = ISD::SETCC_INVALID;
3996
3997   if (isSlctCC) {
3998     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
3999   } else {
4000     SDValue CCOp = Slct.getOperand(0);
4001     if (CCOp.getOpcode() == ISD::SETCC)
4002       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4003   }
4004
4005   bool DoXform = false;
4006   bool InvCC = false;
4007   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4008           "Bad input!");
4009
4010   if (LHS.getOpcode() == ISD::Constant &&
4011       cast<ConstantSDNode>(LHS)->isNullValue()) {
4012     DoXform = true;
4013   } else if (CC != ISD::SETCC_INVALID &&
4014              RHS.getOpcode() == ISD::Constant &&
4015              cast<ConstantSDNode>(RHS)->isNullValue()) {
4016     std::swap(LHS, RHS);
4017     SDValue Op0 = Slct.getOperand(0);
4018     EVT OpVT = isSlctCC ? Op0.getValueType() :
4019                           Op0.getOperand(0).getValueType();
4020     bool isInt = OpVT.isInteger();
4021     CC = ISD::getSetCCInverse(CC, isInt);
4022
4023     if (!TLI.isCondCodeLegal(CC, OpVT))
4024       return SDValue();         // Inverse operator isn't legal.
4025
4026     DoXform = true;
4027     InvCC = true;
4028   }
4029
4030   if (DoXform) {
4031     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4032     if (isSlctCC)
4033       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4034                              Slct.getOperand(0), Slct.getOperand(1), CC);
4035     SDValue CCOp = Slct.getOperand(0);
4036     if (InvCC)
4037       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4038                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4039     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4040                        CCOp, OtherOp, Result);
4041   }
4042   return SDValue();
4043 }
4044
4045 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4046 static SDValue PerformADDCombine(SDNode *N,
4047                                  TargetLowering::DAGCombinerInfo &DCI) {
4048   // added by evan in r37685 with no testcase.
4049   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4050
4051   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4052   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4053     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4054     if (Result.getNode()) return Result;
4055   }
4056   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4057     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4058     if (Result.getNode()) return Result;
4059   }
4060
4061   return SDValue();
4062 }
4063
4064 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4065 static SDValue PerformSUBCombine(SDNode *N,
4066                                  TargetLowering::DAGCombinerInfo &DCI) {
4067   // added by evan in r37685 with no testcase.
4068   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4069
4070   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4071   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4072     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4073     if (Result.getNode()) return Result;
4074   }
4075
4076   return SDValue();
4077 }
4078
4079 static SDValue PerformMULCombine(SDNode *N,
4080                                  TargetLowering::DAGCombinerInfo &DCI,
4081                                  const ARMSubtarget *Subtarget) {
4082   SelectionDAG &DAG = DCI.DAG;
4083
4084   if (Subtarget->isThumb1Only())
4085     return SDValue();
4086
4087   if (DAG.getMachineFunction().
4088       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4089     return SDValue();
4090
4091   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4092     return SDValue();
4093
4094   EVT VT = N->getValueType(0);
4095   if (VT != MVT::i32)
4096     return SDValue();
4097
4098   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4099   if (!C)
4100     return SDValue();
4101
4102   uint64_t MulAmt = C->getZExtValue();
4103   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4104   ShiftAmt = ShiftAmt & (32 - 1);
4105   SDValue V = N->getOperand(0);
4106   DebugLoc DL = N->getDebugLoc();
4107
4108   SDValue Res;
4109   MulAmt >>= ShiftAmt;
4110   if (isPowerOf2_32(MulAmt - 1)) {
4111     // (mul x, 2^N + 1) => (add (shl x, N), x)
4112     Res = DAG.getNode(ISD::ADD, DL, VT,
4113                       V, DAG.getNode(ISD::SHL, DL, VT,
4114                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4115                                                         MVT::i32)));
4116   } else if (isPowerOf2_32(MulAmt + 1)) {
4117     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4118     Res = DAG.getNode(ISD::SUB, DL, VT,
4119                       DAG.getNode(ISD::SHL, DL, VT,
4120                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4121                                                      MVT::i32)),
4122                                                      V);
4123   } else
4124     return SDValue();
4125
4126   if (ShiftAmt != 0)
4127     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4128                       DAG.getConstant(ShiftAmt, MVT::i32));
4129
4130   // Do not add new nodes to DAG combiner worklist.
4131   DCI.CombineTo(N, Res, false);
4132   return SDValue();
4133 }
4134
4135 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4136 /// ARMISD::VMOVRRD.
4137 static SDValue PerformVMOVRRDCombine(SDNode *N,
4138                                    TargetLowering::DAGCombinerInfo &DCI) {
4139   // fmrrd(fmdrr x, y) -> x,y
4140   SDValue InDouble = N->getOperand(0);
4141   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4142     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4143   return SDValue();
4144 }
4145
4146 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4147 /// operand of a vector shift operation, where all the elements of the
4148 /// build_vector must have the same constant integer value.
4149 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4150   // Ignore bit_converts.
4151   while (Op.getOpcode() == ISD::BIT_CONVERT)
4152     Op = Op.getOperand(0);
4153   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4154   APInt SplatBits, SplatUndef;
4155   unsigned SplatBitSize;
4156   bool HasAnyUndefs;
4157   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4158                                       HasAnyUndefs, ElementBits) ||
4159       SplatBitSize > ElementBits)
4160     return false;
4161   Cnt = SplatBits.getSExtValue();
4162   return true;
4163 }
4164
4165 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4166 /// operand of a vector shift left operation.  That value must be in the range:
4167 ///   0 <= Value < ElementBits for a left shift; or
4168 ///   0 <= Value <= ElementBits for a long left shift.
4169 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4170   assert(VT.isVector() && "vector shift count is not a vector type");
4171   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4172   if (! getVShiftImm(Op, ElementBits, Cnt))
4173     return false;
4174   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4175 }
4176
4177 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4178 /// operand of a vector shift right operation.  For a shift opcode, the value
4179 /// is positive, but for an intrinsic the value count must be negative. The
4180 /// absolute value must be in the range:
4181 ///   1 <= |Value| <= ElementBits for a right shift; or
4182 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4183 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4184                          int64_t &Cnt) {
4185   assert(VT.isVector() && "vector shift count is not a vector type");
4186   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4187   if (! getVShiftImm(Op, ElementBits, Cnt))
4188     return false;
4189   if (isIntrinsic)
4190     Cnt = -Cnt;
4191   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4192 }
4193
4194 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4195 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4196   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4197   switch (IntNo) {
4198   default:
4199     // Don't do anything for most intrinsics.
4200     break;
4201
4202   // Vector shifts: check for immediate versions and lower them.
4203   // Note: This is done during DAG combining instead of DAG legalizing because
4204   // the build_vectors for 64-bit vector element shift counts are generally
4205   // not legal, and it is hard to see their values after they get legalized to
4206   // loads from a constant pool.
4207   case Intrinsic::arm_neon_vshifts:
4208   case Intrinsic::arm_neon_vshiftu:
4209   case Intrinsic::arm_neon_vshiftls:
4210   case Intrinsic::arm_neon_vshiftlu:
4211   case Intrinsic::arm_neon_vshiftn:
4212   case Intrinsic::arm_neon_vrshifts:
4213   case Intrinsic::arm_neon_vrshiftu:
4214   case Intrinsic::arm_neon_vrshiftn:
4215   case Intrinsic::arm_neon_vqshifts:
4216   case Intrinsic::arm_neon_vqshiftu:
4217   case Intrinsic::arm_neon_vqshiftsu:
4218   case Intrinsic::arm_neon_vqshiftns:
4219   case Intrinsic::arm_neon_vqshiftnu:
4220   case Intrinsic::arm_neon_vqshiftnsu:
4221   case Intrinsic::arm_neon_vqrshiftns:
4222   case Intrinsic::arm_neon_vqrshiftnu:
4223   case Intrinsic::arm_neon_vqrshiftnsu: {
4224     EVT VT = N->getOperand(1).getValueType();
4225     int64_t Cnt;
4226     unsigned VShiftOpc = 0;
4227
4228     switch (IntNo) {
4229     case Intrinsic::arm_neon_vshifts:
4230     case Intrinsic::arm_neon_vshiftu:
4231       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4232         VShiftOpc = ARMISD::VSHL;
4233         break;
4234       }
4235       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4236         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4237                      ARMISD::VSHRs : ARMISD::VSHRu);
4238         break;
4239       }
4240       return SDValue();
4241
4242     case Intrinsic::arm_neon_vshiftls:
4243     case Intrinsic::arm_neon_vshiftlu:
4244       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4245         break;
4246       llvm_unreachable("invalid shift count for vshll intrinsic");
4247
4248     case Intrinsic::arm_neon_vrshifts:
4249     case Intrinsic::arm_neon_vrshiftu:
4250       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4251         break;
4252       return SDValue();
4253
4254     case Intrinsic::arm_neon_vqshifts:
4255     case Intrinsic::arm_neon_vqshiftu:
4256       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4257         break;
4258       return SDValue();
4259
4260     case Intrinsic::arm_neon_vqshiftsu:
4261       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4262         break;
4263       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4264
4265     case Intrinsic::arm_neon_vshiftn:
4266     case Intrinsic::arm_neon_vrshiftn:
4267     case Intrinsic::arm_neon_vqshiftns:
4268     case Intrinsic::arm_neon_vqshiftnu:
4269     case Intrinsic::arm_neon_vqshiftnsu:
4270     case Intrinsic::arm_neon_vqrshiftns:
4271     case Intrinsic::arm_neon_vqrshiftnu:
4272     case Intrinsic::arm_neon_vqrshiftnsu:
4273       // Narrowing shifts require an immediate right shift.
4274       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4275         break;
4276       llvm_unreachable("invalid shift count for narrowing vector shift "
4277                        "intrinsic");
4278
4279     default:
4280       llvm_unreachable("unhandled vector shift");
4281     }
4282
4283     switch (IntNo) {
4284     case Intrinsic::arm_neon_vshifts:
4285     case Intrinsic::arm_neon_vshiftu:
4286       // Opcode already set above.
4287       break;
4288     case Intrinsic::arm_neon_vshiftls:
4289     case Intrinsic::arm_neon_vshiftlu:
4290       if (Cnt == VT.getVectorElementType().getSizeInBits())
4291         VShiftOpc = ARMISD::VSHLLi;
4292       else
4293         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4294                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4295       break;
4296     case Intrinsic::arm_neon_vshiftn:
4297       VShiftOpc = ARMISD::VSHRN; break;
4298     case Intrinsic::arm_neon_vrshifts:
4299       VShiftOpc = ARMISD::VRSHRs; break;
4300     case Intrinsic::arm_neon_vrshiftu:
4301       VShiftOpc = ARMISD::VRSHRu; break;
4302     case Intrinsic::arm_neon_vrshiftn:
4303       VShiftOpc = ARMISD::VRSHRN; break;
4304     case Intrinsic::arm_neon_vqshifts:
4305       VShiftOpc = ARMISD::VQSHLs; break;
4306     case Intrinsic::arm_neon_vqshiftu:
4307       VShiftOpc = ARMISD::VQSHLu; break;
4308     case Intrinsic::arm_neon_vqshiftsu:
4309       VShiftOpc = ARMISD::VQSHLsu; break;
4310     case Intrinsic::arm_neon_vqshiftns:
4311       VShiftOpc = ARMISD::VQSHRNs; break;
4312     case Intrinsic::arm_neon_vqshiftnu:
4313       VShiftOpc = ARMISD::VQSHRNu; break;
4314     case Intrinsic::arm_neon_vqshiftnsu:
4315       VShiftOpc = ARMISD::VQSHRNsu; break;
4316     case Intrinsic::arm_neon_vqrshiftns:
4317       VShiftOpc = ARMISD::VQRSHRNs; break;
4318     case Intrinsic::arm_neon_vqrshiftnu:
4319       VShiftOpc = ARMISD::VQRSHRNu; break;
4320     case Intrinsic::arm_neon_vqrshiftnsu:
4321       VShiftOpc = ARMISD::VQRSHRNsu; break;
4322     }
4323
4324     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4325                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4326   }
4327
4328   case Intrinsic::arm_neon_vshiftins: {
4329     EVT VT = N->getOperand(1).getValueType();
4330     int64_t Cnt;
4331     unsigned VShiftOpc = 0;
4332
4333     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4334       VShiftOpc = ARMISD::VSLI;
4335     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4336       VShiftOpc = ARMISD::VSRI;
4337     else {
4338       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4339     }
4340
4341     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4342                        N->getOperand(1), N->getOperand(2),
4343                        DAG.getConstant(Cnt, MVT::i32));
4344   }
4345
4346   case Intrinsic::arm_neon_vqrshifts:
4347   case Intrinsic::arm_neon_vqrshiftu:
4348     // No immediate versions of these to check for.
4349     break;
4350   }
4351
4352   return SDValue();
4353 }
4354
4355 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4356 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4357 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4358 /// vector element shift counts are generally not legal, and it is hard to see
4359 /// their values after they get legalized to loads from a constant pool.
4360 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4361                                    const ARMSubtarget *ST) {
4362   EVT VT = N->getValueType(0);
4363
4364   // Nothing to be done for scalar shifts.
4365   if (! VT.isVector())
4366     return SDValue();
4367
4368   assert(ST->hasNEON() && "unexpected vector shift");
4369   int64_t Cnt;
4370
4371   switch (N->getOpcode()) {
4372   default: llvm_unreachable("unexpected shift opcode");
4373
4374   case ISD::SHL:
4375     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4376       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4377                          DAG.getConstant(Cnt, MVT::i32));
4378     break;
4379
4380   case ISD::SRA:
4381   case ISD::SRL:
4382     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4383       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4384                             ARMISD::VSHRs : ARMISD::VSHRu);
4385       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4386                          DAG.getConstant(Cnt, MVT::i32));
4387     }
4388   }
4389   return SDValue();
4390 }
4391
4392 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4393 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4394 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4395                                     const ARMSubtarget *ST) {
4396   SDValue N0 = N->getOperand(0);
4397
4398   // Check for sign- and zero-extensions of vector extract operations of 8-
4399   // and 16-bit vector elements.  NEON supports these directly.  They are
4400   // handled during DAG combining because type legalization will promote them
4401   // to 32-bit types and it is messy to recognize the operations after that.
4402   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4403     SDValue Vec = N0.getOperand(0);
4404     SDValue Lane = N0.getOperand(1);
4405     EVT VT = N->getValueType(0);
4406     EVT EltVT = N0.getValueType();
4407     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4408
4409     if (VT == MVT::i32 &&
4410         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4411         TLI.isTypeLegal(Vec.getValueType())) {
4412
4413       unsigned Opc = 0;
4414       switch (N->getOpcode()) {
4415       default: llvm_unreachable("unexpected opcode");
4416       case ISD::SIGN_EXTEND:
4417         Opc = ARMISD::VGETLANEs;
4418         break;
4419       case ISD::ZERO_EXTEND:
4420       case ISD::ANY_EXTEND:
4421         Opc = ARMISD::VGETLANEu;
4422         break;
4423       }
4424       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4425     }
4426   }
4427
4428   return SDValue();
4429 }
4430
4431 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4432 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4433 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4434                                        const ARMSubtarget *ST) {
4435   // If the target supports NEON, try to use vmax/vmin instructions for f32
4436   // selects like "x < y ? x : y".  Unless the FiniteOnlyFPMath option is set,
4437   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4438   // a NaN; only do the transformation when it matches that behavior.
4439
4440   // For now only do this when using NEON for FP operations; if using VFP, it
4441   // is not obvious that the benefit outweighs the cost of switching to the
4442   // NEON pipeline.
4443   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4444       N->getValueType(0) != MVT::f32)
4445     return SDValue();
4446
4447   SDValue CondLHS = N->getOperand(0);
4448   SDValue CondRHS = N->getOperand(1);
4449   SDValue LHS = N->getOperand(2);
4450   SDValue RHS = N->getOperand(3);
4451   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4452
4453   unsigned Opcode = 0;
4454   bool IsReversed;
4455   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4456     IsReversed = false; // x CC y ? x : y
4457   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4458     IsReversed = true ; // x CC y ? y : x
4459   } else {
4460     return SDValue();
4461   }
4462
4463   bool IsUnordered;
4464   switch (CC) {
4465   default: break;
4466   case ISD::SETOLT:
4467   case ISD::SETOLE:
4468   case ISD::SETLT:
4469   case ISD::SETLE:
4470   case ISD::SETULT:
4471   case ISD::SETULE:
4472     // If LHS is NaN, an ordered comparison will be false and the result will
4473     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4474     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4475     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4476     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4477       break;
4478     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4479     // will return -0, so vmin can only be used for unsafe math or if one of
4480     // the operands is known to be nonzero.
4481     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4482         !UnsafeFPMath &&
4483         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4484       break;
4485     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4486     break;
4487
4488   case ISD::SETOGT:
4489   case ISD::SETOGE:
4490   case ISD::SETGT:
4491   case ISD::SETGE:
4492   case ISD::SETUGT:
4493   case ISD::SETUGE:
4494     // If LHS is NaN, an ordered comparison will be false and the result will
4495     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4496     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4497     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4498     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4499       break;
4500     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4501     // will return +0, so vmax can only be used for unsafe math or if one of
4502     // the operands is known to be nonzero.
4503     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4504         !UnsafeFPMath &&
4505         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4506       break;
4507     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4508     break;
4509   }
4510
4511   if (!Opcode)
4512     return SDValue();
4513   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4514 }
4515
4516 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4517                                              DAGCombinerInfo &DCI) const {
4518   switch (N->getOpcode()) {
4519   default: break;
4520   case ISD::ADD:        return PerformADDCombine(N, DCI);
4521   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4522   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4523   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4524   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4525   case ISD::SHL:
4526   case ISD::SRA:
4527   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4528   case ISD::SIGN_EXTEND:
4529   case ISD::ZERO_EXTEND:
4530   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4531   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4532   }
4533   return SDValue();
4534 }
4535
4536 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4537   if (!Subtarget->hasV6Ops())
4538     // Pre-v6 does not support unaligned mem access.
4539     return false;
4540
4541   // v6+ may or may not support unaligned mem access depending on the system
4542   // configuration.
4543   // FIXME: This is pretty conservative. Should we provide cmdline option to
4544   // control the behaviour?
4545   if (!Subtarget->isTargetDarwin())
4546     return false;
4547
4548   switch (VT.getSimpleVT().SimpleTy) {
4549   default:
4550     return false;
4551   case MVT::i8:
4552   case MVT::i16:
4553   case MVT::i32:
4554     return true;
4555   // FIXME: VLD1 etc with standard alignment is legal.
4556   }
4557 }
4558
4559 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4560   if (V < 0)
4561     return false;
4562
4563   unsigned Scale = 1;
4564   switch (VT.getSimpleVT().SimpleTy) {
4565   default: return false;
4566   case MVT::i1:
4567   case MVT::i8:
4568     // Scale == 1;
4569     break;
4570   case MVT::i16:
4571     // Scale == 2;
4572     Scale = 2;
4573     break;
4574   case MVT::i32:
4575     // Scale == 4;
4576     Scale = 4;
4577     break;
4578   }
4579
4580   if ((V & (Scale - 1)) != 0)
4581     return false;
4582   V /= Scale;
4583   return V == (V & ((1LL << 5) - 1));
4584 }
4585
4586 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4587                                       const ARMSubtarget *Subtarget) {
4588   bool isNeg = false;
4589   if (V < 0) {
4590     isNeg = true;
4591     V = - V;
4592   }
4593
4594   switch (VT.getSimpleVT().SimpleTy) {
4595   default: return false;
4596   case MVT::i1:
4597   case MVT::i8:
4598   case MVT::i16:
4599   case MVT::i32:
4600     // + imm12 or - imm8
4601     if (isNeg)
4602       return V == (V & ((1LL << 8) - 1));
4603     return V == (V & ((1LL << 12) - 1));
4604   case MVT::f32:
4605   case MVT::f64:
4606     // Same as ARM mode. FIXME: NEON?
4607     if (!Subtarget->hasVFP2())
4608       return false;
4609     if ((V & 3) != 0)
4610       return false;
4611     V >>= 2;
4612     return V == (V & ((1LL << 8) - 1));
4613   }
4614 }
4615
4616 /// isLegalAddressImmediate - Return true if the integer value can be used
4617 /// as the offset of the target addressing mode for load / store of the
4618 /// given type.
4619 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4620                                     const ARMSubtarget *Subtarget) {
4621   if (V == 0)
4622     return true;
4623
4624   if (!VT.isSimple())
4625     return false;
4626
4627   if (Subtarget->isThumb1Only())
4628     return isLegalT1AddressImmediate(V, VT);
4629   else if (Subtarget->isThumb2())
4630     return isLegalT2AddressImmediate(V, VT, Subtarget);
4631
4632   // ARM mode.
4633   if (V < 0)
4634     V = - V;
4635   switch (VT.getSimpleVT().SimpleTy) {
4636   default: return false;
4637   case MVT::i1:
4638   case MVT::i8:
4639   case MVT::i32:
4640     // +- imm12
4641     return V == (V & ((1LL << 12) - 1));
4642   case MVT::i16:
4643     // +- imm8
4644     return V == (V & ((1LL << 8) - 1));
4645   case MVT::f32:
4646   case MVT::f64:
4647     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4648       return false;
4649     if ((V & 3) != 0)
4650       return false;
4651     V >>= 2;
4652     return V == (V & ((1LL << 8) - 1));
4653   }
4654 }
4655
4656 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4657                                                       EVT VT) const {
4658   int Scale = AM.Scale;
4659   if (Scale < 0)
4660     return false;
4661
4662   switch (VT.getSimpleVT().SimpleTy) {
4663   default: return false;
4664   case MVT::i1:
4665   case MVT::i8:
4666   case MVT::i16:
4667   case MVT::i32:
4668     if (Scale == 1)
4669       return true;
4670     // r + r << imm
4671     Scale = Scale & ~1;
4672     return Scale == 2 || Scale == 4 || Scale == 8;
4673   case MVT::i64:
4674     // r + r
4675     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4676       return true;
4677     return false;
4678   case MVT::isVoid:
4679     // Note, we allow "void" uses (basically, uses that aren't loads or
4680     // stores), because arm allows folding a scale into many arithmetic
4681     // operations.  This should be made more precise and revisited later.
4682
4683     // Allow r << imm, but the imm has to be a multiple of two.
4684     if (Scale & 1) return false;
4685     return isPowerOf2_32(Scale);
4686   }
4687 }
4688
4689 /// isLegalAddressingMode - Return true if the addressing mode represented
4690 /// by AM is legal for this target, for a load/store of the specified type.
4691 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4692                                               const Type *Ty) const {
4693   EVT VT = getValueType(Ty, true);
4694   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4695     return false;
4696
4697   // Can never fold addr of global into load/store.
4698   if (AM.BaseGV)
4699     return false;
4700
4701   switch (AM.Scale) {
4702   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4703     break;
4704   case 1:
4705     if (Subtarget->isThumb1Only())
4706       return false;
4707     // FALL THROUGH.
4708   default:
4709     // ARM doesn't support any R+R*scale+imm addr modes.
4710     if (AM.BaseOffs)
4711       return false;
4712
4713     if (!VT.isSimple())
4714       return false;
4715
4716     if (Subtarget->isThumb2())
4717       return isLegalT2ScaledAddressingMode(AM, VT);
4718
4719     int Scale = AM.Scale;
4720     switch (VT.getSimpleVT().SimpleTy) {
4721     default: return false;
4722     case MVT::i1:
4723     case MVT::i8:
4724     case MVT::i32:
4725       if (Scale < 0) Scale = -Scale;
4726       if (Scale == 1)
4727         return true;
4728       // r + r << imm
4729       return isPowerOf2_32(Scale & ~1);
4730     case MVT::i16:
4731     case MVT::i64:
4732       // r + r
4733       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4734         return true;
4735       return false;
4736
4737     case MVT::isVoid:
4738       // Note, we allow "void" uses (basically, uses that aren't loads or
4739       // stores), because arm allows folding a scale into many arithmetic
4740       // operations.  This should be made more precise and revisited later.
4741
4742       // Allow r << imm, but the imm has to be a multiple of two.
4743       if (Scale & 1) return false;
4744       return isPowerOf2_32(Scale);
4745     }
4746     break;
4747   }
4748   return true;
4749 }
4750
4751 /// isLegalICmpImmediate - Return true if the specified immediate is legal
4752 /// icmp immediate, that is the target has icmp instructions which can compare
4753 /// a register against the immediate without having to materialize the
4754 /// immediate into a register.
4755 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
4756   if (!Subtarget->isThumb())
4757     return ARM_AM::getSOImmVal(Imm) != -1;
4758   if (Subtarget->isThumb2())
4759     return ARM_AM::getT2SOImmVal(Imm) != -1;
4760   return Imm >= 0 && Imm <= 255;
4761 }
4762
4763 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
4764                                       bool isSEXTLoad, SDValue &Base,
4765                                       SDValue &Offset, bool &isInc,
4766                                       SelectionDAG &DAG) {
4767   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4768     return false;
4769
4770   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
4771     // AddressingMode 3
4772     Base = Ptr->getOperand(0);
4773     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4774       int RHSC = (int)RHS->getZExtValue();
4775       if (RHSC < 0 && RHSC > -256) {
4776         assert(Ptr->getOpcode() == ISD::ADD);
4777         isInc = false;
4778         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4779         return true;
4780       }
4781     }
4782     isInc = (Ptr->getOpcode() == ISD::ADD);
4783     Offset = Ptr->getOperand(1);
4784     return true;
4785   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
4786     // AddressingMode 2
4787     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4788       int RHSC = (int)RHS->getZExtValue();
4789       if (RHSC < 0 && RHSC > -0x1000) {
4790         assert(Ptr->getOpcode() == ISD::ADD);
4791         isInc = false;
4792         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4793         Base = Ptr->getOperand(0);
4794         return true;
4795       }
4796     }
4797
4798     if (Ptr->getOpcode() == ISD::ADD) {
4799       isInc = true;
4800       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
4801       if (ShOpcVal != ARM_AM::no_shift) {
4802         Base = Ptr->getOperand(1);
4803         Offset = Ptr->getOperand(0);
4804       } else {
4805         Base = Ptr->getOperand(0);
4806         Offset = Ptr->getOperand(1);
4807       }
4808       return true;
4809     }
4810
4811     isInc = (Ptr->getOpcode() == ISD::ADD);
4812     Base = Ptr->getOperand(0);
4813     Offset = Ptr->getOperand(1);
4814     return true;
4815   }
4816
4817   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
4818   return false;
4819 }
4820
4821 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
4822                                      bool isSEXTLoad, SDValue &Base,
4823                                      SDValue &Offset, bool &isInc,
4824                                      SelectionDAG &DAG) {
4825   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4826     return false;
4827
4828   Base = Ptr->getOperand(0);
4829   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4830     int RHSC = (int)RHS->getZExtValue();
4831     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
4832       assert(Ptr->getOpcode() == ISD::ADD);
4833       isInc = false;
4834       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4835       return true;
4836     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
4837       isInc = Ptr->getOpcode() == ISD::ADD;
4838       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
4839       return true;
4840     }
4841   }
4842
4843   return false;
4844 }
4845
4846 /// getPreIndexedAddressParts - returns true by value, base pointer and
4847 /// offset pointer and addressing mode by reference if the node's address
4848 /// can be legally represented as pre-indexed load / store address.
4849 bool
4850 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
4851                                              SDValue &Offset,
4852                                              ISD::MemIndexedMode &AM,
4853                                              SelectionDAG &DAG) const {
4854   if (Subtarget->isThumb1Only())
4855     return false;
4856
4857   EVT VT;
4858   SDValue Ptr;
4859   bool isSEXTLoad = false;
4860   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4861     Ptr = LD->getBasePtr();
4862     VT  = LD->getMemoryVT();
4863     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4864   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4865     Ptr = ST->getBasePtr();
4866     VT  = ST->getMemoryVT();
4867   } else
4868     return false;
4869
4870   bool isInc;
4871   bool isLegal = false;
4872   if (Subtarget->isThumb2())
4873     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
4874                                        Offset, isInc, DAG);
4875   else
4876     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
4877                                         Offset, isInc, DAG);
4878   if (!isLegal)
4879     return false;
4880
4881   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
4882   return true;
4883 }
4884
4885 /// getPostIndexedAddressParts - returns true by value, base pointer and
4886 /// offset pointer and addressing mode by reference if this node can be
4887 /// combined with a load / store to form a post-indexed load / store.
4888 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
4889                                                    SDValue &Base,
4890                                                    SDValue &Offset,
4891                                                    ISD::MemIndexedMode &AM,
4892                                                    SelectionDAG &DAG) const {
4893   if (Subtarget->isThumb1Only())
4894     return false;
4895
4896   EVT VT;
4897   SDValue Ptr;
4898   bool isSEXTLoad = false;
4899   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4900     VT  = LD->getMemoryVT();
4901     Ptr = LD->getBasePtr();
4902     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4903   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4904     VT  = ST->getMemoryVT();
4905     Ptr = ST->getBasePtr();
4906   } else
4907     return false;
4908
4909   bool isInc;
4910   bool isLegal = false;
4911   if (Subtarget->isThumb2())
4912     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
4913                                        isInc, DAG);
4914   else
4915     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
4916                                         isInc, DAG);
4917   if (!isLegal)
4918     return false;
4919
4920   if (Ptr != Base) {
4921     // Swap base ptr and offset to catch more post-index load / store when
4922     // it's legal. In Thumb2 mode, offset must be an immediate.
4923     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
4924         !Subtarget->isThumb2())
4925       std::swap(Base, Offset);
4926
4927     // Post-indexed load / store update the base pointer.
4928     if (Ptr != Base)
4929       return false;
4930   }
4931
4932   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
4933   return true;
4934 }
4935
4936 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4937                                                        const APInt &Mask,
4938                                                        APInt &KnownZero,
4939                                                        APInt &KnownOne,
4940                                                        const SelectionDAG &DAG,
4941                                                        unsigned Depth) const {
4942   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4943   switch (Op.getOpcode()) {
4944   default: break;
4945   case ARMISD::CMOV: {
4946     // Bits are known zero/one if known on the LHS and RHS.
4947     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
4948     if (KnownZero == 0 && KnownOne == 0) return;
4949
4950     APInt KnownZeroRHS, KnownOneRHS;
4951     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
4952                           KnownZeroRHS, KnownOneRHS, Depth+1);
4953     KnownZero &= KnownZeroRHS;
4954     KnownOne  &= KnownOneRHS;
4955     return;
4956   }
4957   }
4958 }
4959
4960 //===----------------------------------------------------------------------===//
4961 //                           ARM Inline Assembly Support
4962 //===----------------------------------------------------------------------===//
4963
4964 /// getConstraintType - Given a constraint letter, return the type of
4965 /// constraint it is for this target.
4966 ARMTargetLowering::ConstraintType
4967 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
4968   if (Constraint.size() == 1) {
4969     switch (Constraint[0]) {
4970     default:  break;
4971     case 'l': return C_RegisterClass;
4972     case 'w': return C_RegisterClass;
4973     }
4974   }
4975   return TargetLowering::getConstraintType(Constraint);
4976 }
4977
4978 std::pair<unsigned, const TargetRegisterClass*>
4979 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4980                                                 EVT VT) const {
4981   if (Constraint.size() == 1) {
4982     // GCC ARM Constraint Letters
4983     switch (Constraint[0]) {
4984     case 'l':
4985       if (Subtarget->isThumb())
4986         return std::make_pair(0U, ARM::tGPRRegisterClass);
4987       else
4988         return std::make_pair(0U, ARM::GPRRegisterClass);
4989     case 'r':
4990       return std::make_pair(0U, ARM::GPRRegisterClass);
4991     case 'w':
4992       if (VT == MVT::f32)
4993         return std::make_pair(0U, ARM::SPRRegisterClass);
4994       if (VT.getSizeInBits() == 64)
4995         return std::make_pair(0U, ARM::DPRRegisterClass);
4996       if (VT.getSizeInBits() == 128)
4997         return std::make_pair(0U, ARM::QPRRegisterClass);
4998       break;
4999     }
5000   }
5001   if (StringRef("{cc}").equals_lower(Constraint))
5002     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5003
5004   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5005 }
5006
5007 std::vector<unsigned> ARMTargetLowering::
5008 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5009                                   EVT VT) const {
5010   if (Constraint.size() != 1)
5011     return std::vector<unsigned>();
5012
5013   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5014   default: break;
5015   case 'l':
5016     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5017                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5018                                  0);
5019   case 'r':
5020     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5021                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5022                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5023                                  ARM::R12, ARM::LR, 0);
5024   case 'w':
5025     if (VT == MVT::f32)
5026       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5027                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5028                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5029                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5030                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5031                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5032                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5033                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5034     if (VT.getSizeInBits() == 64)
5035       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5036                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5037                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5038                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5039     if (VT.getSizeInBits() == 128)
5040       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5041                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5042       break;
5043   }
5044
5045   return std::vector<unsigned>();
5046 }
5047
5048 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5049 /// vector.  If it is invalid, don't add anything to Ops.
5050 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5051                                                      char Constraint,
5052                                                      std::vector<SDValue>&Ops,
5053                                                      SelectionDAG &DAG) const {
5054   SDValue Result(0, 0);
5055
5056   switch (Constraint) {
5057   default: break;
5058   case 'I': case 'J': case 'K': case 'L':
5059   case 'M': case 'N': case 'O':
5060     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5061     if (!C)
5062       return;
5063
5064     int64_t CVal64 = C->getSExtValue();
5065     int CVal = (int) CVal64;
5066     // None of these constraints allow values larger than 32 bits.  Check
5067     // that the value fits in an int.
5068     if (CVal != CVal64)
5069       return;
5070
5071     switch (Constraint) {
5072       case 'I':
5073         if (Subtarget->isThumb1Only()) {
5074           // This must be a constant between 0 and 255, for ADD
5075           // immediates.
5076           if (CVal >= 0 && CVal <= 255)
5077             break;
5078         } else if (Subtarget->isThumb2()) {
5079           // A constant that can be used as an immediate value in a
5080           // data-processing instruction.
5081           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5082             break;
5083         } else {
5084           // A constant that can be used as an immediate value in a
5085           // data-processing instruction.
5086           if (ARM_AM::getSOImmVal(CVal) != -1)
5087             break;
5088         }
5089         return;
5090
5091       case 'J':
5092         if (Subtarget->isThumb()) {  // FIXME thumb2
5093           // This must be a constant between -255 and -1, for negated ADD
5094           // immediates. This can be used in GCC with an "n" modifier that
5095           // prints the negated value, for use with SUB instructions. It is
5096           // not useful otherwise but is implemented for compatibility.
5097           if (CVal >= -255 && CVal <= -1)
5098             break;
5099         } else {
5100           // This must be a constant between -4095 and 4095. It is not clear
5101           // what this constraint is intended for. Implemented for
5102           // compatibility with GCC.
5103           if (CVal >= -4095 && CVal <= 4095)
5104             break;
5105         }
5106         return;
5107
5108       case 'K':
5109         if (Subtarget->isThumb1Only()) {
5110           // A 32-bit value where only one byte has a nonzero value. Exclude
5111           // zero to match GCC. This constraint is used by GCC internally for
5112           // constants that can be loaded with a move/shift combination.
5113           // It is not useful otherwise but is implemented for compatibility.
5114           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5115             break;
5116         } else if (Subtarget->isThumb2()) {
5117           // A constant whose bitwise inverse can be used as an immediate
5118           // value in a data-processing instruction. This can be used in GCC
5119           // with a "B" modifier that prints the inverted value, for use with
5120           // BIC and MVN instructions. It is not useful otherwise but is
5121           // implemented for compatibility.
5122           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5123             break;
5124         } else {
5125           // A constant whose bitwise inverse can be used as an immediate
5126           // value in a data-processing instruction. This can be used in GCC
5127           // with a "B" modifier that prints the inverted value, for use with
5128           // BIC and MVN instructions. It is not useful otherwise but is
5129           // implemented for compatibility.
5130           if (ARM_AM::getSOImmVal(~CVal) != -1)
5131             break;
5132         }
5133         return;
5134
5135       case 'L':
5136         if (Subtarget->isThumb1Only()) {
5137           // This must be a constant between -7 and 7,
5138           // for 3-operand ADD/SUB immediate instructions.
5139           if (CVal >= -7 && CVal < 7)
5140             break;
5141         } else if (Subtarget->isThumb2()) {
5142           // A constant whose negation can be used as an immediate value in a
5143           // data-processing instruction. This can be used in GCC with an "n"
5144           // modifier that prints the negated value, for use with SUB
5145           // instructions. It is not useful otherwise but is implemented for
5146           // compatibility.
5147           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5148             break;
5149         } else {
5150           // A constant whose negation can be used as an immediate value in a
5151           // data-processing instruction. This can be used in GCC with an "n"
5152           // modifier that prints the negated value, for use with SUB
5153           // instructions. It is not useful otherwise but is implemented for
5154           // compatibility.
5155           if (ARM_AM::getSOImmVal(-CVal) != -1)
5156             break;
5157         }
5158         return;
5159
5160       case 'M':
5161         if (Subtarget->isThumb()) { // FIXME thumb2
5162           // This must be a multiple of 4 between 0 and 1020, for
5163           // ADD sp + immediate.
5164           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5165             break;
5166         } else {
5167           // A power of two or a constant between 0 and 32.  This is used in
5168           // GCC for the shift amount on shifted register operands, but it is
5169           // useful in general for any shift amounts.
5170           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5171             break;
5172         }
5173         return;
5174
5175       case 'N':
5176         if (Subtarget->isThumb()) {  // FIXME thumb2
5177           // This must be a constant between 0 and 31, for shift amounts.
5178           if (CVal >= 0 && CVal <= 31)
5179             break;
5180         }
5181         return;
5182
5183       case 'O':
5184         if (Subtarget->isThumb()) {  // FIXME thumb2
5185           // This must be a multiple of 4 between -508 and 508, for
5186           // ADD/SUB sp = sp + immediate.
5187           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5188             break;
5189         }
5190         return;
5191     }
5192     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5193     break;
5194   }
5195
5196   if (Result.getNode()) {
5197     Ops.push_back(Result);
5198     return;
5199   }
5200   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5201 }
5202
5203 bool
5204 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5205   // The ARM target isn't yet aware of offsets.
5206   return false;
5207 }
5208
5209 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5210   APInt Imm = FPImm.bitcastToAPInt();
5211   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5212   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5213   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5214
5215   // We can handle 4 bits of mantissa.
5216   // mantissa = (16+UInt(e:f:g:h))/16.
5217   if (Mantissa & 0x7ffff)
5218     return -1;
5219   Mantissa >>= 19;
5220   if ((Mantissa & 0xf) != Mantissa)
5221     return -1;
5222
5223   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5224   if (Exp < -3 || Exp > 4)
5225     return -1;
5226   Exp = ((Exp+3) & 0x7) ^ 4;
5227
5228   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5229 }
5230
5231 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5232   APInt Imm = FPImm.bitcastToAPInt();
5233   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5234   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5235   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5236
5237   // We can handle 4 bits of mantissa.
5238   // mantissa = (16+UInt(e:f:g:h))/16.
5239   if (Mantissa & 0xffffffffffffLL)
5240     return -1;
5241   Mantissa >>= 48;
5242   if ((Mantissa & 0xf) != Mantissa)
5243     return -1;
5244
5245   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5246   if (Exp < -3 || Exp > 4)
5247     return -1;
5248   Exp = ((Exp+3) & 0x7) ^ 4;
5249
5250   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5251 }
5252
5253 /// isFPImmLegal - Returns true if the target can instruction select the
5254 /// specified FP immediate natively. If false, the legalizer will
5255 /// materialize the FP immediate as a load from a constant pool.
5256 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5257   if (!Subtarget->hasVFP3())
5258     return false;
5259   if (VT == MVT::f32)
5260     return ARM::getVFPf32Imm(Imm) != -1;
5261   if (VT == MVT::f64)
5262     return ARM::getVFPf64Imm(Imm) != -1;
5263   return false;
5264 }