lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMISelLowering.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMPerfectShuffle.h"
  23 #include "ARMRegisterInfo.h"
  24 #include "ARMSubtarget.h"
  25 #include "ARMTargetMachine.h"
  26 #include "ARMTargetObjectFile.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Instruction.h"
  32 #include "llvm/Instructions.h"
  33 #include "llvm/Intrinsics.h"
  34 #include "llvm/Type.h"
  35 #include "llvm/CodeGen/CallingConvLower.h"
  36 #include "llvm/CodeGen/IntrinsicLowering.h"
  37 #include "llvm/CodeGen/MachineBasicBlock.h"
  38 #include "llvm/CodeGen/MachineFrameInfo.h"
  39 #include "llvm/CodeGen/MachineFunction.h"
  40 #include "llvm/CodeGen/MachineInstrBuilder.h"
  41 #include "llvm/CodeGen/MachineRegisterInfo.h"
  42 #include "llvm/CodeGen/PseudoSourceValue.h"
  43 #include "llvm/CodeGen/SelectionDAG.h"
  44 #include "llvm/MC/MCSectionMachO.h"
  45 #include "llvm/Target/TargetOptions.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/ADT/StringExtras.h"
  48 #include "llvm/ADT/Statistic.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 #include <sstream>
  54 using namespace llvm;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  58
  59 // This option should go away when tail calls fully work.
  60 static cl::opt<bool>
  61 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  62   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  63   cl::init(false));
  64
  65 cl::opt<bool>
  66 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  67   cl::desc("Generate calls via indirect call instructions"),
  68   cl::init(false));
  69
  70 static cl::opt<bool>
  71 ARMInterworking("arm-interworking", cl::Hidden,
  72   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  73   cl::init(true));
  74
  75 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  76                                        EVT PromotedBitwiseVT) {
  77   if (VT != PromotedLdStVT) {
  78     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  79     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  80                        PromotedLdStVT.getSimpleVT());
  81
  82     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  83     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  84                        PromotedLdStVT.getSimpleVT());
  85   }
  86
  87   EVT ElemTy = VT.getVectorElementType();
  88   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  89     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  90   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  91   if (ElemTy != MVT::i32) {
  92     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
  93     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
  94     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
  95     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
  96   }
  97   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  98   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  99   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 100   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Legal);
 101   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 102   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 103   if (VT.isInteger()) {
 104     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 105     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 106     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 107     setLoadExtAction(ISD::SEXTLOAD, VT.getSimpleVT(), Expand);
 108     setLoadExtAction(ISD::ZEXTLOAD, VT.getSimpleVT(), Expand);
 109     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 110          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 111       setTruncStoreAction(VT.getSimpleVT(),
 112                           (MVT::SimpleValueType)InnerVT, Expand);
 113   }
 114   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 115
 116   // Promote all bit-wise operations.
 117   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 118     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 119     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 120                        PromotedBitwiseVT.getSimpleVT());
 121     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 122     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 123                        PromotedBitwiseVT.getSimpleVT());
 124     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 125     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 126                        PromotedBitwiseVT.getSimpleVT());
 127   }
 128
 129   // Neon does not support vector divide/remainder operations.
 130   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 131   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 132   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 133   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 134   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 135   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 136 }
 137
 138 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 139   addRegisterClass(VT, ARM::DPRRegisterClass);
 140   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 141 }
 142
 143 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 144   addRegisterClass(VT, ARM::QPRRegisterClass);
 145   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 146 }
 147
 148 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 149   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 150     return new TargetLoweringObjectFileMachO();
 151
 152   return new ARMElfTargetObjectFile();
 153 }
 154
 155 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 156     : TargetLowering(TM, createTLOF(TM)) {
 157   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 158   RegInfo = TM.getRegisterInfo();
 159   Itins = TM.getInstrItineraryData();
 160
 161   if (Subtarget->isTargetDarwin()) {
 162     // Uses VFP for Thumb libfuncs if available.
 163     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 164       // Single-precision floating-point arithmetic.
 165       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 166       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 167       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 168       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 169
 170       // Double-precision floating-point arithmetic.
 171       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 172       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 173       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 174       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 175
 176       // Single-precision comparisons.
 177       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 178       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 179       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 180       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 181       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 182       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 183       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 184       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 185
 186       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 187       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 188       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 189       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 190       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 191       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 192       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 193       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 194
 195       // Double-precision comparisons.
 196       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 197       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 198       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 199       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 200       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 201       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 202       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 203       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 204
 205       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 206       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 207       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 208       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 209       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 210       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 211       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 212       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 213
 214       // Floating-point to integer conversions.
 215       // i64 conversions are done via library routines even when generating VFP
 216       // instructions, so use the same ones.
 217       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 218       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 219       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 220       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 221
 222       // Conversions between floating types.
 223       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 224       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 225
 226       // Integer to floating-point conversions.
 227       // i64 conversions are done via library routines even when generating VFP
 228       // instructions, so use the same ones.
 229       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 230       // e.g., __floatunsidf vs. __floatunssidfvfp.
 231       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 232       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 233       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 234       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 235     }
 236   }
 237
 238   // These libcalls are not available in 32-bit.
 239   setLibcallName(RTLIB::SHL_I128, 0);
 240   setLibcallName(RTLIB::SRL_I128, 0);
 241   setLibcallName(RTLIB::SRA_I128, 0);
 242
 243   if (Subtarget->isAAPCS_ABI()) {
 244     // Double-precision floating-point arithmetic helper functions
 245     // RTABI chapter 4.1.2, Table 2
 246     setLibcallName(RTLIB::ADD_F64, "__aeabi_dadd");
 247     setLibcallName(RTLIB::DIV_F64, "__aeabi_ddiv");
 248     setLibcallName(RTLIB::MUL_F64, "__aeabi_dmul");
 249     setLibcallName(RTLIB::SUB_F64, "__aeabi_dsub");
 250     setLibcallCallingConv(RTLIB::ADD_F64, CallingConv::ARM_AAPCS);
 251     setLibcallCallingConv(RTLIB::DIV_F64, CallingConv::ARM_AAPCS);
 252     setLibcallCallingConv(RTLIB::MUL_F64, CallingConv::ARM_AAPCS);
 253     setLibcallCallingConv(RTLIB::SUB_F64, CallingConv::ARM_AAPCS);
 254
 255     // Double-precision floating-point comparison helper functions
 256     // RTABI chapter 4.1.2, Table 3
 257     setLibcallName(RTLIB::OEQ_F64, "__aeabi_dcmpeq");
 258     setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 259     setLibcallName(RTLIB::UNE_F64, "__aeabi_dcmpeq");
 260     setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETEQ);
 261     setLibcallName(RTLIB::OLT_F64, "__aeabi_dcmplt");
 262     setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 263     setLibcallName(RTLIB::OLE_F64, "__aeabi_dcmple");
 264     setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 265     setLibcallName(RTLIB::OGE_F64, "__aeabi_dcmpge");
 266     setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 267     setLibcallName(RTLIB::OGT_F64, "__aeabi_dcmpgt");
 268     setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 269     setLibcallName(RTLIB::UO_F64,  "__aeabi_dcmpun");
 270     setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 271     setLibcallName(RTLIB::O_F64,   "__aeabi_dcmpun");
 272     setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 273     setLibcallCallingConv(RTLIB::OEQ_F64, CallingConv::ARM_AAPCS);
 274     setLibcallCallingConv(RTLIB::UNE_F64, CallingConv::ARM_AAPCS);
 275     setLibcallCallingConv(RTLIB::OLT_F64, CallingConv::ARM_AAPCS);
 276     setLibcallCallingConv(RTLIB::OLE_F64, CallingConv::ARM_AAPCS);
 277     setLibcallCallingConv(RTLIB::OGE_F64, CallingConv::ARM_AAPCS);
 278     setLibcallCallingConv(RTLIB::OGT_F64, CallingConv::ARM_AAPCS);
 279     setLibcallCallingConv(RTLIB::UO_F64, CallingConv::ARM_AAPCS);
 280     setLibcallCallingConv(RTLIB::O_F64, CallingConv::ARM_AAPCS);
 281
 282     // Single-precision floating-point arithmetic helper functions
 283     // RTABI chapter 4.1.2, Table 4
 284     setLibcallName(RTLIB::ADD_F32, "__aeabi_fadd");
 285     setLibcallName(RTLIB::DIV_F32, "__aeabi_fdiv");
 286     setLibcallName(RTLIB::MUL_F32, "__aeabi_fmul");
 287     setLibcallName(RTLIB::SUB_F32, "__aeabi_fsub");
 288     setLibcallCallingConv(RTLIB::ADD_F32, CallingConv::ARM_AAPCS);
 289     setLibcallCallingConv(RTLIB::DIV_F32, CallingConv::ARM_AAPCS);
 290     setLibcallCallingConv(RTLIB::MUL_F32, CallingConv::ARM_AAPCS);
 291     setLibcallCallingConv(RTLIB::SUB_F32, CallingConv::ARM_AAPCS);
 292
 293     // Single-precision floating-point comparison helper functions
 294     // RTABI chapter 4.1.2, Table 5
 295     setLibcallName(RTLIB::OEQ_F32, "__aeabi_fcmpeq");
 296     setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 297     setLibcallName(RTLIB::UNE_F32, "__aeabi_fcmpeq");
 298     setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETEQ);
 299     setLibcallName(RTLIB::OLT_F32, "__aeabi_fcmplt");
 300     setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 301     setLibcallName(RTLIB::OLE_F32, "__aeabi_fcmple");
 302     setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 303     setLibcallName(RTLIB::OGE_F32, "__aeabi_fcmpge");
 304     setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 305     setLibcallName(RTLIB::OGT_F32, "__aeabi_fcmpgt");
 306     setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 307     setLibcallName(RTLIB::UO_F32,  "__aeabi_fcmpun");
 308     setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 309     setLibcallName(RTLIB::O_F32,   "__aeabi_fcmpun");
 310     setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 311     setLibcallCallingConv(RTLIB::OEQ_F32, CallingConv::ARM_AAPCS);
 312     setLibcallCallingConv(RTLIB::UNE_F32, CallingConv::ARM_AAPCS);
 313     setLibcallCallingConv(RTLIB::OLT_F32, CallingConv::ARM_AAPCS);
 314     setLibcallCallingConv(RTLIB::OLE_F32, CallingConv::ARM_AAPCS);
 315     setLibcallCallingConv(RTLIB::OGE_F32, CallingConv::ARM_AAPCS);
 316     setLibcallCallingConv(RTLIB::OGT_F32, CallingConv::ARM_AAPCS);
 317     setLibcallCallingConv(RTLIB::UO_F32, CallingConv::ARM_AAPCS);
 318     setLibcallCallingConv(RTLIB::O_F32, CallingConv::ARM_AAPCS);
 319
 320     // Floating-point to integer conversions.
 321     // RTABI chapter 4.1.2, Table 6
 322     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz");
 323     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz");
 324     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz");
 325     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz");
 326     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz");
 327     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz");
 328     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz");
 329     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz");
 330     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I32, CallingConv::ARM_AAPCS);
 331     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I32, CallingConv::ARM_AAPCS);
 332     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I64, CallingConv::ARM_AAPCS);
 333     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::ARM_AAPCS);
 334     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I32, CallingConv::ARM_AAPCS);
 335     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I32, CallingConv::ARM_AAPCS);
 336     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I64, CallingConv::ARM_AAPCS);
 337     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::ARM_AAPCS);
 338
 339     // Conversions between floating types.
 340     // RTABI chapter 4.1.2, Table 7
 341     setLibcallName(RTLIB::FPROUND_F64_F32, "__aeabi_d2f");
 342     setLibcallName(RTLIB::FPEXT_F32_F64,   "__aeabi_f2d");
 343     setLibcallCallingConv(RTLIB::FPROUND_F64_F32, CallingConv::ARM_AAPCS);
 344     setLibcallCallingConv(RTLIB::FPEXT_F32_F64, CallingConv::ARM_AAPCS);
 345
 346     // Integer to floating-point conversions.
 347     // RTABI chapter 4.1.2, Table 8
 348     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d");
 349     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d");
 350     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d");
 351     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d");
 352     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f");
 353     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f");
 354     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f");
 355     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f");
 356     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 357     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 358     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 359     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 360     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 361     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 362     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 363     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 364
 365     // Long long helper functions
 366     // RTABI chapter 4.2, Table 9
 367     setLibcallName(RTLIB::MUL_I64,  "__aeabi_lmul");
 368     setLibcallName(RTLIB::SDIV_I64, "__aeabi_ldivmod");
 369     setLibcallName(RTLIB::UDIV_I64, "__aeabi_uldivmod");
 370     setLibcallName(RTLIB::SHL_I64, "__aeabi_llsl");
 371     setLibcallName(RTLIB::SRL_I64, "__aeabi_llsr");
 372     setLibcallName(RTLIB::SRA_I64, "__aeabi_lasr");
 373     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::ARM_AAPCS);
 374     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 375     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 376     setLibcallCallingConv(RTLIB::SHL_I64, CallingConv::ARM_AAPCS);
 377     setLibcallCallingConv(RTLIB::SRL_I64, CallingConv::ARM_AAPCS);
 378     setLibcallCallingConv(RTLIB::SRA_I64, CallingConv::ARM_AAPCS);
 379
 380     // Integer division functions
 381     // RTABI chapter 4.3.1
 382     setLibcallName(RTLIB::SDIV_I8,  "__aeabi_idiv");
 383     setLibcallName(RTLIB::SDIV_I16, "__aeabi_idiv");
 384     setLibcallName(RTLIB::SDIV_I32, "__aeabi_idiv");
 385     setLibcallName(RTLIB::UDIV_I8,  "__aeabi_uidiv");
 386     setLibcallName(RTLIB::UDIV_I16, "__aeabi_uidiv");
 387     setLibcallName(RTLIB::UDIV_I32, "__aeabi_uidiv");
 388     setLibcallCallingConv(RTLIB::SDIV_I8, CallingConv::ARM_AAPCS);
 389     setLibcallCallingConv(RTLIB::SDIV_I16, CallingConv::ARM_AAPCS);
 390     setLibcallCallingConv(RTLIB::SDIV_I32, CallingConv::ARM_AAPCS);
 391     setLibcallCallingConv(RTLIB::UDIV_I8, CallingConv::ARM_AAPCS);
 392     setLibcallCallingConv(RTLIB::UDIV_I16, CallingConv::ARM_AAPCS);
 393     setLibcallCallingConv(RTLIB::UDIV_I32, CallingConv::ARM_AAPCS);
 394   }
 395
 396   if (Subtarget->isThumb1Only())
 397     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 398   else
 399     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 400   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 401     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 402     if (!Subtarget->isFPOnlySP())
 403       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 404
 405     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 406   }
 407
 408   if (Subtarget->hasNEON()) {
 409     addDRTypeForNEON(MVT::v2f32);
 410     addDRTypeForNEON(MVT::v8i8);
 411     addDRTypeForNEON(MVT::v4i16);
 412     addDRTypeForNEON(MVT::v2i32);
 413     addDRTypeForNEON(MVT::v1i64);
 414
 415     addQRTypeForNEON(MVT::v4f32);
 416     addQRTypeForNEON(MVT::v2f64);
 417     addQRTypeForNEON(MVT::v16i8);
 418     addQRTypeForNEON(MVT::v8i16);
 419     addQRTypeForNEON(MVT::v4i32);
 420     addQRTypeForNEON(MVT::v2i64);
 421
 422     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 423     // neither Neon nor VFP support any arithmetic operations on it.
 424     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 425     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 426     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 427     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 428     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 429     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 430     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 431     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 432     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 433     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 434     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 435     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 436     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 437     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 438     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 439     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 440     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 441     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 442     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 443     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 444     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 445     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 446     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 447     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 448
 449     setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 450
 451     // Neon does not support some operations on v1i64 and v2i64 types.
 452     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 453     // Custom handling for some quad-vector types to detect VMULL.
 454     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 455     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 456     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 457     // Custom handling for some vector types to avoid expensive expansions
 458     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 459     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 460     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 461     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 462     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 463     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 464
 465     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 466     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 467     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 468     setTargetDAGCombine(ISD::SHL);
 469     setTargetDAGCombine(ISD::SRL);
 470     setTargetDAGCombine(ISD::SRA);
 471     setTargetDAGCombine(ISD::SIGN_EXTEND);
 472     setTargetDAGCombine(ISD::ZERO_EXTEND);
 473     setTargetDAGCombine(ISD::ANY_EXTEND);
 474     setTargetDAGCombine(ISD::SELECT_CC);
 475     setTargetDAGCombine(ISD::BUILD_VECTOR);
 476     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 477     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 478     setTargetDAGCombine(ISD::STORE);
 479   }
 480
 481   computeRegisterProperties();
 482
 483   // ARM does not have f32 extending load.
 484   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 485
 486   // ARM does not have i1 sign extending load.
 487   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 488
 489   // ARM supports all 4 flavors of integer indexed load / store.
 490   if (!Subtarget->isThumb1Only()) {
 491     for (unsigned im = (unsigned)ISD::PRE_INC;
 492          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 493       setIndexedLoadAction(im,  MVT::i1,  Legal);
 494       setIndexedLoadAction(im,  MVT::i8,  Legal);
 495       setIndexedLoadAction(im,  MVT::i16, Legal);
 496       setIndexedLoadAction(im,  MVT::i32, Legal);
 497       setIndexedStoreAction(im, MVT::i1,  Legal);
 498       setIndexedStoreAction(im, MVT::i8,  Legal);
 499       setIndexedStoreAction(im, MVT::i16, Legal);
 500       setIndexedStoreAction(im, MVT::i32, Legal);
 501     }
 502   }
 503
 504   // i64 operation support.
 505   if (Subtarget->isThumb1Only()) {
 506     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 507     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 508     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 509     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 510     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 511   } else {
 512     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 513     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 514     if (!Subtarget->hasV6Ops())
 515       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 516   }
 517   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 518   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 519   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 520   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 521   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 522
 523   // ARM does not have ROTL.
 524   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 525   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 526   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 527   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 528     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 529
 530   // Only ARMv6 has BSWAP.
 531   if (!Subtarget->hasV6Ops())
 532     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 533
 534   // These are expanded into libcalls.
 535   if (!Subtarget->hasDivide() || !Subtarget->isThumb2()) {
 536     // v7M has a hardware divider
 537     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 538     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 539   }
 540   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 541   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 542   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 543   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 544
 545   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 546   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 547   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 548   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 549   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 550
 551   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 552
 553   // Use the default implementation.
 554   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 555   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 556   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 557   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 558   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 559   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 560   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 561   setOperationAction(ISD::EXCEPTIONADDR,      MVT::i32,   Expand);
 562   setExceptionPointerRegister(ARM::R0);
 563   setExceptionSelectorRegister(ARM::R1);
 564
 565   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 566   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 567   // the default expansion.
 568   if (Subtarget->hasDataBarrier() ||
 569       (Subtarget->hasV6Ops() && !Subtarget->isThumb())) {
 570     // membarrier needs custom lowering; the rest are legal and handled
 571     // normally.
 572     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 573   } else {
 574     // Set them all for expansion, which will force libcalls.
 575     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 576     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 577     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 578     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 579     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 580     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 581     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 582     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 583     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 584     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 585     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 586     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 587     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 588     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 589     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 590     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 591     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 592     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 593     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 594     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 595     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 596     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 597     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 598     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 599     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 600     // Since the libcalls include locking, fold in the fences
 601     setShouldFoldAtomicFences(true);
 602   }
 603   // 64-bit versions are always libcalls (for now)
 604   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 605   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 606   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 607   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 608   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 609   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 610   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 611   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 612
 613   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 614
 615   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 616   if (!Subtarget->hasV6Ops()) {
 617     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 618     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 619   }
 620   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 621
 622   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 623     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 624     // iff target supports vfp2.
 625     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 626     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 627   }
 628
 629   // We want to custom lower some of our intrinsics.
 630   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 631   if (Subtarget->isTargetDarwin()) {
 632     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 633     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 634     setOperationAction(ISD::EH_SJLJ_DISPATCHSETUP, MVT::Other, Custom);
 635   }
 636
 637   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 638   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 639   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 640   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 641   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 642   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 643   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 644   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 645   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 646
 647   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 648   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 649   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 650   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 651   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 652
 653   // We don't support sin/cos/fmod/copysign/pow
 654   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 655   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 656   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 657   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 658   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 659   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 660   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 661     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 662     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 663   }
 664   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 665   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 666
 667   // Various VFP goodness
 668   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 669     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 670     if (Subtarget->hasVFP2()) {
 671       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 672       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 673       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 674       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 675     }
 676     // Special handling for half-precision FP.
 677     if (!Subtarget->hasFP16()) {
 678       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 679       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 680     }
 681   }
 682
 683   // We have target-specific dag combine patterns for the following nodes:
 684   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 685   setTargetDAGCombine(ISD::ADD);
 686   setTargetDAGCombine(ISD::SUB);
 687   setTargetDAGCombine(ISD::MUL);
 688
 689   if (Subtarget->hasV6T2Ops() || Subtarget->hasNEON())
 690     setTargetDAGCombine(ISD::OR);
 691   if (Subtarget->hasNEON())
 692     setTargetDAGCombine(ISD::AND);
 693
 694   setStackPointerRegisterToSaveRestore(ARM::SP);
 695
 696   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 697     setSchedulingPreference(Sched::RegPressure);
 698   else
 699     setSchedulingPreference(Sched::Hybrid);
 700
 701   //// temporary - rewrite interface to use type
 702   maxStoresPerMemcpy = maxStoresPerMemcpyOptSize = 1;
 703
 704   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 705   // are at least 4 bytes aligned.
 706   setMinStackArgumentAlignment(4);
 707
 708   benefitFromCodePlacementOpt = true;
 709 }
 710
 711 // FIXME: It might make sense to define the representative register class as the
 712 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 713 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 714 // SPR's representative would be DPR_VFP2. This should work well if register
 715 // pressure tracking were modified such that a register use would increment the
 716 // pressure of the register class's representative and all of it's super
 717 // classes' representatives transitively. We have not implemented this because
 718 // of the difficulty prior to coalescing of modeling operand register classes
 719 // due to the common occurence of cross class copies and subregister insertions
 720 // and extractions.
 721 std::pair<const TargetRegisterClass*, uint8_t>
 722 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 723   const TargetRegisterClass *RRC = 0;
 724   uint8_t Cost = 1;
 725   switch (VT.getSimpleVT().SimpleTy) {
 726   default:
 727     return TargetLowering::findRepresentativeClass(VT);
 728   // Use DPR as representative register class for all floating point
 729   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 730   // the cost is 1 for both f32 and f64.
 731   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 732   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 733     RRC = ARM::DPRRegisterClass;
 734     // When NEON is used for SP, only half of the register file is available
 735     // because operations that define both SP and DP results will be constrained
 736     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 737     // coalescing by double-counting the SP regs. See the FIXME above.
 738     if (Subtarget->useNEONForSinglePrecisionFP())
 739       Cost = 2;
 740     break;
 741   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 742   case MVT::v4f32: case MVT::v2f64:
 743     RRC = ARM::DPRRegisterClass;
 744     Cost = 2;
 745     break;
 746   case MVT::v4i64:
 747     RRC = ARM::DPRRegisterClass;
 748     Cost = 4;
 749     break;
 750   case MVT::v8i64:
 751     RRC = ARM::DPRRegisterClass;
 752     Cost = 8;
 753     break;
 754   }
 755   return std::make_pair(RRC, Cost);
 756 }
 757
 758 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 759   switch (Opcode) {
 760   default: return 0;
 761   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 762   case ARMISD::WrapperDYN:    return "ARMISD::WrapperDYN";
 763   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
 764   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 765   case ARMISD::CALL:          return "ARMISD::CALL";
 766   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 767   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 768   case ARMISD::tCALL:         return "ARMISD::tCALL";
 769   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 770   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 771   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 772   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 773   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 774   case ARMISD::CMP:           return "ARMISD::CMP";
 775   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 776   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 777   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 778   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 779   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 780   case ARMISD::CMOV:          return "ARMISD::CMOV";
 781
 782   case ARMISD::RBIT:          return "ARMISD::RBIT";
 783
 784   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 785   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 786   case ARMISD::SITOF:         return "ARMISD::SITOF";
 787   case ARMISD::UITOF:         return "ARMISD::UITOF";
 788
 789   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 790   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 791   case ARMISD::RRX:           return "ARMISD::RRX";
 792
 793   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
 794   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
 795
 796   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 797   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 798   case ARMISD::EH_SJLJ_DISPATCHSETUP:return "ARMISD::EH_SJLJ_DISPATCHSETUP";
 799
 800   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 801
 802   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 803
 804   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 805
 806   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 807   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
 808
 809   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
 810
 811   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 812   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
 813   case ARMISD::VCGE:          return "ARMISD::VCGE";
 814   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
 815   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
 816   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 817   case ARMISD::VCGT:          return "ARMISD::VCGT";
 818   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
 819   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
 820   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 821   case ARMISD::VTST:          return "ARMISD::VTST";
 822
 823   case ARMISD::VSHL:          return "ARMISD::VSHL";
 824   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 825   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 826   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 827   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 828   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 829   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 830   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 831   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 832   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 833   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 834   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 835   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 836   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 837   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 838   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 839   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 840   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 841   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 842   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 843   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 844   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 845   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 846   case ARMISD::VDUP:          return "ARMISD::VDUP";
 847   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 848   case ARMISD::VEXT:          return "ARMISD::VEXT";
 849   case ARMISD::VREV64:        return "ARMISD::VREV64";
 850   case ARMISD::VREV32:        return "ARMISD::VREV32";
 851   case ARMISD::VREV16:        return "ARMISD::VREV16";
 852   case ARMISD::VZIP:          return "ARMISD::VZIP";
 853   case ARMISD::VUZP:          return "ARMISD::VUZP";
 854   case ARMISD::VTRN:          return "ARMISD::VTRN";
 855   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 856   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 857   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 858   case ARMISD::FMAX:          return "ARMISD::FMAX";
 859   case ARMISD::FMIN:          return "ARMISD::FMIN";
 860   case ARMISD::BFI:           return "ARMISD::BFI";
 861   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
 862   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
 863   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
 864   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
 865   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
 866   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
 867   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
 868   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
 869   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
 870   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
 871   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
 872   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
 873   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
 874   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
 875   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
 876   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
 877   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
 878   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
 879   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
 880   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
 881   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
 882   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
 883   }
 884 }
 885
 886 /// getRegClassFor - Return the register class that should be used for the
 887 /// specified value type.
 888 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 889   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 890   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 891   // load / store 4 to 8 consecutive D registers.
 892   if (Subtarget->hasNEON()) {
 893     if (VT == MVT::v4i64)
 894       return ARM::QQPRRegisterClass;
 895     else if (VT == MVT::v8i64)
 896       return ARM::QQQQPRRegisterClass;
 897   }
 898   return TargetLowering::getRegClassFor(VT);
 899 }
 900
 901 // Create a fast isel object.
 902 FastISel *
 903 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 904   return ARM::createFastISel(funcInfo);
 905 }
 906
 907 /// getFunctionAlignment - Return the Log2 alignment of this function.
 908 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 909   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 910 }
 911
 912 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 913 /// be used for loads / stores from the global.
 914 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 915   return (Subtarget->isThumb1Only() ? 127 : 4095);
 916 }
 917
 918 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 919   unsigned NumVals = N->getNumValues();
 920   if (!NumVals)
 921     return Sched::RegPressure;
 922
 923   for (unsigned i = 0; i != NumVals; ++i) {
 924     EVT VT = N->getValueType(i);
 925     if (VT == MVT::Glue || VT == MVT::Other)
 926       continue;
 927     if (VT.isFloatingPoint() || VT.isVector())
 928       return Sched::Latency;
 929   }
 930
 931   if (!N->isMachineOpcode())
 932     return Sched::RegPressure;
 933
 934   // Load are scheduled for latency even if there instruction itinerary
 935   // is not available.
 936   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 937   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 938
 939   if (TID.getNumDefs() == 0)
 940     return Sched::RegPressure;
 941   if (!Itins->isEmpty() &&
 942       Itins->getOperandCycle(TID.getSchedClass(), 0) > 2)
 943     return Sched::Latency;
 944
 945   return Sched::RegPressure;
 946 }
 947
 948 //===----------------------------------------------------------------------===//
 949 // Lowering Code
 950 //===----------------------------------------------------------------------===//
 951
 952 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 953 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 954   switch (CC) {
 955   default: llvm_unreachable("Unknown condition code!");
 956   case ISD::SETNE:  return ARMCC::NE;
 957   case ISD::SETEQ:  return ARMCC::EQ;
 958   case ISD::SETGT:  return ARMCC::GT;
 959   case ISD::SETGE:  return ARMCC::GE;
 960   case ISD::SETLT:  return ARMCC::LT;
 961   case ISD::SETLE:  return ARMCC::LE;
 962   case ISD::SETUGT: return ARMCC::HI;
 963   case ISD::SETUGE: return ARMCC::HS;
 964   case ISD::SETULT: return ARMCC::LO;
 965   case ISD::SETULE: return ARMCC::LS;
 966   }
 967 }
 968
 969 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 970 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 971                         ARMCC::CondCodes &CondCode2) {
 972   CondCode2 = ARMCC::AL;
 973   switch (CC) {
 974   default: llvm_unreachable("Unknown FP condition!");
 975   case ISD::SETEQ:
 976   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 977   case ISD::SETGT:
 978   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 979   case ISD::SETGE:
 980   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 981   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 982   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 983   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 984   case ISD::SETO:   CondCode = ARMCC::VC; break;
 985   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 986   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 987   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 988   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 989   case ISD::SETLT:
 990   case ISD::SETULT: CondCode = ARMCC::LT; break;
 991   case ISD::SETLE:
 992   case ISD::SETULE: CondCode = ARMCC::LE; break;
 993   case ISD::SETNE:
 994   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 995   }
 996 }
 997
 998 //===----------------------------------------------------------------------===//
 999 //                      Calling Convention Implementation
1000 //===----------------------------------------------------------------------===//
1001
1002 #include "ARMGenCallingConv.inc"
1003
1004 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1005 /// given CallingConvention value.
1006 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1007                                                  bool Return,
1008                                                  bool isVarArg) const {
1009   switch (CC) {
1010   default:
1011     llvm_unreachable("Unsupported calling convention");
1012   case CallingConv::Fast:
1013     if (Subtarget->hasVFP2() && !isVarArg) {
1014       if (!Subtarget->isAAPCS_ABI())
1015         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1016       // For AAPCS ABI targets, just use VFP variant of the calling convention.
1017       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1018     }
1019     // Fallthrough
1020   case CallingConv::C: {
1021     // Use target triple & subtarget features to do actual dispatch.
1022     if (!Subtarget->isAAPCS_ABI())
1023       return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1024     else if (Subtarget->hasVFP2() &&
1025              FloatABIType == FloatABI::Hard && !isVarArg)
1026       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1027     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1028   }
1029   case CallingConv::ARM_AAPCS_VFP:
1030     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1031   case CallingConv::ARM_AAPCS:
1032     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1033   case CallingConv::ARM_APCS:
1034     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1035   }
1036 }
1037
1038 /// LowerCallResult - Lower the result values of a call into the
1039 /// appropriate copies out of appropriate physical registers.
1040 SDValue
1041 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1042                                    CallingConv::ID CallConv, bool isVarArg,
1043                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1044                                    DebugLoc dl, SelectionDAG &DAG,
1045                                    SmallVectorImpl<SDValue> &InVals) const {
1046
1047   // Assign locations to each value returned by this call.
1048   SmallVector<CCValAssign, 16> RVLocs;
1049   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1050                  RVLocs, *DAG.getContext());
1051   CCInfo.AnalyzeCallResult(Ins,
1052                            CCAssignFnForNode(CallConv, /* Return*/ true,
1053                                              isVarArg));
1054
1055   // Copy all of the result registers out of their specified physreg.
1056   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1057     CCValAssign VA = RVLocs[i];
1058
1059     SDValue Val;
1060     if (VA.needsCustom()) {
1061       // Handle f64 or half of a v2f64.
1062       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1063                                       InFlag);
1064       Chain = Lo.getValue(1);
1065       InFlag = Lo.getValue(2);
1066       VA = RVLocs[++i]; // skip ahead to next loc
1067       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1068                                       InFlag);
1069       Chain = Hi.getValue(1);
1070       InFlag = Hi.getValue(2);
1071       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1072
1073       if (VA.getLocVT() == MVT::v2f64) {
1074         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1075         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1076                           DAG.getConstant(0, MVT::i32));
1077
1078         VA = RVLocs[++i]; // skip ahead to next loc
1079         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1080         Chain = Lo.getValue(1);
1081         InFlag = Lo.getValue(2);
1082         VA = RVLocs[++i]; // skip ahead to next loc
1083         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1084         Chain = Hi.getValue(1);
1085         InFlag = Hi.getValue(2);
1086         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1087         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1088                           DAG.getConstant(1, MVT::i32));
1089       }
1090     } else {
1091       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1092                                InFlag);
1093       Chain = Val.getValue(1);
1094       InFlag = Val.getValue(2);
1095     }
1096
1097     switch (VA.getLocInfo()) {
1098     default: llvm_unreachable("Unknown loc info!");
1099     case CCValAssign::Full: break;
1100     case CCValAssign::BCvt:
1101       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1102       break;
1103     }
1104
1105     InVals.push_back(Val);
1106   }
1107
1108   return Chain;
1109 }
1110
1111 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1112 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1113 /// specified by the specific parameter attribute.  The copy will be passed as
1114 /// a byval function parameter.
1115 /// Sometimes what we are copying is the end of a larger object, the part that
1116 /// does not fit in registers.
1117 static SDValue
1118 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1119                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1120                           DebugLoc dl) {
1121   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1122   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1123                        /*isVolatile=*/false, /*AlwaysInline=*/false,
1124                        MachinePointerInfo(0), MachinePointerInfo(0));
1125 }
1126
1127 /// LowerMemOpCallTo - Store the argument to the stack.
1128 SDValue
1129 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1130                                     SDValue StackPtr, SDValue Arg,
1131                                     DebugLoc dl, SelectionDAG &DAG,
1132                                     const CCValAssign &VA,
1133                                     ISD::ArgFlagsTy Flags) const {
1134   unsigned LocMemOffset = VA.getLocMemOffset();
1135   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1136   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1137   if (Flags.isByVal())
1138     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1139
1140   return DAG.getStore(Chain, dl, Arg, PtrOff,
1141                       MachinePointerInfo::getStack(LocMemOffset),
1142                       false, false, 0);
1143 }
1144
1145 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1146                                          SDValue Chain, SDValue &Arg,
1147                                          RegsToPassVector &RegsToPass,
1148                                          CCValAssign &VA, CCValAssign &NextVA,
1149                                          SDValue &StackPtr,
1150                                          SmallVector<SDValue, 8> &MemOpChains,
1151                                          ISD::ArgFlagsTy Flags) const {
1152
1153   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1154                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1155   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1156
1157   if (NextVA.isRegLoc())
1158     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1159   else {
1160     assert(NextVA.isMemLoc());
1161     if (StackPtr.getNode() == 0)
1162       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1163
1164     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1165                                            dl, DAG, NextVA,
1166                                            Flags));
1167   }
1168 }
1169
1170 /// LowerCall - Lowering a call into a callseq_start <-
1171 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1172 /// nodes.
1173 SDValue
1174 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1175                              CallingConv::ID CallConv, bool isVarArg,
1176                              bool &isTailCall,
1177                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1178                              const SmallVectorImpl<SDValue> &OutVals,
1179                              const SmallVectorImpl<ISD::InputArg> &Ins,
1180                              DebugLoc dl, SelectionDAG &DAG,
1181                              SmallVectorImpl<SDValue> &InVals) const {
1182   MachineFunction &MF = DAG.getMachineFunction();
1183   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1184   bool IsSibCall = false;
1185   // Temporarily disable tail calls so things don't break.
1186   if (!EnableARMTailCalls)
1187     isTailCall = false;
1188   if (isTailCall) {
1189     // Check if it's really possible to do a tail call.
1190     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1191                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1192                                                    Outs, OutVals, Ins, DAG);
1193     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1194     // detected sibcalls.
1195     if (isTailCall) {
1196       ++NumTailCalls;
1197       IsSibCall = true;
1198     }
1199   }
1200
1201   // Analyze operands of the call, assigning locations to each operand.
1202   SmallVector<CCValAssign, 16> ArgLocs;
1203   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1204                  *DAG.getContext());
1205   CCInfo.AnalyzeCallOperands(Outs,
1206                              CCAssignFnForNode(CallConv, /* Return*/ false,
1207                                                isVarArg));
1208
1209   // Get a count of how many bytes are to be pushed on the stack.
1210   unsigned NumBytes = CCInfo.getNextStackOffset();
1211
1212   // For tail calls, memory operands are available in our caller's stack.
1213   if (IsSibCall)
1214     NumBytes = 0;
1215
1216   // Adjust the stack pointer for the new arguments...
1217   // These operations are automatically eliminated by the prolog/epilog pass
1218   if (!IsSibCall)
1219     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1220
1221   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1222
1223   RegsToPassVector RegsToPass;
1224   SmallVector<SDValue, 8> MemOpChains;
1225
1226   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1227   // of tail call optimization, arguments are handled later.
1228   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1229        i != e;
1230        ++i, ++realArgIdx) {
1231     CCValAssign &VA = ArgLocs[i];
1232     SDValue Arg = OutVals[realArgIdx];
1233     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1234     bool isByVal = Flags.isByVal();
1235
1236     // Promote the value if needed.
1237     switch (VA.getLocInfo()) {
1238     default: llvm_unreachable("Unknown loc info!");
1239     case CCValAssign::Full: break;
1240     case CCValAssign::SExt:
1241       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1242       break;
1243     case CCValAssign::ZExt:
1244       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1245       break;
1246     case CCValAssign::AExt:
1247       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1248       break;
1249     case CCValAssign::BCvt:
1250       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1251       break;
1252     }
1253
1254     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1255     if (VA.needsCustom()) {
1256       if (VA.getLocVT() == MVT::v2f64) {
1257         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1258                                   DAG.getConstant(0, MVT::i32));
1259         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1260                                   DAG.getConstant(1, MVT::i32));
1261
1262         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1263                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1264
1265         VA = ArgLocs[++i]; // skip ahead to next loc
1266         if (VA.isRegLoc()) {
1267           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1268                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1269         } else {
1270           assert(VA.isMemLoc());
1271
1272           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1273                                                  dl, DAG, VA, Flags));
1274         }
1275       } else {
1276         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1277                          StackPtr, MemOpChains, Flags);
1278       }
1279     } else if (VA.isRegLoc()) {
1280       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1281     } else if (!IsSibCall || isByVal) {
1282       assert(VA.isMemLoc());
1283
1284       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1285                                              dl, DAG, VA, Flags));
1286     }
1287   }
1288
1289   if (!MemOpChains.empty())
1290     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1291                         &MemOpChains[0], MemOpChains.size());
1292
1293   // Build a sequence of copy-to-reg nodes chained together with token chain
1294   // and flag operands which copy the outgoing args into the appropriate regs.
1295   SDValue InFlag;
1296   // Tail call byval lowering might overwrite argument registers so in case of
1297   // tail call optimization the copies to registers are lowered later.
1298   if (!isTailCall)
1299     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1300       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1301                                RegsToPass[i].second, InFlag);
1302       InFlag = Chain.getValue(1);
1303     }
1304
1305   // For tail calls lower the arguments to the 'real' stack slot.
1306   if (isTailCall) {
1307     // Force all the incoming stack arguments to be loaded from the stack
1308     // before any new outgoing arguments are stored to the stack, because the
1309     // outgoing stack slots may alias the incoming argument stack slots, and
1310     // the alias isn't otherwise explicit. This is slightly more conservative
1311     // than necessary, because it means that each store effectively depends
1312     // on every argument instead of just those arguments it would clobber.
1313
1314     // Do not flag preceeding copytoreg stuff together with the following stuff.
1315     InFlag = SDValue();
1316     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1317       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1318                                RegsToPass[i].second, InFlag);
1319       InFlag = Chain.getValue(1);
1320     }
1321     InFlag =SDValue();
1322   }
1323
1324   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1325   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1326   // node so that legalize doesn't hack it.
1327   bool isDirect = false;
1328   bool isARMFunc = false;
1329   bool isLocalARMFunc = false;
1330   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1331
1332   if (EnableARMLongCalls) {
1333     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1334             && "long-calls with non-static relocation model!");
1335     // Handle a global address or an external symbol. If it's not one of
1336     // those, the target's already in a register, so we don't need to do
1337     // anything extra.
1338     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1339       const GlobalValue *GV = G->getGlobal();
1340       // Create a constant pool entry for the callee address
1341       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1342       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1343                                                            ARMPCLabelIndex,
1344                                                            ARMCP::CPValue, 0);
1345       // Get the address of the callee into a register
1346       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1347       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1348       Callee = DAG.getLoad(getPointerTy(), dl,
1349                            DAG.getEntryNode(), CPAddr,
1350                            MachinePointerInfo::getConstantPool(),
1351                            false, false, 0);
1352     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1353       const char *Sym = S->getSymbol();
1354
1355       // Create a constant pool entry for the callee address
1356       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1357       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1358                                                        Sym, ARMPCLabelIndex, 0);
1359       // Get the address of the callee into a register
1360       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1361       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1362       Callee = DAG.getLoad(getPointerTy(), dl,
1363                            DAG.getEntryNode(), CPAddr,
1364                            MachinePointerInfo::getConstantPool(),
1365                            false, false, 0);
1366     }
1367   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1368     const GlobalValue *GV = G->getGlobal();
1369     isDirect = true;
1370     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1371     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1372                    getTargetMachine().getRelocationModel() != Reloc::Static;
1373     isARMFunc = !Subtarget->isThumb() || isStub;
1374     // ARM call to a local ARM function is predicable.
1375     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1376     // tBX takes a register source operand.
1377     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1378       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1379       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1380                                                            ARMPCLabelIndex,
1381                                                            ARMCP::CPValue, 4);
1382       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1383       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1384       Callee = DAG.getLoad(getPointerTy(), dl,
1385                            DAG.getEntryNode(), CPAddr,
1386                            MachinePointerInfo::getConstantPool(),
1387                            false, false, 0);
1388       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1389       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1390                            getPointerTy(), Callee, PICLabel);
1391     } else {
1392       // On ELF targets for PIC code, direct calls should go through the PLT
1393       unsigned OpFlags = 0;
1394       if (Subtarget->isTargetELF() &&
1395                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1396         OpFlags = ARMII::MO_PLT;
1397       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1398     }
1399   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1400     isDirect = true;
1401     bool isStub = Subtarget->isTargetDarwin() &&
1402                   getTargetMachine().getRelocationModel() != Reloc::Static;
1403     isARMFunc = !Subtarget->isThumb() || isStub;
1404     // tBX takes a register source operand.
1405     const char *Sym = S->getSymbol();
1406     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1407       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1408       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1409                                                        Sym, ARMPCLabelIndex, 4);
1410       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1411       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1412       Callee = DAG.getLoad(getPointerTy(), dl,
1413                            DAG.getEntryNode(), CPAddr,
1414                            MachinePointerInfo::getConstantPool(),
1415                            false, false, 0);
1416       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1417       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1418                            getPointerTy(), Callee, PICLabel);
1419     } else {
1420       unsigned OpFlags = 0;
1421       // On ELF targets for PIC code, direct calls should go through the PLT
1422       if (Subtarget->isTargetELF() &&
1423                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1424         OpFlags = ARMII::MO_PLT;
1425       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1426     }
1427   }
1428
1429   // FIXME: handle tail calls differently.
1430   unsigned CallOpc;
1431   if (Subtarget->isThumb()) {
1432     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1433       CallOpc = ARMISD::CALL_NOLINK;
1434     else
1435       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1436   } else {
1437     CallOpc = (isDirect || Subtarget->hasV5TOps())
1438       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1439       : ARMISD::CALL_NOLINK;
1440   }
1441
1442   std::vector<SDValue> Ops;
1443   Ops.push_back(Chain);
1444   Ops.push_back(Callee);
1445
1446   // Add argument registers to the end of the list so that they are known live
1447   // into the call.
1448   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1449     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1450                                   RegsToPass[i].second.getValueType()));
1451
1452   if (InFlag.getNode())
1453     Ops.push_back(InFlag);
1454
1455   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1456   if (isTailCall)
1457     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1458
1459   // Returns a chain and a flag for retval copy to use.
1460   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1461   InFlag = Chain.getValue(1);
1462
1463   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1464                              DAG.getIntPtrConstant(0, true), InFlag);
1465   if (!Ins.empty())
1466     InFlag = Chain.getValue(1);
1467
1468   // Handle result values, copying them out of physregs into vregs that we
1469   // return.
1470   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1471                          dl, DAG, InVals);
1472 }
1473
1474 /// HandleByVal - Every parameter *after* a byval parameter is passed
1475 /// on the stack.  Confiscate all the parameter registers to insure
1476 /// this.
1477 void
1478 llvm::ARMTargetLowering::HandleByVal(CCState *State) const {
1479   static const unsigned RegList1[] = {
1480     ARM::R0, ARM::R1, ARM::R2, ARM::R3
1481   };
1482   do {} while (State->AllocateReg(RegList1, 4));
1483 }
1484
1485 /// MatchingStackOffset - Return true if the given stack call argument is
1486 /// already available in the same position (relatively) of the caller's
1487 /// incoming argument stack.
1488 static
1489 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1490                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1491                          const ARMInstrInfo *TII) {
1492   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1493   int FI = INT_MAX;
1494   if (Arg.getOpcode() == ISD::CopyFromReg) {
1495     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1496     if (!TargetRegisterInfo::isVirtualRegister(VR))
1497       return false;
1498     MachineInstr *Def = MRI->getVRegDef(VR);
1499     if (!Def)
1500       return false;
1501     if (!Flags.isByVal()) {
1502       if (!TII->isLoadFromStackSlot(Def, FI))
1503         return false;
1504     } else {
1505       return false;
1506     }
1507   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1508     if (Flags.isByVal())
1509       // ByVal argument is passed in as a pointer but it's now being
1510       // dereferenced. e.g.
1511       // define @foo(%struct.X* %A) {
1512       //   tail call @bar(%struct.X* byval %A)
1513       // }
1514       return false;
1515     SDValue Ptr = Ld->getBasePtr();
1516     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1517     if (!FINode)
1518       return false;
1519     FI = FINode->getIndex();
1520   } else
1521     return false;
1522
1523   assert(FI != INT_MAX);
1524   if (!MFI->isFixedObjectIndex(FI))
1525     return false;
1526   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1527 }
1528
1529 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1530 /// for tail call optimization. Targets which want to do tail call
1531 /// optimization should implement this function.
1532 bool
1533 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1534                                                      CallingConv::ID CalleeCC,
1535                                                      bool isVarArg,
1536                                                      bool isCalleeStructRet,
1537                                                      bool isCallerStructRet,
1538                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1539                                     const SmallVectorImpl<SDValue> &OutVals,
1540                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1541                                                      SelectionDAG& DAG) const {
1542   const Function *CallerF = DAG.getMachineFunction().getFunction();
1543   CallingConv::ID CallerCC = CallerF->getCallingConv();
1544   bool CCMatch = CallerCC == CalleeCC;
1545
1546   // Look for obvious safe cases to perform tail call optimization that do not
1547   // require ABI changes. This is what gcc calls sibcall.
1548
1549   // Do not sibcall optimize vararg calls unless the call site is not passing
1550   // any arguments.
1551   if (isVarArg && !Outs.empty())
1552     return false;
1553
1554   // Also avoid sibcall optimization if either caller or callee uses struct
1555   // return semantics.
1556   if (isCalleeStructRet || isCallerStructRet)
1557     return false;
1558
1559   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1560   // emitEpilogue is not ready for them.
1561   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1562   // LR.  This means if we need to reload LR, it takes an extra instructions,
1563   // which outweighs the value of the tail call; but here we don't know yet
1564   // whether LR is going to be used.  Probably the right approach is to
1565   // generate the tail call here and turn it back into CALL/RET in
1566   // emitEpilogue if LR is used.
1567
1568   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1569   // but we need to make sure there are enough registers; the only valid
1570   // registers are the 4 used for parameters.  We don't currently do this
1571   // case.
1572   if (Subtarget->isThumb1Only())
1573     return false;
1574
1575   // If the calling conventions do not match, then we'd better make sure the
1576   // results are returned in the same way as what the caller expects.
1577   if (!CCMatch) {
1578     SmallVector<CCValAssign, 16> RVLocs1;
1579     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1580                     RVLocs1, *DAG.getContext());
1581     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1582
1583     SmallVector<CCValAssign, 16> RVLocs2;
1584     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1585                     RVLocs2, *DAG.getContext());
1586     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1587
1588     if (RVLocs1.size() != RVLocs2.size())
1589       return false;
1590     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1591       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1592         return false;
1593       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1594         return false;
1595       if (RVLocs1[i].isRegLoc()) {
1596         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1597           return false;
1598       } else {
1599         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1600           return false;
1601       }
1602     }
1603   }
1604
1605   // If the callee takes no arguments then go on to check the results of the
1606   // call.
1607   if (!Outs.empty()) {
1608     // Check if stack adjustment is needed. For now, do not do this if any
1609     // argument is passed on the stack.
1610     SmallVector<CCValAssign, 16> ArgLocs;
1611     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1612                    ArgLocs, *DAG.getContext());
1613     CCInfo.AnalyzeCallOperands(Outs,
1614                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1615     if (CCInfo.getNextStackOffset()) {
1616       MachineFunction &MF = DAG.getMachineFunction();
1617
1618       // Check if the arguments are already laid out in the right way as
1619       // the caller's fixed stack objects.
1620       MachineFrameInfo *MFI = MF.getFrameInfo();
1621       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1622       const ARMInstrInfo *TII =
1623         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1624       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1625            i != e;
1626            ++i, ++realArgIdx) {
1627         CCValAssign &VA = ArgLocs[i];
1628         EVT RegVT = VA.getLocVT();
1629         SDValue Arg = OutVals[realArgIdx];
1630         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1631         if (VA.getLocInfo() == CCValAssign::Indirect)
1632           return false;
1633         if (VA.needsCustom()) {
1634           // f64 and vector types are split into multiple registers or
1635           // register/stack-slot combinations.  The types will not match
1636           // the registers; give up on memory f64 refs until we figure
1637           // out what to do about this.
1638           if (!VA.isRegLoc())
1639             return false;
1640           if (!ArgLocs[++i].isRegLoc())
1641             return false;
1642           if (RegVT == MVT::v2f64) {
1643             if (!ArgLocs[++i].isRegLoc())
1644               return false;
1645             if (!ArgLocs[++i].isRegLoc())
1646               return false;
1647           }
1648         } else if (!VA.isRegLoc()) {
1649           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1650                                    MFI, MRI, TII))
1651             return false;
1652         }
1653       }
1654     }
1655   }
1656
1657   return true;
1658 }
1659
1660 SDValue
1661 ARMTargetLowering::LowerReturn(SDValue Chain,
1662                                CallingConv::ID CallConv, bool isVarArg,
1663                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1664                                const SmallVectorImpl<SDValue> &OutVals,
1665                                DebugLoc dl, SelectionDAG &DAG) const {
1666
1667   // CCValAssign - represent the assignment of the return value to a location.
1668   SmallVector<CCValAssign, 16> RVLocs;
1669
1670   // CCState - Info about the registers and stack slots.
1671   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1672                  *DAG.getContext());
1673
1674   // Analyze outgoing return values.
1675   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1676                                                isVarArg));
1677
1678   // If this is the first return lowered for this function, add
1679   // the regs to the liveout set for the function.
1680   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1681     for (unsigned i = 0; i != RVLocs.size(); ++i)
1682       if (RVLocs[i].isRegLoc())
1683         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1684   }
1685
1686   SDValue Flag;
1687
1688   // Copy the result values into the output registers.
1689   for (unsigned i = 0, realRVLocIdx = 0;
1690        i != RVLocs.size();
1691        ++i, ++realRVLocIdx) {
1692     CCValAssign &VA = RVLocs[i];
1693     assert(VA.isRegLoc() && "Can only return in registers!");
1694
1695     SDValue Arg = OutVals[realRVLocIdx];
1696
1697     switch (VA.getLocInfo()) {
1698     default: llvm_unreachable("Unknown loc info!");
1699     case CCValAssign::Full: break;
1700     case CCValAssign::BCvt:
1701       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1702       break;
1703     }
1704
1705     if (VA.needsCustom()) {
1706       if (VA.getLocVT() == MVT::v2f64) {
1707         // Extract the first half and return it in two registers.
1708         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1709                                    DAG.getConstant(0, MVT::i32));
1710         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1711                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1712
1713         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1714         Flag = Chain.getValue(1);
1715         VA = RVLocs[++i]; // skip ahead to next loc
1716         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1717                                  HalfGPRs.getValue(1), Flag);
1718         Flag = Chain.getValue(1);
1719         VA = RVLocs[++i]; // skip ahead to next loc
1720
1721         // Extract the 2nd half and fall through to handle it as an f64 value.
1722         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1723                           DAG.getConstant(1, MVT::i32));
1724       }
1725       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1726       // available.
1727       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1728                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1729       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1730       Flag = Chain.getValue(1);
1731       VA = RVLocs[++i]; // skip ahead to next loc
1732       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1733                                Flag);
1734     } else
1735       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1736
1737     // Guarantee that all emitted copies are
1738     // stuck together, avoiding something bad.
1739     Flag = Chain.getValue(1);
1740   }
1741
1742   SDValue result;
1743   if (Flag.getNode())
1744     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1745   else // Return Void
1746     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1747
1748   return result;
1749 }
1750
1751 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N) const {
1752   if (N->getNumValues() != 1)
1753     return false;
1754   if (!N->hasNUsesOfValue(1, 0))
1755     return false;
1756
1757   unsigned NumCopies = 0;
1758   SDNode* Copies[2];
1759   SDNode *Use = *N->use_begin();
1760   if (Use->getOpcode() == ISD::CopyToReg) {
1761     Copies[NumCopies++] = Use;
1762   } else if (Use->getOpcode() == ARMISD::VMOVRRD) {
1763     // f64 returned in a pair of GPRs.
1764     for (SDNode::use_iterator UI = Use->use_begin(), UE = Use->use_end();
1765          UI != UE; ++UI) {
1766       if (UI->getOpcode() != ISD::CopyToReg)
1767         return false;
1768       Copies[UI.getUse().getResNo()] = *UI;
1769       ++NumCopies;
1770     }
1771   } else if (Use->getOpcode() == ISD::BITCAST) {
1772     // f32 returned in a single GPR.
1773     if (!Use->hasNUsesOfValue(1, 0))
1774       return false;
1775     Use = *Use->use_begin();
1776     if (Use->getOpcode() != ISD::CopyToReg || !Use->hasNUsesOfValue(1, 0))
1777       return false;
1778     Copies[NumCopies++] = Use;
1779   } else {
1780     return false;
1781   }
1782
1783   if (NumCopies != 1 && NumCopies != 2)
1784     return false;
1785
1786   bool HasRet = false;
1787   for (unsigned i = 0; i < NumCopies; ++i) {
1788     SDNode *Copy = Copies[i];
1789     for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1790          UI != UE; ++UI) {
1791       if (UI->getOpcode() == ISD::CopyToReg) {
1792         SDNode *Use = *UI;
1793         if (Use == Copies[0] || Use == Copies[1])
1794           continue;
1795         return false;
1796       }
1797       if (UI->getOpcode() != ARMISD::RET_FLAG)
1798         return false;
1799       HasRet = true;
1800     }
1801   }
1802
1803   return HasRet;
1804 }
1805
1806 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1807 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1808 // one of the above mentioned nodes. It has to be wrapped because otherwise
1809 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1810 // be used to form addressing mode. These wrapped nodes will be selected
1811 // into MOVi.
1812 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1813   EVT PtrVT = Op.getValueType();
1814   // FIXME there is no actual debug info here
1815   DebugLoc dl = Op.getDebugLoc();
1816   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1817   SDValue Res;
1818   if (CP->isMachineConstantPoolEntry())
1819     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1820                                     CP->getAlignment());
1821   else
1822     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1823                                     CP->getAlignment());
1824   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1825 }
1826
1827 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1828   return MachineJumpTableInfo::EK_Inline;
1829 }
1830
1831 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1832                                              SelectionDAG &DAG) const {
1833   MachineFunction &MF = DAG.getMachineFunction();
1834   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1835   unsigned ARMPCLabelIndex = 0;
1836   DebugLoc DL = Op.getDebugLoc();
1837   EVT PtrVT = getPointerTy();
1838   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1839   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1840   SDValue CPAddr;
1841   if (RelocM == Reloc::Static) {
1842     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1843   } else {
1844     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1845     ARMPCLabelIndex = AFI->createPICLabelUId();
1846     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1847                                                          ARMCP::CPBlockAddress,
1848                                                          PCAdj);
1849     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1850   }
1851   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1852   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1853                                MachinePointerInfo::getConstantPool(),
1854                                false, false, 0);
1855   if (RelocM == Reloc::Static)
1856     return Result;
1857   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1858   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1859 }
1860
1861 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1862 SDValue
1863 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1864                                                  SelectionDAG &DAG) const {
1865   DebugLoc dl = GA->getDebugLoc();
1866   EVT PtrVT = getPointerTy();
1867   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1868   MachineFunction &MF = DAG.getMachineFunction();
1869   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1870   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1871   ARMConstantPoolValue *CPV =
1872     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1873                              ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
1874   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1875   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1876   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1877                          MachinePointerInfo::getConstantPool(),
1878                          false, false, 0);
1879   SDValue Chain = Argument.getValue(1);
1880
1881   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1882   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1883
1884   // call __tls_get_addr.
1885   ArgListTy Args;
1886   ArgListEntry Entry;
1887   Entry.Node = Argument;
1888   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1889   Args.push_back(Entry);
1890   // FIXME: is there useful debug info available here?
1891   std::pair<SDValue, SDValue> CallResult =
1892     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1893                 false, false, false, false,
1894                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1895                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1896   return CallResult.first;
1897 }
1898
1899 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1900 // "local exec" model.
1901 SDValue
1902 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1903                                         SelectionDAG &DAG) const {
1904   const GlobalValue *GV = GA->getGlobal();
1905   DebugLoc dl = GA->getDebugLoc();
1906   SDValue Offset;
1907   SDValue Chain = DAG.getEntryNode();
1908   EVT PtrVT = getPointerTy();
1909   // Get the Thread Pointer
1910   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1911
1912   if (GV->isDeclaration()) {
1913     MachineFunction &MF = DAG.getMachineFunction();
1914     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1915     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1916     // Initial exec model.
1917     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1918     ARMConstantPoolValue *CPV =
1919       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1920                                ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF, true);
1921     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1922     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1923     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1924                          MachinePointerInfo::getConstantPool(),
1925                          false, false, 0);
1926     Chain = Offset.getValue(1);
1927
1928     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1929     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1930
1931     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1932                          MachinePointerInfo::getConstantPool(),
1933                          false, false, 0);
1934   } else {
1935     // local exec model
1936     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMCP::TPOFF);
1937     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1938     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1939     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1940                          MachinePointerInfo::getConstantPool(),
1941                          false, false, 0);
1942   }
1943
1944   // The address of the thread local variable is the add of the thread
1945   // pointer with the offset of the variable.
1946   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1947 }
1948
1949 SDValue
1950 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1951   // TODO: implement the "local dynamic" model
1952   assert(Subtarget->isTargetELF() &&
1953          "TLS not implemented for non-ELF targets");
1954   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1955   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1956   // otherwise use the "Local Exec" TLS Model
1957   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1958     return LowerToTLSGeneralDynamicModel(GA, DAG);
1959   else
1960     return LowerToTLSExecModels(GA, DAG);
1961 }
1962
1963 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1964                                                  SelectionDAG &DAG) const {
1965   EVT PtrVT = getPointerTy();
1966   DebugLoc dl = Op.getDebugLoc();
1967   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1968   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1969   if (RelocM == Reloc::PIC_) {
1970     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1971     ARMConstantPoolValue *CPV =
1972       new ARMConstantPoolValue(GV, UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
1973     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1974     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1975     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1976                                  CPAddr,
1977                                  MachinePointerInfo::getConstantPool(),
1978                                  false, false, 0);
1979     SDValue Chain = Result.getValue(1);
1980     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1981     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1982     if (!UseGOTOFF)
1983       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1984                            MachinePointerInfo::getGOT(), false, false, 0);
1985     return Result;
1986   }
1987
1988   // If we have T2 ops, we can materialize the address directly via movt/movw
1989   // pair. This is always cheaper.
1990   if (Subtarget->useMovt()) {
1991     ++NumMovwMovt;
1992     // FIXME: Once remat is capable of dealing with instructions with register
1993     // operands, expand this into two nodes.
1994     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1995                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1996   } else {
1997     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1998     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1999     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2000                        MachinePointerInfo::getConstantPool(),
2001                        false, false, 0);
2002   }
2003 }
2004
2005 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2006                                                     SelectionDAG &DAG) const {
2007   EVT PtrVT = getPointerTy();
2008   DebugLoc dl = Op.getDebugLoc();
2009   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2010   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2011   MachineFunction &MF = DAG.getMachineFunction();
2012   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2013
2014   if (Subtarget->useMovt()) {
2015     ++NumMovwMovt;
2016     // FIXME: Once remat is capable of dealing with instructions with register
2017     // operands, expand this into two nodes.
2018     if (RelocM == Reloc::Static)
2019       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2020                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2021
2022     unsigned Wrapper = (RelocM == Reloc::PIC_)
2023       ? ARMISD::WrapperPIC : ARMISD::WrapperDYN;
2024     SDValue Result = DAG.getNode(Wrapper, dl, PtrVT,
2025                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2026     if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2027       Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2028                            MachinePointerInfo::getGOT(), false, false, 0);
2029     return Result;
2030   }
2031
2032   unsigned ARMPCLabelIndex = 0;
2033   SDValue CPAddr;
2034   if (RelocM == Reloc::Static) {
2035     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2036   } else {
2037     ARMPCLabelIndex = AFI->createPICLabelUId();
2038     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
2039     ARMConstantPoolValue *CPV =
2040       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
2041     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2042   }
2043   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2044
2045   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2046                                MachinePointerInfo::getConstantPool(),
2047                                false, false, 0);
2048   SDValue Chain = Result.getValue(1);
2049
2050   if (RelocM == Reloc::PIC_) {
2051     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2052     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2053   }
2054
2055   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2056     Result = DAG.getLoad(PtrVT, dl, Chain, Result, MachinePointerInfo::getGOT(),
2057                          false, false, 0);
2058
2059   return Result;
2060 }
2061
2062 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2063                                                     SelectionDAG &DAG) const {
2064   assert(Subtarget->isTargetELF() &&
2065          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2066   MachineFunction &MF = DAG.getMachineFunction();
2067   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2068   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2069   EVT PtrVT = getPointerTy();
2070   DebugLoc dl = Op.getDebugLoc();
2071   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2072   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
2073                                                        "_GLOBAL_OFFSET_TABLE_",
2074                                                        ARMPCLabelIndex, PCAdj);
2075   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2076   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2077   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2078                                MachinePointerInfo::getConstantPool(),
2079                                false, false, 0);
2080   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2081   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2082 }
2083
2084 SDValue
2085 ARMTargetLowering::LowerEH_SJLJ_DISPATCHSETUP(SDValue Op, SelectionDAG &DAG)
2086   const {
2087   DebugLoc dl = Op.getDebugLoc();
2088   return DAG.getNode(ARMISD::EH_SJLJ_DISPATCHSETUP, dl, MVT::Other,
2089                      Op.getOperand(0), Op.getOperand(1));
2090 }
2091
2092 SDValue
2093 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2094   DebugLoc dl = Op.getDebugLoc();
2095   SDValue Val = DAG.getConstant(0, MVT::i32);
2096   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
2097                      Op.getOperand(1), Val);
2098 }
2099
2100 SDValue
2101 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2102   DebugLoc dl = Op.getDebugLoc();
2103   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2104                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
2105 }
2106
2107 SDValue
2108 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2109                                           const ARMSubtarget *Subtarget) const {
2110   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2111   DebugLoc dl = Op.getDebugLoc();
2112   switch (IntNo) {
2113   default: return SDValue();    // Don't custom lower most intrinsics.
2114   case Intrinsic::arm_thread_pointer: {
2115     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2116     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2117   }
2118   case Intrinsic::eh_sjlj_lsda: {
2119     MachineFunction &MF = DAG.getMachineFunction();
2120     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2121     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2122     EVT PtrVT = getPointerTy();
2123     DebugLoc dl = Op.getDebugLoc();
2124     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2125     SDValue CPAddr;
2126     unsigned PCAdj = (RelocM != Reloc::PIC_)
2127       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2128     ARMConstantPoolValue *CPV =
2129       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
2130                                ARMCP::CPLSDA, PCAdj);
2131     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2132     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2133     SDValue Result =
2134       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2135                   MachinePointerInfo::getConstantPool(),
2136                   false, false, 0);
2137
2138     if (RelocM == Reloc::PIC_) {
2139       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2140       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2141     }
2142     return Result;
2143   }
2144   }
2145 }
2146
2147 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
2148                                const ARMSubtarget *Subtarget) {
2149   DebugLoc dl = Op.getDebugLoc();
2150   if (!Subtarget->hasDataBarrier()) {
2151     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2152     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2153     // here.
2154     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2155            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2156     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2157                        DAG.getConstant(0, MVT::i32));
2158   }
2159
2160   SDValue Op5 = Op.getOperand(5);
2161   bool isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue() != 0;
2162   unsigned isLL = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
2163   unsigned isLS = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
2164   bool isOnlyStoreBarrier = (isLL == 0 && isLS == 0);
2165
2166   ARM_MB::MemBOpt DMBOpt;
2167   if (isDeviceBarrier)
2168     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ST : ARM_MB::SY;
2169   else
2170     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ISHST : ARM_MB::ISH;
2171   return DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
2172                      DAG.getConstant(DMBOpt, MVT::i32));
2173 }
2174
2175 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2176                              const ARMSubtarget *Subtarget) {
2177   // ARM pre v5TE and Thumb1 does not have preload instructions.
2178   if (!(Subtarget->isThumb2() ||
2179         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2180     // Just preserve the chain.
2181     return Op.getOperand(0);
2182
2183   DebugLoc dl = Op.getDebugLoc();
2184   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2185   if (!isRead &&
2186       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2187     // ARMv7 with MP extension has PLDW.
2188     return Op.getOperand(0);
2189
2190   if (Subtarget->isThumb())
2191     // Invert the bits.
2192     isRead = ~isRead & 1;
2193   unsigned isData = Subtarget->isThumb() ? 0 : 1;
2194
2195   // Currently there is no intrinsic that matches pli.
2196   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2197                      Op.getOperand(1), DAG.getConstant(isRead, MVT::i32),
2198                      DAG.getConstant(isData, MVT::i32));
2199 }
2200
2201 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2202   MachineFunction &MF = DAG.getMachineFunction();
2203   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2204
2205   // vastart just stores the address of the VarArgsFrameIndex slot into the
2206   // memory location argument.
2207   DebugLoc dl = Op.getDebugLoc();
2208   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2209   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2210   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2211   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2212                       MachinePointerInfo(SV), false, false, 0);
2213 }
2214
2215 SDValue
2216 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2217                                         SDValue &Root, SelectionDAG &DAG,
2218                                         DebugLoc dl) const {
2219   MachineFunction &MF = DAG.getMachineFunction();
2220   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2221
2222   TargetRegisterClass *RC;
2223   if (AFI->isThumb1OnlyFunction())
2224     RC = ARM::tGPRRegisterClass;
2225   else
2226     RC = ARM::GPRRegisterClass;
2227
2228   // Transform the arguments stored in physical registers into virtual ones.
2229   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2230   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2231
2232   SDValue ArgValue2;
2233   if (NextVA.isMemLoc()) {
2234     MachineFrameInfo *MFI = MF.getFrameInfo();
2235     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2236
2237     // Create load node to retrieve arguments from the stack.
2238     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2239     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2240                             MachinePointerInfo::getFixedStack(FI),
2241                             false, false, 0);
2242   } else {
2243     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2244     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2245   }
2246
2247   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2248 }
2249
2250 SDValue
2251 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2252                                         CallingConv::ID CallConv, bool isVarArg,
2253                                         const SmallVectorImpl<ISD::InputArg>
2254                                           &Ins,
2255                                         DebugLoc dl, SelectionDAG &DAG,
2256                                         SmallVectorImpl<SDValue> &InVals)
2257                                           const {
2258
2259   MachineFunction &MF = DAG.getMachineFunction();
2260   MachineFrameInfo *MFI = MF.getFrameInfo();
2261
2262   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2263
2264   // Assign locations to all of the incoming arguments.
2265   SmallVector<CCValAssign, 16> ArgLocs;
2266   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2267                  *DAG.getContext());
2268   CCInfo.AnalyzeFormalArguments(Ins,
2269                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2270                                                   isVarArg));
2271
2272   SmallVector<SDValue, 16> ArgValues;
2273   int lastInsIndex = -1;
2274
2275   SDValue ArgValue;
2276   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2277     CCValAssign &VA = ArgLocs[i];
2278
2279     // Arguments stored in registers.
2280     if (VA.isRegLoc()) {
2281       EVT RegVT = VA.getLocVT();
2282
2283       if (VA.needsCustom()) {
2284         // f64 and vector types are split up into multiple registers or
2285         // combinations of registers and stack slots.
2286         if (VA.getLocVT() == MVT::v2f64) {
2287           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2288                                                    Chain, DAG, dl);
2289           VA = ArgLocs[++i]; // skip ahead to next loc
2290           SDValue ArgValue2;
2291           if (VA.isMemLoc()) {
2292             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2293             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2294             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2295                                     MachinePointerInfo::getFixedStack(FI),
2296                                     false, false, 0);
2297           } else {
2298             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2299                                              Chain, DAG, dl);
2300           }
2301           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2302           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2303                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2304           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2305                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2306         } else
2307           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2308
2309       } else {
2310         TargetRegisterClass *RC;
2311
2312         if (RegVT == MVT::f32)
2313           RC = ARM::SPRRegisterClass;
2314         else if (RegVT == MVT::f64)
2315           RC = ARM::DPRRegisterClass;
2316         else if (RegVT == MVT::v2f64)
2317           RC = ARM::QPRRegisterClass;
2318         else if (RegVT == MVT::i32)
2319           RC = (AFI->isThumb1OnlyFunction() ?
2320                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2321         else
2322           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2323
2324         // Transform the arguments in physical registers into virtual ones.
2325         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2326         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2327       }
2328
2329       // If this is an 8 or 16-bit value, it is really passed promoted
2330       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2331       // truncate to the right size.
2332       switch (VA.getLocInfo()) {
2333       default: llvm_unreachable("Unknown loc info!");
2334       case CCValAssign::Full: break;
2335       case CCValAssign::BCvt:
2336         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2337         break;
2338       case CCValAssign::SExt:
2339         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2340                                DAG.getValueType(VA.getValVT()));
2341         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2342         break;
2343       case CCValAssign::ZExt:
2344         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2345                                DAG.getValueType(VA.getValVT()));
2346         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2347         break;
2348       }
2349
2350       InVals.push_back(ArgValue);
2351
2352     } else { // VA.isRegLoc()
2353
2354       // sanity check
2355       assert(VA.isMemLoc());
2356       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2357
2358       int index = ArgLocs[i].getValNo();
2359
2360       // Some Ins[] entries become multiple ArgLoc[] entries.
2361       // Process them only once.
2362       if (index != lastInsIndex)
2363         {
2364           ISD::ArgFlagsTy Flags = Ins[index].Flags;
2365           // FIXME: For now, all byval parameter objects are marked mutable. This can be
2366           // changed with more analysis.
2367           // In case of tail call optimization mark all arguments mutable. Since they
2368           // could be overwritten by lowering of arguments in case of a tail call.
2369           if (Flags.isByVal()) {
2370             int FI = MFI->CreateFixedObject(Flags.getByValSize(),
2371                                             VA.getLocMemOffset(), false);
2372             InVals.push_back(DAG.getFrameIndex(FI, getPointerTy()));
2373           } else {
2374             int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
2375                                             VA.getLocMemOffset(), true);
2376
2377             // Create load nodes to retrieve arguments from the stack.
2378             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2379             InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2380                                          MachinePointerInfo::getFixedStack(FI),
2381                                          false, false, 0));
2382           }
2383           lastInsIndex = index;
2384         }
2385     }
2386   }
2387
2388   // varargs
2389   if (isVarArg) {
2390     static const unsigned GPRArgRegs[] = {
2391       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2392     };
2393
2394     unsigned NumGPRs = CCInfo.getFirstUnallocated
2395       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2396
2397     unsigned Align = MF.getTarget().getFrameLowering()->getStackAlignment();
2398     unsigned VARegSize = (4 - NumGPRs) * 4;
2399     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2400     unsigned ArgOffset = CCInfo.getNextStackOffset();
2401     if (VARegSaveSize) {
2402       // If this function is vararg, store any remaining integer argument regs
2403       // to their spots on the stack so that they may be loaded by deferencing
2404       // the result of va_next.
2405       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2406       AFI->setVarArgsFrameIndex(
2407         MFI->CreateFixedObject(VARegSaveSize,
2408                                ArgOffset + VARegSaveSize - VARegSize,
2409                                false));
2410       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2411                                       getPointerTy());
2412
2413       SmallVector<SDValue, 4> MemOps;
2414       for (; NumGPRs < 4; ++NumGPRs) {
2415         TargetRegisterClass *RC;
2416         if (AFI->isThumb1OnlyFunction())
2417           RC = ARM::tGPRRegisterClass;
2418         else
2419           RC = ARM::GPRRegisterClass;
2420
2421         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2422         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2423         SDValue Store =
2424           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2425                MachinePointerInfo::getFixedStack(AFI->getVarArgsFrameIndex()),
2426                        false, false, 0);
2427         MemOps.push_back(Store);
2428         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2429                           DAG.getConstant(4, getPointerTy()));
2430       }
2431       if (!MemOps.empty())
2432         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2433                             &MemOps[0], MemOps.size());
2434     } else
2435       // This will point to the next argument passed via stack.
2436       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2437   }
2438
2439   return Chain;
2440 }
2441
2442 /// isFloatingPointZero - Return true if this is +0.0.
2443 static bool isFloatingPointZero(SDValue Op) {
2444   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2445     return CFP->getValueAPF().isPosZero();
2446   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2447     // Maybe this has already been legalized into the constant pool?
2448     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2449       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2450       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2451         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2452           return CFP->getValueAPF().isPosZero();
2453     }
2454   }
2455   return false;
2456 }
2457
2458 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2459 /// the given operands.
2460 SDValue
2461 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2462                              SDValue &ARMcc, SelectionDAG &DAG,
2463                              DebugLoc dl) const {
2464   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2465     unsigned C = RHSC->getZExtValue();
2466     if (!isLegalICmpImmediate(C)) {
2467       // Constant does not fit, try adjusting it by one?
2468       switch (CC) {
2469       default: break;
2470       case ISD::SETLT:
2471       case ISD::SETGE:
2472         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2473           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2474           RHS = DAG.getConstant(C-1, MVT::i32);
2475         }
2476         break;
2477       case ISD::SETULT:
2478       case ISD::SETUGE:
2479         if (C != 0 && isLegalICmpImmediate(C-1)) {
2480           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2481           RHS = DAG.getConstant(C-1, MVT::i32);
2482         }
2483         break;
2484       case ISD::SETLE:
2485       case ISD::SETGT:
2486         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2487           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2488           RHS = DAG.getConstant(C+1, MVT::i32);
2489         }
2490         break;
2491       case ISD::SETULE:
2492       case ISD::SETUGT:
2493         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2494           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2495           RHS = DAG.getConstant(C+1, MVT::i32);
2496         }
2497         break;
2498       }
2499     }
2500   }
2501
2502   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2503   ARMISD::NodeType CompareType;
2504   switch (CondCode) {
2505   default:
2506     CompareType = ARMISD::CMP;
2507     break;
2508   case ARMCC::EQ:
2509   case ARMCC::NE:
2510     // Uses only Z Flag
2511     CompareType = ARMISD::CMPZ;
2512     break;
2513   }
2514   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2515   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
2516 }
2517
2518 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2519 SDValue
2520 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2521                              DebugLoc dl) const {
2522   SDValue Cmp;
2523   if (!isFloatingPointZero(RHS))
2524     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
2525   else
2526     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
2527   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
2528 }
2529
2530 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2531   SDValue Cond = Op.getOperand(0);
2532   SDValue SelectTrue = Op.getOperand(1);
2533   SDValue SelectFalse = Op.getOperand(2);
2534   DebugLoc dl = Op.getDebugLoc();
2535
2536   // Convert:
2537   //
2538   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2539   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2540   //
2541   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2542     const ConstantSDNode *CMOVTrue =
2543       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2544     const ConstantSDNode *CMOVFalse =
2545       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2546
2547     if (CMOVTrue && CMOVFalse) {
2548       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2549       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2550
2551       SDValue True;
2552       SDValue False;
2553       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2554         True = SelectTrue;
2555         False = SelectFalse;
2556       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2557         True = SelectFalse;
2558         False = SelectTrue;
2559       }
2560
2561       if (True.getNode() && False.getNode()) {
2562         EVT VT = Cond.getValueType();
2563         SDValue ARMcc = Cond.getOperand(2);
2564         SDValue CCR = Cond.getOperand(3);
2565         SDValue Cmp = Cond.getOperand(4);
2566         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2567       }
2568     }
2569   }
2570
2571   return DAG.getSelectCC(dl, Cond,
2572                          DAG.getConstant(0, Cond.getValueType()),
2573                          SelectTrue, SelectFalse, ISD::SETNE);
2574 }
2575
2576 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2577   EVT VT = Op.getValueType();
2578   SDValue LHS = Op.getOperand(0);
2579   SDValue RHS = Op.getOperand(1);
2580   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2581   SDValue TrueVal = Op.getOperand(2);
2582   SDValue FalseVal = Op.getOperand(3);
2583   DebugLoc dl = Op.getDebugLoc();
2584
2585   if (LHS.getValueType() == MVT::i32) {
2586     SDValue ARMcc;
2587     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2588     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2589     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2590   }
2591
2592   ARMCC::CondCodes CondCode, CondCode2;
2593   FPCCToARMCC(CC, CondCode, CondCode2);
2594
2595   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2596   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2597   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2598   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2599                                ARMcc, CCR, Cmp);
2600   if (CondCode2 != ARMCC::AL) {
2601     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2602     // FIXME: Needs another CMP because flag can have but one use.
2603     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2604     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2605                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2606   }
2607   return Result;
2608 }
2609
2610 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2611 /// to morph to an integer compare sequence.
2612 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2613                            const ARMSubtarget *Subtarget) {
2614   SDNode *N = Op.getNode();
2615   if (!N->hasOneUse())
2616     // Otherwise it requires moving the value from fp to integer registers.
2617     return false;
2618   if (!N->getNumValues())
2619     return false;
2620   EVT VT = Op.getValueType();
2621   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2622     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2623     // vmrs are very slow, e.g. cortex-a8.
2624     return false;
2625
2626   if (isFloatingPointZero(Op)) {
2627     SeenZero = true;
2628     return true;
2629   }
2630   return ISD::isNormalLoad(N);
2631 }
2632
2633 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2634   if (isFloatingPointZero(Op))
2635     return DAG.getConstant(0, MVT::i32);
2636
2637   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2638     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2639                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
2640                        Ld->isVolatile(), Ld->isNonTemporal(),
2641                        Ld->getAlignment());
2642
2643   llvm_unreachable("Unknown VFP cmp argument!");
2644 }
2645
2646 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2647                            SDValue &RetVal1, SDValue &RetVal2) {
2648   if (isFloatingPointZero(Op)) {
2649     RetVal1 = DAG.getConstant(0, MVT::i32);
2650     RetVal2 = DAG.getConstant(0, MVT::i32);
2651     return;
2652   }
2653
2654   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2655     SDValue Ptr = Ld->getBasePtr();
2656     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2657                           Ld->getChain(), Ptr,
2658                           Ld->getPointerInfo(),
2659                           Ld->isVolatile(), Ld->isNonTemporal(),
2660                           Ld->getAlignment());
2661
2662     EVT PtrType = Ptr.getValueType();
2663     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2664     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2665                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2666     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2667                           Ld->getChain(), NewPtr,
2668                           Ld->getPointerInfo().getWithOffset(4),
2669                           Ld->isVolatile(), Ld->isNonTemporal(),
2670                           NewAlign);
2671     return;
2672   }
2673
2674   llvm_unreachable("Unknown VFP cmp argument!");
2675 }
2676
2677 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2678 /// f32 and even f64 comparisons to integer ones.
2679 SDValue
2680 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2681   SDValue Chain = Op.getOperand(0);
2682   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2683   SDValue LHS = Op.getOperand(2);
2684   SDValue RHS = Op.getOperand(3);
2685   SDValue Dest = Op.getOperand(4);
2686   DebugLoc dl = Op.getDebugLoc();
2687
2688   bool SeenZero = false;
2689   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2690       canChangeToInt(RHS, SeenZero, Subtarget) &&
2691       // If one of the operand is zero, it's safe to ignore the NaN case since
2692       // we only care about equality comparisons.
2693       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2694     // If unsafe fp math optimization is enabled and there are no other uses of
2695     // the CMP operands, and the condition code is EQ or NE, we can optimize it
2696     // to an integer comparison.
2697     if (CC == ISD::SETOEQ)
2698       CC = ISD::SETEQ;
2699     else if (CC == ISD::SETUNE)
2700       CC = ISD::SETNE;
2701
2702     SDValue ARMcc;
2703     if (LHS.getValueType() == MVT::f32) {
2704       LHS = bitcastf32Toi32(LHS, DAG);
2705       RHS = bitcastf32Toi32(RHS, DAG);
2706       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2707       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2708       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2709                          Chain, Dest, ARMcc, CCR, Cmp);
2710     }
2711
2712     SDValue LHS1, LHS2;
2713     SDValue RHS1, RHS2;
2714     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2715     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2716     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2717     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2718     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
2719     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2720     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2721   }
2722
2723   return SDValue();
2724 }
2725
2726 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2727   SDValue Chain = Op.getOperand(0);
2728   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2729   SDValue LHS = Op.getOperand(2);
2730   SDValue RHS = Op.getOperand(3);
2731   SDValue Dest = Op.getOperand(4);
2732   DebugLoc dl = Op.getDebugLoc();
2733
2734   if (LHS.getValueType() == MVT::i32) {
2735     SDValue ARMcc;
2736     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2737     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2738     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2739                        Chain, Dest, ARMcc, CCR, Cmp);
2740   }
2741
2742   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2743
2744   if (UnsafeFPMath &&
2745       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2746        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2747     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2748     if (Result.getNode())
2749       return Result;
2750   }
2751
2752   ARMCC::CondCodes CondCode, CondCode2;
2753   FPCCToARMCC(CC, CondCode, CondCode2);
2754
2755   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2756   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2757   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2758   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
2759   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2760   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2761   if (CondCode2 != ARMCC::AL) {
2762     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2763     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2764     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2765   }
2766   return Res;
2767 }
2768
2769 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2770   SDValue Chain = Op.getOperand(0);
2771   SDValue Table = Op.getOperand(1);
2772   SDValue Index = Op.getOperand(2);
2773   DebugLoc dl = Op.getDebugLoc();
2774
2775   EVT PTy = getPointerTy();
2776   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2777   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2778   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2779   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2780   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2781   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2782   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2783   if (Subtarget->isThumb2()) {
2784     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2785     // which does another jump to the destination. This also makes it easier
2786     // to translate it to TBB / TBH later.
2787     // FIXME: This might not work if the function is extremely large.
2788     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2789                        Addr, Op.getOperand(2), JTI, UId);
2790   }
2791   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2792     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2793                        MachinePointerInfo::getJumpTable(),
2794                        false, false, 0);
2795     Chain = Addr.getValue(1);
2796     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2797     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2798   } else {
2799     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2800                        MachinePointerInfo::getJumpTable(), false, false, 0);
2801     Chain = Addr.getValue(1);
2802     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2803   }
2804 }
2805
2806 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2807   DebugLoc dl = Op.getDebugLoc();
2808   unsigned Opc;
2809
2810   switch (Op.getOpcode()) {
2811   default:
2812     assert(0 && "Invalid opcode!");
2813   case ISD::FP_TO_SINT:
2814     Opc = ARMISD::FTOSI;
2815     break;
2816   case ISD::FP_TO_UINT:
2817     Opc = ARMISD::FTOUI;
2818     break;
2819   }
2820   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2821   return DAG.getNode(ISD::BITCAST, dl, MVT::i32, Op);
2822 }
2823
2824 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2825   EVT VT = Op.getValueType();
2826   DebugLoc dl = Op.getDebugLoc();
2827   unsigned Opc;
2828
2829   switch (Op.getOpcode()) {
2830   default:
2831     assert(0 && "Invalid opcode!");
2832   case ISD::SINT_TO_FP:
2833     Opc = ARMISD::SITOF;
2834     break;
2835   case ISD::UINT_TO_FP:
2836     Opc = ARMISD::UITOF;
2837     break;
2838   }
2839
2840   Op = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Op.getOperand(0));
2841   return DAG.getNode(Opc, dl, VT, Op);
2842 }
2843
2844 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2845   // Implement fcopysign with a fabs and a conditional fneg.
2846   SDValue Tmp0 = Op.getOperand(0);
2847   SDValue Tmp1 = Op.getOperand(1);
2848   DebugLoc dl = Op.getDebugLoc();
2849   EVT VT = Op.getValueType();
2850   EVT SrcVT = Tmp1.getValueType();
2851   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
2852     Tmp0.getOpcode() == ARMISD::VMOVDRR;
2853   bool UseNEON = !InGPR && Subtarget->hasNEON();
2854
2855   if (UseNEON) {
2856     // Use VBSL to copy the sign bit.
2857     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
2858     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
2859                                DAG.getTargetConstant(EncodedVal, MVT::i32));
2860     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
2861     if (VT == MVT::f64)
2862       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
2863                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
2864                          DAG.getConstant(32, MVT::i32));
2865     else /*if (VT == MVT::f32)*/
2866       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
2867     if (SrcVT == MVT::f32) {
2868       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
2869       if (VT == MVT::f64)
2870         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
2871                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
2872                            DAG.getConstant(32, MVT::i32));
2873     }
2874     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
2875     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
2876
2877     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
2878                                             MVT::i32);
2879     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
2880     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
2881                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
2882
2883     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
2884                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
2885                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
2886     if (VT == MVT::f32) {
2887       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
2888       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
2889                         DAG.getConstant(0, MVT::i32));
2890     } else {
2891       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
2892     }
2893
2894     return Res;
2895   }
2896
2897   // Bitcast operand 1 to i32.
2898   if (SrcVT == MVT::f64)
2899     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
2900                        &Tmp1, 1).getValue(1);
2901   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
2902
2903   // Or in the signbit with integer operations.
2904   SDValue Mask1 = DAG.getConstant(0x80000000, MVT::i32);
2905   SDValue Mask2 = DAG.getConstant(0x7fffffff, MVT::i32);
2906   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
2907   if (VT == MVT::f32) {
2908     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
2909                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
2910     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
2911                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
2912   }
2913
2914   // f64: Or the high part with signbit and then combine two parts.
2915   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
2916                      &Tmp0, 1);
2917   SDValue Lo = Tmp0.getValue(0);
2918   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
2919   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
2920   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
2921 }
2922
2923 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2924   MachineFunction &MF = DAG.getMachineFunction();
2925   MachineFrameInfo *MFI = MF.getFrameInfo();
2926   MFI->setReturnAddressIsTaken(true);
2927
2928   EVT VT = Op.getValueType();
2929   DebugLoc dl = Op.getDebugLoc();
2930   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2931   if (Depth) {
2932     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2933     SDValue Offset = DAG.getConstant(4, MVT::i32);
2934     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2935                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2936                        MachinePointerInfo(), false, false, 0);
2937   }
2938
2939   // Return LR, which contains the return address. Mark it an implicit live-in.
2940   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2941   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2942 }
2943
2944 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2945   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2946   MFI->setFrameAddressIsTaken(true);
2947
2948   EVT VT = Op.getValueType();
2949   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2950   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2951   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2952     ? ARM::R7 : ARM::R11;
2953   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2954   while (Depth--)
2955     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
2956                             MachinePointerInfo(),
2957                             false, false, 0);
2958   return FrameAddr;
2959 }
2960
2961 /// ExpandBITCAST - If the target supports VFP, this function is called to
2962 /// expand a bit convert where either the source or destination type is i64 to
2963 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2964 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2965 /// vectors), since the legalizer won't know what to do with that.
2966 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
2967   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2968   DebugLoc dl = N->getDebugLoc();
2969   SDValue Op = N->getOperand(0);
2970
2971   // This function is only supposed to be called for i64 types, either as the
2972   // source or destination of the bit convert.
2973   EVT SrcVT = Op.getValueType();
2974   EVT DstVT = N->getValueType(0);
2975   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2976          "ExpandBITCAST called for non-i64 type");
2977
2978   // Turn i64->f64 into VMOVDRR.
2979   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2980     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2981                              DAG.getConstant(0, MVT::i32));
2982     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2983                              DAG.getConstant(1, MVT::i32));
2984     return DAG.getNode(ISD::BITCAST, dl, DstVT,
2985                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2986   }
2987
2988   // Turn f64->i64 into VMOVRRD.
2989   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2990     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2991                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2992     // Merge the pieces into a single i64 value.
2993     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2994   }
2995
2996   return SDValue();
2997 }
2998
2999 /// getZeroVector - Returns a vector of specified type with all zero elements.
3000 /// Zero vectors are used to represent vector negation and in those cases
3001 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
3002 /// not support i64 elements, so sometimes the zero vectors will need to be
3003 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
3004 /// zero vector.
3005 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3006   assert(VT.isVector() && "Expected a vector type");
3007   // The canonical modified immediate encoding of a zero vector is....0!
3008   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
3009   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
3010   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
3011   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3012 }
3013
3014 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3015 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3016 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
3017                                                 SelectionDAG &DAG) const {
3018   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3019   EVT VT = Op.getValueType();
3020   unsigned VTBits = VT.getSizeInBits();
3021   DebugLoc dl = Op.getDebugLoc();
3022   SDValue ShOpLo = Op.getOperand(0);
3023   SDValue ShOpHi = Op.getOperand(1);
3024   SDValue ShAmt  = Op.getOperand(2);
3025   SDValue ARMcc;
3026   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3027
3028   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3029
3030   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3031                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3032   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3033   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3034                                    DAG.getConstant(VTBits, MVT::i32));
3035   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3036   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3037   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3038
3039   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3040   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3041                           ARMcc, DAG, dl);
3042   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3043   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
3044                            CCR, Cmp);
3045
3046   SDValue Ops[2] = { Lo, Hi };
3047   return DAG.getMergeValues(Ops, 2, dl);
3048 }
3049
3050 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3051 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3052 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
3053                                                SelectionDAG &DAG) const {
3054   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3055   EVT VT = Op.getValueType();
3056   unsigned VTBits = VT.getSizeInBits();
3057   DebugLoc dl = Op.getDebugLoc();
3058   SDValue ShOpLo = Op.getOperand(0);
3059   SDValue ShOpHi = Op.getOperand(1);
3060   SDValue ShAmt  = Op.getOperand(2);
3061   SDValue ARMcc;
3062
3063   assert(Op.getOpcode() == ISD::SHL_PARTS);
3064   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3065                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3066   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3067   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3068                                    DAG.getConstant(VTBits, MVT::i32));
3069   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3070   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3071
3072   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3073   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3074   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3075                           ARMcc, DAG, dl);
3076   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3077   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
3078                            CCR, Cmp);
3079
3080   SDValue Ops[2] = { Lo, Hi };
3081   return DAG.getMergeValues(Ops, 2, dl);
3082 }
3083
3084 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3085                                             SelectionDAG &DAG) const {
3086   // The rounding mode is in bits 23:22 of the FPSCR.
3087   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
3088   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
3089   // so that the shift + and get folded into a bitfield extract.
3090   DebugLoc dl = Op.getDebugLoc();
3091   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
3092                               DAG.getConstant(Intrinsic::arm_get_fpscr,
3093                                               MVT::i32));
3094   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
3095                                   DAG.getConstant(1U << 22, MVT::i32));
3096   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
3097                               DAG.getConstant(22, MVT::i32));
3098   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
3099                      DAG.getConstant(3, MVT::i32));
3100 }
3101
3102 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
3103                          const ARMSubtarget *ST) {
3104   EVT VT = N->getValueType(0);
3105   DebugLoc dl = N->getDebugLoc();
3106
3107   if (!ST->hasV6T2Ops())
3108     return SDValue();
3109
3110   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
3111   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
3112 }
3113
3114 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
3115                           const ARMSubtarget *ST) {
3116   EVT VT = N->getValueType(0);
3117   DebugLoc dl = N->getDebugLoc();
3118
3119   if (!VT.isVector())
3120     return SDValue();
3121
3122   // Lower vector shifts on NEON to use VSHL.
3123   assert(ST->hasNEON() && "unexpected vector shift");
3124
3125   // Left shifts translate directly to the vshiftu intrinsic.
3126   if (N->getOpcode() == ISD::SHL)
3127     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3128                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
3129                        N->getOperand(0), N->getOperand(1));
3130
3131   assert((N->getOpcode() == ISD::SRA ||
3132           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
3133
3134   // NEON uses the same intrinsics for both left and right shifts.  For
3135   // right shifts, the shift amounts are negative, so negate the vector of
3136   // shift amounts.
3137   EVT ShiftVT = N->getOperand(1).getValueType();
3138   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
3139                                      getZeroVector(ShiftVT, DAG, dl),
3140                                      N->getOperand(1));
3141   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
3142                              Intrinsic::arm_neon_vshifts :
3143                              Intrinsic::arm_neon_vshiftu);
3144   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3145                      DAG.getConstant(vshiftInt, MVT::i32),
3146                      N->getOperand(0), NegatedCount);
3147 }
3148
3149 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
3150                                 const ARMSubtarget *ST) {
3151   EVT VT = N->getValueType(0);
3152   DebugLoc dl = N->getDebugLoc();
3153
3154   // We can get here for a node like i32 = ISD::SHL i32, i64
3155   if (VT != MVT::i64)
3156     return SDValue();
3157
3158   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
3159          "Unknown shift to lower!");
3160
3161   // We only lower SRA, SRL of 1 here, all others use generic lowering.
3162   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
3163       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
3164     return SDValue();
3165
3166   // If we are in thumb mode, we don't have RRX.
3167   if (ST->isThumb1Only()) return SDValue();
3168
3169   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
3170   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3171                            DAG.getConstant(0, MVT::i32));
3172   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3173                            DAG.getConstant(1, MVT::i32));
3174
3175   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
3176   // captures the result into a carry flag.
3177   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
3178   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), &Hi, 1);
3179
3180   // The low part is an ARMISD::RRX operand, which shifts the carry in.
3181   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
3182
3183   // Merge the pieces into a single i64 value.
3184  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
3185 }
3186
3187 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
3188   SDValue TmpOp0, TmpOp1;
3189   bool Invert = false;
3190   bool Swap = false;
3191   unsigned Opc = 0;
3192
3193   SDValue Op0 = Op.getOperand(0);
3194   SDValue Op1 = Op.getOperand(1);
3195   SDValue CC = Op.getOperand(2);
3196   EVT VT = Op.getValueType();
3197   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3198   DebugLoc dl = Op.getDebugLoc();
3199
3200   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
3201     switch (SetCCOpcode) {
3202     default: llvm_unreachable("Illegal FP comparison"); break;
3203     case ISD::SETUNE:
3204     case ISD::SETNE:  Invert = true; // Fallthrough
3205     case ISD::SETOEQ:
3206     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3207     case ISD::SETOLT:
3208     case ISD::SETLT: Swap = true; // Fallthrough
3209     case ISD::SETOGT:
3210     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3211     case ISD::SETOLE:
3212     case ISD::SETLE:  Swap = true; // Fallthrough
3213     case ISD::SETOGE:
3214     case ISD::SETGE: Opc = ARMISD::VCGE; break;
3215     case ISD::SETUGE: Swap = true; // Fallthrough
3216     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
3217     case ISD::SETUGT: Swap = true; // Fallthrough
3218     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
3219     case ISD::SETUEQ: Invert = true; // Fallthrough
3220     case ISD::SETONE:
3221       // Expand this to (OLT | OGT).
3222       TmpOp0 = Op0;
3223       TmpOp1 = Op1;
3224       Opc = ISD::OR;
3225       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3226       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
3227       break;
3228     case ISD::SETUO: Invert = true; // Fallthrough
3229     case ISD::SETO:
3230       // Expand this to (OLT | OGE).
3231       TmpOp0 = Op0;
3232       TmpOp1 = Op1;
3233       Opc = ISD::OR;
3234       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3235       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
3236       break;
3237     }
3238   } else {
3239     // Integer comparisons.
3240     switch (SetCCOpcode) {
3241     default: llvm_unreachable("Illegal integer comparison"); break;
3242     case ISD::SETNE:  Invert = true;
3243     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3244     case ISD::SETLT:  Swap = true;
3245     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3246     case ISD::SETLE:  Swap = true;
3247     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
3248     case ISD::SETULT: Swap = true;
3249     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
3250     case ISD::SETULE: Swap = true;
3251     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
3252     }
3253
3254     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
3255     if (Opc == ARMISD::VCEQ) {
3256
3257       SDValue AndOp;
3258       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3259         AndOp = Op0;
3260       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
3261         AndOp = Op1;
3262
3263       // Ignore bitconvert.
3264       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
3265         AndOp = AndOp.getOperand(0);
3266
3267       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
3268         Opc = ARMISD::VTST;
3269         Op0 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(0));
3270         Op1 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(1));
3271         Invert = !Invert;
3272       }
3273     }
3274   }
3275
3276   if (Swap)
3277     std::swap(Op0, Op1);
3278
3279   // If one of the operands is a constant vector zero, attempt to fold the
3280   // comparison to a specialized compare-against-zero form.
3281   SDValue SingleOp;
3282   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3283     SingleOp = Op0;
3284   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
3285     if (Opc == ARMISD::VCGE)
3286       Opc = ARMISD::VCLEZ;
3287     else if (Opc == ARMISD::VCGT)
3288       Opc = ARMISD::VCLTZ;
3289     SingleOp = Op1;
3290   }
3291
3292   SDValue Result;
3293   if (SingleOp.getNode()) {
3294     switch (Opc) {
3295     case ARMISD::VCEQ:
3296       Result = DAG.getNode(ARMISD::VCEQZ, dl, VT, SingleOp); break;
3297     case ARMISD::VCGE:
3298       Result = DAG.getNode(ARMISD::VCGEZ, dl, VT, SingleOp); break;
3299     case ARMISD::VCLEZ:
3300       Result = DAG.getNode(ARMISD::VCLEZ, dl, VT, SingleOp); break;
3301     case ARMISD::VCGT:
3302       Result = DAG.getNode(ARMISD::VCGTZ, dl, VT, SingleOp); break;
3303     case ARMISD::VCLTZ:
3304       Result = DAG.getNode(ARMISD::VCLTZ, dl, VT, SingleOp); break;
3305     default:
3306       Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3307     }
3308   } else {
3309      Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3310   }
3311
3312   if (Invert)
3313     Result = DAG.getNOT(dl, Result, VT);
3314
3315   return Result;
3316 }
3317
3318 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
3319 /// valid vector constant for a NEON instruction with a "modified immediate"
3320 /// operand (e.g., VMOV).  If so, return the encoded value.
3321 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
3322                                  unsigned SplatBitSize, SelectionDAG &DAG,
3323                                  EVT &VT, bool is128Bits, NEONModImmType type) {
3324   unsigned OpCmode, Imm;
3325
3326   // SplatBitSize is set to the smallest size that splats the vector, so a
3327   // zero vector will always have SplatBitSize == 8.  However, NEON modified
3328   // immediate instructions others than VMOV do not support the 8-bit encoding
3329   // of a zero vector, and the default encoding of zero is supposed to be the
3330   // 32-bit version.
3331   if (SplatBits == 0)
3332     SplatBitSize = 32;
3333
3334   switch (SplatBitSize) {
3335   case 8:
3336     if (type != VMOVModImm)
3337       return SDValue();
3338     // Any 1-byte value is OK.  Op=0, Cmode=1110.
3339     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
3340     OpCmode = 0xe;
3341     Imm = SplatBits;
3342     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
3343     break;
3344
3345   case 16:
3346     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
3347     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
3348     if ((SplatBits & ~0xff) == 0) {
3349       // Value = 0x00nn: Op=x, Cmode=100x.
3350       OpCmode = 0x8;
3351       Imm = SplatBits;
3352       break;
3353     }
3354     if ((SplatBits & ~0xff00) == 0) {
3355       // Value = 0xnn00: Op=x, Cmode=101x.
3356       OpCmode = 0xa;
3357       Imm = SplatBits >> 8;
3358       break;
3359     }
3360     return SDValue();
3361
3362   case 32:
3363     // NEON's 32-bit VMOV supports splat values where:
3364     // * only one byte is nonzero, or
3365     // * the least significant byte is 0xff and the second byte is nonzero, or
3366     // * the least significant 2 bytes are 0xff and the third is nonzero.
3367     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3368     if ((SplatBits & ~0xff) == 0) {
3369       // Value = 0x000000nn: Op=x, Cmode=000x.
3370       OpCmode = 0;
3371       Imm = SplatBits;
3372       break;
3373     }
3374     if ((SplatBits & ~0xff00) == 0) {
3375       // Value = 0x0000nn00: Op=x, Cmode=001x.
3376       OpCmode = 0x2;
3377       Imm = SplatBits >> 8;
3378       break;
3379     }
3380     if ((SplatBits & ~0xff0000) == 0) {
3381       // Value = 0x00nn0000: Op=x, Cmode=010x.
3382       OpCmode = 0x4;
3383       Imm = SplatBits >> 16;
3384       break;
3385     }
3386     if ((SplatBits & ~0xff000000) == 0) {
3387       // Value = 0xnn000000: Op=x, Cmode=011x.
3388       OpCmode = 0x6;
3389       Imm = SplatBits >> 24;
3390       break;
3391     }
3392
3393     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
3394     if (type == OtherModImm) return SDValue();
3395
3396     if ((SplatBits & ~0xffff) == 0 &&
3397         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3398       // Value = 0x0000nnff: Op=x, Cmode=1100.
3399       OpCmode = 0xc;
3400       Imm = SplatBits >> 8;
3401       SplatBits |= 0xff;
3402       break;
3403     }
3404
3405     if ((SplatBits & ~0xffffff) == 0 &&
3406         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3407       // Value = 0x00nnffff: Op=x, Cmode=1101.
3408       OpCmode = 0xd;
3409       Imm = SplatBits >> 16;
3410       SplatBits |= 0xffff;
3411       break;
3412     }
3413
3414     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3415     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3416     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3417     // and fall through here to test for a valid 64-bit splat.  But, then the
3418     // caller would also need to check and handle the change in size.
3419     return SDValue();
3420
3421   case 64: {
3422     if (type != VMOVModImm)
3423       return SDValue();
3424     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3425     uint64_t BitMask = 0xff;
3426     uint64_t Val = 0;
3427     unsigned ImmMask = 1;
3428     Imm = 0;
3429     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3430       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3431         Val |= BitMask;
3432         Imm |= ImmMask;
3433       } else if ((SplatBits & BitMask) != 0) {
3434         return SDValue();
3435       }
3436       BitMask <<= 8;
3437       ImmMask <<= 1;
3438     }
3439     // Op=1, Cmode=1110.
3440     OpCmode = 0x1e;
3441     SplatBits = Val;
3442     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3443     break;
3444   }
3445
3446   default:
3447     llvm_unreachable("unexpected size for isNEONModifiedImm");
3448     return SDValue();
3449   }
3450
3451   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3452   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3453 }
3454
3455 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3456                        bool &ReverseVEXT, unsigned &Imm) {
3457   unsigned NumElts = VT.getVectorNumElements();
3458   ReverseVEXT = false;
3459
3460   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3461   if (M[0] < 0)
3462     return false;
3463
3464   Imm = M[0];
3465
3466   // If this is a VEXT shuffle, the immediate value is the index of the first
3467   // element.  The other shuffle indices must be the successive elements after
3468   // the first one.
3469   unsigned ExpectedElt = Imm;
3470   for (unsigned i = 1; i < NumElts; ++i) {
3471     // Increment the expected index.  If it wraps around, it may still be
3472     // a VEXT but the source vectors must be swapped.
3473     ExpectedElt += 1;
3474     if (ExpectedElt == NumElts * 2) {
3475       ExpectedElt = 0;
3476       ReverseVEXT = true;
3477     }
3478
3479     if (M[i] < 0) continue; // ignore UNDEF indices
3480     if (ExpectedElt != static_cast<unsigned>(M[i]))
3481       return false;
3482   }
3483
3484   // Adjust the index value if the source operands will be swapped.
3485   if (ReverseVEXT)
3486     Imm -= NumElts;
3487
3488   return true;
3489 }
3490
3491 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3492 /// instruction with the specified blocksize.  (The order of the elements
3493 /// within each block of the vector is reversed.)
3494 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3495                        unsigned BlockSize) {
3496   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3497          "Only possible block sizes for VREV are: 16, 32, 64");
3498
3499   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3500   if (EltSz == 64)
3501     return false;
3502
3503   unsigned NumElts = VT.getVectorNumElements();
3504   unsigned BlockElts = M[0] + 1;
3505   // If the first shuffle index is UNDEF, be optimistic.
3506   if (M[0] < 0)
3507     BlockElts = BlockSize / EltSz;
3508
3509   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3510     return false;
3511
3512   for (unsigned i = 0; i < NumElts; ++i) {
3513     if (M[i] < 0) continue; // ignore UNDEF indices
3514     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3515       return false;
3516   }
3517
3518   return true;
3519 }
3520
3521 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3522                        unsigned &WhichResult) {
3523   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3524   if (EltSz == 64)
3525     return false;
3526
3527   unsigned NumElts = VT.getVectorNumElements();
3528   WhichResult = (M[0] == 0 ? 0 : 1);
3529   for (unsigned i = 0; i < NumElts; i += 2) {
3530     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3531         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3532       return false;
3533   }
3534   return true;
3535 }
3536
3537 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3538 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3539 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3540 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3541                                 unsigned &WhichResult) {
3542   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3543   if (EltSz == 64)
3544     return false;
3545
3546   unsigned NumElts = VT.getVectorNumElements();
3547   WhichResult = (M[0] == 0 ? 0 : 1);
3548   for (unsigned i = 0; i < NumElts; i += 2) {
3549     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3550         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3551       return false;
3552   }
3553   return true;
3554 }
3555
3556 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3557                        unsigned &WhichResult) {
3558   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3559   if (EltSz == 64)
3560     return false;
3561
3562   unsigned NumElts = VT.getVectorNumElements();
3563   WhichResult = (M[0] == 0 ? 0 : 1);
3564   for (unsigned i = 0; i != NumElts; ++i) {
3565     if (M[i] < 0) continue; // ignore UNDEF indices
3566     if ((unsigned) M[i] != 2 * i + WhichResult)
3567       return false;
3568   }
3569
3570   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3571   if (VT.is64BitVector() && EltSz == 32)
3572     return false;
3573
3574   return true;
3575 }
3576
3577 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3578 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3579 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3580 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3581                                 unsigned &WhichResult) {
3582   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3583   if (EltSz == 64)
3584     return false;
3585
3586   unsigned Half = VT.getVectorNumElements() / 2;
3587   WhichResult = (M[0] == 0 ? 0 : 1);
3588   for (unsigned j = 0; j != 2; ++j) {
3589     unsigned Idx = WhichResult;
3590     for (unsigned i = 0; i != Half; ++i) {
3591       int MIdx = M[i + j * Half];
3592       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3593         return false;
3594       Idx += 2;
3595     }
3596   }
3597
3598   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3599   if (VT.is64BitVector() && EltSz == 32)
3600     return false;
3601
3602   return true;
3603 }
3604
3605 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3606                        unsigned &WhichResult) {
3607   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3608   if (EltSz == 64)
3609     return false;
3610
3611   unsigned NumElts = VT.getVectorNumElements();
3612   WhichResult = (M[0] == 0 ? 0 : 1);
3613   unsigned Idx = WhichResult * NumElts / 2;
3614   for (unsigned i = 0; i != NumElts; i += 2) {
3615     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3616         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3617       return false;
3618     Idx += 1;
3619   }
3620
3621   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3622   if (VT.is64BitVector() && EltSz == 32)
3623     return false;
3624
3625   return true;
3626 }
3627
3628 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3629 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3630 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3631 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3632                                 unsigned &WhichResult) {
3633   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3634   if (EltSz == 64)
3635     return false;
3636
3637   unsigned NumElts = VT.getVectorNumElements();
3638   WhichResult = (M[0] == 0 ? 0 : 1);
3639   unsigned Idx = WhichResult * NumElts / 2;
3640   for (unsigned i = 0; i != NumElts; i += 2) {
3641     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3642         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3643       return false;
3644     Idx += 1;
3645   }
3646
3647   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3648   if (VT.is64BitVector() && EltSz == 32)
3649     return false;
3650
3651   return true;
3652 }
3653
3654 // If N is an integer constant that can be moved into a register in one
3655 // instruction, return an SDValue of such a constant (will become a MOV
3656 // instruction).  Otherwise return null.
3657 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3658                                      const ARMSubtarget *ST, DebugLoc dl) {
3659   uint64_t Val;
3660   if (!isa<ConstantSDNode>(N))
3661     return SDValue();
3662   Val = cast<ConstantSDNode>(N)->getZExtValue();
3663
3664   if (ST->isThumb1Only()) {
3665     if (Val <= 255 || ~Val <= 255)
3666       return DAG.getConstant(Val, MVT::i32);
3667   } else {
3668     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3669       return DAG.getConstant(Val, MVT::i32);
3670   }
3671   return SDValue();
3672 }
3673
3674 // If this is a case we can't handle, return null and let the default
3675 // expansion code take care of it.
3676 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3677                                              const ARMSubtarget *ST) const {
3678   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3679   DebugLoc dl = Op.getDebugLoc();
3680   EVT VT = Op.getValueType();
3681
3682   APInt SplatBits, SplatUndef;
3683   unsigned SplatBitSize;
3684   bool HasAnyUndefs;
3685   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3686     if (SplatBitSize <= 64) {
3687       // Check if an immediate VMOV works.
3688       EVT VmovVT;
3689       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3690                                       SplatUndef.getZExtValue(), SplatBitSize,
3691                                       DAG, VmovVT, VT.is128BitVector(),
3692                                       VMOVModImm);
3693       if (Val.getNode()) {
3694         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3695         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3696       }
3697
3698       // Try an immediate VMVN.
3699       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3700                              ((1LL << SplatBitSize) - 1));
3701       Val = isNEONModifiedImm(NegatedImm,
3702                                       SplatUndef.getZExtValue(), SplatBitSize,
3703                                       DAG, VmovVT, VT.is128BitVector(),
3704                                       VMVNModImm);
3705       if (Val.getNode()) {
3706         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3707         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3708       }
3709     }
3710   }
3711
3712   // Scan through the operands to see if only one value is used.
3713   unsigned NumElts = VT.getVectorNumElements();
3714   bool isOnlyLowElement = true;
3715   bool usesOnlyOneValue = true;
3716   bool isConstant = true;
3717   SDValue Value;
3718   for (unsigned i = 0; i < NumElts; ++i) {
3719     SDValue V = Op.getOperand(i);
3720     if (V.getOpcode() == ISD::UNDEF)
3721       continue;
3722     if (i > 0)
3723       isOnlyLowElement = false;
3724     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3725       isConstant = false;
3726
3727     if (!Value.getNode())
3728       Value = V;
3729     else if (V != Value)
3730       usesOnlyOneValue = false;
3731   }
3732
3733   if (!Value.getNode())
3734     return DAG.getUNDEF(VT);
3735
3736   if (isOnlyLowElement)
3737     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3738
3739   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3740
3741   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3742   // i32 and try again.
3743   if (usesOnlyOneValue && EltSize <= 32) {
3744     if (!isConstant)
3745       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3746     if (VT.getVectorElementType().isFloatingPoint()) {
3747       SmallVector<SDValue, 8> Ops;
3748       for (unsigned i = 0; i < NumElts; ++i)
3749         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
3750                                   Op.getOperand(i)));
3751       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
3752       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], NumElts);
3753       Val = LowerBUILD_VECTOR(Val, DAG, ST);
3754       if (Val.getNode())
3755         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
3756     }
3757     SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3758     if (Val.getNode())
3759       return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3760   }
3761
3762   // If all elements are constants and the case above didn't get hit, fall back
3763   // to the default expansion, which will generate a load from the constant
3764   // pool.
3765   if (isConstant)
3766     return SDValue();
3767
3768   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
3769   if (NumElts >= 4) {
3770     SDValue shuffle = ReconstructShuffle(Op, DAG);
3771     if (shuffle != SDValue())
3772       return shuffle;
3773   }
3774
3775   // Vectors with 32- or 64-bit elements can be built by directly assigning
3776   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3777   // will be legalized.
3778   if (EltSize >= 32) {
3779     // Do the expansion with floating-point types, since that is what the VFP
3780     // registers are defined to use, and since i64 is not legal.
3781     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3782     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3783     SmallVector<SDValue, 8> Ops;
3784     for (unsigned i = 0; i < NumElts; ++i)
3785       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
3786     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3787     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
3788   }
3789
3790   return SDValue();
3791 }
3792
3793 // Gather data to see if the operation can be modelled as a
3794 // shuffle in combination with VEXTs.
3795 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
3796                                               SelectionDAG &DAG) const {
3797   DebugLoc dl = Op.getDebugLoc();
3798   EVT VT = Op.getValueType();
3799   unsigned NumElts = VT.getVectorNumElements();
3800
3801   SmallVector<SDValue, 2> SourceVecs;
3802   SmallVector<unsigned, 2> MinElts;
3803   SmallVector<unsigned, 2> MaxElts;
3804
3805   for (unsigned i = 0; i < NumElts; ++i) {
3806     SDValue V = Op.getOperand(i);
3807     if (V.getOpcode() == ISD::UNDEF)
3808       continue;
3809     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
3810       // A shuffle can only come from building a vector from various
3811       // elements of other vectors.
3812       return SDValue();
3813     }
3814
3815     // Record this extraction against the appropriate vector if possible...
3816     SDValue SourceVec = V.getOperand(0);
3817     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
3818     bool FoundSource = false;
3819     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
3820       if (SourceVecs[j] == SourceVec) {
3821         if (MinElts[j] > EltNo)
3822           MinElts[j] = EltNo;
3823         if (MaxElts[j] < EltNo)
3824           MaxElts[j] = EltNo;
3825         FoundSource = true;
3826         break;
3827       }
3828     }
3829
3830     // Or record a new source if not...
3831     if (!FoundSource) {
3832       SourceVecs.push_back(SourceVec);
3833       MinElts.push_back(EltNo);
3834       MaxElts.push_back(EltNo);
3835     }
3836   }
3837
3838   // Currently only do something sane when at most two source vectors
3839   // involved.
3840   if (SourceVecs.size() > 2)
3841     return SDValue();
3842
3843   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
3844   int VEXTOffsets[2] = {0, 0};
3845
3846   // This loop extracts the usage patterns of the source vectors
3847   // and prepares appropriate SDValues for a shuffle if possible.
3848   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
3849     if (SourceVecs[i].getValueType() == VT) {
3850       // No VEXT necessary
3851       ShuffleSrcs[i] = SourceVecs[i];
3852       VEXTOffsets[i] = 0;
3853       continue;
3854     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
3855       // It probably isn't worth padding out a smaller vector just to
3856       // break it down again in a shuffle.
3857       return SDValue();
3858     }
3859
3860     // Since only 64-bit and 128-bit vectors are legal on ARM and
3861     // we've eliminated the other cases...
3862     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
3863            "unexpected vector sizes in ReconstructShuffle");
3864
3865     if (MaxElts[i] - MinElts[i] >= NumElts) {
3866       // Span too large for a VEXT to cope
3867       return SDValue();
3868     }
3869
3870     if (MinElts[i] >= NumElts) {
3871       // The extraction can just take the second half
3872       VEXTOffsets[i] = NumElts;
3873       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3874                                    SourceVecs[i],
3875                                    DAG.getIntPtrConstant(NumElts));
3876     } else if (MaxElts[i] < NumElts) {
3877       // The extraction can just take the first half
3878       VEXTOffsets[i] = 0;
3879       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3880                                    SourceVecs[i],
3881                                    DAG.getIntPtrConstant(0));
3882     } else {
3883       // An actual VEXT is needed
3884       VEXTOffsets[i] = MinElts[i];
3885       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3886                                      SourceVecs[i],
3887                                      DAG.getIntPtrConstant(0));
3888       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3889                                      SourceVecs[i],
3890                                      DAG.getIntPtrConstant(NumElts));
3891       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
3892                                    DAG.getConstant(VEXTOffsets[i], MVT::i32));
3893     }
3894   }
3895
3896   SmallVector<int, 8> Mask;
3897
3898   for (unsigned i = 0; i < NumElts; ++i) {
3899     SDValue Entry = Op.getOperand(i);
3900     if (Entry.getOpcode() == ISD::UNDEF) {
3901       Mask.push_back(-1);
3902       continue;
3903     }
3904
3905     SDValue ExtractVec = Entry.getOperand(0);
3906     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
3907                                           .getOperand(1))->getSExtValue();
3908     if (ExtractVec == SourceVecs[0]) {
3909       Mask.push_back(ExtractElt - VEXTOffsets[0]);
3910     } else {
3911       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
3912     }
3913   }
3914
3915   // Final check before we try to produce nonsense...
3916   if (isShuffleMaskLegal(Mask, VT))
3917     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
3918                                 &Mask[0]);
3919
3920   return SDValue();
3921 }
3922
3923 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3924 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3925 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3926 /// are assumed to be legal.
3927 bool
3928 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3929                                       EVT VT) const {
3930   if (VT.getVectorNumElements() == 4 &&
3931       (VT.is128BitVector() || VT.is64BitVector())) {
3932     unsigned PFIndexes[4];
3933     for (unsigned i = 0; i != 4; ++i) {
3934       if (M[i] < 0)
3935         PFIndexes[i] = 8;
3936       else
3937         PFIndexes[i] = M[i];
3938     }
3939
3940     // Compute the index in the perfect shuffle table.
3941     unsigned PFTableIndex =
3942       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3943     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3944     unsigned Cost = (PFEntry >> 30);
3945
3946     if (Cost <= 4)
3947       return true;
3948   }
3949
3950   bool ReverseVEXT;
3951   unsigned Imm, WhichResult;
3952
3953   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3954   return (EltSize >= 32 ||
3955           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3956           isVREVMask(M, VT, 64) ||
3957           isVREVMask(M, VT, 32) ||
3958           isVREVMask(M, VT, 16) ||
3959           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3960           isVTRNMask(M, VT, WhichResult) ||
3961           isVUZPMask(M, VT, WhichResult) ||
3962           isVZIPMask(M, VT, WhichResult) ||
3963           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3964           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3965           isVZIP_v_undef_Mask(M, VT, WhichResult));
3966 }
3967
3968 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3969 /// the specified operations to build the shuffle.
3970 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3971                                       SDValue RHS, SelectionDAG &DAG,
3972                                       DebugLoc dl) {
3973   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3974   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3975   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3976
3977   enum {
3978     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3979     OP_VREV,
3980     OP_VDUP0,
3981     OP_VDUP1,
3982     OP_VDUP2,
3983     OP_VDUP3,
3984     OP_VEXT1,
3985     OP_VEXT2,
3986     OP_VEXT3,
3987     OP_VUZPL, // VUZP, left result
3988     OP_VUZPR, // VUZP, right result
3989     OP_VZIPL, // VZIP, left result
3990     OP_VZIPR, // VZIP, right result
3991     OP_VTRNL, // VTRN, left result
3992     OP_VTRNR  // VTRN, right result
3993   };
3994
3995   if (OpNum == OP_COPY) {
3996     if (LHSID == (1*9+2)*9+3) return LHS;
3997     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3998     return RHS;
3999   }
4000
4001   SDValue OpLHS, OpRHS;
4002   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4003   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4004   EVT VT = OpLHS.getValueType();
4005
4006   switch (OpNum) {
4007   default: llvm_unreachable("Unknown shuffle opcode!");
4008   case OP_VREV:
4009     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
4010   case OP_VDUP0:
4011   case OP_VDUP1:
4012   case OP_VDUP2:
4013   case OP_VDUP3:
4014     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
4015                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
4016   case OP_VEXT1:
4017   case OP_VEXT2:
4018   case OP_VEXT3:
4019     return DAG.getNode(ARMISD::VEXT, dl, VT,
4020                        OpLHS, OpRHS,
4021                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
4022   case OP_VUZPL:
4023   case OP_VUZPR:
4024     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4025                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
4026   case OP_VZIPL:
4027   case OP_VZIPR:
4028     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4029                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
4030   case OP_VTRNL:
4031   case OP_VTRNR:
4032     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4033                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
4034   }
4035 }
4036
4037 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4038   SDValue V1 = Op.getOperand(0);
4039   SDValue V2 = Op.getOperand(1);
4040   DebugLoc dl = Op.getDebugLoc();
4041   EVT VT = Op.getValueType();
4042   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4043   SmallVector<int, 8> ShuffleMask;
4044
4045   // Convert shuffles that are directly supported on NEON to target-specific
4046   // DAG nodes, instead of keeping them as shuffles and matching them again
4047   // during code selection.  This is more efficient and avoids the possibility
4048   // of inconsistencies between legalization and selection.
4049   // FIXME: floating-point vectors should be canonicalized to integer vectors
4050   // of the same time so that they get CSEd properly.
4051   SVN->getMask(ShuffleMask);
4052
4053   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4054   if (EltSize <= 32) {
4055     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
4056       int Lane = SVN->getSplatIndex();
4057       // If this is undef splat, generate it via "just" vdup, if possible.
4058       if (Lane == -1) Lane = 0;
4059
4060       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4061         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
4062       }
4063       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
4064                          DAG.getConstant(Lane, MVT::i32));
4065     }
4066
4067     bool ReverseVEXT;
4068     unsigned Imm;
4069     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
4070       if (ReverseVEXT)
4071         std::swap(V1, V2);
4072       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
4073                          DAG.getConstant(Imm, MVT::i32));
4074     }
4075
4076     if (isVREVMask(ShuffleMask, VT, 64))
4077       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
4078     if (isVREVMask(ShuffleMask, VT, 32))
4079       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
4080     if (isVREVMask(ShuffleMask, VT, 16))
4081       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
4082
4083     // Check for Neon shuffles that modify both input vectors in place.
4084     // If both results are used, i.e., if there are two shuffles with the same
4085     // source operands and with masks corresponding to both results of one of
4086     // these operations, DAG memoization will ensure that a single node is
4087     // used for both shuffles.
4088     unsigned WhichResult;
4089     if (isVTRNMask(ShuffleMask, VT, WhichResult))
4090       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4091                          V1, V2).getValue(WhichResult);
4092     if (isVUZPMask(ShuffleMask, VT, WhichResult))
4093       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4094                          V1, V2).getValue(WhichResult);
4095     if (isVZIPMask(ShuffleMask, VT, WhichResult))
4096       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4097                          V1, V2).getValue(WhichResult);
4098
4099     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
4100       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4101                          V1, V1).getValue(WhichResult);
4102     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4103       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4104                          V1, V1).getValue(WhichResult);
4105     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4106       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4107                          V1, V1).getValue(WhichResult);
4108   }
4109
4110   // If the shuffle is not directly supported and it has 4 elements, use
4111   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4112   unsigned NumElts = VT.getVectorNumElements();
4113   if (NumElts == 4) {
4114     unsigned PFIndexes[4];
4115     for (unsigned i = 0; i != 4; ++i) {
4116       if (ShuffleMask[i] < 0)
4117         PFIndexes[i] = 8;
4118       else
4119         PFIndexes[i] = ShuffleMask[i];
4120     }
4121
4122     // Compute the index in the perfect shuffle table.
4123     unsigned PFTableIndex =
4124       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4125     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4126     unsigned Cost = (PFEntry >> 30);
4127
4128     if (Cost <= 4)
4129       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4130   }
4131
4132   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
4133   if (EltSize >= 32) {
4134     // Do the expansion with floating-point types, since that is what the VFP
4135     // registers are defined to use, and since i64 is not legal.
4136     EVT EltVT = EVT::getFloatingPointVT(EltSize);
4137     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
4138     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
4139     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
4140     SmallVector<SDValue, 8> Ops;
4141     for (unsigned i = 0; i < NumElts; ++i) {
4142       if (ShuffleMask[i] < 0)
4143         Ops.push_back(DAG.getUNDEF(EltVT));
4144       else
4145         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
4146                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
4147                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
4148                                                   MVT::i32)));
4149     }
4150     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
4151     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
4152   }
4153
4154   return SDValue();
4155 }
4156
4157 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4158   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
4159   SDValue Lane = Op.getOperand(1);
4160   if (!isa<ConstantSDNode>(Lane))
4161     return SDValue();
4162
4163   SDValue Vec = Op.getOperand(0);
4164   if (Op.getValueType() == MVT::i32 &&
4165       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
4166     DebugLoc dl = Op.getDebugLoc();
4167     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
4168   }
4169
4170   return Op;
4171 }
4172
4173 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
4174   // The only time a CONCAT_VECTORS operation can have legal types is when
4175   // two 64-bit vectors are concatenated to a 128-bit vector.
4176   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
4177          "unexpected CONCAT_VECTORS");
4178   DebugLoc dl = Op.getDebugLoc();
4179   SDValue Val = DAG.getUNDEF(MVT::v2f64);
4180   SDValue Op0 = Op.getOperand(0);
4181   SDValue Op1 = Op.getOperand(1);
4182   if (Op0.getOpcode() != ISD::UNDEF)
4183     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4184                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
4185                       DAG.getIntPtrConstant(0));
4186   if (Op1.getOpcode() != ISD::UNDEF)
4187     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4188                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
4189                       DAG.getIntPtrConstant(1));
4190   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
4191 }
4192
4193 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
4194 /// element has been zero/sign-extended, depending on the isSigned parameter,
4195 /// from an integer type half its size.
4196 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
4197                                    bool isSigned) {
4198   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
4199   EVT VT = N->getValueType(0);
4200   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
4201     SDNode *BVN = N->getOperand(0).getNode();
4202     if (BVN->getValueType(0) != MVT::v4i32 ||
4203         BVN->getOpcode() != ISD::BUILD_VECTOR)
4204       return false;
4205     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4206     unsigned HiElt = 1 - LoElt;
4207     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
4208     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
4209     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
4210     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
4211     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
4212       return false;
4213     if (isSigned) {
4214       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
4215           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
4216         return true;
4217     } else {
4218       if (Hi0->isNullValue() && Hi1->isNullValue())
4219         return true;
4220     }
4221     return false;
4222   }
4223
4224   if (N->getOpcode() != ISD::BUILD_VECTOR)
4225     return false;
4226
4227   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
4228     SDNode *Elt = N->getOperand(i).getNode();
4229     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
4230       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4231       unsigned HalfSize = EltSize / 2;
4232       if (isSigned) {
4233         int64_t SExtVal = C->getSExtValue();
4234         if ((SExtVal >> HalfSize) != (SExtVal >> EltSize))
4235           return false;
4236       } else {
4237         if ((C->getZExtValue() >> HalfSize) != 0)
4238           return false;
4239       }
4240       continue;
4241     }
4242     return false;
4243   }
4244
4245   return true;
4246 }
4247
4248 /// isSignExtended - Check if a node is a vector value that is sign-extended
4249 /// or a constant BUILD_VECTOR with sign-extended elements.
4250 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
4251   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
4252     return true;
4253   if (isExtendedBUILD_VECTOR(N, DAG, true))
4254     return true;
4255   return false;
4256 }
4257
4258 /// isZeroExtended - Check if a node is a vector value that is zero-extended
4259 /// or a constant BUILD_VECTOR with zero-extended elements.
4260 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
4261   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
4262     return true;
4263   if (isExtendedBUILD_VECTOR(N, DAG, false))
4264     return true;
4265   return false;
4266 }
4267
4268 /// SkipExtension - For a node that is a SIGN_EXTEND, ZERO_EXTEND, extending
4269 /// load, or BUILD_VECTOR with extended elements, return the unextended value.
4270 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
4271   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
4272     return N->getOperand(0);
4273   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
4274     return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
4275                        LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
4276                        LD->isNonTemporal(), LD->getAlignment());
4277   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
4278   // have been legalized as a BITCAST from v4i32.
4279   if (N->getOpcode() == ISD::BITCAST) {
4280     SDNode *BVN = N->getOperand(0).getNode();
4281     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
4282            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
4283     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4284     return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), MVT::v2i32,
4285                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
4286   }
4287   // Construct a new BUILD_VECTOR with elements truncated to half the size.
4288   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
4289   EVT VT = N->getValueType(0);
4290   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
4291   unsigned NumElts = VT.getVectorNumElements();
4292   MVT TruncVT = MVT::getIntegerVT(EltSize);
4293   SmallVector<SDValue, 8> Ops;
4294   for (unsigned i = 0; i != NumElts; ++i) {
4295     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
4296     const APInt &CInt = C->getAPIntValue();
4297     Ops.push_back(DAG.getConstant(CInt.trunc(EltSize), TruncVT));
4298   }
4299   return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
4300                      MVT::getVectorVT(TruncVT, NumElts), Ops.data(), NumElts);
4301 }
4302
4303 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
4304   // Multiplications are only custom-lowered for 128-bit vectors so that
4305   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
4306   EVT VT = Op.getValueType();
4307   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
4308   SDNode *N0 = Op.getOperand(0).getNode();
4309   SDNode *N1 = Op.getOperand(1).getNode();
4310   unsigned NewOpc = 0;
4311   if (isSignExtended(N0, DAG) && isSignExtended(N1, DAG))
4312     NewOpc = ARMISD::VMULLs;
4313   else if (isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG))
4314     NewOpc = ARMISD::VMULLu;
4315   else if (VT == MVT::v2i64)
4316     // Fall through to expand this.  It is not legal.
4317     return SDValue();
4318   else
4319     // Other vector multiplications are legal.
4320     return Op;
4321
4322   // Legalize to a VMULL instruction.
4323   DebugLoc DL = Op.getDebugLoc();
4324   SDValue Op0 = SkipExtension(N0, DAG);
4325   SDValue Op1 = SkipExtension(N1, DAG);
4326
4327   assert(Op0.getValueType().is64BitVector() &&
4328          Op1.getValueType().is64BitVector() &&
4329          "unexpected types for extended operands to VMULL");
4330   return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
4331 }
4332
4333 static SDValue
4334 LowerSDIV_v4i8(SDValue X, SDValue Y, DebugLoc dl, SelectionDAG &DAG) {
4335   // Convert to float
4336   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
4337   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
4338   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
4339   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
4340   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
4341   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
4342   // Get reciprocal estimate.
4343   // float4 recip = vrecpeq_f32(yf);
4344   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4345                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), Y);
4346   // Because char has a smaller range than uchar, we can actually get away
4347   // without any newton steps.  This requires that we use a weird bias
4348   // of 0xb000, however (again, this has been exhaustively tested).
4349   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
4350   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
4351   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
4352   Y = DAG.getConstant(0xb000, MVT::i32);
4353   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
4354   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
4355   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
4356   // Convert back to short.
4357   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
4358   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
4359   return X;
4360 }
4361
4362 static SDValue
4363 LowerSDIV_v4i16(SDValue N0, SDValue N1, DebugLoc dl, SelectionDAG &DAG) {
4364   SDValue N2;
4365   // Convert to float.
4366   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
4367   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
4368   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
4369   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
4370   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
4371   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
4372
4373   // Use reciprocal estimate and one refinement step.
4374   // float4 recip = vrecpeq_f32(yf);
4375   // recip *= vrecpsq_f32(yf, recip);
4376   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4377                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
4378   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4379                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4380                    N1, N2);
4381   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4382   // Because short has a smaller range than ushort, we can actually get away
4383   // with only a single newton step.  This requires that we use a weird bias
4384   // of 89, however (again, this has been exhaustively tested).
4385   // float4 result = as_float4(as_int4(xf*recip) + 89);
4386   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
4387   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
4388   N1 = DAG.getConstant(89, MVT::i32);
4389   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
4390   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
4391   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
4392   // Convert back to integer and return.
4393   // return vmovn_s32(vcvt_s32_f32(result));
4394   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
4395   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
4396   return N0;
4397 }
4398
4399 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
4400   EVT VT = Op.getValueType();
4401   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
4402          "unexpected type for custom-lowering ISD::SDIV");
4403
4404   DebugLoc dl = Op.getDebugLoc();
4405   SDValue N0 = Op.getOperand(0);
4406   SDValue N1 = Op.getOperand(1);
4407   SDValue N2, N3;
4408
4409   if (VT == MVT::v8i8) {
4410     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
4411     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
4412
4413     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4414                      DAG.getIntPtrConstant(4));
4415     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4416                      DAG.getIntPtrConstant(4));
4417     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4418                      DAG.getIntPtrConstant(0));
4419     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4420                      DAG.getIntPtrConstant(0));
4421
4422     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
4423     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
4424
4425     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
4426     N0 = LowerCONCAT_VECTORS(N0, DAG);
4427
4428     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
4429     return N0;
4430   }
4431   return LowerSDIV_v4i16(N0, N1, dl, DAG);
4432 }
4433
4434 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
4435   EVT VT = Op.getValueType();
4436   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
4437          "unexpected type for custom-lowering ISD::UDIV");
4438
4439   DebugLoc dl = Op.getDebugLoc();
4440   SDValue N0 = Op.getOperand(0);
4441   SDValue N1 = Op.getOperand(1);
4442   SDValue N2, N3;
4443
4444   if (VT == MVT::v8i8) {
4445     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
4446     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
4447
4448     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4449                      DAG.getIntPtrConstant(4));
4450     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4451                      DAG.getIntPtrConstant(4));
4452     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4453                      DAG.getIntPtrConstant(0));
4454     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4455                      DAG.getIntPtrConstant(0));
4456
4457     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
4458     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
4459
4460     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
4461     N0 = LowerCONCAT_VECTORS(N0, DAG);
4462
4463     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
4464                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, MVT::i32),
4465                      N0);
4466     return N0;
4467   }
4468
4469   // v4i16 sdiv ... Convert to float.
4470   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
4471   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
4472   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
4473   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
4474   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
4475   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
4476
4477   // Use reciprocal estimate and two refinement steps.
4478   // float4 recip = vrecpeq_f32(yf);
4479   // recip *= vrecpsq_f32(yf, recip);
4480   // recip *= vrecpsq_f32(yf, recip);
4481   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4482                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
4483   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4484                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4485                    N1, N2);
4486   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4487   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4488                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4489                    N1, N2);
4490   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4491   // Simply multiplying by the reciprocal estimate can leave us a few ulps
4492   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
4493   // and that it will never cause us to return an answer too large).
4494   // float4 result = as_float4(as_int4(xf*recip) + 89);
4495   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
4496   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
4497   N1 = DAG.getConstant(2, MVT::i32);
4498   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
4499   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
4500   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
4501   // Convert back to integer and return.
4502   // return vmovn_u32(vcvt_s32_f32(result));
4503   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
4504   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
4505   return N0;
4506 }
4507
4508 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4509   switch (Op.getOpcode()) {
4510   default: llvm_unreachable("Don't know how to custom lower this!");
4511   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
4512   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
4513   case ISD::GlobalAddress:
4514     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
4515       LowerGlobalAddressELF(Op, DAG);
4516   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
4517   case ISD::SELECT:        return LowerSELECT(Op, DAG);
4518   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
4519   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
4520   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
4521   case ISD::VASTART:       return LowerVASTART(Op, DAG);
4522   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
4523   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
4524   case ISD::SINT_TO_FP:
4525   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
4526   case ISD::FP_TO_SINT:
4527   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
4528   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
4529   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
4530   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
4531   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
4532   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
4533   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
4534   case ISD::EH_SJLJ_DISPATCHSETUP: return LowerEH_SJLJ_DISPATCHSETUP(Op, DAG);
4535   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
4536                                                                Subtarget);
4537   case ISD::BITCAST:   return ExpandBITCAST(Op.getNode(), DAG);
4538   case ISD::SHL:
4539   case ISD::SRL:
4540   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
4541   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
4542   case ISD::SRL_PARTS:
4543   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
4544   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
4545   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
4546   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
4547   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
4548   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4549   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
4550   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
4551   case ISD::MUL:           return LowerMUL(Op, DAG);
4552   case ISD::SDIV:          return LowerSDIV(Op, DAG);
4553   case ISD::UDIV:          return LowerUDIV(Op, DAG);
4554   }
4555   return SDValue();
4556 }
4557
4558 /// ReplaceNodeResults - Replace the results of node with an illegal result
4559 /// type with new values built out of custom code.
4560 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
4561                                            SmallVectorImpl<SDValue>&Results,
4562                                            SelectionDAG &DAG) const {
4563   SDValue Res;
4564   switch (N->getOpcode()) {
4565   default:
4566     llvm_unreachable("Don't know how to custom expand this!");
4567     break;
4568   case ISD::BITCAST:
4569     Res = ExpandBITCAST(N, DAG);
4570     break;
4571   case ISD::SRL:
4572   case ISD::SRA:
4573     Res = Expand64BitShift(N, DAG, Subtarget);
4574     break;
4575   }
4576   if (Res.getNode())
4577     Results.push_back(Res);
4578 }
4579
4580 //===----------------------------------------------------------------------===//
4581 //                           ARM Scheduler Hooks
4582 //===----------------------------------------------------------------------===//
4583
4584 MachineBasicBlock *
4585 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
4586                                      MachineBasicBlock *BB,
4587                                      unsigned Size) const {
4588   unsigned dest    = MI->getOperand(0).getReg();
4589   unsigned ptr     = MI->getOperand(1).getReg();
4590   unsigned oldval  = MI->getOperand(2).getReg();
4591   unsigned newval  = MI->getOperand(3).getReg();
4592   unsigned scratch = BB->getParent()->getRegInfo()
4593     .createVirtualRegister(ARM::GPRRegisterClass);
4594   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4595   DebugLoc dl = MI->getDebugLoc();
4596   bool isThumb2 = Subtarget->isThumb2();
4597
4598   unsigned ldrOpc, strOpc;
4599   switch (Size) {
4600   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
4601   case 1:
4602     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
4603     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
4604     break;
4605   case 2:
4606     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
4607     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
4608     break;
4609   case 4:
4610     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
4611     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
4612     break;
4613   }
4614
4615   MachineFunction *MF = BB->getParent();
4616   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4617   MachineFunction::iterator It = BB;
4618   ++It; // insert the new blocks after the current block
4619
4620   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
4621   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
4622   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4623   MF->insert(It, loop1MBB);
4624   MF->insert(It, loop2MBB);
4625   MF->insert(It, exitMBB);
4626
4627   // Transfer the remainder of BB and its successor edges to exitMBB.
4628   exitMBB->splice(exitMBB->begin(), BB,
4629                   llvm::next(MachineBasicBlock::iterator(MI)),
4630                   BB->end());
4631   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4632
4633   //  thisMBB:
4634   //   ...
4635   //   fallthrough --> loop1MBB
4636   BB->addSuccessor(loop1MBB);
4637
4638   // loop1MBB:
4639   //   ldrex dest, [ptr]
4640   //   cmp dest, oldval
4641   //   bne exitMBB
4642   BB = loop1MBB;
4643   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
4644   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4645                  .addReg(dest).addReg(oldval));
4646   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4647     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4648   BB->addSuccessor(loop2MBB);
4649   BB->addSuccessor(exitMBB);
4650
4651   // loop2MBB:
4652   //   strex scratch, newval, [ptr]
4653   //   cmp scratch, #0
4654   //   bne loop1MBB
4655   BB = loop2MBB;
4656   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
4657                  .addReg(ptr));
4658   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4659                  .addReg(scratch).addImm(0));
4660   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4661     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4662   BB->addSuccessor(loop1MBB);
4663   BB->addSuccessor(exitMBB);
4664
4665   //  exitMBB:
4666   //   ...
4667   BB = exitMBB;
4668
4669   MI->eraseFromParent();   // The instruction is gone now.
4670
4671   return BB;
4672 }
4673
4674 MachineBasicBlock *
4675 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4676                                     unsigned Size, unsigned BinOpcode) const {
4677   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4678   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4679
4680   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4681   MachineFunction *MF = BB->getParent();
4682   MachineFunction::iterator It = BB;
4683   ++It;
4684
4685   unsigned dest = MI->getOperand(0).getReg();
4686   unsigned ptr = MI->getOperand(1).getReg();
4687   unsigned incr = MI->getOperand(2).getReg();
4688   DebugLoc dl = MI->getDebugLoc();
4689
4690   bool isThumb2 = Subtarget->isThumb2();
4691   unsigned ldrOpc, strOpc;
4692   switch (Size) {
4693   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
4694   case 1:
4695     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
4696     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
4697     break;
4698   case 2:
4699     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
4700     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
4701     break;
4702   case 4:
4703     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
4704     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
4705     break;
4706   }
4707
4708   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4709   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4710   MF->insert(It, loopMBB);
4711   MF->insert(It, exitMBB);
4712
4713   // Transfer the remainder of BB and its successor edges to exitMBB.
4714   exitMBB->splice(exitMBB->begin(), BB,
4715                   llvm::next(MachineBasicBlock::iterator(MI)),
4716                   BB->end());
4717   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4718
4719   MachineRegisterInfo &RegInfo = MF->getRegInfo();
4720   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
4721   unsigned scratch2 = (!BinOpcode) ? incr :
4722     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
4723
4724   //  thisMBB:
4725   //   ...
4726   //   fallthrough --> loopMBB
4727   BB->addSuccessor(loopMBB);
4728
4729   //  loopMBB:
4730   //   ldrex dest, ptr
4731   //   <binop> scratch2, dest, incr
4732   //   strex scratch, scratch2, ptr
4733   //   cmp scratch, #0
4734   //   bne- loopMBB
4735   //   fallthrough --> exitMBB
4736   BB = loopMBB;
4737   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
4738   if (BinOpcode) {
4739     // operand order needs to go the other way for NAND
4740     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
4741       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
4742                      addReg(incr).addReg(dest)).addReg(0);
4743     else
4744       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
4745                      addReg(dest).addReg(incr)).addReg(0);
4746   }
4747
4748   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
4749                  .addReg(ptr));
4750   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4751                  .addReg(scratch).addImm(0));
4752   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4753     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4754
4755   BB->addSuccessor(loopMBB);
4756   BB->addSuccessor(exitMBB);
4757
4758   //  exitMBB:
4759   //   ...
4760   BB = exitMBB;
4761
4762   MI->eraseFromParent();   // The instruction is gone now.
4763
4764   return BB;
4765 }
4766
4767 static
4768 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
4769   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
4770        E = MBB->succ_end(); I != E; ++I)
4771     if (*I != Succ)
4772       return *I;
4773   llvm_unreachable("Expecting a BB with two successors!");
4774 }
4775
4776 MachineBasicBlock *
4777 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4778                                                MachineBasicBlock *BB) const {
4779   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4780   DebugLoc dl = MI->getDebugLoc();
4781   bool isThumb2 = Subtarget->isThumb2();
4782   switch (MI->getOpcode()) {
4783   default:
4784     MI->dump();
4785     llvm_unreachable("Unexpected instr type to insert");
4786
4787   case ARM::ATOMIC_LOAD_ADD_I8:
4788      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4789   case ARM::ATOMIC_LOAD_ADD_I16:
4790      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4791   case ARM::ATOMIC_LOAD_ADD_I32:
4792      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4793
4794   case ARM::ATOMIC_LOAD_AND_I8:
4795      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4796   case ARM::ATOMIC_LOAD_AND_I16:
4797      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4798   case ARM::ATOMIC_LOAD_AND_I32:
4799      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4800
4801   case ARM::ATOMIC_LOAD_OR_I8:
4802      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4803   case ARM::ATOMIC_LOAD_OR_I16:
4804      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4805   case ARM::ATOMIC_LOAD_OR_I32:
4806      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4807
4808   case ARM::ATOMIC_LOAD_XOR_I8:
4809      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4810   case ARM::ATOMIC_LOAD_XOR_I16:
4811      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4812   case ARM::ATOMIC_LOAD_XOR_I32:
4813      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4814
4815   case ARM::ATOMIC_LOAD_NAND_I8:
4816      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4817   case ARM::ATOMIC_LOAD_NAND_I16:
4818      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4819   case ARM::ATOMIC_LOAD_NAND_I32:
4820      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4821
4822   case ARM::ATOMIC_LOAD_SUB_I8:
4823      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4824   case ARM::ATOMIC_LOAD_SUB_I16:
4825      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4826   case ARM::ATOMIC_LOAD_SUB_I32:
4827      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4828
4829   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
4830   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
4831   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
4832
4833   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
4834   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
4835   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
4836
4837   case ARM::tMOVCCr_pseudo: {
4838     // To "insert" a SELECT_CC instruction, we actually have to insert the
4839     // diamond control-flow pattern.  The incoming instruction knows the
4840     // destination vreg to set, the condition code register to branch on, the
4841     // true/false values to select between, and a branch opcode to use.
4842     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4843     MachineFunction::iterator It = BB;
4844     ++It;
4845
4846     //  thisMBB:
4847     //  ...
4848     //   TrueVal = ...
4849     //   cmpTY ccX, r1, r2
4850     //   bCC copy1MBB
4851     //   fallthrough --> copy0MBB
4852     MachineBasicBlock *thisMBB  = BB;
4853     MachineFunction *F = BB->getParent();
4854     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4855     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4856     F->insert(It, copy0MBB);
4857     F->insert(It, sinkMBB);
4858
4859     // Transfer the remainder of BB and its successor edges to sinkMBB.
4860     sinkMBB->splice(sinkMBB->begin(), BB,
4861                     llvm::next(MachineBasicBlock::iterator(MI)),
4862                     BB->end());
4863     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4864
4865     BB->addSuccessor(copy0MBB);
4866     BB->addSuccessor(sinkMBB);
4867
4868     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4869       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4870
4871     //  copy0MBB:
4872     //   %FalseValue = ...
4873     //   # fallthrough to sinkMBB
4874     BB = copy0MBB;
4875
4876     // Update machine-CFG edges
4877     BB->addSuccessor(sinkMBB);
4878
4879     //  sinkMBB:
4880     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4881     //  ...
4882     BB = sinkMBB;
4883     BuildMI(*BB, BB->begin(), dl,
4884             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4885       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4886       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4887
4888     MI->eraseFromParent();   // The pseudo instruction is gone now.
4889     return BB;
4890   }
4891
4892   case ARM::BCCi64:
4893   case ARM::BCCZi64: {
4894     // If there is an unconditional branch to the other successor, remove it.
4895     BB->erase(llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
4896
4897     // Compare both parts that make up the double comparison separately for
4898     // equality.
4899     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4900
4901     unsigned LHS1 = MI->getOperand(1).getReg();
4902     unsigned LHS2 = MI->getOperand(2).getReg();
4903     if (RHSisZero) {
4904       AddDefaultPred(BuildMI(BB, dl,
4905                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4906                      .addReg(LHS1).addImm(0));
4907       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4908         .addReg(LHS2).addImm(0)
4909         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4910     } else {
4911       unsigned RHS1 = MI->getOperand(3).getReg();
4912       unsigned RHS2 = MI->getOperand(4).getReg();
4913       AddDefaultPred(BuildMI(BB, dl,
4914                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4915                      .addReg(LHS1).addReg(RHS1));
4916       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4917         .addReg(LHS2).addReg(RHS2)
4918         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4919     }
4920
4921     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4922     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4923     if (MI->getOperand(0).getImm() == ARMCC::NE)
4924       std::swap(destMBB, exitMBB);
4925
4926     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4927       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4928     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4929       .addMBB(exitMBB);
4930
4931     MI->eraseFromParent();   // The pseudo instruction is gone now.
4932     return BB;
4933   }
4934   }
4935 }
4936
4937 //===----------------------------------------------------------------------===//
4938 //                           ARM Optimization Hooks
4939 //===----------------------------------------------------------------------===//
4940
4941 static
4942 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4943                             TargetLowering::DAGCombinerInfo &DCI) {
4944   SelectionDAG &DAG = DCI.DAG;
4945   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4946   EVT VT = N->getValueType(0);
4947   unsigned Opc = N->getOpcode();
4948   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4949   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4950   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4951   ISD::CondCode CC = ISD::SETCC_INVALID;
4952
4953   if (isSlctCC) {
4954     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4955   } else {
4956     SDValue CCOp = Slct.getOperand(0);
4957     if (CCOp.getOpcode() == ISD::SETCC)
4958       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4959   }
4960
4961   bool DoXform = false;
4962   bool InvCC = false;
4963   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4964           "Bad input!");
4965
4966   if (LHS.getOpcode() == ISD::Constant &&
4967       cast<ConstantSDNode>(LHS)->isNullValue()) {
4968     DoXform = true;
4969   } else if (CC != ISD::SETCC_INVALID &&
4970              RHS.getOpcode() == ISD::Constant &&
4971              cast<ConstantSDNode>(RHS)->isNullValue()) {
4972     std::swap(LHS, RHS);
4973     SDValue Op0 = Slct.getOperand(0);
4974     EVT OpVT = isSlctCC ? Op0.getValueType() :
4975                           Op0.getOperand(0).getValueType();
4976     bool isInt = OpVT.isInteger();
4977     CC = ISD::getSetCCInverse(CC, isInt);
4978
4979     if (!TLI.isCondCodeLegal(CC, OpVT))
4980       return SDValue();         // Inverse operator isn't legal.
4981
4982     DoXform = true;
4983     InvCC = true;
4984   }
4985
4986   if (DoXform) {
4987     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4988     if (isSlctCC)
4989       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4990                              Slct.getOperand(0), Slct.getOperand(1), CC);
4991     SDValue CCOp = Slct.getOperand(0);
4992     if (InvCC)
4993       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4994                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4995     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4996                        CCOp, OtherOp, Result);
4997   }
4998   return SDValue();
4999 }
5000
5001 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
5002 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
5003 /// called with the default operands, and if that fails, with commuted
5004 /// operands.
5005 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
5006                                          TargetLowering::DAGCombinerInfo &DCI) {
5007   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
5008   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
5009     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
5010     if (Result.getNode()) return Result;
5011   }
5012   return SDValue();
5013 }
5014
5015 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
5016 ///
5017 static SDValue PerformADDCombine(SDNode *N,
5018                                  TargetLowering::DAGCombinerInfo &DCI) {
5019   SDValue N0 = N->getOperand(0);
5020   SDValue N1 = N->getOperand(1);
5021
5022   // First try with the default operand order.
5023   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
5024   if (Result.getNode())
5025     return Result;
5026
5027   // If that didn't work, try again with the operands commuted.
5028   return PerformADDCombineWithOperands(N, N1, N0, DCI);
5029 }
5030
5031 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
5032 ///
5033 static SDValue PerformSUBCombine(SDNode *N,
5034                                  TargetLowering::DAGCombinerInfo &DCI) {
5035   SDValue N0 = N->getOperand(0);
5036   SDValue N1 = N->getOperand(1);
5037
5038   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
5039   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
5040     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
5041     if (Result.getNode()) return Result;
5042   }
5043
5044   return SDValue();
5045 }
5046
5047 static SDValue PerformMULCombine(SDNode *N,
5048                                  TargetLowering::DAGCombinerInfo &DCI,
5049                                  const ARMSubtarget *Subtarget) {
5050   SelectionDAG &DAG = DCI.DAG;
5051
5052   if (Subtarget->isThumb1Only())
5053     return SDValue();
5054
5055   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
5056     return SDValue();
5057
5058   EVT VT = N->getValueType(0);
5059   if (VT != MVT::i32)
5060     return SDValue();
5061
5062   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
5063   if (!C)
5064     return SDValue();
5065
5066   uint64_t MulAmt = C->getZExtValue();
5067   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
5068   ShiftAmt = ShiftAmt & (32 - 1);
5069   SDValue V = N->getOperand(0);
5070   DebugLoc DL = N->getDebugLoc();
5071
5072   SDValue Res;
5073   MulAmt >>= ShiftAmt;
5074   if (isPowerOf2_32(MulAmt - 1)) {
5075     // (mul x, 2^N + 1) => (add (shl x, N), x)
5076     Res = DAG.getNode(ISD::ADD, DL, VT,
5077                       V, DAG.getNode(ISD::SHL, DL, VT,
5078                                      V, DAG.getConstant(Log2_32(MulAmt-1),
5079                                                         MVT::i32)));
5080   } else if (isPowerOf2_32(MulAmt + 1)) {
5081     // (mul x, 2^N - 1) => (sub (shl x, N), x)
5082     Res = DAG.getNode(ISD::SUB, DL, VT,
5083                       DAG.getNode(ISD::SHL, DL, VT,
5084                                   V, DAG.getConstant(Log2_32(MulAmt+1),
5085                                                      MVT::i32)),
5086                                                      V);
5087   } else
5088     return SDValue();
5089
5090   if (ShiftAmt != 0)
5091     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
5092                       DAG.getConstant(ShiftAmt, MVT::i32));
5093
5094   // Do not add new nodes to DAG combiner worklist.
5095   DCI.CombineTo(N, Res, false);
5096   return SDValue();
5097 }
5098
5099 static SDValue PerformANDCombine(SDNode *N,
5100                                 TargetLowering::DAGCombinerInfo &DCI) {
5101   // Attempt to use immediate-form VBIC
5102   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
5103   DebugLoc dl = N->getDebugLoc();
5104   EVT VT = N->getValueType(0);
5105   SelectionDAG &DAG = DCI.DAG;
5106
5107   APInt SplatBits, SplatUndef;
5108   unsigned SplatBitSize;
5109   bool HasAnyUndefs;
5110   if (BVN &&
5111       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5112     if (SplatBitSize <= 64) {
5113       EVT VbicVT;
5114       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
5115                                       SplatUndef.getZExtValue(), SplatBitSize,
5116                                       DAG, VbicVT, VT.is128BitVector(),
5117                                       OtherModImm);
5118       if (Val.getNode()) {
5119         SDValue Input =
5120           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
5121         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
5122         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
5123       }
5124     }
5125   }
5126
5127   return SDValue();
5128 }
5129
5130 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
5131 static SDValue PerformORCombine(SDNode *N,
5132                                 TargetLowering::DAGCombinerInfo &DCI,
5133                                 const ARMSubtarget *Subtarget) {
5134   // Attempt to use immediate-form VORR
5135   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
5136   DebugLoc dl = N->getDebugLoc();
5137   EVT VT = N->getValueType(0);
5138   SelectionDAG &DAG = DCI.DAG;
5139
5140   APInt SplatBits, SplatUndef;
5141   unsigned SplatBitSize;
5142   bool HasAnyUndefs;
5143   if (BVN && Subtarget->hasNEON() &&
5144       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5145     if (SplatBitSize <= 64) {
5146       EVT VorrVT;
5147       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
5148                                       SplatUndef.getZExtValue(), SplatBitSize,
5149                                       DAG, VorrVT, VT.is128BitVector(),
5150                                       OtherModImm);
5151       if (Val.getNode()) {
5152         SDValue Input =
5153           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
5154         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
5155         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
5156       }
5157     }
5158   }
5159
5160   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
5161   // reasonable.
5162
5163   // BFI is only available on V6T2+
5164   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
5165     return SDValue();
5166
5167   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
5168   DebugLoc DL = N->getDebugLoc();
5169   // 1) or (and A, mask), val => ARMbfi A, val, mask
5170   //      iff (val & mask) == val
5171   //
5172   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
5173   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
5174   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
5175   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
5176   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
5177   //  (i.e., copy a bitfield value into another bitfield of the same width)
5178   if (N0.getOpcode() != ISD::AND)
5179     return SDValue();
5180
5181   if (VT != MVT::i32)
5182     return SDValue();
5183
5184   SDValue N00 = N0.getOperand(0);
5185
5186   // The value and the mask need to be constants so we can verify this is
5187   // actually a bitfield set. If the mask is 0xffff, we can do better
5188   // via a movt instruction, so don't use BFI in that case.
5189   SDValue MaskOp = N0.getOperand(1);
5190   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
5191   if (!MaskC)
5192     return SDValue();
5193   unsigned Mask = MaskC->getZExtValue();
5194   if (Mask == 0xffff)
5195     return SDValue();
5196   SDValue Res;
5197   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
5198   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
5199   if (N1C) {
5200     unsigned Val = N1C->getZExtValue();
5201     if ((Val & ~Mask) != Val)
5202       return SDValue();
5203
5204     if (ARM::isBitFieldInvertedMask(Mask)) {
5205       Val >>= CountTrailingZeros_32(~Mask);
5206
5207       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
5208                         DAG.getConstant(Val, MVT::i32),
5209                         DAG.getConstant(Mask, MVT::i32));
5210
5211       // Do not add new nodes to DAG combiner worklist.
5212       DCI.CombineTo(N, Res, false);
5213       return SDValue();
5214     }
5215   } else if (N1.getOpcode() == ISD::AND) {
5216     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
5217     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
5218     if (!N11C)
5219       return SDValue();
5220     unsigned Mask2 = N11C->getZExtValue();
5221
5222     if (ARM::isBitFieldInvertedMask(Mask) &&
5223         ARM::isBitFieldInvertedMask(~Mask2) &&
5224         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
5225       // The pack halfword instruction works better for masks that fit it,
5226       // so use that when it's available.
5227       if (Subtarget->hasT2ExtractPack() &&
5228           (Mask == 0xffff || Mask == 0xffff0000))
5229         return SDValue();
5230       // 2a
5231       unsigned lsb = CountTrailingZeros_32(Mask2);
5232       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
5233                         DAG.getConstant(lsb, MVT::i32));
5234       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
5235                         DAG.getConstant(Mask, MVT::i32));
5236       // Do not add new nodes to DAG combiner worklist.
5237       DCI.CombineTo(N, Res, false);
5238       return SDValue();
5239     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
5240                ARM::isBitFieldInvertedMask(Mask2) &&
5241                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
5242       // The pack halfword instruction works better for masks that fit it,
5243       // so use that when it's available.
5244       if (Subtarget->hasT2ExtractPack() &&
5245           (Mask2 == 0xffff || Mask2 == 0xffff0000))
5246         return SDValue();
5247       // 2b
5248       unsigned lsb = CountTrailingZeros_32(Mask);
5249       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
5250                         DAG.getConstant(lsb, MVT::i32));
5251       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
5252                                 DAG.getConstant(Mask2, MVT::i32));
5253       // Do not add new nodes to DAG combiner worklist.
5254       DCI.CombineTo(N, Res, false);
5255       return SDValue();
5256     }
5257   }
5258
5259   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
5260       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
5261       ARM::isBitFieldInvertedMask(~Mask)) {
5262     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
5263     // where lsb(mask) == #shamt and masked bits of B are known zero.
5264     SDValue ShAmt = N00.getOperand(1);
5265     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
5266     unsigned LSB = CountTrailingZeros_32(Mask);
5267     if (ShAmtC != LSB)
5268       return SDValue();
5269
5270     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
5271                       DAG.getConstant(~Mask, MVT::i32));
5272
5273     // Do not add new nodes to DAG combiner worklist.
5274     DCI.CombineTo(N, Res, false);
5275   }
5276
5277   return SDValue();
5278 }
5279
5280 /// PerformBFICombine - (bfi A, (and B, C1), C2) -> (bfi A, B, C2) iff
5281 /// C1 & C2 == C1.
5282 static SDValue PerformBFICombine(SDNode *N,
5283                                  TargetLowering::DAGCombinerInfo &DCI) {
5284   SDValue N1 = N->getOperand(1);
5285   if (N1.getOpcode() == ISD::AND) {
5286     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
5287     if (!N11C)
5288       return SDValue();
5289     unsigned Mask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
5290     unsigned Mask2 = N11C->getZExtValue();
5291     if ((Mask & Mask2) == Mask2)
5292       return DCI.DAG.getNode(ARMISD::BFI, N->getDebugLoc(), N->getValueType(0),
5293                              N->getOperand(0), N1.getOperand(0),
5294                              N->getOperand(2));
5295   }
5296   return SDValue();
5297 }
5298
5299 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
5300 /// ARMISD::VMOVRRD.
5301 static SDValue PerformVMOVRRDCombine(SDNode *N,
5302                                      TargetLowering::DAGCombinerInfo &DCI) {
5303   // vmovrrd(vmovdrr x, y) -> x,y
5304   SDValue InDouble = N->getOperand(0);
5305   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
5306     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
5307   return SDValue();
5308 }
5309
5310 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
5311 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
5312 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
5313   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
5314   SDValue Op0 = N->getOperand(0);
5315   SDValue Op1 = N->getOperand(1);
5316   if (Op0.getOpcode() == ISD::BITCAST)
5317     Op0 = Op0.getOperand(0);
5318   if (Op1.getOpcode() == ISD::BITCAST)
5319     Op1 = Op1.getOperand(0);
5320   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
5321       Op0.getNode() == Op1.getNode() &&
5322       Op0.getResNo() == 0 && Op1.getResNo() == 1)
5323     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
5324                        N->getValueType(0), Op0.getOperand(0));
5325   return SDValue();
5326 }
5327
5328 /// PerformSTORECombine - Target-specific dag combine xforms for
5329 /// ISD::STORE.
5330 static SDValue PerformSTORECombine(SDNode *N,
5331                                    TargetLowering::DAGCombinerInfo &DCI) {
5332   // Bitcast an i64 store extracted from a vector to f64.
5333   // Otherwise, the i64 value will be legalized to a pair of i32 values.
5334   StoreSDNode *St = cast<StoreSDNode>(N);
5335   SDValue StVal = St->getValue();
5336   if (!ISD::isNormalStore(St) || St->isVolatile() ||
5337       StVal.getValueType() != MVT::i64 ||
5338       StVal.getNode()->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5339     return SDValue();
5340
5341   SelectionDAG &DAG = DCI.DAG;
5342   DebugLoc dl = StVal.getDebugLoc();
5343   SDValue IntVec = StVal.getOperand(0);
5344   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
5345                                  IntVec.getValueType().getVectorNumElements());
5346   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
5347   SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5348                                Vec, StVal.getOperand(1));
5349   dl = N->getDebugLoc();
5350   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
5351   // Make the DAGCombiner fold the bitcasts.
5352   DCI.AddToWorklist(Vec.getNode());
5353   DCI.AddToWorklist(ExtElt.getNode());
5354   DCI.AddToWorklist(V.getNode());
5355   return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
5356                       St->getPointerInfo(), St->isVolatile(),
5357                       St->isNonTemporal(), St->getAlignment(),
5358                       St->getTBAAInfo());
5359 }
5360
5361 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
5362 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
5363 /// i64 vector to have f64 elements, since the value can then be loaded
5364 /// directly into a VFP register.
5365 static bool hasNormalLoadOperand(SDNode *N) {
5366   unsigned NumElts = N->getValueType(0).getVectorNumElements();
5367   for (unsigned i = 0; i < NumElts; ++i) {
5368     SDNode *Elt = N->getOperand(i).getNode();
5369     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
5370       return true;
5371   }
5372   return false;
5373 }
5374
5375 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
5376 /// ISD::BUILD_VECTOR.
5377 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
5378                                           TargetLowering::DAGCombinerInfo &DCI){
5379   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
5380   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
5381   // into a pair of GPRs, which is fine when the value is used as a scalar,
5382   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
5383   SelectionDAG &DAG = DCI.DAG;
5384   if (N->getNumOperands() == 2) {
5385     SDValue RV = PerformVMOVDRRCombine(N, DAG);
5386     if (RV.getNode())
5387       return RV;
5388   }
5389
5390   // Load i64 elements as f64 values so that type legalization does not split
5391   // them up into i32 values.
5392   EVT VT = N->getValueType(0);
5393   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
5394     return SDValue();
5395   DebugLoc dl = N->getDebugLoc();
5396   SmallVector<SDValue, 8> Ops;
5397   unsigned NumElts = VT.getVectorNumElements();
5398   for (unsigned i = 0; i < NumElts; ++i) {
5399     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
5400     Ops.push_back(V);
5401     // Make the DAGCombiner fold the bitcast.
5402     DCI.AddToWorklist(V.getNode());
5403   }
5404   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
5405   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops.data(), NumElts);
5406   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
5407 }
5408
5409 /// PerformInsertEltCombine - Target-specific dag combine xforms for
5410 /// ISD::INSERT_VECTOR_ELT.
5411 static SDValue PerformInsertEltCombine(SDNode *N,
5412                                        TargetLowering::DAGCombinerInfo &DCI) {
5413   // Bitcast an i64 load inserted into a vector to f64.
5414   // Otherwise, the i64 value will be legalized to a pair of i32 values.
5415   EVT VT = N->getValueType(0);
5416   SDNode *Elt = N->getOperand(1).getNode();
5417   if (VT.getVectorElementType() != MVT::i64 ||
5418       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
5419     return SDValue();
5420
5421   SelectionDAG &DAG = DCI.DAG;
5422   DebugLoc dl = N->getDebugLoc();
5423   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
5424                                  VT.getVectorNumElements());
5425   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
5426   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
5427   // Make the DAGCombiner fold the bitcasts.
5428   DCI.AddToWorklist(Vec.getNode());
5429   DCI.AddToWorklist(V.getNode());
5430   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
5431                                Vec, V, N->getOperand(2));
5432   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
5433 }
5434
5435 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
5436 /// ISD::VECTOR_SHUFFLE.
5437 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
5438   // The LLVM shufflevector instruction does not require the shuffle mask
5439   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
5440   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
5441   // operands do not match the mask length, they are extended by concatenating
5442   // them with undef vectors.  That is probably the right thing for other
5443   // targets, but for NEON it is better to concatenate two double-register
5444   // size vector operands into a single quad-register size vector.  Do that
5445   // transformation here:
5446   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
5447   //   shuffle(concat(v1, v2), undef)
5448   SDValue Op0 = N->getOperand(0);
5449   SDValue Op1 = N->getOperand(1);
5450   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
5451       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
5452       Op0.getNumOperands() != 2 ||
5453       Op1.getNumOperands() != 2)
5454     return SDValue();
5455   SDValue Concat0Op1 = Op0.getOperand(1);
5456   SDValue Concat1Op1 = Op1.getOperand(1);
5457   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
5458       Concat1Op1.getOpcode() != ISD::UNDEF)
5459     return SDValue();
5460   // Skip the transformation if any of the types are illegal.
5461   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5462   EVT VT = N->getValueType(0);
5463   if (!TLI.isTypeLegal(VT) ||
5464       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
5465       !TLI.isTypeLegal(Concat1Op1.getValueType()))
5466     return SDValue();
5467
5468   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
5469                                   Op0.getOperand(0), Op1.getOperand(0));
5470   // Translate the shuffle mask.
5471   SmallVector<int, 16> NewMask;
5472   unsigned NumElts = VT.getVectorNumElements();
5473   unsigned HalfElts = NumElts/2;
5474   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
5475   for (unsigned n = 0; n < NumElts; ++n) {
5476     int MaskElt = SVN->getMaskElt(n);
5477     int NewElt = -1;
5478     if (MaskElt < (int)HalfElts)
5479       NewElt = MaskElt;
5480     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
5481       NewElt = HalfElts + MaskElt - NumElts;
5482     NewMask.push_back(NewElt);
5483   }
5484   return DAG.getVectorShuffle(VT, N->getDebugLoc(), NewConcat,
5485                               DAG.getUNDEF(VT), NewMask.data());
5486 }
5487
5488 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP and
5489 /// NEON load/store intrinsics to merge base address updates.
5490 static SDValue CombineBaseUpdate(SDNode *N,
5491                                  TargetLowering::DAGCombinerInfo &DCI) {
5492   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
5493     return SDValue();
5494
5495   SelectionDAG &DAG = DCI.DAG;
5496   bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
5497                       N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
5498   unsigned AddrOpIdx = (isIntrinsic ? 2 : 1);
5499   SDValue Addr = N->getOperand(AddrOpIdx);
5500
5501   // Search for a use of the address operand that is an increment.
5502   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
5503          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
5504     SDNode *User = *UI;
5505     if (User->getOpcode() != ISD::ADD ||
5506         UI.getUse().getResNo() != Addr.getResNo())
5507       continue;
5508
5509     // Check that the add is independent of the load/store.  Otherwise, folding
5510     // it would create a cycle.
5511     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
5512       continue;
5513
5514     // Find the new opcode for the updating load/store.
5515     bool isLoad = true;
5516     bool isLaneOp = false;
5517     unsigned NewOpc = 0;
5518     unsigned NumVecs = 0;
5519     if (isIntrinsic) {
5520       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
5521       switch (IntNo) {
5522       default: assert(0 && "unexpected intrinsic for Neon base update");
5523       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
5524         NumVecs = 1; break;
5525       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
5526         NumVecs = 2; break;
5527       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
5528         NumVecs = 3; break;
5529       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
5530         NumVecs = 4; break;
5531       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
5532         NumVecs = 2; isLaneOp = true; break;
5533       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
5534         NumVecs = 3; isLaneOp = true; break;
5535       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
5536         NumVecs = 4; isLaneOp = true; break;
5537       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
5538         NumVecs = 1; isLoad = false; break;
5539       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
5540         NumVecs = 2; isLoad = false; break;
5541       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
5542         NumVecs = 3; isLoad = false; break;
5543       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
5544         NumVecs = 4; isLoad = false; break;
5545       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
5546         NumVecs = 2; isLoad = false; isLaneOp = true; break;
5547       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
5548         NumVecs = 3; isLoad = false; isLaneOp = true; break;
5549       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
5550         NumVecs = 4; isLoad = false; isLaneOp = true; break;
5551       }
5552     } else {
5553       isLaneOp = true;
5554       switch (N->getOpcode()) {
5555       default: assert(0 && "unexpected opcode for Neon base update");
5556       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
5557       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
5558       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
5559       }
5560     }
5561
5562     // Find the size of memory referenced by the load/store.
5563     EVT VecTy;
5564     if (isLoad)
5565       VecTy = N->getValueType(0);
5566     else
5567       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
5568     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
5569     if (isLaneOp)
5570       NumBytes /= VecTy.getVectorNumElements();
5571
5572     // If the increment is a constant, it must match the memory ref size.
5573     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
5574     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
5575       uint64_t IncVal = CInc->getZExtValue();
5576       if (IncVal != NumBytes)
5577         continue;
5578     } else if (NumBytes >= 3 * 16) {
5579       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
5580       // separate instructions that make it harder to use a non-constant update.
5581       continue;
5582     }
5583
5584     // Create the new updating load/store node.
5585     EVT Tys[6];
5586     unsigned NumResultVecs = (isLoad ? NumVecs : 0);
5587     unsigned n;
5588     for (n = 0; n < NumResultVecs; ++n)
5589       Tys[n] = VecTy;
5590     Tys[n++] = MVT::i32;
5591     Tys[n] = MVT::Other;
5592     SDVTList SDTys = DAG.getVTList(Tys, NumResultVecs+2);
5593     SmallVector<SDValue, 8> Ops;
5594     Ops.push_back(N->getOperand(0)); // incoming chain
5595     Ops.push_back(N->getOperand(AddrOpIdx));
5596     Ops.push_back(Inc);
5597     for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands(); ++i) {
5598       Ops.push_back(N->getOperand(i));
5599     }
5600     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
5601     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, N->getDebugLoc(), SDTys,
5602                                            Ops.data(), Ops.size(),
5603                                            MemInt->getMemoryVT(),
5604                                            MemInt->getMemOperand());
5605
5606     // Update the uses.
5607     std::vector<SDValue> NewResults;
5608     for (unsigned i = 0; i < NumResultVecs; ++i) {
5609       NewResults.push_back(SDValue(UpdN.getNode(), i));
5610     }
5611     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
5612     DCI.CombineTo(N, NewResults);
5613     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
5614
5615     break;
5616   }
5617   return SDValue();
5618 }
5619
5620 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
5621 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
5622 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
5623 /// return true.
5624 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
5625   SelectionDAG &DAG = DCI.DAG;
5626   EVT VT = N->getValueType(0);
5627   // vldN-dup instructions only support 64-bit vectors for N > 1.
5628   if (!VT.is64BitVector())
5629     return false;
5630
5631   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
5632   SDNode *VLD = N->getOperand(0).getNode();
5633   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
5634     return false;
5635   unsigned NumVecs = 0;
5636   unsigned NewOpc = 0;
5637   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
5638   if (IntNo == Intrinsic::arm_neon_vld2lane) {
5639     NumVecs = 2;
5640     NewOpc = ARMISD::VLD2DUP;
5641   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
5642     NumVecs = 3;
5643     NewOpc = ARMISD::VLD3DUP;
5644   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
5645     NumVecs = 4;
5646     NewOpc = ARMISD::VLD4DUP;
5647   } else {
5648     return false;
5649   }
5650
5651   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
5652   // numbers match the load.
5653   unsigned VLDLaneNo =
5654     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
5655   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
5656        UI != UE; ++UI) {
5657     // Ignore uses of the chain result.
5658     if (UI.getUse().getResNo() == NumVecs)
5659       continue;
5660     SDNode *User = *UI;
5661     if (User->getOpcode() != ARMISD::VDUPLANE ||
5662         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
5663       return false;
5664   }
5665
5666   // Create the vldN-dup node.
5667   EVT Tys[5];
5668   unsigned n;
5669   for (n = 0; n < NumVecs; ++n)
5670     Tys[n] = VT;
5671   Tys[n] = MVT::Other;
5672   SDVTList SDTys = DAG.getVTList(Tys, NumVecs+1);
5673   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
5674   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
5675   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, VLD->getDebugLoc(), SDTys,
5676                                            Ops, 2, VLDMemInt->getMemoryVT(),
5677                                            VLDMemInt->getMemOperand());
5678
5679   // Update the uses.
5680   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
5681        UI != UE; ++UI) {
5682     unsigned ResNo = UI.getUse().getResNo();
5683     // Ignore uses of the chain result.
5684     if (ResNo == NumVecs)
5685       continue;
5686     SDNode *User = *UI;
5687     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
5688   }
5689
5690   // Now the vldN-lane intrinsic is dead except for its chain result.
5691   // Update uses of the chain.
5692   std::vector<SDValue> VLDDupResults;
5693   for (unsigned n = 0; n < NumVecs; ++n)
5694     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
5695   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
5696   DCI.CombineTo(VLD, VLDDupResults);
5697
5698   return true;
5699 }
5700
5701 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
5702 /// ARMISD::VDUPLANE.
5703 static SDValue PerformVDUPLANECombine(SDNode *N,
5704                                       TargetLowering::DAGCombinerInfo &DCI) {
5705   SDValue Op = N->getOperand(0);
5706
5707   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
5708   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
5709   if (CombineVLDDUP(N, DCI))
5710     return SDValue(N, 0);
5711
5712   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
5713   // redundant.  Ignore bit_converts for now; element sizes are checked below.
5714   while (Op.getOpcode() == ISD::BITCAST)
5715     Op = Op.getOperand(0);
5716   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
5717     return SDValue();
5718
5719   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
5720   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
5721   // The canonical VMOV for a zero vector uses a 32-bit element size.
5722   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5723   unsigned EltBits;
5724   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
5725     EltSize = 8;
5726   EVT VT = N->getValueType(0);
5727   if (EltSize > VT.getVectorElementType().getSizeInBits())
5728     return SDValue();
5729
5730   return DCI.DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
5731 }
5732
5733 /// getVShiftImm - Check if this is a valid build_vector for the immediate
5734 /// operand of a vector shift operation, where all the elements of the
5735 /// build_vector must have the same constant integer value.
5736 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
5737   // Ignore bit_converts.
5738   while (Op.getOpcode() == ISD::BITCAST)
5739     Op = Op.getOperand(0);
5740   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
5741   APInt SplatBits, SplatUndef;
5742   unsigned SplatBitSize;
5743   bool HasAnyUndefs;
5744   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
5745                                       HasAnyUndefs, ElementBits) ||
5746       SplatBitSize > ElementBits)
5747     return false;
5748   Cnt = SplatBits.getSExtValue();
5749   return true;
5750 }
5751
5752 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
5753 /// operand of a vector shift left operation.  That value must be in the range:
5754 ///   0 <= Value < ElementBits for a left shift; or
5755 ///   0 <= Value <= ElementBits for a long left shift.
5756 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
5757   assert(VT.isVector() && "vector shift count is not a vector type");
5758   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5759   if (! getVShiftImm(Op, ElementBits, Cnt))
5760     return false;
5761   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
5762 }
5763
5764 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
5765 /// operand of a vector shift right operation.  For a shift opcode, the value
5766 /// is positive, but for an intrinsic the value count must be negative. The
5767 /// absolute value must be in the range:
5768 ///   1 <= |Value| <= ElementBits for a right shift; or
5769 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
5770 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
5771                          int64_t &Cnt) {
5772   assert(VT.isVector() && "vector shift count is not a vector type");
5773   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5774   if (! getVShiftImm(Op, ElementBits, Cnt))
5775     return false;
5776   if (isIntrinsic)
5777     Cnt = -Cnt;
5778   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
5779 }
5780
5781 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
5782 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
5783   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5784   switch (IntNo) {
5785   default:
5786     // Don't do anything for most intrinsics.
5787     break;
5788
5789   // Vector shifts: check for immediate versions and lower them.
5790   // Note: This is done during DAG combining instead of DAG legalizing because
5791   // the build_vectors for 64-bit vector element shift counts are generally
5792   // not legal, and it is hard to see their values after they get legalized to
5793   // loads from a constant pool.
5794   case Intrinsic::arm_neon_vshifts:
5795   case Intrinsic::arm_neon_vshiftu:
5796   case Intrinsic::arm_neon_vshiftls:
5797   case Intrinsic::arm_neon_vshiftlu:
5798   case Intrinsic::arm_neon_vshiftn:
5799   case Intrinsic::arm_neon_vrshifts:
5800   case Intrinsic::arm_neon_vrshiftu:
5801   case Intrinsic::arm_neon_vrshiftn:
5802   case Intrinsic::arm_neon_vqshifts:
5803   case Intrinsic::arm_neon_vqshiftu:
5804   case Intrinsic::arm_neon_vqshiftsu:
5805   case Intrinsic::arm_neon_vqshiftns:
5806   case Intrinsic::arm_neon_vqshiftnu:
5807   case Intrinsic::arm_neon_vqshiftnsu:
5808   case Intrinsic::arm_neon_vqrshiftns:
5809   case Intrinsic::arm_neon_vqrshiftnu:
5810   case Intrinsic::arm_neon_vqrshiftnsu: {
5811     EVT VT = N->getOperand(1).getValueType();
5812     int64_t Cnt;
5813     unsigned VShiftOpc = 0;
5814
5815     switch (IntNo) {
5816     case Intrinsic::arm_neon_vshifts:
5817     case Intrinsic::arm_neon_vshiftu:
5818       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
5819         VShiftOpc = ARMISD::VSHL;
5820         break;
5821       }
5822       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
5823         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
5824                      ARMISD::VSHRs : ARMISD::VSHRu);
5825         break;
5826       }
5827       return SDValue();
5828
5829     case Intrinsic::arm_neon_vshiftls:
5830     case Intrinsic::arm_neon_vshiftlu:
5831       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
5832         break;
5833       llvm_unreachable("invalid shift count for vshll intrinsic");
5834
5835     case Intrinsic::arm_neon_vrshifts:
5836     case Intrinsic::arm_neon_vrshiftu:
5837       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
5838         break;
5839       return SDValue();
5840
5841     case Intrinsic::arm_neon_vqshifts:
5842     case Intrinsic::arm_neon_vqshiftu:
5843       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
5844         break;
5845       return SDValue();
5846
5847     case Intrinsic::arm_neon_vqshiftsu:
5848       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
5849         break;
5850       llvm_unreachable("invalid shift count for vqshlu intrinsic");
5851
5852     case Intrinsic::arm_neon_vshiftn:
5853     case Intrinsic::arm_neon_vrshiftn:
5854     case Intrinsic::arm_neon_vqshiftns:
5855     case Intrinsic::arm_neon_vqshiftnu:
5856     case Intrinsic::arm_neon_vqshiftnsu:
5857     case Intrinsic::arm_neon_vqrshiftns:
5858     case Intrinsic::arm_neon_vqrshiftnu:
5859     case Intrinsic::arm_neon_vqrshiftnsu:
5860       // Narrowing shifts require an immediate right shift.
5861       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
5862         break;
5863       llvm_unreachable("invalid shift count for narrowing vector shift "
5864                        "intrinsic");
5865
5866     default:
5867       llvm_unreachable("unhandled vector shift");
5868     }
5869
5870     switch (IntNo) {
5871     case Intrinsic::arm_neon_vshifts:
5872     case Intrinsic::arm_neon_vshiftu:
5873       // Opcode already set above.
5874       break;
5875     case Intrinsic::arm_neon_vshiftls:
5876     case Intrinsic::arm_neon_vshiftlu:
5877       if (Cnt == VT.getVectorElementType().getSizeInBits())
5878         VShiftOpc = ARMISD::VSHLLi;
5879       else
5880         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
5881                      ARMISD::VSHLLs : ARMISD::VSHLLu);
5882       break;
5883     case Intrinsic::arm_neon_vshiftn:
5884       VShiftOpc = ARMISD::VSHRN; break;
5885     case Intrinsic::arm_neon_vrshifts:
5886       VShiftOpc = ARMISD::VRSHRs; break;
5887     case Intrinsic::arm_neon_vrshiftu:
5888       VShiftOpc = ARMISD::VRSHRu; break;
5889     case Intrinsic::arm_neon_vrshiftn:
5890       VShiftOpc = ARMISD::VRSHRN; break;
5891     case Intrinsic::arm_neon_vqshifts:
5892       VShiftOpc = ARMISD::VQSHLs; break;
5893     case Intrinsic::arm_neon_vqshiftu:
5894       VShiftOpc = ARMISD::VQSHLu; break;
5895     case Intrinsic::arm_neon_vqshiftsu:
5896       VShiftOpc = ARMISD::VQSHLsu; break;
5897     case Intrinsic::arm_neon_vqshiftns:
5898       VShiftOpc = ARMISD::VQSHRNs; break;
5899     case Intrinsic::arm_neon_vqshiftnu:
5900       VShiftOpc = ARMISD::VQSHRNu; break;
5901     case Intrinsic::arm_neon_vqshiftnsu:
5902       VShiftOpc = ARMISD::VQSHRNsu; break;
5903     case Intrinsic::arm_neon_vqrshiftns:
5904       VShiftOpc = ARMISD::VQRSHRNs; break;
5905     case Intrinsic::arm_neon_vqrshiftnu:
5906       VShiftOpc = ARMISD::VQRSHRNu; break;
5907     case Intrinsic::arm_neon_vqrshiftnsu:
5908       VShiftOpc = ARMISD::VQRSHRNsu; break;
5909     }
5910
5911     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
5912                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
5913   }
5914
5915   case Intrinsic::arm_neon_vshiftins: {
5916     EVT VT = N->getOperand(1).getValueType();
5917     int64_t Cnt;
5918     unsigned VShiftOpc = 0;
5919
5920     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
5921       VShiftOpc = ARMISD::VSLI;
5922     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
5923       VShiftOpc = ARMISD::VSRI;
5924     else {
5925       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
5926     }
5927
5928     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
5929                        N->getOperand(1), N->getOperand(2),
5930                        DAG.getConstant(Cnt, MVT::i32));
5931   }
5932
5933   case Intrinsic::arm_neon_vqrshifts:
5934   case Intrinsic::arm_neon_vqrshiftu:
5935     // No immediate versions of these to check for.
5936     break;
5937   }
5938
5939   return SDValue();
5940 }
5941
5942 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
5943 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
5944 /// combining instead of DAG legalizing because the build_vectors for 64-bit
5945 /// vector element shift counts are generally not legal, and it is hard to see
5946 /// their values after they get legalized to loads from a constant pool.
5947 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
5948                                    const ARMSubtarget *ST) {
5949   EVT VT = N->getValueType(0);
5950
5951   // Nothing to be done for scalar shifts.
5952   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5953   if (!VT.isVector() || !TLI.isTypeLegal(VT))
5954     return SDValue();
5955
5956   assert(ST->hasNEON() && "unexpected vector shift");
5957   int64_t Cnt;
5958
5959   switch (N->getOpcode()) {
5960   default: llvm_unreachable("unexpected shift opcode");
5961
5962   case ISD::SHL:
5963     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
5964       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
5965                          DAG.getConstant(Cnt, MVT::i32));
5966     break;
5967
5968   case ISD::SRA:
5969   case ISD::SRL:
5970     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
5971       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
5972                             ARMISD::VSHRs : ARMISD::VSHRu);
5973       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
5974                          DAG.getConstant(Cnt, MVT::i32));
5975     }
5976   }
5977   return SDValue();
5978 }
5979
5980 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
5981 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
5982 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
5983                                     const ARMSubtarget *ST) {
5984   SDValue N0 = N->getOperand(0);
5985
5986   // Check for sign- and zero-extensions of vector extract operations of 8-
5987   // and 16-bit vector elements.  NEON supports these directly.  They are
5988   // handled during DAG combining because type legalization will promote them
5989   // to 32-bit types and it is messy to recognize the operations after that.
5990   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
5991     SDValue Vec = N0.getOperand(0);
5992     SDValue Lane = N0.getOperand(1);
5993     EVT VT = N->getValueType(0);
5994     EVT EltVT = N0.getValueType();
5995     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5996
5997     if (VT == MVT::i32 &&
5998         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
5999         TLI.isTypeLegal(Vec.getValueType()) &&
6000         isa<ConstantSDNode>(Lane)) {
6001
6002       unsigned Opc = 0;
6003       switch (N->getOpcode()) {
6004       default: llvm_unreachable("unexpected opcode");
6005       case ISD::SIGN_EXTEND:
6006         Opc = ARMISD::VGETLANEs;
6007         break;
6008       case ISD::ZERO_EXTEND:
6009       case ISD::ANY_EXTEND:
6010         Opc = ARMISD::VGETLANEu;
6011         break;
6012       }
6013       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
6014     }
6015   }
6016
6017   return SDValue();
6018 }
6019
6020 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
6021 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
6022 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
6023                                        const ARMSubtarget *ST) {
6024   // If the target supports NEON, try to use vmax/vmin instructions for f32
6025   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
6026   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
6027   // a NaN; only do the transformation when it matches that behavior.
6028
6029   // For now only do this when using NEON for FP operations; if using VFP, it
6030   // is not obvious that the benefit outweighs the cost of switching to the
6031   // NEON pipeline.
6032   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
6033       N->getValueType(0) != MVT::f32)
6034     return SDValue();
6035
6036   SDValue CondLHS = N->getOperand(0);
6037   SDValue CondRHS = N->getOperand(1);
6038   SDValue LHS = N->getOperand(2);
6039   SDValue RHS = N->getOperand(3);
6040   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
6041
6042   unsigned Opcode = 0;
6043   bool IsReversed;
6044   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
6045     IsReversed = false; // x CC y ? x : y
6046   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
6047     IsReversed = true ; // x CC y ? y : x
6048   } else {
6049     return SDValue();
6050   }
6051
6052   bool IsUnordered;
6053   switch (CC) {
6054   default: break;
6055   case ISD::SETOLT:
6056   case ISD::SETOLE:
6057   case ISD::SETLT:
6058   case ISD::SETLE:
6059   case ISD::SETULT:
6060   case ISD::SETULE:
6061     // If LHS is NaN, an ordered comparison will be false and the result will
6062     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
6063     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
6064     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
6065     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
6066       break;
6067     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
6068     // will return -0, so vmin can only be used for unsafe math or if one of
6069     // the operands is known to be nonzero.
6070     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
6071         !UnsafeFPMath &&
6072         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
6073       break;
6074     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
6075     break;
6076
6077   case ISD::SETOGT:
6078   case ISD::SETOGE:
6079   case ISD::SETGT:
6080   case ISD::SETGE:
6081   case ISD::SETUGT:
6082   case ISD::SETUGE:
6083     // If LHS is NaN, an ordered comparison will be false and the result will
6084     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
6085     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
6086     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
6087     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
6088       break;
6089     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
6090     // will return +0, so vmax can only be used for unsafe math or if one of
6091     // the operands is known to be nonzero.
6092     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
6093         !UnsafeFPMath &&
6094         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
6095       break;
6096     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
6097     break;
6098   }
6099
6100   if (!Opcode)
6101     return SDValue();
6102   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
6103 }
6104
6105 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
6106                                              DAGCombinerInfo &DCI) const {
6107   switch (N->getOpcode()) {
6108   default: break;
6109   case ISD::ADD:        return PerformADDCombine(N, DCI);
6110   case ISD::SUB:        return PerformSUBCombine(N, DCI);
6111   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
6112   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
6113   case ISD::AND:        return PerformANDCombine(N, DCI);
6114   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
6115   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
6116   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
6117   case ISD::STORE:      return PerformSTORECombine(N, DCI);
6118   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI);
6119   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
6120   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
6121   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
6122   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
6123   case ISD::SHL:
6124   case ISD::SRA:
6125   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
6126   case ISD::SIGN_EXTEND:
6127   case ISD::ZERO_EXTEND:
6128   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
6129   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
6130   case ARMISD::VLD2DUP:
6131   case ARMISD::VLD3DUP:
6132   case ARMISD::VLD4DUP:
6133     return CombineBaseUpdate(N, DCI);
6134   case ISD::INTRINSIC_VOID:
6135   case ISD::INTRINSIC_W_CHAIN:
6136     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
6137     case Intrinsic::arm_neon_vld1:
6138     case Intrinsic::arm_neon_vld2:
6139     case Intrinsic::arm_neon_vld3:
6140     case Intrinsic::arm_neon_vld4:
6141     case Intrinsic::arm_neon_vld2lane:
6142     case Intrinsic::arm_neon_vld3lane:
6143     case Intrinsic::arm_neon_vld4lane:
6144     case Intrinsic::arm_neon_vst1:
6145     case Intrinsic::arm_neon_vst2:
6146     case Intrinsic::arm_neon_vst3:
6147     case Intrinsic::arm_neon_vst4:
6148     case Intrinsic::arm_neon_vst2lane:
6149     case Intrinsic::arm_neon_vst3lane:
6150     case Intrinsic::arm_neon_vst4lane:
6151       return CombineBaseUpdate(N, DCI);
6152     default: break;
6153     }
6154     break;
6155   }
6156   return SDValue();
6157 }
6158
6159 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
6160                                                           EVT VT) const {
6161   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
6162 }
6163
6164 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
6165   if (!Subtarget->allowsUnalignedMem())
6166     return false;
6167
6168   switch (VT.getSimpleVT().SimpleTy) {
6169   default:
6170     return false;
6171   case MVT::i8:
6172   case MVT::i16:
6173   case MVT::i32:
6174     return true;
6175   // FIXME: VLD1 etc with standard alignment is legal.
6176   }
6177 }
6178
6179 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
6180   if (V < 0)
6181     return false;
6182
6183   unsigned Scale = 1;
6184   switch (VT.getSimpleVT().SimpleTy) {
6185   default: return false;
6186   case MVT::i1:
6187   case MVT::i8:
6188     // Scale == 1;
6189     break;
6190   case MVT::i16:
6191     // Scale == 2;
6192     Scale = 2;
6193     break;
6194   case MVT::i32:
6195     // Scale == 4;
6196     Scale = 4;
6197     break;
6198   }
6199
6200   if ((V & (Scale - 1)) != 0)
6201     return false;
6202   V /= Scale;
6203   return V == (V & ((1LL << 5) - 1));
6204 }
6205
6206 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
6207                                       const ARMSubtarget *Subtarget) {
6208   bool isNeg = false;
6209   if (V < 0) {
6210     isNeg = true;
6211     V = - V;
6212   }
6213
6214   switch (VT.getSimpleVT().SimpleTy) {
6215   default: return false;
6216   case MVT::i1:
6217   case MVT::i8:
6218   case MVT::i16:
6219   case MVT::i32:
6220     // + imm12 or - imm8
6221     if (isNeg)
6222       return V == (V & ((1LL << 8) - 1));
6223     return V == (V & ((1LL << 12) - 1));
6224   case MVT::f32:
6225   case MVT::f64:
6226     // Same as ARM mode. FIXME: NEON?
6227     if (!Subtarget->hasVFP2())
6228       return false;
6229     if ((V & 3) != 0)
6230       return false;
6231     V >>= 2;
6232     return V == (V & ((1LL << 8) - 1));
6233   }
6234 }
6235
6236 /// isLegalAddressImmediate - Return true if the integer value can be used
6237 /// as the offset of the target addressing mode for load / store of the
6238 /// given type.
6239 static bool isLegalAddressImmediate(int64_t V, EVT VT,
6240                                     const ARMSubtarget *Subtarget) {
6241   if (V == 0)
6242     return true;
6243
6244   if (!VT.isSimple())
6245     return false;
6246
6247   if (Subtarget->isThumb1Only())
6248     return isLegalT1AddressImmediate(V, VT);
6249   else if (Subtarget->isThumb2())
6250     return isLegalT2AddressImmediate(V, VT, Subtarget);
6251
6252   // ARM mode.
6253   if (V < 0)
6254     V = - V;
6255   switch (VT.getSimpleVT().SimpleTy) {
6256   default: return false;
6257   case MVT::i1:
6258   case MVT::i8:
6259   case MVT::i32:
6260     // +- imm12
6261     return V == (V & ((1LL << 12) - 1));
6262   case MVT::i16:
6263     // +- imm8
6264     return V == (V & ((1LL << 8) - 1));
6265   case MVT::f32:
6266   case MVT::f64:
6267     if (!Subtarget->hasVFP2()) // FIXME: NEON?
6268       return false;
6269     if ((V & 3) != 0)
6270       return false;
6271     V >>= 2;
6272     return V == (V & ((1LL << 8) - 1));
6273   }
6274 }
6275
6276 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
6277                                                       EVT VT) const {
6278   int Scale = AM.Scale;
6279   if (Scale < 0)
6280     return false;
6281
6282   switch (VT.getSimpleVT().SimpleTy) {
6283   default: return false;
6284   case MVT::i1:
6285   case MVT::i8:
6286   case MVT::i16:
6287   case MVT::i32:
6288     if (Scale == 1)
6289       return true;
6290     // r + r << imm
6291     Scale = Scale & ~1;
6292     return Scale == 2 || Scale == 4 || Scale == 8;
6293   case MVT::i64:
6294     // r + r
6295     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
6296       return true;
6297     return false;
6298   case MVT::isVoid:
6299     // Note, we allow "void" uses (basically, uses that aren't loads or
6300     // stores), because arm allows folding a scale into many arithmetic
6301     // operations.  This should be made more precise and revisited later.
6302
6303     // Allow r << imm, but the imm has to be a multiple of two.
6304     if (Scale & 1) return false;
6305     return isPowerOf2_32(Scale);
6306   }
6307 }
6308
6309 /// isLegalAddressingMode - Return true if the addressing mode represented
6310 /// by AM is legal for this target, for a load/store of the specified type.
6311 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
6312                                               const Type *Ty) const {
6313   EVT VT = getValueType(Ty, true);
6314   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
6315     return false;
6316
6317   // Can never fold addr of global into load/store.
6318   if (AM.BaseGV)
6319     return false;
6320
6321   switch (AM.Scale) {
6322   case 0:  // no scale reg, must be "r+i" or "r", or "i".
6323     break;
6324   case 1:
6325     if (Subtarget->isThumb1Only())
6326       return false;
6327     // FALL THROUGH.
6328   default:
6329     // ARM doesn't support any R+R*scale+imm addr modes.
6330     if (AM.BaseOffs)
6331       return false;
6332
6333     if (!VT.isSimple())
6334       return false;
6335
6336     if (Subtarget->isThumb2())
6337       return isLegalT2ScaledAddressingMode(AM, VT);
6338
6339     int Scale = AM.Scale;
6340     switch (VT.getSimpleVT().SimpleTy) {
6341     default: return false;
6342     case MVT::i1:
6343     case MVT::i8:
6344     case MVT::i32:
6345       if (Scale < 0) Scale = -Scale;
6346       if (Scale == 1)
6347         return true;
6348       // r + r << imm
6349       return isPowerOf2_32(Scale & ~1);
6350     case MVT::i16:
6351     case MVT::i64:
6352       // r + r
6353       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
6354         return true;
6355       return false;
6356
6357     case MVT::isVoid:
6358       // Note, we allow "void" uses (basically, uses that aren't loads or
6359       // stores), because arm allows folding a scale into many arithmetic
6360       // operations.  This should be made more precise and revisited later.
6361
6362       // Allow r << imm, but the imm has to be a multiple of two.
6363       if (Scale & 1) return false;
6364       return isPowerOf2_32(Scale);
6365     }
6366     break;
6367   }
6368   return true;
6369 }
6370
6371 /// isLegalICmpImmediate - Return true if the specified immediate is legal
6372 /// icmp immediate, that is the target has icmp instructions which can compare
6373 /// a register against the immediate without having to materialize the
6374 /// immediate into a register.
6375 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
6376   if (!Subtarget->isThumb())
6377     return ARM_AM::getSOImmVal(Imm) != -1;
6378   if (Subtarget->isThumb2())
6379     return ARM_AM::getT2SOImmVal(Imm) != -1;
6380   return Imm >= 0 && Imm <= 255;
6381 }
6382
6383 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
6384                                       bool isSEXTLoad, SDValue &Base,
6385                                       SDValue &Offset, bool &isInc,
6386                                       SelectionDAG &DAG) {
6387   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
6388     return false;
6389
6390   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
6391     // AddressingMode 3
6392     Base = Ptr->getOperand(0);
6393     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
6394       int RHSC = (int)RHS->getZExtValue();
6395       if (RHSC < 0 && RHSC > -256) {
6396         assert(Ptr->getOpcode() == ISD::ADD);
6397         isInc = false;
6398         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
6399         return true;
6400       }
6401     }
6402     isInc = (Ptr->getOpcode() == ISD::ADD);
6403     Offset = Ptr->getOperand(1);
6404     return true;
6405   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
6406     // AddressingMode 2
6407     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
6408       int RHSC = (int)RHS->getZExtValue();
6409       if (RHSC < 0 && RHSC > -0x1000) {
6410         assert(Ptr->getOpcode() == ISD::ADD);
6411         isInc = false;
6412         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
6413         Base = Ptr->getOperand(0);
6414         return true;
6415       }
6416     }
6417
6418     if (Ptr->getOpcode() == ISD::ADD) {
6419       isInc = true;
6420       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
6421       if (ShOpcVal != ARM_AM::no_shift) {
6422         Base = Ptr->getOperand(1);
6423         Offset = Ptr->getOperand(0);
6424       } else {
6425         Base = Ptr->getOperand(0);
6426         Offset = Ptr->getOperand(1);
6427       }
6428       return true;
6429     }
6430
6431     isInc = (Ptr->getOpcode() == ISD::ADD);
6432     Base = Ptr->getOperand(0);
6433     Offset = Ptr->getOperand(1);
6434     return true;
6435   }
6436
6437   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
6438   return false;
6439 }
6440
6441 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
6442                                      bool isSEXTLoad, SDValue &Base,
6443                                      SDValue &Offset, bool &isInc,
6444                                      SelectionDAG &DAG) {
6445   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
6446     return false;
6447
6448   Base = Ptr->getOperand(0);
6449   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
6450     int RHSC = (int)RHS->getZExtValue();
6451     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
6452       assert(Ptr->getOpcode() == ISD::ADD);
6453       isInc = false;
6454       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
6455       return true;
6456     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
6457       isInc = Ptr->getOpcode() == ISD::ADD;
6458       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
6459       return true;
6460     }
6461   }
6462
6463   return false;
6464 }
6465
6466 /// getPreIndexedAddressParts - returns true by value, base pointer and
6467 /// offset pointer and addressing mode by reference if the node's address
6468 /// can be legally represented as pre-indexed load / store address.
6469 bool
6470 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
6471                                              SDValue &Offset,
6472                                              ISD::MemIndexedMode &AM,
6473                                              SelectionDAG &DAG) const {
6474   if (Subtarget->isThumb1Only())
6475     return false;
6476
6477   EVT VT;
6478   SDValue Ptr;
6479   bool isSEXTLoad = false;
6480   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
6481     Ptr = LD->getBasePtr();
6482     VT  = LD->getMemoryVT();
6483     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
6484   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
6485     Ptr = ST->getBasePtr();
6486     VT  = ST->getMemoryVT();
6487   } else
6488     return false;
6489
6490   bool isInc;
6491   bool isLegal = false;
6492   if (Subtarget->isThumb2())
6493     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
6494                                        Offset, isInc, DAG);
6495   else
6496     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
6497                                         Offset, isInc, DAG);
6498   if (!isLegal)
6499     return false;
6500
6501   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
6502   return true;
6503 }
6504
6505 /// getPostIndexedAddressParts - returns true by value, base pointer and
6506 /// offset pointer and addressing mode by reference if this node can be
6507 /// combined with a load / store to form a post-indexed load / store.
6508 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
6509                                                    SDValue &Base,
6510                                                    SDValue &Offset,
6511                                                    ISD::MemIndexedMode &AM,
6512                                                    SelectionDAG &DAG) const {
6513   if (Subtarget->isThumb1Only())
6514     return false;
6515
6516   EVT VT;
6517   SDValue Ptr;
6518   bool isSEXTLoad = false;
6519   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
6520     VT  = LD->getMemoryVT();
6521     Ptr = LD->getBasePtr();
6522     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
6523   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
6524     VT  = ST->getMemoryVT();
6525     Ptr = ST->getBasePtr();
6526   } else
6527     return false;
6528
6529   bool isInc;
6530   bool isLegal = false;
6531   if (Subtarget->isThumb2())
6532     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
6533                                        isInc, DAG);
6534   else
6535     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
6536                                         isInc, DAG);
6537   if (!isLegal)
6538     return false;
6539
6540   if (Ptr != Base) {
6541     // Swap base ptr and offset to catch more post-index load / store when
6542     // it's legal. In Thumb2 mode, offset must be an immediate.
6543     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
6544         !Subtarget->isThumb2())
6545       std::swap(Base, Offset);
6546
6547     // Post-indexed load / store update the base pointer.
6548     if (Ptr != Base)
6549       return false;
6550   }
6551
6552   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
6553   return true;
6554 }
6555
6556 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
6557                                                        const APInt &Mask,
6558                                                        APInt &KnownZero,
6559                                                        APInt &KnownOne,
6560                                                        const SelectionDAG &DAG,
6561                                                        unsigned Depth) const {
6562   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
6563   switch (Op.getOpcode()) {
6564   default: break;
6565   case ARMISD::CMOV: {
6566     // Bits are known zero/one if known on the LHS and RHS.
6567     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
6568     if (KnownZero == 0 && KnownOne == 0) return;
6569
6570     APInt KnownZeroRHS, KnownOneRHS;
6571     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
6572                           KnownZeroRHS, KnownOneRHS, Depth+1);
6573     KnownZero &= KnownZeroRHS;
6574     KnownOne  &= KnownOneRHS;
6575     return;
6576   }
6577   }
6578 }
6579
6580 //===----------------------------------------------------------------------===//
6581 //                           ARM Inline Assembly Support
6582 //===----------------------------------------------------------------------===//
6583
6584 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
6585   // Looking for "rev" which is V6+.
6586   if (!Subtarget->hasV6Ops())
6587     return false;
6588
6589   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
6590   std::string AsmStr = IA->getAsmString();
6591   SmallVector<StringRef, 4> AsmPieces;
6592   SplitString(AsmStr, AsmPieces, ";\n");
6593
6594   switch (AsmPieces.size()) {
6595   default: return false;
6596   case 1:
6597     AsmStr = AsmPieces[0];
6598     AsmPieces.clear();
6599     SplitString(AsmStr, AsmPieces, " \t,");
6600
6601     // rev $0, $1
6602     if (AsmPieces.size() == 3 &&
6603         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
6604         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
6605       const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
6606       if (Ty && Ty->getBitWidth() == 32)
6607         return IntrinsicLowering::LowerToByteSwap(CI);
6608     }
6609     break;
6610   }
6611
6612   return false;
6613 }
6614
6615 /// getConstraintType - Given a constraint letter, return the type of
6616 /// constraint it is for this target.
6617 ARMTargetLowering::ConstraintType
6618 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
6619   if (Constraint.size() == 1) {
6620     switch (Constraint[0]) {
6621     default:  break;
6622     case 'l': return C_RegisterClass;
6623     case 'w': return C_RegisterClass;
6624     }
6625   }
6626   return TargetLowering::getConstraintType(Constraint);
6627 }
6628
6629 /// Examine constraint type and operand type and determine a weight value.
6630 /// This object must already have been set up with the operand type
6631 /// and the current alternative constraint selected.
6632 TargetLowering::ConstraintWeight
6633 ARMTargetLowering::getSingleConstraintMatchWeight(
6634     AsmOperandInfo &info, const char *constraint) const {
6635   ConstraintWeight weight = CW_Invalid;
6636   Value *CallOperandVal = info.CallOperandVal;
6637     // If we don't have a value, we can't do a match,
6638     // but allow it at the lowest weight.
6639   if (CallOperandVal == NULL)
6640     return CW_Default;
6641   const Type *type = CallOperandVal->getType();
6642   // Look at the constraint type.
6643   switch (*constraint) {
6644   default:
6645     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
6646     break;
6647   case 'l':
6648     if (type->isIntegerTy()) {
6649       if (Subtarget->isThumb())
6650         weight = CW_SpecificReg;
6651       else
6652         weight = CW_Register;
6653     }
6654     break;
6655   case 'w':
6656     if (type->isFloatingPointTy())
6657       weight = CW_Register;
6658     break;
6659   }
6660   return weight;
6661 }
6662
6663 std::pair<unsigned, const TargetRegisterClass*>
6664 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
6665                                                 EVT VT) const {
6666   if (Constraint.size() == 1) {
6667     // GCC ARM Constraint Letters
6668     switch (Constraint[0]) {
6669     case 'l':
6670       if (Subtarget->isThumb())
6671         return std::make_pair(0U, ARM::tGPRRegisterClass);
6672       else
6673         return std::make_pair(0U, ARM::GPRRegisterClass);
6674     case 'r':
6675       return std::make_pair(0U, ARM::GPRRegisterClass);
6676     case 'w':
6677       if (VT == MVT::f32)
6678         return std::make_pair(0U, ARM::SPRRegisterClass);
6679       if (VT.getSizeInBits() == 64)
6680         return std::make_pair(0U, ARM::DPRRegisterClass);
6681       if (VT.getSizeInBits() == 128)
6682         return std::make_pair(0U, ARM::QPRRegisterClass);
6683       break;
6684     }
6685   }
6686   if (StringRef("{cc}").equals_lower(Constraint))
6687     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
6688
6689   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
6690 }
6691
6692 std::vector<unsigned> ARMTargetLowering::
6693 getRegClassForInlineAsmConstraint(const std::string &Constraint,
6694                                   EVT VT) const {
6695   if (Constraint.size() != 1)
6696     return std::vector<unsigned>();
6697
6698   switch (Constraint[0]) {      // GCC ARM Constraint Letters
6699   default: break;
6700   case 'l':
6701     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
6702                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
6703                                  0);
6704   case 'r':
6705     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
6706                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
6707                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
6708                                  ARM::R12, ARM::LR, 0);
6709   case 'w':
6710     if (VT == MVT::f32)
6711       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
6712                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
6713                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
6714                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
6715                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
6716                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
6717                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
6718                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
6719     if (VT.getSizeInBits() == 64)
6720       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
6721                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
6722                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
6723                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
6724     if (VT.getSizeInBits() == 128)
6725       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
6726                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
6727       break;
6728   }
6729
6730   return std::vector<unsigned>();
6731 }
6732
6733 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
6734 /// vector.  If it is invalid, don't add anything to Ops.
6735 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
6736                                                      char Constraint,
6737                                                      std::vector<SDValue>&Ops,
6738                                                      SelectionDAG &DAG) const {
6739   SDValue Result(0, 0);
6740
6741   switch (Constraint) {
6742   default: break;
6743   case 'I': case 'J': case 'K': case 'L':
6744   case 'M': case 'N': case 'O':
6745     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
6746     if (!C)
6747       return;
6748
6749     int64_t CVal64 = C->getSExtValue();
6750     int CVal = (int) CVal64;
6751     // None of these constraints allow values larger than 32 bits.  Check
6752     // that the value fits in an int.
6753     if (CVal != CVal64)
6754       return;
6755
6756     switch (Constraint) {
6757       case 'I':
6758         if (Subtarget->isThumb1Only()) {
6759           // This must be a constant between 0 and 255, for ADD
6760           // immediates.
6761           if (CVal >= 0 && CVal <= 255)
6762             break;
6763         } else if (Subtarget->isThumb2()) {
6764           // A constant that can be used as an immediate value in a
6765           // data-processing instruction.
6766           if (ARM_AM::getT2SOImmVal(CVal) != -1)
6767             break;
6768         } else {
6769           // A constant that can be used as an immediate value in a
6770           // data-processing instruction.
6771           if (ARM_AM::getSOImmVal(CVal) != -1)
6772             break;
6773         }
6774         return;
6775
6776       case 'J':
6777         if (Subtarget->isThumb()) {  // FIXME thumb2
6778           // This must be a constant between -255 and -1, for negated ADD
6779           // immediates. This can be used in GCC with an "n" modifier that
6780           // prints the negated value, for use with SUB instructions. It is
6781           // not useful otherwise but is implemented for compatibility.
6782           if (CVal >= -255 && CVal <= -1)
6783             break;
6784         } else {
6785           // This must be a constant between -4095 and 4095. It is not clear
6786           // what this constraint is intended for. Implemented for
6787           // compatibility with GCC.
6788           if (CVal >= -4095 && CVal <= 4095)
6789             break;
6790         }
6791         return;
6792
6793       case 'K':
6794         if (Subtarget->isThumb1Only()) {
6795           // A 32-bit value where only one byte has a nonzero value. Exclude
6796           // zero to match GCC. This constraint is used by GCC internally for
6797           // constants that can be loaded with a move/shift combination.
6798           // It is not useful otherwise but is implemented for compatibility.
6799           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
6800             break;
6801         } else if (Subtarget->isThumb2()) {
6802           // A constant whose bitwise inverse can be used as an immediate
6803           // value in a data-processing instruction. This can be used in GCC
6804           // with a "B" modifier that prints the inverted value, for use with
6805           // BIC and MVN instructions. It is not useful otherwise but is
6806           // implemented for compatibility.
6807           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
6808             break;
6809         } else {
6810           // A constant whose bitwise inverse can be used as an immediate
6811           // value in a data-processing instruction. This can be used in GCC
6812           // with a "B" modifier that prints the inverted value, for use with
6813           // BIC and MVN instructions. It is not useful otherwise but is
6814           // implemented for compatibility.
6815           if (ARM_AM::getSOImmVal(~CVal) != -1)
6816             break;
6817         }
6818         return;
6819
6820       case 'L':
6821         if (Subtarget->isThumb1Only()) {
6822           // This must be a constant between -7 and 7,
6823           // for 3-operand ADD/SUB immediate instructions.
6824           if (CVal >= -7 && CVal < 7)
6825             break;
6826         } else if (Subtarget->isThumb2()) {
6827           // A constant whose negation can be used as an immediate value in a
6828           // data-processing instruction. This can be used in GCC with an "n"
6829           // modifier that prints the negated value, for use with SUB
6830           // instructions. It is not useful otherwise but is implemented for
6831           // compatibility.
6832           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
6833             break;
6834         } else {
6835           // A constant whose negation can be used as an immediate value in a
6836           // data-processing instruction. This can be used in GCC with an "n"
6837           // modifier that prints the negated value, for use with SUB
6838           // instructions. It is not useful otherwise but is implemented for
6839           // compatibility.
6840           if (ARM_AM::getSOImmVal(-CVal) != -1)
6841             break;
6842         }
6843         return;
6844
6845       case 'M':
6846         if (Subtarget->isThumb()) { // FIXME thumb2
6847           // This must be a multiple of 4 between 0 and 1020, for
6848           // ADD sp + immediate.
6849           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
6850             break;
6851         } else {
6852           // A power of two or a constant between 0 and 32.  This is used in
6853           // GCC for the shift amount on shifted register operands, but it is
6854           // useful in general for any shift amounts.
6855           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
6856             break;
6857         }
6858         return;
6859
6860       case 'N':
6861         if (Subtarget->isThumb()) {  // FIXME thumb2
6862           // This must be a constant between 0 and 31, for shift amounts.
6863           if (CVal >= 0 && CVal <= 31)
6864             break;
6865         }
6866         return;
6867
6868       case 'O':
6869         if (Subtarget->isThumb()) {  // FIXME thumb2
6870           // This must be a multiple of 4 between -508 and 508, for
6871           // ADD/SUB sp = sp + immediate.
6872           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
6873             break;
6874         }
6875         return;
6876     }
6877     Result = DAG.getTargetConstant(CVal, Op.getValueType());
6878     break;
6879   }
6880
6881   if (Result.getNode()) {
6882     Ops.push_back(Result);
6883     return;
6884   }
6885   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
6886 }
6887
6888 bool
6889 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
6890   // The ARM target isn't yet aware of offsets.
6891   return false;
6892 }
6893
6894 int ARM::getVFPf32Imm(const APFloat &FPImm) {
6895   APInt Imm = FPImm.bitcastToAPInt();
6896   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
6897   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
6898   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
6899
6900   // We can handle 4 bits of mantissa.
6901   // mantissa = (16+UInt(e:f:g:h))/16.
6902   if (Mantissa & 0x7ffff)
6903     return -1;
6904   Mantissa >>= 19;
6905   if ((Mantissa & 0xf) != Mantissa)
6906     return -1;
6907
6908   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
6909   if (Exp < -3 || Exp > 4)
6910     return -1;
6911   Exp = ((Exp+3) & 0x7) ^ 4;
6912
6913   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
6914 }
6915
6916 int ARM::getVFPf64Imm(const APFloat &FPImm) {
6917   APInt Imm = FPImm.bitcastToAPInt();
6918   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
6919   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
6920   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
6921
6922   // We can handle 4 bits of mantissa.
6923   // mantissa = (16+UInt(e:f:g:h))/16.
6924   if (Mantissa & 0xffffffffffffLL)
6925     return -1;
6926   Mantissa >>= 48;
6927   if ((Mantissa & 0xf) != Mantissa)
6928     return -1;
6929
6930   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
6931   if (Exp < -3 || Exp > 4)
6932     return -1;
6933   Exp = ((Exp+3) & 0x7) ^ 4;
6934
6935   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
6936 }
6937
6938 bool ARM::isBitFieldInvertedMask(unsigned v) {
6939   if (v == 0xffffffff)
6940     return 0;
6941   // there can be 1's on either or both "outsides", all the "inside"
6942   // bits must be 0's
6943   unsigned int lsb = 0, msb = 31;
6944   while (v & (1 << msb)) --msb;
6945   while (v & (1 << lsb)) ++lsb;
6946   for (unsigned int i = lsb; i <= msb; ++i) {
6947     if (v & (1 << i))
6948       return 0;
6949   }
6950   return 1;
6951 }
6952
6953 /// isFPImmLegal - Returns true if the target can instruction select the
6954 /// specified FP immediate natively. If false, the legalizer will
6955 /// materialize the FP immediate as a load from a constant pool.
6956 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
6957   if (!Subtarget->hasVFP3())
6958     return false;
6959   if (VT == MVT::f32)
6960     return ARM::getVFPf32Imm(Imm) != -1;
6961   if (VT == MVT::f64)
6962     return ARM::getVFPf64Imm(Imm) != -1;
6963   return false;
6964 }
6965
6966 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6967 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6968 /// specified in the intrinsic calls.
6969 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6970                                            const CallInst &I,
6971                                            unsigned Intrinsic) const {
6972   switch (Intrinsic) {
6973   case Intrinsic::arm_neon_vld1:
6974   case Intrinsic::arm_neon_vld2:
6975   case Intrinsic::arm_neon_vld3:
6976   case Intrinsic::arm_neon_vld4:
6977   case Intrinsic::arm_neon_vld2lane:
6978   case Intrinsic::arm_neon_vld3lane:
6979   case Intrinsic::arm_neon_vld4lane: {
6980     Info.opc = ISD::INTRINSIC_W_CHAIN;
6981     // Conservatively set memVT to the entire set of vectors loaded.
6982     uint64_t NumElts = getTargetData()->getTypeAllocSize(I.getType()) / 8;
6983     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6984     Info.ptrVal = I.getArgOperand(0);
6985     Info.offset = 0;
6986     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
6987     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
6988     Info.vol = false; // volatile loads with NEON intrinsics not supported
6989     Info.readMem = true;
6990     Info.writeMem = false;
6991     return true;
6992   }
6993   case Intrinsic::arm_neon_vst1:
6994   case Intrinsic::arm_neon_vst2:
6995   case Intrinsic::arm_neon_vst3:
6996   case Intrinsic::arm_neon_vst4:
6997   case Intrinsic::arm_neon_vst2lane:
6998   case Intrinsic::arm_neon_vst3lane:
6999   case Intrinsic::arm_neon_vst4lane: {
7000     Info.opc = ISD::INTRINSIC_VOID;
7001     // Conservatively set memVT to the entire set of vectors stored.
7002     unsigned NumElts = 0;
7003     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
7004       const Type *ArgTy = I.getArgOperand(ArgI)->getType();
7005       if (!ArgTy->isVectorTy())
7006         break;
7007       NumElts += getTargetData()->getTypeAllocSize(ArgTy) / 8;
7008     }
7009     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
7010     Info.ptrVal = I.getArgOperand(0);
7011     Info.offset = 0;
7012     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
7013     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
7014     Info.vol = false; // volatile stores with NEON intrinsics not supported
7015     Info.readMem = false;
7016     Info.writeMem = true;
7017     return true;
7018   }
7019   default:
7020     break;
7021   }
7022
7023   return false;
7024 }