lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(true));
  59
  60 // This option should go away when Machine LICM is smart enough to hoist a
  61 // reg-to-reg VDUP.
  62 static cl::opt<bool>
  63 EnableARMVDUPsplat("arm-vdup-splat", cl::Hidden,
  64   cl::desc("Generate VDUP for integer constant splats (TEMPORARY OPTION)."),
  65   cl::init(false));
  66
  67 static cl::opt<bool>
  68 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  69   cl::desc("Generate calls via indirect call instructions"),
  70   cl::init(false));
  71
  72 static cl::opt<bool>
  73 ARMInterworking("arm-interworking", cl::Hidden,
  74   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  75   cl::init(true));
  76
  77 static cl::opt<bool>
  78 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  79   cl::desc("Enable code placement pass for ARM"),
  80   cl::init(false));
  81
  82 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  83                                    CCValAssign::LocInfo &LocInfo,
  84                                    ISD::ArgFlagsTy &ArgFlags,
  85                                    CCState &State);
  86 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  87                                     CCValAssign::LocInfo &LocInfo,
  88                                     ISD::ArgFlagsTy &ArgFlags,
  89                                     CCState &State);
  90 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  91                                       CCValAssign::LocInfo &LocInfo,
  92                                       ISD::ArgFlagsTy &ArgFlags,
  93                                       CCState &State);
  94 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  95                                        CCValAssign::LocInfo &LocInfo,
  96                                        ISD::ArgFlagsTy &ArgFlags,
  97                                        CCState &State);
  98
  99 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
 100                                        EVT PromotedBitwiseVT) {
 101   if (VT != PromotedLdStVT) {
 102     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 103     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
 104                        PromotedLdStVT.getSimpleVT());
 105
 106     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 107     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 108                        PromotedLdStVT.getSimpleVT());
 109   }
 110
 111   EVT ElemTy = VT.getVectorElementType();
 112   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 113     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 114   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 115     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 116   if (ElemTy != MVT::i32) {
 117     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 118     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 119     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 120     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 121   }
 122   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 123   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 124   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 125   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 126   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 127   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 128   if (VT.isInteger()) {
 129     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 130     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 131     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 132   }
 133
 134   // Promote all bit-wise operations.
 135   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 136     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 137     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 138                        PromotedBitwiseVT.getSimpleVT());
 139     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 140     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 141                        PromotedBitwiseVT.getSimpleVT());
 142     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 143     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 144                        PromotedBitwiseVT.getSimpleVT());
 145   }
 146
 147   // Neon does not support vector divide/remainder operations.
 148   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 149   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 150   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 151   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 152   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 153   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 154 }
 155
 156 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 157   addRegisterClass(VT, ARM::DPRRegisterClass);
 158   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 159 }
 160
 161 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 162   addRegisterClass(VT, ARM::QPRRegisterClass);
 163   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 164 }
 165
 166 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 167   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 168     return new TargetLoweringObjectFileMachO();
 169
 170   return new ARMElfTargetObjectFile();
 171 }
 172
 173 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 174     : TargetLowering(TM, createTLOF(TM)) {
 175   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 176   RegInfo = TM.getRegisterInfo();
 177
 178   if (Subtarget->isTargetDarwin()) {
 179     // Uses VFP for Thumb libfuncs if available.
 180     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 181       // Single-precision floating-point arithmetic.
 182       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 183       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 184       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 185       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 186
 187       // Double-precision floating-point arithmetic.
 188       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 189       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 190       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 191       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 192
 193       // Single-precision comparisons.
 194       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 195       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 196       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 197       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 198       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 199       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 200       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 201       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 202
 203       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 204       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 205       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 206       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 207       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 208       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 209       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 210       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 211
 212       // Double-precision comparisons.
 213       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 214       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 215       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 216       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 217       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 218       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 219       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 220       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 221
 222       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 223       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 224       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 225       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 226       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 227       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 228       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 229       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 230
 231       // Floating-point to integer conversions.
 232       // i64 conversions are done via library routines even when generating VFP
 233       // instructions, so use the same ones.
 234       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 235       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 236       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 237       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 238
 239       // Conversions between floating types.
 240       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 241       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 242
 243       // Integer to floating-point conversions.
 244       // i64 conversions are done via library routines even when generating VFP
 245       // instructions, so use the same ones.
 246       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 247       // e.g., __floatunsidf vs. __floatunssidfvfp.
 248       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 249       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 250       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 251       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 252     }
 253   }
 254
 255   // These libcalls are not available in 32-bit.
 256   setLibcallName(RTLIB::SHL_I128, 0);
 257   setLibcallName(RTLIB::SRL_I128, 0);
 258   setLibcallName(RTLIB::SRA_I128, 0);
 259
 260   // Libcalls should use the AAPCS base standard ABI, even if hard float
 261   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 262   if (Subtarget->isAAPCS_ABI()) {
 263     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 264       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 265                             CallingConv::ARM_AAPCS);
 266     }
 267   }
 268
 269   if (Subtarget->isThumb1Only())
 270     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 271   else
 272     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 273   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 274     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 275     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 276
 277     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 278   }
 279
 280   if (Subtarget->hasNEON()) {
 281     addDRTypeForNEON(MVT::v2f32);
 282     addDRTypeForNEON(MVT::v8i8);
 283     addDRTypeForNEON(MVT::v4i16);
 284     addDRTypeForNEON(MVT::v2i32);
 285     addDRTypeForNEON(MVT::v1i64);
 286
 287     addQRTypeForNEON(MVT::v4f32);
 288     addQRTypeForNEON(MVT::v2f64);
 289     addQRTypeForNEON(MVT::v16i8);
 290     addQRTypeForNEON(MVT::v8i16);
 291     addQRTypeForNEON(MVT::v4i32);
 292     addQRTypeForNEON(MVT::v2i64);
 293
 294     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 295     // neither Neon nor VFP support any arithmetic operations on it.
 296     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 302     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 310     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 311     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 312     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 313     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 314     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 315     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 316     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 317     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 318     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 319     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 320
 321     // Neon does not support some operations on v1i64 and v2i64 types.
 322     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 323     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 324     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 325     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 326
 327     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 328     setTargetDAGCombine(ISD::SHL);
 329     setTargetDAGCombine(ISD::SRL);
 330     setTargetDAGCombine(ISD::SRA);
 331     setTargetDAGCombine(ISD::SIGN_EXTEND);
 332     setTargetDAGCombine(ISD::ZERO_EXTEND);
 333     setTargetDAGCombine(ISD::ANY_EXTEND);
 334     setTargetDAGCombine(ISD::SELECT_CC);
 335   }
 336
 337   computeRegisterProperties();
 338
 339   // ARM does not have f32 extending load.
 340   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 341
 342   // ARM does not have i1 sign extending load.
 343   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 344
 345   // ARM supports all 4 flavors of integer indexed load / store.
 346   if (!Subtarget->isThumb1Only()) {
 347     for (unsigned im = (unsigned)ISD::PRE_INC;
 348          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 349       setIndexedLoadAction(im,  MVT::i1,  Legal);
 350       setIndexedLoadAction(im,  MVT::i8,  Legal);
 351       setIndexedLoadAction(im,  MVT::i16, Legal);
 352       setIndexedLoadAction(im,  MVT::i32, Legal);
 353       setIndexedStoreAction(im, MVT::i1,  Legal);
 354       setIndexedStoreAction(im, MVT::i8,  Legal);
 355       setIndexedStoreAction(im, MVT::i16, Legal);
 356       setIndexedStoreAction(im, MVT::i32, Legal);
 357     }
 358   }
 359
 360   // i64 operation support.
 361   if (Subtarget->isThumb1Only()) {
 362     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 363     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 364     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 365     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 366     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 367   } else {
 368     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 369     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 370     if (!Subtarget->hasV6Ops())
 371       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 372   }
 373   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 374   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 375   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 376   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 377   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 378
 379   // ARM does not have ROTL.
 380   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 381   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 382   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 383   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 384     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 385
 386   // Only ARMv6 has BSWAP.
 387   if (!Subtarget->hasV6Ops())
 388     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 389
 390   // These are expanded into libcalls.
 391   if (!Subtarget->hasDivide()) {
 392     // v7M has a hardware divider
 393     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 394     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 395   }
 396   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 397   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 398   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 399   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 400
 401   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 402   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 403   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 404   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 405   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 406
 407   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 408
 409   // Use the default implementation.
 410   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 411   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 412   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 413   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 414   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 415   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 416   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 417   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 418   // doesn't yet know how to not do that for SjLj.
 419   setExceptionSelectorRegister(ARM::R0);
 420   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 421   // Handle atomics directly for ARMv[67] (except for Thumb1), otherwise
 422   // use the default expansion.
 423   bool canHandleAtomics =
 424     (Subtarget->hasV7Ops() ||
 425       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only()));
 426   if (canHandleAtomics) {
 427     // membarrier needs custom lowering; the rest are legal and handled
 428     // normally.
 429     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 430   } else {
 431     // Set them all for expansion, which will force libcalls.
 432     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 433     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 434     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 435     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 436     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 437     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 438     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 449     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 450     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 451     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 452     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 453     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 454     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 455     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 456     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 457     // Since the libcalls include locking, fold in the fences
 458     setShouldFoldAtomicFences(true);
 459   }
 460   // 64-bit versions are always libcalls (for now)
 461   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 462   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 463   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 464   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 465   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 466   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 467   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 468   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 469
 470   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 471   if (!Subtarget->hasV6Ops()) {
 472     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 473     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 474   }
 475   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 476
 477   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 478     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 479     // iff target supports vfp2.
 480     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 481
 482   // We want to custom lower some of our intrinsics.
 483   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 484   if (Subtarget->isTargetDarwin()) {
 485     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 486     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 487   }
 488
 489   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 490   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 491   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 492   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 493   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 494   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 495   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 496   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 497   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 498
 499   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 500   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 501   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 502   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 503   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 504
 505   // We don't support sin/cos/fmod/copysign/pow
 506   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 507   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 508   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 509   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 510   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 511   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 512   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 513     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 514     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 515   }
 516   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 517   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 518
 519   // Various VFP goodness
 520   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 521     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 522     if (Subtarget->hasVFP2()) {
 523       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 524       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 525       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 526       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 527     }
 528     // Special handling for half-precision FP.
 529     if (!Subtarget->hasFP16()) {
 530       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 531       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 532     }
 533   }
 534
 535   // We have target-specific dag combine patterns for the following nodes:
 536   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 537   setTargetDAGCombine(ISD::ADD);
 538   setTargetDAGCombine(ISD::SUB);
 539   setTargetDAGCombine(ISD::MUL);
 540
 541   if (Subtarget->hasV6T2Ops())
 542     setTargetDAGCombine(ISD::OR);
 543
 544   setStackPointerRegisterToSaveRestore(ARM::SP);
 545
 546   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 547     setSchedulingPreference(Sched::RegPressure);
 548   else
 549     setSchedulingPreference(Sched::Hybrid);
 550
 551   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 552
 553   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 554   // are at least 4 bytes aligned.
 555   setMinStackArgumentAlignment(4);
 556
 557   if (EnableARMCodePlacement)
 558     benefitFromCodePlacementOpt = true;
 559 }
 560
 561 std::pair<const TargetRegisterClass*, uint8_t>
 562 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 563   const TargetRegisterClass *RRC = 0;
 564   uint8_t Cost = 1;
 565   switch (VT.getSimpleVT().SimpleTy) {
 566   default:
 567     return TargetLowering::findRepresentativeClass(VT);
 568   // Use DPR as representative register class for all floating point
 569   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 570   // the cost is 1 for both f32 and f64.
 571   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 572   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 573     RRC = ARM::DPRRegisterClass;
 574     break;
 575   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 576   case MVT::v4f32: case MVT::v2f64:
 577     RRC = ARM::DPRRegisterClass;
 578     Cost = 2;
 579     break;
 580   case MVT::v4i64:
 581     RRC = ARM::DPRRegisterClass;
 582     Cost = 4;
 583     break;
 584   case MVT::v8i64:
 585     RRC = ARM::DPRRegisterClass;
 586     Cost = 8;
 587     break;
 588   }
 589   return std::make_pair(RRC, Cost);
 590 }
 591
 592 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 593   switch (Opcode) {
 594   default: return 0;
 595   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 596   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 597   case ARMISD::CALL:          return "ARMISD::CALL";
 598   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 599   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 600   case ARMISD::tCALL:         return "ARMISD::tCALL";
 601   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 602   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 603   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 604   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 605   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 606   case ARMISD::CMP:           return "ARMISD::CMP";
 607   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 608   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 609   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 610   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 611   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 612   case ARMISD::CMOV:          return "ARMISD::CMOV";
 613   case ARMISD::CNEG:          return "ARMISD::CNEG";
 614
 615   case ARMISD::RBIT:          return "ARMISD::RBIT";
 616
 617   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 618   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 619   case ARMISD::SITOF:         return "ARMISD::SITOF";
 620   case ARMISD::UITOF:         return "ARMISD::UITOF";
 621
 622   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 623   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 624   case ARMISD::RRX:           return "ARMISD::RRX";
 625
 626   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 627   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 628
 629   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 630   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 631
 632   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 633
 634   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 635
 636   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 637
 638   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 639   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 640
 641   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 642   case ARMISD::VCGE:          return "ARMISD::VCGE";
 643   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 644   case ARMISD::VCGT:          return "ARMISD::VCGT";
 645   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 646   case ARMISD::VTST:          return "ARMISD::VTST";
 647
 648   case ARMISD::VSHL:          return "ARMISD::VSHL";
 649   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 650   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 651   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 652   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 653   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 654   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 655   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 656   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 657   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 658   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 659   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 660   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 661   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 662   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 663   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 664   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 665   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 666   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 667   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 668   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 669   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 670   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 671   case ARMISD::VDUP:          return "ARMISD::VDUP";
 672   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 673   case ARMISD::VEXT:          return "ARMISD::VEXT";
 674   case ARMISD::VREV64:        return "ARMISD::VREV64";
 675   case ARMISD::VREV32:        return "ARMISD::VREV32";
 676   case ARMISD::VREV16:        return "ARMISD::VREV16";
 677   case ARMISD::VZIP:          return "ARMISD::VZIP";
 678   case ARMISD::VUZP:          return "ARMISD::VUZP";
 679   case ARMISD::VTRN:          return "ARMISD::VTRN";
 680   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 681   case ARMISD::FMAX:          return "ARMISD::FMAX";
 682   case ARMISD::FMIN:          return "ARMISD::FMIN";
 683   case ARMISD::BFI:           return "ARMISD::BFI";
 684   }
 685 }
 686
 687 /// getRegClassFor - Return the register class that should be used for the
 688 /// specified value type.
 689 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 690   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 691   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 692   // load / store 4 to 8 consecutive D registers.
 693   if (Subtarget->hasNEON()) {
 694     if (VT == MVT::v4i64)
 695       return ARM::QQPRRegisterClass;
 696     else if (VT == MVT::v8i64)
 697       return ARM::QQQQPRRegisterClass;
 698   }
 699   return TargetLowering::getRegClassFor(VT);
 700 }
 701
 702 // Create a fast isel object.
 703 FastISel *
 704 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 705   return ARM::createFastISel(funcInfo);
 706 }
 707
 708 /// getFunctionAlignment - Return the Log2 alignment of this function.
 709 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 710   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 711 }
 712
 713 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 714 /// be used for loads / stores from the global.
 715 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 716   return (Subtarget->isThumb1Only() ? 127 : 4095);
 717 }
 718
 719 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 720   unsigned NumVals = N->getNumValues();
 721   if (!NumVals)
 722     return Sched::RegPressure;
 723
 724   for (unsigned i = 0; i != NumVals; ++i) {
 725     EVT VT = N->getValueType(i);
 726     if (VT.isFloatingPoint() || VT.isVector())
 727       return Sched::Latency;
 728   }
 729
 730   if (!N->isMachineOpcode())
 731     return Sched::RegPressure;
 732
 733   // Load are scheduled for latency even if there instruction itinerary
 734   // is not available.
 735   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 736   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 737   if (TID.mayLoad())
 738     return Sched::Latency;
 739
 740   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 741   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 742     return Sched::Latency;
 743   return Sched::RegPressure;
 744 }
 745
 746 unsigned
 747 ARMTargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
 748                                        MachineFunction &MF) const {
 749   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
 750   switch (RC->getID()) {
 751   default:
 752     return 0;
 753   case ARM::tGPRRegClassID:
 754     return 5 - FPDiff;
 755   case ARM::GPRRegClassID:
 756     return 10 - FPDiff - (Subtarget->isR9Reserved() ? 1 : 0);
 757   case ARM::SPRRegClassID:  // Currently not used as 'rep' register class.
 758   case ARM::DPRRegClassID:
 759     return 32 - 10;
 760   }
 761 }
 762
 763 //===----------------------------------------------------------------------===//
 764 // Lowering Code
 765 //===----------------------------------------------------------------------===//
 766
 767 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 768 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 769   switch (CC) {
 770   default: llvm_unreachable("Unknown condition code!");
 771   case ISD::SETNE:  return ARMCC::NE;
 772   case ISD::SETEQ:  return ARMCC::EQ;
 773   case ISD::SETGT:  return ARMCC::GT;
 774   case ISD::SETGE:  return ARMCC::GE;
 775   case ISD::SETLT:  return ARMCC::LT;
 776   case ISD::SETLE:  return ARMCC::LE;
 777   case ISD::SETUGT: return ARMCC::HI;
 778   case ISD::SETUGE: return ARMCC::HS;
 779   case ISD::SETULT: return ARMCC::LO;
 780   case ISD::SETULE: return ARMCC::LS;
 781   }
 782 }
 783
 784 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 785 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 786                         ARMCC::CondCodes &CondCode2) {
 787   CondCode2 = ARMCC::AL;
 788   switch (CC) {
 789   default: llvm_unreachable("Unknown FP condition!");
 790   case ISD::SETEQ:
 791   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 792   case ISD::SETGT:
 793   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 794   case ISD::SETGE:
 795   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 796   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 797   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 798   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 799   case ISD::SETO:   CondCode = ARMCC::VC; break;
 800   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 801   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 802   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 803   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 804   case ISD::SETLT:
 805   case ISD::SETULT: CondCode = ARMCC::LT; break;
 806   case ISD::SETLE:
 807   case ISD::SETULE: CondCode = ARMCC::LE; break;
 808   case ISD::SETNE:
 809   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 810   }
 811 }
 812
 813 //===----------------------------------------------------------------------===//
 814 //                      Calling Convention Implementation
 815 //===----------------------------------------------------------------------===//
 816
 817 #include "ARMGenCallingConv.inc"
 818
 819 // APCS f64 is in register pairs, possibly split to stack
 820 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 821                           CCValAssign::LocInfo &LocInfo,
 822                           CCState &State, bool CanFail) {
 823   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 824
 825   // Try to get the first register.
 826   if (unsigned Reg = State.AllocateReg(RegList, 4))
 827     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 828   else {
 829     // For the 2nd half of a v2f64, do not fail.
 830     if (CanFail)
 831       return false;
 832
 833     // Put the whole thing on the stack.
 834     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 835                                            State.AllocateStack(8, 4),
 836                                            LocVT, LocInfo));
 837     return true;
 838   }
 839
 840   // Try to get the second register.
 841   if (unsigned Reg = State.AllocateReg(RegList, 4))
 842     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 843   else
 844     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 845                                            State.AllocateStack(4, 4),
 846                                            LocVT, LocInfo));
 847   return true;
 848 }
 849
 850 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 851                                    CCValAssign::LocInfo &LocInfo,
 852                                    ISD::ArgFlagsTy &ArgFlags,
 853                                    CCState &State) {
 854   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 855     return false;
 856   if (LocVT == MVT::v2f64 &&
 857       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 858     return false;
 859   return true;  // we handled it
 860 }
 861
 862 // AAPCS f64 is in aligned register pairs
 863 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 864                            CCValAssign::LocInfo &LocInfo,
 865                            CCState &State, bool CanFail) {
 866   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 867   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 868   static const unsigned ShadowRegList[] = { ARM::R0, ARM::R1 };
 869
 870   unsigned Reg = State.AllocateReg(HiRegList, ShadowRegList, 2);
 871   if (Reg == 0) {
 872     // For the 2nd half of a v2f64, do not just fail.
 873     if (CanFail)
 874       return false;
 875
 876     // Put the whole thing on the stack.
 877     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 878                                            State.AllocateStack(8, 8),
 879                                            LocVT, LocInfo));
 880     return true;
 881   }
 882
 883   unsigned i;
 884   for (i = 0; i < 2; ++i)
 885     if (HiRegList[i] == Reg)
 886       break;
 887
 888   unsigned T = State.AllocateReg(LoRegList[i]);
 889   (void)T;
 890   assert(T == LoRegList[i] && "Could not allocate register");
 891
 892   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 893   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 894                                          LocVT, LocInfo));
 895   return true;
 896 }
 897
 898 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 899                                     CCValAssign::LocInfo &LocInfo,
 900                                     ISD::ArgFlagsTy &ArgFlags,
 901                                     CCState &State) {
 902   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 903     return false;
 904   if (LocVT == MVT::v2f64 &&
 905       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 906     return false;
 907   return true;  // we handled it
 908 }
 909
 910 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 911                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 912   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 913   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 914
 915   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 916   if (Reg == 0)
 917     return false; // we didn't handle it
 918
 919   unsigned i;
 920   for (i = 0; i < 2; ++i)
 921     if (HiRegList[i] == Reg)
 922       break;
 923
 924   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 925   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 926                                          LocVT, LocInfo));
 927   return true;
 928 }
 929
 930 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 931                                       CCValAssign::LocInfo &LocInfo,
 932                                       ISD::ArgFlagsTy &ArgFlags,
 933                                       CCState &State) {
 934   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 935     return false;
 936   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 937     return false;
 938   return true;  // we handled it
 939 }
 940
 941 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 942                                        CCValAssign::LocInfo &LocInfo,
 943                                        ISD::ArgFlagsTy &ArgFlags,
 944                                        CCState &State) {
 945   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 946                                    State);
 947 }
 948
 949 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 950 /// given CallingConvention value.
 951 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 952                                                  bool Return,
 953                                                  bool isVarArg) const {
 954   switch (CC) {
 955   default:
 956     llvm_unreachable("Unsupported calling convention");
 957   case CallingConv::C:
 958   case CallingConv::Fast:
 959     // Use target triple & subtarget features to do actual dispatch.
 960     if (Subtarget->isAAPCS_ABI()) {
 961       if (Subtarget->hasVFP2() &&
 962           FloatABIType == FloatABI::Hard && !isVarArg)
 963         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 964       else
 965         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 966     } else
 967         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 968   case CallingConv::ARM_AAPCS_VFP:
 969     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 970   case CallingConv::ARM_AAPCS:
 971     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 972   case CallingConv::ARM_APCS:
 973     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 974   }
 975 }
 976
 977 /// LowerCallResult - Lower the result values of a call into the
 978 /// appropriate copies out of appropriate physical registers.
 979 SDValue
 980 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 981                                    CallingConv::ID CallConv, bool isVarArg,
 982                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 983                                    DebugLoc dl, SelectionDAG &DAG,
 984                                    SmallVectorImpl<SDValue> &InVals) const {
 985
 986   // Assign locations to each value returned by this call.
 987   SmallVector<CCValAssign, 16> RVLocs;
 988   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 989                  RVLocs, *DAG.getContext());
 990   CCInfo.AnalyzeCallResult(Ins,
 991                            CCAssignFnForNode(CallConv, /* Return*/ true,
 992                                              isVarArg));
 993
 994   // Copy all of the result registers out of their specified physreg.
 995   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 996     CCValAssign VA = RVLocs[i];
 997
 998     SDValue Val;
 999     if (VA.needsCustom()) {
1000       // Handle f64 or half of a v2f64.
1001       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1002                                       InFlag);
1003       Chain = Lo.getValue(1);
1004       InFlag = Lo.getValue(2);
1005       VA = RVLocs[++i]; // skip ahead to next loc
1006       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1007                                       InFlag);
1008       Chain = Hi.getValue(1);
1009       InFlag = Hi.getValue(2);
1010       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1011
1012       if (VA.getLocVT() == MVT::v2f64) {
1013         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1014         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1015                           DAG.getConstant(0, MVT::i32));
1016
1017         VA = RVLocs[++i]; // skip ahead to next loc
1018         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1019         Chain = Lo.getValue(1);
1020         InFlag = Lo.getValue(2);
1021         VA = RVLocs[++i]; // skip ahead to next loc
1022         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1023         Chain = Hi.getValue(1);
1024         InFlag = Hi.getValue(2);
1025         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1026         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1027                           DAG.getConstant(1, MVT::i32));
1028       }
1029     } else {
1030       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1031                                InFlag);
1032       Chain = Val.getValue(1);
1033       InFlag = Val.getValue(2);
1034     }
1035
1036     switch (VA.getLocInfo()) {
1037     default: llvm_unreachable("Unknown loc info!");
1038     case CCValAssign::Full: break;
1039     case CCValAssign::BCvt:
1040       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
1041       break;
1042     }
1043
1044     InVals.push_back(Val);
1045   }
1046
1047   return Chain;
1048 }
1049
1050 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1051 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1052 /// specified by the specific parameter attribute.  The copy will be passed as
1053 /// a byval function parameter.
1054 /// Sometimes what we are copying is the end of a larger object, the part that
1055 /// does not fit in registers.
1056 static SDValue
1057 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1058                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1059                           DebugLoc dl) {
1060   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1061   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1062                        /*isVolatile=*/false, /*AlwaysInline=*/false,
1063                        NULL, 0, NULL, 0);
1064 }
1065
1066 /// LowerMemOpCallTo - Store the argument to the stack.
1067 SDValue
1068 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1069                                     SDValue StackPtr, SDValue Arg,
1070                                     DebugLoc dl, SelectionDAG &DAG,
1071                                     const CCValAssign &VA,
1072                                     ISD::ArgFlagsTy Flags) const {
1073   unsigned LocMemOffset = VA.getLocMemOffset();
1074   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1075   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1076   if (Flags.isByVal()) {
1077     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1078   }
1079   return DAG.getStore(Chain, dl, Arg, PtrOff,
1080                       PseudoSourceValue::getStack(), LocMemOffset,
1081                       false, false, 0);
1082 }
1083
1084 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1085                                          SDValue Chain, SDValue &Arg,
1086                                          RegsToPassVector &RegsToPass,
1087                                          CCValAssign &VA, CCValAssign &NextVA,
1088                                          SDValue &StackPtr,
1089                                          SmallVector<SDValue, 8> &MemOpChains,
1090                                          ISD::ArgFlagsTy Flags) const {
1091
1092   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1093                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1094   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1095
1096   if (NextVA.isRegLoc())
1097     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1098   else {
1099     assert(NextVA.isMemLoc());
1100     if (StackPtr.getNode() == 0)
1101       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1102
1103     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1104                                            dl, DAG, NextVA,
1105                                            Flags));
1106   }
1107 }
1108
1109 /// LowerCall - Lowering a call into a callseq_start <-
1110 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1111 /// nodes.
1112 SDValue
1113 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1114                              CallingConv::ID CallConv, bool isVarArg,
1115                              bool &isTailCall,
1116                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1117                              const SmallVectorImpl<SDValue> &OutVals,
1118                              const SmallVectorImpl<ISD::InputArg> &Ins,
1119                              DebugLoc dl, SelectionDAG &DAG,
1120                              SmallVectorImpl<SDValue> &InVals) const {
1121   MachineFunction &MF = DAG.getMachineFunction();
1122   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1123   bool IsSibCall = false;
1124   // Temporarily disable tail calls so things don't break.
1125   if (!EnableARMTailCalls)
1126     isTailCall = false;
1127   if (isTailCall) {
1128     // Check if it's really possible to do a tail call.
1129     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1130                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1131                                                    Outs, OutVals, Ins, DAG);
1132     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1133     // detected sibcalls.
1134     if (isTailCall) {
1135       ++NumTailCalls;
1136       IsSibCall = true;
1137     }
1138   }
1139
1140   // Analyze operands of the call, assigning locations to each operand.
1141   SmallVector<CCValAssign, 16> ArgLocs;
1142   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1143                  *DAG.getContext());
1144   CCInfo.AnalyzeCallOperands(Outs,
1145                              CCAssignFnForNode(CallConv, /* Return*/ false,
1146                                                isVarArg));
1147
1148   // Get a count of how many bytes are to be pushed on the stack.
1149   unsigned NumBytes = CCInfo.getNextStackOffset();
1150
1151   // For tail calls, memory operands are available in our caller's stack.
1152   if (IsSibCall)
1153     NumBytes = 0;
1154
1155   // Adjust the stack pointer for the new arguments...
1156   // These operations are automatically eliminated by the prolog/epilog pass
1157   if (!IsSibCall)
1158     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1159
1160   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1161
1162   RegsToPassVector RegsToPass;
1163   SmallVector<SDValue, 8> MemOpChains;
1164
1165   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1166   // of tail call optimization, arguments are handled later.
1167   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1168        i != e;
1169        ++i, ++realArgIdx) {
1170     CCValAssign &VA = ArgLocs[i];
1171     SDValue Arg = OutVals[realArgIdx];
1172     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1173
1174     // Promote the value if needed.
1175     switch (VA.getLocInfo()) {
1176     default: llvm_unreachable("Unknown loc info!");
1177     case CCValAssign::Full: break;
1178     case CCValAssign::SExt:
1179       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1180       break;
1181     case CCValAssign::ZExt:
1182       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1183       break;
1184     case CCValAssign::AExt:
1185       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1186       break;
1187     case CCValAssign::BCvt:
1188       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1189       break;
1190     }
1191
1192     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1193     if (VA.needsCustom()) {
1194       if (VA.getLocVT() == MVT::v2f64) {
1195         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1196                                   DAG.getConstant(0, MVT::i32));
1197         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1198                                   DAG.getConstant(1, MVT::i32));
1199
1200         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1201                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1202
1203         VA = ArgLocs[++i]; // skip ahead to next loc
1204         if (VA.isRegLoc()) {
1205           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1206                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1207         } else {
1208           assert(VA.isMemLoc());
1209
1210           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1211                                                  dl, DAG, VA, Flags));
1212         }
1213       } else {
1214         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1215                          StackPtr, MemOpChains, Flags);
1216       }
1217     } else if (VA.isRegLoc()) {
1218       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1219     } else if (!IsSibCall) {
1220       assert(VA.isMemLoc());
1221
1222       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1223                                              dl, DAG, VA, Flags));
1224     }
1225   }
1226
1227   if (!MemOpChains.empty())
1228     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1229                         &MemOpChains[0], MemOpChains.size());
1230
1231   // Build a sequence of copy-to-reg nodes chained together with token chain
1232   // and flag operands which copy the outgoing args into the appropriate regs.
1233   SDValue InFlag;
1234   // Tail call byval lowering might overwrite argument registers so in case of
1235   // tail call optimization the copies to registers are lowered later.
1236   if (!isTailCall)
1237     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1238       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1239                                RegsToPass[i].second, InFlag);
1240       InFlag = Chain.getValue(1);
1241     }
1242
1243   // For tail calls lower the arguments to the 'real' stack slot.
1244   if (isTailCall) {
1245     // Force all the incoming stack arguments to be loaded from the stack
1246     // before any new outgoing arguments are stored to the stack, because the
1247     // outgoing stack slots may alias the incoming argument stack slots, and
1248     // the alias isn't otherwise explicit. This is slightly more conservative
1249     // than necessary, because it means that each store effectively depends
1250     // on every argument instead of just those arguments it would clobber.
1251
1252     // Do not flag preceeding copytoreg stuff together with the following stuff.
1253     InFlag = SDValue();
1254     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1255       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1256                                RegsToPass[i].second, InFlag);
1257       InFlag = Chain.getValue(1);
1258     }
1259     InFlag =SDValue();
1260   }
1261
1262   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1263   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1264   // node so that legalize doesn't hack it.
1265   bool isDirect = false;
1266   bool isARMFunc = false;
1267   bool isLocalARMFunc = false;
1268   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1269
1270   if (EnableARMLongCalls) {
1271     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1272             && "long-calls with non-static relocation model!");
1273     // Handle a global address or an external symbol. If it's not one of
1274     // those, the target's already in a register, so we don't need to do
1275     // anything extra.
1276     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1277       const GlobalValue *GV = G->getGlobal();
1278       // Create a constant pool entry for the callee address
1279       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1280       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1281                                                            ARMPCLabelIndex,
1282                                                            ARMCP::CPValue, 0);
1283       // Get the address of the callee into a register
1284       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1285       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1286       Callee = DAG.getLoad(getPointerTy(), dl,
1287                            DAG.getEntryNode(), CPAddr,
1288                            PseudoSourceValue::getConstantPool(), 0,
1289                            false, false, 0);
1290     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1291       const char *Sym = S->getSymbol();
1292
1293       // Create a constant pool entry for the callee address
1294       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1295       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1296                                                        Sym, ARMPCLabelIndex, 0);
1297       // Get the address of the callee into a register
1298       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1299       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1300       Callee = DAG.getLoad(getPointerTy(), dl,
1301                            DAG.getEntryNode(), CPAddr,
1302                            PseudoSourceValue::getConstantPool(), 0,
1303                            false, false, 0);
1304     }
1305   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1306     const GlobalValue *GV = G->getGlobal();
1307     isDirect = true;
1308     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1309     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1310                    getTargetMachine().getRelocationModel() != Reloc::Static;
1311     isARMFunc = !Subtarget->isThumb() || isStub;
1312     // ARM call to a local ARM function is predicable.
1313     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1314     // tBX takes a register source operand.
1315     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1316       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1317       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1318                                                            ARMPCLabelIndex,
1319                                                            ARMCP::CPValue, 4);
1320       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1321       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1322       Callee = DAG.getLoad(getPointerTy(), dl,
1323                            DAG.getEntryNode(), CPAddr,
1324                            PseudoSourceValue::getConstantPool(), 0,
1325                            false, false, 0);
1326       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1327       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1328                            getPointerTy(), Callee, PICLabel);
1329     } else
1330       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1331   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1332     isDirect = true;
1333     bool isStub = Subtarget->isTargetDarwin() &&
1334                   getTargetMachine().getRelocationModel() != Reloc::Static;
1335     isARMFunc = !Subtarget->isThumb() || isStub;
1336     // tBX takes a register source operand.
1337     const char *Sym = S->getSymbol();
1338     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1339       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1340       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1341                                                        Sym, ARMPCLabelIndex, 4);
1342       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1343       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1344       Callee = DAG.getLoad(getPointerTy(), dl,
1345                            DAG.getEntryNode(), CPAddr,
1346                            PseudoSourceValue::getConstantPool(), 0,
1347                            false, false, 0);
1348       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1349       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1350                            getPointerTy(), Callee, PICLabel);
1351     } else
1352       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1353   }
1354
1355   // FIXME: handle tail calls differently.
1356   unsigned CallOpc;
1357   if (Subtarget->isThumb()) {
1358     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1359       CallOpc = ARMISD::CALL_NOLINK;
1360     else
1361       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1362   } else {
1363     CallOpc = (isDirect || Subtarget->hasV5TOps())
1364       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1365       : ARMISD::CALL_NOLINK;
1366   }
1367
1368   std::vector<SDValue> Ops;
1369   Ops.push_back(Chain);
1370   Ops.push_back(Callee);
1371
1372   // Add argument registers to the end of the list so that they are known live
1373   // into the call.
1374   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1375     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1376                                   RegsToPass[i].second.getValueType()));
1377
1378   if (InFlag.getNode())
1379     Ops.push_back(InFlag);
1380
1381   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1382   if (isTailCall)
1383     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1384
1385   // Returns a chain and a flag for retval copy to use.
1386   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1387   InFlag = Chain.getValue(1);
1388
1389   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1390                              DAG.getIntPtrConstant(0, true), InFlag);
1391   if (!Ins.empty())
1392     InFlag = Chain.getValue(1);
1393
1394   // Handle result values, copying them out of physregs into vregs that we
1395   // return.
1396   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1397                          dl, DAG, InVals);
1398 }
1399
1400 /// MatchingStackOffset - Return true if the given stack call argument is
1401 /// already available in the same position (relatively) of the caller's
1402 /// incoming argument stack.
1403 static
1404 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1405                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1406                          const ARMInstrInfo *TII) {
1407   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1408   int FI = INT_MAX;
1409   if (Arg.getOpcode() == ISD::CopyFromReg) {
1410     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1411     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1412       return false;
1413     MachineInstr *Def = MRI->getVRegDef(VR);
1414     if (!Def)
1415       return false;
1416     if (!Flags.isByVal()) {
1417       if (!TII->isLoadFromStackSlot(Def, FI))
1418         return false;
1419     } else {
1420       return false;
1421     }
1422   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1423     if (Flags.isByVal())
1424       // ByVal argument is passed in as a pointer but it's now being
1425       // dereferenced. e.g.
1426       // define @foo(%struct.X* %A) {
1427       //   tail call @bar(%struct.X* byval %A)
1428       // }
1429       return false;
1430     SDValue Ptr = Ld->getBasePtr();
1431     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1432     if (!FINode)
1433       return false;
1434     FI = FINode->getIndex();
1435   } else
1436     return false;
1437
1438   assert(FI != INT_MAX);
1439   if (!MFI->isFixedObjectIndex(FI))
1440     return false;
1441   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1442 }
1443
1444 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1445 /// for tail call optimization. Targets which want to do tail call
1446 /// optimization should implement this function.
1447 bool
1448 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1449                                                      CallingConv::ID CalleeCC,
1450                                                      bool isVarArg,
1451                                                      bool isCalleeStructRet,
1452                                                      bool isCallerStructRet,
1453                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1454                                     const SmallVectorImpl<SDValue> &OutVals,
1455                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1456                                                      SelectionDAG& DAG) const {
1457   const Function *CallerF = DAG.getMachineFunction().getFunction();
1458   CallingConv::ID CallerCC = CallerF->getCallingConv();
1459   bool CCMatch = CallerCC == CalleeCC;
1460
1461   // Look for obvious safe cases to perform tail call optimization that do not
1462   // require ABI changes. This is what gcc calls sibcall.
1463
1464   // Do not sibcall optimize vararg calls unless the call site is not passing
1465   // any arguments.
1466   if (isVarArg && !Outs.empty())
1467     return false;
1468
1469   // Also avoid sibcall optimization if either caller or callee uses struct
1470   // return semantics.
1471   if (isCalleeStructRet || isCallerStructRet)
1472     return false;
1473
1474   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1475   // emitEpilogue is not ready for them.
1476   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1477   // LR.  This means if we need to reload LR, it takes an extra instructions,
1478   // which outweighs the value of the tail call; but here we don't know yet
1479   // whether LR is going to be used.  Probably the right approach is to
1480   // generate the tail call here and turn it back into CALL/RET in
1481   // emitEpilogue if LR is used.
1482   if (Subtarget->isThumb1Only())
1483     return false;
1484
1485   // For the moment, we can only do this to functions defined in this
1486   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1487   // or vice versa, is not easily fixed up in the linker unlike BL.
1488   // (We could do this by loading the address of the callee into a register;
1489   // that is an extra instruction over the direct call and burns a register
1490   // as well, so is not likely to be a win.)
1491
1492   // It might be safe to remove this restriction on non-Darwin.
1493
1494   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1495   // but we need to make sure there are enough registers; the only valid
1496   // registers are the 4 used for parameters.  We don't currently do this
1497   // case.
1498   if (isa<ExternalSymbolSDNode>(Callee))
1499       return false;
1500
1501   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1502     const GlobalValue *GV = G->getGlobal();
1503     if (GV->isDeclaration() || GV->isWeakForLinker())
1504       return false;
1505   }
1506
1507   // If the calling conventions do not match, then we'd better make sure the
1508   // results are returned in the same way as what the caller expects.
1509   if (!CCMatch) {
1510     SmallVector<CCValAssign, 16> RVLocs1;
1511     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1512                     RVLocs1, *DAG.getContext());
1513     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1514
1515     SmallVector<CCValAssign, 16> RVLocs2;
1516     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1517                     RVLocs2, *DAG.getContext());
1518     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1519
1520     if (RVLocs1.size() != RVLocs2.size())
1521       return false;
1522     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1523       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1524         return false;
1525       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1526         return false;
1527       if (RVLocs1[i].isRegLoc()) {
1528         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1529           return false;
1530       } else {
1531         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1532           return false;
1533       }
1534     }
1535   }
1536
1537   // If the callee takes no arguments then go on to check the results of the
1538   // call.
1539   if (!Outs.empty()) {
1540     // Check if stack adjustment is needed. For now, do not do this if any
1541     // argument is passed on the stack.
1542     SmallVector<CCValAssign, 16> ArgLocs;
1543     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1544                    ArgLocs, *DAG.getContext());
1545     CCInfo.AnalyzeCallOperands(Outs,
1546                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1547     if (CCInfo.getNextStackOffset()) {
1548       MachineFunction &MF = DAG.getMachineFunction();
1549
1550       // Check if the arguments are already laid out in the right way as
1551       // the caller's fixed stack objects.
1552       MachineFrameInfo *MFI = MF.getFrameInfo();
1553       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1554       const ARMInstrInfo *TII =
1555         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1556       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1557            i != e;
1558            ++i, ++realArgIdx) {
1559         CCValAssign &VA = ArgLocs[i];
1560         EVT RegVT = VA.getLocVT();
1561         SDValue Arg = OutVals[realArgIdx];
1562         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1563         if (VA.getLocInfo() == CCValAssign::Indirect)
1564           return false;
1565         if (VA.needsCustom()) {
1566           // f64 and vector types are split into multiple registers or
1567           // register/stack-slot combinations.  The types will not match
1568           // the registers; give up on memory f64 refs until we figure
1569           // out what to do about this.
1570           if (!VA.isRegLoc())
1571             return false;
1572           if (!ArgLocs[++i].isRegLoc())
1573             return false;
1574           if (RegVT == MVT::v2f64) {
1575             if (!ArgLocs[++i].isRegLoc())
1576               return false;
1577             if (!ArgLocs[++i].isRegLoc())
1578               return false;
1579           }
1580         } else if (!VA.isRegLoc()) {
1581           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1582                                    MFI, MRI, TII))
1583             return false;
1584         }
1585       }
1586     }
1587   }
1588
1589   return true;
1590 }
1591
1592 SDValue
1593 ARMTargetLowering::LowerReturn(SDValue Chain,
1594                                CallingConv::ID CallConv, bool isVarArg,
1595                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1596                                const SmallVectorImpl<SDValue> &OutVals,
1597                                DebugLoc dl, SelectionDAG &DAG) const {
1598
1599   // CCValAssign - represent the assignment of the return value to a location.
1600   SmallVector<CCValAssign, 16> RVLocs;
1601
1602   // CCState - Info about the registers and stack slots.
1603   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1604                  *DAG.getContext());
1605
1606   // Analyze outgoing return values.
1607   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1608                                                isVarArg));
1609
1610   // If this is the first return lowered for this function, add
1611   // the regs to the liveout set for the function.
1612   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1613     for (unsigned i = 0; i != RVLocs.size(); ++i)
1614       if (RVLocs[i].isRegLoc())
1615         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1616   }
1617
1618   SDValue Flag;
1619
1620   // Copy the result values into the output registers.
1621   for (unsigned i = 0, realRVLocIdx = 0;
1622        i != RVLocs.size();
1623        ++i, ++realRVLocIdx) {
1624     CCValAssign &VA = RVLocs[i];
1625     assert(VA.isRegLoc() && "Can only return in registers!");
1626
1627     SDValue Arg = OutVals[realRVLocIdx];
1628
1629     switch (VA.getLocInfo()) {
1630     default: llvm_unreachable("Unknown loc info!");
1631     case CCValAssign::Full: break;
1632     case CCValAssign::BCvt:
1633       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1634       break;
1635     }
1636
1637     if (VA.needsCustom()) {
1638       if (VA.getLocVT() == MVT::v2f64) {
1639         // Extract the first half and return it in two registers.
1640         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1641                                    DAG.getConstant(0, MVT::i32));
1642         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1643                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1644
1645         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1646         Flag = Chain.getValue(1);
1647         VA = RVLocs[++i]; // skip ahead to next loc
1648         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1649                                  HalfGPRs.getValue(1), Flag);
1650         Flag = Chain.getValue(1);
1651         VA = RVLocs[++i]; // skip ahead to next loc
1652
1653         // Extract the 2nd half and fall through to handle it as an f64 value.
1654         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1655                           DAG.getConstant(1, MVT::i32));
1656       }
1657       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1658       // available.
1659       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1660                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1661       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1662       Flag = Chain.getValue(1);
1663       VA = RVLocs[++i]; // skip ahead to next loc
1664       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1665                                Flag);
1666     } else
1667       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1668
1669     // Guarantee that all emitted copies are
1670     // stuck together, avoiding something bad.
1671     Flag = Chain.getValue(1);
1672   }
1673
1674   SDValue result;
1675   if (Flag.getNode())
1676     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1677   else // Return Void
1678     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1679
1680   return result;
1681 }
1682
1683 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1684 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1685 // one of the above mentioned nodes. It has to be wrapped because otherwise
1686 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1687 // be used to form addressing mode. These wrapped nodes will be selected
1688 // into MOVi.
1689 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1690   EVT PtrVT = Op.getValueType();
1691   // FIXME there is no actual debug info here
1692   DebugLoc dl = Op.getDebugLoc();
1693   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1694   SDValue Res;
1695   if (CP->isMachineConstantPoolEntry())
1696     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1697                                     CP->getAlignment());
1698   else
1699     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1700                                     CP->getAlignment());
1701   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1702 }
1703
1704 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1705   return MachineJumpTableInfo::EK_Inline;
1706 }
1707
1708 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1709                                              SelectionDAG &DAG) const {
1710   MachineFunction &MF = DAG.getMachineFunction();
1711   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1712   unsigned ARMPCLabelIndex = 0;
1713   DebugLoc DL = Op.getDebugLoc();
1714   EVT PtrVT = getPointerTy();
1715   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1716   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1717   SDValue CPAddr;
1718   if (RelocM == Reloc::Static) {
1719     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1720   } else {
1721     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1722     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1723     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1724                                                          ARMCP::CPBlockAddress,
1725                                                          PCAdj);
1726     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1727   }
1728   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1729   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1730                                PseudoSourceValue::getConstantPool(), 0,
1731                                false, false, 0);
1732   if (RelocM == Reloc::Static)
1733     return Result;
1734   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1735   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1736 }
1737
1738 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1739 SDValue
1740 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1741                                                  SelectionDAG &DAG) const {
1742   DebugLoc dl = GA->getDebugLoc();
1743   EVT PtrVT = getPointerTy();
1744   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1745   MachineFunction &MF = DAG.getMachineFunction();
1746   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1747   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1748   ARMConstantPoolValue *CPV =
1749     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1750                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1751   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1752   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1753   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1754                          PseudoSourceValue::getConstantPool(), 0,
1755                          false, false, 0);
1756   SDValue Chain = Argument.getValue(1);
1757
1758   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1759   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1760
1761   // call __tls_get_addr.
1762   ArgListTy Args;
1763   ArgListEntry Entry;
1764   Entry.Node = Argument;
1765   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1766   Args.push_back(Entry);
1767   // FIXME: is there useful debug info available here?
1768   std::pair<SDValue, SDValue> CallResult =
1769     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1770                 false, false, false, false,
1771                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1772                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1773   return CallResult.first;
1774 }
1775
1776 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1777 // "local exec" model.
1778 SDValue
1779 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1780                                         SelectionDAG &DAG) const {
1781   const GlobalValue *GV = GA->getGlobal();
1782   DebugLoc dl = GA->getDebugLoc();
1783   SDValue Offset;
1784   SDValue Chain = DAG.getEntryNode();
1785   EVT PtrVT = getPointerTy();
1786   // Get the Thread Pointer
1787   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1788
1789   if (GV->isDeclaration()) {
1790     MachineFunction &MF = DAG.getMachineFunction();
1791     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1792     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1793     // Initial exec model.
1794     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1795     ARMConstantPoolValue *CPV =
1796       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1797                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1798     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1799     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1800     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1801                          PseudoSourceValue::getConstantPool(), 0,
1802                          false, false, 0);
1803     Chain = Offset.getValue(1);
1804
1805     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1806     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1807
1808     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1809                          PseudoSourceValue::getConstantPool(), 0,
1810                          false, false, 0);
1811   } else {
1812     // local exec model
1813     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1814     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1815     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1816     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1817                          PseudoSourceValue::getConstantPool(), 0,
1818                          false, false, 0);
1819   }
1820
1821   // The address of the thread local variable is the add of the thread
1822   // pointer with the offset of the variable.
1823   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1824 }
1825
1826 SDValue
1827 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1828   // TODO: implement the "local dynamic" model
1829   assert(Subtarget->isTargetELF() &&
1830          "TLS not implemented for non-ELF targets");
1831   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1832   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1833   // otherwise use the "Local Exec" TLS Model
1834   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1835     return LowerToTLSGeneralDynamicModel(GA, DAG);
1836   else
1837     return LowerToTLSExecModels(GA, DAG);
1838 }
1839
1840 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1841                                                  SelectionDAG &DAG) const {
1842   EVT PtrVT = getPointerTy();
1843   DebugLoc dl = Op.getDebugLoc();
1844   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1845   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1846   if (RelocM == Reloc::PIC_) {
1847     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1848     ARMConstantPoolValue *CPV =
1849       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1850     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1851     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1852     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1853                                  CPAddr,
1854                                  PseudoSourceValue::getConstantPool(), 0,
1855                                  false, false, 0);
1856     SDValue Chain = Result.getValue(1);
1857     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1858     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1859     if (!UseGOTOFF)
1860       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1861                            PseudoSourceValue::getGOT(), 0,
1862                            false, false, 0);
1863     return Result;
1864   } else {
1865     // If we have T2 ops, we can materialize the address directly via movt/movw
1866     // pair. This is always cheaper.
1867     if (Subtarget->useMovt()) {
1868       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1869                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1870     } else {
1871       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1872       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1873       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1874                          PseudoSourceValue::getConstantPool(), 0,
1875                          false, false, 0);
1876     }
1877   }
1878 }
1879
1880 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1881                                                     SelectionDAG &DAG) const {
1882   MachineFunction &MF = DAG.getMachineFunction();
1883   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1884   unsigned ARMPCLabelIndex = 0;
1885   EVT PtrVT = getPointerTy();
1886   DebugLoc dl = Op.getDebugLoc();
1887   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1888   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1889   SDValue CPAddr;
1890   if (RelocM == Reloc::Static)
1891     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1892   else {
1893     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1894     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1895     ARMConstantPoolValue *CPV =
1896       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1897     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1898   }
1899   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1900
1901   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1902                                PseudoSourceValue::getConstantPool(), 0,
1903                                false, false, 0);
1904   SDValue Chain = Result.getValue(1);
1905
1906   if (RelocM == Reloc::PIC_) {
1907     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1908     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1909   }
1910
1911   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1912     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1913                          PseudoSourceValue::getGOT(), 0,
1914                          false, false, 0);
1915
1916   return Result;
1917 }
1918
1919 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1920                                                     SelectionDAG &DAG) const {
1921   assert(Subtarget->isTargetELF() &&
1922          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1923   MachineFunction &MF = DAG.getMachineFunction();
1924   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1925   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1926   EVT PtrVT = getPointerTy();
1927   DebugLoc dl = Op.getDebugLoc();
1928   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1929   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1930                                                        "_GLOBAL_OFFSET_TABLE_",
1931                                                        ARMPCLabelIndex, PCAdj);
1932   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1933   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1934   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1935                                PseudoSourceValue::getConstantPool(), 0,
1936                                false, false, 0);
1937   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1938   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1939 }
1940
1941 SDValue
1942 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1943   DebugLoc dl = Op.getDebugLoc();
1944   SDValue Val = DAG.getConstant(0, MVT::i32);
1945   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1946                      Op.getOperand(1), Val);
1947 }
1948
1949 SDValue
1950 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1951   DebugLoc dl = Op.getDebugLoc();
1952   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1953                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1954 }
1955
1956 SDValue
1957 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1958                                           const ARMSubtarget *Subtarget) const {
1959   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1960   DebugLoc dl = Op.getDebugLoc();
1961   switch (IntNo) {
1962   default: return SDValue();    // Don't custom lower most intrinsics.
1963   case Intrinsic::arm_thread_pointer: {
1964     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1965     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1966   }
1967   case Intrinsic::eh_sjlj_lsda: {
1968     MachineFunction &MF = DAG.getMachineFunction();
1969     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1970     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1971     EVT PtrVT = getPointerTy();
1972     DebugLoc dl = Op.getDebugLoc();
1973     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1974     SDValue CPAddr;
1975     unsigned PCAdj = (RelocM != Reloc::PIC_)
1976       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1977     ARMConstantPoolValue *CPV =
1978       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1979                                ARMCP::CPLSDA, PCAdj);
1980     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1981     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1982     SDValue Result =
1983       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1984                   PseudoSourceValue::getConstantPool(), 0,
1985                   false, false, 0);
1986
1987     if (RelocM == Reloc::PIC_) {
1988       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1989       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1990     }
1991     return Result;
1992   }
1993   }
1994 }
1995
1996 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1997                                const ARMSubtarget *Subtarget) {
1998   DebugLoc dl = Op.getDebugLoc();
1999   SDValue Op5 = Op.getOperand(5);
2000   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
2001   // v6 and v7 can both handle barriers directly, but need handled a bit
2002   // differently. Thumb1 and pre-v6 ARM mode use a libcall instead and should
2003   // never get here.
2004   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
2005   if (Subtarget->hasV7Ops())
2006     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
2007   else if (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())
2008     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
2009                        DAG.getConstant(0, MVT::i32));
2010   assert(0 && "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2011   return SDValue();
2012 }
2013
2014 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2015   MachineFunction &MF = DAG.getMachineFunction();
2016   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2017
2018   // vastart just stores the address of the VarArgsFrameIndex slot into the
2019   // memory location argument.
2020   DebugLoc dl = Op.getDebugLoc();
2021   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2022   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2023   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2024   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
2025                       false, false, 0);
2026 }
2027
2028 SDValue
2029 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2030                                         SDValue &Root, SelectionDAG &DAG,
2031                                         DebugLoc dl) const {
2032   MachineFunction &MF = DAG.getMachineFunction();
2033   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2034
2035   TargetRegisterClass *RC;
2036   if (AFI->isThumb1OnlyFunction())
2037     RC = ARM::tGPRRegisterClass;
2038   else
2039     RC = ARM::GPRRegisterClass;
2040
2041   // Transform the arguments stored in physical registers into virtual ones.
2042   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2043   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2044
2045   SDValue ArgValue2;
2046   if (NextVA.isMemLoc()) {
2047     MachineFrameInfo *MFI = MF.getFrameInfo();
2048     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2049
2050     // Create load node to retrieve arguments from the stack.
2051     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2052     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2053                             PseudoSourceValue::getFixedStack(FI), 0,
2054                             false, false, 0);
2055   } else {
2056     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2057     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2058   }
2059
2060   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2061 }
2062
2063 SDValue
2064 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2065                                         CallingConv::ID CallConv, bool isVarArg,
2066                                         const SmallVectorImpl<ISD::InputArg>
2067                                           &Ins,
2068                                         DebugLoc dl, SelectionDAG &DAG,
2069                                         SmallVectorImpl<SDValue> &InVals)
2070                                           const {
2071
2072   MachineFunction &MF = DAG.getMachineFunction();
2073   MachineFrameInfo *MFI = MF.getFrameInfo();
2074
2075   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2076
2077   // Assign locations to all of the incoming arguments.
2078   SmallVector<CCValAssign, 16> ArgLocs;
2079   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2080                  *DAG.getContext());
2081   CCInfo.AnalyzeFormalArguments(Ins,
2082                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2083                                                   isVarArg));
2084
2085   SmallVector<SDValue, 16> ArgValues;
2086
2087   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2088     CCValAssign &VA = ArgLocs[i];
2089
2090     // Arguments stored in registers.
2091     if (VA.isRegLoc()) {
2092       EVT RegVT = VA.getLocVT();
2093
2094       SDValue ArgValue;
2095       if (VA.needsCustom()) {
2096         // f64 and vector types are split up into multiple registers or
2097         // combinations of registers and stack slots.
2098         if (VA.getLocVT() == MVT::v2f64) {
2099           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2100                                                    Chain, DAG, dl);
2101           VA = ArgLocs[++i]; // skip ahead to next loc
2102           SDValue ArgValue2;
2103           if (VA.isMemLoc()) {
2104             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2105             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2106             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2107                                     PseudoSourceValue::getFixedStack(FI), 0,
2108                                     false, false, 0);
2109           } else {
2110             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2111                                              Chain, DAG, dl);
2112           }
2113           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2114           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2115                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2116           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2117                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2118         } else
2119           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2120
2121       } else {
2122         TargetRegisterClass *RC;
2123
2124         if (RegVT == MVT::f32)
2125           RC = ARM::SPRRegisterClass;
2126         else if (RegVT == MVT::f64)
2127           RC = ARM::DPRRegisterClass;
2128         else if (RegVT == MVT::v2f64)
2129           RC = ARM::QPRRegisterClass;
2130         else if (RegVT == MVT::i32)
2131           RC = (AFI->isThumb1OnlyFunction() ?
2132                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2133         else
2134           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2135
2136         // Transform the arguments in physical registers into virtual ones.
2137         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2138         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2139       }
2140
2141       // If this is an 8 or 16-bit value, it is really passed promoted
2142       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2143       // truncate to the right size.
2144       switch (VA.getLocInfo()) {
2145       default: llvm_unreachable("Unknown loc info!");
2146       case CCValAssign::Full: break;
2147       case CCValAssign::BCvt:
2148         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2149         break;
2150       case CCValAssign::SExt:
2151         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2152                                DAG.getValueType(VA.getValVT()));
2153         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2154         break;
2155       case CCValAssign::ZExt:
2156         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2157                                DAG.getValueType(VA.getValVT()));
2158         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2159         break;
2160       }
2161
2162       InVals.push_back(ArgValue);
2163
2164     } else { // VA.isRegLoc()
2165
2166       // sanity check
2167       assert(VA.isMemLoc());
2168       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2169
2170       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2171       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2172
2173       // Create load nodes to retrieve arguments from the stack.
2174       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2175       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2176                                    PseudoSourceValue::getFixedStack(FI), 0,
2177                                    false, false, 0));
2178     }
2179   }
2180
2181   // varargs
2182   if (isVarArg) {
2183     static const unsigned GPRArgRegs[] = {
2184       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2185     };
2186
2187     unsigned NumGPRs = CCInfo.getFirstUnallocated
2188       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2189
2190     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2191     unsigned VARegSize = (4 - NumGPRs) * 4;
2192     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2193     unsigned ArgOffset = CCInfo.getNextStackOffset();
2194     if (VARegSaveSize) {
2195       // If this function is vararg, store any remaining integer argument regs
2196       // to their spots on the stack so that they may be loaded by deferencing
2197       // the result of va_next.
2198       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2199       AFI->setVarArgsFrameIndex(
2200         MFI->CreateFixedObject(VARegSaveSize,
2201                                ArgOffset + VARegSaveSize - VARegSize,
2202                                true));
2203       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2204                                       getPointerTy());
2205
2206       SmallVector<SDValue, 4> MemOps;
2207       for (; NumGPRs < 4; ++NumGPRs) {
2208         TargetRegisterClass *RC;
2209         if (AFI->isThumb1OnlyFunction())
2210           RC = ARM::tGPRRegisterClass;
2211         else
2212           RC = ARM::GPRRegisterClass;
2213
2214         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2215         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2216         SDValue Store =
2217           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2218                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2219                0, false, false, 0);
2220         MemOps.push_back(Store);
2221         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2222                           DAG.getConstant(4, getPointerTy()));
2223       }
2224       if (!MemOps.empty())
2225         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2226                             &MemOps[0], MemOps.size());
2227     } else
2228       // This will point to the next argument passed via stack.
2229       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2230   }
2231
2232   return Chain;
2233 }
2234
2235 /// isFloatingPointZero - Return true if this is +0.0.
2236 static bool isFloatingPointZero(SDValue Op) {
2237   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2238     return CFP->getValueAPF().isPosZero();
2239   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2240     // Maybe this has already been legalized into the constant pool?
2241     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2242       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2243       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2244         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2245           return CFP->getValueAPF().isPosZero();
2246     }
2247   }
2248   return false;
2249 }
2250
2251 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2252 /// the given operands.
2253 SDValue
2254 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2255                              SDValue &ARMcc, SelectionDAG &DAG,
2256                              DebugLoc dl) const {
2257   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2258     unsigned C = RHSC->getZExtValue();
2259     if (!isLegalICmpImmediate(C)) {
2260       // Constant does not fit, try adjusting it by one?
2261       switch (CC) {
2262       default: break;
2263       case ISD::SETLT:
2264       case ISD::SETGE:
2265         if (isLegalICmpImmediate(C-1)) {
2266           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2267           RHS = DAG.getConstant(C-1, MVT::i32);
2268         }
2269         break;
2270       case ISD::SETULT:
2271       case ISD::SETUGE:
2272         if (C > 0 && isLegalICmpImmediate(C-1)) {
2273           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2274           RHS = DAG.getConstant(C-1, MVT::i32);
2275         }
2276         break;
2277       case ISD::SETLE:
2278       case ISD::SETGT:
2279         if (isLegalICmpImmediate(C+1)) {
2280           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2281           RHS = DAG.getConstant(C+1, MVT::i32);
2282         }
2283         break;
2284       case ISD::SETULE:
2285       case ISD::SETUGT:
2286         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2287           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2288           RHS = DAG.getConstant(C+1, MVT::i32);
2289         }
2290         break;
2291       }
2292     }
2293   }
2294
2295   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2296   ARMISD::NodeType CompareType;
2297   switch (CondCode) {
2298   default:
2299     CompareType = ARMISD::CMP;
2300     break;
2301   case ARMCC::EQ:
2302   case ARMCC::NE:
2303     // Uses only Z Flag
2304     CompareType = ARMISD::CMPZ;
2305     break;
2306   }
2307   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2308   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2309 }
2310
2311 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2312 SDValue
2313 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2314                              DebugLoc dl) const {
2315   SDValue Cmp;
2316   if (!isFloatingPointZero(RHS))
2317     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2318   else
2319     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2320   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2321 }
2322
2323 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2324   EVT VT = Op.getValueType();
2325   SDValue LHS = Op.getOperand(0);
2326   SDValue RHS = Op.getOperand(1);
2327   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2328   SDValue TrueVal = Op.getOperand(2);
2329   SDValue FalseVal = Op.getOperand(3);
2330   DebugLoc dl = Op.getDebugLoc();
2331
2332   if (LHS.getValueType() == MVT::i32) {
2333     SDValue ARMcc;
2334     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2335     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2336     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2337   }
2338
2339   ARMCC::CondCodes CondCode, CondCode2;
2340   FPCCToARMCC(CC, CondCode, CondCode2);
2341
2342   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2343   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2344   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2345   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2346                                ARMcc, CCR, Cmp);
2347   if (CondCode2 != ARMCC::AL) {
2348     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2349     // FIXME: Needs another CMP because flag can have but one use.
2350     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2351     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2352                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2353   }
2354   return Result;
2355 }
2356
2357 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2358 /// to morph to an integer compare sequence.
2359 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2360                            const ARMSubtarget *Subtarget) {
2361   SDNode *N = Op.getNode();
2362   if (!N->hasOneUse())
2363     // Otherwise it requires moving the value from fp to integer registers.
2364     return false;
2365   if (!N->getNumValues())
2366     return false;
2367   EVT VT = Op.getValueType();
2368   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2369     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2370     // vmrs are very slow, e.g. cortex-a8.
2371     return false;
2372
2373   if (isFloatingPointZero(Op)) {
2374     SeenZero = true;
2375     return true;
2376   }
2377   return ISD::isNormalLoad(N);
2378 }
2379
2380 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2381   if (isFloatingPointZero(Op))
2382     return DAG.getConstant(0, MVT::i32);
2383
2384   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2385     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2386                        Ld->getChain(), Ld->getBasePtr(),
2387                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2388                        Ld->isVolatile(), Ld->isNonTemporal(),
2389                        Ld->getAlignment());
2390
2391   llvm_unreachable("Unknown VFP cmp argument!");
2392 }
2393
2394 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2395                            SDValue &RetVal1, SDValue &RetVal2) {
2396   if (isFloatingPointZero(Op)) {
2397     RetVal1 = DAG.getConstant(0, MVT::i32);
2398     RetVal2 = DAG.getConstant(0, MVT::i32);
2399     return;
2400   }
2401
2402   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2403     SDValue Ptr = Ld->getBasePtr();
2404     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2405                           Ld->getChain(), Ptr,
2406                           Ld->getSrcValue(), Ld->getSrcValueOffset(),
2407                           Ld->isVolatile(), Ld->isNonTemporal(),
2408                           Ld->getAlignment());
2409
2410     EVT PtrType = Ptr.getValueType();
2411     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2412     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2413                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2414     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2415                           Ld->getChain(), NewPtr,
2416                           Ld->getSrcValue(), Ld->getSrcValueOffset() + 4,
2417                           Ld->isVolatile(), Ld->isNonTemporal(),
2418                           NewAlign);
2419     return;
2420   }
2421
2422   llvm_unreachable("Unknown VFP cmp argument!");
2423 }
2424
2425 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2426 /// f32 and even f64 comparisons to integer ones.
2427 SDValue
2428 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2429   SDValue Chain = Op.getOperand(0);
2430   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2431   SDValue LHS = Op.getOperand(2);
2432   SDValue RHS = Op.getOperand(3);
2433   SDValue Dest = Op.getOperand(4);
2434   DebugLoc dl = Op.getDebugLoc();
2435
2436   bool SeenZero = false;
2437   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2438       canChangeToInt(RHS, SeenZero, Subtarget) &&
2439       // If one of the operand is zero, it's safe to ignore the NaN case since
2440       // we only care about equality comparisons.
2441       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2442     // If unsafe fp math optimization is enabled and there are no othter uses of
2443     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2444     // to an integer comparison.
2445     if (CC == ISD::SETOEQ)
2446       CC = ISD::SETEQ;
2447     else if (CC == ISD::SETUNE)
2448       CC = ISD::SETNE;
2449
2450     SDValue ARMcc;
2451     if (LHS.getValueType() == MVT::f32) {
2452       LHS = bitcastf32Toi32(LHS, DAG);
2453       RHS = bitcastf32Toi32(RHS, DAG);
2454       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2455       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2456       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2457                          Chain, Dest, ARMcc, CCR, Cmp);
2458     }
2459
2460     SDValue LHS1, LHS2;
2461     SDValue RHS1, RHS2;
2462     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2463     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2464     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2465     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2466     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2467     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2468     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2469   }
2470
2471   return SDValue();
2472 }
2473
2474 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2475   SDValue Chain = Op.getOperand(0);
2476   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2477   SDValue LHS = Op.getOperand(2);
2478   SDValue RHS = Op.getOperand(3);
2479   SDValue Dest = Op.getOperand(4);
2480   DebugLoc dl = Op.getDebugLoc();
2481
2482   if (LHS.getValueType() == MVT::i32) {
2483     SDValue ARMcc;
2484     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2485     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2486     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2487                        Chain, Dest, ARMcc, CCR, Cmp);
2488   }
2489
2490   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2491
2492   if (UnsafeFPMath &&
2493       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2494        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2495     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2496     if (Result.getNode())
2497       return Result;
2498   }
2499
2500   ARMCC::CondCodes CondCode, CondCode2;
2501   FPCCToARMCC(CC, CondCode, CondCode2);
2502
2503   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2504   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2505   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2506   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2507   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2508   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2509   if (CondCode2 != ARMCC::AL) {
2510     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2511     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2512     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2513   }
2514   return Res;
2515 }
2516
2517 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2518   SDValue Chain = Op.getOperand(0);
2519   SDValue Table = Op.getOperand(1);
2520   SDValue Index = Op.getOperand(2);
2521   DebugLoc dl = Op.getDebugLoc();
2522
2523   EVT PTy = getPointerTy();
2524   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2525   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2526   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2527   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2528   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2529   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2530   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2531   if (Subtarget->isThumb2()) {
2532     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2533     // which does another jump to the destination. This also makes it easier
2534     // to translate it to TBB / TBH later.
2535     // FIXME: This might not work if the function is extremely large.
2536     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2537                        Addr, Op.getOperand(2), JTI, UId);
2538   }
2539   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2540     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2541                        PseudoSourceValue::getJumpTable(), 0,
2542                        false, false, 0);
2543     Chain = Addr.getValue(1);
2544     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2545     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2546   } else {
2547     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2548                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2549     Chain = Addr.getValue(1);
2550     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2551   }
2552 }
2553
2554 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2555   DebugLoc dl = Op.getDebugLoc();
2556   unsigned Opc;
2557
2558   switch (Op.getOpcode()) {
2559   default:
2560     assert(0 && "Invalid opcode!");
2561   case ISD::FP_TO_SINT:
2562     Opc = ARMISD::FTOSI;
2563     break;
2564   case ISD::FP_TO_UINT:
2565     Opc = ARMISD::FTOUI;
2566     break;
2567   }
2568   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2569   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2570 }
2571
2572 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2573   EVT VT = Op.getValueType();
2574   DebugLoc dl = Op.getDebugLoc();
2575   unsigned Opc;
2576
2577   switch (Op.getOpcode()) {
2578   default:
2579     assert(0 && "Invalid opcode!");
2580   case ISD::SINT_TO_FP:
2581     Opc = ARMISD::SITOF;
2582     break;
2583   case ISD::UINT_TO_FP:
2584     Opc = ARMISD::UITOF;
2585     break;
2586   }
2587
2588   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2589   return DAG.getNode(Opc, dl, VT, Op);
2590 }
2591
2592 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2593   // Implement fcopysign with a fabs and a conditional fneg.
2594   SDValue Tmp0 = Op.getOperand(0);
2595   SDValue Tmp1 = Op.getOperand(1);
2596   DebugLoc dl = Op.getDebugLoc();
2597   EVT VT = Op.getValueType();
2598   EVT SrcVT = Tmp1.getValueType();
2599   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2600   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2601   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2602   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2603   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2604   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2605 }
2606
2607 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2608   MachineFunction &MF = DAG.getMachineFunction();
2609   MachineFrameInfo *MFI = MF.getFrameInfo();
2610   MFI->setReturnAddressIsTaken(true);
2611
2612   EVT VT = Op.getValueType();
2613   DebugLoc dl = Op.getDebugLoc();
2614   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2615   if (Depth) {
2616     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2617     SDValue Offset = DAG.getConstant(4, MVT::i32);
2618     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2619                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2620                        NULL, 0, false, false, 0);
2621   }
2622
2623   // Return LR, which contains the return address. Mark it an implicit live-in.
2624   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2625   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2626 }
2627
2628 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2629   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2630   MFI->setFrameAddressIsTaken(true);
2631
2632   EVT VT = Op.getValueType();
2633   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2634   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2635   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2636     ? ARM::R7 : ARM::R11;
2637   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2638   while (Depth--)
2639     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2640                             false, false, 0);
2641   return FrameAddr;
2642 }
2643
2644 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2645 /// expand a bit convert where either the source or destination type is i64 to
2646 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2647 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2648 /// vectors), since the legalizer won't know what to do with that.
2649 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2650   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2651   DebugLoc dl = N->getDebugLoc();
2652   SDValue Op = N->getOperand(0);
2653
2654   // This function is only supposed to be called for i64 types, either as the
2655   // source or destination of the bit convert.
2656   EVT SrcVT = Op.getValueType();
2657   EVT DstVT = N->getValueType(0);
2658   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2659          "ExpandBIT_CONVERT called for non-i64 type");
2660
2661   // Turn i64->f64 into VMOVDRR.
2662   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2663     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2664                              DAG.getConstant(0, MVT::i32));
2665     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2666                              DAG.getConstant(1, MVT::i32));
2667     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2668                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2669   }
2670
2671   // Turn f64->i64 into VMOVRRD.
2672   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2673     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2674                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2675     // Merge the pieces into a single i64 value.
2676     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2677   }
2678
2679   return SDValue();
2680 }
2681
2682 /// getZeroVector - Returns a vector of specified type with all zero elements.
2683 /// Zero vectors are used to represent vector negation and in those cases
2684 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2685 /// not support i64 elements, so sometimes the zero vectors will need to be
2686 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2687 /// zero vector.
2688 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2689   assert(VT.isVector() && "Expected a vector type");
2690   // The canonical modified immediate encoding of a zero vector is....0!
2691   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2692   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2693   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2694   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2695 }
2696
2697 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2698 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2699 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2700                                                 SelectionDAG &DAG) const {
2701   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2702   EVT VT = Op.getValueType();
2703   unsigned VTBits = VT.getSizeInBits();
2704   DebugLoc dl = Op.getDebugLoc();
2705   SDValue ShOpLo = Op.getOperand(0);
2706   SDValue ShOpHi = Op.getOperand(1);
2707   SDValue ShAmt  = Op.getOperand(2);
2708   SDValue ARMcc;
2709   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2710
2711   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2712
2713   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2714                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2715   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2716   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2717                                    DAG.getConstant(VTBits, MVT::i32));
2718   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2719   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2720   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2721
2722   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2723   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2724                           ARMcc, DAG, dl);
2725   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2726   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2727                            CCR, Cmp);
2728
2729   SDValue Ops[2] = { Lo, Hi };
2730   return DAG.getMergeValues(Ops, 2, dl);
2731 }
2732
2733 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2734 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2735 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2736                                                SelectionDAG &DAG) const {
2737   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2738   EVT VT = Op.getValueType();
2739   unsigned VTBits = VT.getSizeInBits();
2740   DebugLoc dl = Op.getDebugLoc();
2741   SDValue ShOpLo = Op.getOperand(0);
2742   SDValue ShOpHi = Op.getOperand(1);
2743   SDValue ShAmt  = Op.getOperand(2);
2744   SDValue ARMcc;
2745
2746   assert(Op.getOpcode() == ISD::SHL_PARTS);
2747   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2748                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2749   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2750   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2751                                    DAG.getConstant(VTBits, MVT::i32));
2752   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2753   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2754
2755   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2756   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2757   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2758                           ARMcc, DAG, dl);
2759   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2760   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2761                            CCR, Cmp);
2762
2763   SDValue Ops[2] = { Lo, Hi };
2764   return DAG.getMergeValues(Ops, 2, dl);
2765 }
2766
2767 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2768                          const ARMSubtarget *ST) {
2769   EVT VT = N->getValueType(0);
2770   DebugLoc dl = N->getDebugLoc();
2771
2772   if (!ST->hasV6T2Ops())
2773     return SDValue();
2774
2775   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2776   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2777 }
2778
2779 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2780                           const ARMSubtarget *ST) {
2781   EVT VT = N->getValueType(0);
2782   DebugLoc dl = N->getDebugLoc();
2783
2784   // Lower vector shifts on NEON to use VSHL.
2785   if (VT.isVector()) {
2786     assert(ST->hasNEON() && "unexpected vector shift");
2787
2788     // Left shifts translate directly to the vshiftu intrinsic.
2789     if (N->getOpcode() == ISD::SHL)
2790       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2791                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2792                          N->getOperand(0), N->getOperand(1));
2793
2794     assert((N->getOpcode() == ISD::SRA ||
2795             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2796
2797     // NEON uses the same intrinsics for both left and right shifts.  For
2798     // right shifts, the shift amounts are negative, so negate the vector of
2799     // shift amounts.
2800     EVT ShiftVT = N->getOperand(1).getValueType();
2801     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2802                                        getZeroVector(ShiftVT, DAG, dl),
2803                                        N->getOperand(1));
2804     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2805                                Intrinsic::arm_neon_vshifts :
2806                                Intrinsic::arm_neon_vshiftu);
2807     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2808                        DAG.getConstant(vshiftInt, MVT::i32),
2809                        N->getOperand(0), NegatedCount);
2810   }
2811
2812   // We can get here for a node like i32 = ISD::SHL i32, i64
2813   if (VT != MVT::i64)
2814     return SDValue();
2815
2816   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2817          "Unknown shift to lower!");
2818
2819   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2820   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2821       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2822     return SDValue();
2823
2824   // If we are in thumb mode, we don't have RRX.
2825   if (ST->isThumb1Only()) return SDValue();
2826
2827   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2828   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2829                            DAG.getConstant(0, MVT::i32));
2830   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2831                            DAG.getConstant(1, MVT::i32));
2832
2833   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2834   // captures the result into a carry flag.
2835   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2836   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2837
2838   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2839   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2840
2841   // Merge the pieces into a single i64 value.
2842  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2843 }
2844
2845 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2846   SDValue TmpOp0, TmpOp1;
2847   bool Invert = false;
2848   bool Swap = false;
2849   unsigned Opc = 0;
2850
2851   SDValue Op0 = Op.getOperand(0);
2852   SDValue Op1 = Op.getOperand(1);
2853   SDValue CC = Op.getOperand(2);
2854   EVT VT = Op.getValueType();
2855   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2856   DebugLoc dl = Op.getDebugLoc();
2857
2858   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2859     switch (SetCCOpcode) {
2860     default: llvm_unreachable("Illegal FP comparison"); break;
2861     case ISD::SETUNE:
2862     case ISD::SETNE:  Invert = true; // Fallthrough
2863     case ISD::SETOEQ:
2864     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2865     case ISD::SETOLT:
2866     case ISD::SETLT: Swap = true; // Fallthrough
2867     case ISD::SETOGT:
2868     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2869     case ISD::SETOLE:
2870     case ISD::SETLE:  Swap = true; // Fallthrough
2871     case ISD::SETOGE:
2872     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2873     case ISD::SETUGE: Swap = true; // Fallthrough
2874     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2875     case ISD::SETUGT: Swap = true; // Fallthrough
2876     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2877     case ISD::SETUEQ: Invert = true; // Fallthrough
2878     case ISD::SETONE:
2879       // Expand this to (OLT | OGT).
2880       TmpOp0 = Op0;
2881       TmpOp1 = Op1;
2882       Opc = ISD::OR;
2883       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2884       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2885       break;
2886     case ISD::SETUO: Invert = true; // Fallthrough
2887     case ISD::SETO:
2888       // Expand this to (OLT | OGE).
2889       TmpOp0 = Op0;
2890       TmpOp1 = Op1;
2891       Opc = ISD::OR;
2892       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2893       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2894       break;
2895     }
2896   } else {
2897     // Integer comparisons.
2898     switch (SetCCOpcode) {
2899     default: llvm_unreachable("Illegal integer comparison"); break;
2900     case ISD::SETNE:  Invert = true;
2901     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2902     case ISD::SETLT:  Swap = true;
2903     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2904     case ISD::SETLE:  Swap = true;
2905     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2906     case ISD::SETULT: Swap = true;
2907     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2908     case ISD::SETULE: Swap = true;
2909     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2910     }
2911
2912     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2913     if (Opc == ARMISD::VCEQ) {
2914
2915       SDValue AndOp;
2916       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2917         AndOp = Op0;
2918       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2919         AndOp = Op1;
2920
2921       // Ignore bitconvert.
2922       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2923         AndOp = AndOp.getOperand(0);
2924
2925       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2926         Opc = ARMISD::VTST;
2927         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2928         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2929         Invert = !Invert;
2930       }
2931     }
2932   }
2933
2934   if (Swap)
2935     std::swap(Op0, Op1);
2936
2937   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2938
2939   if (Invert)
2940     Result = DAG.getNOT(dl, Result, VT);
2941
2942   return Result;
2943 }
2944
2945 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2946 /// valid vector constant for a NEON instruction with a "modified immediate"
2947 /// operand (e.g., VMOV).  If so, return the encoded value.
2948 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2949                                  unsigned SplatBitSize, SelectionDAG &DAG,
2950                                  EVT &VT, bool is128Bits, bool isVMOV) {
2951   unsigned OpCmode, Imm;
2952
2953   // SplatBitSize is set to the smallest size that splats the vector, so a
2954   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2955   // immediate instructions others than VMOV do not support the 8-bit encoding
2956   // of a zero vector, and the default encoding of zero is supposed to be the
2957   // 32-bit version.
2958   if (SplatBits == 0)
2959     SplatBitSize = 32;
2960
2961   switch (SplatBitSize) {
2962   case 8:
2963     if (!isVMOV)
2964       return SDValue();
2965     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2966     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2967     OpCmode = 0xe;
2968     Imm = SplatBits;
2969     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
2970     break;
2971
2972   case 16:
2973     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2974     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
2975     if ((SplatBits & ~0xff) == 0) {
2976       // Value = 0x00nn: Op=x, Cmode=100x.
2977       OpCmode = 0x8;
2978       Imm = SplatBits;
2979       break;
2980     }
2981     if ((SplatBits & ~0xff00) == 0) {
2982       // Value = 0xnn00: Op=x, Cmode=101x.
2983       OpCmode = 0xa;
2984       Imm = SplatBits >> 8;
2985       break;
2986     }
2987     return SDValue();
2988
2989   case 32:
2990     // NEON's 32-bit VMOV supports splat values where:
2991     // * only one byte is nonzero, or
2992     // * the least significant byte is 0xff and the second byte is nonzero, or
2993     // * the least significant 2 bytes are 0xff and the third is nonzero.
2994     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
2995     if ((SplatBits & ~0xff) == 0) {
2996       // Value = 0x000000nn: Op=x, Cmode=000x.
2997       OpCmode = 0;
2998       Imm = SplatBits;
2999       break;
3000     }
3001     if ((SplatBits & ~0xff00) == 0) {
3002       // Value = 0x0000nn00: Op=x, Cmode=001x.
3003       OpCmode = 0x2;
3004       Imm = SplatBits >> 8;
3005       break;
3006     }
3007     if ((SplatBits & ~0xff0000) == 0) {
3008       // Value = 0x00nn0000: Op=x, Cmode=010x.
3009       OpCmode = 0x4;
3010       Imm = SplatBits >> 16;
3011       break;
3012     }
3013     if ((SplatBits & ~0xff000000) == 0) {
3014       // Value = 0xnn000000: Op=x, Cmode=011x.
3015       OpCmode = 0x6;
3016       Imm = SplatBits >> 24;
3017       break;
3018     }
3019
3020     if ((SplatBits & ~0xffff) == 0 &&
3021         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3022       // Value = 0x0000nnff: Op=x, Cmode=1100.
3023       OpCmode = 0xc;
3024       Imm = SplatBits >> 8;
3025       SplatBits |= 0xff;
3026       break;
3027     }
3028
3029     if ((SplatBits & ~0xffffff) == 0 &&
3030         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3031       // Value = 0x00nnffff: Op=x, Cmode=1101.
3032       OpCmode = 0xd;
3033       Imm = SplatBits >> 16;
3034       SplatBits |= 0xffff;
3035       break;
3036     }
3037
3038     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3039     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3040     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3041     // and fall through here to test for a valid 64-bit splat.  But, then the
3042     // caller would also need to check and handle the change in size.
3043     return SDValue();
3044
3045   case 64: {
3046     if (!isVMOV)
3047       return SDValue();
3048     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3049     uint64_t BitMask = 0xff;
3050     uint64_t Val = 0;
3051     unsigned ImmMask = 1;
3052     Imm = 0;
3053     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3054       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3055         Val |= BitMask;
3056         Imm |= ImmMask;
3057       } else if ((SplatBits & BitMask) != 0) {
3058         return SDValue();
3059       }
3060       BitMask <<= 8;
3061       ImmMask <<= 1;
3062     }
3063     // Op=1, Cmode=1110.
3064     OpCmode = 0x1e;
3065     SplatBits = Val;
3066     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3067     break;
3068   }
3069
3070   default:
3071     llvm_unreachable("unexpected size for isNEONModifiedImm");
3072     return SDValue();
3073   }
3074
3075   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3076   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3077 }
3078
3079 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3080                        bool &ReverseVEXT, unsigned &Imm) {
3081   unsigned NumElts = VT.getVectorNumElements();
3082   ReverseVEXT = false;
3083   Imm = M[0];
3084
3085   // If this is a VEXT shuffle, the immediate value is the index of the first
3086   // element.  The other shuffle indices must be the successive elements after
3087   // the first one.
3088   unsigned ExpectedElt = Imm;
3089   for (unsigned i = 1; i < NumElts; ++i) {
3090     // Increment the expected index.  If it wraps around, it may still be
3091     // a VEXT but the source vectors must be swapped.
3092     ExpectedElt += 1;
3093     if (ExpectedElt == NumElts * 2) {
3094       ExpectedElt = 0;
3095       ReverseVEXT = true;
3096     }
3097
3098     if (ExpectedElt != static_cast<unsigned>(M[i]))
3099       return false;
3100   }
3101
3102   // Adjust the index value if the source operands will be swapped.
3103   if (ReverseVEXT)
3104     Imm -= NumElts;
3105
3106   return true;
3107 }
3108
3109 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3110 /// instruction with the specified blocksize.  (The order of the elements
3111 /// within each block of the vector is reversed.)
3112 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3113                        unsigned BlockSize) {
3114   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3115          "Only possible block sizes for VREV are: 16, 32, 64");
3116
3117   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3118   if (EltSz == 64)
3119     return false;
3120
3121   unsigned NumElts = VT.getVectorNumElements();
3122   unsigned BlockElts = M[0] + 1;
3123
3124   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3125     return false;
3126
3127   for (unsigned i = 0; i < NumElts; ++i) {
3128     if ((unsigned) M[i] !=
3129         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3130       return false;
3131   }
3132
3133   return true;
3134 }
3135
3136 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3137                        unsigned &WhichResult) {
3138   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3139   if (EltSz == 64)
3140     return false;
3141
3142   unsigned NumElts = VT.getVectorNumElements();
3143   WhichResult = (M[0] == 0 ? 0 : 1);
3144   for (unsigned i = 0; i < NumElts; i += 2) {
3145     if ((unsigned) M[i] != i + WhichResult ||
3146         (unsigned) M[i+1] != i + NumElts + WhichResult)
3147       return false;
3148   }
3149   return true;
3150 }
3151
3152 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3153 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3154 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3155 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3156                                 unsigned &WhichResult) {
3157   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3158   if (EltSz == 64)
3159     return false;
3160
3161   unsigned NumElts = VT.getVectorNumElements();
3162   WhichResult = (M[0] == 0 ? 0 : 1);
3163   for (unsigned i = 0; i < NumElts; i += 2) {
3164     if ((unsigned) M[i] != i + WhichResult ||
3165         (unsigned) M[i+1] != i + WhichResult)
3166       return false;
3167   }
3168   return true;
3169 }
3170
3171 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3172                        unsigned &WhichResult) {
3173   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3174   if (EltSz == 64)
3175     return false;
3176
3177   unsigned NumElts = VT.getVectorNumElements();
3178   WhichResult = (M[0] == 0 ? 0 : 1);
3179   for (unsigned i = 0; i != NumElts; ++i) {
3180     if ((unsigned) M[i] != 2 * i + WhichResult)
3181       return false;
3182   }
3183
3184   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3185   if (VT.is64BitVector() && EltSz == 32)
3186     return false;
3187
3188   return true;
3189 }
3190
3191 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3192 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3193 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3194 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3195                                 unsigned &WhichResult) {
3196   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3197   if (EltSz == 64)
3198     return false;
3199
3200   unsigned Half = VT.getVectorNumElements() / 2;
3201   WhichResult = (M[0] == 0 ? 0 : 1);
3202   for (unsigned j = 0; j != 2; ++j) {
3203     unsigned Idx = WhichResult;
3204     for (unsigned i = 0; i != Half; ++i) {
3205       if ((unsigned) M[i + j * Half] != Idx)
3206         return false;
3207       Idx += 2;
3208     }
3209   }
3210
3211   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3212   if (VT.is64BitVector() && EltSz == 32)
3213     return false;
3214
3215   return true;
3216 }
3217
3218 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3219                        unsigned &WhichResult) {
3220   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3221   if (EltSz == 64)
3222     return false;
3223
3224   unsigned NumElts = VT.getVectorNumElements();
3225   WhichResult = (M[0] == 0 ? 0 : 1);
3226   unsigned Idx = WhichResult * NumElts / 2;
3227   for (unsigned i = 0; i != NumElts; i += 2) {
3228     if ((unsigned) M[i] != Idx ||
3229         (unsigned) M[i+1] != Idx + NumElts)
3230       return false;
3231     Idx += 1;
3232   }
3233
3234   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3235   if (VT.is64BitVector() && EltSz == 32)
3236     return false;
3237
3238   return true;
3239 }
3240
3241 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3242 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3243 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3244 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3245                                 unsigned &WhichResult) {
3246   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3247   if (EltSz == 64)
3248     return false;
3249
3250   unsigned NumElts = VT.getVectorNumElements();
3251   WhichResult = (M[0] == 0 ? 0 : 1);
3252   unsigned Idx = WhichResult * NumElts / 2;
3253   for (unsigned i = 0; i != NumElts; i += 2) {
3254     if ((unsigned) M[i] != Idx ||
3255         (unsigned) M[i+1] != Idx)
3256       return false;
3257     Idx += 1;
3258   }
3259
3260   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3261   if (VT.is64BitVector() && EltSz == 32)
3262     return false;
3263
3264   return true;
3265 }
3266
3267 // If N is an integer constant that can be moved into a register in one
3268 // instruction, return an SDValue of such a constant (will become a MOV
3269 // instruction).  Otherwise return null.
3270 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3271                                      const ARMSubtarget *ST, DebugLoc dl) {
3272   uint64_t Val;
3273   if (!isa<ConstantSDNode>(N))
3274     return SDValue();
3275   Val = cast<ConstantSDNode>(N)->getZExtValue();
3276
3277   if (ST->isThumb1Only()) {
3278     if (Val <= 255 || ~Val <= 255)
3279       return DAG.getConstant(Val, MVT::i32);
3280   } else {
3281     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3282       return DAG.getConstant(Val, MVT::i32);
3283   }
3284   return SDValue();
3285 }
3286
3287 // If this is a case we can't handle, return null and let the default
3288 // expansion code take care of it.
3289 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3290                                  const ARMSubtarget *ST) {
3291   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3292   DebugLoc dl = Op.getDebugLoc();
3293   EVT VT = Op.getValueType();
3294
3295   APInt SplatBits, SplatUndef;
3296   unsigned SplatBitSize;
3297   bool HasAnyUndefs;
3298   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3299     if (SplatBitSize <= 64) {
3300       // Check if an immediate VMOV works.
3301       EVT VmovVT;
3302       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3303                                       SplatUndef.getZExtValue(), SplatBitSize,
3304                                       DAG, VmovVT, VT.is128BitVector(), true);
3305       if (Val.getNode()) {
3306         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3307         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3308       }
3309
3310       // Try an immediate VMVN.
3311       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3312                              ((1LL << SplatBitSize) - 1));
3313       Val = isNEONModifiedImm(NegatedImm,
3314                                       SplatUndef.getZExtValue(), SplatBitSize,
3315                                       DAG, VmovVT, VT.is128BitVector(), false);
3316       if (Val.getNode()) {
3317         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3318         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3319       }
3320     }
3321   }
3322
3323   // Scan through the operands to see if only one value is used.
3324   unsigned NumElts = VT.getVectorNumElements();
3325   bool isOnlyLowElement = true;
3326   bool usesOnlyOneValue = true;
3327   bool isConstant = true;
3328   SDValue Value;
3329   for (unsigned i = 0; i < NumElts; ++i) {
3330     SDValue V = Op.getOperand(i);
3331     if (V.getOpcode() == ISD::UNDEF)
3332       continue;
3333     if (i > 0)
3334       isOnlyLowElement = false;
3335     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3336       isConstant = false;
3337
3338     if (!Value.getNode())
3339       Value = V;
3340     else if (V != Value)
3341       usesOnlyOneValue = false;
3342   }
3343
3344   if (!Value.getNode())
3345     return DAG.getUNDEF(VT);
3346
3347   if (isOnlyLowElement)
3348     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3349
3350   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3351
3352   if (EnableARMVDUPsplat) {
3353     // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3354     // i32 and try again.
3355     if (usesOnlyOneValue && EltSize <= 32) {
3356       if (!isConstant)
3357         return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3358       if (VT.getVectorElementType().isFloatingPoint()) {
3359         SmallVector<SDValue, 8> Ops;
3360         for (unsigned i = 0; i < NumElts; ++i)
3361           Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
3362                                     Op.getOperand(i)));
3363         SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, &Ops[0],
3364                                   NumElts);
3365         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3366                            LowerBUILD_VECTOR(Val, DAG, ST));
3367       }
3368       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3369       if (Val.getNode())
3370         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3371     }
3372   }
3373
3374   // If all elements are constants and the case above didn't get hit, fall back
3375   // to the default expansion, which will generate a load from the constant
3376   // pool.
3377   if (isConstant)
3378     return SDValue();
3379
3380   if (!EnableARMVDUPsplat) {
3381     // Use VDUP for non-constant splats.
3382     if (usesOnlyOneValue && EltSize <= 32)
3383       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3384   }
3385
3386   // Vectors with 32- or 64-bit elements can be built by directly assigning
3387   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3388   // will be legalized.
3389   if (EltSize >= 32) {
3390     // Do the expansion with floating-point types, since that is what the VFP
3391     // registers are defined to use, and since i64 is not legal.
3392     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3393     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3394     SmallVector<SDValue, 8> Ops;
3395     for (unsigned i = 0; i < NumElts; ++i)
3396       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3397     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3398     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3399   }
3400
3401   return SDValue();
3402 }
3403
3404 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3405 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3406 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3407 /// are assumed to be legal.
3408 bool
3409 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3410                                       EVT VT) const {
3411   if (VT.getVectorNumElements() == 4 &&
3412       (VT.is128BitVector() || VT.is64BitVector())) {
3413     unsigned PFIndexes[4];
3414     for (unsigned i = 0; i != 4; ++i) {
3415       if (M[i] < 0)
3416         PFIndexes[i] = 8;
3417       else
3418         PFIndexes[i] = M[i];
3419     }
3420
3421     // Compute the index in the perfect shuffle table.
3422     unsigned PFTableIndex =
3423       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3424     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3425     unsigned Cost = (PFEntry >> 30);
3426
3427     if (Cost <= 4)
3428       return true;
3429   }
3430
3431   bool ReverseVEXT;
3432   unsigned Imm, WhichResult;
3433
3434   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3435   return (EltSize >= 32 ||
3436           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3437           isVREVMask(M, VT, 64) ||
3438           isVREVMask(M, VT, 32) ||
3439           isVREVMask(M, VT, 16) ||
3440           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3441           isVTRNMask(M, VT, WhichResult) ||
3442           isVUZPMask(M, VT, WhichResult) ||
3443           isVZIPMask(M, VT, WhichResult) ||
3444           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3445           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3446           isVZIP_v_undef_Mask(M, VT, WhichResult));
3447 }
3448
3449 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3450 /// the specified operations to build the shuffle.
3451 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3452                                       SDValue RHS, SelectionDAG &DAG,
3453                                       DebugLoc dl) {
3454   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3455   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3456   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3457
3458   enum {
3459     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3460     OP_VREV,
3461     OP_VDUP0,
3462     OP_VDUP1,
3463     OP_VDUP2,
3464     OP_VDUP3,
3465     OP_VEXT1,
3466     OP_VEXT2,
3467     OP_VEXT3,
3468     OP_VUZPL, // VUZP, left result
3469     OP_VUZPR, // VUZP, right result
3470     OP_VZIPL, // VZIP, left result
3471     OP_VZIPR, // VZIP, right result
3472     OP_VTRNL, // VTRN, left result
3473     OP_VTRNR  // VTRN, right result
3474   };
3475
3476   if (OpNum == OP_COPY) {
3477     if (LHSID == (1*9+2)*9+3) return LHS;
3478     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3479     return RHS;
3480   }
3481
3482   SDValue OpLHS, OpRHS;
3483   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3484   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3485   EVT VT = OpLHS.getValueType();
3486
3487   switch (OpNum) {
3488   default: llvm_unreachable("Unknown shuffle opcode!");
3489   case OP_VREV:
3490     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3491   case OP_VDUP0:
3492   case OP_VDUP1:
3493   case OP_VDUP2:
3494   case OP_VDUP3:
3495     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3496                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3497   case OP_VEXT1:
3498   case OP_VEXT2:
3499   case OP_VEXT3:
3500     return DAG.getNode(ARMISD::VEXT, dl, VT,
3501                        OpLHS, OpRHS,
3502                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3503   case OP_VUZPL:
3504   case OP_VUZPR:
3505     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3506                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3507   case OP_VZIPL:
3508   case OP_VZIPR:
3509     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3510                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3511   case OP_VTRNL:
3512   case OP_VTRNR:
3513     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3514                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3515   }
3516 }
3517
3518 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3519   SDValue V1 = Op.getOperand(0);
3520   SDValue V2 = Op.getOperand(1);
3521   DebugLoc dl = Op.getDebugLoc();
3522   EVT VT = Op.getValueType();
3523   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3524   SmallVector<int, 8> ShuffleMask;
3525
3526   // Convert shuffles that are directly supported on NEON to target-specific
3527   // DAG nodes, instead of keeping them as shuffles and matching them again
3528   // during code selection.  This is more efficient and avoids the possibility
3529   // of inconsistencies between legalization and selection.
3530   // FIXME: floating-point vectors should be canonicalized to integer vectors
3531   // of the same time so that they get CSEd properly.
3532   SVN->getMask(ShuffleMask);
3533
3534   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3535   if (EltSize <= 32) {
3536     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3537       int Lane = SVN->getSplatIndex();
3538       // If this is undef splat, generate it via "just" vdup, if possible.
3539       if (Lane == -1) Lane = 0;
3540
3541       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3542         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3543       }
3544       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3545                          DAG.getConstant(Lane, MVT::i32));
3546     }
3547
3548     bool ReverseVEXT;
3549     unsigned Imm;
3550     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3551       if (ReverseVEXT)
3552         std::swap(V1, V2);
3553       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3554                          DAG.getConstant(Imm, MVT::i32));
3555     }
3556
3557     if (isVREVMask(ShuffleMask, VT, 64))
3558       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3559     if (isVREVMask(ShuffleMask, VT, 32))
3560       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3561     if (isVREVMask(ShuffleMask, VT, 16))
3562       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3563
3564     // Check for Neon shuffles that modify both input vectors in place.
3565     // If both results are used, i.e., if there are two shuffles with the same
3566     // source operands and with masks corresponding to both results of one of
3567     // these operations, DAG memoization will ensure that a single node is
3568     // used for both shuffles.
3569     unsigned WhichResult;
3570     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3571       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3572                          V1, V2).getValue(WhichResult);
3573     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3574       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3575                          V1, V2).getValue(WhichResult);
3576     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3577       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3578                          V1, V2).getValue(WhichResult);
3579
3580     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3581       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3582                          V1, V1).getValue(WhichResult);
3583     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3584       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3585                          V1, V1).getValue(WhichResult);
3586     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3587       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3588                          V1, V1).getValue(WhichResult);
3589   }
3590
3591   // If the shuffle is not directly supported and it has 4 elements, use
3592   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3593   unsigned NumElts = VT.getVectorNumElements();
3594   if (NumElts == 4) {
3595     unsigned PFIndexes[4];
3596     for (unsigned i = 0; i != 4; ++i) {
3597       if (ShuffleMask[i] < 0)
3598         PFIndexes[i] = 8;
3599       else
3600         PFIndexes[i] = ShuffleMask[i];
3601     }
3602
3603     // Compute the index in the perfect shuffle table.
3604     unsigned PFTableIndex =
3605       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3606     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3607     unsigned Cost = (PFEntry >> 30);
3608
3609     if (Cost <= 4)
3610       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3611   }
3612
3613   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3614   if (EltSize >= 32) {
3615     // Do the expansion with floating-point types, since that is what the VFP
3616     // registers are defined to use, and since i64 is not legal.
3617     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3618     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3619     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3620     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3621     SmallVector<SDValue, 8> Ops;
3622     for (unsigned i = 0; i < NumElts; ++i) {
3623       if (ShuffleMask[i] < 0)
3624         Ops.push_back(DAG.getUNDEF(EltVT));
3625       else
3626         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3627                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3628                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3629                                                   MVT::i32)));
3630     }
3631     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3632     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3633   }
3634
3635   return SDValue();
3636 }
3637
3638 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3639   EVT VT = Op.getValueType();
3640   DebugLoc dl = Op.getDebugLoc();
3641   SDValue Vec = Op.getOperand(0);
3642   SDValue Lane = Op.getOperand(1);
3643   assert(VT == MVT::i32 &&
3644          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3645          "unexpected type for custom-lowering vector extract");
3646   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3647 }
3648
3649 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3650   // The only time a CONCAT_VECTORS operation can have legal types is when
3651   // two 64-bit vectors are concatenated to a 128-bit vector.
3652   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3653          "unexpected CONCAT_VECTORS");
3654   DebugLoc dl = Op.getDebugLoc();
3655   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3656   SDValue Op0 = Op.getOperand(0);
3657   SDValue Op1 = Op.getOperand(1);
3658   if (Op0.getOpcode() != ISD::UNDEF)
3659     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3660                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3661                       DAG.getIntPtrConstant(0));
3662   if (Op1.getOpcode() != ISD::UNDEF)
3663     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3664                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3665                       DAG.getIntPtrConstant(1));
3666   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3667 }
3668
3669 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3670   switch (Op.getOpcode()) {
3671   default: llvm_unreachable("Don't know how to custom lower this!");
3672   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3673   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3674   case ISD::GlobalAddress:
3675     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3676       LowerGlobalAddressELF(Op, DAG);
3677   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3678   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3679   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3680   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3681   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3682   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3683   case ISD::SINT_TO_FP:
3684   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3685   case ISD::FP_TO_SINT:
3686   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3687   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3688   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3689   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3690   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3691   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3692   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3693   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3694                                                                Subtarget);
3695   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3696   case ISD::SHL:
3697   case ISD::SRL:
3698   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3699   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3700   case ISD::SRL_PARTS:
3701   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3702   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3703   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3704   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
3705   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3706   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3707   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3708   }
3709   return SDValue();
3710 }
3711
3712 /// ReplaceNodeResults - Replace the results of node with an illegal result
3713 /// type with new values built out of custom code.
3714 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3715                                            SmallVectorImpl<SDValue>&Results,
3716                                            SelectionDAG &DAG) const {
3717   SDValue Res;
3718   switch (N->getOpcode()) {
3719   default:
3720     llvm_unreachable("Don't know how to custom expand this!");
3721     break;
3722   case ISD::BIT_CONVERT:
3723     Res = ExpandBIT_CONVERT(N, DAG);
3724     break;
3725   case ISD::SRL:
3726   case ISD::SRA:
3727     Res = LowerShift(N, DAG, Subtarget);
3728     break;
3729   }
3730   if (Res.getNode())
3731     Results.push_back(Res);
3732 }
3733
3734 //===----------------------------------------------------------------------===//
3735 //                           ARM Scheduler Hooks
3736 //===----------------------------------------------------------------------===//
3737
3738 MachineBasicBlock *
3739 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3740                                      MachineBasicBlock *BB,
3741                                      unsigned Size) const {
3742   unsigned dest    = MI->getOperand(0).getReg();
3743   unsigned ptr     = MI->getOperand(1).getReg();
3744   unsigned oldval  = MI->getOperand(2).getReg();
3745   unsigned newval  = MI->getOperand(3).getReg();
3746   unsigned scratch = BB->getParent()->getRegInfo()
3747     .createVirtualRegister(ARM::GPRRegisterClass);
3748   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3749   DebugLoc dl = MI->getDebugLoc();
3750   bool isThumb2 = Subtarget->isThumb2();
3751
3752   unsigned ldrOpc, strOpc;
3753   switch (Size) {
3754   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3755   case 1:
3756     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3757     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3758     break;
3759   case 2:
3760     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3761     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3762     break;
3763   case 4:
3764     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3765     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3766     break;
3767   }
3768
3769   MachineFunction *MF = BB->getParent();
3770   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3771   MachineFunction::iterator It = BB;
3772   ++It; // insert the new blocks after the current block
3773
3774   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3775   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3776   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3777   MF->insert(It, loop1MBB);
3778   MF->insert(It, loop2MBB);
3779   MF->insert(It, exitMBB);
3780
3781   // Transfer the remainder of BB and its successor edges to exitMBB.
3782   exitMBB->splice(exitMBB->begin(), BB,
3783                   llvm::next(MachineBasicBlock::iterator(MI)),
3784                   BB->end());
3785   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3786
3787   //  thisMBB:
3788   //   ...
3789   //   fallthrough --> loop1MBB
3790   BB->addSuccessor(loop1MBB);
3791
3792   // loop1MBB:
3793   //   ldrex dest, [ptr]
3794   //   cmp dest, oldval
3795   //   bne exitMBB
3796   BB = loop1MBB;
3797   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3798   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3799                  .addReg(dest).addReg(oldval));
3800   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3801     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3802   BB->addSuccessor(loop2MBB);
3803   BB->addSuccessor(exitMBB);
3804
3805   // loop2MBB:
3806   //   strex scratch, newval, [ptr]
3807   //   cmp scratch, #0
3808   //   bne loop1MBB
3809   BB = loop2MBB;
3810   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3811                  .addReg(ptr));
3812   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3813                  .addReg(scratch).addImm(0));
3814   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3815     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3816   BB->addSuccessor(loop1MBB);
3817   BB->addSuccessor(exitMBB);
3818
3819   //  exitMBB:
3820   //   ...
3821   BB = exitMBB;
3822
3823   MI->eraseFromParent();   // The instruction is gone now.
3824
3825   return BB;
3826 }
3827
3828 MachineBasicBlock *
3829 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3830                                     unsigned Size, unsigned BinOpcode) const {
3831   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3832   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3833
3834   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3835   MachineFunction *MF = BB->getParent();
3836   MachineFunction::iterator It = BB;
3837   ++It;
3838
3839   unsigned dest = MI->getOperand(0).getReg();
3840   unsigned ptr = MI->getOperand(1).getReg();
3841   unsigned incr = MI->getOperand(2).getReg();
3842   DebugLoc dl = MI->getDebugLoc();
3843
3844   bool isThumb2 = Subtarget->isThumb2();
3845   unsigned ldrOpc, strOpc;
3846   switch (Size) {
3847   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3848   case 1:
3849     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3850     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3851     break;
3852   case 2:
3853     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3854     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3855     break;
3856   case 4:
3857     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3858     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3859     break;
3860   }
3861
3862   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3863   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3864   MF->insert(It, loopMBB);
3865   MF->insert(It, exitMBB);
3866
3867   // Transfer the remainder of BB and its successor edges to exitMBB.
3868   exitMBB->splice(exitMBB->begin(), BB,
3869                   llvm::next(MachineBasicBlock::iterator(MI)),
3870                   BB->end());
3871   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3872
3873   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3874   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3875   unsigned scratch2 = (!BinOpcode) ? incr :
3876     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3877
3878   //  thisMBB:
3879   //   ...
3880   //   fallthrough --> loopMBB
3881   BB->addSuccessor(loopMBB);
3882
3883   //  loopMBB:
3884   //   ldrex dest, ptr
3885   //   <binop> scratch2, dest, incr
3886   //   strex scratch, scratch2, ptr
3887   //   cmp scratch, #0
3888   //   bne- loopMBB
3889   //   fallthrough --> exitMBB
3890   BB = loopMBB;
3891   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3892   if (BinOpcode) {
3893     // operand order needs to go the other way for NAND
3894     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3895       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3896                      addReg(incr).addReg(dest)).addReg(0);
3897     else
3898       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3899                      addReg(dest).addReg(incr)).addReg(0);
3900   }
3901
3902   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3903                  .addReg(ptr));
3904   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3905                  .addReg(scratch).addImm(0));
3906   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3907     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3908
3909   BB->addSuccessor(loopMBB);
3910   BB->addSuccessor(exitMBB);
3911
3912   //  exitMBB:
3913   //   ...
3914   BB = exitMBB;
3915
3916   MI->eraseFromParent();   // The instruction is gone now.
3917
3918   return BB;
3919 }
3920
3921 static
3922 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
3923   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
3924        E = MBB->succ_end(); I != E; ++I)
3925     if (*I != Succ)
3926       return *I;
3927   llvm_unreachable("Expecting a BB with two successors!");
3928 }
3929
3930 MachineBasicBlock *
3931 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3932                                                MachineBasicBlock *BB) const {
3933   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3934   DebugLoc dl = MI->getDebugLoc();
3935   bool isThumb2 = Subtarget->isThumb2();
3936   switch (MI->getOpcode()) {
3937   default:
3938     MI->dump();
3939     llvm_unreachable("Unexpected instr type to insert");
3940
3941   case ARM::ATOMIC_LOAD_ADD_I8:
3942      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3943   case ARM::ATOMIC_LOAD_ADD_I16:
3944      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3945   case ARM::ATOMIC_LOAD_ADD_I32:
3946      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3947
3948   case ARM::ATOMIC_LOAD_AND_I8:
3949      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3950   case ARM::ATOMIC_LOAD_AND_I16:
3951      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3952   case ARM::ATOMIC_LOAD_AND_I32:
3953      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3954
3955   case ARM::ATOMIC_LOAD_OR_I8:
3956      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3957   case ARM::ATOMIC_LOAD_OR_I16:
3958      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3959   case ARM::ATOMIC_LOAD_OR_I32:
3960      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3961
3962   case ARM::ATOMIC_LOAD_XOR_I8:
3963      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3964   case ARM::ATOMIC_LOAD_XOR_I16:
3965      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3966   case ARM::ATOMIC_LOAD_XOR_I32:
3967      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3968
3969   case ARM::ATOMIC_LOAD_NAND_I8:
3970      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3971   case ARM::ATOMIC_LOAD_NAND_I16:
3972      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3973   case ARM::ATOMIC_LOAD_NAND_I32:
3974      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3975
3976   case ARM::ATOMIC_LOAD_SUB_I8:
3977      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3978   case ARM::ATOMIC_LOAD_SUB_I16:
3979      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3980   case ARM::ATOMIC_LOAD_SUB_I32:
3981      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3982
3983   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3984   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3985   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3986
3987   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3988   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3989   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3990
3991   case ARM::tMOVCCr_pseudo: {
3992     // To "insert" a SELECT_CC instruction, we actually have to insert the
3993     // diamond control-flow pattern.  The incoming instruction knows the
3994     // destination vreg to set, the condition code register to branch on, the
3995     // true/false values to select between, and a branch opcode to use.
3996     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3997     MachineFunction::iterator It = BB;
3998     ++It;
3999
4000     //  thisMBB:
4001     //  ...
4002     //   TrueVal = ...
4003     //   cmpTY ccX, r1, r2
4004     //   bCC copy1MBB
4005     //   fallthrough --> copy0MBB
4006     MachineBasicBlock *thisMBB  = BB;
4007     MachineFunction *F = BB->getParent();
4008     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4009     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4010     F->insert(It, copy0MBB);
4011     F->insert(It, sinkMBB);
4012
4013     // Transfer the remainder of BB and its successor edges to sinkMBB.
4014     sinkMBB->splice(sinkMBB->begin(), BB,
4015                     llvm::next(MachineBasicBlock::iterator(MI)),
4016                     BB->end());
4017     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4018
4019     BB->addSuccessor(copy0MBB);
4020     BB->addSuccessor(sinkMBB);
4021
4022     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4023       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4024
4025     //  copy0MBB:
4026     //   %FalseValue = ...
4027     //   # fallthrough to sinkMBB
4028     BB = copy0MBB;
4029
4030     // Update machine-CFG edges
4031     BB->addSuccessor(sinkMBB);
4032
4033     //  sinkMBB:
4034     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4035     //  ...
4036     BB = sinkMBB;
4037     BuildMI(*BB, BB->begin(), dl,
4038             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4039       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4040       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4041
4042     MI->eraseFromParent();   // The pseudo instruction is gone now.
4043     return BB;
4044   }
4045
4046   case ARM::BCCi64:
4047   case ARM::BCCZi64: {
4048     // Compare both parts that make up the double comparison separately for
4049     // equality.
4050     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4051
4052     unsigned LHS1 = MI->getOperand(1).getReg();
4053     unsigned LHS2 = MI->getOperand(2).getReg();
4054     if (RHSisZero) {
4055       AddDefaultPred(BuildMI(BB, dl,
4056                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4057                      .addReg(LHS1).addImm(0));
4058       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4059         .addReg(LHS2).addImm(0)
4060         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4061     } else {
4062       unsigned RHS1 = MI->getOperand(3).getReg();
4063       unsigned RHS2 = MI->getOperand(4).getReg();
4064       AddDefaultPred(BuildMI(BB, dl,
4065                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4066                      .addReg(LHS1).addReg(RHS1));
4067       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4068         .addReg(LHS2).addReg(RHS2)
4069         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4070     }
4071
4072     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4073     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4074     if (MI->getOperand(0).getImm() == ARMCC::NE)
4075       std::swap(destMBB, exitMBB);
4076
4077     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4078       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4079     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4080       .addMBB(exitMBB);
4081
4082     MI->eraseFromParent();   // The pseudo instruction is gone now.
4083     return BB;
4084   }
4085
4086   case ARM::tANDsp:
4087   case ARM::tADDspr_:
4088   case ARM::tSUBspi_:
4089   case ARM::t2SUBrSPi_:
4090   case ARM::t2SUBrSPi12_:
4091   case ARM::t2SUBrSPs_: {
4092     MachineFunction *MF = BB->getParent();
4093     unsigned DstReg = MI->getOperand(0).getReg();
4094     unsigned SrcReg = MI->getOperand(1).getReg();
4095     bool DstIsDead = MI->getOperand(0).isDead();
4096     bool SrcIsKill = MI->getOperand(1).isKill();
4097
4098     if (SrcReg != ARM::SP) {
4099       // Copy the source to SP from virtual register.
4100       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
4101       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4102         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
4103       BuildMI(*BB, MI, dl, TII->get(CopyOpc), ARM::SP)
4104         .addReg(SrcReg, getKillRegState(SrcIsKill));
4105     }
4106
4107     unsigned OpOpc = 0;
4108     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
4109     switch (MI->getOpcode()) {
4110     default:
4111       llvm_unreachable("Unexpected pseudo instruction!");
4112     case ARM::tANDsp:
4113       OpOpc = ARM::tAND;
4114       NeedPred = true;
4115       break;
4116     case ARM::tADDspr_:
4117       OpOpc = ARM::tADDspr;
4118       break;
4119     case ARM::tSUBspi_:
4120       OpOpc = ARM::tSUBspi;
4121       break;
4122     case ARM::t2SUBrSPi_:
4123       OpOpc = ARM::t2SUBrSPi;
4124       NeedPred = true; NeedCC = true;
4125       break;
4126     case ARM::t2SUBrSPi12_:
4127       OpOpc = ARM::t2SUBrSPi12;
4128       NeedPred = true;
4129       break;
4130     case ARM::t2SUBrSPs_:
4131       OpOpc = ARM::t2SUBrSPs;
4132       NeedPred = true; NeedCC = true; NeedOp3 = true;
4133       break;
4134     }
4135     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(OpOpc), ARM::SP);
4136     if (OpOpc == ARM::tAND)
4137       AddDefaultT1CC(MIB);
4138     MIB.addReg(ARM::SP);
4139     MIB.addOperand(MI->getOperand(2));
4140     if (NeedOp3)
4141       MIB.addOperand(MI->getOperand(3));
4142     if (NeedPred)
4143       AddDefaultPred(MIB);
4144     if (NeedCC)
4145       AddDefaultCC(MIB);
4146
4147     // Copy the result from SP to virtual register.
4148     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
4149     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4150       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
4151     BuildMI(*BB, MI, dl, TII->get(CopyOpc))
4152       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
4153       .addReg(ARM::SP);
4154     MI->eraseFromParent();   // The pseudo instruction is gone now.
4155     return BB;
4156   }
4157   }
4158 }
4159
4160 //===----------------------------------------------------------------------===//
4161 //                           ARM Optimization Hooks
4162 //===----------------------------------------------------------------------===//
4163
4164 static
4165 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4166                             TargetLowering::DAGCombinerInfo &DCI) {
4167   SelectionDAG &DAG = DCI.DAG;
4168   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4169   EVT VT = N->getValueType(0);
4170   unsigned Opc = N->getOpcode();
4171   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4172   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4173   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4174   ISD::CondCode CC = ISD::SETCC_INVALID;
4175
4176   if (isSlctCC) {
4177     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4178   } else {
4179     SDValue CCOp = Slct.getOperand(0);
4180     if (CCOp.getOpcode() == ISD::SETCC)
4181       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4182   }
4183
4184   bool DoXform = false;
4185   bool InvCC = false;
4186   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4187           "Bad input!");
4188
4189   if (LHS.getOpcode() == ISD::Constant &&
4190       cast<ConstantSDNode>(LHS)->isNullValue()) {
4191     DoXform = true;
4192   } else if (CC != ISD::SETCC_INVALID &&
4193              RHS.getOpcode() == ISD::Constant &&
4194              cast<ConstantSDNode>(RHS)->isNullValue()) {
4195     std::swap(LHS, RHS);
4196     SDValue Op0 = Slct.getOperand(0);
4197     EVT OpVT = isSlctCC ? Op0.getValueType() :
4198                           Op0.getOperand(0).getValueType();
4199     bool isInt = OpVT.isInteger();
4200     CC = ISD::getSetCCInverse(CC, isInt);
4201
4202     if (!TLI.isCondCodeLegal(CC, OpVT))
4203       return SDValue();         // Inverse operator isn't legal.
4204
4205     DoXform = true;
4206     InvCC = true;
4207   }
4208
4209   if (DoXform) {
4210     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4211     if (isSlctCC)
4212       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4213                              Slct.getOperand(0), Slct.getOperand(1), CC);
4214     SDValue CCOp = Slct.getOperand(0);
4215     if (InvCC)
4216       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4217                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4218     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4219                        CCOp, OtherOp, Result);
4220   }
4221   return SDValue();
4222 }
4223
4224 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
4225 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
4226 /// called with the default operands, and if that fails, with commuted
4227 /// operands.
4228 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
4229                                          TargetLowering::DAGCombinerInfo &DCI) {
4230   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4231   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4232     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4233     if (Result.getNode()) return Result;
4234   }
4235
4236   return SDValue();
4237 }
4238
4239 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4240 ///
4241 static SDValue PerformADDCombine(SDNode *N,
4242                                  TargetLowering::DAGCombinerInfo &DCI) {
4243   SDValue N0 = N->getOperand(0);
4244   SDValue N1 = N->getOperand(1);
4245
4246   // First try with the default operand order.
4247   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
4248   if (Result.getNode())
4249     return Result;
4250
4251   // If that didn't work, try again with the operands commuted.
4252   return PerformADDCombineWithOperands(N, N1, N0, DCI);
4253 }
4254
4255 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4256 ///
4257 static SDValue PerformSUBCombine(SDNode *N,
4258                                  TargetLowering::DAGCombinerInfo &DCI) {
4259   SDValue N0 = N->getOperand(0);
4260   SDValue N1 = N->getOperand(1);
4261
4262   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4263   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4264     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4265     if (Result.getNode()) return Result;
4266   }
4267
4268   return SDValue();
4269 }
4270
4271 static SDValue PerformMULCombine(SDNode *N,
4272                                  TargetLowering::DAGCombinerInfo &DCI,
4273                                  const ARMSubtarget *Subtarget) {
4274   SelectionDAG &DAG = DCI.DAG;
4275
4276   if (Subtarget->isThumb1Only())
4277     return SDValue();
4278
4279   if (DAG.getMachineFunction().
4280       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4281     return SDValue();
4282
4283   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4284     return SDValue();
4285
4286   EVT VT = N->getValueType(0);
4287   if (VT != MVT::i32)
4288     return SDValue();
4289
4290   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4291   if (!C)
4292     return SDValue();
4293
4294   uint64_t MulAmt = C->getZExtValue();
4295   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4296   ShiftAmt = ShiftAmt & (32 - 1);
4297   SDValue V = N->getOperand(0);
4298   DebugLoc DL = N->getDebugLoc();
4299
4300   SDValue Res;
4301   MulAmt >>= ShiftAmt;
4302   if (isPowerOf2_32(MulAmt - 1)) {
4303     // (mul x, 2^N + 1) => (add (shl x, N), x)
4304     Res = DAG.getNode(ISD::ADD, DL, VT,
4305                       V, DAG.getNode(ISD::SHL, DL, VT,
4306                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4307                                                         MVT::i32)));
4308   } else if (isPowerOf2_32(MulAmt + 1)) {
4309     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4310     Res = DAG.getNode(ISD::SUB, DL, VT,
4311                       DAG.getNode(ISD::SHL, DL, VT,
4312                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4313                                                      MVT::i32)),
4314                                                      V);
4315   } else
4316     return SDValue();
4317
4318   if (ShiftAmt != 0)
4319     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4320                       DAG.getConstant(ShiftAmt, MVT::i32));
4321
4322   // Do not add new nodes to DAG combiner worklist.
4323   DCI.CombineTo(N, Res, false);
4324   return SDValue();
4325 }
4326
4327 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4328 static SDValue PerformORCombine(SDNode *N,
4329                                 TargetLowering::DAGCombinerInfo &DCI,
4330                                 const ARMSubtarget *Subtarget) {
4331   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4332   // reasonable.
4333
4334   // BFI is only available on V6T2+
4335   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4336     return SDValue();
4337
4338   SelectionDAG &DAG = DCI.DAG;
4339   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4340   DebugLoc DL = N->getDebugLoc();
4341   // 1) or (and A, mask), val => ARMbfi A, val, mask
4342   //      iff (val & mask) == val
4343   //
4344   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4345   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4346   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4347   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4348   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4349   //  (i.e., copy a bitfield value into another bitfield of the same width)
4350   if (N0.getOpcode() != ISD::AND)
4351     return SDValue();
4352
4353   EVT VT = N->getValueType(0);
4354   if (VT != MVT::i32)
4355     return SDValue();
4356
4357
4358   // The value and the mask need to be constants so we can verify this is
4359   // actually a bitfield set. If the mask is 0xffff, we can do better
4360   // via a movt instruction, so don't use BFI in that case.
4361   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4362   if (!C)
4363     return SDValue();
4364   unsigned Mask = C->getZExtValue();
4365   if (Mask == 0xffff)
4366     return SDValue();
4367   SDValue Res;
4368   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4369   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4370     unsigned Val = C->getZExtValue();
4371     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4372       return SDValue();
4373     Val >>= CountTrailingZeros_32(~Mask);
4374
4375     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4376                       DAG.getConstant(Val, MVT::i32),
4377                       DAG.getConstant(Mask, MVT::i32));
4378
4379     // Do not add new nodes to DAG combiner worklist.
4380     DCI.CombineTo(N, Res, false);
4381   } else if (N1.getOpcode() == ISD::AND) {
4382     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4383     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4384     if (!C)
4385       return SDValue();
4386     unsigned Mask2 = C->getZExtValue();
4387
4388     if (ARM::isBitFieldInvertedMask(Mask) &&
4389         ARM::isBitFieldInvertedMask(~Mask2) &&
4390         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4391       // The pack halfword instruction works better for masks that fit it,
4392       // so use that when it's available.
4393       if (Subtarget->hasT2ExtractPack() &&
4394           (Mask == 0xffff || Mask == 0xffff0000))
4395         return SDValue();
4396       // 2a
4397       unsigned lsb = CountTrailingZeros_32(Mask2);
4398       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4399                         DAG.getConstant(lsb, MVT::i32));
4400       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4401                         DAG.getConstant(Mask, MVT::i32));
4402       // Do not add new nodes to DAG combiner worklist.
4403       DCI.CombineTo(N, Res, false);
4404     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4405                ARM::isBitFieldInvertedMask(Mask2) &&
4406                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4407       // The pack halfword instruction works better for masks that fit it,
4408       // so use that when it's available.
4409       if (Subtarget->hasT2ExtractPack() &&
4410           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4411         return SDValue();
4412       // 2b
4413       unsigned lsb = CountTrailingZeros_32(Mask);
4414       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4415                         DAG.getConstant(lsb, MVT::i32));
4416       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4417                                 DAG.getConstant(Mask2, MVT::i32));
4418       // Do not add new nodes to DAG combiner worklist.
4419       DCI.CombineTo(N, Res, false);
4420     }
4421   }
4422
4423   return SDValue();
4424 }
4425
4426 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4427 /// ARMISD::VMOVRRD.
4428 static SDValue PerformVMOVRRDCombine(SDNode *N,
4429                                    TargetLowering::DAGCombinerInfo &DCI) {
4430   // fmrrd(fmdrr x, y) -> x,y
4431   SDValue InDouble = N->getOperand(0);
4432   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4433     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4434   return SDValue();
4435 }
4436
4437 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4438 /// ARMISD::VDUPLANE.
4439 static SDValue PerformVDUPLANECombine(SDNode *N,
4440                                       TargetLowering::DAGCombinerInfo &DCI) {
4441   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4442   // redundant.
4443   SDValue Op = N->getOperand(0);
4444   EVT VT = N->getValueType(0);
4445
4446   // Ignore bit_converts.
4447   while (Op.getOpcode() == ISD::BIT_CONVERT)
4448     Op = Op.getOperand(0);
4449   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4450     return SDValue();
4451
4452   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4453   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4454   // The canonical VMOV for a zero vector uses a 32-bit element size.
4455   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4456   unsigned EltBits;
4457   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4458     EltSize = 8;
4459   if (EltSize > VT.getVectorElementType().getSizeInBits())
4460     return SDValue();
4461
4462   SDValue Res = DCI.DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4463   return DCI.CombineTo(N, Res, false);
4464 }
4465
4466 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4467 /// operand of a vector shift operation, where all the elements of the
4468 /// build_vector must have the same constant integer value.
4469 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4470   // Ignore bit_converts.
4471   while (Op.getOpcode() == ISD::BIT_CONVERT)
4472     Op = Op.getOperand(0);
4473   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4474   APInt SplatBits, SplatUndef;
4475   unsigned SplatBitSize;
4476   bool HasAnyUndefs;
4477   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4478                                       HasAnyUndefs, ElementBits) ||
4479       SplatBitSize > ElementBits)
4480     return false;
4481   Cnt = SplatBits.getSExtValue();
4482   return true;
4483 }
4484
4485 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4486 /// operand of a vector shift left operation.  That value must be in the range:
4487 ///   0 <= Value < ElementBits for a left shift; or
4488 ///   0 <= Value <= ElementBits for a long left shift.
4489 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4490   assert(VT.isVector() && "vector shift count is not a vector type");
4491   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4492   if (! getVShiftImm(Op, ElementBits, Cnt))
4493     return false;
4494   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4495 }
4496
4497 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4498 /// operand of a vector shift right operation.  For a shift opcode, the value
4499 /// is positive, but for an intrinsic the value count must be negative. The
4500 /// absolute value must be in the range:
4501 ///   1 <= |Value| <= ElementBits for a right shift; or
4502 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4503 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4504                          int64_t &Cnt) {
4505   assert(VT.isVector() && "vector shift count is not a vector type");
4506   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4507   if (! getVShiftImm(Op, ElementBits, Cnt))
4508     return false;
4509   if (isIntrinsic)
4510     Cnt = -Cnt;
4511   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4512 }
4513
4514 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4515 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4516   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4517   switch (IntNo) {
4518   default:
4519     // Don't do anything for most intrinsics.
4520     break;
4521
4522   // Vector shifts: check for immediate versions and lower them.
4523   // Note: This is done during DAG combining instead of DAG legalizing because
4524   // the build_vectors for 64-bit vector element shift counts are generally
4525   // not legal, and it is hard to see their values after they get legalized to
4526   // loads from a constant pool.
4527   case Intrinsic::arm_neon_vshifts:
4528   case Intrinsic::arm_neon_vshiftu:
4529   case Intrinsic::arm_neon_vshiftls:
4530   case Intrinsic::arm_neon_vshiftlu:
4531   case Intrinsic::arm_neon_vshiftn:
4532   case Intrinsic::arm_neon_vrshifts:
4533   case Intrinsic::arm_neon_vrshiftu:
4534   case Intrinsic::arm_neon_vrshiftn:
4535   case Intrinsic::arm_neon_vqshifts:
4536   case Intrinsic::arm_neon_vqshiftu:
4537   case Intrinsic::arm_neon_vqshiftsu:
4538   case Intrinsic::arm_neon_vqshiftns:
4539   case Intrinsic::arm_neon_vqshiftnu:
4540   case Intrinsic::arm_neon_vqshiftnsu:
4541   case Intrinsic::arm_neon_vqrshiftns:
4542   case Intrinsic::arm_neon_vqrshiftnu:
4543   case Intrinsic::arm_neon_vqrshiftnsu: {
4544     EVT VT = N->getOperand(1).getValueType();
4545     int64_t Cnt;
4546     unsigned VShiftOpc = 0;
4547
4548     switch (IntNo) {
4549     case Intrinsic::arm_neon_vshifts:
4550     case Intrinsic::arm_neon_vshiftu:
4551       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4552         VShiftOpc = ARMISD::VSHL;
4553         break;
4554       }
4555       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4556         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4557                      ARMISD::VSHRs : ARMISD::VSHRu);
4558         break;
4559       }
4560       return SDValue();
4561
4562     case Intrinsic::arm_neon_vshiftls:
4563     case Intrinsic::arm_neon_vshiftlu:
4564       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4565         break;
4566       llvm_unreachable("invalid shift count for vshll intrinsic");
4567
4568     case Intrinsic::arm_neon_vrshifts:
4569     case Intrinsic::arm_neon_vrshiftu:
4570       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4571         break;
4572       return SDValue();
4573
4574     case Intrinsic::arm_neon_vqshifts:
4575     case Intrinsic::arm_neon_vqshiftu:
4576       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4577         break;
4578       return SDValue();
4579
4580     case Intrinsic::arm_neon_vqshiftsu:
4581       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4582         break;
4583       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4584
4585     case Intrinsic::arm_neon_vshiftn:
4586     case Intrinsic::arm_neon_vrshiftn:
4587     case Intrinsic::arm_neon_vqshiftns:
4588     case Intrinsic::arm_neon_vqshiftnu:
4589     case Intrinsic::arm_neon_vqshiftnsu:
4590     case Intrinsic::arm_neon_vqrshiftns:
4591     case Intrinsic::arm_neon_vqrshiftnu:
4592     case Intrinsic::arm_neon_vqrshiftnsu:
4593       // Narrowing shifts require an immediate right shift.
4594       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4595         break;
4596       llvm_unreachable("invalid shift count for narrowing vector shift "
4597                        "intrinsic");
4598
4599     default:
4600       llvm_unreachable("unhandled vector shift");
4601     }
4602
4603     switch (IntNo) {
4604     case Intrinsic::arm_neon_vshifts:
4605     case Intrinsic::arm_neon_vshiftu:
4606       // Opcode already set above.
4607       break;
4608     case Intrinsic::arm_neon_vshiftls:
4609     case Intrinsic::arm_neon_vshiftlu:
4610       if (Cnt == VT.getVectorElementType().getSizeInBits())
4611         VShiftOpc = ARMISD::VSHLLi;
4612       else
4613         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4614                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4615       break;
4616     case Intrinsic::arm_neon_vshiftn:
4617       VShiftOpc = ARMISD::VSHRN; break;
4618     case Intrinsic::arm_neon_vrshifts:
4619       VShiftOpc = ARMISD::VRSHRs; break;
4620     case Intrinsic::arm_neon_vrshiftu:
4621       VShiftOpc = ARMISD::VRSHRu; break;
4622     case Intrinsic::arm_neon_vrshiftn:
4623       VShiftOpc = ARMISD::VRSHRN; break;
4624     case Intrinsic::arm_neon_vqshifts:
4625       VShiftOpc = ARMISD::VQSHLs; break;
4626     case Intrinsic::arm_neon_vqshiftu:
4627       VShiftOpc = ARMISD::VQSHLu; break;
4628     case Intrinsic::arm_neon_vqshiftsu:
4629       VShiftOpc = ARMISD::VQSHLsu; break;
4630     case Intrinsic::arm_neon_vqshiftns:
4631       VShiftOpc = ARMISD::VQSHRNs; break;
4632     case Intrinsic::arm_neon_vqshiftnu:
4633       VShiftOpc = ARMISD::VQSHRNu; break;
4634     case Intrinsic::arm_neon_vqshiftnsu:
4635       VShiftOpc = ARMISD::VQSHRNsu; break;
4636     case Intrinsic::arm_neon_vqrshiftns:
4637       VShiftOpc = ARMISD::VQRSHRNs; break;
4638     case Intrinsic::arm_neon_vqrshiftnu:
4639       VShiftOpc = ARMISD::VQRSHRNu; break;
4640     case Intrinsic::arm_neon_vqrshiftnsu:
4641       VShiftOpc = ARMISD::VQRSHRNsu; break;
4642     }
4643
4644     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4645                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4646   }
4647
4648   case Intrinsic::arm_neon_vshiftins: {
4649     EVT VT = N->getOperand(1).getValueType();
4650     int64_t Cnt;
4651     unsigned VShiftOpc = 0;
4652
4653     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4654       VShiftOpc = ARMISD::VSLI;
4655     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4656       VShiftOpc = ARMISD::VSRI;
4657     else {
4658       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4659     }
4660
4661     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4662                        N->getOperand(1), N->getOperand(2),
4663                        DAG.getConstant(Cnt, MVT::i32));
4664   }
4665
4666   case Intrinsic::arm_neon_vqrshifts:
4667   case Intrinsic::arm_neon_vqrshiftu:
4668     // No immediate versions of these to check for.
4669     break;
4670   }
4671
4672   return SDValue();
4673 }
4674
4675 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4676 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4677 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4678 /// vector element shift counts are generally not legal, and it is hard to see
4679 /// their values after they get legalized to loads from a constant pool.
4680 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4681                                    const ARMSubtarget *ST) {
4682   EVT VT = N->getValueType(0);
4683
4684   // Nothing to be done for scalar shifts.
4685   if (! VT.isVector())
4686     return SDValue();
4687
4688   assert(ST->hasNEON() && "unexpected vector shift");
4689   int64_t Cnt;
4690
4691   switch (N->getOpcode()) {
4692   default: llvm_unreachable("unexpected shift opcode");
4693
4694   case ISD::SHL:
4695     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4696       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4697                          DAG.getConstant(Cnt, MVT::i32));
4698     break;
4699
4700   case ISD::SRA:
4701   case ISD::SRL:
4702     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4703       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4704                             ARMISD::VSHRs : ARMISD::VSHRu);
4705       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4706                          DAG.getConstant(Cnt, MVT::i32));
4707     }
4708   }
4709   return SDValue();
4710 }
4711
4712 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4713 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4714 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4715                                     const ARMSubtarget *ST) {
4716   SDValue N0 = N->getOperand(0);
4717
4718   // Check for sign- and zero-extensions of vector extract operations of 8-
4719   // and 16-bit vector elements.  NEON supports these directly.  They are
4720   // handled during DAG combining because type legalization will promote them
4721   // to 32-bit types and it is messy to recognize the operations after that.
4722   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4723     SDValue Vec = N0.getOperand(0);
4724     SDValue Lane = N0.getOperand(1);
4725     EVT VT = N->getValueType(0);
4726     EVT EltVT = N0.getValueType();
4727     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4728
4729     if (VT == MVT::i32 &&
4730         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4731         TLI.isTypeLegal(Vec.getValueType())) {
4732
4733       unsigned Opc = 0;
4734       switch (N->getOpcode()) {
4735       default: llvm_unreachable("unexpected opcode");
4736       case ISD::SIGN_EXTEND:
4737         Opc = ARMISD::VGETLANEs;
4738         break;
4739       case ISD::ZERO_EXTEND:
4740       case ISD::ANY_EXTEND:
4741         Opc = ARMISD::VGETLANEu;
4742         break;
4743       }
4744       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4745     }
4746   }
4747
4748   return SDValue();
4749 }
4750
4751 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4752 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4753 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4754                                        const ARMSubtarget *ST) {
4755   // If the target supports NEON, try to use vmax/vmin instructions for f32
4756   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4757   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4758   // a NaN; only do the transformation when it matches that behavior.
4759
4760   // For now only do this when using NEON for FP operations; if using VFP, it
4761   // is not obvious that the benefit outweighs the cost of switching to the
4762   // NEON pipeline.
4763   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4764       N->getValueType(0) != MVT::f32)
4765     return SDValue();
4766
4767   SDValue CondLHS = N->getOperand(0);
4768   SDValue CondRHS = N->getOperand(1);
4769   SDValue LHS = N->getOperand(2);
4770   SDValue RHS = N->getOperand(3);
4771   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4772
4773   unsigned Opcode = 0;
4774   bool IsReversed;
4775   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4776     IsReversed = false; // x CC y ? x : y
4777   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4778     IsReversed = true ; // x CC y ? y : x
4779   } else {
4780     return SDValue();
4781   }
4782
4783   bool IsUnordered;
4784   switch (CC) {
4785   default: break;
4786   case ISD::SETOLT:
4787   case ISD::SETOLE:
4788   case ISD::SETLT:
4789   case ISD::SETLE:
4790   case ISD::SETULT:
4791   case ISD::SETULE:
4792     // If LHS is NaN, an ordered comparison will be false and the result will
4793     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4794     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4795     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4796     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4797       break;
4798     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4799     // will return -0, so vmin can only be used for unsafe math or if one of
4800     // the operands is known to be nonzero.
4801     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4802         !UnsafeFPMath &&
4803         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4804       break;
4805     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4806     break;
4807
4808   case ISD::SETOGT:
4809   case ISD::SETOGE:
4810   case ISD::SETGT:
4811   case ISD::SETGE:
4812   case ISD::SETUGT:
4813   case ISD::SETUGE:
4814     // If LHS is NaN, an ordered comparison will be false and the result will
4815     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4816     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4817     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4818     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4819       break;
4820     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4821     // will return +0, so vmax can only be used for unsafe math or if one of
4822     // the operands is known to be nonzero.
4823     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4824         !UnsafeFPMath &&
4825         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4826       break;
4827     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4828     break;
4829   }
4830
4831   if (!Opcode)
4832     return SDValue();
4833   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4834 }
4835
4836 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4837                                              DAGCombinerInfo &DCI) const {
4838   switch (N->getOpcode()) {
4839   default: break;
4840   case ISD::ADD:        return PerformADDCombine(N, DCI);
4841   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4842   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4843   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
4844   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4845   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
4846   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4847   case ISD::SHL:
4848   case ISD::SRA:
4849   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4850   case ISD::SIGN_EXTEND:
4851   case ISD::ZERO_EXTEND:
4852   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4853   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4854   }
4855   return SDValue();
4856 }
4857
4858 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4859   if (!Subtarget->hasV6Ops())
4860     // Pre-v6 does not support unaligned mem access.
4861     return false;
4862
4863   // v6+ may or may not support unaligned mem access depending on the system
4864   // configuration.
4865   // FIXME: This is pretty conservative. Should we provide cmdline option to
4866   // control the behaviour?
4867   if (!Subtarget->isTargetDarwin())
4868     return false;
4869
4870   switch (VT.getSimpleVT().SimpleTy) {
4871   default:
4872     return false;
4873   case MVT::i8:
4874   case MVT::i16:
4875   case MVT::i32:
4876     return true;
4877   // FIXME: VLD1 etc with standard alignment is legal.
4878   }
4879 }
4880
4881 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4882   if (V < 0)
4883     return false;
4884
4885   unsigned Scale = 1;
4886   switch (VT.getSimpleVT().SimpleTy) {
4887   default: return false;
4888   case MVT::i1:
4889   case MVT::i8:
4890     // Scale == 1;
4891     break;
4892   case MVT::i16:
4893     // Scale == 2;
4894     Scale = 2;
4895     break;
4896   case MVT::i32:
4897     // Scale == 4;
4898     Scale = 4;
4899     break;
4900   }
4901
4902   if ((V & (Scale - 1)) != 0)
4903     return false;
4904   V /= Scale;
4905   return V == (V & ((1LL << 5) - 1));
4906 }
4907
4908 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4909                                       const ARMSubtarget *Subtarget) {
4910   bool isNeg = false;
4911   if (V < 0) {
4912     isNeg = true;
4913     V = - V;
4914   }
4915
4916   switch (VT.getSimpleVT().SimpleTy) {
4917   default: return false;
4918   case MVT::i1:
4919   case MVT::i8:
4920   case MVT::i16:
4921   case MVT::i32:
4922     // + imm12 or - imm8
4923     if (isNeg)
4924       return V == (V & ((1LL << 8) - 1));
4925     return V == (V & ((1LL << 12) - 1));
4926   case MVT::f32:
4927   case MVT::f64:
4928     // Same as ARM mode. FIXME: NEON?
4929     if (!Subtarget->hasVFP2())
4930       return false;
4931     if ((V & 3) != 0)
4932       return false;
4933     V >>= 2;
4934     return V == (V & ((1LL << 8) - 1));
4935   }
4936 }
4937
4938 /// isLegalAddressImmediate - Return true if the integer value can be used
4939 /// as the offset of the target addressing mode for load / store of the
4940 /// given type.
4941 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4942                                     const ARMSubtarget *Subtarget) {
4943   if (V == 0)
4944     return true;
4945
4946   if (!VT.isSimple())
4947     return false;
4948
4949   if (Subtarget->isThumb1Only())
4950     return isLegalT1AddressImmediate(V, VT);
4951   else if (Subtarget->isThumb2())
4952     return isLegalT2AddressImmediate(V, VT, Subtarget);
4953
4954   // ARM mode.
4955   if (V < 0)
4956     V = - V;
4957   switch (VT.getSimpleVT().SimpleTy) {
4958   default: return false;
4959   case MVT::i1:
4960   case MVT::i8:
4961   case MVT::i32:
4962     // +- imm12
4963     return V == (V & ((1LL << 12) - 1));
4964   case MVT::i16:
4965     // +- imm8
4966     return V == (V & ((1LL << 8) - 1));
4967   case MVT::f32:
4968   case MVT::f64:
4969     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4970       return false;
4971     if ((V & 3) != 0)
4972       return false;
4973     V >>= 2;
4974     return V == (V & ((1LL << 8) - 1));
4975   }
4976 }
4977
4978 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4979                                                       EVT VT) const {
4980   int Scale = AM.Scale;
4981   if (Scale < 0)
4982     return false;
4983
4984   switch (VT.getSimpleVT().SimpleTy) {
4985   default: return false;
4986   case MVT::i1:
4987   case MVT::i8:
4988   case MVT::i16:
4989   case MVT::i32:
4990     if (Scale == 1)
4991       return true;
4992     // r + r << imm
4993     Scale = Scale & ~1;
4994     return Scale == 2 || Scale == 4 || Scale == 8;
4995   case MVT::i64:
4996     // r + r
4997     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4998       return true;
4999     return false;
5000   case MVT::isVoid:
5001     // Note, we allow "void" uses (basically, uses that aren't loads or
5002     // stores), because arm allows folding a scale into many arithmetic
5003     // operations.  This should be made more precise and revisited later.
5004
5005     // Allow r << imm, but the imm has to be a multiple of two.
5006     if (Scale & 1) return false;
5007     return isPowerOf2_32(Scale);
5008   }
5009 }
5010
5011 /// isLegalAddressingMode - Return true if the addressing mode represented
5012 /// by AM is legal for this target, for a load/store of the specified type.
5013 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5014                                               const Type *Ty) const {
5015   EVT VT = getValueType(Ty, true);
5016   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
5017     return false;
5018
5019   // Can never fold addr of global into load/store.
5020   if (AM.BaseGV)
5021     return false;
5022
5023   switch (AM.Scale) {
5024   case 0:  // no scale reg, must be "r+i" or "r", or "i".
5025     break;
5026   case 1:
5027     if (Subtarget->isThumb1Only())
5028       return false;
5029     // FALL THROUGH.
5030   default:
5031     // ARM doesn't support any R+R*scale+imm addr modes.
5032     if (AM.BaseOffs)
5033       return false;
5034
5035     if (!VT.isSimple())
5036       return false;
5037
5038     if (Subtarget->isThumb2())
5039       return isLegalT2ScaledAddressingMode(AM, VT);
5040
5041     int Scale = AM.Scale;
5042     switch (VT.getSimpleVT().SimpleTy) {
5043     default: return false;
5044     case MVT::i1:
5045     case MVT::i8:
5046     case MVT::i32:
5047       if (Scale < 0) Scale = -Scale;
5048       if (Scale == 1)
5049         return true;
5050       // r + r << imm
5051       return isPowerOf2_32(Scale & ~1);
5052     case MVT::i16:
5053     case MVT::i64:
5054       // r + r
5055       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5056         return true;
5057       return false;
5058
5059     case MVT::isVoid:
5060       // Note, we allow "void" uses (basically, uses that aren't loads or
5061       // stores), because arm allows folding a scale into many arithmetic
5062       // operations.  This should be made more precise and revisited later.
5063
5064       // Allow r << imm, but the imm has to be a multiple of two.
5065       if (Scale & 1) return false;
5066       return isPowerOf2_32(Scale);
5067     }
5068     break;
5069   }
5070   return true;
5071 }
5072
5073 /// isLegalICmpImmediate - Return true if the specified immediate is legal
5074 /// icmp immediate, that is the target has icmp instructions which can compare
5075 /// a register against the immediate without having to materialize the
5076 /// immediate into a register.
5077 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
5078   if (!Subtarget->isThumb())
5079     return ARM_AM::getSOImmVal(Imm) != -1;
5080   if (Subtarget->isThumb2())
5081     return ARM_AM::getT2SOImmVal(Imm) != -1;
5082   return Imm >= 0 && Imm <= 255;
5083 }
5084
5085 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
5086                                       bool isSEXTLoad, SDValue &Base,
5087                                       SDValue &Offset, bool &isInc,
5088                                       SelectionDAG &DAG) {
5089   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5090     return false;
5091
5092   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
5093     // AddressingMode 3
5094     Base = Ptr->getOperand(0);
5095     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5096       int RHSC = (int)RHS->getZExtValue();
5097       if (RHSC < 0 && RHSC > -256) {
5098         assert(Ptr->getOpcode() == ISD::ADD);
5099         isInc = false;
5100         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5101         return true;
5102       }
5103     }
5104     isInc = (Ptr->getOpcode() == ISD::ADD);
5105     Offset = Ptr->getOperand(1);
5106     return true;
5107   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5108     // AddressingMode 2
5109     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5110       int RHSC = (int)RHS->getZExtValue();
5111       if (RHSC < 0 && RHSC > -0x1000) {
5112         assert(Ptr->getOpcode() == ISD::ADD);
5113         isInc = false;
5114         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5115         Base = Ptr->getOperand(0);
5116         return true;
5117       }
5118     }
5119
5120     if (Ptr->getOpcode() == ISD::ADD) {
5121       isInc = true;
5122       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5123       if (ShOpcVal != ARM_AM::no_shift) {
5124         Base = Ptr->getOperand(1);
5125         Offset = Ptr->getOperand(0);
5126       } else {
5127         Base = Ptr->getOperand(0);
5128         Offset = Ptr->getOperand(1);
5129       }
5130       return true;
5131     }
5132
5133     isInc = (Ptr->getOpcode() == ISD::ADD);
5134     Base = Ptr->getOperand(0);
5135     Offset = Ptr->getOperand(1);
5136     return true;
5137   }
5138
5139   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5140   return false;
5141 }
5142
5143 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5144                                      bool isSEXTLoad, SDValue &Base,
5145                                      SDValue &Offset, bool &isInc,
5146                                      SelectionDAG &DAG) {
5147   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5148     return false;
5149
5150   Base = Ptr->getOperand(0);
5151   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5152     int RHSC = (int)RHS->getZExtValue();
5153     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5154       assert(Ptr->getOpcode() == ISD::ADD);
5155       isInc = false;
5156       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5157       return true;
5158     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5159       isInc = Ptr->getOpcode() == ISD::ADD;
5160       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5161       return true;
5162     }
5163   }
5164
5165   return false;
5166 }
5167
5168 /// getPreIndexedAddressParts - returns true by value, base pointer and
5169 /// offset pointer and addressing mode by reference if the node's address
5170 /// can be legally represented as pre-indexed load / store address.
5171 bool
5172 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5173                                              SDValue &Offset,
5174                                              ISD::MemIndexedMode &AM,
5175                                              SelectionDAG &DAG) const {
5176   if (Subtarget->isThumb1Only())
5177     return false;
5178
5179   EVT VT;
5180   SDValue Ptr;
5181   bool isSEXTLoad = false;
5182   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5183     Ptr = LD->getBasePtr();
5184     VT  = LD->getMemoryVT();
5185     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5186   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5187     Ptr = ST->getBasePtr();
5188     VT  = ST->getMemoryVT();
5189   } else
5190     return false;
5191
5192   bool isInc;
5193   bool isLegal = false;
5194   if (Subtarget->isThumb2())
5195     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5196                                        Offset, isInc, DAG);
5197   else
5198     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5199                                         Offset, isInc, DAG);
5200   if (!isLegal)
5201     return false;
5202
5203   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5204   return true;
5205 }
5206
5207 /// getPostIndexedAddressParts - returns true by value, base pointer and
5208 /// offset pointer and addressing mode by reference if this node can be
5209 /// combined with a load / store to form a post-indexed load / store.
5210 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5211                                                    SDValue &Base,
5212                                                    SDValue &Offset,
5213                                                    ISD::MemIndexedMode &AM,
5214                                                    SelectionDAG &DAG) const {
5215   if (Subtarget->isThumb1Only())
5216     return false;
5217
5218   EVT VT;
5219   SDValue Ptr;
5220   bool isSEXTLoad = false;
5221   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5222     VT  = LD->getMemoryVT();
5223     Ptr = LD->getBasePtr();
5224     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5225   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5226     VT  = ST->getMemoryVT();
5227     Ptr = ST->getBasePtr();
5228   } else
5229     return false;
5230
5231   bool isInc;
5232   bool isLegal = false;
5233   if (Subtarget->isThumb2())
5234     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5235                                        isInc, DAG);
5236   else
5237     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5238                                         isInc, DAG);
5239   if (!isLegal)
5240     return false;
5241
5242   if (Ptr != Base) {
5243     // Swap base ptr and offset to catch more post-index load / store when
5244     // it's legal. In Thumb2 mode, offset must be an immediate.
5245     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5246         !Subtarget->isThumb2())
5247       std::swap(Base, Offset);
5248
5249     // Post-indexed load / store update the base pointer.
5250     if (Ptr != Base)
5251       return false;
5252   }
5253
5254   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5255   return true;
5256 }
5257
5258 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5259                                                        const APInt &Mask,
5260                                                        APInt &KnownZero,
5261                                                        APInt &KnownOne,
5262                                                        const SelectionDAG &DAG,
5263                                                        unsigned Depth) const {
5264   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5265   switch (Op.getOpcode()) {
5266   default: break;
5267   case ARMISD::CMOV: {
5268     // Bits are known zero/one if known on the LHS and RHS.
5269     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5270     if (KnownZero == 0 && KnownOne == 0) return;
5271
5272     APInt KnownZeroRHS, KnownOneRHS;
5273     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5274                           KnownZeroRHS, KnownOneRHS, Depth+1);
5275     KnownZero &= KnownZeroRHS;
5276     KnownOne  &= KnownOneRHS;
5277     return;
5278   }
5279   }
5280 }
5281
5282 //===----------------------------------------------------------------------===//
5283 //                           ARM Inline Assembly Support
5284 //===----------------------------------------------------------------------===//
5285
5286 /// getConstraintType - Given a constraint letter, return the type of
5287 /// constraint it is for this target.
5288 ARMTargetLowering::ConstraintType
5289 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5290   if (Constraint.size() == 1) {
5291     switch (Constraint[0]) {
5292     default:  break;
5293     case 'l': return C_RegisterClass;
5294     case 'w': return C_RegisterClass;
5295     }
5296   }
5297   return TargetLowering::getConstraintType(Constraint);
5298 }
5299
5300 std::pair<unsigned, const TargetRegisterClass*>
5301 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5302                                                 EVT VT) const {
5303   if (Constraint.size() == 1) {
5304     // GCC ARM Constraint Letters
5305     switch (Constraint[0]) {
5306     case 'l':
5307       if (Subtarget->isThumb())
5308         return std::make_pair(0U, ARM::tGPRRegisterClass);
5309       else
5310         return std::make_pair(0U, ARM::GPRRegisterClass);
5311     case 'r':
5312       return std::make_pair(0U, ARM::GPRRegisterClass);
5313     case 'w':
5314       if (VT == MVT::f32)
5315         return std::make_pair(0U, ARM::SPRRegisterClass);
5316       if (VT.getSizeInBits() == 64)
5317         return std::make_pair(0U, ARM::DPRRegisterClass);
5318       if (VT.getSizeInBits() == 128)
5319         return std::make_pair(0U, ARM::QPRRegisterClass);
5320       break;
5321     }
5322   }
5323   if (StringRef("{cc}").equals_lower(Constraint))
5324     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5325
5326   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5327 }
5328
5329 std::vector<unsigned> ARMTargetLowering::
5330 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5331                                   EVT VT) const {
5332   if (Constraint.size() != 1)
5333     return std::vector<unsigned>();
5334
5335   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5336   default: break;
5337   case 'l':
5338     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5339                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5340                                  0);
5341   case 'r':
5342     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5343                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5344                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5345                                  ARM::R12, ARM::LR, 0);
5346   case 'w':
5347     if (VT == MVT::f32)
5348       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5349                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5350                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5351                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5352                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5353                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5354                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5355                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5356     if (VT.getSizeInBits() == 64)
5357       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5358                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5359                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5360                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5361     if (VT.getSizeInBits() == 128)
5362       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5363                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5364       break;
5365   }
5366
5367   return std::vector<unsigned>();
5368 }
5369
5370 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5371 /// vector.  If it is invalid, don't add anything to Ops.
5372 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5373                                                      char Constraint,
5374                                                      std::vector<SDValue>&Ops,
5375                                                      SelectionDAG &DAG) const {
5376   SDValue Result(0, 0);
5377
5378   switch (Constraint) {
5379   default: break;
5380   case 'I': case 'J': case 'K': case 'L':
5381   case 'M': case 'N': case 'O':
5382     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5383     if (!C)
5384       return;
5385
5386     int64_t CVal64 = C->getSExtValue();
5387     int CVal = (int) CVal64;
5388     // None of these constraints allow values larger than 32 bits.  Check
5389     // that the value fits in an int.
5390     if (CVal != CVal64)
5391       return;
5392
5393     switch (Constraint) {
5394       case 'I':
5395         if (Subtarget->isThumb1Only()) {
5396           // This must be a constant between 0 and 255, for ADD
5397           // immediates.
5398           if (CVal >= 0 && CVal <= 255)
5399             break;
5400         } else if (Subtarget->isThumb2()) {
5401           // A constant that can be used as an immediate value in a
5402           // data-processing instruction.
5403           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5404             break;
5405         } else {
5406           // A constant that can be used as an immediate value in a
5407           // data-processing instruction.
5408           if (ARM_AM::getSOImmVal(CVal) != -1)
5409             break;
5410         }
5411         return;
5412
5413       case 'J':
5414         if (Subtarget->isThumb()) {  // FIXME thumb2
5415           // This must be a constant between -255 and -1, for negated ADD
5416           // immediates. This can be used in GCC with an "n" modifier that
5417           // prints the negated value, for use with SUB instructions. It is
5418           // not useful otherwise but is implemented for compatibility.
5419           if (CVal >= -255 && CVal <= -1)
5420             break;
5421         } else {
5422           // This must be a constant between -4095 and 4095. It is not clear
5423           // what this constraint is intended for. Implemented for
5424           // compatibility with GCC.
5425           if (CVal >= -4095 && CVal <= 4095)
5426             break;
5427         }
5428         return;
5429
5430       case 'K':
5431         if (Subtarget->isThumb1Only()) {
5432           // A 32-bit value where only one byte has a nonzero value. Exclude
5433           // zero to match GCC. This constraint is used by GCC internally for
5434           // constants that can be loaded with a move/shift combination.
5435           // It is not useful otherwise but is implemented for compatibility.
5436           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5437             break;
5438         } else if (Subtarget->isThumb2()) {
5439           // A constant whose bitwise inverse can be used as an immediate
5440           // value in a data-processing instruction. This can be used in GCC
5441           // with a "B" modifier that prints the inverted value, for use with
5442           // BIC and MVN instructions. It is not useful otherwise but is
5443           // implemented for compatibility.
5444           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5445             break;
5446         } else {
5447           // A constant whose bitwise inverse can be used as an immediate
5448           // value in a data-processing instruction. This can be used in GCC
5449           // with a "B" modifier that prints the inverted value, for use with
5450           // BIC and MVN instructions. It is not useful otherwise but is
5451           // implemented for compatibility.
5452           if (ARM_AM::getSOImmVal(~CVal) != -1)
5453             break;
5454         }
5455         return;
5456
5457       case 'L':
5458         if (Subtarget->isThumb1Only()) {
5459           // This must be a constant between -7 and 7,
5460           // for 3-operand ADD/SUB immediate instructions.
5461           if (CVal >= -7 && CVal < 7)
5462             break;
5463         } else if (Subtarget->isThumb2()) {
5464           // A constant whose negation can be used as an immediate value in a
5465           // data-processing instruction. This can be used in GCC with an "n"
5466           // modifier that prints the negated value, for use with SUB
5467           // instructions. It is not useful otherwise but is implemented for
5468           // compatibility.
5469           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5470             break;
5471         } else {
5472           // A constant whose negation can be used as an immediate value in a
5473           // data-processing instruction. This can be used in GCC with an "n"
5474           // modifier that prints the negated value, for use with SUB
5475           // instructions. It is not useful otherwise but is implemented for
5476           // compatibility.
5477           if (ARM_AM::getSOImmVal(-CVal) != -1)
5478             break;
5479         }
5480         return;
5481
5482       case 'M':
5483         if (Subtarget->isThumb()) { // FIXME thumb2
5484           // This must be a multiple of 4 between 0 and 1020, for
5485           // ADD sp + immediate.
5486           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5487             break;
5488         } else {
5489           // A power of two or a constant between 0 and 32.  This is used in
5490           // GCC for the shift amount on shifted register operands, but it is
5491           // useful in general for any shift amounts.
5492           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5493             break;
5494         }
5495         return;
5496
5497       case 'N':
5498         if (Subtarget->isThumb()) {  // FIXME thumb2
5499           // This must be a constant between 0 and 31, for shift amounts.
5500           if (CVal >= 0 && CVal <= 31)
5501             break;
5502         }
5503         return;
5504
5505       case 'O':
5506         if (Subtarget->isThumb()) {  // FIXME thumb2
5507           // This must be a multiple of 4 between -508 and 508, for
5508           // ADD/SUB sp = sp + immediate.
5509           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5510             break;
5511         }
5512         return;
5513     }
5514     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5515     break;
5516   }
5517
5518   if (Result.getNode()) {
5519     Ops.push_back(Result);
5520     return;
5521   }
5522   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5523 }
5524
5525 bool
5526 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5527   // The ARM target isn't yet aware of offsets.
5528   return false;
5529 }
5530
5531 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5532   APInt Imm = FPImm.bitcastToAPInt();
5533   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5534   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5535   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5536
5537   // We can handle 4 bits of mantissa.
5538   // mantissa = (16+UInt(e:f:g:h))/16.
5539   if (Mantissa & 0x7ffff)
5540     return -1;
5541   Mantissa >>= 19;
5542   if ((Mantissa & 0xf) != Mantissa)
5543     return -1;
5544
5545   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5546   if (Exp < -3 || Exp > 4)
5547     return -1;
5548   Exp = ((Exp+3) & 0x7) ^ 4;
5549
5550   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5551 }
5552
5553 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5554   APInt Imm = FPImm.bitcastToAPInt();
5555   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5556   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5557   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5558
5559   // We can handle 4 bits of mantissa.
5560   // mantissa = (16+UInt(e:f:g:h))/16.
5561   if (Mantissa & 0xffffffffffffLL)
5562     return -1;
5563   Mantissa >>= 48;
5564   if ((Mantissa & 0xf) != Mantissa)
5565     return -1;
5566
5567   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5568   if (Exp < -3 || Exp > 4)
5569     return -1;
5570   Exp = ((Exp+3) & 0x7) ^ 4;
5571
5572   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5573 }
5574
5575 bool ARM::isBitFieldInvertedMask(unsigned v) {
5576   if (v == 0xffffffff)
5577     return 0;
5578   // there can be 1's on either or both "outsides", all the "inside"
5579   // bits must be 0's
5580   unsigned int lsb = 0, msb = 31;
5581   while (v & (1 << msb)) --msb;
5582   while (v & (1 << lsb)) ++lsb;
5583   for (unsigned int i = lsb; i <= msb; ++i) {
5584     if (v & (1 << i))
5585       return 0;
5586   }
5587   return 1;
5588 }
5589
5590 /// isFPImmLegal - Returns true if the target can instruction select the
5591 /// specified FP immediate natively. If false, the legalizer will
5592 /// materialize the FP immediate as a load from a constant pool.
5593 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5594   if (!Subtarget->hasVFP3())
5595     return false;
5596   if (VT == MVT::f32)
5597     return ARM::getVFPf32Imm(Imm) != -1;
5598   if (VT == MVT::f64)
5599     return ARM::getVFPf64Imm(Imm) != -1;
5600   return false;
5601 }