lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMPerfectShuffle.h"
  21 #include "ARMRegisterInfo.h"
  22 #include "ARMSubtarget.h"
  23 #include "ARMTargetMachine.h"
  24 #include "ARMTargetObjectFile.h"
  25 #include "llvm/CallingConv.h"
  26 #include "llvm/Constants.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/GlobalValue.h"
  29 #include "llvm/Instruction.h"
  30 #include "llvm/Intrinsics.h"
  31 #include "llvm/Type.h"
  32 #include "llvm/CodeGen/CallingConvLower.h"
  33 #include "llvm/CodeGen/MachineBasicBlock.h"
  34 #include "llvm/CodeGen/MachineFrameInfo.h"
  35 #include "llvm/CodeGen/MachineFunction.h"
  36 #include "llvm/CodeGen/MachineInstrBuilder.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/CodeGen/SelectionDAG.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/VectorExtras.h"
  42 #include "llvm/Support/ErrorHandling.h"
  43 #include "llvm/Support/MathExtras.h"
  44 #include <sstream>
  45 using namespace llvm;
  46
  47 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  48                                    CCValAssign::LocInfo &LocInfo,
  49                                    ISD::ArgFlagsTy &ArgFlags,
  50                                    CCState &State);
  51 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  52                                     CCValAssign::LocInfo &LocInfo,
  53                                     ISD::ArgFlagsTy &ArgFlags,
  54                                     CCState &State);
  55 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  56                                       CCValAssign::LocInfo &LocInfo,
  57                                       ISD::ArgFlagsTy &ArgFlags,
  58                                       CCState &State);
  59 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  60                                        CCValAssign::LocInfo &LocInfo,
  61                                        ISD::ArgFlagsTy &ArgFlags,
  62                                        CCState &State);
  63
  64 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  65                                        EVT PromotedBitwiseVT) {
  66   if (VT != PromotedLdStVT) {
  67     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  68     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  69                        PromotedLdStVT.getSimpleVT());
  70
  71     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  72     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  73                        PromotedLdStVT.getSimpleVT());
  74   }
  75
  76   EVT ElemTy = VT.getVectorElementType();
  77   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  78     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  79   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
  80     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  81   if (ElemTy != MVT::i32) {
  82     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
  83     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
  84     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
  85     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
  86   }
  87   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  88   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  89   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Custom);
  90   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
  91   if (VT.isInteger()) {
  92     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
  93     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
  94     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
  95   }
  96
  97   // Promote all bit-wise operations.
  98   if (VT.isInteger() && VT != PromotedBitwiseVT) {
  99     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 101                        PromotedBitwiseVT.getSimpleVT());
 102     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 103     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 104                        PromotedBitwiseVT.getSimpleVT());
 105     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 106     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 107                        PromotedBitwiseVT.getSimpleVT());
 108   }
 109
 110   // Neon does not support vector divide/remainder operations.
 111   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 112   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 113   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 114   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 115   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 116   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 117 }
 118
 119 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 120   addRegisterClass(VT, ARM::DPRRegisterClass);
 121   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 122 }
 123
 124 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 125   addRegisterClass(VT, ARM::QPRRegisterClass);
 126   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 127 }
 128
 129 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 130   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 131     return new TargetLoweringObjectFileMachO();
 132   return new ARMElfTargetObjectFile();
 133 }
 134
 135 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 136     : TargetLowering(TM, createTLOF(TM)) {
 137   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 138
 139   if (Subtarget->isTargetDarwin()) {
 140     // Uses VFP for Thumb libfuncs if available.
 141     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 142       // Single-precision floating-point arithmetic.
 143       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 144       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 145       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 146       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 147
 148       // Double-precision floating-point arithmetic.
 149       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 150       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 151       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 152       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 153
 154       // Single-precision comparisons.
 155       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 156       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 157       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 158       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 159       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 160       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 161       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 162       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 163
 164       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 165       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 166       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 167       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 168       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 169       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 170       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 171       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 172
 173       // Double-precision comparisons.
 174       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 175       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 176       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 177       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 178       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 179       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 180       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 181       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 182
 183       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 184       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 185       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 186       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 187       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 188       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 189       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 190       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 191
 192       // Floating-point to integer conversions.
 193       // i64 conversions are done via library routines even when generating VFP
 194       // instructions, so use the same ones.
 195       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 196       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 197       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 198       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 199
 200       // Conversions between floating types.
 201       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 202       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 203
 204       // Integer to floating-point conversions.
 205       // i64 conversions are done via library routines even when generating VFP
 206       // instructions, so use the same ones.
 207       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 208       // e.g., __floatunsidf vs. __floatunssidfvfp.
 209       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 210       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 211       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 212       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 213     }
 214   }
 215
 216   // These libcalls are not available in 32-bit.
 217   setLibcallName(RTLIB::SHL_I128, 0);
 218   setLibcallName(RTLIB::SRL_I128, 0);
 219   setLibcallName(RTLIB::SRA_I128, 0);
 220
 221   // Libcalls should use the AAPCS base standard ABI, even if hard float
 222   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 223   if (Subtarget->isAAPCS_ABI()) {
 224     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 225       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 226                             CallingConv::ARM_AAPCS);
 227     }
 228   }
 229
 230   if (Subtarget->isThumb1Only())
 231     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 232   else
 233     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 234   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 235     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 236     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 237
 238     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 239   }
 240
 241   if (Subtarget->hasNEON()) {
 242     addDRTypeForNEON(MVT::v2f32);
 243     addDRTypeForNEON(MVT::v8i8);
 244     addDRTypeForNEON(MVT::v4i16);
 245     addDRTypeForNEON(MVT::v2i32);
 246     addDRTypeForNEON(MVT::v1i64);
 247
 248     addQRTypeForNEON(MVT::v4f32);
 249     addQRTypeForNEON(MVT::v2f64);
 250     addQRTypeForNEON(MVT::v16i8);
 251     addQRTypeForNEON(MVT::v8i16);
 252     addQRTypeForNEON(MVT::v4i32);
 253     addQRTypeForNEON(MVT::v2i64);
 254
 255     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 256     // neither Neon nor VFP support any arithmetic operations on it.
 257     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 258     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 259     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 260     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 261     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 262     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 263     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 264     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 265     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 266     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 267     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 268     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 269     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 270     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 271     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 272     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 273     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 274     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 275     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 276     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 277     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 278     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 279     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 280     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 281
 282     // Neon does not support some operations on v1i64 and v2i64 types.
 283     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 284     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 285     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 286     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 287
 288     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 289     setTargetDAGCombine(ISD::SHL);
 290     setTargetDAGCombine(ISD::SRL);
 291     setTargetDAGCombine(ISD::SRA);
 292     setTargetDAGCombine(ISD::SIGN_EXTEND);
 293     setTargetDAGCombine(ISD::ZERO_EXTEND);
 294     setTargetDAGCombine(ISD::ANY_EXTEND);
 295   }
 296
 297   computeRegisterProperties();
 298
 299   // ARM does not have f32 extending load.
 300   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 301
 302   // ARM does not have i1 sign extending load.
 303   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 304
 305   // ARM supports all 4 flavors of integer indexed load / store.
 306   if (!Subtarget->isThumb1Only()) {
 307     for (unsigned im = (unsigned)ISD::PRE_INC;
 308          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 309       setIndexedLoadAction(im,  MVT::i1,  Legal);
 310       setIndexedLoadAction(im,  MVT::i8,  Legal);
 311       setIndexedLoadAction(im,  MVT::i16, Legal);
 312       setIndexedLoadAction(im,  MVT::i32, Legal);
 313       setIndexedStoreAction(im, MVT::i1,  Legal);
 314       setIndexedStoreAction(im, MVT::i8,  Legal);
 315       setIndexedStoreAction(im, MVT::i16, Legal);
 316       setIndexedStoreAction(im, MVT::i32, Legal);
 317     }
 318   }
 319
 320   // i64 operation support.
 321   if (Subtarget->isThumb1Only()) {
 322     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 323     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 324     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 325     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 326     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 327   } else {
 328     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 329     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 330     if (!Subtarget->hasV6Ops())
 331       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 332   }
 333   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 334   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 335   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 336   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 337   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 338
 339   // ARM does not have ROTL.
 340   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 341   setOperationAction(ISD::CTTZ,  MVT::i32, Expand);
 342   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 343   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 344     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 345
 346   // Only ARMv6 has BSWAP.
 347   if (!Subtarget->hasV6Ops())
 348     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 349
 350   // These are expanded into libcalls.
 351   setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 352   setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 353   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 354   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 355   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 356   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 357
 358   // Support label based line numbers.
 359   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 360   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 361
 362   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 363   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 364   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 365   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 366   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 367
 368   // Use the default implementation.
 369   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 370   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 371   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 372   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 373   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 374   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 375   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 376   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 377   // doesn't yet know how to not do that for SjLj.
 378   setExceptionSelectorRegister(ARM::R0);
 379   if (Subtarget->isThumb())
 380     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 381   else
 382     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 383   setOperationAction(ISD::MEMBARRIER,         MVT::Other, Expand);
 384
 385   if (!Subtarget->hasV6Ops() && !Subtarget->isThumb2()) {
 386     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 387     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 388   }
 389   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 390
 391   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 392     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR iff target supports vfp2.
 393     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 394
 395   // We want to custom lower some of our intrinsics.
 396   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 397
 398   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 399   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 400   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 401   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 402   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 403   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 404   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 405   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 406   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 407
 408   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 409   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 410   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 411   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 412   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 413
 414   // We don't support sin/cos/fmod/copysign/pow
 415   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 416   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 417   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 418   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 419   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 420   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 421   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 422     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 423     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 424   }
 425   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 426   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 427
 428   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 429   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 430     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 431     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 432     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 433     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 434   }
 435
 436   // We have target-specific dag combine patterns for the following nodes:
 437   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 438   setTargetDAGCombine(ISD::ADD);
 439   setTargetDAGCombine(ISD::SUB);
 440
 441   setStackPointerRegisterToSaveRestore(ARM::SP);
 442   setSchedulingPreference(SchedulingForRegPressure);
 443
 444   // FIXME: If-converter should use instruction latency to determine
 445   // profitability rather than relying on fixed limits.
 446   if (Subtarget->getCPUString() == "generic") {
 447     // Generic (and overly aggressive) if-conversion limits.
 448     setIfCvtBlockSizeLimit(10);
 449     setIfCvtDupBlockSizeLimit(2);
 450   } else if (Subtarget->hasV6Ops()) {
 451     setIfCvtBlockSizeLimit(2);
 452     setIfCvtDupBlockSizeLimit(1);
 453   } else {
 454     setIfCvtBlockSizeLimit(3);
 455     setIfCvtDupBlockSizeLimit(2);
 456   }
 457
 458   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 459   // Do not enable CodePlacementOpt for now: it currently runs after the
 460   // ARMConstantIslandPass and messes up branch relaxation and placement
 461   // of constant islands.
 462   // benefitFromCodePlacementOpt = true;
 463 }
 464
 465 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 466   switch (Opcode) {
 467   default: return 0;
 468   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 469   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 470   case ARMISD::CALL:          return "ARMISD::CALL";
 471   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 472   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 473   case ARMISD::tCALL:         return "ARMISD::tCALL";
 474   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 475   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 476   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 477   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 478   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 479   case ARMISD::CMP:           return "ARMISD::CMP";
 480   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 481   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 482   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 483   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 484   case ARMISD::CMOV:          return "ARMISD::CMOV";
 485   case ARMISD::CNEG:          return "ARMISD::CNEG";
 486
 487   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 488   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 489   case ARMISD::SITOF:         return "ARMISD::SITOF";
 490   case ARMISD::UITOF:         return "ARMISD::UITOF";
 491
 492   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 493   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 494   case ARMISD::RRX:           return "ARMISD::RRX";
 495
 496   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 497   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 498
 499   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 500   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 501
 502   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 503
 504   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 505
 506   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 507   case ARMISD::VCGE:          return "ARMISD::VCGE";
 508   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 509   case ARMISD::VCGT:          return "ARMISD::VCGT";
 510   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 511   case ARMISD::VTST:          return "ARMISD::VTST";
 512
 513   case ARMISD::VSHL:          return "ARMISD::VSHL";
 514   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 515   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 516   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 517   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 518   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 519   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 520   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 521   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 522   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 523   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 524   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 525   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 526   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 527   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 528   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 529   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 530   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 531   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 532   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 533   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 534   case ARMISD::VDUP:          return "ARMISD::VDUP";
 535   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 536   case ARMISD::VEXT:          return "ARMISD::VEXT";
 537   case ARMISD::VREV64:        return "ARMISD::VREV64";
 538   case ARMISD::VREV32:        return "ARMISD::VREV32";
 539   case ARMISD::VREV16:        return "ARMISD::VREV16";
 540   case ARMISD::VZIP:          return "ARMISD::VZIP";
 541   case ARMISD::VUZP:          return "ARMISD::VUZP";
 542   case ARMISD::VTRN:          return "ARMISD::VTRN";
 543   }
 544 }
 545
 546 /// getFunctionAlignment - Return the Log2 alignment of this function.
 547 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 548   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 0 : 1;
 549 }
 550
 551 //===----------------------------------------------------------------------===//
 552 // Lowering Code
 553 //===----------------------------------------------------------------------===//
 554
 555 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 556 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 557   switch (CC) {
 558   default: llvm_unreachable("Unknown condition code!");
 559   case ISD::SETNE:  return ARMCC::NE;
 560   case ISD::SETEQ:  return ARMCC::EQ;
 561   case ISD::SETGT:  return ARMCC::GT;
 562   case ISD::SETGE:  return ARMCC::GE;
 563   case ISD::SETLT:  return ARMCC::LT;
 564   case ISD::SETLE:  return ARMCC::LE;
 565   case ISD::SETUGT: return ARMCC::HI;
 566   case ISD::SETUGE: return ARMCC::HS;
 567   case ISD::SETULT: return ARMCC::LO;
 568   case ISD::SETULE: return ARMCC::LS;
 569   }
 570 }
 571
 572 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 573 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 574                         ARMCC::CondCodes &CondCode2) {
 575   CondCode2 = ARMCC::AL;
 576   switch (CC) {
 577   default: llvm_unreachable("Unknown FP condition!");
 578   case ISD::SETEQ:
 579   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 580   case ISD::SETGT:
 581   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 582   case ISD::SETGE:
 583   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 584   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 585   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 586   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 587   case ISD::SETO:   CondCode = ARMCC::VC; break;
 588   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 589   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 590   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 591   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 592   case ISD::SETLT:
 593   case ISD::SETULT: CondCode = ARMCC::LT; break;
 594   case ISD::SETLE:
 595   case ISD::SETULE: CondCode = ARMCC::LE; break;
 596   case ISD::SETNE:
 597   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 598   }
 599 }
 600
 601 //===----------------------------------------------------------------------===//
 602 //                      Calling Convention Implementation
 603 //===----------------------------------------------------------------------===//
 604
 605 #include "ARMGenCallingConv.inc"
 606
 607 // APCS f64 is in register pairs, possibly split to stack
 608 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 609                           CCValAssign::LocInfo &LocInfo,
 610                           CCState &State, bool CanFail) {
 611   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 612
 613   // Try to get the first register.
 614   if (unsigned Reg = State.AllocateReg(RegList, 4))
 615     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 616   else {
 617     // For the 2nd half of a v2f64, do not fail.
 618     if (CanFail)
 619       return false;
 620
 621     // Put the whole thing on the stack.
 622     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 623                                            State.AllocateStack(8, 4),
 624                                            LocVT, LocInfo));
 625     return true;
 626   }
 627
 628   // Try to get the second register.
 629   if (unsigned Reg = State.AllocateReg(RegList, 4))
 630     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 631   else
 632     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 633                                            State.AllocateStack(4, 4),
 634                                            LocVT, LocInfo));
 635   return true;
 636 }
 637
 638 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 639                                    CCValAssign::LocInfo &LocInfo,
 640                                    ISD::ArgFlagsTy &ArgFlags,
 641                                    CCState &State) {
 642   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 643     return false;
 644   if (LocVT == MVT::v2f64 &&
 645       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 646     return false;
 647   return true;  // we handled it
 648 }
 649
 650 // AAPCS f64 is in aligned register pairs
 651 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 652                            CCValAssign::LocInfo &LocInfo,
 653                            CCState &State, bool CanFail) {
 654   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 655   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 656
 657   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 658   if (Reg == 0) {
 659     // For the 2nd half of a v2f64, do not just fail.
 660     if (CanFail)
 661       return false;
 662
 663     // Put the whole thing on the stack.
 664     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 665                                            State.AllocateStack(8, 8),
 666                                            LocVT, LocInfo));
 667     return true;
 668   }
 669
 670   unsigned i;
 671   for (i = 0; i < 2; ++i)
 672     if (HiRegList[i] == Reg)
 673       break;
 674
 675   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 676   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 677                                          LocVT, LocInfo));
 678   return true;
 679 }
 680
 681 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 682                                     CCValAssign::LocInfo &LocInfo,
 683                                     ISD::ArgFlagsTy &ArgFlags,
 684                                     CCState &State) {
 685   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 686     return false;
 687   if (LocVT == MVT::v2f64 &&
 688       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 689     return false;
 690   return true;  // we handled it
 691 }
 692
 693 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 694                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 695   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 696   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 697
 698   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 699   if (Reg == 0)
 700     return false; // we didn't handle it
 701
 702   unsigned i;
 703   for (i = 0; i < 2; ++i)
 704     if (HiRegList[i] == Reg)
 705       break;
 706
 707   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 708   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 709                                          LocVT, LocInfo));
 710   return true;
 711 }
 712
 713 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 714                                       CCValAssign::LocInfo &LocInfo,
 715                                       ISD::ArgFlagsTy &ArgFlags,
 716                                       CCState &State) {
 717   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 718     return false;
 719   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 720     return false;
 721   return true;  // we handled it
 722 }
 723
 724 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 725                                        CCValAssign::LocInfo &LocInfo,
 726                                        ISD::ArgFlagsTy &ArgFlags,
 727                                        CCState &State) {
 728   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 729                                    State);
 730 }
 731
 732 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 733 /// given CallingConvention value.
 734 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 735                                                  bool Return,
 736                                                  bool isVarArg) const {
 737   switch (CC) {
 738   default:
 739     llvm_unreachable("Unsupported calling convention");
 740   case CallingConv::C:
 741   case CallingConv::Fast:
 742     // Use target triple & subtarget features to do actual dispatch.
 743     if (Subtarget->isAAPCS_ABI()) {
 744       if (Subtarget->hasVFP2() &&
 745           FloatABIType == FloatABI::Hard && !isVarArg)
 746         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 747       else
 748         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 749     } else
 750         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 751   case CallingConv::ARM_AAPCS_VFP:
 752     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 753   case CallingConv::ARM_AAPCS:
 754     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 755   case CallingConv::ARM_APCS:
 756     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 757   }
 758 }
 759
 760 /// LowerCallResult - Lower the result values of a call into the
 761 /// appropriate copies out of appropriate physical registers.
 762 SDValue
 763 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 764                                    CallingConv::ID CallConv, bool isVarArg,
 765                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 766                                    DebugLoc dl, SelectionDAG &DAG,
 767                                    SmallVectorImpl<SDValue> &InVals) {
 768
 769   // Assign locations to each value returned by this call.
 770   SmallVector<CCValAssign, 16> RVLocs;
 771   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 772                  RVLocs, *DAG.getContext());
 773   CCInfo.AnalyzeCallResult(Ins,
 774                            CCAssignFnForNode(CallConv, /* Return*/ true,
 775                                              isVarArg));
 776
 777   // Copy all of the result registers out of their specified physreg.
 778   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 779     CCValAssign VA = RVLocs[i];
 780
 781     SDValue Val;
 782     if (VA.needsCustom()) {
 783       // Handle f64 or half of a v2f64.
 784       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 785                                       InFlag);
 786       Chain = Lo.getValue(1);
 787       InFlag = Lo.getValue(2);
 788       VA = RVLocs[++i]; // skip ahead to next loc
 789       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 790                                       InFlag);
 791       Chain = Hi.getValue(1);
 792       InFlag = Hi.getValue(2);
 793       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 794
 795       if (VA.getLocVT() == MVT::v2f64) {
 796         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 797         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 798                           DAG.getConstant(0, MVT::i32));
 799
 800         VA = RVLocs[++i]; // skip ahead to next loc
 801         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 802         Chain = Lo.getValue(1);
 803         InFlag = Lo.getValue(2);
 804         VA = RVLocs[++i]; // skip ahead to next loc
 805         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 806         Chain = Hi.getValue(1);
 807         InFlag = Hi.getValue(2);
 808         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 809         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 810                           DAG.getConstant(1, MVT::i32));
 811       }
 812     } else {
 813       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 814                                InFlag);
 815       Chain = Val.getValue(1);
 816       InFlag = Val.getValue(2);
 817     }
 818
 819     switch (VA.getLocInfo()) {
 820     default: llvm_unreachable("Unknown loc info!");
 821     case CCValAssign::Full: break;
 822     case CCValAssign::BCvt:
 823       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 824       break;
 825     }
 826
 827     InVals.push_back(Val);
 828   }
 829
 830   return Chain;
 831 }
 832
 833 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 834 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 835 /// specified by the specific parameter attribute.  The copy will be passed as
 836 /// a byval function parameter.
 837 /// Sometimes what we are copying is the end of a larger object, the part that
 838 /// does not fit in registers.
 839 static SDValue
 840 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 841                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 842                           DebugLoc dl) {
 843   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 844   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 845                        /*AlwaysInline=*/false, NULL, 0, NULL, 0);
 846 }
 847
 848 /// LowerMemOpCallTo - Store the argument to the stack.
 849 SDValue
 850 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 851                                     SDValue StackPtr, SDValue Arg,
 852                                     DebugLoc dl, SelectionDAG &DAG,
 853                                     const CCValAssign &VA,
 854                                     ISD::ArgFlagsTy Flags) {
 855   unsigned LocMemOffset = VA.getLocMemOffset();
 856   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 857   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 858   if (Flags.isByVal()) {
 859     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 860   }
 861   return DAG.getStore(Chain, dl, Arg, PtrOff,
 862                       PseudoSourceValue::getStack(), LocMemOffset);
 863 }
 864
 865 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 866                                          SDValue Chain, SDValue &Arg,
 867                                          RegsToPassVector &RegsToPass,
 868                                          CCValAssign &VA, CCValAssign &NextVA,
 869                                          SDValue &StackPtr,
 870                                          SmallVector<SDValue, 8> &MemOpChains,
 871                                          ISD::ArgFlagsTy Flags) {
 872
 873   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
 874                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
 875   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
 876
 877   if (NextVA.isRegLoc())
 878     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
 879   else {
 880     assert(NextVA.isMemLoc());
 881     if (StackPtr.getNode() == 0)
 882       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 883
 884     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
 885                                            dl, DAG, NextVA,
 886                                            Flags));
 887   }
 888 }
 889
 890 /// LowerCall - Lowering a call into a callseq_start <-
 891 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 892 /// nodes.
 893 SDValue
 894 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 895                              CallingConv::ID CallConv, bool isVarArg,
 896                              bool isTailCall,
 897                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 898                              const SmallVectorImpl<ISD::InputArg> &Ins,
 899                              DebugLoc dl, SelectionDAG &DAG,
 900                              SmallVectorImpl<SDValue> &InVals) {
 901
 902   // Analyze operands of the call, assigning locations to each operand.
 903   SmallVector<CCValAssign, 16> ArgLocs;
 904   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
 905                  *DAG.getContext());
 906   CCInfo.AnalyzeCallOperands(Outs,
 907                              CCAssignFnForNode(CallConv, /* Return*/ false,
 908                                                isVarArg));
 909
 910   // Get a count of how many bytes are to be pushed on the stack.
 911   unsigned NumBytes = CCInfo.getNextStackOffset();
 912
 913   // Adjust the stack pointer for the new arguments...
 914   // These operations are automatically eliminated by the prolog/epilog pass
 915   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 916
 917   SDValue StackPtr = DAG.getRegister(ARM::SP, MVT::i32);
 918
 919   RegsToPassVector RegsToPass;
 920   SmallVector<SDValue, 8> MemOpChains;
 921
 922   // Walk the register/memloc assignments, inserting copies/loads.  In the case
 923   // of tail call optimization, arguments are handled later.
 924   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
 925        i != e;
 926        ++i, ++realArgIdx) {
 927     CCValAssign &VA = ArgLocs[i];
 928     SDValue Arg = Outs[realArgIdx].Val;
 929     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
 930
 931     // Promote the value if needed.
 932     switch (VA.getLocInfo()) {
 933     default: llvm_unreachable("Unknown loc info!");
 934     case CCValAssign::Full: break;
 935     case CCValAssign::SExt:
 936       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 937       break;
 938     case CCValAssign::ZExt:
 939       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 940       break;
 941     case CCValAssign::AExt:
 942       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 943       break;
 944     case CCValAssign::BCvt:
 945       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
 946       break;
 947     }
 948
 949     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
 950     if (VA.needsCustom()) {
 951       if (VA.getLocVT() == MVT::v2f64) {
 952         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
 953                                   DAG.getConstant(0, MVT::i32));
 954         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
 955                                   DAG.getConstant(1, MVT::i32));
 956
 957         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
 958                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 959
 960         VA = ArgLocs[++i]; // skip ahead to next loc
 961         if (VA.isRegLoc()) {
 962           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
 963                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 964         } else {
 965           assert(VA.isMemLoc());
 966           if (StackPtr.getNode() == 0)
 967             StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 968
 969           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
 970                                                  dl, DAG, VA, Flags));
 971         }
 972       } else {
 973         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
 974                          StackPtr, MemOpChains, Flags);
 975       }
 976     } else if (VA.isRegLoc()) {
 977       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 978     } else {
 979       assert(VA.isMemLoc());
 980       if (StackPtr.getNode() == 0)
 981         StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 982
 983       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
 984                                              dl, DAG, VA, Flags));
 985     }
 986   }
 987
 988   if (!MemOpChains.empty())
 989     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 990                         &MemOpChains[0], MemOpChains.size());
 991
 992   // Build a sequence of copy-to-reg nodes chained together with token chain
 993   // and flag operands which copy the outgoing args into the appropriate regs.
 994   SDValue InFlag;
 995   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 996     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 997                              RegsToPass[i].second, InFlag);
 998     InFlag = Chain.getValue(1);
 999   }
1000
1001   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1002   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1003   // node so that legalize doesn't hack it.
1004   bool isDirect = false;
1005   bool isARMFunc = false;
1006   bool isLocalARMFunc = false;
1007   MachineFunction &MF = DAG.getMachineFunction();
1008   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1009   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1010     GlobalValue *GV = G->getGlobal();
1011     isDirect = true;
1012     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1013     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1014                    getTargetMachine().getRelocationModel() != Reloc::Static;
1015     isARMFunc = !Subtarget->isThumb() || isStub;
1016     // ARM call to a local ARM function is predicable.
1017     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
1018     // tBX takes a register source operand.
1019     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1020       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1021       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1022                                                            ARMPCLabelIndex,
1023                                                            ARMCP::CPValue, 4);
1024       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1025       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1026       Callee = DAG.getLoad(getPointerTy(), dl,
1027                            DAG.getEntryNode(), CPAddr,
1028                            PseudoSourceValue::getConstantPool(), 0);
1029       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1030       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1031                            getPointerTy(), Callee, PICLabel);
1032    } else
1033       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
1034   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1035     isDirect = true;
1036     bool isStub = Subtarget->isTargetDarwin() &&
1037                   getTargetMachine().getRelocationModel() != Reloc::Static;
1038     isARMFunc = !Subtarget->isThumb() || isStub;
1039     // tBX takes a register source operand.
1040     const char *Sym = S->getSymbol();
1041     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1042       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1043       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1044                                                        Sym, ARMPCLabelIndex, 4);
1045       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1046       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1047       Callee = DAG.getLoad(getPointerTy(), dl,
1048                            DAG.getEntryNode(), CPAddr,
1049                            PseudoSourceValue::getConstantPool(), 0);
1050       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1051       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1052                            getPointerTy(), Callee, PICLabel);
1053     } else
1054       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1055   }
1056
1057   // FIXME: handle tail calls differently.
1058   unsigned CallOpc;
1059   if (Subtarget->isThumb()) {
1060     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1061       CallOpc = ARMISD::CALL_NOLINK;
1062     else
1063       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1064   } else {
1065     CallOpc = (isDirect || Subtarget->hasV5TOps())
1066       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1067       : ARMISD::CALL_NOLINK;
1068   }
1069   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb1Only()) {
1070     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
1071     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(MVT::i32),InFlag);
1072     InFlag = Chain.getValue(1);
1073   }
1074
1075   std::vector<SDValue> Ops;
1076   Ops.push_back(Chain);
1077   Ops.push_back(Callee);
1078
1079   // Add argument registers to the end of the list so that they are known live
1080   // into the call.
1081   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1082     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1083                                   RegsToPass[i].second.getValueType()));
1084
1085   if (InFlag.getNode())
1086     Ops.push_back(InFlag);
1087   // Returns a chain and a flag for retval copy to use.
1088   Chain = DAG.getNode(CallOpc, dl, DAG.getVTList(MVT::Other, MVT::Flag),
1089                       &Ops[0], Ops.size());
1090   InFlag = Chain.getValue(1);
1091
1092   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1093                              DAG.getIntPtrConstant(0, true), InFlag);
1094   if (!Ins.empty())
1095     InFlag = Chain.getValue(1);
1096
1097   // Handle result values, copying them out of physregs into vregs that we
1098   // return.
1099   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1100                          dl, DAG, InVals);
1101 }
1102
1103 SDValue
1104 ARMTargetLowering::LowerReturn(SDValue Chain,
1105                                CallingConv::ID CallConv, bool isVarArg,
1106                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1107                                DebugLoc dl, SelectionDAG &DAG) {
1108
1109   // CCValAssign - represent the assignment of the return value to a location.
1110   SmallVector<CCValAssign, 16> RVLocs;
1111
1112   // CCState - Info about the registers and stack slots.
1113   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1114                  *DAG.getContext());
1115
1116   // Analyze outgoing return values.
1117   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1118                                                isVarArg));
1119
1120   // If this is the first return lowered for this function, add
1121   // the regs to the liveout set for the function.
1122   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1123     for (unsigned i = 0; i != RVLocs.size(); ++i)
1124       if (RVLocs[i].isRegLoc())
1125         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1126   }
1127
1128   SDValue Flag;
1129
1130   // Copy the result values into the output registers.
1131   for (unsigned i = 0, realRVLocIdx = 0;
1132        i != RVLocs.size();
1133        ++i, ++realRVLocIdx) {
1134     CCValAssign &VA = RVLocs[i];
1135     assert(VA.isRegLoc() && "Can only return in registers!");
1136
1137     SDValue Arg = Outs[realRVLocIdx].Val;
1138
1139     switch (VA.getLocInfo()) {
1140     default: llvm_unreachable("Unknown loc info!");
1141     case CCValAssign::Full: break;
1142     case CCValAssign::BCvt:
1143       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1144       break;
1145     }
1146
1147     if (VA.needsCustom()) {
1148       if (VA.getLocVT() == MVT::v2f64) {
1149         // Extract the first half and return it in two registers.
1150         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1151                                    DAG.getConstant(0, MVT::i32));
1152         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1153                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1154
1155         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1156         Flag = Chain.getValue(1);
1157         VA = RVLocs[++i]; // skip ahead to next loc
1158         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1159                                  HalfGPRs.getValue(1), Flag);
1160         Flag = Chain.getValue(1);
1161         VA = RVLocs[++i]; // skip ahead to next loc
1162
1163         // Extract the 2nd half and fall through to handle it as an f64 value.
1164         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1165                           DAG.getConstant(1, MVT::i32));
1166       }
1167       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1168       // available.
1169       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1170                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1171       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1172       Flag = Chain.getValue(1);
1173       VA = RVLocs[++i]; // skip ahead to next loc
1174       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1175                                Flag);
1176     } else
1177       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1178
1179     // Guarantee that all emitted copies are
1180     // stuck together, avoiding something bad.
1181     Flag = Chain.getValue(1);
1182   }
1183
1184   SDValue result;
1185   if (Flag.getNode())
1186     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1187   else // Return Void
1188     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1189
1190   return result;
1191 }
1192
1193 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1194 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1195 // one of the above mentioned nodes. It has to be wrapped because otherwise
1196 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1197 // be used to form addressing mode. These wrapped nodes will be selected
1198 // into MOVi.
1199 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1200   EVT PtrVT = Op.getValueType();
1201   // FIXME there is no actual debug info here
1202   DebugLoc dl = Op.getDebugLoc();
1203   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1204   SDValue Res;
1205   if (CP->isMachineConstantPoolEntry())
1206     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1207                                     CP->getAlignment());
1208   else
1209     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1210                                     CP->getAlignment());
1211   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1212 }
1213
1214 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
1215   MachineFunction &MF = DAG.getMachineFunction();
1216   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1217   unsigned ARMPCLabelIndex = 0;
1218   DebugLoc DL = Op.getDebugLoc();
1219   EVT PtrVT = getPointerTy();
1220   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1221   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1222   SDValue CPAddr;
1223   if (RelocM == Reloc::Static) {
1224     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1225   } else {
1226     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1227     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1228     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1229                                                          ARMCP::CPBlockAddress,
1230                                                          PCAdj);
1231     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1232   }
1233   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1234   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1235                                PseudoSourceValue::getConstantPool(), 0);
1236   if (RelocM == Reloc::Static)
1237     return Result;
1238   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1239   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1240 }
1241
1242 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1243 SDValue
1244 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1245                                                  SelectionDAG &DAG) {
1246   DebugLoc dl = GA->getDebugLoc();
1247   EVT PtrVT = getPointerTy();
1248   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1249   MachineFunction &MF = DAG.getMachineFunction();
1250   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1251   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1252   ARMConstantPoolValue *CPV =
1253     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1254                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1255   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1256   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1257   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1258                          PseudoSourceValue::getConstantPool(), 0);
1259   SDValue Chain = Argument.getValue(1);
1260
1261   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1262   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1263
1264   // call __tls_get_addr.
1265   ArgListTy Args;
1266   ArgListEntry Entry;
1267   Entry.Node = Argument;
1268   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1269   Args.push_back(Entry);
1270   // FIXME: is there useful debug info available here?
1271   std::pair<SDValue, SDValue> CallResult =
1272     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1273                 false, false, false, false,
1274                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1275                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1276   return CallResult.first;
1277 }
1278
1279 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1280 // "local exec" model.
1281 SDValue
1282 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1283                                         SelectionDAG &DAG) {
1284   GlobalValue *GV = GA->getGlobal();
1285   DebugLoc dl = GA->getDebugLoc();
1286   SDValue Offset;
1287   SDValue Chain = DAG.getEntryNode();
1288   EVT PtrVT = getPointerTy();
1289   // Get the Thread Pointer
1290   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1291
1292   if (GV->isDeclaration()) {
1293     MachineFunction &MF = DAG.getMachineFunction();
1294     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1295     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1296     // Initial exec model.
1297     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1298     ARMConstantPoolValue *CPV =
1299       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1300                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1301     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1302     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1303     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1304                          PseudoSourceValue::getConstantPool(), 0);
1305     Chain = Offset.getValue(1);
1306
1307     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1308     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1309
1310     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1311                          PseudoSourceValue::getConstantPool(), 0);
1312   } else {
1313     // local exec model
1314     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1315     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1316     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1317     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1318                          PseudoSourceValue::getConstantPool(), 0);
1319   }
1320
1321   // The address of the thread local variable is the add of the thread
1322   // pointer with the offset of the variable.
1323   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1324 }
1325
1326 SDValue
1327 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
1328   // TODO: implement the "local dynamic" model
1329   assert(Subtarget->isTargetELF() &&
1330          "TLS not implemented for non-ELF targets");
1331   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1332   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1333   // otherwise use the "Local Exec" TLS Model
1334   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1335     return LowerToTLSGeneralDynamicModel(GA, DAG);
1336   else
1337     return LowerToTLSExecModels(GA, DAG);
1338 }
1339
1340 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1341                                                  SelectionDAG &DAG) {
1342   EVT PtrVT = getPointerTy();
1343   DebugLoc dl = Op.getDebugLoc();
1344   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1345   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1346   if (RelocM == Reloc::PIC_) {
1347     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1348     ARMConstantPoolValue *CPV =
1349       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1350     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1351     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1352     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1353                                  CPAddr,
1354                                  PseudoSourceValue::getConstantPool(), 0);
1355     SDValue Chain = Result.getValue(1);
1356     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1357     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1358     if (!UseGOTOFF)
1359       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1360                            PseudoSourceValue::getGOT(), 0);
1361     return Result;
1362   } else {
1363     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1364     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1365     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1366                        PseudoSourceValue::getConstantPool(), 0);
1367   }
1368 }
1369
1370 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1371                                                     SelectionDAG &DAG) {
1372   MachineFunction &MF = DAG.getMachineFunction();
1373   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1374   unsigned ARMPCLabelIndex = 0;
1375   EVT PtrVT = getPointerTy();
1376   DebugLoc dl = Op.getDebugLoc();
1377   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1378   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1379   SDValue CPAddr;
1380   if (RelocM == Reloc::Static)
1381     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1382   else {
1383     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1384     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1385     ARMConstantPoolValue *CPV =
1386       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1387     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1388   }
1389   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1390
1391   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1392                                PseudoSourceValue::getConstantPool(), 0);
1393   SDValue Chain = Result.getValue(1);
1394
1395   if (RelocM == Reloc::PIC_) {
1396     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1397     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1398   }
1399
1400   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1401     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1402                          PseudoSourceValue::getGOT(), 0);
1403
1404   return Result;
1405 }
1406
1407 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1408                                                     SelectionDAG &DAG){
1409   assert(Subtarget->isTargetELF() &&
1410          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1411   MachineFunction &MF = DAG.getMachineFunction();
1412   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1413   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1414   EVT PtrVT = getPointerTy();
1415   DebugLoc dl = Op.getDebugLoc();
1416   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1417   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1418                                                        "_GLOBAL_OFFSET_TABLE_",
1419                                                        ARMPCLabelIndex, PCAdj);
1420   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1421   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1422   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1423                                PseudoSourceValue::getConstantPool(), 0);
1424   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1425   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1426 }
1427
1428 SDValue
1429 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
1430   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1431   DebugLoc dl = Op.getDebugLoc();
1432   switch (IntNo) {
1433   default: return SDValue();    // Don't custom lower most intrinsics.
1434   case Intrinsic::arm_thread_pointer: {
1435     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1436     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1437   }
1438   case Intrinsic::eh_sjlj_lsda: {
1439     MachineFunction &MF = DAG.getMachineFunction();
1440     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1441     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1442     EVT PtrVT = getPointerTy();
1443     DebugLoc dl = Op.getDebugLoc();
1444     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1445     SDValue CPAddr;
1446     unsigned PCAdj = (RelocM != Reloc::PIC_)
1447       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1448     ARMConstantPoolValue *CPV =
1449       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1450                                ARMCP::CPLSDA, PCAdj);
1451     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1452     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1453     SDValue Result =
1454       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1455                   PseudoSourceValue::getConstantPool(), 0);
1456     SDValue Chain = Result.getValue(1);
1457
1458     if (RelocM == Reloc::PIC_) {
1459       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1460       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1461     }
1462     return Result;
1463   }
1464   case Intrinsic::eh_sjlj_setjmp:
1465     return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(1));
1466   }
1467 }
1468
1469 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
1470                             unsigned VarArgsFrameIndex) {
1471   // vastart just stores the address of the VarArgsFrameIndex slot into the
1472   // memory location argument.
1473   DebugLoc dl = Op.getDebugLoc();
1474   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1475   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1476   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1477   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1478 }
1479
1480 SDValue
1481 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) {
1482   SDNode *Node = Op.getNode();
1483   DebugLoc dl = Node->getDebugLoc();
1484   EVT VT = Node->getValueType(0);
1485   SDValue Chain = Op.getOperand(0);
1486   SDValue Size  = Op.getOperand(1);
1487   SDValue Align = Op.getOperand(2);
1488
1489   // Chain the dynamic stack allocation so that it doesn't modify the stack
1490   // pointer when other instructions are using the stack.
1491   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1492
1493   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1494   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1495   if (AlignVal > StackAlign)
1496     // Do this now since selection pass cannot introduce new target
1497     // independent node.
1498     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1499
1500   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1501   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1502   // do even more horrible hack later.
1503   MachineFunction &MF = DAG.getMachineFunction();
1504   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1505   if (AFI->isThumb1OnlyFunction()) {
1506     bool Negate = true;
1507     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1508     if (C) {
1509       uint32_t Val = C->getZExtValue();
1510       if (Val <= 508 && ((Val & 3) == 0))
1511         Negate = false;
1512     }
1513     if (Negate)
1514       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1515   }
1516
1517   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1518   SDValue Ops1[] = { Chain, Size, Align };
1519   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1520   Chain = Res.getValue(1);
1521   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1522                              DAG.getIntPtrConstant(0, true), SDValue());
1523   SDValue Ops2[] = { Res, Chain };
1524   return DAG.getMergeValues(Ops2, 2, dl);
1525 }
1526
1527 SDValue
1528 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1529                                         SDValue &Root, SelectionDAG &DAG,
1530                                         DebugLoc dl) {
1531   MachineFunction &MF = DAG.getMachineFunction();
1532   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1533
1534   TargetRegisterClass *RC;
1535   if (AFI->isThumb1OnlyFunction())
1536     RC = ARM::tGPRRegisterClass;
1537   else
1538     RC = ARM::GPRRegisterClass;
1539
1540   // Transform the arguments stored in physical registers into virtual ones.
1541   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1542   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1543
1544   SDValue ArgValue2;
1545   if (NextVA.isMemLoc()) {
1546     unsigned ArgSize = NextVA.getLocVT().getSizeInBits()/8;
1547     MachineFrameInfo *MFI = MF.getFrameInfo();
1548     int FI = MFI->CreateFixedObject(ArgSize, NextVA.getLocMemOffset(),
1549                                     true, false);
1550
1551     // Create load node to retrieve arguments from the stack.
1552     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1553     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
1554                             PseudoSourceValue::getFixedStack(FI), 0);
1555   } else {
1556     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
1557     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1558   }
1559
1560   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
1561 }
1562
1563 SDValue
1564 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
1565                                         CallingConv::ID CallConv, bool isVarArg,
1566                                         const SmallVectorImpl<ISD::InputArg>
1567                                           &Ins,
1568                                         DebugLoc dl, SelectionDAG &DAG,
1569                                         SmallVectorImpl<SDValue> &InVals) {
1570
1571   MachineFunction &MF = DAG.getMachineFunction();
1572   MachineFrameInfo *MFI = MF.getFrameInfo();
1573
1574   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1575
1576   // Assign locations to all of the incoming arguments.
1577   SmallVector<CCValAssign, 16> ArgLocs;
1578   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1579                  *DAG.getContext());
1580   CCInfo.AnalyzeFormalArguments(Ins,
1581                                 CCAssignFnForNode(CallConv, /* Return*/ false,
1582                                                   isVarArg));
1583
1584   SmallVector<SDValue, 16> ArgValues;
1585
1586   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1587     CCValAssign &VA = ArgLocs[i];
1588
1589     // Arguments stored in registers.
1590     if (VA.isRegLoc()) {
1591       EVT RegVT = VA.getLocVT();
1592
1593       SDValue ArgValue;
1594       if (VA.needsCustom()) {
1595         // f64 and vector types are split up into multiple registers or
1596         // combinations of registers and stack slots.
1597         RegVT = MVT::i32;
1598
1599         if (VA.getLocVT() == MVT::v2f64) {
1600           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
1601                                                    Chain, DAG, dl);
1602           VA = ArgLocs[++i]; // skip ahead to next loc
1603           SDValue ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
1604                                                    Chain, DAG, dl);
1605           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1606           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1607                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
1608           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1609                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
1610         } else
1611           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
1612
1613       } else {
1614         TargetRegisterClass *RC;
1615
1616         if (RegVT == MVT::f32)
1617           RC = ARM::SPRRegisterClass;
1618         else if (RegVT == MVT::f64)
1619           RC = ARM::DPRRegisterClass;
1620         else if (RegVT == MVT::v2f64)
1621           RC = ARM::QPRRegisterClass;
1622         else if (RegVT == MVT::i32)
1623           RC = (AFI->isThumb1OnlyFunction() ?
1624                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
1625         else
1626           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1627
1628         // Transform the arguments in physical registers into virtual ones.
1629         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1630         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1631       }
1632
1633       // If this is an 8 or 16-bit value, it is really passed promoted
1634       // to 32 bits.  Insert an assert[sz]ext to capture this, then
1635       // truncate to the right size.
1636       switch (VA.getLocInfo()) {
1637       default: llvm_unreachable("Unknown loc info!");
1638       case CCValAssign::Full: break;
1639       case CCValAssign::BCvt:
1640         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1641         break;
1642       case CCValAssign::SExt:
1643         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1644                                DAG.getValueType(VA.getValVT()));
1645         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1646         break;
1647       case CCValAssign::ZExt:
1648         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1649                                DAG.getValueType(VA.getValVT()));
1650         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1651         break;
1652       }
1653
1654       InVals.push_back(ArgValue);
1655
1656     } else { // VA.isRegLoc()
1657
1658       // sanity check
1659       assert(VA.isMemLoc());
1660       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
1661
1662       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
1663       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1664                                       true, false);
1665
1666       // Create load nodes to retrieve arguments from the stack.
1667       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1668       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1669                                    PseudoSourceValue::getFixedStack(FI), 0));
1670     }
1671   }
1672
1673   // varargs
1674   if (isVarArg) {
1675     static const unsigned GPRArgRegs[] = {
1676       ARM::R0, ARM::R1, ARM::R2, ARM::R3
1677     };
1678
1679     unsigned NumGPRs = CCInfo.getFirstUnallocated
1680       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
1681
1682     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1683     unsigned VARegSize = (4 - NumGPRs) * 4;
1684     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
1685     unsigned ArgOffset = CCInfo.getNextStackOffset();
1686     if (VARegSaveSize) {
1687       // If this function is vararg, store any remaining integer argument regs
1688       // to their spots on the stack so that they may be loaded by deferencing
1689       // the result of va_next.
1690       AFI->setVarArgsRegSaveSize(VARegSaveSize);
1691       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1692                                                  VARegSaveSize - VARegSize,
1693                                                  true, false);
1694       SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1695
1696       SmallVector<SDValue, 4> MemOps;
1697       for (; NumGPRs < 4; ++NumGPRs) {
1698         TargetRegisterClass *RC;
1699         if (AFI->isThumb1OnlyFunction())
1700           RC = ARM::tGPRRegisterClass;
1701         else
1702           RC = ARM::GPRRegisterClass;
1703
1704         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
1705         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1706         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1707                         PseudoSourceValue::getFixedStack(VarArgsFrameIndex), 0);
1708         MemOps.push_back(Store);
1709         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1710                           DAG.getConstant(4, getPointerTy()));
1711       }
1712       if (!MemOps.empty())
1713         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1714                             &MemOps[0], MemOps.size());
1715     } else
1716       // This will point to the next argument passed via stack.
1717       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset, true, false);
1718   }
1719
1720   return Chain;
1721 }
1722
1723 /// isFloatingPointZero - Return true if this is +0.0.
1724 static bool isFloatingPointZero(SDValue Op) {
1725   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1726     return CFP->getValueAPF().isPosZero();
1727   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
1728     // Maybe this has already been legalized into the constant pool?
1729     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1730       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
1731       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1732         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1733           return CFP->getValueAPF().isPosZero();
1734     }
1735   }
1736   return false;
1737 }
1738
1739 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1740 /// the given operands.
1741 SDValue
1742 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1743                              SDValue &ARMCC, SelectionDAG &DAG, DebugLoc dl) {
1744   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1745     unsigned C = RHSC->getZExtValue();
1746     if (!isLegalICmpImmediate(C)) {
1747       // Constant does not fit, try adjusting it by one?
1748       switch (CC) {
1749       default: break;
1750       case ISD::SETLT:
1751       case ISD::SETGE:
1752         if (isLegalICmpImmediate(C-1)) {
1753           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1754           RHS = DAG.getConstant(C-1, MVT::i32);
1755         }
1756         break;
1757       case ISD::SETULT:
1758       case ISD::SETUGE:
1759         if (C > 0 && isLegalICmpImmediate(C-1)) {
1760           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1761           RHS = DAG.getConstant(C-1, MVT::i32);
1762         }
1763         break;
1764       case ISD::SETLE:
1765       case ISD::SETGT:
1766         if (isLegalICmpImmediate(C+1)) {
1767           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1768           RHS = DAG.getConstant(C+1, MVT::i32);
1769         }
1770         break;
1771       case ISD::SETULE:
1772       case ISD::SETUGT:
1773         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
1774           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1775           RHS = DAG.getConstant(C+1, MVT::i32);
1776         }
1777         break;
1778       }
1779     }
1780   }
1781
1782   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1783   ARMISD::NodeType CompareType;
1784   switch (CondCode) {
1785   default:
1786     CompareType = ARMISD::CMP;
1787     break;
1788   case ARMCC::EQ:
1789   case ARMCC::NE:
1790     // Uses only Z Flag
1791     CompareType = ARMISD::CMPZ;
1792     break;
1793   }
1794   ARMCC = DAG.getConstant(CondCode, MVT::i32);
1795   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
1796 }
1797
1798 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1799 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
1800                          DebugLoc dl) {
1801   SDValue Cmp;
1802   if (!isFloatingPointZero(RHS))
1803     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
1804   else
1805     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
1806   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
1807 }
1808
1809 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
1810   EVT VT = Op.getValueType();
1811   SDValue LHS = Op.getOperand(0);
1812   SDValue RHS = Op.getOperand(1);
1813   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1814   SDValue TrueVal = Op.getOperand(2);
1815   SDValue FalseVal = Op.getOperand(3);
1816   DebugLoc dl = Op.getDebugLoc();
1817
1818   if (LHS.getValueType() == MVT::i32) {
1819     SDValue ARMCC;
1820     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1821     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
1822     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
1823   }
1824
1825   ARMCC::CondCodes CondCode, CondCode2;
1826   FPCCToARMCC(CC, CondCode, CondCode2);
1827
1828   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1829   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1830   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1831   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
1832                                  ARMCC, CCR, Cmp);
1833   if (CondCode2 != ARMCC::AL) {
1834     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
1835     // FIXME: Needs another CMP because flag can have but one use.
1836     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
1837     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
1838                          Result, TrueVal, ARMCC2, CCR, Cmp2);
1839   }
1840   return Result;
1841 }
1842
1843 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) {
1844   SDValue  Chain = Op.getOperand(0);
1845   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1846   SDValue    LHS = Op.getOperand(2);
1847   SDValue    RHS = Op.getOperand(3);
1848   SDValue   Dest = Op.getOperand(4);
1849   DebugLoc dl = Op.getDebugLoc();
1850
1851   if (LHS.getValueType() == MVT::i32) {
1852     SDValue ARMCC;
1853     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1854     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
1855     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
1856                        Chain, Dest, ARMCC, CCR,Cmp);
1857   }
1858
1859   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
1860   ARMCC::CondCodes CondCode, CondCode2;
1861   FPCCToARMCC(CC, CondCode, CondCode2);
1862
1863   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1864   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1865   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1866   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
1867   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1868   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1869   if (CondCode2 != ARMCC::AL) {
1870     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
1871     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1872     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1873   }
1874   return Res;
1875 }
1876
1877 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) {
1878   SDValue Chain = Op.getOperand(0);
1879   SDValue Table = Op.getOperand(1);
1880   SDValue Index = Op.getOperand(2);
1881   DebugLoc dl = Op.getDebugLoc();
1882
1883   EVT PTy = getPointerTy();
1884   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1885   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1886   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
1887   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1888   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
1889   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
1890   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
1891   if (Subtarget->isThumb2()) {
1892     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
1893     // which does another jump to the destination. This also makes it easier
1894     // to translate it to TBB / TBH later.
1895     // FIXME: This might not work if the function is extremely large.
1896     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
1897                        Addr, Op.getOperand(2), JTI, UId);
1898   }
1899   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1900     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
1901                        PseudoSourceValue::getJumpTable(), 0);
1902     Chain = Addr.getValue(1);
1903     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
1904     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1905   } else {
1906     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
1907                        PseudoSourceValue::getJumpTable(), 0);
1908     Chain = Addr.getValue(1);
1909     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1910   }
1911 }
1912
1913 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1914   DebugLoc dl = Op.getDebugLoc();
1915   unsigned Opc =
1916     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1917   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
1918   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
1919 }
1920
1921 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1922   EVT VT = Op.getValueType();
1923   DebugLoc dl = Op.getDebugLoc();
1924   unsigned Opc =
1925     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1926
1927   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
1928   return DAG.getNode(Opc, dl, VT, Op);
1929 }
1930
1931 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
1932   // Implement fcopysign with a fabs and a conditional fneg.
1933   SDValue Tmp0 = Op.getOperand(0);
1934   SDValue Tmp1 = Op.getOperand(1);
1935   DebugLoc dl = Op.getDebugLoc();
1936   EVT VT = Op.getValueType();
1937   EVT SrcVT = Tmp1.getValueType();
1938   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
1939   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG, dl);
1940   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
1941   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1942   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1943 }
1944
1945 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
1946   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1947   MFI->setFrameAddressIsTaken(true);
1948   EVT VT = Op.getValueType();
1949   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
1950   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1951   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
1952     ? ARM::R7 : ARM::R11;
1953   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
1954   while (Depth--)
1955     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
1956   return FrameAddr;
1957 }
1958
1959 SDValue
1960 ARMTargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
1961                                            SDValue Chain,
1962                                            SDValue Dst, SDValue Src,
1963                                            SDValue Size, unsigned Align,
1964                                            bool AlwaysInline,
1965                                          const Value *DstSV, uint64_t DstSVOff,
1966                                          const Value *SrcSV, uint64_t SrcSVOff){
1967   // Do repeated 4-byte loads and stores. To be improved.
1968   // This requires 4-byte alignment.
1969   if ((Align & 3) != 0)
1970     return SDValue();
1971   // This requires the copy size to be a constant, preferrably
1972   // within a subtarget-specific limit.
1973   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
1974   if (!ConstantSize)
1975     return SDValue();
1976   uint64_t SizeVal = ConstantSize->getZExtValue();
1977   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
1978     return SDValue();
1979
1980   unsigned BytesLeft = SizeVal & 3;
1981   unsigned NumMemOps = SizeVal >> 2;
1982   unsigned EmittedNumMemOps = 0;
1983   EVT VT = MVT::i32;
1984   unsigned VTSize = 4;
1985   unsigned i = 0;
1986   const unsigned MAX_LOADS_IN_LDM = 6;
1987   SDValue TFOps[MAX_LOADS_IN_LDM];
1988   SDValue Loads[MAX_LOADS_IN_LDM];
1989   uint64_t SrcOff = 0, DstOff = 0;
1990
1991   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1992   // same number of stores.  The loads and stores will get combined into
1993   // ldm/stm later on.
1994   while (EmittedNumMemOps < NumMemOps) {
1995     for (i = 0;
1996          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1997       Loads[i] = DAG.getLoad(VT, dl, Chain,
1998                              DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
1999                                          DAG.getConstant(SrcOff, MVT::i32)),
2000                              SrcSV, SrcSVOff + SrcOff);
2001       TFOps[i] = Loads[i].getValue(1);
2002       SrcOff += VTSize;
2003     }
2004     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2005
2006     for (i = 0;
2007          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
2008       TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
2009                            DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
2010                                        DAG.getConstant(DstOff, MVT::i32)),
2011                            DstSV, DstSVOff + DstOff);
2012       DstOff += VTSize;
2013     }
2014     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2015
2016     EmittedNumMemOps += i;
2017   }
2018
2019   if (BytesLeft == 0)
2020     return Chain;
2021
2022   // Issue loads / stores for the trailing (1 - 3) bytes.
2023   unsigned BytesLeftSave = BytesLeft;
2024   i = 0;
2025   while (BytesLeft) {
2026     if (BytesLeft >= 2) {
2027       VT = MVT::i16;
2028       VTSize = 2;
2029     } else {
2030       VT = MVT::i8;
2031       VTSize = 1;
2032     }
2033
2034     Loads[i] = DAG.getLoad(VT, dl, Chain,
2035                            DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
2036                                        DAG.getConstant(SrcOff, MVT::i32)),
2037                            SrcSV, SrcSVOff + SrcOff);
2038     TFOps[i] = Loads[i].getValue(1);
2039     ++i;
2040     SrcOff += VTSize;
2041     BytesLeft -= VTSize;
2042   }
2043   Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2044
2045   i = 0;
2046   BytesLeft = BytesLeftSave;
2047   while (BytesLeft) {
2048     if (BytesLeft >= 2) {
2049       VT = MVT::i16;
2050       VTSize = 2;
2051     } else {
2052       VT = MVT::i8;
2053       VTSize = 1;
2054     }
2055
2056     TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
2057                             DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
2058                                         DAG.getConstant(DstOff, MVT::i32)),
2059                             DstSV, DstSVOff + DstOff);
2060     ++i;
2061     DstOff += VTSize;
2062     BytesLeft -= VTSize;
2063   }
2064   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2065 }
2066
2067 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2068   SDValue Op = N->getOperand(0);
2069   DebugLoc dl = N->getDebugLoc();
2070   if (N->getValueType(0) == MVT::f64) {
2071     // Turn i64->f64 into VMOVDRR.
2072     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2073                              DAG.getConstant(0, MVT::i32));
2074     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2075                              DAG.getConstant(1, MVT::i32));
2076     return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
2077   }
2078
2079   // Turn f64->i64 into VMOVRRD.
2080   SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2081                             DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2082
2083   // Merge the pieces into a single i64 value.
2084   return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2085 }
2086
2087 /// getZeroVector - Returns a vector of specified type with all zero elements.
2088 ///
2089 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2090   assert(VT.isVector() && "Expected a vector type");
2091
2092   // Zero vectors are used to represent vector negation and in those cases
2093   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2094   // not support i64 elements, so sometimes the zero vectors will need to be
2095   // explicitly constructed.  For those cases, and potentially other uses in
2096   // the future, always build zero vectors as <16 x i8> or <8 x i8> bitcasted
2097   // to their dest type.  This ensures they get CSE'd.
2098   SDValue Vec;
2099   SDValue Cst = DAG.getTargetConstant(0, MVT::i8);
2100   SmallVector<SDValue, 8> Ops;
2101   MVT TVT;
2102
2103   if (VT.getSizeInBits() == 64) {
2104     Ops.assign(8, Cst); TVT = MVT::v8i8;
2105   } else {
2106     Ops.assign(16, Cst); TVT = MVT::v16i8;
2107   }
2108   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2109
2110   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2111 }
2112
2113 /// getOnesVector - Returns a vector of specified type with all bits set.
2114 ///
2115 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2116   assert(VT.isVector() && "Expected a vector type");
2117
2118   // Always build ones vectors as <16 x i8> or <8 x i8> bitcasted to their
2119   // dest type. This ensures they get CSE'd.
2120   SDValue Vec;
2121   SDValue Cst = DAG.getTargetConstant(0xFF, MVT::i8);
2122   SmallVector<SDValue, 8> Ops;
2123   MVT TVT;
2124
2125   if (VT.getSizeInBits() == 64) {
2126     Ops.assign(8, Cst); TVT = MVT::v8i8;
2127   } else {
2128     Ops.assign(16, Cst); TVT = MVT::v16i8;
2129   }
2130   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2131
2132   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2133 }
2134
2135 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2136 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2137 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op, SelectionDAG &DAG) {
2138   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2139   EVT VT = Op.getValueType();
2140   unsigned VTBits = VT.getSizeInBits();
2141   DebugLoc dl = Op.getDebugLoc();
2142   SDValue ShOpLo = Op.getOperand(0);
2143   SDValue ShOpHi = Op.getOperand(1);
2144   SDValue ShAmt  = Op.getOperand(2);
2145   SDValue ARMCC;
2146   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2147
2148   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2149
2150   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2151                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2152   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2153   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2154                                    DAG.getConstant(VTBits, MVT::i32));
2155   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2156   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2157   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2158
2159   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2160   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2161                           ARMCC, DAG, dl);
2162   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2163   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC,
2164                            CCR, Cmp);
2165
2166   SDValue Ops[2] = { Lo, Hi };
2167   return DAG.getMergeValues(Ops, 2, dl);
2168 }
2169
2170 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2171 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2172 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op, SelectionDAG &DAG) {
2173   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2174   EVT VT = Op.getValueType();
2175   unsigned VTBits = VT.getSizeInBits();
2176   DebugLoc dl = Op.getDebugLoc();
2177   SDValue ShOpLo = Op.getOperand(0);
2178   SDValue ShOpHi = Op.getOperand(1);
2179   SDValue ShAmt  = Op.getOperand(2);
2180   SDValue ARMCC;
2181
2182   assert(Op.getOpcode() == ISD::SHL_PARTS);
2183   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2184                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2185   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2186   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2187                                    DAG.getConstant(VTBits, MVT::i32));
2188   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2189   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2190
2191   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2192   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2193   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2194                           ARMCC, DAG, dl);
2195   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2196   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMCC,
2197                            CCR, Cmp);
2198
2199   SDValue Ops[2] = { Lo, Hi };
2200   return DAG.getMergeValues(Ops, 2, dl);
2201 }
2202
2203 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2204                           const ARMSubtarget *ST) {
2205   EVT VT = N->getValueType(0);
2206   DebugLoc dl = N->getDebugLoc();
2207
2208   // Lower vector shifts on NEON to use VSHL.
2209   if (VT.isVector()) {
2210     assert(ST->hasNEON() && "unexpected vector shift");
2211
2212     // Left shifts translate directly to the vshiftu intrinsic.
2213     if (N->getOpcode() == ISD::SHL)
2214       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2215                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2216                          N->getOperand(0), N->getOperand(1));
2217
2218     assert((N->getOpcode() == ISD::SRA ||
2219             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2220
2221     // NEON uses the same intrinsics for both left and right shifts.  For
2222     // right shifts, the shift amounts are negative, so negate the vector of
2223     // shift amounts.
2224     EVT ShiftVT = N->getOperand(1).getValueType();
2225     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2226                                        getZeroVector(ShiftVT, DAG, dl),
2227                                        N->getOperand(1));
2228     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2229                                Intrinsic::arm_neon_vshifts :
2230                                Intrinsic::arm_neon_vshiftu);
2231     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2232                        DAG.getConstant(vshiftInt, MVT::i32),
2233                        N->getOperand(0), NegatedCount);
2234   }
2235
2236   // We can get here for a node like i32 = ISD::SHL i32, i64
2237   if (VT != MVT::i64)
2238     return SDValue();
2239
2240   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2241          "Unknown shift to lower!");
2242
2243   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2244   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2245       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2246     return SDValue();
2247
2248   // If we are in thumb mode, we don't have RRX.
2249   if (ST->isThumb1Only()) return SDValue();
2250
2251   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2252   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2253                              DAG.getConstant(0, MVT::i32));
2254   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2255                              DAG.getConstant(1, MVT::i32));
2256
2257   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2258   // captures the result into a carry flag.
2259   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2260   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2261
2262   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2263   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2264
2265   // Merge the pieces into a single i64 value.
2266  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2267 }
2268
2269 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2270   SDValue TmpOp0, TmpOp1;
2271   bool Invert = false;
2272   bool Swap = false;
2273   unsigned Opc = 0;
2274
2275   SDValue Op0 = Op.getOperand(0);
2276   SDValue Op1 = Op.getOperand(1);
2277   SDValue CC = Op.getOperand(2);
2278   EVT VT = Op.getValueType();
2279   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2280   DebugLoc dl = Op.getDebugLoc();
2281
2282   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2283     switch (SetCCOpcode) {
2284     default: llvm_unreachable("Illegal FP comparison"); break;
2285     case ISD::SETUNE:
2286     case ISD::SETNE:  Invert = true; // Fallthrough
2287     case ISD::SETOEQ:
2288     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2289     case ISD::SETOLT:
2290     case ISD::SETLT: Swap = true; // Fallthrough
2291     case ISD::SETOGT:
2292     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2293     case ISD::SETOLE:
2294     case ISD::SETLE:  Swap = true; // Fallthrough
2295     case ISD::SETOGE:
2296     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2297     case ISD::SETUGE: Swap = true; // Fallthrough
2298     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2299     case ISD::SETUGT: Swap = true; // Fallthrough
2300     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2301     case ISD::SETUEQ: Invert = true; // Fallthrough
2302     case ISD::SETONE:
2303       // Expand this to (OLT | OGT).
2304       TmpOp0 = Op0;
2305       TmpOp1 = Op1;
2306       Opc = ISD::OR;
2307       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2308       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2309       break;
2310     case ISD::SETUO: Invert = true; // Fallthrough
2311     case ISD::SETO:
2312       // Expand this to (OLT | OGE).
2313       TmpOp0 = Op0;
2314       TmpOp1 = Op1;
2315       Opc = ISD::OR;
2316       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2317       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2318       break;
2319     }
2320   } else {
2321     // Integer comparisons.
2322     switch (SetCCOpcode) {
2323     default: llvm_unreachable("Illegal integer comparison"); break;
2324     case ISD::SETNE:  Invert = true;
2325     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2326     case ISD::SETLT:  Swap = true;
2327     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2328     case ISD::SETLE:  Swap = true;
2329     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2330     case ISD::SETULT: Swap = true;
2331     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2332     case ISD::SETULE: Swap = true;
2333     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2334     }
2335
2336     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2337     if (Opc == ARMISD::VCEQ) {
2338
2339       SDValue AndOp;
2340       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2341         AndOp = Op0;
2342       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2343         AndOp = Op1;
2344
2345       // Ignore bitconvert.
2346       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2347         AndOp = AndOp.getOperand(0);
2348
2349       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2350         Opc = ARMISD::VTST;
2351         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2352         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2353         Invert = !Invert;
2354       }
2355     }
2356   }
2357
2358   if (Swap)
2359     std::swap(Op0, Op1);
2360
2361   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2362
2363   if (Invert)
2364     Result = DAG.getNOT(dl, Result, VT);
2365
2366   return Result;
2367 }
2368
2369 /// isVMOVSplat - Check if the specified splat value corresponds to an immediate
2370 /// VMOV instruction, and if so, return the constant being splatted.
2371 static SDValue isVMOVSplat(uint64_t SplatBits, uint64_t SplatUndef,
2372                            unsigned SplatBitSize, SelectionDAG &DAG) {
2373   switch (SplatBitSize) {
2374   case 8:
2375     // Any 1-byte value is OK.
2376     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2377     return DAG.getTargetConstant(SplatBits, MVT::i8);
2378
2379   case 16:
2380     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2381     if ((SplatBits & ~0xff) == 0 ||
2382         (SplatBits & ~0xff00) == 0)
2383       return DAG.getTargetConstant(SplatBits, MVT::i16);
2384     break;
2385
2386   case 32:
2387     // NEON's 32-bit VMOV supports splat values where:
2388     // * only one byte is nonzero, or
2389     // * the least significant byte is 0xff and the second byte is nonzero, or
2390     // * the least significant 2 bytes are 0xff and the third is nonzero.
2391     if ((SplatBits & ~0xff) == 0 ||
2392         (SplatBits & ~0xff00) == 0 ||
2393         (SplatBits & ~0xff0000) == 0 ||
2394         (SplatBits & ~0xff000000) == 0)
2395       return DAG.getTargetConstant(SplatBits, MVT::i32);
2396
2397     if ((SplatBits & ~0xffff) == 0 &&
2398         ((SplatBits | SplatUndef) & 0xff) == 0xff)
2399       return DAG.getTargetConstant(SplatBits | 0xff, MVT::i32);
2400
2401     if ((SplatBits & ~0xffffff) == 0 &&
2402         ((SplatBits | SplatUndef) & 0xffff) == 0xffff)
2403       return DAG.getTargetConstant(SplatBits | 0xffff, MVT::i32);
2404
2405     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2406     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2407     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2408     // and fall through here to test for a valid 64-bit splat.  But, then the
2409     // caller would also need to check and handle the change in size.
2410     break;
2411
2412   case 64: {
2413     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2414     uint64_t BitMask = 0xff;
2415     uint64_t Val = 0;
2416     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2417       if (((SplatBits | SplatUndef) & BitMask) == BitMask)
2418         Val |= BitMask;
2419       else if ((SplatBits & BitMask) != 0)
2420         return SDValue();
2421       BitMask <<= 8;
2422     }
2423     return DAG.getTargetConstant(Val, MVT::i64);
2424   }
2425
2426   default:
2427     llvm_unreachable("unexpected size for isVMOVSplat");
2428     break;
2429   }
2430
2431   return SDValue();
2432 }
2433
2434 /// getVMOVImm - If this is a build_vector of constants which can be
2435 /// formed by using a VMOV instruction of the specified element size,
2436 /// return the constant being splatted.  The ByteSize field indicates the
2437 /// number of bytes of each element [1248].
2438 SDValue ARM::getVMOVImm(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
2439   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
2440   APInt SplatBits, SplatUndef;
2441   unsigned SplatBitSize;
2442   bool HasAnyUndefs;
2443   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
2444                                       HasAnyUndefs, ByteSize * 8))
2445     return SDValue();
2446
2447   if (SplatBitSize > ByteSize * 8)
2448     return SDValue();
2449
2450   return isVMOVSplat(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
2451                      SplatBitSize, DAG);
2452 }
2453
2454 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
2455                        bool &ReverseVEXT, unsigned &Imm) {
2456   unsigned NumElts = VT.getVectorNumElements();
2457   ReverseVEXT = false;
2458   Imm = M[0];
2459
2460   // If this is a VEXT shuffle, the immediate value is the index of the first
2461   // element.  The other shuffle indices must be the successive elements after
2462   // the first one.
2463   unsigned ExpectedElt = Imm;
2464   for (unsigned i = 1; i < NumElts; ++i) {
2465     // Increment the expected index.  If it wraps around, it may still be
2466     // a VEXT but the source vectors must be swapped.
2467     ExpectedElt += 1;
2468     if (ExpectedElt == NumElts * 2) {
2469       ExpectedElt = 0;
2470       ReverseVEXT = true;
2471     }
2472
2473     if (ExpectedElt != static_cast<unsigned>(M[i]))
2474       return false;
2475   }
2476
2477   // Adjust the index value if the source operands will be swapped.
2478   if (ReverseVEXT)
2479     Imm -= NumElts;
2480
2481   return true;
2482 }
2483
2484 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
2485 /// instruction with the specified blocksize.  (The order of the elements
2486 /// within each block of the vector is reversed.)
2487 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
2488                        unsigned BlockSize) {
2489   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
2490          "Only possible block sizes for VREV are: 16, 32, 64");
2491
2492   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2493   if (EltSz == 64)
2494     return false;
2495
2496   unsigned NumElts = VT.getVectorNumElements();
2497   unsigned BlockElts = M[0] + 1;
2498
2499   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
2500     return false;
2501
2502   for (unsigned i = 0; i < NumElts; ++i) {
2503     if ((unsigned) M[i] !=
2504         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
2505       return false;
2506   }
2507
2508   return true;
2509 }
2510
2511 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
2512                        unsigned &WhichResult) {
2513   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2514   if (EltSz == 64)
2515     return false;
2516
2517   unsigned NumElts = VT.getVectorNumElements();
2518   WhichResult = (M[0] == 0 ? 0 : 1);
2519   for (unsigned i = 0; i < NumElts; i += 2) {
2520     if ((unsigned) M[i] != i + WhichResult ||
2521         (unsigned) M[i+1] != i + NumElts + WhichResult)
2522       return false;
2523   }
2524   return true;
2525 }
2526
2527 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
2528                        unsigned &WhichResult) {
2529   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2530   if (EltSz == 64)
2531     return false;
2532
2533   unsigned NumElts = VT.getVectorNumElements();
2534   WhichResult = (M[0] == 0 ? 0 : 1);
2535   for (unsigned i = 0; i != NumElts; ++i) {
2536     if ((unsigned) M[i] != 2 * i + WhichResult)
2537       return false;
2538   }
2539
2540   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
2541   if (VT.is64BitVector() && EltSz == 32)
2542     return false;
2543
2544   return true;
2545 }
2546
2547 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
2548                        unsigned &WhichResult) {
2549   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2550   if (EltSz == 64)
2551     return false;
2552
2553   unsigned NumElts = VT.getVectorNumElements();
2554   WhichResult = (M[0] == 0 ? 0 : 1);
2555   unsigned Idx = WhichResult * NumElts / 2;
2556   for (unsigned i = 0; i != NumElts; i += 2) {
2557     if ((unsigned) M[i] != Idx ||
2558         (unsigned) M[i+1] != Idx + NumElts)
2559       return false;
2560     Idx += 1;
2561   }
2562
2563   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
2564   if (VT.is64BitVector() && EltSz == 32)
2565     return false;
2566
2567   return true;
2568 }
2569
2570 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2571   // Canonicalize all-zeros and all-ones vectors.
2572   ConstantSDNode *ConstVal = cast<ConstantSDNode>(Val.getNode());
2573   if (ConstVal->isNullValue())
2574     return getZeroVector(VT, DAG, dl);
2575   if (ConstVal->isAllOnesValue())
2576     return getOnesVector(VT, DAG, dl);
2577
2578   EVT CanonicalVT;
2579   if (VT.is64BitVector()) {
2580     switch (Val.getValueType().getSizeInBits()) {
2581     case 8:  CanonicalVT = MVT::v8i8; break;
2582     case 16: CanonicalVT = MVT::v4i16; break;
2583     case 32: CanonicalVT = MVT::v2i32; break;
2584     case 64: CanonicalVT = MVT::v1i64; break;
2585     default: llvm_unreachable("unexpected splat element type"); break;
2586     }
2587   } else {
2588     assert(VT.is128BitVector() && "unknown splat vector size");
2589     switch (Val.getValueType().getSizeInBits()) {
2590     case 8:  CanonicalVT = MVT::v16i8; break;
2591     case 16: CanonicalVT = MVT::v8i16; break;
2592     case 32: CanonicalVT = MVT::v4i32; break;
2593     case 64: CanonicalVT = MVT::v2i64; break;
2594     default: llvm_unreachable("unexpected splat element type"); break;
2595     }
2596   }
2597
2598   // Build a canonical splat for this value.
2599   SmallVector<SDValue, 8> Ops;
2600   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
2601   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
2602                             Ops.size());
2603   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
2604 }
2605
2606 // If this is a case we can't handle, return null and let the default
2607 // expansion code take care of it.
2608 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
2609   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
2610   DebugLoc dl = Op.getDebugLoc();
2611   EVT VT = Op.getValueType();
2612
2613   APInt SplatBits, SplatUndef;
2614   unsigned SplatBitSize;
2615   bool HasAnyUndefs;
2616   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
2617     if (SplatBitSize <= 64) {
2618       SDValue Val = isVMOVSplat(SplatBits.getZExtValue(),
2619                                 SplatUndef.getZExtValue(), SplatBitSize, DAG);
2620       if (Val.getNode())
2621         return BuildSplat(Val, VT, DAG, dl);
2622     }
2623   }
2624
2625   // If there are only 2 elements in a 128-bit vector, insert them into an
2626   // undef vector.  This handles the common case for 128-bit vector argument
2627   // passing, where the insertions should be translated to subreg accesses
2628   // with no real instructions.
2629   if (VT.is128BitVector() && Op.getNumOperands() == 2) {
2630     SDValue Val = DAG.getUNDEF(VT);
2631     SDValue Op0 = Op.getOperand(0);
2632     SDValue Op1 = Op.getOperand(1);
2633     if (Op0.getOpcode() != ISD::UNDEF)
2634       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op0,
2635                         DAG.getIntPtrConstant(0));
2636     if (Op1.getOpcode() != ISD::UNDEF)
2637       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op1,
2638                         DAG.getIntPtrConstant(1));
2639     return Val;
2640   }
2641
2642   return SDValue();
2643 }
2644
2645 /// isShuffleMaskLegal - Targets can use this to indicate that they only
2646 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
2647 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
2648 /// are assumed to be legal.
2649 bool
2650 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
2651                                       EVT VT) const {
2652   if (VT.getVectorNumElements() == 4 &&
2653       (VT.is128BitVector() || VT.is64BitVector())) {
2654     unsigned PFIndexes[4];
2655     for (unsigned i = 0; i != 4; ++i) {
2656       if (M[i] < 0)
2657         PFIndexes[i] = 8;
2658       else
2659         PFIndexes[i] = M[i];
2660     }
2661
2662     // Compute the index in the perfect shuffle table.
2663     unsigned PFTableIndex =
2664       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2665     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2666     unsigned Cost = (PFEntry >> 30);
2667
2668     if (Cost <= 4)
2669       return true;
2670   }
2671
2672   bool ReverseVEXT;
2673   unsigned Imm, WhichResult;
2674
2675   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
2676           isVREVMask(M, VT, 64) ||
2677           isVREVMask(M, VT, 32) ||
2678           isVREVMask(M, VT, 16) ||
2679           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
2680           isVTRNMask(M, VT, WhichResult) ||
2681           isVUZPMask(M, VT, WhichResult) ||
2682           isVZIPMask(M, VT, WhichResult));
2683 }
2684
2685 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2686 /// the specified operations to build the shuffle.
2687 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
2688                                       SDValue RHS, SelectionDAG &DAG,
2689                                       DebugLoc dl) {
2690   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2691   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
2692   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2693
2694   enum {
2695     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2696     OP_VREV,
2697     OP_VDUP0,
2698     OP_VDUP1,
2699     OP_VDUP2,
2700     OP_VDUP3,
2701     OP_VEXT1,
2702     OP_VEXT2,
2703     OP_VEXT3,
2704     OP_VUZPL, // VUZP, left result
2705     OP_VUZPR, // VUZP, right result
2706     OP_VZIPL, // VZIP, left result
2707     OP_VZIPR, // VZIP, right result
2708     OP_VTRNL, // VTRN, left result
2709     OP_VTRNR  // VTRN, right result
2710   };
2711
2712   if (OpNum == OP_COPY) {
2713     if (LHSID == (1*9+2)*9+3) return LHS;
2714     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2715     return RHS;
2716   }
2717
2718   SDValue OpLHS, OpRHS;
2719   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
2720   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
2721   EVT VT = OpLHS.getValueType();
2722
2723   switch (OpNum) {
2724   default: llvm_unreachable("Unknown shuffle opcode!");
2725   case OP_VREV:
2726     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
2727   case OP_VDUP0:
2728   case OP_VDUP1:
2729   case OP_VDUP2:
2730   case OP_VDUP3:
2731     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
2732                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
2733   case OP_VEXT1:
2734   case OP_VEXT2:
2735   case OP_VEXT3:
2736     return DAG.getNode(ARMISD::VEXT, dl, VT,
2737                        OpLHS, OpRHS,
2738                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
2739   case OP_VUZPL:
2740   case OP_VUZPR:
2741     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
2742                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
2743   case OP_VZIPL:
2744   case OP_VZIPR:
2745     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
2746                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
2747   case OP_VTRNL:
2748   case OP_VTRNR:
2749     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
2750                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
2751   }
2752 }
2753
2754 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
2755   SDValue V1 = Op.getOperand(0);
2756   SDValue V2 = Op.getOperand(1);
2757   DebugLoc dl = Op.getDebugLoc();
2758   EVT VT = Op.getValueType();
2759   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
2760   SmallVector<int, 8> ShuffleMask;
2761
2762   // Convert shuffles that are directly supported on NEON to target-specific
2763   // DAG nodes, instead of keeping them as shuffles and matching them again
2764   // during code selection.  This is more efficient and avoids the possibility
2765   // of inconsistencies between legalization and selection.
2766   // FIXME: floating-point vectors should be canonicalized to integer vectors
2767   // of the same time so that they get CSEd properly.
2768   SVN->getMask(ShuffleMask);
2769
2770   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
2771     int Lane = SVN->getSplatIndex();
2772     // If this is undef splat, generate it via "just" vdup, if possible.
2773     if (Lane == -1) Lane = 0;
2774
2775     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
2776       return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
2777     }
2778     return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
2779                        DAG.getConstant(Lane, MVT::i32));
2780   }
2781
2782   bool ReverseVEXT;
2783   unsigned Imm;
2784   if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
2785     if (ReverseVEXT)
2786       std::swap(V1, V2);
2787     return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
2788                        DAG.getConstant(Imm, MVT::i32));
2789   }
2790
2791   if (isVREVMask(ShuffleMask, VT, 64))
2792     return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
2793   if (isVREVMask(ShuffleMask, VT, 32))
2794     return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
2795   if (isVREVMask(ShuffleMask, VT, 16))
2796     return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
2797
2798   // Check for Neon shuffles that modify both input vectors in place.
2799   // If both results are used, i.e., if there are two shuffles with the same
2800   // source operands and with masks corresponding to both results of one of
2801   // these operations, DAG memoization will ensure that a single node is
2802   // used for both shuffles.
2803   unsigned WhichResult;
2804   if (isVTRNMask(ShuffleMask, VT, WhichResult))
2805     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
2806                        V1, V2).getValue(WhichResult);
2807   if (isVUZPMask(ShuffleMask, VT, WhichResult))
2808     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
2809                        V1, V2).getValue(WhichResult);
2810   if (isVZIPMask(ShuffleMask, VT, WhichResult))
2811     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
2812                        V1, V2).getValue(WhichResult);
2813
2814   // If the shuffle is not directly supported and it has 4 elements, use
2815   // the PerfectShuffle-generated table to synthesize it from other shuffles.
2816   if (VT.getVectorNumElements() == 4 &&
2817       (VT.is128BitVector() || VT.is64BitVector())) {
2818     unsigned PFIndexes[4];
2819     for (unsigned i = 0; i != 4; ++i) {
2820       if (ShuffleMask[i] < 0)
2821         PFIndexes[i] = 8;
2822       else
2823         PFIndexes[i] = ShuffleMask[i];
2824     }
2825
2826     // Compute the index in the perfect shuffle table.
2827     unsigned PFTableIndex =
2828       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2829
2830     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2831     unsigned Cost = (PFEntry >> 30);
2832
2833     if (Cost <= 4)
2834       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
2835   }
2836
2837   return SDValue();
2838 }
2839
2840 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
2841   EVT VT = Op.getValueType();
2842   DebugLoc dl = Op.getDebugLoc();
2843   SDValue Vec = Op.getOperand(0);
2844   SDValue Lane = Op.getOperand(1);
2845   assert(VT == MVT::i32 &&
2846          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
2847          "unexpected type for custom-lowering vector extract");
2848   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
2849 }
2850
2851 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
2852   // The only time a CONCAT_VECTORS operation can have legal types is when
2853   // two 64-bit vectors are concatenated to a 128-bit vector.
2854   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
2855          "unexpected CONCAT_VECTORS");
2856   DebugLoc dl = Op.getDebugLoc();
2857   SDValue Val = DAG.getUNDEF(MVT::v2f64);
2858   SDValue Op0 = Op.getOperand(0);
2859   SDValue Op1 = Op.getOperand(1);
2860   if (Op0.getOpcode() != ISD::UNDEF)
2861     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
2862                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
2863                       DAG.getIntPtrConstant(0));
2864   if (Op1.getOpcode() != ISD::UNDEF)
2865     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
2866                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
2867                       DAG.getIntPtrConstant(1));
2868   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
2869 }
2870
2871 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
2872   switch (Op.getOpcode()) {
2873   default: llvm_unreachable("Don't know how to custom lower this!");
2874   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
2875   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
2876   case ISD::GlobalAddress:
2877     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
2878       LowerGlobalAddressELF(Op, DAG);
2879   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
2880   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
2881   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
2882   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
2883   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
2884   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
2885   case ISD::SINT_TO_FP:
2886   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
2887   case ISD::FP_TO_SINT:
2888   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
2889   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
2890   case ISD::RETURNADDR:    break;
2891   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
2892   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
2893   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2894   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
2895   case ISD::SHL:
2896   case ISD::SRL:
2897   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
2898   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
2899   case ISD::SRL_PARTS:
2900   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
2901   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
2902   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
2903   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
2904   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
2905   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
2906   }
2907   return SDValue();
2908 }
2909
2910 /// ReplaceNodeResults - Replace the results of node with an illegal result
2911 /// type with new values built out of custom code.
2912 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
2913                                            SmallVectorImpl<SDValue>&Results,
2914                                            SelectionDAG &DAG) {
2915   switch (N->getOpcode()) {
2916   default:
2917     llvm_unreachable("Don't know how to custom expand this!");
2918     return;
2919   case ISD::BIT_CONVERT:
2920     Results.push_back(ExpandBIT_CONVERT(N, DAG));
2921     return;
2922   case ISD::SRL:
2923   case ISD::SRA: {
2924     SDValue Res = LowerShift(N, DAG, Subtarget);
2925     if (Res.getNode())
2926       Results.push_back(Res);
2927     return;
2928   }
2929   }
2930 }
2931
2932 //===----------------------------------------------------------------------===//
2933 //                           ARM Scheduler Hooks
2934 //===----------------------------------------------------------------------===//
2935
2936 MachineBasicBlock *
2937 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
2938                                                MachineBasicBlock *BB,
2939                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
2940   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2941   DebugLoc dl = MI->getDebugLoc();
2942   switch (MI->getOpcode()) {
2943   default:
2944     llvm_unreachable("Unexpected instr type to insert");
2945   case ARM::tMOVCCr_pseudo: {
2946     // To "insert" a SELECT_CC instruction, we actually have to insert the
2947     // diamond control-flow pattern.  The incoming instruction knows the
2948     // destination vreg to set, the condition code register to branch on, the
2949     // true/false values to select between, and a branch opcode to use.
2950     const BasicBlock *LLVM_BB = BB->getBasicBlock();
2951     MachineFunction::iterator It = BB;
2952     ++It;
2953
2954     //  thisMBB:
2955     //  ...
2956     //   TrueVal = ...
2957     //   cmpTY ccX, r1, r2
2958     //   bCC copy1MBB
2959     //   fallthrough --> copy0MBB
2960     MachineBasicBlock *thisMBB  = BB;
2961     MachineFunction *F = BB->getParent();
2962     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
2963     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
2964     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
2965       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
2966     F->insert(It, copy0MBB);
2967     F->insert(It, sinkMBB);
2968     // Update machine-CFG edges by first adding all successors of the current
2969     // block to the new block which will contain the Phi node for the select.
2970     // Also inform sdisel of the edge changes.
2971     for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
2972            E = BB->succ_end(); I != E; ++I) {
2973       EM->insert(std::make_pair(*I, sinkMBB));
2974       sinkMBB->addSuccessor(*I);
2975     }
2976     // Next, remove all successors of the current block, and add the true
2977     // and fallthrough blocks as its successors.
2978     while (!BB->succ_empty())
2979       BB->removeSuccessor(BB->succ_begin());
2980     BB->addSuccessor(copy0MBB);
2981     BB->addSuccessor(sinkMBB);
2982
2983     //  copy0MBB:
2984     //   %FalseValue = ...
2985     //   # fallthrough to sinkMBB
2986     BB = copy0MBB;
2987
2988     // Update machine-CFG edges
2989     BB->addSuccessor(sinkMBB);
2990
2991     //  sinkMBB:
2992     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
2993     //  ...
2994     BB = sinkMBB;
2995     BuildMI(BB, dl, TII->get(ARM::PHI), MI->getOperand(0).getReg())
2996       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
2997       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
2998
2999     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
3000     return BB;
3001   }
3002
3003   case ARM::tANDsp:
3004   case ARM::tADDspr_:
3005   case ARM::tSUBspi_:
3006   case ARM::t2SUBrSPi_:
3007   case ARM::t2SUBrSPi12_:
3008   case ARM::t2SUBrSPs_: {
3009     MachineFunction *MF = BB->getParent();
3010     unsigned DstReg = MI->getOperand(0).getReg();
3011     unsigned SrcReg = MI->getOperand(1).getReg();
3012     bool DstIsDead = MI->getOperand(0).isDead();
3013     bool SrcIsKill = MI->getOperand(1).isKill();
3014
3015     if (SrcReg != ARM::SP) {
3016       // Copy the source to SP from virtual register.
3017       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
3018       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3019         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
3020       BuildMI(BB, dl, TII->get(CopyOpc), ARM::SP)
3021         .addReg(SrcReg, getKillRegState(SrcIsKill));
3022     }
3023
3024     unsigned OpOpc = 0;
3025     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
3026     switch (MI->getOpcode()) {
3027     default:
3028       llvm_unreachable("Unexpected pseudo instruction!");
3029     case ARM::tANDsp:
3030       OpOpc = ARM::tAND;
3031       NeedPred = true;
3032       break;
3033     case ARM::tADDspr_:
3034       OpOpc = ARM::tADDspr;
3035       break;
3036     case ARM::tSUBspi_:
3037       OpOpc = ARM::tSUBspi;
3038       break;
3039     case ARM::t2SUBrSPi_:
3040       OpOpc = ARM::t2SUBrSPi;
3041       NeedPred = true; NeedCC = true;
3042       break;
3043     case ARM::t2SUBrSPi12_:
3044       OpOpc = ARM::t2SUBrSPi12;
3045       NeedPred = true;
3046       break;
3047     case ARM::t2SUBrSPs_:
3048       OpOpc = ARM::t2SUBrSPs;
3049       NeedPred = true; NeedCC = true; NeedOp3 = true;
3050       break;
3051     }
3052     MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(OpOpc), ARM::SP);
3053     if (OpOpc == ARM::tAND)
3054       AddDefaultT1CC(MIB);
3055     MIB.addReg(ARM::SP);
3056     MIB.addOperand(MI->getOperand(2));
3057     if (NeedOp3)
3058       MIB.addOperand(MI->getOperand(3));
3059     if (NeedPred)
3060       AddDefaultPred(MIB);
3061     if (NeedCC)
3062       AddDefaultCC(MIB);
3063
3064     // Copy the result from SP to virtual register.
3065     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
3066     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3067       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
3068     BuildMI(BB, dl, TII->get(CopyOpc))
3069       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
3070       .addReg(ARM::SP);
3071     MF->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
3072     return BB;
3073   }
3074   }
3075 }
3076
3077 //===----------------------------------------------------------------------===//
3078 //                           ARM Optimization Hooks
3079 //===----------------------------------------------------------------------===//
3080
3081 static
3082 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
3083                             TargetLowering::DAGCombinerInfo &DCI) {
3084   SelectionDAG &DAG = DCI.DAG;
3085   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3086   EVT VT = N->getValueType(0);
3087   unsigned Opc = N->getOpcode();
3088   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
3089   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
3090   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
3091   ISD::CondCode CC = ISD::SETCC_INVALID;
3092
3093   if (isSlctCC) {
3094     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
3095   } else {
3096     SDValue CCOp = Slct.getOperand(0);
3097     if (CCOp.getOpcode() == ISD::SETCC)
3098       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
3099   }
3100
3101   bool DoXform = false;
3102   bool InvCC = false;
3103   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
3104           "Bad input!");
3105
3106   if (LHS.getOpcode() == ISD::Constant &&
3107       cast<ConstantSDNode>(LHS)->isNullValue()) {
3108     DoXform = true;
3109   } else if (CC != ISD::SETCC_INVALID &&
3110              RHS.getOpcode() == ISD::Constant &&
3111              cast<ConstantSDNode>(RHS)->isNullValue()) {
3112     std::swap(LHS, RHS);
3113     SDValue Op0 = Slct.getOperand(0);
3114     EVT OpVT = isSlctCC ? Op0.getValueType() :
3115                           Op0.getOperand(0).getValueType();
3116     bool isInt = OpVT.isInteger();
3117     CC = ISD::getSetCCInverse(CC, isInt);
3118
3119     if (!TLI.isCondCodeLegal(CC, OpVT))
3120       return SDValue();         // Inverse operator isn't legal.
3121
3122     DoXform = true;
3123     InvCC = true;
3124   }
3125
3126   if (DoXform) {
3127     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
3128     if (isSlctCC)
3129       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
3130                              Slct.getOperand(0), Slct.getOperand(1), CC);
3131     SDValue CCOp = Slct.getOperand(0);
3132     if (InvCC)
3133       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
3134                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
3135     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
3136                        CCOp, OtherOp, Result);
3137   }
3138   return SDValue();
3139 }
3140
3141 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
3142 static SDValue PerformADDCombine(SDNode *N,
3143                                  TargetLowering::DAGCombinerInfo &DCI) {
3144   // added by evan in r37685 with no testcase.
3145   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
3146
3147   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
3148   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
3149     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
3150     if (Result.getNode()) return Result;
3151   }
3152   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
3153     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
3154     if (Result.getNode()) return Result;
3155   }
3156
3157   return SDValue();
3158 }
3159
3160 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
3161 static SDValue PerformSUBCombine(SDNode *N,
3162                                  TargetLowering::DAGCombinerInfo &DCI) {
3163   // added by evan in r37685 with no testcase.
3164   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
3165
3166   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
3167   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
3168     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
3169     if (Result.getNode()) return Result;
3170   }
3171
3172   return SDValue();
3173 }
3174
3175 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for ARMISD::VMOVRRD.
3176 static SDValue PerformVMOVRRDCombine(SDNode *N,
3177                                    TargetLowering::DAGCombinerInfo &DCI) {
3178   // fmrrd(fmdrr x, y) -> x,y
3179   SDValue InDouble = N->getOperand(0);
3180   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
3181     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
3182   return SDValue();
3183 }
3184
3185 /// getVShiftImm - Check if this is a valid build_vector for the immediate
3186 /// operand of a vector shift operation, where all the elements of the
3187 /// build_vector must have the same constant integer value.
3188 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
3189   // Ignore bit_converts.
3190   while (Op.getOpcode() == ISD::BIT_CONVERT)
3191     Op = Op.getOperand(0);
3192   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3193   APInt SplatBits, SplatUndef;
3194   unsigned SplatBitSize;
3195   bool HasAnyUndefs;
3196   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
3197                                       HasAnyUndefs, ElementBits) ||
3198       SplatBitSize > ElementBits)
3199     return false;
3200   Cnt = SplatBits.getSExtValue();
3201   return true;
3202 }
3203
3204 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
3205 /// operand of a vector shift left operation.  That value must be in the range:
3206 ///   0 <= Value < ElementBits for a left shift; or
3207 ///   0 <= Value <= ElementBits for a long left shift.
3208 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
3209   assert(VT.isVector() && "vector shift count is not a vector type");
3210   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
3211   if (! getVShiftImm(Op, ElementBits, Cnt))
3212     return false;
3213   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
3214 }
3215
3216 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
3217 /// operand of a vector shift right operation.  For a shift opcode, the value
3218 /// is positive, but for an intrinsic the value count must be negative. The
3219 /// absolute value must be in the range:
3220 ///   1 <= |Value| <= ElementBits for a right shift; or
3221 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
3222 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
3223                          int64_t &Cnt) {
3224   assert(VT.isVector() && "vector shift count is not a vector type");
3225   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
3226   if (! getVShiftImm(Op, ElementBits, Cnt))
3227     return false;
3228   if (isIntrinsic)
3229     Cnt = -Cnt;
3230   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
3231 }
3232
3233 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
3234 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
3235   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
3236   switch (IntNo) {
3237   default:
3238     // Don't do anything for most intrinsics.
3239     break;
3240
3241   // Vector shifts: check for immediate versions and lower them.
3242   // Note: This is done during DAG combining instead of DAG legalizing because
3243   // the build_vectors for 64-bit vector element shift counts are generally
3244   // not legal, and it is hard to see their values after they get legalized to
3245   // loads from a constant pool.
3246   case Intrinsic::arm_neon_vshifts:
3247   case Intrinsic::arm_neon_vshiftu:
3248   case Intrinsic::arm_neon_vshiftls:
3249   case Intrinsic::arm_neon_vshiftlu:
3250   case Intrinsic::arm_neon_vshiftn:
3251   case Intrinsic::arm_neon_vrshifts:
3252   case Intrinsic::arm_neon_vrshiftu:
3253   case Intrinsic::arm_neon_vrshiftn:
3254   case Intrinsic::arm_neon_vqshifts:
3255   case Intrinsic::arm_neon_vqshiftu:
3256   case Intrinsic::arm_neon_vqshiftsu:
3257   case Intrinsic::arm_neon_vqshiftns:
3258   case Intrinsic::arm_neon_vqshiftnu:
3259   case Intrinsic::arm_neon_vqshiftnsu:
3260   case Intrinsic::arm_neon_vqrshiftns:
3261   case Intrinsic::arm_neon_vqrshiftnu:
3262   case Intrinsic::arm_neon_vqrshiftnsu: {
3263     EVT VT = N->getOperand(1).getValueType();
3264     int64_t Cnt;
3265     unsigned VShiftOpc = 0;
3266
3267     switch (IntNo) {
3268     case Intrinsic::arm_neon_vshifts:
3269     case Intrinsic::arm_neon_vshiftu:
3270       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
3271         VShiftOpc = ARMISD::VSHL;
3272         break;
3273       }
3274       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
3275         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
3276                      ARMISD::VSHRs : ARMISD::VSHRu);
3277         break;
3278       }
3279       return SDValue();
3280
3281     case Intrinsic::arm_neon_vshiftls:
3282     case Intrinsic::arm_neon_vshiftlu:
3283       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
3284         break;
3285       llvm_unreachable("invalid shift count for vshll intrinsic");
3286
3287     case Intrinsic::arm_neon_vrshifts:
3288     case Intrinsic::arm_neon_vrshiftu:
3289       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
3290         break;
3291       return SDValue();
3292
3293     case Intrinsic::arm_neon_vqshifts:
3294     case Intrinsic::arm_neon_vqshiftu:
3295       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
3296         break;
3297       return SDValue();
3298
3299     case Intrinsic::arm_neon_vqshiftsu:
3300       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
3301         break;
3302       llvm_unreachable("invalid shift count for vqshlu intrinsic");
3303
3304     case Intrinsic::arm_neon_vshiftn:
3305     case Intrinsic::arm_neon_vrshiftn:
3306     case Intrinsic::arm_neon_vqshiftns:
3307     case Intrinsic::arm_neon_vqshiftnu:
3308     case Intrinsic::arm_neon_vqshiftnsu:
3309     case Intrinsic::arm_neon_vqrshiftns:
3310     case Intrinsic::arm_neon_vqrshiftnu:
3311     case Intrinsic::arm_neon_vqrshiftnsu:
3312       // Narrowing shifts require an immediate right shift.
3313       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
3314         break;
3315       llvm_unreachable("invalid shift count for narrowing vector shift intrinsic");
3316
3317     default:
3318       llvm_unreachable("unhandled vector shift");
3319     }
3320
3321     switch (IntNo) {
3322     case Intrinsic::arm_neon_vshifts:
3323     case Intrinsic::arm_neon_vshiftu:
3324       // Opcode already set above.
3325       break;
3326     case Intrinsic::arm_neon_vshiftls:
3327     case Intrinsic::arm_neon_vshiftlu:
3328       if (Cnt == VT.getVectorElementType().getSizeInBits())
3329         VShiftOpc = ARMISD::VSHLLi;
3330       else
3331         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
3332                      ARMISD::VSHLLs : ARMISD::VSHLLu);
3333       break;
3334     case Intrinsic::arm_neon_vshiftn:
3335       VShiftOpc = ARMISD::VSHRN; break;
3336     case Intrinsic::arm_neon_vrshifts:
3337       VShiftOpc = ARMISD::VRSHRs; break;
3338     case Intrinsic::arm_neon_vrshiftu:
3339       VShiftOpc = ARMISD::VRSHRu; break;
3340     case Intrinsic::arm_neon_vrshiftn:
3341       VShiftOpc = ARMISD::VRSHRN; break;
3342     case Intrinsic::arm_neon_vqshifts:
3343       VShiftOpc = ARMISD::VQSHLs; break;
3344     case Intrinsic::arm_neon_vqshiftu:
3345       VShiftOpc = ARMISD::VQSHLu; break;
3346     case Intrinsic::arm_neon_vqshiftsu:
3347       VShiftOpc = ARMISD::VQSHLsu; break;
3348     case Intrinsic::arm_neon_vqshiftns:
3349       VShiftOpc = ARMISD::VQSHRNs; break;
3350     case Intrinsic::arm_neon_vqshiftnu:
3351       VShiftOpc = ARMISD::VQSHRNu; break;
3352     case Intrinsic::arm_neon_vqshiftnsu:
3353       VShiftOpc = ARMISD::VQSHRNsu; break;
3354     case Intrinsic::arm_neon_vqrshiftns:
3355       VShiftOpc = ARMISD::VQRSHRNs; break;
3356     case Intrinsic::arm_neon_vqrshiftnu:
3357       VShiftOpc = ARMISD::VQRSHRNu; break;
3358     case Intrinsic::arm_neon_vqrshiftnsu:
3359       VShiftOpc = ARMISD::VQRSHRNsu; break;
3360     }
3361
3362     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
3363                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
3364   }
3365
3366   case Intrinsic::arm_neon_vshiftins: {
3367     EVT VT = N->getOperand(1).getValueType();
3368     int64_t Cnt;
3369     unsigned VShiftOpc = 0;
3370
3371     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
3372       VShiftOpc = ARMISD::VSLI;
3373     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
3374       VShiftOpc = ARMISD::VSRI;
3375     else {
3376       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
3377     }
3378
3379     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
3380                        N->getOperand(1), N->getOperand(2),
3381                        DAG.getConstant(Cnt, MVT::i32));
3382   }
3383
3384   case Intrinsic::arm_neon_vqrshifts:
3385   case Intrinsic::arm_neon_vqrshiftu:
3386     // No immediate versions of these to check for.
3387     break;
3388   }
3389
3390   return SDValue();
3391 }
3392
3393 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
3394 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
3395 /// combining instead of DAG legalizing because the build_vectors for 64-bit
3396 /// vector element shift counts are generally not legal, and it is hard to see
3397 /// their values after they get legalized to loads from a constant pool.
3398 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
3399                                    const ARMSubtarget *ST) {
3400   EVT VT = N->getValueType(0);
3401
3402   // Nothing to be done for scalar shifts.
3403   if (! VT.isVector())
3404     return SDValue();
3405
3406   assert(ST->hasNEON() && "unexpected vector shift");
3407   int64_t Cnt;
3408
3409   switch (N->getOpcode()) {
3410   default: llvm_unreachable("unexpected shift opcode");
3411
3412   case ISD::SHL:
3413     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
3414       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
3415                          DAG.getConstant(Cnt, MVT::i32));
3416     break;
3417
3418   case ISD::SRA:
3419   case ISD::SRL:
3420     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
3421       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
3422                             ARMISD::VSHRs : ARMISD::VSHRu);
3423       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
3424                          DAG.getConstant(Cnt, MVT::i32));
3425     }
3426   }
3427   return SDValue();
3428 }
3429
3430 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
3431 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
3432 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
3433                                     const ARMSubtarget *ST) {
3434   SDValue N0 = N->getOperand(0);
3435
3436   // Check for sign- and zero-extensions of vector extract operations of 8-
3437   // and 16-bit vector elements.  NEON supports these directly.  They are
3438   // handled during DAG combining because type legalization will promote them
3439   // to 32-bit types and it is messy to recognize the operations after that.
3440   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
3441     SDValue Vec = N0.getOperand(0);
3442     SDValue Lane = N0.getOperand(1);
3443     EVT VT = N->getValueType(0);
3444     EVT EltVT = N0.getValueType();
3445     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3446
3447     if (VT == MVT::i32 &&
3448         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
3449         TLI.isTypeLegal(Vec.getValueType())) {
3450
3451       unsigned Opc = 0;
3452       switch (N->getOpcode()) {
3453       default: llvm_unreachable("unexpected opcode");
3454       case ISD::SIGN_EXTEND:
3455         Opc = ARMISD::VGETLANEs;
3456         break;
3457       case ISD::ZERO_EXTEND:
3458       case ISD::ANY_EXTEND:
3459         Opc = ARMISD::VGETLANEu;
3460         break;
3461       }
3462       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
3463     }
3464   }
3465
3466   return SDValue();
3467 }
3468
3469 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
3470                                              DAGCombinerInfo &DCI) const {
3471   switch (N->getOpcode()) {
3472   default: break;
3473   case ISD::ADD:      return PerformADDCombine(N, DCI);
3474   case ISD::SUB:      return PerformSUBCombine(N, DCI);
3475   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
3476   case ISD::INTRINSIC_WO_CHAIN:
3477     return PerformIntrinsicCombine(N, DCI.DAG);
3478   case ISD::SHL:
3479   case ISD::SRA:
3480   case ISD::SRL:
3481     return PerformShiftCombine(N, DCI.DAG, Subtarget);
3482   case ISD::SIGN_EXTEND:
3483   case ISD::ZERO_EXTEND:
3484   case ISD::ANY_EXTEND:
3485     return PerformExtendCombine(N, DCI.DAG, Subtarget);
3486   }
3487   return SDValue();
3488 }
3489
3490 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
3491   if (!Subtarget->hasV6Ops())
3492     // Pre-v6 does not support unaligned mem access.
3493     return false;
3494   else if (!Subtarget->hasV6Ops()) {
3495     // v6 may or may not support unaligned mem access.
3496     if (!Subtarget->isTargetDarwin())
3497       return false;
3498   }
3499
3500   switch (VT.getSimpleVT().SimpleTy) {
3501   default:
3502     return false;
3503   case MVT::i8:
3504   case MVT::i16:
3505   case MVT::i32:
3506     return true;
3507   // FIXME: VLD1 etc with standard alignment is legal.
3508   }
3509 }
3510
3511 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
3512   if (V < 0)
3513     return false;
3514
3515   unsigned Scale = 1;
3516   switch (VT.getSimpleVT().SimpleTy) {
3517   default: return false;
3518   case MVT::i1:
3519   case MVT::i8:
3520     // Scale == 1;
3521     break;
3522   case MVT::i16:
3523     // Scale == 2;
3524     Scale = 2;
3525     break;
3526   case MVT::i32:
3527     // Scale == 4;
3528     Scale = 4;
3529     break;
3530   }
3531
3532   if ((V & (Scale - 1)) != 0)
3533     return false;
3534   V /= Scale;
3535   return V == (V & ((1LL << 5) - 1));
3536 }
3537
3538 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
3539                                       const ARMSubtarget *Subtarget) {
3540   bool isNeg = false;
3541   if (V < 0) {
3542     isNeg = true;
3543     V = - V;
3544   }
3545
3546   switch (VT.getSimpleVT().SimpleTy) {
3547   default: return false;
3548   case MVT::i1:
3549   case MVT::i8:
3550   case MVT::i16:
3551   case MVT::i32:
3552     // + imm12 or - imm8
3553     if (isNeg)
3554       return V == (V & ((1LL << 8) - 1));
3555     return V == (V & ((1LL << 12) - 1));
3556   case MVT::f32:
3557   case MVT::f64:
3558     // Same as ARM mode. FIXME: NEON?
3559     if (!Subtarget->hasVFP2())
3560       return false;
3561     if ((V & 3) != 0)
3562       return false;
3563     V >>= 2;
3564     return V == (V & ((1LL << 8) - 1));
3565   }
3566 }
3567
3568 /// isLegalAddressImmediate - Return true if the integer value can be used
3569 /// as the offset of the target addressing mode for load / store of the
3570 /// given type.
3571 static bool isLegalAddressImmediate(int64_t V, EVT VT,
3572                                     const ARMSubtarget *Subtarget) {
3573   if (V == 0)
3574     return true;
3575
3576   if (!VT.isSimple())
3577     return false;
3578
3579   if (Subtarget->isThumb1Only())
3580     return isLegalT1AddressImmediate(V, VT);
3581   else if (Subtarget->isThumb2())
3582     return isLegalT2AddressImmediate(V, VT, Subtarget);
3583
3584   // ARM mode.
3585   if (V < 0)
3586     V = - V;
3587   switch (VT.getSimpleVT().SimpleTy) {
3588   default: return false;
3589   case MVT::i1:
3590   case MVT::i8:
3591   case MVT::i32:
3592     // +- imm12
3593     return V == (V & ((1LL << 12) - 1));
3594   case MVT::i16:
3595     // +- imm8
3596     return V == (V & ((1LL << 8) - 1));
3597   case MVT::f32:
3598   case MVT::f64:
3599     if (!Subtarget->hasVFP2()) // FIXME: NEON?
3600       return false;
3601     if ((V & 3) != 0)
3602       return false;
3603     V >>= 2;
3604     return V == (V & ((1LL << 8) - 1));
3605   }
3606 }
3607
3608 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
3609                                                       EVT VT) const {
3610   int Scale = AM.Scale;
3611   if (Scale < 0)
3612     return false;
3613
3614   switch (VT.getSimpleVT().SimpleTy) {
3615   default: return false;
3616   case MVT::i1:
3617   case MVT::i8:
3618   case MVT::i16:
3619   case MVT::i32:
3620     if (Scale == 1)
3621       return true;
3622     // r + r << imm
3623     Scale = Scale & ~1;
3624     return Scale == 2 || Scale == 4 || Scale == 8;
3625   case MVT::i64:
3626     // r + r
3627     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
3628       return true;
3629     return false;
3630   case MVT::isVoid:
3631     // Note, we allow "void" uses (basically, uses that aren't loads or
3632     // stores), because arm allows folding a scale into many arithmetic
3633     // operations.  This should be made more precise and revisited later.
3634
3635     // Allow r << imm, but the imm has to be a multiple of two.
3636     if (Scale & 1) return false;
3637     return isPowerOf2_32(Scale);
3638   }
3639 }
3640
3641 /// isLegalAddressingMode - Return true if the addressing mode represented
3642 /// by AM is legal for this target, for a load/store of the specified type.
3643 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3644                                               const Type *Ty) const {
3645   EVT VT = getValueType(Ty, true);
3646   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
3647     return false;
3648
3649   // Can never fold addr of global into load/store.
3650   if (AM.BaseGV)
3651     return false;
3652
3653   switch (AM.Scale) {
3654   case 0:  // no scale reg, must be "r+i" or "r", or "i".
3655     break;
3656   case 1:
3657     if (Subtarget->isThumb1Only())
3658       return false;
3659     // FALL THROUGH.
3660   default:
3661     // ARM doesn't support any R+R*scale+imm addr modes.
3662     if (AM.BaseOffs)
3663       return false;
3664
3665     if (!VT.isSimple())
3666       return false;
3667
3668     if (Subtarget->isThumb2())
3669       return isLegalT2ScaledAddressingMode(AM, VT);
3670
3671     int Scale = AM.Scale;
3672     switch (VT.getSimpleVT().SimpleTy) {
3673     default: return false;
3674     case MVT::i1:
3675     case MVT::i8:
3676     case MVT::i32:
3677       if (Scale < 0) Scale = -Scale;
3678       if (Scale == 1)
3679         return true;
3680       // r + r << imm
3681       return isPowerOf2_32(Scale & ~1);
3682     case MVT::i16:
3683     case MVT::i64:
3684       // r + r
3685       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
3686         return true;
3687       return false;
3688
3689     case MVT::isVoid:
3690       // Note, we allow "void" uses (basically, uses that aren't loads or
3691       // stores), because arm allows folding a scale into many arithmetic
3692       // operations.  This should be made more precise and revisited later.
3693
3694       // Allow r << imm, but the imm has to be a multiple of two.
3695       if (Scale & 1) return false;
3696       return isPowerOf2_32(Scale);
3697     }
3698     break;
3699   }
3700   return true;
3701 }
3702
3703 /// isLegalICmpImmediate - Return true if the specified immediate is legal
3704 /// icmp immediate, that is the target has icmp instructions which can compare
3705 /// a register against the immediate without having to materialize the
3706 /// immediate into a register.
3707 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
3708   if (!Subtarget->isThumb())
3709     return ARM_AM::getSOImmVal(Imm) != -1;
3710   if (Subtarget->isThumb2())
3711     return ARM_AM::getT2SOImmVal(Imm) != -1;
3712   return Imm >= 0 && Imm <= 255;
3713 }
3714
3715 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
3716                                       bool isSEXTLoad, SDValue &Base,
3717                                       SDValue &Offset, bool &isInc,
3718                                       SelectionDAG &DAG) {
3719   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3720     return false;
3721
3722   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
3723     // AddressingMode 3
3724     Base = Ptr->getOperand(0);
3725     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3726       int RHSC = (int)RHS->getZExtValue();
3727       if (RHSC < 0 && RHSC > -256) {
3728         assert(Ptr->getOpcode() == ISD::ADD);
3729         isInc = false;
3730         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3731         return true;
3732       }
3733     }
3734     isInc = (Ptr->getOpcode() == ISD::ADD);
3735     Offset = Ptr->getOperand(1);
3736     return true;
3737   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
3738     // AddressingMode 2
3739     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3740       int RHSC = (int)RHS->getZExtValue();
3741       if (RHSC < 0 && RHSC > -0x1000) {
3742         assert(Ptr->getOpcode() == ISD::ADD);
3743         isInc = false;
3744         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3745         Base = Ptr->getOperand(0);
3746         return true;
3747       }
3748     }
3749
3750     if (Ptr->getOpcode() == ISD::ADD) {
3751       isInc = true;
3752       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
3753       if (ShOpcVal != ARM_AM::no_shift) {
3754         Base = Ptr->getOperand(1);
3755         Offset = Ptr->getOperand(0);
3756       } else {
3757         Base = Ptr->getOperand(0);
3758         Offset = Ptr->getOperand(1);
3759       }
3760       return true;
3761     }
3762
3763     isInc = (Ptr->getOpcode() == ISD::ADD);
3764     Base = Ptr->getOperand(0);
3765     Offset = Ptr->getOperand(1);
3766     return true;
3767   }
3768
3769   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
3770   return false;
3771 }
3772
3773 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
3774                                      bool isSEXTLoad, SDValue &Base,
3775                                      SDValue &Offset, bool &isInc,
3776                                      SelectionDAG &DAG) {
3777   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3778     return false;
3779
3780   Base = Ptr->getOperand(0);
3781   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3782     int RHSC = (int)RHS->getZExtValue();
3783     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
3784       assert(Ptr->getOpcode() == ISD::ADD);
3785       isInc = false;
3786       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3787       return true;
3788     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
3789       isInc = Ptr->getOpcode() == ISD::ADD;
3790       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
3791       return true;
3792     }
3793   }
3794
3795   return false;
3796 }
3797
3798 /// getPreIndexedAddressParts - returns true by value, base pointer and
3799 /// offset pointer and addressing mode by reference if the node's address
3800 /// can be legally represented as pre-indexed load / store address.
3801 bool
3802 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
3803                                              SDValue &Offset,
3804                                              ISD::MemIndexedMode &AM,
3805                                              SelectionDAG &DAG) const {
3806   if (Subtarget->isThumb1Only())
3807     return false;
3808
3809   EVT VT;
3810   SDValue Ptr;
3811   bool isSEXTLoad = false;
3812   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3813     Ptr = LD->getBasePtr();
3814     VT  = LD->getMemoryVT();
3815     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3816   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3817     Ptr = ST->getBasePtr();
3818     VT  = ST->getMemoryVT();
3819   } else
3820     return false;
3821
3822   bool isInc;
3823   bool isLegal = false;
3824   if (Subtarget->isThumb2())
3825     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3826                                        Offset, isInc, DAG);
3827   else
3828     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3829                                         Offset, isInc, DAG);
3830   if (!isLegal)
3831     return false;
3832
3833   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
3834   return true;
3835 }
3836
3837 /// getPostIndexedAddressParts - returns true by value, base pointer and
3838 /// offset pointer and addressing mode by reference if this node can be
3839 /// combined with a load / store to form a post-indexed load / store.
3840 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
3841                                                    SDValue &Base,
3842                                                    SDValue &Offset,
3843                                                    ISD::MemIndexedMode &AM,
3844                                                    SelectionDAG &DAG) const {
3845   if (Subtarget->isThumb1Only())
3846     return false;
3847
3848   EVT VT;
3849   SDValue Ptr;
3850   bool isSEXTLoad = false;
3851   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3852     VT  = LD->getMemoryVT();
3853     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3854   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3855     VT  = ST->getMemoryVT();
3856   } else
3857     return false;
3858
3859   bool isInc;
3860   bool isLegal = false;
3861   if (Subtarget->isThumb2())
3862     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3863                                         isInc, DAG);
3864   else
3865     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3866                                         isInc, DAG);
3867   if (!isLegal)
3868     return false;
3869
3870   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
3871   return true;
3872 }
3873
3874 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
3875                                                        const APInt &Mask,
3876                                                        APInt &KnownZero,
3877                                                        APInt &KnownOne,
3878                                                        const SelectionDAG &DAG,
3879                                                        unsigned Depth) const {
3880   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3881   switch (Op.getOpcode()) {
3882   default: break;
3883   case ARMISD::CMOV: {
3884     // Bits are known zero/one if known on the LHS and RHS.
3885     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
3886     if (KnownZero == 0 && KnownOne == 0) return;
3887
3888     APInt KnownZeroRHS, KnownOneRHS;
3889     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
3890                           KnownZeroRHS, KnownOneRHS, Depth+1);
3891     KnownZero &= KnownZeroRHS;
3892     KnownOne  &= KnownOneRHS;
3893     return;
3894   }
3895   }
3896 }
3897
3898 //===----------------------------------------------------------------------===//
3899 //                           ARM Inline Assembly Support
3900 //===----------------------------------------------------------------------===//
3901
3902 /// getConstraintType - Given a constraint letter, return the type of
3903 /// constraint it is for this target.
3904 ARMTargetLowering::ConstraintType
3905 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
3906   if (Constraint.size() == 1) {
3907     switch (Constraint[0]) {
3908     default:  break;
3909     case 'l': return C_RegisterClass;
3910     case 'w': return C_RegisterClass;
3911     }
3912   }
3913   return TargetLowering::getConstraintType(Constraint);
3914 }
3915
3916 std::pair<unsigned, const TargetRegisterClass*>
3917 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3918                                                 EVT VT) const {
3919   if (Constraint.size() == 1) {
3920     // GCC RS6000 Constraint Letters
3921     switch (Constraint[0]) {
3922     case 'l':
3923       if (Subtarget->isThumb1Only())
3924         return std::make_pair(0U, ARM::tGPRRegisterClass);
3925       else
3926         return std::make_pair(0U, ARM::GPRRegisterClass);
3927     case 'r':
3928       return std::make_pair(0U, ARM::GPRRegisterClass);
3929     case 'w':
3930       if (VT == MVT::f32)
3931         return std::make_pair(0U, ARM::SPRRegisterClass);
3932       if (VT == MVT::f64)
3933         return std::make_pair(0U, ARM::DPRRegisterClass);
3934       break;
3935     }
3936   }
3937   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3938 }
3939
3940 std::vector<unsigned> ARMTargetLowering::
3941 getRegClassForInlineAsmConstraint(const std::string &Constraint,
3942                                   EVT VT) const {
3943   if (Constraint.size() != 1)
3944     return std::vector<unsigned>();
3945
3946   switch (Constraint[0]) {      // GCC ARM Constraint Letters
3947   default: break;
3948   case 'l':
3949     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3950                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3951                                  0);
3952   case 'r':
3953     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3954                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3955                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
3956                                  ARM::R12, ARM::LR, 0);
3957   case 'w':
3958     if (VT == MVT::f32)
3959       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
3960                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
3961                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
3962                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
3963                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
3964                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
3965                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
3966                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
3967     if (VT == MVT::f64)
3968       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
3969                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
3970                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
3971                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
3972       break;
3973   }
3974
3975   return std::vector<unsigned>();
3976 }
3977
3978 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3979 /// vector.  If it is invalid, don't add anything to Ops.
3980 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
3981                                                      char Constraint,
3982                                                      bool hasMemory,
3983                                                      std::vector<SDValue>&Ops,
3984                                                      SelectionDAG &DAG) const {
3985   SDValue Result(0, 0);
3986
3987   switch (Constraint) {
3988   default: break;
3989   case 'I': case 'J': case 'K': case 'L':
3990   case 'M': case 'N': case 'O':
3991     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3992     if (!C)
3993       return;
3994
3995     int64_t CVal64 = C->getSExtValue();
3996     int CVal = (int) CVal64;
3997     // None of these constraints allow values larger than 32 bits.  Check
3998     // that the value fits in an int.
3999     if (CVal != CVal64)
4000       return;
4001
4002     switch (Constraint) {
4003       case 'I':
4004         if (Subtarget->isThumb1Only()) {
4005           // This must be a constant between 0 and 255, for ADD
4006           // immediates.
4007           if (CVal >= 0 && CVal <= 255)
4008             break;
4009         } else if (Subtarget->isThumb2()) {
4010           // A constant that can be used as an immediate value in a
4011           // data-processing instruction.
4012           if (ARM_AM::getT2SOImmVal(CVal) != -1)
4013             break;
4014         } else {
4015           // A constant that can be used as an immediate value in a
4016           // data-processing instruction.
4017           if (ARM_AM::getSOImmVal(CVal) != -1)
4018             break;
4019         }
4020         return;
4021
4022       case 'J':
4023         if (Subtarget->isThumb()) {  // FIXME thumb2
4024           // This must be a constant between -255 and -1, for negated ADD
4025           // immediates. This can be used in GCC with an "n" modifier that
4026           // prints the negated value, for use with SUB instructions. It is
4027           // not useful otherwise but is implemented for compatibility.
4028           if (CVal >= -255 && CVal <= -1)
4029             break;
4030         } else {
4031           // This must be a constant between -4095 and 4095. It is not clear
4032           // what this constraint is intended for. Implemented for
4033           // compatibility with GCC.
4034           if (CVal >= -4095 && CVal <= 4095)
4035             break;
4036         }
4037         return;
4038
4039       case 'K':
4040         if (Subtarget->isThumb1Only()) {
4041           // A 32-bit value where only one byte has a nonzero value. Exclude
4042           // zero to match GCC. This constraint is used by GCC internally for
4043           // constants that can be loaded with a move/shift combination.
4044           // It is not useful otherwise but is implemented for compatibility.
4045           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
4046             break;
4047         } else if (Subtarget->isThumb2()) {
4048           // A constant whose bitwise inverse can be used as an immediate
4049           // value in a data-processing instruction. This can be used in GCC
4050           // with a "B" modifier that prints the inverted value, for use with
4051           // BIC and MVN instructions. It is not useful otherwise but is
4052           // implemented for compatibility.
4053           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
4054             break;
4055         } else {
4056           // A constant whose bitwise inverse can be used as an immediate
4057           // value in a data-processing instruction. This can be used in GCC
4058           // with a "B" modifier that prints the inverted value, for use with
4059           // BIC and MVN instructions. It is not useful otherwise but is
4060           // implemented for compatibility.
4061           if (ARM_AM::getSOImmVal(~CVal) != -1)
4062             break;
4063         }
4064         return;
4065
4066       case 'L':
4067         if (Subtarget->isThumb1Only()) {
4068           // This must be a constant between -7 and 7,
4069           // for 3-operand ADD/SUB immediate instructions.
4070           if (CVal >= -7 && CVal < 7)
4071             break;
4072         } else if (Subtarget->isThumb2()) {
4073           // A constant whose negation can be used as an immediate value in a
4074           // data-processing instruction. This can be used in GCC with an "n"
4075           // modifier that prints the negated value, for use with SUB
4076           // instructions. It is not useful otherwise but is implemented for
4077           // compatibility.
4078           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
4079             break;
4080         } else {
4081           // A constant whose negation can be used as an immediate value in a
4082           // data-processing instruction. This can be used in GCC with an "n"
4083           // modifier that prints the negated value, for use with SUB
4084           // instructions. It is not useful otherwise but is implemented for
4085           // compatibility.
4086           if (ARM_AM::getSOImmVal(-CVal) != -1)
4087             break;
4088         }
4089         return;
4090
4091       case 'M':
4092         if (Subtarget->isThumb()) { // FIXME thumb2
4093           // This must be a multiple of 4 between 0 and 1020, for
4094           // ADD sp + immediate.
4095           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
4096             break;
4097         } else {
4098           // A power of two or a constant between 0 and 32.  This is used in
4099           // GCC for the shift amount on shifted register operands, but it is
4100           // useful in general for any shift amounts.
4101           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
4102             break;
4103         }
4104         return;
4105
4106       case 'N':
4107         if (Subtarget->isThumb()) {  // FIXME thumb2
4108           // This must be a constant between 0 and 31, for shift amounts.
4109           if (CVal >= 0 && CVal <= 31)
4110             break;
4111         }
4112         return;
4113
4114       case 'O':
4115         if (Subtarget->isThumb()) {  // FIXME thumb2
4116           // This must be a multiple of 4 between -508 and 508, for
4117           // ADD/SUB sp = sp + immediate.
4118           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
4119             break;
4120         }
4121         return;
4122     }
4123     Result = DAG.getTargetConstant(CVal, Op.getValueType());
4124     break;
4125   }
4126
4127   if (Result.getNode()) {
4128     Ops.push_back(Result);
4129     return;
4130   }
4131   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
4132                                                       Ops, DAG);
4133 }
4134
4135 bool
4136 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
4137   // The ARM target isn't yet aware of offsets.
4138   return false;
4139 }
4140
4141 int ARM::getVFPf32Imm(const APFloat &FPImm) {
4142   APInt Imm = FPImm.bitcastToAPInt();
4143   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
4144   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
4145   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
4146
4147   // We can handle 4 bits of mantissa.
4148   // mantissa = (16+UInt(e:f:g:h))/16.
4149   if (Mantissa & 0x7ffff)
4150     return -1;
4151   Mantissa >>= 19;
4152   if ((Mantissa & 0xf) != Mantissa)
4153     return -1;
4154
4155   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
4156   if (Exp < -3 || Exp > 4)
4157     return -1;
4158   Exp = ((Exp+3) & 0x7) ^ 4;
4159
4160   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
4161 }
4162
4163 int ARM::getVFPf64Imm(const APFloat &FPImm) {
4164   APInt Imm = FPImm.bitcastToAPInt();
4165   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
4166   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
4167   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
4168
4169   // We can handle 4 bits of mantissa.
4170   // mantissa = (16+UInt(e:f:g:h))/16.
4171   if (Mantissa & 0xffffffffffffLL)
4172     return -1;
4173   Mantissa >>= 48;
4174   if ((Mantissa & 0xf) != Mantissa)
4175     return -1;
4176
4177   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
4178   if (Exp < -3 || Exp > 4)
4179     return -1;
4180   Exp = ((Exp+3) & 0x7) ^ 4;
4181
4182   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
4183 }
4184
4185 /// isFPImmLegal - Returns true if the target can instruction select the
4186 /// specified FP immediate natively. If false, the legalizer will
4187 /// materialize the FP immediate as a load from a constant pool.
4188 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4189   if (!Subtarget->hasVFP3())
4190     return false;
4191   if (VT == MVT::f32)
4192     return ARM::getVFPf32Imm(Imm) != -1;
4193   if (VT == MVT::f64)
4194     return ARM::getVFPf64Imm(Imm) != -1;
4195   return false;
4196 }