lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMPerfectShuffle.h"
  21 #include "ARMRegisterInfo.h"
  22 #include "ARMSubtarget.h"
  23 #include "ARMTargetMachine.h"
  24 #include "ARMTargetObjectFile.h"
  25 #include "llvm/CallingConv.h"
  26 #include "llvm/Constants.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/GlobalValue.h"
  29 #include "llvm/Instruction.h"
  30 #include "llvm/Intrinsics.h"
  31 #include "llvm/Type.h"
  32 #include "llvm/CodeGen/CallingConvLower.h"
  33 #include "llvm/CodeGen/MachineBasicBlock.h"
  34 #include "llvm/CodeGen/MachineFrameInfo.h"
  35 #include "llvm/CodeGen/MachineFunction.h"
  36 #include "llvm/CodeGen/MachineInstrBuilder.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/CodeGen/SelectionDAG.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/VectorExtras.h"
  42 #include "llvm/Support/ErrorHandling.h"
  43 #include "llvm/Support/MathExtras.h"
  44 #include <sstream>
  45 using namespace llvm;
  46
  47 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  48                                    CCValAssign::LocInfo &LocInfo,
  49                                    ISD::ArgFlagsTy &ArgFlags,
  50                                    CCState &State);
  51 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  52                                     CCValAssign::LocInfo &LocInfo,
  53                                     ISD::ArgFlagsTy &ArgFlags,
  54                                     CCState &State);
  55 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  56                                       CCValAssign::LocInfo &LocInfo,
  57                                       ISD::ArgFlagsTy &ArgFlags,
  58                                       CCState &State);
  59 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  60                                        CCValAssign::LocInfo &LocInfo,
  61                                        ISD::ArgFlagsTy &ArgFlags,
  62                                        CCState &State);
  63
  64 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  65                                        EVT PromotedBitwiseVT) {
  66   if (VT != PromotedLdStVT) {
  67     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  68     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  69                        PromotedLdStVT.getSimpleVT());
  70
  71     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  72     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  73                        PromotedLdStVT.getSimpleVT());
  74   }
  75
  76   EVT ElemTy = VT.getVectorElementType();
  77   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  78     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  79   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
  80     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  81   if (ElemTy != MVT::i32) {
  82     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
  83     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
  84     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
  85     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
  86   }
  87   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  88   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  89   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Custom);
  90   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
  91   if (VT.isInteger()) {
  92     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
  93     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
  94     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
  95   }
  96
  97   // Promote all bit-wise operations.
  98   if (VT.isInteger() && VT != PromotedBitwiseVT) {
  99     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 101                        PromotedBitwiseVT.getSimpleVT());
 102     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 103     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 104                        PromotedBitwiseVT.getSimpleVT());
 105     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 106     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 107                        PromotedBitwiseVT.getSimpleVT());
 108   }
 109
 110   // Neon does not support vector divide/remainder operations.
 111   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 112   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 113   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 114   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 115   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 116   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 117 }
 118
 119 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 120   addRegisterClass(VT, ARM::DPRRegisterClass);
 121   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 122 }
 123
 124 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 125   addRegisterClass(VT, ARM::QPRRegisterClass);
 126   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 127 }
 128
 129 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 130   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 131     return new TargetLoweringObjectFileMachO();
 132   return new ARMElfTargetObjectFile();
 133 }
 134
 135 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 136     : TargetLowering(TM, createTLOF(TM)), ARMPCLabelIndex(0) {
 137   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 138
 139   if (Subtarget->isTargetDarwin()) {
 140     // Uses VFP for Thumb libfuncs if available.
 141     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 142       // Single-precision floating-point arithmetic.
 143       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 144       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 145       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 146       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 147
 148       // Double-precision floating-point arithmetic.
 149       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 150       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 151       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 152       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 153
 154       // Single-precision comparisons.
 155       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 156       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 157       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 158       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 159       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 160       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 161       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 162       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 163
 164       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 165       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 166       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 167       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 168       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 169       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 170       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 171       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 172
 173       // Double-precision comparisons.
 174       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 175       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 176       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 177       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 178       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 179       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 180       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 181       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 182
 183       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 184       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 185       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 186       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 187       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 188       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 189       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 190       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 191
 192       // Floating-point to integer conversions.
 193       // i64 conversions are done via library routines even when generating VFP
 194       // instructions, so use the same ones.
 195       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 196       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 197       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 198       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 199
 200       // Conversions between floating types.
 201       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 202       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 203
 204       // Integer to floating-point conversions.
 205       // i64 conversions are done via library routines even when generating VFP
 206       // instructions, so use the same ones.
 207       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 208       // e.g., __floatunsidf vs. __floatunssidfvfp.
 209       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 210       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 211       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 212       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 213     }
 214   }
 215
 216   // These libcalls are not available in 32-bit.
 217   setLibcallName(RTLIB::SHL_I128, 0);
 218   setLibcallName(RTLIB::SRL_I128, 0);
 219   setLibcallName(RTLIB::SRA_I128, 0);
 220
 221   // Libcalls should use the AAPCS base standard ABI, even if hard float
 222   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 223   if (Subtarget->isAAPCS_ABI()) {
 224     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 225       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 226                             CallingConv::ARM_AAPCS);
 227     }
 228   }
 229
 230   if (Subtarget->isThumb1Only())
 231     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 232   else
 233     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 234   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 235     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 236     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 237
 238     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 239   }
 240
 241   if (Subtarget->hasNEON()) {
 242     addDRTypeForNEON(MVT::v2f32);
 243     addDRTypeForNEON(MVT::v8i8);
 244     addDRTypeForNEON(MVT::v4i16);
 245     addDRTypeForNEON(MVT::v2i32);
 246     addDRTypeForNEON(MVT::v1i64);
 247
 248     addQRTypeForNEON(MVT::v4f32);
 249     addQRTypeForNEON(MVT::v2f64);
 250     addQRTypeForNEON(MVT::v16i8);
 251     addQRTypeForNEON(MVT::v8i16);
 252     addQRTypeForNEON(MVT::v4i32);
 253     addQRTypeForNEON(MVT::v2i64);
 254
 255     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 256     // neither Neon nor VFP support any arithmetic operations on it.
 257     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 258     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 259     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 260     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 261     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 262     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 263     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 264     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 265     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 266     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 267     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 268     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 269     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 270     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 271     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 272     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 273     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 274     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 275     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 276     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 277     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 278     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 279     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 280     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 281
 282     // Neon does not support some operations on v1i64 and v2i64 types.
 283     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 284     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 285     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 286     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 287
 288     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 289     setTargetDAGCombine(ISD::SHL);
 290     setTargetDAGCombine(ISD::SRL);
 291     setTargetDAGCombine(ISD::SRA);
 292     setTargetDAGCombine(ISD::SIGN_EXTEND);
 293     setTargetDAGCombine(ISD::ZERO_EXTEND);
 294     setTargetDAGCombine(ISD::ANY_EXTEND);
 295   }
 296
 297   computeRegisterProperties();
 298
 299   // ARM does not have f32 extending load.
 300   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 301
 302   // ARM does not have i1 sign extending load.
 303   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 304
 305   // ARM supports all 4 flavors of integer indexed load / store.
 306   if (!Subtarget->isThumb1Only()) {
 307     for (unsigned im = (unsigned)ISD::PRE_INC;
 308          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 309       setIndexedLoadAction(im,  MVT::i1,  Legal);
 310       setIndexedLoadAction(im,  MVT::i8,  Legal);
 311       setIndexedLoadAction(im,  MVT::i16, Legal);
 312       setIndexedLoadAction(im,  MVT::i32, Legal);
 313       setIndexedStoreAction(im, MVT::i1,  Legal);
 314       setIndexedStoreAction(im, MVT::i8,  Legal);
 315       setIndexedStoreAction(im, MVT::i16, Legal);
 316       setIndexedStoreAction(im, MVT::i32, Legal);
 317     }
 318   }
 319
 320   // i64 operation support.
 321   if (Subtarget->isThumb1Only()) {
 322     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 323     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 324     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 325     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 326     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 327   } else {
 328     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 329     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 330     if (!Subtarget->hasV6Ops())
 331       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 332   }
 333   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 334   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 335   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 336   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 337   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 338
 339   // ARM does not have ROTL.
 340   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 341   setOperationAction(ISD::CTTZ,  MVT::i32, Expand);
 342   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 343   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 344     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 345
 346   // Only ARMv6 has BSWAP.
 347   if (!Subtarget->hasV6Ops())
 348     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 349
 350   // These are expanded into libcalls.
 351   setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 352   setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 353   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 354   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 355   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 356   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 357
 358   // Support label based line numbers.
 359   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 360   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 361
 362   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 363   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 364   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 365   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 366   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 367
 368   // Use the default implementation.
 369   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 370   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 371   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 372   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 373   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 374   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 375   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 376   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 377   // doesn't yet know how to not do that for SjLj.
 378   setExceptionSelectorRegister(ARM::R0);
 379   if (Subtarget->isThumb())
 380     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 381   else
 382     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 383   setOperationAction(ISD::MEMBARRIER,         MVT::Other, Expand);
 384
 385   if (!Subtarget->hasV6Ops() && !Subtarget->isThumb2()) {
 386     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 387     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 388   }
 389   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 390
 391   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 392     // Turn f64->i64 into FMRRD, i64 -> f64 to FMDRR iff target supports vfp2.
 393     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 394
 395   // We want to custom lower some of our intrinsics.
 396   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 397
 398   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 399   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 400   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 401   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 402   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 403   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 404   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 405   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 406   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 407
 408   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 409   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 410   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 411   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 412   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 413
 414   // We don't support sin/cos/fmod/copysign/pow
 415   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 416   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 417   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 418   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 419   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 420   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 421   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 422     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 423     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 424   }
 425   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 426   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 427
 428   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 429   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 430     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 431     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 432     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 433     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 434   }
 435
 436   // We have target-specific dag combine patterns for the following nodes:
 437   // ARMISD::FMRRD  - No need to call setTargetDAGCombine
 438   setTargetDAGCombine(ISD::ADD);
 439   setTargetDAGCombine(ISD::SUB);
 440
 441   setStackPointerRegisterToSaveRestore(ARM::SP);
 442   setSchedulingPreference(SchedulingForRegPressure);
 443
 444   // FIXME: If-converter should use instruction latency to determine
 445   // profitability rather than relying on fixed limits.
 446   if (Subtarget->getCPUString() == "generic") {
 447     // Generic (and overly aggressive) if-conversion limits.
 448     setIfCvtBlockSizeLimit(10);
 449     setIfCvtDupBlockSizeLimit(2);
 450   } else if (Subtarget->hasV6Ops()) {
 451     setIfCvtBlockSizeLimit(2);
 452     setIfCvtDupBlockSizeLimit(1);
 453   } else {
 454     setIfCvtBlockSizeLimit(3);
 455     setIfCvtDupBlockSizeLimit(2);
 456   }
 457
 458   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 459   // Do not enable CodePlacementOpt for now: it currently runs after the
 460   // ARMConstantIslandPass and messes up branch relaxation and placement
 461   // of constant islands.
 462   // benefitFromCodePlacementOpt = true;
 463 }
 464
 465 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 466   switch (Opcode) {
 467   default: return 0;
 468   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 469   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 470   case ARMISD::CALL:          return "ARMISD::CALL";
 471   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 472   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 473   case ARMISD::tCALL:         return "ARMISD::tCALL";
 474   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 475   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 476   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 477   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 478   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 479   case ARMISD::CMP:           return "ARMISD::CMP";
 480   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 481   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 482   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 483   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 484   case ARMISD::CMOV:          return "ARMISD::CMOV";
 485   case ARMISD::CNEG:          return "ARMISD::CNEG";
 486
 487   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 488   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 489   case ARMISD::SITOF:         return "ARMISD::SITOF";
 490   case ARMISD::UITOF:         return "ARMISD::UITOF";
 491
 492   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 493   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 494   case ARMISD::RRX:           return "ARMISD::RRX";
 495
 496   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 497   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 498
 499   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 500   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 501
 502   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 503
 504   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 505
 506   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 507   case ARMISD::VCGE:          return "ARMISD::VCGE";
 508   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 509   case ARMISD::VCGT:          return "ARMISD::VCGT";
 510   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 511   case ARMISD::VTST:          return "ARMISD::VTST";
 512
 513   case ARMISD::VSHL:          return "ARMISD::VSHL";
 514   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 515   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 516   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 517   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 518   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 519   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 520   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 521   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 522   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 523   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 524   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 525   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 526   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 527   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 528   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 529   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 530   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 531   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 532   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 533   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 534   case ARMISD::VDUP:          return "ARMISD::VDUP";
 535   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 536   case ARMISD::VEXT:          return "ARMISD::VEXT";
 537   case ARMISD::VREV64:        return "ARMISD::VREV64";
 538   case ARMISD::VREV32:        return "ARMISD::VREV32";
 539   case ARMISD::VREV16:        return "ARMISD::VREV16";
 540   case ARMISD::VZIP:          return "ARMISD::VZIP";
 541   case ARMISD::VUZP:          return "ARMISD::VUZP";
 542   case ARMISD::VTRN:          return "ARMISD::VTRN";
 543   }
 544 }
 545
 546 /// getFunctionAlignment - Return the Log2 alignment of this function.
 547 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 548   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 0 : 1;
 549 }
 550
 551 //===----------------------------------------------------------------------===//
 552 // Lowering Code
 553 //===----------------------------------------------------------------------===//
 554
 555 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 556 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 557   switch (CC) {
 558   default: llvm_unreachable("Unknown condition code!");
 559   case ISD::SETNE:  return ARMCC::NE;
 560   case ISD::SETEQ:  return ARMCC::EQ;
 561   case ISD::SETGT:  return ARMCC::GT;
 562   case ISD::SETGE:  return ARMCC::GE;
 563   case ISD::SETLT:  return ARMCC::LT;
 564   case ISD::SETLE:  return ARMCC::LE;
 565   case ISD::SETUGT: return ARMCC::HI;
 566   case ISD::SETUGE: return ARMCC::HS;
 567   case ISD::SETULT: return ARMCC::LO;
 568   case ISD::SETULE: return ARMCC::LS;
 569   }
 570 }
 571
 572 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 573 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 574                         ARMCC::CondCodes &CondCode2) {
 575   CondCode2 = ARMCC::AL;
 576   switch (CC) {
 577   default: llvm_unreachable("Unknown FP condition!");
 578   case ISD::SETEQ:
 579   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 580   case ISD::SETGT:
 581   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 582   case ISD::SETGE:
 583   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 584   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 585   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 586   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 587   case ISD::SETO:   CondCode = ARMCC::VC; break;
 588   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 589   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 590   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 591   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 592   case ISD::SETLT:
 593   case ISD::SETULT: CondCode = ARMCC::LT; break;
 594   case ISD::SETLE:
 595   case ISD::SETULE: CondCode = ARMCC::LE; break;
 596   case ISD::SETNE:
 597   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 598   }
 599 }
 600
 601 //===----------------------------------------------------------------------===//
 602 //                      Calling Convention Implementation
 603 //===----------------------------------------------------------------------===//
 604
 605 #include "ARMGenCallingConv.inc"
 606
 607 // APCS f64 is in register pairs, possibly split to stack
 608 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 609                           CCValAssign::LocInfo &LocInfo,
 610                           CCState &State, bool CanFail) {
 611   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 612
 613   // Try to get the first register.
 614   if (unsigned Reg = State.AllocateReg(RegList, 4))
 615     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 616   else {
 617     // For the 2nd half of a v2f64, do not fail.
 618     if (CanFail)
 619       return false;
 620
 621     // Put the whole thing on the stack.
 622     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 623                                            State.AllocateStack(8, 4),
 624                                            LocVT, LocInfo));
 625     return true;
 626   }
 627
 628   // Try to get the second register.
 629   if (unsigned Reg = State.AllocateReg(RegList, 4))
 630     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 631   else
 632     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 633                                            State.AllocateStack(4, 4),
 634                                            LocVT, LocInfo));
 635   return true;
 636 }
 637
 638 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 639                                    CCValAssign::LocInfo &LocInfo,
 640                                    ISD::ArgFlagsTy &ArgFlags,
 641                                    CCState &State) {
 642   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 643     return false;
 644   if (LocVT == MVT::v2f64 &&
 645       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 646     return false;
 647   return true;  // we handled it
 648 }
 649
 650 // AAPCS f64 is in aligned register pairs
 651 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 652                            CCValAssign::LocInfo &LocInfo,
 653                            CCState &State, bool CanFail) {
 654   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 655   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 656
 657   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 658   if (Reg == 0) {
 659     // For the 2nd half of a v2f64, do not just fail.
 660     if (CanFail)
 661       return false;
 662
 663     // Put the whole thing on the stack.
 664     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 665                                            State.AllocateStack(8, 8),
 666                                            LocVT, LocInfo));
 667     return true;
 668   }
 669
 670   unsigned i;
 671   for (i = 0; i < 2; ++i)
 672     if (HiRegList[i] == Reg)
 673       break;
 674
 675   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 676   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 677                                          LocVT, LocInfo));
 678   return true;
 679 }
 680
 681 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 682                                     CCValAssign::LocInfo &LocInfo,
 683                                     ISD::ArgFlagsTy &ArgFlags,
 684                                     CCState &State) {
 685   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 686     return false;
 687   if (LocVT == MVT::v2f64 &&
 688       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 689     return false;
 690   return true;  // we handled it
 691 }
 692
 693 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 694                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 695   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 696   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 697
 698   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 699   if (Reg == 0)
 700     return false; // we didn't handle it
 701
 702   unsigned i;
 703   for (i = 0; i < 2; ++i)
 704     if (HiRegList[i] == Reg)
 705       break;
 706
 707   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 708   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 709                                          LocVT, LocInfo));
 710   return true;
 711 }
 712
 713 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 714                                       CCValAssign::LocInfo &LocInfo,
 715                                       ISD::ArgFlagsTy &ArgFlags,
 716                                       CCState &State) {
 717   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 718     return false;
 719   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 720     return false;
 721   return true;  // we handled it
 722 }
 723
 724 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 725                                        CCValAssign::LocInfo &LocInfo,
 726                                        ISD::ArgFlagsTy &ArgFlags,
 727                                        CCState &State) {
 728   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 729                                    State);
 730 }
 731
 732 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 733 /// given CallingConvention value.
 734 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 735                                                  bool Return,
 736                                                  bool isVarArg) const {
 737   switch (CC) {
 738   default:
 739     llvm_unreachable("Unsupported calling convention");
 740   case CallingConv::C:
 741   case CallingConv::Fast:
 742     // Use target triple & subtarget features to do actual dispatch.
 743     if (Subtarget->isAAPCS_ABI()) {
 744       if (Subtarget->hasVFP2() &&
 745           FloatABIType == FloatABI::Hard && !isVarArg)
 746         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 747       else
 748         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 749     } else
 750         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 751   case CallingConv::ARM_AAPCS_VFP:
 752     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 753   case CallingConv::ARM_AAPCS:
 754     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 755   case CallingConv::ARM_APCS:
 756     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 757   }
 758 }
 759
 760 /// LowerCallResult - Lower the result values of a call into the
 761 /// appropriate copies out of appropriate physical registers.
 762 SDValue
 763 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 764                                    CallingConv::ID CallConv, bool isVarArg,
 765                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 766                                    DebugLoc dl, SelectionDAG &DAG,
 767                                    SmallVectorImpl<SDValue> &InVals) {
 768
 769   // Assign locations to each value returned by this call.
 770   SmallVector<CCValAssign, 16> RVLocs;
 771   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 772                  RVLocs, *DAG.getContext());
 773   CCInfo.AnalyzeCallResult(Ins,
 774                            CCAssignFnForNode(CallConv, /* Return*/ true,
 775                                              isVarArg));
 776
 777   // Copy all of the result registers out of their specified physreg.
 778   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 779     CCValAssign VA = RVLocs[i];
 780
 781     SDValue Val;
 782     if (VA.needsCustom()) {
 783       // Handle f64 or half of a v2f64.
 784       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 785                                       InFlag);
 786       Chain = Lo.getValue(1);
 787       InFlag = Lo.getValue(2);
 788       VA = RVLocs[++i]; // skip ahead to next loc
 789       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 790                                       InFlag);
 791       Chain = Hi.getValue(1);
 792       InFlag = Hi.getValue(2);
 793       Val = DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
 794
 795       if (VA.getLocVT() == MVT::v2f64) {
 796         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 797         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 798                           DAG.getConstant(0, MVT::i32));
 799
 800         VA = RVLocs[++i]; // skip ahead to next loc
 801         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 802         Chain = Lo.getValue(1);
 803         InFlag = Lo.getValue(2);
 804         VA = RVLocs[++i]; // skip ahead to next loc
 805         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 806         Chain = Hi.getValue(1);
 807         InFlag = Hi.getValue(2);
 808         Val = DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
 809         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 810                           DAG.getConstant(1, MVT::i32));
 811       }
 812     } else {
 813       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 814                                InFlag);
 815       Chain = Val.getValue(1);
 816       InFlag = Val.getValue(2);
 817     }
 818
 819     switch (VA.getLocInfo()) {
 820     default: llvm_unreachable("Unknown loc info!");
 821     case CCValAssign::Full: break;
 822     case CCValAssign::BCvt:
 823       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 824       break;
 825     }
 826
 827     InVals.push_back(Val);
 828   }
 829
 830   return Chain;
 831 }
 832
 833 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 834 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 835 /// specified by the specific parameter attribute.  The copy will be passed as
 836 /// a byval function parameter.
 837 /// Sometimes what we are copying is the end of a larger object, the part that
 838 /// does not fit in registers.
 839 static SDValue
 840 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 841                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 842                           DebugLoc dl) {
 843   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 844   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 845                        /*AlwaysInline=*/false, NULL, 0, NULL, 0);
 846 }
 847
 848 /// LowerMemOpCallTo - Store the argument to the stack.
 849 SDValue
 850 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 851                                     SDValue StackPtr, SDValue Arg,
 852                                     DebugLoc dl, SelectionDAG &DAG,
 853                                     const CCValAssign &VA,
 854                                     ISD::ArgFlagsTy Flags) {
 855   unsigned LocMemOffset = VA.getLocMemOffset();
 856   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 857   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 858   if (Flags.isByVal()) {
 859     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 860   }
 861   return DAG.getStore(Chain, dl, Arg, PtrOff,
 862                       PseudoSourceValue::getStack(), LocMemOffset);
 863 }
 864
 865 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 866                                          SDValue Chain, SDValue &Arg,
 867                                          RegsToPassVector &RegsToPass,
 868                                          CCValAssign &VA, CCValAssign &NextVA,
 869                                          SDValue &StackPtr,
 870                                          SmallVector<SDValue, 8> &MemOpChains,
 871                                          ISD::ArgFlagsTy Flags) {
 872
 873   SDValue fmrrd = DAG.getNode(ARMISD::FMRRD, dl,
 874                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
 875   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
 876
 877   if (NextVA.isRegLoc())
 878     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
 879   else {
 880     assert(NextVA.isMemLoc());
 881     if (StackPtr.getNode() == 0)
 882       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 883
 884     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
 885                                            dl, DAG, NextVA,
 886                                            Flags));
 887   }
 888 }
 889
 890 /// LowerCall - Lowering a call into a callseq_start <-
 891 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 892 /// nodes.
 893 SDValue
 894 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 895                              CallingConv::ID CallConv, bool isVarArg,
 896                              bool isTailCall,
 897                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 898                              const SmallVectorImpl<ISD::InputArg> &Ins,
 899                              DebugLoc dl, SelectionDAG &DAG,
 900                              SmallVectorImpl<SDValue> &InVals) {
 901
 902   // Analyze operands of the call, assigning locations to each operand.
 903   SmallVector<CCValAssign, 16> ArgLocs;
 904   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
 905                  *DAG.getContext());
 906   CCInfo.AnalyzeCallOperands(Outs,
 907                              CCAssignFnForNode(CallConv, /* Return*/ false,
 908                                                isVarArg));
 909
 910   // Get a count of how many bytes are to be pushed on the stack.
 911   unsigned NumBytes = CCInfo.getNextStackOffset();
 912
 913   // Adjust the stack pointer for the new arguments...
 914   // These operations are automatically eliminated by the prolog/epilog pass
 915   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 916
 917   SDValue StackPtr = DAG.getRegister(ARM::SP, MVT::i32);
 918
 919   RegsToPassVector RegsToPass;
 920   SmallVector<SDValue, 8> MemOpChains;
 921
 922   // Walk the register/memloc assignments, inserting copies/loads.  In the case
 923   // of tail call optimization, arguments are handled later.
 924   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
 925        i != e;
 926        ++i, ++realArgIdx) {
 927     CCValAssign &VA = ArgLocs[i];
 928     SDValue Arg = Outs[realArgIdx].Val;
 929     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
 930
 931     // Promote the value if needed.
 932     switch (VA.getLocInfo()) {
 933     default: llvm_unreachable("Unknown loc info!");
 934     case CCValAssign::Full: break;
 935     case CCValAssign::SExt:
 936       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 937       break;
 938     case CCValAssign::ZExt:
 939       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 940       break;
 941     case CCValAssign::AExt:
 942       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 943       break;
 944     case CCValAssign::BCvt:
 945       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
 946       break;
 947     }
 948
 949     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
 950     if (VA.needsCustom()) {
 951       if (VA.getLocVT() == MVT::v2f64) {
 952         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
 953                                   DAG.getConstant(0, MVT::i32));
 954         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
 955                                   DAG.getConstant(1, MVT::i32));
 956
 957         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
 958                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 959
 960         VA = ArgLocs[++i]; // skip ahead to next loc
 961         if (VA.isRegLoc()) {
 962           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
 963                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 964         } else {
 965           assert(VA.isMemLoc());
 966           if (StackPtr.getNode() == 0)
 967             StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 968
 969           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
 970                                                  dl, DAG, VA, Flags));
 971         }
 972       } else {
 973         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
 974                          StackPtr, MemOpChains, Flags);
 975       }
 976     } else if (VA.isRegLoc()) {
 977       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 978     } else {
 979       assert(VA.isMemLoc());
 980       if (StackPtr.getNode() == 0)
 981         StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 982
 983       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
 984                                              dl, DAG, VA, Flags));
 985     }
 986   }
 987
 988   if (!MemOpChains.empty())
 989     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 990                         &MemOpChains[0], MemOpChains.size());
 991
 992   // Build a sequence of copy-to-reg nodes chained together with token chain
 993   // and flag operands which copy the outgoing args into the appropriate regs.
 994   SDValue InFlag;
 995   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 996     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 997                              RegsToPass[i].second, InFlag);
 998     InFlag = Chain.getValue(1);
 999   }
1000
1001   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1002   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1003   // node so that legalize doesn't hack it.
1004   bool isDirect = false;
1005   bool isARMFunc = false;
1006   bool isLocalARMFunc = false;
1007   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1008     GlobalValue *GV = G->getGlobal();
1009     isDirect = true;
1010     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1011     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1012                    getTargetMachine().getRelocationModel() != Reloc::Static;
1013     isARMFunc = !Subtarget->isThumb() || isStub;
1014     // ARM call to a local ARM function is predicable.
1015     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
1016     // tBX takes a register source operand.
1017     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1018       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1019                                                            ARMPCLabelIndex,
1020                                                            ARMCP::CPValue, 4);
1021       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1022       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1023       Callee = DAG.getLoad(getPointerTy(), dl,
1024                            DAG.getEntryNode(), CPAddr, NULL, 0);
1025       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1026       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1027                            getPointerTy(), Callee, PICLabel);
1028    } else
1029       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
1030   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1031     isDirect = true;
1032     bool isStub = Subtarget->isTargetDarwin() &&
1033                   getTargetMachine().getRelocationModel() != Reloc::Static;
1034     isARMFunc = !Subtarget->isThumb() || isStub;
1035     // tBX takes a register source operand.
1036     const char *Sym = S->getSymbol();
1037     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1038       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1039                                                        Sym, ARMPCLabelIndex, 4);
1040       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1041       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1042       Callee = DAG.getLoad(getPointerTy(), dl,
1043                            DAG.getEntryNode(), CPAddr, NULL, 0);
1044       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1045       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1046                            getPointerTy(), Callee, PICLabel);
1047     } else
1048       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1049   }
1050
1051   // FIXME: handle tail calls differently.
1052   unsigned CallOpc;
1053   if (Subtarget->isThumb()) {
1054     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1055       CallOpc = ARMISD::CALL_NOLINK;
1056     else
1057       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1058   } else {
1059     CallOpc = (isDirect || Subtarget->hasV5TOps())
1060       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1061       : ARMISD::CALL_NOLINK;
1062   }
1063   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb1Only()) {
1064     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
1065     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(MVT::i32),InFlag);
1066     InFlag = Chain.getValue(1);
1067   }
1068
1069   std::vector<SDValue> Ops;
1070   Ops.push_back(Chain);
1071   Ops.push_back(Callee);
1072
1073   // Add argument registers to the end of the list so that they are known live
1074   // into the call.
1075   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1076     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1077                                   RegsToPass[i].second.getValueType()));
1078
1079   if (InFlag.getNode())
1080     Ops.push_back(InFlag);
1081   // Returns a chain and a flag for retval copy to use.
1082   Chain = DAG.getNode(CallOpc, dl, DAG.getVTList(MVT::Other, MVT::Flag),
1083                       &Ops[0], Ops.size());
1084   InFlag = Chain.getValue(1);
1085
1086   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1087                              DAG.getIntPtrConstant(0, true), InFlag);
1088   if (!Ins.empty())
1089     InFlag = Chain.getValue(1);
1090
1091   // Handle result values, copying them out of physregs into vregs that we
1092   // return.
1093   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1094                          dl, DAG, InVals);
1095 }
1096
1097 SDValue
1098 ARMTargetLowering::LowerReturn(SDValue Chain,
1099                                CallingConv::ID CallConv, bool isVarArg,
1100                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1101                                DebugLoc dl, SelectionDAG &DAG) {
1102
1103   // CCValAssign - represent the assignment of the return value to a location.
1104   SmallVector<CCValAssign, 16> RVLocs;
1105
1106   // CCState - Info about the registers and stack slots.
1107   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1108                  *DAG.getContext());
1109
1110   // Analyze outgoing return values.
1111   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1112                                                isVarArg));
1113
1114   // If this is the first return lowered for this function, add
1115   // the regs to the liveout set for the function.
1116   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1117     for (unsigned i = 0; i != RVLocs.size(); ++i)
1118       if (RVLocs[i].isRegLoc())
1119         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1120   }
1121
1122   SDValue Flag;
1123
1124   // Copy the result values into the output registers.
1125   for (unsigned i = 0, realRVLocIdx = 0;
1126        i != RVLocs.size();
1127        ++i, ++realRVLocIdx) {
1128     CCValAssign &VA = RVLocs[i];
1129     assert(VA.isRegLoc() && "Can only return in registers!");
1130
1131     SDValue Arg = Outs[realRVLocIdx].Val;
1132
1133     switch (VA.getLocInfo()) {
1134     default: llvm_unreachable("Unknown loc info!");
1135     case CCValAssign::Full: break;
1136     case CCValAssign::BCvt:
1137       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1138       break;
1139     }
1140
1141     if (VA.needsCustom()) {
1142       if (VA.getLocVT() == MVT::v2f64) {
1143         // Extract the first half and return it in two registers.
1144         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1145                                    DAG.getConstant(0, MVT::i32));
1146         SDValue HalfGPRs = DAG.getNode(ARMISD::FMRRD, dl,
1147                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1148
1149         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1150         Flag = Chain.getValue(1);
1151         VA = RVLocs[++i]; // skip ahead to next loc
1152         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1153                                  HalfGPRs.getValue(1), Flag);
1154         Flag = Chain.getValue(1);
1155         VA = RVLocs[++i]; // skip ahead to next loc
1156
1157         // Extract the 2nd half and fall through to handle it as an f64 value.
1158         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1159                           DAG.getConstant(1, MVT::i32));
1160       }
1161       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1162       // available.
1163       SDValue fmrrd = DAG.getNode(ARMISD::FMRRD, dl,
1164                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1165       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1166       Flag = Chain.getValue(1);
1167       VA = RVLocs[++i]; // skip ahead to next loc
1168       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1169                                Flag);
1170     } else
1171       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1172
1173     // Guarantee that all emitted copies are
1174     // stuck together, avoiding something bad.
1175     Flag = Chain.getValue(1);
1176   }
1177
1178   SDValue result;
1179   if (Flag.getNode())
1180     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1181   else // Return Void
1182     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1183
1184   return result;
1185 }
1186
1187 // ConstantPool, BlockAddress, JumpTable, GlobalAddress, and ExternalSymbol are
1188 // lowered as their target counterpart wrapped in the ARMISD::Wrapper
1189 // node. Suppose N is one of the above mentioned nodes. It has to be wrapped
1190 // because otherwise Select(N) returns N. So the raw TargetGlobalAddress
1191 // nodes, etc. can only be used to form addressing mode. These wrapped nodes
1192 // will be selected into MOVi.
1193 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1194   EVT PtrVT = Op.getValueType();
1195   // FIXME there is no actual debug info here
1196   DebugLoc dl = Op.getDebugLoc();
1197   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1198   SDValue Res;
1199   if (CP->isMachineConstantPoolEntry())
1200     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1201                                     CP->getAlignment());
1202   else
1203     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1204                                     CP->getAlignment());
1205   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1206 }
1207
1208 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
1209   DebugLoc DL = Op.getDebugLoc();
1210   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1211   SDValue Result = DAG.getBlockAddress(BA, DL, /*isTarget=*/true);
1212   return DAG.getNode(ARMISD::Wrapper, DL, getPointerTy(), Result);
1213 }
1214
1215 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1216 SDValue
1217 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1218                                                  SelectionDAG &DAG) {
1219   DebugLoc dl = GA->getDebugLoc();
1220   EVT PtrVT = getPointerTy();
1221   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1222   ARMConstantPoolValue *CPV =
1223     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1224                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1225   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1226   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1227   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument, NULL, 0);
1228   SDValue Chain = Argument.getValue(1);
1229
1230   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1231   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1232
1233   // call __tls_get_addr.
1234   ArgListTy Args;
1235   ArgListEntry Entry;
1236   Entry.Node = Argument;
1237   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1238   Args.push_back(Entry);
1239   // FIXME: is there useful debug info available here?
1240   std::pair<SDValue, SDValue> CallResult =
1241     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1242                 false, false, false, false,
1243                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1244                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1245   return CallResult.first;
1246 }
1247
1248 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1249 // "local exec" model.
1250 SDValue
1251 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1252                                         SelectionDAG &DAG) {
1253   GlobalValue *GV = GA->getGlobal();
1254   DebugLoc dl = GA->getDebugLoc();
1255   SDValue Offset;
1256   SDValue Chain = DAG.getEntryNode();
1257   EVT PtrVT = getPointerTy();
1258   // Get the Thread Pointer
1259   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1260
1261   if (GV->isDeclaration()) {
1262     // initial exec model
1263     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1264     ARMConstantPoolValue *CPV =
1265       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1266                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1267     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1268     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1269     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
1270     Chain = Offset.getValue(1);
1271
1272     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1273     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1274
1275     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
1276   } else {
1277     // local exec model
1278     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1279     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1280     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1281     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
1282   }
1283
1284   // The address of the thread local variable is the add of the thread
1285   // pointer with the offset of the variable.
1286   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1287 }
1288
1289 SDValue
1290 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
1291   // TODO: implement the "local dynamic" model
1292   assert(Subtarget->isTargetELF() &&
1293          "TLS not implemented for non-ELF targets");
1294   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1295   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1296   // otherwise use the "Local Exec" TLS Model
1297   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1298     return LowerToTLSGeneralDynamicModel(GA, DAG);
1299   else
1300     return LowerToTLSExecModels(GA, DAG);
1301 }
1302
1303 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1304                                                  SelectionDAG &DAG) {
1305   EVT PtrVT = getPointerTy();
1306   DebugLoc dl = Op.getDebugLoc();
1307   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1308   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1309   if (RelocM == Reloc::PIC_) {
1310     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1311     ARMConstantPoolValue *CPV =
1312       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1313     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1314     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1315     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1316                                  CPAddr,
1317                                  PseudoSourceValue::getConstantPool(), 0);
1318     SDValue Chain = Result.getValue(1);
1319     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1320     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1321     if (!UseGOTOFF)
1322       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1323                            PseudoSourceValue::getGOT(), 0);
1324     return Result;
1325   } else {
1326     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1327     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1328     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1329                        PseudoSourceValue::getConstantPool(), 0);
1330   }
1331 }
1332
1333 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1334                                                     SelectionDAG &DAG) {
1335   EVT PtrVT = getPointerTy();
1336   DebugLoc dl = Op.getDebugLoc();
1337   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1338   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1339   SDValue CPAddr;
1340   if (RelocM == Reloc::Static)
1341     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1342   else {
1343     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1344     ARMConstantPoolValue *CPV =
1345       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1346     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1347   }
1348   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1349
1350   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1351   SDValue Chain = Result.getValue(1);
1352
1353   if (RelocM == Reloc::PIC_) {
1354     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1355     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1356   }
1357
1358   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1359     Result = DAG.getLoad(PtrVT, dl, Chain, Result, NULL, 0);
1360
1361   return Result;
1362 }
1363
1364 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1365                                                     SelectionDAG &DAG){
1366   assert(Subtarget->isTargetELF() &&
1367          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1368   EVT PtrVT = getPointerTy();
1369   DebugLoc dl = Op.getDebugLoc();
1370   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1371   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1372                                                        "_GLOBAL_OFFSET_TABLE_",
1373                                                        ARMPCLabelIndex, PCAdj);
1374   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1375   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1376   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1377                                PseudoSourceValue::getConstantPool(), 0);
1378   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1379   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1380 }
1381
1382 SDValue
1383 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
1384   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1385   DebugLoc dl = Op.getDebugLoc();
1386   switch (IntNo) {
1387   default: return SDValue();    // Don't custom lower most intrinsics.
1388   case Intrinsic::arm_thread_pointer: {
1389     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1390     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1391   }
1392   case Intrinsic::eh_sjlj_lsda: {
1393     MachineFunction &MF = DAG.getMachineFunction();
1394     EVT PtrVT = getPointerTy();
1395     DebugLoc dl = Op.getDebugLoc();
1396     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1397     SDValue CPAddr;
1398     unsigned PCAdj = (RelocM != Reloc::PIC_)
1399       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1400     ARMConstantPoolValue *CPV =
1401       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1402                                ARMCP::CPLSDA, PCAdj);
1403     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1404     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1405     SDValue Result =
1406       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1407     SDValue Chain = Result.getValue(1);
1408
1409     if (RelocM == Reloc::PIC_) {
1410       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1411       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1412     }
1413     return Result;
1414   }
1415   case Intrinsic::eh_sjlj_setjmp:
1416     return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(1));
1417   }
1418 }
1419
1420 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
1421                             unsigned VarArgsFrameIndex) {
1422   // vastart just stores the address of the VarArgsFrameIndex slot into the
1423   // memory location argument.
1424   DebugLoc dl = Op.getDebugLoc();
1425   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1426   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1427   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1428   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1429 }
1430
1431 SDValue
1432 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) {
1433   SDNode *Node = Op.getNode();
1434   DebugLoc dl = Node->getDebugLoc();
1435   EVT VT = Node->getValueType(0);
1436   SDValue Chain = Op.getOperand(0);
1437   SDValue Size  = Op.getOperand(1);
1438   SDValue Align = Op.getOperand(2);
1439
1440   // Chain the dynamic stack allocation so that it doesn't modify the stack
1441   // pointer when other instructions are using the stack.
1442   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1443
1444   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1445   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1446   if (AlignVal > StackAlign)
1447     // Do this now since selection pass cannot introduce new target
1448     // independent node.
1449     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1450
1451   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1452   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1453   // do even more horrible hack later.
1454   MachineFunction &MF = DAG.getMachineFunction();
1455   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1456   if (AFI->isThumb1OnlyFunction()) {
1457     bool Negate = true;
1458     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1459     if (C) {
1460       uint32_t Val = C->getZExtValue();
1461       if (Val <= 508 && ((Val & 3) == 0))
1462         Negate = false;
1463     }
1464     if (Negate)
1465       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1466   }
1467
1468   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1469   SDValue Ops1[] = { Chain, Size, Align };
1470   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1471   Chain = Res.getValue(1);
1472   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1473                              DAG.getIntPtrConstant(0, true), SDValue());
1474   SDValue Ops2[] = { Res, Chain };
1475   return DAG.getMergeValues(Ops2, 2, dl);
1476 }
1477
1478 SDValue
1479 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1480                                         SDValue &Root, SelectionDAG &DAG,
1481                                         DebugLoc dl) {
1482   MachineFunction &MF = DAG.getMachineFunction();
1483   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1484
1485   TargetRegisterClass *RC;
1486   if (AFI->isThumb1OnlyFunction())
1487     RC = ARM::tGPRRegisterClass;
1488   else
1489     RC = ARM::GPRRegisterClass;
1490
1491   // Transform the arguments stored in physical registers into virtual ones.
1492   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1493   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1494
1495   SDValue ArgValue2;
1496   if (NextVA.isMemLoc()) {
1497     unsigned ArgSize = NextVA.getLocVT().getSizeInBits()/8;
1498     MachineFrameInfo *MFI = MF.getFrameInfo();
1499     int FI = MFI->CreateFixedObject(ArgSize, NextVA.getLocMemOffset());
1500
1501     // Create load node to retrieve arguments from the stack.
1502     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1503     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN, NULL, 0);
1504   } else {
1505     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
1506     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1507   }
1508
1509   return DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, ArgValue, ArgValue2);
1510 }
1511
1512 SDValue
1513 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
1514                                         CallingConv::ID CallConv, bool isVarArg,
1515                                         const SmallVectorImpl<ISD::InputArg>
1516                                           &Ins,
1517                                         DebugLoc dl, SelectionDAG &DAG,
1518                                         SmallVectorImpl<SDValue> &InVals) {
1519
1520   MachineFunction &MF = DAG.getMachineFunction();
1521   MachineFrameInfo *MFI = MF.getFrameInfo();
1522
1523   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1524
1525   // Assign locations to all of the incoming arguments.
1526   SmallVector<CCValAssign, 16> ArgLocs;
1527   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1528                  *DAG.getContext());
1529   CCInfo.AnalyzeFormalArguments(Ins,
1530                                 CCAssignFnForNode(CallConv, /* Return*/ false,
1531                                                   isVarArg));
1532
1533   SmallVector<SDValue, 16> ArgValues;
1534
1535   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1536     CCValAssign &VA = ArgLocs[i];
1537
1538     // Arguments stored in registers.
1539     if (VA.isRegLoc()) {
1540       EVT RegVT = VA.getLocVT();
1541
1542       SDValue ArgValue;
1543       if (VA.needsCustom()) {
1544         // f64 and vector types are split up into multiple registers or
1545         // combinations of registers and stack slots.
1546         RegVT = MVT::i32;
1547
1548         if (VA.getLocVT() == MVT::v2f64) {
1549           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
1550                                                    Chain, DAG, dl);
1551           VA = ArgLocs[++i]; // skip ahead to next loc
1552           SDValue ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
1553                                                    Chain, DAG, dl);
1554           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1555           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1556                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
1557           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1558                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
1559         } else
1560           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
1561
1562       } else {
1563         TargetRegisterClass *RC;
1564
1565         if (RegVT == MVT::f32)
1566           RC = ARM::SPRRegisterClass;
1567         else if (RegVT == MVT::f64)
1568           RC = ARM::DPRRegisterClass;
1569         else if (RegVT == MVT::v2f64)
1570           RC = ARM::QPRRegisterClass;
1571         else if (RegVT == MVT::i32)
1572           RC = (AFI->isThumb1OnlyFunction() ?
1573                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
1574         else
1575           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1576
1577         // Transform the arguments in physical registers into virtual ones.
1578         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1579         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1580       }
1581
1582       // If this is an 8 or 16-bit value, it is really passed promoted
1583       // to 32 bits.  Insert an assert[sz]ext to capture this, then
1584       // truncate to the right size.
1585       switch (VA.getLocInfo()) {
1586       default: llvm_unreachable("Unknown loc info!");
1587       case CCValAssign::Full: break;
1588       case CCValAssign::BCvt:
1589         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1590         break;
1591       case CCValAssign::SExt:
1592         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1593                                DAG.getValueType(VA.getValVT()));
1594         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1595         break;
1596       case CCValAssign::ZExt:
1597         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1598                                DAG.getValueType(VA.getValVT()));
1599         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1600         break;
1601       }
1602
1603       InVals.push_back(ArgValue);
1604
1605     } else { // VA.isRegLoc()
1606
1607       // sanity check
1608       assert(VA.isMemLoc());
1609       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
1610
1611       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
1612       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset());
1613
1614       // Create load nodes to retrieve arguments from the stack.
1615       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1616       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN, NULL, 0));
1617     }
1618   }
1619
1620   // varargs
1621   if (isVarArg) {
1622     static const unsigned GPRArgRegs[] = {
1623       ARM::R0, ARM::R1, ARM::R2, ARM::R3
1624     };
1625
1626     unsigned NumGPRs = CCInfo.getFirstUnallocated
1627       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
1628
1629     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1630     unsigned VARegSize = (4 - NumGPRs) * 4;
1631     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
1632     unsigned ArgOffset = CCInfo.getNextStackOffset();
1633     if (VARegSaveSize) {
1634       // If this function is vararg, store any remaining integer argument regs
1635       // to their spots on the stack so that they may be loaded by deferencing
1636       // the result of va_next.
1637       AFI->setVarArgsRegSaveSize(VARegSaveSize);
1638       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1639                                                  VARegSaveSize - VARegSize);
1640       SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1641
1642       SmallVector<SDValue, 4> MemOps;
1643       for (; NumGPRs < 4; ++NumGPRs) {
1644         TargetRegisterClass *RC;
1645         if (AFI->isThumb1OnlyFunction())
1646           RC = ARM::tGPRRegisterClass;
1647         else
1648           RC = ARM::GPRRegisterClass;
1649
1650         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
1651         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1652         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1653         MemOps.push_back(Store);
1654         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1655                           DAG.getConstant(4, getPointerTy()));
1656       }
1657       if (!MemOps.empty())
1658         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1659                             &MemOps[0], MemOps.size());
1660     } else
1661       // This will point to the next argument passed via stack.
1662       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset);
1663   }
1664
1665   return Chain;
1666 }
1667
1668 /// isFloatingPointZero - Return true if this is +0.0.
1669 static bool isFloatingPointZero(SDValue Op) {
1670   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1671     return CFP->getValueAPF().isPosZero();
1672   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
1673     // Maybe this has already been legalized into the constant pool?
1674     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1675       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
1676       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1677         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1678           return CFP->getValueAPF().isPosZero();
1679     }
1680   }
1681   return false;
1682 }
1683
1684 static bool isLegalCmpImmediate(unsigned C, bool isThumb1Only) {
1685   return ( isThumb1Only && (C & ~255U) == 0) ||
1686          (!isThumb1Only && ARM_AM::getSOImmVal(C) != -1);
1687 }
1688
1689 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1690 /// the given operands.
1691 static SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1692                          SDValue &ARMCC, SelectionDAG &DAG, bool isThumb1Only,
1693                          DebugLoc dl) {
1694   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1695     unsigned C = RHSC->getZExtValue();
1696     if (!isLegalCmpImmediate(C, isThumb1Only)) {
1697       // Constant does not fit, try adjusting it by one?
1698       switch (CC) {
1699       default: break;
1700       case ISD::SETLT:
1701       case ISD::SETGE:
1702         if (isLegalCmpImmediate(C-1, isThumb1Only)) {
1703           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1704           RHS = DAG.getConstant(C-1, MVT::i32);
1705         }
1706         break;
1707       case ISD::SETULT:
1708       case ISD::SETUGE:
1709         if (C > 0 && isLegalCmpImmediate(C-1, isThumb1Only)) {
1710           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1711           RHS = DAG.getConstant(C-1, MVT::i32);
1712         }
1713         break;
1714       case ISD::SETLE:
1715       case ISD::SETGT:
1716         if (isLegalCmpImmediate(C+1, isThumb1Only)) {
1717           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1718           RHS = DAG.getConstant(C+1, MVT::i32);
1719         }
1720         break;
1721       case ISD::SETULE:
1722       case ISD::SETUGT:
1723         if (C < 0xffffffff && isLegalCmpImmediate(C+1, isThumb1Only)) {
1724           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1725           RHS = DAG.getConstant(C+1, MVT::i32);
1726         }
1727         break;
1728       }
1729     }
1730   }
1731
1732   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1733   ARMISD::NodeType CompareType;
1734   switch (CondCode) {
1735   default:
1736     CompareType = ARMISD::CMP;
1737     break;
1738   case ARMCC::EQ:
1739   case ARMCC::NE:
1740     // Uses only Z Flag
1741     CompareType = ARMISD::CMPZ;
1742     break;
1743   }
1744   ARMCC = DAG.getConstant(CondCode, MVT::i32);
1745   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
1746 }
1747
1748 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1749 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
1750                          DebugLoc dl) {
1751   SDValue Cmp;
1752   if (!isFloatingPointZero(RHS))
1753     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
1754   else
1755     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
1756   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
1757 }
1758
1759 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
1760                               const ARMSubtarget *ST) {
1761   EVT VT = Op.getValueType();
1762   SDValue LHS = Op.getOperand(0);
1763   SDValue RHS = Op.getOperand(1);
1764   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1765   SDValue TrueVal = Op.getOperand(2);
1766   SDValue FalseVal = Op.getOperand(3);
1767   DebugLoc dl = Op.getDebugLoc();
1768
1769   if (LHS.getValueType() == MVT::i32) {
1770     SDValue ARMCC;
1771     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1772     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb1Only(), dl);
1773     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
1774   }
1775
1776   ARMCC::CondCodes CondCode, CondCode2;
1777   FPCCToARMCC(CC, CondCode, CondCode2);
1778
1779   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1780   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1781   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1782   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
1783                                  ARMCC, CCR, Cmp);
1784   if (CondCode2 != ARMCC::AL) {
1785     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
1786     // FIXME: Needs another CMP because flag can have but one use.
1787     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
1788     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
1789                          Result, TrueVal, ARMCC2, CCR, Cmp2);
1790   }
1791   return Result;
1792 }
1793
1794 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
1795                           const ARMSubtarget *ST) {
1796   SDValue  Chain = Op.getOperand(0);
1797   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1798   SDValue    LHS = Op.getOperand(2);
1799   SDValue    RHS = Op.getOperand(3);
1800   SDValue   Dest = Op.getOperand(4);
1801   DebugLoc dl = Op.getDebugLoc();
1802
1803   if (LHS.getValueType() == MVT::i32) {
1804     SDValue ARMCC;
1805     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1806     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb1Only(), dl);
1807     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
1808                        Chain, Dest, ARMCC, CCR,Cmp);
1809   }
1810
1811   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
1812   ARMCC::CondCodes CondCode, CondCode2;
1813   FPCCToARMCC(CC, CondCode, CondCode2);
1814
1815   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1816   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1817   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1818   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
1819   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1820   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1821   if (CondCode2 != ARMCC::AL) {
1822     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
1823     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1824     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1825   }
1826   return Res;
1827 }
1828
1829 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) {
1830   SDValue Chain = Op.getOperand(0);
1831   SDValue Table = Op.getOperand(1);
1832   SDValue Index = Op.getOperand(2);
1833   DebugLoc dl = Op.getDebugLoc();
1834
1835   EVT PTy = getPointerTy();
1836   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1837   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1838   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
1839   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1840   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
1841   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
1842   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
1843   if (Subtarget->isThumb2()) {
1844     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
1845     // which does another jump to the destination. This also makes it easier
1846     // to translate it to TBB / TBH later.
1847     // FIXME: This might not work if the function is extremely large.
1848     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
1849                        Addr, Op.getOperand(2), JTI, UId);
1850   }
1851   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1852     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr, NULL, 0);
1853     Chain = Addr.getValue(1);
1854     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
1855     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1856   } else {
1857     Addr = DAG.getLoad(PTy, dl, Chain, Addr, NULL, 0);
1858     Chain = Addr.getValue(1);
1859     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1860   }
1861 }
1862
1863 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1864   DebugLoc dl = Op.getDebugLoc();
1865   unsigned Opc =
1866     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1867   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
1868   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
1869 }
1870
1871 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1872   EVT VT = Op.getValueType();
1873   DebugLoc dl = Op.getDebugLoc();
1874   unsigned Opc =
1875     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1876
1877   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
1878   return DAG.getNode(Opc, dl, VT, Op);
1879 }
1880
1881 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
1882   // Implement fcopysign with a fabs and a conditional fneg.
1883   SDValue Tmp0 = Op.getOperand(0);
1884   SDValue Tmp1 = Op.getOperand(1);
1885   DebugLoc dl = Op.getDebugLoc();
1886   EVT VT = Op.getValueType();
1887   EVT SrcVT = Tmp1.getValueType();
1888   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
1889   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG, dl);
1890   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
1891   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1892   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1893 }
1894
1895 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
1896   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1897   MFI->setFrameAddressIsTaken(true);
1898   EVT VT = Op.getValueType();
1899   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
1900   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1901   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
1902     ? ARM::R7 : ARM::R11;
1903   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
1904   while (Depth--)
1905     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
1906   return FrameAddr;
1907 }
1908
1909 SDValue
1910 ARMTargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
1911                                            SDValue Chain,
1912                                            SDValue Dst, SDValue Src,
1913                                            SDValue Size, unsigned Align,
1914                                            bool AlwaysInline,
1915                                          const Value *DstSV, uint64_t DstSVOff,
1916                                          const Value *SrcSV, uint64_t SrcSVOff){
1917   // Do repeated 4-byte loads and stores. To be improved.
1918   // This requires 4-byte alignment.
1919   if ((Align & 3) != 0)
1920     return SDValue();
1921   // This requires the copy size to be a constant, preferrably
1922   // within a subtarget-specific limit.
1923   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
1924   if (!ConstantSize)
1925     return SDValue();
1926   uint64_t SizeVal = ConstantSize->getZExtValue();
1927   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
1928     return SDValue();
1929
1930   unsigned BytesLeft = SizeVal & 3;
1931   unsigned NumMemOps = SizeVal >> 2;
1932   unsigned EmittedNumMemOps = 0;
1933   EVT VT = MVT::i32;
1934   unsigned VTSize = 4;
1935   unsigned i = 0;
1936   const unsigned MAX_LOADS_IN_LDM = 6;
1937   SDValue TFOps[MAX_LOADS_IN_LDM];
1938   SDValue Loads[MAX_LOADS_IN_LDM];
1939   uint64_t SrcOff = 0, DstOff = 0;
1940
1941   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1942   // same number of stores.  The loads and stores will get combined into
1943   // ldm/stm later on.
1944   while (EmittedNumMemOps < NumMemOps) {
1945     for (i = 0;
1946          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1947       Loads[i] = DAG.getLoad(VT, dl, Chain,
1948                              DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
1949                                          DAG.getConstant(SrcOff, MVT::i32)),
1950                              SrcSV, SrcSVOff + SrcOff);
1951       TFOps[i] = Loads[i].getValue(1);
1952       SrcOff += VTSize;
1953     }
1954     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1955
1956     for (i = 0;
1957          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1958       TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
1959                            DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
1960                                        DAG.getConstant(DstOff, MVT::i32)),
1961                            DstSV, DstSVOff + DstOff);
1962       DstOff += VTSize;
1963     }
1964     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1965
1966     EmittedNumMemOps += i;
1967   }
1968
1969   if (BytesLeft == 0)
1970     return Chain;
1971
1972   // Issue loads / stores for the trailing (1 - 3) bytes.
1973   unsigned BytesLeftSave = BytesLeft;
1974   i = 0;
1975   while (BytesLeft) {
1976     if (BytesLeft >= 2) {
1977       VT = MVT::i16;
1978       VTSize = 2;
1979     } else {
1980       VT = MVT::i8;
1981       VTSize = 1;
1982     }
1983
1984     Loads[i] = DAG.getLoad(VT, dl, Chain,
1985                            DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
1986                                        DAG.getConstant(SrcOff, MVT::i32)),
1987                            SrcSV, SrcSVOff + SrcOff);
1988     TFOps[i] = Loads[i].getValue(1);
1989     ++i;
1990     SrcOff += VTSize;
1991     BytesLeft -= VTSize;
1992   }
1993   Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1994
1995   i = 0;
1996   BytesLeft = BytesLeftSave;
1997   while (BytesLeft) {
1998     if (BytesLeft >= 2) {
1999       VT = MVT::i16;
2000       VTSize = 2;
2001     } else {
2002       VT = MVT::i8;
2003       VTSize = 1;
2004     }
2005
2006     TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
2007                             DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
2008                                         DAG.getConstant(DstOff, MVT::i32)),
2009                             DstSV, DstSVOff + DstOff);
2010     ++i;
2011     DstOff += VTSize;
2012     BytesLeft -= VTSize;
2013   }
2014   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2015 }
2016
2017 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2018   SDValue Op = N->getOperand(0);
2019   DebugLoc dl = N->getDebugLoc();
2020   if (N->getValueType(0) == MVT::f64) {
2021     // Turn i64->f64 into FMDRR.
2022     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2023                              DAG.getConstant(0, MVT::i32));
2024     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2025                              DAG.getConstant(1, MVT::i32));
2026     return DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
2027   }
2028
2029   // Turn f64->i64 into FMRRD.
2030   SDValue Cvt = DAG.getNode(ARMISD::FMRRD, dl,
2031                             DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2032
2033   // Merge the pieces into a single i64 value.
2034   return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2035 }
2036
2037 /// getZeroVector - Returns a vector of specified type with all zero elements.
2038 ///
2039 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2040   assert(VT.isVector() && "Expected a vector type");
2041
2042   // Zero vectors are used to represent vector negation and in those cases
2043   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2044   // not support i64 elements, so sometimes the zero vectors will need to be
2045   // explicitly constructed.  For those cases, and potentially other uses in
2046   // the future, always build zero vectors as <16 x i8> or <8 x i8> bitcasted
2047   // to their dest type.  This ensures they get CSE'd.
2048   SDValue Vec;
2049   SDValue Cst = DAG.getTargetConstant(0, MVT::i8);
2050   SmallVector<SDValue, 8> Ops;
2051   MVT TVT;
2052
2053   if (VT.getSizeInBits() == 64) {
2054     Ops.assign(8, Cst); TVT = MVT::v8i8;
2055   } else {
2056     Ops.assign(16, Cst); TVT = MVT::v16i8;
2057   }
2058   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2059
2060   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2061 }
2062
2063 /// getOnesVector - Returns a vector of specified type with all bits set.
2064 ///
2065 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2066   assert(VT.isVector() && "Expected a vector type");
2067
2068   // Always build ones vectors as <16 x i8> or <8 x i8> bitcasted to their
2069   // dest type. This ensures they get CSE'd.
2070   SDValue Vec;
2071   SDValue Cst = DAG.getTargetConstant(0xFF, MVT::i8);
2072   SmallVector<SDValue, 8> Ops;
2073   MVT TVT;
2074
2075   if (VT.getSizeInBits() == 64) {
2076     Ops.assign(8, Cst); TVT = MVT::v8i8;
2077   } else {
2078     Ops.assign(16, Cst); TVT = MVT::v16i8;
2079   }
2080   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2081
2082   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2083 }
2084
2085 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2086                           const ARMSubtarget *ST) {
2087   EVT VT = N->getValueType(0);
2088   DebugLoc dl = N->getDebugLoc();
2089
2090   // Lower vector shifts on NEON to use VSHL.
2091   if (VT.isVector()) {
2092     assert(ST->hasNEON() && "unexpected vector shift");
2093
2094     // Left shifts translate directly to the vshiftu intrinsic.
2095     if (N->getOpcode() == ISD::SHL)
2096       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2097                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2098                          N->getOperand(0), N->getOperand(1));
2099
2100     assert((N->getOpcode() == ISD::SRA ||
2101             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2102
2103     // NEON uses the same intrinsics for both left and right shifts.  For
2104     // right shifts, the shift amounts are negative, so negate the vector of
2105     // shift amounts.
2106     EVT ShiftVT = N->getOperand(1).getValueType();
2107     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2108                                        getZeroVector(ShiftVT, DAG, dl),
2109                                        N->getOperand(1));
2110     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2111                                Intrinsic::arm_neon_vshifts :
2112                                Intrinsic::arm_neon_vshiftu);
2113     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2114                        DAG.getConstant(vshiftInt, MVT::i32),
2115                        N->getOperand(0), NegatedCount);
2116   }
2117
2118   // We can get here for a node like i32 = ISD::SHL i32, i64
2119   if (VT != MVT::i64)
2120     return SDValue();
2121
2122   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2123          "Unknown shift to lower!");
2124
2125   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2126   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2127       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2128     return SDValue();
2129
2130   // If we are in thumb mode, we don't have RRX.
2131   if (ST->isThumb1Only()) return SDValue();
2132
2133   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2134   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2135                              DAG.getConstant(0, MVT::i32));
2136   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2137                              DAG.getConstant(1, MVT::i32));
2138
2139   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2140   // captures the result into a carry flag.
2141   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2142   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2143
2144   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2145   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2146
2147   // Merge the pieces into a single i64 value.
2148  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2149 }
2150
2151 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2152   SDValue TmpOp0, TmpOp1;
2153   bool Invert = false;
2154   bool Swap = false;
2155   unsigned Opc = 0;
2156
2157   SDValue Op0 = Op.getOperand(0);
2158   SDValue Op1 = Op.getOperand(1);
2159   SDValue CC = Op.getOperand(2);
2160   EVT VT = Op.getValueType();
2161   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2162   DebugLoc dl = Op.getDebugLoc();
2163
2164   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2165     switch (SetCCOpcode) {
2166     default: llvm_unreachable("Illegal FP comparison"); break;
2167     case ISD::SETUNE:
2168     case ISD::SETNE:  Invert = true; // Fallthrough
2169     case ISD::SETOEQ:
2170     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2171     case ISD::SETOLT:
2172     case ISD::SETLT: Swap = true; // Fallthrough
2173     case ISD::SETOGT:
2174     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2175     case ISD::SETOLE:
2176     case ISD::SETLE:  Swap = true; // Fallthrough
2177     case ISD::SETOGE:
2178     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2179     case ISD::SETUGE: Swap = true; // Fallthrough
2180     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2181     case ISD::SETUGT: Swap = true; // Fallthrough
2182     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2183     case ISD::SETUEQ: Invert = true; // Fallthrough
2184     case ISD::SETONE:
2185       // Expand this to (OLT | OGT).
2186       TmpOp0 = Op0;
2187       TmpOp1 = Op1;
2188       Opc = ISD::OR;
2189       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2190       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2191       break;
2192     case ISD::SETUO: Invert = true; // Fallthrough
2193     case ISD::SETO:
2194       // Expand this to (OLT | OGE).
2195       TmpOp0 = Op0;
2196       TmpOp1 = Op1;
2197       Opc = ISD::OR;
2198       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2199       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2200       break;
2201     }
2202   } else {
2203     // Integer comparisons.
2204     switch (SetCCOpcode) {
2205     default: llvm_unreachable("Illegal integer comparison"); break;
2206     case ISD::SETNE:  Invert = true;
2207     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2208     case ISD::SETLT:  Swap = true;
2209     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2210     case ISD::SETLE:  Swap = true;
2211     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2212     case ISD::SETULT: Swap = true;
2213     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2214     case ISD::SETULE: Swap = true;
2215     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2216     }
2217
2218     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2219     if (Opc == ARMISD::VCEQ) {
2220
2221       SDValue AndOp;
2222       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2223         AndOp = Op0;
2224       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2225         AndOp = Op1;
2226
2227       // Ignore bitconvert.
2228       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2229         AndOp = AndOp.getOperand(0);
2230
2231       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2232         Opc = ARMISD::VTST;
2233         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2234         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2235         Invert = !Invert;
2236       }
2237     }
2238   }
2239
2240   if (Swap)
2241     std::swap(Op0, Op1);
2242
2243   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2244
2245   if (Invert)
2246     Result = DAG.getNOT(dl, Result, VT);
2247
2248   return Result;
2249 }
2250
2251 /// isVMOVSplat - Check if the specified splat value corresponds to an immediate
2252 /// VMOV instruction, and if so, return the constant being splatted.
2253 static SDValue isVMOVSplat(uint64_t SplatBits, uint64_t SplatUndef,
2254                            unsigned SplatBitSize, SelectionDAG &DAG) {
2255   switch (SplatBitSize) {
2256   case 8:
2257     // Any 1-byte value is OK.
2258     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2259     return DAG.getTargetConstant(SplatBits, MVT::i8);
2260
2261   case 16:
2262     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2263     if ((SplatBits & ~0xff) == 0 ||
2264         (SplatBits & ~0xff00) == 0)
2265       return DAG.getTargetConstant(SplatBits, MVT::i16);
2266     break;
2267
2268   case 32:
2269     // NEON's 32-bit VMOV supports splat values where:
2270     // * only one byte is nonzero, or
2271     // * the least significant byte is 0xff and the second byte is nonzero, or
2272     // * the least significant 2 bytes are 0xff and the third is nonzero.
2273     if ((SplatBits & ~0xff) == 0 ||
2274         (SplatBits & ~0xff00) == 0 ||
2275         (SplatBits & ~0xff0000) == 0 ||
2276         (SplatBits & ~0xff000000) == 0)
2277       return DAG.getTargetConstant(SplatBits, MVT::i32);
2278
2279     if ((SplatBits & ~0xffff) == 0 &&
2280         ((SplatBits | SplatUndef) & 0xff) == 0xff)
2281       return DAG.getTargetConstant(SplatBits | 0xff, MVT::i32);
2282
2283     if ((SplatBits & ~0xffffff) == 0 &&
2284         ((SplatBits | SplatUndef) & 0xffff) == 0xffff)
2285       return DAG.getTargetConstant(SplatBits | 0xffff, MVT::i32);
2286
2287     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2288     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2289     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2290     // and fall through here to test for a valid 64-bit splat.  But, then the
2291     // caller would also need to check and handle the change in size.
2292     break;
2293
2294   case 64: {
2295     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2296     uint64_t BitMask = 0xff;
2297     uint64_t Val = 0;
2298     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2299       if (((SplatBits | SplatUndef) & BitMask) == BitMask)
2300         Val |= BitMask;
2301       else if ((SplatBits & BitMask) != 0)
2302         return SDValue();
2303       BitMask <<= 8;
2304     }
2305     return DAG.getTargetConstant(Val, MVT::i64);
2306   }
2307
2308   default:
2309     llvm_unreachable("unexpected size for isVMOVSplat");
2310     break;
2311   }
2312
2313   return SDValue();
2314 }
2315
2316 /// getVMOVImm - If this is a build_vector of constants which can be
2317 /// formed by using a VMOV instruction of the specified element size,
2318 /// return the constant being splatted.  The ByteSize field indicates the
2319 /// number of bytes of each element [1248].
2320 SDValue ARM::getVMOVImm(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
2321   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
2322   APInt SplatBits, SplatUndef;
2323   unsigned SplatBitSize;
2324   bool HasAnyUndefs;
2325   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
2326                                       HasAnyUndefs, ByteSize * 8))
2327     return SDValue();
2328
2329   if (SplatBitSize > ByteSize * 8)
2330     return SDValue();
2331
2332   return isVMOVSplat(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
2333                      SplatBitSize, DAG);
2334 }
2335
2336 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
2337                        bool &ReverseVEXT, unsigned &Imm) {
2338   unsigned NumElts = VT.getVectorNumElements();
2339   ReverseVEXT = false;
2340   Imm = M[0];
2341
2342   // If this is a VEXT shuffle, the immediate value is the index of the first
2343   // element.  The other shuffle indices must be the successive elements after
2344   // the first one.
2345   unsigned ExpectedElt = Imm;
2346   for (unsigned i = 1; i < NumElts; ++i) {
2347     // Increment the expected index.  If it wraps around, it may still be
2348     // a VEXT but the source vectors must be swapped.
2349     ExpectedElt += 1;
2350     if (ExpectedElt == NumElts * 2) {
2351       ExpectedElt = 0;
2352       ReverseVEXT = true;
2353     }
2354
2355     if (ExpectedElt != static_cast<unsigned>(M[i]))
2356       return false;
2357   }
2358
2359   // Adjust the index value if the source operands will be swapped.
2360   if (ReverseVEXT)
2361     Imm -= NumElts;
2362
2363   return true;
2364 }
2365
2366 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
2367 /// instruction with the specified blocksize.  (The order of the elements
2368 /// within each block of the vector is reversed.)
2369 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
2370                        unsigned BlockSize) {
2371   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
2372          "Only possible block sizes for VREV are: 16, 32, 64");
2373
2374   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2375   if (EltSz == 64)
2376     return false;
2377
2378   unsigned NumElts = VT.getVectorNumElements();
2379   unsigned BlockElts = M[0] + 1;
2380
2381   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
2382     return false;
2383
2384   for (unsigned i = 0; i < NumElts; ++i) {
2385     if ((unsigned) M[i] !=
2386         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
2387       return false;
2388   }
2389
2390   return true;
2391 }
2392
2393 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
2394                        unsigned &WhichResult) {
2395   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2396   if (EltSz == 64)
2397     return false;
2398
2399   unsigned NumElts = VT.getVectorNumElements();
2400   WhichResult = (M[0] == 0 ? 0 : 1);
2401   for (unsigned i = 0; i < NumElts; i += 2) {
2402     if ((unsigned) M[i] != i + WhichResult ||
2403         (unsigned) M[i+1] != i + NumElts + WhichResult)
2404       return false;
2405   }
2406   return true;
2407 }
2408
2409 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
2410                        unsigned &WhichResult) {
2411   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2412   if (EltSz == 64)
2413     return false;
2414
2415   unsigned NumElts = VT.getVectorNumElements();
2416   WhichResult = (M[0] == 0 ? 0 : 1);
2417   for (unsigned i = 0; i != NumElts; ++i) {
2418     if ((unsigned) M[i] != 2 * i + WhichResult)
2419       return false;
2420   }
2421
2422   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
2423   if (VT.is64BitVector() && EltSz == 32)
2424     return false;
2425
2426   return true;
2427 }
2428
2429 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
2430                        unsigned &WhichResult) {
2431   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2432   if (EltSz == 64)
2433     return false;
2434
2435   unsigned NumElts = VT.getVectorNumElements();
2436   WhichResult = (M[0] == 0 ? 0 : 1);
2437   unsigned Idx = WhichResult * NumElts / 2;
2438   for (unsigned i = 0; i != NumElts; i += 2) {
2439     if ((unsigned) M[i] != Idx ||
2440         (unsigned) M[i+1] != Idx + NumElts)
2441       return false;
2442     Idx += 1;
2443   }
2444
2445   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
2446   if (VT.is64BitVector() && EltSz == 32)
2447     return false;
2448
2449   return true;
2450 }
2451
2452 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2453   // Canonicalize all-zeros and all-ones vectors.
2454   ConstantSDNode *ConstVal = cast<ConstantSDNode>(Val.getNode());
2455   if (ConstVal->isNullValue())
2456     return getZeroVector(VT, DAG, dl);
2457   if (ConstVal->isAllOnesValue())
2458     return getOnesVector(VT, DAG, dl);
2459
2460   EVT CanonicalVT;
2461   if (VT.is64BitVector()) {
2462     switch (Val.getValueType().getSizeInBits()) {
2463     case 8:  CanonicalVT = MVT::v8i8; break;
2464     case 16: CanonicalVT = MVT::v4i16; break;
2465     case 32: CanonicalVT = MVT::v2i32; break;
2466     case 64: CanonicalVT = MVT::v1i64; break;
2467     default: llvm_unreachable("unexpected splat element type"); break;
2468     }
2469   } else {
2470     assert(VT.is128BitVector() && "unknown splat vector size");
2471     switch (Val.getValueType().getSizeInBits()) {
2472     case 8:  CanonicalVT = MVT::v16i8; break;
2473     case 16: CanonicalVT = MVT::v8i16; break;
2474     case 32: CanonicalVT = MVT::v4i32; break;
2475     case 64: CanonicalVT = MVT::v2i64; break;
2476     default: llvm_unreachable("unexpected splat element type"); break;
2477     }
2478   }
2479
2480   // Build a canonical splat for this value.
2481   SmallVector<SDValue, 8> Ops;
2482   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
2483   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
2484                             Ops.size());
2485   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
2486 }
2487
2488 // If this is a case we can't handle, return null and let the default
2489 // expansion code take care of it.
2490 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
2491   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
2492   DebugLoc dl = Op.getDebugLoc();
2493   EVT VT = Op.getValueType();
2494
2495   APInt SplatBits, SplatUndef;
2496   unsigned SplatBitSize;
2497   bool HasAnyUndefs;
2498   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
2499     if (SplatBitSize <= 64) {
2500       SDValue Val = isVMOVSplat(SplatBits.getZExtValue(),
2501                                 SplatUndef.getZExtValue(), SplatBitSize, DAG);
2502       if (Val.getNode())
2503         return BuildSplat(Val, VT, DAG, dl);
2504     }
2505   }
2506
2507   // If there are only 2 elements in a 128-bit vector, insert them into an
2508   // undef vector.  This handles the common case for 128-bit vector argument
2509   // passing, where the insertions should be translated to subreg accesses
2510   // with no real instructions.
2511   if (VT.is128BitVector() && Op.getNumOperands() == 2) {
2512     SDValue Val = DAG.getUNDEF(VT);
2513     SDValue Op0 = Op.getOperand(0);
2514     SDValue Op1 = Op.getOperand(1);
2515     if (Op0.getOpcode() != ISD::UNDEF)
2516       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op0,
2517                         DAG.getIntPtrConstant(0));
2518     if (Op1.getOpcode() != ISD::UNDEF)
2519       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op1,
2520                         DAG.getIntPtrConstant(1));
2521     return Val;
2522   }
2523
2524   return SDValue();
2525 }
2526
2527 /// isShuffleMaskLegal - Targets can use this to indicate that they only
2528 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
2529 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
2530 /// are assumed to be legal.
2531 bool
2532 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
2533                                       EVT VT) const {
2534   if (VT.getVectorNumElements() == 4 &&
2535       (VT.is128BitVector() || VT.is64BitVector())) {
2536     unsigned PFIndexes[4];
2537     for (unsigned i = 0; i != 4; ++i) {
2538       if (M[i] < 0)
2539         PFIndexes[i] = 8;
2540       else
2541         PFIndexes[i] = M[i];
2542     }
2543
2544     // Compute the index in the perfect shuffle table.
2545     unsigned PFTableIndex =
2546       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2547     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2548     unsigned Cost = (PFEntry >> 30);
2549
2550     if (Cost <= 4)
2551       return true;
2552   }
2553
2554   bool ReverseVEXT;
2555   unsigned Imm, WhichResult;
2556
2557   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
2558           isVREVMask(M, VT, 64) ||
2559           isVREVMask(M, VT, 32) ||
2560           isVREVMask(M, VT, 16) ||
2561           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
2562           isVTRNMask(M, VT, WhichResult) ||
2563           isVUZPMask(M, VT, WhichResult) ||
2564           isVZIPMask(M, VT, WhichResult));
2565 }
2566
2567 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2568 /// the specified operations to build the shuffle.
2569 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
2570                                       SDValue RHS, SelectionDAG &DAG,
2571                                       DebugLoc dl) {
2572   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2573   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
2574   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2575
2576   enum {
2577     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2578     OP_VREV,
2579     OP_VDUP0,
2580     OP_VDUP1,
2581     OP_VDUP2,
2582     OP_VDUP3,
2583     OP_VEXT1,
2584     OP_VEXT2,
2585     OP_VEXT3,
2586     OP_VUZPL, // VUZP, left result
2587     OP_VUZPR, // VUZP, right result
2588     OP_VZIPL, // VZIP, left result
2589     OP_VZIPR, // VZIP, right result
2590     OP_VTRNL, // VTRN, left result
2591     OP_VTRNR  // VTRN, right result
2592   };
2593
2594   if (OpNum == OP_COPY) {
2595     if (LHSID == (1*9+2)*9+3) return LHS;
2596     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2597     return RHS;
2598   }
2599
2600   SDValue OpLHS, OpRHS;
2601   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
2602   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
2603   EVT VT = OpLHS.getValueType();
2604
2605   switch (OpNum) {
2606   default: llvm_unreachable("Unknown shuffle opcode!");
2607   case OP_VREV:
2608     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
2609   case OP_VDUP0:
2610   case OP_VDUP1:
2611   case OP_VDUP2:
2612   case OP_VDUP3:
2613     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
2614                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
2615   case OP_VEXT1:
2616   case OP_VEXT2:
2617   case OP_VEXT3:
2618     return DAG.getNode(ARMISD::VEXT, dl, VT,
2619                        OpLHS, OpRHS,
2620                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
2621   case OP_VUZPL:
2622   case OP_VUZPR:
2623     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
2624                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
2625   case OP_VZIPL:
2626   case OP_VZIPR:
2627     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
2628                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
2629   case OP_VTRNL:
2630   case OP_VTRNR:
2631     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
2632                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
2633   }
2634 }
2635
2636 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
2637   SDValue V1 = Op.getOperand(0);
2638   SDValue V2 = Op.getOperand(1);
2639   DebugLoc dl = Op.getDebugLoc();
2640   EVT VT = Op.getValueType();
2641   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
2642   SmallVector<int, 8> ShuffleMask;
2643
2644   // Convert shuffles that are directly supported on NEON to target-specific
2645   // DAG nodes, instead of keeping them as shuffles and matching them again
2646   // during code selection.  This is more efficient and avoids the possibility
2647   // of inconsistencies between legalization and selection.
2648   // FIXME: floating-point vectors should be canonicalized to integer vectors
2649   // of the same time so that they get CSEd properly.
2650   SVN->getMask(ShuffleMask);
2651
2652   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
2653     int Lane = SVN->getSplatIndex();
2654     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
2655       return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
2656     }
2657     return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
2658                        DAG.getConstant(Lane, MVT::i32));
2659   }
2660
2661   bool ReverseVEXT;
2662   unsigned Imm;
2663   if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
2664     if (ReverseVEXT)
2665       std::swap(V1, V2);
2666     return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
2667                        DAG.getConstant(Imm, MVT::i32));
2668   }
2669
2670   if (isVREVMask(ShuffleMask, VT, 64))
2671     return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
2672   if (isVREVMask(ShuffleMask, VT, 32))
2673     return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
2674   if (isVREVMask(ShuffleMask, VT, 16))
2675     return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
2676
2677   // Check for Neon shuffles that modify both input vectors in place.
2678   // If both results are used, i.e., if there are two shuffles with the same
2679   // source operands and with masks corresponding to both results of one of
2680   // these operations, DAG memoization will ensure that a single node is
2681   // used for both shuffles.
2682   unsigned WhichResult;
2683   if (isVTRNMask(ShuffleMask, VT, WhichResult))
2684     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
2685                        V1, V2).getValue(WhichResult);
2686   if (isVUZPMask(ShuffleMask, VT, WhichResult))
2687     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
2688                        V1, V2).getValue(WhichResult);
2689   if (isVZIPMask(ShuffleMask, VT, WhichResult))
2690     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
2691                        V1, V2).getValue(WhichResult);
2692
2693   // If the shuffle is not directly supported and it has 4 elements, use
2694   // the PerfectShuffle-generated table to synthesize it from other shuffles.
2695   if (VT.getVectorNumElements() == 4 &&
2696       (VT.is128BitVector() || VT.is64BitVector())) {
2697     unsigned PFIndexes[4];
2698     for (unsigned i = 0; i != 4; ++i) {
2699       if (ShuffleMask[i] < 0)
2700         PFIndexes[i] = 8;
2701       else
2702         PFIndexes[i] = ShuffleMask[i];
2703     }
2704
2705     // Compute the index in the perfect shuffle table.
2706     unsigned PFTableIndex =
2707       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2708
2709     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2710     unsigned Cost = (PFEntry >> 30);
2711
2712     if (Cost <= 4)
2713       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
2714   }
2715
2716   return SDValue();
2717 }
2718
2719 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
2720   EVT VT = Op.getValueType();
2721   DebugLoc dl = Op.getDebugLoc();
2722   SDValue Vec = Op.getOperand(0);
2723   SDValue Lane = Op.getOperand(1);
2724   assert(VT == MVT::i32 &&
2725          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
2726          "unexpected type for custom-lowering vector extract");
2727   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
2728 }
2729
2730 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
2731   // The only time a CONCAT_VECTORS operation can have legal types is when
2732   // two 64-bit vectors are concatenated to a 128-bit vector.
2733   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
2734          "unexpected CONCAT_VECTORS");
2735   DebugLoc dl = Op.getDebugLoc();
2736   SDValue Val = DAG.getUNDEF(MVT::v2f64);
2737   SDValue Op0 = Op.getOperand(0);
2738   SDValue Op1 = Op.getOperand(1);
2739   if (Op0.getOpcode() != ISD::UNDEF)
2740     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
2741                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
2742                       DAG.getIntPtrConstant(0));
2743   if (Op1.getOpcode() != ISD::UNDEF)
2744     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
2745                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
2746                       DAG.getIntPtrConstant(1));
2747   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
2748 }
2749
2750 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
2751   switch (Op.getOpcode()) {
2752   default: llvm_unreachable("Don't know how to custom lower this!");
2753   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
2754   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
2755   case ISD::GlobalAddress:
2756     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
2757       LowerGlobalAddressELF(Op, DAG);
2758   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
2759   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG, Subtarget);
2760   case ISD::BR_CC:         return LowerBR_CC(Op, DAG, Subtarget);
2761   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
2762   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
2763   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
2764   case ISD::SINT_TO_FP:
2765   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
2766   case ISD::FP_TO_SINT:
2767   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
2768   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
2769   case ISD::RETURNADDR:    break;
2770   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
2771   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
2772   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2773   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
2774   case ISD::SHL:
2775   case ISD::SRL:
2776   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
2777   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
2778   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
2779   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
2780   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
2781   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
2782   }
2783   return SDValue();
2784 }
2785
2786 /// ReplaceNodeResults - Replace the results of node with an illegal result
2787 /// type with new values built out of custom code.
2788 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
2789                                            SmallVectorImpl<SDValue>&Results,
2790                                            SelectionDAG &DAG) {
2791   switch (N->getOpcode()) {
2792   default:
2793     llvm_unreachable("Don't know how to custom expand this!");
2794     return;
2795   case ISD::BIT_CONVERT:
2796     Results.push_back(ExpandBIT_CONVERT(N, DAG));
2797     return;
2798   case ISD::SRL:
2799   case ISD::SRA: {
2800     SDValue Res = LowerShift(N, DAG, Subtarget);
2801     if (Res.getNode())
2802       Results.push_back(Res);
2803     return;
2804   }
2805   }
2806 }
2807
2808 //===----------------------------------------------------------------------===//
2809 //                           ARM Scheduler Hooks
2810 //===----------------------------------------------------------------------===//
2811
2812 MachineBasicBlock *
2813 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
2814                                                MachineBasicBlock *BB,
2815                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
2816   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2817   DebugLoc dl = MI->getDebugLoc();
2818   switch (MI->getOpcode()) {
2819   default:
2820     llvm_unreachable("Unexpected instr type to insert");
2821   case ARM::tMOVCCr_pseudo: {
2822     // To "insert" a SELECT_CC instruction, we actually have to insert the
2823     // diamond control-flow pattern.  The incoming instruction knows the
2824     // destination vreg to set, the condition code register to branch on, the
2825     // true/false values to select between, and a branch opcode to use.
2826     const BasicBlock *LLVM_BB = BB->getBasicBlock();
2827     MachineFunction::iterator It = BB;
2828     ++It;
2829
2830     //  thisMBB:
2831     //  ...
2832     //   TrueVal = ...
2833     //   cmpTY ccX, r1, r2
2834     //   bCC copy1MBB
2835     //   fallthrough --> copy0MBB
2836     MachineBasicBlock *thisMBB  = BB;
2837     MachineFunction *F = BB->getParent();
2838     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
2839     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
2840     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
2841       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
2842     F->insert(It, copy0MBB);
2843     F->insert(It, sinkMBB);
2844     // Update machine-CFG edges by first adding all successors of the current
2845     // block to the new block which will contain the Phi node for the select.
2846     // Also inform sdisel of the edge changes.
2847     for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
2848            E = BB->succ_end(); I != E; ++I) {
2849       EM->insert(std::make_pair(*I, sinkMBB));
2850       sinkMBB->addSuccessor(*I);
2851     }
2852     // Next, remove all successors of the current block, and add the true
2853     // and fallthrough blocks as its successors.
2854     while (!BB->succ_empty())
2855       BB->removeSuccessor(BB->succ_begin());
2856     BB->addSuccessor(copy0MBB);
2857     BB->addSuccessor(sinkMBB);
2858
2859     //  copy0MBB:
2860     //   %FalseValue = ...
2861     //   # fallthrough to sinkMBB
2862     BB = copy0MBB;
2863
2864     // Update machine-CFG edges
2865     BB->addSuccessor(sinkMBB);
2866
2867     //  sinkMBB:
2868     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
2869     //  ...
2870     BB = sinkMBB;
2871     BuildMI(BB, dl, TII->get(ARM::PHI), MI->getOperand(0).getReg())
2872       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
2873       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
2874
2875     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
2876     return BB;
2877   }
2878
2879   case ARM::tANDsp:
2880   case ARM::tADDspr_:
2881   case ARM::tSUBspi_:
2882   case ARM::t2SUBrSPi_:
2883   case ARM::t2SUBrSPi12_:
2884   case ARM::t2SUBrSPs_: {
2885     MachineFunction *MF = BB->getParent();
2886     unsigned DstReg = MI->getOperand(0).getReg();
2887     unsigned SrcReg = MI->getOperand(1).getReg();
2888     bool DstIsDead = MI->getOperand(0).isDead();
2889     bool SrcIsKill = MI->getOperand(1).isKill();
2890
2891     if (SrcReg != ARM::SP) {
2892       // Copy the source to SP from virtual register.
2893       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
2894       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
2895         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
2896       BuildMI(BB, dl, TII->get(CopyOpc), ARM::SP)
2897         .addReg(SrcReg, getKillRegState(SrcIsKill));
2898     }
2899
2900     unsigned OpOpc = 0;
2901     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
2902     switch (MI->getOpcode()) {
2903     default:
2904       llvm_unreachable("Unexpected pseudo instruction!");
2905     case ARM::tANDsp:
2906       OpOpc = ARM::tAND;
2907       NeedPred = true;
2908       break;
2909     case ARM::tADDspr_:
2910       OpOpc = ARM::tADDspr;
2911       break;
2912     case ARM::tSUBspi_:
2913       OpOpc = ARM::tSUBspi;
2914       break;
2915     case ARM::t2SUBrSPi_:
2916       OpOpc = ARM::t2SUBrSPi;
2917       NeedPred = true; NeedCC = true;
2918       break;
2919     case ARM::t2SUBrSPi12_:
2920       OpOpc = ARM::t2SUBrSPi12;
2921       NeedPred = true;
2922       break;
2923     case ARM::t2SUBrSPs_:
2924       OpOpc = ARM::t2SUBrSPs;
2925       NeedPred = true; NeedCC = true; NeedOp3 = true;
2926       break;
2927     }
2928     MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(OpOpc), ARM::SP);
2929     if (OpOpc == ARM::tAND)
2930       AddDefaultT1CC(MIB);
2931     MIB.addReg(ARM::SP);
2932     MIB.addOperand(MI->getOperand(2));
2933     if (NeedOp3)
2934       MIB.addOperand(MI->getOperand(3));
2935     if (NeedPred)
2936       AddDefaultPred(MIB);
2937     if (NeedCC)
2938       AddDefaultCC(MIB);
2939
2940     // Copy the result from SP to virtual register.
2941     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
2942     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
2943       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
2944     BuildMI(BB, dl, TII->get(CopyOpc))
2945       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
2946       .addReg(ARM::SP);
2947     MF->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
2948     return BB;
2949   }
2950   }
2951 }
2952
2953 //===----------------------------------------------------------------------===//
2954 //                           ARM Optimization Hooks
2955 //===----------------------------------------------------------------------===//
2956
2957 static
2958 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
2959                             TargetLowering::DAGCombinerInfo &DCI) {
2960   SelectionDAG &DAG = DCI.DAG;
2961   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2962   EVT VT = N->getValueType(0);
2963   unsigned Opc = N->getOpcode();
2964   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
2965   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
2966   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
2967   ISD::CondCode CC = ISD::SETCC_INVALID;
2968
2969   if (isSlctCC) {
2970     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
2971   } else {
2972     SDValue CCOp = Slct.getOperand(0);
2973     if (CCOp.getOpcode() == ISD::SETCC)
2974       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
2975   }
2976
2977   bool DoXform = false;
2978   bool InvCC = false;
2979   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
2980           "Bad input!");
2981
2982   if (LHS.getOpcode() == ISD::Constant &&
2983       cast<ConstantSDNode>(LHS)->isNullValue()) {
2984     DoXform = true;
2985   } else if (CC != ISD::SETCC_INVALID &&
2986              RHS.getOpcode() == ISD::Constant &&
2987              cast<ConstantSDNode>(RHS)->isNullValue()) {
2988     std::swap(LHS, RHS);
2989     SDValue Op0 = Slct.getOperand(0);
2990     EVT OpVT = isSlctCC ? Op0.getValueType() :
2991                           Op0.getOperand(0).getValueType();
2992     bool isInt = OpVT.isInteger();
2993     CC = ISD::getSetCCInverse(CC, isInt);
2994
2995     if (!TLI.isCondCodeLegal(CC, OpVT))
2996       return SDValue();         // Inverse operator isn't legal.
2997
2998     DoXform = true;
2999     InvCC = true;
3000   }
3001
3002   if (DoXform) {
3003     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
3004     if (isSlctCC)
3005       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
3006                              Slct.getOperand(0), Slct.getOperand(1), CC);
3007     SDValue CCOp = Slct.getOperand(0);
3008     if (InvCC)
3009       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
3010                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
3011     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
3012                        CCOp, OtherOp, Result);
3013   }
3014   return SDValue();
3015 }
3016
3017 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
3018 static SDValue PerformADDCombine(SDNode *N,
3019                                  TargetLowering::DAGCombinerInfo &DCI) {
3020   // added by evan in r37685 with no testcase.
3021   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
3022
3023   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
3024   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
3025     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
3026     if (Result.getNode()) return Result;
3027   }
3028   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
3029     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
3030     if (Result.getNode()) return Result;
3031   }
3032
3033   return SDValue();
3034 }
3035
3036 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
3037 static SDValue PerformSUBCombine(SDNode *N,
3038                                  TargetLowering::DAGCombinerInfo &DCI) {
3039   // added by evan in r37685 with no testcase.
3040   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
3041
3042   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
3043   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
3044     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
3045     if (Result.getNode()) return Result;
3046   }
3047
3048   return SDValue();
3049 }
3050
3051 /// PerformFMRRDCombine - Target-specific dag combine xforms for ARMISD::FMRRD.
3052 static SDValue PerformFMRRDCombine(SDNode *N,
3053                                    TargetLowering::DAGCombinerInfo &DCI) {
3054   // fmrrd(fmdrr x, y) -> x,y
3055   SDValue InDouble = N->getOperand(0);
3056   if (InDouble.getOpcode() == ARMISD::FMDRR)
3057     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
3058   return SDValue();
3059 }
3060
3061 /// getVShiftImm - Check if this is a valid build_vector for the immediate
3062 /// operand of a vector shift operation, where all the elements of the
3063 /// build_vector must have the same constant integer value.
3064 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
3065   // Ignore bit_converts.
3066   while (Op.getOpcode() == ISD::BIT_CONVERT)
3067     Op = Op.getOperand(0);
3068   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3069   APInt SplatBits, SplatUndef;
3070   unsigned SplatBitSize;
3071   bool HasAnyUndefs;
3072   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
3073                                       HasAnyUndefs, ElementBits) ||
3074       SplatBitSize > ElementBits)
3075     return false;
3076   Cnt = SplatBits.getSExtValue();
3077   return true;
3078 }
3079
3080 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
3081 /// operand of a vector shift left operation.  That value must be in the range:
3082 ///   0 <= Value < ElementBits for a left shift; or
3083 ///   0 <= Value <= ElementBits for a long left shift.
3084 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
3085   assert(VT.isVector() && "vector shift count is not a vector type");
3086   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
3087   if (! getVShiftImm(Op, ElementBits, Cnt))
3088     return false;
3089   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
3090 }
3091
3092 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
3093 /// operand of a vector shift right operation.  For a shift opcode, the value
3094 /// is positive, but for an intrinsic the value count must be negative. The
3095 /// absolute value must be in the range:
3096 ///   1 <= |Value| <= ElementBits for a right shift; or
3097 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
3098 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
3099                          int64_t &Cnt) {
3100   assert(VT.isVector() && "vector shift count is not a vector type");
3101   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
3102   if (! getVShiftImm(Op, ElementBits, Cnt))
3103     return false;
3104   if (isIntrinsic)
3105     Cnt = -Cnt;
3106   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
3107 }
3108
3109 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
3110 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
3111   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
3112   switch (IntNo) {
3113   default:
3114     // Don't do anything for most intrinsics.
3115     break;
3116
3117   // Vector shifts: check for immediate versions and lower them.
3118   // Note: This is done during DAG combining instead of DAG legalizing because
3119   // the build_vectors for 64-bit vector element shift counts are generally
3120   // not legal, and it is hard to see their values after they get legalized to
3121   // loads from a constant pool.
3122   case Intrinsic::arm_neon_vshifts:
3123   case Intrinsic::arm_neon_vshiftu:
3124   case Intrinsic::arm_neon_vshiftls:
3125   case Intrinsic::arm_neon_vshiftlu:
3126   case Intrinsic::arm_neon_vshiftn:
3127   case Intrinsic::arm_neon_vrshifts:
3128   case Intrinsic::arm_neon_vrshiftu:
3129   case Intrinsic::arm_neon_vrshiftn:
3130   case Intrinsic::arm_neon_vqshifts:
3131   case Intrinsic::arm_neon_vqshiftu:
3132   case Intrinsic::arm_neon_vqshiftsu:
3133   case Intrinsic::arm_neon_vqshiftns:
3134   case Intrinsic::arm_neon_vqshiftnu:
3135   case Intrinsic::arm_neon_vqshiftnsu:
3136   case Intrinsic::arm_neon_vqrshiftns:
3137   case Intrinsic::arm_neon_vqrshiftnu:
3138   case Intrinsic::arm_neon_vqrshiftnsu: {
3139     EVT VT = N->getOperand(1).getValueType();
3140     int64_t Cnt;
3141     unsigned VShiftOpc = 0;
3142
3143     switch (IntNo) {
3144     case Intrinsic::arm_neon_vshifts:
3145     case Intrinsic::arm_neon_vshiftu:
3146       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
3147         VShiftOpc = ARMISD::VSHL;
3148         break;
3149       }
3150       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
3151         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
3152                      ARMISD::VSHRs : ARMISD::VSHRu);
3153         break;
3154       }
3155       return SDValue();
3156
3157     case Intrinsic::arm_neon_vshiftls:
3158     case Intrinsic::arm_neon_vshiftlu:
3159       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
3160         break;
3161       llvm_unreachable("invalid shift count for vshll intrinsic");
3162
3163     case Intrinsic::arm_neon_vrshifts:
3164     case Intrinsic::arm_neon_vrshiftu:
3165       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
3166         break;
3167       return SDValue();
3168
3169     case Intrinsic::arm_neon_vqshifts:
3170     case Intrinsic::arm_neon_vqshiftu:
3171       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
3172         break;
3173       return SDValue();
3174
3175     case Intrinsic::arm_neon_vqshiftsu:
3176       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
3177         break;
3178       llvm_unreachable("invalid shift count for vqshlu intrinsic");
3179
3180     case Intrinsic::arm_neon_vshiftn:
3181     case Intrinsic::arm_neon_vrshiftn:
3182     case Intrinsic::arm_neon_vqshiftns:
3183     case Intrinsic::arm_neon_vqshiftnu:
3184     case Intrinsic::arm_neon_vqshiftnsu:
3185     case Intrinsic::arm_neon_vqrshiftns:
3186     case Intrinsic::arm_neon_vqrshiftnu:
3187     case Intrinsic::arm_neon_vqrshiftnsu:
3188       // Narrowing shifts require an immediate right shift.
3189       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
3190         break;
3191       llvm_unreachable("invalid shift count for narrowing vector shift intrinsic");
3192
3193     default:
3194       llvm_unreachable("unhandled vector shift");
3195     }
3196
3197     switch (IntNo) {
3198     case Intrinsic::arm_neon_vshifts:
3199     case Intrinsic::arm_neon_vshiftu:
3200       // Opcode already set above.
3201       break;
3202     case Intrinsic::arm_neon_vshiftls:
3203     case Intrinsic::arm_neon_vshiftlu:
3204       if (Cnt == VT.getVectorElementType().getSizeInBits())
3205         VShiftOpc = ARMISD::VSHLLi;
3206       else
3207         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
3208                      ARMISD::VSHLLs : ARMISD::VSHLLu);
3209       break;
3210     case Intrinsic::arm_neon_vshiftn:
3211       VShiftOpc = ARMISD::VSHRN; break;
3212     case Intrinsic::arm_neon_vrshifts:
3213       VShiftOpc = ARMISD::VRSHRs; break;
3214     case Intrinsic::arm_neon_vrshiftu:
3215       VShiftOpc = ARMISD::VRSHRu; break;
3216     case Intrinsic::arm_neon_vrshiftn:
3217       VShiftOpc = ARMISD::VRSHRN; break;
3218     case Intrinsic::arm_neon_vqshifts:
3219       VShiftOpc = ARMISD::VQSHLs; break;
3220     case Intrinsic::arm_neon_vqshiftu:
3221       VShiftOpc = ARMISD::VQSHLu; break;
3222     case Intrinsic::arm_neon_vqshiftsu:
3223       VShiftOpc = ARMISD::VQSHLsu; break;
3224     case Intrinsic::arm_neon_vqshiftns:
3225       VShiftOpc = ARMISD::VQSHRNs; break;
3226     case Intrinsic::arm_neon_vqshiftnu:
3227       VShiftOpc = ARMISD::VQSHRNu; break;
3228     case Intrinsic::arm_neon_vqshiftnsu:
3229       VShiftOpc = ARMISD::VQSHRNsu; break;
3230     case Intrinsic::arm_neon_vqrshiftns:
3231       VShiftOpc = ARMISD::VQRSHRNs; break;
3232     case Intrinsic::arm_neon_vqrshiftnu:
3233       VShiftOpc = ARMISD::VQRSHRNu; break;
3234     case Intrinsic::arm_neon_vqrshiftnsu:
3235       VShiftOpc = ARMISD::VQRSHRNsu; break;
3236     }
3237
3238     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
3239                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
3240   }
3241
3242   case Intrinsic::arm_neon_vshiftins: {
3243     EVT VT = N->getOperand(1).getValueType();
3244     int64_t Cnt;
3245     unsigned VShiftOpc = 0;
3246
3247     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
3248       VShiftOpc = ARMISD::VSLI;
3249     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
3250       VShiftOpc = ARMISD::VSRI;
3251     else {
3252       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
3253     }
3254
3255     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
3256                        N->getOperand(1), N->getOperand(2),
3257                        DAG.getConstant(Cnt, MVT::i32));
3258   }
3259
3260   case Intrinsic::arm_neon_vqrshifts:
3261   case Intrinsic::arm_neon_vqrshiftu:
3262     // No immediate versions of these to check for.
3263     break;
3264   }
3265
3266   return SDValue();
3267 }
3268
3269 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
3270 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
3271 /// combining instead of DAG legalizing because the build_vectors for 64-bit
3272 /// vector element shift counts are generally not legal, and it is hard to see
3273 /// their values after they get legalized to loads from a constant pool.
3274 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
3275                                    const ARMSubtarget *ST) {
3276   EVT VT = N->getValueType(0);
3277
3278   // Nothing to be done for scalar shifts.
3279   if (! VT.isVector())
3280     return SDValue();
3281
3282   assert(ST->hasNEON() && "unexpected vector shift");
3283   int64_t Cnt;
3284
3285   switch (N->getOpcode()) {
3286   default: llvm_unreachable("unexpected shift opcode");
3287
3288   case ISD::SHL:
3289     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
3290       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
3291                          DAG.getConstant(Cnt, MVT::i32));
3292     break;
3293
3294   case ISD::SRA:
3295   case ISD::SRL:
3296     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
3297       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
3298                             ARMISD::VSHRs : ARMISD::VSHRu);
3299       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
3300                          DAG.getConstant(Cnt, MVT::i32));
3301     }
3302   }
3303   return SDValue();
3304 }
3305
3306 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
3307 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
3308 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
3309                                     const ARMSubtarget *ST) {
3310   SDValue N0 = N->getOperand(0);
3311
3312   // Check for sign- and zero-extensions of vector extract operations of 8-
3313   // and 16-bit vector elements.  NEON supports these directly.  They are
3314   // handled during DAG combining because type legalization will promote them
3315   // to 32-bit types and it is messy to recognize the operations after that.
3316   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
3317     SDValue Vec = N0.getOperand(0);
3318     SDValue Lane = N0.getOperand(1);
3319     EVT VT = N->getValueType(0);
3320     EVT EltVT = N0.getValueType();
3321     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3322
3323     if (VT == MVT::i32 &&
3324         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
3325         TLI.isTypeLegal(Vec.getValueType())) {
3326
3327       unsigned Opc = 0;
3328       switch (N->getOpcode()) {
3329       default: llvm_unreachable("unexpected opcode");
3330       case ISD::SIGN_EXTEND:
3331         Opc = ARMISD::VGETLANEs;
3332         break;
3333       case ISD::ZERO_EXTEND:
3334       case ISD::ANY_EXTEND:
3335         Opc = ARMISD::VGETLANEu;
3336         break;
3337       }
3338       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
3339     }
3340   }
3341
3342   return SDValue();
3343 }
3344
3345 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
3346                                              DAGCombinerInfo &DCI) const {
3347   switch (N->getOpcode()) {
3348   default: break;
3349   case ISD::ADD:      return PerformADDCombine(N, DCI);
3350   case ISD::SUB:      return PerformSUBCombine(N, DCI);
3351   case ARMISD::FMRRD: return PerformFMRRDCombine(N, DCI);
3352   case ISD::INTRINSIC_WO_CHAIN:
3353     return PerformIntrinsicCombine(N, DCI.DAG);
3354   case ISD::SHL:
3355   case ISD::SRA:
3356   case ISD::SRL:
3357     return PerformShiftCombine(N, DCI.DAG, Subtarget);
3358   case ISD::SIGN_EXTEND:
3359   case ISD::ZERO_EXTEND:
3360   case ISD::ANY_EXTEND:
3361     return PerformExtendCombine(N, DCI.DAG, Subtarget);
3362   }
3363   return SDValue();
3364 }
3365
3366 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
3367   if (!Subtarget->hasV6Ops())
3368     // Pre-v6 does not support unaligned mem access.
3369     return false;
3370   else if (!Subtarget->hasV6Ops()) {
3371     // v6 may or may not support unaligned mem access.
3372     if (!Subtarget->isTargetDarwin())
3373       return false;
3374   }
3375
3376   switch (VT.getSimpleVT().SimpleTy) {
3377   default:
3378     return false;
3379   case MVT::i8:
3380   case MVT::i16:
3381   case MVT::i32:
3382     return true;
3383   // FIXME: VLD1 etc with standard alignment is legal.
3384   }
3385 }
3386
3387 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
3388   if (V < 0)
3389     return false;
3390
3391   unsigned Scale = 1;
3392   switch (VT.getSimpleVT().SimpleTy) {
3393   default: return false;
3394   case MVT::i1:
3395   case MVT::i8:
3396     // Scale == 1;
3397     break;
3398   case MVT::i16:
3399     // Scale == 2;
3400     Scale = 2;
3401     break;
3402   case MVT::i32:
3403     // Scale == 4;
3404     Scale = 4;
3405     break;
3406   }
3407
3408   if ((V & (Scale - 1)) != 0)
3409     return false;
3410   V /= Scale;
3411   return V == (V & ((1LL << 5) - 1));
3412 }
3413
3414 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
3415                                       const ARMSubtarget *Subtarget) {
3416   bool isNeg = false;
3417   if (V < 0) {
3418     isNeg = true;
3419     V = - V;
3420   }
3421
3422   switch (VT.getSimpleVT().SimpleTy) {
3423   default: return false;
3424   case MVT::i1:
3425   case MVT::i8:
3426   case MVT::i16:
3427   case MVT::i32:
3428     // + imm12 or - imm8
3429     if (isNeg)
3430       return V == (V & ((1LL << 8) - 1));
3431     return V == (V & ((1LL << 12) - 1));
3432   case MVT::f32:
3433   case MVT::f64:
3434     // Same as ARM mode. FIXME: NEON?
3435     if (!Subtarget->hasVFP2())
3436       return false;
3437     if ((V & 3) != 0)
3438       return false;
3439     V >>= 2;
3440     return V == (V & ((1LL << 8) - 1));
3441   }
3442 }
3443
3444 /// isLegalAddressImmediate - Return true if the integer value can be used
3445 /// as the offset of the target addressing mode for load / store of the
3446 /// given type.
3447 static bool isLegalAddressImmediate(int64_t V, EVT VT,
3448                                     const ARMSubtarget *Subtarget) {
3449   if (V == 0)
3450     return true;
3451
3452   if (!VT.isSimple())
3453     return false;
3454
3455   if (Subtarget->isThumb1Only())
3456     return isLegalT1AddressImmediate(V, VT);
3457   else if (Subtarget->isThumb2())
3458     return isLegalT2AddressImmediate(V, VT, Subtarget);
3459
3460   // ARM mode.
3461   if (V < 0)
3462     V = - V;
3463   switch (VT.getSimpleVT().SimpleTy) {
3464   default: return false;
3465   case MVT::i1:
3466   case MVT::i8:
3467   case MVT::i32:
3468     // +- imm12
3469     return V == (V & ((1LL << 12) - 1));
3470   case MVT::i16:
3471     // +- imm8
3472     return V == (V & ((1LL << 8) - 1));
3473   case MVT::f32:
3474   case MVT::f64:
3475     if (!Subtarget->hasVFP2()) // FIXME: NEON?
3476       return false;
3477     if ((V & 3) != 0)
3478       return false;
3479     V >>= 2;
3480     return V == (V & ((1LL << 8) - 1));
3481   }
3482 }
3483
3484 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
3485                                                       EVT VT) const {
3486   int Scale = AM.Scale;
3487   if (Scale < 0)
3488     return false;
3489
3490   switch (VT.getSimpleVT().SimpleTy) {
3491   default: return false;
3492   case MVT::i1:
3493   case MVT::i8:
3494   case MVT::i16:
3495   case MVT::i32:
3496     if (Scale == 1)
3497       return true;
3498     // r + r << imm
3499     Scale = Scale & ~1;
3500     return Scale == 2 || Scale == 4 || Scale == 8;
3501   case MVT::i64:
3502     // r + r
3503     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
3504       return true;
3505     return false;
3506   case MVT::isVoid:
3507     // Note, we allow "void" uses (basically, uses that aren't loads or
3508     // stores), because arm allows folding a scale into many arithmetic
3509     // operations.  This should be made more precise and revisited later.
3510
3511     // Allow r << imm, but the imm has to be a multiple of two.
3512     if (Scale & 1) return false;
3513     return isPowerOf2_32(Scale);
3514   }
3515 }
3516
3517 /// isLegalAddressingMode - Return true if the addressing mode represented
3518 /// by AM is legal for this target, for a load/store of the specified type.
3519 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3520                                               const Type *Ty) const {
3521   EVT VT = getValueType(Ty, true);
3522   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
3523     return false;
3524
3525   // Can never fold addr of global into load/store.
3526   if (AM.BaseGV)
3527     return false;
3528
3529   switch (AM.Scale) {
3530   case 0:  // no scale reg, must be "r+i" or "r", or "i".
3531     break;
3532   case 1:
3533     if (Subtarget->isThumb1Only())
3534       return false;
3535     // FALL THROUGH.
3536   default:
3537     // ARM doesn't support any R+R*scale+imm addr modes.
3538     if (AM.BaseOffs)
3539       return false;
3540
3541     if (!VT.isSimple())
3542       return false;
3543
3544     if (Subtarget->isThumb2())
3545       return isLegalT2ScaledAddressingMode(AM, VT);
3546
3547     int Scale = AM.Scale;
3548     switch (VT.getSimpleVT().SimpleTy) {
3549     default: return false;
3550     case MVT::i1:
3551     case MVT::i8:
3552     case MVT::i32:
3553       if (Scale < 0) Scale = -Scale;
3554       if (Scale == 1)
3555         return true;
3556       // r + r << imm
3557       return isPowerOf2_32(Scale & ~1);
3558     case MVT::i16:
3559     case MVT::i64:
3560       // r + r
3561       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
3562         return true;
3563       return false;
3564
3565     case MVT::isVoid:
3566       // Note, we allow "void" uses (basically, uses that aren't loads or
3567       // stores), because arm allows folding a scale into many arithmetic
3568       // operations.  This should be made more precise and revisited later.
3569
3570       // Allow r << imm, but the imm has to be a multiple of two.
3571       if (Scale & 1) return false;
3572       return isPowerOf2_32(Scale);
3573     }
3574     break;
3575   }
3576   return true;
3577 }
3578
3579 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
3580                                       bool isSEXTLoad, SDValue &Base,
3581                                       SDValue &Offset, bool &isInc,
3582                                       SelectionDAG &DAG) {
3583   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3584     return false;
3585
3586   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
3587     // AddressingMode 3
3588     Base = Ptr->getOperand(0);
3589     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3590       int RHSC = (int)RHS->getZExtValue();
3591       if (RHSC < 0 && RHSC > -256) {
3592         assert(Ptr->getOpcode() == ISD::ADD);
3593         isInc = false;
3594         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3595         return true;
3596       }
3597     }
3598     isInc = (Ptr->getOpcode() == ISD::ADD);
3599     Offset = Ptr->getOperand(1);
3600     return true;
3601   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
3602     // AddressingMode 2
3603     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3604       int RHSC = (int)RHS->getZExtValue();
3605       if (RHSC < 0 && RHSC > -0x1000) {
3606         assert(Ptr->getOpcode() == ISD::ADD);
3607         isInc = false;
3608         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3609         Base = Ptr->getOperand(0);
3610         return true;
3611       }
3612     }
3613
3614     if (Ptr->getOpcode() == ISD::ADD) {
3615       isInc = true;
3616       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
3617       if (ShOpcVal != ARM_AM::no_shift) {
3618         Base = Ptr->getOperand(1);
3619         Offset = Ptr->getOperand(0);
3620       } else {
3621         Base = Ptr->getOperand(0);
3622         Offset = Ptr->getOperand(1);
3623       }
3624       return true;
3625     }
3626
3627     isInc = (Ptr->getOpcode() == ISD::ADD);
3628     Base = Ptr->getOperand(0);
3629     Offset = Ptr->getOperand(1);
3630     return true;
3631   }
3632
3633   // FIXME: Use FLDM / FSTM to emulate indexed FP load / store.
3634   return false;
3635 }
3636
3637 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
3638                                      bool isSEXTLoad, SDValue &Base,
3639                                      SDValue &Offset, bool &isInc,
3640                                      SelectionDAG &DAG) {
3641   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3642     return false;
3643
3644   Base = Ptr->getOperand(0);
3645   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3646     int RHSC = (int)RHS->getZExtValue();
3647     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
3648       assert(Ptr->getOpcode() == ISD::ADD);
3649       isInc = false;
3650       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3651       return true;
3652     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
3653       isInc = Ptr->getOpcode() == ISD::ADD;
3654       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
3655       return true;
3656     }
3657   }
3658
3659   return false;
3660 }
3661
3662 /// getPreIndexedAddressParts - returns true by value, base pointer and
3663 /// offset pointer and addressing mode by reference if the node's address
3664 /// can be legally represented as pre-indexed load / store address.
3665 bool
3666 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
3667                                              SDValue &Offset,
3668                                              ISD::MemIndexedMode &AM,
3669                                              SelectionDAG &DAG) const {
3670   if (Subtarget->isThumb1Only())
3671     return false;
3672
3673   EVT VT;
3674   SDValue Ptr;
3675   bool isSEXTLoad = false;
3676   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3677     Ptr = LD->getBasePtr();
3678     VT  = LD->getMemoryVT();
3679     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3680   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3681     Ptr = ST->getBasePtr();
3682     VT  = ST->getMemoryVT();
3683   } else
3684     return false;
3685
3686   bool isInc;
3687   bool isLegal = false;
3688   if (Subtarget->isThumb2())
3689     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3690                                        Offset, isInc, DAG);
3691   else
3692     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3693                                         Offset, isInc, DAG);
3694   if (!isLegal)
3695     return false;
3696
3697   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
3698   return true;
3699 }
3700
3701 /// getPostIndexedAddressParts - returns true by value, base pointer and
3702 /// offset pointer and addressing mode by reference if this node can be
3703 /// combined with a load / store to form a post-indexed load / store.
3704 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
3705                                                    SDValue &Base,
3706                                                    SDValue &Offset,
3707                                                    ISD::MemIndexedMode &AM,
3708                                                    SelectionDAG &DAG) const {
3709   if (Subtarget->isThumb1Only())
3710     return false;
3711
3712   EVT VT;
3713   SDValue Ptr;
3714   bool isSEXTLoad = false;
3715   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3716     VT  = LD->getMemoryVT();
3717     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3718   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3719     VT  = ST->getMemoryVT();
3720   } else
3721     return false;
3722
3723   bool isInc;
3724   bool isLegal = false;
3725   if (Subtarget->isThumb2())
3726     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3727                                         isInc, DAG);
3728   else
3729     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3730                                         isInc, DAG);
3731   if (!isLegal)
3732     return false;
3733
3734   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
3735   return true;
3736 }
3737
3738 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
3739                                                        const APInt &Mask,
3740                                                        APInt &KnownZero,
3741                                                        APInt &KnownOne,
3742                                                        const SelectionDAG &DAG,
3743                                                        unsigned Depth) const {
3744   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3745   switch (Op.getOpcode()) {
3746   default: break;
3747   case ARMISD::CMOV: {
3748     // Bits are known zero/one if known on the LHS and RHS.
3749     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
3750     if (KnownZero == 0 && KnownOne == 0) return;
3751
3752     APInt KnownZeroRHS, KnownOneRHS;
3753     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
3754                           KnownZeroRHS, KnownOneRHS, Depth+1);
3755     KnownZero &= KnownZeroRHS;
3756     KnownOne  &= KnownOneRHS;
3757     return;
3758   }
3759   }
3760 }
3761
3762 //===----------------------------------------------------------------------===//
3763 //                           ARM Inline Assembly Support
3764 //===----------------------------------------------------------------------===//
3765
3766 /// getConstraintType - Given a constraint letter, return the type of
3767 /// constraint it is for this target.
3768 ARMTargetLowering::ConstraintType
3769 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
3770   if (Constraint.size() == 1) {
3771     switch (Constraint[0]) {
3772     default:  break;
3773     case 'l': return C_RegisterClass;
3774     case 'w': return C_RegisterClass;
3775     }
3776   }
3777   return TargetLowering::getConstraintType(Constraint);
3778 }
3779
3780 std::pair<unsigned, const TargetRegisterClass*>
3781 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3782                                                 EVT VT) const {
3783   if (Constraint.size() == 1) {
3784     // GCC RS6000 Constraint Letters
3785     switch (Constraint[0]) {
3786     case 'l':
3787       if (Subtarget->isThumb1Only())
3788         return std::make_pair(0U, ARM::tGPRRegisterClass);
3789       else
3790         return std::make_pair(0U, ARM::GPRRegisterClass);
3791     case 'r':
3792       return std::make_pair(0U, ARM::GPRRegisterClass);
3793     case 'w':
3794       if (VT == MVT::f32)
3795         return std::make_pair(0U, ARM::SPRRegisterClass);
3796       if (VT == MVT::f64)
3797         return std::make_pair(0U, ARM::DPRRegisterClass);
3798       break;
3799     }
3800   }
3801   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3802 }
3803
3804 std::vector<unsigned> ARMTargetLowering::
3805 getRegClassForInlineAsmConstraint(const std::string &Constraint,
3806                                   EVT VT) const {
3807   if (Constraint.size() != 1)
3808     return std::vector<unsigned>();
3809
3810   switch (Constraint[0]) {      // GCC ARM Constraint Letters
3811   default: break;
3812   case 'l':
3813     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3814                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3815                                  0);
3816   case 'r':
3817     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3818                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3819                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
3820                                  ARM::R12, ARM::LR, 0);
3821   case 'w':
3822     if (VT == MVT::f32)
3823       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
3824                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
3825                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
3826                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
3827                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
3828                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
3829                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
3830                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
3831     if (VT == MVT::f64)
3832       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
3833                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
3834                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
3835                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
3836       break;
3837   }
3838
3839   return std::vector<unsigned>();
3840 }
3841
3842 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3843 /// vector.  If it is invalid, don't add anything to Ops.
3844 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
3845                                                      char Constraint,
3846                                                      bool hasMemory,
3847                                                      std::vector<SDValue>&Ops,
3848                                                      SelectionDAG &DAG) const {
3849   SDValue Result(0, 0);
3850
3851   switch (Constraint) {
3852   default: break;
3853   case 'I': case 'J': case 'K': case 'L':
3854   case 'M': case 'N': case 'O':
3855     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3856     if (!C)
3857       return;
3858
3859     int64_t CVal64 = C->getSExtValue();
3860     int CVal = (int) CVal64;
3861     // None of these constraints allow values larger than 32 bits.  Check
3862     // that the value fits in an int.
3863     if (CVal != CVal64)
3864       return;
3865
3866     switch (Constraint) {
3867       case 'I':
3868         if (Subtarget->isThumb1Only()) {
3869           // This must be a constant between 0 and 255, for ADD
3870           // immediates.
3871           if (CVal >= 0 && CVal <= 255)
3872             break;
3873         } else if (Subtarget->isThumb2()) {
3874           // A constant that can be used as an immediate value in a
3875           // data-processing instruction.
3876           if (ARM_AM::getT2SOImmVal(CVal) != -1)
3877             break;
3878         } else {
3879           // A constant that can be used as an immediate value in a
3880           // data-processing instruction.
3881           if (ARM_AM::getSOImmVal(CVal) != -1)
3882             break;
3883         }
3884         return;
3885
3886       case 'J':
3887         if (Subtarget->isThumb()) {  // FIXME thumb2
3888           // This must be a constant between -255 and -1, for negated ADD
3889           // immediates. This can be used in GCC with an "n" modifier that
3890           // prints the negated value, for use with SUB instructions. It is
3891           // not useful otherwise but is implemented for compatibility.
3892           if (CVal >= -255 && CVal <= -1)
3893             break;
3894         } else {
3895           // This must be a constant between -4095 and 4095. It is not clear
3896           // what this constraint is intended for. Implemented for
3897           // compatibility with GCC.
3898           if (CVal >= -4095 && CVal <= 4095)
3899             break;
3900         }
3901         return;
3902
3903       case 'K':
3904         if (Subtarget->isThumb1Only()) {
3905           // A 32-bit value where only one byte has a nonzero value. Exclude
3906           // zero to match GCC. This constraint is used by GCC internally for
3907           // constants that can be loaded with a move/shift combination.
3908           // It is not useful otherwise but is implemented for compatibility.
3909           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
3910             break;
3911         } else if (Subtarget->isThumb2()) {
3912           // A constant whose bitwise inverse can be used as an immediate
3913           // value in a data-processing instruction. This can be used in GCC
3914           // with a "B" modifier that prints the inverted value, for use with
3915           // BIC and MVN instructions. It is not useful otherwise but is
3916           // implemented for compatibility.
3917           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
3918             break;
3919         } else {
3920           // A constant whose bitwise inverse can be used as an immediate
3921           // value in a data-processing instruction. This can be used in GCC
3922           // with a "B" modifier that prints the inverted value, for use with
3923           // BIC and MVN instructions. It is not useful otherwise but is
3924           // implemented for compatibility.
3925           if (ARM_AM::getSOImmVal(~CVal) != -1)
3926             break;
3927         }
3928         return;
3929
3930       case 'L':
3931         if (Subtarget->isThumb1Only()) {
3932           // This must be a constant between -7 and 7,
3933           // for 3-operand ADD/SUB immediate instructions.
3934           if (CVal >= -7 && CVal < 7)
3935             break;
3936         } else if (Subtarget->isThumb2()) {
3937           // A constant whose negation can be used as an immediate value in a
3938           // data-processing instruction. This can be used in GCC with an "n"
3939           // modifier that prints the negated value, for use with SUB
3940           // instructions. It is not useful otherwise but is implemented for
3941           // compatibility.
3942           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
3943             break;
3944         } else {
3945           // A constant whose negation can be used as an immediate value in a
3946           // data-processing instruction. This can be used in GCC with an "n"
3947           // modifier that prints the negated value, for use with SUB
3948           // instructions. It is not useful otherwise but is implemented for
3949           // compatibility.
3950           if (ARM_AM::getSOImmVal(-CVal) != -1)
3951             break;
3952         }
3953         return;
3954
3955       case 'M':
3956         if (Subtarget->isThumb()) { // FIXME thumb2
3957           // This must be a multiple of 4 between 0 and 1020, for
3958           // ADD sp + immediate.
3959           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
3960             break;
3961         } else {
3962           // A power of two or a constant between 0 and 32.  This is used in
3963           // GCC for the shift amount on shifted register operands, but it is
3964           // useful in general for any shift amounts.
3965           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
3966             break;
3967         }
3968         return;
3969
3970       case 'N':
3971         if (Subtarget->isThumb()) {  // FIXME thumb2
3972           // This must be a constant between 0 and 31, for shift amounts.
3973           if (CVal >= 0 && CVal <= 31)
3974             break;
3975         }
3976         return;
3977
3978       case 'O':
3979         if (Subtarget->isThumb()) {  // FIXME thumb2
3980           // This must be a multiple of 4 between -508 and 508, for
3981           // ADD/SUB sp = sp + immediate.
3982           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
3983             break;
3984         }
3985         return;
3986     }
3987     Result = DAG.getTargetConstant(CVal, Op.getValueType());
3988     break;
3989   }
3990
3991   if (Result.getNode()) {
3992     Ops.push_back(Result);
3993     return;
3994   }
3995   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
3996                                                       Ops, DAG);
3997 }
3998
3999 bool
4000 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
4001   // The ARM target isn't yet aware of offsets.
4002   return false;
4003 }
4004
4005 int ARM::getVFPf32Imm(const APFloat &FPImm) {
4006   APInt Imm = FPImm.bitcastToAPInt();
4007   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
4008   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
4009   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
4010
4011   // We can handle 4 bits of mantissa.
4012   // mantissa = (16+UInt(e:f:g:h))/16.
4013   if (Mantissa & 0x7ffff)
4014     return -1;
4015   Mantissa >>= 19;
4016   if ((Mantissa & 0xf) != Mantissa)
4017     return -1;
4018
4019   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
4020   if (Exp < -3 || Exp > 4)
4021     return -1;
4022   Exp = ((Exp+3) & 0x7) ^ 4;
4023
4024   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
4025 }
4026
4027 int ARM::getVFPf64Imm(const APFloat &FPImm) {
4028   APInt Imm = FPImm.bitcastToAPInt();
4029   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
4030   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
4031   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
4032
4033   // We can handle 4 bits of mantissa.
4034   // mantissa = (16+UInt(e:f:g:h))/16.
4035   if (Mantissa & 0xffffffffffffLL)
4036     return -1;
4037   Mantissa >>= 48;
4038   if ((Mantissa & 0xf) != Mantissa)
4039     return -1;
4040
4041   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
4042   if (Exp < -3 || Exp > 4)
4043     return -1;
4044   Exp = ((Exp+3) & 0x7) ^ 4;
4045
4046   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
4047 }
4048
4049 /// isFPImmLegal - Returns true if the target can instruction select the
4050 /// specified FP immediate natively. If false, the legalizer will
4051 /// materialize the FP immediate as a load from a constant pool.
4052 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4053   if (!Subtarget->hasVFP3())
4054     return false;
4055   if (VT == MVT::f32)
4056     return ARM::getVFPf32Imm(Imm) != -1;
4057   if (VT == MVT::f64)
4058     return ARM::getVFPf64Imm(Imm) != -1;
4059   return false;
4060 }