lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMPerfectShuffle.h"
  21 #include "ARMRegisterInfo.h"
  22 #include "ARMSubtarget.h"
  23 #include "ARMTargetMachine.h"
  24 #include "ARMTargetObjectFile.h"
  25 #include "llvm/CallingConv.h"
  26 #include "llvm/Constants.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/GlobalValue.h"
  29 #include "llvm/Instruction.h"
  30 #include "llvm/Intrinsics.h"
  31 #include "llvm/Type.h"
  32 #include "llvm/CodeGen/CallingConvLower.h"
  33 #include "llvm/CodeGen/MachineBasicBlock.h"
  34 #include "llvm/CodeGen/MachineFrameInfo.h"
  35 #include "llvm/CodeGen/MachineFunction.h"
  36 #include "llvm/CodeGen/MachineInstrBuilder.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/CodeGen/SelectionDAG.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/VectorExtras.h"
  42 #include "llvm/Support/ErrorHandling.h"
  43 #include "llvm/Support/MathExtras.h"
  44 #include <sstream>
  45 using namespace llvm;
  46
  47 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  48                                    CCValAssign::LocInfo &LocInfo,
  49                                    ISD::ArgFlagsTy &ArgFlags,
  50                                    CCState &State);
  51 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  52                                     CCValAssign::LocInfo &LocInfo,
  53                                     ISD::ArgFlagsTy &ArgFlags,
  54                                     CCState &State);
  55 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  56                                       CCValAssign::LocInfo &LocInfo,
  57                                       ISD::ArgFlagsTy &ArgFlags,
  58                                       CCState &State);
  59 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  60                                        CCValAssign::LocInfo &LocInfo,
  61                                        ISD::ArgFlagsTy &ArgFlags,
  62                                        CCState &State);
  63
  64 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  65                                        EVT PromotedBitwiseVT) {
  66   if (VT != PromotedLdStVT) {
  67     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  68     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  69                        PromotedLdStVT.getSimpleVT());
  70
  71     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  72     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  73                        PromotedLdStVT.getSimpleVT());
  74   }
  75
  76   EVT ElemTy = VT.getVectorElementType();
  77   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  78     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  79   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
  80     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  81   if (ElemTy != MVT::i32) {
  82     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
  83     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
  84     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
  85     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
  86   }
  87   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  88   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  89   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Custom);
  90   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
  91   if (VT.isInteger()) {
  92     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
  93     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
  94     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
  95   }
  96
  97   // Promote all bit-wise operations.
  98   if (VT.isInteger() && VT != PromotedBitwiseVT) {
  99     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 101                        PromotedBitwiseVT.getSimpleVT());
 102     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 103     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 104                        PromotedBitwiseVT.getSimpleVT());
 105     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 106     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 107                        PromotedBitwiseVT.getSimpleVT());
 108   }
 109
 110   // Neon does not support vector divide/remainder operations.
 111   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 112   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 113   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 114   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 115   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 116   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 117 }
 118
 119 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 120   addRegisterClass(VT, ARM::DPRRegisterClass);
 121   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 122 }
 123
 124 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 125   addRegisterClass(VT, ARM::QPRRegisterClass);
 126   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 127 }
 128
 129 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 130   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 131     return new TargetLoweringObjectFileMachO();
 132   return new ARMElfTargetObjectFile();
 133 }
 134
 135 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 136     : TargetLowering(TM, createTLOF(TM)), ARMPCLabelIndex(0) {
 137   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 138
 139   if (Subtarget->isTargetDarwin()) {
 140     // Uses VFP for Thumb libfuncs if available.
 141     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 142       // Single-precision floating-point arithmetic.
 143       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 144       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 145       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 146       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 147
 148       // Double-precision floating-point arithmetic.
 149       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 150       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 151       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 152       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 153
 154       // Single-precision comparisons.
 155       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 156       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 157       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 158       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 159       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 160       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 161       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 162       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 163
 164       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 165       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 166       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 167       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 168       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 169       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 170       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 171       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 172
 173       // Double-precision comparisons.
 174       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 175       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 176       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 177       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 178       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 179       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 180       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 181       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 182
 183       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 184       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 185       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 186       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 187       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 188       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 189       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 190       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 191
 192       // Floating-point to integer conversions.
 193       // i64 conversions are done via library routines even when generating VFP
 194       // instructions, so use the same ones.
 195       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 196       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 197       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 198       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 199
 200       // Conversions between floating types.
 201       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 202       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 203
 204       // Integer to floating-point conversions.
 205       // i64 conversions are done via library routines even when generating VFP
 206       // instructions, so use the same ones.
 207       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 208       // e.g., __floatunsidf vs. __floatunssidfvfp.
 209       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 210       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 211       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 212       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 213     }
 214   }
 215
 216   // These libcalls are not available in 32-bit.
 217   setLibcallName(RTLIB::SHL_I128, 0);
 218   setLibcallName(RTLIB::SRL_I128, 0);
 219   setLibcallName(RTLIB::SRA_I128, 0);
 220
 221   // Libcalls should use the AAPCS base standard ABI, even if hard float
 222   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 223   if (Subtarget->isAAPCS_ABI()) {
 224     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 225       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 226                             CallingConv::ARM_AAPCS);
 227     }
 228   }
 229
 230   if (Subtarget->isThumb1Only())
 231     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 232   else
 233     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 234   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 235     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 236     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 237
 238     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 239   }
 240
 241   if (Subtarget->hasNEON()) {
 242     addDRTypeForNEON(MVT::v2f32);
 243     addDRTypeForNEON(MVT::v8i8);
 244     addDRTypeForNEON(MVT::v4i16);
 245     addDRTypeForNEON(MVT::v2i32);
 246     addDRTypeForNEON(MVT::v1i64);
 247
 248     addQRTypeForNEON(MVT::v4f32);
 249     addQRTypeForNEON(MVT::v2f64);
 250     addQRTypeForNEON(MVT::v16i8);
 251     addQRTypeForNEON(MVT::v8i16);
 252     addQRTypeForNEON(MVT::v4i32);
 253     addQRTypeForNEON(MVT::v2i64);
 254
 255     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 256     // neither Neon nor VFP support any arithmetic operations on it.
 257     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 258     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 259     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 260     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 261     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 262     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 263     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 264     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 265     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 266     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 267     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 268     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 269     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 270     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 271     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 272     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 273     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 274     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 275     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 276     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 277     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 278     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 279     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 280     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 281
 282     // Neon does not support some operations on v1i64 and v2i64 types.
 283     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 284     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 285     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 286     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 287
 288     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 289     setTargetDAGCombine(ISD::SHL);
 290     setTargetDAGCombine(ISD::SRL);
 291     setTargetDAGCombine(ISD::SRA);
 292     setTargetDAGCombine(ISD::SIGN_EXTEND);
 293     setTargetDAGCombine(ISD::ZERO_EXTEND);
 294     setTargetDAGCombine(ISD::ANY_EXTEND);
 295   }
 296
 297   computeRegisterProperties();
 298
 299   // ARM does not have f32 extending load.
 300   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 301
 302   // ARM does not have i1 sign extending load.
 303   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 304
 305   // ARM supports all 4 flavors of integer indexed load / store.
 306   if (!Subtarget->isThumb1Only()) {
 307     for (unsigned im = (unsigned)ISD::PRE_INC;
 308          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 309       setIndexedLoadAction(im,  MVT::i1,  Legal);
 310       setIndexedLoadAction(im,  MVT::i8,  Legal);
 311       setIndexedLoadAction(im,  MVT::i16, Legal);
 312       setIndexedLoadAction(im,  MVT::i32, Legal);
 313       setIndexedStoreAction(im, MVT::i1,  Legal);
 314       setIndexedStoreAction(im, MVT::i8,  Legal);
 315       setIndexedStoreAction(im, MVT::i16, Legal);
 316       setIndexedStoreAction(im, MVT::i32, Legal);
 317     }
 318   }
 319
 320   // i64 operation support.
 321   if (Subtarget->isThumb1Only()) {
 322     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 323     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 324     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 325     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 326     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 327   } else {
 328     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 329     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 330     if (!Subtarget->hasV6Ops())
 331       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 332   }
 333   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 334   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 335   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 336   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 337   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 338
 339   // ARM does not have ROTL.
 340   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 341   setOperationAction(ISD::CTTZ,  MVT::i32, Expand);
 342   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 343   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 344     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 345
 346   // Only ARMv6 has BSWAP.
 347   if (!Subtarget->hasV6Ops())
 348     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 349
 350   // These are expanded into libcalls.
 351   setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 352   setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 353   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 354   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 355   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 356   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 357
 358   // Support label based line numbers.
 359   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 360   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 361
 362   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 363   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 364   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 365   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 366   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 367
 368   // Use the default implementation.
 369   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 370   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 371   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 372   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 373   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 374   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 375   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 376   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 377   // doesn't yet know how to not do that for SjLj.
 378   setExceptionSelectorRegister(ARM::R0);
 379   if (Subtarget->isThumb())
 380     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 381   else
 382     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 383   setOperationAction(ISD::MEMBARRIER,         MVT::Other, Expand);
 384
 385   if (!Subtarget->hasV6Ops() && !Subtarget->isThumb2()) {
 386     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 387     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 388   }
 389   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 390
 391   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 392     // Turn f64->i64 into FMRRD, i64 -> f64 to FMDRR iff target supports vfp2.
 393     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 394
 395   // We want to custom lower some of our intrinsics.
 396   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 397
 398   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 399   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 400   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 401   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 402   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 403   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 404   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 405   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 406   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 407
 408   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 409   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 410   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 411   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 412   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 413
 414   // We don't support sin/cos/fmod/copysign/pow
 415   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 416   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 417   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 418   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 419   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 420   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 421   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 422     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 423     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 424   }
 425   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 426   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 427
 428   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 429   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 430     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 431     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 432     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 433     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 434   }
 435
 436   // We have target-specific dag combine patterns for the following nodes:
 437   // ARMISD::FMRRD  - No need to call setTargetDAGCombine
 438   setTargetDAGCombine(ISD::ADD);
 439   setTargetDAGCombine(ISD::SUB);
 440
 441   setStackPointerRegisterToSaveRestore(ARM::SP);
 442   setSchedulingPreference(SchedulingForRegPressure);
 443
 444   // FIXME: If-converter should use instruction latency to determine
 445   // profitability rather than relying on fixed limits.
 446   if (Subtarget->getCPUString() == "generic") {
 447     // Generic (and overly aggressive) if-conversion limits.
 448     setIfCvtBlockSizeLimit(10);
 449     setIfCvtDupBlockSizeLimit(2);
 450   } else if (Subtarget->hasV6Ops()) {
 451     setIfCvtBlockSizeLimit(2);
 452     setIfCvtDupBlockSizeLimit(1);
 453   } else {
 454     setIfCvtBlockSizeLimit(3);
 455     setIfCvtDupBlockSizeLimit(2);
 456   }
 457
 458   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 459   // Do not enable CodePlacementOpt for now: it currently runs after the
 460   // ARMConstantIslandPass and messes up branch relaxation and placement
 461   // of constant islands.
 462   // benefitFromCodePlacementOpt = true;
 463 }
 464
 465 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 466   switch (Opcode) {
 467   default: return 0;
 468   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 469   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 470   case ARMISD::CALL:          return "ARMISD::CALL";
 471   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 472   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 473   case ARMISD::tCALL:         return "ARMISD::tCALL";
 474   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 475   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 476   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 477   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 478   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 479   case ARMISD::CMP:           return "ARMISD::CMP";
 480   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 481   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 482   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 483   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 484   case ARMISD::CMOV:          return "ARMISD::CMOV";
 485   case ARMISD::CNEG:          return "ARMISD::CNEG";
 486
 487   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 488   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 489   case ARMISD::SITOF:         return "ARMISD::SITOF";
 490   case ARMISD::UITOF:         return "ARMISD::UITOF";
 491
 492   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 493   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 494   case ARMISD::RRX:           return "ARMISD::RRX";
 495
 496   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 497   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 498
 499   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 500   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 501
 502   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 503
 504   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 505
 506   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 507   case ARMISD::VCGE:          return "ARMISD::VCGE";
 508   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 509   case ARMISD::VCGT:          return "ARMISD::VCGT";
 510   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 511   case ARMISD::VTST:          return "ARMISD::VTST";
 512
 513   case ARMISD::VSHL:          return "ARMISD::VSHL";
 514   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 515   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 516   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 517   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 518   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 519   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 520   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 521   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 522   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 523   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 524   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 525   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 526   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 527   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 528   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 529   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 530   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 531   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 532   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 533   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 534   case ARMISD::VDUP:          return "ARMISD::VDUP";
 535   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 536   case ARMISD::VEXT:          return "ARMISD::VEXT";
 537   case ARMISD::VREV64:        return "ARMISD::VREV64";
 538   case ARMISD::VREV32:        return "ARMISD::VREV32";
 539   case ARMISD::VREV16:        return "ARMISD::VREV16";
 540   case ARMISD::VZIP:          return "ARMISD::VZIP";
 541   case ARMISD::VUZP:          return "ARMISD::VUZP";
 542   case ARMISD::VTRN:          return "ARMISD::VTRN";
 543   }
 544 }
 545
 546 /// getFunctionAlignment - Return the Log2 alignment of this function.
 547 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 548   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 0 : 1;
 549 }
 550
 551 //===----------------------------------------------------------------------===//
 552 // Lowering Code
 553 //===----------------------------------------------------------------------===//
 554
 555 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 556 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 557   switch (CC) {
 558   default: llvm_unreachable("Unknown condition code!");
 559   case ISD::SETNE:  return ARMCC::NE;
 560   case ISD::SETEQ:  return ARMCC::EQ;
 561   case ISD::SETGT:  return ARMCC::GT;
 562   case ISD::SETGE:  return ARMCC::GE;
 563   case ISD::SETLT:  return ARMCC::LT;
 564   case ISD::SETLE:  return ARMCC::LE;
 565   case ISD::SETUGT: return ARMCC::HI;
 566   case ISD::SETUGE: return ARMCC::HS;
 567   case ISD::SETULT: return ARMCC::LO;
 568   case ISD::SETULE: return ARMCC::LS;
 569   }
 570 }
 571
 572 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 573 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 574                         ARMCC::CondCodes &CondCode2) {
 575   CondCode2 = ARMCC::AL;
 576   switch (CC) {
 577   default: llvm_unreachable("Unknown FP condition!");
 578   case ISD::SETEQ:
 579   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 580   case ISD::SETGT:
 581   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 582   case ISD::SETGE:
 583   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 584   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 585   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 586   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 587   case ISD::SETO:   CondCode = ARMCC::VC; break;
 588   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 589   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 590   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 591   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 592   case ISD::SETLT:
 593   case ISD::SETULT: CondCode = ARMCC::LT; break;
 594   case ISD::SETLE:
 595   case ISD::SETULE: CondCode = ARMCC::LE; break;
 596   case ISD::SETNE:
 597   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 598   }
 599 }
 600
 601 //===----------------------------------------------------------------------===//
 602 //                      Calling Convention Implementation
 603 //===----------------------------------------------------------------------===//
 604
 605 #include "ARMGenCallingConv.inc"
 606
 607 // APCS f64 is in register pairs, possibly split to stack
 608 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 609                           CCValAssign::LocInfo &LocInfo,
 610                           CCState &State, bool CanFail) {
 611   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 612
 613   // Try to get the first register.
 614   if (unsigned Reg = State.AllocateReg(RegList, 4))
 615     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 616   else {
 617     // For the 2nd half of a v2f64, do not fail.
 618     if (CanFail)
 619       return false;
 620
 621     // Put the whole thing on the stack.
 622     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 623                                            State.AllocateStack(8, 4),
 624                                            LocVT, LocInfo));
 625     return true;
 626   }
 627
 628   // Try to get the second register.
 629   if (unsigned Reg = State.AllocateReg(RegList, 4))
 630     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 631   else
 632     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 633                                            State.AllocateStack(4, 4),
 634                                            LocVT, LocInfo));
 635   return true;
 636 }
 637
 638 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 639                                    CCValAssign::LocInfo &LocInfo,
 640                                    ISD::ArgFlagsTy &ArgFlags,
 641                                    CCState &State) {
 642   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 643     return false;
 644   if (LocVT == MVT::v2f64 &&
 645       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 646     return false;
 647   return true;  // we handled it
 648 }
 649
 650 // AAPCS f64 is in aligned register pairs
 651 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 652                            CCValAssign::LocInfo &LocInfo,
 653                            CCState &State, bool CanFail) {
 654   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 655   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 656
 657   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 658   if (Reg == 0) {
 659     // For the 2nd half of a v2f64, do not just fail.
 660     if (CanFail)
 661       return false;
 662
 663     // Put the whole thing on the stack.
 664     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 665                                            State.AllocateStack(8, 8),
 666                                            LocVT, LocInfo));
 667     return true;
 668   }
 669
 670   unsigned i;
 671   for (i = 0; i < 2; ++i)
 672     if (HiRegList[i] == Reg)
 673       break;
 674
 675   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 676   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 677                                          LocVT, LocInfo));
 678   return true;
 679 }
 680
 681 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 682                                     CCValAssign::LocInfo &LocInfo,
 683                                     ISD::ArgFlagsTy &ArgFlags,
 684                                     CCState &State) {
 685   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 686     return false;
 687   if (LocVT == MVT::v2f64 &&
 688       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 689     return false;
 690   return true;  // we handled it
 691 }
 692
 693 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 694                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 695   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 696   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 697
 698   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 699   if (Reg == 0)
 700     return false; // we didn't handle it
 701
 702   unsigned i;
 703   for (i = 0; i < 2; ++i)
 704     if (HiRegList[i] == Reg)
 705       break;
 706
 707   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 708   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 709                                          LocVT, LocInfo));
 710   return true;
 711 }
 712
 713 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 714                                       CCValAssign::LocInfo &LocInfo,
 715                                       ISD::ArgFlagsTy &ArgFlags,
 716                                       CCState &State) {
 717   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 718     return false;
 719   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 720     return false;
 721   return true;  // we handled it
 722 }
 723
 724 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 725                                        CCValAssign::LocInfo &LocInfo,
 726                                        ISD::ArgFlagsTy &ArgFlags,
 727                                        CCState &State) {
 728   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 729                                    State);
 730 }
 731
 732 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 733 /// given CallingConvention value.
 734 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 735                                                  bool Return,
 736                                                  bool isVarArg) const {
 737   switch (CC) {
 738   default:
 739     llvm_unreachable("Unsupported calling convention");
 740   case CallingConv::C:
 741   case CallingConv::Fast:
 742     // Use target triple & subtarget features to do actual dispatch.
 743     if (Subtarget->isAAPCS_ABI()) {
 744       if (Subtarget->hasVFP2() &&
 745           FloatABIType == FloatABI::Hard && !isVarArg)
 746         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 747       else
 748         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 749     } else
 750         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 751   case CallingConv::ARM_AAPCS_VFP:
 752     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 753   case CallingConv::ARM_AAPCS:
 754     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 755   case CallingConv::ARM_APCS:
 756     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 757   }
 758 }
 759
 760 /// LowerCallResult - Lower the result values of a call into the
 761 /// appropriate copies out of appropriate physical registers.
 762 SDValue
 763 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 764                                    CallingConv::ID CallConv, bool isVarArg,
 765                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 766                                    DebugLoc dl, SelectionDAG &DAG,
 767                                    SmallVectorImpl<SDValue> &InVals) {
 768
 769   // Assign locations to each value returned by this call.
 770   SmallVector<CCValAssign, 16> RVLocs;
 771   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 772                  RVLocs, *DAG.getContext());
 773   CCInfo.AnalyzeCallResult(Ins,
 774                            CCAssignFnForNode(CallConv, /* Return*/ true,
 775                                              isVarArg));
 776
 777   // Copy all of the result registers out of their specified physreg.
 778   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 779     CCValAssign VA = RVLocs[i];
 780
 781     SDValue Val;
 782     if (VA.needsCustom()) {
 783       // Handle f64 or half of a v2f64.
 784       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 785                                       InFlag);
 786       Chain = Lo.getValue(1);
 787       InFlag = Lo.getValue(2);
 788       VA = RVLocs[++i]; // skip ahead to next loc
 789       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 790                                       InFlag);
 791       Chain = Hi.getValue(1);
 792       InFlag = Hi.getValue(2);
 793       Val = DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
 794
 795       if (VA.getLocVT() == MVT::v2f64) {
 796         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 797         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 798                           DAG.getConstant(0, MVT::i32));
 799
 800         VA = RVLocs[++i]; // skip ahead to next loc
 801         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 802         Chain = Lo.getValue(1);
 803         InFlag = Lo.getValue(2);
 804         VA = RVLocs[++i]; // skip ahead to next loc
 805         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 806         Chain = Hi.getValue(1);
 807         InFlag = Hi.getValue(2);
 808         Val = DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
 809         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 810                           DAG.getConstant(1, MVT::i32));
 811       }
 812     } else {
 813       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 814                                InFlag);
 815       Chain = Val.getValue(1);
 816       InFlag = Val.getValue(2);
 817     }
 818
 819     switch (VA.getLocInfo()) {
 820     default: llvm_unreachable("Unknown loc info!");
 821     case CCValAssign::Full: break;
 822     case CCValAssign::BCvt:
 823       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 824       break;
 825     }
 826
 827     InVals.push_back(Val);
 828   }
 829
 830   return Chain;
 831 }
 832
 833 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 834 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 835 /// specified by the specific parameter attribute.  The copy will be passed as
 836 /// a byval function parameter.
 837 /// Sometimes what we are copying is the end of a larger object, the part that
 838 /// does not fit in registers.
 839 static SDValue
 840 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 841                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 842                           DebugLoc dl) {
 843   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 844   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 845                        /*AlwaysInline=*/false, NULL, 0, NULL, 0);
 846 }
 847
 848 /// LowerMemOpCallTo - Store the argument to the stack.
 849 SDValue
 850 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 851                                     SDValue StackPtr, SDValue Arg,
 852                                     DebugLoc dl, SelectionDAG &DAG,
 853                                     const CCValAssign &VA,
 854                                     ISD::ArgFlagsTy Flags) {
 855   unsigned LocMemOffset = VA.getLocMemOffset();
 856   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 857   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 858   if (Flags.isByVal()) {
 859     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 860   }
 861   return DAG.getStore(Chain, dl, Arg, PtrOff,
 862                       PseudoSourceValue::getStack(), LocMemOffset);
 863 }
 864
 865 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 866                                          SDValue Chain, SDValue &Arg,
 867                                          RegsToPassVector &RegsToPass,
 868                                          CCValAssign &VA, CCValAssign &NextVA,
 869                                          SDValue &StackPtr,
 870                                          SmallVector<SDValue, 8> &MemOpChains,
 871                                          ISD::ArgFlagsTy Flags) {
 872
 873   SDValue fmrrd = DAG.getNode(ARMISD::FMRRD, dl,
 874                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
 875   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
 876
 877   if (NextVA.isRegLoc())
 878     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
 879   else {
 880     assert(NextVA.isMemLoc());
 881     if (StackPtr.getNode() == 0)
 882       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 883
 884     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
 885                                            dl, DAG, NextVA,
 886                                            Flags));
 887   }
 888 }
 889
 890 /// LowerCall - Lowering a call into a callseq_start <-
 891 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 892 /// nodes.
 893 SDValue
 894 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 895                              CallingConv::ID CallConv, bool isVarArg,
 896                              bool isTailCall,
 897                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 898                              const SmallVectorImpl<ISD::InputArg> &Ins,
 899                              DebugLoc dl, SelectionDAG &DAG,
 900                              SmallVectorImpl<SDValue> &InVals) {
 901
 902   // Analyze operands of the call, assigning locations to each operand.
 903   SmallVector<CCValAssign, 16> ArgLocs;
 904   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
 905                  *DAG.getContext());
 906   CCInfo.AnalyzeCallOperands(Outs,
 907                              CCAssignFnForNode(CallConv, /* Return*/ false,
 908                                                isVarArg));
 909
 910   // Get a count of how many bytes are to be pushed on the stack.
 911   unsigned NumBytes = CCInfo.getNextStackOffset();
 912
 913   // Adjust the stack pointer for the new arguments...
 914   // These operations are automatically eliminated by the prolog/epilog pass
 915   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 916
 917   SDValue StackPtr = DAG.getRegister(ARM::SP, MVT::i32);
 918
 919   RegsToPassVector RegsToPass;
 920   SmallVector<SDValue, 8> MemOpChains;
 921
 922   // Walk the register/memloc assignments, inserting copies/loads.  In the case
 923   // of tail call optimization, arguments are handled later.
 924   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
 925        i != e;
 926        ++i, ++realArgIdx) {
 927     CCValAssign &VA = ArgLocs[i];
 928     SDValue Arg = Outs[realArgIdx].Val;
 929     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
 930
 931     // Promote the value if needed.
 932     switch (VA.getLocInfo()) {
 933     default: llvm_unreachable("Unknown loc info!");
 934     case CCValAssign::Full: break;
 935     case CCValAssign::SExt:
 936       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 937       break;
 938     case CCValAssign::ZExt:
 939       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 940       break;
 941     case CCValAssign::AExt:
 942       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 943       break;
 944     case CCValAssign::BCvt:
 945       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
 946       break;
 947     }
 948
 949     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
 950     if (VA.needsCustom()) {
 951       if (VA.getLocVT() == MVT::v2f64) {
 952         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
 953                                   DAG.getConstant(0, MVT::i32));
 954         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
 955                                   DAG.getConstant(1, MVT::i32));
 956
 957         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
 958                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 959
 960         VA = ArgLocs[++i]; // skip ahead to next loc
 961         if (VA.isRegLoc()) {
 962           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
 963                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 964         } else {
 965           assert(VA.isMemLoc());
 966           if (StackPtr.getNode() == 0)
 967             StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 968
 969           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
 970                                                  dl, DAG, VA, Flags));
 971         }
 972       } else {
 973         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
 974                          StackPtr, MemOpChains, Flags);
 975       }
 976     } else if (VA.isRegLoc()) {
 977       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 978     } else {
 979       assert(VA.isMemLoc());
 980       if (StackPtr.getNode() == 0)
 981         StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 982
 983       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
 984                                              dl, DAG, VA, Flags));
 985     }
 986   }
 987
 988   if (!MemOpChains.empty())
 989     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 990                         &MemOpChains[0], MemOpChains.size());
 991
 992   // Build a sequence of copy-to-reg nodes chained together with token chain
 993   // and flag operands which copy the outgoing args into the appropriate regs.
 994   SDValue InFlag;
 995   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 996     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 997                              RegsToPass[i].second, InFlag);
 998     InFlag = Chain.getValue(1);
 999   }
1000
1001   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1002   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1003   // node so that legalize doesn't hack it.
1004   bool isDirect = false;
1005   bool isARMFunc = false;
1006   bool isLocalARMFunc = false;
1007   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1008     GlobalValue *GV = G->getGlobal();
1009     isDirect = true;
1010     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1011     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1012                    getTargetMachine().getRelocationModel() != Reloc::Static;
1013     isARMFunc = !Subtarget->isThumb() || isStub;
1014     // ARM call to a local ARM function is predicable.
1015     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
1016     // tBX takes a register source operand.
1017     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1018       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1019                                                            ARMPCLabelIndex,
1020                                                            ARMCP::CPValue, 4);
1021       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1022       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1023       Callee = DAG.getLoad(getPointerTy(), dl,
1024                            DAG.getEntryNode(), CPAddr,
1025                            PseudoSourceValue::getConstantPool(), 0);
1026       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1027       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1028                            getPointerTy(), Callee, PICLabel);
1029    } else
1030       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
1031   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1032     isDirect = true;
1033     bool isStub = Subtarget->isTargetDarwin() &&
1034                   getTargetMachine().getRelocationModel() != Reloc::Static;
1035     isARMFunc = !Subtarget->isThumb() || isStub;
1036     // tBX takes a register source operand.
1037     const char *Sym = S->getSymbol();
1038     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1039       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1040                                                        Sym, ARMPCLabelIndex, 4);
1041       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1042       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1043       Callee = DAG.getLoad(getPointerTy(), dl,
1044                            DAG.getEntryNode(), CPAddr,
1045                            PseudoSourceValue::getConstantPool(), 0);
1046       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1047       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1048                            getPointerTy(), Callee, PICLabel);
1049     } else
1050       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1051   }
1052
1053   // FIXME: handle tail calls differently.
1054   unsigned CallOpc;
1055   if (Subtarget->isThumb()) {
1056     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1057       CallOpc = ARMISD::CALL_NOLINK;
1058     else
1059       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1060   } else {
1061     CallOpc = (isDirect || Subtarget->hasV5TOps())
1062       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1063       : ARMISD::CALL_NOLINK;
1064   }
1065   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb1Only()) {
1066     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
1067     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(MVT::i32),InFlag);
1068     InFlag = Chain.getValue(1);
1069   }
1070
1071   std::vector<SDValue> Ops;
1072   Ops.push_back(Chain);
1073   Ops.push_back(Callee);
1074
1075   // Add argument registers to the end of the list so that they are known live
1076   // into the call.
1077   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1078     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1079                                   RegsToPass[i].second.getValueType()));
1080
1081   if (InFlag.getNode())
1082     Ops.push_back(InFlag);
1083   // Returns a chain and a flag for retval copy to use.
1084   Chain = DAG.getNode(CallOpc, dl, DAG.getVTList(MVT::Other, MVT::Flag),
1085                       &Ops[0], Ops.size());
1086   InFlag = Chain.getValue(1);
1087
1088   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1089                              DAG.getIntPtrConstant(0, true), InFlag);
1090   if (!Ins.empty())
1091     InFlag = Chain.getValue(1);
1092
1093   // Handle result values, copying them out of physregs into vregs that we
1094   // return.
1095   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1096                          dl, DAG, InVals);
1097 }
1098
1099 SDValue
1100 ARMTargetLowering::LowerReturn(SDValue Chain,
1101                                CallingConv::ID CallConv, bool isVarArg,
1102                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1103                                DebugLoc dl, SelectionDAG &DAG) {
1104
1105   // CCValAssign - represent the assignment of the return value to a location.
1106   SmallVector<CCValAssign, 16> RVLocs;
1107
1108   // CCState - Info about the registers and stack slots.
1109   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1110                  *DAG.getContext());
1111
1112   // Analyze outgoing return values.
1113   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1114                                                isVarArg));
1115
1116   // If this is the first return lowered for this function, add
1117   // the regs to the liveout set for the function.
1118   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1119     for (unsigned i = 0; i != RVLocs.size(); ++i)
1120       if (RVLocs[i].isRegLoc())
1121         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1122   }
1123
1124   SDValue Flag;
1125
1126   // Copy the result values into the output registers.
1127   for (unsigned i = 0, realRVLocIdx = 0;
1128        i != RVLocs.size();
1129        ++i, ++realRVLocIdx) {
1130     CCValAssign &VA = RVLocs[i];
1131     assert(VA.isRegLoc() && "Can only return in registers!");
1132
1133     SDValue Arg = Outs[realRVLocIdx].Val;
1134
1135     switch (VA.getLocInfo()) {
1136     default: llvm_unreachable("Unknown loc info!");
1137     case CCValAssign::Full: break;
1138     case CCValAssign::BCvt:
1139       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1140       break;
1141     }
1142
1143     if (VA.needsCustom()) {
1144       if (VA.getLocVT() == MVT::v2f64) {
1145         // Extract the first half and return it in two registers.
1146         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1147                                    DAG.getConstant(0, MVT::i32));
1148         SDValue HalfGPRs = DAG.getNode(ARMISD::FMRRD, dl,
1149                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1150
1151         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1152         Flag = Chain.getValue(1);
1153         VA = RVLocs[++i]; // skip ahead to next loc
1154         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1155                                  HalfGPRs.getValue(1), Flag);
1156         Flag = Chain.getValue(1);
1157         VA = RVLocs[++i]; // skip ahead to next loc
1158
1159         // Extract the 2nd half and fall through to handle it as an f64 value.
1160         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1161                           DAG.getConstant(1, MVT::i32));
1162       }
1163       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1164       // available.
1165       SDValue fmrrd = DAG.getNode(ARMISD::FMRRD, dl,
1166                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1167       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1168       Flag = Chain.getValue(1);
1169       VA = RVLocs[++i]; // skip ahead to next loc
1170       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1171                                Flag);
1172     } else
1173       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1174
1175     // Guarantee that all emitted copies are
1176     // stuck together, avoiding something bad.
1177     Flag = Chain.getValue(1);
1178   }
1179
1180   SDValue result;
1181   if (Flag.getNode())
1182     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1183   else // Return Void
1184     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1185
1186   return result;
1187 }
1188
1189 // ConstantPool, BlockAddress, JumpTable, GlobalAddress, and ExternalSymbol are
1190 // lowered as their target counterpart wrapped in the ARMISD::Wrapper
1191 // node. Suppose N is one of the above mentioned nodes. It has to be wrapped
1192 // because otherwise Select(N) returns N. So the raw TargetGlobalAddress
1193 // nodes, etc. can only be used to form addressing mode. These wrapped nodes
1194 // will be selected into MOVi.
1195 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1196   EVT PtrVT = Op.getValueType();
1197   // FIXME there is no actual debug info here
1198   DebugLoc dl = Op.getDebugLoc();
1199   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1200   SDValue Res;
1201   if (CP->isMachineConstantPoolEntry())
1202     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1203                                     CP->getAlignment());
1204   else
1205     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1206                                     CP->getAlignment());
1207   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1208 }
1209
1210 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
1211   DebugLoc DL = Op.getDebugLoc();
1212   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1213   SDValue Result = DAG.getBlockAddress(BA, DL, /*isTarget=*/true);
1214   return DAG.getNode(ARMISD::Wrapper, DL, getPointerTy(), Result);
1215 }
1216
1217 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1218 SDValue
1219 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1220                                                  SelectionDAG &DAG) {
1221   DebugLoc dl = GA->getDebugLoc();
1222   EVT PtrVT = getPointerTy();
1223   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1224   ARMConstantPoolValue *CPV =
1225     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1226                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1227   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1228   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1229   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1230                          PseudoSourceValue::getConstantPool(), 0);
1231   SDValue Chain = Argument.getValue(1);
1232
1233   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1234   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1235
1236   // call __tls_get_addr.
1237   ArgListTy Args;
1238   ArgListEntry Entry;
1239   Entry.Node = Argument;
1240   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1241   Args.push_back(Entry);
1242   // FIXME: is there useful debug info available here?
1243   std::pair<SDValue, SDValue> CallResult =
1244     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1245                 false, false, false, false,
1246                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1247                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1248   return CallResult.first;
1249 }
1250
1251 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1252 // "local exec" model.
1253 SDValue
1254 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1255                                         SelectionDAG &DAG) {
1256   GlobalValue *GV = GA->getGlobal();
1257   DebugLoc dl = GA->getDebugLoc();
1258   SDValue Offset;
1259   SDValue Chain = DAG.getEntryNode();
1260   EVT PtrVT = getPointerTy();
1261   // Get the Thread Pointer
1262   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1263
1264   if (GV->isDeclaration()) {
1265     // initial exec model
1266     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1267     ARMConstantPoolValue *CPV =
1268       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1269                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1270     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1271     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1272     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1273                          PseudoSourceValue::getConstantPool(), 0);
1274     Chain = Offset.getValue(1);
1275
1276     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1277     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1278
1279     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1280                          PseudoSourceValue::getConstantPool(), 0);
1281   } else {
1282     // local exec model
1283     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1284     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1285     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1286     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1287                          PseudoSourceValue::getConstantPool(), 0);
1288   }
1289
1290   // The address of the thread local variable is the add of the thread
1291   // pointer with the offset of the variable.
1292   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1293 }
1294
1295 SDValue
1296 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
1297   // TODO: implement the "local dynamic" model
1298   assert(Subtarget->isTargetELF() &&
1299          "TLS not implemented for non-ELF targets");
1300   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1301   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1302   // otherwise use the "Local Exec" TLS Model
1303   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1304     return LowerToTLSGeneralDynamicModel(GA, DAG);
1305   else
1306     return LowerToTLSExecModels(GA, DAG);
1307 }
1308
1309 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1310                                                  SelectionDAG &DAG) {
1311   EVT PtrVT = getPointerTy();
1312   DebugLoc dl = Op.getDebugLoc();
1313   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1314   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1315   if (RelocM == Reloc::PIC_) {
1316     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1317     ARMConstantPoolValue *CPV =
1318       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1319     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1320     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1321     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1322                                  CPAddr,
1323                                  PseudoSourceValue::getConstantPool(), 0);
1324     SDValue Chain = Result.getValue(1);
1325     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1326     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1327     if (!UseGOTOFF)
1328       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1329                            PseudoSourceValue::getGOT(), 0);
1330     return Result;
1331   } else {
1332     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1333     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1334     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1335                        PseudoSourceValue::getConstantPool(), 0);
1336   }
1337 }
1338
1339 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1340                                                     SelectionDAG &DAG) {
1341   EVT PtrVT = getPointerTy();
1342   DebugLoc dl = Op.getDebugLoc();
1343   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1344   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1345   SDValue CPAddr;
1346   if (RelocM == Reloc::Static)
1347     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1348   else {
1349     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1350     ARMConstantPoolValue *CPV =
1351       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1352     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1353   }
1354   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1355
1356   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1357                                PseudoSourceValue::getConstantPool(), 0);
1358   SDValue Chain = Result.getValue(1);
1359
1360   if (RelocM == Reloc::PIC_) {
1361     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1362     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1363   }
1364
1365   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1366     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1367                          PseudoSourceValue::getGOT(), 0);
1368
1369   return Result;
1370 }
1371
1372 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1373                                                     SelectionDAG &DAG){
1374   assert(Subtarget->isTargetELF() &&
1375          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1376   EVT PtrVT = getPointerTy();
1377   DebugLoc dl = Op.getDebugLoc();
1378   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1379   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1380                                                        "_GLOBAL_OFFSET_TABLE_",
1381                                                        ARMPCLabelIndex, PCAdj);
1382   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1383   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1384   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1385                                PseudoSourceValue::getConstantPool(), 0);
1386   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1387   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1388 }
1389
1390 SDValue
1391 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
1392   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1393   DebugLoc dl = Op.getDebugLoc();
1394   switch (IntNo) {
1395   default: return SDValue();    // Don't custom lower most intrinsics.
1396   case Intrinsic::arm_thread_pointer: {
1397     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1398     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1399   }
1400   case Intrinsic::eh_sjlj_lsda: {
1401     MachineFunction &MF = DAG.getMachineFunction();
1402     EVT PtrVT = getPointerTy();
1403     DebugLoc dl = Op.getDebugLoc();
1404     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1405     SDValue CPAddr;
1406     unsigned PCAdj = (RelocM != Reloc::PIC_)
1407       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1408     ARMConstantPoolValue *CPV =
1409       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1410                                ARMCP::CPLSDA, PCAdj);
1411     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1412     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1413     SDValue Result =
1414       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1415                   PseudoSourceValue::getConstantPool(), 0);
1416     SDValue Chain = Result.getValue(1);
1417
1418     if (RelocM == Reloc::PIC_) {
1419       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1420       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1421     }
1422     return Result;
1423   }
1424   case Intrinsic::eh_sjlj_setjmp:
1425     return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(1));
1426   }
1427 }
1428
1429 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
1430                             unsigned VarArgsFrameIndex) {
1431   // vastart just stores the address of the VarArgsFrameIndex slot into the
1432   // memory location argument.
1433   DebugLoc dl = Op.getDebugLoc();
1434   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1435   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1436   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1437   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1438 }
1439
1440 SDValue
1441 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) {
1442   SDNode *Node = Op.getNode();
1443   DebugLoc dl = Node->getDebugLoc();
1444   EVT VT = Node->getValueType(0);
1445   SDValue Chain = Op.getOperand(0);
1446   SDValue Size  = Op.getOperand(1);
1447   SDValue Align = Op.getOperand(2);
1448
1449   // Chain the dynamic stack allocation so that it doesn't modify the stack
1450   // pointer when other instructions are using the stack.
1451   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1452
1453   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1454   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1455   if (AlignVal > StackAlign)
1456     // Do this now since selection pass cannot introduce new target
1457     // independent node.
1458     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1459
1460   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1461   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1462   // do even more horrible hack later.
1463   MachineFunction &MF = DAG.getMachineFunction();
1464   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1465   if (AFI->isThumb1OnlyFunction()) {
1466     bool Negate = true;
1467     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1468     if (C) {
1469       uint32_t Val = C->getZExtValue();
1470       if (Val <= 508 && ((Val & 3) == 0))
1471         Negate = false;
1472     }
1473     if (Negate)
1474       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1475   }
1476
1477   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1478   SDValue Ops1[] = { Chain, Size, Align };
1479   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1480   Chain = Res.getValue(1);
1481   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1482                              DAG.getIntPtrConstant(0, true), SDValue());
1483   SDValue Ops2[] = { Res, Chain };
1484   return DAG.getMergeValues(Ops2, 2, dl);
1485 }
1486
1487 SDValue
1488 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1489                                         SDValue &Root, SelectionDAG &DAG,
1490                                         DebugLoc dl) {
1491   MachineFunction &MF = DAG.getMachineFunction();
1492   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1493
1494   TargetRegisterClass *RC;
1495   if (AFI->isThumb1OnlyFunction())
1496     RC = ARM::tGPRRegisterClass;
1497   else
1498     RC = ARM::GPRRegisterClass;
1499
1500   // Transform the arguments stored in physical registers into virtual ones.
1501   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1502   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1503
1504   SDValue ArgValue2;
1505   if (NextVA.isMemLoc()) {
1506     unsigned ArgSize = NextVA.getLocVT().getSizeInBits()/8;
1507     MachineFrameInfo *MFI = MF.getFrameInfo();
1508     int FI = MFI->CreateFixedObject(ArgSize, NextVA.getLocMemOffset());
1509
1510     // Create load node to retrieve arguments from the stack.
1511     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1512     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
1513                             PseudoSourceValue::getFixedStack(FI), 0);
1514   } else {
1515     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
1516     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1517   }
1518
1519   return DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, ArgValue, ArgValue2);
1520 }
1521
1522 SDValue
1523 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
1524                                         CallingConv::ID CallConv, bool isVarArg,
1525                                         const SmallVectorImpl<ISD::InputArg>
1526                                           &Ins,
1527                                         DebugLoc dl, SelectionDAG &DAG,
1528                                         SmallVectorImpl<SDValue> &InVals) {
1529
1530   MachineFunction &MF = DAG.getMachineFunction();
1531   MachineFrameInfo *MFI = MF.getFrameInfo();
1532
1533   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1534
1535   // Assign locations to all of the incoming arguments.
1536   SmallVector<CCValAssign, 16> ArgLocs;
1537   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1538                  *DAG.getContext());
1539   CCInfo.AnalyzeFormalArguments(Ins,
1540                                 CCAssignFnForNode(CallConv, /* Return*/ false,
1541                                                   isVarArg));
1542
1543   SmallVector<SDValue, 16> ArgValues;
1544
1545   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1546     CCValAssign &VA = ArgLocs[i];
1547
1548     // Arguments stored in registers.
1549     if (VA.isRegLoc()) {
1550       EVT RegVT = VA.getLocVT();
1551
1552       SDValue ArgValue;
1553       if (VA.needsCustom()) {
1554         // f64 and vector types are split up into multiple registers or
1555         // combinations of registers and stack slots.
1556         RegVT = MVT::i32;
1557
1558         if (VA.getLocVT() == MVT::v2f64) {
1559           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
1560                                                    Chain, DAG, dl);
1561           VA = ArgLocs[++i]; // skip ahead to next loc
1562           SDValue ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
1563                                                    Chain, DAG, dl);
1564           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1565           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1566                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
1567           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1568                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
1569         } else
1570           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
1571
1572       } else {
1573         TargetRegisterClass *RC;
1574
1575         if (RegVT == MVT::f32)
1576           RC = ARM::SPRRegisterClass;
1577         else if (RegVT == MVT::f64)
1578           RC = ARM::DPRRegisterClass;
1579         else if (RegVT == MVT::v2f64)
1580           RC = ARM::QPRRegisterClass;
1581         else if (RegVT == MVT::i32)
1582           RC = (AFI->isThumb1OnlyFunction() ?
1583                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
1584         else
1585           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1586
1587         // Transform the arguments in physical registers into virtual ones.
1588         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1589         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1590       }
1591
1592       // If this is an 8 or 16-bit value, it is really passed promoted
1593       // to 32 bits.  Insert an assert[sz]ext to capture this, then
1594       // truncate to the right size.
1595       switch (VA.getLocInfo()) {
1596       default: llvm_unreachable("Unknown loc info!");
1597       case CCValAssign::Full: break;
1598       case CCValAssign::BCvt:
1599         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1600         break;
1601       case CCValAssign::SExt:
1602         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1603                                DAG.getValueType(VA.getValVT()));
1604         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1605         break;
1606       case CCValAssign::ZExt:
1607         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1608                                DAG.getValueType(VA.getValVT()));
1609         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1610         break;
1611       }
1612
1613       InVals.push_back(ArgValue);
1614
1615     } else { // VA.isRegLoc()
1616
1617       // sanity check
1618       assert(VA.isMemLoc());
1619       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
1620
1621       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
1622       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset());
1623
1624       // Create load nodes to retrieve arguments from the stack.
1625       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1626       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1627                                    PseudoSourceValue::getFixedStack(FI), 0));
1628     }
1629   }
1630
1631   // varargs
1632   if (isVarArg) {
1633     static const unsigned GPRArgRegs[] = {
1634       ARM::R0, ARM::R1, ARM::R2, ARM::R3
1635     };
1636
1637     unsigned NumGPRs = CCInfo.getFirstUnallocated
1638       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
1639
1640     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1641     unsigned VARegSize = (4 - NumGPRs) * 4;
1642     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
1643     unsigned ArgOffset = CCInfo.getNextStackOffset();
1644     if (VARegSaveSize) {
1645       // If this function is vararg, store any remaining integer argument regs
1646       // to their spots on the stack so that they may be loaded by deferencing
1647       // the result of va_next.
1648       AFI->setVarArgsRegSaveSize(VARegSaveSize);
1649       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1650                                                  VARegSaveSize - VARegSize);
1651       SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1652
1653       SmallVector<SDValue, 4> MemOps;
1654       for (; NumGPRs < 4; ++NumGPRs) {
1655         TargetRegisterClass *RC;
1656         if (AFI->isThumb1OnlyFunction())
1657           RC = ARM::tGPRRegisterClass;
1658         else
1659           RC = ARM::GPRRegisterClass;
1660
1661         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
1662         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1663         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1664                         PseudoSourceValue::getFixedStack(VarArgsFrameIndex), 0);
1665         MemOps.push_back(Store);
1666         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1667                           DAG.getConstant(4, getPointerTy()));
1668       }
1669       if (!MemOps.empty())
1670         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1671                             &MemOps[0], MemOps.size());
1672     } else
1673       // This will point to the next argument passed via stack.
1674       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset);
1675   }
1676
1677   return Chain;
1678 }
1679
1680 /// isFloatingPointZero - Return true if this is +0.0.
1681 static bool isFloatingPointZero(SDValue Op) {
1682   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1683     return CFP->getValueAPF().isPosZero();
1684   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
1685     // Maybe this has already been legalized into the constant pool?
1686     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1687       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
1688       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1689         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1690           return CFP->getValueAPF().isPosZero();
1691     }
1692   }
1693   return false;
1694 }
1695
1696 static bool isLegalCmpImmediate(unsigned C, bool isThumb1Only) {
1697   return ( isThumb1Only && (C & ~255U) == 0) ||
1698          (!isThumb1Only && ARM_AM::getSOImmVal(C) != -1);
1699 }
1700
1701 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1702 /// the given operands.
1703 static SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1704                          SDValue &ARMCC, SelectionDAG &DAG, bool isThumb1Only,
1705                          DebugLoc dl) {
1706   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1707     unsigned C = RHSC->getZExtValue();
1708     if (!isLegalCmpImmediate(C, isThumb1Only)) {
1709       // Constant does not fit, try adjusting it by one?
1710       switch (CC) {
1711       default: break;
1712       case ISD::SETLT:
1713       case ISD::SETGE:
1714         if (isLegalCmpImmediate(C-1, isThumb1Only)) {
1715           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1716           RHS = DAG.getConstant(C-1, MVT::i32);
1717         }
1718         break;
1719       case ISD::SETULT:
1720       case ISD::SETUGE:
1721         if (C > 0 && isLegalCmpImmediate(C-1, isThumb1Only)) {
1722           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1723           RHS = DAG.getConstant(C-1, MVT::i32);
1724         }
1725         break;
1726       case ISD::SETLE:
1727       case ISD::SETGT:
1728         if (isLegalCmpImmediate(C+1, isThumb1Only)) {
1729           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1730           RHS = DAG.getConstant(C+1, MVT::i32);
1731         }
1732         break;
1733       case ISD::SETULE:
1734       case ISD::SETUGT:
1735         if (C < 0xffffffff && isLegalCmpImmediate(C+1, isThumb1Only)) {
1736           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1737           RHS = DAG.getConstant(C+1, MVT::i32);
1738         }
1739         break;
1740       }
1741     }
1742   }
1743
1744   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1745   ARMISD::NodeType CompareType;
1746   switch (CondCode) {
1747   default:
1748     CompareType = ARMISD::CMP;
1749     break;
1750   case ARMCC::EQ:
1751   case ARMCC::NE:
1752     // Uses only Z Flag
1753     CompareType = ARMISD::CMPZ;
1754     break;
1755   }
1756   ARMCC = DAG.getConstant(CondCode, MVT::i32);
1757   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
1758 }
1759
1760 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1761 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
1762                          DebugLoc dl) {
1763   SDValue Cmp;
1764   if (!isFloatingPointZero(RHS))
1765     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
1766   else
1767     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
1768   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
1769 }
1770
1771 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
1772                               const ARMSubtarget *ST) {
1773   EVT VT = Op.getValueType();
1774   SDValue LHS = Op.getOperand(0);
1775   SDValue RHS = Op.getOperand(1);
1776   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1777   SDValue TrueVal = Op.getOperand(2);
1778   SDValue FalseVal = Op.getOperand(3);
1779   DebugLoc dl = Op.getDebugLoc();
1780
1781   if (LHS.getValueType() == MVT::i32) {
1782     SDValue ARMCC;
1783     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1784     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb1Only(), dl);
1785     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
1786   }
1787
1788   ARMCC::CondCodes CondCode, CondCode2;
1789   FPCCToARMCC(CC, CondCode, CondCode2);
1790
1791   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1792   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1793   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1794   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
1795                                  ARMCC, CCR, Cmp);
1796   if (CondCode2 != ARMCC::AL) {
1797     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
1798     // FIXME: Needs another CMP because flag can have but one use.
1799     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
1800     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
1801                          Result, TrueVal, ARMCC2, CCR, Cmp2);
1802   }
1803   return Result;
1804 }
1805
1806 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
1807                           const ARMSubtarget *ST) {
1808   SDValue  Chain = Op.getOperand(0);
1809   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1810   SDValue    LHS = Op.getOperand(2);
1811   SDValue    RHS = Op.getOperand(3);
1812   SDValue   Dest = Op.getOperand(4);
1813   DebugLoc dl = Op.getDebugLoc();
1814
1815   if (LHS.getValueType() == MVT::i32) {
1816     SDValue ARMCC;
1817     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1818     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb1Only(), dl);
1819     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
1820                        Chain, Dest, ARMCC, CCR,Cmp);
1821   }
1822
1823   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
1824   ARMCC::CondCodes CondCode, CondCode2;
1825   FPCCToARMCC(CC, CondCode, CondCode2);
1826
1827   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1828   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1829   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1830   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
1831   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1832   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1833   if (CondCode2 != ARMCC::AL) {
1834     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
1835     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1836     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1837   }
1838   return Res;
1839 }
1840
1841 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) {
1842   SDValue Chain = Op.getOperand(0);
1843   SDValue Table = Op.getOperand(1);
1844   SDValue Index = Op.getOperand(2);
1845   DebugLoc dl = Op.getDebugLoc();
1846
1847   EVT PTy = getPointerTy();
1848   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1849   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1850   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
1851   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1852   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
1853   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
1854   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
1855   if (Subtarget->isThumb2()) {
1856     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
1857     // which does another jump to the destination. This also makes it easier
1858     // to translate it to TBB / TBH later.
1859     // FIXME: This might not work if the function is extremely large.
1860     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
1861                        Addr, Op.getOperand(2), JTI, UId);
1862   }
1863   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1864     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
1865                        PseudoSourceValue::getJumpTable(), 0);
1866     Chain = Addr.getValue(1);
1867     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
1868     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1869   } else {
1870     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
1871                        PseudoSourceValue::getJumpTable(), 0);
1872     Chain = Addr.getValue(1);
1873     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1874   }
1875 }
1876
1877 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1878   DebugLoc dl = Op.getDebugLoc();
1879   unsigned Opc =
1880     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1881   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
1882   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
1883 }
1884
1885 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1886   EVT VT = Op.getValueType();
1887   DebugLoc dl = Op.getDebugLoc();
1888   unsigned Opc =
1889     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1890
1891   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
1892   return DAG.getNode(Opc, dl, VT, Op);
1893 }
1894
1895 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
1896   // Implement fcopysign with a fabs and a conditional fneg.
1897   SDValue Tmp0 = Op.getOperand(0);
1898   SDValue Tmp1 = Op.getOperand(1);
1899   DebugLoc dl = Op.getDebugLoc();
1900   EVT VT = Op.getValueType();
1901   EVT SrcVT = Tmp1.getValueType();
1902   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
1903   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG, dl);
1904   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
1905   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1906   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1907 }
1908
1909 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
1910   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1911   MFI->setFrameAddressIsTaken(true);
1912   EVT VT = Op.getValueType();
1913   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
1914   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1915   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
1916     ? ARM::R7 : ARM::R11;
1917   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
1918   while (Depth--)
1919     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
1920   return FrameAddr;
1921 }
1922
1923 SDValue
1924 ARMTargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
1925                                            SDValue Chain,
1926                                            SDValue Dst, SDValue Src,
1927                                            SDValue Size, unsigned Align,
1928                                            bool AlwaysInline,
1929                                          const Value *DstSV, uint64_t DstSVOff,
1930                                          const Value *SrcSV, uint64_t SrcSVOff){
1931   // Do repeated 4-byte loads and stores. To be improved.
1932   // This requires 4-byte alignment.
1933   if ((Align & 3) != 0)
1934     return SDValue();
1935   // This requires the copy size to be a constant, preferrably
1936   // within a subtarget-specific limit.
1937   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
1938   if (!ConstantSize)
1939     return SDValue();
1940   uint64_t SizeVal = ConstantSize->getZExtValue();
1941   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
1942     return SDValue();
1943
1944   unsigned BytesLeft = SizeVal & 3;
1945   unsigned NumMemOps = SizeVal >> 2;
1946   unsigned EmittedNumMemOps = 0;
1947   EVT VT = MVT::i32;
1948   unsigned VTSize = 4;
1949   unsigned i = 0;
1950   const unsigned MAX_LOADS_IN_LDM = 6;
1951   SDValue TFOps[MAX_LOADS_IN_LDM];
1952   SDValue Loads[MAX_LOADS_IN_LDM];
1953   uint64_t SrcOff = 0, DstOff = 0;
1954
1955   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1956   // same number of stores.  The loads and stores will get combined into
1957   // ldm/stm later on.
1958   while (EmittedNumMemOps < NumMemOps) {
1959     for (i = 0;
1960          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1961       Loads[i] = DAG.getLoad(VT, dl, Chain,
1962                              DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
1963                                          DAG.getConstant(SrcOff, MVT::i32)),
1964                              SrcSV, SrcSVOff + SrcOff);
1965       TFOps[i] = Loads[i].getValue(1);
1966       SrcOff += VTSize;
1967     }
1968     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1969
1970     for (i = 0;
1971          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1972       TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
1973                            DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
1974                                        DAG.getConstant(DstOff, MVT::i32)),
1975                            DstSV, DstSVOff + DstOff);
1976       DstOff += VTSize;
1977     }
1978     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1979
1980     EmittedNumMemOps += i;
1981   }
1982
1983   if (BytesLeft == 0)
1984     return Chain;
1985
1986   // Issue loads / stores for the trailing (1 - 3) bytes.
1987   unsigned BytesLeftSave = BytesLeft;
1988   i = 0;
1989   while (BytesLeft) {
1990     if (BytesLeft >= 2) {
1991       VT = MVT::i16;
1992       VTSize = 2;
1993     } else {
1994       VT = MVT::i8;
1995       VTSize = 1;
1996     }
1997
1998     Loads[i] = DAG.getLoad(VT, dl, Chain,
1999                            DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
2000                                        DAG.getConstant(SrcOff, MVT::i32)),
2001                            SrcSV, SrcSVOff + SrcOff);
2002     TFOps[i] = Loads[i].getValue(1);
2003     ++i;
2004     SrcOff += VTSize;
2005     BytesLeft -= VTSize;
2006   }
2007   Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2008
2009   i = 0;
2010   BytesLeft = BytesLeftSave;
2011   while (BytesLeft) {
2012     if (BytesLeft >= 2) {
2013       VT = MVT::i16;
2014       VTSize = 2;
2015     } else {
2016       VT = MVT::i8;
2017       VTSize = 1;
2018     }
2019
2020     TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
2021                             DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
2022                                         DAG.getConstant(DstOff, MVT::i32)),
2023                             DstSV, DstSVOff + DstOff);
2024     ++i;
2025     DstOff += VTSize;
2026     BytesLeft -= VTSize;
2027   }
2028   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2029 }
2030
2031 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2032   SDValue Op = N->getOperand(0);
2033   DebugLoc dl = N->getDebugLoc();
2034   if (N->getValueType(0) == MVT::f64) {
2035     // Turn i64->f64 into FMDRR.
2036     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2037                              DAG.getConstant(0, MVT::i32));
2038     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2039                              DAG.getConstant(1, MVT::i32));
2040     return DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
2041   }
2042
2043   // Turn f64->i64 into FMRRD.
2044   SDValue Cvt = DAG.getNode(ARMISD::FMRRD, dl,
2045                             DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2046
2047   // Merge the pieces into a single i64 value.
2048   return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2049 }
2050
2051 /// getZeroVector - Returns a vector of specified type with all zero elements.
2052 ///
2053 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2054   assert(VT.isVector() && "Expected a vector type");
2055
2056   // Zero vectors are used to represent vector negation and in those cases
2057   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2058   // not support i64 elements, so sometimes the zero vectors will need to be
2059   // explicitly constructed.  For those cases, and potentially other uses in
2060   // the future, always build zero vectors as <16 x i8> or <8 x i8> bitcasted
2061   // to their dest type.  This ensures they get CSE'd.
2062   SDValue Vec;
2063   SDValue Cst = DAG.getTargetConstant(0, MVT::i8);
2064   SmallVector<SDValue, 8> Ops;
2065   MVT TVT;
2066
2067   if (VT.getSizeInBits() == 64) {
2068     Ops.assign(8, Cst); TVT = MVT::v8i8;
2069   } else {
2070     Ops.assign(16, Cst); TVT = MVT::v16i8;
2071   }
2072   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2073
2074   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2075 }
2076
2077 /// getOnesVector - Returns a vector of specified type with all bits set.
2078 ///
2079 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2080   assert(VT.isVector() && "Expected a vector type");
2081
2082   // Always build ones vectors as <16 x i8> or <8 x i8> bitcasted to their
2083   // dest type. This ensures they get CSE'd.
2084   SDValue Vec;
2085   SDValue Cst = DAG.getTargetConstant(0xFF, MVT::i8);
2086   SmallVector<SDValue, 8> Ops;
2087   MVT TVT;
2088
2089   if (VT.getSizeInBits() == 64) {
2090     Ops.assign(8, Cst); TVT = MVT::v8i8;
2091   } else {
2092     Ops.assign(16, Cst); TVT = MVT::v16i8;
2093   }
2094   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2095
2096   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2097 }
2098
2099 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2100                           const ARMSubtarget *ST) {
2101   EVT VT = N->getValueType(0);
2102   DebugLoc dl = N->getDebugLoc();
2103
2104   // Lower vector shifts on NEON to use VSHL.
2105   if (VT.isVector()) {
2106     assert(ST->hasNEON() && "unexpected vector shift");
2107
2108     // Left shifts translate directly to the vshiftu intrinsic.
2109     if (N->getOpcode() == ISD::SHL)
2110       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2111                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2112                          N->getOperand(0), N->getOperand(1));
2113
2114     assert((N->getOpcode() == ISD::SRA ||
2115             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2116
2117     // NEON uses the same intrinsics for both left and right shifts.  For
2118     // right shifts, the shift amounts are negative, so negate the vector of
2119     // shift amounts.
2120     EVT ShiftVT = N->getOperand(1).getValueType();
2121     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2122                                        getZeroVector(ShiftVT, DAG, dl),
2123                                        N->getOperand(1));
2124     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2125                                Intrinsic::arm_neon_vshifts :
2126                                Intrinsic::arm_neon_vshiftu);
2127     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2128                        DAG.getConstant(vshiftInt, MVT::i32),
2129                        N->getOperand(0), NegatedCount);
2130   }
2131
2132   // We can get here for a node like i32 = ISD::SHL i32, i64
2133   if (VT != MVT::i64)
2134     return SDValue();
2135
2136   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2137          "Unknown shift to lower!");
2138
2139   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2140   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2141       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2142     return SDValue();
2143
2144   // If we are in thumb mode, we don't have RRX.
2145   if (ST->isThumb1Only()) return SDValue();
2146
2147   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2148   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2149                              DAG.getConstant(0, MVT::i32));
2150   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2151                              DAG.getConstant(1, MVT::i32));
2152
2153   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2154   // captures the result into a carry flag.
2155   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2156   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2157
2158   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2159   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2160
2161   // Merge the pieces into a single i64 value.
2162  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2163 }
2164
2165 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2166   SDValue TmpOp0, TmpOp1;
2167   bool Invert = false;
2168   bool Swap = false;
2169   unsigned Opc = 0;
2170
2171   SDValue Op0 = Op.getOperand(0);
2172   SDValue Op1 = Op.getOperand(1);
2173   SDValue CC = Op.getOperand(2);
2174   EVT VT = Op.getValueType();
2175   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2176   DebugLoc dl = Op.getDebugLoc();
2177
2178   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2179     switch (SetCCOpcode) {
2180     default: llvm_unreachable("Illegal FP comparison"); break;
2181     case ISD::SETUNE:
2182     case ISD::SETNE:  Invert = true; // Fallthrough
2183     case ISD::SETOEQ:
2184     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2185     case ISD::SETOLT:
2186     case ISD::SETLT: Swap = true; // Fallthrough
2187     case ISD::SETOGT:
2188     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2189     case ISD::SETOLE:
2190     case ISD::SETLE:  Swap = true; // Fallthrough
2191     case ISD::SETOGE:
2192     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2193     case ISD::SETUGE: Swap = true; // Fallthrough
2194     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2195     case ISD::SETUGT: Swap = true; // Fallthrough
2196     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2197     case ISD::SETUEQ: Invert = true; // Fallthrough
2198     case ISD::SETONE:
2199       // Expand this to (OLT | OGT).
2200       TmpOp0 = Op0;
2201       TmpOp1 = Op1;
2202       Opc = ISD::OR;
2203       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2204       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2205       break;
2206     case ISD::SETUO: Invert = true; // Fallthrough
2207     case ISD::SETO:
2208       // Expand this to (OLT | OGE).
2209       TmpOp0 = Op0;
2210       TmpOp1 = Op1;
2211       Opc = ISD::OR;
2212       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2213       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2214       break;
2215     }
2216   } else {
2217     // Integer comparisons.
2218     switch (SetCCOpcode) {
2219     default: llvm_unreachable("Illegal integer comparison"); break;
2220     case ISD::SETNE:  Invert = true;
2221     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2222     case ISD::SETLT:  Swap = true;
2223     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2224     case ISD::SETLE:  Swap = true;
2225     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2226     case ISD::SETULT: Swap = true;
2227     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2228     case ISD::SETULE: Swap = true;
2229     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2230     }
2231
2232     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2233     if (Opc == ARMISD::VCEQ) {
2234
2235       SDValue AndOp;
2236       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2237         AndOp = Op0;
2238       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2239         AndOp = Op1;
2240
2241       // Ignore bitconvert.
2242       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2243         AndOp = AndOp.getOperand(0);
2244
2245       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2246         Opc = ARMISD::VTST;
2247         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2248         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2249         Invert = !Invert;
2250       }
2251     }
2252   }
2253
2254   if (Swap)
2255     std::swap(Op0, Op1);
2256
2257   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2258
2259   if (Invert)
2260     Result = DAG.getNOT(dl, Result, VT);
2261
2262   return Result;
2263 }
2264
2265 /// isVMOVSplat - Check if the specified splat value corresponds to an immediate
2266 /// VMOV instruction, and if so, return the constant being splatted.
2267 static SDValue isVMOVSplat(uint64_t SplatBits, uint64_t SplatUndef,
2268                            unsigned SplatBitSize, SelectionDAG &DAG) {
2269   switch (SplatBitSize) {
2270   case 8:
2271     // Any 1-byte value is OK.
2272     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2273     return DAG.getTargetConstant(SplatBits, MVT::i8);
2274
2275   case 16:
2276     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2277     if ((SplatBits & ~0xff) == 0 ||
2278         (SplatBits & ~0xff00) == 0)
2279       return DAG.getTargetConstant(SplatBits, MVT::i16);
2280     break;
2281
2282   case 32:
2283     // NEON's 32-bit VMOV supports splat values where:
2284     // * only one byte is nonzero, or
2285     // * the least significant byte is 0xff and the second byte is nonzero, or
2286     // * the least significant 2 bytes are 0xff and the third is nonzero.
2287     if ((SplatBits & ~0xff) == 0 ||
2288         (SplatBits & ~0xff00) == 0 ||
2289         (SplatBits & ~0xff0000) == 0 ||
2290         (SplatBits & ~0xff000000) == 0)
2291       return DAG.getTargetConstant(SplatBits, MVT::i32);
2292
2293     if ((SplatBits & ~0xffff) == 0 &&
2294         ((SplatBits | SplatUndef) & 0xff) == 0xff)
2295       return DAG.getTargetConstant(SplatBits | 0xff, MVT::i32);
2296
2297     if ((SplatBits & ~0xffffff) == 0 &&
2298         ((SplatBits | SplatUndef) & 0xffff) == 0xffff)
2299       return DAG.getTargetConstant(SplatBits | 0xffff, MVT::i32);
2300
2301     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2302     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2303     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2304     // and fall through here to test for a valid 64-bit splat.  But, then the
2305     // caller would also need to check and handle the change in size.
2306     break;
2307
2308   case 64: {
2309     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2310     uint64_t BitMask = 0xff;
2311     uint64_t Val = 0;
2312     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2313       if (((SplatBits | SplatUndef) & BitMask) == BitMask)
2314         Val |= BitMask;
2315       else if ((SplatBits & BitMask) != 0)
2316         return SDValue();
2317       BitMask <<= 8;
2318     }
2319     return DAG.getTargetConstant(Val, MVT::i64);
2320   }
2321
2322   default:
2323     llvm_unreachable("unexpected size for isVMOVSplat");
2324     break;
2325   }
2326
2327   return SDValue();
2328 }
2329
2330 /// getVMOVImm - If this is a build_vector of constants which can be
2331 /// formed by using a VMOV instruction of the specified element size,
2332 /// return the constant being splatted.  The ByteSize field indicates the
2333 /// number of bytes of each element [1248].
2334 SDValue ARM::getVMOVImm(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
2335   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
2336   APInt SplatBits, SplatUndef;
2337   unsigned SplatBitSize;
2338   bool HasAnyUndefs;
2339   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
2340                                       HasAnyUndefs, ByteSize * 8))
2341     return SDValue();
2342
2343   if (SplatBitSize > ByteSize * 8)
2344     return SDValue();
2345
2346   return isVMOVSplat(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
2347                      SplatBitSize, DAG);
2348 }
2349
2350 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
2351                        bool &ReverseVEXT, unsigned &Imm) {
2352   unsigned NumElts = VT.getVectorNumElements();
2353   ReverseVEXT = false;
2354   Imm = M[0];
2355
2356   // If this is a VEXT shuffle, the immediate value is the index of the first
2357   // element.  The other shuffle indices must be the successive elements after
2358   // the first one.
2359   unsigned ExpectedElt = Imm;
2360   for (unsigned i = 1; i < NumElts; ++i) {
2361     // Increment the expected index.  If it wraps around, it may still be
2362     // a VEXT but the source vectors must be swapped.
2363     ExpectedElt += 1;
2364     if (ExpectedElt == NumElts * 2) {
2365       ExpectedElt = 0;
2366       ReverseVEXT = true;
2367     }
2368
2369     if (ExpectedElt != static_cast<unsigned>(M[i]))
2370       return false;
2371   }
2372
2373   // Adjust the index value if the source operands will be swapped.
2374   if (ReverseVEXT)
2375     Imm -= NumElts;
2376
2377   return true;
2378 }
2379
2380 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
2381 /// instruction with the specified blocksize.  (The order of the elements
2382 /// within each block of the vector is reversed.)
2383 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
2384                        unsigned BlockSize) {
2385   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
2386          "Only possible block sizes for VREV are: 16, 32, 64");
2387
2388   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2389   if (EltSz == 64)
2390     return false;
2391
2392   unsigned NumElts = VT.getVectorNumElements();
2393   unsigned BlockElts = M[0] + 1;
2394
2395   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
2396     return false;
2397
2398   for (unsigned i = 0; i < NumElts; ++i) {
2399     if ((unsigned) M[i] !=
2400         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
2401       return false;
2402   }
2403
2404   return true;
2405 }
2406
2407 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
2408                        unsigned &WhichResult) {
2409   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2410   if (EltSz == 64)
2411     return false;
2412
2413   unsigned NumElts = VT.getVectorNumElements();
2414   WhichResult = (M[0] == 0 ? 0 : 1);
2415   for (unsigned i = 0; i < NumElts; i += 2) {
2416     if ((unsigned) M[i] != i + WhichResult ||
2417         (unsigned) M[i+1] != i + NumElts + WhichResult)
2418       return false;
2419   }
2420   return true;
2421 }
2422
2423 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
2424                        unsigned &WhichResult) {
2425   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2426   if (EltSz == 64)
2427     return false;
2428
2429   unsigned NumElts = VT.getVectorNumElements();
2430   WhichResult = (M[0] == 0 ? 0 : 1);
2431   for (unsigned i = 0; i != NumElts; ++i) {
2432     if ((unsigned) M[i] != 2 * i + WhichResult)
2433       return false;
2434   }
2435
2436   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
2437   if (VT.is64BitVector() && EltSz == 32)
2438     return false;
2439
2440   return true;
2441 }
2442
2443 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
2444                        unsigned &WhichResult) {
2445   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2446   if (EltSz == 64)
2447     return false;
2448
2449   unsigned NumElts = VT.getVectorNumElements();
2450   WhichResult = (M[0] == 0 ? 0 : 1);
2451   unsigned Idx = WhichResult * NumElts / 2;
2452   for (unsigned i = 0; i != NumElts; i += 2) {
2453     if ((unsigned) M[i] != Idx ||
2454         (unsigned) M[i+1] != Idx + NumElts)
2455       return false;
2456     Idx += 1;
2457   }
2458
2459   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
2460   if (VT.is64BitVector() && EltSz == 32)
2461     return false;
2462
2463   return true;
2464 }
2465
2466 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2467   // Canonicalize all-zeros and all-ones vectors.
2468   ConstantSDNode *ConstVal = cast<ConstantSDNode>(Val.getNode());
2469   if (ConstVal->isNullValue())
2470     return getZeroVector(VT, DAG, dl);
2471   if (ConstVal->isAllOnesValue())
2472     return getOnesVector(VT, DAG, dl);
2473
2474   EVT CanonicalVT;
2475   if (VT.is64BitVector()) {
2476     switch (Val.getValueType().getSizeInBits()) {
2477     case 8:  CanonicalVT = MVT::v8i8; break;
2478     case 16: CanonicalVT = MVT::v4i16; break;
2479     case 32: CanonicalVT = MVT::v2i32; break;
2480     case 64: CanonicalVT = MVT::v1i64; break;
2481     default: llvm_unreachable("unexpected splat element type"); break;
2482     }
2483   } else {
2484     assert(VT.is128BitVector() && "unknown splat vector size");
2485     switch (Val.getValueType().getSizeInBits()) {
2486     case 8:  CanonicalVT = MVT::v16i8; break;
2487     case 16: CanonicalVT = MVT::v8i16; break;
2488     case 32: CanonicalVT = MVT::v4i32; break;
2489     case 64: CanonicalVT = MVT::v2i64; break;
2490     default: llvm_unreachable("unexpected splat element type"); break;
2491     }
2492   }
2493
2494   // Build a canonical splat for this value.
2495   SmallVector<SDValue, 8> Ops;
2496   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
2497   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
2498                             Ops.size());
2499   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
2500 }
2501
2502 // If this is a case we can't handle, return null and let the default
2503 // expansion code take care of it.
2504 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
2505   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
2506   DebugLoc dl = Op.getDebugLoc();
2507   EVT VT = Op.getValueType();
2508
2509   APInt SplatBits, SplatUndef;
2510   unsigned SplatBitSize;
2511   bool HasAnyUndefs;
2512   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
2513     if (SplatBitSize <= 64) {
2514       SDValue Val = isVMOVSplat(SplatBits.getZExtValue(),
2515                                 SplatUndef.getZExtValue(), SplatBitSize, DAG);
2516       if (Val.getNode())
2517         return BuildSplat(Val, VT, DAG, dl);
2518     }
2519   }
2520
2521   // If there are only 2 elements in a 128-bit vector, insert them into an
2522   // undef vector.  This handles the common case for 128-bit vector argument
2523   // passing, where the insertions should be translated to subreg accesses
2524   // with no real instructions.
2525   if (VT.is128BitVector() && Op.getNumOperands() == 2) {
2526     SDValue Val = DAG.getUNDEF(VT);
2527     SDValue Op0 = Op.getOperand(0);
2528     SDValue Op1 = Op.getOperand(1);
2529     if (Op0.getOpcode() != ISD::UNDEF)
2530       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op0,
2531                         DAG.getIntPtrConstant(0));
2532     if (Op1.getOpcode() != ISD::UNDEF)
2533       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op1,
2534                         DAG.getIntPtrConstant(1));
2535     return Val;
2536   }
2537
2538   return SDValue();
2539 }
2540
2541 /// isShuffleMaskLegal - Targets can use this to indicate that they only
2542 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
2543 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
2544 /// are assumed to be legal.
2545 bool
2546 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
2547                                       EVT VT) const {
2548   if (VT.getVectorNumElements() == 4 &&
2549       (VT.is128BitVector() || VT.is64BitVector())) {
2550     unsigned PFIndexes[4];
2551     for (unsigned i = 0; i != 4; ++i) {
2552       if (M[i] < 0)
2553         PFIndexes[i] = 8;
2554       else
2555         PFIndexes[i] = M[i];
2556     }
2557
2558     // Compute the index in the perfect shuffle table.
2559     unsigned PFTableIndex =
2560       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2561     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2562     unsigned Cost = (PFEntry >> 30);
2563
2564     if (Cost <= 4)
2565       return true;
2566   }
2567
2568   bool ReverseVEXT;
2569   unsigned Imm, WhichResult;
2570
2571   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
2572           isVREVMask(M, VT, 64) ||
2573           isVREVMask(M, VT, 32) ||
2574           isVREVMask(M, VT, 16) ||
2575           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
2576           isVTRNMask(M, VT, WhichResult) ||
2577           isVUZPMask(M, VT, WhichResult) ||
2578           isVZIPMask(M, VT, WhichResult));
2579 }
2580
2581 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2582 /// the specified operations to build the shuffle.
2583 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
2584                                       SDValue RHS, SelectionDAG &DAG,
2585                                       DebugLoc dl) {
2586   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2587   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
2588   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2589
2590   enum {
2591     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2592     OP_VREV,
2593     OP_VDUP0,
2594     OP_VDUP1,
2595     OP_VDUP2,
2596     OP_VDUP3,
2597     OP_VEXT1,
2598     OP_VEXT2,
2599     OP_VEXT3,
2600     OP_VUZPL, // VUZP, left result
2601     OP_VUZPR, // VUZP, right result
2602     OP_VZIPL, // VZIP, left result
2603     OP_VZIPR, // VZIP, right result
2604     OP_VTRNL, // VTRN, left result
2605     OP_VTRNR  // VTRN, right result
2606   };
2607
2608   if (OpNum == OP_COPY) {
2609     if (LHSID == (1*9+2)*9+3) return LHS;
2610     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2611     return RHS;
2612   }
2613
2614   SDValue OpLHS, OpRHS;
2615   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
2616   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
2617   EVT VT = OpLHS.getValueType();
2618
2619   switch (OpNum) {
2620   default: llvm_unreachable("Unknown shuffle opcode!");
2621   case OP_VREV:
2622     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
2623   case OP_VDUP0:
2624   case OP_VDUP1:
2625   case OP_VDUP2:
2626   case OP_VDUP3:
2627     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
2628                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
2629   case OP_VEXT1:
2630   case OP_VEXT2:
2631   case OP_VEXT3:
2632     return DAG.getNode(ARMISD::VEXT, dl, VT,
2633                        OpLHS, OpRHS,
2634                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
2635   case OP_VUZPL:
2636   case OP_VUZPR:
2637     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
2638                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
2639   case OP_VZIPL:
2640   case OP_VZIPR:
2641     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
2642                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
2643   case OP_VTRNL:
2644   case OP_VTRNR:
2645     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
2646                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
2647   }
2648 }
2649
2650 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
2651   SDValue V1 = Op.getOperand(0);
2652   SDValue V2 = Op.getOperand(1);
2653   DebugLoc dl = Op.getDebugLoc();
2654   EVT VT = Op.getValueType();
2655   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
2656   SmallVector<int, 8> ShuffleMask;
2657
2658   // Convert shuffles that are directly supported on NEON to target-specific
2659   // DAG nodes, instead of keeping them as shuffles and matching them again
2660   // during code selection.  This is more efficient and avoids the possibility
2661   // of inconsistencies between legalization and selection.
2662   // FIXME: floating-point vectors should be canonicalized to integer vectors
2663   // of the same time so that they get CSEd properly.
2664   SVN->getMask(ShuffleMask);
2665
2666   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
2667     int Lane = SVN->getSplatIndex();
2668     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
2669       return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
2670     }
2671     return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
2672                        DAG.getConstant(Lane, MVT::i32));
2673   }
2674
2675   bool ReverseVEXT;
2676   unsigned Imm;
2677   if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
2678     if (ReverseVEXT)
2679       std::swap(V1, V2);
2680     return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
2681                        DAG.getConstant(Imm, MVT::i32));
2682   }
2683
2684   if (isVREVMask(ShuffleMask, VT, 64))
2685     return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
2686   if (isVREVMask(ShuffleMask, VT, 32))
2687     return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
2688   if (isVREVMask(ShuffleMask, VT, 16))
2689     return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
2690
2691   // Check for Neon shuffles that modify both input vectors in place.
2692   // If both results are used, i.e., if there are two shuffles with the same
2693   // source operands and with masks corresponding to both results of one of
2694   // these operations, DAG memoization will ensure that a single node is
2695   // used for both shuffles.
2696   unsigned WhichResult;
2697   if (isVTRNMask(ShuffleMask, VT, WhichResult))
2698     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
2699                        V1, V2).getValue(WhichResult);
2700   if (isVUZPMask(ShuffleMask, VT, WhichResult))
2701     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
2702                        V1, V2).getValue(WhichResult);
2703   if (isVZIPMask(ShuffleMask, VT, WhichResult))
2704     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
2705                        V1, V2).getValue(WhichResult);
2706
2707   // If the shuffle is not directly supported and it has 4 elements, use
2708   // the PerfectShuffle-generated table to synthesize it from other shuffles.
2709   if (VT.getVectorNumElements() == 4 &&
2710       (VT.is128BitVector() || VT.is64BitVector())) {
2711     unsigned PFIndexes[4];
2712     for (unsigned i = 0; i != 4; ++i) {
2713       if (ShuffleMask[i] < 0)
2714         PFIndexes[i] = 8;
2715       else
2716         PFIndexes[i] = ShuffleMask[i];
2717     }
2718
2719     // Compute the index in the perfect shuffle table.
2720     unsigned PFTableIndex =
2721       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2722
2723     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2724     unsigned Cost = (PFEntry >> 30);
2725
2726     if (Cost <= 4)
2727       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
2728   }
2729
2730   return SDValue();
2731 }
2732
2733 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
2734   EVT VT = Op.getValueType();
2735   DebugLoc dl = Op.getDebugLoc();
2736   SDValue Vec = Op.getOperand(0);
2737   SDValue Lane = Op.getOperand(1);
2738   assert(VT == MVT::i32 &&
2739          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
2740          "unexpected type for custom-lowering vector extract");
2741   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
2742 }
2743
2744 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
2745   // The only time a CONCAT_VECTORS operation can have legal types is when
2746   // two 64-bit vectors are concatenated to a 128-bit vector.
2747   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
2748          "unexpected CONCAT_VECTORS");
2749   DebugLoc dl = Op.getDebugLoc();
2750   SDValue Val = DAG.getUNDEF(MVT::v2f64);
2751   SDValue Op0 = Op.getOperand(0);
2752   SDValue Op1 = Op.getOperand(1);
2753   if (Op0.getOpcode() != ISD::UNDEF)
2754     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
2755                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
2756                       DAG.getIntPtrConstant(0));
2757   if (Op1.getOpcode() != ISD::UNDEF)
2758     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
2759                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
2760                       DAG.getIntPtrConstant(1));
2761   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
2762 }
2763
2764 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
2765   switch (Op.getOpcode()) {
2766   default: llvm_unreachable("Don't know how to custom lower this!");
2767   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
2768   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
2769   case ISD::GlobalAddress:
2770     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
2771       LowerGlobalAddressELF(Op, DAG);
2772   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
2773   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG, Subtarget);
2774   case ISD::BR_CC:         return LowerBR_CC(Op, DAG, Subtarget);
2775   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
2776   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
2777   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
2778   case ISD::SINT_TO_FP:
2779   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
2780   case ISD::FP_TO_SINT:
2781   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
2782   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
2783   case ISD::RETURNADDR:    break;
2784   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
2785   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
2786   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2787   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
2788   case ISD::SHL:
2789   case ISD::SRL:
2790   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
2791   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
2792   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
2793   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
2794   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
2795   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
2796   }
2797   return SDValue();
2798 }
2799
2800 /// ReplaceNodeResults - Replace the results of node with an illegal result
2801 /// type with new values built out of custom code.
2802 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
2803                                            SmallVectorImpl<SDValue>&Results,
2804                                            SelectionDAG &DAG) {
2805   switch (N->getOpcode()) {
2806   default:
2807     llvm_unreachable("Don't know how to custom expand this!");
2808     return;
2809   case ISD::BIT_CONVERT:
2810     Results.push_back(ExpandBIT_CONVERT(N, DAG));
2811     return;
2812   case ISD::SRL:
2813   case ISD::SRA: {
2814     SDValue Res = LowerShift(N, DAG, Subtarget);
2815     if (Res.getNode())
2816       Results.push_back(Res);
2817     return;
2818   }
2819   }
2820 }
2821
2822 //===----------------------------------------------------------------------===//
2823 //                           ARM Scheduler Hooks
2824 //===----------------------------------------------------------------------===//
2825
2826 MachineBasicBlock *
2827 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
2828                                                MachineBasicBlock *BB,
2829                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
2830   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2831   DebugLoc dl = MI->getDebugLoc();
2832   switch (MI->getOpcode()) {
2833   default:
2834     llvm_unreachable("Unexpected instr type to insert");
2835   case ARM::tMOVCCr_pseudo: {
2836     // To "insert" a SELECT_CC instruction, we actually have to insert the
2837     // diamond control-flow pattern.  The incoming instruction knows the
2838     // destination vreg to set, the condition code register to branch on, the
2839     // true/false values to select between, and a branch opcode to use.
2840     const BasicBlock *LLVM_BB = BB->getBasicBlock();
2841     MachineFunction::iterator It = BB;
2842     ++It;
2843
2844     //  thisMBB:
2845     //  ...
2846     //   TrueVal = ...
2847     //   cmpTY ccX, r1, r2
2848     //   bCC copy1MBB
2849     //   fallthrough --> copy0MBB
2850     MachineBasicBlock *thisMBB  = BB;
2851     MachineFunction *F = BB->getParent();
2852     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
2853     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
2854     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
2855       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
2856     F->insert(It, copy0MBB);
2857     F->insert(It, sinkMBB);
2858     // Update machine-CFG edges by first adding all successors of the current
2859     // block to the new block which will contain the Phi node for the select.
2860     // Also inform sdisel of the edge changes.
2861     for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
2862            E = BB->succ_end(); I != E; ++I) {
2863       EM->insert(std::make_pair(*I, sinkMBB));
2864       sinkMBB->addSuccessor(*I);
2865     }
2866     // Next, remove all successors of the current block, and add the true
2867     // and fallthrough blocks as its successors.
2868     while (!BB->succ_empty())
2869       BB->removeSuccessor(BB->succ_begin());
2870     BB->addSuccessor(copy0MBB);
2871     BB->addSuccessor(sinkMBB);
2872
2873     //  copy0MBB:
2874     //   %FalseValue = ...
2875     //   # fallthrough to sinkMBB
2876     BB = copy0MBB;
2877
2878     // Update machine-CFG edges
2879     BB->addSuccessor(sinkMBB);
2880
2881     //  sinkMBB:
2882     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
2883     //  ...
2884     BB = sinkMBB;
2885     BuildMI(BB, dl, TII->get(ARM::PHI), MI->getOperand(0).getReg())
2886       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
2887       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
2888
2889     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
2890     return BB;
2891   }
2892
2893   case ARM::tANDsp:
2894   case ARM::tADDspr_:
2895   case ARM::tSUBspi_:
2896   case ARM::t2SUBrSPi_:
2897   case ARM::t2SUBrSPi12_:
2898   case ARM::t2SUBrSPs_: {
2899     MachineFunction *MF = BB->getParent();
2900     unsigned DstReg = MI->getOperand(0).getReg();
2901     unsigned SrcReg = MI->getOperand(1).getReg();
2902     bool DstIsDead = MI->getOperand(0).isDead();
2903     bool SrcIsKill = MI->getOperand(1).isKill();
2904
2905     if (SrcReg != ARM::SP) {
2906       // Copy the source to SP from virtual register.
2907       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
2908       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
2909         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
2910       BuildMI(BB, dl, TII->get(CopyOpc), ARM::SP)
2911         .addReg(SrcReg, getKillRegState(SrcIsKill));
2912     }
2913
2914     unsigned OpOpc = 0;
2915     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
2916     switch (MI->getOpcode()) {
2917     default:
2918       llvm_unreachable("Unexpected pseudo instruction!");
2919     case ARM::tANDsp:
2920       OpOpc = ARM::tAND;
2921       NeedPred = true;
2922       break;
2923     case ARM::tADDspr_:
2924       OpOpc = ARM::tADDspr;
2925       break;
2926     case ARM::tSUBspi_:
2927       OpOpc = ARM::tSUBspi;
2928       break;
2929     case ARM::t2SUBrSPi_:
2930       OpOpc = ARM::t2SUBrSPi;
2931       NeedPred = true; NeedCC = true;
2932       break;
2933     case ARM::t2SUBrSPi12_:
2934       OpOpc = ARM::t2SUBrSPi12;
2935       NeedPred = true;
2936       break;
2937     case ARM::t2SUBrSPs_:
2938       OpOpc = ARM::t2SUBrSPs;
2939       NeedPred = true; NeedCC = true; NeedOp3 = true;
2940       break;
2941     }
2942     MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(OpOpc), ARM::SP);
2943     if (OpOpc == ARM::tAND)
2944       AddDefaultT1CC(MIB);
2945     MIB.addReg(ARM::SP);
2946     MIB.addOperand(MI->getOperand(2));
2947     if (NeedOp3)
2948       MIB.addOperand(MI->getOperand(3));
2949     if (NeedPred)
2950       AddDefaultPred(MIB);
2951     if (NeedCC)
2952       AddDefaultCC(MIB);
2953
2954     // Copy the result from SP to virtual register.
2955     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
2956     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
2957       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
2958     BuildMI(BB, dl, TII->get(CopyOpc))
2959       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
2960       .addReg(ARM::SP);
2961     MF->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
2962     return BB;
2963   }
2964   }
2965 }
2966
2967 //===----------------------------------------------------------------------===//
2968 //                           ARM Optimization Hooks
2969 //===----------------------------------------------------------------------===//
2970
2971 static
2972 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
2973                             TargetLowering::DAGCombinerInfo &DCI) {
2974   SelectionDAG &DAG = DCI.DAG;
2975   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2976   EVT VT = N->getValueType(0);
2977   unsigned Opc = N->getOpcode();
2978   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
2979   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
2980   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
2981   ISD::CondCode CC = ISD::SETCC_INVALID;
2982
2983   if (isSlctCC) {
2984     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
2985   } else {
2986     SDValue CCOp = Slct.getOperand(0);
2987     if (CCOp.getOpcode() == ISD::SETCC)
2988       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
2989   }
2990
2991   bool DoXform = false;
2992   bool InvCC = false;
2993   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
2994           "Bad input!");
2995
2996   if (LHS.getOpcode() == ISD::Constant &&
2997       cast<ConstantSDNode>(LHS)->isNullValue()) {
2998     DoXform = true;
2999   } else if (CC != ISD::SETCC_INVALID &&
3000              RHS.getOpcode() == ISD::Constant &&
3001              cast<ConstantSDNode>(RHS)->isNullValue()) {
3002     std::swap(LHS, RHS);
3003     SDValue Op0 = Slct.getOperand(0);
3004     EVT OpVT = isSlctCC ? Op0.getValueType() :
3005                           Op0.getOperand(0).getValueType();
3006     bool isInt = OpVT.isInteger();
3007     CC = ISD::getSetCCInverse(CC, isInt);
3008
3009     if (!TLI.isCondCodeLegal(CC, OpVT))
3010       return SDValue();         // Inverse operator isn't legal.
3011
3012     DoXform = true;
3013     InvCC = true;
3014   }
3015
3016   if (DoXform) {
3017     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
3018     if (isSlctCC)
3019       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
3020                              Slct.getOperand(0), Slct.getOperand(1), CC);
3021     SDValue CCOp = Slct.getOperand(0);
3022     if (InvCC)
3023       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
3024                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
3025     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
3026                        CCOp, OtherOp, Result);
3027   }
3028   return SDValue();
3029 }
3030
3031 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
3032 static SDValue PerformADDCombine(SDNode *N,
3033                                  TargetLowering::DAGCombinerInfo &DCI) {
3034   // added by evan in r37685 with no testcase.
3035   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
3036
3037   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
3038   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
3039     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
3040     if (Result.getNode()) return Result;
3041   }
3042   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
3043     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
3044     if (Result.getNode()) return Result;
3045   }
3046
3047   return SDValue();
3048 }
3049
3050 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
3051 static SDValue PerformSUBCombine(SDNode *N,
3052                                  TargetLowering::DAGCombinerInfo &DCI) {
3053   // added by evan in r37685 with no testcase.
3054   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
3055
3056   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
3057   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
3058     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
3059     if (Result.getNode()) return Result;
3060   }
3061
3062   return SDValue();
3063 }
3064
3065 /// PerformFMRRDCombine - Target-specific dag combine xforms for ARMISD::FMRRD.
3066 static SDValue PerformFMRRDCombine(SDNode *N,
3067                                    TargetLowering::DAGCombinerInfo &DCI) {
3068   // fmrrd(fmdrr x, y) -> x,y
3069   SDValue InDouble = N->getOperand(0);
3070   if (InDouble.getOpcode() == ARMISD::FMDRR)
3071     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
3072   return SDValue();
3073 }
3074
3075 /// getVShiftImm - Check if this is a valid build_vector for the immediate
3076 /// operand of a vector shift operation, where all the elements of the
3077 /// build_vector must have the same constant integer value.
3078 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
3079   // Ignore bit_converts.
3080   while (Op.getOpcode() == ISD::BIT_CONVERT)
3081     Op = Op.getOperand(0);
3082   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3083   APInt SplatBits, SplatUndef;
3084   unsigned SplatBitSize;
3085   bool HasAnyUndefs;
3086   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
3087                                       HasAnyUndefs, ElementBits) ||
3088       SplatBitSize > ElementBits)
3089     return false;
3090   Cnt = SplatBits.getSExtValue();
3091   return true;
3092 }
3093
3094 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
3095 /// operand of a vector shift left operation.  That value must be in the range:
3096 ///   0 <= Value < ElementBits for a left shift; or
3097 ///   0 <= Value <= ElementBits for a long left shift.
3098 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
3099   assert(VT.isVector() && "vector shift count is not a vector type");
3100   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
3101   if (! getVShiftImm(Op, ElementBits, Cnt))
3102     return false;
3103   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
3104 }
3105
3106 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
3107 /// operand of a vector shift right operation.  For a shift opcode, the value
3108 /// is positive, but for an intrinsic the value count must be negative. The
3109 /// absolute value must be in the range:
3110 ///   1 <= |Value| <= ElementBits for a right shift; or
3111 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
3112 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
3113                          int64_t &Cnt) {
3114   assert(VT.isVector() && "vector shift count is not a vector type");
3115   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
3116   if (! getVShiftImm(Op, ElementBits, Cnt))
3117     return false;
3118   if (isIntrinsic)
3119     Cnt = -Cnt;
3120   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
3121 }
3122
3123 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
3124 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
3125   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
3126   switch (IntNo) {
3127   default:
3128     // Don't do anything for most intrinsics.
3129     break;
3130
3131   // Vector shifts: check for immediate versions and lower them.
3132   // Note: This is done during DAG combining instead of DAG legalizing because
3133   // the build_vectors for 64-bit vector element shift counts are generally
3134   // not legal, and it is hard to see their values after they get legalized to
3135   // loads from a constant pool.
3136   case Intrinsic::arm_neon_vshifts:
3137   case Intrinsic::arm_neon_vshiftu:
3138   case Intrinsic::arm_neon_vshiftls:
3139   case Intrinsic::arm_neon_vshiftlu:
3140   case Intrinsic::arm_neon_vshiftn:
3141   case Intrinsic::arm_neon_vrshifts:
3142   case Intrinsic::arm_neon_vrshiftu:
3143   case Intrinsic::arm_neon_vrshiftn:
3144   case Intrinsic::arm_neon_vqshifts:
3145   case Intrinsic::arm_neon_vqshiftu:
3146   case Intrinsic::arm_neon_vqshiftsu:
3147   case Intrinsic::arm_neon_vqshiftns:
3148   case Intrinsic::arm_neon_vqshiftnu:
3149   case Intrinsic::arm_neon_vqshiftnsu:
3150   case Intrinsic::arm_neon_vqrshiftns:
3151   case Intrinsic::arm_neon_vqrshiftnu:
3152   case Intrinsic::arm_neon_vqrshiftnsu: {
3153     EVT VT = N->getOperand(1).getValueType();
3154     int64_t Cnt;
3155     unsigned VShiftOpc = 0;
3156
3157     switch (IntNo) {
3158     case Intrinsic::arm_neon_vshifts:
3159     case Intrinsic::arm_neon_vshiftu:
3160       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
3161         VShiftOpc = ARMISD::VSHL;
3162         break;
3163       }
3164       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
3165         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
3166                      ARMISD::VSHRs : ARMISD::VSHRu);
3167         break;
3168       }
3169       return SDValue();
3170
3171     case Intrinsic::arm_neon_vshiftls:
3172     case Intrinsic::arm_neon_vshiftlu:
3173       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
3174         break;
3175       llvm_unreachable("invalid shift count for vshll intrinsic");
3176
3177     case Intrinsic::arm_neon_vrshifts:
3178     case Intrinsic::arm_neon_vrshiftu:
3179       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
3180         break;
3181       return SDValue();
3182
3183     case Intrinsic::arm_neon_vqshifts:
3184     case Intrinsic::arm_neon_vqshiftu:
3185       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
3186         break;
3187       return SDValue();
3188
3189     case Intrinsic::arm_neon_vqshiftsu:
3190       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
3191         break;
3192       llvm_unreachable("invalid shift count for vqshlu intrinsic");
3193
3194     case Intrinsic::arm_neon_vshiftn:
3195     case Intrinsic::arm_neon_vrshiftn:
3196     case Intrinsic::arm_neon_vqshiftns:
3197     case Intrinsic::arm_neon_vqshiftnu:
3198     case Intrinsic::arm_neon_vqshiftnsu:
3199     case Intrinsic::arm_neon_vqrshiftns:
3200     case Intrinsic::arm_neon_vqrshiftnu:
3201     case Intrinsic::arm_neon_vqrshiftnsu:
3202       // Narrowing shifts require an immediate right shift.
3203       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
3204         break;
3205       llvm_unreachable("invalid shift count for narrowing vector shift intrinsic");
3206
3207     default:
3208       llvm_unreachable("unhandled vector shift");
3209     }
3210
3211     switch (IntNo) {
3212     case Intrinsic::arm_neon_vshifts:
3213     case Intrinsic::arm_neon_vshiftu:
3214       // Opcode already set above.
3215       break;
3216     case Intrinsic::arm_neon_vshiftls:
3217     case Intrinsic::arm_neon_vshiftlu:
3218       if (Cnt == VT.getVectorElementType().getSizeInBits())
3219         VShiftOpc = ARMISD::VSHLLi;
3220       else
3221         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
3222                      ARMISD::VSHLLs : ARMISD::VSHLLu);
3223       break;
3224     case Intrinsic::arm_neon_vshiftn:
3225       VShiftOpc = ARMISD::VSHRN; break;
3226     case Intrinsic::arm_neon_vrshifts:
3227       VShiftOpc = ARMISD::VRSHRs; break;
3228     case Intrinsic::arm_neon_vrshiftu:
3229       VShiftOpc = ARMISD::VRSHRu; break;
3230     case Intrinsic::arm_neon_vrshiftn:
3231       VShiftOpc = ARMISD::VRSHRN; break;
3232     case Intrinsic::arm_neon_vqshifts:
3233       VShiftOpc = ARMISD::VQSHLs; break;
3234     case Intrinsic::arm_neon_vqshiftu:
3235       VShiftOpc = ARMISD::VQSHLu; break;
3236     case Intrinsic::arm_neon_vqshiftsu:
3237       VShiftOpc = ARMISD::VQSHLsu; break;
3238     case Intrinsic::arm_neon_vqshiftns:
3239       VShiftOpc = ARMISD::VQSHRNs; break;
3240     case Intrinsic::arm_neon_vqshiftnu:
3241       VShiftOpc = ARMISD::VQSHRNu; break;
3242     case Intrinsic::arm_neon_vqshiftnsu:
3243       VShiftOpc = ARMISD::VQSHRNsu; break;
3244     case Intrinsic::arm_neon_vqrshiftns:
3245       VShiftOpc = ARMISD::VQRSHRNs; break;
3246     case Intrinsic::arm_neon_vqrshiftnu:
3247       VShiftOpc = ARMISD::VQRSHRNu; break;
3248     case Intrinsic::arm_neon_vqrshiftnsu:
3249       VShiftOpc = ARMISD::VQRSHRNsu; break;
3250     }
3251
3252     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
3253                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
3254   }
3255
3256   case Intrinsic::arm_neon_vshiftins: {
3257     EVT VT = N->getOperand(1).getValueType();
3258     int64_t Cnt;
3259     unsigned VShiftOpc = 0;
3260
3261     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
3262       VShiftOpc = ARMISD::VSLI;
3263     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
3264       VShiftOpc = ARMISD::VSRI;
3265     else {
3266       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
3267     }
3268
3269     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
3270                        N->getOperand(1), N->getOperand(2),
3271                        DAG.getConstant(Cnt, MVT::i32));
3272   }
3273
3274   case Intrinsic::arm_neon_vqrshifts:
3275   case Intrinsic::arm_neon_vqrshiftu:
3276     // No immediate versions of these to check for.
3277     break;
3278   }
3279
3280   return SDValue();
3281 }
3282
3283 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
3284 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
3285 /// combining instead of DAG legalizing because the build_vectors for 64-bit
3286 /// vector element shift counts are generally not legal, and it is hard to see
3287 /// their values after they get legalized to loads from a constant pool.
3288 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
3289                                    const ARMSubtarget *ST) {
3290   EVT VT = N->getValueType(0);
3291
3292   // Nothing to be done for scalar shifts.
3293   if (! VT.isVector())
3294     return SDValue();
3295
3296   assert(ST->hasNEON() && "unexpected vector shift");
3297   int64_t Cnt;
3298
3299   switch (N->getOpcode()) {
3300   default: llvm_unreachable("unexpected shift opcode");
3301
3302   case ISD::SHL:
3303     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
3304       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
3305                          DAG.getConstant(Cnt, MVT::i32));
3306     break;
3307
3308   case ISD::SRA:
3309   case ISD::SRL:
3310     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
3311       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
3312                             ARMISD::VSHRs : ARMISD::VSHRu);
3313       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
3314                          DAG.getConstant(Cnt, MVT::i32));
3315     }
3316   }
3317   return SDValue();
3318 }
3319
3320 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
3321 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
3322 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
3323                                     const ARMSubtarget *ST) {
3324   SDValue N0 = N->getOperand(0);
3325
3326   // Check for sign- and zero-extensions of vector extract operations of 8-
3327   // and 16-bit vector elements.  NEON supports these directly.  They are
3328   // handled during DAG combining because type legalization will promote them
3329   // to 32-bit types and it is messy to recognize the operations after that.
3330   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
3331     SDValue Vec = N0.getOperand(0);
3332     SDValue Lane = N0.getOperand(1);
3333     EVT VT = N->getValueType(0);
3334     EVT EltVT = N0.getValueType();
3335     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3336
3337     if (VT == MVT::i32 &&
3338         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
3339         TLI.isTypeLegal(Vec.getValueType())) {
3340
3341       unsigned Opc = 0;
3342       switch (N->getOpcode()) {
3343       default: llvm_unreachable("unexpected opcode");
3344       case ISD::SIGN_EXTEND:
3345         Opc = ARMISD::VGETLANEs;
3346         break;
3347       case ISD::ZERO_EXTEND:
3348       case ISD::ANY_EXTEND:
3349         Opc = ARMISD::VGETLANEu;
3350         break;
3351       }
3352       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
3353     }
3354   }
3355
3356   return SDValue();
3357 }
3358
3359 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
3360                                              DAGCombinerInfo &DCI) const {
3361   switch (N->getOpcode()) {
3362   default: break;
3363   case ISD::ADD:      return PerformADDCombine(N, DCI);
3364   case ISD::SUB:      return PerformSUBCombine(N, DCI);
3365   case ARMISD::FMRRD: return PerformFMRRDCombine(N, DCI);
3366   case ISD::INTRINSIC_WO_CHAIN:
3367     return PerformIntrinsicCombine(N, DCI.DAG);
3368   case ISD::SHL:
3369   case ISD::SRA:
3370   case ISD::SRL:
3371     return PerformShiftCombine(N, DCI.DAG, Subtarget);
3372   case ISD::SIGN_EXTEND:
3373   case ISD::ZERO_EXTEND:
3374   case ISD::ANY_EXTEND:
3375     return PerformExtendCombine(N, DCI.DAG, Subtarget);
3376   }
3377   return SDValue();
3378 }
3379
3380 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
3381   if (!Subtarget->hasV6Ops())
3382     // Pre-v6 does not support unaligned mem access.
3383     return false;
3384   else if (!Subtarget->hasV6Ops()) {
3385     // v6 may or may not support unaligned mem access.
3386     if (!Subtarget->isTargetDarwin())
3387       return false;
3388   }
3389
3390   switch (VT.getSimpleVT().SimpleTy) {
3391   default:
3392     return false;
3393   case MVT::i8:
3394   case MVT::i16:
3395   case MVT::i32:
3396     return true;
3397   // FIXME: VLD1 etc with standard alignment is legal.
3398   }
3399 }
3400
3401 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
3402   if (V < 0)
3403     return false;
3404
3405   unsigned Scale = 1;
3406   switch (VT.getSimpleVT().SimpleTy) {
3407   default: return false;
3408   case MVT::i1:
3409   case MVT::i8:
3410     // Scale == 1;
3411     break;
3412   case MVT::i16:
3413     // Scale == 2;
3414     Scale = 2;
3415     break;
3416   case MVT::i32:
3417     // Scale == 4;
3418     Scale = 4;
3419     break;
3420   }
3421
3422   if ((V & (Scale - 1)) != 0)
3423     return false;
3424   V /= Scale;
3425   return V == (V & ((1LL << 5) - 1));
3426 }
3427
3428 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
3429                                       const ARMSubtarget *Subtarget) {
3430   bool isNeg = false;
3431   if (V < 0) {
3432     isNeg = true;
3433     V = - V;
3434   }
3435
3436   switch (VT.getSimpleVT().SimpleTy) {
3437   default: return false;
3438   case MVT::i1:
3439   case MVT::i8:
3440   case MVT::i16:
3441   case MVT::i32:
3442     // + imm12 or - imm8
3443     if (isNeg)
3444       return V == (V & ((1LL << 8) - 1));
3445     return V == (V & ((1LL << 12) - 1));
3446   case MVT::f32:
3447   case MVT::f64:
3448     // Same as ARM mode. FIXME: NEON?
3449     if (!Subtarget->hasVFP2())
3450       return false;
3451     if ((V & 3) != 0)
3452       return false;
3453     V >>= 2;
3454     return V == (V & ((1LL << 8) - 1));
3455   }
3456 }
3457
3458 /// isLegalAddressImmediate - Return true if the integer value can be used
3459 /// as the offset of the target addressing mode for load / store of the
3460 /// given type.
3461 static bool isLegalAddressImmediate(int64_t V, EVT VT,
3462                                     const ARMSubtarget *Subtarget) {
3463   if (V == 0)
3464     return true;
3465
3466   if (!VT.isSimple())
3467     return false;
3468
3469   if (Subtarget->isThumb1Only())
3470     return isLegalT1AddressImmediate(V, VT);
3471   else if (Subtarget->isThumb2())
3472     return isLegalT2AddressImmediate(V, VT, Subtarget);
3473
3474   // ARM mode.
3475   if (V < 0)
3476     V = - V;
3477   switch (VT.getSimpleVT().SimpleTy) {
3478   default: return false;
3479   case MVT::i1:
3480   case MVT::i8:
3481   case MVT::i32:
3482     // +- imm12
3483     return V == (V & ((1LL << 12) - 1));
3484   case MVT::i16:
3485     // +- imm8
3486     return V == (V & ((1LL << 8) - 1));
3487   case MVT::f32:
3488   case MVT::f64:
3489     if (!Subtarget->hasVFP2()) // FIXME: NEON?
3490       return false;
3491     if ((V & 3) != 0)
3492       return false;
3493     V >>= 2;
3494     return V == (V & ((1LL << 8) - 1));
3495   }
3496 }
3497
3498 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
3499                                                       EVT VT) const {
3500   int Scale = AM.Scale;
3501   if (Scale < 0)
3502     return false;
3503
3504   switch (VT.getSimpleVT().SimpleTy) {
3505   default: return false;
3506   case MVT::i1:
3507   case MVT::i8:
3508   case MVT::i16:
3509   case MVT::i32:
3510     if (Scale == 1)
3511       return true;
3512     // r + r << imm
3513     Scale = Scale & ~1;
3514     return Scale == 2 || Scale == 4 || Scale == 8;
3515   case MVT::i64:
3516     // r + r
3517     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
3518       return true;
3519     return false;
3520   case MVT::isVoid:
3521     // Note, we allow "void" uses (basically, uses that aren't loads or
3522     // stores), because arm allows folding a scale into many arithmetic
3523     // operations.  This should be made more precise and revisited later.
3524
3525     // Allow r << imm, but the imm has to be a multiple of two.
3526     if (Scale & 1) return false;
3527     return isPowerOf2_32(Scale);
3528   }
3529 }
3530
3531 /// isLegalAddressingMode - Return true if the addressing mode represented
3532 /// by AM is legal for this target, for a load/store of the specified type.
3533 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3534                                               const Type *Ty) const {
3535   EVT VT = getValueType(Ty, true);
3536   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
3537     return false;
3538
3539   // Can never fold addr of global into load/store.
3540   if (AM.BaseGV)
3541     return false;
3542
3543   switch (AM.Scale) {
3544   case 0:  // no scale reg, must be "r+i" or "r", or "i".
3545     break;
3546   case 1:
3547     if (Subtarget->isThumb1Only())
3548       return false;
3549     // FALL THROUGH.
3550   default:
3551     // ARM doesn't support any R+R*scale+imm addr modes.
3552     if (AM.BaseOffs)
3553       return false;
3554
3555     if (!VT.isSimple())
3556       return false;
3557
3558     if (Subtarget->isThumb2())
3559       return isLegalT2ScaledAddressingMode(AM, VT);
3560
3561     int Scale = AM.Scale;
3562     switch (VT.getSimpleVT().SimpleTy) {
3563     default: return false;
3564     case MVT::i1:
3565     case MVT::i8:
3566     case MVT::i32:
3567       if (Scale < 0) Scale = -Scale;
3568       if (Scale == 1)
3569         return true;
3570       // r + r << imm
3571       return isPowerOf2_32(Scale & ~1);
3572     case MVT::i16:
3573     case MVT::i64:
3574       // r + r
3575       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
3576         return true;
3577       return false;
3578
3579     case MVT::isVoid:
3580       // Note, we allow "void" uses (basically, uses that aren't loads or
3581       // stores), because arm allows folding a scale into many arithmetic
3582       // operations.  This should be made more precise and revisited later.
3583
3584       // Allow r << imm, but the imm has to be a multiple of two.
3585       if (Scale & 1) return false;
3586       return isPowerOf2_32(Scale);
3587     }
3588     break;
3589   }
3590   return true;
3591 }
3592
3593 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
3594                                       bool isSEXTLoad, SDValue &Base,
3595                                       SDValue &Offset, bool &isInc,
3596                                       SelectionDAG &DAG) {
3597   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3598     return false;
3599
3600   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
3601     // AddressingMode 3
3602     Base = Ptr->getOperand(0);
3603     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3604       int RHSC = (int)RHS->getZExtValue();
3605       if (RHSC < 0 && RHSC > -256) {
3606         assert(Ptr->getOpcode() == ISD::ADD);
3607         isInc = false;
3608         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3609         return true;
3610       }
3611     }
3612     isInc = (Ptr->getOpcode() == ISD::ADD);
3613     Offset = Ptr->getOperand(1);
3614     return true;
3615   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
3616     // AddressingMode 2
3617     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3618       int RHSC = (int)RHS->getZExtValue();
3619       if (RHSC < 0 && RHSC > -0x1000) {
3620         assert(Ptr->getOpcode() == ISD::ADD);
3621         isInc = false;
3622         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3623         Base = Ptr->getOperand(0);
3624         return true;
3625       }
3626     }
3627
3628     if (Ptr->getOpcode() == ISD::ADD) {
3629       isInc = true;
3630       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
3631       if (ShOpcVal != ARM_AM::no_shift) {
3632         Base = Ptr->getOperand(1);
3633         Offset = Ptr->getOperand(0);
3634       } else {
3635         Base = Ptr->getOperand(0);
3636         Offset = Ptr->getOperand(1);
3637       }
3638       return true;
3639     }
3640
3641     isInc = (Ptr->getOpcode() == ISD::ADD);
3642     Base = Ptr->getOperand(0);
3643     Offset = Ptr->getOperand(1);
3644     return true;
3645   }
3646
3647   // FIXME: Use FLDM / FSTM to emulate indexed FP load / store.
3648   return false;
3649 }
3650
3651 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
3652                                      bool isSEXTLoad, SDValue &Base,
3653                                      SDValue &Offset, bool &isInc,
3654                                      SelectionDAG &DAG) {
3655   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3656     return false;
3657
3658   Base = Ptr->getOperand(0);
3659   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3660     int RHSC = (int)RHS->getZExtValue();
3661     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
3662       assert(Ptr->getOpcode() == ISD::ADD);
3663       isInc = false;
3664       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3665       return true;
3666     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
3667       isInc = Ptr->getOpcode() == ISD::ADD;
3668       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
3669       return true;
3670     }
3671   }
3672
3673   return false;
3674 }
3675
3676 /// getPreIndexedAddressParts - returns true by value, base pointer and
3677 /// offset pointer and addressing mode by reference if the node's address
3678 /// can be legally represented as pre-indexed load / store address.
3679 bool
3680 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
3681                                              SDValue &Offset,
3682                                              ISD::MemIndexedMode &AM,
3683                                              SelectionDAG &DAG) const {
3684   if (Subtarget->isThumb1Only())
3685     return false;
3686
3687   EVT VT;
3688   SDValue Ptr;
3689   bool isSEXTLoad = false;
3690   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3691     Ptr = LD->getBasePtr();
3692     VT  = LD->getMemoryVT();
3693     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3694   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3695     Ptr = ST->getBasePtr();
3696     VT  = ST->getMemoryVT();
3697   } else
3698     return false;
3699
3700   bool isInc;
3701   bool isLegal = false;
3702   if (Subtarget->isThumb2())
3703     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3704                                        Offset, isInc, DAG);
3705   else
3706     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3707                                         Offset, isInc, DAG);
3708   if (!isLegal)
3709     return false;
3710
3711   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
3712   return true;
3713 }
3714
3715 /// getPostIndexedAddressParts - returns true by value, base pointer and
3716 /// offset pointer and addressing mode by reference if this node can be
3717 /// combined with a load / store to form a post-indexed load / store.
3718 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
3719                                                    SDValue &Base,
3720                                                    SDValue &Offset,
3721                                                    ISD::MemIndexedMode &AM,
3722                                                    SelectionDAG &DAG) const {
3723   if (Subtarget->isThumb1Only())
3724     return false;
3725
3726   EVT VT;
3727   SDValue Ptr;
3728   bool isSEXTLoad = false;
3729   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3730     VT  = LD->getMemoryVT();
3731     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3732   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3733     VT  = ST->getMemoryVT();
3734   } else
3735     return false;
3736
3737   bool isInc;
3738   bool isLegal = false;
3739   if (Subtarget->isThumb2())
3740     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3741                                         isInc, DAG);
3742   else
3743     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3744                                         isInc, DAG);
3745   if (!isLegal)
3746     return false;
3747
3748   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
3749   return true;
3750 }
3751
3752 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
3753                                                        const APInt &Mask,
3754                                                        APInt &KnownZero,
3755                                                        APInt &KnownOne,
3756                                                        const SelectionDAG &DAG,
3757                                                        unsigned Depth) const {
3758   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3759   switch (Op.getOpcode()) {
3760   default: break;
3761   case ARMISD::CMOV: {
3762     // Bits are known zero/one if known on the LHS and RHS.
3763     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
3764     if (KnownZero == 0 && KnownOne == 0) return;
3765
3766     APInt KnownZeroRHS, KnownOneRHS;
3767     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
3768                           KnownZeroRHS, KnownOneRHS, Depth+1);
3769     KnownZero &= KnownZeroRHS;
3770     KnownOne  &= KnownOneRHS;
3771     return;
3772   }
3773   }
3774 }
3775
3776 //===----------------------------------------------------------------------===//
3777 //                           ARM Inline Assembly Support
3778 //===----------------------------------------------------------------------===//
3779
3780 /// getConstraintType - Given a constraint letter, return the type of
3781 /// constraint it is for this target.
3782 ARMTargetLowering::ConstraintType
3783 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
3784   if (Constraint.size() == 1) {
3785     switch (Constraint[0]) {
3786     default:  break;
3787     case 'l': return C_RegisterClass;
3788     case 'w': return C_RegisterClass;
3789     }
3790   }
3791   return TargetLowering::getConstraintType(Constraint);
3792 }
3793
3794 std::pair<unsigned, const TargetRegisterClass*>
3795 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3796                                                 EVT VT) const {
3797   if (Constraint.size() == 1) {
3798     // GCC RS6000 Constraint Letters
3799     switch (Constraint[0]) {
3800     case 'l':
3801       if (Subtarget->isThumb1Only())
3802         return std::make_pair(0U, ARM::tGPRRegisterClass);
3803       else
3804         return std::make_pair(0U, ARM::GPRRegisterClass);
3805     case 'r':
3806       return std::make_pair(0U, ARM::GPRRegisterClass);
3807     case 'w':
3808       if (VT == MVT::f32)
3809         return std::make_pair(0U, ARM::SPRRegisterClass);
3810       if (VT == MVT::f64)
3811         return std::make_pair(0U, ARM::DPRRegisterClass);
3812       break;
3813     }
3814   }
3815   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3816 }
3817
3818 std::vector<unsigned> ARMTargetLowering::
3819 getRegClassForInlineAsmConstraint(const std::string &Constraint,
3820                                   EVT VT) const {
3821   if (Constraint.size() != 1)
3822     return std::vector<unsigned>();
3823
3824   switch (Constraint[0]) {      // GCC ARM Constraint Letters
3825   default: break;
3826   case 'l':
3827     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3828                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3829                                  0);
3830   case 'r':
3831     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3832                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3833                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
3834                                  ARM::R12, ARM::LR, 0);
3835   case 'w':
3836     if (VT == MVT::f32)
3837       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
3838                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
3839                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
3840                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
3841                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
3842                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
3843                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
3844                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
3845     if (VT == MVT::f64)
3846       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
3847                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
3848                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
3849                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
3850       break;
3851   }
3852
3853   return std::vector<unsigned>();
3854 }
3855
3856 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3857 /// vector.  If it is invalid, don't add anything to Ops.
3858 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
3859                                                      char Constraint,
3860                                                      bool hasMemory,
3861                                                      std::vector<SDValue>&Ops,
3862                                                      SelectionDAG &DAG) const {
3863   SDValue Result(0, 0);
3864
3865   switch (Constraint) {
3866   default: break;
3867   case 'I': case 'J': case 'K': case 'L':
3868   case 'M': case 'N': case 'O':
3869     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3870     if (!C)
3871       return;
3872
3873     int64_t CVal64 = C->getSExtValue();
3874     int CVal = (int) CVal64;
3875     // None of these constraints allow values larger than 32 bits.  Check
3876     // that the value fits in an int.
3877     if (CVal != CVal64)
3878       return;
3879
3880     switch (Constraint) {
3881       case 'I':
3882         if (Subtarget->isThumb1Only()) {
3883           // This must be a constant between 0 and 255, for ADD
3884           // immediates.
3885           if (CVal >= 0 && CVal <= 255)
3886             break;
3887         } else if (Subtarget->isThumb2()) {
3888           // A constant that can be used as an immediate value in a
3889           // data-processing instruction.
3890           if (ARM_AM::getT2SOImmVal(CVal) != -1)
3891             break;
3892         } else {
3893           // A constant that can be used as an immediate value in a
3894           // data-processing instruction.
3895           if (ARM_AM::getSOImmVal(CVal) != -1)
3896             break;
3897         }
3898         return;
3899
3900       case 'J':
3901         if (Subtarget->isThumb()) {  // FIXME thumb2
3902           // This must be a constant between -255 and -1, for negated ADD
3903           // immediates. This can be used in GCC with an "n" modifier that
3904           // prints the negated value, for use with SUB instructions. It is
3905           // not useful otherwise but is implemented for compatibility.
3906           if (CVal >= -255 && CVal <= -1)
3907             break;
3908         } else {
3909           // This must be a constant between -4095 and 4095. It is not clear
3910           // what this constraint is intended for. Implemented for
3911           // compatibility with GCC.
3912           if (CVal >= -4095 && CVal <= 4095)
3913             break;
3914         }
3915         return;
3916
3917       case 'K':
3918         if (Subtarget->isThumb1Only()) {
3919           // A 32-bit value where only one byte has a nonzero value. Exclude
3920           // zero to match GCC. This constraint is used by GCC internally for
3921           // constants that can be loaded with a move/shift combination.
3922           // It is not useful otherwise but is implemented for compatibility.
3923           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
3924             break;
3925         } else if (Subtarget->isThumb2()) {
3926           // A constant whose bitwise inverse can be used as an immediate
3927           // value in a data-processing instruction. This can be used in GCC
3928           // with a "B" modifier that prints the inverted value, for use with
3929           // BIC and MVN instructions. It is not useful otherwise but is
3930           // implemented for compatibility.
3931           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
3932             break;
3933         } else {
3934           // A constant whose bitwise inverse can be used as an immediate
3935           // value in a data-processing instruction. This can be used in GCC
3936           // with a "B" modifier that prints the inverted value, for use with
3937           // BIC and MVN instructions. It is not useful otherwise but is
3938           // implemented for compatibility.
3939           if (ARM_AM::getSOImmVal(~CVal) != -1)
3940             break;
3941         }
3942         return;
3943
3944       case 'L':
3945         if (Subtarget->isThumb1Only()) {
3946           // This must be a constant between -7 and 7,
3947           // for 3-operand ADD/SUB immediate instructions.
3948           if (CVal >= -7 && CVal < 7)
3949             break;
3950         } else if (Subtarget->isThumb2()) {
3951           // A constant whose negation can be used as an immediate value in a
3952           // data-processing instruction. This can be used in GCC with an "n"
3953           // modifier that prints the negated value, for use with SUB
3954           // instructions. It is not useful otherwise but is implemented for
3955           // compatibility.
3956           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
3957             break;
3958         } else {
3959           // A constant whose negation can be used as an immediate value in a
3960           // data-processing instruction. This can be used in GCC with an "n"
3961           // modifier that prints the negated value, for use with SUB
3962           // instructions. It is not useful otherwise but is implemented for
3963           // compatibility.
3964           if (ARM_AM::getSOImmVal(-CVal) != -1)
3965             break;
3966         }
3967         return;
3968
3969       case 'M':
3970         if (Subtarget->isThumb()) { // FIXME thumb2
3971           // This must be a multiple of 4 between 0 and 1020, for
3972           // ADD sp + immediate.
3973           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
3974             break;
3975         } else {
3976           // A power of two or a constant between 0 and 32.  This is used in
3977           // GCC for the shift amount on shifted register operands, but it is
3978           // useful in general for any shift amounts.
3979           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
3980             break;
3981         }
3982         return;
3983
3984       case 'N':
3985         if (Subtarget->isThumb()) {  // FIXME thumb2
3986           // This must be a constant between 0 and 31, for shift amounts.
3987           if (CVal >= 0 && CVal <= 31)
3988             break;
3989         }
3990         return;
3991
3992       case 'O':
3993         if (Subtarget->isThumb()) {  // FIXME thumb2
3994           // This must be a multiple of 4 between -508 and 508, for
3995           // ADD/SUB sp = sp + immediate.
3996           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
3997             break;
3998         }
3999         return;
4000     }
4001     Result = DAG.getTargetConstant(CVal, Op.getValueType());
4002     break;
4003   }
4004
4005   if (Result.getNode()) {
4006     Ops.push_back(Result);
4007     return;
4008   }
4009   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
4010                                                       Ops, DAG);
4011 }
4012
4013 bool
4014 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
4015   // The ARM target isn't yet aware of offsets.
4016   return false;
4017 }
4018
4019 int ARM::getVFPf32Imm(const APFloat &FPImm) {
4020   APInt Imm = FPImm.bitcastToAPInt();
4021   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
4022   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
4023   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
4024
4025   // We can handle 4 bits of mantissa.
4026   // mantissa = (16+UInt(e:f:g:h))/16.
4027   if (Mantissa & 0x7ffff)
4028     return -1;
4029   Mantissa >>= 19;
4030   if ((Mantissa & 0xf) != Mantissa)
4031     return -1;
4032
4033   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
4034   if (Exp < -3 || Exp > 4)
4035     return -1;
4036   Exp = ((Exp+3) & 0x7) ^ 4;
4037
4038   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
4039 }
4040
4041 int ARM::getVFPf64Imm(const APFloat &FPImm) {
4042   APInt Imm = FPImm.bitcastToAPInt();
4043   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
4044   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
4045   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
4046
4047   // We can handle 4 bits of mantissa.
4048   // mantissa = (16+UInt(e:f:g:h))/16.
4049   if (Mantissa & 0xffffffffffffLL)
4050     return -1;
4051   Mantissa >>= 48;
4052   if ((Mantissa & 0xf) != Mantissa)
4053     return -1;
4054
4055   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
4056   if (Exp < -3 || Exp > 4)
4057     return -1;
4058   Exp = ((Exp+3) & 0x7) ^ 4;
4059
4060   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
4061 }
4062
4063 /// isFPImmLegal - Returns true if the target can instruction select the
4064 /// specified FP immediate natively. If false, the legalizer will
4065 /// materialize the FP immediate as a load from a constant pool.
4066 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4067   if (!Subtarget->hasVFP3())
4068     return false;
4069   if (VT == MVT::f32)
4070     return ARM::getVFPf32Imm(Imm) != -1;
4071   if (VT == MVT::f64)
4072     return ARM::getVFPf64Imm(Imm) != -1;
4073   return false;
4074 }