lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(true));
  59
  60 static cl::opt<bool>
  61 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  62   cl::desc("Generate calls via indirect call instructions"),
  63   cl::init(false));
  64
  65 static cl::opt<bool>
  66 ARMInterworking("arm-interworking", cl::Hidden,
  67   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  68   cl::init(true));
  69
  70 static cl::opt<bool>
  71 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  72   cl::desc("Enable code placement pass for ARM"),
  73   cl::init(false));
  74
  75 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  76                                    CCValAssign::LocInfo &LocInfo,
  77                                    ISD::ArgFlagsTy &ArgFlags,
  78                                    CCState &State);
  79 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  80                                     CCValAssign::LocInfo &LocInfo,
  81                                     ISD::ArgFlagsTy &ArgFlags,
  82                                     CCState &State);
  83 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  84                                       CCValAssign::LocInfo &LocInfo,
  85                                       ISD::ArgFlagsTy &ArgFlags,
  86                                       CCState &State);
  87 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  88                                        CCValAssign::LocInfo &LocInfo,
  89                                        ISD::ArgFlagsTy &ArgFlags,
  90                                        CCState &State);
  91
  92 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  93                                        EVT PromotedBitwiseVT) {
  94   if (VT != PromotedLdStVT) {
  95     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  96     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  97                        PromotedLdStVT.getSimpleVT());
  98
  99     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 101                        PromotedLdStVT.getSimpleVT());
 102   }
 103
 104   EVT ElemTy = VT.getVectorElementType();
 105   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 106     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 107   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 108     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 109   if (ElemTy != MVT::i32) {
 110     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 111     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 112     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 113     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 114   }
 115   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 116   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 117   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 118   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 119   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 120   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 121   if (VT.isInteger()) {
 122     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 123     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 124     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 125   }
 126
 127   // Promote all bit-wise operations.
 128   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 129     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 130     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 131                        PromotedBitwiseVT.getSimpleVT());
 132     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 133     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 134                        PromotedBitwiseVT.getSimpleVT());
 135     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 136     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 137                        PromotedBitwiseVT.getSimpleVT());
 138   }
 139
 140   // Neon does not support vector divide/remainder operations.
 141   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 142   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 143   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 144   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 145   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 146   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 147 }
 148
 149 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 150   addRegisterClass(VT, ARM::DPRRegisterClass);
 151   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 152 }
 153
 154 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 155   addRegisterClass(VT, ARM::QPRRegisterClass);
 156   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 157 }
 158
 159 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 160   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 161     return new TargetLoweringObjectFileMachO();
 162
 163   return new ARMElfTargetObjectFile();
 164 }
 165
 166 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 167     : TargetLowering(TM, createTLOF(TM)) {
 168   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 169
 170   if (Subtarget->isTargetDarwin()) {
 171     // Uses VFP for Thumb libfuncs if available.
 172     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 173       // Single-precision floating-point arithmetic.
 174       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 175       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 176       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 177       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 178
 179       // Double-precision floating-point arithmetic.
 180       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 181       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 182       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 183       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 184
 185       // Single-precision comparisons.
 186       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 187       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 188       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 189       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 190       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 191       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 192       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 193       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 194
 195       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 203
 204       // Double-precision comparisons.
 205       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 206       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 207       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 208       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 209       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 210       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 211       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 212       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 213
 214       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 222
 223       // Floating-point to integer conversions.
 224       // i64 conversions are done via library routines even when generating VFP
 225       // instructions, so use the same ones.
 226       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 227       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 228       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 229       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 230
 231       // Conversions between floating types.
 232       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 233       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 234
 235       // Integer to floating-point conversions.
 236       // i64 conversions are done via library routines even when generating VFP
 237       // instructions, so use the same ones.
 238       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 239       // e.g., __floatunsidf vs. __floatunssidfvfp.
 240       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 241       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 242       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 243       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 244     }
 245   }
 246
 247   // These libcalls are not available in 32-bit.
 248   setLibcallName(RTLIB::SHL_I128, 0);
 249   setLibcallName(RTLIB::SRL_I128, 0);
 250   setLibcallName(RTLIB::SRA_I128, 0);
 251
 252   // Libcalls should use the AAPCS base standard ABI, even if hard float
 253   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 254   if (Subtarget->isAAPCS_ABI()) {
 255     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 256       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 257                             CallingConv::ARM_AAPCS);
 258     }
 259   }
 260
 261   if (Subtarget->isThumb1Only())
 262     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 263   else
 264     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 265   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 266     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 267     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 268
 269     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 270   }
 271
 272   if (Subtarget->hasNEON()) {
 273     addDRTypeForNEON(MVT::v2f32);
 274     addDRTypeForNEON(MVT::v8i8);
 275     addDRTypeForNEON(MVT::v4i16);
 276     addDRTypeForNEON(MVT::v2i32);
 277     addDRTypeForNEON(MVT::v1i64);
 278
 279     addQRTypeForNEON(MVT::v4f32);
 280     addQRTypeForNEON(MVT::v2f64);
 281     addQRTypeForNEON(MVT::v16i8);
 282     addQRTypeForNEON(MVT::v8i16);
 283     addQRTypeForNEON(MVT::v4i32);
 284     addQRTypeForNEON(MVT::v2i64);
 285
 286     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 287     // neither Neon nor VFP support any arithmetic operations on it.
 288     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 289     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 294     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 310     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 311     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 312
 313     // Neon does not support some operations on v1i64 and v2i64 types.
 314     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 315     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 316     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 317     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 318
 319     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 320     setTargetDAGCombine(ISD::SHL);
 321     setTargetDAGCombine(ISD::SRL);
 322     setTargetDAGCombine(ISD::SRA);
 323     setTargetDAGCombine(ISD::SIGN_EXTEND);
 324     setTargetDAGCombine(ISD::ZERO_EXTEND);
 325     setTargetDAGCombine(ISD::ANY_EXTEND);
 326     setTargetDAGCombine(ISD::SELECT_CC);
 327   }
 328
 329   computeRegisterProperties();
 330
 331   // ARM does not have f32 extending load.
 332   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 333
 334   // ARM does not have i1 sign extending load.
 335   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 336
 337   // ARM supports all 4 flavors of integer indexed load / store.
 338   if (!Subtarget->isThumb1Only()) {
 339     for (unsigned im = (unsigned)ISD::PRE_INC;
 340          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 341       setIndexedLoadAction(im,  MVT::i1,  Legal);
 342       setIndexedLoadAction(im,  MVT::i8,  Legal);
 343       setIndexedLoadAction(im,  MVT::i16, Legal);
 344       setIndexedLoadAction(im,  MVT::i32, Legal);
 345       setIndexedStoreAction(im, MVT::i1,  Legal);
 346       setIndexedStoreAction(im, MVT::i8,  Legal);
 347       setIndexedStoreAction(im, MVT::i16, Legal);
 348       setIndexedStoreAction(im, MVT::i32, Legal);
 349     }
 350   }
 351
 352   // i64 operation support.
 353   if (Subtarget->isThumb1Only()) {
 354     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 355     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 356     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 357     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 358     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 359   } else {
 360     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 361     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 362     if (!Subtarget->hasV6Ops())
 363       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 364   }
 365   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 366   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 367   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 368   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 369   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 370
 371   // ARM does not have ROTL.
 372   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 373   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 374   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 375   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 376     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 377
 378   // Only ARMv6 has BSWAP.
 379   if (!Subtarget->hasV6Ops())
 380     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 381
 382   // These are expanded into libcalls.
 383   if (!Subtarget->hasDivide()) {
 384     // v7M has a hardware divider
 385     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 386     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 387   }
 388   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 389   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 390   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 391   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 392
 393   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 394   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 395   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 396   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 397   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // Use the default implementation.
 402   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 403   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 404   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 405   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 406   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 407   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 408   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 409   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 410   // doesn't yet know how to not do that for SjLj.
 411   setExceptionSelectorRegister(ARM::R0);
 412   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 413   // Handle atomics directly for ARMv[67] (except for Thumb1), otherwise
 414   // use the default expansion.
 415   bool canHandleAtomics =
 416     (Subtarget->hasV7Ops() ||
 417       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only()));
 418   if (canHandleAtomics) {
 419     // membarrier needs custom lowering; the rest are legal and handled
 420     // normally.
 421     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 422   } else {
 423     // Set them all for expansion, which will force libcalls.
 424     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 425     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 426     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 428     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 429     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 431     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 449     // Since the libcalls include locking, fold in the fences
 450     setShouldFoldAtomicFences(true);
 451   }
 452   // 64-bit versions are always libcalls (for now)
 453   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 454   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 461
 462   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 463   if (!Subtarget->hasV6Ops()) {
 464     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 465     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 466   }
 467   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 468
 469   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 470     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 471     // iff target supports vfp2.
 472     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 473
 474   // We want to custom lower some of our intrinsics.
 475   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 476   if (Subtarget->isTargetDarwin()) {
 477     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 478     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 479   }
 480
 481   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 482   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 483   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 484   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 485   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 486   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 487   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 488   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 489   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 490
 491   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 492   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 493   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 494   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 495   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 496
 497   // We don't support sin/cos/fmod/copysign/pow
 498   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 499   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 500   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 501   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 502   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 503   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 504   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 505     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 506     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 507   }
 508   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 509   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 510
 511   // Various VFP goodness
 512   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 513     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 514     if (Subtarget->hasVFP2()) {
 515       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 516       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 517       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 518       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 519     }
 520     // Special handling for half-precision FP.
 521     if (!Subtarget->hasFP16()) {
 522       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 523       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 524     }
 525   }
 526
 527   // We have target-specific dag combine patterns for the following nodes:
 528   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 529   setTargetDAGCombine(ISD::ADD);
 530   setTargetDAGCombine(ISD::SUB);
 531   setTargetDAGCombine(ISD::MUL);
 532
 533   if (Subtarget->hasV6T2Ops())
 534     setTargetDAGCombine(ISD::OR);
 535
 536   setStackPointerRegisterToSaveRestore(ARM::SP);
 537
 538   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 539     setSchedulingPreference(Sched::RegPressure);
 540   else
 541     setSchedulingPreference(Sched::Hybrid);
 542
 543   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 544
 545   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 546   // are at least 4 bytes aligned.
 547   setMinStackArgumentAlignment(4);
 548
 549   if (EnableARMCodePlacement)
 550     benefitFromCodePlacementOpt = true;
 551 }
 552
 553 std::pair<const TargetRegisterClass*, uint8_t>
 554 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 555   const TargetRegisterClass *RRC = 0;
 556   uint8_t Cost = 1;
 557   switch (VT.getSimpleVT().SimpleTy) {
 558   default:
 559     return TargetLowering::findRepresentativeClass(VT);
 560   // Use SPR as representative register class for all floating point
 561   // and vector types.
 562   case MVT::f32:
 563     RRC = ARM::SPRRegisterClass;
 564     break;
 565   case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 566   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 567     RRC = ARM::SPRRegisterClass;
 568     Cost = 2;
 569     break;
 570   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 571   case MVT::v4f32: case MVT::v2f64:
 572     RRC = ARM::SPRRegisterClass;
 573     Cost = 4;
 574     break;
 575   case MVT::v4i64:
 576     RRC = ARM::SPRRegisterClass;
 577     Cost = 8;
 578     break;
 579   case MVT::v8i64:
 580     RRC = ARM::SPRRegisterClass;
 581     Cost = 16;
 582     break;
 583   }
 584   return std::make_pair(RRC, Cost);
 585 }
 586
 587 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 588   switch (Opcode) {
 589   default: return 0;
 590   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 591   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 592   case ARMISD::CALL:          return "ARMISD::CALL";
 593   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 594   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 595   case ARMISD::tCALL:         return "ARMISD::tCALL";
 596   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 597   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 598   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 599   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 600   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 601   case ARMISD::CMP:           return "ARMISD::CMP";
 602   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 603   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 604   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 605   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 606   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 607   case ARMISD::CMOV:          return "ARMISD::CMOV";
 608   case ARMISD::CNEG:          return "ARMISD::CNEG";
 609
 610   case ARMISD::RBIT:          return "ARMISD::RBIT";
 611
 612   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 613   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 614   case ARMISD::SITOF:         return "ARMISD::SITOF";
 615   case ARMISD::UITOF:         return "ARMISD::UITOF";
 616
 617   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 618   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 619   case ARMISD::RRX:           return "ARMISD::RRX";
 620
 621   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 622   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 623
 624   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 625   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 626
 627   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 628
 629   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 630
 631   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 632
 633   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 634   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 635
 636   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 637   case ARMISD::VCGE:          return "ARMISD::VCGE";
 638   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 639   case ARMISD::VCGT:          return "ARMISD::VCGT";
 640   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 641   case ARMISD::VTST:          return "ARMISD::VTST";
 642
 643   case ARMISD::VSHL:          return "ARMISD::VSHL";
 644   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 645   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 646   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 647   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 648   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 649   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 650   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 651   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 652   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 653   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 654   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 655   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 656   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 657   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 658   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 659   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 660   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 661   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 662   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 663   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 664   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 665   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 666   case ARMISD::VDUP:          return "ARMISD::VDUP";
 667   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 668   case ARMISD::VEXT:          return "ARMISD::VEXT";
 669   case ARMISD::VREV64:        return "ARMISD::VREV64";
 670   case ARMISD::VREV32:        return "ARMISD::VREV32";
 671   case ARMISD::VREV16:        return "ARMISD::VREV16";
 672   case ARMISD::VZIP:          return "ARMISD::VZIP";
 673   case ARMISD::VUZP:          return "ARMISD::VUZP";
 674   case ARMISD::VTRN:          return "ARMISD::VTRN";
 675   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 676   case ARMISD::FMAX:          return "ARMISD::FMAX";
 677   case ARMISD::FMIN:          return "ARMISD::FMIN";
 678   case ARMISD::BFI:           return "ARMISD::BFI";
 679   }
 680 }
 681
 682 /// getRegClassFor - Return the register class that should be used for the
 683 /// specified value type.
 684 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 685   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 686   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 687   // load / store 4 to 8 consecutive D registers.
 688   if (Subtarget->hasNEON()) {
 689     if (VT == MVT::v4i64)
 690       return ARM::QQPRRegisterClass;
 691     else if (VT == MVT::v8i64)
 692       return ARM::QQQQPRRegisterClass;
 693   }
 694   return TargetLowering::getRegClassFor(VT);
 695 }
 696
 697 /// getFunctionAlignment - Return the Log2 alignment of this function.
 698 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 699   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 700 }
 701
 702 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 703   unsigned NumVals = N->getNumValues();
 704   if (!NumVals)
 705     return Sched::RegPressure;
 706
 707   for (unsigned i = 0; i != NumVals; ++i) {
 708     EVT VT = N->getValueType(i);
 709     if (VT.isFloatingPoint() || VT.isVector())
 710       return Sched::Latency;
 711   }
 712
 713   if (!N->isMachineOpcode())
 714     return Sched::RegPressure;
 715
 716   // Load are scheduled for latency even if there instruction itinerary
 717   // is not available.
 718   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 719   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 720   if (TID.mayLoad())
 721     return Sched::Latency;
 722
 723   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 724   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 725     return Sched::Latency;
 726   return Sched::RegPressure;
 727 }
 728
 729 //===----------------------------------------------------------------------===//
 730 // Lowering Code
 731 //===----------------------------------------------------------------------===//
 732
 733 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 734 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 735   switch (CC) {
 736   default: llvm_unreachable("Unknown condition code!");
 737   case ISD::SETNE:  return ARMCC::NE;
 738   case ISD::SETEQ:  return ARMCC::EQ;
 739   case ISD::SETGT:  return ARMCC::GT;
 740   case ISD::SETGE:  return ARMCC::GE;
 741   case ISD::SETLT:  return ARMCC::LT;
 742   case ISD::SETLE:  return ARMCC::LE;
 743   case ISD::SETUGT: return ARMCC::HI;
 744   case ISD::SETUGE: return ARMCC::HS;
 745   case ISD::SETULT: return ARMCC::LO;
 746   case ISD::SETULE: return ARMCC::LS;
 747   }
 748 }
 749
 750 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 751 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 752                         ARMCC::CondCodes &CondCode2) {
 753   CondCode2 = ARMCC::AL;
 754   switch (CC) {
 755   default: llvm_unreachable("Unknown FP condition!");
 756   case ISD::SETEQ:
 757   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 758   case ISD::SETGT:
 759   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 760   case ISD::SETGE:
 761   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 762   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 763   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 764   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 765   case ISD::SETO:   CondCode = ARMCC::VC; break;
 766   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 767   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 768   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 769   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 770   case ISD::SETLT:
 771   case ISD::SETULT: CondCode = ARMCC::LT; break;
 772   case ISD::SETLE:
 773   case ISD::SETULE: CondCode = ARMCC::LE; break;
 774   case ISD::SETNE:
 775   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 776   }
 777 }
 778
 779 //===----------------------------------------------------------------------===//
 780 //                      Calling Convention Implementation
 781 //===----------------------------------------------------------------------===//
 782
 783 #include "ARMGenCallingConv.inc"
 784
 785 // APCS f64 is in register pairs, possibly split to stack
 786 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 787                           CCValAssign::LocInfo &LocInfo,
 788                           CCState &State, bool CanFail) {
 789   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 790
 791   // Try to get the first register.
 792   if (unsigned Reg = State.AllocateReg(RegList, 4))
 793     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 794   else {
 795     // For the 2nd half of a v2f64, do not fail.
 796     if (CanFail)
 797       return false;
 798
 799     // Put the whole thing on the stack.
 800     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 801                                            State.AllocateStack(8, 4),
 802                                            LocVT, LocInfo));
 803     return true;
 804   }
 805
 806   // Try to get the second register.
 807   if (unsigned Reg = State.AllocateReg(RegList, 4))
 808     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 809   else
 810     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 811                                            State.AllocateStack(4, 4),
 812                                            LocVT, LocInfo));
 813   return true;
 814 }
 815
 816 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 817                                    CCValAssign::LocInfo &LocInfo,
 818                                    ISD::ArgFlagsTy &ArgFlags,
 819                                    CCState &State) {
 820   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 821     return false;
 822   if (LocVT == MVT::v2f64 &&
 823       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 824     return false;
 825   return true;  // we handled it
 826 }
 827
 828 // AAPCS f64 is in aligned register pairs
 829 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 830                            CCValAssign::LocInfo &LocInfo,
 831                            CCState &State, bool CanFail) {
 832   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 833   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 834   static const unsigned ShadowRegList[] = { ARM::R0, ARM::R1 };
 835
 836   unsigned Reg = State.AllocateReg(HiRegList, ShadowRegList, 2);
 837   if (Reg == 0) {
 838     // For the 2nd half of a v2f64, do not just fail.
 839     if (CanFail)
 840       return false;
 841
 842     // Put the whole thing on the stack.
 843     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 844                                            State.AllocateStack(8, 8),
 845                                            LocVT, LocInfo));
 846     return true;
 847   }
 848
 849   unsigned i;
 850   for (i = 0; i < 2; ++i)
 851     if (HiRegList[i] == Reg)
 852       break;
 853
 854   unsigned T = State.AllocateReg(LoRegList[i]);
 855   assert(T == LoRegList[i] && "Could not allocate register");
 856
 857   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 858   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 859                                          LocVT, LocInfo));
 860   return true;
 861 }
 862
 863 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 864                                     CCValAssign::LocInfo &LocInfo,
 865                                     ISD::ArgFlagsTy &ArgFlags,
 866                                     CCState &State) {
 867   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 868     return false;
 869   if (LocVT == MVT::v2f64 &&
 870       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 871     return false;
 872   return true;  // we handled it
 873 }
 874
 875 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 876                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 877   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 878   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 879
 880   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 881   if (Reg == 0)
 882     return false; // we didn't handle it
 883
 884   unsigned i;
 885   for (i = 0; i < 2; ++i)
 886     if (HiRegList[i] == Reg)
 887       break;
 888
 889   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 890   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 891                                          LocVT, LocInfo));
 892   return true;
 893 }
 894
 895 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 896                                       CCValAssign::LocInfo &LocInfo,
 897                                       ISD::ArgFlagsTy &ArgFlags,
 898                                       CCState &State) {
 899   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 900     return false;
 901   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 902     return false;
 903   return true;  // we handled it
 904 }
 905
 906 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 907                                        CCValAssign::LocInfo &LocInfo,
 908                                        ISD::ArgFlagsTy &ArgFlags,
 909                                        CCState &State) {
 910   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 911                                    State);
 912 }
 913
 914 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 915 /// given CallingConvention value.
 916 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 917                                                  bool Return,
 918                                                  bool isVarArg) const {
 919   switch (CC) {
 920   default:
 921     llvm_unreachable("Unsupported calling convention");
 922   case CallingConv::C:
 923   case CallingConv::Fast:
 924     // Use target triple & subtarget features to do actual dispatch.
 925     if (Subtarget->isAAPCS_ABI()) {
 926       if (Subtarget->hasVFP2() &&
 927           FloatABIType == FloatABI::Hard && !isVarArg)
 928         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 929       else
 930         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 931     } else
 932         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 933   case CallingConv::ARM_AAPCS_VFP:
 934     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 935   case CallingConv::ARM_AAPCS:
 936     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 937   case CallingConv::ARM_APCS:
 938     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 939   }
 940 }
 941
 942 /// LowerCallResult - Lower the result values of a call into the
 943 /// appropriate copies out of appropriate physical registers.
 944 SDValue
 945 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 946                                    CallingConv::ID CallConv, bool isVarArg,
 947                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 948                                    DebugLoc dl, SelectionDAG &DAG,
 949                                    SmallVectorImpl<SDValue> &InVals) const {
 950
 951   // Assign locations to each value returned by this call.
 952   SmallVector<CCValAssign, 16> RVLocs;
 953   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 954                  RVLocs, *DAG.getContext());
 955   CCInfo.AnalyzeCallResult(Ins,
 956                            CCAssignFnForNode(CallConv, /* Return*/ true,
 957                                              isVarArg));
 958
 959   // Copy all of the result registers out of their specified physreg.
 960   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 961     CCValAssign VA = RVLocs[i];
 962
 963     SDValue Val;
 964     if (VA.needsCustom()) {
 965       // Handle f64 or half of a v2f64.
 966       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 967                                       InFlag);
 968       Chain = Lo.getValue(1);
 969       InFlag = Lo.getValue(2);
 970       VA = RVLocs[++i]; // skip ahead to next loc
 971       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 972                                       InFlag);
 973       Chain = Hi.getValue(1);
 974       InFlag = Hi.getValue(2);
 975       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 976
 977       if (VA.getLocVT() == MVT::v2f64) {
 978         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 979         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 980                           DAG.getConstant(0, MVT::i32));
 981
 982         VA = RVLocs[++i]; // skip ahead to next loc
 983         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 984         Chain = Lo.getValue(1);
 985         InFlag = Lo.getValue(2);
 986         VA = RVLocs[++i]; // skip ahead to next loc
 987         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 988         Chain = Hi.getValue(1);
 989         InFlag = Hi.getValue(2);
 990         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 991         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 992                           DAG.getConstant(1, MVT::i32));
 993       }
 994     } else {
 995       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 996                                InFlag);
 997       Chain = Val.getValue(1);
 998       InFlag = Val.getValue(2);
 999     }
1000
1001     switch (VA.getLocInfo()) {
1002     default: llvm_unreachable("Unknown loc info!");
1003     case CCValAssign::Full: break;
1004     case CCValAssign::BCvt:
1005       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
1006       break;
1007     }
1008
1009     InVals.push_back(Val);
1010   }
1011
1012   return Chain;
1013 }
1014
1015 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1016 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1017 /// specified by the specific parameter attribute.  The copy will be passed as
1018 /// a byval function parameter.
1019 /// Sometimes what we are copying is the end of a larger object, the part that
1020 /// does not fit in registers.
1021 static SDValue
1022 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1023                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1024                           DebugLoc dl) {
1025   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1026   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1027                        /*isVolatile=*/false, /*AlwaysInline=*/false,
1028                        NULL, 0, NULL, 0);
1029 }
1030
1031 /// LowerMemOpCallTo - Store the argument to the stack.
1032 SDValue
1033 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1034                                     SDValue StackPtr, SDValue Arg,
1035                                     DebugLoc dl, SelectionDAG &DAG,
1036                                     const CCValAssign &VA,
1037                                     ISD::ArgFlagsTy Flags) const {
1038   unsigned LocMemOffset = VA.getLocMemOffset();
1039   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1040   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1041   if (Flags.isByVal()) {
1042     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1043   }
1044   return DAG.getStore(Chain, dl, Arg, PtrOff,
1045                       PseudoSourceValue::getStack(), LocMemOffset,
1046                       false, false, 0);
1047 }
1048
1049 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1050                                          SDValue Chain, SDValue &Arg,
1051                                          RegsToPassVector &RegsToPass,
1052                                          CCValAssign &VA, CCValAssign &NextVA,
1053                                          SDValue &StackPtr,
1054                                          SmallVector<SDValue, 8> &MemOpChains,
1055                                          ISD::ArgFlagsTy Flags) const {
1056
1057   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1058                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1059   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1060
1061   if (NextVA.isRegLoc())
1062     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1063   else {
1064     assert(NextVA.isMemLoc());
1065     if (StackPtr.getNode() == 0)
1066       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1067
1068     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1069                                            dl, DAG, NextVA,
1070                                            Flags));
1071   }
1072 }
1073
1074 /// LowerCall - Lowering a call into a callseq_start <-
1075 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1076 /// nodes.
1077 SDValue
1078 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1079                              CallingConv::ID CallConv, bool isVarArg,
1080                              bool &isTailCall,
1081                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1082                              const SmallVectorImpl<SDValue> &OutVals,
1083                              const SmallVectorImpl<ISD::InputArg> &Ins,
1084                              DebugLoc dl, SelectionDAG &DAG,
1085                              SmallVectorImpl<SDValue> &InVals) const {
1086   MachineFunction &MF = DAG.getMachineFunction();
1087   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1088   bool IsSibCall = false;
1089   // Temporarily disable tail calls so things don't break.
1090   if (!EnableARMTailCalls)
1091     isTailCall = false;
1092   if (isTailCall) {
1093     // Check if it's really possible to do a tail call.
1094     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1095                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1096                                                    Outs, OutVals, Ins, DAG);
1097     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1098     // detected sibcalls.
1099     if (isTailCall) {
1100       ++NumTailCalls;
1101       IsSibCall = true;
1102     }
1103   }
1104
1105   // Analyze operands of the call, assigning locations to each operand.
1106   SmallVector<CCValAssign, 16> ArgLocs;
1107   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1108                  *DAG.getContext());
1109   CCInfo.AnalyzeCallOperands(Outs,
1110                              CCAssignFnForNode(CallConv, /* Return*/ false,
1111                                                isVarArg));
1112
1113   // Get a count of how many bytes are to be pushed on the stack.
1114   unsigned NumBytes = CCInfo.getNextStackOffset();
1115
1116   // For tail calls, memory operands are available in our caller's stack.
1117   if (IsSibCall)
1118     NumBytes = 0;
1119
1120   // Adjust the stack pointer for the new arguments...
1121   // These operations are automatically eliminated by the prolog/epilog pass
1122   if (!IsSibCall)
1123     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1124
1125   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1126
1127   RegsToPassVector RegsToPass;
1128   SmallVector<SDValue, 8> MemOpChains;
1129
1130   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1131   // of tail call optimization, arguments are handled later.
1132   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1133        i != e;
1134        ++i, ++realArgIdx) {
1135     CCValAssign &VA = ArgLocs[i];
1136     SDValue Arg = OutVals[realArgIdx];
1137     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1138
1139     // Promote the value if needed.
1140     switch (VA.getLocInfo()) {
1141     default: llvm_unreachable("Unknown loc info!");
1142     case CCValAssign::Full: break;
1143     case CCValAssign::SExt:
1144       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1145       break;
1146     case CCValAssign::ZExt:
1147       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1148       break;
1149     case CCValAssign::AExt:
1150       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1151       break;
1152     case CCValAssign::BCvt:
1153       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1154       break;
1155     }
1156
1157     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1158     if (VA.needsCustom()) {
1159       if (VA.getLocVT() == MVT::v2f64) {
1160         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1161                                   DAG.getConstant(0, MVT::i32));
1162         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1163                                   DAG.getConstant(1, MVT::i32));
1164
1165         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1166                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1167
1168         VA = ArgLocs[++i]; // skip ahead to next loc
1169         if (VA.isRegLoc()) {
1170           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1171                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1172         } else {
1173           assert(VA.isMemLoc());
1174
1175           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1176                                                  dl, DAG, VA, Flags));
1177         }
1178       } else {
1179         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1180                          StackPtr, MemOpChains, Flags);
1181       }
1182     } else if (VA.isRegLoc()) {
1183       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1184     } else if (!IsSibCall) {
1185       assert(VA.isMemLoc());
1186
1187       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1188                                              dl, DAG, VA, Flags));
1189     }
1190   }
1191
1192   if (!MemOpChains.empty())
1193     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1194                         &MemOpChains[0], MemOpChains.size());
1195
1196   // Build a sequence of copy-to-reg nodes chained together with token chain
1197   // and flag operands which copy the outgoing args into the appropriate regs.
1198   SDValue InFlag;
1199   // Tail call byval lowering might overwrite argument registers so in case of
1200   // tail call optimization the copies to registers are lowered later.
1201   if (!isTailCall)
1202     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1203       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1204                                RegsToPass[i].second, InFlag);
1205       InFlag = Chain.getValue(1);
1206     }
1207
1208   // For tail calls lower the arguments to the 'real' stack slot.
1209   if (isTailCall) {
1210     // Force all the incoming stack arguments to be loaded from the stack
1211     // before any new outgoing arguments are stored to the stack, because the
1212     // outgoing stack slots may alias the incoming argument stack slots, and
1213     // the alias isn't otherwise explicit. This is slightly more conservative
1214     // than necessary, because it means that each store effectively depends
1215     // on every argument instead of just those arguments it would clobber.
1216
1217     // Do not flag preceeding copytoreg stuff together with the following stuff.
1218     InFlag = SDValue();
1219     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1220       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1221                                RegsToPass[i].second, InFlag);
1222       InFlag = Chain.getValue(1);
1223     }
1224     InFlag =SDValue();
1225   }
1226
1227   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1228   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1229   // node so that legalize doesn't hack it.
1230   bool isDirect = false;
1231   bool isARMFunc = false;
1232   bool isLocalARMFunc = false;
1233   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1234
1235   if (EnableARMLongCalls) {
1236     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1237             && "long-calls with non-static relocation model!");
1238     // Handle a global address or an external symbol. If it's not one of
1239     // those, the target's already in a register, so we don't need to do
1240     // anything extra.
1241     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1242       const GlobalValue *GV = G->getGlobal();
1243       // Create a constant pool entry for the callee address
1244       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1245       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1246                                                            ARMPCLabelIndex,
1247                                                            ARMCP::CPValue, 0);
1248       // Get the address of the callee into a register
1249       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1250       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1251       Callee = DAG.getLoad(getPointerTy(), dl,
1252                            DAG.getEntryNode(), CPAddr,
1253                            PseudoSourceValue::getConstantPool(), 0,
1254                            false, false, 0);
1255     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1256       const char *Sym = S->getSymbol();
1257
1258       // Create a constant pool entry for the callee address
1259       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1260       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1261                                                        Sym, ARMPCLabelIndex, 0);
1262       // Get the address of the callee into a register
1263       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1264       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1265       Callee = DAG.getLoad(getPointerTy(), dl,
1266                            DAG.getEntryNode(), CPAddr,
1267                            PseudoSourceValue::getConstantPool(), 0,
1268                            false, false, 0);
1269     }
1270   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1271     const GlobalValue *GV = G->getGlobal();
1272     isDirect = true;
1273     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1274     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1275                    getTargetMachine().getRelocationModel() != Reloc::Static;
1276     isARMFunc = !Subtarget->isThumb() || isStub;
1277     // ARM call to a local ARM function is predicable.
1278     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1279     // tBX takes a register source operand.
1280     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1281       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1282       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1283                                                            ARMPCLabelIndex,
1284                                                            ARMCP::CPValue, 4);
1285       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1286       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1287       Callee = DAG.getLoad(getPointerTy(), dl,
1288                            DAG.getEntryNode(), CPAddr,
1289                            PseudoSourceValue::getConstantPool(), 0,
1290                            false, false, 0);
1291       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1292       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1293                            getPointerTy(), Callee, PICLabel);
1294     } else
1295       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1296   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1297     isDirect = true;
1298     bool isStub = Subtarget->isTargetDarwin() &&
1299                   getTargetMachine().getRelocationModel() != Reloc::Static;
1300     isARMFunc = !Subtarget->isThumb() || isStub;
1301     // tBX takes a register source operand.
1302     const char *Sym = S->getSymbol();
1303     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1304       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1305       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1306                                                        Sym, ARMPCLabelIndex, 4);
1307       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1308       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1309       Callee = DAG.getLoad(getPointerTy(), dl,
1310                            DAG.getEntryNode(), CPAddr,
1311                            PseudoSourceValue::getConstantPool(), 0,
1312                            false, false, 0);
1313       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1314       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1315                            getPointerTy(), Callee, PICLabel);
1316     } else
1317       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1318   }
1319
1320   // FIXME: handle tail calls differently.
1321   unsigned CallOpc;
1322   if (Subtarget->isThumb()) {
1323     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1324       CallOpc = ARMISD::CALL_NOLINK;
1325     else
1326       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1327   } else {
1328     CallOpc = (isDirect || Subtarget->hasV5TOps())
1329       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1330       : ARMISD::CALL_NOLINK;
1331   }
1332
1333   std::vector<SDValue> Ops;
1334   Ops.push_back(Chain);
1335   Ops.push_back(Callee);
1336
1337   // Add argument registers to the end of the list so that they are known live
1338   // into the call.
1339   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1340     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1341                                   RegsToPass[i].second.getValueType()));
1342
1343   if (InFlag.getNode())
1344     Ops.push_back(InFlag);
1345
1346   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1347   if (isTailCall)
1348     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1349
1350   // Returns a chain and a flag for retval copy to use.
1351   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1352   InFlag = Chain.getValue(1);
1353
1354   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1355                              DAG.getIntPtrConstant(0, true), InFlag);
1356   if (!Ins.empty())
1357     InFlag = Chain.getValue(1);
1358
1359   // Handle result values, copying them out of physregs into vregs that we
1360   // return.
1361   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1362                          dl, DAG, InVals);
1363 }
1364
1365 /// MatchingStackOffset - Return true if the given stack call argument is
1366 /// already available in the same position (relatively) of the caller's
1367 /// incoming argument stack.
1368 static
1369 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1370                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1371                          const ARMInstrInfo *TII) {
1372   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1373   int FI = INT_MAX;
1374   if (Arg.getOpcode() == ISD::CopyFromReg) {
1375     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1376     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1377       return false;
1378     MachineInstr *Def = MRI->getVRegDef(VR);
1379     if (!Def)
1380       return false;
1381     if (!Flags.isByVal()) {
1382       if (!TII->isLoadFromStackSlot(Def, FI))
1383         return false;
1384     } else {
1385       return false;
1386     }
1387   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1388     if (Flags.isByVal())
1389       // ByVal argument is passed in as a pointer but it's now being
1390       // dereferenced. e.g.
1391       // define @foo(%struct.X* %A) {
1392       //   tail call @bar(%struct.X* byval %A)
1393       // }
1394       return false;
1395     SDValue Ptr = Ld->getBasePtr();
1396     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1397     if (!FINode)
1398       return false;
1399     FI = FINode->getIndex();
1400   } else
1401     return false;
1402
1403   assert(FI != INT_MAX);
1404   if (!MFI->isFixedObjectIndex(FI))
1405     return false;
1406   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1407 }
1408
1409 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1410 /// for tail call optimization. Targets which want to do tail call
1411 /// optimization should implement this function.
1412 bool
1413 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1414                                                      CallingConv::ID CalleeCC,
1415                                                      bool isVarArg,
1416                                                      bool isCalleeStructRet,
1417                                                      bool isCallerStructRet,
1418                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1419                                     const SmallVectorImpl<SDValue> &OutVals,
1420                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1421                                                      SelectionDAG& DAG) const {
1422   const Function *CallerF = DAG.getMachineFunction().getFunction();
1423   CallingConv::ID CallerCC = CallerF->getCallingConv();
1424   bool CCMatch = CallerCC == CalleeCC;
1425
1426   // Look for obvious safe cases to perform tail call optimization that do not
1427   // require ABI changes. This is what gcc calls sibcall.
1428
1429   // Do not sibcall optimize vararg calls unless the call site is not passing
1430   // any arguments.
1431   if (isVarArg && !Outs.empty())
1432     return false;
1433
1434   // Also avoid sibcall optimization if either caller or callee uses struct
1435   // return semantics.
1436   if (isCalleeStructRet || isCallerStructRet)
1437     return false;
1438
1439   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1440   // emitEpilogue is not ready for them.
1441   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1442   // LR.  This means if we need to reload LR, it takes an extra instructions,
1443   // which outweighs the value of the tail call; but here we don't know yet
1444   // whether LR is going to be used.  Probably the right approach is to
1445   // generate the tail call here and turn it back into CALL/RET in
1446   // emitEpilogue if LR is used.
1447   if (Subtarget->isThumb1Only())
1448     return false;
1449
1450   // For the moment, we can only do this to functions defined in this
1451   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1452   // or vice versa, is not easily fixed up in the linker unlike BL.
1453   // (We could do this by loading the address of the callee into a register;
1454   // that is an extra instruction over the direct call and burns a register
1455   // as well, so is not likely to be a win.)
1456
1457   // It might be safe to remove this restriction on non-Darwin.
1458
1459   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1460   // but we need to make sure there are enough registers; the only valid
1461   // registers are the 4 used for parameters.  We don't currently do this
1462   // case.
1463   if (isa<ExternalSymbolSDNode>(Callee))
1464       return false;
1465
1466   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1467     const GlobalValue *GV = G->getGlobal();
1468     if (GV->isDeclaration() || GV->isWeakForLinker())
1469       return false;
1470   }
1471
1472   // If the calling conventions do not match, then we'd better make sure the
1473   // results are returned in the same way as what the caller expects.
1474   if (!CCMatch) {
1475     SmallVector<CCValAssign, 16> RVLocs1;
1476     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1477                     RVLocs1, *DAG.getContext());
1478     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1479
1480     SmallVector<CCValAssign, 16> RVLocs2;
1481     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1482                     RVLocs2, *DAG.getContext());
1483     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1484
1485     if (RVLocs1.size() != RVLocs2.size())
1486       return false;
1487     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1488       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1489         return false;
1490       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1491         return false;
1492       if (RVLocs1[i].isRegLoc()) {
1493         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1494           return false;
1495       } else {
1496         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1497           return false;
1498       }
1499     }
1500   }
1501
1502   // If the callee takes no arguments then go on to check the results of the
1503   // call.
1504   if (!Outs.empty()) {
1505     // Check if stack adjustment is needed. For now, do not do this if any
1506     // argument is passed on the stack.
1507     SmallVector<CCValAssign, 16> ArgLocs;
1508     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1509                    ArgLocs, *DAG.getContext());
1510     CCInfo.AnalyzeCallOperands(Outs,
1511                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1512     if (CCInfo.getNextStackOffset()) {
1513       MachineFunction &MF = DAG.getMachineFunction();
1514
1515       // Check if the arguments are already laid out in the right way as
1516       // the caller's fixed stack objects.
1517       MachineFrameInfo *MFI = MF.getFrameInfo();
1518       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1519       const ARMInstrInfo *TII =
1520         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1521       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1522            i != e;
1523            ++i, ++realArgIdx) {
1524         CCValAssign &VA = ArgLocs[i];
1525         EVT RegVT = VA.getLocVT();
1526         SDValue Arg = OutVals[realArgIdx];
1527         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1528         if (VA.getLocInfo() == CCValAssign::Indirect)
1529           return false;
1530         if (VA.needsCustom()) {
1531           // f64 and vector types are split into multiple registers or
1532           // register/stack-slot combinations.  The types will not match
1533           // the registers; give up on memory f64 refs until we figure
1534           // out what to do about this.
1535           if (!VA.isRegLoc())
1536             return false;
1537           if (!ArgLocs[++i].isRegLoc())
1538             return false;
1539           if (RegVT == MVT::v2f64) {
1540             if (!ArgLocs[++i].isRegLoc())
1541               return false;
1542             if (!ArgLocs[++i].isRegLoc())
1543               return false;
1544           }
1545         } else if (!VA.isRegLoc()) {
1546           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1547                                    MFI, MRI, TII))
1548             return false;
1549         }
1550       }
1551     }
1552   }
1553
1554   return true;
1555 }
1556
1557 SDValue
1558 ARMTargetLowering::LowerReturn(SDValue Chain,
1559                                CallingConv::ID CallConv, bool isVarArg,
1560                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1561                                const SmallVectorImpl<SDValue> &OutVals,
1562                                DebugLoc dl, SelectionDAG &DAG) const {
1563
1564   // CCValAssign - represent the assignment of the return value to a location.
1565   SmallVector<CCValAssign, 16> RVLocs;
1566
1567   // CCState - Info about the registers and stack slots.
1568   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1569                  *DAG.getContext());
1570
1571   // Analyze outgoing return values.
1572   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1573                                                isVarArg));
1574
1575   // If this is the first return lowered for this function, add
1576   // the regs to the liveout set for the function.
1577   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1578     for (unsigned i = 0; i != RVLocs.size(); ++i)
1579       if (RVLocs[i].isRegLoc())
1580         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1581   }
1582
1583   SDValue Flag;
1584
1585   // Copy the result values into the output registers.
1586   for (unsigned i = 0, realRVLocIdx = 0;
1587        i != RVLocs.size();
1588        ++i, ++realRVLocIdx) {
1589     CCValAssign &VA = RVLocs[i];
1590     assert(VA.isRegLoc() && "Can only return in registers!");
1591
1592     SDValue Arg = OutVals[realRVLocIdx];
1593
1594     switch (VA.getLocInfo()) {
1595     default: llvm_unreachable("Unknown loc info!");
1596     case CCValAssign::Full: break;
1597     case CCValAssign::BCvt:
1598       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1599       break;
1600     }
1601
1602     if (VA.needsCustom()) {
1603       if (VA.getLocVT() == MVT::v2f64) {
1604         // Extract the first half and return it in two registers.
1605         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1606                                    DAG.getConstant(0, MVT::i32));
1607         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1608                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1609
1610         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1611         Flag = Chain.getValue(1);
1612         VA = RVLocs[++i]; // skip ahead to next loc
1613         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1614                                  HalfGPRs.getValue(1), Flag);
1615         Flag = Chain.getValue(1);
1616         VA = RVLocs[++i]; // skip ahead to next loc
1617
1618         // Extract the 2nd half and fall through to handle it as an f64 value.
1619         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1620                           DAG.getConstant(1, MVT::i32));
1621       }
1622       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1623       // available.
1624       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1625                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1626       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1627       Flag = Chain.getValue(1);
1628       VA = RVLocs[++i]; // skip ahead to next loc
1629       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1630                                Flag);
1631     } else
1632       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1633
1634     // Guarantee that all emitted copies are
1635     // stuck together, avoiding something bad.
1636     Flag = Chain.getValue(1);
1637   }
1638
1639   SDValue result;
1640   if (Flag.getNode())
1641     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1642   else // Return Void
1643     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1644
1645   return result;
1646 }
1647
1648 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1649 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1650 // one of the above mentioned nodes. It has to be wrapped because otherwise
1651 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1652 // be used to form addressing mode. These wrapped nodes will be selected
1653 // into MOVi.
1654 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1655   EVT PtrVT = Op.getValueType();
1656   // FIXME there is no actual debug info here
1657   DebugLoc dl = Op.getDebugLoc();
1658   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1659   SDValue Res;
1660   if (CP->isMachineConstantPoolEntry())
1661     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1662                                     CP->getAlignment());
1663   else
1664     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1665                                     CP->getAlignment());
1666   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1667 }
1668
1669 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1670   return MachineJumpTableInfo::EK_Inline;
1671 }
1672
1673 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1674                                              SelectionDAG &DAG) const {
1675   MachineFunction &MF = DAG.getMachineFunction();
1676   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1677   unsigned ARMPCLabelIndex = 0;
1678   DebugLoc DL = Op.getDebugLoc();
1679   EVT PtrVT = getPointerTy();
1680   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1681   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1682   SDValue CPAddr;
1683   if (RelocM == Reloc::Static) {
1684     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1685   } else {
1686     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1687     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1688     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1689                                                          ARMCP::CPBlockAddress,
1690                                                          PCAdj);
1691     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1692   }
1693   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1694   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1695                                PseudoSourceValue::getConstantPool(), 0,
1696                                false, false, 0);
1697   if (RelocM == Reloc::Static)
1698     return Result;
1699   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1700   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1701 }
1702
1703 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1704 SDValue
1705 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1706                                                  SelectionDAG &DAG) const {
1707   DebugLoc dl = GA->getDebugLoc();
1708   EVT PtrVT = getPointerTy();
1709   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1710   MachineFunction &MF = DAG.getMachineFunction();
1711   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1712   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1713   ARMConstantPoolValue *CPV =
1714     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1715                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1716   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1717   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1718   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1719                          PseudoSourceValue::getConstantPool(), 0,
1720                          false, false, 0);
1721   SDValue Chain = Argument.getValue(1);
1722
1723   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1724   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1725
1726   // call __tls_get_addr.
1727   ArgListTy Args;
1728   ArgListEntry Entry;
1729   Entry.Node = Argument;
1730   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1731   Args.push_back(Entry);
1732   // FIXME: is there useful debug info available here?
1733   std::pair<SDValue, SDValue> CallResult =
1734     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1735                 false, false, false, false,
1736                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1737                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1738   return CallResult.first;
1739 }
1740
1741 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1742 // "local exec" model.
1743 SDValue
1744 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1745                                         SelectionDAG &DAG) const {
1746   const GlobalValue *GV = GA->getGlobal();
1747   DebugLoc dl = GA->getDebugLoc();
1748   SDValue Offset;
1749   SDValue Chain = DAG.getEntryNode();
1750   EVT PtrVT = getPointerTy();
1751   // Get the Thread Pointer
1752   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1753
1754   if (GV->isDeclaration()) {
1755     MachineFunction &MF = DAG.getMachineFunction();
1756     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1757     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1758     // Initial exec model.
1759     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1760     ARMConstantPoolValue *CPV =
1761       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1762                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1763     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1764     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1765     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1766                          PseudoSourceValue::getConstantPool(), 0,
1767                          false, false, 0);
1768     Chain = Offset.getValue(1);
1769
1770     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1771     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1772
1773     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1774                          PseudoSourceValue::getConstantPool(), 0,
1775                          false, false, 0);
1776   } else {
1777     // local exec model
1778     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1779     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1780     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1781     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1782                          PseudoSourceValue::getConstantPool(), 0,
1783                          false, false, 0);
1784   }
1785
1786   // The address of the thread local variable is the add of the thread
1787   // pointer with the offset of the variable.
1788   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1789 }
1790
1791 SDValue
1792 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1793   // TODO: implement the "local dynamic" model
1794   assert(Subtarget->isTargetELF() &&
1795          "TLS not implemented for non-ELF targets");
1796   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1797   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1798   // otherwise use the "Local Exec" TLS Model
1799   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1800     return LowerToTLSGeneralDynamicModel(GA, DAG);
1801   else
1802     return LowerToTLSExecModels(GA, DAG);
1803 }
1804
1805 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1806                                                  SelectionDAG &DAG) const {
1807   EVT PtrVT = getPointerTy();
1808   DebugLoc dl = Op.getDebugLoc();
1809   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1810   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1811   if (RelocM == Reloc::PIC_) {
1812     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1813     ARMConstantPoolValue *CPV =
1814       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1815     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1816     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1817     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1818                                  CPAddr,
1819                                  PseudoSourceValue::getConstantPool(), 0,
1820                                  false, false, 0);
1821     SDValue Chain = Result.getValue(1);
1822     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1823     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1824     if (!UseGOTOFF)
1825       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1826                            PseudoSourceValue::getGOT(), 0,
1827                            false, false, 0);
1828     return Result;
1829   } else {
1830     // If we have T2 ops, we can materialize the address directly via movt/movw
1831     // pair. This is always cheaper.
1832     if (Subtarget->useMovt()) {
1833       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1834                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1835     } else {
1836       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1837       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1838       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1839                          PseudoSourceValue::getConstantPool(), 0,
1840                          false, false, 0);
1841     }
1842   }
1843 }
1844
1845 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1846                                                     SelectionDAG &DAG) const {
1847   MachineFunction &MF = DAG.getMachineFunction();
1848   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1849   unsigned ARMPCLabelIndex = 0;
1850   EVT PtrVT = getPointerTy();
1851   DebugLoc dl = Op.getDebugLoc();
1852   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1853   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1854   SDValue CPAddr;
1855   if (RelocM == Reloc::Static)
1856     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1857   else {
1858     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1859     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1860     ARMConstantPoolValue *CPV =
1861       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1862     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1863   }
1864   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1865
1866   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1867                                PseudoSourceValue::getConstantPool(), 0,
1868                                false, false, 0);
1869   SDValue Chain = Result.getValue(1);
1870
1871   if (RelocM == Reloc::PIC_) {
1872     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1873     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1874   }
1875
1876   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1877     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1878                          PseudoSourceValue::getGOT(), 0,
1879                          false, false, 0);
1880
1881   return Result;
1882 }
1883
1884 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1885                                                     SelectionDAG &DAG) const {
1886   assert(Subtarget->isTargetELF() &&
1887          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1888   MachineFunction &MF = DAG.getMachineFunction();
1889   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1890   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1891   EVT PtrVT = getPointerTy();
1892   DebugLoc dl = Op.getDebugLoc();
1893   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1894   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1895                                                        "_GLOBAL_OFFSET_TABLE_",
1896                                                        ARMPCLabelIndex, PCAdj);
1897   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1898   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1899   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1900                                PseudoSourceValue::getConstantPool(), 0,
1901                                false, false, 0);
1902   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1903   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1904 }
1905
1906 SDValue
1907 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1908   DebugLoc dl = Op.getDebugLoc();
1909   SDValue Val = DAG.getConstant(0, MVT::i32);
1910   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1911                      Op.getOperand(1), Val);
1912 }
1913
1914 SDValue
1915 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1916   DebugLoc dl = Op.getDebugLoc();
1917   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1918                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1919 }
1920
1921 SDValue
1922 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1923                                           const ARMSubtarget *Subtarget) const {
1924   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1925   DebugLoc dl = Op.getDebugLoc();
1926   switch (IntNo) {
1927   default: return SDValue();    // Don't custom lower most intrinsics.
1928   case Intrinsic::arm_thread_pointer: {
1929     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1930     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1931   }
1932   case Intrinsic::eh_sjlj_lsda: {
1933     MachineFunction &MF = DAG.getMachineFunction();
1934     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1935     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1936     EVT PtrVT = getPointerTy();
1937     DebugLoc dl = Op.getDebugLoc();
1938     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1939     SDValue CPAddr;
1940     unsigned PCAdj = (RelocM != Reloc::PIC_)
1941       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1942     ARMConstantPoolValue *CPV =
1943       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1944                                ARMCP::CPLSDA, PCAdj);
1945     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1946     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1947     SDValue Result =
1948       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1949                   PseudoSourceValue::getConstantPool(), 0,
1950                   false, false, 0);
1951
1952     if (RelocM == Reloc::PIC_) {
1953       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1954       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1955     }
1956     return Result;
1957   }
1958   }
1959 }
1960
1961 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1962                                const ARMSubtarget *Subtarget) {
1963   DebugLoc dl = Op.getDebugLoc();
1964   SDValue Op5 = Op.getOperand(5);
1965   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1966   // v6 and v7 can both handle barriers directly, but need handled a bit
1967   // differently. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1968   // never get here.
1969   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1970   if (Subtarget->hasV7Ops())
1971     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1972   else if (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())
1973     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1974                        DAG.getConstant(0, MVT::i32));
1975   assert(0 && "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1976   return SDValue();
1977 }
1978
1979 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1980   MachineFunction &MF = DAG.getMachineFunction();
1981   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1982
1983   // vastart just stores the address of the VarArgsFrameIndex slot into the
1984   // memory location argument.
1985   DebugLoc dl = Op.getDebugLoc();
1986   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1987   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1988   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1989   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1990                       false, false, 0);
1991 }
1992
1993 SDValue
1994 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1995                                         SDValue &Root, SelectionDAG &DAG,
1996                                         DebugLoc dl) const {
1997   MachineFunction &MF = DAG.getMachineFunction();
1998   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1999
2000   TargetRegisterClass *RC;
2001   if (AFI->isThumb1OnlyFunction())
2002     RC = ARM::tGPRRegisterClass;
2003   else
2004     RC = ARM::GPRRegisterClass;
2005
2006   // Transform the arguments stored in physical registers into virtual ones.
2007   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2008   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2009
2010   SDValue ArgValue2;
2011   if (NextVA.isMemLoc()) {
2012     MachineFrameInfo *MFI = MF.getFrameInfo();
2013     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2014
2015     // Create load node to retrieve arguments from the stack.
2016     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2017     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2018                             PseudoSourceValue::getFixedStack(FI), 0,
2019                             false, false, 0);
2020   } else {
2021     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2022     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2023   }
2024
2025   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2026 }
2027
2028 SDValue
2029 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2030                                         CallingConv::ID CallConv, bool isVarArg,
2031                                         const SmallVectorImpl<ISD::InputArg>
2032                                           &Ins,
2033                                         DebugLoc dl, SelectionDAG &DAG,
2034                                         SmallVectorImpl<SDValue> &InVals)
2035                                           const {
2036
2037   MachineFunction &MF = DAG.getMachineFunction();
2038   MachineFrameInfo *MFI = MF.getFrameInfo();
2039
2040   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2041
2042   // Assign locations to all of the incoming arguments.
2043   SmallVector<CCValAssign, 16> ArgLocs;
2044   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2045                  *DAG.getContext());
2046   CCInfo.AnalyzeFormalArguments(Ins,
2047                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2048                                                   isVarArg));
2049
2050   SmallVector<SDValue, 16> ArgValues;
2051
2052   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2053     CCValAssign &VA = ArgLocs[i];
2054
2055     // Arguments stored in registers.
2056     if (VA.isRegLoc()) {
2057       EVT RegVT = VA.getLocVT();
2058
2059       SDValue ArgValue;
2060       if (VA.needsCustom()) {
2061         // f64 and vector types are split up into multiple registers or
2062         // combinations of registers and stack slots.
2063         if (VA.getLocVT() == MVT::v2f64) {
2064           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2065                                                    Chain, DAG, dl);
2066           VA = ArgLocs[++i]; // skip ahead to next loc
2067           SDValue ArgValue2;
2068           if (VA.isMemLoc()) {
2069             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2070             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2071             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2072                                     PseudoSourceValue::getFixedStack(FI), 0,
2073                                     false, false, 0);
2074           } else {
2075             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2076                                              Chain, DAG, dl);
2077           }
2078           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2079           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2080                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2081           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2082                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2083         } else
2084           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2085
2086       } else {
2087         TargetRegisterClass *RC;
2088
2089         if (RegVT == MVT::f32)
2090           RC = ARM::SPRRegisterClass;
2091         else if (RegVT == MVT::f64)
2092           RC = ARM::DPRRegisterClass;
2093         else if (RegVT == MVT::v2f64)
2094           RC = ARM::QPRRegisterClass;
2095         else if (RegVT == MVT::i32)
2096           RC = (AFI->isThumb1OnlyFunction() ?
2097                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2098         else
2099           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2100
2101         // Transform the arguments in physical registers into virtual ones.
2102         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2103         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2104       }
2105
2106       // If this is an 8 or 16-bit value, it is really passed promoted
2107       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2108       // truncate to the right size.
2109       switch (VA.getLocInfo()) {
2110       default: llvm_unreachable("Unknown loc info!");
2111       case CCValAssign::Full: break;
2112       case CCValAssign::BCvt:
2113         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2114         break;
2115       case CCValAssign::SExt:
2116         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2117                                DAG.getValueType(VA.getValVT()));
2118         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2119         break;
2120       case CCValAssign::ZExt:
2121         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2122                                DAG.getValueType(VA.getValVT()));
2123         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2124         break;
2125       }
2126
2127       InVals.push_back(ArgValue);
2128
2129     } else { // VA.isRegLoc()
2130
2131       // sanity check
2132       assert(VA.isMemLoc());
2133       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2134
2135       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2136       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2137
2138       // Create load nodes to retrieve arguments from the stack.
2139       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2140       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2141                                    PseudoSourceValue::getFixedStack(FI), 0,
2142                                    false, false, 0));
2143     }
2144   }
2145
2146   // varargs
2147   if (isVarArg) {
2148     static const unsigned GPRArgRegs[] = {
2149       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2150     };
2151
2152     unsigned NumGPRs = CCInfo.getFirstUnallocated
2153       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2154
2155     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2156     unsigned VARegSize = (4 - NumGPRs) * 4;
2157     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2158     unsigned ArgOffset = CCInfo.getNextStackOffset();
2159     if (VARegSaveSize) {
2160       // If this function is vararg, store any remaining integer argument regs
2161       // to their spots on the stack so that they may be loaded by deferencing
2162       // the result of va_next.
2163       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2164       AFI->setVarArgsFrameIndex(
2165         MFI->CreateFixedObject(VARegSaveSize,
2166                                ArgOffset + VARegSaveSize - VARegSize,
2167                                true));
2168       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2169                                       getPointerTy());
2170
2171       SmallVector<SDValue, 4> MemOps;
2172       for (; NumGPRs < 4; ++NumGPRs) {
2173         TargetRegisterClass *RC;
2174         if (AFI->isThumb1OnlyFunction())
2175           RC = ARM::tGPRRegisterClass;
2176         else
2177           RC = ARM::GPRRegisterClass;
2178
2179         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2180         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2181         SDValue Store =
2182           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2183                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2184                0, false, false, 0);
2185         MemOps.push_back(Store);
2186         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2187                           DAG.getConstant(4, getPointerTy()));
2188       }
2189       if (!MemOps.empty())
2190         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2191                             &MemOps[0], MemOps.size());
2192     } else
2193       // This will point to the next argument passed via stack.
2194       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2195   }
2196
2197   return Chain;
2198 }
2199
2200 /// isFloatingPointZero - Return true if this is +0.0.
2201 static bool isFloatingPointZero(SDValue Op) {
2202   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2203     return CFP->getValueAPF().isPosZero();
2204   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2205     // Maybe this has already been legalized into the constant pool?
2206     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2207       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2208       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2209         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2210           return CFP->getValueAPF().isPosZero();
2211     }
2212   }
2213   return false;
2214 }
2215
2216 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2217 /// the given operands.
2218 SDValue
2219 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2220                              SDValue &ARMcc, SelectionDAG &DAG,
2221                              DebugLoc dl) const {
2222   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2223     unsigned C = RHSC->getZExtValue();
2224     if (!isLegalICmpImmediate(C)) {
2225       // Constant does not fit, try adjusting it by one?
2226       switch (CC) {
2227       default: break;
2228       case ISD::SETLT:
2229       case ISD::SETGE:
2230         if (isLegalICmpImmediate(C-1)) {
2231           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2232           RHS = DAG.getConstant(C-1, MVT::i32);
2233         }
2234         break;
2235       case ISD::SETULT:
2236       case ISD::SETUGE:
2237         if (C > 0 && isLegalICmpImmediate(C-1)) {
2238           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2239           RHS = DAG.getConstant(C-1, MVT::i32);
2240         }
2241         break;
2242       case ISD::SETLE:
2243       case ISD::SETGT:
2244         if (isLegalICmpImmediate(C+1)) {
2245           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2246           RHS = DAG.getConstant(C+1, MVT::i32);
2247         }
2248         break;
2249       case ISD::SETULE:
2250       case ISD::SETUGT:
2251         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2252           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2253           RHS = DAG.getConstant(C+1, MVT::i32);
2254         }
2255         break;
2256       }
2257     }
2258   }
2259
2260   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2261   ARMISD::NodeType CompareType;
2262   switch (CondCode) {
2263   default:
2264     CompareType = ARMISD::CMP;
2265     break;
2266   case ARMCC::EQ:
2267   case ARMCC::NE:
2268     // Uses only Z Flag
2269     CompareType = ARMISD::CMPZ;
2270     break;
2271   }
2272   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2273   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2274 }
2275
2276 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2277 SDValue
2278 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2279                              DebugLoc dl) const {
2280   SDValue Cmp;
2281   if (!isFloatingPointZero(RHS))
2282     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2283   else
2284     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2285   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2286 }
2287
2288 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2289   EVT VT = Op.getValueType();
2290   SDValue LHS = Op.getOperand(0);
2291   SDValue RHS = Op.getOperand(1);
2292   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2293   SDValue TrueVal = Op.getOperand(2);
2294   SDValue FalseVal = Op.getOperand(3);
2295   DebugLoc dl = Op.getDebugLoc();
2296
2297   if (LHS.getValueType() == MVT::i32) {
2298     SDValue ARMcc;
2299     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2300     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2301     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2302   }
2303
2304   ARMCC::CondCodes CondCode, CondCode2;
2305   FPCCToARMCC(CC, CondCode, CondCode2);
2306
2307   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2308   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2309   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2310   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2311                                ARMcc, CCR, Cmp);
2312   if (CondCode2 != ARMCC::AL) {
2313     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2314     // FIXME: Needs another CMP because flag can have but one use.
2315     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2316     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2317                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2318   }
2319   return Result;
2320 }
2321
2322 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2323 /// to morph to an integer compare sequence.
2324 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2325                            const ARMSubtarget *Subtarget) {
2326   SDNode *N = Op.getNode();
2327   if (!N->hasOneUse())
2328     // Otherwise it requires moving the value from fp to integer registers.
2329     return false;
2330   if (!N->getNumValues())
2331     return false;
2332   EVT VT = Op.getValueType();
2333   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2334     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2335     // vmrs are very slow, e.g. cortex-a8.
2336     return false;
2337
2338   if (isFloatingPointZero(Op)) {
2339     SeenZero = true;
2340     return true;
2341   }
2342   return ISD::isNormalLoad(N);
2343 }
2344
2345 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2346   if (isFloatingPointZero(Op))
2347     return DAG.getConstant(0, MVT::i32);
2348
2349   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2350     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2351                        Ld->getChain(), Ld->getBasePtr(),
2352                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2353                        Ld->isVolatile(), Ld->isNonTemporal(),
2354                        Ld->getAlignment());
2355
2356   llvm_unreachable("Unknown VFP cmp argument!");
2357 }
2358
2359 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2360                            SDValue &RetVal1, SDValue &RetVal2) {
2361   if (isFloatingPointZero(Op)) {
2362     RetVal1 = DAG.getConstant(0, MVT::i32);
2363     RetVal2 = DAG.getConstant(0, MVT::i32);
2364     return;
2365   }
2366
2367   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2368     SDValue Ptr = Ld->getBasePtr();
2369     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2370                           Ld->getChain(), Ptr,
2371                           Ld->getSrcValue(), Ld->getSrcValueOffset(),
2372                           Ld->isVolatile(), Ld->isNonTemporal(),
2373                           Ld->getAlignment());
2374
2375     EVT PtrType = Ptr.getValueType();
2376     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2377     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2378                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2379     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2380                           Ld->getChain(), NewPtr,
2381                           Ld->getSrcValue(), Ld->getSrcValueOffset() + 4,
2382                           Ld->isVolatile(), Ld->isNonTemporal(),
2383                           NewAlign);
2384     return;
2385   }
2386
2387   llvm_unreachable("Unknown VFP cmp argument!");
2388 }
2389
2390 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2391 /// f32 and even f64 comparisons to integer ones.
2392 SDValue
2393 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2394   SDValue Chain = Op.getOperand(0);
2395   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2396   SDValue LHS = Op.getOperand(2);
2397   SDValue RHS = Op.getOperand(3);
2398   SDValue Dest = Op.getOperand(4);
2399   DebugLoc dl = Op.getDebugLoc();
2400
2401   bool SeenZero = false;
2402   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2403       canChangeToInt(RHS, SeenZero, Subtarget) &&
2404       // If one of the operand is zero, it's safe to ignore the NaN case since
2405       // we only care about equality comparisons.
2406       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2407     // If unsafe fp math optimization is enabled and there are no othter uses of
2408     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2409     // to an integer comparison.
2410     if (CC == ISD::SETOEQ)
2411       CC = ISD::SETEQ;
2412     else if (CC == ISD::SETUNE)
2413       CC = ISD::SETNE;
2414
2415     SDValue ARMcc;
2416     if (LHS.getValueType() == MVT::f32) {
2417       LHS = bitcastf32Toi32(LHS, DAG);
2418       RHS = bitcastf32Toi32(RHS, DAG);
2419       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2420       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2421       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2422                          Chain, Dest, ARMcc, CCR, Cmp);
2423     }
2424
2425     SDValue LHS1, LHS2;
2426     SDValue RHS1, RHS2;
2427     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2428     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2429     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2430     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2431     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2432     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2433     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2434   }
2435
2436   return SDValue();
2437 }
2438
2439 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2440   SDValue Chain = Op.getOperand(0);
2441   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2442   SDValue LHS = Op.getOperand(2);
2443   SDValue RHS = Op.getOperand(3);
2444   SDValue Dest = Op.getOperand(4);
2445   DebugLoc dl = Op.getDebugLoc();
2446
2447   if (LHS.getValueType() == MVT::i32) {
2448     SDValue ARMcc;
2449     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2450     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2451     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2452                        Chain, Dest, ARMcc, CCR, Cmp);
2453   }
2454
2455   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2456
2457   if (UnsafeFPMath &&
2458       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2459        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2460     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2461     if (Result.getNode())
2462       return Result;
2463   }
2464
2465   ARMCC::CondCodes CondCode, CondCode2;
2466   FPCCToARMCC(CC, CondCode, CondCode2);
2467
2468   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2469   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2470   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2471   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2472   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2473   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2474   if (CondCode2 != ARMCC::AL) {
2475     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2476     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2477     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2478   }
2479   return Res;
2480 }
2481
2482 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2483   SDValue Chain = Op.getOperand(0);
2484   SDValue Table = Op.getOperand(1);
2485   SDValue Index = Op.getOperand(2);
2486   DebugLoc dl = Op.getDebugLoc();
2487
2488   EVT PTy = getPointerTy();
2489   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2490   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2491   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2492   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2493   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2494   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2495   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2496   if (Subtarget->isThumb2()) {
2497     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2498     // which does another jump to the destination. This also makes it easier
2499     // to translate it to TBB / TBH later.
2500     // FIXME: This might not work if the function is extremely large.
2501     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2502                        Addr, Op.getOperand(2), JTI, UId);
2503   }
2504   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2505     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2506                        PseudoSourceValue::getJumpTable(), 0,
2507                        false, false, 0);
2508     Chain = Addr.getValue(1);
2509     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2510     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2511   } else {
2512     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2513                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2514     Chain = Addr.getValue(1);
2515     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2516   }
2517 }
2518
2519 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2520   DebugLoc dl = Op.getDebugLoc();
2521   unsigned Opc;
2522
2523   switch (Op.getOpcode()) {
2524   default:
2525     assert(0 && "Invalid opcode!");
2526   case ISD::FP_TO_SINT:
2527     Opc = ARMISD::FTOSI;
2528     break;
2529   case ISD::FP_TO_UINT:
2530     Opc = ARMISD::FTOUI;
2531     break;
2532   }
2533   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2534   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2535 }
2536
2537 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2538   EVT VT = Op.getValueType();
2539   DebugLoc dl = Op.getDebugLoc();
2540   unsigned Opc;
2541
2542   switch (Op.getOpcode()) {
2543   default:
2544     assert(0 && "Invalid opcode!");
2545   case ISD::SINT_TO_FP:
2546     Opc = ARMISD::SITOF;
2547     break;
2548   case ISD::UINT_TO_FP:
2549     Opc = ARMISD::UITOF;
2550     break;
2551   }
2552
2553   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2554   return DAG.getNode(Opc, dl, VT, Op);
2555 }
2556
2557 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2558   // Implement fcopysign with a fabs and a conditional fneg.
2559   SDValue Tmp0 = Op.getOperand(0);
2560   SDValue Tmp1 = Op.getOperand(1);
2561   DebugLoc dl = Op.getDebugLoc();
2562   EVT VT = Op.getValueType();
2563   EVT SrcVT = Tmp1.getValueType();
2564   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2565   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2566   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2567   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2568   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2569   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2570 }
2571
2572 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2573   MachineFunction &MF = DAG.getMachineFunction();
2574   MachineFrameInfo *MFI = MF.getFrameInfo();
2575   MFI->setReturnAddressIsTaken(true);
2576
2577   EVT VT = Op.getValueType();
2578   DebugLoc dl = Op.getDebugLoc();
2579   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2580   if (Depth) {
2581     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2582     SDValue Offset = DAG.getConstant(4, MVT::i32);
2583     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2584                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2585                        NULL, 0, false, false, 0);
2586   }
2587
2588   // Return LR, which contains the return address. Mark it an implicit live-in.
2589   unsigned Reg = MF.addLiveIn(ARM::LR, ARM::GPRRegisterClass);
2590   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2591 }
2592
2593 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2594   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2595   MFI->setFrameAddressIsTaken(true);
2596
2597   EVT VT = Op.getValueType();
2598   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2599   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2600   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2601     ? ARM::R7 : ARM::R11;
2602   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2603   while (Depth--)
2604     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2605                             false, false, 0);
2606   return FrameAddr;
2607 }
2608
2609 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2610 /// expand a bit convert where either the source or destination type is i64 to
2611 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2612 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2613 /// vectors), since the legalizer won't know what to do with that.
2614 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2615   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2616   DebugLoc dl = N->getDebugLoc();
2617   SDValue Op = N->getOperand(0);
2618
2619   // This function is only supposed to be called for i64 types, either as the
2620   // source or destination of the bit convert.
2621   EVT SrcVT = Op.getValueType();
2622   EVT DstVT = N->getValueType(0);
2623   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2624          "ExpandBIT_CONVERT called for non-i64 type");
2625
2626   // Turn i64->f64 into VMOVDRR.
2627   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2628     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2629                              DAG.getConstant(0, MVT::i32));
2630     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2631                              DAG.getConstant(1, MVT::i32));
2632     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2633                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2634   }
2635
2636   // Turn f64->i64 into VMOVRRD.
2637   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2638     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2639                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2640     // Merge the pieces into a single i64 value.
2641     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2642   }
2643
2644   return SDValue();
2645 }
2646
2647 /// getZeroVector - Returns a vector of specified type with all zero elements.
2648 /// Zero vectors are used to represent vector negation and in those cases
2649 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2650 /// not support i64 elements, so sometimes the zero vectors will need to be
2651 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2652 /// zero vector.
2653 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2654   assert(VT.isVector() && "Expected a vector type");
2655   // The canonical modified immediate encoding of a zero vector is....0!
2656   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2657   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2658   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2659   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2660 }
2661
2662 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2663 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2664 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2665                                                 SelectionDAG &DAG) const {
2666   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2667   EVT VT = Op.getValueType();
2668   unsigned VTBits = VT.getSizeInBits();
2669   DebugLoc dl = Op.getDebugLoc();
2670   SDValue ShOpLo = Op.getOperand(0);
2671   SDValue ShOpHi = Op.getOperand(1);
2672   SDValue ShAmt  = Op.getOperand(2);
2673   SDValue ARMcc;
2674   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2675
2676   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2677
2678   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2679                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2680   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2681   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2682                                    DAG.getConstant(VTBits, MVT::i32));
2683   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2684   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2685   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2686
2687   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2688   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2689                           ARMcc, DAG, dl);
2690   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2691   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2692                            CCR, Cmp);
2693
2694   SDValue Ops[2] = { Lo, Hi };
2695   return DAG.getMergeValues(Ops, 2, dl);
2696 }
2697
2698 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2699 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2700 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2701                                                SelectionDAG &DAG) const {
2702   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2703   EVT VT = Op.getValueType();
2704   unsigned VTBits = VT.getSizeInBits();
2705   DebugLoc dl = Op.getDebugLoc();
2706   SDValue ShOpLo = Op.getOperand(0);
2707   SDValue ShOpHi = Op.getOperand(1);
2708   SDValue ShAmt  = Op.getOperand(2);
2709   SDValue ARMcc;
2710
2711   assert(Op.getOpcode() == ISD::SHL_PARTS);
2712   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2713                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2714   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2715   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2716                                    DAG.getConstant(VTBits, MVT::i32));
2717   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2718   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2719
2720   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2721   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2722   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2723                           ARMcc, DAG, dl);
2724   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2725   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2726                            CCR, Cmp);
2727
2728   SDValue Ops[2] = { Lo, Hi };
2729   return DAG.getMergeValues(Ops, 2, dl);
2730 }
2731
2732 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2733                          const ARMSubtarget *ST) {
2734   EVT VT = N->getValueType(0);
2735   DebugLoc dl = N->getDebugLoc();
2736
2737   if (!ST->hasV6T2Ops())
2738     return SDValue();
2739
2740   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2741   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2742 }
2743
2744 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2745                           const ARMSubtarget *ST) {
2746   EVT VT = N->getValueType(0);
2747   DebugLoc dl = N->getDebugLoc();
2748
2749   // Lower vector shifts on NEON to use VSHL.
2750   if (VT.isVector()) {
2751     assert(ST->hasNEON() && "unexpected vector shift");
2752
2753     // Left shifts translate directly to the vshiftu intrinsic.
2754     if (N->getOpcode() == ISD::SHL)
2755       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2756                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2757                          N->getOperand(0), N->getOperand(1));
2758
2759     assert((N->getOpcode() == ISD::SRA ||
2760             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2761
2762     // NEON uses the same intrinsics for both left and right shifts.  For
2763     // right shifts, the shift amounts are negative, so negate the vector of
2764     // shift amounts.
2765     EVT ShiftVT = N->getOperand(1).getValueType();
2766     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2767                                        getZeroVector(ShiftVT, DAG, dl),
2768                                        N->getOperand(1));
2769     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2770                                Intrinsic::arm_neon_vshifts :
2771                                Intrinsic::arm_neon_vshiftu);
2772     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2773                        DAG.getConstant(vshiftInt, MVT::i32),
2774                        N->getOperand(0), NegatedCount);
2775   }
2776
2777   // We can get here for a node like i32 = ISD::SHL i32, i64
2778   if (VT != MVT::i64)
2779     return SDValue();
2780
2781   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2782          "Unknown shift to lower!");
2783
2784   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2785   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2786       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2787     return SDValue();
2788
2789   // If we are in thumb mode, we don't have RRX.
2790   if (ST->isThumb1Only()) return SDValue();
2791
2792   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2793   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2794                            DAG.getConstant(0, MVT::i32));
2795   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2796                            DAG.getConstant(1, MVT::i32));
2797
2798   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2799   // captures the result into a carry flag.
2800   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2801   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2802
2803   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2804   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2805
2806   // Merge the pieces into a single i64 value.
2807  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2808 }
2809
2810 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2811   SDValue TmpOp0, TmpOp1;
2812   bool Invert = false;
2813   bool Swap = false;
2814   unsigned Opc = 0;
2815
2816   SDValue Op0 = Op.getOperand(0);
2817   SDValue Op1 = Op.getOperand(1);
2818   SDValue CC = Op.getOperand(2);
2819   EVT VT = Op.getValueType();
2820   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2821   DebugLoc dl = Op.getDebugLoc();
2822
2823   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2824     switch (SetCCOpcode) {
2825     default: llvm_unreachable("Illegal FP comparison"); break;
2826     case ISD::SETUNE:
2827     case ISD::SETNE:  Invert = true; // Fallthrough
2828     case ISD::SETOEQ:
2829     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2830     case ISD::SETOLT:
2831     case ISD::SETLT: Swap = true; // Fallthrough
2832     case ISD::SETOGT:
2833     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2834     case ISD::SETOLE:
2835     case ISD::SETLE:  Swap = true; // Fallthrough
2836     case ISD::SETOGE:
2837     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2838     case ISD::SETUGE: Swap = true; // Fallthrough
2839     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2840     case ISD::SETUGT: Swap = true; // Fallthrough
2841     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2842     case ISD::SETUEQ: Invert = true; // Fallthrough
2843     case ISD::SETONE:
2844       // Expand this to (OLT | OGT).
2845       TmpOp0 = Op0;
2846       TmpOp1 = Op1;
2847       Opc = ISD::OR;
2848       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2849       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2850       break;
2851     case ISD::SETUO: Invert = true; // Fallthrough
2852     case ISD::SETO:
2853       // Expand this to (OLT | OGE).
2854       TmpOp0 = Op0;
2855       TmpOp1 = Op1;
2856       Opc = ISD::OR;
2857       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2858       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2859       break;
2860     }
2861   } else {
2862     // Integer comparisons.
2863     switch (SetCCOpcode) {
2864     default: llvm_unreachable("Illegal integer comparison"); break;
2865     case ISD::SETNE:  Invert = true;
2866     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2867     case ISD::SETLT:  Swap = true;
2868     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2869     case ISD::SETLE:  Swap = true;
2870     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2871     case ISD::SETULT: Swap = true;
2872     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2873     case ISD::SETULE: Swap = true;
2874     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2875     }
2876
2877     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2878     if (Opc == ARMISD::VCEQ) {
2879
2880       SDValue AndOp;
2881       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2882         AndOp = Op0;
2883       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2884         AndOp = Op1;
2885
2886       // Ignore bitconvert.
2887       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2888         AndOp = AndOp.getOperand(0);
2889
2890       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2891         Opc = ARMISD::VTST;
2892         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2893         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2894         Invert = !Invert;
2895       }
2896     }
2897   }
2898
2899   if (Swap)
2900     std::swap(Op0, Op1);
2901
2902   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2903
2904   if (Invert)
2905     Result = DAG.getNOT(dl, Result, VT);
2906
2907   return Result;
2908 }
2909
2910 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2911 /// valid vector constant for a NEON instruction with a "modified immediate"
2912 /// operand (e.g., VMOV).  If so, return the encoded value.
2913 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2914                                  unsigned SplatBitSize, SelectionDAG &DAG,
2915                                  EVT &VT, bool is128Bits, bool isVMOV) {
2916   unsigned OpCmode, Imm;
2917
2918   // SplatBitSize is set to the smallest size that splats the vector, so a
2919   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2920   // immediate instructions others than VMOV do not support the 8-bit encoding
2921   // of a zero vector, and the default encoding of zero is supposed to be the
2922   // 32-bit version.
2923   if (SplatBits == 0)
2924     SplatBitSize = 32;
2925
2926   switch (SplatBitSize) {
2927   case 8:
2928     if (!isVMOV)
2929       return SDValue();
2930     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2931     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2932     OpCmode = 0xe;
2933     Imm = SplatBits;
2934     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
2935     break;
2936
2937   case 16:
2938     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2939     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
2940     if ((SplatBits & ~0xff) == 0) {
2941       // Value = 0x00nn: Op=x, Cmode=100x.
2942       OpCmode = 0x8;
2943       Imm = SplatBits;
2944       break;
2945     }
2946     if ((SplatBits & ~0xff00) == 0) {
2947       // Value = 0xnn00: Op=x, Cmode=101x.
2948       OpCmode = 0xa;
2949       Imm = SplatBits >> 8;
2950       break;
2951     }
2952     return SDValue();
2953
2954   case 32:
2955     // NEON's 32-bit VMOV supports splat values where:
2956     // * only one byte is nonzero, or
2957     // * the least significant byte is 0xff and the second byte is nonzero, or
2958     // * the least significant 2 bytes are 0xff and the third is nonzero.
2959     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
2960     if ((SplatBits & ~0xff) == 0) {
2961       // Value = 0x000000nn: Op=x, Cmode=000x.
2962       OpCmode = 0;
2963       Imm = SplatBits;
2964       break;
2965     }
2966     if ((SplatBits & ~0xff00) == 0) {
2967       // Value = 0x0000nn00: Op=x, Cmode=001x.
2968       OpCmode = 0x2;
2969       Imm = SplatBits >> 8;
2970       break;
2971     }
2972     if ((SplatBits & ~0xff0000) == 0) {
2973       // Value = 0x00nn0000: Op=x, Cmode=010x.
2974       OpCmode = 0x4;
2975       Imm = SplatBits >> 16;
2976       break;
2977     }
2978     if ((SplatBits & ~0xff000000) == 0) {
2979       // Value = 0xnn000000: Op=x, Cmode=011x.
2980       OpCmode = 0x6;
2981       Imm = SplatBits >> 24;
2982       break;
2983     }
2984
2985     if ((SplatBits & ~0xffff) == 0 &&
2986         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2987       // Value = 0x0000nnff: Op=x, Cmode=1100.
2988       OpCmode = 0xc;
2989       Imm = SplatBits >> 8;
2990       SplatBits |= 0xff;
2991       break;
2992     }
2993
2994     if ((SplatBits & ~0xffffff) == 0 &&
2995         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
2996       // Value = 0x00nnffff: Op=x, Cmode=1101.
2997       OpCmode = 0xd;
2998       Imm = SplatBits >> 16;
2999       SplatBits |= 0xffff;
3000       break;
3001     }
3002
3003     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3004     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3005     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3006     // and fall through here to test for a valid 64-bit splat.  But, then the
3007     // caller would also need to check and handle the change in size.
3008     return SDValue();
3009
3010   case 64: {
3011     if (!isVMOV)
3012       return SDValue();
3013     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3014     uint64_t BitMask = 0xff;
3015     uint64_t Val = 0;
3016     unsigned ImmMask = 1;
3017     Imm = 0;
3018     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3019       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3020         Val |= BitMask;
3021         Imm |= ImmMask;
3022       } else if ((SplatBits & BitMask) != 0) {
3023         return SDValue();
3024       }
3025       BitMask <<= 8;
3026       ImmMask <<= 1;
3027     }
3028     // Op=1, Cmode=1110.
3029     OpCmode = 0x1e;
3030     SplatBits = Val;
3031     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3032     break;
3033   }
3034
3035   default:
3036     llvm_unreachable("unexpected size for isNEONModifiedImm");
3037     return SDValue();
3038   }
3039
3040   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3041   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3042 }
3043
3044 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3045                        bool &ReverseVEXT, unsigned &Imm) {
3046   unsigned NumElts = VT.getVectorNumElements();
3047   ReverseVEXT = false;
3048   Imm = M[0];
3049
3050   // If this is a VEXT shuffle, the immediate value is the index of the first
3051   // element.  The other shuffle indices must be the successive elements after
3052   // the first one.
3053   unsigned ExpectedElt = Imm;
3054   for (unsigned i = 1; i < NumElts; ++i) {
3055     // Increment the expected index.  If it wraps around, it may still be
3056     // a VEXT but the source vectors must be swapped.
3057     ExpectedElt += 1;
3058     if (ExpectedElt == NumElts * 2) {
3059       ExpectedElt = 0;
3060       ReverseVEXT = true;
3061     }
3062
3063     if (ExpectedElt != static_cast<unsigned>(M[i]))
3064       return false;
3065   }
3066
3067   // Adjust the index value if the source operands will be swapped.
3068   if (ReverseVEXT)
3069     Imm -= NumElts;
3070
3071   return true;
3072 }
3073
3074 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3075 /// instruction with the specified blocksize.  (The order of the elements
3076 /// within each block of the vector is reversed.)
3077 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3078                        unsigned BlockSize) {
3079   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3080          "Only possible block sizes for VREV are: 16, 32, 64");
3081
3082   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3083   if (EltSz == 64)
3084     return false;
3085
3086   unsigned NumElts = VT.getVectorNumElements();
3087   unsigned BlockElts = M[0] + 1;
3088
3089   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3090     return false;
3091
3092   for (unsigned i = 0; i < NumElts; ++i) {
3093     if ((unsigned) M[i] !=
3094         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3095       return false;
3096   }
3097
3098   return true;
3099 }
3100
3101 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3102                        unsigned &WhichResult) {
3103   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3104   if (EltSz == 64)
3105     return false;
3106
3107   unsigned NumElts = VT.getVectorNumElements();
3108   WhichResult = (M[0] == 0 ? 0 : 1);
3109   for (unsigned i = 0; i < NumElts; i += 2) {
3110     if ((unsigned) M[i] != i + WhichResult ||
3111         (unsigned) M[i+1] != i + NumElts + WhichResult)
3112       return false;
3113   }
3114   return true;
3115 }
3116
3117 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3118 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3119 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3120 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3121                                 unsigned &WhichResult) {
3122   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3123   if (EltSz == 64)
3124     return false;
3125
3126   unsigned NumElts = VT.getVectorNumElements();
3127   WhichResult = (M[0] == 0 ? 0 : 1);
3128   for (unsigned i = 0; i < NumElts; i += 2) {
3129     if ((unsigned) M[i] != i + WhichResult ||
3130         (unsigned) M[i+1] != i + WhichResult)
3131       return false;
3132   }
3133   return true;
3134 }
3135
3136 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3137                        unsigned &WhichResult) {
3138   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3139   if (EltSz == 64)
3140     return false;
3141
3142   unsigned NumElts = VT.getVectorNumElements();
3143   WhichResult = (M[0] == 0 ? 0 : 1);
3144   for (unsigned i = 0; i != NumElts; ++i) {
3145     if ((unsigned) M[i] != 2 * i + WhichResult)
3146       return false;
3147   }
3148
3149   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3150   if (VT.is64BitVector() && EltSz == 32)
3151     return false;
3152
3153   return true;
3154 }
3155
3156 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3157 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3158 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3159 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3160                                 unsigned &WhichResult) {
3161   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3162   if (EltSz == 64)
3163     return false;
3164
3165   unsigned Half = VT.getVectorNumElements() / 2;
3166   WhichResult = (M[0] == 0 ? 0 : 1);
3167   for (unsigned j = 0; j != 2; ++j) {
3168     unsigned Idx = WhichResult;
3169     for (unsigned i = 0; i != Half; ++i) {
3170       if ((unsigned) M[i + j * Half] != Idx)
3171         return false;
3172       Idx += 2;
3173     }
3174   }
3175
3176   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3177   if (VT.is64BitVector() && EltSz == 32)
3178     return false;
3179
3180   return true;
3181 }
3182
3183 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3184                        unsigned &WhichResult) {
3185   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3186   if (EltSz == 64)
3187     return false;
3188
3189   unsigned NumElts = VT.getVectorNumElements();
3190   WhichResult = (M[0] == 0 ? 0 : 1);
3191   unsigned Idx = WhichResult * NumElts / 2;
3192   for (unsigned i = 0; i != NumElts; i += 2) {
3193     if ((unsigned) M[i] != Idx ||
3194         (unsigned) M[i+1] != Idx + NumElts)
3195       return false;
3196     Idx += 1;
3197   }
3198
3199   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3200   if (VT.is64BitVector() && EltSz == 32)
3201     return false;
3202
3203   return true;
3204 }
3205
3206 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3207 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3208 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3209 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3210                                 unsigned &WhichResult) {
3211   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3212   if (EltSz == 64)
3213     return false;
3214
3215   unsigned NumElts = VT.getVectorNumElements();
3216   WhichResult = (M[0] == 0 ? 0 : 1);
3217   unsigned Idx = WhichResult * NumElts / 2;
3218   for (unsigned i = 0; i != NumElts; i += 2) {
3219     if ((unsigned) M[i] != Idx ||
3220         (unsigned) M[i+1] != Idx)
3221       return false;
3222     Idx += 1;
3223   }
3224
3225   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3226   if (VT.is64BitVector() && EltSz == 32)
3227     return false;
3228
3229   return true;
3230 }
3231
3232 // If this is a case we can't handle, return null and let the default
3233 // expansion code take care of it.
3234 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3235   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3236   DebugLoc dl = Op.getDebugLoc();
3237   EVT VT = Op.getValueType();
3238
3239   APInt SplatBits, SplatUndef;
3240   unsigned SplatBitSize;
3241   bool HasAnyUndefs;
3242   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3243     if (SplatBitSize <= 64) {
3244       // Check if an immediate VMOV works.
3245       EVT VmovVT;
3246       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3247                                       SplatUndef.getZExtValue(), SplatBitSize,
3248                                       DAG, VmovVT, VT.is128BitVector(), true);
3249       if (Val.getNode()) {
3250         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3251         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3252       }
3253
3254       // Try an immediate VMVN.
3255       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3256                              ((1LL << SplatBitSize) - 1));
3257       Val = isNEONModifiedImm(NegatedImm,
3258                                       SplatUndef.getZExtValue(), SplatBitSize,
3259                                       DAG, VmovVT, VT.is128BitVector(), false);
3260       if (Val.getNode()) {
3261         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3262         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3263       }
3264     }
3265   }
3266
3267   // Scan through the operands to see if only one value is used.
3268   unsigned NumElts = VT.getVectorNumElements();
3269   bool isOnlyLowElement = true;
3270   bool usesOnlyOneValue = true;
3271   bool isConstant = true;
3272   SDValue Value;
3273   for (unsigned i = 0; i < NumElts; ++i) {
3274     SDValue V = Op.getOperand(i);
3275     if (V.getOpcode() == ISD::UNDEF)
3276       continue;
3277     if (i > 0)
3278       isOnlyLowElement = false;
3279     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3280       isConstant = false;
3281
3282     if (!Value.getNode())
3283       Value = V;
3284     else if (V != Value)
3285       usesOnlyOneValue = false;
3286   }
3287
3288   if (!Value.getNode())
3289     return DAG.getUNDEF(VT);
3290
3291   if (isOnlyLowElement)
3292     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3293
3294   // If all elements are constants, fall back to the default expansion, which
3295   // will generate a load from the constant pool.
3296   if (isConstant)
3297     return SDValue();
3298
3299   // Use VDUP for non-constant splats.
3300   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3301   if (usesOnlyOneValue && EltSize <= 32)
3302     return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3303
3304   // Vectors with 32- or 64-bit elements can be built by directly assigning
3305   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3306   // will be legalized.
3307   if (EltSize >= 32) {
3308     // Do the expansion with floating-point types, since that is what the VFP
3309     // registers are defined to use, and since i64 is not legal.
3310     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3311     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3312     SmallVector<SDValue, 8> Ops;
3313     for (unsigned i = 0; i < NumElts; ++i)
3314       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3315     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3316     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3317   }
3318
3319   return SDValue();
3320 }
3321
3322 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3323 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3324 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3325 /// are assumed to be legal.
3326 bool
3327 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3328                                       EVT VT) const {
3329   if (VT.getVectorNumElements() == 4 &&
3330       (VT.is128BitVector() || VT.is64BitVector())) {
3331     unsigned PFIndexes[4];
3332     for (unsigned i = 0; i != 4; ++i) {
3333       if (M[i] < 0)
3334         PFIndexes[i] = 8;
3335       else
3336         PFIndexes[i] = M[i];
3337     }
3338
3339     // Compute the index in the perfect shuffle table.
3340     unsigned PFTableIndex =
3341       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3342     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3343     unsigned Cost = (PFEntry >> 30);
3344
3345     if (Cost <= 4)
3346       return true;
3347   }
3348
3349   bool ReverseVEXT;
3350   unsigned Imm, WhichResult;
3351
3352   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3353   return (EltSize >= 32 ||
3354           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3355           isVREVMask(M, VT, 64) ||
3356           isVREVMask(M, VT, 32) ||
3357           isVREVMask(M, VT, 16) ||
3358           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3359           isVTRNMask(M, VT, WhichResult) ||
3360           isVUZPMask(M, VT, WhichResult) ||
3361           isVZIPMask(M, VT, WhichResult) ||
3362           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3363           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3364           isVZIP_v_undef_Mask(M, VT, WhichResult));
3365 }
3366
3367 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3368 /// the specified operations to build the shuffle.
3369 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3370                                       SDValue RHS, SelectionDAG &DAG,
3371                                       DebugLoc dl) {
3372   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3373   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3374   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3375
3376   enum {
3377     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3378     OP_VREV,
3379     OP_VDUP0,
3380     OP_VDUP1,
3381     OP_VDUP2,
3382     OP_VDUP3,
3383     OP_VEXT1,
3384     OP_VEXT2,
3385     OP_VEXT3,
3386     OP_VUZPL, // VUZP, left result
3387     OP_VUZPR, // VUZP, right result
3388     OP_VZIPL, // VZIP, left result
3389     OP_VZIPR, // VZIP, right result
3390     OP_VTRNL, // VTRN, left result
3391     OP_VTRNR  // VTRN, right result
3392   };
3393
3394   if (OpNum == OP_COPY) {
3395     if (LHSID == (1*9+2)*9+3) return LHS;
3396     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3397     return RHS;
3398   }
3399
3400   SDValue OpLHS, OpRHS;
3401   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3402   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3403   EVT VT = OpLHS.getValueType();
3404
3405   switch (OpNum) {
3406   default: llvm_unreachable("Unknown shuffle opcode!");
3407   case OP_VREV:
3408     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3409   case OP_VDUP0:
3410   case OP_VDUP1:
3411   case OP_VDUP2:
3412   case OP_VDUP3:
3413     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3414                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3415   case OP_VEXT1:
3416   case OP_VEXT2:
3417   case OP_VEXT3:
3418     return DAG.getNode(ARMISD::VEXT, dl, VT,
3419                        OpLHS, OpRHS,
3420                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3421   case OP_VUZPL:
3422   case OP_VUZPR:
3423     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3424                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3425   case OP_VZIPL:
3426   case OP_VZIPR:
3427     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3428                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3429   case OP_VTRNL:
3430   case OP_VTRNR:
3431     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3432                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3433   }
3434 }
3435
3436 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3437   SDValue V1 = Op.getOperand(0);
3438   SDValue V2 = Op.getOperand(1);
3439   DebugLoc dl = Op.getDebugLoc();
3440   EVT VT = Op.getValueType();
3441   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3442   SmallVector<int, 8> ShuffleMask;
3443
3444   // Convert shuffles that are directly supported on NEON to target-specific
3445   // DAG nodes, instead of keeping them as shuffles and matching them again
3446   // during code selection.  This is more efficient and avoids the possibility
3447   // of inconsistencies between legalization and selection.
3448   // FIXME: floating-point vectors should be canonicalized to integer vectors
3449   // of the same time so that they get CSEd properly.
3450   SVN->getMask(ShuffleMask);
3451
3452   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3453   if (EltSize <= 32) {
3454     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3455       int Lane = SVN->getSplatIndex();
3456       // If this is undef splat, generate it via "just" vdup, if possible.
3457       if (Lane == -1) Lane = 0;
3458
3459       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3460         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3461       }
3462       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3463                          DAG.getConstant(Lane, MVT::i32));
3464     }
3465
3466     bool ReverseVEXT;
3467     unsigned Imm;
3468     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3469       if (ReverseVEXT)
3470         std::swap(V1, V2);
3471       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3472                          DAG.getConstant(Imm, MVT::i32));
3473     }
3474
3475     if (isVREVMask(ShuffleMask, VT, 64))
3476       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3477     if (isVREVMask(ShuffleMask, VT, 32))
3478       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3479     if (isVREVMask(ShuffleMask, VT, 16))
3480       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3481
3482     // Check for Neon shuffles that modify both input vectors in place.
3483     // If both results are used, i.e., if there are two shuffles with the same
3484     // source operands and with masks corresponding to both results of one of
3485     // these operations, DAG memoization will ensure that a single node is
3486     // used for both shuffles.
3487     unsigned WhichResult;
3488     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3489       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3490                          V1, V2).getValue(WhichResult);
3491     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3492       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3493                          V1, V2).getValue(WhichResult);
3494     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3495       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3496                          V1, V2).getValue(WhichResult);
3497
3498     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3499       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3500                          V1, V1).getValue(WhichResult);
3501     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3502       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3503                          V1, V1).getValue(WhichResult);
3504     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3505       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3506                          V1, V1).getValue(WhichResult);
3507   }
3508
3509   // If the shuffle is not directly supported and it has 4 elements, use
3510   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3511   unsigned NumElts = VT.getVectorNumElements();
3512   if (NumElts == 4) {
3513     unsigned PFIndexes[4];
3514     for (unsigned i = 0; i != 4; ++i) {
3515       if (ShuffleMask[i] < 0)
3516         PFIndexes[i] = 8;
3517       else
3518         PFIndexes[i] = ShuffleMask[i];
3519     }
3520
3521     // Compute the index in the perfect shuffle table.
3522     unsigned PFTableIndex =
3523       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3524     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3525     unsigned Cost = (PFEntry >> 30);
3526
3527     if (Cost <= 4)
3528       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3529   }
3530
3531   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3532   if (EltSize >= 32) {
3533     // Do the expansion with floating-point types, since that is what the VFP
3534     // registers are defined to use, and since i64 is not legal.
3535     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3536     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3537     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3538     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3539     SmallVector<SDValue, 8> Ops;
3540     for (unsigned i = 0; i < NumElts; ++i) {
3541       if (ShuffleMask[i] < 0)
3542         Ops.push_back(DAG.getUNDEF(EltVT));
3543       else
3544         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3545                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3546                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3547                                                   MVT::i32)));
3548     }
3549     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3550     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3551   }
3552
3553   return SDValue();
3554 }
3555
3556 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3557   EVT VT = Op.getValueType();
3558   DebugLoc dl = Op.getDebugLoc();
3559   SDValue Vec = Op.getOperand(0);
3560   SDValue Lane = Op.getOperand(1);
3561   assert(VT == MVT::i32 &&
3562          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3563          "unexpected type for custom-lowering vector extract");
3564   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3565 }
3566
3567 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3568   // The only time a CONCAT_VECTORS operation can have legal types is when
3569   // two 64-bit vectors are concatenated to a 128-bit vector.
3570   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3571          "unexpected CONCAT_VECTORS");
3572   DebugLoc dl = Op.getDebugLoc();
3573   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3574   SDValue Op0 = Op.getOperand(0);
3575   SDValue Op1 = Op.getOperand(1);
3576   if (Op0.getOpcode() != ISD::UNDEF)
3577     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3578                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3579                       DAG.getIntPtrConstant(0));
3580   if (Op1.getOpcode() != ISD::UNDEF)
3581     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3582                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3583                       DAG.getIntPtrConstant(1));
3584   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3585 }
3586
3587 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3588   switch (Op.getOpcode()) {
3589   default: llvm_unreachable("Don't know how to custom lower this!");
3590   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3591   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3592   case ISD::GlobalAddress:
3593     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3594       LowerGlobalAddressELF(Op, DAG);
3595   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3596   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3597   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3598   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3599   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3600   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3601   case ISD::SINT_TO_FP:
3602   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3603   case ISD::FP_TO_SINT:
3604   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3605   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3606   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3607   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3608   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3609   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3610   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3611   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3612                                                                Subtarget);
3613   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3614   case ISD::SHL:
3615   case ISD::SRL:
3616   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3617   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3618   case ISD::SRL_PARTS:
3619   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3620   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3621   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3622   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
3623   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3624   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3625   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3626   }
3627   return SDValue();
3628 }
3629
3630 /// ReplaceNodeResults - Replace the results of node with an illegal result
3631 /// type with new values built out of custom code.
3632 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3633                                            SmallVectorImpl<SDValue>&Results,
3634                                            SelectionDAG &DAG) const {
3635   SDValue Res;
3636   switch (N->getOpcode()) {
3637   default:
3638     llvm_unreachable("Don't know how to custom expand this!");
3639     break;
3640   case ISD::BIT_CONVERT:
3641     Res = ExpandBIT_CONVERT(N, DAG);
3642     break;
3643   case ISD::SRL:
3644   case ISD::SRA:
3645     Res = LowerShift(N, DAG, Subtarget);
3646     break;
3647   }
3648   if (Res.getNode())
3649     Results.push_back(Res);
3650 }
3651
3652 //===----------------------------------------------------------------------===//
3653 //                           ARM Scheduler Hooks
3654 //===----------------------------------------------------------------------===//
3655
3656 MachineBasicBlock *
3657 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3658                                      MachineBasicBlock *BB,
3659                                      unsigned Size) const {
3660   unsigned dest    = MI->getOperand(0).getReg();
3661   unsigned ptr     = MI->getOperand(1).getReg();
3662   unsigned oldval  = MI->getOperand(2).getReg();
3663   unsigned newval  = MI->getOperand(3).getReg();
3664   unsigned scratch = BB->getParent()->getRegInfo()
3665     .createVirtualRegister(ARM::GPRRegisterClass);
3666   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3667   DebugLoc dl = MI->getDebugLoc();
3668   bool isThumb2 = Subtarget->isThumb2();
3669
3670   unsigned ldrOpc, strOpc;
3671   switch (Size) {
3672   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3673   case 1:
3674     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3675     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3676     break;
3677   case 2:
3678     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3679     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3680     break;
3681   case 4:
3682     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3683     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3684     break;
3685   }
3686
3687   MachineFunction *MF = BB->getParent();
3688   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3689   MachineFunction::iterator It = BB;
3690   ++It; // insert the new blocks after the current block
3691
3692   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3693   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3694   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3695   MF->insert(It, loop1MBB);
3696   MF->insert(It, loop2MBB);
3697   MF->insert(It, exitMBB);
3698
3699   // Transfer the remainder of BB and its successor edges to exitMBB.
3700   exitMBB->splice(exitMBB->begin(), BB,
3701                   llvm::next(MachineBasicBlock::iterator(MI)),
3702                   BB->end());
3703   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3704
3705   //  thisMBB:
3706   //   ...
3707   //   fallthrough --> loop1MBB
3708   BB->addSuccessor(loop1MBB);
3709
3710   // loop1MBB:
3711   //   ldrex dest, [ptr]
3712   //   cmp dest, oldval
3713   //   bne exitMBB
3714   BB = loop1MBB;
3715   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3716   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3717                  .addReg(dest).addReg(oldval));
3718   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3719     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3720   BB->addSuccessor(loop2MBB);
3721   BB->addSuccessor(exitMBB);
3722
3723   // loop2MBB:
3724   //   strex scratch, newval, [ptr]
3725   //   cmp scratch, #0
3726   //   bne loop1MBB
3727   BB = loop2MBB;
3728   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3729                  .addReg(ptr));
3730   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3731                  .addReg(scratch).addImm(0));
3732   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3733     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3734   BB->addSuccessor(loop1MBB);
3735   BB->addSuccessor(exitMBB);
3736
3737   //  exitMBB:
3738   //   ...
3739   BB = exitMBB;
3740
3741   MI->eraseFromParent();   // The instruction is gone now.
3742
3743   return BB;
3744 }
3745
3746 MachineBasicBlock *
3747 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3748                                     unsigned Size, unsigned BinOpcode) const {
3749   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3750   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3751
3752   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3753   MachineFunction *MF = BB->getParent();
3754   MachineFunction::iterator It = BB;
3755   ++It;
3756
3757   unsigned dest = MI->getOperand(0).getReg();
3758   unsigned ptr = MI->getOperand(1).getReg();
3759   unsigned incr = MI->getOperand(2).getReg();
3760   DebugLoc dl = MI->getDebugLoc();
3761
3762   bool isThumb2 = Subtarget->isThumb2();
3763   unsigned ldrOpc, strOpc;
3764   switch (Size) {
3765   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3766   case 1:
3767     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3768     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3769     break;
3770   case 2:
3771     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3772     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3773     break;
3774   case 4:
3775     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3776     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3777     break;
3778   }
3779
3780   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3781   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3782   MF->insert(It, loopMBB);
3783   MF->insert(It, exitMBB);
3784
3785   // Transfer the remainder of BB and its successor edges to exitMBB.
3786   exitMBB->splice(exitMBB->begin(), BB,
3787                   llvm::next(MachineBasicBlock::iterator(MI)),
3788                   BB->end());
3789   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3790
3791   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3792   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3793   unsigned scratch2 = (!BinOpcode) ? incr :
3794     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3795
3796   //  thisMBB:
3797   //   ...
3798   //   fallthrough --> loopMBB
3799   BB->addSuccessor(loopMBB);
3800
3801   //  loopMBB:
3802   //   ldrex dest, ptr
3803   //   <binop> scratch2, dest, incr
3804   //   strex scratch, scratch2, ptr
3805   //   cmp scratch, #0
3806   //   bne- loopMBB
3807   //   fallthrough --> exitMBB
3808   BB = loopMBB;
3809   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3810   if (BinOpcode) {
3811     // operand order needs to go the other way for NAND
3812     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3813       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3814                      addReg(incr).addReg(dest)).addReg(0);
3815     else
3816       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3817                      addReg(dest).addReg(incr)).addReg(0);
3818   }
3819
3820   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3821                  .addReg(ptr));
3822   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3823                  .addReg(scratch).addImm(0));
3824   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3825     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3826
3827   BB->addSuccessor(loopMBB);
3828   BB->addSuccessor(exitMBB);
3829
3830   //  exitMBB:
3831   //   ...
3832   BB = exitMBB;
3833
3834   MI->eraseFromParent();   // The instruction is gone now.
3835
3836   return BB;
3837 }
3838
3839 static
3840 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
3841   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
3842        E = MBB->succ_end(); I != E; ++I)
3843     if (*I != Succ)
3844       return *I;
3845   llvm_unreachable("Expecting a BB with two successors!");
3846 }
3847
3848 MachineBasicBlock *
3849 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3850                                                MachineBasicBlock *BB) const {
3851   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3852   DebugLoc dl = MI->getDebugLoc();
3853   bool isThumb2 = Subtarget->isThumb2();
3854   switch (MI->getOpcode()) {
3855   default:
3856     MI->dump();
3857     llvm_unreachable("Unexpected instr type to insert");
3858
3859   case ARM::ATOMIC_LOAD_ADD_I8:
3860      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3861   case ARM::ATOMIC_LOAD_ADD_I16:
3862      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3863   case ARM::ATOMIC_LOAD_ADD_I32:
3864      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3865
3866   case ARM::ATOMIC_LOAD_AND_I8:
3867      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3868   case ARM::ATOMIC_LOAD_AND_I16:
3869      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3870   case ARM::ATOMIC_LOAD_AND_I32:
3871      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3872
3873   case ARM::ATOMIC_LOAD_OR_I8:
3874      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3875   case ARM::ATOMIC_LOAD_OR_I16:
3876      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3877   case ARM::ATOMIC_LOAD_OR_I32:
3878      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3879
3880   case ARM::ATOMIC_LOAD_XOR_I8:
3881      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3882   case ARM::ATOMIC_LOAD_XOR_I16:
3883      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3884   case ARM::ATOMIC_LOAD_XOR_I32:
3885      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3886
3887   case ARM::ATOMIC_LOAD_NAND_I8:
3888      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3889   case ARM::ATOMIC_LOAD_NAND_I16:
3890      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3891   case ARM::ATOMIC_LOAD_NAND_I32:
3892      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3893
3894   case ARM::ATOMIC_LOAD_SUB_I8:
3895      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3896   case ARM::ATOMIC_LOAD_SUB_I16:
3897      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3898   case ARM::ATOMIC_LOAD_SUB_I32:
3899      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3900
3901   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3902   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3903   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3904
3905   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3906   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3907   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3908
3909   case ARM::tMOVCCr_pseudo: {
3910     // To "insert" a SELECT_CC instruction, we actually have to insert the
3911     // diamond control-flow pattern.  The incoming instruction knows the
3912     // destination vreg to set, the condition code register to branch on, the
3913     // true/false values to select between, and a branch opcode to use.
3914     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3915     MachineFunction::iterator It = BB;
3916     ++It;
3917
3918     //  thisMBB:
3919     //  ...
3920     //   TrueVal = ...
3921     //   cmpTY ccX, r1, r2
3922     //   bCC copy1MBB
3923     //   fallthrough --> copy0MBB
3924     MachineBasicBlock *thisMBB  = BB;
3925     MachineFunction *F = BB->getParent();
3926     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
3927     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
3928     F->insert(It, copy0MBB);
3929     F->insert(It, sinkMBB);
3930
3931     // Transfer the remainder of BB and its successor edges to sinkMBB.
3932     sinkMBB->splice(sinkMBB->begin(), BB,
3933                     llvm::next(MachineBasicBlock::iterator(MI)),
3934                     BB->end());
3935     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
3936
3937     BB->addSuccessor(copy0MBB);
3938     BB->addSuccessor(sinkMBB);
3939
3940     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
3941       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
3942
3943     //  copy0MBB:
3944     //   %FalseValue = ...
3945     //   # fallthrough to sinkMBB
3946     BB = copy0MBB;
3947
3948     // Update machine-CFG edges
3949     BB->addSuccessor(sinkMBB);
3950
3951     //  sinkMBB:
3952     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3953     //  ...
3954     BB = sinkMBB;
3955     BuildMI(*BB, BB->begin(), dl,
3956             TII->get(ARM::PHI), MI->getOperand(0).getReg())
3957       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
3958       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3959
3960     MI->eraseFromParent();   // The pseudo instruction is gone now.
3961     return BB;
3962   }
3963
3964   case ARM::BCCi64:
3965   case ARM::BCCZi64: {
3966     // Compare both parts that make up the double comparison separately for
3967     // equality.
3968     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
3969
3970     unsigned LHS1 = MI->getOperand(1).getReg();
3971     unsigned LHS2 = MI->getOperand(2).getReg();
3972     if (RHSisZero) {
3973       AddDefaultPred(BuildMI(BB, dl,
3974                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3975                      .addReg(LHS1).addImm(0));
3976       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3977         .addReg(LHS2).addImm(0)
3978         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
3979     } else {
3980       unsigned RHS1 = MI->getOperand(3).getReg();
3981       unsigned RHS2 = MI->getOperand(4).getReg();
3982       AddDefaultPred(BuildMI(BB, dl,
3983                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3984                      .addReg(LHS1).addReg(RHS1));
3985       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3986         .addReg(LHS2).addReg(RHS2)
3987         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
3988     }
3989
3990     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
3991     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
3992     if (MI->getOperand(0).getImm() == ARMCC::NE)
3993       std::swap(destMBB, exitMBB);
3994
3995     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3996       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
3997     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
3998       .addMBB(exitMBB);
3999
4000     MI->eraseFromParent();   // The pseudo instruction is gone now.
4001     return BB;
4002   }
4003
4004   case ARM::tANDsp:
4005   case ARM::tADDspr_:
4006   case ARM::tSUBspi_:
4007   case ARM::t2SUBrSPi_:
4008   case ARM::t2SUBrSPi12_:
4009   case ARM::t2SUBrSPs_: {
4010     MachineFunction *MF = BB->getParent();
4011     unsigned DstReg = MI->getOperand(0).getReg();
4012     unsigned SrcReg = MI->getOperand(1).getReg();
4013     bool DstIsDead = MI->getOperand(0).isDead();
4014     bool SrcIsKill = MI->getOperand(1).isKill();
4015
4016     if (SrcReg != ARM::SP) {
4017       // Copy the source to SP from virtual register.
4018       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
4019       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4020         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
4021       BuildMI(*BB, MI, dl, TII->get(CopyOpc), ARM::SP)
4022         .addReg(SrcReg, getKillRegState(SrcIsKill));
4023     }
4024
4025     unsigned OpOpc = 0;
4026     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
4027     switch (MI->getOpcode()) {
4028     default:
4029       llvm_unreachable("Unexpected pseudo instruction!");
4030     case ARM::tANDsp:
4031       OpOpc = ARM::tAND;
4032       NeedPred = true;
4033       break;
4034     case ARM::tADDspr_:
4035       OpOpc = ARM::tADDspr;
4036       break;
4037     case ARM::tSUBspi_:
4038       OpOpc = ARM::tSUBspi;
4039       break;
4040     case ARM::t2SUBrSPi_:
4041       OpOpc = ARM::t2SUBrSPi;
4042       NeedPred = true; NeedCC = true;
4043       break;
4044     case ARM::t2SUBrSPi12_:
4045       OpOpc = ARM::t2SUBrSPi12;
4046       NeedPred = true;
4047       break;
4048     case ARM::t2SUBrSPs_:
4049       OpOpc = ARM::t2SUBrSPs;
4050       NeedPred = true; NeedCC = true; NeedOp3 = true;
4051       break;
4052     }
4053     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(OpOpc), ARM::SP);
4054     if (OpOpc == ARM::tAND)
4055       AddDefaultT1CC(MIB);
4056     MIB.addReg(ARM::SP);
4057     MIB.addOperand(MI->getOperand(2));
4058     if (NeedOp3)
4059       MIB.addOperand(MI->getOperand(3));
4060     if (NeedPred)
4061       AddDefaultPred(MIB);
4062     if (NeedCC)
4063       AddDefaultCC(MIB);
4064
4065     // Copy the result from SP to virtual register.
4066     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
4067     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4068       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
4069     BuildMI(*BB, MI, dl, TII->get(CopyOpc))
4070       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
4071       .addReg(ARM::SP);
4072     MI->eraseFromParent();   // The pseudo instruction is gone now.
4073     return BB;
4074   }
4075   }
4076 }
4077
4078 //===----------------------------------------------------------------------===//
4079 //                           ARM Optimization Hooks
4080 //===----------------------------------------------------------------------===//
4081
4082 static
4083 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4084                             TargetLowering::DAGCombinerInfo &DCI) {
4085   SelectionDAG &DAG = DCI.DAG;
4086   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4087   EVT VT = N->getValueType(0);
4088   unsigned Opc = N->getOpcode();
4089   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4090   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4091   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4092   ISD::CondCode CC = ISD::SETCC_INVALID;
4093
4094   if (isSlctCC) {
4095     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4096   } else {
4097     SDValue CCOp = Slct.getOperand(0);
4098     if (CCOp.getOpcode() == ISD::SETCC)
4099       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4100   }
4101
4102   bool DoXform = false;
4103   bool InvCC = false;
4104   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4105           "Bad input!");
4106
4107   if (LHS.getOpcode() == ISD::Constant &&
4108       cast<ConstantSDNode>(LHS)->isNullValue()) {
4109     DoXform = true;
4110   } else if (CC != ISD::SETCC_INVALID &&
4111              RHS.getOpcode() == ISD::Constant &&
4112              cast<ConstantSDNode>(RHS)->isNullValue()) {
4113     std::swap(LHS, RHS);
4114     SDValue Op0 = Slct.getOperand(0);
4115     EVT OpVT = isSlctCC ? Op0.getValueType() :
4116                           Op0.getOperand(0).getValueType();
4117     bool isInt = OpVT.isInteger();
4118     CC = ISD::getSetCCInverse(CC, isInt);
4119
4120     if (!TLI.isCondCodeLegal(CC, OpVT))
4121       return SDValue();         // Inverse operator isn't legal.
4122
4123     DoXform = true;
4124     InvCC = true;
4125   }
4126
4127   if (DoXform) {
4128     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4129     if (isSlctCC)
4130       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4131                              Slct.getOperand(0), Slct.getOperand(1), CC);
4132     SDValue CCOp = Slct.getOperand(0);
4133     if (InvCC)
4134       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4135                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4136     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4137                        CCOp, OtherOp, Result);
4138   }
4139   return SDValue();
4140 }
4141
4142 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4143 static SDValue PerformADDCombine(SDNode *N,
4144                                  TargetLowering::DAGCombinerInfo &DCI) {
4145   // added by evan in r37685 with no testcase.
4146   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4147
4148   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4149   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4150     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4151     if (Result.getNode()) return Result;
4152   }
4153   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4154     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4155     if (Result.getNode()) return Result;
4156   }
4157
4158   return SDValue();
4159 }
4160
4161 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4162 static SDValue PerformSUBCombine(SDNode *N,
4163                                  TargetLowering::DAGCombinerInfo &DCI) {
4164   // added by evan in r37685 with no testcase.
4165   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4166
4167   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4168   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4169     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4170     if (Result.getNode()) return Result;
4171   }
4172
4173   return SDValue();
4174 }
4175
4176 static SDValue PerformMULCombine(SDNode *N,
4177                                  TargetLowering::DAGCombinerInfo &DCI,
4178                                  const ARMSubtarget *Subtarget) {
4179   SelectionDAG &DAG = DCI.DAG;
4180
4181   if (Subtarget->isThumb1Only())
4182     return SDValue();
4183
4184   if (DAG.getMachineFunction().
4185       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4186     return SDValue();
4187
4188   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4189     return SDValue();
4190
4191   EVT VT = N->getValueType(0);
4192   if (VT != MVT::i32)
4193     return SDValue();
4194
4195   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4196   if (!C)
4197     return SDValue();
4198
4199   uint64_t MulAmt = C->getZExtValue();
4200   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4201   ShiftAmt = ShiftAmt & (32 - 1);
4202   SDValue V = N->getOperand(0);
4203   DebugLoc DL = N->getDebugLoc();
4204
4205   SDValue Res;
4206   MulAmt >>= ShiftAmt;
4207   if (isPowerOf2_32(MulAmt - 1)) {
4208     // (mul x, 2^N + 1) => (add (shl x, N), x)
4209     Res = DAG.getNode(ISD::ADD, DL, VT,
4210                       V, DAG.getNode(ISD::SHL, DL, VT,
4211                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4212                                                         MVT::i32)));
4213   } else if (isPowerOf2_32(MulAmt + 1)) {
4214     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4215     Res = DAG.getNode(ISD::SUB, DL, VT,
4216                       DAG.getNode(ISD::SHL, DL, VT,
4217                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4218                                                      MVT::i32)),
4219                                                      V);
4220   } else
4221     return SDValue();
4222
4223   if (ShiftAmt != 0)
4224     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4225                       DAG.getConstant(ShiftAmt, MVT::i32));
4226
4227   // Do not add new nodes to DAG combiner worklist.
4228   DCI.CombineTo(N, Res, false);
4229   return SDValue();
4230 }
4231
4232 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4233 static SDValue PerformORCombine(SDNode *N,
4234                                 TargetLowering::DAGCombinerInfo &DCI,
4235                                 const ARMSubtarget *Subtarget) {
4236   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4237   // reasonable.
4238
4239   // BFI is only available on V6T2+
4240   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4241     return SDValue();
4242
4243   SelectionDAG &DAG = DCI.DAG;
4244   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4245   DebugLoc DL = N->getDebugLoc();
4246   // 1) or (and A, mask), val => ARMbfi A, val, mask
4247   //      iff (val & mask) == val
4248   //
4249   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4250   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4251   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4252   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4253   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4254   //  (i.e., copy a bitfield value into another bitfield of the same width)
4255   if (N0.getOpcode() != ISD::AND)
4256     return SDValue();
4257
4258   EVT VT = N->getValueType(0);
4259   if (VT != MVT::i32)
4260     return SDValue();
4261
4262
4263   // The value and the mask need to be constants so we can verify this is
4264   // actually a bitfield set. If the mask is 0xffff, we can do better
4265   // via a movt instruction, so don't use BFI in that case.
4266   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4267   if (!C)
4268     return SDValue();
4269   unsigned Mask = C->getZExtValue();
4270   if (Mask == 0xffff)
4271     return SDValue();
4272   SDValue Res;
4273   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4274   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4275     unsigned Val = C->getZExtValue();
4276     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4277       return SDValue();
4278     Val >>= CountTrailingZeros_32(~Mask);
4279
4280     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4281                       DAG.getConstant(Val, MVT::i32),
4282                       DAG.getConstant(Mask, MVT::i32));
4283
4284     // Do not add new nodes to DAG combiner worklist.
4285     DCI.CombineTo(N, Res, false);
4286   } else if (N1.getOpcode() == ISD::AND) {
4287     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4288     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4289     if (!C)
4290       return SDValue();
4291     unsigned Mask2 = C->getZExtValue();
4292
4293     if (ARM::isBitFieldInvertedMask(Mask) &&
4294         ARM::isBitFieldInvertedMask(~Mask2) &&
4295         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4296       // The pack halfword instruction works better for masks that fit it,
4297       // so use that when it's available.
4298       if (Subtarget->hasT2ExtractPack() &&
4299           (Mask == 0xffff || Mask == 0xffff0000))
4300         return SDValue();
4301       // 2a
4302       unsigned lsb = CountTrailingZeros_32(Mask2);
4303       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4304                         DAG.getConstant(lsb, MVT::i32));
4305       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4306                         DAG.getConstant(Mask, MVT::i32));
4307       // Do not add new nodes to DAG combiner worklist.
4308       DCI.CombineTo(N, Res, false);
4309     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4310                ARM::isBitFieldInvertedMask(Mask2) &&
4311                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4312       // The pack halfword instruction works better for masks that fit it,
4313       // so use that when it's available.
4314       if (Subtarget->hasT2ExtractPack() &&
4315           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4316         return SDValue();
4317       // 2b
4318       unsigned lsb = CountTrailingZeros_32(Mask);
4319       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4320                         DAG.getConstant(lsb, MVT::i32));
4321       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4322                                 DAG.getConstant(Mask2, MVT::i32));
4323       // Do not add new nodes to DAG combiner worklist.
4324       DCI.CombineTo(N, Res, false);
4325     }
4326   }
4327
4328   return SDValue();
4329 }
4330
4331 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4332 /// ARMISD::VMOVRRD.
4333 static SDValue PerformVMOVRRDCombine(SDNode *N,
4334                                    TargetLowering::DAGCombinerInfo &DCI) {
4335   // fmrrd(fmdrr x, y) -> x,y
4336   SDValue InDouble = N->getOperand(0);
4337   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4338     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4339   return SDValue();
4340 }
4341
4342 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4343 /// ARMISD::VDUPLANE.
4344 static SDValue PerformVDUPLANECombine(SDNode *N,
4345                                       TargetLowering::DAGCombinerInfo &DCI) {
4346   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4347   // redundant.
4348   SDValue Op = N->getOperand(0);
4349   EVT VT = N->getValueType(0);
4350
4351   // Ignore bit_converts.
4352   while (Op.getOpcode() == ISD::BIT_CONVERT)
4353     Op = Op.getOperand(0);
4354   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4355     return SDValue();
4356
4357   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4358   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4359   // The canonical VMOV for a zero vector uses a 32-bit element size.
4360   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4361   unsigned EltBits;
4362   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4363     EltSize = 8;
4364   if (EltSize > VT.getVectorElementType().getSizeInBits())
4365     return SDValue();
4366
4367   SDValue Res = DCI.DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4368   return DCI.CombineTo(N, Res, false);
4369 }
4370
4371 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4372 /// operand of a vector shift operation, where all the elements of the
4373 /// build_vector must have the same constant integer value.
4374 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4375   // Ignore bit_converts.
4376   while (Op.getOpcode() == ISD::BIT_CONVERT)
4377     Op = Op.getOperand(0);
4378   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4379   APInt SplatBits, SplatUndef;
4380   unsigned SplatBitSize;
4381   bool HasAnyUndefs;
4382   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4383                                       HasAnyUndefs, ElementBits) ||
4384       SplatBitSize > ElementBits)
4385     return false;
4386   Cnt = SplatBits.getSExtValue();
4387   return true;
4388 }
4389
4390 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4391 /// operand of a vector shift left operation.  That value must be in the range:
4392 ///   0 <= Value < ElementBits for a left shift; or
4393 ///   0 <= Value <= ElementBits for a long left shift.
4394 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4395   assert(VT.isVector() && "vector shift count is not a vector type");
4396   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4397   if (! getVShiftImm(Op, ElementBits, Cnt))
4398     return false;
4399   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4400 }
4401
4402 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4403 /// operand of a vector shift right operation.  For a shift opcode, the value
4404 /// is positive, but for an intrinsic the value count must be negative. The
4405 /// absolute value must be in the range:
4406 ///   1 <= |Value| <= ElementBits for a right shift; or
4407 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4408 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4409                          int64_t &Cnt) {
4410   assert(VT.isVector() && "vector shift count is not a vector type");
4411   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4412   if (! getVShiftImm(Op, ElementBits, Cnt))
4413     return false;
4414   if (isIntrinsic)
4415     Cnt = -Cnt;
4416   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4417 }
4418
4419 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4420 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4421   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4422   switch (IntNo) {
4423   default:
4424     // Don't do anything for most intrinsics.
4425     break;
4426
4427   // Vector shifts: check for immediate versions and lower them.
4428   // Note: This is done during DAG combining instead of DAG legalizing because
4429   // the build_vectors for 64-bit vector element shift counts are generally
4430   // not legal, and it is hard to see their values after they get legalized to
4431   // loads from a constant pool.
4432   case Intrinsic::arm_neon_vshifts:
4433   case Intrinsic::arm_neon_vshiftu:
4434   case Intrinsic::arm_neon_vshiftls:
4435   case Intrinsic::arm_neon_vshiftlu:
4436   case Intrinsic::arm_neon_vshiftn:
4437   case Intrinsic::arm_neon_vrshifts:
4438   case Intrinsic::arm_neon_vrshiftu:
4439   case Intrinsic::arm_neon_vrshiftn:
4440   case Intrinsic::arm_neon_vqshifts:
4441   case Intrinsic::arm_neon_vqshiftu:
4442   case Intrinsic::arm_neon_vqshiftsu:
4443   case Intrinsic::arm_neon_vqshiftns:
4444   case Intrinsic::arm_neon_vqshiftnu:
4445   case Intrinsic::arm_neon_vqshiftnsu:
4446   case Intrinsic::arm_neon_vqrshiftns:
4447   case Intrinsic::arm_neon_vqrshiftnu:
4448   case Intrinsic::arm_neon_vqrshiftnsu: {
4449     EVT VT = N->getOperand(1).getValueType();
4450     int64_t Cnt;
4451     unsigned VShiftOpc = 0;
4452
4453     switch (IntNo) {
4454     case Intrinsic::arm_neon_vshifts:
4455     case Intrinsic::arm_neon_vshiftu:
4456       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4457         VShiftOpc = ARMISD::VSHL;
4458         break;
4459       }
4460       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4461         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4462                      ARMISD::VSHRs : ARMISD::VSHRu);
4463         break;
4464       }
4465       return SDValue();
4466
4467     case Intrinsic::arm_neon_vshiftls:
4468     case Intrinsic::arm_neon_vshiftlu:
4469       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4470         break;
4471       llvm_unreachable("invalid shift count for vshll intrinsic");
4472
4473     case Intrinsic::arm_neon_vrshifts:
4474     case Intrinsic::arm_neon_vrshiftu:
4475       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4476         break;
4477       return SDValue();
4478
4479     case Intrinsic::arm_neon_vqshifts:
4480     case Intrinsic::arm_neon_vqshiftu:
4481       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4482         break;
4483       return SDValue();
4484
4485     case Intrinsic::arm_neon_vqshiftsu:
4486       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4487         break;
4488       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4489
4490     case Intrinsic::arm_neon_vshiftn:
4491     case Intrinsic::arm_neon_vrshiftn:
4492     case Intrinsic::arm_neon_vqshiftns:
4493     case Intrinsic::arm_neon_vqshiftnu:
4494     case Intrinsic::arm_neon_vqshiftnsu:
4495     case Intrinsic::arm_neon_vqrshiftns:
4496     case Intrinsic::arm_neon_vqrshiftnu:
4497     case Intrinsic::arm_neon_vqrshiftnsu:
4498       // Narrowing shifts require an immediate right shift.
4499       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4500         break;
4501       llvm_unreachable("invalid shift count for narrowing vector shift "
4502                        "intrinsic");
4503
4504     default:
4505       llvm_unreachable("unhandled vector shift");
4506     }
4507
4508     switch (IntNo) {
4509     case Intrinsic::arm_neon_vshifts:
4510     case Intrinsic::arm_neon_vshiftu:
4511       // Opcode already set above.
4512       break;
4513     case Intrinsic::arm_neon_vshiftls:
4514     case Intrinsic::arm_neon_vshiftlu:
4515       if (Cnt == VT.getVectorElementType().getSizeInBits())
4516         VShiftOpc = ARMISD::VSHLLi;
4517       else
4518         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4519                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4520       break;
4521     case Intrinsic::arm_neon_vshiftn:
4522       VShiftOpc = ARMISD::VSHRN; break;
4523     case Intrinsic::arm_neon_vrshifts:
4524       VShiftOpc = ARMISD::VRSHRs; break;
4525     case Intrinsic::arm_neon_vrshiftu:
4526       VShiftOpc = ARMISD::VRSHRu; break;
4527     case Intrinsic::arm_neon_vrshiftn:
4528       VShiftOpc = ARMISD::VRSHRN; break;
4529     case Intrinsic::arm_neon_vqshifts:
4530       VShiftOpc = ARMISD::VQSHLs; break;
4531     case Intrinsic::arm_neon_vqshiftu:
4532       VShiftOpc = ARMISD::VQSHLu; break;
4533     case Intrinsic::arm_neon_vqshiftsu:
4534       VShiftOpc = ARMISD::VQSHLsu; break;
4535     case Intrinsic::arm_neon_vqshiftns:
4536       VShiftOpc = ARMISD::VQSHRNs; break;
4537     case Intrinsic::arm_neon_vqshiftnu:
4538       VShiftOpc = ARMISD::VQSHRNu; break;
4539     case Intrinsic::arm_neon_vqshiftnsu:
4540       VShiftOpc = ARMISD::VQSHRNsu; break;
4541     case Intrinsic::arm_neon_vqrshiftns:
4542       VShiftOpc = ARMISD::VQRSHRNs; break;
4543     case Intrinsic::arm_neon_vqrshiftnu:
4544       VShiftOpc = ARMISD::VQRSHRNu; break;
4545     case Intrinsic::arm_neon_vqrshiftnsu:
4546       VShiftOpc = ARMISD::VQRSHRNsu; break;
4547     }
4548
4549     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4550                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4551   }
4552
4553   case Intrinsic::arm_neon_vshiftins: {
4554     EVT VT = N->getOperand(1).getValueType();
4555     int64_t Cnt;
4556     unsigned VShiftOpc = 0;
4557
4558     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4559       VShiftOpc = ARMISD::VSLI;
4560     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4561       VShiftOpc = ARMISD::VSRI;
4562     else {
4563       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4564     }
4565
4566     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4567                        N->getOperand(1), N->getOperand(2),
4568                        DAG.getConstant(Cnt, MVT::i32));
4569   }
4570
4571   case Intrinsic::arm_neon_vqrshifts:
4572   case Intrinsic::arm_neon_vqrshiftu:
4573     // No immediate versions of these to check for.
4574     break;
4575   }
4576
4577   return SDValue();
4578 }
4579
4580 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4581 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4582 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4583 /// vector element shift counts are generally not legal, and it is hard to see
4584 /// their values after they get legalized to loads from a constant pool.
4585 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4586                                    const ARMSubtarget *ST) {
4587   EVT VT = N->getValueType(0);
4588
4589   // Nothing to be done for scalar shifts.
4590   if (! VT.isVector())
4591     return SDValue();
4592
4593   assert(ST->hasNEON() && "unexpected vector shift");
4594   int64_t Cnt;
4595
4596   switch (N->getOpcode()) {
4597   default: llvm_unreachable("unexpected shift opcode");
4598
4599   case ISD::SHL:
4600     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4601       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4602                          DAG.getConstant(Cnt, MVT::i32));
4603     break;
4604
4605   case ISD::SRA:
4606   case ISD::SRL:
4607     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4608       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4609                             ARMISD::VSHRs : ARMISD::VSHRu);
4610       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4611                          DAG.getConstant(Cnt, MVT::i32));
4612     }
4613   }
4614   return SDValue();
4615 }
4616
4617 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4618 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4619 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4620                                     const ARMSubtarget *ST) {
4621   SDValue N0 = N->getOperand(0);
4622
4623   // Check for sign- and zero-extensions of vector extract operations of 8-
4624   // and 16-bit vector elements.  NEON supports these directly.  They are
4625   // handled during DAG combining because type legalization will promote them
4626   // to 32-bit types and it is messy to recognize the operations after that.
4627   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4628     SDValue Vec = N0.getOperand(0);
4629     SDValue Lane = N0.getOperand(1);
4630     EVT VT = N->getValueType(0);
4631     EVT EltVT = N0.getValueType();
4632     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4633
4634     if (VT == MVT::i32 &&
4635         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4636         TLI.isTypeLegal(Vec.getValueType())) {
4637
4638       unsigned Opc = 0;
4639       switch (N->getOpcode()) {
4640       default: llvm_unreachable("unexpected opcode");
4641       case ISD::SIGN_EXTEND:
4642         Opc = ARMISD::VGETLANEs;
4643         break;
4644       case ISD::ZERO_EXTEND:
4645       case ISD::ANY_EXTEND:
4646         Opc = ARMISD::VGETLANEu;
4647         break;
4648       }
4649       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4650     }
4651   }
4652
4653   return SDValue();
4654 }
4655
4656 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4657 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4658 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4659                                        const ARMSubtarget *ST) {
4660   // If the target supports NEON, try to use vmax/vmin instructions for f32
4661   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4662   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4663   // a NaN; only do the transformation when it matches that behavior.
4664
4665   // For now only do this when using NEON for FP operations; if using VFP, it
4666   // is not obvious that the benefit outweighs the cost of switching to the
4667   // NEON pipeline.
4668   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4669       N->getValueType(0) != MVT::f32)
4670     return SDValue();
4671
4672   SDValue CondLHS = N->getOperand(0);
4673   SDValue CondRHS = N->getOperand(1);
4674   SDValue LHS = N->getOperand(2);
4675   SDValue RHS = N->getOperand(3);
4676   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4677
4678   unsigned Opcode = 0;
4679   bool IsReversed;
4680   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4681     IsReversed = false; // x CC y ? x : y
4682   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4683     IsReversed = true ; // x CC y ? y : x
4684   } else {
4685     return SDValue();
4686   }
4687
4688   bool IsUnordered;
4689   switch (CC) {
4690   default: break;
4691   case ISD::SETOLT:
4692   case ISD::SETOLE:
4693   case ISD::SETLT:
4694   case ISD::SETLE:
4695   case ISD::SETULT:
4696   case ISD::SETULE:
4697     // If LHS is NaN, an ordered comparison will be false and the result will
4698     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4699     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4700     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4701     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4702       break;
4703     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4704     // will return -0, so vmin can only be used for unsafe math or if one of
4705     // the operands is known to be nonzero.
4706     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4707         !UnsafeFPMath &&
4708         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4709       break;
4710     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4711     break;
4712
4713   case ISD::SETOGT:
4714   case ISD::SETOGE:
4715   case ISD::SETGT:
4716   case ISD::SETGE:
4717   case ISD::SETUGT:
4718   case ISD::SETUGE:
4719     // If LHS is NaN, an ordered comparison will be false and the result will
4720     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4721     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4722     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4723     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4724       break;
4725     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4726     // will return +0, so vmax can only be used for unsafe math or if one of
4727     // the operands is known to be nonzero.
4728     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4729         !UnsafeFPMath &&
4730         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4731       break;
4732     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4733     break;
4734   }
4735
4736   if (!Opcode)
4737     return SDValue();
4738   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4739 }
4740
4741 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4742                                              DAGCombinerInfo &DCI) const {
4743   switch (N->getOpcode()) {
4744   default: break;
4745   case ISD::ADD:        return PerformADDCombine(N, DCI);
4746   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4747   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4748   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
4749   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4750   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
4751   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4752   case ISD::SHL:
4753   case ISD::SRA:
4754   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4755   case ISD::SIGN_EXTEND:
4756   case ISD::ZERO_EXTEND:
4757   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4758   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4759   }
4760   return SDValue();
4761 }
4762
4763 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4764   if (!Subtarget->hasV6Ops())
4765     // Pre-v6 does not support unaligned mem access.
4766     return false;
4767
4768   // v6+ may or may not support unaligned mem access depending on the system
4769   // configuration.
4770   // FIXME: This is pretty conservative. Should we provide cmdline option to
4771   // control the behaviour?
4772   if (!Subtarget->isTargetDarwin())
4773     return false;
4774
4775   switch (VT.getSimpleVT().SimpleTy) {
4776   default:
4777     return false;
4778   case MVT::i8:
4779   case MVT::i16:
4780   case MVT::i32:
4781     return true;
4782   // FIXME: VLD1 etc with standard alignment is legal.
4783   }
4784 }
4785
4786 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4787   if (V < 0)
4788     return false;
4789
4790   unsigned Scale = 1;
4791   switch (VT.getSimpleVT().SimpleTy) {
4792   default: return false;
4793   case MVT::i1:
4794   case MVT::i8:
4795     // Scale == 1;
4796     break;
4797   case MVT::i16:
4798     // Scale == 2;
4799     Scale = 2;
4800     break;
4801   case MVT::i32:
4802     // Scale == 4;
4803     Scale = 4;
4804     break;
4805   }
4806
4807   if ((V & (Scale - 1)) != 0)
4808     return false;
4809   V /= Scale;
4810   return V == (V & ((1LL << 5) - 1));
4811 }
4812
4813 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4814                                       const ARMSubtarget *Subtarget) {
4815   bool isNeg = false;
4816   if (V < 0) {
4817     isNeg = true;
4818     V = - V;
4819   }
4820
4821   switch (VT.getSimpleVT().SimpleTy) {
4822   default: return false;
4823   case MVT::i1:
4824   case MVT::i8:
4825   case MVT::i16:
4826   case MVT::i32:
4827     // + imm12 or - imm8
4828     if (isNeg)
4829       return V == (V & ((1LL << 8) - 1));
4830     return V == (V & ((1LL << 12) - 1));
4831   case MVT::f32:
4832   case MVT::f64:
4833     // Same as ARM mode. FIXME: NEON?
4834     if (!Subtarget->hasVFP2())
4835       return false;
4836     if ((V & 3) != 0)
4837       return false;
4838     V >>= 2;
4839     return V == (V & ((1LL << 8) - 1));
4840   }
4841 }
4842
4843 /// isLegalAddressImmediate - Return true if the integer value can be used
4844 /// as the offset of the target addressing mode for load / store of the
4845 /// given type.
4846 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4847                                     const ARMSubtarget *Subtarget) {
4848   if (V == 0)
4849     return true;
4850
4851   if (!VT.isSimple())
4852     return false;
4853
4854   if (Subtarget->isThumb1Only())
4855     return isLegalT1AddressImmediate(V, VT);
4856   else if (Subtarget->isThumb2())
4857     return isLegalT2AddressImmediate(V, VT, Subtarget);
4858
4859   // ARM mode.
4860   if (V < 0)
4861     V = - V;
4862   switch (VT.getSimpleVT().SimpleTy) {
4863   default: return false;
4864   case MVT::i1:
4865   case MVT::i8:
4866   case MVT::i32:
4867     // +- imm12
4868     return V == (V & ((1LL << 12) - 1));
4869   case MVT::i16:
4870     // +- imm8
4871     return V == (V & ((1LL << 8) - 1));
4872   case MVT::f32:
4873   case MVT::f64:
4874     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4875       return false;
4876     if ((V & 3) != 0)
4877       return false;
4878     V >>= 2;
4879     return V == (V & ((1LL << 8) - 1));
4880   }
4881 }
4882
4883 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4884                                                       EVT VT) const {
4885   int Scale = AM.Scale;
4886   if (Scale < 0)
4887     return false;
4888
4889   switch (VT.getSimpleVT().SimpleTy) {
4890   default: return false;
4891   case MVT::i1:
4892   case MVT::i8:
4893   case MVT::i16:
4894   case MVT::i32:
4895     if (Scale == 1)
4896       return true;
4897     // r + r << imm
4898     Scale = Scale & ~1;
4899     return Scale == 2 || Scale == 4 || Scale == 8;
4900   case MVT::i64:
4901     // r + r
4902     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4903       return true;
4904     return false;
4905   case MVT::isVoid:
4906     // Note, we allow "void" uses (basically, uses that aren't loads or
4907     // stores), because arm allows folding a scale into many arithmetic
4908     // operations.  This should be made more precise and revisited later.
4909
4910     // Allow r << imm, but the imm has to be a multiple of two.
4911     if (Scale & 1) return false;
4912     return isPowerOf2_32(Scale);
4913   }
4914 }
4915
4916 /// isLegalAddressingMode - Return true if the addressing mode represented
4917 /// by AM is legal for this target, for a load/store of the specified type.
4918 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4919                                               const Type *Ty) const {
4920   EVT VT = getValueType(Ty, true);
4921   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4922     return false;
4923
4924   // Can never fold addr of global into load/store.
4925   if (AM.BaseGV)
4926     return false;
4927
4928   switch (AM.Scale) {
4929   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4930     break;
4931   case 1:
4932     if (Subtarget->isThumb1Only())
4933       return false;
4934     // FALL THROUGH.
4935   default:
4936     // ARM doesn't support any R+R*scale+imm addr modes.
4937     if (AM.BaseOffs)
4938       return false;
4939
4940     if (!VT.isSimple())
4941       return false;
4942
4943     if (Subtarget->isThumb2())
4944       return isLegalT2ScaledAddressingMode(AM, VT);
4945
4946     int Scale = AM.Scale;
4947     switch (VT.getSimpleVT().SimpleTy) {
4948     default: return false;
4949     case MVT::i1:
4950     case MVT::i8:
4951     case MVT::i32:
4952       if (Scale < 0) Scale = -Scale;
4953       if (Scale == 1)
4954         return true;
4955       // r + r << imm
4956       return isPowerOf2_32(Scale & ~1);
4957     case MVT::i16:
4958     case MVT::i64:
4959       // r + r
4960       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4961         return true;
4962       return false;
4963
4964     case MVT::isVoid:
4965       // Note, we allow "void" uses (basically, uses that aren't loads or
4966       // stores), because arm allows folding a scale into many arithmetic
4967       // operations.  This should be made more precise and revisited later.
4968
4969       // Allow r << imm, but the imm has to be a multiple of two.
4970       if (Scale & 1) return false;
4971       return isPowerOf2_32(Scale);
4972     }
4973     break;
4974   }
4975   return true;
4976 }
4977
4978 /// isLegalICmpImmediate - Return true if the specified immediate is legal
4979 /// icmp immediate, that is the target has icmp instructions which can compare
4980 /// a register against the immediate without having to materialize the
4981 /// immediate into a register.
4982 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
4983   if (!Subtarget->isThumb())
4984     return ARM_AM::getSOImmVal(Imm) != -1;
4985   if (Subtarget->isThumb2())
4986     return ARM_AM::getT2SOImmVal(Imm) != -1;
4987   return Imm >= 0 && Imm <= 255;
4988 }
4989
4990 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
4991                                       bool isSEXTLoad, SDValue &Base,
4992                                       SDValue &Offset, bool &isInc,
4993                                       SelectionDAG &DAG) {
4994   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4995     return false;
4996
4997   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
4998     // AddressingMode 3
4999     Base = Ptr->getOperand(0);
5000     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5001       int RHSC = (int)RHS->getZExtValue();
5002       if (RHSC < 0 && RHSC > -256) {
5003         assert(Ptr->getOpcode() == ISD::ADD);
5004         isInc = false;
5005         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5006         return true;
5007       }
5008     }
5009     isInc = (Ptr->getOpcode() == ISD::ADD);
5010     Offset = Ptr->getOperand(1);
5011     return true;
5012   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5013     // AddressingMode 2
5014     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5015       int RHSC = (int)RHS->getZExtValue();
5016       if (RHSC < 0 && RHSC > -0x1000) {
5017         assert(Ptr->getOpcode() == ISD::ADD);
5018         isInc = false;
5019         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5020         Base = Ptr->getOperand(0);
5021         return true;
5022       }
5023     }
5024
5025     if (Ptr->getOpcode() == ISD::ADD) {
5026       isInc = true;
5027       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5028       if (ShOpcVal != ARM_AM::no_shift) {
5029         Base = Ptr->getOperand(1);
5030         Offset = Ptr->getOperand(0);
5031       } else {
5032         Base = Ptr->getOperand(0);
5033         Offset = Ptr->getOperand(1);
5034       }
5035       return true;
5036     }
5037
5038     isInc = (Ptr->getOpcode() == ISD::ADD);
5039     Base = Ptr->getOperand(0);
5040     Offset = Ptr->getOperand(1);
5041     return true;
5042   }
5043
5044   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5045   return false;
5046 }
5047
5048 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5049                                      bool isSEXTLoad, SDValue &Base,
5050                                      SDValue &Offset, bool &isInc,
5051                                      SelectionDAG &DAG) {
5052   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5053     return false;
5054
5055   Base = Ptr->getOperand(0);
5056   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5057     int RHSC = (int)RHS->getZExtValue();
5058     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5059       assert(Ptr->getOpcode() == ISD::ADD);
5060       isInc = false;
5061       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5062       return true;
5063     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5064       isInc = Ptr->getOpcode() == ISD::ADD;
5065       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5066       return true;
5067     }
5068   }
5069
5070   return false;
5071 }
5072
5073 /// getPreIndexedAddressParts - returns true by value, base pointer and
5074 /// offset pointer and addressing mode by reference if the node's address
5075 /// can be legally represented as pre-indexed load / store address.
5076 bool
5077 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5078                                              SDValue &Offset,
5079                                              ISD::MemIndexedMode &AM,
5080                                              SelectionDAG &DAG) const {
5081   if (Subtarget->isThumb1Only())
5082     return false;
5083
5084   EVT VT;
5085   SDValue Ptr;
5086   bool isSEXTLoad = false;
5087   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5088     Ptr = LD->getBasePtr();
5089     VT  = LD->getMemoryVT();
5090     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5091   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5092     Ptr = ST->getBasePtr();
5093     VT  = ST->getMemoryVT();
5094   } else
5095     return false;
5096
5097   bool isInc;
5098   bool isLegal = false;
5099   if (Subtarget->isThumb2())
5100     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5101                                        Offset, isInc, DAG);
5102   else
5103     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5104                                         Offset, isInc, DAG);
5105   if (!isLegal)
5106     return false;
5107
5108   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5109   return true;
5110 }
5111
5112 /// getPostIndexedAddressParts - returns true by value, base pointer and
5113 /// offset pointer and addressing mode by reference if this node can be
5114 /// combined with a load / store to form a post-indexed load / store.
5115 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5116                                                    SDValue &Base,
5117                                                    SDValue &Offset,
5118                                                    ISD::MemIndexedMode &AM,
5119                                                    SelectionDAG &DAG) const {
5120   if (Subtarget->isThumb1Only())
5121     return false;
5122
5123   EVT VT;
5124   SDValue Ptr;
5125   bool isSEXTLoad = false;
5126   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5127     VT  = LD->getMemoryVT();
5128     Ptr = LD->getBasePtr();
5129     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5130   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5131     VT  = ST->getMemoryVT();
5132     Ptr = ST->getBasePtr();
5133   } else
5134     return false;
5135
5136   bool isInc;
5137   bool isLegal = false;
5138   if (Subtarget->isThumb2())
5139     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5140                                        isInc, DAG);
5141   else
5142     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5143                                         isInc, DAG);
5144   if (!isLegal)
5145     return false;
5146
5147   if (Ptr != Base) {
5148     // Swap base ptr and offset to catch more post-index load / store when
5149     // it's legal. In Thumb2 mode, offset must be an immediate.
5150     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5151         !Subtarget->isThumb2())
5152       std::swap(Base, Offset);
5153
5154     // Post-indexed load / store update the base pointer.
5155     if (Ptr != Base)
5156       return false;
5157   }
5158
5159   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5160   return true;
5161 }
5162
5163 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5164                                                        const APInt &Mask,
5165                                                        APInt &KnownZero,
5166                                                        APInt &KnownOne,
5167                                                        const SelectionDAG &DAG,
5168                                                        unsigned Depth) const {
5169   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5170   switch (Op.getOpcode()) {
5171   default: break;
5172   case ARMISD::CMOV: {
5173     // Bits are known zero/one if known on the LHS and RHS.
5174     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5175     if (KnownZero == 0 && KnownOne == 0) return;
5176
5177     APInt KnownZeroRHS, KnownOneRHS;
5178     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5179                           KnownZeroRHS, KnownOneRHS, Depth+1);
5180     KnownZero &= KnownZeroRHS;
5181     KnownOne  &= KnownOneRHS;
5182     return;
5183   }
5184   }
5185 }
5186
5187 //===----------------------------------------------------------------------===//
5188 //                           ARM Inline Assembly Support
5189 //===----------------------------------------------------------------------===//
5190
5191 /// getConstraintType - Given a constraint letter, return the type of
5192 /// constraint it is for this target.
5193 ARMTargetLowering::ConstraintType
5194 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5195   if (Constraint.size() == 1) {
5196     switch (Constraint[0]) {
5197     default:  break;
5198     case 'l': return C_RegisterClass;
5199     case 'w': return C_RegisterClass;
5200     }
5201   }
5202   return TargetLowering::getConstraintType(Constraint);
5203 }
5204
5205 std::pair<unsigned, const TargetRegisterClass*>
5206 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5207                                                 EVT VT) const {
5208   if (Constraint.size() == 1) {
5209     // GCC ARM Constraint Letters
5210     switch (Constraint[0]) {
5211     case 'l':
5212       if (Subtarget->isThumb())
5213         return std::make_pair(0U, ARM::tGPRRegisterClass);
5214       else
5215         return std::make_pair(0U, ARM::GPRRegisterClass);
5216     case 'r':
5217       return std::make_pair(0U, ARM::GPRRegisterClass);
5218     case 'w':
5219       if (VT == MVT::f32)
5220         return std::make_pair(0U, ARM::SPRRegisterClass);
5221       if (VT.getSizeInBits() == 64)
5222         return std::make_pair(0U, ARM::DPRRegisterClass);
5223       if (VT.getSizeInBits() == 128)
5224         return std::make_pair(0U, ARM::QPRRegisterClass);
5225       break;
5226     }
5227   }
5228   if (StringRef("{cc}").equals_lower(Constraint))
5229     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5230
5231   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5232 }
5233
5234 std::vector<unsigned> ARMTargetLowering::
5235 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5236                                   EVT VT) const {
5237   if (Constraint.size() != 1)
5238     return std::vector<unsigned>();
5239
5240   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5241   default: break;
5242   case 'l':
5243     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5244                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5245                                  0);
5246   case 'r':
5247     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5248                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5249                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5250                                  ARM::R12, ARM::LR, 0);
5251   case 'w':
5252     if (VT == MVT::f32)
5253       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5254                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5255                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5256                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5257                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5258                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5259                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5260                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5261     if (VT.getSizeInBits() == 64)
5262       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5263                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5264                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5265                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5266     if (VT.getSizeInBits() == 128)
5267       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5268                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5269       break;
5270   }
5271
5272   return std::vector<unsigned>();
5273 }
5274
5275 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5276 /// vector.  If it is invalid, don't add anything to Ops.
5277 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5278                                                      char Constraint,
5279                                                      std::vector<SDValue>&Ops,
5280                                                      SelectionDAG &DAG) const {
5281   SDValue Result(0, 0);
5282
5283   switch (Constraint) {
5284   default: break;
5285   case 'I': case 'J': case 'K': case 'L':
5286   case 'M': case 'N': case 'O':
5287     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5288     if (!C)
5289       return;
5290
5291     int64_t CVal64 = C->getSExtValue();
5292     int CVal = (int) CVal64;
5293     // None of these constraints allow values larger than 32 bits.  Check
5294     // that the value fits in an int.
5295     if (CVal != CVal64)
5296       return;
5297
5298     switch (Constraint) {
5299       case 'I':
5300         if (Subtarget->isThumb1Only()) {
5301           // This must be a constant between 0 and 255, for ADD
5302           // immediates.
5303           if (CVal >= 0 && CVal <= 255)
5304             break;
5305         } else if (Subtarget->isThumb2()) {
5306           // A constant that can be used as an immediate value in a
5307           // data-processing instruction.
5308           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5309             break;
5310         } else {
5311           // A constant that can be used as an immediate value in a
5312           // data-processing instruction.
5313           if (ARM_AM::getSOImmVal(CVal) != -1)
5314             break;
5315         }
5316         return;
5317
5318       case 'J':
5319         if (Subtarget->isThumb()) {  // FIXME thumb2
5320           // This must be a constant between -255 and -1, for negated ADD
5321           // immediates. This can be used in GCC with an "n" modifier that
5322           // prints the negated value, for use with SUB instructions. It is
5323           // not useful otherwise but is implemented for compatibility.
5324           if (CVal >= -255 && CVal <= -1)
5325             break;
5326         } else {
5327           // This must be a constant between -4095 and 4095. It is not clear
5328           // what this constraint is intended for. Implemented for
5329           // compatibility with GCC.
5330           if (CVal >= -4095 && CVal <= 4095)
5331             break;
5332         }
5333         return;
5334
5335       case 'K':
5336         if (Subtarget->isThumb1Only()) {
5337           // A 32-bit value where only one byte has a nonzero value. Exclude
5338           // zero to match GCC. This constraint is used by GCC internally for
5339           // constants that can be loaded with a move/shift combination.
5340           // It is not useful otherwise but is implemented for compatibility.
5341           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5342             break;
5343         } else if (Subtarget->isThumb2()) {
5344           // A constant whose bitwise inverse can be used as an immediate
5345           // value in a data-processing instruction. This can be used in GCC
5346           // with a "B" modifier that prints the inverted value, for use with
5347           // BIC and MVN instructions. It is not useful otherwise but is
5348           // implemented for compatibility.
5349           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5350             break;
5351         } else {
5352           // A constant whose bitwise inverse can be used as an immediate
5353           // value in a data-processing instruction. This can be used in GCC
5354           // with a "B" modifier that prints the inverted value, for use with
5355           // BIC and MVN instructions. It is not useful otherwise but is
5356           // implemented for compatibility.
5357           if (ARM_AM::getSOImmVal(~CVal) != -1)
5358             break;
5359         }
5360         return;
5361
5362       case 'L':
5363         if (Subtarget->isThumb1Only()) {
5364           // This must be a constant between -7 and 7,
5365           // for 3-operand ADD/SUB immediate instructions.
5366           if (CVal >= -7 && CVal < 7)
5367             break;
5368         } else if (Subtarget->isThumb2()) {
5369           // A constant whose negation can be used as an immediate value in a
5370           // data-processing instruction. This can be used in GCC with an "n"
5371           // modifier that prints the negated value, for use with SUB
5372           // instructions. It is not useful otherwise but is implemented for
5373           // compatibility.
5374           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5375             break;
5376         } else {
5377           // A constant whose negation can be used as an immediate value in a
5378           // data-processing instruction. This can be used in GCC with an "n"
5379           // modifier that prints the negated value, for use with SUB
5380           // instructions. It is not useful otherwise but is implemented for
5381           // compatibility.
5382           if (ARM_AM::getSOImmVal(-CVal) != -1)
5383             break;
5384         }
5385         return;
5386
5387       case 'M':
5388         if (Subtarget->isThumb()) { // FIXME thumb2
5389           // This must be a multiple of 4 between 0 and 1020, for
5390           // ADD sp + immediate.
5391           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5392             break;
5393         } else {
5394           // A power of two or a constant between 0 and 32.  This is used in
5395           // GCC for the shift amount on shifted register operands, but it is
5396           // useful in general for any shift amounts.
5397           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5398             break;
5399         }
5400         return;
5401
5402       case 'N':
5403         if (Subtarget->isThumb()) {  // FIXME thumb2
5404           // This must be a constant between 0 and 31, for shift amounts.
5405           if (CVal >= 0 && CVal <= 31)
5406             break;
5407         }
5408         return;
5409
5410       case 'O':
5411         if (Subtarget->isThumb()) {  // FIXME thumb2
5412           // This must be a multiple of 4 between -508 and 508, for
5413           // ADD/SUB sp = sp + immediate.
5414           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5415             break;
5416         }
5417         return;
5418     }
5419     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5420     break;
5421   }
5422
5423   if (Result.getNode()) {
5424     Ops.push_back(Result);
5425     return;
5426   }
5427   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5428 }
5429
5430 bool
5431 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5432   // The ARM target isn't yet aware of offsets.
5433   return false;
5434 }
5435
5436 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5437   APInt Imm = FPImm.bitcastToAPInt();
5438   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5439   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5440   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5441
5442   // We can handle 4 bits of mantissa.
5443   // mantissa = (16+UInt(e:f:g:h))/16.
5444   if (Mantissa & 0x7ffff)
5445     return -1;
5446   Mantissa >>= 19;
5447   if ((Mantissa & 0xf) != Mantissa)
5448     return -1;
5449
5450   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5451   if (Exp < -3 || Exp > 4)
5452     return -1;
5453   Exp = ((Exp+3) & 0x7) ^ 4;
5454
5455   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5456 }
5457
5458 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5459   APInt Imm = FPImm.bitcastToAPInt();
5460   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5461   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5462   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5463
5464   // We can handle 4 bits of mantissa.
5465   // mantissa = (16+UInt(e:f:g:h))/16.
5466   if (Mantissa & 0xffffffffffffLL)
5467     return -1;
5468   Mantissa >>= 48;
5469   if ((Mantissa & 0xf) != Mantissa)
5470     return -1;
5471
5472   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5473   if (Exp < -3 || Exp > 4)
5474     return -1;
5475   Exp = ((Exp+3) & 0x7) ^ 4;
5476
5477   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5478 }
5479
5480 bool ARM::isBitFieldInvertedMask(unsigned v) {
5481   if (v == 0xffffffff)
5482     return 0;
5483   // there can be 1's on either or both "outsides", all the "inside"
5484   // bits must be 0's
5485   unsigned int lsb = 0, msb = 31;
5486   while (v & (1 << msb)) --msb;
5487   while (v & (1 << lsb)) ++lsb;
5488   for (unsigned int i = lsb; i <= msb; ++i) {
5489     if (v & (1 << i))
5490       return 0;
5491   }
5492   return 1;
5493 }
5494
5495 /// isFPImmLegal - Returns true if the target can instruction select the
5496 /// specified FP immediate natively. If false, the legalizer will
5497 /// materialize the FP immediate as a load from a constant pool.
5498 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5499   if (!Subtarget->hasVFP3())
5500     return false;
5501   if (VT == MVT::f32)
5502     return ARM::getVFPf32Imm(Imm) != -1;
5503   if (VT == MVT::f64)
5504     return ARM::getVFPf64Imm(Imm) != -1;
5505   return false;
5506 }