lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(true));
  59
  60 static cl::opt<bool>
  61 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  62   cl::desc("Generate calls via indirect call instructions"),
  63   cl::init(false));
  64
  65 static cl::opt<bool>
  66 ARMInterworking("arm-interworking", cl::Hidden,
  67   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  68   cl::init(true));
  69
  70 static cl::opt<bool>
  71 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  72   cl::desc("Enable code placement pass for ARM"),
  73   cl::init(false));
  74
  75 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  76                                    CCValAssign::LocInfo &LocInfo,
  77                                    ISD::ArgFlagsTy &ArgFlags,
  78                                    CCState &State);
  79 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  80                                     CCValAssign::LocInfo &LocInfo,
  81                                     ISD::ArgFlagsTy &ArgFlags,
  82                                     CCState &State);
  83 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  84                                       CCValAssign::LocInfo &LocInfo,
  85                                       ISD::ArgFlagsTy &ArgFlags,
  86                                       CCState &State);
  87 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  88                                        CCValAssign::LocInfo &LocInfo,
  89                                        ISD::ArgFlagsTy &ArgFlags,
  90                                        CCState &State);
  91
  92 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  93                                        EVT PromotedBitwiseVT) {
  94   if (VT != PromotedLdStVT) {
  95     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  96     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  97                        PromotedLdStVT.getSimpleVT());
  98
  99     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 101                        PromotedLdStVT.getSimpleVT());
 102   }
 103
 104   EVT ElemTy = VT.getVectorElementType();
 105   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 106     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 107   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 108     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 109   if (ElemTy != MVT::i32) {
 110     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 111     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 112     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 113     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 114   }
 115   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 116   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 117   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 118   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 119   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 120   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 121   if (VT.isInteger()) {
 122     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 123     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 124     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 125   }
 126
 127   // Promote all bit-wise operations.
 128   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 129     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 130     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 131                        PromotedBitwiseVT.getSimpleVT());
 132     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 133     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 134                        PromotedBitwiseVT.getSimpleVT());
 135     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 136     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 137                        PromotedBitwiseVT.getSimpleVT());
 138   }
 139
 140   // Neon does not support vector divide/remainder operations.
 141   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 142   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 143   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 144   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 145   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 146   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 147 }
 148
 149 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 150   addRegisterClass(VT, ARM::DPRRegisterClass);
 151   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 152 }
 153
 154 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 155   addRegisterClass(VT, ARM::QPRRegisterClass);
 156   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 157 }
 158
 159 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 160   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 161     return new TargetLoweringObjectFileMachO();
 162
 163   return new ARMElfTargetObjectFile();
 164 }
 165
 166 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 167     : TargetLowering(TM, createTLOF(TM)) {
 168   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 169
 170   if (Subtarget->isTargetDarwin()) {
 171     // Uses VFP for Thumb libfuncs if available.
 172     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 173       // Single-precision floating-point arithmetic.
 174       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 175       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 176       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 177       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 178
 179       // Double-precision floating-point arithmetic.
 180       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 181       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 182       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 183       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 184
 185       // Single-precision comparisons.
 186       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 187       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 188       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 189       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 190       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 191       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 192       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 193       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 194
 195       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 203
 204       // Double-precision comparisons.
 205       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 206       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 207       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 208       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 209       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 210       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 211       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 212       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 213
 214       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 222
 223       // Floating-point to integer conversions.
 224       // i64 conversions are done via library routines even when generating VFP
 225       // instructions, so use the same ones.
 226       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 227       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 228       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 229       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 230
 231       // Conversions between floating types.
 232       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 233       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 234
 235       // Integer to floating-point conversions.
 236       // i64 conversions are done via library routines even when generating VFP
 237       // instructions, so use the same ones.
 238       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 239       // e.g., __floatunsidf vs. __floatunssidfvfp.
 240       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 241       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 242       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 243       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 244     }
 245   }
 246
 247   // These libcalls are not available in 32-bit.
 248   setLibcallName(RTLIB::SHL_I128, 0);
 249   setLibcallName(RTLIB::SRL_I128, 0);
 250   setLibcallName(RTLIB::SRA_I128, 0);
 251
 252   // Libcalls should use the AAPCS base standard ABI, even if hard float
 253   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 254   if (Subtarget->isAAPCS_ABI()) {
 255     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 256       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 257                             CallingConv::ARM_AAPCS);
 258     }
 259   }
 260
 261   if (Subtarget->isThumb1Only())
 262     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 263   else
 264     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 265   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 266     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 267     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 268
 269     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 270   }
 271
 272   if (Subtarget->hasNEON()) {
 273     addDRTypeForNEON(MVT::v2f32);
 274     addDRTypeForNEON(MVT::v8i8);
 275     addDRTypeForNEON(MVT::v4i16);
 276     addDRTypeForNEON(MVT::v2i32);
 277     addDRTypeForNEON(MVT::v1i64);
 278
 279     addQRTypeForNEON(MVT::v4f32);
 280     addQRTypeForNEON(MVT::v2f64);
 281     addQRTypeForNEON(MVT::v16i8);
 282     addQRTypeForNEON(MVT::v8i16);
 283     addQRTypeForNEON(MVT::v4i32);
 284     addQRTypeForNEON(MVT::v2i64);
 285
 286     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 287     // neither Neon nor VFP support any arithmetic operations on it.
 288     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 289     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 294     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 310     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 311     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 312
 313     // Neon does not support some operations on v1i64 and v2i64 types.
 314     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 315     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 316     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 317     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 318
 319     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 320     setTargetDAGCombine(ISD::SHL);
 321     setTargetDAGCombine(ISD::SRL);
 322     setTargetDAGCombine(ISD::SRA);
 323     setTargetDAGCombine(ISD::SIGN_EXTEND);
 324     setTargetDAGCombine(ISD::ZERO_EXTEND);
 325     setTargetDAGCombine(ISD::ANY_EXTEND);
 326     setTargetDAGCombine(ISD::SELECT_CC);
 327   }
 328
 329   computeRegisterProperties();
 330
 331   // ARM does not have f32 extending load.
 332   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 333
 334   // ARM does not have i1 sign extending load.
 335   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 336
 337   // ARM supports all 4 flavors of integer indexed load / store.
 338   if (!Subtarget->isThumb1Only()) {
 339     for (unsigned im = (unsigned)ISD::PRE_INC;
 340          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 341       setIndexedLoadAction(im,  MVT::i1,  Legal);
 342       setIndexedLoadAction(im,  MVT::i8,  Legal);
 343       setIndexedLoadAction(im,  MVT::i16, Legal);
 344       setIndexedLoadAction(im,  MVT::i32, Legal);
 345       setIndexedStoreAction(im, MVT::i1,  Legal);
 346       setIndexedStoreAction(im, MVT::i8,  Legal);
 347       setIndexedStoreAction(im, MVT::i16, Legal);
 348       setIndexedStoreAction(im, MVT::i32, Legal);
 349     }
 350   }
 351
 352   // i64 operation support.
 353   if (Subtarget->isThumb1Only()) {
 354     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 355     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 356     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 357     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 358     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 359   } else {
 360     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 361     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 362     if (!Subtarget->hasV6Ops())
 363       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 364   }
 365   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 366   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 367   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 368   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 369   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 370
 371   // ARM does not have ROTL.
 372   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 373   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 374   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 375   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 376     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 377
 378   // Only ARMv6 has BSWAP.
 379   if (!Subtarget->hasV6Ops())
 380     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 381
 382   // These are expanded into libcalls.
 383   if (!Subtarget->hasDivide()) {
 384     // v7M has a hardware divider
 385     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 386     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 387   }
 388   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 389   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 390   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 391   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 392
 393   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 394   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 395   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 396   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 397   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // Use the default implementation.
 402   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 403   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 404   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 405   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 406   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 407   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 408   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 409   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 410   // doesn't yet know how to not do that for SjLj.
 411   setExceptionSelectorRegister(ARM::R0);
 412   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 413   // Handle atomics directly for ARMv[67] (except for Thumb1), otherwise
 414   // use the default expansion.
 415   bool canHandleAtomics =
 416     (Subtarget->hasV7Ops() ||
 417       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only()));
 418   if (canHandleAtomics) {
 419     // membarrier needs custom lowering; the rest are legal and handled
 420     // normally.
 421     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 422   } else {
 423     // Set them all for expansion, which will force libcalls.
 424     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 425     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 426     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 428     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 429     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 431     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 449     // Since the libcalls include locking, fold in the fences
 450     setShouldFoldAtomicFences(true);
 451   }
 452   // 64-bit versions are always libcalls (for now)
 453   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 454   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 461
 462   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 463   if (!Subtarget->hasV6Ops()) {
 464     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 465     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 466   }
 467   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 468
 469   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 470     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 471     // iff target supports vfp2.
 472     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 473
 474   // We want to custom lower some of our intrinsics.
 475   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 476   if (Subtarget->isTargetDarwin()) {
 477     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 478     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 479   }
 480
 481   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 482   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 483   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 484   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 485   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 486   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 487   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 488   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 489   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 490
 491   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 492   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 493   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 494   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 495   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 496
 497   // We don't support sin/cos/fmod/copysign/pow
 498   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 499   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 500   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 501   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 502   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 503   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 504   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 505     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 506     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 507   }
 508   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 509   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 510
 511   // Various VFP goodness
 512   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 513     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 514     if (Subtarget->hasVFP2()) {
 515       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 516       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 517       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 518       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 519     }
 520     // Special handling for half-precision FP.
 521     if (!Subtarget->hasFP16()) {
 522       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 523       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 524     }
 525   }
 526
 527   // We have target-specific dag combine patterns for the following nodes:
 528   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 529   setTargetDAGCombine(ISD::ADD);
 530   setTargetDAGCombine(ISD::SUB);
 531   setTargetDAGCombine(ISD::MUL);
 532
 533   setStackPointerRegisterToSaveRestore(ARM::SP);
 534
 535   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 536     setSchedulingPreference(Sched::RegPressure);
 537   else
 538     setSchedulingPreference(Sched::Hybrid);
 539
 540   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 541
 542   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 543   // are at least 4 bytes aligned.
 544   setMinStackArgumentAlignment(4);
 545
 546   if (EnableARMCodePlacement)
 547     benefitFromCodePlacementOpt = true;
 548 }
 549
 550 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 551   switch (Opcode) {
 552   default: return 0;
 553   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 554   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 555   case ARMISD::CALL:          return "ARMISD::CALL";
 556   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 557   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 558   case ARMISD::tCALL:         return "ARMISD::tCALL";
 559   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 560   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 561   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 562   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 563   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 564   case ARMISD::CMP:           return "ARMISD::CMP";
 565   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 566   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 567   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 568   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 569   case ARMISD::CMOV:          return "ARMISD::CMOV";
 570   case ARMISD::CNEG:          return "ARMISD::CNEG";
 571
 572   case ARMISD::RBIT:          return "ARMISD::RBIT";
 573
 574   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 575   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 576   case ARMISD::SITOF:         return "ARMISD::SITOF";
 577   case ARMISD::UITOF:         return "ARMISD::UITOF";
 578
 579   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 580   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 581   case ARMISD::RRX:           return "ARMISD::RRX";
 582
 583   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 584   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 585
 586   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 587   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 588
 589   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 590
 591   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 592
 593   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 594
 595   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 596   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 597
 598   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 599   case ARMISD::VCGE:          return "ARMISD::VCGE";
 600   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 601   case ARMISD::VCGT:          return "ARMISD::VCGT";
 602   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 603   case ARMISD::VTST:          return "ARMISD::VTST";
 604
 605   case ARMISD::VSHL:          return "ARMISD::VSHL";
 606   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 607   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 608   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 609   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 610   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 611   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 612   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 613   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 614   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 615   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 616   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 617   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 618   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 619   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 620   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 621   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 622   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 623   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 624   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 625   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 626   case ARMISD::VDUP:          return "ARMISD::VDUP";
 627   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 628   case ARMISD::VEXT:          return "ARMISD::VEXT";
 629   case ARMISD::VREV64:        return "ARMISD::VREV64";
 630   case ARMISD::VREV32:        return "ARMISD::VREV32";
 631   case ARMISD::VREV16:        return "ARMISD::VREV16";
 632   case ARMISD::VZIP:          return "ARMISD::VZIP";
 633   case ARMISD::VUZP:          return "ARMISD::VUZP";
 634   case ARMISD::VTRN:          return "ARMISD::VTRN";
 635   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 636   case ARMISD::FMAX:          return "ARMISD::FMAX";
 637   case ARMISD::FMIN:          return "ARMISD::FMIN";
 638   }
 639 }
 640
 641 /// getRegClassFor - Return the register class that should be used for the
 642 /// specified value type.
 643 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 644   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 645   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 646   // load / store 4 to 8 consecutive D registers.
 647   if (Subtarget->hasNEON()) {
 648     if (VT == MVT::v4i64)
 649       return ARM::QQPRRegisterClass;
 650     else if (VT == MVT::v8i64)
 651       return ARM::QQQQPRRegisterClass;
 652   }
 653   return TargetLowering::getRegClassFor(VT);
 654 }
 655
 656 /// getFunctionAlignment - Return the Log2 alignment of this function.
 657 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 658   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 659 }
 660
 661 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 662   unsigned NumVals = N->getNumValues();
 663   if (!NumVals)
 664     return Sched::RegPressure;
 665
 666   for (unsigned i = 0; i != NumVals; ++i) {
 667     EVT VT = N->getValueType(i);
 668     if (VT.isFloatingPoint() || VT.isVector())
 669       return Sched::Latency;
 670   }
 671
 672   if (!N->isMachineOpcode())
 673     return Sched::RegPressure;
 674
 675   // Load are scheduled for latency even if there instruction itinerary
 676   // is not available.
 677   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 678   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 679   if (TID.mayLoad())
 680     return Sched::Latency;
 681
 682   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 683   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 684     return Sched::Latency;
 685   return Sched::RegPressure;
 686 }
 687
 688 //===----------------------------------------------------------------------===//
 689 // Lowering Code
 690 //===----------------------------------------------------------------------===//
 691
 692 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 693 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 694   switch (CC) {
 695   default: llvm_unreachable("Unknown condition code!");
 696   case ISD::SETNE:  return ARMCC::NE;
 697   case ISD::SETEQ:  return ARMCC::EQ;
 698   case ISD::SETGT:  return ARMCC::GT;
 699   case ISD::SETGE:  return ARMCC::GE;
 700   case ISD::SETLT:  return ARMCC::LT;
 701   case ISD::SETLE:  return ARMCC::LE;
 702   case ISD::SETUGT: return ARMCC::HI;
 703   case ISD::SETUGE: return ARMCC::HS;
 704   case ISD::SETULT: return ARMCC::LO;
 705   case ISD::SETULE: return ARMCC::LS;
 706   }
 707 }
 708
 709 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 710 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 711                         ARMCC::CondCodes &CondCode2) {
 712   CondCode2 = ARMCC::AL;
 713   switch (CC) {
 714   default: llvm_unreachable("Unknown FP condition!");
 715   case ISD::SETEQ:
 716   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 717   case ISD::SETGT:
 718   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 719   case ISD::SETGE:
 720   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 721   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 722   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 723   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 724   case ISD::SETO:   CondCode = ARMCC::VC; break;
 725   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 726   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 727   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 728   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 729   case ISD::SETLT:
 730   case ISD::SETULT: CondCode = ARMCC::LT; break;
 731   case ISD::SETLE:
 732   case ISD::SETULE: CondCode = ARMCC::LE; break;
 733   case ISD::SETNE:
 734   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 735   }
 736 }
 737
 738 //===----------------------------------------------------------------------===//
 739 //                      Calling Convention Implementation
 740 //===----------------------------------------------------------------------===//
 741
 742 #include "ARMGenCallingConv.inc"
 743
 744 // APCS f64 is in register pairs, possibly split to stack
 745 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 746                           CCValAssign::LocInfo &LocInfo,
 747                           CCState &State, bool CanFail) {
 748   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 749
 750   // Try to get the first register.
 751   if (unsigned Reg = State.AllocateReg(RegList, 4))
 752     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 753   else {
 754     // For the 2nd half of a v2f64, do not fail.
 755     if (CanFail)
 756       return false;
 757
 758     // Put the whole thing on the stack.
 759     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 760                                            State.AllocateStack(8, 4),
 761                                            LocVT, LocInfo));
 762     return true;
 763   }
 764
 765   // Try to get the second register.
 766   if (unsigned Reg = State.AllocateReg(RegList, 4))
 767     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 768   else
 769     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 770                                            State.AllocateStack(4, 4),
 771                                            LocVT, LocInfo));
 772   return true;
 773 }
 774
 775 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 776                                    CCValAssign::LocInfo &LocInfo,
 777                                    ISD::ArgFlagsTy &ArgFlags,
 778                                    CCState &State) {
 779   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 780     return false;
 781   if (LocVT == MVT::v2f64 &&
 782       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 783     return false;
 784   return true;  // we handled it
 785 }
 786
 787 // AAPCS f64 is in aligned register pairs
 788 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 789                            CCValAssign::LocInfo &LocInfo,
 790                            CCState &State, bool CanFail) {
 791   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 792   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 793
 794   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 795   if (Reg == 0) {
 796     // For the 2nd half of a v2f64, do not just fail.
 797     if (CanFail)
 798       return false;
 799
 800     // Put the whole thing on the stack.
 801     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 802                                            State.AllocateStack(8, 8),
 803                                            LocVT, LocInfo));
 804     return true;
 805   }
 806
 807   unsigned i;
 808   for (i = 0; i < 2; ++i)
 809     if (HiRegList[i] == Reg)
 810       break;
 811
 812   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 813   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 814                                          LocVT, LocInfo));
 815   return true;
 816 }
 817
 818 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 819                                     CCValAssign::LocInfo &LocInfo,
 820                                     ISD::ArgFlagsTy &ArgFlags,
 821                                     CCState &State) {
 822   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 823     return false;
 824   if (LocVT == MVT::v2f64 &&
 825       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 826     return false;
 827   return true;  // we handled it
 828 }
 829
 830 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 831                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 832   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 833   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 834
 835   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 836   if (Reg == 0)
 837     return false; // we didn't handle it
 838
 839   unsigned i;
 840   for (i = 0; i < 2; ++i)
 841     if (HiRegList[i] == Reg)
 842       break;
 843
 844   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 845   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 846                                          LocVT, LocInfo));
 847   return true;
 848 }
 849
 850 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 851                                       CCValAssign::LocInfo &LocInfo,
 852                                       ISD::ArgFlagsTy &ArgFlags,
 853                                       CCState &State) {
 854   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 855     return false;
 856   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 857     return false;
 858   return true;  // we handled it
 859 }
 860
 861 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 862                                        CCValAssign::LocInfo &LocInfo,
 863                                        ISD::ArgFlagsTy &ArgFlags,
 864                                        CCState &State) {
 865   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 866                                    State);
 867 }
 868
 869 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 870 /// given CallingConvention value.
 871 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 872                                                  bool Return,
 873                                                  bool isVarArg) const {
 874   switch (CC) {
 875   default:
 876     llvm_unreachable("Unsupported calling convention");
 877   case CallingConv::C:
 878   case CallingConv::Fast:
 879     // Use target triple & subtarget features to do actual dispatch.
 880     if (Subtarget->isAAPCS_ABI()) {
 881       if (Subtarget->hasVFP2() &&
 882           FloatABIType == FloatABI::Hard && !isVarArg)
 883         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 884       else
 885         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 886     } else
 887         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 888   case CallingConv::ARM_AAPCS_VFP:
 889     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 890   case CallingConv::ARM_AAPCS:
 891     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 892   case CallingConv::ARM_APCS:
 893     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 894   }
 895 }
 896
 897 /// LowerCallResult - Lower the result values of a call into the
 898 /// appropriate copies out of appropriate physical registers.
 899 SDValue
 900 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 901                                    CallingConv::ID CallConv, bool isVarArg,
 902                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 903                                    DebugLoc dl, SelectionDAG &DAG,
 904                                    SmallVectorImpl<SDValue> &InVals) const {
 905
 906   // Assign locations to each value returned by this call.
 907   SmallVector<CCValAssign, 16> RVLocs;
 908   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 909                  RVLocs, *DAG.getContext());
 910   CCInfo.AnalyzeCallResult(Ins,
 911                            CCAssignFnForNode(CallConv, /* Return*/ true,
 912                                              isVarArg));
 913
 914   // Copy all of the result registers out of their specified physreg.
 915   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 916     CCValAssign VA = RVLocs[i];
 917
 918     SDValue Val;
 919     if (VA.needsCustom()) {
 920       // Handle f64 or half of a v2f64.
 921       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 922                                       InFlag);
 923       Chain = Lo.getValue(1);
 924       InFlag = Lo.getValue(2);
 925       VA = RVLocs[++i]; // skip ahead to next loc
 926       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 927                                       InFlag);
 928       Chain = Hi.getValue(1);
 929       InFlag = Hi.getValue(2);
 930       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 931
 932       if (VA.getLocVT() == MVT::v2f64) {
 933         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 934         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 935                           DAG.getConstant(0, MVT::i32));
 936
 937         VA = RVLocs[++i]; // skip ahead to next loc
 938         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 939         Chain = Lo.getValue(1);
 940         InFlag = Lo.getValue(2);
 941         VA = RVLocs[++i]; // skip ahead to next loc
 942         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 943         Chain = Hi.getValue(1);
 944         InFlag = Hi.getValue(2);
 945         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 946         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 947                           DAG.getConstant(1, MVT::i32));
 948       }
 949     } else {
 950       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 951                                InFlag);
 952       Chain = Val.getValue(1);
 953       InFlag = Val.getValue(2);
 954     }
 955
 956     switch (VA.getLocInfo()) {
 957     default: llvm_unreachable("Unknown loc info!");
 958     case CCValAssign::Full: break;
 959     case CCValAssign::BCvt:
 960       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 961       break;
 962     }
 963
 964     InVals.push_back(Val);
 965   }
 966
 967   return Chain;
 968 }
 969
 970 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 971 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 972 /// specified by the specific parameter attribute.  The copy will be passed as
 973 /// a byval function parameter.
 974 /// Sometimes what we are copying is the end of a larger object, the part that
 975 /// does not fit in registers.
 976 static SDValue
 977 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 978                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 979                           DebugLoc dl) {
 980   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 981   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 982                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 983                        NULL, 0, NULL, 0);
 984 }
 985
 986 /// LowerMemOpCallTo - Store the argument to the stack.
 987 SDValue
 988 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 989                                     SDValue StackPtr, SDValue Arg,
 990                                     DebugLoc dl, SelectionDAG &DAG,
 991                                     const CCValAssign &VA,
 992                                     ISD::ArgFlagsTy Flags) const {
 993   unsigned LocMemOffset = VA.getLocMemOffset();
 994   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 995   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 996   if (Flags.isByVal()) {
 997     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 998   }
 999   return DAG.getStore(Chain, dl, Arg, PtrOff,
1000                       PseudoSourceValue::getStack(), LocMemOffset,
1001                       false, false, 0);
1002 }
1003
1004 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1005                                          SDValue Chain, SDValue &Arg,
1006                                          RegsToPassVector &RegsToPass,
1007                                          CCValAssign &VA, CCValAssign &NextVA,
1008                                          SDValue &StackPtr,
1009                                          SmallVector<SDValue, 8> &MemOpChains,
1010                                          ISD::ArgFlagsTy Flags) const {
1011
1012   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1013                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1014   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1015
1016   if (NextVA.isRegLoc())
1017     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1018   else {
1019     assert(NextVA.isMemLoc());
1020     if (StackPtr.getNode() == 0)
1021       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1022
1023     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1024                                            dl, DAG, NextVA,
1025                                            Flags));
1026   }
1027 }
1028
1029 /// LowerCall - Lowering a call into a callseq_start <-
1030 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1031 /// nodes.
1032 SDValue
1033 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1034                              CallingConv::ID CallConv, bool isVarArg,
1035                              bool &isTailCall,
1036                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1037                              const SmallVectorImpl<SDValue> &OutVals,
1038                              const SmallVectorImpl<ISD::InputArg> &Ins,
1039                              DebugLoc dl, SelectionDAG &DAG,
1040                              SmallVectorImpl<SDValue> &InVals) const {
1041   MachineFunction &MF = DAG.getMachineFunction();
1042   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1043   bool IsSibCall = false;
1044   // Temporarily disable tail calls so things don't break.
1045   if (!EnableARMTailCalls)
1046     isTailCall = false;
1047   if (isTailCall) {
1048     // Check if it's really possible to do a tail call.
1049     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1050                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1051                                                    Outs, OutVals, Ins, DAG);
1052     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1053     // detected sibcalls.
1054     if (isTailCall) {
1055       ++NumTailCalls;
1056       IsSibCall = true;
1057     }
1058   }
1059
1060   // Analyze operands of the call, assigning locations to each operand.
1061   SmallVector<CCValAssign, 16> ArgLocs;
1062   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1063                  *DAG.getContext());
1064   CCInfo.AnalyzeCallOperands(Outs,
1065                              CCAssignFnForNode(CallConv, /* Return*/ false,
1066                                                isVarArg));
1067
1068   // Get a count of how many bytes are to be pushed on the stack.
1069   unsigned NumBytes = CCInfo.getNextStackOffset();
1070
1071   // For tail calls, memory operands are available in our caller's stack.
1072   if (IsSibCall)
1073     NumBytes = 0;
1074
1075   // Adjust the stack pointer for the new arguments...
1076   // These operations are automatically eliminated by the prolog/epilog pass
1077   if (!IsSibCall)
1078     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1079
1080   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1081
1082   RegsToPassVector RegsToPass;
1083   SmallVector<SDValue, 8> MemOpChains;
1084
1085   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1086   // of tail call optimization, arguments are handled later.
1087   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1088        i != e;
1089        ++i, ++realArgIdx) {
1090     CCValAssign &VA = ArgLocs[i];
1091     SDValue Arg = OutVals[realArgIdx];
1092     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1093
1094     // Promote the value if needed.
1095     switch (VA.getLocInfo()) {
1096     default: llvm_unreachable("Unknown loc info!");
1097     case CCValAssign::Full: break;
1098     case CCValAssign::SExt:
1099       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1100       break;
1101     case CCValAssign::ZExt:
1102       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1103       break;
1104     case CCValAssign::AExt:
1105       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1106       break;
1107     case CCValAssign::BCvt:
1108       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1109       break;
1110     }
1111
1112     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1113     if (VA.needsCustom()) {
1114       if (VA.getLocVT() == MVT::v2f64) {
1115         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1116                                   DAG.getConstant(0, MVT::i32));
1117         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1118                                   DAG.getConstant(1, MVT::i32));
1119
1120         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1121                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1122
1123         VA = ArgLocs[++i]; // skip ahead to next loc
1124         if (VA.isRegLoc()) {
1125           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1126                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1127         } else {
1128           assert(VA.isMemLoc());
1129
1130           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1131                                                  dl, DAG, VA, Flags));
1132         }
1133       } else {
1134         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1135                          StackPtr, MemOpChains, Flags);
1136       }
1137     } else if (VA.isRegLoc()) {
1138       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1139     } else if (!IsSibCall) {
1140       assert(VA.isMemLoc());
1141
1142       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1143                                              dl, DAG, VA, Flags));
1144     }
1145   }
1146
1147   if (!MemOpChains.empty())
1148     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1149                         &MemOpChains[0], MemOpChains.size());
1150
1151   // Build a sequence of copy-to-reg nodes chained together with token chain
1152   // and flag operands which copy the outgoing args into the appropriate regs.
1153   SDValue InFlag;
1154   // Tail call byval lowering might overwrite argument registers so in case of
1155   // tail call optimization the copies to registers are lowered later.
1156   if (!isTailCall)
1157     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1158       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1159                                RegsToPass[i].second, InFlag);
1160       InFlag = Chain.getValue(1);
1161     }
1162
1163   // For tail calls lower the arguments to the 'real' stack slot.
1164   if (isTailCall) {
1165     // Force all the incoming stack arguments to be loaded from the stack
1166     // before any new outgoing arguments are stored to the stack, because the
1167     // outgoing stack slots may alias the incoming argument stack slots, and
1168     // the alias isn't otherwise explicit. This is slightly more conservative
1169     // than necessary, because it means that each store effectively depends
1170     // on every argument instead of just those arguments it would clobber.
1171
1172     // Do not flag preceeding copytoreg stuff together with the following stuff.
1173     InFlag = SDValue();
1174     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1175       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1176                                RegsToPass[i].second, InFlag);
1177       InFlag = Chain.getValue(1);
1178     }
1179     InFlag =SDValue();
1180   }
1181
1182   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1183   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1184   // node so that legalize doesn't hack it.
1185   bool isDirect = false;
1186   bool isARMFunc = false;
1187   bool isLocalARMFunc = false;
1188   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1189
1190   if (EnableARMLongCalls) {
1191     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1192             && "long-calls with non-static relocation model!");
1193     // Handle a global address or an external symbol. If it's not one of
1194     // those, the target's already in a register, so we don't need to do
1195     // anything extra.
1196     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1197       const GlobalValue *GV = G->getGlobal();
1198       // Create a constant pool entry for the callee address
1199       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1200       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1201                                                            ARMPCLabelIndex,
1202                                                            ARMCP::CPValue, 0);
1203       // Get the address of the callee into a register
1204       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1205       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1206       Callee = DAG.getLoad(getPointerTy(), dl,
1207                            DAG.getEntryNode(), CPAddr,
1208                            PseudoSourceValue::getConstantPool(), 0,
1209                            false, false, 0);
1210     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1211       const char *Sym = S->getSymbol();
1212
1213       // Create a constant pool entry for the callee address
1214       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1215       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1216                                                        Sym, ARMPCLabelIndex, 0);
1217       // Get the address of the callee into a register
1218       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1219       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1220       Callee = DAG.getLoad(getPointerTy(), dl,
1221                            DAG.getEntryNode(), CPAddr,
1222                            PseudoSourceValue::getConstantPool(), 0,
1223                            false, false, 0);
1224     }
1225   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1226     const GlobalValue *GV = G->getGlobal();
1227     isDirect = true;
1228     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1229     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1230                    getTargetMachine().getRelocationModel() != Reloc::Static;
1231     isARMFunc = !Subtarget->isThumb() || isStub;
1232     // ARM call to a local ARM function is predicable.
1233     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1234     // tBX takes a register source operand.
1235     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1236       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1237       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1238                                                            ARMPCLabelIndex,
1239                                                            ARMCP::CPValue, 4);
1240       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1241       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1242       Callee = DAG.getLoad(getPointerTy(), dl,
1243                            DAG.getEntryNode(), CPAddr,
1244                            PseudoSourceValue::getConstantPool(), 0,
1245                            false, false, 0);
1246       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1247       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1248                            getPointerTy(), Callee, PICLabel);
1249     } else
1250       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1251   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1252     isDirect = true;
1253     bool isStub = Subtarget->isTargetDarwin() &&
1254                   getTargetMachine().getRelocationModel() != Reloc::Static;
1255     isARMFunc = !Subtarget->isThumb() || isStub;
1256     // tBX takes a register source operand.
1257     const char *Sym = S->getSymbol();
1258     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1259       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1260       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1261                                                        Sym, ARMPCLabelIndex, 4);
1262       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1263       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1264       Callee = DAG.getLoad(getPointerTy(), dl,
1265                            DAG.getEntryNode(), CPAddr,
1266                            PseudoSourceValue::getConstantPool(), 0,
1267                            false, false, 0);
1268       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1269       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1270                            getPointerTy(), Callee, PICLabel);
1271     } else
1272       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1273   }
1274
1275   // FIXME: handle tail calls differently.
1276   unsigned CallOpc;
1277   if (Subtarget->isThumb()) {
1278     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1279       CallOpc = ARMISD::CALL_NOLINK;
1280     else
1281       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1282   } else {
1283     CallOpc = (isDirect || Subtarget->hasV5TOps())
1284       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1285       : ARMISD::CALL_NOLINK;
1286   }
1287
1288   std::vector<SDValue> Ops;
1289   Ops.push_back(Chain);
1290   Ops.push_back(Callee);
1291
1292   // Add argument registers to the end of the list so that they are known live
1293   // into the call.
1294   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1295     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1296                                   RegsToPass[i].second.getValueType()));
1297
1298   if (InFlag.getNode())
1299     Ops.push_back(InFlag);
1300
1301   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1302   if (isTailCall)
1303     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1304
1305   // Returns a chain and a flag for retval copy to use.
1306   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1307   InFlag = Chain.getValue(1);
1308
1309   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1310                              DAG.getIntPtrConstant(0, true), InFlag);
1311   if (!Ins.empty())
1312     InFlag = Chain.getValue(1);
1313
1314   // Handle result values, copying them out of physregs into vregs that we
1315   // return.
1316   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1317                          dl, DAG, InVals);
1318 }
1319
1320 /// MatchingStackOffset - Return true if the given stack call argument is
1321 /// already available in the same position (relatively) of the caller's
1322 /// incoming argument stack.
1323 static
1324 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1325                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1326                          const ARMInstrInfo *TII) {
1327   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1328   int FI = INT_MAX;
1329   if (Arg.getOpcode() == ISD::CopyFromReg) {
1330     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1331     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1332       return false;
1333     MachineInstr *Def = MRI->getVRegDef(VR);
1334     if (!Def)
1335       return false;
1336     if (!Flags.isByVal()) {
1337       if (!TII->isLoadFromStackSlot(Def, FI))
1338         return false;
1339     } else {
1340       return false;
1341     }
1342   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1343     if (Flags.isByVal())
1344       // ByVal argument is passed in as a pointer but it's now being
1345       // dereferenced. e.g.
1346       // define @foo(%struct.X* %A) {
1347       //   tail call @bar(%struct.X* byval %A)
1348       // }
1349       return false;
1350     SDValue Ptr = Ld->getBasePtr();
1351     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1352     if (!FINode)
1353       return false;
1354     FI = FINode->getIndex();
1355   } else
1356     return false;
1357
1358   assert(FI != INT_MAX);
1359   if (!MFI->isFixedObjectIndex(FI))
1360     return false;
1361   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1362 }
1363
1364 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1365 /// for tail call optimization. Targets which want to do tail call
1366 /// optimization should implement this function.
1367 bool
1368 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1369                                                      CallingConv::ID CalleeCC,
1370                                                      bool isVarArg,
1371                                                      bool isCalleeStructRet,
1372                                                      bool isCallerStructRet,
1373                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1374                                     const SmallVectorImpl<SDValue> &OutVals,
1375                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1376                                                      SelectionDAG& DAG) const {
1377   const Function *CallerF = DAG.getMachineFunction().getFunction();
1378   CallingConv::ID CallerCC = CallerF->getCallingConv();
1379   bool CCMatch = CallerCC == CalleeCC;
1380
1381   // Look for obvious safe cases to perform tail call optimization that do not
1382   // require ABI changes. This is what gcc calls sibcall.
1383
1384   // Do not sibcall optimize vararg calls unless the call site is not passing
1385   // any arguments.
1386   if (isVarArg && !Outs.empty())
1387     return false;
1388
1389   // Also avoid sibcall optimization if either caller or callee uses struct
1390   // return semantics.
1391   if (isCalleeStructRet || isCallerStructRet)
1392     return false;
1393
1394   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1395   // emitEpilogue is not ready for them.
1396   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1397   // LR.  This means if we need to reload LR, it takes an extra instructions,
1398   // which outweighs the value of the tail call; but here we don't know yet
1399   // whether LR is going to be used.  Probably the right approach is to
1400   // generate the tail call here and turn it back into CALL/RET in
1401   // emitEpilogue if LR is used.
1402   if (Subtarget->isThumb1Only())
1403     return false;
1404
1405   // For the moment, we can only do this to functions defined in this
1406   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1407   // or vice versa, is not easily fixed up in the linker unlike BL.
1408   // (We could do this by loading the address of the callee into a register;
1409   // that is an extra instruction over the direct call and burns a register
1410   // as well, so is not likely to be a win.)
1411
1412   // It might be safe to remove this restriction on non-Darwin.
1413
1414   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1415   // but we need to make sure there are enough registers; the only valid
1416   // registers are the 4 used for parameters.  We don't currently do this
1417   // case.
1418   if (isa<ExternalSymbolSDNode>(Callee))
1419       return false;
1420
1421   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1422     const GlobalValue *GV = G->getGlobal();
1423     if (GV->isDeclaration() || GV->isWeakForLinker())
1424       return false;
1425   }
1426
1427   // If the calling conventions do not match, then we'd better make sure the
1428   // results are returned in the same way as what the caller expects.
1429   if (!CCMatch) {
1430     SmallVector<CCValAssign, 16> RVLocs1;
1431     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1432                     RVLocs1, *DAG.getContext());
1433     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1434
1435     SmallVector<CCValAssign, 16> RVLocs2;
1436     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1437                     RVLocs2, *DAG.getContext());
1438     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1439
1440     if (RVLocs1.size() != RVLocs2.size())
1441       return false;
1442     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1443       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1444         return false;
1445       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1446         return false;
1447       if (RVLocs1[i].isRegLoc()) {
1448         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1449           return false;
1450       } else {
1451         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1452           return false;
1453       }
1454     }
1455   }
1456
1457   // If the callee takes no arguments then go on to check the results of the
1458   // call.
1459   if (!Outs.empty()) {
1460     // Check if stack adjustment is needed. For now, do not do this if any
1461     // argument is passed on the stack.
1462     SmallVector<CCValAssign, 16> ArgLocs;
1463     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1464                    ArgLocs, *DAG.getContext());
1465     CCInfo.AnalyzeCallOperands(Outs,
1466                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1467     if (CCInfo.getNextStackOffset()) {
1468       MachineFunction &MF = DAG.getMachineFunction();
1469
1470       // Check if the arguments are already laid out in the right way as
1471       // the caller's fixed stack objects.
1472       MachineFrameInfo *MFI = MF.getFrameInfo();
1473       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1474       const ARMInstrInfo *TII =
1475         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1476       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1477            i != e;
1478            ++i, ++realArgIdx) {
1479         CCValAssign &VA = ArgLocs[i];
1480         EVT RegVT = VA.getLocVT();
1481         SDValue Arg = OutVals[realArgIdx];
1482         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1483         if (VA.getLocInfo() == CCValAssign::Indirect)
1484           return false;
1485         if (VA.needsCustom()) {
1486           // f64 and vector types are split into multiple registers or
1487           // register/stack-slot combinations.  The types will not match
1488           // the registers; give up on memory f64 refs until we figure
1489           // out what to do about this.
1490           if (!VA.isRegLoc())
1491             return false;
1492           if (!ArgLocs[++i].isRegLoc())
1493             return false;
1494           if (RegVT == MVT::v2f64) {
1495             if (!ArgLocs[++i].isRegLoc())
1496               return false;
1497             if (!ArgLocs[++i].isRegLoc())
1498               return false;
1499           }
1500         } else if (!VA.isRegLoc()) {
1501           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1502                                    MFI, MRI, TII))
1503             return false;
1504         }
1505       }
1506     }
1507   }
1508
1509   return true;
1510 }
1511
1512 SDValue
1513 ARMTargetLowering::LowerReturn(SDValue Chain,
1514                                CallingConv::ID CallConv, bool isVarArg,
1515                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1516                                const SmallVectorImpl<SDValue> &OutVals,
1517                                DebugLoc dl, SelectionDAG &DAG) const {
1518
1519   // CCValAssign - represent the assignment of the return value to a location.
1520   SmallVector<CCValAssign, 16> RVLocs;
1521
1522   // CCState - Info about the registers and stack slots.
1523   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1524                  *DAG.getContext());
1525
1526   // Analyze outgoing return values.
1527   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1528                                                isVarArg));
1529
1530   // If this is the first return lowered for this function, add
1531   // the regs to the liveout set for the function.
1532   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1533     for (unsigned i = 0; i != RVLocs.size(); ++i)
1534       if (RVLocs[i].isRegLoc())
1535         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1536   }
1537
1538   SDValue Flag;
1539
1540   // Copy the result values into the output registers.
1541   for (unsigned i = 0, realRVLocIdx = 0;
1542        i != RVLocs.size();
1543        ++i, ++realRVLocIdx) {
1544     CCValAssign &VA = RVLocs[i];
1545     assert(VA.isRegLoc() && "Can only return in registers!");
1546
1547     SDValue Arg = OutVals[realRVLocIdx];
1548
1549     switch (VA.getLocInfo()) {
1550     default: llvm_unreachable("Unknown loc info!");
1551     case CCValAssign::Full: break;
1552     case CCValAssign::BCvt:
1553       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1554       break;
1555     }
1556
1557     if (VA.needsCustom()) {
1558       if (VA.getLocVT() == MVT::v2f64) {
1559         // Extract the first half and return it in two registers.
1560         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1561                                    DAG.getConstant(0, MVT::i32));
1562         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1563                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1564
1565         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1566         Flag = Chain.getValue(1);
1567         VA = RVLocs[++i]; // skip ahead to next loc
1568         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1569                                  HalfGPRs.getValue(1), Flag);
1570         Flag = Chain.getValue(1);
1571         VA = RVLocs[++i]; // skip ahead to next loc
1572
1573         // Extract the 2nd half and fall through to handle it as an f64 value.
1574         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1575                           DAG.getConstant(1, MVT::i32));
1576       }
1577       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1578       // available.
1579       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1580                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1581       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1582       Flag = Chain.getValue(1);
1583       VA = RVLocs[++i]; // skip ahead to next loc
1584       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1585                                Flag);
1586     } else
1587       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1588
1589     // Guarantee that all emitted copies are
1590     // stuck together, avoiding something bad.
1591     Flag = Chain.getValue(1);
1592   }
1593
1594   SDValue result;
1595   if (Flag.getNode())
1596     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1597   else // Return Void
1598     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1599
1600   return result;
1601 }
1602
1603 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1604 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1605 // one of the above mentioned nodes. It has to be wrapped because otherwise
1606 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1607 // be used to form addressing mode. These wrapped nodes will be selected
1608 // into MOVi.
1609 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1610   EVT PtrVT = Op.getValueType();
1611   // FIXME there is no actual debug info here
1612   DebugLoc dl = Op.getDebugLoc();
1613   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1614   SDValue Res;
1615   if (CP->isMachineConstantPoolEntry())
1616     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1617                                     CP->getAlignment());
1618   else
1619     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1620                                     CP->getAlignment());
1621   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1622 }
1623
1624 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1625                                              SelectionDAG &DAG) const {
1626   MachineFunction &MF = DAG.getMachineFunction();
1627   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1628   unsigned ARMPCLabelIndex = 0;
1629   DebugLoc DL = Op.getDebugLoc();
1630   EVT PtrVT = getPointerTy();
1631   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1632   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1633   SDValue CPAddr;
1634   if (RelocM == Reloc::Static) {
1635     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1636   } else {
1637     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1638     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1639     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1640                                                          ARMCP::CPBlockAddress,
1641                                                          PCAdj);
1642     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1643   }
1644   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1645   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1646                                PseudoSourceValue::getConstantPool(), 0,
1647                                false, false, 0);
1648   if (RelocM == Reloc::Static)
1649     return Result;
1650   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1651   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1652 }
1653
1654 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1655 SDValue
1656 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1657                                                  SelectionDAG &DAG) const {
1658   DebugLoc dl = GA->getDebugLoc();
1659   EVT PtrVT = getPointerTy();
1660   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1661   MachineFunction &MF = DAG.getMachineFunction();
1662   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1663   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1664   ARMConstantPoolValue *CPV =
1665     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1666                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1667   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1668   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1669   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1670                          PseudoSourceValue::getConstantPool(), 0,
1671                          false, false, 0);
1672   SDValue Chain = Argument.getValue(1);
1673
1674   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1675   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1676
1677   // call __tls_get_addr.
1678   ArgListTy Args;
1679   ArgListEntry Entry;
1680   Entry.Node = Argument;
1681   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1682   Args.push_back(Entry);
1683   // FIXME: is there useful debug info available here?
1684   std::pair<SDValue, SDValue> CallResult =
1685     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1686                 false, false, false, false,
1687                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1688                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1689   return CallResult.first;
1690 }
1691
1692 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1693 // "local exec" model.
1694 SDValue
1695 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1696                                         SelectionDAG &DAG) const {
1697   const GlobalValue *GV = GA->getGlobal();
1698   DebugLoc dl = GA->getDebugLoc();
1699   SDValue Offset;
1700   SDValue Chain = DAG.getEntryNode();
1701   EVT PtrVT = getPointerTy();
1702   // Get the Thread Pointer
1703   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1704
1705   if (GV->isDeclaration()) {
1706     MachineFunction &MF = DAG.getMachineFunction();
1707     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1708     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1709     // Initial exec model.
1710     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1711     ARMConstantPoolValue *CPV =
1712       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1713                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1714     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1715     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1716     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1717                          PseudoSourceValue::getConstantPool(), 0,
1718                          false, false, 0);
1719     Chain = Offset.getValue(1);
1720
1721     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1722     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1723
1724     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1725                          PseudoSourceValue::getConstantPool(), 0,
1726                          false, false, 0);
1727   } else {
1728     // local exec model
1729     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1730     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1731     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1732     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1733                          PseudoSourceValue::getConstantPool(), 0,
1734                          false, false, 0);
1735   }
1736
1737   // The address of the thread local variable is the add of the thread
1738   // pointer with the offset of the variable.
1739   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1740 }
1741
1742 SDValue
1743 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1744   // TODO: implement the "local dynamic" model
1745   assert(Subtarget->isTargetELF() &&
1746          "TLS not implemented for non-ELF targets");
1747   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1748   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1749   // otherwise use the "Local Exec" TLS Model
1750   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1751     return LowerToTLSGeneralDynamicModel(GA, DAG);
1752   else
1753     return LowerToTLSExecModels(GA, DAG);
1754 }
1755
1756 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1757                                                  SelectionDAG &DAG) const {
1758   EVT PtrVT = getPointerTy();
1759   DebugLoc dl = Op.getDebugLoc();
1760   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1761   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1762   if (RelocM == Reloc::PIC_) {
1763     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1764     ARMConstantPoolValue *CPV =
1765       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1766     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1767     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1768     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1769                                  CPAddr,
1770                                  PseudoSourceValue::getConstantPool(), 0,
1771                                  false, false, 0);
1772     SDValue Chain = Result.getValue(1);
1773     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1774     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1775     if (!UseGOTOFF)
1776       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1777                            PseudoSourceValue::getGOT(), 0,
1778                            false, false, 0);
1779     return Result;
1780   } else {
1781     // If we have T2 ops, we can materialize the address directly via movt/movw
1782     // pair. This is always cheaper.
1783     if (Subtarget->useMovt()) {
1784       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1785                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1786     } else {
1787       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1788       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1789       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1790                          PseudoSourceValue::getConstantPool(), 0,
1791                          false, false, 0);
1792     }
1793   }
1794 }
1795
1796 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1797                                                     SelectionDAG &DAG) const {
1798   MachineFunction &MF = DAG.getMachineFunction();
1799   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1800   unsigned ARMPCLabelIndex = 0;
1801   EVT PtrVT = getPointerTy();
1802   DebugLoc dl = Op.getDebugLoc();
1803   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1804   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1805   SDValue CPAddr;
1806   if (RelocM == Reloc::Static)
1807     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1808   else {
1809     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1810     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1811     ARMConstantPoolValue *CPV =
1812       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1813     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1814   }
1815   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1816
1817   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1818                                PseudoSourceValue::getConstantPool(), 0,
1819                                false, false, 0);
1820   SDValue Chain = Result.getValue(1);
1821
1822   if (RelocM == Reloc::PIC_) {
1823     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1824     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1825   }
1826
1827   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1828     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1829                          PseudoSourceValue::getGOT(), 0,
1830                          false, false, 0);
1831
1832   return Result;
1833 }
1834
1835 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1836                                                     SelectionDAG &DAG) const {
1837   assert(Subtarget->isTargetELF() &&
1838          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1839   MachineFunction &MF = DAG.getMachineFunction();
1840   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1841   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1842   EVT PtrVT = getPointerTy();
1843   DebugLoc dl = Op.getDebugLoc();
1844   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1845   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1846                                                        "_GLOBAL_OFFSET_TABLE_",
1847                                                        ARMPCLabelIndex, PCAdj);
1848   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1849   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1850   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1851                                PseudoSourceValue::getConstantPool(), 0,
1852                                false, false, 0);
1853   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1854   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1855 }
1856
1857 SDValue
1858 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1859   DebugLoc dl = Op.getDebugLoc();
1860   SDValue Val = DAG.getConstant(0, MVT::i32);
1861   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1862                      Op.getOperand(1), Val);
1863 }
1864
1865 SDValue
1866 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1867   DebugLoc dl = Op.getDebugLoc();
1868   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1869                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1870 }
1871
1872 SDValue
1873 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1874                                           const ARMSubtarget *Subtarget) const {
1875   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1876   DebugLoc dl = Op.getDebugLoc();
1877   switch (IntNo) {
1878   default: return SDValue();    // Don't custom lower most intrinsics.
1879   case Intrinsic::arm_thread_pointer: {
1880     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1881     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1882   }
1883   case Intrinsic::eh_sjlj_lsda: {
1884     MachineFunction &MF = DAG.getMachineFunction();
1885     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1886     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1887     EVT PtrVT = getPointerTy();
1888     DebugLoc dl = Op.getDebugLoc();
1889     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1890     SDValue CPAddr;
1891     unsigned PCAdj = (RelocM != Reloc::PIC_)
1892       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1893     ARMConstantPoolValue *CPV =
1894       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1895                                ARMCP::CPLSDA, PCAdj);
1896     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1897     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1898     SDValue Result =
1899       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1900                   PseudoSourceValue::getConstantPool(), 0,
1901                   false, false, 0);
1902
1903     if (RelocM == Reloc::PIC_) {
1904       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1905       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1906     }
1907     return Result;
1908   }
1909   }
1910 }
1911
1912 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1913                                const ARMSubtarget *Subtarget) {
1914   DebugLoc dl = Op.getDebugLoc();
1915   SDValue Op5 = Op.getOperand(5);
1916   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1917   // v6 and v7 can both handle barriers directly, but need handled a bit
1918   // differently. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1919   // never get here.
1920   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1921   if (Subtarget->hasV7Ops())
1922     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1923   else if (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())
1924     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1925                        DAG.getConstant(0, MVT::i32));
1926   assert(0 && "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1927   return SDValue();
1928 }
1929
1930 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1931   MachineFunction &MF = DAG.getMachineFunction();
1932   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1933
1934   // vastart just stores the address of the VarArgsFrameIndex slot into the
1935   // memory location argument.
1936   DebugLoc dl = Op.getDebugLoc();
1937   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1938   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1939   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1940   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1941                       false, false, 0);
1942 }
1943
1944 SDValue
1945 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
1946                                            SelectionDAG &DAG) const {
1947   SDNode *Node = Op.getNode();
1948   DebugLoc dl = Node->getDebugLoc();
1949   EVT VT = Node->getValueType(0);
1950   SDValue Chain = Op.getOperand(0);
1951   SDValue Size  = Op.getOperand(1);
1952   SDValue Align = Op.getOperand(2);
1953
1954   // Chain the dynamic stack allocation so that it doesn't modify the stack
1955   // pointer when other instructions are using the stack.
1956   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1957
1958   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1959   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1960   if (AlignVal > StackAlign)
1961     // Do this now since selection pass cannot introduce new target
1962     // independent node.
1963     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1964
1965   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1966   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1967   // do even more horrible hack later.
1968   MachineFunction &MF = DAG.getMachineFunction();
1969   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1970   if (AFI->isThumb1OnlyFunction()) {
1971     bool Negate = true;
1972     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1973     if (C) {
1974       uint32_t Val = C->getZExtValue();
1975       if (Val <= 508 && ((Val & 3) == 0))
1976         Negate = false;
1977     }
1978     if (Negate)
1979       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1980   }
1981
1982   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1983   SDValue Ops1[] = { Chain, Size, Align };
1984   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1985   Chain = Res.getValue(1);
1986   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1987                              DAG.getIntPtrConstant(0, true), SDValue());
1988   SDValue Ops2[] = { Res, Chain };
1989   return DAG.getMergeValues(Ops2, 2, dl);
1990 }
1991
1992 SDValue
1993 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1994                                         SDValue &Root, SelectionDAG &DAG,
1995                                         DebugLoc dl) const {
1996   MachineFunction &MF = DAG.getMachineFunction();
1997   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1998
1999   TargetRegisterClass *RC;
2000   if (AFI->isThumb1OnlyFunction())
2001     RC = ARM::tGPRRegisterClass;
2002   else
2003     RC = ARM::GPRRegisterClass;
2004
2005   // Transform the arguments stored in physical registers into virtual ones.
2006   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2007   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2008
2009   SDValue ArgValue2;
2010   if (NextVA.isMemLoc()) {
2011     MachineFrameInfo *MFI = MF.getFrameInfo();
2012     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2013
2014     // Create load node to retrieve arguments from the stack.
2015     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2016     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2017                             PseudoSourceValue::getFixedStack(FI), 0,
2018                             false, false, 0);
2019   } else {
2020     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2021     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2022   }
2023
2024   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2025 }
2026
2027 SDValue
2028 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2029                                         CallingConv::ID CallConv, bool isVarArg,
2030                                         const SmallVectorImpl<ISD::InputArg>
2031                                           &Ins,
2032                                         DebugLoc dl, SelectionDAG &DAG,
2033                                         SmallVectorImpl<SDValue> &InVals)
2034                                           const {
2035
2036   MachineFunction &MF = DAG.getMachineFunction();
2037   MachineFrameInfo *MFI = MF.getFrameInfo();
2038
2039   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2040
2041   // Assign locations to all of the incoming arguments.
2042   SmallVector<CCValAssign, 16> ArgLocs;
2043   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2044                  *DAG.getContext());
2045   CCInfo.AnalyzeFormalArguments(Ins,
2046                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2047                                                   isVarArg));
2048
2049   SmallVector<SDValue, 16> ArgValues;
2050
2051   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2052     CCValAssign &VA = ArgLocs[i];
2053
2054     // Arguments stored in registers.
2055     if (VA.isRegLoc()) {
2056       EVT RegVT = VA.getLocVT();
2057
2058       SDValue ArgValue;
2059       if (VA.needsCustom()) {
2060         // f64 and vector types are split up into multiple registers or
2061         // combinations of registers and stack slots.
2062         if (VA.getLocVT() == MVT::v2f64) {
2063           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2064                                                    Chain, DAG, dl);
2065           VA = ArgLocs[++i]; // skip ahead to next loc
2066           SDValue ArgValue2;
2067           if (VA.isMemLoc()) {
2068             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2069             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2070             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2071                                     PseudoSourceValue::getFixedStack(FI), 0,
2072                                     false, false, 0);
2073           } else {
2074             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2075                                              Chain, DAG, dl);
2076           }
2077           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2078           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2079                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2080           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2081                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2082         } else
2083           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2084
2085       } else {
2086         TargetRegisterClass *RC;
2087
2088         if (RegVT == MVT::f32)
2089           RC = ARM::SPRRegisterClass;
2090         else if (RegVT == MVT::f64)
2091           RC = ARM::DPRRegisterClass;
2092         else if (RegVT == MVT::v2f64)
2093           RC = ARM::QPRRegisterClass;
2094         else if (RegVT == MVT::i32)
2095           RC = (AFI->isThumb1OnlyFunction() ?
2096                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2097         else
2098           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2099
2100         // Transform the arguments in physical registers into virtual ones.
2101         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2102         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2103       }
2104
2105       // If this is an 8 or 16-bit value, it is really passed promoted
2106       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2107       // truncate to the right size.
2108       switch (VA.getLocInfo()) {
2109       default: llvm_unreachable("Unknown loc info!");
2110       case CCValAssign::Full: break;
2111       case CCValAssign::BCvt:
2112         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2113         break;
2114       case CCValAssign::SExt:
2115         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2116                                DAG.getValueType(VA.getValVT()));
2117         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2118         break;
2119       case CCValAssign::ZExt:
2120         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2121                                DAG.getValueType(VA.getValVT()));
2122         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2123         break;
2124       }
2125
2126       InVals.push_back(ArgValue);
2127
2128     } else { // VA.isRegLoc()
2129
2130       // sanity check
2131       assert(VA.isMemLoc());
2132       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2133
2134       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2135       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2136
2137       // Create load nodes to retrieve arguments from the stack.
2138       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2139       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2140                                    PseudoSourceValue::getFixedStack(FI), 0,
2141                                    false, false, 0));
2142     }
2143   }
2144
2145   // varargs
2146   if (isVarArg) {
2147     static const unsigned GPRArgRegs[] = {
2148       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2149     };
2150
2151     unsigned NumGPRs = CCInfo.getFirstUnallocated
2152       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2153
2154     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2155     unsigned VARegSize = (4 - NumGPRs) * 4;
2156     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2157     unsigned ArgOffset = CCInfo.getNextStackOffset();
2158     if (VARegSaveSize) {
2159       // If this function is vararg, store any remaining integer argument regs
2160       // to their spots on the stack so that they may be loaded by deferencing
2161       // the result of va_next.
2162       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2163       AFI->setVarArgsFrameIndex(
2164         MFI->CreateFixedObject(VARegSaveSize,
2165                                ArgOffset + VARegSaveSize - VARegSize,
2166                                true));
2167       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2168                                       getPointerTy());
2169
2170       SmallVector<SDValue, 4> MemOps;
2171       for (; NumGPRs < 4; ++NumGPRs) {
2172         TargetRegisterClass *RC;
2173         if (AFI->isThumb1OnlyFunction())
2174           RC = ARM::tGPRRegisterClass;
2175         else
2176           RC = ARM::GPRRegisterClass;
2177
2178         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2179         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2180         SDValue Store =
2181           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2182                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2183                0, false, false, 0);
2184         MemOps.push_back(Store);
2185         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2186                           DAG.getConstant(4, getPointerTy()));
2187       }
2188       if (!MemOps.empty())
2189         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2190                             &MemOps[0], MemOps.size());
2191     } else
2192       // This will point to the next argument passed via stack.
2193       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2194   }
2195
2196   return Chain;
2197 }
2198
2199 /// isFloatingPointZero - Return true if this is +0.0.
2200 static bool isFloatingPointZero(SDValue Op) {
2201   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2202     return CFP->getValueAPF().isPosZero();
2203   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2204     // Maybe this has already been legalized into the constant pool?
2205     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2206       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2207       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2208         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2209           return CFP->getValueAPF().isPosZero();
2210     }
2211   }
2212   return false;
2213 }
2214
2215 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2216 /// the given operands.
2217 SDValue
2218 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2219                              SDValue &ARMCC, SelectionDAG &DAG,
2220                              DebugLoc dl) const {
2221   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2222     unsigned C = RHSC->getZExtValue();
2223     if (!isLegalICmpImmediate(C)) {
2224       // Constant does not fit, try adjusting it by one?
2225       switch (CC) {
2226       default: break;
2227       case ISD::SETLT:
2228       case ISD::SETGE:
2229         if (isLegalICmpImmediate(C-1)) {
2230           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2231           RHS = DAG.getConstant(C-1, MVT::i32);
2232         }
2233         break;
2234       case ISD::SETULT:
2235       case ISD::SETUGE:
2236         if (C > 0 && isLegalICmpImmediate(C-1)) {
2237           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2238           RHS = DAG.getConstant(C-1, MVT::i32);
2239         }
2240         break;
2241       case ISD::SETLE:
2242       case ISD::SETGT:
2243         if (isLegalICmpImmediate(C+1)) {
2244           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2245           RHS = DAG.getConstant(C+1, MVT::i32);
2246         }
2247         break;
2248       case ISD::SETULE:
2249       case ISD::SETUGT:
2250         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2251           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2252           RHS = DAG.getConstant(C+1, MVT::i32);
2253         }
2254         break;
2255       }
2256     }
2257   }
2258
2259   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2260   ARMISD::NodeType CompareType;
2261   switch (CondCode) {
2262   default:
2263     CompareType = ARMISD::CMP;
2264     break;
2265   case ARMCC::EQ:
2266   case ARMCC::NE:
2267     // Uses only Z Flag
2268     CompareType = ARMISD::CMPZ;
2269     break;
2270   }
2271   ARMCC = DAG.getConstant(CondCode, MVT::i32);
2272   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2273 }
2274
2275 static bool canBitcastToInt(SDNode *Op) {
2276   return Op->hasOneUse() &&
2277     ISD::isNormalLoad(Op) &&
2278     Op->getValueType(0) == MVT::f32;
2279 }
2280
2281 static SDValue bitcastToInt(SDValue Op, SelectionDAG &DAG) {
2282   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2283     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2284                        Ld->getChain(), Ld->getBasePtr(),
2285                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2286                        Ld->isVolatile(), Ld->isNonTemporal(),
2287                        Ld->getAlignment());
2288
2289   llvm_unreachable("Unknown VFP cmp argument!");
2290 }
2291
2292 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2293 SDValue
2294 ARMTargetLowering::getVFPCmp(SDValue &LHS, SDValue &RHS, ISD::CondCode CC,
2295                              SDValue &ARMCC, SelectionDAG &DAG,
2296                              DebugLoc dl) const {
2297   if (UnsafeFPMath && FiniteOnlyFPMath() &&
2298       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2299        CC == ISD::SETNE || CC == ISD::SETUNE) &&
2300       canBitcastToInt(LHS.getNode()) && canBitcastToInt(RHS.getNode())) {
2301     // If unsafe fp math optimization is enabled and there are no othter uses of
2302     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2303     // to an integer comparison.
2304     if (CC == ISD::SETOEQ)
2305       CC = ISD::SETEQ;
2306     else if (CC == ISD::SETUNE)
2307       CC = ISD::SETNE;
2308     LHS = bitcastToInt(LHS, DAG);
2309     RHS = bitcastToInt(RHS, DAG);
2310     return getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2311   }
2312
2313   SDValue Cmp;
2314   if (!isFloatingPointZero(RHS))
2315     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2316   else
2317     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2318   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2319 }
2320
2321 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2322   EVT VT = Op.getValueType();
2323   SDValue LHS = Op.getOperand(0);
2324   SDValue RHS = Op.getOperand(1);
2325   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2326   SDValue TrueVal = Op.getOperand(2);
2327   SDValue FalseVal = Op.getOperand(3);
2328   DebugLoc dl = Op.getDebugLoc();
2329
2330   if (LHS.getValueType() == MVT::i32) {
2331     SDValue ARMCC;
2332     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2333     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2334     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
2335   }
2336
2337   ARMCC::CondCodes CondCode, CondCode2;
2338   FPCCToARMCC(CC, CondCode, CondCode2);
2339
2340   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
2341   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2342   SDValue Cmp = getVFPCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2343   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2344                                ARMCC, CCR, Cmp);
2345   if (CondCode2 != ARMCC::AL) {
2346     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
2347     // FIXME: Needs another CMP because flag can have but one use.
2348     SDValue Cmp2 = getVFPCmp(LHS, RHS, CC, ARMCC2, DAG, dl);
2349     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2350                          Result, TrueVal, ARMCC2, CCR, Cmp2);
2351   }
2352   return Result;
2353 }
2354
2355 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2356   SDValue  Chain = Op.getOperand(0);
2357   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2358   SDValue    LHS = Op.getOperand(2);
2359   SDValue    RHS = Op.getOperand(3);
2360   SDValue   Dest = Op.getOperand(4);
2361   DebugLoc dl = Op.getDebugLoc();
2362
2363   if (LHS.getValueType() == MVT::i32) {
2364     SDValue ARMCC;
2365     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2366     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2367     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2368                        Chain, Dest, ARMCC, CCR,Cmp);
2369   }
2370
2371   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2372   ARMCC::CondCodes CondCode, CondCode2;
2373   FPCCToARMCC(CC, CondCode, CondCode2);
2374
2375   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
2376   SDValue Cmp = getVFPCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2377   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2378   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2379   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
2380   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2381   if (CondCode2 != ARMCC::AL) {
2382     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
2383     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
2384     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2385   }
2386   return Res;
2387 }
2388
2389 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2390   SDValue Chain = Op.getOperand(0);
2391   SDValue Table = Op.getOperand(1);
2392   SDValue Index = Op.getOperand(2);
2393   DebugLoc dl = Op.getDebugLoc();
2394
2395   EVT PTy = getPointerTy();
2396   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2397   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2398   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2399   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2400   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2401   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2402   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2403   if (Subtarget->isThumb2()) {
2404     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2405     // which does another jump to the destination. This also makes it easier
2406     // to translate it to TBB / TBH later.
2407     // FIXME: This might not work if the function is extremely large.
2408     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2409                        Addr, Op.getOperand(2), JTI, UId);
2410   }
2411   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2412     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2413                        PseudoSourceValue::getJumpTable(), 0,
2414                        false, false, 0);
2415     Chain = Addr.getValue(1);
2416     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2417     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2418   } else {
2419     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2420                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2421     Chain = Addr.getValue(1);
2422     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2423   }
2424 }
2425
2426 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2427   DebugLoc dl = Op.getDebugLoc();
2428   unsigned Opc;
2429
2430   switch (Op.getOpcode()) {
2431   default:
2432     assert(0 && "Invalid opcode!");
2433   case ISD::FP_TO_SINT:
2434     Opc = ARMISD::FTOSI;
2435     break;
2436   case ISD::FP_TO_UINT:
2437     Opc = ARMISD::FTOUI;
2438     break;
2439   }
2440   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2441   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2442 }
2443
2444 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2445   EVT VT = Op.getValueType();
2446   DebugLoc dl = Op.getDebugLoc();
2447   unsigned Opc;
2448
2449   switch (Op.getOpcode()) {
2450   default:
2451     assert(0 && "Invalid opcode!");
2452   case ISD::SINT_TO_FP:
2453     Opc = ARMISD::SITOF;
2454     break;
2455   case ISD::UINT_TO_FP:
2456     Opc = ARMISD::UITOF;
2457     break;
2458   }
2459
2460   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2461   return DAG.getNode(Opc, dl, VT, Op);
2462 }
2463
2464 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2465   // Implement fcopysign with a fabs and a conditional fneg.
2466   SDValue Tmp0 = Op.getOperand(0);
2467   SDValue Tmp1 = Op.getOperand(1);
2468   DebugLoc dl = Op.getDebugLoc();
2469   EVT VT = Op.getValueType();
2470   EVT SrcVT = Tmp1.getValueType();
2471   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2472   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
2473   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2474   SDValue Cmp = getVFPCmp(Tmp1, FP0,
2475                           ISD::SETLT, ARMCC, DAG, dl);
2476   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2477   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
2478 }
2479
2480 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2481   MachineFunction &MF = DAG.getMachineFunction();
2482   MachineFrameInfo *MFI = MF.getFrameInfo();
2483   MFI->setReturnAddressIsTaken(true);
2484
2485   EVT VT = Op.getValueType();
2486   DebugLoc dl = Op.getDebugLoc();
2487   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2488   if (Depth) {
2489     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2490     SDValue Offset = DAG.getConstant(4, MVT::i32);
2491     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2492                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2493                        NULL, 0, false, false, 0);
2494   }
2495
2496   // Return LR, which contains the return address. Mark it an implicit live-in.
2497   unsigned Reg = MF.addLiveIn(ARM::LR, ARM::GPRRegisterClass);
2498   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2499 }
2500
2501 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2502   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2503   MFI->setFrameAddressIsTaken(true);
2504
2505   EVT VT = Op.getValueType();
2506   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2507   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2508   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2509     ? ARM::R7 : ARM::R11;
2510   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2511   while (Depth--)
2512     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2513                             false, false, 0);
2514   return FrameAddr;
2515 }
2516
2517 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2518 /// expand a bit convert where either the source or destination type is i64 to
2519 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2520 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2521 /// vectors), since the legalizer won't know what to do with that.
2522 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2523   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2524   DebugLoc dl = N->getDebugLoc();
2525   SDValue Op = N->getOperand(0);
2526
2527   // This function is only supposed to be called for i64 types, either as the
2528   // source or destination of the bit convert.
2529   EVT SrcVT = Op.getValueType();
2530   EVT DstVT = N->getValueType(0);
2531   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2532          "ExpandBIT_CONVERT called for non-i64 type");
2533
2534   // Turn i64->f64 into VMOVDRR.
2535   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2536     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2537                              DAG.getConstant(0, MVT::i32));
2538     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2539                              DAG.getConstant(1, MVT::i32));
2540     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2541                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2542   }
2543
2544   // Turn f64->i64 into VMOVRRD.
2545   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2546     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2547                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2548     // Merge the pieces into a single i64 value.
2549     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2550   }
2551
2552   return SDValue();
2553 }
2554
2555 /// getZeroVector - Returns a vector of specified type with all zero elements.
2556 ///
2557 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2558   assert(VT.isVector() && "Expected a vector type");
2559
2560   // Zero vectors are used to represent vector negation and in those cases
2561   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2562   // not support i64 elements, so sometimes the zero vectors will need to be
2563   // explicitly constructed.  For those cases, and potentially other uses in
2564   // the future, always build zero vectors as <16 x i8> or <8 x i8> bitcasted
2565   // to their dest type.  This ensures they get CSE'd.
2566   SDValue Vec;
2567   SDValue Cst = DAG.getTargetConstant(0, MVT::i8);
2568   SmallVector<SDValue, 8> Ops;
2569   MVT TVT;
2570
2571   if (VT.getSizeInBits() == 64) {
2572     Ops.assign(8, Cst); TVT = MVT::v8i8;
2573   } else {
2574     Ops.assign(16, Cst); TVT = MVT::v16i8;
2575   }
2576   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2577
2578   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2579 }
2580
2581 /// getOnesVector - Returns a vector of specified type with all bits set.
2582 ///
2583 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2584   assert(VT.isVector() && "Expected a vector type");
2585
2586   // Always build ones vectors as <16 x i8> or <8 x i8> bitcasted to their
2587   // dest type. This ensures they get CSE'd.
2588   SDValue Vec;
2589   SDValue Cst = DAG.getTargetConstant(0xFF, MVT::i8);
2590   SmallVector<SDValue, 8> Ops;
2591   MVT TVT;
2592
2593   if (VT.getSizeInBits() == 64) {
2594     Ops.assign(8, Cst); TVT = MVT::v8i8;
2595   } else {
2596     Ops.assign(16, Cst); TVT = MVT::v16i8;
2597   }
2598   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2599
2600   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2601 }
2602
2603 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2604 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2605 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2606                                                 SelectionDAG &DAG) const {
2607   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2608   EVT VT = Op.getValueType();
2609   unsigned VTBits = VT.getSizeInBits();
2610   DebugLoc dl = Op.getDebugLoc();
2611   SDValue ShOpLo = Op.getOperand(0);
2612   SDValue ShOpHi = Op.getOperand(1);
2613   SDValue ShAmt  = Op.getOperand(2);
2614   SDValue ARMCC;
2615   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2616
2617   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2618
2619   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2620                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2621   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2622   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2623                                    DAG.getConstant(VTBits, MVT::i32));
2624   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2625   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2626   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2627
2628   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2629   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2630                           ARMCC, DAG, dl);
2631   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2632   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC,
2633                            CCR, Cmp);
2634
2635   SDValue Ops[2] = { Lo, Hi };
2636   return DAG.getMergeValues(Ops, 2, dl);
2637 }
2638
2639 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2640 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2641 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2642                                                SelectionDAG &DAG) const {
2643   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2644   EVT VT = Op.getValueType();
2645   unsigned VTBits = VT.getSizeInBits();
2646   DebugLoc dl = Op.getDebugLoc();
2647   SDValue ShOpLo = Op.getOperand(0);
2648   SDValue ShOpHi = Op.getOperand(1);
2649   SDValue ShAmt  = Op.getOperand(2);
2650   SDValue ARMCC;
2651
2652   assert(Op.getOpcode() == ISD::SHL_PARTS);
2653   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2654                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2655   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2656   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2657                                    DAG.getConstant(VTBits, MVT::i32));
2658   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2659   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2660
2661   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2662   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2663   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2664                           ARMCC, DAG, dl);
2665   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2666   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMCC,
2667                            CCR, Cmp);
2668
2669   SDValue Ops[2] = { Lo, Hi };
2670   return DAG.getMergeValues(Ops, 2, dl);
2671 }
2672
2673 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2674                          const ARMSubtarget *ST) {
2675   EVT VT = N->getValueType(0);
2676   DebugLoc dl = N->getDebugLoc();
2677
2678   if (!ST->hasV6T2Ops())
2679     return SDValue();
2680
2681   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2682   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2683 }
2684
2685 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2686                           const ARMSubtarget *ST) {
2687   EVT VT = N->getValueType(0);
2688   DebugLoc dl = N->getDebugLoc();
2689
2690   // Lower vector shifts on NEON to use VSHL.
2691   if (VT.isVector()) {
2692     assert(ST->hasNEON() && "unexpected vector shift");
2693
2694     // Left shifts translate directly to the vshiftu intrinsic.
2695     if (N->getOpcode() == ISD::SHL)
2696       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2697                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2698                          N->getOperand(0), N->getOperand(1));
2699
2700     assert((N->getOpcode() == ISD::SRA ||
2701             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2702
2703     // NEON uses the same intrinsics for both left and right shifts.  For
2704     // right shifts, the shift amounts are negative, so negate the vector of
2705     // shift amounts.
2706     EVT ShiftVT = N->getOperand(1).getValueType();
2707     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2708                                        getZeroVector(ShiftVT, DAG, dl),
2709                                        N->getOperand(1));
2710     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2711                                Intrinsic::arm_neon_vshifts :
2712                                Intrinsic::arm_neon_vshiftu);
2713     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2714                        DAG.getConstant(vshiftInt, MVT::i32),
2715                        N->getOperand(0), NegatedCount);
2716   }
2717
2718   // We can get here for a node like i32 = ISD::SHL i32, i64
2719   if (VT != MVT::i64)
2720     return SDValue();
2721
2722   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2723          "Unknown shift to lower!");
2724
2725   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2726   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2727       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2728     return SDValue();
2729
2730   // If we are in thumb mode, we don't have RRX.
2731   if (ST->isThumb1Only()) return SDValue();
2732
2733   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2734   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2735                            DAG.getConstant(0, MVT::i32));
2736   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2737                            DAG.getConstant(1, MVT::i32));
2738
2739   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2740   // captures the result into a carry flag.
2741   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2742   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2743
2744   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2745   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2746
2747   // Merge the pieces into a single i64 value.
2748  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2749 }
2750
2751 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2752   SDValue TmpOp0, TmpOp1;
2753   bool Invert = false;
2754   bool Swap = false;
2755   unsigned Opc = 0;
2756
2757   SDValue Op0 = Op.getOperand(0);
2758   SDValue Op1 = Op.getOperand(1);
2759   SDValue CC = Op.getOperand(2);
2760   EVT VT = Op.getValueType();
2761   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2762   DebugLoc dl = Op.getDebugLoc();
2763
2764   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2765     switch (SetCCOpcode) {
2766     default: llvm_unreachable("Illegal FP comparison"); break;
2767     case ISD::SETUNE:
2768     case ISD::SETNE:  Invert = true; // Fallthrough
2769     case ISD::SETOEQ:
2770     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2771     case ISD::SETOLT:
2772     case ISD::SETLT: Swap = true; // Fallthrough
2773     case ISD::SETOGT:
2774     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2775     case ISD::SETOLE:
2776     case ISD::SETLE:  Swap = true; // Fallthrough
2777     case ISD::SETOGE:
2778     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2779     case ISD::SETUGE: Swap = true; // Fallthrough
2780     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2781     case ISD::SETUGT: Swap = true; // Fallthrough
2782     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2783     case ISD::SETUEQ: Invert = true; // Fallthrough
2784     case ISD::SETONE:
2785       // Expand this to (OLT | OGT).
2786       TmpOp0 = Op0;
2787       TmpOp1 = Op1;
2788       Opc = ISD::OR;
2789       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2790       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2791       break;
2792     case ISD::SETUO: Invert = true; // Fallthrough
2793     case ISD::SETO:
2794       // Expand this to (OLT | OGE).
2795       TmpOp0 = Op0;
2796       TmpOp1 = Op1;
2797       Opc = ISD::OR;
2798       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2799       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2800       break;
2801     }
2802   } else {
2803     // Integer comparisons.
2804     switch (SetCCOpcode) {
2805     default: llvm_unreachable("Illegal integer comparison"); break;
2806     case ISD::SETNE:  Invert = true;
2807     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2808     case ISD::SETLT:  Swap = true;
2809     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2810     case ISD::SETLE:  Swap = true;
2811     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2812     case ISD::SETULT: Swap = true;
2813     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2814     case ISD::SETULE: Swap = true;
2815     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2816     }
2817
2818     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2819     if (Opc == ARMISD::VCEQ) {
2820
2821       SDValue AndOp;
2822       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2823         AndOp = Op0;
2824       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2825         AndOp = Op1;
2826
2827       // Ignore bitconvert.
2828       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2829         AndOp = AndOp.getOperand(0);
2830
2831       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2832         Opc = ARMISD::VTST;
2833         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2834         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2835         Invert = !Invert;
2836       }
2837     }
2838   }
2839
2840   if (Swap)
2841     std::swap(Op0, Op1);
2842
2843   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2844
2845   if (Invert)
2846     Result = DAG.getNOT(dl, Result, VT);
2847
2848   return Result;
2849 }
2850
2851 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2852 /// valid vector constant for a NEON instruction with a "modified immediate"
2853 /// operand (e.g., VMOV).  If so, return either the constant being
2854 /// splatted or the encoded value, depending on the DoEncode parameter.  The
2855 /// format of the encoded value is: bit12=Op, bits11-8=Cmode,
2856 /// bits7-0=Immediate.
2857 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2858                                  unsigned SplatBitSize, SelectionDAG &DAG,
2859                                  bool isVMOV, bool DoEncode) {
2860   unsigned Op, Cmode, Imm;
2861   EVT VT;
2862
2863   // SplatBitSize is set to the smallest size that splats the vector, so a
2864   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2865   // immediate instructions others than VMOV do not support the 8-bit encoding
2866   // of a zero vector, and the default encoding of zero is supposed to be the
2867   // 32-bit version.
2868   if (SplatBits == 0)
2869     SplatBitSize = 32;
2870
2871   Op = 0;
2872   switch (SplatBitSize) {
2873   case 8:
2874     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2875     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2876     Cmode = 0xe;
2877     Imm = SplatBits;
2878     VT = MVT::i8;
2879     break;
2880
2881   case 16:
2882     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2883     VT = MVT::i16;
2884     if ((SplatBits & ~0xff) == 0) {
2885       // Value = 0x00nn: Op=x, Cmode=100x.
2886       Cmode = 0x8;
2887       Imm = SplatBits;
2888       break;
2889     }
2890     if ((SplatBits & ~0xff00) == 0) {
2891       // Value = 0xnn00: Op=x, Cmode=101x.
2892       Cmode = 0xa;
2893       Imm = SplatBits >> 8;
2894       break;
2895     }
2896     return SDValue();
2897
2898   case 32:
2899     // NEON's 32-bit VMOV supports splat values where:
2900     // * only one byte is nonzero, or
2901     // * the least significant byte is 0xff and the second byte is nonzero, or
2902     // * the least significant 2 bytes are 0xff and the third is nonzero.
2903     VT = MVT::i32;
2904     if ((SplatBits & ~0xff) == 0) {
2905       // Value = 0x000000nn: Op=x, Cmode=000x.
2906       Cmode = 0;
2907       Imm = SplatBits;
2908       break;
2909     }
2910     if ((SplatBits & ~0xff00) == 0) {
2911       // Value = 0x0000nn00: Op=x, Cmode=001x.
2912       Cmode = 0x2;
2913       Imm = SplatBits >> 8;
2914       break;
2915     }
2916     if ((SplatBits & ~0xff0000) == 0) {
2917       // Value = 0x00nn0000: Op=x, Cmode=010x.
2918       Cmode = 0x4;
2919       Imm = SplatBits >> 16;
2920       break;
2921     }
2922     if ((SplatBits & ~0xff000000) == 0) {
2923       // Value = 0xnn000000: Op=x, Cmode=011x.
2924       Cmode = 0x6;
2925       Imm = SplatBits >> 24;
2926       break;
2927     }
2928
2929     if ((SplatBits & ~0xffff) == 0 &&
2930         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2931       // Value = 0x0000nnff: Op=x, Cmode=1100.
2932       Cmode = 0xc;
2933       Imm = SplatBits >> 8;
2934       SplatBits |= 0xff;
2935       break;
2936     }
2937
2938     if ((SplatBits & ~0xffffff) == 0 &&
2939         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
2940       // Value = 0x00nnffff: Op=x, Cmode=1101.
2941       Cmode = 0xd;
2942       Imm = SplatBits >> 16;
2943       SplatBits |= 0xffff;
2944       break;
2945     }
2946
2947     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2948     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2949     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2950     // and fall through here to test for a valid 64-bit splat.  But, then the
2951     // caller would also need to check and handle the change in size.
2952     return SDValue();
2953
2954   case 64: {
2955     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2956     if (!isVMOV)
2957       return SDValue();
2958     uint64_t BitMask = 0xff;
2959     uint64_t Val = 0;
2960     unsigned ImmMask = 1;
2961     Imm = 0;
2962     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2963       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
2964         Val |= BitMask;
2965         Imm |= ImmMask;
2966       } else if ((SplatBits & BitMask) != 0) {
2967         return SDValue();
2968       }
2969       BitMask <<= 8;
2970       ImmMask <<= 1;
2971     }
2972     // Op=1, Cmode=1110.
2973     Op = 1;
2974     Cmode = 0xe;
2975     SplatBits = Val;
2976     VT = MVT::i64;
2977     break;
2978   }
2979
2980   default:
2981     llvm_unreachable("unexpected size for isNEONModifiedImm");
2982     return SDValue();
2983   }
2984
2985   if (DoEncode)
2986     return DAG.getTargetConstant((Op << 12) | (Cmode << 8) | Imm, MVT::i32);
2987   return DAG.getTargetConstant(SplatBits, VT);
2988 }
2989
2990
2991 /// getNEONModImm - If this is a valid vector constant for a NEON instruction
2992 /// with a "modified immediate" operand (e.g., VMOV) of the specified element
2993 /// size, return the encoded value for that immediate.  The ByteSize field
2994 /// indicates the number of bytes of each element [1248].
2995 SDValue ARM::getNEONModImm(SDNode *N, unsigned ByteSize, bool isVMOV,
2996                            SelectionDAG &DAG) {
2997   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
2998   APInt SplatBits, SplatUndef;
2999   unsigned SplatBitSize;
3000   bool HasAnyUndefs;
3001   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
3002                                       HasAnyUndefs, ByteSize * 8))
3003     return SDValue();
3004
3005   if (SplatBitSize > ByteSize * 8)
3006     return SDValue();
3007
3008   return isNEONModifiedImm(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
3009                            SplatBitSize, DAG, isVMOV, true);
3010 }
3011
3012 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3013                        bool &ReverseVEXT, unsigned &Imm) {
3014   unsigned NumElts = VT.getVectorNumElements();
3015   ReverseVEXT = false;
3016   Imm = M[0];
3017
3018   // If this is a VEXT shuffle, the immediate value is the index of the first
3019   // element.  The other shuffle indices must be the successive elements after
3020   // the first one.
3021   unsigned ExpectedElt = Imm;
3022   for (unsigned i = 1; i < NumElts; ++i) {
3023     // Increment the expected index.  If it wraps around, it may still be
3024     // a VEXT but the source vectors must be swapped.
3025     ExpectedElt += 1;
3026     if (ExpectedElt == NumElts * 2) {
3027       ExpectedElt = 0;
3028       ReverseVEXT = true;
3029     }
3030
3031     if (ExpectedElt != static_cast<unsigned>(M[i]))
3032       return false;
3033   }
3034
3035   // Adjust the index value if the source operands will be swapped.
3036   if (ReverseVEXT)
3037     Imm -= NumElts;
3038
3039   return true;
3040 }
3041
3042 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3043 /// instruction with the specified blocksize.  (The order of the elements
3044 /// within each block of the vector is reversed.)
3045 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3046                        unsigned BlockSize) {
3047   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3048          "Only possible block sizes for VREV are: 16, 32, 64");
3049
3050   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3051   if (EltSz == 64)
3052     return false;
3053
3054   unsigned NumElts = VT.getVectorNumElements();
3055   unsigned BlockElts = M[0] + 1;
3056
3057   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3058     return false;
3059
3060   for (unsigned i = 0; i < NumElts; ++i) {
3061     if ((unsigned) M[i] !=
3062         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3063       return false;
3064   }
3065
3066   return true;
3067 }
3068
3069 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3070                        unsigned &WhichResult) {
3071   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3072   if (EltSz == 64)
3073     return false;
3074
3075   unsigned NumElts = VT.getVectorNumElements();
3076   WhichResult = (M[0] == 0 ? 0 : 1);
3077   for (unsigned i = 0; i < NumElts; i += 2) {
3078     if ((unsigned) M[i] != i + WhichResult ||
3079         (unsigned) M[i+1] != i + NumElts + WhichResult)
3080       return false;
3081   }
3082   return true;
3083 }
3084
3085 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3086 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3087 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3088 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3089                                 unsigned &WhichResult) {
3090   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3091   if (EltSz == 64)
3092     return false;
3093
3094   unsigned NumElts = VT.getVectorNumElements();
3095   WhichResult = (M[0] == 0 ? 0 : 1);
3096   for (unsigned i = 0; i < NumElts; i += 2) {
3097     if ((unsigned) M[i] != i + WhichResult ||
3098         (unsigned) M[i+1] != i + WhichResult)
3099       return false;
3100   }
3101   return true;
3102 }
3103
3104 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3105                        unsigned &WhichResult) {
3106   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3107   if (EltSz == 64)
3108     return false;
3109
3110   unsigned NumElts = VT.getVectorNumElements();
3111   WhichResult = (M[0] == 0 ? 0 : 1);
3112   for (unsigned i = 0; i != NumElts; ++i) {
3113     if ((unsigned) M[i] != 2 * i + WhichResult)
3114       return false;
3115   }
3116
3117   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3118   if (VT.is64BitVector() && EltSz == 32)
3119     return false;
3120
3121   return true;
3122 }
3123
3124 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3125 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3126 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3127 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3128                                 unsigned &WhichResult) {
3129   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3130   if (EltSz == 64)
3131     return false;
3132
3133   unsigned Half = VT.getVectorNumElements() / 2;
3134   WhichResult = (M[0] == 0 ? 0 : 1);
3135   for (unsigned j = 0; j != 2; ++j) {
3136     unsigned Idx = WhichResult;
3137     for (unsigned i = 0; i != Half; ++i) {
3138       if ((unsigned) M[i + j * Half] != Idx)
3139         return false;
3140       Idx += 2;
3141     }
3142   }
3143
3144   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3145   if (VT.is64BitVector() && EltSz == 32)
3146     return false;
3147
3148   return true;
3149 }
3150
3151 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3152                        unsigned &WhichResult) {
3153   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3154   if (EltSz == 64)
3155     return false;
3156
3157   unsigned NumElts = VT.getVectorNumElements();
3158   WhichResult = (M[0] == 0 ? 0 : 1);
3159   unsigned Idx = WhichResult * NumElts / 2;
3160   for (unsigned i = 0; i != NumElts; i += 2) {
3161     if ((unsigned) M[i] != Idx ||
3162         (unsigned) M[i+1] != Idx + NumElts)
3163       return false;
3164     Idx += 1;
3165   }
3166
3167   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3168   if (VT.is64BitVector() && EltSz == 32)
3169     return false;
3170
3171   return true;
3172 }
3173
3174 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3175 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3176 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3177 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3178                                 unsigned &WhichResult) {
3179   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3180   if (EltSz == 64)
3181     return false;
3182
3183   unsigned NumElts = VT.getVectorNumElements();
3184   WhichResult = (M[0] == 0 ? 0 : 1);
3185   unsigned Idx = WhichResult * NumElts / 2;
3186   for (unsigned i = 0; i != NumElts; i += 2) {
3187     if ((unsigned) M[i] != Idx ||
3188         (unsigned) M[i+1] != Idx)
3189       return false;
3190     Idx += 1;
3191   }
3192
3193   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3194   if (VT.is64BitVector() && EltSz == 32)
3195     return false;
3196
3197   return true;
3198 }
3199
3200
3201 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3202   // Canonicalize all-zeros and all-ones vectors.
3203   ConstantSDNode *ConstVal = cast<ConstantSDNode>(Val.getNode());
3204   if (ConstVal->isNullValue())
3205     return getZeroVector(VT, DAG, dl);
3206   if (ConstVal->isAllOnesValue())
3207     return getOnesVector(VT, DAG, dl);
3208
3209   EVT CanonicalVT;
3210   if (VT.is64BitVector()) {
3211     switch (Val.getValueType().getSizeInBits()) {
3212     case 8:  CanonicalVT = MVT::v8i8; break;
3213     case 16: CanonicalVT = MVT::v4i16; break;
3214     case 32: CanonicalVT = MVT::v2i32; break;
3215     case 64: CanonicalVT = MVT::v1i64; break;
3216     default: llvm_unreachable("unexpected splat element type"); break;
3217     }
3218   } else {
3219     assert(VT.is128BitVector() && "unknown splat vector size");
3220     switch (Val.getValueType().getSizeInBits()) {
3221     case 8:  CanonicalVT = MVT::v16i8; break;
3222     case 16: CanonicalVT = MVT::v8i16; break;
3223     case 32: CanonicalVT = MVT::v4i32; break;
3224     case 64: CanonicalVT = MVT::v2i64; break;
3225     default: llvm_unreachable("unexpected splat element type"); break;
3226     }
3227   }
3228
3229   // Build a canonical splat for this value.
3230   SmallVector<SDValue, 8> Ops;
3231   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
3232   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
3233                             Ops.size());
3234   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
3235 }
3236
3237 // If this is a case we can't handle, return null and let the default
3238 // expansion code take care of it.
3239 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3240   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3241   DebugLoc dl = Op.getDebugLoc();
3242   EVT VT = Op.getValueType();
3243
3244   APInt SplatBits, SplatUndef;
3245   unsigned SplatBitSize;
3246   bool HasAnyUndefs;
3247   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3248     if (SplatBitSize <= 64) {
3249       // Check if an immediate VMOV works.
3250       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3251                                       SplatUndef.getZExtValue(),
3252                                       SplatBitSize, DAG, true, false);
3253       if (Val.getNode())
3254         return BuildSplat(Val, VT, DAG, dl);
3255     }
3256   }
3257
3258   // Scan through the operands to see if only one value is used.
3259   unsigned NumElts = VT.getVectorNumElements();
3260   bool isOnlyLowElement = true;
3261   bool usesOnlyOneValue = true;
3262   bool isConstant = true;
3263   SDValue Value;
3264   for (unsigned i = 0; i < NumElts; ++i) {
3265     SDValue V = Op.getOperand(i);
3266     if (V.getOpcode() == ISD::UNDEF)
3267       continue;
3268     if (i > 0)
3269       isOnlyLowElement = false;
3270     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3271       isConstant = false;
3272
3273     if (!Value.getNode())
3274       Value = V;
3275     else if (V != Value)
3276       usesOnlyOneValue = false;
3277   }
3278
3279   if (!Value.getNode())
3280     return DAG.getUNDEF(VT);
3281
3282   if (isOnlyLowElement)
3283     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3284
3285   // If all elements are constants, fall back to the default expansion, which
3286   // will generate a load from the constant pool.
3287   if (isConstant)
3288     return SDValue();
3289
3290   // Use VDUP for non-constant splats.
3291   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3292   if (usesOnlyOneValue && EltSize <= 32)
3293     return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3294
3295   // Vectors with 32- or 64-bit elements can be built by directly assigning
3296   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3297   // will be legalized.
3298   if (EltSize >= 32) {
3299     // Do the expansion with floating-point types, since that is what the VFP
3300     // registers are defined to use, and since i64 is not legal.
3301     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3302     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3303     SmallVector<SDValue, 8> Ops;
3304     for (unsigned i = 0; i < NumElts; ++i)
3305       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3306     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3307     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3308   }
3309
3310   return SDValue();
3311 }
3312
3313 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3314 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3315 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3316 /// are assumed to be legal.
3317 bool
3318 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3319                                       EVT VT) const {
3320   if (VT.getVectorNumElements() == 4 &&
3321       (VT.is128BitVector() || VT.is64BitVector())) {
3322     unsigned PFIndexes[4];
3323     for (unsigned i = 0; i != 4; ++i) {
3324       if (M[i] < 0)
3325         PFIndexes[i] = 8;
3326       else
3327         PFIndexes[i] = M[i];
3328     }
3329
3330     // Compute the index in the perfect shuffle table.
3331     unsigned PFTableIndex =
3332       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3333     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3334     unsigned Cost = (PFEntry >> 30);
3335
3336     if (Cost <= 4)
3337       return true;
3338   }
3339
3340   bool ReverseVEXT;
3341   unsigned Imm, WhichResult;
3342
3343   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3344   return (EltSize >= 32 ||
3345           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3346           isVREVMask(M, VT, 64) ||
3347           isVREVMask(M, VT, 32) ||
3348           isVREVMask(M, VT, 16) ||
3349           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3350           isVTRNMask(M, VT, WhichResult) ||
3351           isVUZPMask(M, VT, WhichResult) ||
3352           isVZIPMask(M, VT, WhichResult) ||
3353           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3354           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3355           isVZIP_v_undef_Mask(M, VT, WhichResult));
3356 }
3357
3358 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3359 /// the specified operations to build the shuffle.
3360 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3361                                       SDValue RHS, SelectionDAG &DAG,
3362                                       DebugLoc dl) {
3363   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3364   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3365   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3366
3367   enum {
3368     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3369     OP_VREV,
3370     OP_VDUP0,
3371     OP_VDUP1,
3372     OP_VDUP2,
3373     OP_VDUP3,
3374     OP_VEXT1,
3375     OP_VEXT2,
3376     OP_VEXT3,
3377     OP_VUZPL, // VUZP, left result
3378     OP_VUZPR, // VUZP, right result
3379     OP_VZIPL, // VZIP, left result
3380     OP_VZIPR, // VZIP, right result
3381     OP_VTRNL, // VTRN, left result
3382     OP_VTRNR  // VTRN, right result
3383   };
3384
3385   if (OpNum == OP_COPY) {
3386     if (LHSID == (1*9+2)*9+3) return LHS;
3387     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3388     return RHS;
3389   }
3390
3391   SDValue OpLHS, OpRHS;
3392   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3393   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3394   EVT VT = OpLHS.getValueType();
3395
3396   switch (OpNum) {
3397   default: llvm_unreachable("Unknown shuffle opcode!");
3398   case OP_VREV:
3399     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3400   case OP_VDUP0:
3401   case OP_VDUP1:
3402   case OP_VDUP2:
3403   case OP_VDUP3:
3404     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3405                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3406   case OP_VEXT1:
3407   case OP_VEXT2:
3408   case OP_VEXT3:
3409     return DAG.getNode(ARMISD::VEXT, dl, VT,
3410                        OpLHS, OpRHS,
3411                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3412   case OP_VUZPL:
3413   case OP_VUZPR:
3414     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3415                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3416   case OP_VZIPL:
3417   case OP_VZIPR:
3418     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3419                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3420   case OP_VTRNL:
3421   case OP_VTRNR:
3422     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3423                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3424   }
3425 }
3426
3427 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3428   SDValue V1 = Op.getOperand(0);
3429   SDValue V2 = Op.getOperand(1);
3430   DebugLoc dl = Op.getDebugLoc();
3431   EVT VT = Op.getValueType();
3432   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3433   SmallVector<int, 8> ShuffleMask;
3434
3435   // Convert shuffles that are directly supported on NEON to target-specific
3436   // DAG nodes, instead of keeping them as shuffles and matching them again
3437   // during code selection.  This is more efficient and avoids the possibility
3438   // of inconsistencies between legalization and selection.
3439   // FIXME: floating-point vectors should be canonicalized to integer vectors
3440   // of the same time so that they get CSEd properly.
3441   SVN->getMask(ShuffleMask);
3442
3443   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3444   if (EltSize <= 32) {
3445     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3446       int Lane = SVN->getSplatIndex();
3447       // If this is undef splat, generate it via "just" vdup, if possible.
3448       if (Lane == -1) Lane = 0;
3449
3450       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3451         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3452       }
3453       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3454                          DAG.getConstant(Lane, MVT::i32));
3455     }
3456
3457     bool ReverseVEXT;
3458     unsigned Imm;
3459     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3460       if (ReverseVEXT)
3461         std::swap(V1, V2);
3462       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3463                          DAG.getConstant(Imm, MVT::i32));
3464     }
3465
3466     if (isVREVMask(ShuffleMask, VT, 64))
3467       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3468     if (isVREVMask(ShuffleMask, VT, 32))
3469       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3470     if (isVREVMask(ShuffleMask, VT, 16))
3471       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3472
3473     // Check for Neon shuffles that modify both input vectors in place.
3474     // If both results are used, i.e., if there are two shuffles with the same
3475     // source operands and with masks corresponding to both results of one of
3476     // these operations, DAG memoization will ensure that a single node is
3477     // used for both shuffles.
3478     unsigned WhichResult;
3479     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3480       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3481                          V1, V2).getValue(WhichResult);
3482     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3483       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3484                          V1, V2).getValue(WhichResult);
3485     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3486       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3487                          V1, V2).getValue(WhichResult);
3488
3489     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3490       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3491                          V1, V1).getValue(WhichResult);
3492     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3493       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3494                          V1, V1).getValue(WhichResult);
3495     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3496       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3497                          V1, V1).getValue(WhichResult);
3498   }
3499
3500   // If the shuffle is not directly supported and it has 4 elements, use
3501   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3502   unsigned NumElts = VT.getVectorNumElements();
3503   if (NumElts == 4) {
3504     unsigned PFIndexes[4];
3505     for (unsigned i = 0; i != 4; ++i) {
3506       if (ShuffleMask[i] < 0)
3507         PFIndexes[i] = 8;
3508       else
3509         PFIndexes[i] = ShuffleMask[i];
3510     }
3511
3512     // Compute the index in the perfect shuffle table.
3513     unsigned PFTableIndex =
3514       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3515     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3516     unsigned Cost = (PFEntry >> 30);
3517
3518     if (Cost <= 4)
3519       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3520   }
3521
3522   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3523   if (EltSize >= 32) {
3524     // Do the expansion with floating-point types, since that is what the VFP
3525     // registers are defined to use, and since i64 is not legal.
3526     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3527     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3528     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3529     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3530     SmallVector<SDValue, 8> Ops;
3531     for (unsigned i = 0; i < NumElts; ++i) {
3532       if (ShuffleMask[i] < 0)
3533         Ops.push_back(DAG.getUNDEF(EltVT));
3534       else
3535         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3536                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3537                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3538                                                   MVT::i32)));
3539     }
3540     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3541     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3542   }
3543
3544   return SDValue();
3545 }
3546
3547 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3548   EVT VT = Op.getValueType();
3549   DebugLoc dl = Op.getDebugLoc();
3550   SDValue Vec = Op.getOperand(0);
3551   SDValue Lane = Op.getOperand(1);
3552   assert(VT == MVT::i32 &&
3553          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3554          "unexpected type for custom-lowering vector extract");
3555   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3556 }
3557
3558 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3559   // The only time a CONCAT_VECTORS operation can have legal types is when
3560   // two 64-bit vectors are concatenated to a 128-bit vector.
3561   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3562          "unexpected CONCAT_VECTORS");
3563   DebugLoc dl = Op.getDebugLoc();
3564   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3565   SDValue Op0 = Op.getOperand(0);
3566   SDValue Op1 = Op.getOperand(1);
3567   if (Op0.getOpcode() != ISD::UNDEF)
3568     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3569                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3570                       DAG.getIntPtrConstant(0));
3571   if (Op1.getOpcode() != ISD::UNDEF)
3572     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3573                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3574                       DAG.getIntPtrConstant(1));
3575   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3576 }
3577
3578 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3579   switch (Op.getOpcode()) {
3580   default: llvm_unreachable("Don't know how to custom lower this!");
3581   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3582   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3583   case ISD::GlobalAddress:
3584     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3585       LowerGlobalAddressELF(Op, DAG);
3586   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3587   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3588   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3589   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3590   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
3591   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3592   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3593   case ISD::SINT_TO_FP:
3594   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3595   case ISD::FP_TO_SINT:
3596   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3597   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3598   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3599   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3600   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3601   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3602   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3603   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3604                                                                Subtarget);
3605   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3606   case ISD::SHL:
3607   case ISD::SRL:
3608   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3609   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3610   case ISD::SRL_PARTS:
3611   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3612   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3613   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3614   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
3615   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3616   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3617   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3618   }
3619   return SDValue();
3620 }
3621
3622 /// ReplaceNodeResults - Replace the results of node with an illegal result
3623 /// type with new values built out of custom code.
3624 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3625                                            SmallVectorImpl<SDValue>&Results,
3626                                            SelectionDAG &DAG) const {
3627   SDValue Res;
3628   switch (N->getOpcode()) {
3629   default:
3630     llvm_unreachable("Don't know how to custom expand this!");
3631     break;
3632   case ISD::BIT_CONVERT:
3633     Res = ExpandBIT_CONVERT(N, DAG);
3634     break;
3635   case ISD::SRL:
3636   case ISD::SRA:
3637     Res = LowerShift(N, DAG, Subtarget);
3638     break;
3639   }
3640   if (Res.getNode())
3641     Results.push_back(Res);
3642 }
3643
3644 //===----------------------------------------------------------------------===//
3645 //                           ARM Scheduler Hooks
3646 //===----------------------------------------------------------------------===//
3647
3648 MachineBasicBlock *
3649 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3650                                      MachineBasicBlock *BB,
3651                                      unsigned Size) const {
3652   unsigned dest    = MI->getOperand(0).getReg();
3653   unsigned ptr     = MI->getOperand(1).getReg();
3654   unsigned oldval  = MI->getOperand(2).getReg();
3655   unsigned newval  = MI->getOperand(3).getReg();
3656   unsigned scratch = BB->getParent()->getRegInfo()
3657     .createVirtualRegister(ARM::GPRRegisterClass);
3658   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3659   DebugLoc dl = MI->getDebugLoc();
3660   bool isThumb2 = Subtarget->isThumb2();
3661
3662   unsigned ldrOpc, strOpc;
3663   switch (Size) {
3664   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3665   case 1:
3666     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3667     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3668     break;
3669   case 2:
3670     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3671     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3672     break;
3673   case 4:
3674     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3675     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3676     break;
3677   }
3678
3679   MachineFunction *MF = BB->getParent();
3680   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3681   MachineFunction::iterator It = BB;
3682   ++It; // insert the new blocks after the current block
3683
3684   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3685   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3686   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3687   MF->insert(It, loop1MBB);
3688   MF->insert(It, loop2MBB);
3689   MF->insert(It, exitMBB);
3690
3691   // Transfer the remainder of BB and its successor edges to exitMBB.
3692   exitMBB->splice(exitMBB->begin(), BB,
3693                   llvm::next(MachineBasicBlock::iterator(MI)),
3694                   BB->end());
3695   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3696
3697   //  thisMBB:
3698   //   ...
3699   //   fallthrough --> loop1MBB
3700   BB->addSuccessor(loop1MBB);
3701
3702   // loop1MBB:
3703   //   ldrex dest, [ptr]
3704   //   cmp dest, oldval
3705   //   bne exitMBB
3706   BB = loop1MBB;
3707   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3708   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3709                  .addReg(dest).addReg(oldval));
3710   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3711     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3712   BB->addSuccessor(loop2MBB);
3713   BB->addSuccessor(exitMBB);
3714
3715   // loop2MBB:
3716   //   strex scratch, newval, [ptr]
3717   //   cmp scratch, #0
3718   //   bne loop1MBB
3719   BB = loop2MBB;
3720   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3721                  .addReg(ptr));
3722   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3723                  .addReg(scratch).addImm(0));
3724   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3725     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3726   BB->addSuccessor(loop1MBB);
3727   BB->addSuccessor(exitMBB);
3728
3729   //  exitMBB:
3730   //   ...
3731   BB = exitMBB;
3732
3733   MI->eraseFromParent();   // The instruction is gone now.
3734
3735   return BB;
3736 }
3737
3738 MachineBasicBlock *
3739 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3740                                     unsigned Size, unsigned BinOpcode) const {
3741   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3742   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3743
3744   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3745   MachineFunction *MF = BB->getParent();
3746   MachineFunction::iterator It = BB;
3747   ++It;
3748
3749   unsigned dest = MI->getOperand(0).getReg();
3750   unsigned ptr = MI->getOperand(1).getReg();
3751   unsigned incr = MI->getOperand(2).getReg();
3752   DebugLoc dl = MI->getDebugLoc();
3753
3754   bool isThumb2 = Subtarget->isThumb2();
3755   unsigned ldrOpc, strOpc;
3756   switch (Size) {
3757   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3758   case 1:
3759     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3760     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3761     break;
3762   case 2:
3763     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3764     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3765     break;
3766   case 4:
3767     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3768     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3769     break;
3770   }
3771
3772   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3773   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3774   MF->insert(It, loopMBB);
3775   MF->insert(It, exitMBB);
3776
3777   // Transfer the remainder of BB and its successor edges to exitMBB.
3778   exitMBB->splice(exitMBB->begin(), BB,
3779                   llvm::next(MachineBasicBlock::iterator(MI)),
3780                   BB->end());
3781   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3782
3783   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3784   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3785   unsigned scratch2 = (!BinOpcode) ? incr :
3786     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3787
3788   //  thisMBB:
3789   //   ...
3790   //   fallthrough --> loopMBB
3791   BB->addSuccessor(loopMBB);
3792
3793   //  loopMBB:
3794   //   ldrex dest, ptr
3795   //   <binop> scratch2, dest, incr
3796   //   strex scratch, scratch2, ptr
3797   //   cmp scratch, #0
3798   //   bne- loopMBB
3799   //   fallthrough --> exitMBB
3800   BB = loopMBB;
3801   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3802   if (BinOpcode) {
3803     // operand order needs to go the other way for NAND
3804     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3805       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3806                      addReg(incr).addReg(dest)).addReg(0);
3807     else
3808       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3809                      addReg(dest).addReg(incr)).addReg(0);
3810   }
3811
3812   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3813                  .addReg(ptr));
3814   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3815                  .addReg(scratch).addImm(0));
3816   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3817     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3818
3819   BB->addSuccessor(loopMBB);
3820   BB->addSuccessor(exitMBB);
3821
3822   //  exitMBB:
3823   //   ...
3824   BB = exitMBB;
3825
3826   MI->eraseFromParent();   // The instruction is gone now.
3827
3828   return BB;
3829 }
3830
3831 MachineBasicBlock *
3832 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3833                                                MachineBasicBlock *BB) const {
3834   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3835   DebugLoc dl = MI->getDebugLoc();
3836   bool isThumb2 = Subtarget->isThumb2();
3837   switch (MI->getOpcode()) {
3838   default:
3839     MI->dump();
3840     llvm_unreachable("Unexpected instr type to insert");
3841
3842   case ARM::ATOMIC_LOAD_ADD_I8:
3843      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3844   case ARM::ATOMIC_LOAD_ADD_I16:
3845      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3846   case ARM::ATOMIC_LOAD_ADD_I32:
3847      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3848
3849   case ARM::ATOMIC_LOAD_AND_I8:
3850      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3851   case ARM::ATOMIC_LOAD_AND_I16:
3852      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3853   case ARM::ATOMIC_LOAD_AND_I32:
3854      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3855
3856   case ARM::ATOMIC_LOAD_OR_I8:
3857      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3858   case ARM::ATOMIC_LOAD_OR_I16:
3859      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3860   case ARM::ATOMIC_LOAD_OR_I32:
3861      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3862
3863   case ARM::ATOMIC_LOAD_XOR_I8:
3864      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3865   case ARM::ATOMIC_LOAD_XOR_I16:
3866      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3867   case ARM::ATOMIC_LOAD_XOR_I32:
3868      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3869
3870   case ARM::ATOMIC_LOAD_NAND_I8:
3871      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3872   case ARM::ATOMIC_LOAD_NAND_I16:
3873      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3874   case ARM::ATOMIC_LOAD_NAND_I32:
3875      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3876
3877   case ARM::ATOMIC_LOAD_SUB_I8:
3878      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3879   case ARM::ATOMIC_LOAD_SUB_I16:
3880      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3881   case ARM::ATOMIC_LOAD_SUB_I32:
3882      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3883
3884   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3885   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3886   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3887
3888   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3889   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3890   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3891
3892   case ARM::tMOVCCr_pseudo: {
3893     // To "insert" a SELECT_CC instruction, we actually have to insert the
3894     // diamond control-flow pattern.  The incoming instruction knows the
3895     // destination vreg to set, the condition code register to branch on, the
3896     // true/false values to select between, and a branch opcode to use.
3897     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3898     MachineFunction::iterator It = BB;
3899     ++It;
3900
3901     //  thisMBB:
3902     //  ...
3903     //   TrueVal = ...
3904     //   cmpTY ccX, r1, r2
3905     //   bCC copy1MBB
3906     //   fallthrough --> copy0MBB
3907     MachineBasicBlock *thisMBB  = BB;
3908     MachineFunction *F = BB->getParent();
3909     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
3910     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
3911     F->insert(It, copy0MBB);
3912     F->insert(It, sinkMBB);
3913
3914     // Transfer the remainder of BB and its successor edges to sinkMBB.
3915     sinkMBB->splice(sinkMBB->begin(), BB,
3916                     llvm::next(MachineBasicBlock::iterator(MI)),
3917                     BB->end());
3918     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
3919
3920     BB->addSuccessor(copy0MBB);
3921     BB->addSuccessor(sinkMBB);
3922
3923     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
3924       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
3925
3926     //  copy0MBB:
3927     //   %FalseValue = ...
3928     //   # fallthrough to sinkMBB
3929     BB = copy0MBB;
3930
3931     // Update machine-CFG edges
3932     BB->addSuccessor(sinkMBB);
3933
3934     //  sinkMBB:
3935     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3936     //  ...
3937     BB = sinkMBB;
3938     BuildMI(*BB, BB->begin(), dl,
3939             TII->get(ARM::PHI), MI->getOperand(0).getReg())
3940       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
3941       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3942
3943     MI->eraseFromParent();   // The pseudo instruction is gone now.
3944     return BB;
3945   }
3946
3947   case ARM::tANDsp:
3948   case ARM::tADDspr_:
3949   case ARM::tSUBspi_:
3950   case ARM::t2SUBrSPi_:
3951   case ARM::t2SUBrSPi12_:
3952   case ARM::t2SUBrSPs_: {
3953     MachineFunction *MF = BB->getParent();
3954     unsigned DstReg = MI->getOperand(0).getReg();
3955     unsigned SrcReg = MI->getOperand(1).getReg();
3956     bool DstIsDead = MI->getOperand(0).isDead();
3957     bool SrcIsKill = MI->getOperand(1).isKill();
3958
3959     if (SrcReg != ARM::SP) {
3960       // Copy the source to SP from virtual register.
3961       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
3962       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3963         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
3964       BuildMI(*BB, MI, dl, TII->get(CopyOpc), ARM::SP)
3965         .addReg(SrcReg, getKillRegState(SrcIsKill));
3966     }
3967
3968     unsigned OpOpc = 0;
3969     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
3970     switch (MI->getOpcode()) {
3971     default:
3972       llvm_unreachable("Unexpected pseudo instruction!");
3973     case ARM::tANDsp:
3974       OpOpc = ARM::tAND;
3975       NeedPred = true;
3976       break;
3977     case ARM::tADDspr_:
3978       OpOpc = ARM::tADDspr;
3979       break;
3980     case ARM::tSUBspi_:
3981       OpOpc = ARM::tSUBspi;
3982       break;
3983     case ARM::t2SUBrSPi_:
3984       OpOpc = ARM::t2SUBrSPi;
3985       NeedPred = true; NeedCC = true;
3986       break;
3987     case ARM::t2SUBrSPi12_:
3988       OpOpc = ARM::t2SUBrSPi12;
3989       NeedPred = true;
3990       break;
3991     case ARM::t2SUBrSPs_:
3992       OpOpc = ARM::t2SUBrSPs;
3993       NeedPred = true; NeedCC = true; NeedOp3 = true;
3994       break;
3995     }
3996     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(OpOpc), ARM::SP);
3997     if (OpOpc == ARM::tAND)
3998       AddDefaultT1CC(MIB);
3999     MIB.addReg(ARM::SP);
4000     MIB.addOperand(MI->getOperand(2));
4001     if (NeedOp3)
4002       MIB.addOperand(MI->getOperand(3));
4003     if (NeedPred)
4004       AddDefaultPred(MIB);
4005     if (NeedCC)
4006       AddDefaultCC(MIB);
4007
4008     // Copy the result from SP to virtual register.
4009     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
4010     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4011       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
4012     BuildMI(*BB, MI, dl, TII->get(CopyOpc))
4013       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
4014       .addReg(ARM::SP);
4015     MI->eraseFromParent();   // The pseudo instruction is gone now.
4016     return BB;
4017   }
4018   }
4019 }
4020
4021 //===----------------------------------------------------------------------===//
4022 //                           ARM Optimization Hooks
4023 //===----------------------------------------------------------------------===//
4024
4025 static
4026 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4027                             TargetLowering::DAGCombinerInfo &DCI) {
4028   SelectionDAG &DAG = DCI.DAG;
4029   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4030   EVT VT = N->getValueType(0);
4031   unsigned Opc = N->getOpcode();
4032   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4033   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4034   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4035   ISD::CondCode CC = ISD::SETCC_INVALID;
4036
4037   if (isSlctCC) {
4038     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4039   } else {
4040     SDValue CCOp = Slct.getOperand(0);
4041     if (CCOp.getOpcode() == ISD::SETCC)
4042       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4043   }
4044
4045   bool DoXform = false;
4046   bool InvCC = false;
4047   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4048           "Bad input!");
4049
4050   if (LHS.getOpcode() == ISD::Constant &&
4051       cast<ConstantSDNode>(LHS)->isNullValue()) {
4052     DoXform = true;
4053   } else if (CC != ISD::SETCC_INVALID &&
4054              RHS.getOpcode() == ISD::Constant &&
4055              cast<ConstantSDNode>(RHS)->isNullValue()) {
4056     std::swap(LHS, RHS);
4057     SDValue Op0 = Slct.getOperand(0);
4058     EVT OpVT = isSlctCC ? Op0.getValueType() :
4059                           Op0.getOperand(0).getValueType();
4060     bool isInt = OpVT.isInteger();
4061     CC = ISD::getSetCCInverse(CC, isInt);
4062
4063     if (!TLI.isCondCodeLegal(CC, OpVT))
4064       return SDValue();         // Inverse operator isn't legal.
4065
4066     DoXform = true;
4067     InvCC = true;
4068   }
4069
4070   if (DoXform) {
4071     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4072     if (isSlctCC)
4073       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4074                              Slct.getOperand(0), Slct.getOperand(1), CC);
4075     SDValue CCOp = Slct.getOperand(0);
4076     if (InvCC)
4077       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4078                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4079     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4080                        CCOp, OtherOp, Result);
4081   }
4082   return SDValue();
4083 }
4084
4085 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4086 static SDValue PerformADDCombine(SDNode *N,
4087                                  TargetLowering::DAGCombinerInfo &DCI) {
4088   // added by evan in r37685 with no testcase.
4089   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4090
4091   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4092   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4093     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4094     if (Result.getNode()) return Result;
4095   }
4096   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4097     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4098     if (Result.getNode()) return Result;
4099   }
4100
4101   return SDValue();
4102 }
4103
4104 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4105 static SDValue PerformSUBCombine(SDNode *N,
4106                                  TargetLowering::DAGCombinerInfo &DCI) {
4107   // added by evan in r37685 with no testcase.
4108   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4109
4110   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4111   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4112     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4113     if (Result.getNode()) return Result;
4114   }
4115
4116   return SDValue();
4117 }
4118
4119 static SDValue PerformMULCombine(SDNode *N,
4120                                  TargetLowering::DAGCombinerInfo &DCI,
4121                                  const ARMSubtarget *Subtarget) {
4122   SelectionDAG &DAG = DCI.DAG;
4123
4124   if (Subtarget->isThumb1Only())
4125     return SDValue();
4126
4127   if (DAG.getMachineFunction().
4128       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4129     return SDValue();
4130
4131   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4132     return SDValue();
4133
4134   EVT VT = N->getValueType(0);
4135   if (VT != MVT::i32)
4136     return SDValue();
4137
4138   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4139   if (!C)
4140     return SDValue();
4141
4142   uint64_t MulAmt = C->getZExtValue();
4143   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4144   ShiftAmt = ShiftAmt & (32 - 1);
4145   SDValue V = N->getOperand(0);
4146   DebugLoc DL = N->getDebugLoc();
4147
4148   SDValue Res;
4149   MulAmt >>= ShiftAmt;
4150   if (isPowerOf2_32(MulAmt - 1)) {
4151     // (mul x, 2^N + 1) => (add (shl x, N), x)
4152     Res = DAG.getNode(ISD::ADD, DL, VT,
4153                       V, DAG.getNode(ISD::SHL, DL, VT,
4154                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4155                                                         MVT::i32)));
4156   } else if (isPowerOf2_32(MulAmt + 1)) {
4157     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4158     Res = DAG.getNode(ISD::SUB, DL, VT,
4159                       DAG.getNode(ISD::SHL, DL, VT,
4160                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4161                                                      MVT::i32)),
4162                                                      V);
4163   } else
4164     return SDValue();
4165
4166   if (ShiftAmt != 0)
4167     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4168                       DAG.getConstant(ShiftAmt, MVT::i32));
4169
4170   // Do not add new nodes to DAG combiner worklist.
4171   DCI.CombineTo(N, Res, false);
4172   return SDValue();
4173 }
4174
4175 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4176 /// ARMISD::VMOVRRD.
4177 static SDValue PerformVMOVRRDCombine(SDNode *N,
4178                                    TargetLowering::DAGCombinerInfo &DCI) {
4179   // fmrrd(fmdrr x, y) -> x,y
4180   SDValue InDouble = N->getOperand(0);
4181   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4182     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4183   return SDValue();
4184 }
4185
4186 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4187 /// operand of a vector shift operation, where all the elements of the
4188 /// build_vector must have the same constant integer value.
4189 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4190   // Ignore bit_converts.
4191   while (Op.getOpcode() == ISD::BIT_CONVERT)
4192     Op = Op.getOperand(0);
4193   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4194   APInt SplatBits, SplatUndef;
4195   unsigned SplatBitSize;
4196   bool HasAnyUndefs;
4197   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4198                                       HasAnyUndefs, ElementBits) ||
4199       SplatBitSize > ElementBits)
4200     return false;
4201   Cnt = SplatBits.getSExtValue();
4202   return true;
4203 }
4204
4205 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4206 /// operand of a vector shift left operation.  That value must be in the range:
4207 ///   0 <= Value < ElementBits for a left shift; or
4208 ///   0 <= Value <= ElementBits for a long left shift.
4209 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4210   assert(VT.isVector() && "vector shift count is not a vector type");
4211   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4212   if (! getVShiftImm(Op, ElementBits, Cnt))
4213     return false;
4214   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4215 }
4216
4217 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4218 /// operand of a vector shift right operation.  For a shift opcode, the value
4219 /// is positive, but for an intrinsic the value count must be negative. The
4220 /// absolute value must be in the range:
4221 ///   1 <= |Value| <= ElementBits for a right shift; or
4222 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4223 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4224                          int64_t &Cnt) {
4225   assert(VT.isVector() && "vector shift count is not a vector type");
4226   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4227   if (! getVShiftImm(Op, ElementBits, Cnt))
4228     return false;
4229   if (isIntrinsic)
4230     Cnt = -Cnt;
4231   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4232 }
4233
4234 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4235 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4236   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4237   switch (IntNo) {
4238   default:
4239     // Don't do anything for most intrinsics.
4240     break;
4241
4242   // Vector shifts: check for immediate versions and lower them.
4243   // Note: This is done during DAG combining instead of DAG legalizing because
4244   // the build_vectors for 64-bit vector element shift counts are generally
4245   // not legal, and it is hard to see their values after they get legalized to
4246   // loads from a constant pool.
4247   case Intrinsic::arm_neon_vshifts:
4248   case Intrinsic::arm_neon_vshiftu:
4249   case Intrinsic::arm_neon_vshiftls:
4250   case Intrinsic::arm_neon_vshiftlu:
4251   case Intrinsic::arm_neon_vshiftn:
4252   case Intrinsic::arm_neon_vrshifts:
4253   case Intrinsic::arm_neon_vrshiftu:
4254   case Intrinsic::arm_neon_vrshiftn:
4255   case Intrinsic::arm_neon_vqshifts:
4256   case Intrinsic::arm_neon_vqshiftu:
4257   case Intrinsic::arm_neon_vqshiftsu:
4258   case Intrinsic::arm_neon_vqshiftns:
4259   case Intrinsic::arm_neon_vqshiftnu:
4260   case Intrinsic::arm_neon_vqshiftnsu:
4261   case Intrinsic::arm_neon_vqrshiftns:
4262   case Intrinsic::arm_neon_vqrshiftnu:
4263   case Intrinsic::arm_neon_vqrshiftnsu: {
4264     EVT VT = N->getOperand(1).getValueType();
4265     int64_t Cnt;
4266     unsigned VShiftOpc = 0;
4267
4268     switch (IntNo) {
4269     case Intrinsic::arm_neon_vshifts:
4270     case Intrinsic::arm_neon_vshiftu:
4271       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4272         VShiftOpc = ARMISD::VSHL;
4273         break;
4274       }
4275       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4276         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4277                      ARMISD::VSHRs : ARMISD::VSHRu);
4278         break;
4279       }
4280       return SDValue();
4281
4282     case Intrinsic::arm_neon_vshiftls:
4283     case Intrinsic::arm_neon_vshiftlu:
4284       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4285         break;
4286       llvm_unreachable("invalid shift count for vshll intrinsic");
4287
4288     case Intrinsic::arm_neon_vrshifts:
4289     case Intrinsic::arm_neon_vrshiftu:
4290       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4291         break;
4292       return SDValue();
4293
4294     case Intrinsic::arm_neon_vqshifts:
4295     case Intrinsic::arm_neon_vqshiftu:
4296       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4297         break;
4298       return SDValue();
4299
4300     case Intrinsic::arm_neon_vqshiftsu:
4301       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4302         break;
4303       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4304
4305     case Intrinsic::arm_neon_vshiftn:
4306     case Intrinsic::arm_neon_vrshiftn:
4307     case Intrinsic::arm_neon_vqshiftns:
4308     case Intrinsic::arm_neon_vqshiftnu:
4309     case Intrinsic::arm_neon_vqshiftnsu:
4310     case Intrinsic::arm_neon_vqrshiftns:
4311     case Intrinsic::arm_neon_vqrshiftnu:
4312     case Intrinsic::arm_neon_vqrshiftnsu:
4313       // Narrowing shifts require an immediate right shift.
4314       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4315         break;
4316       llvm_unreachable("invalid shift count for narrowing vector shift "
4317                        "intrinsic");
4318
4319     default:
4320       llvm_unreachable("unhandled vector shift");
4321     }
4322
4323     switch (IntNo) {
4324     case Intrinsic::arm_neon_vshifts:
4325     case Intrinsic::arm_neon_vshiftu:
4326       // Opcode already set above.
4327       break;
4328     case Intrinsic::arm_neon_vshiftls:
4329     case Intrinsic::arm_neon_vshiftlu:
4330       if (Cnt == VT.getVectorElementType().getSizeInBits())
4331         VShiftOpc = ARMISD::VSHLLi;
4332       else
4333         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4334                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4335       break;
4336     case Intrinsic::arm_neon_vshiftn:
4337       VShiftOpc = ARMISD::VSHRN; break;
4338     case Intrinsic::arm_neon_vrshifts:
4339       VShiftOpc = ARMISD::VRSHRs; break;
4340     case Intrinsic::arm_neon_vrshiftu:
4341       VShiftOpc = ARMISD::VRSHRu; break;
4342     case Intrinsic::arm_neon_vrshiftn:
4343       VShiftOpc = ARMISD::VRSHRN; break;
4344     case Intrinsic::arm_neon_vqshifts:
4345       VShiftOpc = ARMISD::VQSHLs; break;
4346     case Intrinsic::arm_neon_vqshiftu:
4347       VShiftOpc = ARMISD::VQSHLu; break;
4348     case Intrinsic::arm_neon_vqshiftsu:
4349       VShiftOpc = ARMISD::VQSHLsu; break;
4350     case Intrinsic::arm_neon_vqshiftns:
4351       VShiftOpc = ARMISD::VQSHRNs; break;
4352     case Intrinsic::arm_neon_vqshiftnu:
4353       VShiftOpc = ARMISD::VQSHRNu; break;
4354     case Intrinsic::arm_neon_vqshiftnsu:
4355       VShiftOpc = ARMISD::VQSHRNsu; break;
4356     case Intrinsic::arm_neon_vqrshiftns:
4357       VShiftOpc = ARMISD::VQRSHRNs; break;
4358     case Intrinsic::arm_neon_vqrshiftnu:
4359       VShiftOpc = ARMISD::VQRSHRNu; break;
4360     case Intrinsic::arm_neon_vqrshiftnsu:
4361       VShiftOpc = ARMISD::VQRSHRNsu; break;
4362     }
4363
4364     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4365                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4366   }
4367
4368   case Intrinsic::arm_neon_vshiftins: {
4369     EVT VT = N->getOperand(1).getValueType();
4370     int64_t Cnt;
4371     unsigned VShiftOpc = 0;
4372
4373     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4374       VShiftOpc = ARMISD::VSLI;
4375     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4376       VShiftOpc = ARMISD::VSRI;
4377     else {
4378       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4379     }
4380
4381     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4382                        N->getOperand(1), N->getOperand(2),
4383                        DAG.getConstant(Cnt, MVT::i32));
4384   }
4385
4386   case Intrinsic::arm_neon_vqrshifts:
4387   case Intrinsic::arm_neon_vqrshiftu:
4388     // No immediate versions of these to check for.
4389     break;
4390   }
4391
4392   return SDValue();
4393 }
4394
4395 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4396 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4397 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4398 /// vector element shift counts are generally not legal, and it is hard to see
4399 /// their values after they get legalized to loads from a constant pool.
4400 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4401                                    const ARMSubtarget *ST) {
4402   EVT VT = N->getValueType(0);
4403
4404   // Nothing to be done for scalar shifts.
4405   if (! VT.isVector())
4406     return SDValue();
4407
4408   assert(ST->hasNEON() && "unexpected vector shift");
4409   int64_t Cnt;
4410
4411   switch (N->getOpcode()) {
4412   default: llvm_unreachable("unexpected shift opcode");
4413
4414   case ISD::SHL:
4415     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4416       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4417                          DAG.getConstant(Cnt, MVT::i32));
4418     break;
4419
4420   case ISD::SRA:
4421   case ISD::SRL:
4422     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4423       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4424                             ARMISD::VSHRs : ARMISD::VSHRu);
4425       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4426                          DAG.getConstant(Cnt, MVT::i32));
4427     }
4428   }
4429   return SDValue();
4430 }
4431
4432 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4433 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4434 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4435                                     const ARMSubtarget *ST) {
4436   SDValue N0 = N->getOperand(0);
4437
4438   // Check for sign- and zero-extensions of vector extract operations of 8-
4439   // and 16-bit vector elements.  NEON supports these directly.  They are
4440   // handled during DAG combining because type legalization will promote them
4441   // to 32-bit types and it is messy to recognize the operations after that.
4442   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4443     SDValue Vec = N0.getOperand(0);
4444     SDValue Lane = N0.getOperand(1);
4445     EVT VT = N->getValueType(0);
4446     EVT EltVT = N0.getValueType();
4447     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4448
4449     if (VT == MVT::i32 &&
4450         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4451         TLI.isTypeLegal(Vec.getValueType())) {
4452
4453       unsigned Opc = 0;
4454       switch (N->getOpcode()) {
4455       default: llvm_unreachable("unexpected opcode");
4456       case ISD::SIGN_EXTEND:
4457         Opc = ARMISD::VGETLANEs;
4458         break;
4459       case ISD::ZERO_EXTEND:
4460       case ISD::ANY_EXTEND:
4461         Opc = ARMISD::VGETLANEu;
4462         break;
4463       }
4464       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4465     }
4466   }
4467
4468   return SDValue();
4469 }
4470
4471 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4472 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4473 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4474                                        const ARMSubtarget *ST) {
4475   // If the target supports NEON, try to use vmax/vmin instructions for f32
4476   // selects like "x < y ? x : y".  Unless the FiniteOnlyFPMath option is set,
4477   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4478   // a NaN; only do the transformation when it matches that behavior.
4479
4480   // For now only do this when using NEON for FP operations; if using VFP, it
4481   // is not obvious that the benefit outweighs the cost of switching to the
4482   // NEON pipeline.
4483   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4484       N->getValueType(0) != MVT::f32)
4485     return SDValue();
4486
4487   SDValue CondLHS = N->getOperand(0);
4488   SDValue CondRHS = N->getOperand(1);
4489   SDValue LHS = N->getOperand(2);
4490   SDValue RHS = N->getOperand(3);
4491   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4492
4493   unsigned Opcode = 0;
4494   bool IsReversed;
4495   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4496     IsReversed = false; // x CC y ? x : y
4497   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4498     IsReversed = true ; // x CC y ? y : x
4499   } else {
4500     return SDValue();
4501   }
4502
4503   bool IsUnordered;
4504   switch (CC) {
4505   default: break;
4506   case ISD::SETOLT:
4507   case ISD::SETOLE:
4508   case ISD::SETLT:
4509   case ISD::SETLE:
4510   case ISD::SETULT:
4511   case ISD::SETULE:
4512     // If LHS is NaN, an ordered comparison will be false and the result will
4513     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4514     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4515     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4516     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4517       break;
4518     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4519     // will return -0, so vmin can only be used for unsafe math or if one of
4520     // the operands is known to be nonzero.
4521     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4522         !UnsafeFPMath &&
4523         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4524       break;
4525     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4526     break;
4527
4528   case ISD::SETOGT:
4529   case ISD::SETOGE:
4530   case ISD::SETGT:
4531   case ISD::SETGE:
4532   case ISD::SETUGT:
4533   case ISD::SETUGE:
4534     // If LHS is NaN, an ordered comparison will be false and the result will
4535     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4536     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4537     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4538     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4539       break;
4540     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4541     // will return +0, so vmax can only be used for unsafe math or if one of
4542     // the operands is known to be nonzero.
4543     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4544         !UnsafeFPMath &&
4545         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4546       break;
4547     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4548     break;
4549   }
4550
4551   if (!Opcode)
4552     return SDValue();
4553   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4554 }
4555
4556 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4557                                              DAGCombinerInfo &DCI) const {
4558   switch (N->getOpcode()) {
4559   default: break;
4560   case ISD::ADD:        return PerformADDCombine(N, DCI);
4561   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4562   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4563   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4564   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4565   case ISD::SHL:
4566   case ISD::SRA:
4567   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4568   case ISD::SIGN_EXTEND:
4569   case ISD::ZERO_EXTEND:
4570   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4571   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4572   }
4573   return SDValue();
4574 }
4575
4576 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4577   if (!Subtarget->hasV6Ops())
4578     // Pre-v6 does not support unaligned mem access.
4579     return false;
4580
4581   // v6+ may or may not support unaligned mem access depending on the system
4582   // configuration.
4583   // FIXME: This is pretty conservative. Should we provide cmdline option to
4584   // control the behaviour?
4585   if (!Subtarget->isTargetDarwin())
4586     return false;
4587
4588   switch (VT.getSimpleVT().SimpleTy) {
4589   default:
4590     return false;
4591   case MVT::i8:
4592   case MVT::i16:
4593   case MVT::i32:
4594     return true;
4595   // FIXME: VLD1 etc with standard alignment is legal.
4596   }
4597 }
4598
4599 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4600   if (V < 0)
4601     return false;
4602
4603   unsigned Scale = 1;
4604   switch (VT.getSimpleVT().SimpleTy) {
4605   default: return false;
4606   case MVT::i1:
4607   case MVT::i8:
4608     // Scale == 1;
4609     break;
4610   case MVT::i16:
4611     // Scale == 2;
4612     Scale = 2;
4613     break;
4614   case MVT::i32:
4615     // Scale == 4;
4616     Scale = 4;
4617     break;
4618   }
4619
4620   if ((V & (Scale - 1)) != 0)
4621     return false;
4622   V /= Scale;
4623   return V == (V & ((1LL << 5) - 1));
4624 }
4625
4626 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4627                                       const ARMSubtarget *Subtarget) {
4628   bool isNeg = false;
4629   if (V < 0) {
4630     isNeg = true;
4631     V = - V;
4632   }
4633
4634   switch (VT.getSimpleVT().SimpleTy) {
4635   default: return false;
4636   case MVT::i1:
4637   case MVT::i8:
4638   case MVT::i16:
4639   case MVT::i32:
4640     // + imm12 or - imm8
4641     if (isNeg)
4642       return V == (V & ((1LL << 8) - 1));
4643     return V == (V & ((1LL << 12) - 1));
4644   case MVT::f32:
4645   case MVT::f64:
4646     // Same as ARM mode. FIXME: NEON?
4647     if (!Subtarget->hasVFP2())
4648       return false;
4649     if ((V & 3) != 0)
4650       return false;
4651     V >>= 2;
4652     return V == (V & ((1LL << 8) - 1));
4653   }
4654 }
4655
4656 /// isLegalAddressImmediate - Return true if the integer value can be used
4657 /// as the offset of the target addressing mode for load / store of the
4658 /// given type.
4659 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4660                                     const ARMSubtarget *Subtarget) {
4661   if (V == 0)
4662     return true;
4663
4664   if (!VT.isSimple())
4665     return false;
4666
4667   if (Subtarget->isThumb1Only())
4668     return isLegalT1AddressImmediate(V, VT);
4669   else if (Subtarget->isThumb2())
4670     return isLegalT2AddressImmediate(V, VT, Subtarget);
4671
4672   // ARM mode.
4673   if (V < 0)
4674     V = - V;
4675   switch (VT.getSimpleVT().SimpleTy) {
4676   default: return false;
4677   case MVT::i1:
4678   case MVT::i8:
4679   case MVT::i32:
4680     // +- imm12
4681     return V == (V & ((1LL << 12) - 1));
4682   case MVT::i16:
4683     // +- imm8
4684     return V == (V & ((1LL << 8) - 1));
4685   case MVT::f32:
4686   case MVT::f64:
4687     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4688       return false;
4689     if ((V & 3) != 0)
4690       return false;
4691     V >>= 2;
4692     return V == (V & ((1LL << 8) - 1));
4693   }
4694 }
4695
4696 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4697                                                       EVT VT) const {
4698   int Scale = AM.Scale;
4699   if (Scale < 0)
4700     return false;
4701
4702   switch (VT.getSimpleVT().SimpleTy) {
4703   default: return false;
4704   case MVT::i1:
4705   case MVT::i8:
4706   case MVT::i16:
4707   case MVT::i32:
4708     if (Scale == 1)
4709       return true;
4710     // r + r << imm
4711     Scale = Scale & ~1;
4712     return Scale == 2 || Scale == 4 || Scale == 8;
4713   case MVT::i64:
4714     // r + r
4715     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4716       return true;
4717     return false;
4718   case MVT::isVoid:
4719     // Note, we allow "void" uses (basically, uses that aren't loads or
4720     // stores), because arm allows folding a scale into many arithmetic
4721     // operations.  This should be made more precise and revisited later.
4722
4723     // Allow r << imm, but the imm has to be a multiple of two.
4724     if (Scale & 1) return false;
4725     return isPowerOf2_32(Scale);
4726   }
4727 }
4728
4729 /// isLegalAddressingMode - Return true if the addressing mode represented
4730 /// by AM is legal for this target, for a load/store of the specified type.
4731 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4732                                               const Type *Ty) const {
4733   EVT VT = getValueType(Ty, true);
4734   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4735     return false;
4736
4737   // Can never fold addr of global into load/store.
4738   if (AM.BaseGV)
4739     return false;
4740
4741   switch (AM.Scale) {
4742   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4743     break;
4744   case 1:
4745     if (Subtarget->isThumb1Only())
4746       return false;
4747     // FALL THROUGH.
4748   default:
4749     // ARM doesn't support any R+R*scale+imm addr modes.
4750     if (AM.BaseOffs)
4751       return false;
4752
4753     if (!VT.isSimple())
4754       return false;
4755
4756     if (Subtarget->isThumb2())
4757       return isLegalT2ScaledAddressingMode(AM, VT);
4758
4759     int Scale = AM.Scale;
4760     switch (VT.getSimpleVT().SimpleTy) {
4761     default: return false;
4762     case MVT::i1:
4763     case MVT::i8:
4764     case MVT::i32:
4765       if (Scale < 0) Scale = -Scale;
4766       if (Scale == 1)
4767         return true;
4768       // r + r << imm
4769       return isPowerOf2_32(Scale & ~1);
4770     case MVT::i16:
4771     case MVT::i64:
4772       // r + r
4773       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4774         return true;
4775       return false;
4776
4777     case MVT::isVoid:
4778       // Note, we allow "void" uses (basically, uses that aren't loads or
4779       // stores), because arm allows folding a scale into many arithmetic
4780       // operations.  This should be made more precise and revisited later.
4781
4782       // Allow r << imm, but the imm has to be a multiple of two.
4783       if (Scale & 1) return false;
4784       return isPowerOf2_32(Scale);
4785     }
4786     break;
4787   }
4788   return true;
4789 }
4790
4791 /// isLegalICmpImmediate - Return true if the specified immediate is legal
4792 /// icmp immediate, that is the target has icmp instructions which can compare
4793 /// a register against the immediate without having to materialize the
4794 /// immediate into a register.
4795 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
4796   if (!Subtarget->isThumb())
4797     return ARM_AM::getSOImmVal(Imm) != -1;
4798   if (Subtarget->isThumb2())
4799     return ARM_AM::getT2SOImmVal(Imm) != -1;
4800   return Imm >= 0 && Imm <= 255;
4801 }
4802
4803 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
4804                                       bool isSEXTLoad, SDValue &Base,
4805                                       SDValue &Offset, bool &isInc,
4806                                       SelectionDAG &DAG) {
4807   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4808     return false;
4809
4810   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
4811     // AddressingMode 3
4812     Base = Ptr->getOperand(0);
4813     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4814       int RHSC = (int)RHS->getZExtValue();
4815       if (RHSC < 0 && RHSC > -256) {
4816         assert(Ptr->getOpcode() == ISD::ADD);
4817         isInc = false;
4818         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4819         return true;
4820       }
4821     }
4822     isInc = (Ptr->getOpcode() == ISD::ADD);
4823     Offset = Ptr->getOperand(1);
4824     return true;
4825   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
4826     // AddressingMode 2
4827     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4828       int RHSC = (int)RHS->getZExtValue();
4829       if (RHSC < 0 && RHSC > -0x1000) {
4830         assert(Ptr->getOpcode() == ISD::ADD);
4831         isInc = false;
4832         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4833         Base = Ptr->getOperand(0);
4834         return true;
4835       }
4836     }
4837
4838     if (Ptr->getOpcode() == ISD::ADD) {
4839       isInc = true;
4840       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
4841       if (ShOpcVal != ARM_AM::no_shift) {
4842         Base = Ptr->getOperand(1);
4843         Offset = Ptr->getOperand(0);
4844       } else {
4845         Base = Ptr->getOperand(0);
4846         Offset = Ptr->getOperand(1);
4847       }
4848       return true;
4849     }
4850
4851     isInc = (Ptr->getOpcode() == ISD::ADD);
4852     Base = Ptr->getOperand(0);
4853     Offset = Ptr->getOperand(1);
4854     return true;
4855   }
4856
4857   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
4858   return false;
4859 }
4860
4861 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
4862                                      bool isSEXTLoad, SDValue &Base,
4863                                      SDValue &Offset, bool &isInc,
4864                                      SelectionDAG &DAG) {
4865   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4866     return false;
4867
4868   Base = Ptr->getOperand(0);
4869   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4870     int RHSC = (int)RHS->getZExtValue();
4871     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
4872       assert(Ptr->getOpcode() == ISD::ADD);
4873       isInc = false;
4874       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4875       return true;
4876     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
4877       isInc = Ptr->getOpcode() == ISD::ADD;
4878       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
4879       return true;
4880     }
4881   }
4882
4883   return false;
4884 }
4885
4886 /// getPreIndexedAddressParts - returns true by value, base pointer and
4887 /// offset pointer and addressing mode by reference if the node's address
4888 /// can be legally represented as pre-indexed load / store address.
4889 bool
4890 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
4891                                              SDValue &Offset,
4892                                              ISD::MemIndexedMode &AM,
4893                                              SelectionDAG &DAG) const {
4894   if (Subtarget->isThumb1Only())
4895     return false;
4896
4897   EVT VT;
4898   SDValue Ptr;
4899   bool isSEXTLoad = false;
4900   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4901     Ptr = LD->getBasePtr();
4902     VT  = LD->getMemoryVT();
4903     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4904   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4905     Ptr = ST->getBasePtr();
4906     VT  = ST->getMemoryVT();
4907   } else
4908     return false;
4909
4910   bool isInc;
4911   bool isLegal = false;
4912   if (Subtarget->isThumb2())
4913     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
4914                                        Offset, isInc, DAG);
4915   else
4916     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
4917                                         Offset, isInc, DAG);
4918   if (!isLegal)
4919     return false;
4920
4921   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
4922   return true;
4923 }
4924
4925 /// getPostIndexedAddressParts - returns true by value, base pointer and
4926 /// offset pointer and addressing mode by reference if this node can be
4927 /// combined with a load / store to form a post-indexed load / store.
4928 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
4929                                                    SDValue &Base,
4930                                                    SDValue &Offset,
4931                                                    ISD::MemIndexedMode &AM,
4932                                                    SelectionDAG &DAG) const {
4933   if (Subtarget->isThumb1Only())
4934     return false;
4935
4936   EVT VT;
4937   SDValue Ptr;
4938   bool isSEXTLoad = false;
4939   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4940     VT  = LD->getMemoryVT();
4941     Ptr = LD->getBasePtr();
4942     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4943   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4944     VT  = ST->getMemoryVT();
4945     Ptr = ST->getBasePtr();
4946   } else
4947     return false;
4948
4949   bool isInc;
4950   bool isLegal = false;
4951   if (Subtarget->isThumb2())
4952     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
4953                                        isInc, DAG);
4954   else
4955     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
4956                                         isInc, DAG);
4957   if (!isLegal)
4958     return false;
4959
4960   if (Ptr != Base) {
4961     // Swap base ptr and offset to catch more post-index load / store when
4962     // it's legal. In Thumb2 mode, offset must be an immediate.
4963     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
4964         !Subtarget->isThumb2())
4965       std::swap(Base, Offset);
4966
4967     // Post-indexed load / store update the base pointer.
4968     if (Ptr != Base)
4969       return false;
4970   }
4971
4972   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
4973   return true;
4974 }
4975
4976 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4977                                                        const APInt &Mask,
4978                                                        APInt &KnownZero,
4979                                                        APInt &KnownOne,
4980                                                        const SelectionDAG &DAG,
4981                                                        unsigned Depth) const {
4982   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4983   switch (Op.getOpcode()) {
4984   default: break;
4985   case ARMISD::CMOV: {
4986     // Bits are known zero/one if known on the LHS and RHS.
4987     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
4988     if (KnownZero == 0 && KnownOne == 0) return;
4989
4990     APInt KnownZeroRHS, KnownOneRHS;
4991     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
4992                           KnownZeroRHS, KnownOneRHS, Depth+1);
4993     KnownZero &= KnownZeroRHS;
4994     KnownOne  &= KnownOneRHS;
4995     return;
4996   }
4997   }
4998 }
4999
5000 //===----------------------------------------------------------------------===//
5001 //                           ARM Inline Assembly Support
5002 //===----------------------------------------------------------------------===//
5003
5004 /// getConstraintType - Given a constraint letter, return the type of
5005 /// constraint it is for this target.
5006 ARMTargetLowering::ConstraintType
5007 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5008   if (Constraint.size() == 1) {
5009     switch (Constraint[0]) {
5010     default:  break;
5011     case 'l': return C_RegisterClass;
5012     case 'w': return C_RegisterClass;
5013     }
5014   }
5015   return TargetLowering::getConstraintType(Constraint);
5016 }
5017
5018 std::pair<unsigned, const TargetRegisterClass*>
5019 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5020                                                 EVT VT) const {
5021   if (Constraint.size() == 1) {
5022     // GCC ARM Constraint Letters
5023     switch (Constraint[0]) {
5024     case 'l':
5025       if (Subtarget->isThumb())
5026         return std::make_pair(0U, ARM::tGPRRegisterClass);
5027       else
5028         return std::make_pair(0U, ARM::GPRRegisterClass);
5029     case 'r':
5030       return std::make_pair(0U, ARM::GPRRegisterClass);
5031     case 'w':
5032       if (VT == MVT::f32)
5033         return std::make_pair(0U, ARM::SPRRegisterClass);
5034       if (VT.getSizeInBits() == 64)
5035         return std::make_pair(0U, ARM::DPRRegisterClass);
5036       if (VT.getSizeInBits() == 128)
5037         return std::make_pair(0U, ARM::QPRRegisterClass);
5038       break;
5039     }
5040   }
5041   if (StringRef("{cc}").equals_lower(Constraint))
5042     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5043
5044   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5045 }
5046
5047 std::vector<unsigned> ARMTargetLowering::
5048 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5049                                   EVT VT) const {
5050   if (Constraint.size() != 1)
5051     return std::vector<unsigned>();
5052
5053   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5054   default: break;
5055   case 'l':
5056     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5057                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5058                                  0);
5059   case 'r':
5060     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5061                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5062                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5063                                  ARM::R12, ARM::LR, 0);
5064   case 'w':
5065     if (VT == MVT::f32)
5066       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5067                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5068                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5069                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5070                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5071                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5072                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5073                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5074     if (VT.getSizeInBits() == 64)
5075       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5076                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5077                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5078                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5079     if (VT.getSizeInBits() == 128)
5080       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5081                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5082       break;
5083   }
5084
5085   return std::vector<unsigned>();
5086 }
5087
5088 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5089 /// vector.  If it is invalid, don't add anything to Ops.
5090 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5091                                                      char Constraint,
5092                                                      std::vector<SDValue>&Ops,
5093                                                      SelectionDAG &DAG) const {
5094   SDValue Result(0, 0);
5095
5096   switch (Constraint) {
5097   default: break;
5098   case 'I': case 'J': case 'K': case 'L':
5099   case 'M': case 'N': case 'O':
5100     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5101     if (!C)
5102       return;
5103
5104     int64_t CVal64 = C->getSExtValue();
5105     int CVal = (int) CVal64;
5106     // None of these constraints allow values larger than 32 bits.  Check
5107     // that the value fits in an int.
5108     if (CVal != CVal64)
5109       return;
5110
5111     switch (Constraint) {
5112       case 'I':
5113         if (Subtarget->isThumb1Only()) {
5114           // This must be a constant between 0 and 255, for ADD
5115           // immediates.
5116           if (CVal >= 0 && CVal <= 255)
5117             break;
5118         } else if (Subtarget->isThumb2()) {
5119           // A constant that can be used as an immediate value in a
5120           // data-processing instruction.
5121           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5122             break;
5123         } else {
5124           // A constant that can be used as an immediate value in a
5125           // data-processing instruction.
5126           if (ARM_AM::getSOImmVal(CVal) != -1)
5127             break;
5128         }
5129         return;
5130
5131       case 'J':
5132         if (Subtarget->isThumb()) {  // FIXME thumb2
5133           // This must be a constant between -255 and -1, for negated ADD
5134           // immediates. This can be used in GCC with an "n" modifier that
5135           // prints the negated value, for use with SUB instructions. It is
5136           // not useful otherwise but is implemented for compatibility.
5137           if (CVal >= -255 && CVal <= -1)
5138             break;
5139         } else {
5140           // This must be a constant between -4095 and 4095. It is not clear
5141           // what this constraint is intended for. Implemented for
5142           // compatibility with GCC.
5143           if (CVal >= -4095 && CVal <= 4095)
5144             break;
5145         }
5146         return;
5147
5148       case 'K':
5149         if (Subtarget->isThumb1Only()) {
5150           // A 32-bit value where only one byte has a nonzero value. Exclude
5151           // zero to match GCC. This constraint is used by GCC internally for
5152           // constants that can be loaded with a move/shift combination.
5153           // It is not useful otherwise but is implemented for compatibility.
5154           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5155             break;
5156         } else if (Subtarget->isThumb2()) {
5157           // A constant whose bitwise inverse can be used as an immediate
5158           // value in a data-processing instruction. This can be used in GCC
5159           // with a "B" modifier that prints the inverted value, for use with
5160           // BIC and MVN instructions. It is not useful otherwise but is
5161           // implemented for compatibility.
5162           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5163             break;
5164         } else {
5165           // A constant whose bitwise inverse can be used as an immediate
5166           // value in a data-processing instruction. This can be used in GCC
5167           // with a "B" modifier that prints the inverted value, for use with
5168           // BIC and MVN instructions. It is not useful otherwise but is
5169           // implemented for compatibility.
5170           if (ARM_AM::getSOImmVal(~CVal) != -1)
5171             break;
5172         }
5173         return;
5174
5175       case 'L':
5176         if (Subtarget->isThumb1Only()) {
5177           // This must be a constant between -7 and 7,
5178           // for 3-operand ADD/SUB immediate instructions.
5179           if (CVal >= -7 && CVal < 7)
5180             break;
5181         } else if (Subtarget->isThumb2()) {
5182           // A constant whose negation can be used as an immediate value in a
5183           // data-processing instruction. This can be used in GCC with an "n"
5184           // modifier that prints the negated value, for use with SUB
5185           // instructions. It is not useful otherwise but is implemented for
5186           // compatibility.
5187           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5188             break;
5189         } else {
5190           // A constant whose negation can be used as an immediate value in a
5191           // data-processing instruction. This can be used in GCC with an "n"
5192           // modifier that prints the negated value, for use with SUB
5193           // instructions. It is not useful otherwise but is implemented for
5194           // compatibility.
5195           if (ARM_AM::getSOImmVal(-CVal) != -1)
5196             break;
5197         }
5198         return;
5199
5200       case 'M':
5201         if (Subtarget->isThumb()) { // FIXME thumb2
5202           // This must be a multiple of 4 between 0 and 1020, for
5203           // ADD sp + immediate.
5204           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5205             break;
5206         } else {
5207           // A power of two or a constant between 0 and 32.  This is used in
5208           // GCC for the shift amount on shifted register operands, but it is
5209           // useful in general for any shift amounts.
5210           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5211             break;
5212         }
5213         return;
5214
5215       case 'N':
5216         if (Subtarget->isThumb()) {  // FIXME thumb2
5217           // This must be a constant between 0 and 31, for shift amounts.
5218           if (CVal >= 0 && CVal <= 31)
5219             break;
5220         }
5221         return;
5222
5223       case 'O':
5224         if (Subtarget->isThumb()) {  // FIXME thumb2
5225           // This must be a multiple of 4 between -508 and 508, for
5226           // ADD/SUB sp = sp + immediate.
5227           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5228             break;
5229         }
5230         return;
5231     }
5232     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5233     break;
5234   }
5235
5236   if (Result.getNode()) {
5237     Ops.push_back(Result);
5238     return;
5239   }
5240   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5241 }
5242
5243 bool
5244 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5245   // The ARM target isn't yet aware of offsets.
5246   return false;
5247 }
5248
5249 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5250   APInt Imm = FPImm.bitcastToAPInt();
5251   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5252   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5253   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5254
5255   // We can handle 4 bits of mantissa.
5256   // mantissa = (16+UInt(e:f:g:h))/16.
5257   if (Mantissa & 0x7ffff)
5258     return -1;
5259   Mantissa >>= 19;
5260   if ((Mantissa & 0xf) != Mantissa)
5261     return -1;
5262
5263   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5264   if (Exp < -3 || Exp > 4)
5265     return -1;
5266   Exp = ((Exp+3) & 0x7) ^ 4;
5267
5268   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5269 }
5270
5271 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5272   APInt Imm = FPImm.bitcastToAPInt();
5273   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5274   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5275   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5276
5277   // We can handle 4 bits of mantissa.
5278   // mantissa = (16+UInt(e:f:g:h))/16.
5279   if (Mantissa & 0xffffffffffffLL)
5280     return -1;
5281   Mantissa >>= 48;
5282   if ((Mantissa & 0xf) != Mantissa)
5283     return -1;
5284
5285   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5286   if (Exp < -3 || Exp > 4)
5287     return -1;
5288   Exp = ((Exp+3) & 0x7) ^ 4;
5289
5290   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5291 }
5292
5293 /// isFPImmLegal - Returns true if the target can instruction select the
5294 /// specified FP immediate natively. If false, the legalizer will
5295 /// materialize the FP immediate as a load from a constant pool.
5296 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5297   if (!Subtarget->hasVFP3())
5298     return false;
5299   if (VT == MVT::f32)
5300     return ARM::getVFPf32Imm(Imm) != -1;
5301   if (VT == MVT::f64)
5302     return ARM::getVFPf64Imm(Imm) != -1;
5303   return false;
5304 }