lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMRegisterInfo.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "ARMTargetObjectFile.h"
  24 #include "llvm/CallingConv.h"
  25 #include "llvm/Constants.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instruction.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/CodeGen/CallingConvLower.h"
  31 #include "llvm/CodeGen/MachineBasicBlock.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/CodeGen/SelectionDAG.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/ADT/VectorExtras.h"
  40 #include "llvm/Support/ErrorHandling.h"
  41 #include "llvm/Support/MathExtras.h"
  42 using namespace llvm;
  43
  44 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  45                                    CCValAssign::LocInfo &LocInfo,
  46                                    ISD::ArgFlagsTy &ArgFlags,
  47                                    CCState &State);
  48 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  49                                     CCValAssign::LocInfo &LocInfo,
  50                                     ISD::ArgFlagsTy &ArgFlags,
  51                                     CCState &State);
  52 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  53                                       CCValAssign::LocInfo &LocInfo,
  54                                       ISD::ArgFlagsTy &ArgFlags,
  55                                       CCState &State);
  56 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  57                                        CCValAssign::LocInfo &LocInfo,
  58                                        ISD::ArgFlagsTy &ArgFlags,
  59                                        CCState &State);
  60
  61 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  62                                        EVT PromotedBitwiseVT) {
  63   if (VT != PromotedLdStVT) {
  64     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  65     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  66                        PromotedLdStVT.getSimpleVT());
  67
  68     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  69     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  70                        PromotedLdStVT.getSimpleVT());
  71   }
  72
  73   EVT ElemTy = VT.getVectorElementType();
  74   if (ElemTy != EVT::i64 && ElemTy != EVT::f64)
  75     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  76   if (ElemTy == EVT::i8 || ElemTy == EVT::i16)
  77     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  78   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  79   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  80   setOperationAction(ISD::SCALAR_TO_VECTOR, VT.getSimpleVT(), Custom);
  81   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Custom);
  82   if (VT.isInteger()) {
  83     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
  84     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
  85     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
  86   }
  87
  88   // Promote all bit-wise operations.
  89   if (VT.isInteger() && VT != PromotedBitwiseVT) {
  90     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
  91     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
  92                        PromotedBitwiseVT.getSimpleVT());
  93     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
  94     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
  95                        PromotedBitwiseVT.getSimpleVT());
  96     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
  97     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
  98                        PromotedBitwiseVT.getSimpleVT());
  99   }
 100 }
 101
 102 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 103   addRegisterClass(VT, ARM::DPRRegisterClass);
 104   addTypeForNEON(VT, EVT::f64, EVT::v2i32);
 105 }
 106
 107 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 108   addRegisterClass(VT, ARM::QPRRegisterClass);
 109   addTypeForNEON(VT, EVT::v2f64, EVT::v4i32);
 110 }
 111
 112 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 113   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 114     return new TargetLoweringObjectFileMachO();
 115   return new ARMElfTargetObjectFile();
 116 }
 117
 118 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 119     : TargetLowering(TM, createTLOF(TM)), ARMPCLabelIndex(0) {
 120   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 121
 122   if (Subtarget->isTargetDarwin()) {
 123     // Uses VFP for Thumb libfuncs if available.
 124     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 125       // Single-precision floating-point arithmetic.
 126       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 127       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 128       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 129       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 130
 131       // Double-precision floating-point arithmetic.
 132       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 133       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 134       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 135       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 136
 137       // Single-precision comparisons.
 138       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 139       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 140       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 141       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 142       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 143       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 144       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 145       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 146
 147       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 148       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 149       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 150       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 151       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 152       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 153       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 154       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 155
 156       // Double-precision comparisons.
 157       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 158       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 159       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 160       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 161       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 162       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 163       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 164       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 165
 166       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 167       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 168       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 169       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 170       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 171       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 172       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 173       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 174
 175       // Floating-point to integer conversions.
 176       // i64 conversions are done via library routines even when generating VFP
 177       // instructions, so use the same ones.
 178       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 179       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 180       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 181       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 182
 183       // Conversions between floating types.
 184       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 185       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 186
 187       // Integer to floating-point conversions.
 188       // i64 conversions are done via library routines even when generating VFP
 189       // instructions, so use the same ones.
 190       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 191       // e.g., __floatunsidf vs. __floatunssidfvfp.
 192       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 193       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 194       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 195       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 196     }
 197   }
 198
 199   // These libcalls are not available in 32-bit.
 200   setLibcallName(RTLIB::SHL_I128, 0);
 201   setLibcallName(RTLIB::SRL_I128, 0);
 202   setLibcallName(RTLIB::SRA_I128, 0);
 203
 204   if (Subtarget->isThumb1Only())
 205     addRegisterClass(EVT::i32, ARM::tGPRRegisterClass);
 206   else
 207     addRegisterClass(EVT::i32, ARM::GPRRegisterClass);
 208   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 209     addRegisterClass(EVT::f32, ARM::SPRRegisterClass);
 210     addRegisterClass(EVT::f64, ARM::DPRRegisterClass);
 211
 212     setTruncStoreAction(EVT::f64, EVT::f32, Expand);
 213   }
 214
 215   if (Subtarget->hasNEON()) {
 216     addDRTypeForNEON(EVT::v2f32);
 217     addDRTypeForNEON(EVT::v8i8);
 218     addDRTypeForNEON(EVT::v4i16);
 219     addDRTypeForNEON(EVT::v2i32);
 220     addDRTypeForNEON(EVT::v1i64);
 221
 222     addQRTypeForNEON(EVT::v4f32);
 223     addQRTypeForNEON(EVT::v2f64);
 224     addQRTypeForNEON(EVT::v16i8);
 225     addQRTypeForNEON(EVT::v8i16);
 226     addQRTypeForNEON(EVT::v4i32);
 227     addQRTypeForNEON(EVT::v2i64);
 228
 229     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 230     setTargetDAGCombine(ISD::SHL);
 231     setTargetDAGCombine(ISD::SRL);
 232     setTargetDAGCombine(ISD::SRA);
 233     setTargetDAGCombine(ISD::SIGN_EXTEND);
 234     setTargetDAGCombine(ISD::ZERO_EXTEND);
 235     setTargetDAGCombine(ISD::ANY_EXTEND);
 236   }
 237
 238   computeRegisterProperties();
 239
 240   // ARM does not have f32 extending load.
 241   setLoadExtAction(ISD::EXTLOAD, EVT::f32, Expand);
 242
 243   // ARM does not have i1 sign extending load.
 244   setLoadExtAction(ISD::SEXTLOAD, EVT::i1, Promote);
 245
 246   // ARM supports all 4 flavors of integer indexed load / store.
 247   if (!Subtarget->isThumb1Only()) {
 248     for (unsigned im = (unsigned)ISD::PRE_INC;
 249          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 250       setIndexedLoadAction(im,  EVT::i1,  Legal);
 251       setIndexedLoadAction(im,  EVT::i8,  Legal);
 252       setIndexedLoadAction(im,  EVT::i16, Legal);
 253       setIndexedLoadAction(im,  EVT::i32, Legal);
 254       setIndexedStoreAction(im, EVT::i1,  Legal);
 255       setIndexedStoreAction(im, EVT::i8,  Legal);
 256       setIndexedStoreAction(im, EVT::i16, Legal);
 257       setIndexedStoreAction(im, EVT::i32, Legal);
 258     }
 259   }
 260
 261   // i64 operation support.
 262   if (Subtarget->isThumb1Only()) {
 263     setOperationAction(ISD::MUL,     EVT::i64, Expand);
 264     setOperationAction(ISD::MULHU,   EVT::i32, Expand);
 265     setOperationAction(ISD::MULHS,   EVT::i32, Expand);
 266     setOperationAction(ISD::UMUL_LOHI, EVT::i32, Expand);
 267     setOperationAction(ISD::SMUL_LOHI, EVT::i32, Expand);
 268   } else {
 269     setOperationAction(ISD::MUL,     EVT::i64, Expand);
 270     setOperationAction(ISD::MULHU,   EVT::i32, Expand);
 271     if (!Subtarget->hasV6Ops())
 272       setOperationAction(ISD::MULHS, EVT::i32, Expand);
 273   }
 274   setOperationAction(ISD::SHL_PARTS, EVT::i32, Expand);
 275   setOperationAction(ISD::SRA_PARTS, EVT::i32, Expand);
 276   setOperationAction(ISD::SRL_PARTS, EVT::i32, Expand);
 277   setOperationAction(ISD::SRL,       EVT::i64, Custom);
 278   setOperationAction(ISD::SRA,       EVT::i64, Custom);
 279
 280   // ARM does not have ROTL.
 281   setOperationAction(ISD::ROTL,  EVT::i32, Expand);
 282   setOperationAction(ISD::CTTZ,  EVT::i32, Expand);
 283   setOperationAction(ISD::CTPOP, EVT::i32, Expand);
 284   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 285     setOperationAction(ISD::CTLZ, EVT::i32, Expand);
 286
 287   // Only ARMv6 has BSWAP.
 288   if (!Subtarget->hasV6Ops())
 289     setOperationAction(ISD::BSWAP, EVT::i32, Expand);
 290
 291   // These are expanded into libcalls.
 292   setOperationAction(ISD::SDIV,  EVT::i32, Expand);
 293   setOperationAction(ISD::UDIV,  EVT::i32, Expand);
 294   setOperationAction(ISD::SREM,  EVT::i32, Expand);
 295   setOperationAction(ISD::UREM,  EVT::i32, Expand);
 296   setOperationAction(ISD::SDIVREM, EVT::i32, Expand);
 297   setOperationAction(ISD::UDIVREM, EVT::i32, Expand);
 298
 299   // Support label based line numbers.
 300   setOperationAction(ISD::DBG_STOPPOINT, EVT::Other, Expand);
 301   setOperationAction(ISD::DEBUG_LOC, EVT::Other, Expand);
 302
 303   setOperationAction(ISD::GlobalAddress, EVT::i32,   Custom);
 304   setOperationAction(ISD::ConstantPool,  EVT::i32,   Custom);
 305   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, EVT::i32, Custom);
 306   setOperationAction(ISD::GlobalTLSAddress, EVT::i32, Custom);
 307
 308   // Use the default implementation.
 309   setOperationAction(ISD::VASTART,            EVT::Other, Custom);
 310   setOperationAction(ISD::VAARG,              EVT::Other, Expand);
 311   setOperationAction(ISD::VACOPY,             EVT::Other, Expand);
 312   setOperationAction(ISD::VAEND,              EVT::Other, Expand);
 313   setOperationAction(ISD::STACKSAVE,          EVT::Other, Expand);
 314   setOperationAction(ISD::STACKRESTORE,       EVT::Other, Expand);
 315   if (Subtarget->isThumb())
 316     setOperationAction(ISD::DYNAMIC_STACKALLOC, EVT::i32, Custom);
 317   else
 318     setOperationAction(ISD::DYNAMIC_STACKALLOC, EVT::i32, Expand);
 319   setOperationAction(ISD::MEMBARRIER,         EVT::Other, Expand);
 320
 321   if (!Subtarget->hasV6Ops() && !Subtarget->isThumb2()) {
 322     setOperationAction(ISD::SIGN_EXTEND_INREG, EVT::i16, Expand);
 323     setOperationAction(ISD::SIGN_EXTEND_INREG, EVT::i8,  Expand);
 324   }
 325   setOperationAction(ISD::SIGN_EXTEND_INREG, EVT::i1, Expand);
 326
 327   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 328     // Turn f64->i64 into FMRRD, i64 -> f64 to FMDRR iff target supports vfp2.
 329     setOperationAction(ISD::BIT_CONVERT, EVT::i64, Custom);
 330
 331   // We want to custom lower some of our intrinsics.
 332   setOperationAction(ISD::INTRINSIC_WO_CHAIN, EVT::Other, Custom);
 333   setOperationAction(ISD::INTRINSIC_W_CHAIN, EVT::Other, Custom);
 334   setOperationAction(ISD::INTRINSIC_VOID, EVT::Other, Custom);
 335
 336   setOperationAction(ISD::SETCC,     EVT::i32, Expand);
 337   setOperationAction(ISD::SETCC,     EVT::f32, Expand);
 338   setOperationAction(ISD::SETCC,     EVT::f64, Expand);
 339   setOperationAction(ISD::SELECT,    EVT::i32, Expand);
 340   setOperationAction(ISD::SELECT,    EVT::f32, Expand);
 341   setOperationAction(ISD::SELECT,    EVT::f64, Expand);
 342   setOperationAction(ISD::SELECT_CC, EVT::i32, Custom);
 343   setOperationAction(ISD::SELECT_CC, EVT::f32, Custom);
 344   setOperationAction(ISD::SELECT_CC, EVT::f64, Custom);
 345
 346   setOperationAction(ISD::BRCOND,    EVT::Other, Expand);
 347   setOperationAction(ISD::BR_CC,     EVT::i32,   Custom);
 348   setOperationAction(ISD::BR_CC,     EVT::f32,   Custom);
 349   setOperationAction(ISD::BR_CC,     EVT::f64,   Custom);
 350   setOperationAction(ISD::BR_JT,     EVT::Other, Custom);
 351
 352   // We don't support sin/cos/fmod/copysign/pow
 353   setOperationAction(ISD::FSIN,      EVT::f64, Expand);
 354   setOperationAction(ISD::FSIN,      EVT::f32, Expand);
 355   setOperationAction(ISD::FCOS,      EVT::f32, Expand);
 356   setOperationAction(ISD::FCOS,      EVT::f64, Expand);
 357   setOperationAction(ISD::FREM,      EVT::f64, Expand);
 358   setOperationAction(ISD::FREM,      EVT::f32, Expand);
 359   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 360     setOperationAction(ISD::FCOPYSIGN, EVT::f64, Custom);
 361     setOperationAction(ISD::FCOPYSIGN, EVT::f32, Custom);
 362   }
 363   setOperationAction(ISD::FPOW,      EVT::f64, Expand);
 364   setOperationAction(ISD::FPOW,      EVT::f32, Expand);
 365
 366   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 367   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 368     setOperationAction(ISD::SINT_TO_FP, EVT::i32, Custom);
 369     setOperationAction(ISD::UINT_TO_FP, EVT::i32, Custom);
 370     setOperationAction(ISD::FP_TO_UINT, EVT::i32, Custom);
 371     setOperationAction(ISD::FP_TO_SINT, EVT::i32, Custom);
 372   }
 373
 374   // We have target-specific dag combine patterns for the following nodes:
 375   // ARMISD::FMRRD  - No need to call setTargetDAGCombine
 376   setTargetDAGCombine(ISD::ADD);
 377   setTargetDAGCombine(ISD::SUB);
 378
 379   setStackPointerRegisterToSaveRestore(ARM::SP);
 380   setSchedulingPreference(SchedulingForRegPressure);
 381   setIfCvtBlockSizeLimit(Subtarget->isThumb() ? 0 : 10);
 382   setIfCvtDupBlockSizeLimit(Subtarget->isThumb() ? 0 : 2);
 383
 384   if (!Subtarget->isThumb()) {
 385     // Use branch latency information to determine if-conversion limits.
 386     // FIXME: If-converter should use instruction latency of the branch being
 387     // eliminated to compute the threshold. For ARMv6, the branch "latency"
 388     // varies depending on whether it's dynamically or statically predicted
 389     // and on whether the destination is in the prefetch buffer.
 390     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 391     const InstrItineraryData &InstrItins = Subtarget->getInstrItineraryData();
 392     unsigned Latency= InstrItins.getLatency(TII->get(ARM::Bcc).getSchedClass());
 393     if (Latency > 1) {
 394       setIfCvtBlockSizeLimit(Latency-1);
 395       if (Latency > 2)
 396         setIfCvtDupBlockSizeLimit(Latency-2);
 397     } else {
 398       setIfCvtBlockSizeLimit(10);
 399       setIfCvtDupBlockSizeLimit(2);
 400     }
 401   }
 402
 403   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 404   // Do not enable CodePlacementOpt for now: it currently runs after the
 405   // ARMConstantIslandPass and messes up branch relaxation and placement
 406   // of constant islands.
 407   // benefitFromCodePlacementOpt = true;
 408 }
 409
 410 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 411   switch (Opcode) {
 412   default: return 0;
 413   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 414   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 415   case ARMISD::CALL:          return "ARMISD::CALL";
 416   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 417   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 418   case ARMISD::tCALL:         return "ARMISD::tCALL";
 419   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 420   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 421   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 422   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 423   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 424   case ARMISD::CMP:           return "ARMISD::CMP";
 425   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 426   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 427   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 428   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 429   case ARMISD::CMOV:          return "ARMISD::CMOV";
 430   case ARMISD::CNEG:          return "ARMISD::CNEG";
 431
 432   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 433   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 434   case ARMISD::SITOF:         return "ARMISD::SITOF";
 435   case ARMISD::UITOF:         return "ARMISD::UITOF";
 436
 437   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 438   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 439   case ARMISD::RRX:           return "ARMISD::RRX";
 440
 441   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 442   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 443
 444   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 445
 446   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 447
 448   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 449   case ARMISD::VCGE:          return "ARMISD::VCGE";
 450   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 451   case ARMISD::VCGT:          return "ARMISD::VCGT";
 452   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 453   case ARMISD::VTST:          return "ARMISD::VTST";
 454
 455   case ARMISD::VSHL:          return "ARMISD::VSHL";
 456   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 457   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 458   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 459   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 460   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 461   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 462   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 463   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 464   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 465   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 466   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 467   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 468   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 469   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 470   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 471   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 472   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 473   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 474   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 475   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 476   case ARMISD::VDUPLANEQ:     return "ARMISD::VDUPLANEQ";
 477   case ARMISD::VLD2D:         return "ARMISD::VLD2D";
 478   case ARMISD::VLD3D:         return "ARMISD::VLD3D";
 479   case ARMISD::VLD4D:         return "ARMISD::VLD4D";
 480   case ARMISD::VST2D:         return "ARMISD::VST2D";
 481   case ARMISD::VST3D:         return "ARMISD::VST3D";
 482   case ARMISD::VST4D:         return "ARMISD::VST4D";
 483   }
 484 }
 485
 486 /// getFunctionAlignment - Return the Log2 alignment of this function.
 487 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 488   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 489 }
 490
 491 //===----------------------------------------------------------------------===//
 492 // Lowering Code
 493 //===----------------------------------------------------------------------===//
 494
 495 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 496 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 497   switch (CC) {
 498   default: llvm_unreachable("Unknown condition code!");
 499   case ISD::SETNE:  return ARMCC::NE;
 500   case ISD::SETEQ:  return ARMCC::EQ;
 501   case ISD::SETGT:  return ARMCC::GT;
 502   case ISD::SETGE:  return ARMCC::GE;
 503   case ISD::SETLT:  return ARMCC::LT;
 504   case ISD::SETLE:  return ARMCC::LE;
 505   case ISD::SETUGT: return ARMCC::HI;
 506   case ISD::SETUGE: return ARMCC::HS;
 507   case ISD::SETULT: return ARMCC::LO;
 508   case ISD::SETULE: return ARMCC::LS;
 509   }
 510 }
 511
 512 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC. It
 513 /// returns true if the operands should be inverted to form the proper
 514 /// comparison.
 515 static bool FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 516                         ARMCC::CondCodes &CondCode2) {
 517   bool Invert = false;
 518   CondCode2 = ARMCC::AL;
 519   switch (CC) {
 520   default: llvm_unreachable("Unknown FP condition!");
 521   case ISD::SETEQ:
 522   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 523   case ISD::SETGT:
 524   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 525   case ISD::SETGE:
 526   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 527   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 528   case ISD::SETOLE: CondCode = ARMCC::GT; Invert = true; break;
 529   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 530   case ISD::SETO:   CondCode = ARMCC::VC; break;
 531   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 532   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 533   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 534   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 535   case ISD::SETLT:
 536   case ISD::SETULT: CondCode = ARMCC::LT; break;
 537   case ISD::SETLE:
 538   case ISD::SETULE: CondCode = ARMCC::LE; break;
 539   case ISD::SETNE:
 540   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 541   }
 542   return Invert;
 543 }
 544
 545 //===----------------------------------------------------------------------===//
 546 //                      Calling Convention Implementation
 547 //===----------------------------------------------------------------------===//
 548
 549 #include "ARMGenCallingConv.inc"
 550
 551 // APCS f64 is in register pairs, possibly split to stack
 552 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 553                           CCValAssign::LocInfo &LocInfo,
 554                           CCState &State, bool CanFail) {
 555   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 556
 557   // Try to get the first register.
 558   if (unsigned Reg = State.AllocateReg(RegList, 4))
 559     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 560   else {
 561     // For the 2nd half of a v2f64, do not fail.
 562     if (CanFail)
 563       return false;
 564
 565     // Put the whole thing on the stack.
 566     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 567                                            State.AllocateStack(8, 4),
 568                                            LocVT, LocInfo));
 569     return true;
 570   }
 571
 572   // Try to get the second register.
 573   if (unsigned Reg = State.AllocateReg(RegList, 4))
 574     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 575   else
 576     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 577                                            State.AllocateStack(4, 4),
 578                                            LocVT, LocInfo));
 579   return true;
 580 }
 581
 582 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 583                                    CCValAssign::LocInfo &LocInfo,
 584                                    ISD::ArgFlagsTy &ArgFlags,
 585                                    CCState &State) {
 586   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 587     return false;
 588   if (LocVT == EVT::v2f64 &&
 589       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 590     return false;
 591   return true;  // we handled it
 592 }
 593
 594 // AAPCS f64 is in aligned register pairs
 595 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 596                            CCValAssign::LocInfo &LocInfo,
 597                            CCState &State, bool CanFail) {
 598   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 599   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 600
 601   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 602   if (Reg == 0) {
 603     // For the 2nd half of a v2f64, do not just fail.
 604     if (CanFail)
 605       return false;
 606
 607     // Put the whole thing on the stack.
 608     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 609                                            State.AllocateStack(8, 8),
 610                                            LocVT, LocInfo));
 611     return true;
 612   }
 613
 614   unsigned i;
 615   for (i = 0; i < 2; ++i)
 616     if (HiRegList[i] == Reg)
 617       break;
 618
 619   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 620   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 621                                          LocVT, LocInfo));
 622   return true;
 623 }
 624
 625 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 626                                     CCValAssign::LocInfo &LocInfo,
 627                                     ISD::ArgFlagsTy &ArgFlags,
 628                                     CCState &State) {
 629   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 630     return false;
 631   if (LocVT == EVT::v2f64 &&
 632       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 633     return false;
 634   return true;  // we handled it
 635 }
 636
 637 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 638                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 639   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 640   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 641
 642   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 643   if (Reg == 0)
 644     return false; // we didn't handle it
 645
 646   unsigned i;
 647   for (i = 0; i < 2; ++i)
 648     if (HiRegList[i] == Reg)
 649       break;
 650
 651   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 652   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 653                                          LocVT, LocInfo));
 654   return true;
 655 }
 656
 657 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 658                                       CCValAssign::LocInfo &LocInfo,
 659                                       ISD::ArgFlagsTy &ArgFlags,
 660                                       CCState &State) {
 661   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 662     return false;
 663   if (LocVT == EVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 664     return false;
 665   return true;  // we handled it
 666 }
 667
 668 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 669                                        CCValAssign::LocInfo &LocInfo,
 670                                        ISD::ArgFlagsTy &ArgFlags,
 671                                        CCState &State) {
 672   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 673                                    State);
 674 }
 675
 676 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 677 /// given CallingConvention value.
 678 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(unsigned CC,
 679                                                  bool Return,
 680                                                  bool isVarArg) const {
 681   switch (CC) {
 682   default:
 683     llvm_unreachable("Unsupported calling convention");
 684   case CallingConv::C:
 685   case CallingConv::Fast:
 686     // Use target triple & subtarget features to do actual dispatch.
 687     if (Subtarget->isAAPCS_ABI()) {
 688       if (Subtarget->hasVFP2() &&
 689           FloatABIType == FloatABI::Hard && !isVarArg)
 690         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 691       else
 692         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 693     } else
 694         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 695   case CallingConv::ARM_AAPCS_VFP:
 696     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 697   case CallingConv::ARM_AAPCS:
 698     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 699   case CallingConv::ARM_APCS:
 700     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 701   }
 702 }
 703
 704 /// LowerCallResult - Lower the result values of a call into the
 705 /// appropriate copies out of appropriate physical registers.
 706 SDValue
 707 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 708                                    unsigned CallConv, bool isVarArg,
 709                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 710                                    DebugLoc dl, SelectionDAG &DAG,
 711                                    SmallVectorImpl<SDValue> &InVals) {
 712
 713   // Assign locations to each value returned by this call.
 714   SmallVector<CCValAssign, 16> RVLocs;
 715   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 716                  RVLocs, *DAG.getContext());
 717   CCInfo.AnalyzeCallResult(Ins,
 718                            CCAssignFnForNode(CallConv, /* Return*/ true,
 719                                              isVarArg));
 720
 721   // Copy all of the result registers out of their specified physreg.
 722   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 723     CCValAssign VA = RVLocs[i];
 724
 725     SDValue Val;
 726     if (VA.needsCustom()) {
 727       // Handle f64 or half of a v2f64.
 728       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), EVT::i32,
 729                                       InFlag);
 730       Chain = Lo.getValue(1);
 731       InFlag = Lo.getValue(2);
 732       VA = RVLocs[++i]; // skip ahead to next loc
 733       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), EVT::i32,
 734                                       InFlag);
 735       Chain = Hi.getValue(1);
 736       InFlag = Hi.getValue(2);
 737       Val = DAG.getNode(ARMISD::FMDRR, dl, EVT::f64, Lo, Hi);
 738
 739       if (VA.getLocVT() == EVT::v2f64) {
 740         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, EVT::v2f64);
 741         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, EVT::v2f64, Vec, Val,
 742                           DAG.getConstant(0, EVT::i32));
 743
 744         VA = RVLocs[++i]; // skip ahead to next loc
 745         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), EVT::i32, InFlag);
 746         Chain = Lo.getValue(1);
 747         InFlag = Lo.getValue(2);
 748         VA = RVLocs[++i]; // skip ahead to next loc
 749         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), EVT::i32, InFlag);
 750         Chain = Hi.getValue(1);
 751         InFlag = Hi.getValue(2);
 752         Val = DAG.getNode(ARMISD::FMDRR, dl, EVT::f64, Lo, Hi);
 753         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, EVT::v2f64, Vec, Val,
 754                           DAG.getConstant(1, EVT::i32));
 755       }
 756     } else {
 757       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 758                                InFlag);
 759       Chain = Val.getValue(1);
 760       InFlag = Val.getValue(2);
 761     }
 762
 763     switch (VA.getLocInfo()) {
 764     default: llvm_unreachable("Unknown loc info!");
 765     case CCValAssign::Full: break;
 766     case CCValAssign::BCvt:
 767       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 768       break;
 769     }
 770
 771     InVals.push_back(Val);
 772   }
 773
 774   return Chain;
 775 }
 776
 777 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 778 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 779 /// specified by the specific parameter attribute.  The copy will be passed as
 780 /// a byval function parameter.
 781 /// Sometimes what we are copying is the end of a larger object, the part that
 782 /// does not fit in registers.
 783 static SDValue
 784 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 785                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 786                           DebugLoc dl) {
 787   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), EVT::i32);
 788   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 789                        /*AlwaysInline=*/false, NULL, 0, NULL, 0);
 790 }
 791
 792 /// LowerMemOpCallTo - Store the argument to the stack.
 793 SDValue
 794 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 795                                     SDValue StackPtr, SDValue Arg,
 796                                     DebugLoc dl, SelectionDAG &DAG,
 797                                     const CCValAssign &VA,
 798                                     ISD::ArgFlagsTy Flags) {
 799   unsigned LocMemOffset = VA.getLocMemOffset();
 800   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 801   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 802   if (Flags.isByVal()) {
 803     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 804   }
 805   return DAG.getStore(Chain, dl, Arg, PtrOff,
 806                       PseudoSourceValue::getStack(), LocMemOffset);
 807 }
 808
 809 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 810                                          SDValue Chain, SDValue &Arg,
 811                                          RegsToPassVector &RegsToPass,
 812                                          CCValAssign &VA, CCValAssign &NextVA,
 813                                          SDValue &StackPtr,
 814                                          SmallVector<SDValue, 8> &MemOpChains,
 815                                          ISD::ArgFlagsTy Flags) {
 816
 817   SDValue fmrrd = DAG.getNode(ARMISD::FMRRD, dl,
 818                               DAG.getVTList(EVT::i32, EVT::i32), Arg);
 819   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
 820
 821   if (NextVA.isRegLoc())
 822     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
 823   else {
 824     assert(NextVA.isMemLoc());
 825     if (StackPtr.getNode() == 0)
 826       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 827
 828     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
 829                                            dl, DAG, NextVA,
 830                                            Flags));
 831   }
 832 }
 833
 834 /// LowerCall - Lowering a call into a callseq_start <-
 835 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 836 /// nodes.
 837 SDValue
 838 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 839                              unsigned CallConv, bool isVarArg,
 840                              bool isTailCall,
 841                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 842                              const SmallVectorImpl<ISD::InputArg> &Ins,
 843                              DebugLoc dl, SelectionDAG &DAG,
 844                              SmallVectorImpl<SDValue> &InVals) {
 845
 846   // Analyze operands of the call, assigning locations to each operand.
 847   SmallVector<CCValAssign, 16> ArgLocs;
 848   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
 849                  *DAG.getContext());
 850   CCInfo.AnalyzeCallOperands(Outs,
 851                              CCAssignFnForNode(CallConv, /* Return*/ false,
 852                                                isVarArg));
 853
 854   // Get a count of how many bytes are to be pushed on the stack.
 855   unsigned NumBytes = CCInfo.getNextStackOffset();
 856
 857   // Adjust the stack pointer for the new arguments...
 858   // These operations are automatically eliminated by the prolog/epilog pass
 859   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 860
 861   SDValue StackPtr = DAG.getRegister(ARM::SP, EVT::i32);
 862
 863   RegsToPassVector RegsToPass;
 864   SmallVector<SDValue, 8> MemOpChains;
 865
 866   // Walk the register/memloc assignments, inserting copies/loads.  In the case
 867   // of tail call optimization, arguments are handled later.
 868   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
 869        i != e;
 870        ++i, ++realArgIdx) {
 871     CCValAssign &VA = ArgLocs[i];
 872     SDValue Arg = Outs[realArgIdx].Val;
 873     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
 874
 875     // Promote the value if needed.
 876     switch (VA.getLocInfo()) {
 877     default: llvm_unreachable("Unknown loc info!");
 878     case CCValAssign::Full: break;
 879     case CCValAssign::SExt:
 880       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 881       break;
 882     case CCValAssign::ZExt:
 883       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 884       break;
 885     case CCValAssign::AExt:
 886       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 887       break;
 888     case CCValAssign::BCvt:
 889       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
 890       break;
 891     }
 892
 893     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
 894     if (VA.needsCustom()) {
 895       if (VA.getLocVT() == EVT::v2f64) {
 896         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EVT::f64, Arg,
 897                                   DAG.getConstant(0, EVT::i32));
 898         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EVT::f64, Arg,
 899                                   DAG.getConstant(1, EVT::i32));
 900
 901         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
 902                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 903
 904         VA = ArgLocs[++i]; // skip ahead to next loc
 905         if (VA.isRegLoc()) {
 906           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
 907                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 908         } else {
 909           assert(VA.isMemLoc());
 910           if (StackPtr.getNode() == 0)
 911             StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 912
 913           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
 914                                                  dl, DAG, VA, Flags));
 915         }
 916       } else {
 917         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
 918                          StackPtr, MemOpChains, Flags);
 919       }
 920     } else if (VA.isRegLoc()) {
 921       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 922     } else {
 923       assert(VA.isMemLoc());
 924       if (StackPtr.getNode() == 0)
 925         StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 926
 927       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
 928                                              dl, DAG, VA, Flags));
 929     }
 930   }
 931
 932   if (!MemOpChains.empty())
 933     Chain = DAG.getNode(ISD::TokenFactor, dl, EVT::Other,
 934                         &MemOpChains[0], MemOpChains.size());
 935
 936   // Build a sequence of copy-to-reg nodes chained together with token chain
 937   // and flag operands which copy the outgoing args into the appropriate regs.
 938   SDValue InFlag;
 939   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 940     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 941                              RegsToPass[i].second, InFlag);
 942     InFlag = Chain.getValue(1);
 943   }
 944
 945   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 946   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 947   // node so that legalize doesn't hack it.
 948   bool isDirect = false;
 949   bool isARMFunc = false;
 950   bool isLocalARMFunc = false;
 951   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 952     GlobalValue *GV = G->getGlobal();
 953     isDirect = true;
 954     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
 955     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
 956                    getTargetMachine().getRelocationModel() != Reloc::Static;
 957     isARMFunc = !Subtarget->isThumb() || isStub;
 958     // ARM call to a local ARM function is predicable.
 959     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
 960     // tBX takes a register source operand.
 961     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
 962       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 963                                                            ARMCP::CPStub, 4);
 964       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
 965       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, EVT::i32, CPAddr);
 966       Callee = DAG.getLoad(getPointerTy(), dl,
 967                            DAG.getEntryNode(), CPAddr, NULL, 0);
 968       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, EVT::i32);
 969       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
 970                            getPointerTy(), Callee, PICLabel);
 971    } else
 972       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
 973   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 974     isDirect = true;
 975     bool isStub = Subtarget->isTargetDarwin() &&
 976                   getTargetMachine().getRelocationModel() != Reloc::Static;
 977     isARMFunc = !Subtarget->isThumb() || isStub;
 978     // tBX takes a register source operand.
 979     const char *Sym = S->getSymbol();
 980     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
 981       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(Sym, ARMPCLabelIndex,
 982                                                            ARMCP::CPStub, 4);
 983       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
 984       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, EVT::i32, CPAddr);
 985       Callee = DAG.getLoad(getPointerTy(), dl,
 986                            DAG.getEntryNode(), CPAddr, NULL, 0);
 987       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, EVT::i32);
 988       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
 989                            getPointerTy(), Callee, PICLabel);
 990     } else
 991       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
 992   }
 993
 994   // FIXME: handle tail calls differently.
 995   unsigned CallOpc;
 996   if (Subtarget->isThumb()) {
 997     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
 998       CallOpc = ARMISD::CALL_NOLINK;
 999     else
1000       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1001   } else {
1002     CallOpc = (isDirect || Subtarget->hasV5TOps())
1003       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1004       : ARMISD::CALL_NOLINK;
1005   }
1006   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb1Only()) {
1007     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
1008     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(EVT::i32),InFlag);
1009     InFlag = Chain.getValue(1);
1010   }
1011
1012   std::vector<SDValue> Ops;
1013   Ops.push_back(Chain);
1014   Ops.push_back(Callee);
1015
1016   // Add argument registers to the end of the list so that they are known live
1017   // into the call.
1018   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1019     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1020                                   RegsToPass[i].second.getValueType()));
1021
1022   if (InFlag.getNode())
1023     Ops.push_back(InFlag);
1024   // Returns a chain and a flag for retval copy to use.
1025   Chain = DAG.getNode(CallOpc, dl, DAG.getVTList(EVT::Other, EVT::Flag),
1026                       &Ops[0], Ops.size());
1027   InFlag = Chain.getValue(1);
1028
1029   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1030                              DAG.getIntPtrConstant(0, true), InFlag);
1031   if (!Ins.empty())
1032     InFlag = Chain.getValue(1);
1033
1034   // Handle result values, copying them out of physregs into vregs that we
1035   // return.
1036   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1037                          dl, DAG, InVals);
1038 }
1039
1040 SDValue
1041 ARMTargetLowering::LowerReturn(SDValue Chain,
1042                                unsigned CallConv, bool isVarArg,
1043                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1044                                DebugLoc dl, SelectionDAG &DAG) {
1045
1046   // CCValAssign - represent the assignment of the return value to a location.
1047   SmallVector<CCValAssign, 16> RVLocs;
1048
1049   // CCState - Info about the registers and stack slots.
1050   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1051                  *DAG.getContext());
1052
1053   // Analyze outgoing return values.
1054   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1055                                                isVarArg));
1056
1057   // If this is the first return lowered for this function, add
1058   // the regs to the liveout set for the function.
1059   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1060     for (unsigned i = 0; i != RVLocs.size(); ++i)
1061       if (RVLocs[i].isRegLoc())
1062         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1063   }
1064
1065   SDValue Flag;
1066
1067   // Copy the result values into the output registers.
1068   for (unsigned i = 0, realRVLocIdx = 0;
1069        i != RVLocs.size();
1070        ++i, ++realRVLocIdx) {
1071     CCValAssign &VA = RVLocs[i];
1072     assert(VA.isRegLoc() && "Can only return in registers!");
1073
1074     SDValue Arg = Outs[realRVLocIdx].Val;
1075
1076     switch (VA.getLocInfo()) {
1077     default: llvm_unreachable("Unknown loc info!");
1078     case CCValAssign::Full: break;
1079     case CCValAssign::BCvt:
1080       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1081       break;
1082     }
1083
1084     if (VA.needsCustom()) {
1085       if (VA.getLocVT() == EVT::v2f64) {
1086         // Extract the first half and return it in two registers.
1087         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EVT::f64, Arg,
1088                                    DAG.getConstant(0, EVT::i32));
1089         SDValue HalfGPRs = DAG.getNode(ARMISD::FMRRD, dl,
1090                                        DAG.getVTList(EVT::i32, EVT::i32), Half);
1091
1092         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1093         Flag = Chain.getValue(1);
1094         VA = RVLocs[++i]; // skip ahead to next loc
1095         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1096                                  HalfGPRs.getValue(1), Flag);
1097         Flag = Chain.getValue(1);
1098         VA = RVLocs[++i]; // skip ahead to next loc
1099
1100         // Extract the 2nd half and fall through to handle it as an f64 value.
1101         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EVT::f64, Arg,
1102                           DAG.getConstant(1, EVT::i32));
1103       }
1104       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1105       // available.
1106       SDValue fmrrd = DAG.getNode(ARMISD::FMRRD, dl,
1107                                   DAG.getVTList(EVT::i32, EVT::i32), &Arg, 1);
1108       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1109       Flag = Chain.getValue(1);
1110       VA = RVLocs[++i]; // skip ahead to next loc
1111       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1112                                Flag);
1113     } else
1114       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1115
1116     // Guarantee that all emitted copies are
1117     // stuck together, avoiding something bad.
1118     Flag = Chain.getValue(1);
1119   }
1120
1121   SDValue result;
1122   if (Flag.getNode())
1123     result = DAG.getNode(ARMISD::RET_FLAG, dl, EVT::Other, Chain, Flag);
1124   else // Return Void
1125     result = DAG.getNode(ARMISD::RET_FLAG, dl, EVT::Other, Chain);
1126
1127   return result;
1128 }
1129
1130 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1131 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1132 // one of the above mentioned nodes. It has to be wrapped because otherwise
1133 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1134 // be used to form addressing mode. These wrapped nodes will be selected
1135 // into MOVi.
1136 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1137   EVT PtrVT = Op.getValueType();
1138   // FIXME there is no actual debug info here
1139   DebugLoc dl = Op.getDebugLoc();
1140   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1141   SDValue Res;
1142   if (CP->isMachineConstantPoolEntry())
1143     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1144                                     CP->getAlignment());
1145   else
1146     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1147                                     CP->getAlignment());
1148   return DAG.getNode(ARMISD::Wrapper, dl, EVT::i32, Res);
1149 }
1150
1151 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1152 SDValue
1153 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1154                                                  SelectionDAG &DAG) {
1155   DebugLoc dl = GA->getDebugLoc();
1156   EVT PtrVT = getPointerTy();
1157   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1158   ARMConstantPoolValue *CPV =
1159     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
1160                              PCAdj, "tlsgd", true);
1161   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1162   Argument = DAG.getNode(ARMISD::Wrapper, dl, EVT::i32, Argument);
1163   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument, NULL, 0);
1164   SDValue Chain = Argument.getValue(1);
1165
1166   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, EVT::i32);
1167   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1168
1169   // call __tls_get_addr.
1170   ArgListTy Args;
1171   ArgListEntry Entry;
1172   Entry.Node = Argument;
1173   Entry.Ty = (const Type *) Type::Int32Ty;
1174   Args.push_back(Entry);
1175   // FIXME: is there useful debug info available here?
1176   std::pair<SDValue, SDValue> CallResult =
1177     LowerCallTo(Chain, (const Type *) Type::Int32Ty, false, false, false, false,
1178                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1179                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1180   return CallResult.first;
1181 }
1182
1183 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1184 // "local exec" model.
1185 SDValue
1186 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1187                                         SelectionDAG &DAG) {
1188   GlobalValue *GV = GA->getGlobal();
1189   DebugLoc dl = GA->getDebugLoc();
1190   SDValue Offset;
1191   SDValue Chain = DAG.getEntryNode();
1192   EVT PtrVT = getPointerTy();
1193   // Get the Thread Pointer
1194   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1195
1196   if (GV->isDeclaration()) {
1197     // initial exec model
1198     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1199     ARMConstantPoolValue *CPV =
1200       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
1201                                PCAdj, "gottpoff", true);
1202     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1203     Offset = DAG.getNode(ARMISD::Wrapper, dl, EVT::i32, Offset);
1204     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
1205     Chain = Offset.getValue(1);
1206
1207     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, EVT::i32);
1208     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1209
1210     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
1211   } else {
1212     // local exec model
1213     ARMConstantPoolValue *CPV =
1214       new ARMConstantPoolValue(GV, ARMCP::CPValue, "tpoff");
1215     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1216     Offset = DAG.getNode(ARMISD::Wrapper, dl, EVT::i32, Offset);
1217     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
1218   }
1219
1220   // The address of the thread local variable is the add of the thread
1221   // pointer with the offset of the variable.
1222   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1223 }
1224
1225 SDValue
1226 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
1227   // TODO: implement the "local dynamic" model
1228   assert(Subtarget->isTargetELF() &&
1229          "TLS not implemented for non-ELF targets");
1230   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1231   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1232   // otherwise use the "Local Exec" TLS Model
1233   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1234     return LowerToTLSGeneralDynamicModel(GA, DAG);
1235   else
1236     return LowerToTLSExecModels(GA, DAG);
1237 }
1238
1239 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1240                                                  SelectionDAG &DAG) {
1241   EVT PtrVT = getPointerTy();
1242   DebugLoc dl = Op.getDebugLoc();
1243   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1244   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1245   if (RelocM == Reloc::PIC_) {
1246     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1247     ARMConstantPoolValue *CPV =
1248       new ARMConstantPoolValue(GV, ARMCP::CPValue, UseGOTOFF ? "GOTOFF":"GOT");
1249     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1250     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, EVT::i32, CPAddr);
1251     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1252                                  CPAddr, NULL, 0);
1253     SDValue Chain = Result.getValue(1);
1254     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1255     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1256     if (!UseGOTOFF)
1257       Result = DAG.getLoad(PtrVT, dl, Chain, Result, NULL, 0);
1258     return Result;
1259   } else {
1260     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1261     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, EVT::i32, CPAddr);
1262     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1263   }
1264 }
1265
1266 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol
1267 /// even in non-static mode.
1268 static bool GVIsIndirectSymbol(GlobalValue *GV, Reloc::Model RelocM) {
1269   // If symbol visibility is hidden, the extra load is not needed if
1270   // the symbol is definitely defined in the current translation unit.
1271   bool isDecl = GV->isDeclaration() || GV->hasAvailableExternallyLinkage();
1272   if (GV->hasHiddenVisibility() && (!isDecl && !GV->hasCommonLinkage()))
1273     return false;
1274   return RelocM != Reloc::Static && (isDecl || GV->isWeakForLinker());
1275 }
1276
1277 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1278                                                     SelectionDAG &DAG) {
1279   EVT PtrVT = getPointerTy();
1280   DebugLoc dl = Op.getDebugLoc();
1281   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1282   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1283   bool IsIndirect = GVIsIndirectSymbol(GV, RelocM);
1284   SDValue CPAddr;
1285   if (RelocM == Reloc::Static)
1286     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1287   else {
1288     unsigned PCAdj = (RelocM != Reloc::PIC_)
1289       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1290     ARMCP::ARMCPKind Kind = IsIndirect ? ARMCP::CPNonLazyPtr
1291       : ARMCP::CPValue;
1292     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
1293                                                          Kind, PCAdj);
1294     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1295   }
1296   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, EVT::i32, CPAddr);
1297
1298   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1299   SDValue Chain = Result.getValue(1);
1300
1301   if (RelocM == Reloc::PIC_) {
1302     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, EVT::i32);
1303     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1304   }
1305   if (IsIndirect)
1306     Result = DAG.getLoad(PtrVT, dl, Chain, Result, NULL, 0);
1307
1308   return Result;
1309 }
1310
1311 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1312                                                     SelectionDAG &DAG){
1313   assert(Subtarget->isTargetELF() &&
1314          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1315   EVT PtrVT = getPointerTy();
1316   DebugLoc dl = Op.getDebugLoc();
1317   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1318   ARMConstantPoolValue *CPV = new ARMConstantPoolValue("_GLOBAL_OFFSET_TABLE_",
1319                                                        ARMPCLabelIndex,
1320                                                        ARMCP::CPValue, PCAdj);
1321   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1322   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, EVT::i32, CPAddr);
1323   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1324   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, EVT::i32);
1325   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1326 }
1327
1328 static SDValue LowerNeonVLDIntrinsic(SDValue Op, SelectionDAG &DAG,
1329                                      unsigned Opcode) {
1330   SDNode *Node = Op.getNode();
1331   EVT VT = Node->getValueType(0);
1332   DebugLoc dl = Op.getDebugLoc();
1333
1334   if (!VT.is64BitVector())
1335     return SDValue(); // unimplemented
1336
1337   SDValue Ops[] = { Node->getOperand(0),
1338                     Node->getOperand(2) };
1339   return DAG.getNode(Opcode, dl, Node->getVTList(), Ops, 2);
1340 }
1341
1342 static SDValue LowerNeonVSTIntrinsic(SDValue Op, SelectionDAG &DAG,
1343                                      unsigned Opcode, unsigned NumVecs) {
1344   SDNode *Node = Op.getNode();
1345   EVT VT = Node->getOperand(3).getValueType();
1346   DebugLoc dl = Op.getDebugLoc();
1347
1348   if (!VT.is64BitVector())
1349     return SDValue(); // unimplemented
1350
1351   SmallVector<SDValue, 6> Ops;
1352   Ops.push_back(Node->getOperand(0));
1353   Ops.push_back(Node->getOperand(2));
1354   for (unsigned N = 0; N < NumVecs; ++N)
1355     Ops.push_back(Node->getOperand(N + 3));
1356   return DAG.getNode(Opcode, dl, EVT::Other, Ops.data(), Ops.size());
1357 }
1358
1359 SDValue
1360 ARMTargetLowering::LowerINTRINSIC_W_CHAIN(SDValue Op, SelectionDAG &DAG) {
1361   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1362   switch (IntNo) {
1363   case Intrinsic::arm_neon_vld2i:
1364   case Intrinsic::arm_neon_vld2f:
1365     return LowerNeonVLDIntrinsic(Op, DAG, ARMISD::VLD2D);
1366   case Intrinsic::arm_neon_vld3i:
1367   case Intrinsic::arm_neon_vld3f:
1368     return LowerNeonVLDIntrinsic(Op, DAG, ARMISD::VLD3D);
1369   case Intrinsic::arm_neon_vld4i:
1370   case Intrinsic::arm_neon_vld4f:
1371     return LowerNeonVLDIntrinsic(Op, DAG, ARMISD::VLD4D);
1372   case Intrinsic::arm_neon_vst2i:
1373   case Intrinsic::arm_neon_vst2f:
1374     return LowerNeonVSTIntrinsic(Op, DAG, ARMISD::VST2D, 2);
1375   case Intrinsic::arm_neon_vst3i:
1376   case Intrinsic::arm_neon_vst3f:
1377     return LowerNeonVSTIntrinsic(Op, DAG, ARMISD::VST3D, 3);
1378   case Intrinsic::arm_neon_vst4i:
1379   case Intrinsic::arm_neon_vst4f:
1380     return LowerNeonVSTIntrinsic(Op, DAG, ARMISD::VST4D, 4);
1381   default: return SDValue();    // Don't custom lower most intrinsics.
1382   }
1383 }
1384
1385 SDValue
1386 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
1387   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1388   DebugLoc dl = Op.getDebugLoc();
1389   switch (IntNo) {
1390   default: return SDValue();    // Don't custom lower most intrinsics.
1391   case Intrinsic::arm_thread_pointer: {
1392     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1393     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1394   }
1395   case Intrinsic::eh_sjlj_setjmp:
1396     return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, EVT::i32, Op.getOperand(1));
1397   }
1398 }
1399
1400 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
1401                             unsigned VarArgsFrameIndex) {
1402   // vastart just stores the address of the VarArgsFrameIndex slot into the
1403   // memory location argument.
1404   DebugLoc dl = Op.getDebugLoc();
1405   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1406   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1407   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1408   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1409 }
1410
1411 SDValue
1412 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) {
1413   SDNode *Node = Op.getNode();
1414   DebugLoc dl = Node->getDebugLoc();
1415   EVT VT = Node->getValueType(0);
1416   SDValue Chain = Op.getOperand(0);
1417   SDValue Size  = Op.getOperand(1);
1418   SDValue Align = Op.getOperand(2);
1419
1420   // Chain the dynamic stack allocation so that it doesn't modify the stack
1421   // pointer when other instructions are using the stack.
1422   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1423
1424   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1425   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1426   if (AlignVal > StackAlign)
1427     // Do this now since selection pass cannot introduce new target
1428     // independent node.
1429     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1430
1431   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1432   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1433   // do even more horrible hack later.
1434   MachineFunction &MF = DAG.getMachineFunction();
1435   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1436   if (AFI->isThumb1OnlyFunction()) {
1437     bool Negate = true;
1438     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1439     if (C) {
1440       uint32_t Val = C->getZExtValue();
1441       if (Val <= 508 && ((Val & 3) == 0))
1442         Negate = false;
1443     }
1444     if (Negate)
1445       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1446   }
1447
1448   SDVTList VTList = DAG.getVTList(VT, EVT::Other);
1449   SDValue Ops1[] = { Chain, Size, Align };
1450   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1451   Chain = Res.getValue(1);
1452   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1453                              DAG.getIntPtrConstant(0, true), SDValue());
1454   SDValue Ops2[] = { Res, Chain };
1455   return DAG.getMergeValues(Ops2, 2, dl);
1456 }
1457
1458 SDValue
1459 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1460                                         SDValue &Root, SelectionDAG &DAG,
1461                                         DebugLoc dl) {
1462   MachineFunction &MF = DAG.getMachineFunction();
1463   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1464
1465   TargetRegisterClass *RC;
1466   if (AFI->isThumb1OnlyFunction())
1467     RC = ARM::tGPRRegisterClass;
1468   else
1469     RC = ARM::GPRRegisterClass;
1470
1471   // Transform the arguments stored in physical registers into virtual ones.
1472   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1473   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, EVT::i32);
1474
1475   SDValue ArgValue2;
1476   if (NextVA.isMemLoc()) {
1477     unsigned ArgSize = NextVA.getLocVT().getSizeInBits()/8;
1478     MachineFrameInfo *MFI = MF.getFrameInfo();
1479     int FI = MFI->CreateFixedObject(ArgSize, NextVA.getLocMemOffset());
1480
1481     // Create load node to retrieve arguments from the stack.
1482     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1483     ArgValue2 = DAG.getLoad(EVT::i32, dl, Root, FIN, NULL, 0);
1484   } else {
1485     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
1486     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, EVT::i32);
1487   }
1488
1489   return DAG.getNode(ARMISD::FMDRR, dl, EVT::f64, ArgValue, ArgValue2);
1490 }
1491
1492 SDValue
1493 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
1494                                         unsigned CallConv, bool isVarArg,
1495                                         const SmallVectorImpl<ISD::InputArg>
1496                                           &Ins,
1497                                         DebugLoc dl, SelectionDAG &DAG,
1498                                         SmallVectorImpl<SDValue> &InVals) {
1499
1500   MachineFunction &MF = DAG.getMachineFunction();
1501   MachineFrameInfo *MFI = MF.getFrameInfo();
1502
1503   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1504
1505   // Assign locations to all of the incoming arguments.
1506   SmallVector<CCValAssign, 16> ArgLocs;
1507   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1508                  *DAG.getContext());
1509   CCInfo.AnalyzeFormalArguments(Ins,
1510                                 CCAssignFnForNode(CallConv, /* Return*/ false,
1511                                                   isVarArg));
1512
1513   SmallVector<SDValue, 16> ArgValues;
1514
1515   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1516     CCValAssign &VA = ArgLocs[i];
1517
1518     // Arguments stored in registers.
1519     if (VA.isRegLoc()) {
1520       EVT RegVT = VA.getLocVT();
1521
1522       SDValue ArgValue;
1523       if (VA.needsCustom()) {
1524         // f64 and vector types are split up into multiple registers or
1525         // combinations of registers and stack slots.
1526         RegVT = EVT::i32;
1527
1528         if (VA.getLocVT() == EVT::v2f64) {
1529           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
1530                                                    Chain, DAG, dl);
1531           VA = ArgLocs[++i]; // skip ahead to next loc
1532           SDValue ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
1533                                                    Chain, DAG, dl);
1534           ArgValue = DAG.getNode(ISD::UNDEF, dl, EVT::v2f64);
1535           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, EVT::v2f64,
1536                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
1537           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, EVT::v2f64,
1538                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
1539         } else
1540           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
1541
1542       } else {
1543         TargetRegisterClass *RC;
1544
1545         if (RegVT == EVT::f32)
1546           RC = ARM::SPRRegisterClass;
1547         else if (RegVT == EVT::f64)
1548           RC = ARM::DPRRegisterClass;
1549         else if (RegVT == EVT::v2f64)
1550           RC = ARM::QPRRegisterClass;
1551         else if (RegVT == EVT::i32)
1552           RC = (AFI->isThumb1OnlyFunction() ?
1553                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
1554         else
1555           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1556
1557         // Transform the arguments in physical registers into virtual ones.
1558         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1559         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1560       }
1561
1562       // If this is an 8 or 16-bit value, it is really passed promoted
1563       // to 32 bits.  Insert an assert[sz]ext to capture this, then
1564       // truncate to the right size.
1565       switch (VA.getLocInfo()) {
1566       default: llvm_unreachable("Unknown loc info!");
1567       case CCValAssign::Full: break;
1568       case CCValAssign::BCvt:
1569         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1570         break;
1571       case CCValAssign::SExt:
1572         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1573                                DAG.getValueType(VA.getValVT()));
1574         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1575         break;
1576       case CCValAssign::ZExt:
1577         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1578                                DAG.getValueType(VA.getValVT()));
1579         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1580         break;
1581       }
1582
1583       InVals.push_back(ArgValue);
1584
1585     } else { // VA.isRegLoc()
1586
1587       // sanity check
1588       assert(VA.isMemLoc());
1589       assert(VA.getValVT() != EVT::i64 && "i64 should already be lowered");
1590
1591       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
1592       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset());
1593
1594       // Create load nodes to retrieve arguments from the stack.
1595       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1596       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN, NULL, 0));
1597     }
1598   }
1599
1600   // varargs
1601   if (isVarArg) {
1602     static const unsigned GPRArgRegs[] = {
1603       ARM::R0, ARM::R1, ARM::R2, ARM::R3
1604     };
1605
1606     unsigned NumGPRs = CCInfo.getFirstUnallocated
1607       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
1608
1609     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1610     unsigned VARegSize = (4 - NumGPRs) * 4;
1611     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
1612     unsigned ArgOffset = 0;
1613     if (VARegSaveSize) {
1614       // If this function is vararg, store any remaining integer argument regs
1615       // to their spots on the stack so that they may be loaded by deferencing
1616       // the result of va_next.
1617       AFI->setVarArgsRegSaveSize(VARegSaveSize);
1618       ArgOffset = CCInfo.getNextStackOffset();
1619       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1620                                                  VARegSaveSize - VARegSize);
1621       SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1622
1623       SmallVector<SDValue, 4> MemOps;
1624       for (; NumGPRs < 4; ++NumGPRs) {
1625         TargetRegisterClass *RC;
1626         if (AFI->isThumb1OnlyFunction())
1627           RC = ARM::tGPRRegisterClass;
1628         else
1629           RC = ARM::GPRRegisterClass;
1630
1631         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
1632         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, EVT::i32);
1633         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1634         MemOps.push_back(Store);
1635         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1636                           DAG.getConstant(4, getPointerTy()));
1637       }
1638       if (!MemOps.empty())
1639         Chain = DAG.getNode(ISD::TokenFactor, dl, EVT::Other,
1640                             &MemOps[0], MemOps.size());
1641     } else
1642       // This will point to the next argument passed via stack.
1643       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset);
1644   }
1645
1646   return Chain;
1647 }
1648
1649 /// isFloatingPointZero - Return true if this is +0.0.
1650 static bool isFloatingPointZero(SDValue Op) {
1651   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1652     return CFP->getValueAPF().isPosZero();
1653   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
1654     // Maybe this has already been legalized into the constant pool?
1655     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1656       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
1657       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1658         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1659           return CFP->getValueAPF().isPosZero();
1660     }
1661   }
1662   return false;
1663 }
1664
1665 static bool isLegalCmpImmediate(unsigned C, bool isThumb1Only) {
1666   return ( isThumb1Only && (C & ~255U) == 0) ||
1667          (!isThumb1Only && ARM_AM::getSOImmVal(C) != -1);
1668 }
1669
1670 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1671 /// the given operands.
1672 static SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1673                          SDValue &ARMCC, SelectionDAG &DAG, bool isThumb1Only,
1674                          DebugLoc dl) {
1675   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1676     unsigned C = RHSC->getZExtValue();
1677     if (!isLegalCmpImmediate(C, isThumb1Only)) {
1678       // Constant does not fit, try adjusting it by one?
1679       switch (CC) {
1680       default: break;
1681       case ISD::SETLT:
1682       case ISD::SETGE:
1683         if (isLegalCmpImmediate(C-1, isThumb1Only)) {
1684           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1685           RHS = DAG.getConstant(C-1, EVT::i32);
1686         }
1687         break;
1688       case ISD::SETULT:
1689       case ISD::SETUGE:
1690         if (C > 0 && isLegalCmpImmediate(C-1, isThumb1Only)) {
1691           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1692           RHS = DAG.getConstant(C-1, EVT::i32);
1693         }
1694         break;
1695       case ISD::SETLE:
1696       case ISD::SETGT:
1697         if (isLegalCmpImmediate(C+1, isThumb1Only)) {
1698           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1699           RHS = DAG.getConstant(C+1, EVT::i32);
1700         }
1701         break;
1702       case ISD::SETULE:
1703       case ISD::SETUGT:
1704         if (C < 0xffffffff && isLegalCmpImmediate(C+1, isThumb1Only)) {
1705           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1706           RHS = DAG.getConstant(C+1, EVT::i32);
1707         }
1708         break;
1709       }
1710     }
1711   }
1712
1713   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1714   ARMISD::NodeType CompareType;
1715   switch (CondCode) {
1716   default:
1717     CompareType = ARMISD::CMP;
1718     break;
1719   case ARMCC::EQ:
1720   case ARMCC::NE:
1721     // Uses only Z Flag
1722     CompareType = ARMISD::CMPZ;
1723     break;
1724   }
1725   ARMCC = DAG.getConstant(CondCode, EVT::i32);
1726   return DAG.getNode(CompareType, dl, EVT::Flag, LHS, RHS);
1727 }
1728
1729 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1730 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
1731                          DebugLoc dl) {
1732   SDValue Cmp;
1733   if (!isFloatingPointZero(RHS))
1734     Cmp = DAG.getNode(ARMISD::CMPFP, dl, EVT::Flag, LHS, RHS);
1735   else
1736     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, EVT::Flag, LHS);
1737   return DAG.getNode(ARMISD::FMSTAT, dl, EVT::Flag, Cmp);
1738 }
1739
1740 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
1741                               const ARMSubtarget *ST) {
1742   EVT VT = Op.getValueType();
1743   SDValue LHS = Op.getOperand(0);
1744   SDValue RHS = Op.getOperand(1);
1745   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1746   SDValue TrueVal = Op.getOperand(2);
1747   SDValue FalseVal = Op.getOperand(3);
1748   DebugLoc dl = Op.getDebugLoc();
1749
1750   if (LHS.getValueType() == EVT::i32) {
1751     SDValue ARMCC;
1752     SDValue CCR = DAG.getRegister(ARM::CPSR, EVT::i32);
1753     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb1Only(), dl);
1754     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
1755   }
1756
1757   ARMCC::CondCodes CondCode, CondCode2;
1758   if (FPCCToARMCC(CC, CondCode, CondCode2))
1759     std::swap(TrueVal, FalseVal);
1760
1761   SDValue ARMCC = DAG.getConstant(CondCode, EVT::i32);
1762   SDValue CCR = DAG.getRegister(ARM::CPSR, EVT::i32);
1763   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1764   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
1765                                  ARMCC, CCR, Cmp);
1766   if (CondCode2 != ARMCC::AL) {
1767     SDValue ARMCC2 = DAG.getConstant(CondCode2, EVT::i32);
1768     // FIXME: Needs another CMP because flag can have but one use.
1769     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
1770     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
1771                          Result, TrueVal, ARMCC2, CCR, Cmp2);
1772   }
1773   return Result;
1774 }
1775
1776 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
1777                           const ARMSubtarget *ST) {
1778   SDValue  Chain = Op.getOperand(0);
1779   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1780   SDValue    LHS = Op.getOperand(2);
1781   SDValue    RHS = Op.getOperand(3);
1782   SDValue   Dest = Op.getOperand(4);
1783   DebugLoc dl = Op.getDebugLoc();
1784
1785   if (LHS.getValueType() == EVT::i32) {
1786     SDValue ARMCC;
1787     SDValue CCR = DAG.getRegister(ARM::CPSR, EVT::i32);
1788     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb1Only(), dl);
1789     return DAG.getNode(ARMISD::BRCOND, dl, EVT::Other,
1790                        Chain, Dest, ARMCC, CCR,Cmp);
1791   }
1792
1793   assert(LHS.getValueType() == EVT::f32 || LHS.getValueType() == EVT::f64);
1794   ARMCC::CondCodes CondCode, CondCode2;
1795   if (FPCCToARMCC(CC, CondCode, CondCode2))
1796     // Swap the LHS/RHS of the comparison if needed.
1797     std::swap(LHS, RHS);
1798
1799   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1800   SDValue ARMCC = DAG.getConstant(CondCode, EVT::i32);
1801   SDValue CCR = DAG.getRegister(ARM::CPSR, EVT::i32);
1802   SDVTList VTList = DAG.getVTList(EVT::Other, EVT::Flag);
1803   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1804   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1805   if (CondCode2 != ARMCC::AL) {
1806     ARMCC = DAG.getConstant(CondCode2, EVT::i32);
1807     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1808     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1809   }
1810   return Res;
1811 }
1812
1813 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) {
1814   SDValue Chain = Op.getOperand(0);
1815   SDValue Table = Op.getOperand(1);
1816   SDValue Index = Op.getOperand(2);
1817   DebugLoc dl = Op.getDebugLoc();
1818
1819   EVT PTy = getPointerTy();
1820   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1821   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1822   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
1823   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1824   Table = DAG.getNode(ARMISD::WrapperJT, dl, EVT::i32, JTI, UId);
1825   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
1826   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
1827   if (Subtarget->isThumb2()) {
1828     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
1829     // which does another jump to the destination. This also makes it easier
1830     // to translate it to TBB / TBH later.
1831     // FIXME: This might not work if the function is extremely large.
1832     return DAG.getNode(ARMISD::BR2_JT, dl, EVT::Other, Chain,
1833                        Addr, Op.getOperand(2), JTI, UId);
1834   }
1835   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1836     Addr = DAG.getLoad((EVT)EVT::i32, dl, Chain, Addr, NULL, 0);
1837     Chain = Addr.getValue(1);
1838     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
1839     return DAG.getNode(ARMISD::BR_JT, dl, EVT::Other, Chain, Addr, JTI, UId);
1840   } else {
1841     Addr = DAG.getLoad(PTy, dl, Chain, Addr, NULL, 0);
1842     Chain = Addr.getValue(1);
1843     return DAG.getNode(ARMISD::BR_JT, dl, EVT::Other, Chain, Addr, JTI, UId);
1844   }
1845 }
1846
1847 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1848   DebugLoc dl = Op.getDebugLoc();
1849   unsigned Opc =
1850     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1851   Op = DAG.getNode(Opc, dl, EVT::f32, Op.getOperand(0));
1852   return DAG.getNode(ISD::BIT_CONVERT, dl, EVT::i32, Op);
1853 }
1854
1855 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1856   EVT VT = Op.getValueType();
1857   DebugLoc dl = Op.getDebugLoc();
1858   unsigned Opc =
1859     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1860
1861   Op = DAG.getNode(ISD::BIT_CONVERT, dl, EVT::f32, Op.getOperand(0));
1862   return DAG.getNode(Opc, dl, VT, Op);
1863 }
1864
1865 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
1866   // Implement fcopysign with a fabs and a conditional fneg.
1867   SDValue Tmp0 = Op.getOperand(0);
1868   SDValue Tmp1 = Op.getOperand(1);
1869   DebugLoc dl = Op.getDebugLoc();
1870   EVT VT = Op.getValueType();
1871   EVT SrcVT = Tmp1.getValueType();
1872   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
1873   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG, dl);
1874   SDValue ARMCC = DAG.getConstant(ARMCC::LT, EVT::i32);
1875   SDValue CCR = DAG.getRegister(ARM::CPSR, EVT::i32);
1876   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1877 }
1878
1879 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
1880   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1881   MFI->setFrameAddressIsTaken(true);
1882   EVT VT = Op.getValueType();
1883   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
1884   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1885   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
1886     ? ARM::R7 : ARM::R11;
1887   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
1888   while (Depth--)
1889     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
1890   return FrameAddr;
1891 }
1892
1893 SDValue
1894 ARMTargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
1895                                            SDValue Chain,
1896                                            SDValue Dst, SDValue Src,
1897                                            SDValue Size, unsigned Align,
1898                                            bool AlwaysInline,
1899                                          const Value *DstSV, uint64_t DstSVOff,
1900                                          const Value *SrcSV, uint64_t SrcSVOff){
1901   // Do repeated 4-byte loads and stores. To be improved.
1902   // This requires 4-byte alignment.
1903   if ((Align & 3) != 0)
1904     return SDValue();
1905   // This requires the copy size to be a constant, preferrably
1906   // within a subtarget-specific limit.
1907   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
1908   if (!ConstantSize)
1909     return SDValue();
1910   uint64_t SizeVal = ConstantSize->getZExtValue();
1911   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
1912     return SDValue();
1913
1914   unsigned BytesLeft = SizeVal & 3;
1915   unsigned NumMemOps = SizeVal >> 2;
1916   unsigned EmittedNumMemOps = 0;
1917   EVT VT = EVT::i32;
1918   unsigned VTSize = 4;
1919   unsigned i = 0;
1920   const unsigned MAX_LOADS_IN_LDM = 6;
1921   SDValue TFOps[MAX_LOADS_IN_LDM];
1922   SDValue Loads[MAX_LOADS_IN_LDM];
1923   uint64_t SrcOff = 0, DstOff = 0;
1924
1925   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1926   // same number of stores.  The loads and stores will get combined into
1927   // ldm/stm later on.
1928   while (EmittedNumMemOps < NumMemOps) {
1929     for (i = 0;
1930          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1931       Loads[i] = DAG.getLoad(VT, dl, Chain,
1932                              DAG.getNode(ISD::ADD, dl, EVT::i32, Src,
1933                                          DAG.getConstant(SrcOff, EVT::i32)),
1934                              SrcSV, SrcSVOff + SrcOff);
1935       TFOps[i] = Loads[i].getValue(1);
1936       SrcOff += VTSize;
1937     }
1938     Chain = DAG.getNode(ISD::TokenFactor, dl, EVT::Other, &TFOps[0], i);
1939
1940     for (i = 0;
1941          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1942       TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
1943                            DAG.getNode(ISD::ADD, dl, EVT::i32, Dst,
1944                                        DAG.getConstant(DstOff, EVT::i32)),
1945                            DstSV, DstSVOff + DstOff);
1946       DstOff += VTSize;
1947     }
1948     Chain = DAG.getNode(ISD::TokenFactor, dl, EVT::Other, &TFOps[0], i);
1949
1950     EmittedNumMemOps += i;
1951   }
1952
1953   if (BytesLeft == 0)
1954     return Chain;
1955
1956   // Issue loads / stores for the trailing (1 - 3) bytes.
1957   unsigned BytesLeftSave = BytesLeft;
1958   i = 0;
1959   while (BytesLeft) {
1960     if (BytesLeft >= 2) {
1961       VT = EVT::i16;
1962       VTSize = 2;
1963     } else {
1964       VT = EVT::i8;
1965       VTSize = 1;
1966     }
1967
1968     Loads[i] = DAG.getLoad(VT, dl, Chain,
1969                            DAG.getNode(ISD::ADD, dl, EVT::i32, Src,
1970                                        DAG.getConstant(SrcOff, EVT::i32)),
1971                            SrcSV, SrcSVOff + SrcOff);
1972     TFOps[i] = Loads[i].getValue(1);
1973     ++i;
1974     SrcOff += VTSize;
1975     BytesLeft -= VTSize;
1976   }
1977   Chain = DAG.getNode(ISD::TokenFactor, dl, EVT::Other, &TFOps[0], i);
1978
1979   i = 0;
1980   BytesLeft = BytesLeftSave;
1981   while (BytesLeft) {
1982     if (BytesLeft >= 2) {
1983       VT = EVT::i16;
1984       VTSize = 2;
1985     } else {
1986       VT = EVT::i8;
1987       VTSize = 1;
1988     }
1989
1990     TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
1991                             DAG.getNode(ISD::ADD, dl, EVT::i32, Dst,
1992                                         DAG.getConstant(DstOff, EVT::i32)),
1993                             DstSV, DstSVOff + DstOff);
1994     ++i;
1995     DstOff += VTSize;
1996     BytesLeft -= VTSize;
1997   }
1998   return DAG.getNode(ISD::TokenFactor, dl, EVT::Other, &TFOps[0], i);
1999 }
2000
2001 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2002   SDValue Op = N->getOperand(0);
2003   DebugLoc dl = N->getDebugLoc();
2004   if (N->getValueType(0) == EVT::f64) {
2005     // Turn i64->f64 into FMDRR.
2006     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, EVT::i32, Op,
2007                              DAG.getConstant(0, EVT::i32));
2008     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, EVT::i32, Op,
2009                              DAG.getConstant(1, EVT::i32));
2010     return DAG.getNode(ARMISD::FMDRR, dl, EVT::f64, Lo, Hi);
2011   }
2012
2013   // Turn f64->i64 into FMRRD.
2014   SDValue Cvt = DAG.getNode(ARMISD::FMRRD, dl,
2015                             DAG.getVTList(EVT::i32, EVT::i32), &Op, 1);
2016
2017   // Merge the pieces into a single i64 value.
2018   return DAG.getNode(ISD::BUILD_PAIR, dl, EVT::i64, Cvt, Cvt.getValue(1));
2019 }
2020
2021 /// getZeroVector - Returns a vector of specified type with all zero elements.
2022 ///
2023 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2024   assert(VT.isVector() && "Expected a vector type");
2025
2026   // Zero vectors are used to represent vector negation and in those cases
2027   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2028   // not support i64 elements, so sometimes the zero vectors will need to be
2029   // explicitly constructed.  For those cases, and potentially other uses in
2030   // the future, always build zero vectors as <4 x i32> or <2 x i32> bitcasted
2031   // to their dest type.  This ensures they get CSE'd.
2032   SDValue Vec;
2033   SDValue Cst = DAG.getTargetConstant(0, EVT::i32);
2034   if (VT.getSizeInBits() == 64)
2035     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, EVT::v2i32, Cst, Cst);
2036   else
2037     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, EVT::v4i32, Cst, Cst, Cst, Cst);
2038
2039   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2040 }
2041
2042 /// getOnesVector - Returns a vector of specified type with all bits set.
2043 ///
2044 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2045   assert(VT.isVector() && "Expected a vector type");
2046
2047   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2048   // type.  This ensures they get CSE'd.
2049   SDValue Vec;
2050   SDValue Cst = DAG.getTargetConstant(~0U, EVT::i32);
2051   if (VT.getSizeInBits() == 64)
2052     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, EVT::v2i32, Cst, Cst);
2053   else
2054     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, EVT::v4i32, Cst, Cst, Cst, Cst);
2055
2056   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2057 }
2058
2059 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2060                           const ARMSubtarget *ST) {
2061   EVT VT = N->getValueType(0);
2062   DebugLoc dl = N->getDebugLoc();
2063
2064   // Lower vector shifts on NEON to use VSHL.
2065   if (VT.isVector()) {
2066     assert(ST->hasNEON() && "unexpected vector shift");
2067
2068     // Left shifts translate directly to the vshiftu intrinsic.
2069     if (N->getOpcode() == ISD::SHL)
2070       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2071                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, EVT::i32),
2072                          N->getOperand(0), N->getOperand(1));
2073
2074     assert((N->getOpcode() == ISD::SRA ||
2075             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2076
2077     // NEON uses the same intrinsics for both left and right shifts.  For
2078     // right shifts, the shift amounts are negative, so negate the vector of
2079     // shift amounts.
2080     EVT ShiftVT = N->getOperand(1).getValueType();
2081     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2082                                        getZeroVector(ShiftVT, DAG, dl),
2083                                        N->getOperand(1));
2084     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2085                                Intrinsic::arm_neon_vshifts :
2086                                Intrinsic::arm_neon_vshiftu);
2087     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2088                        DAG.getConstant(vshiftInt, EVT::i32),
2089                        N->getOperand(0), NegatedCount);
2090   }
2091
2092   assert(VT == EVT::i64 &&
2093          (N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2094          "Unknown shift to lower!");
2095
2096   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2097   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2098       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2099     return SDValue();
2100
2101   // If we are in thumb mode, we don't have RRX.
2102   if (ST->isThumb1Only()) return SDValue();
2103
2104   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2105   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, EVT::i32, N->getOperand(0),
2106                              DAG.getConstant(0, EVT::i32));
2107   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, EVT::i32, N->getOperand(0),
2108                              DAG.getConstant(1, EVT::i32));
2109
2110   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2111   // captures the result into a carry flag.
2112   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2113   Hi = DAG.getNode(Opc, dl, DAG.getVTList(EVT::i32, EVT::Flag), &Hi, 1);
2114
2115   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2116   Lo = DAG.getNode(ARMISD::RRX, dl, EVT::i32, Lo, Hi.getValue(1));
2117
2118   // Merge the pieces into a single i64 value.
2119  return DAG.getNode(ISD::BUILD_PAIR, dl, EVT::i64, Lo, Hi);
2120 }
2121
2122 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2123   SDValue TmpOp0, TmpOp1;
2124   bool Invert = false;
2125   bool Swap = false;
2126   unsigned Opc = 0;
2127
2128   SDValue Op0 = Op.getOperand(0);
2129   SDValue Op1 = Op.getOperand(1);
2130   SDValue CC = Op.getOperand(2);
2131   EVT VT = Op.getValueType();
2132   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2133   DebugLoc dl = Op.getDebugLoc();
2134
2135   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2136     switch (SetCCOpcode) {
2137     default: llvm_unreachable("Illegal FP comparison"); break;
2138     case ISD::SETUNE:
2139     case ISD::SETNE:  Invert = true; // Fallthrough
2140     case ISD::SETOEQ:
2141     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2142     case ISD::SETOLT:
2143     case ISD::SETLT: Swap = true; // Fallthrough
2144     case ISD::SETOGT:
2145     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2146     case ISD::SETOLE:
2147     case ISD::SETLE:  Swap = true; // Fallthrough
2148     case ISD::SETOGE:
2149     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2150     case ISD::SETUGE: Swap = true; // Fallthrough
2151     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2152     case ISD::SETUGT: Swap = true; // Fallthrough
2153     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2154     case ISD::SETUEQ: Invert = true; // Fallthrough
2155     case ISD::SETONE:
2156       // Expand this to (OLT | OGT).
2157       TmpOp0 = Op0;
2158       TmpOp1 = Op1;
2159       Opc = ISD::OR;
2160       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2161       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2162       break;
2163     case ISD::SETUO: Invert = true; // Fallthrough
2164     case ISD::SETO:
2165       // Expand this to (OLT | OGE).
2166       TmpOp0 = Op0;
2167       TmpOp1 = Op1;
2168       Opc = ISD::OR;
2169       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2170       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2171       break;
2172     }
2173   } else {
2174     // Integer comparisons.
2175     switch (SetCCOpcode) {
2176     default: llvm_unreachable("Illegal integer comparison"); break;
2177     case ISD::SETNE:  Invert = true;
2178     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2179     case ISD::SETLT:  Swap = true;
2180     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2181     case ISD::SETLE:  Swap = true;
2182     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2183     case ISD::SETULT: Swap = true;
2184     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2185     case ISD::SETULE: Swap = true;
2186     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2187     }
2188
2189     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2190     if (Opc == ARMISD::VCEQ) {
2191
2192       SDValue AndOp;
2193       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2194         AndOp = Op0;
2195       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2196         AndOp = Op1;
2197
2198       // Ignore bitconvert.
2199       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2200         AndOp = AndOp.getOperand(0);
2201
2202       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2203         Opc = ARMISD::VTST;
2204         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2205         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2206         Invert = !Invert;
2207       }
2208     }
2209   }
2210
2211   if (Swap)
2212     std::swap(Op0, Op1);
2213
2214   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2215
2216   if (Invert)
2217     Result = DAG.getNOT(dl, Result, VT);
2218
2219   return Result;
2220 }
2221
2222 /// isVMOVSplat - Check if the specified splat value corresponds to an immediate
2223 /// VMOV instruction, and if so, return the constant being splatted.
2224 static SDValue isVMOVSplat(uint64_t SplatBits, uint64_t SplatUndef,
2225                            unsigned SplatBitSize, SelectionDAG &DAG) {
2226   switch (SplatBitSize) {
2227   case 8:
2228     // Any 1-byte value is OK.
2229     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2230     return DAG.getTargetConstant(SplatBits, EVT::i8);
2231
2232   case 16:
2233     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2234     if ((SplatBits & ~0xff) == 0 ||
2235         (SplatBits & ~0xff00) == 0)
2236       return DAG.getTargetConstant(SplatBits, EVT::i16);
2237     break;
2238
2239   case 32:
2240     // NEON's 32-bit VMOV supports splat values where:
2241     // * only one byte is nonzero, or
2242     // * the least significant byte is 0xff and the second byte is nonzero, or
2243     // * the least significant 2 bytes are 0xff and the third is nonzero.
2244     if ((SplatBits & ~0xff) == 0 ||
2245         (SplatBits & ~0xff00) == 0 ||
2246         (SplatBits & ~0xff0000) == 0 ||
2247         (SplatBits & ~0xff000000) == 0)
2248       return DAG.getTargetConstant(SplatBits, EVT::i32);
2249
2250     if ((SplatBits & ~0xffff) == 0 &&
2251         ((SplatBits | SplatUndef) & 0xff) == 0xff)
2252       return DAG.getTargetConstant(SplatBits | 0xff, EVT::i32);
2253
2254     if ((SplatBits & ~0xffffff) == 0 &&
2255         ((SplatBits | SplatUndef) & 0xffff) == 0xffff)
2256       return DAG.getTargetConstant(SplatBits | 0xffff, EVT::i32);
2257
2258     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2259     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2260     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2261     // and fall through here to test for a valid 64-bit splat.  But, then the
2262     // caller would also need to check and handle the change in size.
2263     break;
2264
2265   case 64: {
2266     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2267     uint64_t BitMask = 0xff;
2268     uint64_t Val = 0;
2269     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2270       if (((SplatBits | SplatUndef) & BitMask) == BitMask)
2271         Val |= BitMask;
2272       else if ((SplatBits & BitMask) != 0)
2273         return SDValue();
2274       BitMask <<= 8;
2275     }
2276     return DAG.getTargetConstant(Val, EVT::i64);
2277   }
2278
2279   default:
2280     llvm_unreachable("unexpected size for isVMOVSplat");
2281     break;
2282   }
2283
2284   return SDValue();
2285 }
2286
2287 /// getVMOVImm - If this is a build_vector of constants which can be
2288 /// formed by using a VMOV instruction of the specified element size,
2289 /// return the constant being splatted.  The ByteSize field indicates the
2290 /// number of bytes of each element [1248].
2291 SDValue ARM::getVMOVImm(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
2292   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
2293   APInt SplatBits, SplatUndef;
2294   unsigned SplatBitSize;
2295   bool HasAnyUndefs;
2296   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
2297                                       HasAnyUndefs, ByteSize * 8))
2298     return SDValue();
2299
2300   if (SplatBitSize > ByteSize * 8)
2301     return SDValue();
2302
2303   return isVMOVSplat(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
2304                      SplatBitSize, DAG);
2305 }
2306
2307 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
2308 /// instruction with the specified blocksize.  (The order of the elements
2309 /// within each block of the vector is reversed.)
2310 bool ARM::isVREVMask(ShuffleVectorSDNode *N, unsigned BlockSize) {
2311   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
2312          "Only possible block sizes for VREV are: 16, 32, 64");
2313
2314   EVT VT = N->getValueType(0);
2315   unsigned NumElts = VT.getVectorNumElements();
2316   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2317   unsigned BlockElts = N->getMaskElt(0) + 1;
2318
2319   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
2320     return false;
2321
2322   for (unsigned i = 0; i < NumElts; ++i) {
2323     if ((unsigned) N->getMaskElt(i) !=
2324         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
2325       return false;
2326   }
2327
2328   return true;
2329 }
2330
2331 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2332   // Canonicalize all-zeros and all-ones vectors.
2333   ConstantSDNode *ConstVal = dyn_cast<ConstantSDNode>(Val.getNode());
2334   if (ConstVal->isNullValue())
2335     return getZeroVector(VT, DAG, dl);
2336   if (ConstVal->isAllOnesValue())
2337     return getOnesVector(VT, DAG, dl);
2338
2339   EVT CanonicalVT;
2340   if (VT.is64BitVector()) {
2341     switch (Val.getValueType().getSizeInBits()) {
2342     case 8:  CanonicalVT = EVT::v8i8; break;
2343     case 16: CanonicalVT = EVT::v4i16; break;
2344     case 32: CanonicalVT = EVT::v2i32; break;
2345     case 64: CanonicalVT = EVT::v1i64; break;
2346     default: llvm_unreachable("unexpected splat element type"); break;
2347     }
2348   } else {
2349     assert(VT.is128BitVector() && "unknown splat vector size");
2350     switch (Val.getValueType().getSizeInBits()) {
2351     case 8:  CanonicalVT = EVT::v16i8; break;
2352     case 16: CanonicalVT = EVT::v8i16; break;
2353     case 32: CanonicalVT = EVT::v4i32; break;
2354     case 64: CanonicalVT = EVT::v2i64; break;
2355     default: llvm_unreachable("unexpected splat element type"); break;
2356     }
2357   }
2358
2359   // Build a canonical splat for this value.
2360   SmallVector<SDValue, 8> Ops;
2361   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
2362   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
2363                             Ops.size());
2364   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
2365 }
2366
2367 // If this is a case we can't handle, return null and let the default
2368 // expansion code take care of it.
2369 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
2370   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
2371   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
2372   DebugLoc dl = Op.getDebugLoc();
2373   EVT VT = Op.getValueType();
2374
2375   APInt SplatBits, SplatUndef;
2376   unsigned SplatBitSize;
2377   bool HasAnyUndefs;
2378   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
2379     SDValue Val = isVMOVSplat(SplatBits.getZExtValue(),
2380                               SplatUndef.getZExtValue(), SplatBitSize, DAG);
2381     if (Val.getNode())
2382       return BuildSplat(Val, VT, DAG, dl);
2383   }
2384
2385   // If there are only 2 elements in a 128-bit vector, insert them into an
2386   // undef vector.  This handles the common case for 128-bit vector argument
2387   // passing, where the insertions should be translated to subreg accesses
2388   // with no real instructions.
2389   if (VT.is128BitVector() && Op.getNumOperands() == 2) {
2390     SDValue Val = DAG.getUNDEF(VT);
2391     SDValue Op0 = Op.getOperand(0);
2392     SDValue Op1 = Op.getOperand(1);
2393     if (Op0.getOpcode() != ISD::UNDEF)
2394       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op0,
2395                         DAG.getIntPtrConstant(0));
2396     if (Op1.getOpcode() != ISD::UNDEF)
2397       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op1,
2398                         DAG.getIntPtrConstant(1));
2399     return Val;
2400   }
2401
2402   return SDValue();
2403 }
2404
2405 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
2406   return Op;
2407 }
2408
2409 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
2410   return Op;
2411 }
2412
2413 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
2414   EVT VT = Op.getValueType();
2415   DebugLoc dl = Op.getDebugLoc();
2416   assert((VT == EVT::i8 || VT == EVT::i16) &&
2417          "unexpected type for custom-lowering vector extract");
2418   SDValue Vec = Op.getOperand(0);
2419   SDValue Lane = Op.getOperand(1);
2420   Op = DAG.getNode(ARMISD::VGETLANEu, dl, EVT::i32, Vec, Lane);
2421   Op = DAG.getNode(ISD::AssertZext, dl, EVT::i32, Op, DAG.getValueType(VT));
2422   return DAG.getNode(ISD::TRUNCATE, dl, VT, Op);
2423 }
2424
2425 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
2426   // The only time a CONCAT_VECTORS operation can have legal types is when
2427   // two 64-bit vectors are concatenated to a 128-bit vector.
2428   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
2429          "unexpected CONCAT_VECTORS");
2430   DebugLoc dl = Op.getDebugLoc();
2431   SDValue Val = DAG.getUNDEF(EVT::v2f64);
2432   SDValue Op0 = Op.getOperand(0);
2433   SDValue Op1 = Op.getOperand(1);
2434   if (Op0.getOpcode() != ISD::UNDEF)
2435     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, EVT::v2f64, Val,
2436                       DAG.getNode(ISD::BIT_CONVERT, dl, EVT::f64, Op0),
2437                       DAG.getIntPtrConstant(0));
2438   if (Op1.getOpcode() != ISD::UNDEF)
2439     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, EVT::v2f64, Val,
2440                       DAG.getNode(ISD::BIT_CONVERT, dl, EVT::f64, Op1),
2441                       DAG.getIntPtrConstant(1));
2442   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
2443 }
2444
2445 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
2446   switch (Op.getOpcode()) {
2447   default: llvm_unreachable("Don't know how to custom lower this!");
2448   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
2449   case ISD::GlobalAddress:
2450     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
2451       LowerGlobalAddressELF(Op, DAG);
2452   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
2453   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG, Subtarget);
2454   case ISD::BR_CC:         return LowerBR_CC(Op, DAG, Subtarget);
2455   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
2456   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
2457   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
2458   case ISD::SINT_TO_FP:
2459   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
2460   case ISD::FP_TO_SINT:
2461   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
2462   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
2463   case ISD::RETURNADDR:    break;
2464   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
2465   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
2466   case ISD::INTRINSIC_VOID:
2467   case ISD::INTRINSIC_W_CHAIN: return LowerINTRINSIC_W_CHAIN(Op, DAG);
2468   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2469   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
2470   case ISD::SHL:
2471   case ISD::SRL:
2472   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
2473   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
2474   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
2475   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
2476   case ISD::SCALAR_TO_VECTOR: return LowerSCALAR_TO_VECTOR(Op, DAG);
2477   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
2478   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
2479   }
2480   return SDValue();
2481 }
2482
2483 /// ReplaceNodeResults - Replace the results of node with an illegal result
2484 /// type with new values built out of custom code.
2485 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
2486                                            SmallVectorImpl<SDValue>&Results,
2487                                            SelectionDAG &DAG) {
2488   switch (N->getOpcode()) {
2489   default:
2490     llvm_unreachable("Don't know how to custom expand this!");
2491     return;
2492   case ISD::BIT_CONVERT:
2493     Results.push_back(ExpandBIT_CONVERT(N, DAG));
2494     return;
2495   case ISD::SRL:
2496   case ISD::SRA: {
2497     SDValue Res = LowerShift(N, DAG, Subtarget);
2498     if (Res.getNode())
2499       Results.push_back(Res);
2500     return;
2501   }
2502   }
2503 }
2504
2505 //===----------------------------------------------------------------------===//
2506 //                           ARM Scheduler Hooks
2507 //===----------------------------------------------------------------------===//
2508
2509 MachineBasicBlock *
2510 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
2511                                                MachineBasicBlock *BB) const {
2512   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2513   DebugLoc dl = MI->getDebugLoc();
2514   switch (MI->getOpcode()) {
2515   default:
2516     llvm_unreachable("Unexpected instr type to insert");
2517   case ARM::tMOVCCr: {
2518     // To "insert" a SELECT_CC instruction, we actually have to insert the
2519     // diamond control-flow pattern.  The incoming instruction knows the
2520     // destination vreg to set, the condition code register to branch on, the
2521     // true/false values to select between, and a branch opcode to use.
2522     const BasicBlock *LLVM_BB = BB->getBasicBlock();
2523     MachineFunction::iterator It = BB;
2524     ++It;
2525
2526     //  thisMBB:
2527     //  ...
2528     //   TrueVal = ...
2529     //   cmpTY ccX, r1, r2
2530     //   bCC copy1MBB
2531     //   fallthrough --> copy0MBB
2532     MachineBasicBlock *thisMBB  = BB;
2533     MachineFunction *F = BB->getParent();
2534     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
2535     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
2536     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
2537       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
2538     F->insert(It, copy0MBB);
2539     F->insert(It, sinkMBB);
2540     // Update machine-CFG edges by first adding all successors of the current
2541     // block to the new block which will contain the Phi node for the select.
2542     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
2543         e = BB->succ_end(); i != e; ++i)
2544       sinkMBB->addSuccessor(*i);
2545     // Next, remove all successors of the current block, and add the true
2546     // and fallthrough blocks as its successors.
2547     while(!BB->succ_empty())
2548       BB->removeSuccessor(BB->succ_begin());
2549     BB->addSuccessor(copy0MBB);
2550     BB->addSuccessor(sinkMBB);
2551
2552     //  copy0MBB:
2553     //   %FalseValue = ...
2554     //   # fallthrough to sinkMBB
2555     BB = copy0MBB;
2556
2557     // Update machine-CFG edges
2558     BB->addSuccessor(sinkMBB);
2559
2560     //  sinkMBB:
2561     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
2562     //  ...
2563     BB = sinkMBB;
2564     BuildMI(BB, dl, TII->get(ARM::PHI), MI->getOperand(0).getReg())
2565       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
2566       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
2567
2568     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
2569     return BB;
2570   }
2571
2572   case ARM::tANDsp:
2573   case ARM::tADDspr_:
2574   case ARM::tSUBspi_:
2575   case ARM::t2SUBrSPi_:
2576   case ARM::t2SUBrSPi12_:
2577   case ARM::t2SUBrSPs_: {
2578     MachineFunction *MF = BB->getParent();
2579     unsigned DstReg = MI->getOperand(0).getReg();
2580     unsigned SrcReg = MI->getOperand(1).getReg();
2581     bool DstIsDead = MI->getOperand(0).isDead();
2582     bool SrcIsKill = MI->getOperand(1).isKill();
2583
2584     if (SrcReg != ARM::SP) {
2585       // Copy the source to SP from virtual register.
2586       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
2587       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
2588         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
2589       BuildMI(BB, dl, TII->get(CopyOpc), ARM::SP)
2590         .addReg(SrcReg, getKillRegState(SrcIsKill));
2591     }
2592
2593     unsigned OpOpc = 0;
2594     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
2595     switch (MI->getOpcode()) {
2596     default:
2597       llvm_unreachable("Unexpected pseudo instruction!");
2598     case ARM::tANDsp:
2599       OpOpc = ARM::tAND;
2600       NeedPred = true;
2601       break;
2602     case ARM::tADDspr_:
2603       OpOpc = ARM::tADDspr;
2604       break;
2605     case ARM::tSUBspi_:
2606       OpOpc = ARM::tSUBspi;
2607       break;
2608     case ARM::t2SUBrSPi_:
2609       OpOpc = ARM::t2SUBrSPi;
2610       NeedPred = true; NeedCC = true;
2611       break;
2612     case ARM::t2SUBrSPi12_:
2613       OpOpc = ARM::t2SUBrSPi12;
2614       NeedPred = true;
2615       break;
2616     case ARM::t2SUBrSPs_:
2617       OpOpc = ARM::t2SUBrSPs;
2618       NeedPred = true; NeedCC = true; NeedOp3 = true;
2619       break;
2620     }
2621     MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(OpOpc), ARM::SP);
2622     if (OpOpc == ARM::tAND)
2623       AddDefaultT1CC(MIB);
2624     MIB.addReg(ARM::SP);
2625     MIB.addOperand(MI->getOperand(2));
2626     if (NeedOp3)
2627       MIB.addOperand(MI->getOperand(3));
2628     if (NeedPred)
2629       AddDefaultPred(MIB);
2630     if (NeedCC)
2631       AddDefaultCC(MIB);
2632
2633     // Copy the result from SP to virtual register.
2634     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
2635     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
2636       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
2637     BuildMI(BB, dl, TII->get(CopyOpc))
2638       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
2639       .addReg(ARM::SP);
2640     MF->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
2641     return BB;
2642   }
2643   }
2644 }
2645
2646 //===----------------------------------------------------------------------===//
2647 //                           ARM Optimization Hooks
2648 //===----------------------------------------------------------------------===//
2649
2650 static
2651 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
2652                             TargetLowering::DAGCombinerInfo &DCI) {
2653   SelectionDAG &DAG = DCI.DAG;
2654   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2655   EVT VT = N->getValueType(0);
2656   unsigned Opc = N->getOpcode();
2657   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
2658   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
2659   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
2660   ISD::CondCode CC = ISD::SETCC_INVALID;
2661
2662   if (isSlctCC) {
2663     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
2664   } else {
2665     SDValue CCOp = Slct.getOperand(0);
2666     if (CCOp.getOpcode() == ISD::SETCC)
2667       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
2668   }
2669
2670   bool DoXform = false;
2671   bool InvCC = false;
2672   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
2673           "Bad input!");
2674
2675   if (LHS.getOpcode() == ISD::Constant &&
2676       cast<ConstantSDNode>(LHS)->isNullValue()) {
2677     DoXform = true;
2678   } else if (CC != ISD::SETCC_INVALID &&
2679              RHS.getOpcode() == ISD::Constant &&
2680              cast<ConstantSDNode>(RHS)->isNullValue()) {
2681     std::swap(LHS, RHS);
2682     SDValue Op0 = Slct.getOperand(0);
2683     EVT OpVT = isSlctCC ? Op0.getValueType() :
2684                           Op0.getOperand(0).getValueType();
2685     bool isInt = OpVT.isInteger();
2686     CC = ISD::getSetCCInverse(CC, isInt);
2687
2688     if (!TLI.isCondCodeLegal(CC, OpVT))
2689       return SDValue();         // Inverse operator isn't legal.
2690
2691     DoXform = true;
2692     InvCC = true;
2693   }
2694
2695   if (DoXform) {
2696     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
2697     if (isSlctCC)
2698       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
2699                              Slct.getOperand(0), Slct.getOperand(1), CC);
2700     SDValue CCOp = Slct.getOperand(0);
2701     if (InvCC)
2702       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
2703                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
2704     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
2705                        CCOp, OtherOp, Result);
2706   }
2707   return SDValue();
2708 }
2709
2710 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
2711 static SDValue PerformADDCombine(SDNode *N,
2712                                  TargetLowering::DAGCombinerInfo &DCI) {
2713   // added by evan in r37685 with no testcase.
2714   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2715
2716   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
2717   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
2718     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
2719     if (Result.getNode()) return Result;
2720   }
2721   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
2722     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
2723     if (Result.getNode()) return Result;
2724   }
2725
2726   return SDValue();
2727 }
2728
2729 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
2730 static SDValue PerformSUBCombine(SDNode *N,
2731                                  TargetLowering::DAGCombinerInfo &DCI) {
2732   // added by evan in r37685 with no testcase.
2733   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2734
2735   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
2736   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
2737     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
2738     if (Result.getNode()) return Result;
2739   }
2740
2741   return SDValue();
2742 }
2743
2744
2745 /// PerformFMRRDCombine - Target-specific dag combine xforms for ARMISD::FMRRD.
2746 static SDValue PerformFMRRDCombine(SDNode *N,
2747                                    TargetLowering::DAGCombinerInfo &DCI) {
2748   // fmrrd(fmdrr x, y) -> x,y
2749   SDValue InDouble = N->getOperand(0);
2750   if (InDouble.getOpcode() == ARMISD::FMDRR)
2751     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
2752   return SDValue();
2753 }
2754
2755 /// getVShiftImm - Check if this is a valid build_vector for the immediate
2756 /// operand of a vector shift operation, where all the elements of the
2757 /// build_vector must have the same constant integer value.
2758 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
2759   // Ignore bit_converts.
2760   while (Op.getOpcode() == ISD::BIT_CONVERT)
2761     Op = Op.getOperand(0);
2762   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
2763   APInt SplatBits, SplatUndef;
2764   unsigned SplatBitSize;
2765   bool HasAnyUndefs;
2766   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
2767                                       HasAnyUndefs, ElementBits) ||
2768       SplatBitSize > ElementBits)
2769     return false;
2770   Cnt = SplatBits.getSExtValue();
2771   return true;
2772 }
2773
2774 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
2775 /// operand of a vector shift left operation.  That value must be in the range:
2776 ///   0 <= Value < ElementBits for a left shift; or
2777 ///   0 <= Value <= ElementBits for a long left shift.
2778 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
2779   assert(VT.isVector() && "vector shift count is not a vector type");
2780   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
2781   if (! getVShiftImm(Op, ElementBits, Cnt))
2782     return false;
2783   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
2784 }
2785
2786 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
2787 /// operand of a vector shift right operation.  For a shift opcode, the value
2788 /// is positive, but for an intrinsic the value count must be negative. The
2789 /// absolute value must be in the range:
2790 ///   1 <= |Value| <= ElementBits for a right shift; or
2791 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
2792 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
2793                          int64_t &Cnt) {
2794   assert(VT.isVector() && "vector shift count is not a vector type");
2795   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
2796   if (! getVShiftImm(Op, ElementBits, Cnt))
2797     return false;
2798   if (isIntrinsic)
2799     Cnt = -Cnt;
2800   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
2801 }
2802
2803 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
2804 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
2805   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
2806   switch (IntNo) {
2807   default:
2808     // Don't do anything for most intrinsics.
2809     break;
2810
2811   // Vector shifts: check for immediate versions and lower them.
2812   // Note: This is done during DAG combining instead of DAG legalizing because
2813   // the build_vectors for 64-bit vector element shift counts are generally
2814   // not legal, and it is hard to see their values after they get legalized to
2815   // loads from a constant pool.
2816   case Intrinsic::arm_neon_vshifts:
2817   case Intrinsic::arm_neon_vshiftu:
2818   case Intrinsic::arm_neon_vshiftls:
2819   case Intrinsic::arm_neon_vshiftlu:
2820   case Intrinsic::arm_neon_vshiftn:
2821   case Intrinsic::arm_neon_vrshifts:
2822   case Intrinsic::arm_neon_vrshiftu:
2823   case Intrinsic::arm_neon_vrshiftn:
2824   case Intrinsic::arm_neon_vqshifts:
2825   case Intrinsic::arm_neon_vqshiftu:
2826   case Intrinsic::arm_neon_vqshiftsu:
2827   case Intrinsic::arm_neon_vqshiftns:
2828   case Intrinsic::arm_neon_vqshiftnu:
2829   case Intrinsic::arm_neon_vqshiftnsu:
2830   case Intrinsic::arm_neon_vqrshiftns:
2831   case Intrinsic::arm_neon_vqrshiftnu:
2832   case Intrinsic::arm_neon_vqrshiftnsu: {
2833     EVT VT = N->getOperand(1).getValueType();
2834     int64_t Cnt;
2835     unsigned VShiftOpc = 0;
2836
2837     switch (IntNo) {
2838     case Intrinsic::arm_neon_vshifts:
2839     case Intrinsic::arm_neon_vshiftu:
2840       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
2841         VShiftOpc = ARMISD::VSHL;
2842         break;
2843       }
2844       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
2845         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
2846                      ARMISD::VSHRs : ARMISD::VSHRu);
2847         break;
2848       }
2849       return SDValue();
2850
2851     case Intrinsic::arm_neon_vshiftls:
2852     case Intrinsic::arm_neon_vshiftlu:
2853       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
2854         break;
2855       llvm_unreachable("invalid shift count for vshll intrinsic");
2856
2857     case Intrinsic::arm_neon_vrshifts:
2858     case Intrinsic::arm_neon_vrshiftu:
2859       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
2860         break;
2861       return SDValue();
2862
2863     case Intrinsic::arm_neon_vqshifts:
2864     case Intrinsic::arm_neon_vqshiftu:
2865       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
2866         break;
2867       return SDValue();
2868
2869     case Intrinsic::arm_neon_vqshiftsu:
2870       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
2871         break;
2872       llvm_unreachable("invalid shift count for vqshlu intrinsic");
2873
2874     case Intrinsic::arm_neon_vshiftn:
2875     case Intrinsic::arm_neon_vrshiftn:
2876     case Intrinsic::arm_neon_vqshiftns:
2877     case Intrinsic::arm_neon_vqshiftnu:
2878     case Intrinsic::arm_neon_vqshiftnsu:
2879     case Intrinsic::arm_neon_vqrshiftns:
2880     case Intrinsic::arm_neon_vqrshiftnu:
2881     case Intrinsic::arm_neon_vqrshiftnsu:
2882       // Narrowing shifts require an immediate right shift.
2883       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
2884         break;
2885       llvm_unreachable("invalid shift count for narrowing vector shift intrinsic");
2886
2887     default:
2888       llvm_unreachable("unhandled vector shift");
2889     }
2890
2891     switch (IntNo) {
2892     case Intrinsic::arm_neon_vshifts:
2893     case Intrinsic::arm_neon_vshiftu:
2894       // Opcode already set above.
2895       break;
2896     case Intrinsic::arm_neon_vshiftls:
2897     case Intrinsic::arm_neon_vshiftlu:
2898       if (Cnt == VT.getVectorElementType().getSizeInBits())
2899         VShiftOpc = ARMISD::VSHLLi;
2900       else
2901         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
2902                      ARMISD::VSHLLs : ARMISD::VSHLLu);
2903       break;
2904     case Intrinsic::arm_neon_vshiftn:
2905       VShiftOpc = ARMISD::VSHRN; break;
2906     case Intrinsic::arm_neon_vrshifts:
2907       VShiftOpc = ARMISD::VRSHRs; break;
2908     case Intrinsic::arm_neon_vrshiftu:
2909       VShiftOpc = ARMISD::VRSHRu; break;
2910     case Intrinsic::arm_neon_vrshiftn:
2911       VShiftOpc = ARMISD::VRSHRN; break;
2912     case Intrinsic::arm_neon_vqshifts:
2913       VShiftOpc = ARMISD::VQSHLs; break;
2914     case Intrinsic::arm_neon_vqshiftu:
2915       VShiftOpc = ARMISD::VQSHLu; break;
2916     case Intrinsic::arm_neon_vqshiftsu:
2917       VShiftOpc = ARMISD::VQSHLsu; break;
2918     case Intrinsic::arm_neon_vqshiftns:
2919       VShiftOpc = ARMISD::VQSHRNs; break;
2920     case Intrinsic::arm_neon_vqshiftnu:
2921       VShiftOpc = ARMISD::VQSHRNu; break;
2922     case Intrinsic::arm_neon_vqshiftnsu:
2923       VShiftOpc = ARMISD::VQSHRNsu; break;
2924     case Intrinsic::arm_neon_vqrshiftns:
2925       VShiftOpc = ARMISD::VQRSHRNs; break;
2926     case Intrinsic::arm_neon_vqrshiftnu:
2927       VShiftOpc = ARMISD::VQRSHRNu; break;
2928     case Intrinsic::arm_neon_vqrshiftnsu:
2929       VShiftOpc = ARMISD::VQRSHRNsu; break;
2930     }
2931
2932     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
2933                        N->getOperand(1), DAG.getConstant(Cnt, EVT::i32));
2934   }
2935
2936   case Intrinsic::arm_neon_vshiftins: {
2937     EVT VT = N->getOperand(1).getValueType();
2938     int64_t Cnt;
2939     unsigned VShiftOpc = 0;
2940
2941     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
2942       VShiftOpc = ARMISD::VSLI;
2943     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
2944       VShiftOpc = ARMISD::VSRI;
2945     else {
2946       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
2947     }
2948
2949     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
2950                        N->getOperand(1), N->getOperand(2),
2951                        DAG.getConstant(Cnt, EVT::i32));
2952   }
2953
2954   case Intrinsic::arm_neon_vqrshifts:
2955   case Intrinsic::arm_neon_vqrshiftu:
2956     // No immediate versions of these to check for.
2957     break;
2958   }
2959
2960   return SDValue();
2961 }
2962
2963 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
2964 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
2965 /// combining instead of DAG legalizing because the build_vectors for 64-bit
2966 /// vector element shift counts are generally not legal, and it is hard to see
2967 /// their values after they get legalized to loads from a constant pool.
2968 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
2969                                    const ARMSubtarget *ST) {
2970   EVT VT = N->getValueType(0);
2971
2972   // Nothing to be done for scalar shifts.
2973   if (! VT.isVector())
2974     return SDValue();
2975
2976   assert(ST->hasNEON() && "unexpected vector shift");
2977   int64_t Cnt;
2978
2979   switch (N->getOpcode()) {
2980   default: llvm_unreachable("unexpected shift opcode");
2981
2982   case ISD::SHL:
2983     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
2984       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
2985                          DAG.getConstant(Cnt, EVT::i32));
2986     break;
2987
2988   case ISD::SRA:
2989   case ISD::SRL:
2990     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
2991       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
2992                             ARMISD::VSHRs : ARMISD::VSHRu);
2993       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
2994                          DAG.getConstant(Cnt, EVT::i32));
2995     }
2996   }
2997   return SDValue();
2998 }
2999
3000 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
3001 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
3002 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
3003                                     const ARMSubtarget *ST) {
3004   SDValue N0 = N->getOperand(0);
3005
3006   // Check for sign- and zero-extensions of vector extract operations of 8-
3007   // and 16-bit vector elements.  NEON supports these directly.  They are
3008   // handled during DAG combining because type legalization will promote them
3009   // to 32-bit types and it is messy to recognize the operations after that.
3010   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
3011     SDValue Vec = N0.getOperand(0);
3012     SDValue Lane = N0.getOperand(1);
3013     EVT VT = N->getValueType(0);
3014     EVT EltVT = N0.getValueType();
3015     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3016
3017     if (VT == EVT::i32 &&
3018         (EltVT == EVT::i8 || EltVT == EVT::i16) &&
3019         TLI.isTypeLegal(Vec.getValueType())) {
3020
3021       unsigned Opc = 0;
3022       switch (N->getOpcode()) {
3023       default: llvm_unreachable("unexpected opcode");
3024       case ISD::SIGN_EXTEND:
3025         Opc = ARMISD::VGETLANEs;
3026         break;
3027       case ISD::ZERO_EXTEND:
3028       case ISD::ANY_EXTEND:
3029         Opc = ARMISD::VGETLANEu;
3030         break;
3031       }
3032       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
3033     }
3034   }
3035
3036   return SDValue();
3037 }
3038
3039 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
3040                                              DAGCombinerInfo &DCI) const {
3041   switch (N->getOpcode()) {
3042   default: break;
3043   case ISD::ADD:      return PerformADDCombine(N, DCI);
3044   case ISD::SUB:      return PerformSUBCombine(N, DCI);
3045   case ARMISD::FMRRD: return PerformFMRRDCombine(N, DCI);
3046   case ISD::INTRINSIC_WO_CHAIN:
3047     return PerformIntrinsicCombine(N, DCI.DAG);
3048   case ISD::SHL:
3049   case ISD::SRA:
3050   case ISD::SRL:
3051     return PerformShiftCombine(N, DCI.DAG, Subtarget);
3052   case ISD::SIGN_EXTEND:
3053   case ISD::ZERO_EXTEND:
3054   case ISD::ANY_EXTEND:
3055     return PerformExtendCombine(N, DCI.DAG, Subtarget);
3056   }
3057   return SDValue();
3058 }
3059
3060 /// isLegalAddressImmediate - Return true if the integer value can be used
3061 /// as the offset of the target addressing mode for load / store of the
3062 /// given type.
3063 static bool isLegalAddressImmediate(int64_t V, EVT VT,
3064                                     const ARMSubtarget *Subtarget) {
3065   if (V == 0)
3066     return true;
3067
3068   if (!VT.isSimple())
3069     return false;
3070
3071   if (Subtarget->isThumb()) { // FIXME for thumb2
3072     if (V < 0)
3073       return false;
3074
3075     unsigned Scale = 1;
3076     switch (VT.getSimpleVT()) {
3077     default: return false;
3078     case EVT::i1:
3079     case EVT::i8:
3080       // Scale == 1;
3081       break;
3082     case EVT::i16:
3083       // Scale == 2;
3084       Scale = 2;
3085       break;
3086     case EVT::i32:
3087       // Scale == 4;
3088       Scale = 4;
3089       break;
3090     }
3091
3092     if ((V & (Scale - 1)) != 0)
3093       return false;
3094     V /= Scale;
3095     return V == (V & ((1LL << 5) - 1));
3096   }
3097
3098   if (V < 0)
3099     V = - V;
3100   switch (VT.getSimpleVT()) {
3101   default: return false;
3102   case EVT::i1:
3103   case EVT::i8:
3104   case EVT::i32:
3105     // +- imm12
3106     return V == (V & ((1LL << 12) - 1));
3107   case EVT::i16:
3108     // +- imm8
3109     return V == (V & ((1LL << 8) - 1));
3110   case EVT::f32:
3111   case EVT::f64:
3112     if (!Subtarget->hasVFP2())
3113       return false;
3114     if ((V & 3) != 0)
3115       return false;
3116     V >>= 2;
3117     return V == (V & ((1LL << 8) - 1));
3118   }
3119 }
3120
3121 /// isLegalAddressingMode - Return true if the addressing mode represented
3122 /// by AM is legal for this target, for a load/store of the specified type.
3123 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3124                                               const Type *Ty) const {
3125   EVT VT = getValueType(Ty, true);
3126   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
3127     return false;
3128
3129   // Can never fold addr of global into load/store.
3130   if (AM.BaseGV)
3131     return false;
3132
3133   switch (AM.Scale) {
3134   case 0:  // no scale reg, must be "r+i" or "r", or "i".
3135     break;
3136   case 1:
3137     if (Subtarget->isThumb())  // FIXME for thumb2
3138       return false;
3139     // FALL THROUGH.
3140   default:
3141     // ARM doesn't support any R+R*scale+imm addr modes.
3142     if (AM.BaseOffs)
3143       return false;
3144
3145     if (!VT.isSimple())
3146       return false;
3147
3148     int Scale = AM.Scale;
3149     switch (VT.getSimpleVT()) {
3150     default: return false;
3151     case EVT::i1:
3152     case EVT::i8:
3153     case EVT::i32:
3154     case EVT::i64:
3155       // This assumes i64 is legalized to a pair of i32. If not (i.e.
3156       // ldrd / strd are used, then its address mode is same as i16.
3157       // r + r
3158       if (Scale < 0) Scale = -Scale;
3159       if (Scale == 1)
3160         return true;
3161       // r + r << imm
3162       return isPowerOf2_32(Scale & ~1);
3163     case EVT::i16:
3164       // r + r
3165       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
3166         return true;
3167       return false;
3168
3169     case EVT::isVoid:
3170       // Note, we allow "void" uses (basically, uses that aren't loads or
3171       // stores), because arm allows folding a scale into many arithmetic
3172       // operations.  This should be made more precise and revisited later.
3173
3174       // Allow r << imm, but the imm has to be a multiple of two.
3175       if (AM.Scale & 1) return false;
3176       return isPowerOf2_32(AM.Scale);
3177     }
3178     break;
3179   }
3180   return true;
3181 }
3182
3183 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
3184                                       bool isSEXTLoad, SDValue &Base,
3185                                       SDValue &Offset, bool &isInc,
3186                                       SelectionDAG &DAG) {
3187   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3188     return false;
3189
3190   if (VT == EVT::i16 || ((VT == EVT::i8 || VT == EVT::i1) && isSEXTLoad)) {
3191     // AddressingMode 3
3192     Base = Ptr->getOperand(0);
3193     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3194       int RHSC = (int)RHS->getZExtValue();
3195       if (RHSC < 0 && RHSC > -256) {
3196         assert(Ptr->getOpcode() == ISD::ADD);
3197         isInc = false;
3198         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3199         return true;
3200       }
3201     }
3202     isInc = (Ptr->getOpcode() == ISD::ADD);
3203     Offset = Ptr->getOperand(1);
3204     return true;
3205   } else if (VT == EVT::i32 || VT == EVT::i8 || VT == EVT::i1) {
3206     // AddressingMode 2
3207     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3208       int RHSC = (int)RHS->getZExtValue();
3209       if (RHSC < 0 && RHSC > -0x1000) {
3210         assert(Ptr->getOpcode() == ISD::ADD);
3211         isInc = false;
3212         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3213         Base = Ptr->getOperand(0);
3214         return true;
3215       }
3216     }
3217
3218     if (Ptr->getOpcode() == ISD::ADD) {
3219       isInc = true;
3220       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
3221       if (ShOpcVal != ARM_AM::no_shift) {
3222         Base = Ptr->getOperand(1);
3223         Offset = Ptr->getOperand(0);
3224       } else {
3225         Base = Ptr->getOperand(0);
3226         Offset = Ptr->getOperand(1);
3227       }
3228       return true;
3229     }
3230
3231     isInc = (Ptr->getOpcode() == ISD::ADD);
3232     Base = Ptr->getOperand(0);
3233     Offset = Ptr->getOperand(1);
3234     return true;
3235   }
3236
3237   // FIXME: Use FLDM / FSTM to emulate indexed FP load / store.
3238   return false;
3239 }
3240
3241 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
3242                                      bool isSEXTLoad, SDValue &Base,
3243                                      SDValue &Offset, bool &isInc,
3244                                      SelectionDAG &DAG) {
3245   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3246     return false;
3247
3248   Base = Ptr->getOperand(0);
3249   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3250     int RHSC = (int)RHS->getZExtValue();
3251     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
3252       assert(Ptr->getOpcode() == ISD::ADD);
3253       isInc = false;
3254       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3255       return true;
3256     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
3257       isInc = Ptr->getOpcode() == ISD::ADD;
3258       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
3259       return true;
3260     }
3261   }
3262
3263   return false;
3264 }
3265
3266 /// getPreIndexedAddressParts - returns true by value, base pointer and
3267 /// offset pointer and addressing mode by reference if the node's address
3268 /// can be legally represented as pre-indexed load / store address.
3269 bool
3270 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
3271                                              SDValue &Offset,
3272                                              ISD::MemIndexedMode &AM,
3273                                              SelectionDAG &DAG) const {
3274   if (Subtarget->isThumb1Only())
3275     return false;
3276
3277   EVT VT;
3278   SDValue Ptr;
3279   bool isSEXTLoad = false;
3280   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3281     Ptr = LD->getBasePtr();
3282     VT  = LD->getMemoryVT();
3283     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3284   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3285     Ptr = ST->getBasePtr();
3286     VT  = ST->getMemoryVT();
3287   } else
3288     return false;
3289
3290   bool isInc;
3291   bool isLegal = false;
3292   if (Subtarget->isThumb() && Subtarget->hasThumb2())
3293     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3294                                        Offset, isInc, DAG);
3295   else
3296     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3297                                         Offset, isInc, DAG);
3298   if (!isLegal)
3299     return false;
3300
3301   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
3302   return true;
3303 }
3304
3305 /// getPostIndexedAddressParts - returns true by value, base pointer and
3306 /// offset pointer and addressing mode by reference if this node can be
3307 /// combined with a load / store to form a post-indexed load / store.
3308 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
3309                                                    SDValue &Base,
3310                                                    SDValue &Offset,
3311                                                    ISD::MemIndexedMode &AM,
3312                                                    SelectionDAG &DAG) const {
3313   if (Subtarget->isThumb1Only())
3314     return false;
3315
3316   EVT VT;
3317   SDValue Ptr;
3318   bool isSEXTLoad = false;
3319   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3320     VT  = LD->getMemoryVT();
3321     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3322   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3323     VT  = ST->getMemoryVT();
3324   } else
3325     return false;
3326
3327   bool isInc;
3328   bool isLegal = false;
3329   if (Subtarget->isThumb() && Subtarget->hasThumb2())
3330     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3331                                         isInc, DAG);
3332   else
3333     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3334                                         isInc, DAG);
3335   if (!isLegal)
3336     return false;
3337
3338   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
3339   return true;
3340 }
3341
3342 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
3343                                                        const APInt &Mask,
3344                                                        APInt &KnownZero,
3345                                                        APInt &KnownOne,
3346                                                        const SelectionDAG &DAG,
3347                                                        unsigned Depth) const {
3348   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3349   switch (Op.getOpcode()) {
3350   default: break;
3351   case ARMISD::CMOV: {
3352     // Bits are known zero/one if known on the LHS and RHS.
3353     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
3354     if (KnownZero == 0 && KnownOne == 0) return;
3355
3356     APInt KnownZeroRHS, KnownOneRHS;
3357     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
3358                           KnownZeroRHS, KnownOneRHS, Depth+1);
3359     KnownZero &= KnownZeroRHS;
3360     KnownOne  &= KnownOneRHS;
3361     return;
3362   }
3363   }
3364 }
3365
3366 //===----------------------------------------------------------------------===//
3367 //                           ARM Inline Assembly Support
3368 //===----------------------------------------------------------------------===//
3369
3370 /// getConstraintType - Given a constraint letter, return the type of
3371 /// constraint it is for this target.
3372 ARMTargetLowering::ConstraintType
3373 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
3374   if (Constraint.size() == 1) {
3375     switch (Constraint[0]) {
3376     default:  break;
3377     case 'l': return C_RegisterClass;
3378     case 'w': return C_RegisterClass;
3379     }
3380   }
3381   return TargetLowering::getConstraintType(Constraint);
3382 }
3383
3384 std::pair<unsigned, const TargetRegisterClass*>
3385 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3386                                                 EVT VT) const {
3387   if (Constraint.size() == 1) {
3388     // GCC RS6000 Constraint Letters
3389     switch (Constraint[0]) {
3390     case 'l':
3391       if (Subtarget->isThumb1Only())
3392         return std::make_pair(0U, ARM::tGPRRegisterClass);
3393       else
3394         return std::make_pair(0U, ARM::GPRRegisterClass);
3395     case 'r':
3396       return std::make_pair(0U, ARM::GPRRegisterClass);
3397     case 'w':
3398       if (VT == EVT::f32)
3399         return std::make_pair(0U, ARM::SPRRegisterClass);
3400       if (VT == EVT::f64)
3401         return std::make_pair(0U, ARM::DPRRegisterClass);
3402       break;
3403     }
3404   }
3405   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3406 }
3407
3408 std::vector<unsigned> ARMTargetLowering::
3409 getRegClassForInlineAsmConstraint(const std::string &Constraint,
3410                                   EVT VT) const {
3411   if (Constraint.size() != 1)
3412     return std::vector<unsigned>();
3413
3414   switch (Constraint[0]) {      // GCC ARM Constraint Letters
3415   default: break;
3416   case 'l':
3417     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3418                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3419                                  0);
3420   case 'r':
3421     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3422                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3423                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
3424                                  ARM::R12, ARM::LR, 0);
3425   case 'w':
3426     if (VT == EVT::f32)
3427       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
3428                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
3429                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
3430                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
3431                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
3432                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
3433                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
3434                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
3435     if (VT == EVT::f64)
3436       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
3437                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
3438                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
3439                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
3440       break;
3441   }
3442
3443   return std::vector<unsigned>();
3444 }
3445
3446 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3447 /// vector.  If it is invalid, don't add anything to Ops.
3448 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
3449                                                      char Constraint,
3450                                                      bool hasMemory,
3451                                                      std::vector<SDValue>&Ops,
3452                                                      SelectionDAG &DAG) const {
3453   SDValue Result(0, 0);
3454
3455   switch (Constraint) {
3456   default: break;
3457   case 'I': case 'J': case 'K': case 'L':
3458   case 'M': case 'N': case 'O':
3459     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3460     if (!C)
3461       return;
3462
3463     int64_t CVal64 = C->getSExtValue();
3464     int CVal = (int) CVal64;
3465     // None of these constraints allow values larger than 32 bits.  Check
3466     // that the value fits in an int.
3467     if (CVal != CVal64)
3468       return;
3469
3470     switch (Constraint) {
3471       case 'I':
3472         if (Subtarget->isThumb1Only()) {
3473           // This must be a constant between 0 and 255, for ADD
3474           // immediates.
3475           if (CVal >= 0 && CVal <= 255)
3476             break;
3477         } else if (Subtarget->isThumb2()) {
3478           // A constant that can be used as an immediate value in a
3479           // data-processing instruction.
3480           if (ARM_AM::getT2SOImmVal(CVal) != -1)
3481             break;
3482         } else {
3483           // A constant that can be used as an immediate value in a
3484           // data-processing instruction.
3485           if (ARM_AM::getSOImmVal(CVal) != -1)
3486             break;
3487         }
3488         return;
3489
3490       case 'J':
3491         if (Subtarget->isThumb()) {  // FIXME thumb2
3492           // This must be a constant between -255 and -1, for negated ADD
3493           // immediates. This can be used in GCC with an "n" modifier that
3494           // prints the negated value, for use with SUB instructions. It is
3495           // not useful otherwise but is implemented for compatibility.
3496           if (CVal >= -255 && CVal <= -1)
3497             break;
3498         } else {
3499           // This must be a constant between -4095 and 4095. It is not clear
3500           // what this constraint is intended for. Implemented for
3501           // compatibility with GCC.
3502           if (CVal >= -4095 && CVal <= 4095)
3503             break;
3504         }
3505         return;
3506
3507       case 'K':
3508         if (Subtarget->isThumb1Only()) {
3509           // A 32-bit value where only one byte has a nonzero value. Exclude
3510           // zero to match GCC. This constraint is used by GCC internally for
3511           // constants that can be loaded with a move/shift combination.
3512           // It is not useful otherwise but is implemented for compatibility.
3513           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
3514             break;
3515         } else if (Subtarget->isThumb2()) {
3516           // A constant whose bitwise inverse can be used as an immediate
3517           // value in a data-processing instruction. This can be used in GCC
3518           // with a "B" modifier that prints the inverted value, for use with
3519           // BIC and MVN instructions. It is not useful otherwise but is
3520           // implemented for compatibility.
3521           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
3522             break;
3523         } else {
3524           // A constant whose bitwise inverse can be used as an immediate
3525           // value in a data-processing instruction. This can be used in GCC
3526           // with a "B" modifier that prints the inverted value, for use with
3527           // BIC and MVN instructions. It is not useful otherwise but is
3528           // implemented for compatibility.
3529           if (ARM_AM::getSOImmVal(~CVal) != -1)
3530             break;
3531         }
3532         return;
3533
3534       case 'L':
3535         if (Subtarget->isThumb1Only()) {
3536           // This must be a constant between -7 and 7,
3537           // for 3-operand ADD/SUB immediate instructions.
3538           if (CVal >= -7 && CVal < 7)
3539             break;
3540         } else if (Subtarget->isThumb2()) {
3541           // A constant whose negation can be used as an immediate value in a
3542           // data-processing instruction. This can be used in GCC with an "n"
3543           // modifier that prints the negated value, for use with SUB
3544           // instructions. It is not useful otherwise but is implemented for
3545           // compatibility.
3546           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
3547             break;
3548         } else {
3549           // A constant whose negation can be used as an immediate value in a
3550           // data-processing instruction. This can be used in GCC with an "n"
3551           // modifier that prints the negated value, for use with SUB
3552           // instructions. It is not useful otherwise but is implemented for
3553           // compatibility.
3554           if (ARM_AM::getSOImmVal(-CVal) != -1)
3555             break;
3556         }
3557         return;
3558
3559       case 'M':
3560         if (Subtarget->isThumb()) { // FIXME thumb2
3561           // This must be a multiple of 4 between 0 and 1020, for
3562           // ADD sp + immediate.
3563           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
3564             break;
3565         } else {
3566           // A power of two or a constant between 0 and 32.  This is used in
3567           // GCC for the shift amount on shifted register operands, but it is
3568           // useful in general for any shift amounts.
3569           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
3570             break;
3571         }
3572         return;
3573
3574       case 'N':
3575         if (Subtarget->isThumb()) {  // FIXME thumb2
3576           // This must be a constant between 0 and 31, for shift amounts.
3577           if (CVal >= 0 && CVal <= 31)
3578             break;
3579         }
3580         return;
3581
3582       case 'O':
3583         if (Subtarget->isThumb()) {  // FIXME thumb2
3584           // This must be a multiple of 4 between -508 and 508, for
3585           // ADD/SUB sp = sp + immediate.
3586           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
3587             break;
3588         }
3589         return;
3590     }
3591     Result = DAG.getTargetConstant(CVal, Op.getValueType());
3592     break;
3593   }
3594
3595   if (Result.getNode()) {
3596     Ops.push_back(Result);
3597     return;
3598   }
3599   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
3600                                                       Ops, DAG);
3601 }