lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMISelLowering.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMPerfectShuffle.h"
  23 #include "ARMRegisterInfo.h"
  24 #include "ARMSubtarget.h"
  25 #include "ARMTargetMachine.h"
  26 #include "ARMTargetObjectFile.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Instruction.h"
  32 #include "llvm/Instructions.h"
  33 #include "llvm/Intrinsics.h"
  34 #include "llvm/Type.h"
  35 #include "llvm/CodeGen/CallingConvLower.h"
  36 #include "llvm/CodeGen/IntrinsicLowering.h"
  37 #include "llvm/CodeGen/MachineBasicBlock.h"
  38 #include "llvm/CodeGen/MachineFrameInfo.h"
  39 #include "llvm/CodeGen/MachineFunction.h"
  40 #include "llvm/CodeGen/MachineInstrBuilder.h"
  41 #include "llvm/CodeGen/MachineRegisterInfo.h"
  42 #include "llvm/CodeGen/PseudoSourceValue.h"
  43 #include "llvm/CodeGen/SelectionDAG.h"
  44 #include "llvm/MC/MCSectionMachO.h"
  45 #include "llvm/Target/TargetOptions.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/ADT/StringExtras.h"
  48 #include "llvm/ADT/Statistic.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 #include <sstream>
  54 using namespace llvm;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  58
  59 // This option should go away when tail calls fully work.
  60 static cl::opt<bool>
  61 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  62   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  63   cl::init(false));
  64
  65 cl::opt<bool>
  66 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  67   cl::desc("Generate calls via indirect call instructions"),
  68   cl::init(false));
  69
  70 static cl::opt<bool>
  71 ARMInterworking("arm-interworking", cl::Hidden,
  72   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  73   cl::init(true));
  74
  75 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  76                                        EVT PromotedBitwiseVT) {
  77   if (VT != PromotedLdStVT) {
  78     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  79     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  80                        PromotedLdStVT.getSimpleVT());
  81
  82     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  83     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  84                        PromotedLdStVT.getSimpleVT());
  85   }
  86
  87   EVT ElemTy = VT.getVectorElementType();
  88   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  89     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  90   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  91   if (ElemTy != MVT::i32) {
  92     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
  93     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
  94     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
  95     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
  96   }
  97   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  98   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  99   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 100   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Legal);
 101   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 102   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 103   if (VT.isInteger()) {
 104     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 105     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 106     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 107     setLoadExtAction(ISD::SEXTLOAD, VT.getSimpleVT(), Expand);
 108     setLoadExtAction(ISD::ZEXTLOAD, VT.getSimpleVT(), Expand);
 109     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 110          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 111       setTruncStoreAction(VT.getSimpleVT(),
 112                           (MVT::SimpleValueType)InnerVT, Expand);
 113   }
 114   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 115
 116   // Promote all bit-wise operations.
 117   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 118     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 119     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 120                        PromotedBitwiseVT.getSimpleVT());
 121     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 122     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 123                        PromotedBitwiseVT.getSimpleVT());
 124     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 125     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 126                        PromotedBitwiseVT.getSimpleVT());
 127   }
 128
 129   // Neon does not support vector divide/remainder operations.
 130   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 131   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 132   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 133   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 134   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 135   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 136 }
 137
 138 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 139   addRegisterClass(VT, ARM::DPRRegisterClass);
 140   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 141 }
 142
 143 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 144   addRegisterClass(VT, ARM::QPRRegisterClass);
 145   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 146 }
 147
 148 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 149   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 150     return new TargetLoweringObjectFileMachO();
 151
 152   return new ARMElfTargetObjectFile();
 153 }
 154
 155 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 156     : TargetLowering(TM, createTLOF(TM)) {
 157   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 158   RegInfo = TM.getRegisterInfo();
 159   Itins = TM.getInstrItineraryData();
 160
 161   if (Subtarget->isTargetDarwin()) {
 162     // Uses VFP for Thumb libfuncs if available.
 163     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 164       // Single-precision floating-point arithmetic.
 165       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 166       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 167       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 168       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 169
 170       // Double-precision floating-point arithmetic.
 171       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 172       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 173       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 174       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 175
 176       // Single-precision comparisons.
 177       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 178       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 179       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 180       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 181       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 182       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 183       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 184       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 185
 186       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 187       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 188       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 189       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 190       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 191       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 192       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 193       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 194
 195       // Double-precision comparisons.
 196       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 197       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 198       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 199       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 200       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 201       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 202       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 203       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 204
 205       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 206       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 207       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 208       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 209       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 210       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 211       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 212       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 213
 214       // Floating-point to integer conversions.
 215       // i64 conversions are done via library routines even when generating VFP
 216       // instructions, so use the same ones.
 217       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 218       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 219       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 220       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 221
 222       // Conversions between floating types.
 223       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 224       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 225
 226       // Integer to floating-point conversions.
 227       // i64 conversions are done via library routines even when generating VFP
 228       // instructions, so use the same ones.
 229       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 230       // e.g., __floatunsidf vs. __floatunssidfvfp.
 231       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 232       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 233       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 234       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 235     }
 236   }
 237
 238   // These libcalls are not available in 32-bit.
 239   setLibcallName(RTLIB::SHL_I128, 0);
 240   setLibcallName(RTLIB::SRL_I128, 0);
 241   setLibcallName(RTLIB::SRA_I128, 0);
 242
 243   if (Subtarget->isAAPCS_ABI()) {
 244     // Double-precision floating-point arithmetic helper functions
 245     // RTABI chapter 4.1.2, Table 2
 246     setLibcallName(RTLIB::ADD_F64, "__aeabi_dadd");
 247     setLibcallName(RTLIB::DIV_F64, "__aeabi_ddiv");
 248     setLibcallName(RTLIB::MUL_F64, "__aeabi_dmul");
 249     setLibcallName(RTLIB::SUB_F64, "__aeabi_dsub");
 250     setLibcallCallingConv(RTLIB::ADD_F64, CallingConv::ARM_AAPCS);
 251     setLibcallCallingConv(RTLIB::DIV_F64, CallingConv::ARM_AAPCS);
 252     setLibcallCallingConv(RTLIB::MUL_F64, CallingConv::ARM_AAPCS);
 253     setLibcallCallingConv(RTLIB::SUB_F64, CallingConv::ARM_AAPCS);
 254
 255     // Double-precision floating-point comparison helper functions
 256     // RTABI chapter 4.1.2, Table 3
 257     setLibcallName(RTLIB::OEQ_F64, "__aeabi_dcmpeq");
 258     setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 259     setLibcallName(RTLIB::UNE_F64, "__aeabi_dcmpeq");
 260     setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETEQ);
 261     setLibcallName(RTLIB::OLT_F64, "__aeabi_dcmplt");
 262     setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 263     setLibcallName(RTLIB::OLE_F64, "__aeabi_dcmple");
 264     setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 265     setLibcallName(RTLIB::OGE_F64, "__aeabi_dcmpge");
 266     setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 267     setLibcallName(RTLIB::OGT_F64, "__aeabi_dcmpgt");
 268     setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 269     setLibcallName(RTLIB::UO_F64,  "__aeabi_dcmpun");
 270     setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 271     setLibcallName(RTLIB::O_F64,   "__aeabi_dcmpun");
 272     setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 273     setLibcallCallingConv(RTLIB::OEQ_F64, CallingConv::ARM_AAPCS);
 274     setLibcallCallingConv(RTLIB::UNE_F64, CallingConv::ARM_AAPCS);
 275     setLibcallCallingConv(RTLIB::OLT_F64, CallingConv::ARM_AAPCS);
 276     setLibcallCallingConv(RTLIB::OLE_F64, CallingConv::ARM_AAPCS);
 277     setLibcallCallingConv(RTLIB::OGE_F64, CallingConv::ARM_AAPCS);
 278     setLibcallCallingConv(RTLIB::OGT_F64, CallingConv::ARM_AAPCS);
 279     setLibcallCallingConv(RTLIB::UO_F64, CallingConv::ARM_AAPCS);
 280     setLibcallCallingConv(RTLIB::O_F64, CallingConv::ARM_AAPCS);
 281
 282     // Single-precision floating-point arithmetic helper functions
 283     // RTABI chapter 4.1.2, Table 4
 284     setLibcallName(RTLIB::ADD_F32, "__aeabi_fadd");
 285     setLibcallName(RTLIB::DIV_F32, "__aeabi_fdiv");
 286     setLibcallName(RTLIB::MUL_F32, "__aeabi_fmul");
 287     setLibcallName(RTLIB::SUB_F32, "__aeabi_fsub");
 288     setLibcallCallingConv(RTLIB::ADD_F32, CallingConv::ARM_AAPCS);
 289     setLibcallCallingConv(RTLIB::DIV_F32, CallingConv::ARM_AAPCS);
 290     setLibcallCallingConv(RTLIB::MUL_F32, CallingConv::ARM_AAPCS);
 291     setLibcallCallingConv(RTLIB::SUB_F32, CallingConv::ARM_AAPCS);
 292
 293     // Single-precision floating-point comparison helper functions
 294     // RTABI chapter 4.1.2, Table 5
 295     setLibcallName(RTLIB::OEQ_F32, "__aeabi_fcmpeq");
 296     setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 297     setLibcallName(RTLIB::UNE_F32, "__aeabi_fcmpeq");
 298     setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETEQ);
 299     setLibcallName(RTLIB::OLT_F32, "__aeabi_fcmplt");
 300     setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 301     setLibcallName(RTLIB::OLE_F32, "__aeabi_fcmple");
 302     setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 303     setLibcallName(RTLIB::OGE_F32, "__aeabi_fcmpge");
 304     setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 305     setLibcallName(RTLIB::OGT_F32, "__aeabi_fcmpgt");
 306     setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 307     setLibcallName(RTLIB::UO_F32,  "__aeabi_fcmpun");
 308     setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 309     setLibcallName(RTLIB::O_F32,   "__aeabi_fcmpun");
 310     setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 311     setLibcallCallingConv(RTLIB::OEQ_F32, CallingConv::ARM_AAPCS);
 312     setLibcallCallingConv(RTLIB::UNE_F32, CallingConv::ARM_AAPCS);
 313     setLibcallCallingConv(RTLIB::OLT_F32, CallingConv::ARM_AAPCS);
 314     setLibcallCallingConv(RTLIB::OLE_F32, CallingConv::ARM_AAPCS);
 315     setLibcallCallingConv(RTLIB::OGE_F32, CallingConv::ARM_AAPCS);
 316     setLibcallCallingConv(RTLIB::OGT_F32, CallingConv::ARM_AAPCS);
 317     setLibcallCallingConv(RTLIB::UO_F32, CallingConv::ARM_AAPCS);
 318     setLibcallCallingConv(RTLIB::O_F32, CallingConv::ARM_AAPCS);
 319
 320     // Floating-point to integer conversions.
 321     // RTABI chapter 4.1.2, Table 6
 322     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz");
 323     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz");
 324     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz");
 325     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz");
 326     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz");
 327     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz");
 328     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz");
 329     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz");
 330     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I32, CallingConv::ARM_AAPCS);
 331     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I32, CallingConv::ARM_AAPCS);
 332     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I64, CallingConv::ARM_AAPCS);
 333     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::ARM_AAPCS);
 334     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I32, CallingConv::ARM_AAPCS);
 335     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I32, CallingConv::ARM_AAPCS);
 336     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I64, CallingConv::ARM_AAPCS);
 337     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::ARM_AAPCS);
 338
 339     // Conversions between floating types.
 340     // RTABI chapter 4.1.2, Table 7
 341     setLibcallName(RTLIB::FPROUND_F64_F32, "__aeabi_d2f");
 342     setLibcallName(RTLIB::FPEXT_F32_F64,   "__aeabi_f2d");
 343     setLibcallCallingConv(RTLIB::FPROUND_F64_F32, CallingConv::ARM_AAPCS);
 344     setLibcallCallingConv(RTLIB::FPEXT_F32_F64, CallingConv::ARM_AAPCS);
 345
 346     // Integer to floating-point conversions.
 347     // RTABI chapter 4.1.2, Table 8
 348     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d");
 349     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d");
 350     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d");
 351     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d");
 352     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f");
 353     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f");
 354     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f");
 355     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f");
 356     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 357     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 358     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 359     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 360     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 361     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 362     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 363     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 364
 365     // Long long helper functions
 366     // RTABI chapter 4.2, Table 9
 367     setLibcallName(RTLIB::MUL_I64,  "__aeabi_lmul");
 368     setLibcallName(RTLIB::SDIV_I64, "__aeabi_ldivmod");
 369     setLibcallName(RTLIB::UDIV_I64, "__aeabi_uldivmod");
 370     setLibcallName(RTLIB::SHL_I64, "__aeabi_llsl");
 371     setLibcallName(RTLIB::SRL_I64, "__aeabi_llsr");
 372     setLibcallName(RTLIB::SRA_I64, "__aeabi_lasr");
 373     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::ARM_AAPCS);
 374     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 375     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 376     setLibcallCallingConv(RTLIB::SHL_I64, CallingConv::ARM_AAPCS);
 377     setLibcallCallingConv(RTLIB::SRL_I64, CallingConv::ARM_AAPCS);
 378     setLibcallCallingConv(RTLIB::SRA_I64, CallingConv::ARM_AAPCS);
 379
 380     // Integer division functions
 381     // RTABI chapter 4.3.1
 382     setLibcallName(RTLIB::SDIV_I8,  "__aeabi_idiv");
 383     setLibcallName(RTLIB::SDIV_I16, "__aeabi_idiv");
 384     setLibcallName(RTLIB::SDIV_I32, "__aeabi_idiv");
 385     setLibcallName(RTLIB::UDIV_I8,  "__aeabi_uidiv");
 386     setLibcallName(RTLIB::UDIV_I16, "__aeabi_uidiv");
 387     setLibcallName(RTLIB::UDIV_I32, "__aeabi_uidiv");
 388     setLibcallCallingConv(RTLIB::SDIV_I8, CallingConv::ARM_AAPCS);
 389     setLibcallCallingConv(RTLIB::SDIV_I16, CallingConv::ARM_AAPCS);
 390     setLibcallCallingConv(RTLIB::SDIV_I32, CallingConv::ARM_AAPCS);
 391     setLibcallCallingConv(RTLIB::UDIV_I8, CallingConv::ARM_AAPCS);
 392     setLibcallCallingConv(RTLIB::UDIV_I16, CallingConv::ARM_AAPCS);
 393     setLibcallCallingConv(RTLIB::UDIV_I32, CallingConv::ARM_AAPCS);
 394   }
 395
 396   if (Subtarget->isThumb1Only())
 397     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 398   else
 399     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 400   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 401     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 402     if (!Subtarget->isFPOnlySP())
 403       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 404
 405     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 406   }
 407
 408   if (Subtarget->hasNEON()) {
 409     addDRTypeForNEON(MVT::v2f32);
 410     addDRTypeForNEON(MVT::v8i8);
 411     addDRTypeForNEON(MVT::v4i16);
 412     addDRTypeForNEON(MVT::v2i32);
 413     addDRTypeForNEON(MVT::v1i64);
 414
 415     addQRTypeForNEON(MVT::v4f32);
 416     addQRTypeForNEON(MVT::v2f64);
 417     addQRTypeForNEON(MVT::v16i8);
 418     addQRTypeForNEON(MVT::v8i16);
 419     addQRTypeForNEON(MVT::v4i32);
 420     addQRTypeForNEON(MVT::v2i64);
 421
 422     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 423     // neither Neon nor VFP support any arithmetic operations on it.
 424     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 425     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 426     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 427     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 428     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 429     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 430     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 431     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 432     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 433     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 434     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 435     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 436     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 437     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 438     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 439     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 440     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 441     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 442     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 443     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 444     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 445     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 446     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 447     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 448
 449     setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 450
 451     // Neon does not support some operations on v1i64 and v2i64 types.
 452     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 453     // Custom handling for some quad-vector types to detect VMULL.
 454     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 455     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 456     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 457     // Custom handling for some vector types to avoid expensive expansions
 458     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 459     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 460     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 461     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 462     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 463     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 464
 465     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 466     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 467     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 468     setTargetDAGCombine(ISD::SHL);
 469     setTargetDAGCombine(ISD::SRL);
 470     setTargetDAGCombine(ISD::SRA);
 471     setTargetDAGCombine(ISD::SIGN_EXTEND);
 472     setTargetDAGCombine(ISD::ZERO_EXTEND);
 473     setTargetDAGCombine(ISD::ANY_EXTEND);
 474     setTargetDAGCombine(ISD::SELECT_CC);
 475     setTargetDAGCombine(ISD::BUILD_VECTOR);
 476     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 477     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 478     setTargetDAGCombine(ISD::STORE);
 479   }
 480
 481   computeRegisterProperties();
 482
 483   // ARM does not have f32 extending load.
 484   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 485
 486   // ARM does not have i1 sign extending load.
 487   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 488
 489   // ARM supports all 4 flavors of integer indexed load / store.
 490   if (!Subtarget->isThumb1Only()) {
 491     for (unsigned im = (unsigned)ISD::PRE_INC;
 492          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 493       setIndexedLoadAction(im,  MVT::i1,  Legal);
 494       setIndexedLoadAction(im,  MVT::i8,  Legal);
 495       setIndexedLoadAction(im,  MVT::i16, Legal);
 496       setIndexedLoadAction(im,  MVT::i32, Legal);
 497       setIndexedStoreAction(im, MVT::i1,  Legal);
 498       setIndexedStoreAction(im, MVT::i8,  Legal);
 499       setIndexedStoreAction(im, MVT::i16, Legal);
 500       setIndexedStoreAction(im, MVT::i32, Legal);
 501     }
 502   }
 503
 504   // i64 operation support.
 505   if (Subtarget->isThumb1Only()) {
 506     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 507     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 508     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 509     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 510     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 511   } else {
 512     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 513     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 514     if (!Subtarget->hasV6Ops())
 515       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 516   }
 517   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 518   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 519   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 520   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 521   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 522
 523   // ARM does not have ROTL.
 524   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 525   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 526   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 527   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 528     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 529
 530   // Only ARMv6 has BSWAP.
 531   if (!Subtarget->hasV6Ops())
 532     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 533
 534   // These are expanded into libcalls.
 535   if (!Subtarget->hasDivide() || !Subtarget->isThumb2()) {
 536     // v7M has a hardware divider
 537     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 538     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 539   }
 540   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 541   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 542   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 543   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 544
 545   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 546   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 547   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 548   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 549   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 550
 551   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 552
 553   // Use the default implementation.
 554   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 555   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 556   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 557   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 558   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 559   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 560   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 561   setOperationAction(ISD::EXCEPTIONADDR,      MVT::i32,   Expand);
 562   setExceptionPointerRegister(ARM::R0);
 563   setExceptionSelectorRegister(ARM::R1);
 564
 565   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 566   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 567   // the default expansion.
 568   if (Subtarget->hasDataBarrier() ||
 569       (Subtarget->hasV6Ops() && !Subtarget->isThumb())) {
 570     // membarrier needs custom lowering; the rest are legal and handled
 571     // normally.
 572     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 573   } else {
 574     // Set them all for expansion, which will force libcalls.
 575     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 576     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 577     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 578     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 579     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 580     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 581     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 582     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 583     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 584     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 585     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 586     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 587     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 588     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 589     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 590     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 591     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 592     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 593     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 594     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 595     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 596     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 597     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 598     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 599     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 600     // Since the libcalls include locking, fold in the fences
 601     setShouldFoldAtomicFences(true);
 602   }
 603   // 64-bit versions are always libcalls (for now)
 604   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 605   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 606   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 607   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 608   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 609   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 610   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 611   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 612
 613   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 614
 615   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 616   if (!Subtarget->hasV6Ops()) {
 617     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 618     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 619   }
 620   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 621
 622   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 623     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 624     // iff target supports vfp2.
 625     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 626     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 627   }
 628
 629   // We want to custom lower some of our intrinsics.
 630   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 631   if (Subtarget->isTargetDarwin()) {
 632     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 633     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 634     setOperationAction(ISD::EH_SJLJ_DISPATCHSETUP, MVT::Other, Custom);
 635   }
 636
 637   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 638   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 639   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 640   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 641   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 642   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 643   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 644   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 645   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 646
 647   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 648   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 649   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 650   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 651   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 652
 653   // We don't support sin/cos/fmod/copysign/pow
 654   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 655   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 656   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 657   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 658   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 659   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 660   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 661     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 662     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 663   }
 664   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 665   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 666
 667   // Various VFP goodness
 668   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 669     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 670     if (Subtarget->hasVFP2()) {
 671       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 672       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 673       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 674       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 675     }
 676     // Special handling for half-precision FP.
 677     if (!Subtarget->hasFP16()) {
 678       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 679       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 680     }
 681   }
 682
 683   // We have target-specific dag combine patterns for the following nodes:
 684   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 685   setTargetDAGCombine(ISD::ADD);
 686   setTargetDAGCombine(ISD::SUB);
 687   setTargetDAGCombine(ISD::MUL);
 688
 689   if (Subtarget->hasV6T2Ops() || Subtarget->hasNEON())
 690     setTargetDAGCombine(ISD::OR);
 691   if (Subtarget->hasNEON())
 692     setTargetDAGCombine(ISD::AND);
 693
 694   setStackPointerRegisterToSaveRestore(ARM::SP);
 695
 696   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 697     setSchedulingPreference(Sched::RegPressure);
 698   else
 699     setSchedulingPreference(Sched::Hybrid);
 700
 701   //// temporary - rewrite interface to use type
 702   maxStoresPerMemcpy = maxStoresPerMemcpyOptSize = 1;
 703
 704   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 705   // are at least 4 bytes aligned.
 706   setMinStackArgumentAlignment(4);
 707
 708   benefitFromCodePlacementOpt = true;
 709 }
 710
 711 // FIXME: It might make sense to define the representative register class as the
 712 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 713 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 714 // SPR's representative would be DPR_VFP2. This should work well if register
 715 // pressure tracking were modified such that a register use would increment the
 716 // pressure of the register class's representative and all of it's super
 717 // classes' representatives transitively. We have not implemented this because
 718 // of the difficulty prior to coalescing of modeling operand register classes
 719 // due to the common occurence of cross class copies and subregister insertions
 720 // and extractions.
 721 std::pair<const TargetRegisterClass*, uint8_t>
 722 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 723   const TargetRegisterClass *RRC = 0;
 724   uint8_t Cost = 1;
 725   switch (VT.getSimpleVT().SimpleTy) {
 726   default:
 727     return TargetLowering::findRepresentativeClass(VT);
 728   // Use DPR as representative register class for all floating point
 729   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 730   // the cost is 1 for both f32 and f64.
 731   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 732   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 733     RRC = ARM::DPRRegisterClass;
 734     // When NEON is used for SP, only half of the register file is available
 735     // because operations that define both SP and DP results will be constrained
 736     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 737     // coalescing by double-counting the SP regs. See the FIXME above.
 738     if (Subtarget->useNEONForSinglePrecisionFP())
 739       Cost = 2;
 740     break;
 741   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 742   case MVT::v4f32: case MVT::v2f64:
 743     RRC = ARM::DPRRegisterClass;
 744     Cost = 2;
 745     break;
 746   case MVT::v4i64:
 747     RRC = ARM::DPRRegisterClass;
 748     Cost = 4;
 749     break;
 750   case MVT::v8i64:
 751     RRC = ARM::DPRRegisterClass;
 752     Cost = 8;
 753     break;
 754   }
 755   return std::make_pair(RRC, Cost);
 756 }
 757
 758 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 759   switch (Opcode) {
 760   default: return 0;
 761   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 762   case ARMISD::WrapperDYN:    return "ARMISD::WrapperDYN";
 763   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
 764   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 765   case ARMISD::CALL:          return "ARMISD::CALL";
 766   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 767   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 768   case ARMISD::tCALL:         return "ARMISD::tCALL";
 769   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 770   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 771   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 772   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 773   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 774   case ARMISD::CMP:           return "ARMISD::CMP";
 775   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 776   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 777   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 778   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 779   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 780   case ARMISD::CMOV:          return "ARMISD::CMOV";
 781   case ARMISD::CNEG:          return "ARMISD::CNEG";
 782
 783   case ARMISD::RBIT:          return "ARMISD::RBIT";
 784
 785   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 786   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 787   case ARMISD::SITOF:         return "ARMISD::SITOF";
 788   case ARMISD::UITOF:         return "ARMISD::UITOF";
 789
 790   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 791   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 792   case ARMISD::RRX:           return "ARMISD::RRX";
 793
 794   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
 795   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
 796
 797   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 798   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 799   case ARMISD::EH_SJLJ_DISPATCHSETUP:return "ARMISD::EH_SJLJ_DISPATCHSETUP";
 800
 801   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 802
 803   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 804
 805   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 806
 807   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 808   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
 809
 810   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
 811
 812   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 813   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
 814   case ARMISD::VCGE:          return "ARMISD::VCGE";
 815   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
 816   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
 817   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 818   case ARMISD::VCGT:          return "ARMISD::VCGT";
 819   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
 820   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
 821   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 822   case ARMISD::VTST:          return "ARMISD::VTST";
 823
 824   case ARMISD::VSHL:          return "ARMISD::VSHL";
 825   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 826   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 827   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 828   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 829   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 830   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 831   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 832   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 833   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 834   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 835   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 836   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 837   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 838   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 839   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 840   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 841   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 842   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 843   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 844   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 845   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 846   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 847   case ARMISD::VDUP:          return "ARMISD::VDUP";
 848   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 849   case ARMISD::VEXT:          return "ARMISD::VEXT";
 850   case ARMISD::VREV64:        return "ARMISD::VREV64";
 851   case ARMISD::VREV32:        return "ARMISD::VREV32";
 852   case ARMISD::VREV16:        return "ARMISD::VREV16";
 853   case ARMISD::VZIP:          return "ARMISD::VZIP";
 854   case ARMISD::VUZP:          return "ARMISD::VUZP";
 855   case ARMISD::VTRN:          return "ARMISD::VTRN";
 856   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 857   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 858   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 859   case ARMISD::FMAX:          return "ARMISD::FMAX";
 860   case ARMISD::FMIN:          return "ARMISD::FMIN";
 861   case ARMISD::BFI:           return "ARMISD::BFI";
 862   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
 863   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
 864   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
 865   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
 866   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
 867   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
 868   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
 869   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
 870   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
 871   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
 872   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
 873   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
 874   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
 875   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
 876   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
 877   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
 878   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
 879   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
 880   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
 881   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
 882   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
 883   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
 884   }
 885 }
 886
 887 /// getRegClassFor - Return the register class that should be used for the
 888 /// specified value type.
 889 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 890   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 891   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 892   // load / store 4 to 8 consecutive D registers.
 893   if (Subtarget->hasNEON()) {
 894     if (VT == MVT::v4i64)
 895       return ARM::QQPRRegisterClass;
 896     else if (VT == MVT::v8i64)
 897       return ARM::QQQQPRRegisterClass;
 898   }
 899   return TargetLowering::getRegClassFor(VT);
 900 }
 901
 902 // Create a fast isel object.
 903 FastISel *
 904 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 905   return ARM::createFastISel(funcInfo);
 906 }
 907
 908 /// getFunctionAlignment - Return the Log2 alignment of this function.
 909 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 910   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 911 }
 912
 913 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 914 /// be used for loads / stores from the global.
 915 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 916   return (Subtarget->isThumb1Only() ? 127 : 4095);
 917 }
 918
 919 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 920   unsigned NumVals = N->getNumValues();
 921   if (!NumVals)
 922     return Sched::RegPressure;
 923
 924   for (unsigned i = 0; i != NumVals; ++i) {
 925     EVT VT = N->getValueType(i);
 926     if (VT == MVT::Glue || VT == MVT::Other)
 927       continue;
 928     if (VT.isFloatingPoint() || VT.isVector())
 929       return Sched::Latency;
 930   }
 931
 932   if (!N->isMachineOpcode())
 933     return Sched::RegPressure;
 934
 935   // Load are scheduled for latency even if there instruction itinerary
 936   // is not available.
 937   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 938   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 939
 940   if (TID.getNumDefs() == 0)
 941     return Sched::RegPressure;
 942   if (!Itins->isEmpty() &&
 943       Itins->getOperandCycle(TID.getSchedClass(), 0) > 2)
 944     return Sched::Latency;
 945
 946   return Sched::RegPressure;
 947 }
 948
 949 // FIXME: Move to RegInfo
 950 unsigned
 951 ARMTargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
 952                                        MachineFunction &MF) const {
 953   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 954
 955   switch (RC->getID()) {
 956   default:
 957     return 0;
 958   case ARM::tGPRRegClassID:
 959     return TFI->hasFP(MF) ? 4 : 5;
 960   case ARM::GPRRegClassID: {
 961     unsigned FP = TFI->hasFP(MF) ? 1 : 0;
 962     return 10 - FP - (Subtarget->isR9Reserved() ? 1 : 0);
 963   }
 964   case ARM::SPRRegClassID:  // Currently not used as 'rep' register class.
 965   case ARM::DPRRegClassID:
 966     return 32 - 10;
 967   }
 968 }
 969
 970 //===----------------------------------------------------------------------===//
 971 // Lowering Code
 972 //===----------------------------------------------------------------------===//
 973
 974 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 975 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 976   switch (CC) {
 977   default: llvm_unreachable("Unknown condition code!");
 978   case ISD::SETNE:  return ARMCC::NE;
 979   case ISD::SETEQ:  return ARMCC::EQ;
 980   case ISD::SETGT:  return ARMCC::GT;
 981   case ISD::SETGE:  return ARMCC::GE;
 982   case ISD::SETLT:  return ARMCC::LT;
 983   case ISD::SETLE:  return ARMCC::LE;
 984   case ISD::SETUGT: return ARMCC::HI;
 985   case ISD::SETUGE: return ARMCC::HS;
 986   case ISD::SETULT: return ARMCC::LO;
 987   case ISD::SETULE: return ARMCC::LS;
 988   }
 989 }
 990
 991 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 992 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 993                         ARMCC::CondCodes &CondCode2) {
 994   CondCode2 = ARMCC::AL;
 995   switch (CC) {
 996   default: llvm_unreachable("Unknown FP condition!");
 997   case ISD::SETEQ:
 998   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 999   case ISD::SETGT:
1000   case ISD::SETOGT: CondCode = ARMCC::GT; break;
1001   case ISD::SETGE:
1002   case ISD::SETOGE: CondCode = ARMCC::GE; break;
1003   case ISD::SETOLT: CondCode = ARMCC::MI; break;
1004   case ISD::SETOLE: CondCode = ARMCC::LS; break;
1005   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
1006   case ISD::SETO:   CondCode = ARMCC::VC; break;
1007   case ISD::SETUO:  CondCode = ARMCC::VS; break;
1008   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
1009   case ISD::SETUGT: CondCode = ARMCC::HI; break;
1010   case ISD::SETUGE: CondCode = ARMCC::PL; break;
1011   case ISD::SETLT:
1012   case ISD::SETULT: CondCode = ARMCC::LT; break;
1013   case ISD::SETLE:
1014   case ISD::SETULE: CondCode = ARMCC::LE; break;
1015   case ISD::SETNE:
1016   case ISD::SETUNE: CondCode = ARMCC::NE; break;
1017   }
1018 }
1019
1020 //===----------------------------------------------------------------------===//
1021 //                      Calling Convention Implementation
1022 //===----------------------------------------------------------------------===//
1023
1024 #include "ARMGenCallingConv.inc"
1025
1026 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1027 /// given CallingConvention value.
1028 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1029                                                  bool Return,
1030                                                  bool isVarArg) const {
1031   switch (CC) {
1032   default:
1033     llvm_unreachable("Unsupported calling convention");
1034   case CallingConv::Fast:
1035     if (Subtarget->hasVFP2() && !isVarArg) {
1036       if (!Subtarget->isAAPCS_ABI())
1037         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1038       // For AAPCS ABI targets, just use VFP variant of the calling convention.
1039       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1040     }
1041     // Fallthrough
1042   case CallingConv::C: {
1043     // Use target triple & subtarget features to do actual dispatch.
1044     if (!Subtarget->isAAPCS_ABI())
1045       return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1046     else if (Subtarget->hasVFP2() &&
1047              FloatABIType == FloatABI::Hard && !isVarArg)
1048       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1049     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1050   }
1051   case CallingConv::ARM_AAPCS_VFP:
1052     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1053   case CallingConv::ARM_AAPCS:
1054     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1055   case CallingConv::ARM_APCS:
1056     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1057   }
1058 }
1059
1060 /// LowerCallResult - Lower the result values of a call into the
1061 /// appropriate copies out of appropriate physical registers.
1062 SDValue
1063 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1064                                    CallingConv::ID CallConv, bool isVarArg,
1065                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1066                                    DebugLoc dl, SelectionDAG &DAG,
1067                                    SmallVectorImpl<SDValue> &InVals) const {
1068
1069   // Assign locations to each value returned by this call.
1070   SmallVector<CCValAssign, 16> RVLocs;
1071   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1072                  RVLocs, *DAG.getContext());
1073   CCInfo.AnalyzeCallResult(Ins,
1074                            CCAssignFnForNode(CallConv, /* Return*/ true,
1075                                              isVarArg));
1076
1077   // Copy all of the result registers out of their specified physreg.
1078   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1079     CCValAssign VA = RVLocs[i];
1080
1081     SDValue Val;
1082     if (VA.needsCustom()) {
1083       // Handle f64 or half of a v2f64.
1084       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1085                                       InFlag);
1086       Chain = Lo.getValue(1);
1087       InFlag = Lo.getValue(2);
1088       VA = RVLocs[++i]; // skip ahead to next loc
1089       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1090                                       InFlag);
1091       Chain = Hi.getValue(1);
1092       InFlag = Hi.getValue(2);
1093       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1094
1095       if (VA.getLocVT() == MVT::v2f64) {
1096         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1097         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1098                           DAG.getConstant(0, MVT::i32));
1099
1100         VA = RVLocs[++i]; // skip ahead to next loc
1101         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1102         Chain = Lo.getValue(1);
1103         InFlag = Lo.getValue(2);
1104         VA = RVLocs[++i]; // skip ahead to next loc
1105         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1106         Chain = Hi.getValue(1);
1107         InFlag = Hi.getValue(2);
1108         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1109         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1110                           DAG.getConstant(1, MVT::i32));
1111       }
1112     } else {
1113       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1114                                InFlag);
1115       Chain = Val.getValue(1);
1116       InFlag = Val.getValue(2);
1117     }
1118
1119     switch (VA.getLocInfo()) {
1120     default: llvm_unreachable("Unknown loc info!");
1121     case CCValAssign::Full: break;
1122     case CCValAssign::BCvt:
1123       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1124       break;
1125     }
1126
1127     InVals.push_back(Val);
1128   }
1129
1130   return Chain;
1131 }
1132
1133 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1134 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1135 /// specified by the specific parameter attribute.  The copy will be passed as
1136 /// a byval function parameter.
1137 /// Sometimes what we are copying is the end of a larger object, the part that
1138 /// does not fit in registers.
1139 static SDValue
1140 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1141                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1142                           DebugLoc dl) {
1143   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1144   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1145                        /*isVolatile=*/false, /*AlwaysInline=*/false,
1146                        MachinePointerInfo(0), MachinePointerInfo(0));
1147 }
1148
1149 /// LowerMemOpCallTo - Store the argument to the stack.
1150 SDValue
1151 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1152                                     SDValue StackPtr, SDValue Arg,
1153                                     DebugLoc dl, SelectionDAG &DAG,
1154                                     const CCValAssign &VA,
1155                                     ISD::ArgFlagsTy Flags) const {
1156   unsigned LocMemOffset = VA.getLocMemOffset();
1157   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1158   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1159   if (Flags.isByVal())
1160     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1161
1162   return DAG.getStore(Chain, dl, Arg, PtrOff,
1163                       MachinePointerInfo::getStack(LocMemOffset),
1164                       false, false, 0);
1165 }
1166
1167 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1168                                          SDValue Chain, SDValue &Arg,
1169                                          RegsToPassVector &RegsToPass,
1170                                          CCValAssign &VA, CCValAssign &NextVA,
1171                                          SDValue &StackPtr,
1172                                          SmallVector<SDValue, 8> &MemOpChains,
1173                                          ISD::ArgFlagsTy Flags) const {
1174
1175   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1176                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1177   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1178
1179   if (NextVA.isRegLoc())
1180     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1181   else {
1182     assert(NextVA.isMemLoc());
1183     if (StackPtr.getNode() == 0)
1184       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1185
1186     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1187                                            dl, DAG, NextVA,
1188                                            Flags));
1189   }
1190 }
1191
1192 /// LowerCall - Lowering a call into a callseq_start <-
1193 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1194 /// nodes.
1195 SDValue
1196 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1197                              CallingConv::ID CallConv, bool isVarArg,
1198                              bool &isTailCall,
1199                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1200                              const SmallVectorImpl<SDValue> &OutVals,
1201                              const SmallVectorImpl<ISD::InputArg> &Ins,
1202                              DebugLoc dl, SelectionDAG &DAG,
1203                              SmallVectorImpl<SDValue> &InVals) const {
1204   MachineFunction &MF = DAG.getMachineFunction();
1205   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1206   bool IsSibCall = false;
1207   // Temporarily disable tail calls so things don't break.
1208   if (!EnableARMTailCalls)
1209     isTailCall = false;
1210   if (isTailCall) {
1211     // Check if it's really possible to do a tail call.
1212     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1213                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1214                                                    Outs, OutVals, Ins, DAG);
1215     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1216     // detected sibcalls.
1217     if (isTailCall) {
1218       ++NumTailCalls;
1219       IsSibCall = true;
1220     }
1221   }
1222
1223   // Analyze operands of the call, assigning locations to each operand.
1224   SmallVector<CCValAssign, 16> ArgLocs;
1225   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1226                  *DAG.getContext());
1227   CCInfo.AnalyzeCallOperands(Outs,
1228                              CCAssignFnForNode(CallConv, /* Return*/ false,
1229                                                isVarArg));
1230
1231   // Get a count of how many bytes are to be pushed on the stack.
1232   unsigned NumBytes = CCInfo.getNextStackOffset();
1233
1234   // For tail calls, memory operands are available in our caller's stack.
1235   if (IsSibCall)
1236     NumBytes = 0;
1237
1238   // Adjust the stack pointer for the new arguments...
1239   // These operations are automatically eliminated by the prolog/epilog pass
1240   if (!IsSibCall)
1241     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1242
1243   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1244
1245   RegsToPassVector RegsToPass;
1246   SmallVector<SDValue, 8> MemOpChains;
1247
1248   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1249   // of tail call optimization, arguments are handled later.
1250   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1251        i != e;
1252        ++i, ++realArgIdx) {
1253     CCValAssign &VA = ArgLocs[i];
1254     SDValue Arg = OutVals[realArgIdx];
1255     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1256
1257     // Promote the value if needed.
1258     switch (VA.getLocInfo()) {
1259     default: llvm_unreachable("Unknown loc info!");
1260     case CCValAssign::Full: break;
1261     case CCValAssign::SExt:
1262       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1263       break;
1264     case CCValAssign::ZExt:
1265       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1266       break;
1267     case CCValAssign::AExt:
1268       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1269       break;
1270     case CCValAssign::BCvt:
1271       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1272       break;
1273     }
1274
1275     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1276     if (VA.needsCustom()) {
1277       if (VA.getLocVT() == MVT::v2f64) {
1278         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1279                                   DAG.getConstant(0, MVT::i32));
1280         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1281                                   DAG.getConstant(1, MVT::i32));
1282
1283         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1284                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1285
1286         VA = ArgLocs[++i]; // skip ahead to next loc
1287         if (VA.isRegLoc()) {
1288           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1289                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1290         } else {
1291           assert(VA.isMemLoc());
1292
1293           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1294                                                  dl, DAG, VA, Flags));
1295         }
1296       } else {
1297         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1298                          StackPtr, MemOpChains, Flags);
1299       }
1300     } else if (VA.isRegLoc()) {
1301       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1302     } else if (!IsSibCall) {
1303       assert(VA.isMemLoc());
1304
1305       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1306                                              dl, DAG, VA, Flags));
1307     }
1308   }
1309
1310   if (!MemOpChains.empty())
1311     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1312                         &MemOpChains[0], MemOpChains.size());
1313
1314   // Build a sequence of copy-to-reg nodes chained together with token chain
1315   // and flag operands which copy the outgoing args into the appropriate regs.
1316   SDValue InFlag;
1317   // Tail call byval lowering might overwrite argument registers so in case of
1318   // tail call optimization the copies to registers are lowered later.
1319   if (!isTailCall)
1320     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1321       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1322                                RegsToPass[i].second, InFlag);
1323       InFlag = Chain.getValue(1);
1324     }
1325
1326   // For tail calls lower the arguments to the 'real' stack slot.
1327   if (isTailCall) {
1328     // Force all the incoming stack arguments to be loaded from the stack
1329     // before any new outgoing arguments are stored to the stack, because the
1330     // outgoing stack slots may alias the incoming argument stack slots, and
1331     // the alias isn't otherwise explicit. This is slightly more conservative
1332     // than necessary, because it means that each store effectively depends
1333     // on every argument instead of just those arguments it would clobber.
1334
1335     // Do not flag preceeding copytoreg stuff together with the following stuff.
1336     InFlag = SDValue();
1337     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1338       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1339                                RegsToPass[i].second, InFlag);
1340       InFlag = Chain.getValue(1);
1341     }
1342     InFlag =SDValue();
1343   }
1344
1345   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1346   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1347   // node so that legalize doesn't hack it.
1348   bool isDirect = false;
1349   bool isARMFunc = false;
1350   bool isLocalARMFunc = false;
1351   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1352
1353   if (EnableARMLongCalls) {
1354     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1355             && "long-calls with non-static relocation model!");
1356     // Handle a global address or an external symbol. If it's not one of
1357     // those, the target's already in a register, so we don't need to do
1358     // anything extra.
1359     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1360       const GlobalValue *GV = G->getGlobal();
1361       // Create a constant pool entry for the callee address
1362       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1363       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1364                                                            ARMPCLabelIndex,
1365                                                            ARMCP::CPValue, 0);
1366       // Get the address of the callee into a register
1367       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1368       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1369       Callee = DAG.getLoad(getPointerTy(), dl,
1370                            DAG.getEntryNode(), CPAddr,
1371                            MachinePointerInfo::getConstantPool(),
1372                            false, false, 0);
1373     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1374       const char *Sym = S->getSymbol();
1375
1376       // Create a constant pool entry for the callee address
1377       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1378       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1379                                                        Sym, ARMPCLabelIndex, 0);
1380       // Get the address of the callee into a register
1381       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1382       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1383       Callee = DAG.getLoad(getPointerTy(), dl,
1384                            DAG.getEntryNode(), CPAddr,
1385                            MachinePointerInfo::getConstantPool(),
1386                            false, false, 0);
1387     }
1388   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1389     const GlobalValue *GV = G->getGlobal();
1390     isDirect = true;
1391     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1392     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1393                    getTargetMachine().getRelocationModel() != Reloc::Static;
1394     isARMFunc = !Subtarget->isThumb() || isStub;
1395     // ARM call to a local ARM function is predicable.
1396     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1397     // tBX takes a register source operand.
1398     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1399       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1400       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1401                                                            ARMPCLabelIndex,
1402                                                            ARMCP::CPValue, 4);
1403       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1404       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1405       Callee = DAG.getLoad(getPointerTy(), dl,
1406                            DAG.getEntryNode(), CPAddr,
1407                            MachinePointerInfo::getConstantPool(),
1408                            false, false, 0);
1409       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1410       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1411                            getPointerTy(), Callee, PICLabel);
1412     } else {
1413       // On ELF targets for PIC code, direct calls should go through the PLT
1414       unsigned OpFlags = 0;
1415       if (Subtarget->isTargetELF() &&
1416                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1417         OpFlags = ARMII::MO_PLT;
1418       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1419     }
1420   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1421     isDirect = true;
1422     bool isStub = Subtarget->isTargetDarwin() &&
1423                   getTargetMachine().getRelocationModel() != Reloc::Static;
1424     isARMFunc = !Subtarget->isThumb() || isStub;
1425     // tBX takes a register source operand.
1426     const char *Sym = S->getSymbol();
1427     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1428       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1429       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1430                                                        Sym, ARMPCLabelIndex, 4);
1431       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1432       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1433       Callee = DAG.getLoad(getPointerTy(), dl,
1434                            DAG.getEntryNode(), CPAddr,
1435                            MachinePointerInfo::getConstantPool(),
1436                            false, false, 0);
1437       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1438       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1439                            getPointerTy(), Callee, PICLabel);
1440     } else {
1441       unsigned OpFlags = 0;
1442       // On ELF targets for PIC code, direct calls should go through the PLT
1443       if (Subtarget->isTargetELF() &&
1444                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1445         OpFlags = ARMII::MO_PLT;
1446       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1447     }
1448   }
1449
1450   // FIXME: handle tail calls differently.
1451   unsigned CallOpc;
1452   if (Subtarget->isThumb()) {
1453     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1454       CallOpc = ARMISD::CALL_NOLINK;
1455     else
1456       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1457   } else {
1458     CallOpc = (isDirect || Subtarget->hasV5TOps())
1459       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1460       : ARMISD::CALL_NOLINK;
1461   }
1462
1463   std::vector<SDValue> Ops;
1464   Ops.push_back(Chain);
1465   Ops.push_back(Callee);
1466
1467   // Add argument registers to the end of the list so that they are known live
1468   // into the call.
1469   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1470     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1471                                   RegsToPass[i].second.getValueType()));
1472
1473   if (InFlag.getNode())
1474     Ops.push_back(InFlag);
1475
1476   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1477   if (isTailCall)
1478     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1479
1480   // Returns a chain and a flag for retval copy to use.
1481   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1482   InFlag = Chain.getValue(1);
1483
1484   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1485                              DAG.getIntPtrConstant(0, true), InFlag);
1486   if (!Ins.empty())
1487     InFlag = Chain.getValue(1);
1488
1489   // Handle result values, copying them out of physregs into vregs that we
1490   // return.
1491   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1492                          dl, DAG, InVals);
1493 }
1494
1495 /// MatchingStackOffset - Return true if the given stack call argument is
1496 /// already available in the same position (relatively) of the caller's
1497 /// incoming argument stack.
1498 static
1499 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1500                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1501                          const ARMInstrInfo *TII) {
1502   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1503   int FI = INT_MAX;
1504   if (Arg.getOpcode() == ISD::CopyFromReg) {
1505     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1506     if (!TargetRegisterInfo::isVirtualRegister(VR))
1507       return false;
1508     MachineInstr *Def = MRI->getVRegDef(VR);
1509     if (!Def)
1510       return false;
1511     if (!Flags.isByVal()) {
1512       if (!TII->isLoadFromStackSlot(Def, FI))
1513         return false;
1514     } else {
1515       return false;
1516     }
1517   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1518     if (Flags.isByVal())
1519       // ByVal argument is passed in as a pointer but it's now being
1520       // dereferenced. e.g.
1521       // define @foo(%struct.X* %A) {
1522       //   tail call @bar(%struct.X* byval %A)
1523       // }
1524       return false;
1525     SDValue Ptr = Ld->getBasePtr();
1526     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1527     if (!FINode)
1528       return false;
1529     FI = FINode->getIndex();
1530   } else
1531     return false;
1532
1533   assert(FI != INT_MAX);
1534   if (!MFI->isFixedObjectIndex(FI))
1535     return false;
1536   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1537 }
1538
1539 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1540 /// for tail call optimization. Targets which want to do tail call
1541 /// optimization should implement this function.
1542 bool
1543 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1544                                                      CallingConv::ID CalleeCC,
1545                                                      bool isVarArg,
1546                                                      bool isCalleeStructRet,
1547                                                      bool isCallerStructRet,
1548                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1549                                     const SmallVectorImpl<SDValue> &OutVals,
1550                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1551                                                      SelectionDAG& DAG) const {
1552   const Function *CallerF = DAG.getMachineFunction().getFunction();
1553   CallingConv::ID CallerCC = CallerF->getCallingConv();
1554   bool CCMatch = CallerCC == CalleeCC;
1555
1556   // Look for obvious safe cases to perform tail call optimization that do not
1557   // require ABI changes. This is what gcc calls sibcall.
1558
1559   // Do not sibcall optimize vararg calls unless the call site is not passing
1560   // any arguments.
1561   if (isVarArg && !Outs.empty())
1562     return false;
1563
1564   // Also avoid sibcall optimization if either caller or callee uses struct
1565   // return semantics.
1566   if (isCalleeStructRet || isCallerStructRet)
1567     return false;
1568
1569   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1570   // emitEpilogue is not ready for them.
1571   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1572   // LR.  This means if we need to reload LR, it takes an extra instructions,
1573   // which outweighs the value of the tail call; but here we don't know yet
1574   // whether LR is going to be used.  Probably the right approach is to
1575   // generate the tail call here and turn it back into CALL/RET in
1576   // emitEpilogue if LR is used.
1577
1578   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1579   // but we need to make sure there are enough registers; the only valid
1580   // registers are the 4 used for parameters.  We don't currently do this
1581   // case.
1582   if (Subtarget->isThumb1Only())
1583     return false;
1584
1585   // If the calling conventions do not match, then we'd better make sure the
1586   // results are returned in the same way as what the caller expects.
1587   if (!CCMatch) {
1588     SmallVector<CCValAssign, 16> RVLocs1;
1589     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1590                     RVLocs1, *DAG.getContext());
1591     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1592
1593     SmallVector<CCValAssign, 16> RVLocs2;
1594     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1595                     RVLocs2, *DAG.getContext());
1596     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1597
1598     if (RVLocs1.size() != RVLocs2.size())
1599       return false;
1600     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1601       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1602         return false;
1603       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1604         return false;
1605       if (RVLocs1[i].isRegLoc()) {
1606         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1607           return false;
1608       } else {
1609         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1610           return false;
1611       }
1612     }
1613   }
1614
1615   // If the callee takes no arguments then go on to check the results of the
1616   // call.
1617   if (!Outs.empty()) {
1618     // Check if stack adjustment is needed. For now, do not do this if any
1619     // argument is passed on the stack.
1620     SmallVector<CCValAssign, 16> ArgLocs;
1621     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1622                    ArgLocs, *DAG.getContext());
1623     CCInfo.AnalyzeCallOperands(Outs,
1624                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1625     if (CCInfo.getNextStackOffset()) {
1626       MachineFunction &MF = DAG.getMachineFunction();
1627
1628       // Check if the arguments are already laid out in the right way as
1629       // the caller's fixed stack objects.
1630       MachineFrameInfo *MFI = MF.getFrameInfo();
1631       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1632       const ARMInstrInfo *TII =
1633         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1634       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1635            i != e;
1636            ++i, ++realArgIdx) {
1637         CCValAssign &VA = ArgLocs[i];
1638         EVT RegVT = VA.getLocVT();
1639         SDValue Arg = OutVals[realArgIdx];
1640         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1641         if (VA.getLocInfo() == CCValAssign::Indirect)
1642           return false;
1643         if (VA.needsCustom()) {
1644           // f64 and vector types are split into multiple registers or
1645           // register/stack-slot combinations.  The types will not match
1646           // the registers; give up on memory f64 refs until we figure
1647           // out what to do about this.
1648           if (!VA.isRegLoc())
1649             return false;
1650           if (!ArgLocs[++i].isRegLoc())
1651             return false;
1652           if (RegVT == MVT::v2f64) {
1653             if (!ArgLocs[++i].isRegLoc())
1654               return false;
1655             if (!ArgLocs[++i].isRegLoc())
1656               return false;
1657           }
1658         } else if (!VA.isRegLoc()) {
1659           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1660                                    MFI, MRI, TII))
1661             return false;
1662         }
1663       }
1664     }
1665   }
1666
1667   return true;
1668 }
1669
1670 SDValue
1671 ARMTargetLowering::LowerReturn(SDValue Chain,
1672                                CallingConv::ID CallConv, bool isVarArg,
1673                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1674                                const SmallVectorImpl<SDValue> &OutVals,
1675                                DebugLoc dl, SelectionDAG &DAG) const {
1676
1677   // CCValAssign - represent the assignment of the return value to a location.
1678   SmallVector<CCValAssign, 16> RVLocs;
1679
1680   // CCState - Info about the registers and stack slots.
1681   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1682                  *DAG.getContext());
1683
1684   // Analyze outgoing return values.
1685   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1686                                                isVarArg));
1687
1688   // If this is the first return lowered for this function, add
1689   // the regs to the liveout set for the function.
1690   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1691     for (unsigned i = 0; i != RVLocs.size(); ++i)
1692       if (RVLocs[i].isRegLoc())
1693         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1694   }
1695
1696   SDValue Flag;
1697
1698   // Copy the result values into the output registers.
1699   for (unsigned i = 0, realRVLocIdx = 0;
1700        i != RVLocs.size();
1701        ++i, ++realRVLocIdx) {
1702     CCValAssign &VA = RVLocs[i];
1703     assert(VA.isRegLoc() && "Can only return in registers!");
1704
1705     SDValue Arg = OutVals[realRVLocIdx];
1706
1707     switch (VA.getLocInfo()) {
1708     default: llvm_unreachable("Unknown loc info!");
1709     case CCValAssign::Full: break;
1710     case CCValAssign::BCvt:
1711       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1712       break;
1713     }
1714
1715     if (VA.needsCustom()) {
1716       if (VA.getLocVT() == MVT::v2f64) {
1717         // Extract the first half and return it in two registers.
1718         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1719                                    DAG.getConstant(0, MVT::i32));
1720         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1721                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1722
1723         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1724         Flag = Chain.getValue(1);
1725         VA = RVLocs[++i]; // skip ahead to next loc
1726         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1727                                  HalfGPRs.getValue(1), Flag);
1728         Flag = Chain.getValue(1);
1729         VA = RVLocs[++i]; // skip ahead to next loc
1730
1731         // Extract the 2nd half and fall through to handle it as an f64 value.
1732         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1733                           DAG.getConstant(1, MVT::i32));
1734       }
1735       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1736       // available.
1737       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1738                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1739       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1740       Flag = Chain.getValue(1);
1741       VA = RVLocs[++i]; // skip ahead to next loc
1742       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1743                                Flag);
1744     } else
1745       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1746
1747     // Guarantee that all emitted copies are
1748     // stuck together, avoiding something bad.
1749     Flag = Chain.getValue(1);
1750   }
1751
1752   SDValue result;
1753   if (Flag.getNode())
1754     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1755   else // Return Void
1756     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1757
1758   return result;
1759 }
1760
1761 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N) const {
1762   if (N->getNumValues() != 1)
1763     return false;
1764   if (!N->hasNUsesOfValue(1, 0))
1765     return false;
1766
1767   unsigned NumCopies = 0;
1768   SDNode* Copies[2];
1769   SDNode *Use = *N->use_begin();
1770   if (Use->getOpcode() == ISD::CopyToReg) {
1771     Copies[NumCopies++] = Use;
1772   } else if (Use->getOpcode() == ARMISD::VMOVRRD) {
1773     // f64 returned in a pair of GPRs.
1774     for (SDNode::use_iterator UI = Use->use_begin(), UE = Use->use_end();
1775          UI != UE; ++UI) {
1776       if (UI->getOpcode() != ISD::CopyToReg)
1777         return false;
1778       Copies[UI.getUse().getResNo()] = *UI;
1779       ++NumCopies;
1780     }
1781   } else if (Use->getOpcode() == ISD::BITCAST) {
1782     // f32 returned in a single GPR.
1783     if (!Use->hasNUsesOfValue(1, 0))
1784       return false;
1785     Use = *Use->use_begin();
1786     if (Use->getOpcode() != ISD::CopyToReg || !Use->hasNUsesOfValue(1, 0))
1787       return false;
1788     Copies[NumCopies++] = Use;
1789   } else {
1790     return false;
1791   }
1792
1793   if (NumCopies != 1 && NumCopies != 2)
1794     return false;
1795
1796   bool HasRet = false;
1797   for (unsigned i = 0; i < NumCopies; ++i) {
1798     SDNode *Copy = Copies[i];
1799     for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1800          UI != UE; ++UI) {
1801       if (UI->getOpcode() == ISD::CopyToReg) {
1802         SDNode *Use = *UI;
1803         if (Use == Copies[0] || Use == Copies[1])
1804           continue;
1805         return false;
1806       }
1807       if (UI->getOpcode() != ARMISD::RET_FLAG)
1808         return false;
1809       HasRet = true;
1810     }
1811   }
1812
1813   return HasRet;
1814 }
1815
1816 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1817 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1818 // one of the above mentioned nodes. It has to be wrapped because otherwise
1819 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1820 // be used to form addressing mode. These wrapped nodes will be selected
1821 // into MOVi.
1822 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1823   EVT PtrVT = Op.getValueType();
1824   // FIXME there is no actual debug info here
1825   DebugLoc dl = Op.getDebugLoc();
1826   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1827   SDValue Res;
1828   if (CP->isMachineConstantPoolEntry())
1829     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1830                                     CP->getAlignment());
1831   else
1832     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1833                                     CP->getAlignment());
1834   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1835 }
1836
1837 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1838   return MachineJumpTableInfo::EK_Inline;
1839 }
1840
1841 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1842                                              SelectionDAG &DAG) const {
1843   MachineFunction &MF = DAG.getMachineFunction();
1844   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1845   unsigned ARMPCLabelIndex = 0;
1846   DebugLoc DL = Op.getDebugLoc();
1847   EVT PtrVT = getPointerTy();
1848   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1849   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1850   SDValue CPAddr;
1851   if (RelocM == Reloc::Static) {
1852     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1853   } else {
1854     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1855     ARMPCLabelIndex = AFI->createPICLabelUId();
1856     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1857                                                          ARMCP::CPBlockAddress,
1858                                                          PCAdj);
1859     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1860   }
1861   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1862   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1863                                MachinePointerInfo::getConstantPool(),
1864                                false, false, 0);
1865   if (RelocM == Reloc::Static)
1866     return Result;
1867   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1868   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1869 }
1870
1871 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1872 SDValue
1873 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1874                                                  SelectionDAG &DAG) const {
1875   DebugLoc dl = GA->getDebugLoc();
1876   EVT PtrVT = getPointerTy();
1877   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1878   MachineFunction &MF = DAG.getMachineFunction();
1879   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1880   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1881   ARMConstantPoolValue *CPV =
1882     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1883                              ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
1884   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1885   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1886   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1887                          MachinePointerInfo::getConstantPool(),
1888                          false, false, 0);
1889   SDValue Chain = Argument.getValue(1);
1890
1891   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1892   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1893
1894   // call __tls_get_addr.
1895   ArgListTy Args;
1896   ArgListEntry Entry;
1897   Entry.Node = Argument;
1898   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1899   Args.push_back(Entry);
1900   // FIXME: is there useful debug info available here?
1901   std::pair<SDValue, SDValue> CallResult =
1902     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1903                 false, false, false, false,
1904                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1905                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1906   return CallResult.first;
1907 }
1908
1909 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1910 // "local exec" model.
1911 SDValue
1912 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1913                                         SelectionDAG &DAG) const {
1914   const GlobalValue *GV = GA->getGlobal();
1915   DebugLoc dl = GA->getDebugLoc();
1916   SDValue Offset;
1917   SDValue Chain = DAG.getEntryNode();
1918   EVT PtrVT = getPointerTy();
1919   // Get the Thread Pointer
1920   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1921
1922   if (GV->isDeclaration()) {
1923     MachineFunction &MF = DAG.getMachineFunction();
1924     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1925     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1926     // Initial exec model.
1927     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1928     ARMConstantPoolValue *CPV =
1929       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1930                                ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF, true);
1931     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1932     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1933     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1934                          MachinePointerInfo::getConstantPool(),
1935                          false, false, 0);
1936     Chain = Offset.getValue(1);
1937
1938     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1939     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1940
1941     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1942                          MachinePointerInfo::getConstantPool(),
1943                          false, false, 0);
1944   } else {
1945     // local exec model
1946     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMCP::TPOFF);
1947     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1948     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1949     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1950                          MachinePointerInfo::getConstantPool(),
1951                          false, false, 0);
1952   }
1953
1954   // The address of the thread local variable is the add of the thread
1955   // pointer with the offset of the variable.
1956   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1957 }
1958
1959 SDValue
1960 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1961   // TODO: implement the "local dynamic" model
1962   assert(Subtarget->isTargetELF() &&
1963          "TLS not implemented for non-ELF targets");
1964   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1965   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1966   // otherwise use the "Local Exec" TLS Model
1967   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1968     return LowerToTLSGeneralDynamicModel(GA, DAG);
1969   else
1970     return LowerToTLSExecModels(GA, DAG);
1971 }
1972
1973 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1974                                                  SelectionDAG &DAG) const {
1975   EVT PtrVT = getPointerTy();
1976   DebugLoc dl = Op.getDebugLoc();
1977   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1978   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1979   if (RelocM == Reloc::PIC_) {
1980     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1981     ARMConstantPoolValue *CPV =
1982       new ARMConstantPoolValue(GV, UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
1983     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1984     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1985     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1986                                  CPAddr,
1987                                  MachinePointerInfo::getConstantPool(),
1988                                  false, false, 0);
1989     SDValue Chain = Result.getValue(1);
1990     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1991     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1992     if (!UseGOTOFF)
1993       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1994                            MachinePointerInfo::getGOT(), false, false, 0);
1995     return Result;
1996   }
1997
1998   // If we have T2 ops, we can materialize the address directly via movt/movw
1999   // pair. This is always cheaper.
2000   if (Subtarget->useMovt()) {
2001     ++NumMovwMovt;
2002     // FIXME: Once remat is capable of dealing with instructions with register
2003     // operands, expand this into two nodes.
2004     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2005                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2006   } else {
2007     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2008     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2009     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2010                        MachinePointerInfo::getConstantPool(),
2011                        false, false, 0);
2012   }
2013 }
2014
2015 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2016                                                     SelectionDAG &DAG) const {
2017   EVT PtrVT = getPointerTy();
2018   DebugLoc dl = Op.getDebugLoc();
2019   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2020   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2021   MachineFunction &MF = DAG.getMachineFunction();
2022   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2023
2024   if (Subtarget->useMovt()) {
2025     ++NumMovwMovt;
2026     // FIXME: Once remat is capable of dealing with instructions with register
2027     // operands, expand this into two nodes.
2028     if (RelocM == Reloc::Static)
2029       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2030                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2031
2032     unsigned Wrapper = (RelocM == Reloc::PIC_)
2033       ? ARMISD::WrapperPIC : ARMISD::WrapperDYN;
2034     SDValue Result = DAG.getNode(Wrapper, dl, PtrVT,
2035                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2036     if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2037       Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2038                            MachinePointerInfo::getGOT(), false, false, 0);
2039     return Result;
2040   }
2041
2042   unsigned ARMPCLabelIndex = 0;
2043   SDValue CPAddr;
2044   if (RelocM == Reloc::Static) {
2045     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2046   } else {
2047     ARMPCLabelIndex = AFI->createPICLabelUId();
2048     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
2049     ARMConstantPoolValue *CPV =
2050       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
2051     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2052   }
2053   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2054
2055   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2056                                MachinePointerInfo::getConstantPool(),
2057                                false, false, 0);
2058   SDValue Chain = Result.getValue(1);
2059
2060   if (RelocM == Reloc::PIC_) {
2061     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2062     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2063   }
2064
2065   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2066     Result = DAG.getLoad(PtrVT, dl, Chain, Result, MachinePointerInfo::getGOT(),
2067                          false, false, 0);
2068
2069   return Result;
2070 }
2071
2072 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2073                                                     SelectionDAG &DAG) const {
2074   assert(Subtarget->isTargetELF() &&
2075          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2076   MachineFunction &MF = DAG.getMachineFunction();
2077   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2078   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2079   EVT PtrVT = getPointerTy();
2080   DebugLoc dl = Op.getDebugLoc();
2081   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2082   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
2083                                                        "_GLOBAL_OFFSET_TABLE_",
2084                                                        ARMPCLabelIndex, PCAdj);
2085   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2086   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2087   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2088                                MachinePointerInfo::getConstantPool(),
2089                                false, false, 0);
2090   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2091   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2092 }
2093
2094 SDValue
2095 ARMTargetLowering::LowerEH_SJLJ_DISPATCHSETUP(SDValue Op, SelectionDAG &DAG)
2096   const {
2097   DebugLoc dl = Op.getDebugLoc();
2098   return DAG.getNode(ARMISD::EH_SJLJ_DISPATCHSETUP, dl, MVT::Other,
2099                      Op.getOperand(0), Op.getOperand(1));
2100 }
2101
2102 SDValue
2103 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2104   DebugLoc dl = Op.getDebugLoc();
2105   SDValue Val = DAG.getConstant(0, MVT::i32);
2106   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
2107                      Op.getOperand(1), Val);
2108 }
2109
2110 SDValue
2111 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2112   DebugLoc dl = Op.getDebugLoc();
2113   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2114                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
2115 }
2116
2117 SDValue
2118 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2119                                           const ARMSubtarget *Subtarget) const {
2120   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2121   DebugLoc dl = Op.getDebugLoc();
2122   switch (IntNo) {
2123   default: return SDValue();    // Don't custom lower most intrinsics.
2124   case Intrinsic::arm_thread_pointer: {
2125     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2126     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2127   }
2128   case Intrinsic::eh_sjlj_lsda: {
2129     MachineFunction &MF = DAG.getMachineFunction();
2130     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2131     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2132     EVT PtrVT = getPointerTy();
2133     DebugLoc dl = Op.getDebugLoc();
2134     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2135     SDValue CPAddr;
2136     unsigned PCAdj = (RelocM != Reloc::PIC_)
2137       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2138     ARMConstantPoolValue *CPV =
2139       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
2140                                ARMCP::CPLSDA, PCAdj);
2141     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2142     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2143     SDValue Result =
2144       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2145                   MachinePointerInfo::getConstantPool(),
2146                   false, false, 0);
2147
2148     if (RelocM == Reloc::PIC_) {
2149       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2150       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2151     }
2152     return Result;
2153   }
2154   }
2155 }
2156
2157 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
2158                                const ARMSubtarget *Subtarget) {
2159   DebugLoc dl = Op.getDebugLoc();
2160   if (!Subtarget->hasDataBarrier()) {
2161     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2162     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2163     // here.
2164     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2165            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2166     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2167                        DAG.getConstant(0, MVT::i32));
2168   }
2169
2170   SDValue Op5 = Op.getOperand(5);
2171   bool isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue() != 0;
2172   unsigned isLL = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
2173   unsigned isLS = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
2174   bool isOnlyStoreBarrier = (isLL == 0 && isLS == 0);
2175
2176   ARM_MB::MemBOpt DMBOpt;
2177   if (isDeviceBarrier)
2178     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ST : ARM_MB::SY;
2179   else
2180     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ISHST : ARM_MB::ISH;
2181   return DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
2182                      DAG.getConstant(DMBOpt, MVT::i32));
2183 }
2184
2185 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2186                              const ARMSubtarget *Subtarget) {
2187   // ARM pre v5TE and Thumb1 does not have preload instructions.
2188   if (!(Subtarget->isThumb2() ||
2189         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2190     // Just preserve the chain.
2191     return Op.getOperand(0);
2192
2193   DebugLoc dl = Op.getDebugLoc();
2194   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2195   if (!isRead &&
2196       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2197     // ARMv7 with MP extension has PLDW.
2198     return Op.getOperand(0);
2199
2200   if (Subtarget->isThumb())
2201     // Invert the bits.
2202     isRead = ~isRead & 1;
2203   unsigned isData = Subtarget->isThumb() ? 0 : 1;
2204
2205   // Currently there is no intrinsic that matches pli.
2206   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2207                      Op.getOperand(1), DAG.getConstant(isRead, MVT::i32),
2208                      DAG.getConstant(isData, MVT::i32));
2209 }
2210
2211 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2212   MachineFunction &MF = DAG.getMachineFunction();
2213   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2214
2215   // vastart just stores the address of the VarArgsFrameIndex slot into the
2216   // memory location argument.
2217   DebugLoc dl = Op.getDebugLoc();
2218   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2219   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2220   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2221   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2222                       MachinePointerInfo(SV), false, false, 0);
2223 }
2224
2225 SDValue
2226 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2227                                         SDValue &Root, SelectionDAG &DAG,
2228                                         DebugLoc dl) const {
2229   MachineFunction &MF = DAG.getMachineFunction();
2230   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2231
2232   TargetRegisterClass *RC;
2233   if (AFI->isThumb1OnlyFunction())
2234     RC = ARM::tGPRRegisterClass;
2235   else
2236     RC = ARM::GPRRegisterClass;
2237
2238   // Transform the arguments stored in physical registers into virtual ones.
2239   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2240   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2241
2242   SDValue ArgValue2;
2243   if (NextVA.isMemLoc()) {
2244     MachineFrameInfo *MFI = MF.getFrameInfo();
2245     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2246
2247     // Create load node to retrieve arguments from the stack.
2248     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2249     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2250                             MachinePointerInfo::getFixedStack(FI),
2251                             false, false, 0);
2252   } else {
2253     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2254     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2255   }
2256
2257   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2258 }
2259
2260 SDValue
2261 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2262                                         CallingConv::ID CallConv, bool isVarArg,
2263                                         const SmallVectorImpl<ISD::InputArg>
2264                                           &Ins,
2265                                         DebugLoc dl, SelectionDAG &DAG,
2266                                         SmallVectorImpl<SDValue> &InVals)
2267                                           const {
2268
2269   MachineFunction &MF = DAG.getMachineFunction();
2270   MachineFrameInfo *MFI = MF.getFrameInfo();
2271
2272   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2273
2274   // Assign locations to all of the incoming arguments.
2275   SmallVector<CCValAssign, 16> ArgLocs;
2276   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2277                  *DAG.getContext());
2278   CCInfo.AnalyzeFormalArguments(Ins,
2279                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2280                                                   isVarArg));
2281
2282   SmallVector<SDValue, 16> ArgValues;
2283
2284   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2285     CCValAssign &VA = ArgLocs[i];
2286
2287     // Arguments stored in registers.
2288     if (VA.isRegLoc()) {
2289       EVT RegVT = VA.getLocVT();
2290
2291       SDValue ArgValue;
2292       if (VA.needsCustom()) {
2293         // f64 and vector types are split up into multiple registers or
2294         // combinations of registers and stack slots.
2295         if (VA.getLocVT() == MVT::v2f64) {
2296           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2297                                                    Chain, DAG, dl);
2298           VA = ArgLocs[++i]; // skip ahead to next loc
2299           SDValue ArgValue2;
2300           if (VA.isMemLoc()) {
2301             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2302             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2303             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2304                                     MachinePointerInfo::getFixedStack(FI),
2305                                     false, false, 0);
2306           } else {
2307             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2308                                              Chain, DAG, dl);
2309           }
2310           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2311           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2312                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2313           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2314                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2315         } else
2316           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2317
2318       } else {
2319         TargetRegisterClass *RC;
2320
2321         if (RegVT == MVT::f32)
2322           RC = ARM::SPRRegisterClass;
2323         else if (RegVT == MVT::f64)
2324           RC = ARM::DPRRegisterClass;
2325         else if (RegVT == MVT::v2f64)
2326           RC = ARM::QPRRegisterClass;
2327         else if (RegVT == MVT::i32)
2328           RC = (AFI->isThumb1OnlyFunction() ?
2329                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2330         else
2331           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2332
2333         // Transform the arguments in physical registers into virtual ones.
2334         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2335         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2336       }
2337
2338       // If this is an 8 or 16-bit value, it is really passed promoted
2339       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2340       // truncate to the right size.
2341       switch (VA.getLocInfo()) {
2342       default: llvm_unreachable("Unknown loc info!");
2343       case CCValAssign::Full: break;
2344       case CCValAssign::BCvt:
2345         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2346         break;
2347       case CCValAssign::SExt:
2348         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2349                                DAG.getValueType(VA.getValVT()));
2350         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2351         break;
2352       case CCValAssign::ZExt:
2353         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2354                                DAG.getValueType(VA.getValVT()));
2355         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2356         break;
2357       }
2358
2359       InVals.push_back(ArgValue);
2360
2361     } else { // VA.isRegLoc()
2362
2363       // sanity check
2364       assert(VA.isMemLoc());
2365       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2366
2367       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2368       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2369
2370       // Create load nodes to retrieve arguments from the stack.
2371       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2372       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2373                                    MachinePointerInfo::getFixedStack(FI),
2374                                    false, false, 0));
2375     }
2376   }
2377
2378   // varargs
2379   if (isVarArg) {
2380     static const unsigned GPRArgRegs[] = {
2381       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2382     };
2383
2384     unsigned NumGPRs = CCInfo.getFirstUnallocated
2385       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2386
2387     unsigned Align = MF.getTarget().getFrameLowering()->getStackAlignment();
2388     unsigned VARegSize = (4 - NumGPRs) * 4;
2389     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2390     unsigned ArgOffset = CCInfo.getNextStackOffset();
2391     if (VARegSaveSize) {
2392       // If this function is vararg, store any remaining integer argument regs
2393       // to their spots on the stack so that they may be loaded by deferencing
2394       // the result of va_next.
2395       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2396       AFI->setVarArgsFrameIndex(
2397         MFI->CreateFixedObject(VARegSaveSize,
2398                                ArgOffset + VARegSaveSize - VARegSize,
2399                                false));
2400       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2401                                       getPointerTy());
2402
2403       SmallVector<SDValue, 4> MemOps;
2404       for (; NumGPRs < 4; ++NumGPRs) {
2405         TargetRegisterClass *RC;
2406         if (AFI->isThumb1OnlyFunction())
2407           RC = ARM::tGPRRegisterClass;
2408         else
2409           RC = ARM::GPRRegisterClass;
2410
2411         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2412         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2413         SDValue Store =
2414           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2415                MachinePointerInfo::getFixedStack(AFI->getVarArgsFrameIndex()),
2416                        false, false, 0);
2417         MemOps.push_back(Store);
2418         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2419                           DAG.getConstant(4, getPointerTy()));
2420       }
2421       if (!MemOps.empty())
2422         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2423                             &MemOps[0], MemOps.size());
2424     } else
2425       // This will point to the next argument passed via stack.
2426       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2427   }
2428
2429   return Chain;
2430 }
2431
2432 /// isFloatingPointZero - Return true if this is +0.0.
2433 static bool isFloatingPointZero(SDValue Op) {
2434   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2435     return CFP->getValueAPF().isPosZero();
2436   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2437     // Maybe this has already been legalized into the constant pool?
2438     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2439       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2440       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2441         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2442           return CFP->getValueAPF().isPosZero();
2443     }
2444   }
2445   return false;
2446 }
2447
2448 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2449 /// the given operands.
2450 SDValue
2451 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2452                              SDValue &ARMcc, SelectionDAG &DAG,
2453                              DebugLoc dl) const {
2454   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2455     unsigned C = RHSC->getZExtValue();
2456     if (!isLegalICmpImmediate(C)) {
2457       // Constant does not fit, try adjusting it by one?
2458       switch (CC) {
2459       default: break;
2460       case ISD::SETLT:
2461       case ISD::SETGE:
2462         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2463           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2464           RHS = DAG.getConstant(C-1, MVT::i32);
2465         }
2466         break;
2467       case ISD::SETULT:
2468       case ISD::SETUGE:
2469         if (C != 0 && isLegalICmpImmediate(C-1)) {
2470           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2471           RHS = DAG.getConstant(C-1, MVT::i32);
2472         }
2473         break;
2474       case ISD::SETLE:
2475       case ISD::SETGT:
2476         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2477           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2478           RHS = DAG.getConstant(C+1, MVT::i32);
2479         }
2480         break;
2481       case ISD::SETULE:
2482       case ISD::SETUGT:
2483         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2484           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2485           RHS = DAG.getConstant(C+1, MVT::i32);
2486         }
2487         break;
2488       }
2489     }
2490   }
2491
2492   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2493   ARMISD::NodeType CompareType;
2494   switch (CondCode) {
2495   default:
2496     CompareType = ARMISD::CMP;
2497     break;
2498   case ARMCC::EQ:
2499   case ARMCC::NE:
2500     // Uses only Z Flag
2501     CompareType = ARMISD::CMPZ;
2502     break;
2503   }
2504   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2505   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
2506 }
2507
2508 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2509 SDValue
2510 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2511                              DebugLoc dl) const {
2512   SDValue Cmp;
2513   if (!isFloatingPointZero(RHS))
2514     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
2515   else
2516     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
2517   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
2518 }
2519
2520 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2521   SDValue Cond = Op.getOperand(0);
2522   SDValue SelectTrue = Op.getOperand(1);
2523   SDValue SelectFalse = Op.getOperand(2);
2524   DebugLoc dl = Op.getDebugLoc();
2525
2526   // Convert:
2527   //
2528   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2529   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2530   //
2531   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2532     const ConstantSDNode *CMOVTrue =
2533       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2534     const ConstantSDNode *CMOVFalse =
2535       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2536
2537     if (CMOVTrue && CMOVFalse) {
2538       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2539       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2540
2541       SDValue True;
2542       SDValue False;
2543       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2544         True = SelectTrue;
2545         False = SelectFalse;
2546       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2547         True = SelectFalse;
2548         False = SelectTrue;
2549       }
2550
2551       if (True.getNode() && False.getNode()) {
2552         EVT VT = Cond.getValueType();
2553         SDValue ARMcc = Cond.getOperand(2);
2554         SDValue CCR = Cond.getOperand(3);
2555         SDValue Cmp = Cond.getOperand(4);
2556         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2557       }
2558     }
2559   }
2560
2561   return DAG.getSelectCC(dl, Cond,
2562                          DAG.getConstant(0, Cond.getValueType()),
2563                          SelectTrue, SelectFalse, ISD::SETNE);
2564 }
2565
2566 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2567   EVT VT = Op.getValueType();
2568   SDValue LHS = Op.getOperand(0);
2569   SDValue RHS = Op.getOperand(1);
2570   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2571   SDValue TrueVal = Op.getOperand(2);
2572   SDValue FalseVal = Op.getOperand(3);
2573   DebugLoc dl = Op.getDebugLoc();
2574
2575   if (LHS.getValueType() == MVT::i32) {
2576     SDValue ARMcc;
2577     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2578     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2579     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2580   }
2581
2582   ARMCC::CondCodes CondCode, CondCode2;
2583   FPCCToARMCC(CC, CondCode, CondCode2);
2584
2585   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2586   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2587   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2588   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2589                                ARMcc, CCR, Cmp);
2590   if (CondCode2 != ARMCC::AL) {
2591     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2592     // FIXME: Needs another CMP because flag can have but one use.
2593     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2594     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2595                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2596   }
2597   return Result;
2598 }
2599
2600 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2601 /// to morph to an integer compare sequence.
2602 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2603                            const ARMSubtarget *Subtarget) {
2604   SDNode *N = Op.getNode();
2605   if (!N->hasOneUse())
2606     // Otherwise it requires moving the value from fp to integer registers.
2607     return false;
2608   if (!N->getNumValues())
2609     return false;
2610   EVT VT = Op.getValueType();
2611   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2612     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2613     // vmrs are very slow, e.g. cortex-a8.
2614     return false;
2615
2616   if (isFloatingPointZero(Op)) {
2617     SeenZero = true;
2618     return true;
2619   }
2620   return ISD::isNormalLoad(N);
2621 }
2622
2623 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2624   if (isFloatingPointZero(Op))
2625     return DAG.getConstant(0, MVT::i32);
2626
2627   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2628     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2629                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
2630                        Ld->isVolatile(), Ld->isNonTemporal(),
2631                        Ld->getAlignment());
2632
2633   llvm_unreachable("Unknown VFP cmp argument!");
2634 }
2635
2636 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2637                            SDValue &RetVal1, SDValue &RetVal2) {
2638   if (isFloatingPointZero(Op)) {
2639     RetVal1 = DAG.getConstant(0, MVT::i32);
2640     RetVal2 = DAG.getConstant(0, MVT::i32);
2641     return;
2642   }
2643
2644   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2645     SDValue Ptr = Ld->getBasePtr();
2646     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2647                           Ld->getChain(), Ptr,
2648                           Ld->getPointerInfo(),
2649                           Ld->isVolatile(), Ld->isNonTemporal(),
2650                           Ld->getAlignment());
2651
2652     EVT PtrType = Ptr.getValueType();
2653     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2654     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2655                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2656     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2657                           Ld->getChain(), NewPtr,
2658                           Ld->getPointerInfo().getWithOffset(4),
2659                           Ld->isVolatile(), Ld->isNonTemporal(),
2660                           NewAlign);
2661     return;
2662   }
2663
2664   llvm_unreachable("Unknown VFP cmp argument!");
2665 }
2666
2667 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2668 /// f32 and even f64 comparisons to integer ones.
2669 SDValue
2670 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2671   SDValue Chain = Op.getOperand(0);
2672   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2673   SDValue LHS = Op.getOperand(2);
2674   SDValue RHS = Op.getOperand(3);
2675   SDValue Dest = Op.getOperand(4);
2676   DebugLoc dl = Op.getDebugLoc();
2677
2678   bool SeenZero = false;
2679   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2680       canChangeToInt(RHS, SeenZero, Subtarget) &&
2681       // If one of the operand is zero, it's safe to ignore the NaN case since
2682       // we only care about equality comparisons.
2683       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2684     // If unsafe fp math optimization is enabled and there are no othter uses of
2685     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2686     // to an integer comparison.
2687     if (CC == ISD::SETOEQ)
2688       CC = ISD::SETEQ;
2689     else if (CC == ISD::SETUNE)
2690       CC = ISD::SETNE;
2691
2692     SDValue ARMcc;
2693     if (LHS.getValueType() == MVT::f32) {
2694       LHS = bitcastf32Toi32(LHS, DAG);
2695       RHS = bitcastf32Toi32(RHS, DAG);
2696       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2697       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2698       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2699                          Chain, Dest, ARMcc, CCR, Cmp);
2700     }
2701
2702     SDValue LHS1, LHS2;
2703     SDValue RHS1, RHS2;
2704     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2705     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2706     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2707     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2708     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
2709     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2710     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2711   }
2712
2713   return SDValue();
2714 }
2715
2716 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2717   SDValue Chain = Op.getOperand(0);
2718   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2719   SDValue LHS = Op.getOperand(2);
2720   SDValue RHS = Op.getOperand(3);
2721   SDValue Dest = Op.getOperand(4);
2722   DebugLoc dl = Op.getDebugLoc();
2723
2724   if (LHS.getValueType() == MVT::i32) {
2725     SDValue ARMcc;
2726     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2727     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2728     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2729                        Chain, Dest, ARMcc, CCR, Cmp);
2730   }
2731
2732   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2733
2734   if (UnsafeFPMath &&
2735       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2736        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2737     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2738     if (Result.getNode())
2739       return Result;
2740   }
2741
2742   ARMCC::CondCodes CondCode, CondCode2;
2743   FPCCToARMCC(CC, CondCode, CondCode2);
2744
2745   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2746   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2747   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2748   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
2749   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2750   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2751   if (CondCode2 != ARMCC::AL) {
2752     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2753     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2754     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2755   }
2756   return Res;
2757 }
2758
2759 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2760   SDValue Chain = Op.getOperand(0);
2761   SDValue Table = Op.getOperand(1);
2762   SDValue Index = Op.getOperand(2);
2763   DebugLoc dl = Op.getDebugLoc();
2764
2765   EVT PTy = getPointerTy();
2766   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2767   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2768   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2769   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2770   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2771   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2772   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2773   if (Subtarget->isThumb2()) {
2774     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2775     // which does another jump to the destination. This also makes it easier
2776     // to translate it to TBB / TBH later.
2777     // FIXME: This might not work if the function is extremely large.
2778     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2779                        Addr, Op.getOperand(2), JTI, UId);
2780   }
2781   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2782     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2783                        MachinePointerInfo::getJumpTable(),
2784                        false, false, 0);
2785     Chain = Addr.getValue(1);
2786     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2787     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2788   } else {
2789     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2790                        MachinePointerInfo::getJumpTable(), false, false, 0);
2791     Chain = Addr.getValue(1);
2792     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2793   }
2794 }
2795
2796 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2797   DebugLoc dl = Op.getDebugLoc();
2798   unsigned Opc;
2799
2800   switch (Op.getOpcode()) {
2801   default:
2802     assert(0 && "Invalid opcode!");
2803   case ISD::FP_TO_SINT:
2804     Opc = ARMISD::FTOSI;
2805     break;
2806   case ISD::FP_TO_UINT:
2807     Opc = ARMISD::FTOUI;
2808     break;
2809   }
2810   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2811   return DAG.getNode(ISD::BITCAST, dl, MVT::i32, Op);
2812 }
2813
2814 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2815   EVT VT = Op.getValueType();
2816   DebugLoc dl = Op.getDebugLoc();
2817   unsigned Opc;
2818
2819   switch (Op.getOpcode()) {
2820   default:
2821     assert(0 && "Invalid opcode!");
2822   case ISD::SINT_TO_FP:
2823     Opc = ARMISD::SITOF;
2824     break;
2825   case ISD::UINT_TO_FP:
2826     Opc = ARMISD::UITOF;
2827     break;
2828   }
2829
2830   Op = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Op.getOperand(0));
2831   return DAG.getNode(Opc, dl, VT, Op);
2832 }
2833
2834 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2835   // Implement fcopysign with a fabs and a conditional fneg.
2836   SDValue Tmp0 = Op.getOperand(0);
2837   SDValue Tmp1 = Op.getOperand(1);
2838   DebugLoc dl = Op.getDebugLoc();
2839   EVT VT = Op.getValueType();
2840   EVT SrcVT = Tmp1.getValueType();
2841   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
2842     Tmp0.getOpcode() == ARMISD::VMOVDRR;
2843   bool UseNEON = !InGPR && Subtarget->hasNEON();
2844
2845   if (UseNEON) {
2846     // Use VBSL to copy the sign bit.
2847     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
2848     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
2849                                DAG.getTargetConstant(EncodedVal, MVT::i32));
2850     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
2851     if (VT == MVT::f64)
2852       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
2853                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
2854                          DAG.getConstant(32, MVT::i32));
2855     else /*if (VT == MVT::f32)*/
2856       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
2857     if (SrcVT == MVT::f32) {
2858       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
2859       if (VT == MVT::f64)
2860         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
2861                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
2862                            DAG.getConstant(32, MVT::i32));
2863     }
2864     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
2865     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
2866
2867     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
2868                                             MVT::i32);
2869     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
2870     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
2871                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
2872
2873     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
2874                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
2875                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
2876     if (SrcVT == MVT::f32) {
2877       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
2878       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
2879                         DAG.getConstant(0, MVT::i32));
2880     } else {
2881       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
2882     }
2883
2884     return Res;
2885   }
2886
2887   // Bitcast operand 1 to i32.
2888   if (SrcVT == MVT::f64)
2889     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
2890                        &Tmp1, 1).getValue(1);
2891   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
2892
2893   // Or in the signbit with integer operations.
2894   SDValue Mask1 = DAG.getConstant(0x80000000, MVT::i32);
2895   SDValue Mask2 = DAG.getConstant(0x7fffffff, MVT::i32);
2896   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
2897   if (VT == MVT::f32) {
2898     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
2899                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
2900     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
2901                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
2902   }
2903
2904   // f64: Or the high part with signbit and then combine two parts.
2905   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
2906                      &Tmp0, 1);
2907   SDValue Lo = Tmp0.getValue(0);
2908   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
2909   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
2910   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
2911 }
2912
2913 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2914   MachineFunction &MF = DAG.getMachineFunction();
2915   MachineFrameInfo *MFI = MF.getFrameInfo();
2916   MFI->setReturnAddressIsTaken(true);
2917
2918   EVT VT = Op.getValueType();
2919   DebugLoc dl = Op.getDebugLoc();
2920   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2921   if (Depth) {
2922     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2923     SDValue Offset = DAG.getConstant(4, MVT::i32);
2924     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2925                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2926                        MachinePointerInfo(), false, false, 0);
2927   }
2928
2929   // Return LR, which contains the return address. Mark it an implicit live-in.
2930   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2931   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2932 }
2933
2934 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2935   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2936   MFI->setFrameAddressIsTaken(true);
2937
2938   EVT VT = Op.getValueType();
2939   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2940   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2941   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2942     ? ARM::R7 : ARM::R11;
2943   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2944   while (Depth--)
2945     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
2946                             MachinePointerInfo(),
2947                             false, false, 0);
2948   return FrameAddr;
2949 }
2950
2951 /// ExpandBITCAST - If the target supports VFP, this function is called to
2952 /// expand a bit convert where either the source or destination type is i64 to
2953 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2954 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2955 /// vectors), since the legalizer won't know what to do with that.
2956 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
2957   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2958   DebugLoc dl = N->getDebugLoc();
2959   SDValue Op = N->getOperand(0);
2960
2961   // This function is only supposed to be called for i64 types, either as the
2962   // source or destination of the bit convert.
2963   EVT SrcVT = Op.getValueType();
2964   EVT DstVT = N->getValueType(0);
2965   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2966          "ExpandBITCAST called for non-i64 type");
2967
2968   // Turn i64->f64 into VMOVDRR.
2969   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2970     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2971                              DAG.getConstant(0, MVT::i32));
2972     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2973                              DAG.getConstant(1, MVT::i32));
2974     return DAG.getNode(ISD::BITCAST, dl, DstVT,
2975                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2976   }
2977
2978   // Turn f64->i64 into VMOVRRD.
2979   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2980     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2981                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2982     // Merge the pieces into a single i64 value.
2983     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2984   }
2985
2986   return SDValue();
2987 }
2988
2989 /// getZeroVector - Returns a vector of specified type with all zero elements.
2990 /// Zero vectors are used to represent vector negation and in those cases
2991 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2992 /// not support i64 elements, so sometimes the zero vectors will need to be
2993 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2994 /// zero vector.
2995 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2996   assert(VT.isVector() && "Expected a vector type");
2997   // The canonical modified immediate encoding of a zero vector is....0!
2998   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2999   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
3000   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
3001   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3002 }
3003
3004 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3005 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3006 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
3007                                                 SelectionDAG &DAG) const {
3008   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3009   EVT VT = Op.getValueType();
3010   unsigned VTBits = VT.getSizeInBits();
3011   DebugLoc dl = Op.getDebugLoc();
3012   SDValue ShOpLo = Op.getOperand(0);
3013   SDValue ShOpHi = Op.getOperand(1);
3014   SDValue ShAmt  = Op.getOperand(2);
3015   SDValue ARMcc;
3016   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3017
3018   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3019
3020   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3021                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3022   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3023   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3024                                    DAG.getConstant(VTBits, MVT::i32));
3025   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3026   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3027   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3028
3029   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3030   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3031                           ARMcc, DAG, dl);
3032   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3033   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
3034                            CCR, Cmp);
3035
3036   SDValue Ops[2] = { Lo, Hi };
3037   return DAG.getMergeValues(Ops, 2, dl);
3038 }
3039
3040 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3041 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3042 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
3043                                                SelectionDAG &DAG) const {
3044   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3045   EVT VT = Op.getValueType();
3046   unsigned VTBits = VT.getSizeInBits();
3047   DebugLoc dl = Op.getDebugLoc();
3048   SDValue ShOpLo = Op.getOperand(0);
3049   SDValue ShOpHi = Op.getOperand(1);
3050   SDValue ShAmt  = Op.getOperand(2);
3051   SDValue ARMcc;
3052
3053   assert(Op.getOpcode() == ISD::SHL_PARTS);
3054   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3055                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3056   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3057   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3058                                    DAG.getConstant(VTBits, MVT::i32));
3059   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3060   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3061
3062   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3063   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3064   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3065                           ARMcc, DAG, dl);
3066   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3067   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
3068                            CCR, Cmp);
3069
3070   SDValue Ops[2] = { Lo, Hi };
3071   return DAG.getMergeValues(Ops, 2, dl);
3072 }
3073
3074 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3075                                             SelectionDAG &DAG) const {
3076   // The rounding mode is in bits 23:22 of the FPSCR.
3077   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
3078   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
3079   // so that the shift + and get folded into a bitfield extract.
3080   DebugLoc dl = Op.getDebugLoc();
3081   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
3082                               DAG.getConstant(Intrinsic::arm_get_fpscr,
3083                                               MVT::i32));
3084   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
3085                                   DAG.getConstant(1U << 22, MVT::i32));
3086   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
3087                               DAG.getConstant(22, MVT::i32));
3088   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
3089                      DAG.getConstant(3, MVT::i32));
3090 }
3091
3092 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
3093                          const ARMSubtarget *ST) {
3094   EVT VT = N->getValueType(0);
3095   DebugLoc dl = N->getDebugLoc();
3096
3097   if (!ST->hasV6T2Ops())
3098     return SDValue();
3099
3100   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
3101   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
3102 }
3103
3104 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
3105                           const ARMSubtarget *ST) {
3106   EVT VT = N->getValueType(0);
3107   DebugLoc dl = N->getDebugLoc();
3108
3109   if (!VT.isVector())
3110     return SDValue();
3111
3112   // Lower vector shifts on NEON to use VSHL.
3113   assert(ST->hasNEON() && "unexpected vector shift");
3114
3115   // Left shifts translate directly to the vshiftu intrinsic.
3116   if (N->getOpcode() == ISD::SHL)
3117     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3118                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
3119                        N->getOperand(0), N->getOperand(1));
3120
3121   assert((N->getOpcode() == ISD::SRA ||
3122           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
3123
3124   // NEON uses the same intrinsics for both left and right shifts.  For
3125   // right shifts, the shift amounts are negative, so negate the vector of
3126   // shift amounts.
3127   EVT ShiftVT = N->getOperand(1).getValueType();
3128   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
3129                                      getZeroVector(ShiftVT, DAG, dl),
3130                                      N->getOperand(1));
3131   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
3132                              Intrinsic::arm_neon_vshifts :
3133                              Intrinsic::arm_neon_vshiftu);
3134   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3135                      DAG.getConstant(vshiftInt, MVT::i32),
3136                      N->getOperand(0), NegatedCount);
3137 }
3138
3139 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
3140                                 const ARMSubtarget *ST) {
3141   EVT VT = N->getValueType(0);
3142   DebugLoc dl = N->getDebugLoc();
3143
3144   // We can get here for a node like i32 = ISD::SHL i32, i64
3145   if (VT != MVT::i64)
3146     return SDValue();
3147
3148   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
3149          "Unknown shift to lower!");
3150
3151   // We only lower SRA, SRL of 1 here, all others use generic lowering.
3152   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
3153       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
3154     return SDValue();
3155
3156   // If we are in thumb mode, we don't have RRX.
3157   if (ST->isThumb1Only()) return SDValue();
3158
3159   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
3160   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3161                            DAG.getConstant(0, MVT::i32));
3162   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3163                            DAG.getConstant(1, MVT::i32));
3164
3165   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
3166   // captures the result into a carry flag.
3167   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
3168   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), &Hi, 1);
3169
3170   // The low part is an ARMISD::RRX operand, which shifts the carry in.
3171   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
3172
3173   // Merge the pieces into a single i64 value.
3174  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
3175 }
3176
3177 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
3178   SDValue TmpOp0, TmpOp1;
3179   bool Invert = false;
3180   bool Swap = false;
3181   unsigned Opc = 0;
3182
3183   SDValue Op0 = Op.getOperand(0);
3184   SDValue Op1 = Op.getOperand(1);
3185   SDValue CC = Op.getOperand(2);
3186   EVT VT = Op.getValueType();
3187   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3188   DebugLoc dl = Op.getDebugLoc();
3189
3190   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
3191     switch (SetCCOpcode) {
3192     default: llvm_unreachable("Illegal FP comparison"); break;
3193     case ISD::SETUNE:
3194     case ISD::SETNE:  Invert = true; // Fallthrough
3195     case ISD::SETOEQ:
3196     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3197     case ISD::SETOLT:
3198     case ISD::SETLT: Swap = true; // Fallthrough
3199     case ISD::SETOGT:
3200     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3201     case ISD::SETOLE:
3202     case ISD::SETLE:  Swap = true; // Fallthrough
3203     case ISD::SETOGE:
3204     case ISD::SETGE: Opc = ARMISD::VCGE; break;
3205     case ISD::SETUGE: Swap = true; // Fallthrough
3206     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
3207     case ISD::SETUGT: Swap = true; // Fallthrough
3208     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
3209     case ISD::SETUEQ: Invert = true; // Fallthrough
3210     case ISD::SETONE:
3211       // Expand this to (OLT | OGT).
3212       TmpOp0 = Op0;
3213       TmpOp1 = Op1;
3214       Opc = ISD::OR;
3215       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3216       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
3217       break;
3218     case ISD::SETUO: Invert = true; // Fallthrough
3219     case ISD::SETO:
3220       // Expand this to (OLT | OGE).
3221       TmpOp0 = Op0;
3222       TmpOp1 = Op1;
3223       Opc = ISD::OR;
3224       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3225       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
3226       break;
3227     }
3228   } else {
3229     // Integer comparisons.
3230     switch (SetCCOpcode) {
3231     default: llvm_unreachable("Illegal integer comparison"); break;
3232     case ISD::SETNE:  Invert = true;
3233     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3234     case ISD::SETLT:  Swap = true;
3235     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3236     case ISD::SETLE:  Swap = true;
3237     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
3238     case ISD::SETULT: Swap = true;
3239     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
3240     case ISD::SETULE: Swap = true;
3241     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
3242     }
3243
3244     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
3245     if (Opc == ARMISD::VCEQ) {
3246
3247       SDValue AndOp;
3248       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3249         AndOp = Op0;
3250       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
3251         AndOp = Op1;
3252
3253       // Ignore bitconvert.
3254       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
3255         AndOp = AndOp.getOperand(0);
3256
3257       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
3258         Opc = ARMISD::VTST;
3259         Op0 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(0));
3260         Op1 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(1));
3261         Invert = !Invert;
3262       }
3263     }
3264   }
3265
3266   if (Swap)
3267     std::swap(Op0, Op1);
3268
3269   // If one of the operands is a constant vector zero, attempt to fold the
3270   // comparison to a specialized compare-against-zero form.
3271   SDValue SingleOp;
3272   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3273     SingleOp = Op0;
3274   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
3275     if (Opc == ARMISD::VCGE)
3276       Opc = ARMISD::VCLEZ;
3277     else if (Opc == ARMISD::VCGT)
3278       Opc = ARMISD::VCLTZ;
3279     SingleOp = Op1;
3280   }
3281
3282   SDValue Result;
3283   if (SingleOp.getNode()) {
3284     switch (Opc) {
3285     case ARMISD::VCEQ:
3286       Result = DAG.getNode(ARMISD::VCEQZ, dl, VT, SingleOp); break;
3287     case ARMISD::VCGE:
3288       Result = DAG.getNode(ARMISD::VCGEZ, dl, VT, SingleOp); break;
3289     case ARMISD::VCLEZ:
3290       Result = DAG.getNode(ARMISD::VCLEZ, dl, VT, SingleOp); break;
3291     case ARMISD::VCGT:
3292       Result = DAG.getNode(ARMISD::VCGTZ, dl, VT, SingleOp); break;
3293     case ARMISD::VCLTZ:
3294       Result = DAG.getNode(ARMISD::VCLTZ, dl, VT, SingleOp); break;
3295     default:
3296       Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3297     }
3298   } else {
3299      Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3300   }
3301
3302   if (Invert)
3303     Result = DAG.getNOT(dl, Result, VT);
3304
3305   return Result;
3306 }
3307
3308 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
3309 /// valid vector constant for a NEON instruction with a "modified immediate"
3310 /// operand (e.g., VMOV).  If so, return the encoded value.
3311 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
3312                                  unsigned SplatBitSize, SelectionDAG &DAG,
3313                                  EVT &VT, bool is128Bits, NEONModImmType type) {
3314   unsigned OpCmode, Imm;
3315
3316   // SplatBitSize is set to the smallest size that splats the vector, so a
3317   // zero vector will always have SplatBitSize == 8.  However, NEON modified
3318   // immediate instructions others than VMOV do not support the 8-bit encoding
3319   // of a zero vector, and the default encoding of zero is supposed to be the
3320   // 32-bit version.
3321   if (SplatBits == 0)
3322     SplatBitSize = 32;
3323
3324   switch (SplatBitSize) {
3325   case 8:
3326     if (type != VMOVModImm)
3327       return SDValue();
3328     // Any 1-byte value is OK.  Op=0, Cmode=1110.
3329     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
3330     OpCmode = 0xe;
3331     Imm = SplatBits;
3332     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
3333     break;
3334
3335   case 16:
3336     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
3337     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
3338     if ((SplatBits & ~0xff) == 0) {
3339       // Value = 0x00nn: Op=x, Cmode=100x.
3340       OpCmode = 0x8;
3341       Imm = SplatBits;
3342       break;
3343     }
3344     if ((SplatBits & ~0xff00) == 0) {
3345       // Value = 0xnn00: Op=x, Cmode=101x.
3346       OpCmode = 0xa;
3347       Imm = SplatBits >> 8;
3348       break;
3349     }
3350     return SDValue();
3351
3352   case 32:
3353     // NEON's 32-bit VMOV supports splat values where:
3354     // * only one byte is nonzero, or
3355     // * the least significant byte is 0xff and the second byte is nonzero, or
3356     // * the least significant 2 bytes are 0xff and the third is nonzero.
3357     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3358     if ((SplatBits & ~0xff) == 0) {
3359       // Value = 0x000000nn: Op=x, Cmode=000x.
3360       OpCmode = 0;
3361       Imm = SplatBits;
3362       break;
3363     }
3364     if ((SplatBits & ~0xff00) == 0) {
3365       // Value = 0x0000nn00: Op=x, Cmode=001x.
3366       OpCmode = 0x2;
3367       Imm = SplatBits >> 8;
3368       break;
3369     }
3370     if ((SplatBits & ~0xff0000) == 0) {
3371       // Value = 0x00nn0000: Op=x, Cmode=010x.
3372       OpCmode = 0x4;
3373       Imm = SplatBits >> 16;
3374       break;
3375     }
3376     if ((SplatBits & ~0xff000000) == 0) {
3377       // Value = 0xnn000000: Op=x, Cmode=011x.
3378       OpCmode = 0x6;
3379       Imm = SplatBits >> 24;
3380       break;
3381     }
3382
3383     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
3384     if (type == OtherModImm) return SDValue();
3385
3386     if ((SplatBits & ~0xffff) == 0 &&
3387         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3388       // Value = 0x0000nnff: Op=x, Cmode=1100.
3389       OpCmode = 0xc;
3390       Imm = SplatBits >> 8;
3391       SplatBits |= 0xff;
3392       break;
3393     }
3394
3395     if ((SplatBits & ~0xffffff) == 0 &&
3396         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3397       // Value = 0x00nnffff: Op=x, Cmode=1101.
3398       OpCmode = 0xd;
3399       Imm = SplatBits >> 16;
3400       SplatBits |= 0xffff;
3401       break;
3402     }
3403
3404     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3405     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3406     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3407     // and fall through here to test for a valid 64-bit splat.  But, then the
3408     // caller would also need to check and handle the change in size.
3409     return SDValue();
3410
3411   case 64: {
3412     if (type != VMOVModImm)
3413       return SDValue();
3414     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3415     uint64_t BitMask = 0xff;
3416     uint64_t Val = 0;
3417     unsigned ImmMask = 1;
3418     Imm = 0;
3419     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3420       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3421         Val |= BitMask;
3422         Imm |= ImmMask;
3423       } else if ((SplatBits & BitMask) != 0) {
3424         return SDValue();
3425       }
3426       BitMask <<= 8;
3427       ImmMask <<= 1;
3428     }
3429     // Op=1, Cmode=1110.
3430     OpCmode = 0x1e;
3431     SplatBits = Val;
3432     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3433     break;
3434   }
3435
3436   default:
3437     llvm_unreachable("unexpected size for isNEONModifiedImm");
3438     return SDValue();
3439   }
3440
3441   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3442   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3443 }
3444
3445 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3446                        bool &ReverseVEXT, unsigned &Imm) {
3447   unsigned NumElts = VT.getVectorNumElements();
3448   ReverseVEXT = false;
3449
3450   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3451   if (M[0] < 0)
3452     return false;
3453
3454   Imm = M[0];
3455
3456   // If this is a VEXT shuffle, the immediate value is the index of the first
3457   // element.  The other shuffle indices must be the successive elements after
3458   // the first one.
3459   unsigned ExpectedElt = Imm;
3460   for (unsigned i = 1; i < NumElts; ++i) {
3461     // Increment the expected index.  If it wraps around, it may still be
3462     // a VEXT but the source vectors must be swapped.
3463     ExpectedElt += 1;
3464     if (ExpectedElt == NumElts * 2) {
3465       ExpectedElt = 0;
3466       ReverseVEXT = true;
3467     }
3468
3469     if (M[i] < 0) continue; // ignore UNDEF indices
3470     if (ExpectedElt != static_cast<unsigned>(M[i]))
3471       return false;
3472   }
3473
3474   // Adjust the index value if the source operands will be swapped.
3475   if (ReverseVEXT)
3476     Imm -= NumElts;
3477
3478   return true;
3479 }
3480
3481 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3482 /// instruction with the specified blocksize.  (The order of the elements
3483 /// within each block of the vector is reversed.)
3484 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3485                        unsigned BlockSize) {
3486   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3487          "Only possible block sizes for VREV are: 16, 32, 64");
3488
3489   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3490   if (EltSz == 64)
3491     return false;
3492
3493   unsigned NumElts = VT.getVectorNumElements();
3494   unsigned BlockElts = M[0] + 1;
3495   // If the first shuffle index is UNDEF, be optimistic.
3496   if (M[0] < 0)
3497     BlockElts = BlockSize / EltSz;
3498
3499   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3500     return false;
3501
3502   for (unsigned i = 0; i < NumElts; ++i) {
3503     if (M[i] < 0) continue; // ignore UNDEF indices
3504     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3505       return false;
3506   }
3507
3508   return true;
3509 }
3510
3511 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3512                        unsigned &WhichResult) {
3513   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3514   if (EltSz == 64)
3515     return false;
3516
3517   unsigned NumElts = VT.getVectorNumElements();
3518   WhichResult = (M[0] == 0 ? 0 : 1);
3519   for (unsigned i = 0; i < NumElts; i += 2) {
3520     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3521         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3522       return false;
3523   }
3524   return true;
3525 }
3526
3527 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3528 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3529 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3530 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3531                                 unsigned &WhichResult) {
3532   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3533   if (EltSz == 64)
3534     return false;
3535
3536   unsigned NumElts = VT.getVectorNumElements();
3537   WhichResult = (M[0] == 0 ? 0 : 1);
3538   for (unsigned i = 0; i < NumElts; i += 2) {
3539     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3540         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3541       return false;
3542   }
3543   return true;
3544 }
3545
3546 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3547                        unsigned &WhichResult) {
3548   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3549   if (EltSz == 64)
3550     return false;
3551
3552   unsigned NumElts = VT.getVectorNumElements();
3553   WhichResult = (M[0] == 0 ? 0 : 1);
3554   for (unsigned i = 0; i != NumElts; ++i) {
3555     if (M[i] < 0) continue; // ignore UNDEF indices
3556     if ((unsigned) M[i] != 2 * i + WhichResult)
3557       return false;
3558   }
3559
3560   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3561   if (VT.is64BitVector() && EltSz == 32)
3562     return false;
3563
3564   return true;
3565 }
3566
3567 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3568 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3569 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3570 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3571                                 unsigned &WhichResult) {
3572   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3573   if (EltSz == 64)
3574     return false;
3575
3576   unsigned Half = VT.getVectorNumElements() / 2;
3577   WhichResult = (M[0] == 0 ? 0 : 1);
3578   for (unsigned j = 0; j != 2; ++j) {
3579     unsigned Idx = WhichResult;
3580     for (unsigned i = 0; i != Half; ++i) {
3581       int MIdx = M[i + j * Half];
3582       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3583         return false;
3584       Idx += 2;
3585     }
3586   }
3587
3588   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3589   if (VT.is64BitVector() && EltSz == 32)
3590     return false;
3591
3592   return true;
3593 }
3594
3595 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3596                        unsigned &WhichResult) {
3597   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3598   if (EltSz == 64)
3599     return false;
3600
3601   unsigned NumElts = VT.getVectorNumElements();
3602   WhichResult = (M[0] == 0 ? 0 : 1);
3603   unsigned Idx = WhichResult * NumElts / 2;
3604   for (unsigned i = 0; i != NumElts; i += 2) {
3605     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3606         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3607       return false;
3608     Idx += 1;
3609   }
3610
3611   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3612   if (VT.is64BitVector() && EltSz == 32)
3613     return false;
3614
3615   return true;
3616 }
3617
3618 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3619 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3620 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3621 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3622                                 unsigned &WhichResult) {
3623   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3624   if (EltSz == 64)
3625     return false;
3626
3627   unsigned NumElts = VT.getVectorNumElements();
3628   WhichResult = (M[0] == 0 ? 0 : 1);
3629   unsigned Idx = WhichResult * NumElts / 2;
3630   for (unsigned i = 0; i != NumElts; i += 2) {
3631     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3632         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3633       return false;
3634     Idx += 1;
3635   }
3636
3637   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3638   if (VT.is64BitVector() && EltSz == 32)
3639     return false;
3640
3641   return true;
3642 }
3643
3644 // If N is an integer constant that can be moved into a register in one
3645 // instruction, return an SDValue of such a constant (will become a MOV
3646 // instruction).  Otherwise return null.
3647 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3648                                      const ARMSubtarget *ST, DebugLoc dl) {
3649   uint64_t Val;
3650   if (!isa<ConstantSDNode>(N))
3651     return SDValue();
3652   Val = cast<ConstantSDNode>(N)->getZExtValue();
3653
3654   if (ST->isThumb1Only()) {
3655     if (Val <= 255 || ~Val <= 255)
3656       return DAG.getConstant(Val, MVT::i32);
3657   } else {
3658     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3659       return DAG.getConstant(Val, MVT::i32);
3660   }
3661   return SDValue();
3662 }
3663
3664 // If this is a case we can't handle, return null and let the default
3665 // expansion code take care of it.
3666 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3667                                              const ARMSubtarget *ST) const {
3668   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3669   DebugLoc dl = Op.getDebugLoc();
3670   EVT VT = Op.getValueType();
3671
3672   APInt SplatBits, SplatUndef;
3673   unsigned SplatBitSize;
3674   bool HasAnyUndefs;
3675   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3676     if (SplatBitSize <= 64) {
3677       // Check if an immediate VMOV works.
3678       EVT VmovVT;
3679       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3680                                       SplatUndef.getZExtValue(), SplatBitSize,
3681                                       DAG, VmovVT, VT.is128BitVector(),
3682                                       VMOVModImm);
3683       if (Val.getNode()) {
3684         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3685         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3686       }
3687
3688       // Try an immediate VMVN.
3689       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3690                              ((1LL << SplatBitSize) - 1));
3691       Val = isNEONModifiedImm(NegatedImm,
3692                                       SplatUndef.getZExtValue(), SplatBitSize,
3693                                       DAG, VmovVT, VT.is128BitVector(),
3694                                       VMVNModImm);
3695       if (Val.getNode()) {
3696         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3697         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3698       }
3699     }
3700   }
3701
3702   // Scan through the operands to see if only one value is used.
3703   unsigned NumElts = VT.getVectorNumElements();
3704   bool isOnlyLowElement = true;
3705   bool usesOnlyOneValue = true;
3706   bool isConstant = true;
3707   SDValue Value;
3708   for (unsigned i = 0; i < NumElts; ++i) {
3709     SDValue V = Op.getOperand(i);
3710     if (V.getOpcode() == ISD::UNDEF)
3711       continue;
3712     if (i > 0)
3713       isOnlyLowElement = false;
3714     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3715       isConstant = false;
3716
3717     if (!Value.getNode())
3718       Value = V;
3719     else if (V != Value)
3720       usesOnlyOneValue = false;
3721   }
3722
3723   if (!Value.getNode())
3724     return DAG.getUNDEF(VT);
3725
3726   if (isOnlyLowElement)
3727     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3728
3729   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3730
3731   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3732   // i32 and try again.
3733   if (usesOnlyOneValue && EltSize <= 32) {
3734     if (!isConstant)
3735       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3736     if (VT.getVectorElementType().isFloatingPoint()) {
3737       SmallVector<SDValue, 8> Ops;
3738       for (unsigned i = 0; i < NumElts; ++i)
3739         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
3740                                   Op.getOperand(i)));
3741       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
3742       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], NumElts);
3743       Val = LowerBUILD_VECTOR(Val, DAG, ST);
3744       if (Val.getNode())
3745         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
3746     }
3747     SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3748     if (Val.getNode())
3749       return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3750   }
3751
3752   // If all elements are constants and the case above didn't get hit, fall back
3753   // to the default expansion, which will generate a load from the constant
3754   // pool.
3755   if (isConstant)
3756     return SDValue();
3757
3758   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
3759   if (NumElts >= 4) {
3760     SDValue shuffle = ReconstructShuffle(Op, DAG);
3761     if (shuffle != SDValue())
3762       return shuffle;
3763   }
3764
3765   // Vectors with 32- or 64-bit elements can be built by directly assigning
3766   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3767   // will be legalized.
3768   if (EltSize >= 32) {
3769     // Do the expansion with floating-point types, since that is what the VFP
3770     // registers are defined to use, and since i64 is not legal.
3771     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3772     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3773     SmallVector<SDValue, 8> Ops;
3774     for (unsigned i = 0; i < NumElts; ++i)
3775       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
3776     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3777     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
3778   }
3779
3780   return SDValue();
3781 }
3782
3783 // Gather data to see if the operation can be modelled as a
3784 // shuffle in combination with VEXTs.
3785 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
3786                                               SelectionDAG &DAG) const {
3787   DebugLoc dl = Op.getDebugLoc();
3788   EVT VT = Op.getValueType();
3789   unsigned NumElts = VT.getVectorNumElements();
3790
3791   SmallVector<SDValue, 2> SourceVecs;
3792   SmallVector<unsigned, 2> MinElts;
3793   SmallVector<unsigned, 2> MaxElts;
3794
3795   for (unsigned i = 0; i < NumElts; ++i) {
3796     SDValue V = Op.getOperand(i);
3797     if (V.getOpcode() == ISD::UNDEF)
3798       continue;
3799     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
3800       // A shuffle can only come from building a vector from various
3801       // elements of other vectors.
3802       return SDValue();
3803     }
3804
3805     // Record this extraction against the appropriate vector if possible...
3806     SDValue SourceVec = V.getOperand(0);
3807     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
3808     bool FoundSource = false;
3809     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
3810       if (SourceVecs[j] == SourceVec) {
3811         if (MinElts[j] > EltNo)
3812           MinElts[j] = EltNo;
3813         if (MaxElts[j] < EltNo)
3814           MaxElts[j] = EltNo;
3815         FoundSource = true;
3816         break;
3817       }
3818     }
3819
3820     // Or record a new source if not...
3821     if (!FoundSource) {
3822       SourceVecs.push_back(SourceVec);
3823       MinElts.push_back(EltNo);
3824       MaxElts.push_back(EltNo);
3825     }
3826   }
3827
3828   // Currently only do something sane when at most two source vectors
3829   // involved.
3830   if (SourceVecs.size() > 2)
3831     return SDValue();
3832
3833   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
3834   int VEXTOffsets[2] = {0, 0};
3835
3836   // This loop extracts the usage patterns of the source vectors
3837   // and prepares appropriate SDValues for a shuffle if possible.
3838   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
3839     if (SourceVecs[i].getValueType() == VT) {
3840       // No VEXT necessary
3841       ShuffleSrcs[i] = SourceVecs[i];
3842       VEXTOffsets[i] = 0;
3843       continue;
3844     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
3845       // It probably isn't worth padding out a smaller vector just to
3846       // break it down again in a shuffle.
3847       return SDValue();
3848     }
3849
3850     // Since only 64-bit and 128-bit vectors are legal on ARM and
3851     // we've eliminated the other cases...
3852     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
3853            "unexpected vector sizes in ReconstructShuffle");
3854
3855     if (MaxElts[i] - MinElts[i] >= NumElts) {
3856       // Span too large for a VEXT to cope
3857       return SDValue();
3858     }
3859
3860     if (MinElts[i] >= NumElts) {
3861       // The extraction can just take the second half
3862       VEXTOffsets[i] = NumElts;
3863       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3864                                    SourceVecs[i],
3865                                    DAG.getIntPtrConstant(NumElts));
3866     } else if (MaxElts[i] < NumElts) {
3867       // The extraction can just take the first half
3868       VEXTOffsets[i] = 0;
3869       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3870                                    SourceVecs[i],
3871                                    DAG.getIntPtrConstant(0));
3872     } else {
3873       // An actual VEXT is needed
3874       VEXTOffsets[i] = MinElts[i];
3875       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3876                                      SourceVecs[i],
3877                                      DAG.getIntPtrConstant(0));
3878       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3879                                      SourceVecs[i],
3880                                      DAG.getIntPtrConstant(NumElts));
3881       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
3882                                    DAG.getConstant(VEXTOffsets[i], MVT::i32));
3883     }
3884   }
3885
3886   SmallVector<int, 8> Mask;
3887
3888   for (unsigned i = 0; i < NumElts; ++i) {
3889     SDValue Entry = Op.getOperand(i);
3890     if (Entry.getOpcode() == ISD::UNDEF) {
3891       Mask.push_back(-1);
3892       continue;
3893     }
3894
3895     SDValue ExtractVec = Entry.getOperand(0);
3896     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
3897                                           .getOperand(1))->getSExtValue();
3898     if (ExtractVec == SourceVecs[0]) {
3899       Mask.push_back(ExtractElt - VEXTOffsets[0]);
3900     } else {
3901       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
3902     }
3903   }
3904
3905   // Final check before we try to produce nonsense...
3906   if (isShuffleMaskLegal(Mask, VT))
3907     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
3908                                 &Mask[0]);
3909
3910   return SDValue();
3911 }
3912
3913 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3914 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3915 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3916 /// are assumed to be legal.
3917 bool
3918 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3919                                       EVT VT) const {
3920   if (VT.getVectorNumElements() == 4 &&
3921       (VT.is128BitVector() || VT.is64BitVector())) {
3922     unsigned PFIndexes[4];
3923     for (unsigned i = 0; i != 4; ++i) {
3924       if (M[i] < 0)
3925         PFIndexes[i] = 8;
3926       else
3927         PFIndexes[i] = M[i];
3928     }
3929
3930     // Compute the index in the perfect shuffle table.
3931     unsigned PFTableIndex =
3932       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3933     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3934     unsigned Cost = (PFEntry >> 30);
3935
3936     if (Cost <= 4)
3937       return true;
3938   }
3939
3940   bool ReverseVEXT;
3941   unsigned Imm, WhichResult;
3942
3943   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3944   return (EltSize >= 32 ||
3945           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3946           isVREVMask(M, VT, 64) ||
3947           isVREVMask(M, VT, 32) ||
3948           isVREVMask(M, VT, 16) ||
3949           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3950           isVTRNMask(M, VT, WhichResult) ||
3951           isVUZPMask(M, VT, WhichResult) ||
3952           isVZIPMask(M, VT, WhichResult) ||
3953           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3954           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3955           isVZIP_v_undef_Mask(M, VT, WhichResult));
3956 }
3957
3958 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3959 /// the specified operations to build the shuffle.
3960 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3961                                       SDValue RHS, SelectionDAG &DAG,
3962                                       DebugLoc dl) {
3963   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3964   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3965   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3966
3967   enum {
3968     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3969     OP_VREV,
3970     OP_VDUP0,
3971     OP_VDUP1,
3972     OP_VDUP2,
3973     OP_VDUP3,
3974     OP_VEXT1,
3975     OP_VEXT2,
3976     OP_VEXT3,
3977     OP_VUZPL, // VUZP, left result
3978     OP_VUZPR, // VUZP, right result
3979     OP_VZIPL, // VZIP, left result
3980     OP_VZIPR, // VZIP, right result
3981     OP_VTRNL, // VTRN, left result
3982     OP_VTRNR  // VTRN, right result
3983   };
3984
3985   if (OpNum == OP_COPY) {
3986     if (LHSID == (1*9+2)*9+3) return LHS;
3987     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3988     return RHS;
3989   }
3990
3991   SDValue OpLHS, OpRHS;
3992   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3993   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3994   EVT VT = OpLHS.getValueType();
3995
3996   switch (OpNum) {
3997   default: llvm_unreachable("Unknown shuffle opcode!");
3998   case OP_VREV:
3999     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
4000   case OP_VDUP0:
4001   case OP_VDUP1:
4002   case OP_VDUP2:
4003   case OP_VDUP3:
4004     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
4005                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
4006   case OP_VEXT1:
4007   case OP_VEXT2:
4008   case OP_VEXT3:
4009     return DAG.getNode(ARMISD::VEXT, dl, VT,
4010                        OpLHS, OpRHS,
4011                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
4012   case OP_VUZPL:
4013   case OP_VUZPR:
4014     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4015                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
4016   case OP_VZIPL:
4017   case OP_VZIPR:
4018     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4019                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
4020   case OP_VTRNL:
4021   case OP_VTRNR:
4022     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4023                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
4024   }
4025 }
4026
4027 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4028   SDValue V1 = Op.getOperand(0);
4029   SDValue V2 = Op.getOperand(1);
4030   DebugLoc dl = Op.getDebugLoc();
4031   EVT VT = Op.getValueType();
4032   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4033   SmallVector<int, 8> ShuffleMask;
4034
4035   // Convert shuffles that are directly supported on NEON to target-specific
4036   // DAG nodes, instead of keeping them as shuffles and matching them again
4037   // during code selection.  This is more efficient and avoids the possibility
4038   // of inconsistencies between legalization and selection.
4039   // FIXME: floating-point vectors should be canonicalized to integer vectors
4040   // of the same time so that they get CSEd properly.
4041   SVN->getMask(ShuffleMask);
4042
4043   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4044   if (EltSize <= 32) {
4045     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
4046       int Lane = SVN->getSplatIndex();
4047       // If this is undef splat, generate it via "just" vdup, if possible.
4048       if (Lane == -1) Lane = 0;
4049
4050       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4051         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
4052       }
4053       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
4054                          DAG.getConstant(Lane, MVT::i32));
4055     }
4056
4057     bool ReverseVEXT;
4058     unsigned Imm;
4059     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
4060       if (ReverseVEXT)
4061         std::swap(V1, V2);
4062       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
4063                          DAG.getConstant(Imm, MVT::i32));
4064     }
4065
4066     if (isVREVMask(ShuffleMask, VT, 64))
4067       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
4068     if (isVREVMask(ShuffleMask, VT, 32))
4069       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
4070     if (isVREVMask(ShuffleMask, VT, 16))
4071       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
4072
4073     // Check for Neon shuffles that modify both input vectors in place.
4074     // If both results are used, i.e., if there are two shuffles with the same
4075     // source operands and with masks corresponding to both results of one of
4076     // these operations, DAG memoization will ensure that a single node is
4077     // used for both shuffles.
4078     unsigned WhichResult;
4079     if (isVTRNMask(ShuffleMask, VT, WhichResult))
4080       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4081                          V1, V2).getValue(WhichResult);
4082     if (isVUZPMask(ShuffleMask, VT, WhichResult))
4083       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4084                          V1, V2).getValue(WhichResult);
4085     if (isVZIPMask(ShuffleMask, VT, WhichResult))
4086       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4087                          V1, V2).getValue(WhichResult);
4088
4089     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
4090       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4091                          V1, V1).getValue(WhichResult);
4092     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4093       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4094                          V1, V1).getValue(WhichResult);
4095     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4096       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4097                          V1, V1).getValue(WhichResult);
4098   }
4099
4100   // If the shuffle is not directly supported and it has 4 elements, use
4101   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4102   unsigned NumElts = VT.getVectorNumElements();
4103   if (NumElts == 4) {
4104     unsigned PFIndexes[4];
4105     for (unsigned i = 0; i != 4; ++i) {
4106       if (ShuffleMask[i] < 0)
4107         PFIndexes[i] = 8;
4108       else
4109         PFIndexes[i] = ShuffleMask[i];
4110     }
4111
4112     // Compute the index in the perfect shuffle table.
4113     unsigned PFTableIndex =
4114       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4115     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4116     unsigned Cost = (PFEntry >> 30);
4117
4118     if (Cost <= 4)
4119       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4120   }
4121
4122   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
4123   if (EltSize >= 32) {
4124     // Do the expansion with floating-point types, since that is what the VFP
4125     // registers are defined to use, and since i64 is not legal.
4126     EVT EltVT = EVT::getFloatingPointVT(EltSize);
4127     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
4128     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
4129     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
4130     SmallVector<SDValue, 8> Ops;
4131     for (unsigned i = 0; i < NumElts; ++i) {
4132       if (ShuffleMask[i] < 0)
4133         Ops.push_back(DAG.getUNDEF(EltVT));
4134       else
4135         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
4136                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
4137                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
4138                                                   MVT::i32)));
4139     }
4140     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
4141     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
4142   }
4143
4144   return SDValue();
4145 }
4146
4147 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4148   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
4149   SDValue Lane = Op.getOperand(1);
4150   if (!isa<ConstantSDNode>(Lane))
4151     return SDValue();
4152
4153   SDValue Vec = Op.getOperand(0);
4154   if (Op.getValueType() == MVT::i32 &&
4155       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
4156     DebugLoc dl = Op.getDebugLoc();
4157     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
4158   }
4159
4160   return Op;
4161 }
4162
4163 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
4164   // The only time a CONCAT_VECTORS operation can have legal types is when
4165   // two 64-bit vectors are concatenated to a 128-bit vector.
4166   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
4167          "unexpected CONCAT_VECTORS");
4168   DebugLoc dl = Op.getDebugLoc();
4169   SDValue Val = DAG.getUNDEF(MVT::v2f64);
4170   SDValue Op0 = Op.getOperand(0);
4171   SDValue Op1 = Op.getOperand(1);
4172   if (Op0.getOpcode() != ISD::UNDEF)
4173     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4174                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
4175                       DAG.getIntPtrConstant(0));
4176   if (Op1.getOpcode() != ISD::UNDEF)
4177     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4178                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
4179                       DAG.getIntPtrConstant(1));
4180   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
4181 }
4182
4183 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
4184 /// element has been zero/sign-extended, depending on the isSigned parameter,
4185 /// from an integer type half its size.
4186 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
4187                                    bool isSigned) {
4188   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
4189   EVT VT = N->getValueType(0);
4190   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
4191     SDNode *BVN = N->getOperand(0).getNode();
4192     if (BVN->getValueType(0) != MVT::v4i32 ||
4193         BVN->getOpcode() != ISD::BUILD_VECTOR)
4194       return false;
4195     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4196     unsigned HiElt = 1 - LoElt;
4197     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
4198     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
4199     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
4200     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
4201     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
4202       return false;
4203     if (isSigned) {
4204       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
4205           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
4206         return true;
4207     } else {
4208       if (Hi0->isNullValue() && Hi1->isNullValue())
4209         return true;
4210     }
4211     return false;
4212   }
4213
4214   if (N->getOpcode() != ISD::BUILD_VECTOR)
4215     return false;
4216
4217   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
4218     SDNode *Elt = N->getOperand(i).getNode();
4219     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
4220       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4221       unsigned HalfSize = EltSize / 2;
4222       if (isSigned) {
4223         int64_t SExtVal = C->getSExtValue();
4224         if ((SExtVal >> HalfSize) != (SExtVal >> EltSize))
4225           return false;
4226       } else {
4227         if ((C->getZExtValue() >> HalfSize) != 0)
4228           return false;
4229       }
4230       continue;
4231     }
4232     return false;
4233   }
4234
4235   return true;
4236 }
4237
4238 /// isSignExtended - Check if a node is a vector value that is sign-extended
4239 /// or a constant BUILD_VECTOR with sign-extended elements.
4240 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
4241   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
4242     return true;
4243   if (isExtendedBUILD_VECTOR(N, DAG, true))
4244     return true;
4245   return false;
4246 }
4247
4248 /// isZeroExtended - Check if a node is a vector value that is zero-extended
4249 /// or a constant BUILD_VECTOR with zero-extended elements.
4250 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
4251   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
4252     return true;
4253   if (isExtendedBUILD_VECTOR(N, DAG, false))
4254     return true;
4255   return false;
4256 }
4257
4258 /// SkipExtension - For a node that is a SIGN_EXTEND, ZERO_EXTEND, extending
4259 /// load, or BUILD_VECTOR with extended elements, return the unextended value.
4260 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
4261   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
4262     return N->getOperand(0);
4263   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
4264     return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
4265                        LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
4266                        LD->isNonTemporal(), LD->getAlignment());
4267   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
4268   // have been legalized as a BITCAST from v4i32.
4269   if (N->getOpcode() == ISD::BITCAST) {
4270     SDNode *BVN = N->getOperand(0).getNode();
4271     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
4272            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
4273     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4274     return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), MVT::v2i32,
4275                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
4276   }
4277   // Construct a new BUILD_VECTOR with elements truncated to half the size.
4278   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
4279   EVT VT = N->getValueType(0);
4280   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
4281   unsigned NumElts = VT.getVectorNumElements();
4282   MVT TruncVT = MVT::getIntegerVT(EltSize);
4283   SmallVector<SDValue, 8> Ops;
4284   for (unsigned i = 0; i != NumElts; ++i) {
4285     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
4286     const APInt &CInt = C->getAPIntValue();
4287     Ops.push_back(DAG.getConstant(CInt.trunc(EltSize), TruncVT));
4288   }
4289   return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
4290                      MVT::getVectorVT(TruncVT, NumElts), Ops.data(), NumElts);
4291 }
4292
4293 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
4294   // Multiplications are only custom-lowered for 128-bit vectors so that
4295   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
4296   EVT VT = Op.getValueType();
4297   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
4298   SDNode *N0 = Op.getOperand(0).getNode();
4299   SDNode *N1 = Op.getOperand(1).getNode();
4300   unsigned NewOpc = 0;
4301   if (isSignExtended(N0, DAG) && isSignExtended(N1, DAG))
4302     NewOpc = ARMISD::VMULLs;
4303   else if (isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG))
4304     NewOpc = ARMISD::VMULLu;
4305   else if (VT == MVT::v2i64)
4306     // Fall through to expand this.  It is not legal.
4307     return SDValue();
4308   else
4309     // Other vector multiplications are legal.
4310     return Op;
4311
4312   // Legalize to a VMULL instruction.
4313   DebugLoc DL = Op.getDebugLoc();
4314   SDValue Op0 = SkipExtension(N0, DAG);
4315   SDValue Op1 = SkipExtension(N1, DAG);
4316
4317   assert(Op0.getValueType().is64BitVector() &&
4318          Op1.getValueType().is64BitVector() &&
4319          "unexpected types for extended operands to VMULL");
4320   return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
4321 }
4322
4323 static SDValue
4324 LowerSDIV_v4i8(SDValue X, SDValue Y, DebugLoc dl, SelectionDAG &DAG) {
4325   // Convert to float
4326   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
4327   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
4328   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
4329   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
4330   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
4331   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
4332   // Get reciprocal estimate.
4333   // float4 recip = vrecpeq_f32(yf);
4334   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4335                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), Y);
4336   // Because char has a smaller range than uchar, we can actually get away
4337   // without any newton steps.  This requires that we use a weird bias
4338   // of 0xb000, however (again, this has been exhaustively tested).
4339   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
4340   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
4341   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
4342   Y = DAG.getConstant(0xb000, MVT::i32);
4343   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
4344   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
4345   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
4346   // Convert back to short.
4347   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
4348   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
4349   return X;
4350 }
4351
4352 static SDValue
4353 LowerSDIV_v4i16(SDValue N0, SDValue N1, DebugLoc dl, SelectionDAG &DAG) {
4354   SDValue N2;
4355   // Convert to float.
4356   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
4357   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
4358   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
4359   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
4360   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
4361   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
4362
4363   // Use reciprocal estimate and one refinement step.
4364   // float4 recip = vrecpeq_f32(yf);
4365   // recip *= vrecpsq_f32(yf, recip);
4366   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4367                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
4368   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4369                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4370                    N1, N2);
4371   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4372   // Because short has a smaller range than ushort, we can actually get away
4373   // with only a single newton step.  This requires that we use a weird bias
4374   // of 89, however (again, this has been exhaustively tested).
4375   // float4 result = as_float4(as_int4(xf*recip) + 89);
4376   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
4377   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
4378   N1 = DAG.getConstant(89, MVT::i32);
4379   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
4380   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
4381   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
4382   // Convert back to integer and return.
4383   // return vmovn_s32(vcvt_s32_f32(result));
4384   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
4385   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
4386   return N0;
4387 }
4388
4389 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
4390   EVT VT = Op.getValueType();
4391   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
4392          "unexpected type for custom-lowering ISD::SDIV");
4393
4394   DebugLoc dl = Op.getDebugLoc();
4395   SDValue N0 = Op.getOperand(0);
4396   SDValue N1 = Op.getOperand(1);
4397   SDValue N2, N3;
4398
4399   if (VT == MVT::v8i8) {
4400     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
4401     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
4402
4403     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4404                      DAG.getIntPtrConstant(4));
4405     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4406                      DAG.getIntPtrConstant(4));
4407     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4408                      DAG.getIntPtrConstant(0));
4409     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4410                      DAG.getIntPtrConstant(0));
4411
4412     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
4413     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
4414
4415     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
4416     N0 = LowerCONCAT_VECTORS(N0, DAG);
4417
4418     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
4419     return N0;
4420   }
4421   return LowerSDIV_v4i16(N0, N1, dl, DAG);
4422 }
4423
4424 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
4425   EVT VT = Op.getValueType();
4426   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
4427          "unexpected type for custom-lowering ISD::UDIV");
4428
4429   DebugLoc dl = Op.getDebugLoc();
4430   SDValue N0 = Op.getOperand(0);
4431   SDValue N1 = Op.getOperand(1);
4432   SDValue N2, N3;
4433
4434   if (VT == MVT::v8i8) {
4435     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
4436     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
4437
4438     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4439                      DAG.getIntPtrConstant(4));
4440     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4441                      DAG.getIntPtrConstant(4));
4442     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4443                      DAG.getIntPtrConstant(0));
4444     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4445                      DAG.getIntPtrConstant(0));
4446
4447     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
4448     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
4449
4450     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
4451     N0 = LowerCONCAT_VECTORS(N0, DAG);
4452
4453     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
4454                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, MVT::i32),
4455                      N0);
4456     return N0;
4457   }
4458
4459   // v4i16 sdiv ... Convert to float.
4460   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
4461   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
4462   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
4463   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
4464   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
4465   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
4466
4467   // Use reciprocal estimate and two refinement steps.
4468   // float4 recip = vrecpeq_f32(yf);
4469   // recip *= vrecpsq_f32(yf, recip);
4470   // recip *= vrecpsq_f32(yf, recip);
4471   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4472                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
4473   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4474                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4475                    N1, N2);
4476   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4477   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4478                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4479                    N1, N2);
4480   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4481   // Simply multiplying by the reciprocal estimate can leave us a few ulps
4482   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
4483   // and that it will never cause us to return an answer too large).
4484   // float4 result = as_float4(as_int4(xf*recip) + 89);
4485   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
4486   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
4487   N1 = DAG.getConstant(2, MVT::i32);
4488   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
4489   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
4490   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
4491   // Convert back to integer and return.
4492   // return vmovn_u32(vcvt_s32_f32(result));
4493   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
4494   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
4495   return N0;
4496 }
4497
4498 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4499   switch (Op.getOpcode()) {
4500   default: llvm_unreachable("Don't know how to custom lower this!");
4501   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
4502   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
4503   case ISD::GlobalAddress:
4504     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
4505       LowerGlobalAddressELF(Op, DAG);
4506   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
4507   case ISD::SELECT:        return LowerSELECT(Op, DAG);
4508   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
4509   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
4510   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
4511   case ISD::VASTART:       return LowerVASTART(Op, DAG);
4512   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
4513   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
4514   case ISD::SINT_TO_FP:
4515   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
4516   case ISD::FP_TO_SINT:
4517   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
4518   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
4519   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
4520   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
4521   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
4522   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
4523   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
4524   case ISD::EH_SJLJ_DISPATCHSETUP: return LowerEH_SJLJ_DISPATCHSETUP(Op, DAG);
4525   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
4526                                                                Subtarget);
4527   case ISD::BITCAST:   return ExpandBITCAST(Op.getNode(), DAG);
4528   case ISD::SHL:
4529   case ISD::SRL:
4530   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
4531   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
4532   case ISD::SRL_PARTS:
4533   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
4534   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
4535   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
4536   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
4537   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
4538   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4539   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
4540   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
4541   case ISD::MUL:           return LowerMUL(Op, DAG);
4542   case ISD::SDIV:          return LowerSDIV(Op, DAG);
4543   case ISD::UDIV:          return LowerUDIV(Op, DAG);
4544   }
4545   return SDValue();
4546 }
4547
4548 /// ReplaceNodeResults - Replace the results of node with an illegal result
4549 /// type with new values built out of custom code.
4550 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
4551                                            SmallVectorImpl<SDValue>&Results,
4552                                            SelectionDAG &DAG) const {
4553   SDValue Res;
4554   switch (N->getOpcode()) {
4555   default:
4556     llvm_unreachable("Don't know how to custom expand this!");
4557     break;
4558   case ISD::BITCAST:
4559     Res = ExpandBITCAST(N, DAG);
4560     break;
4561   case ISD::SRL:
4562   case ISD::SRA:
4563     Res = Expand64BitShift(N, DAG, Subtarget);
4564     break;
4565   }
4566   if (Res.getNode())
4567     Results.push_back(Res);
4568 }
4569
4570 //===----------------------------------------------------------------------===//
4571 //                           ARM Scheduler Hooks
4572 //===----------------------------------------------------------------------===//
4573
4574 MachineBasicBlock *
4575 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
4576                                      MachineBasicBlock *BB,
4577                                      unsigned Size) const {
4578   unsigned dest    = MI->getOperand(0).getReg();
4579   unsigned ptr     = MI->getOperand(1).getReg();
4580   unsigned oldval  = MI->getOperand(2).getReg();
4581   unsigned newval  = MI->getOperand(3).getReg();
4582   unsigned scratch = BB->getParent()->getRegInfo()
4583     .createVirtualRegister(ARM::GPRRegisterClass);
4584   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4585   DebugLoc dl = MI->getDebugLoc();
4586   bool isThumb2 = Subtarget->isThumb2();
4587
4588   unsigned ldrOpc, strOpc;
4589   switch (Size) {
4590   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
4591   case 1:
4592     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
4593     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
4594     break;
4595   case 2:
4596     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
4597     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
4598     break;
4599   case 4:
4600     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
4601     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
4602     break;
4603   }
4604
4605   MachineFunction *MF = BB->getParent();
4606   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4607   MachineFunction::iterator It = BB;
4608   ++It; // insert the new blocks after the current block
4609
4610   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
4611   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
4612   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4613   MF->insert(It, loop1MBB);
4614   MF->insert(It, loop2MBB);
4615   MF->insert(It, exitMBB);
4616
4617   // Transfer the remainder of BB and its successor edges to exitMBB.
4618   exitMBB->splice(exitMBB->begin(), BB,
4619                   llvm::next(MachineBasicBlock::iterator(MI)),
4620                   BB->end());
4621   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4622
4623   //  thisMBB:
4624   //   ...
4625   //   fallthrough --> loop1MBB
4626   BB->addSuccessor(loop1MBB);
4627
4628   // loop1MBB:
4629   //   ldrex dest, [ptr]
4630   //   cmp dest, oldval
4631   //   bne exitMBB
4632   BB = loop1MBB;
4633   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
4634   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4635                  .addReg(dest).addReg(oldval));
4636   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4637     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4638   BB->addSuccessor(loop2MBB);
4639   BB->addSuccessor(exitMBB);
4640
4641   // loop2MBB:
4642   //   strex scratch, newval, [ptr]
4643   //   cmp scratch, #0
4644   //   bne loop1MBB
4645   BB = loop2MBB;
4646   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
4647                  .addReg(ptr));
4648   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4649                  .addReg(scratch).addImm(0));
4650   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4651     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4652   BB->addSuccessor(loop1MBB);
4653   BB->addSuccessor(exitMBB);
4654
4655   //  exitMBB:
4656   //   ...
4657   BB = exitMBB;
4658
4659   MI->eraseFromParent();   // The instruction is gone now.
4660
4661   return BB;
4662 }
4663
4664 MachineBasicBlock *
4665 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4666                                     unsigned Size, unsigned BinOpcode) const {
4667   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4668   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4669
4670   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4671   MachineFunction *MF = BB->getParent();
4672   MachineFunction::iterator It = BB;
4673   ++It;
4674
4675   unsigned dest = MI->getOperand(0).getReg();
4676   unsigned ptr = MI->getOperand(1).getReg();
4677   unsigned incr = MI->getOperand(2).getReg();
4678   DebugLoc dl = MI->getDebugLoc();
4679
4680   bool isThumb2 = Subtarget->isThumb2();
4681   unsigned ldrOpc, strOpc;
4682   switch (Size) {
4683   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
4684   case 1:
4685     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
4686     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
4687     break;
4688   case 2:
4689     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
4690     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
4691     break;
4692   case 4:
4693     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
4694     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
4695     break;
4696   }
4697
4698   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4699   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4700   MF->insert(It, loopMBB);
4701   MF->insert(It, exitMBB);
4702
4703   // Transfer the remainder of BB and its successor edges to exitMBB.
4704   exitMBB->splice(exitMBB->begin(), BB,
4705                   llvm::next(MachineBasicBlock::iterator(MI)),
4706                   BB->end());
4707   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4708
4709   MachineRegisterInfo &RegInfo = MF->getRegInfo();
4710   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
4711   unsigned scratch2 = (!BinOpcode) ? incr :
4712     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
4713
4714   //  thisMBB:
4715   //   ...
4716   //   fallthrough --> loopMBB
4717   BB->addSuccessor(loopMBB);
4718
4719   //  loopMBB:
4720   //   ldrex dest, ptr
4721   //   <binop> scratch2, dest, incr
4722   //   strex scratch, scratch2, ptr
4723   //   cmp scratch, #0
4724   //   bne- loopMBB
4725   //   fallthrough --> exitMBB
4726   BB = loopMBB;
4727   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
4728   if (BinOpcode) {
4729     // operand order needs to go the other way for NAND
4730     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
4731       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
4732                      addReg(incr).addReg(dest)).addReg(0);
4733     else
4734       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
4735                      addReg(dest).addReg(incr)).addReg(0);
4736   }
4737
4738   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
4739                  .addReg(ptr));
4740   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4741                  .addReg(scratch).addImm(0));
4742   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4743     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4744
4745   BB->addSuccessor(loopMBB);
4746   BB->addSuccessor(exitMBB);
4747
4748   //  exitMBB:
4749   //   ...
4750   BB = exitMBB;
4751
4752   MI->eraseFromParent();   // The instruction is gone now.
4753
4754   return BB;
4755 }
4756
4757 static
4758 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
4759   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
4760        E = MBB->succ_end(); I != E; ++I)
4761     if (*I != Succ)
4762       return *I;
4763   llvm_unreachable("Expecting a BB with two successors!");
4764 }
4765
4766 MachineBasicBlock *
4767 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4768                                                MachineBasicBlock *BB) const {
4769   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4770   DebugLoc dl = MI->getDebugLoc();
4771   bool isThumb2 = Subtarget->isThumb2();
4772   switch (MI->getOpcode()) {
4773   default:
4774     MI->dump();
4775     llvm_unreachable("Unexpected instr type to insert");
4776
4777   case ARM::ATOMIC_LOAD_ADD_I8:
4778      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4779   case ARM::ATOMIC_LOAD_ADD_I16:
4780      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4781   case ARM::ATOMIC_LOAD_ADD_I32:
4782      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4783
4784   case ARM::ATOMIC_LOAD_AND_I8:
4785      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4786   case ARM::ATOMIC_LOAD_AND_I16:
4787      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4788   case ARM::ATOMIC_LOAD_AND_I32:
4789      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4790
4791   case ARM::ATOMIC_LOAD_OR_I8:
4792      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4793   case ARM::ATOMIC_LOAD_OR_I16:
4794      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4795   case ARM::ATOMIC_LOAD_OR_I32:
4796      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4797
4798   case ARM::ATOMIC_LOAD_XOR_I8:
4799      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4800   case ARM::ATOMIC_LOAD_XOR_I16:
4801      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4802   case ARM::ATOMIC_LOAD_XOR_I32:
4803      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4804
4805   case ARM::ATOMIC_LOAD_NAND_I8:
4806      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4807   case ARM::ATOMIC_LOAD_NAND_I16:
4808      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4809   case ARM::ATOMIC_LOAD_NAND_I32:
4810      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4811
4812   case ARM::ATOMIC_LOAD_SUB_I8:
4813      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4814   case ARM::ATOMIC_LOAD_SUB_I16:
4815      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4816   case ARM::ATOMIC_LOAD_SUB_I32:
4817      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4818
4819   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
4820   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
4821   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
4822
4823   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
4824   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
4825   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
4826
4827   case ARM::tMOVCCr_pseudo: {
4828     // To "insert" a SELECT_CC instruction, we actually have to insert the
4829     // diamond control-flow pattern.  The incoming instruction knows the
4830     // destination vreg to set, the condition code register to branch on, the
4831     // true/false values to select between, and a branch opcode to use.
4832     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4833     MachineFunction::iterator It = BB;
4834     ++It;
4835
4836     //  thisMBB:
4837     //  ...
4838     //   TrueVal = ...
4839     //   cmpTY ccX, r1, r2
4840     //   bCC copy1MBB
4841     //   fallthrough --> copy0MBB
4842     MachineBasicBlock *thisMBB  = BB;
4843     MachineFunction *F = BB->getParent();
4844     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4845     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4846     F->insert(It, copy0MBB);
4847     F->insert(It, sinkMBB);
4848
4849     // Transfer the remainder of BB and its successor edges to sinkMBB.
4850     sinkMBB->splice(sinkMBB->begin(), BB,
4851                     llvm::next(MachineBasicBlock::iterator(MI)),
4852                     BB->end());
4853     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4854
4855     BB->addSuccessor(copy0MBB);
4856     BB->addSuccessor(sinkMBB);
4857
4858     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4859       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4860
4861     //  copy0MBB:
4862     //   %FalseValue = ...
4863     //   # fallthrough to sinkMBB
4864     BB = copy0MBB;
4865
4866     // Update machine-CFG edges
4867     BB->addSuccessor(sinkMBB);
4868
4869     //  sinkMBB:
4870     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4871     //  ...
4872     BB = sinkMBB;
4873     BuildMI(*BB, BB->begin(), dl,
4874             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4875       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4876       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4877
4878     MI->eraseFromParent();   // The pseudo instruction is gone now.
4879     return BB;
4880   }
4881
4882   case ARM::BCCi64:
4883   case ARM::BCCZi64: {
4884     // If there is an unconditional branch to the other successor, remove it.
4885     BB->erase(llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
4886
4887     // Compare both parts that make up the double comparison separately for
4888     // equality.
4889     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4890
4891     unsigned LHS1 = MI->getOperand(1).getReg();
4892     unsigned LHS2 = MI->getOperand(2).getReg();
4893     if (RHSisZero) {
4894       AddDefaultPred(BuildMI(BB, dl,
4895                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4896                      .addReg(LHS1).addImm(0));
4897       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4898         .addReg(LHS2).addImm(0)
4899         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4900     } else {
4901       unsigned RHS1 = MI->getOperand(3).getReg();
4902       unsigned RHS2 = MI->getOperand(4).getReg();
4903       AddDefaultPred(BuildMI(BB, dl,
4904                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4905                      .addReg(LHS1).addReg(RHS1));
4906       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4907         .addReg(LHS2).addReg(RHS2)
4908         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4909     }
4910
4911     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4912     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4913     if (MI->getOperand(0).getImm() == ARMCC::NE)
4914       std::swap(destMBB, exitMBB);
4915
4916     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4917       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4918     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4919       .addMBB(exitMBB);
4920
4921     MI->eraseFromParent();   // The pseudo instruction is gone now.
4922     return BB;
4923   }
4924   }
4925 }
4926
4927 //===----------------------------------------------------------------------===//
4928 //                           ARM Optimization Hooks
4929 //===----------------------------------------------------------------------===//
4930
4931 static
4932 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4933                             TargetLowering::DAGCombinerInfo &DCI) {
4934   SelectionDAG &DAG = DCI.DAG;
4935   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4936   EVT VT = N->getValueType(0);
4937   unsigned Opc = N->getOpcode();
4938   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4939   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4940   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4941   ISD::CondCode CC = ISD::SETCC_INVALID;
4942
4943   if (isSlctCC) {
4944     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4945   } else {
4946     SDValue CCOp = Slct.getOperand(0);
4947     if (CCOp.getOpcode() == ISD::SETCC)
4948       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4949   }
4950
4951   bool DoXform = false;
4952   bool InvCC = false;
4953   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4954           "Bad input!");
4955
4956   if (LHS.getOpcode() == ISD::Constant &&
4957       cast<ConstantSDNode>(LHS)->isNullValue()) {
4958     DoXform = true;
4959   } else if (CC != ISD::SETCC_INVALID &&
4960              RHS.getOpcode() == ISD::Constant &&
4961              cast<ConstantSDNode>(RHS)->isNullValue()) {
4962     std::swap(LHS, RHS);
4963     SDValue Op0 = Slct.getOperand(0);
4964     EVT OpVT = isSlctCC ? Op0.getValueType() :
4965                           Op0.getOperand(0).getValueType();
4966     bool isInt = OpVT.isInteger();
4967     CC = ISD::getSetCCInverse(CC, isInt);
4968
4969     if (!TLI.isCondCodeLegal(CC, OpVT))
4970       return SDValue();         // Inverse operator isn't legal.
4971
4972     DoXform = true;
4973     InvCC = true;
4974   }
4975
4976   if (DoXform) {
4977     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4978     if (isSlctCC)
4979       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4980                              Slct.getOperand(0), Slct.getOperand(1), CC);
4981     SDValue CCOp = Slct.getOperand(0);
4982     if (InvCC)
4983       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4984                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4985     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4986                        CCOp, OtherOp, Result);
4987   }
4988   return SDValue();
4989 }
4990
4991 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
4992 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
4993 /// called with the default operands, and if that fails, with commuted
4994 /// operands.
4995 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
4996                                          TargetLowering::DAGCombinerInfo &DCI) {
4997   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4998   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4999     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
5000     if (Result.getNode()) return Result;
5001   }
5002   return SDValue();
5003 }
5004
5005 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
5006 ///
5007 static SDValue PerformADDCombine(SDNode *N,
5008                                  TargetLowering::DAGCombinerInfo &DCI) {
5009   SDValue N0 = N->getOperand(0);
5010   SDValue N1 = N->getOperand(1);
5011
5012   // First try with the default operand order.
5013   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
5014   if (Result.getNode())
5015     return Result;
5016
5017   // If that didn't work, try again with the operands commuted.
5018   return PerformADDCombineWithOperands(N, N1, N0, DCI);
5019 }
5020
5021 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
5022 ///
5023 static SDValue PerformSUBCombine(SDNode *N,
5024                                  TargetLowering::DAGCombinerInfo &DCI) {
5025   SDValue N0 = N->getOperand(0);
5026   SDValue N1 = N->getOperand(1);
5027
5028   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
5029   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
5030     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
5031     if (Result.getNode()) return Result;
5032   }
5033
5034   return SDValue();
5035 }
5036
5037 static SDValue PerformMULCombine(SDNode *N,
5038                                  TargetLowering::DAGCombinerInfo &DCI,
5039                                  const ARMSubtarget *Subtarget) {
5040   SelectionDAG &DAG = DCI.DAG;
5041
5042   if (Subtarget->isThumb1Only())
5043     return SDValue();
5044
5045   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
5046     return SDValue();
5047
5048   EVT VT = N->getValueType(0);
5049   if (VT != MVT::i32)
5050     return SDValue();
5051
5052   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
5053   if (!C)
5054     return SDValue();
5055
5056   uint64_t MulAmt = C->getZExtValue();
5057   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
5058   ShiftAmt = ShiftAmt & (32 - 1);
5059   SDValue V = N->getOperand(0);
5060   DebugLoc DL = N->getDebugLoc();
5061
5062   SDValue Res;
5063   MulAmt >>= ShiftAmt;
5064   if (isPowerOf2_32(MulAmt - 1)) {
5065     // (mul x, 2^N + 1) => (add (shl x, N), x)
5066     Res = DAG.getNode(ISD::ADD, DL, VT,
5067                       V, DAG.getNode(ISD::SHL, DL, VT,
5068                                      V, DAG.getConstant(Log2_32(MulAmt-1),
5069                                                         MVT::i32)));
5070   } else if (isPowerOf2_32(MulAmt + 1)) {
5071     // (mul x, 2^N - 1) => (sub (shl x, N), x)
5072     Res = DAG.getNode(ISD::SUB, DL, VT,
5073                       DAG.getNode(ISD::SHL, DL, VT,
5074                                   V, DAG.getConstant(Log2_32(MulAmt+1),
5075                                                      MVT::i32)),
5076                                                      V);
5077   } else
5078     return SDValue();
5079
5080   if (ShiftAmt != 0)
5081     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
5082                       DAG.getConstant(ShiftAmt, MVT::i32));
5083
5084   // Do not add new nodes to DAG combiner worklist.
5085   DCI.CombineTo(N, Res, false);
5086   return SDValue();
5087 }
5088
5089 static SDValue PerformANDCombine(SDNode *N,
5090                                 TargetLowering::DAGCombinerInfo &DCI) {
5091   // Attempt to use immediate-form VBIC
5092   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
5093   DebugLoc dl = N->getDebugLoc();
5094   EVT VT = N->getValueType(0);
5095   SelectionDAG &DAG = DCI.DAG;
5096
5097   APInt SplatBits, SplatUndef;
5098   unsigned SplatBitSize;
5099   bool HasAnyUndefs;
5100   if (BVN &&
5101       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5102     if (SplatBitSize <= 64) {
5103       EVT VbicVT;
5104       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
5105                                       SplatUndef.getZExtValue(), SplatBitSize,
5106                                       DAG, VbicVT, VT.is128BitVector(),
5107                                       OtherModImm);
5108       if (Val.getNode()) {
5109         SDValue Input =
5110           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
5111         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
5112         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
5113       }
5114     }
5115   }
5116
5117   return SDValue();
5118 }
5119
5120 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
5121 static SDValue PerformORCombine(SDNode *N,
5122                                 TargetLowering::DAGCombinerInfo &DCI,
5123                                 const ARMSubtarget *Subtarget) {
5124   // Attempt to use immediate-form VORR
5125   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
5126   DebugLoc dl = N->getDebugLoc();
5127   EVT VT = N->getValueType(0);
5128   SelectionDAG &DAG = DCI.DAG;
5129
5130   APInt SplatBits, SplatUndef;
5131   unsigned SplatBitSize;
5132   bool HasAnyUndefs;
5133   if (BVN && Subtarget->hasNEON() &&
5134       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5135     if (SplatBitSize <= 64) {
5136       EVT VorrVT;
5137       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
5138                                       SplatUndef.getZExtValue(), SplatBitSize,
5139                                       DAG, VorrVT, VT.is128BitVector(),
5140                                       OtherModImm);
5141       if (Val.getNode()) {
5142         SDValue Input =
5143           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
5144         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
5145         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
5146       }
5147     }
5148   }
5149
5150   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
5151   // reasonable.
5152
5153   // BFI is only available on V6T2+
5154   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
5155     return SDValue();
5156
5157   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
5158   DebugLoc DL = N->getDebugLoc();
5159   // 1) or (and A, mask), val => ARMbfi A, val, mask
5160   //      iff (val & mask) == val
5161   //
5162   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
5163   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
5164   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
5165   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
5166   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
5167   //  (i.e., copy a bitfield value into another bitfield of the same width)
5168   if (N0.getOpcode() != ISD::AND)
5169     return SDValue();
5170
5171   if (VT != MVT::i32)
5172     return SDValue();
5173
5174   SDValue N00 = N0.getOperand(0);
5175
5176   // The value and the mask need to be constants so we can verify this is
5177   // actually a bitfield set. If the mask is 0xffff, we can do better
5178   // via a movt instruction, so don't use BFI in that case.
5179   SDValue MaskOp = N0.getOperand(1);
5180   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
5181   if (!MaskC)
5182     return SDValue();
5183   unsigned Mask = MaskC->getZExtValue();
5184   if (Mask == 0xffff)
5185     return SDValue();
5186   SDValue Res;
5187   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
5188   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
5189   if (N1C) {
5190     unsigned Val = N1C->getZExtValue();
5191     if ((Val & ~Mask) != Val)
5192       return SDValue();
5193
5194     if (ARM::isBitFieldInvertedMask(Mask)) {
5195       Val >>= CountTrailingZeros_32(~Mask);
5196
5197       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
5198                         DAG.getConstant(Val, MVT::i32),
5199                         DAG.getConstant(Mask, MVT::i32));
5200
5201       // Do not add new nodes to DAG combiner worklist.
5202       DCI.CombineTo(N, Res, false);
5203       return SDValue();
5204     }
5205   } else if (N1.getOpcode() == ISD::AND) {
5206     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
5207     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
5208     if (!N11C)
5209       return SDValue();
5210     unsigned Mask2 = N11C->getZExtValue();
5211
5212     if (ARM::isBitFieldInvertedMask(Mask) &&
5213         ARM::isBitFieldInvertedMask(~Mask2) &&
5214         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
5215       // The pack halfword instruction works better for masks that fit it,
5216       // so use that when it's available.
5217       if (Subtarget->hasT2ExtractPack() &&
5218           (Mask == 0xffff || Mask == 0xffff0000))
5219         return SDValue();
5220       // 2a
5221       unsigned lsb = CountTrailingZeros_32(Mask2);
5222       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
5223                         DAG.getConstant(lsb, MVT::i32));
5224       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
5225                         DAG.getConstant(Mask, MVT::i32));
5226       // Do not add new nodes to DAG combiner worklist.
5227       DCI.CombineTo(N, Res, false);
5228       return SDValue();
5229     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
5230                ARM::isBitFieldInvertedMask(Mask2) &&
5231                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
5232       // The pack halfword instruction works better for masks that fit it,
5233       // so use that when it's available.
5234       if (Subtarget->hasT2ExtractPack() &&
5235           (Mask2 == 0xffff || Mask2 == 0xffff0000))
5236         return SDValue();
5237       // 2b
5238       unsigned lsb = CountTrailingZeros_32(Mask);
5239       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
5240                         DAG.getConstant(lsb, MVT::i32));
5241       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
5242                                 DAG.getConstant(Mask2, MVT::i32));
5243       // Do not add new nodes to DAG combiner worklist.
5244       DCI.CombineTo(N, Res, false);
5245       return SDValue();
5246     }
5247   }
5248
5249   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
5250       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
5251       ARM::isBitFieldInvertedMask(~Mask)) {
5252     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
5253     // where lsb(mask) == #shamt and masked bits of B are known zero.
5254     SDValue ShAmt = N00.getOperand(1);
5255     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
5256     unsigned LSB = CountTrailingZeros_32(Mask);
5257     if (ShAmtC != LSB)
5258       return SDValue();
5259
5260     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
5261                       DAG.getConstant(~Mask, MVT::i32));
5262
5263     // Do not add new nodes to DAG combiner worklist.
5264     DCI.CombineTo(N, Res, false);
5265   }
5266
5267   return SDValue();
5268 }
5269
5270 /// PerformBFICombine - (bfi A, (and B, C1), C2) -> (bfi A, B, C2) iff
5271 /// C1 & C2 == C1.
5272 static SDValue PerformBFICombine(SDNode *N,
5273                                  TargetLowering::DAGCombinerInfo &DCI) {
5274   SDValue N1 = N->getOperand(1);
5275   if (N1.getOpcode() == ISD::AND) {
5276     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
5277     if (!N11C)
5278       return SDValue();
5279     unsigned Mask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
5280     unsigned Mask2 = N11C->getZExtValue();
5281     if ((Mask & Mask2) == Mask2)
5282       return DCI.DAG.getNode(ARMISD::BFI, N->getDebugLoc(), N->getValueType(0),
5283                              N->getOperand(0), N1.getOperand(0),
5284                              N->getOperand(2));
5285   }
5286   return SDValue();
5287 }
5288
5289 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
5290 /// ARMISD::VMOVRRD.
5291 static SDValue PerformVMOVRRDCombine(SDNode *N,
5292                                      TargetLowering::DAGCombinerInfo &DCI) {
5293   // vmovrrd(vmovdrr x, y) -> x,y
5294   SDValue InDouble = N->getOperand(0);
5295   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
5296     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
5297   return SDValue();
5298 }
5299
5300 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
5301 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
5302 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
5303   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
5304   SDValue Op0 = N->getOperand(0);
5305   SDValue Op1 = N->getOperand(1);
5306   if (Op0.getOpcode() == ISD::BITCAST)
5307     Op0 = Op0.getOperand(0);
5308   if (Op1.getOpcode() == ISD::BITCAST)
5309     Op1 = Op1.getOperand(0);
5310   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
5311       Op0.getNode() == Op1.getNode() &&
5312       Op0.getResNo() == 0 && Op1.getResNo() == 1)
5313     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
5314                        N->getValueType(0), Op0.getOperand(0));
5315   return SDValue();
5316 }
5317
5318 /// PerformSTORECombine - Target-specific dag combine xforms for
5319 /// ISD::STORE.
5320 static SDValue PerformSTORECombine(SDNode *N,
5321                                    TargetLowering::DAGCombinerInfo &DCI) {
5322   // Bitcast an i64 store extracted from a vector to f64.
5323   // Otherwise, the i64 value will be legalized to a pair of i32 values.
5324   StoreSDNode *St = cast<StoreSDNode>(N);
5325   SDValue StVal = St->getValue();
5326   if (!ISD::isNormalStore(St) || St->isVolatile() ||
5327       StVal.getValueType() != MVT::i64 ||
5328       StVal.getNode()->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5329     return SDValue();
5330
5331   SelectionDAG &DAG = DCI.DAG;
5332   DebugLoc dl = StVal.getDebugLoc();
5333   SDValue IntVec = StVal.getOperand(0);
5334   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
5335                                  IntVec.getValueType().getVectorNumElements());
5336   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
5337   SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5338                                Vec, StVal.getOperand(1));
5339   dl = N->getDebugLoc();
5340   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
5341   // Make the DAGCombiner fold the bitcasts.
5342   DCI.AddToWorklist(Vec.getNode());
5343   DCI.AddToWorklist(ExtElt.getNode());
5344   DCI.AddToWorklist(V.getNode());
5345   return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
5346                       St->getPointerInfo(), St->isVolatile(),
5347                       St->isNonTemporal(), St->getAlignment(),
5348                       St->getTBAAInfo());
5349 }
5350
5351 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
5352 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
5353 /// i64 vector to have f64 elements, since the value can then be loaded
5354 /// directly into a VFP register.
5355 static bool hasNormalLoadOperand(SDNode *N) {
5356   unsigned NumElts = N->getValueType(0).getVectorNumElements();
5357   for (unsigned i = 0; i < NumElts; ++i) {
5358     SDNode *Elt = N->getOperand(i).getNode();
5359     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
5360       return true;
5361   }
5362   return false;
5363 }
5364
5365 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
5366 /// ISD::BUILD_VECTOR.
5367 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
5368                                           TargetLowering::DAGCombinerInfo &DCI){
5369   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
5370   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
5371   // into a pair of GPRs, which is fine when the value is used as a scalar,
5372   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
5373   SelectionDAG &DAG = DCI.DAG;
5374   if (N->getNumOperands() == 2) {
5375     SDValue RV = PerformVMOVDRRCombine(N, DAG);
5376     if (RV.getNode())
5377       return RV;
5378   }
5379
5380   // Load i64 elements as f64 values so that type legalization does not split
5381   // them up into i32 values.
5382   EVT VT = N->getValueType(0);
5383   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
5384     return SDValue();
5385   DebugLoc dl = N->getDebugLoc();
5386   SmallVector<SDValue, 8> Ops;
5387   unsigned NumElts = VT.getVectorNumElements();
5388   for (unsigned i = 0; i < NumElts; ++i) {
5389     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
5390     Ops.push_back(V);
5391     // Make the DAGCombiner fold the bitcast.
5392     DCI.AddToWorklist(V.getNode());
5393   }
5394   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
5395   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops.data(), NumElts);
5396   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
5397 }
5398
5399 /// PerformInsertEltCombine - Target-specific dag combine xforms for
5400 /// ISD::INSERT_VECTOR_ELT.
5401 static SDValue PerformInsertEltCombine(SDNode *N,
5402                                        TargetLowering::DAGCombinerInfo &DCI) {
5403   // Bitcast an i64 load inserted into a vector to f64.
5404   // Otherwise, the i64 value will be legalized to a pair of i32 values.
5405   EVT VT = N->getValueType(0);
5406   SDNode *Elt = N->getOperand(1).getNode();
5407   if (VT.getVectorElementType() != MVT::i64 ||
5408       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
5409     return SDValue();
5410
5411   SelectionDAG &DAG = DCI.DAG;
5412   DebugLoc dl = N->getDebugLoc();
5413   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
5414                                  VT.getVectorNumElements());
5415   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
5416   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
5417   // Make the DAGCombiner fold the bitcasts.
5418   DCI.AddToWorklist(Vec.getNode());
5419   DCI.AddToWorklist(V.getNode());
5420   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
5421                                Vec, V, N->getOperand(2));
5422   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
5423 }
5424
5425 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
5426 /// ISD::VECTOR_SHUFFLE.
5427 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
5428   // The LLVM shufflevector instruction does not require the shuffle mask
5429   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
5430   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
5431   // operands do not match the mask length, they are extended by concatenating
5432   // them with undef vectors.  That is probably the right thing for other
5433   // targets, but for NEON it is better to concatenate two double-register
5434   // size vector operands into a single quad-register size vector.  Do that
5435   // transformation here:
5436   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
5437   //   shuffle(concat(v1, v2), undef)
5438   SDValue Op0 = N->getOperand(0);
5439   SDValue Op1 = N->getOperand(1);
5440   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
5441       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
5442       Op0.getNumOperands() != 2 ||
5443       Op1.getNumOperands() != 2)
5444     return SDValue();
5445   SDValue Concat0Op1 = Op0.getOperand(1);
5446   SDValue Concat1Op1 = Op1.getOperand(1);
5447   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
5448       Concat1Op1.getOpcode() != ISD::UNDEF)
5449     return SDValue();
5450   // Skip the transformation if any of the types are illegal.
5451   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5452   EVT VT = N->getValueType(0);
5453   if (!TLI.isTypeLegal(VT) ||
5454       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
5455       !TLI.isTypeLegal(Concat1Op1.getValueType()))
5456     return SDValue();
5457
5458   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
5459                                   Op0.getOperand(0), Op1.getOperand(0));
5460   // Translate the shuffle mask.
5461   SmallVector<int, 16> NewMask;
5462   unsigned NumElts = VT.getVectorNumElements();
5463   unsigned HalfElts = NumElts/2;
5464   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
5465   for (unsigned n = 0; n < NumElts; ++n) {
5466     int MaskElt = SVN->getMaskElt(n);
5467     int NewElt = -1;
5468     if (MaskElt < (int)HalfElts)
5469       NewElt = MaskElt;
5470     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
5471       NewElt = HalfElts + MaskElt - NumElts;
5472     NewMask.push_back(NewElt);
5473   }
5474   return DAG.getVectorShuffle(VT, N->getDebugLoc(), NewConcat,
5475                               DAG.getUNDEF(VT), NewMask.data());
5476 }
5477
5478 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP and
5479 /// NEON load/store intrinsics to merge base address updates.
5480 static SDValue CombineBaseUpdate(SDNode *N,
5481                                  TargetLowering::DAGCombinerInfo &DCI) {
5482   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
5483     return SDValue();
5484
5485   SelectionDAG &DAG = DCI.DAG;
5486   bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
5487                       N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
5488   unsigned AddrOpIdx = (isIntrinsic ? 2 : 1);
5489   SDValue Addr = N->getOperand(AddrOpIdx);
5490
5491   // Search for a use of the address operand that is an increment.
5492   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
5493          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
5494     SDNode *User = *UI;
5495     if (User->getOpcode() != ISD::ADD ||
5496         UI.getUse().getResNo() != Addr.getResNo())
5497       continue;
5498
5499     // Check that the add is independent of the load/store.  Otherwise, folding
5500     // it would create a cycle.
5501     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
5502       continue;
5503
5504     // Find the new opcode for the updating load/store.
5505     bool isLoad = true;
5506     bool isLaneOp = false;
5507     unsigned NewOpc = 0;
5508     unsigned NumVecs = 0;
5509     if (isIntrinsic) {
5510       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
5511       switch (IntNo) {
5512       default: assert(0 && "unexpected intrinsic for Neon base update");
5513       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
5514         NumVecs = 1; break;
5515       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
5516         NumVecs = 2; break;
5517       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
5518         NumVecs = 3; break;
5519       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
5520         NumVecs = 4; break;
5521       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
5522         NumVecs = 2; isLaneOp = true; break;
5523       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
5524         NumVecs = 3; isLaneOp = true; break;
5525       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
5526         NumVecs = 4; isLaneOp = true; break;
5527       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
5528         NumVecs = 1; isLoad = false; break;
5529       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
5530         NumVecs = 2; isLoad = false; break;
5531       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
5532         NumVecs = 3; isLoad = false; break;
5533       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
5534         NumVecs = 4; isLoad = false; break;
5535       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
5536         NumVecs = 2; isLoad = false; isLaneOp = true; break;
5537       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
5538         NumVecs = 3; isLoad = false; isLaneOp = true; break;
5539       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
5540         NumVecs = 4; isLoad = false; isLaneOp = true; break;
5541       }
5542     } else {
5543       isLaneOp = true;
5544       switch (N->getOpcode()) {
5545       default: assert(0 && "unexpected opcode for Neon base update");
5546       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
5547       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
5548       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
5549       }
5550     }
5551
5552     // Find the size of memory referenced by the load/store.
5553     EVT VecTy;
5554     if (isLoad)
5555       VecTy = N->getValueType(0);
5556     else
5557       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
5558     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
5559     if (isLaneOp)
5560       NumBytes /= VecTy.getVectorNumElements();
5561
5562     // If the increment is a constant, it must match the memory ref size.
5563     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
5564     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
5565       uint64_t IncVal = CInc->getZExtValue();
5566       if (IncVal != NumBytes)
5567         continue;
5568     } else if (NumBytes >= 3 * 16) {
5569       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
5570       // separate instructions that make it harder to use a non-constant update.
5571       continue;
5572     }
5573
5574     // Create the new updating load/store node.
5575     EVT Tys[6];
5576     unsigned NumResultVecs = (isLoad ? NumVecs : 0);
5577     unsigned n;
5578     for (n = 0; n < NumResultVecs; ++n)
5579       Tys[n] = VecTy;
5580     Tys[n++] = MVT::i32;
5581     Tys[n] = MVT::Other;
5582     SDVTList SDTys = DAG.getVTList(Tys, NumResultVecs+2);
5583     SmallVector<SDValue, 8> Ops;
5584     Ops.push_back(N->getOperand(0)); // incoming chain
5585     Ops.push_back(N->getOperand(AddrOpIdx));
5586     Ops.push_back(Inc);
5587     for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands(); ++i) {
5588       Ops.push_back(N->getOperand(i));
5589     }
5590     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
5591     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, N->getDebugLoc(), SDTys,
5592                                            Ops.data(), Ops.size(),
5593                                            MemInt->getMemoryVT(),
5594                                            MemInt->getMemOperand());
5595
5596     // Update the uses.
5597     std::vector<SDValue> NewResults;
5598     for (unsigned i = 0; i < NumResultVecs; ++i) {
5599       NewResults.push_back(SDValue(UpdN.getNode(), i));
5600     }
5601     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
5602     DCI.CombineTo(N, NewResults);
5603     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
5604
5605     break;
5606   }
5607   return SDValue();
5608 }
5609
5610 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
5611 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
5612 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
5613 /// return true.
5614 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
5615   SelectionDAG &DAG = DCI.DAG;
5616   EVT VT = N->getValueType(0);
5617   // vldN-dup instructions only support 64-bit vectors for N > 1.
5618   if (!VT.is64BitVector())
5619     return false;
5620
5621   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
5622   SDNode *VLD = N->getOperand(0).getNode();
5623   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
5624     return false;
5625   unsigned NumVecs = 0;
5626   unsigned NewOpc = 0;
5627   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
5628   if (IntNo == Intrinsic::arm_neon_vld2lane) {
5629     NumVecs = 2;
5630     NewOpc = ARMISD::VLD2DUP;
5631   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
5632     NumVecs = 3;
5633     NewOpc = ARMISD::VLD3DUP;
5634   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
5635     NumVecs = 4;
5636     NewOpc = ARMISD::VLD4DUP;
5637   } else {
5638     return false;
5639   }
5640
5641   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
5642   // numbers match the load.
5643   unsigned VLDLaneNo =
5644     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
5645   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
5646        UI != UE; ++UI) {
5647     // Ignore uses of the chain result.
5648     if (UI.getUse().getResNo() == NumVecs)
5649       continue;
5650     SDNode *User = *UI;
5651     if (User->getOpcode() != ARMISD::VDUPLANE ||
5652         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
5653       return false;
5654   }
5655
5656   // Create the vldN-dup node.
5657   EVT Tys[5];
5658   unsigned n;
5659   for (n = 0; n < NumVecs; ++n)
5660     Tys[n] = VT;
5661   Tys[n] = MVT::Other;
5662   SDVTList SDTys = DAG.getVTList(Tys, NumVecs+1);
5663   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
5664   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
5665   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, VLD->getDebugLoc(), SDTys,
5666                                            Ops, 2, VLDMemInt->getMemoryVT(),
5667                                            VLDMemInt->getMemOperand());
5668
5669   // Update the uses.
5670   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
5671        UI != UE; ++UI) {
5672     unsigned ResNo = UI.getUse().getResNo();
5673     // Ignore uses of the chain result.
5674     if (ResNo == NumVecs)
5675       continue;
5676     SDNode *User = *UI;
5677     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
5678   }
5679
5680   // Now the vldN-lane intrinsic is dead except for its chain result.
5681   // Update uses of the chain.
5682   std::vector<SDValue> VLDDupResults;
5683   for (unsigned n = 0; n < NumVecs; ++n)
5684     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
5685   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
5686   DCI.CombineTo(VLD, VLDDupResults);
5687
5688   return true;
5689 }
5690
5691 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
5692 /// ARMISD::VDUPLANE.
5693 static SDValue PerformVDUPLANECombine(SDNode *N,
5694                                       TargetLowering::DAGCombinerInfo &DCI) {
5695   SDValue Op = N->getOperand(0);
5696
5697   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
5698   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
5699   if (CombineVLDDUP(N, DCI))
5700     return SDValue(N, 0);
5701
5702   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
5703   // redundant.  Ignore bit_converts for now; element sizes are checked below.
5704   while (Op.getOpcode() == ISD::BITCAST)
5705     Op = Op.getOperand(0);
5706   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
5707     return SDValue();
5708
5709   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
5710   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
5711   // The canonical VMOV for a zero vector uses a 32-bit element size.
5712   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5713   unsigned EltBits;
5714   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
5715     EltSize = 8;
5716   EVT VT = N->getValueType(0);
5717   if (EltSize > VT.getVectorElementType().getSizeInBits())
5718     return SDValue();
5719
5720   return DCI.DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
5721 }
5722
5723 /// getVShiftImm - Check if this is a valid build_vector for the immediate
5724 /// operand of a vector shift operation, where all the elements of the
5725 /// build_vector must have the same constant integer value.
5726 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
5727   // Ignore bit_converts.
5728   while (Op.getOpcode() == ISD::BITCAST)
5729     Op = Op.getOperand(0);
5730   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
5731   APInt SplatBits, SplatUndef;
5732   unsigned SplatBitSize;
5733   bool HasAnyUndefs;
5734   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
5735                                       HasAnyUndefs, ElementBits) ||
5736       SplatBitSize > ElementBits)
5737     return false;
5738   Cnt = SplatBits.getSExtValue();
5739   return true;
5740 }
5741
5742 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
5743 /// operand of a vector shift left operation.  That value must be in the range:
5744 ///   0 <= Value < ElementBits for a left shift; or
5745 ///   0 <= Value <= ElementBits for a long left shift.
5746 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
5747   assert(VT.isVector() && "vector shift count is not a vector type");
5748   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5749   if (! getVShiftImm(Op, ElementBits, Cnt))
5750     return false;
5751   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
5752 }
5753
5754 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
5755 /// operand of a vector shift right operation.  For a shift opcode, the value
5756 /// is positive, but for an intrinsic the value count must be negative. The
5757 /// absolute value must be in the range:
5758 ///   1 <= |Value| <= ElementBits for a right shift; or
5759 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
5760 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
5761                          int64_t &Cnt) {
5762   assert(VT.isVector() && "vector shift count is not a vector type");
5763   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5764   if (! getVShiftImm(Op, ElementBits, Cnt))
5765     return false;
5766   if (isIntrinsic)
5767     Cnt = -Cnt;
5768   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
5769 }
5770
5771 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
5772 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
5773   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5774   switch (IntNo) {
5775   default:
5776     // Don't do anything for most intrinsics.
5777     break;
5778
5779   // Vector shifts: check for immediate versions and lower them.
5780   // Note: This is done during DAG combining instead of DAG legalizing because
5781   // the build_vectors for 64-bit vector element shift counts are generally
5782   // not legal, and it is hard to see their values after they get legalized to
5783   // loads from a constant pool.
5784   case Intrinsic::arm_neon_vshifts:
5785   case Intrinsic::arm_neon_vshiftu:
5786   case Intrinsic::arm_neon_vshiftls:
5787   case Intrinsic::arm_neon_vshiftlu:
5788   case Intrinsic::arm_neon_vshiftn:
5789   case Intrinsic::arm_neon_vrshifts:
5790   case Intrinsic::arm_neon_vrshiftu:
5791   case Intrinsic::arm_neon_vrshiftn:
5792   case Intrinsic::arm_neon_vqshifts:
5793   case Intrinsic::arm_neon_vqshiftu:
5794   case Intrinsic::arm_neon_vqshiftsu:
5795   case Intrinsic::arm_neon_vqshiftns:
5796   case Intrinsic::arm_neon_vqshiftnu:
5797   case Intrinsic::arm_neon_vqshiftnsu:
5798   case Intrinsic::arm_neon_vqrshiftns:
5799   case Intrinsic::arm_neon_vqrshiftnu:
5800   case Intrinsic::arm_neon_vqrshiftnsu: {
5801     EVT VT = N->getOperand(1).getValueType();
5802     int64_t Cnt;
5803     unsigned VShiftOpc = 0;
5804
5805     switch (IntNo) {
5806     case Intrinsic::arm_neon_vshifts:
5807     case Intrinsic::arm_neon_vshiftu:
5808       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
5809         VShiftOpc = ARMISD::VSHL;
5810         break;
5811       }
5812       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
5813         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
5814                      ARMISD::VSHRs : ARMISD::VSHRu);
5815         break;
5816       }
5817       return SDValue();
5818
5819     case Intrinsic::arm_neon_vshiftls:
5820     case Intrinsic::arm_neon_vshiftlu:
5821       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
5822         break;
5823       llvm_unreachable("invalid shift count for vshll intrinsic");
5824
5825     case Intrinsic::arm_neon_vrshifts:
5826     case Intrinsic::arm_neon_vrshiftu:
5827       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
5828         break;
5829       return SDValue();
5830
5831     case Intrinsic::arm_neon_vqshifts:
5832     case Intrinsic::arm_neon_vqshiftu:
5833       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
5834         break;
5835       return SDValue();
5836
5837     case Intrinsic::arm_neon_vqshiftsu:
5838       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
5839         break;
5840       llvm_unreachable("invalid shift count for vqshlu intrinsic");
5841
5842     case Intrinsic::arm_neon_vshiftn:
5843     case Intrinsic::arm_neon_vrshiftn:
5844     case Intrinsic::arm_neon_vqshiftns:
5845     case Intrinsic::arm_neon_vqshiftnu:
5846     case Intrinsic::arm_neon_vqshiftnsu:
5847     case Intrinsic::arm_neon_vqrshiftns:
5848     case Intrinsic::arm_neon_vqrshiftnu:
5849     case Intrinsic::arm_neon_vqrshiftnsu:
5850       // Narrowing shifts require an immediate right shift.
5851       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
5852         break;
5853       llvm_unreachable("invalid shift count for narrowing vector shift "
5854                        "intrinsic");
5855
5856     default:
5857       llvm_unreachable("unhandled vector shift");
5858     }
5859
5860     switch (IntNo) {
5861     case Intrinsic::arm_neon_vshifts:
5862     case Intrinsic::arm_neon_vshiftu:
5863       // Opcode already set above.
5864       break;
5865     case Intrinsic::arm_neon_vshiftls:
5866     case Intrinsic::arm_neon_vshiftlu:
5867       if (Cnt == VT.getVectorElementType().getSizeInBits())
5868         VShiftOpc = ARMISD::VSHLLi;
5869       else
5870         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
5871                      ARMISD::VSHLLs : ARMISD::VSHLLu);
5872       break;
5873     case Intrinsic::arm_neon_vshiftn:
5874       VShiftOpc = ARMISD::VSHRN; break;
5875     case Intrinsic::arm_neon_vrshifts:
5876       VShiftOpc = ARMISD::VRSHRs; break;
5877     case Intrinsic::arm_neon_vrshiftu:
5878       VShiftOpc = ARMISD::VRSHRu; break;
5879     case Intrinsic::arm_neon_vrshiftn:
5880       VShiftOpc = ARMISD::VRSHRN; break;
5881     case Intrinsic::arm_neon_vqshifts:
5882       VShiftOpc = ARMISD::VQSHLs; break;
5883     case Intrinsic::arm_neon_vqshiftu:
5884       VShiftOpc = ARMISD::VQSHLu; break;
5885     case Intrinsic::arm_neon_vqshiftsu:
5886       VShiftOpc = ARMISD::VQSHLsu; break;
5887     case Intrinsic::arm_neon_vqshiftns:
5888       VShiftOpc = ARMISD::VQSHRNs; break;
5889     case Intrinsic::arm_neon_vqshiftnu:
5890       VShiftOpc = ARMISD::VQSHRNu; break;
5891     case Intrinsic::arm_neon_vqshiftnsu:
5892       VShiftOpc = ARMISD::VQSHRNsu; break;
5893     case Intrinsic::arm_neon_vqrshiftns:
5894       VShiftOpc = ARMISD::VQRSHRNs; break;
5895     case Intrinsic::arm_neon_vqrshiftnu:
5896       VShiftOpc = ARMISD::VQRSHRNu; break;
5897     case Intrinsic::arm_neon_vqrshiftnsu:
5898       VShiftOpc = ARMISD::VQRSHRNsu; break;
5899     }
5900
5901     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
5902                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
5903   }
5904
5905   case Intrinsic::arm_neon_vshiftins: {
5906     EVT VT = N->getOperand(1).getValueType();
5907     int64_t Cnt;
5908     unsigned VShiftOpc = 0;
5909
5910     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
5911       VShiftOpc = ARMISD::VSLI;
5912     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
5913       VShiftOpc = ARMISD::VSRI;
5914     else {
5915       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
5916     }
5917
5918     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
5919                        N->getOperand(1), N->getOperand(2),
5920                        DAG.getConstant(Cnt, MVT::i32));
5921   }
5922
5923   case Intrinsic::arm_neon_vqrshifts:
5924   case Intrinsic::arm_neon_vqrshiftu:
5925     // No immediate versions of these to check for.
5926     break;
5927   }
5928
5929   return SDValue();
5930 }
5931
5932 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
5933 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
5934 /// combining instead of DAG legalizing because the build_vectors for 64-bit
5935 /// vector element shift counts are generally not legal, and it is hard to see
5936 /// their values after they get legalized to loads from a constant pool.
5937 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
5938                                    const ARMSubtarget *ST) {
5939   EVT VT = N->getValueType(0);
5940
5941   // Nothing to be done for scalar shifts.
5942   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5943   if (!VT.isVector() || !TLI.isTypeLegal(VT))
5944     return SDValue();
5945
5946   assert(ST->hasNEON() && "unexpected vector shift");
5947   int64_t Cnt;
5948
5949   switch (N->getOpcode()) {
5950   default: llvm_unreachable("unexpected shift opcode");
5951
5952   case ISD::SHL:
5953     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
5954       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
5955                          DAG.getConstant(Cnt, MVT::i32));
5956     break;
5957
5958   case ISD::SRA:
5959   case ISD::SRL:
5960     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
5961       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
5962                             ARMISD::VSHRs : ARMISD::VSHRu);
5963       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
5964                          DAG.getConstant(Cnt, MVT::i32));
5965     }
5966   }
5967   return SDValue();
5968 }
5969
5970 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
5971 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
5972 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
5973                                     const ARMSubtarget *ST) {
5974   SDValue N0 = N->getOperand(0);
5975
5976   // Check for sign- and zero-extensions of vector extract operations of 8-
5977   // and 16-bit vector elements.  NEON supports these directly.  They are
5978   // handled during DAG combining because type legalization will promote them
5979   // to 32-bit types and it is messy to recognize the operations after that.
5980   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
5981     SDValue Vec = N0.getOperand(0);
5982     SDValue Lane = N0.getOperand(1);
5983     EVT VT = N->getValueType(0);
5984     EVT EltVT = N0.getValueType();
5985     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5986
5987     if (VT == MVT::i32 &&
5988         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
5989         TLI.isTypeLegal(Vec.getValueType()) &&
5990         isa<ConstantSDNode>(Lane)) {
5991
5992       unsigned Opc = 0;
5993       switch (N->getOpcode()) {
5994       default: llvm_unreachable("unexpected opcode");
5995       case ISD::SIGN_EXTEND:
5996         Opc = ARMISD::VGETLANEs;
5997         break;
5998       case ISD::ZERO_EXTEND:
5999       case ISD::ANY_EXTEND:
6000         Opc = ARMISD::VGETLANEu;
6001         break;
6002       }
6003       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
6004     }
6005   }
6006
6007   return SDValue();
6008 }
6009
6010 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
6011 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
6012 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
6013                                        const ARMSubtarget *ST) {
6014   // If the target supports NEON, try to use vmax/vmin instructions for f32
6015   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
6016   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
6017   // a NaN; only do the transformation when it matches that behavior.
6018
6019   // For now only do this when using NEON for FP operations; if using VFP, it
6020   // is not obvious that the benefit outweighs the cost of switching to the
6021   // NEON pipeline.
6022   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
6023       N->getValueType(0) != MVT::f32)
6024     return SDValue();
6025
6026   SDValue CondLHS = N->getOperand(0);
6027   SDValue CondRHS = N->getOperand(1);
6028   SDValue LHS = N->getOperand(2);
6029   SDValue RHS = N->getOperand(3);
6030   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
6031
6032   unsigned Opcode = 0;
6033   bool IsReversed;
6034   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
6035     IsReversed = false; // x CC y ? x : y
6036   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
6037     IsReversed = true ; // x CC y ? y : x
6038   } else {
6039     return SDValue();
6040   }
6041
6042   bool IsUnordered;
6043   switch (CC) {
6044   default: break;
6045   case ISD::SETOLT:
6046   case ISD::SETOLE:
6047   case ISD::SETLT:
6048   case ISD::SETLE:
6049   case ISD::SETULT:
6050   case ISD::SETULE:
6051     // If LHS is NaN, an ordered comparison will be false and the result will
6052     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
6053     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
6054     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
6055     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
6056       break;
6057     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
6058     // will return -0, so vmin can only be used for unsafe math or if one of
6059     // the operands is known to be nonzero.
6060     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
6061         !UnsafeFPMath &&
6062         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
6063       break;
6064     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
6065     break;
6066
6067   case ISD::SETOGT:
6068   case ISD::SETOGE:
6069   case ISD::SETGT:
6070   case ISD::SETGE:
6071   case ISD::SETUGT:
6072   case ISD::SETUGE:
6073     // If LHS is NaN, an ordered comparison will be false and the result will
6074     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
6075     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
6076     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
6077     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
6078       break;
6079     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
6080     // will return +0, so vmax can only be used for unsafe math or if one of
6081     // the operands is known to be nonzero.
6082     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
6083         !UnsafeFPMath &&
6084         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
6085       break;
6086     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
6087     break;
6088   }
6089
6090   if (!Opcode)
6091     return SDValue();
6092   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
6093 }
6094
6095 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
6096                                              DAGCombinerInfo &DCI) const {
6097   switch (N->getOpcode()) {
6098   default: break;
6099   case ISD::ADD:        return PerformADDCombine(N, DCI);
6100   case ISD::SUB:        return PerformSUBCombine(N, DCI);
6101   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
6102   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
6103   case ISD::AND:        return PerformANDCombine(N, DCI);
6104   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
6105   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
6106   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
6107   case ISD::STORE:      return PerformSTORECombine(N, DCI);
6108   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI);
6109   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
6110   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
6111   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
6112   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
6113   case ISD::SHL:
6114   case ISD::SRA:
6115   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
6116   case ISD::SIGN_EXTEND:
6117   case ISD::ZERO_EXTEND:
6118   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
6119   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
6120   case ARMISD::VLD2DUP:
6121   case ARMISD::VLD3DUP:
6122   case ARMISD::VLD4DUP:
6123     return CombineBaseUpdate(N, DCI);
6124   case ISD::INTRINSIC_VOID:
6125   case ISD::INTRINSIC_W_CHAIN:
6126     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
6127     case Intrinsic::arm_neon_vld1:
6128     case Intrinsic::arm_neon_vld2:
6129     case Intrinsic::arm_neon_vld3:
6130     case Intrinsic::arm_neon_vld4:
6131     case Intrinsic::arm_neon_vld2lane:
6132     case Intrinsic::arm_neon_vld3lane:
6133     case Intrinsic::arm_neon_vld4lane:
6134     case Intrinsic::arm_neon_vst1:
6135     case Intrinsic::arm_neon_vst2:
6136     case Intrinsic::arm_neon_vst3:
6137     case Intrinsic::arm_neon_vst4:
6138     case Intrinsic::arm_neon_vst2lane:
6139     case Intrinsic::arm_neon_vst3lane:
6140     case Intrinsic::arm_neon_vst4lane:
6141       return CombineBaseUpdate(N, DCI);
6142     default: break;
6143     }
6144     break;
6145   }
6146   return SDValue();
6147 }
6148
6149 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
6150                                                           EVT VT) const {
6151   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
6152 }
6153
6154 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
6155   if (!Subtarget->allowsUnalignedMem())
6156     return false;
6157
6158   switch (VT.getSimpleVT().SimpleTy) {
6159   default:
6160     return false;
6161   case MVT::i8:
6162   case MVT::i16:
6163   case MVT::i32:
6164     return true;
6165   // FIXME: VLD1 etc with standard alignment is legal.
6166   }
6167 }
6168
6169 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
6170   if (V < 0)
6171     return false;
6172
6173   unsigned Scale = 1;
6174   switch (VT.getSimpleVT().SimpleTy) {
6175   default: return false;
6176   case MVT::i1:
6177   case MVT::i8:
6178     // Scale == 1;
6179     break;
6180   case MVT::i16:
6181     // Scale == 2;
6182     Scale = 2;
6183     break;
6184   case MVT::i32:
6185     // Scale == 4;
6186     Scale = 4;
6187     break;
6188   }
6189
6190   if ((V & (Scale - 1)) != 0)
6191     return false;
6192   V /= Scale;
6193   return V == (V & ((1LL << 5) - 1));
6194 }
6195
6196 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
6197                                       const ARMSubtarget *Subtarget) {
6198   bool isNeg = false;
6199   if (V < 0) {
6200     isNeg = true;
6201     V = - V;
6202   }
6203
6204   switch (VT.getSimpleVT().SimpleTy) {
6205   default: return false;
6206   case MVT::i1:
6207   case MVT::i8:
6208   case MVT::i16:
6209   case MVT::i32:
6210     // + imm12 or - imm8
6211     if (isNeg)
6212       return V == (V & ((1LL << 8) - 1));
6213     return V == (V & ((1LL << 12) - 1));
6214   case MVT::f32:
6215   case MVT::f64:
6216     // Same as ARM mode. FIXME: NEON?
6217     if (!Subtarget->hasVFP2())
6218       return false;
6219     if ((V & 3) != 0)
6220       return false;
6221     V >>= 2;
6222     return V == (V & ((1LL << 8) - 1));
6223   }
6224 }
6225
6226 /// isLegalAddressImmediate - Return true if the integer value can be used
6227 /// as the offset of the target addressing mode for load / store of the
6228 /// given type.
6229 static bool isLegalAddressImmediate(int64_t V, EVT VT,
6230                                     const ARMSubtarget *Subtarget) {
6231   if (V == 0)
6232     return true;
6233
6234   if (!VT.isSimple())
6235     return false;
6236
6237   if (Subtarget->isThumb1Only())
6238     return isLegalT1AddressImmediate(V, VT);
6239   else if (Subtarget->isThumb2())
6240     return isLegalT2AddressImmediate(V, VT, Subtarget);
6241
6242   // ARM mode.
6243   if (V < 0)
6244     V = - V;
6245   switch (VT.getSimpleVT().SimpleTy) {
6246   default: return false;
6247   case MVT::i1:
6248   case MVT::i8:
6249   case MVT::i32:
6250     // +- imm12
6251     return V == (V & ((1LL << 12) - 1));
6252   case MVT::i16:
6253     // +- imm8
6254     return V == (V & ((1LL << 8) - 1));
6255   case MVT::f32:
6256   case MVT::f64:
6257     if (!Subtarget->hasVFP2()) // FIXME: NEON?
6258       return false;
6259     if ((V & 3) != 0)
6260       return false;
6261     V >>= 2;
6262     return V == (V & ((1LL << 8) - 1));
6263   }
6264 }
6265
6266 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
6267                                                       EVT VT) const {
6268   int Scale = AM.Scale;
6269   if (Scale < 0)
6270     return false;
6271
6272   switch (VT.getSimpleVT().SimpleTy) {
6273   default: return false;
6274   case MVT::i1:
6275   case MVT::i8:
6276   case MVT::i16:
6277   case MVT::i32:
6278     if (Scale == 1)
6279       return true;
6280     // r + r << imm
6281     Scale = Scale & ~1;
6282     return Scale == 2 || Scale == 4 || Scale == 8;
6283   case MVT::i64:
6284     // r + r
6285     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
6286       return true;
6287     return false;
6288   case MVT::isVoid:
6289     // Note, we allow "void" uses (basically, uses that aren't loads or
6290     // stores), because arm allows folding a scale into many arithmetic
6291     // operations.  This should be made more precise and revisited later.
6292
6293     // Allow r << imm, but the imm has to be a multiple of two.
6294     if (Scale & 1) return false;
6295     return isPowerOf2_32(Scale);
6296   }
6297 }
6298
6299 /// isLegalAddressingMode - Return true if the addressing mode represented
6300 /// by AM is legal for this target, for a load/store of the specified type.
6301 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
6302                                               const Type *Ty) const {
6303   EVT VT = getValueType(Ty, true);
6304   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
6305     return false;
6306
6307   // Can never fold addr of global into load/store.
6308   if (AM.BaseGV)
6309     return false;
6310
6311   switch (AM.Scale) {
6312   case 0:  // no scale reg, must be "r+i" or "r", or "i".
6313     break;
6314   case 1:
6315     if (Subtarget->isThumb1Only())
6316       return false;
6317     // FALL THROUGH.
6318   default:
6319     // ARM doesn't support any R+R*scale+imm addr modes.
6320     if (AM.BaseOffs)
6321       return false;
6322
6323     if (!VT.isSimple())
6324       return false;
6325
6326     if (Subtarget->isThumb2())
6327       return isLegalT2ScaledAddressingMode(AM, VT);
6328
6329     int Scale = AM.Scale;
6330     switch (VT.getSimpleVT().SimpleTy) {
6331     default: return false;
6332     case MVT::i1:
6333     case MVT::i8:
6334     case MVT::i32:
6335       if (Scale < 0) Scale = -Scale;
6336       if (Scale == 1)
6337         return true;
6338       // r + r << imm
6339       return isPowerOf2_32(Scale & ~1);
6340     case MVT::i16:
6341     case MVT::i64:
6342       // r + r
6343       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
6344         return true;
6345       return false;
6346
6347     case MVT::isVoid:
6348       // Note, we allow "void" uses (basically, uses that aren't loads or
6349       // stores), because arm allows folding a scale into many arithmetic
6350       // operations.  This should be made more precise and revisited later.
6351
6352       // Allow r << imm, but the imm has to be a multiple of two.
6353       if (Scale & 1) return false;
6354       return isPowerOf2_32(Scale);
6355     }
6356     break;
6357   }
6358   return true;
6359 }
6360
6361 /// isLegalICmpImmediate - Return true if the specified immediate is legal
6362 /// icmp immediate, that is the target has icmp instructions which can compare
6363 /// a register against the immediate without having to materialize the
6364 /// immediate into a register.
6365 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
6366   if (!Subtarget->isThumb())
6367     return ARM_AM::getSOImmVal(Imm) != -1;
6368   if (Subtarget->isThumb2())
6369     return ARM_AM::getT2SOImmVal(Imm) != -1;
6370   return Imm >= 0 && Imm <= 255;
6371 }
6372
6373 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
6374                                       bool isSEXTLoad, SDValue &Base,
6375                                       SDValue &Offset, bool &isInc,
6376                                       SelectionDAG &DAG) {
6377   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
6378     return false;
6379
6380   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
6381     // AddressingMode 3
6382     Base = Ptr->getOperand(0);
6383     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
6384       int RHSC = (int)RHS->getZExtValue();
6385       if (RHSC < 0 && RHSC > -256) {
6386         assert(Ptr->getOpcode() == ISD::ADD);
6387         isInc = false;
6388         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
6389         return true;
6390       }
6391     }
6392     isInc = (Ptr->getOpcode() == ISD::ADD);
6393     Offset = Ptr->getOperand(1);
6394     return true;
6395   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
6396     // AddressingMode 2
6397     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
6398       int RHSC = (int)RHS->getZExtValue();
6399       if (RHSC < 0 && RHSC > -0x1000) {
6400         assert(Ptr->getOpcode() == ISD::ADD);
6401         isInc = false;
6402         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
6403         Base = Ptr->getOperand(0);
6404         return true;
6405       }
6406     }
6407
6408     if (Ptr->getOpcode() == ISD::ADD) {
6409       isInc = true;
6410       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
6411       if (ShOpcVal != ARM_AM::no_shift) {
6412         Base = Ptr->getOperand(1);
6413         Offset = Ptr->getOperand(0);
6414       } else {
6415         Base = Ptr->getOperand(0);
6416         Offset = Ptr->getOperand(1);
6417       }
6418       return true;
6419     }
6420
6421     isInc = (Ptr->getOpcode() == ISD::ADD);
6422     Base = Ptr->getOperand(0);
6423     Offset = Ptr->getOperand(1);
6424     return true;
6425   }
6426
6427   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
6428   return false;
6429 }
6430
6431 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
6432                                      bool isSEXTLoad, SDValue &Base,
6433                                      SDValue &Offset, bool &isInc,
6434                                      SelectionDAG &DAG) {
6435   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
6436     return false;
6437
6438   Base = Ptr->getOperand(0);
6439   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
6440     int RHSC = (int)RHS->getZExtValue();
6441     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
6442       assert(Ptr->getOpcode() == ISD::ADD);
6443       isInc = false;
6444       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
6445       return true;
6446     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
6447       isInc = Ptr->getOpcode() == ISD::ADD;
6448       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
6449       return true;
6450     }
6451   }
6452
6453   return false;
6454 }
6455
6456 /// getPreIndexedAddressParts - returns true by value, base pointer and
6457 /// offset pointer and addressing mode by reference if the node's address
6458 /// can be legally represented as pre-indexed load / store address.
6459 bool
6460 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
6461                                              SDValue &Offset,
6462                                              ISD::MemIndexedMode &AM,
6463                                              SelectionDAG &DAG) const {
6464   if (Subtarget->isThumb1Only())
6465     return false;
6466
6467   EVT VT;
6468   SDValue Ptr;
6469   bool isSEXTLoad = false;
6470   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
6471     Ptr = LD->getBasePtr();
6472     VT  = LD->getMemoryVT();
6473     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
6474   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
6475     Ptr = ST->getBasePtr();
6476     VT  = ST->getMemoryVT();
6477   } else
6478     return false;
6479
6480   bool isInc;
6481   bool isLegal = false;
6482   if (Subtarget->isThumb2())
6483     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
6484                                        Offset, isInc, DAG);
6485   else
6486     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
6487                                         Offset, isInc, DAG);
6488   if (!isLegal)
6489     return false;
6490
6491   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
6492   return true;
6493 }
6494
6495 /// getPostIndexedAddressParts - returns true by value, base pointer and
6496 /// offset pointer and addressing mode by reference if this node can be
6497 /// combined with a load / store to form a post-indexed load / store.
6498 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
6499                                                    SDValue &Base,
6500                                                    SDValue &Offset,
6501                                                    ISD::MemIndexedMode &AM,
6502                                                    SelectionDAG &DAG) const {
6503   if (Subtarget->isThumb1Only())
6504     return false;
6505
6506   EVT VT;
6507   SDValue Ptr;
6508   bool isSEXTLoad = false;
6509   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
6510     VT  = LD->getMemoryVT();
6511     Ptr = LD->getBasePtr();
6512     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
6513   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
6514     VT  = ST->getMemoryVT();
6515     Ptr = ST->getBasePtr();
6516   } else
6517     return false;
6518
6519   bool isInc;
6520   bool isLegal = false;
6521   if (Subtarget->isThumb2())
6522     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
6523                                        isInc, DAG);
6524   else
6525     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
6526                                         isInc, DAG);
6527   if (!isLegal)
6528     return false;
6529
6530   if (Ptr != Base) {
6531     // Swap base ptr and offset to catch more post-index load / store when
6532     // it's legal. In Thumb2 mode, offset must be an immediate.
6533     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
6534         !Subtarget->isThumb2())
6535       std::swap(Base, Offset);
6536
6537     // Post-indexed load / store update the base pointer.
6538     if (Ptr != Base)
6539       return false;
6540   }
6541
6542   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
6543   return true;
6544 }
6545
6546 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
6547                                                        const APInt &Mask,
6548                                                        APInt &KnownZero,
6549                                                        APInt &KnownOne,
6550                                                        const SelectionDAG &DAG,
6551                                                        unsigned Depth) const {
6552   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
6553   switch (Op.getOpcode()) {
6554   default: break;
6555   case ARMISD::CMOV: {
6556     // Bits are known zero/one if known on the LHS and RHS.
6557     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
6558     if (KnownZero == 0 && KnownOne == 0) return;
6559
6560     APInt KnownZeroRHS, KnownOneRHS;
6561     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
6562                           KnownZeroRHS, KnownOneRHS, Depth+1);
6563     KnownZero &= KnownZeroRHS;
6564     KnownOne  &= KnownOneRHS;
6565     return;
6566   }
6567   }
6568 }
6569
6570 //===----------------------------------------------------------------------===//
6571 //                           ARM Inline Assembly Support
6572 //===----------------------------------------------------------------------===//
6573
6574 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
6575   // Looking for "rev" which is V6+.
6576   if (!Subtarget->hasV6Ops())
6577     return false;
6578
6579   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
6580   std::string AsmStr = IA->getAsmString();
6581   SmallVector<StringRef, 4> AsmPieces;
6582   SplitString(AsmStr, AsmPieces, ";\n");
6583
6584   switch (AsmPieces.size()) {
6585   default: return false;
6586   case 1:
6587     AsmStr = AsmPieces[0];
6588     AsmPieces.clear();
6589     SplitString(AsmStr, AsmPieces, " \t,");
6590
6591     // rev $0, $1
6592     if (AsmPieces.size() == 3 &&
6593         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
6594         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
6595       const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
6596       if (Ty && Ty->getBitWidth() == 32)
6597         return IntrinsicLowering::LowerToByteSwap(CI);
6598     }
6599     break;
6600   }
6601
6602   return false;
6603 }
6604
6605 /// getConstraintType - Given a constraint letter, return the type of
6606 /// constraint it is for this target.
6607 ARMTargetLowering::ConstraintType
6608 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
6609   if (Constraint.size() == 1) {
6610     switch (Constraint[0]) {
6611     default:  break;
6612     case 'l': return C_RegisterClass;
6613     case 'w': return C_RegisterClass;
6614     }
6615   }
6616   return TargetLowering::getConstraintType(Constraint);
6617 }
6618
6619 /// Examine constraint type and operand type and determine a weight value.
6620 /// This object must already have been set up with the operand type
6621 /// and the current alternative constraint selected.
6622 TargetLowering::ConstraintWeight
6623 ARMTargetLowering::getSingleConstraintMatchWeight(
6624     AsmOperandInfo &info, const char *constraint) const {
6625   ConstraintWeight weight = CW_Invalid;
6626   Value *CallOperandVal = info.CallOperandVal;
6627     // If we don't have a value, we can't do a match,
6628     // but allow it at the lowest weight.
6629   if (CallOperandVal == NULL)
6630     return CW_Default;
6631   const Type *type = CallOperandVal->getType();
6632   // Look at the constraint type.
6633   switch (*constraint) {
6634   default:
6635     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
6636     break;
6637   case 'l':
6638     if (type->isIntegerTy()) {
6639       if (Subtarget->isThumb())
6640         weight = CW_SpecificReg;
6641       else
6642         weight = CW_Register;
6643     }
6644     break;
6645   case 'w':
6646     if (type->isFloatingPointTy())
6647       weight = CW_Register;
6648     break;
6649   }
6650   return weight;
6651 }
6652
6653 std::pair<unsigned, const TargetRegisterClass*>
6654 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
6655                                                 EVT VT) const {
6656   if (Constraint.size() == 1) {
6657     // GCC ARM Constraint Letters
6658     switch (Constraint[0]) {
6659     case 'l':
6660       if (Subtarget->isThumb())
6661         return std::make_pair(0U, ARM::tGPRRegisterClass);
6662       else
6663         return std::make_pair(0U, ARM::GPRRegisterClass);
6664     case 'r':
6665       return std::make_pair(0U, ARM::GPRRegisterClass);
6666     case 'w':
6667       if (VT == MVT::f32)
6668         return std::make_pair(0U, ARM::SPRRegisterClass);
6669       if (VT.getSizeInBits() == 64)
6670         return std::make_pair(0U, ARM::DPRRegisterClass);
6671       if (VT.getSizeInBits() == 128)
6672         return std::make_pair(0U, ARM::QPRRegisterClass);
6673       break;
6674     }
6675   }
6676   if (StringRef("{cc}").equals_lower(Constraint))
6677     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
6678
6679   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
6680 }
6681
6682 std::vector<unsigned> ARMTargetLowering::
6683 getRegClassForInlineAsmConstraint(const std::string &Constraint,
6684                                   EVT VT) const {
6685   if (Constraint.size() != 1)
6686     return std::vector<unsigned>();
6687
6688   switch (Constraint[0]) {      // GCC ARM Constraint Letters
6689   default: break;
6690   case 'l':
6691     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
6692                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
6693                                  0);
6694   case 'r':
6695     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
6696                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
6697                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
6698                                  ARM::R12, ARM::LR, 0);
6699   case 'w':
6700     if (VT == MVT::f32)
6701       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
6702                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
6703                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
6704                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
6705                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
6706                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
6707                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
6708                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
6709     if (VT.getSizeInBits() == 64)
6710       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
6711                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
6712                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
6713                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
6714     if (VT.getSizeInBits() == 128)
6715       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
6716                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
6717       break;
6718   }
6719
6720   return std::vector<unsigned>();
6721 }
6722
6723 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
6724 /// vector.  If it is invalid, don't add anything to Ops.
6725 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
6726                                                      char Constraint,
6727                                                      std::vector<SDValue>&Ops,
6728                                                      SelectionDAG &DAG) const {
6729   SDValue Result(0, 0);
6730
6731   switch (Constraint) {
6732   default: break;
6733   case 'I': case 'J': case 'K': case 'L':
6734   case 'M': case 'N': case 'O':
6735     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
6736     if (!C)
6737       return;
6738
6739     int64_t CVal64 = C->getSExtValue();
6740     int CVal = (int) CVal64;
6741     // None of these constraints allow values larger than 32 bits.  Check
6742     // that the value fits in an int.
6743     if (CVal != CVal64)
6744       return;
6745
6746     switch (Constraint) {
6747       case 'I':
6748         if (Subtarget->isThumb1Only()) {
6749           // This must be a constant between 0 and 255, for ADD
6750           // immediates.
6751           if (CVal >= 0 && CVal <= 255)
6752             break;
6753         } else if (Subtarget->isThumb2()) {
6754           // A constant that can be used as an immediate value in a
6755           // data-processing instruction.
6756           if (ARM_AM::getT2SOImmVal(CVal) != -1)
6757             break;
6758         } else {
6759           // A constant that can be used as an immediate value in a
6760           // data-processing instruction.
6761           if (ARM_AM::getSOImmVal(CVal) != -1)
6762             break;
6763         }
6764         return;
6765
6766       case 'J':
6767         if (Subtarget->isThumb()) {  // FIXME thumb2
6768           // This must be a constant between -255 and -1, for negated ADD
6769           // immediates. This can be used in GCC with an "n" modifier that
6770           // prints the negated value, for use with SUB instructions. It is
6771           // not useful otherwise but is implemented for compatibility.
6772           if (CVal >= -255 && CVal <= -1)
6773             break;
6774         } else {
6775           // This must be a constant between -4095 and 4095. It is not clear
6776           // what this constraint is intended for. Implemented for
6777           // compatibility with GCC.
6778           if (CVal >= -4095 && CVal <= 4095)
6779             break;
6780         }
6781         return;
6782
6783       case 'K':
6784         if (Subtarget->isThumb1Only()) {
6785           // A 32-bit value where only one byte has a nonzero value. Exclude
6786           // zero to match GCC. This constraint is used by GCC internally for
6787           // constants that can be loaded with a move/shift combination.
6788           // It is not useful otherwise but is implemented for compatibility.
6789           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
6790             break;
6791         } else if (Subtarget->isThumb2()) {
6792           // A constant whose bitwise inverse can be used as an immediate
6793           // value in a data-processing instruction. This can be used in GCC
6794           // with a "B" modifier that prints the inverted value, for use with
6795           // BIC and MVN instructions. It is not useful otherwise but is
6796           // implemented for compatibility.
6797           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
6798             break;
6799         } else {
6800           // A constant whose bitwise inverse can be used as an immediate
6801           // value in a data-processing instruction. This can be used in GCC
6802           // with a "B" modifier that prints the inverted value, for use with
6803           // BIC and MVN instructions. It is not useful otherwise but is
6804           // implemented for compatibility.
6805           if (ARM_AM::getSOImmVal(~CVal) != -1)
6806             break;
6807         }
6808         return;
6809
6810       case 'L':
6811         if (Subtarget->isThumb1Only()) {
6812           // This must be a constant between -7 and 7,
6813           // for 3-operand ADD/SUB immediate instructions.
6814           if (CVal >= -7 && CVal < 7)
6815             break;
6816         } else if (Subtarget->isThumb2()) {
6817           // A constant whose negation can be used as an immediate value in a
6818           // data-processing instruction. This can be used in GCC with an "n"
6819           // modifier that prints the negated value, for use with SUB
6820           // instructions. It is not useful otherwise but is implemented for
6821           // compatibility.
6822           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
6823             break;
6824         } else {
6825           // A constant whose negation can be used as an immediate value in a
6826           // data-processing instruction. This can be used in GCC with an "n"
6827           // modifier that prints the negated value, for use with SUB
6828           // instructions. It is not useful otherwise but is implemented for
6829           // compatibility.
6830           if (ARM_AM::getSOImmVal(-CVal) != -1)
6831             break;
6832         }
6833         return;
6834
6835       case 'M':
6836         if (Subtarget->isThumb()) { // FIXME thumb2
6837           // This must be a multiple of 4 between 0 and 1020, for
6838           // ADD sp + immediate.
6839           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
6840             break;
6841         } else {
6842           // A power of two or a constant between 0 and 32.  This is used in
6843           // GCC for the shift amount on shifted register operands, but it is
6844           // useful in general for any shift amounts.
6845           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
6846             break;
6847         }
6848         return;
6849
6850       case 'N':
6851         if (Subtarget->isThumb()) {  // FIXME thumb2
6852           // This must be a constant between 0 and 31, for shift amounts.
6853           if (CVal >= 0 && CVal <= 31)
6854             break;
6855         }
6856         return;
6857
6858       case 'O':
6859         if (Subtarget->isThumb()) {  // FIXME thumb2
6860           // This must be a multiple of 4 between -508 and 508, for
6861           // ADD/SUB sp = sp + immediate.
6862           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
6863             break;
6864         }
6865         return;
6866     }
6867     Result = DAG.getTargetConstant(CVal, Op.getValueType());
6868     break;
6869   }
6870
6871   if (Result.getNode()) {
6872     Ops.push_back(Result);
6873     return;
6874   }
6875   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
6876 }
6877
6878 bool
6879 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
6880   // The ARM target isn't yet aware of offsets.
6881   return false;
6882 }
6883
6884 int ARM::getVFPf32Imm(const APFloat &FPImm) {
6885   APInt Imm = FPImm.bitcastToAPInt();
6886   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
6887   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
6888   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
6889
6890   // We can handle 4 bits of mantissa.
6891   // mantissa = (16+UInt(e:f:g:h))/16.
6892   if (Mantissa & 0x7ffff)
6893     return -1;
6894   Mantissa >>= 19;
6895   if ((Mantissa & 0xf) != Mantissa)
6896     return -1;
6897
6898   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
6899   if (Exp < -3 || Exp > 4)
6900     return -1;
6901   Exp = ((Exp+3) & 0x7) ^ 4;
6902
6903   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
6904 }
6905
6906 int ARM::getVFPf64Imm(const APFloat &FPImm) {
6907   APInt Imm = FPImm.bitcastToAPInt();
6908   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
6909   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
6910   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
6911
6912   // We can handle 4 bits of mantissa.
6913   // mantissa = (16+UInt(e:f:g:h))/16.
6914   if (Mantissa & 0xffffffffffffLL)
6915     return -1;
6916   Mantissa >>= 48;
6917   if ((Mantissa & 0xf) != Mantissa)
6918     return -1;
6919
6920   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
6921   if (Exp < -3 || Exp > 4)
6922     return -1;
6923   Exp = ((Exp+3) & 0x7) ^ 4;
6924
6925   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
6926 }
6927
6928 bool ARM::isBitFieldInvertedMask(unsigned v) {
6929   if (v == 0xffffffff)
6930     return 0;
6931   // there can be 1's on either or both "outsides", all the "inside"
6932   // bits must be 0's
6933   unsigned int lsb = 0, msb = 31;
6934   while (v & (1 << msb)) --msb;
6935   while (v & (1 << lsb)) ++lsb;
6936   for (unsigned int i = lsb; i <= msb; ++i) {
6937     if (v & (1 << i))
6938       return 0;
6939   }
6940   return 1;
6941 }
6942
6943 /// isFPImmLegal - Returns true if the target can instruction select the
6944 /// specified FP immediate natively. If false, the legalizer will
6945 /// materialize the FP immediate as a load from a constant pool.
6946 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
6947   if (!Subtarget->hasVFP3())
6948     return false;
6949   if (VT == MVT::f32)
6950     return ARM::getVFPf32Imm(Imm) != -1;
6951   if (VT == MVT::f64)
6952     return ARM::getVFPf64Imm(Imm) != -1;
6953   return false;
6954 }
6955
6956 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6957 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6958 /// specified in the intrinsic calls.
6959 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6960                                            const CallInst &I,
6961                                            unsigned Intrinsic) const {
6962   switch (Intrinsic) {
6963   case Intrinsic::arm_neon_vld1:
6964   case Intrinsic::arm_neon_vld2:
6965   case Intrinsic::arm_neon_vld3:
6966   case Intrinsic::arm_neon_vld4:
6967   case Intrinsic::arm_neon_vld2lane:
6968   case Intrinsic::arm_neon_vld3lane:
6969   case Intrinsic::arm_neon_vld4lane: {
6970     Info.opc = ISD::INTRINSIC_W_CHAIN;
6971     // Conservatively set memVT to the entire set of vectors loaded.
6972     uint64_t NumElts = getTargetData()->getTypeAllocSize(I.getType()) / 8;
6973     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6974     Info.ptrVal = I.getArgOperand(0);
6975     Info.offset = 0;
6976     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
6977     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
6978     Info.vol = false; // volatile loads with NEON intrinsics not supported
6979     Info.readMem = true;
6980     Info.writeMem = false;
6981     return true;
6982   }
6983   case Intrinsic::arm_neon_vst1:
6984   case Intrinsic::arm_neon_vst2:
6985   case Intrinsic::arm_neon_vst3:
6986   case Intrinsic::arm_neon_vst4:
6987   case Intrinsic::arm_neon_vst2lane:
6988   case Intrinsic::arm_neon_vst3lane:
6989   case Intrinsic::arm_neon_vst4lane: {
6990     Info.opc = ISD::INTRINSIC_VOID;
6991     // Conservatively set memVT to the entire set of vectors stored.
6992     unsigned NumElts = 0;
6993     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6994       const Type *ArgTy = I.getArgOperand(ArgI)->getType();
6995       if (!ArgTy->isVectorTy())
6996         break;
6997       NumElts += getTargetData()->getTypeAllocSize(ArgTy) / 8;
6998     }
6999     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
7000     Info.ptrVal = I.getArgOperand(0);
7001     Info.offset = 0;
7002     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
7003     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
7004     Info.vol = false; // volatile stores with NEON intrinsics not supported
7005     Info.readMem = false;
7006     Info.writeMem = true;
7007     return true;
7008   }
7009   default:
7010     break;
7011   }
7012
7013   return false;
7014 }