lib/Target/ARM/ARMISelLowering.h

   1 //===-- ARMISelLowering.h - ARM DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef ARMISELLOWERING_H
  16 #define ARMISELLOWERING_H
  17
  18 #include "ARMSubtarget.h"
  19 #include "llvm/Target/TargetLowering.h"
  20 #include "llvm/Target/TargetRegisterInfo.h"
  21 #include "llvm/CodeGen/FastISel.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include <vector>
  25
  26 namespace llvm {
  27   class ARMConstantPoolValue;
  28
  29   namespace ARMISD {
  30     // ARM Specific DAG Nodes
  31     enum NodeType {
  32       // Start the numbering where the builtin ops and target ops leave off.
  33       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  34
  35       Wrapper,      // Wrapper - A wrapper node for TargetConstantPool,
  36                     // TargetExternalSymbol, and TargetGlobalAddress.
  37       WrapperDYN,   // WrapperDYN - A wrapper node for TargetGlobalAddress in
  38                     // DYN mode.
  39       WrapperPIC,   // WrapperPIC - A wrapper node for TargetGlobalAddress in
  40                     // PIC mode.
  41       WrapperJT,    // WrapperJT - A wrapper node for TargetJumpTable
  42
  43       CALL,         // Function call.
  44       CALL_PRED,    // Function call that's predicable.
  45       CALL_NOLINK,  // Function call with branch not branch-and-link.
  46       tCALL,        // Thumb function call.
  47       BRCOND,       // Conditional branch.
  48       BR_JT,        // Jumptable branch.
  49       BR2_JT,       // Jumptable branch (2 level - jumptable entry is a jump).
  50       RET_FLAG,     // Return with a flag operand.
  51
  52       PIC_ADD,      // Add with a PC operand and a PIC label.
  53
  54       CMP,          // ARM compare instructions.
  55       CMPZ,         // ARM compare that sets only Z flag.
  56       CMPFP,        // ARM VFP compare instruction, sets FPSCR.
  57       CMPFPw0,      // ARM VFP compare against zero instruction, sets FPSCR.
  58       FMSTAT,       // ARM fmstat instruction.
  59       CMOV,         // ARM conditional move instructions.
  60       CNEG,         // ARM conditional negate instructions.
  61
  62       BCC_i64,
  63
  64       RBIT,         // ARM bitreverse instruction
  65
  66       FTOSI,        // FP to sint within a FP register.
  67       FTOUI,        // FP to uint within a FP register.
  68       SITOF,        // sint to FP within a FP register.
  69       UITOF,        // uint to FP within a FP register.
  70
  71       SRL_FLAG,     // V,Flag = srl_flag X -> srl X, 1 + save carry out.
  72       SRA_FLAG,     // V,Flag = sra_flag X -> sra X, 1 + save carry out.
  73       RRX,          // V = RRX X, Flag     -> srl X, 1 + shift in carry flag.
  74
  75       VMOVRRD,      // double to two gprs.
  76       VMOVDRR,      // Two gprs to double.
  77
  78       EH_SJLJ_SETJMP,         // SjLj exception handling setjmp.
  79       EH_SJLJ_LONGJMP,        // SjLj exception handling longjmp.
  80       EH_SJLJ_DISPATCHSETUP,  // SjLj exception handling dispatch setup.
  81
  82       TC_RETURN,    // Tail call return pseudo.
  83
  84       THREAD_POINTER,
  85
  86       DYN_ALLOC,    // Dynamic allocation on the stack.
  87
  88       MEMBARRIER,   // Memory barrier (DMB)
  89       MEMBARRIER_MCR, // Memory barrier (MCR)
  90
  91       PRELOAD,      // Preload
  92
  93       VCEQ,         // Vector compare equal.
  94       VCEQZ,        // Vector compare equal to zero.
  95       VCGE,         // Vector compare greater than or equal.
  96       VCGEZ,        // Vector compare greater than or equal to zero.
  97       VCLEZ,        // Vector compare less than or equal to zero.
  98       VCGEU,        // Vector compare unsigned greater than or equal.
  99       VCGT,         // Vector compare greater than.
 100       VCGTZ,        // Vector compare greater than zero.
 101       VCLTZ,        // Vector compare less than zero.
 102       VCGTU,        // Vector compare unsigned greater than.
 103       VTST,         // Vector test bits.
 104
 105       // Vector shift by immediate:
 106       VSHL,         // ...left
 107       VSHRs,        // ...right (signed)
 108       VSHRu,        // ...right (unsigned)
 109       VSHLLs,       // ...left long (signed)
 110       VSHLLu,       // ...left long (unsigned)
 111       VSHLLi,       // ...left long (with maximum shift count)
 112       VSHRN,        // ...right narrow
 113
 114       // Vector rounding shift by immediate:
 115       VRSHRs,       // ...right (signed)
 116       VRSHRu,       // ...right (unsigned)
 117       VRSHRN,       // ...right narrow
 118
 119       // Vector saturating shift by immediate:
 120       VQSHLs,       // ...left (signed)
 121       VQSHLu,       // ...left (unsigned)
 122       VQSHLsu,      // ...left (signed to unsigned)
 123       VQSHRNs,      // ...right narrow (signed)
 124       VQSHRNu,      // ...right narrow (unsigned)
 125       VQSHRNsu,     // ...right narrow (signed to unsigned)
 126
 127       // Vector saturating rounding shift by immediate:
 128       VQRSHRNs,     // ...right narrow (signed)
 129       VQRSHRNu,     // ...right narrow (unsigned)
 130       VQRSHRNsu,    // ...right narrow (signed to unsigned)
 131
 132       // Vector shift and insert:
 133       VSLI,         // ...left
 134       VSRI,         // ...right
 135
 136       // Vector get lane (VMOV scalar to ARM core register)
 137       // (These are used for 8- and 16-bit element types only.)
 138       VGETLANEu,    // zero-extend vector extract element
 139       VGETLANEs,    // sign-extend vector extract element
 140
 141       // Vector move immediate and move negated immediate:
 142       VMOVIMM,
 143       VMVNIMM,
 144
 145       // Vector duplicate:
 146       VDUP,
 147       VDUPLANE,
 148
 149       // Vector shuffles:
 150       VEXT,         // extract
 151       VREV64,       // reverse elements within 64-bit doublewords
 152       VREV32,       // reverse elements within 32-bit words
 153       VREV16,       // reverse elements within 16-bit halfwords
 154       VZIP,         // zip (interleave)
 155       VUZP,         // unzip (deinterleave)
 156       VTRN,         // transpose
 157
 158       // Vector multiply long:
 159       VMULLs,       // ...signed
 160       VMULLu,       // ...unsigned
 161
 162       // Operands of the standard BUILD_VECTOR node are not legalized, which
 163       // is fine if BUILD_VECTORs are always lowered to shuffles or other
 164       // operations, but for ARM some BUILD_VECTORs are legal as-is and their
 165       // operands need to be legalized.  Define an ARM-specific version of
 166       // BUILD_VECTOR for this purpose.
 167       BUILD_VECTOR,
 168
 169       // Floating-point max and min:
 170       FMAX,
 171       FMIN,
 172
 173       // Bit-field insert
 174       BFI,
 175
 176       // Vector OR with immediate
 177       VORRIMM,
 178       // Vector AND with NOT of immediate
 179       VBICIMM,
 180
 181       // Vector load N-element structure to all lanes:
 182       VLD2DUP = ISD::FIRST_TARGET_MEMORY_OPCODE,
 183       VLD3DUP,
 184       VLD4DUP
 185     };
 186   }
 187
 188   /// Define some predicates that are used for node matching.
 189   namespace ARM {
 190     /// getVFPf32Imm / getVFPf64Imm - If the given fp immediate can be
 191     /// materialized with a VMOV.f32 / VMOV.f64 (i.e. fconsts / fconstd)
 192     /// instruction, returns its 8-bit integer representation. Otherwise,
 193     /// returns -1.
 194     int getVFPf32Imm(const APFloat &FPImm);
 195     int getVFPf64Imm(const APFloat &FPImm);
 196     bool isBitFieldInvertedMask(unsigned v);
 197   }
 198
 199   //===--------------------------------------------------------------------===//
 200   //  ARMTargetLowering - ARM Implementation of the TargetLowering interface
 201
 202   class ARMTargetLowering : public TargetLowering {
 203   public:
 204     explicit ARMTargetLowering(TargetMachine &TM);
 205
 206     virtual unsigned getJumpTableEncoding(void) const;
 207
 208     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 209
 210     /// ReplaceNodeResults - Replace the results of node with an illegal result
 211     /// type with new values built out of custom code.
 212     ///
 213     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 214                                     SelectionDAG &DAG) const;
 215
 216     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 217
 218     virtual const char *getTargetNodeName(unsigned Opcode) const;
 219
 220     virtual MachineBasicBlock *
 221       EmitInstrWithCustomInserter(MachineInstr *MI,
 222                                   MachineBasicBlock *MBB) const;
 223
 224     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 225     /// unaligned memory accesses. of the specified type.
 226     /// FIXME: Add getOptimalMemOpType to implement memcpy with NEON?
 227     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const;
 228
 229     /// isLegalAddressingMode - Return true if the addressing mode represented
 230     /// by AM is legal for this target, for a load/store of the specified type.
 231     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 232     bool isLegalT2ScaledAddressingMode(const AddrMode &AM, EVT VT) const;
 233
 234     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 235     /// icmp immediate, that is the target has icmp instructions which can
 236     /// compare a register against the immediate without having to materialize
 237     /// the immediate into a register.
 238     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 239
 240     /// getPreIndexedAddressParts - returns true by value, base pointer and
 241     /// offset pointer and addressing mode by reference if the node's address
 242     /// can be legally represented as pre-indexed load / store address.
 243     virtual bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 244                                            SDValue &Offset,
 245                                            ISD::MemIndexedMode &AM,
 246                                            SelectionDAG &DAG) const;
 247
 248     /// getPostIndexedAddressParts - returns true by value, base pointer and
 249     /// offset pointer and addressing mode by reference if this node can be
 250     /// combined with a load / store to form a post-indexed load / store.
 251     virtual bool getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 252                                             SDValue &Base, SDValue &Offset,
 253                                             ISD::MemIndexedMode &AM,
 254                                             SelectionDAG &DAG) const;
 255
 256     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 257                                                 const APInt &Mask,
 258                                                 APInt &KnownZero,
 259                                                 APInt &KnownOne,
 260                                                 const SelectionDAG &DAG,
 261                                                 unsigned Depth) const;
 262
 263
 264     virtual bool ExpandInlineAsm(CallInst *CI) const;
 265
 266     ConstraintType getConstraintType(const std::string &Constraint) const;
 267
 268     /// Examine constraint string and operand type and determine a weight value.
 269     /// The operand object must already have been set up with the operand type.
 270     ConstraintWeight getSingleConstraintMatchWeight(
 271       AsmOperandInfo &info, const char *constraint) const;
 272
 273     std::pair<unsigned, const TargetRegisterClass*>
 274       getRegForInlineAsmConstraint(const std::string &Constraint,
 275                                    EVT VT) const;
 276     std::vector<unsigned>
 277     getRegClassForInlineAsmConstraint(const std::string &Constraint,
 278                                       EVT VT) const;
 279
 280     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 281     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 282     /// true it means one of the asm constraint of the inline asm instruction
 283     /// being processed is 'm'.
 284     virtual void LowerAsmOperandForConstraint(SDValue Op,
 285                                               char ConstraintLetter,
 286                                               std::vector<SDValue> &Ops,
 287                                               SelectionDAG &DAG) const;
 288
 289     const ARMSubtarget* getSubtarget() const {
 290       return Subtarget;
 291     }
 292
 293     /// getRegClassFor - Return the register class that should be used for the
 294     /// specified value type.
 295     virtual TargetRegisterClass *getRegClassFor(EVT VT) const;
 296
 297     /// getFunctionAlignment - Return the Log2 alignment of this function.
 298     virtual unsigned getFunctionAlignment(const Function *F) const;
 299
 300     /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 301     /// be used for loads / stores from the global.
 302     virtual unsigned getMaximalGlobalOffset() const;
 303
 304     /// createFastISel - This method returns a target specific FastISel object,
 305     /// or null if the target does not support "fast" ISel.
 306     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 307
 308     Sched::Preference getSchedulingPreference(SDNode *N) const;
 309
 310     unsigned getRegPressureLimit(const TargetRegisterClass *RC,
 311                                  MachineFunction &MF) const;
 312
 313     bool isShuffleMaskLegal(const SmallVectorImpl<int> &M, EVT VT) const;
 314     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const;
 315
 316     /// isFPImmLegal - Returns true if the target can instruction select the
 317     /// specified FP immediate natively. If false, the legalizer will
 318     /// materialize the FP immediate as a load from a constant pool.
 319     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 320
 321     virtual bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 322                                     const CallInst &I,
 323                                     unsigned Intrinsic) const;
 324   protected:
 325     std::pair<const TargetRegisterClass*, uint8_t>
 326     findRepresentativeClass(EVT VT) const;
 327
 328   private:
 329     /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
 330     /// make the right decision when generating code for different targets.
 331     const ARMSubtarget *Subtarget;
 332
 333     const TargetRegisterInfo *RegInfo;
 334
 335     const InstrItineraryData *Itins;
 336
 337     /// ARMPCLabelIndex - Keep track of the number of ARM PC labels created.
 338     ///
 339     unsigned ARMPCLabelIndex;
 340
 341     void addTypeForNEON(EVT VT, EVT PromotedLdStVT, EVT PromotedBitwiseVT);
 342     void addDRTypeForNEON(EVT VT);
 343     void addQRTypeForNEON(EVT VT);
 344
 345     typedef SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPassVector;
 346     void PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 347                           SDValue Chain, SDValue &Arg,
 348                           RegsToPassVector &RegsToPass,
 349                           CCValAssign &VA, CCValAssign &NextVA,
 350                           SDValue &StackPtr,
 351                           SmallVector<SDValue, 8> &MemOpChains,
 352                           ISD::ArgFlagsTy Flags) const;
 353     SDValue GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
 354                                  SDValue &Root, SelectionDAG &DAG,
 355                                  DebugLoc dl) const;
 356
 357     CCAssignFn *CCAssignFnForNode(CallingConv::ID CC, bool Return,
 358                                   bool isVarArg) const;
 359     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 360                              DebugLoc dl, SelectionDAG &DAG,
 361                              const CCValAssign &VA,
 362                              ISD::ArgFlagsTy Flags) const;
 363     SDValue LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 364     SDValue LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 365     SDValue LowerEH_SJLJ_DISPATCHSETUP(SDValue Op, SelectionDAG &DAG) const;
 366     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
 367                                     const ARMSubtarget *Subtarget) const;
 368     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 369     SDValue LowerGlobalAddressDarwin(SDValue Op, SelectionDAG &DAG) const;
 370     SDValue LowerGlobalAddressELF(SDValue Op, SelectionDAG &DAG) const;
 371     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 372     SDValue LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 373                                             SelectionDAG &DAG) const;
 374     SDValue LowerToTLSExecModels(GlobalAddressSDNode *GA,
 375                                    SelectionDAG &DAG) const;
 376     SDValue LowerGLOBAL_OFFSET_TABLE(SDValue Op, SelectionDAG &DAG) const;
 377     SDValue LowerBR_JT(SDValue Op, SelectionDAG &DAG) const;
 378     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 379     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 380     SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG) const;
 381     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 382     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 383     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 384     SDValue LowerShiftRightParts(SDValue Op, SelectionDAG &DAG) const;
 385     SDValue LowerShiftLeftParts(SDValue Op, SelectionDAG &DAG) const;
 386     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 387     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
 388                               const ARMSubtarget *ST) const;
 389
 390     SDValue ReconstructShuffle(SDValue Op, SelectionDAG &DAG) const;
 391
 392     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 393                             CallingConv::ID CallConv, bool isVarArg,
 394                             const SmallVectorImpl<ISD::InputArg> &Ins,
 395                             DebugLoc dl, SelectionDAG &DAG,
 396                             SmallVectorImpl<SDValue> &InVals) const;
 397
 398     virtual SDValue
 399       LowerFormalArguments(SDValue Chain,
 400                            CallingConv::ID CallConv, bool isVarArg,
 401                            const SmallVectorImpl<ISD::InputArg> &Ins,
 402                            DebugLoc dl, SelectionDAG &DAG,
 403                            SmallVectorImpl<SDValue> &InVals) const;
 404
 405     virtual SDValue
 406       LowerCall(SDValue Chain, SDValue Callee,
 407                 CallingConv::ID CallConv, bool isVarArg,
 408                 bool &isTailCall,
 409                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 410                 const SmallVectorImpl<SDValue> &OutVals,
 411                 const SmallVectorImpl<ISD::InputArg> &Ins,
 412                 DebugLoc dl, SelectionDAG &DAG,
 413                 SmallVectorImpl<SDValue> &InVals) const;
 414
 415     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 416     /// for tail call optimization. Targets which want to do tail call
 417     /// optimization should implement this function.
 418     bool IsEligibleForTailCallOptimization(SDValue Callee,
 419                                            CallingConv::ID CalleeCC,
 420                                            bool isVarArg,
 421                                            bool isCalleeStructRet,
 422                                            bool isCallerStructRet,
 423                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 424                                     const SmallVectorImpl<SDValue> &OutVals,
 425                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 426                                            SelectionDAG& DAG) const;
 427     virtual SDValue
 428       LowerReturn(SDValue Chain,
 429                   CallingConv::ID CallConv, bool isVarArg,
 430                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 431                   const SmallVectorImpl<SDValue> &OutVals,
 432                   DebugLoc dl, SelectionDAG &DAG) const;
 433
 434     virtual bool isUsedByReturnOnly(SDNode *N) const;
 435
 436     SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 437                       SDValue &ARMcc, SelectionDAG &DAG, DebugLoc dl) const;
 438     SDValue getVFPCmp(SDValue LHS, SDValue RHS,
 439                       SelectionDAG &DAG, DebugLoc dl) const;
 440
 441     SDValue OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const;
 442
 443     MachineBasicBlock *EmitAtomicCmpSwap(MachineInstr *MI,
 444                                          MachineBasicBlock *BB,
 445                                          unsigned Size) const;
 446     MachineBasicBlock *EmitAtomicBinary(MachineInstr *MI,
 447                                         MachineBasicBlock *BB,
 448                                         unsigned Size,
 449                                         unsigned BinOpcode) const;
 450
 451   };
 452
 453   enum NEONModImmType {
 454     VMOVModImm,
 455     VMVNModImm,
 456     OtherModImm
 457   };
 458
 459
 460   namespace ARM {
 461     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 462   }
 463 }
 464
 465 #endif  // ARMISELLOWERING_H