lib/Target/ARM/ARMISelLowering.h

   1 //===-- ARMISelLowering.h - ARM DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef ARMISELLOWERING_H
  16 #define ARMISELLOWERING_H
  17
  18 #include "ARMSubtarget.h"
  19 #include "llvm/Target/TargetLowering.h"
  20 #include "llvm/Target/TargetRegisterInfo.h"
  21 #include "llvm/CodeGen/FastISel.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include <vector>
  25
  26 namespace llvm {
  27   class ARMConstantPoolValue;
  28
  29   namespace ARMISD {
  30     // ARM Specific DAG Nodes
  31     enum NodeType {
  32       // Start the numbering where the builtin ops and target ops leave off.
  33       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  34
  35       Wrapper,      // Wrapper - A wrapper node for TargetConstantPool,
  36                     // TargetExternalSymbol, and TargetGlobalAddress.
  37       WrapperDYN,   // WrapperDYN - A wrapper node for TargetGlobalAddress in
  38                     // DYN mode.
  39       WrapperPIC,   // WrapperPIC - A wrapper node for TargetGlobalAddress in
  40                     // PIC mode.
  41       WrapperJT,    // WrapperJT - A wrapper node for TargetJumpTable
  42
  43       CALL,         // Function call.
  44       CALL_PRED,    // Function call that's predicable.
  45       CALL_NOLINK,  // Function call with branch not branch-and-link.
  46       tCALL,        // Thumb function call.
  47       BRCOND,       // Conditional branch.
  48       BR_JT,        // Jumptable branch.
  49       BR2_JT,       // Jumptable branch (2 level - jumptable entry is a jump).
  50       RET_FLAG,     // Return with a flag operand.
  51
  52       PIC_ADD,      // Add with a PC operand and a PIC label.
  53
  54       CMP,          // ARM compare instructions.
  55       CMPZ,         // ARM compare that sets only Z flag.
  56       CMPFP,        // ARM VFP compare instruction, sets FPSCR.
  57       CMPFPw0,      // ARM VFP compare against zero instruction, sets FPSCR.
  58       FMSTAT,       // ARM fmstat instruction.
  59       CMOV,         // ARM conditional move instructions.
  60
  61       BCC_i64,
  62
  63       RBIT,         // ARM bitreverse instruction
  64
  65       FTOSI,        // FP to sint within a FP register.
  66       FTOUI,        // FP to uint within a FP register.
  67       SITOF,        // sint to FP within a FP register.
  68       UITOF,        // uint to FP within a FP register.
  69
  70       SRL_FLAG,     // V,Flag = srl_flag X -> srl X, 1 + save carry out.
  71       SRA_FLAG,     // V,Flag = sra_flag X -> sra X, 1 + save carry out.
  72       RRX,          // V = RRX X, Flag     -> srl X, 1 + shift in carry flag.
  73
  74       ADDC,         // Add with carry
  75       ADDE,         // Add using carry
  76       SUBC,         // Sub with carry
  77       SUBE,         // Sub using carry
  78
  79       VMOVRRD,      // double to two gprs.
  80       VMOVDRR,      // Two gprs to double.
  81
  82       EH_SJLJ_SETJMP,         // SjLj exception handling setjmp.
  83       EH_SJLJ_LONGJMP,        // SjLj exception handling longjmp.
  84       EH_SJLJ_DISPATCHSETUP,  // SjLj exception handling dispatch setup.
  85
  86       TC_RETURN,    // Tail call return pseudo.
  87
  88       THREAD_POINTER,
  89
  90       DYN_ALLOC,    // Dynamic allocation on the stack.
  91
  92       MEMBARRIER,   // Memory barrier (DMB)
  93       MEMBARRIER_MCR, // Memory barrier (MCR)
  94
  95       PRELOAD,      // Preload
  96
  97       VCEQ,         // Vector compare equal.
  98       VCEQZ,        // Vector compare equal to zero.
  99       VCGE,         // Vector compare greater than or equal.
 100       VCGEZ,        // Vector compare greater than or equal to zero.
 101       VCLEZ,        // Vector compare less than or equal to zero.
 102       VCGEU,        // Vector compare unsigned greater than or equal.
 103       VCGT,         // Vector compare greater than.
 104       VCGTZ,        // Vector compare greater than zero.
 105       VCLTZ,        // Vector compare less than zero.
 106       VCGTU,        // Vector compare unsigned greater than.
 107       VTST,         // Vector test bits.
 108
 109       // Vector shift by immediate:
 110       VSHL,         // ...left
 111       VSHRs,        // ...right (signed)
 112       VSHRu,        // ...right (unsigned)
 113       VSHLLs,       // ...left long (signed)
 114       VSHLLu,       // ...left long (unsigned)
 115       VSHLLi,       // ...left long (with maximum shift count)
 116       VSHRN,        // ...right narrow
 117
 118       // Vector rounding shift by immediate:
 119       VRSHRs,       // ...right (signed)
 120       VRSHRu,       // ...right (unsigned)
 121       VRSHRN,       // ...right narrow
 122
 123       // Vector saturating shift by immediate:
 124       VQSHLs,       // ...left (signed)
 125       VQSHLu,       // ...left (unsigned)
 126       VQSHLsu,      // ...left (signed to unsigned)
 127       VQSHRNs,      // ...right narrow (signed)
 128       VQSHRNu,      // ...right narrow (unsigned)
 129       VQSHRNsu,     // ...right narrow (signed to unsigned)
 130
 131       // Vector saturating rounding shift by immediate:
 132       VQRSHRNs,     // ...right narrow (signed)
 133       VQRSHRNu,     // ...right narrow (unsigned)
 134       VQRSHRNsu,    // ...right narrow (signed to unsigned)
 135
 136       // Vector shift and insert:
 137       VSLI,         // ...left
 138       VSRI,         // ...right
 139
 140       // Vector get lane (VMOV scalar to ARM core register)
 141       // (These are used for 8- and 16-bit element types only.)
 142       VGETLANEu,    // zero-extend vector extract element
 143       VGETLANEs,    // sign-extend vector extract element
 144
 145       // Vector move immediate and move negated immediate:
 146       VMOVIMM,
 147       VMVNIMM,
 148
 149       // Vector duplicate:
 150       VDUP,
 151       VDUPLANE,
 152
 153       // Vector shuffles:
 154       VEXT,         // extract
 155       VREV64,       // reverse elements within 64-bit doublewords
 156       VREV32,       // reverse elements within 32-bit words
 157       VREV16,       // reverse elements within 16-bit halfwords
 158       VZIP,         // zip (interleave)
 159       VUZP,         // unzip (deinterleave)
 160       VTRN,         // transpose
 161       VTBL1,        // 1-register shuffle with mask
 162       VTBL2,        // 2-register shuffle with mask
 163
 164       // Vector multiply long:
 165       VMULLs,       // ...signed
 166       VMULLu,       // ...unsigned
 167
 168       // Operands of the standard BUILD_VECTOR node are not legalized, which
 169       // is fine if BUILD_VECTORs are always lowered to shuffles or other
 170       // operations, but for ARM some BUILD_VECTORs are legal as-is and their
 171       // operands need to be legalized.  Define an ARM-specific version of
 172       // BUILD_VECTOR for this purpose.
 173       BUILD_VECTOR,
 174
 175       // Floating-point max and min:
 176       FMAX,
 177       FMIN,
 178
 179       // Bit-field insert
 180       BFI,
 181
 182       // Vector OR with immediate
 183       VORRIMM,
 184       // Vector AND with NOT of immediate
 185       VBICIMM,
 186
 187       // Vector bitwise select
 188       VBSL,
 189
 190       // Vector load N-element structure to all lanes:
 191       VLD2DUP = ISD::FIRST_TARGET_MEMORY_OPCODE,
 192       VLD3DUP,
 193       VLD4DUP,
 194
 195       // NEON loads with post-increment base updates:
 196       VLD1_UPD,
 197       VLD2_UPD,
 198       VLD3_UPD,
 199       VLD4_UPD,
 200       VLD2LN_UPD,
 201       VLD3LN_UPD,
 202       VLD4LN_UPD,
 203       VLD2DUP_UPD,
 204       VLD3DUP_UPD,
 205       VLD4DUP_UPD,
 206
 207       // NEON stores with post-increment base updates:
 208       VST1_UPD,
 209       VST2_UPD,
 210       VST3_UPD,
 211       VST4_UPD,
 212       VST2LN_UPD,
 213       VST3LN_UPD,
 214       VST4LN_UPD
 215     };
 216   }
 217
 218   /// Define some predicates that are used for node matching.
 219   namespace ARM {
 220     /// getVFPf32Imm / getVFPf64Imm - If the given fp immediate can be
 221     /// materialized with a VMOV.f32 / VMOV.f64 (i.e. fconsts / fconstd)
 222     /// instruction, returns its 8-bit integer representation. Otherwise,
 223     /// returns -1.
 224     int getVFPf32Imm(const APFloat &FPImm);
 225     int getVFPf64Imm(const APFloat &FPImm);
 226     bool isBitFieldInvertedMask(unsigned v);
 227   }
 228
 229   //===--------------------------------------------------------------------===//
 230   //  ARMTargetLowering - ARM Implementation of the TargetLowering interface
 231
 232   class ARMTargetLowering : public TargetLowering {
 233   public:
 234     explicit ARMTargetLowering(TargetMachine &TM);
 235
 236     virtual unsigned getJumpTableEncoding(void) const;
 237
 238     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 239
 240     /// ReplaceNodeResults - Replace the results of node with an illegal result
 241     /// type with new values built out of custom code.
 242     ///
 243     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 244                                     SelectionDAG &DAG) const;
 245
 246     virtual const char *getTargetNodeName(unsigned Opcode) const;
 247
 248     virtual MachineBasicBlock *
 249       EmitInstrWithCustomInserter(MachineInstr *MI,
 250                                   MachineBasicBlock *MBB) const;
 251
 252     virtual void
 253     AdjustInstrPostInstrSelection(MachineInstr *MI, SDNode *Node) const;
 254
 255     SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const;
 256     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 257
 258     bool isDesirableToTransformToIntegerOp(unsigned Opc, EVT VT) const;
 259
 260     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 261     /// unaligned memory accesses. of the specified type.
 262     /// FIXME: Add getOptimalMemOpType to implement memcpy with NEON?
 263     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const;
 264
 265     /// isLegalAddressingMode - Return true if the addressing mode represented
 266     /// by AM is legal for this target, for a load/store of the specified type.
 267     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 268     bool isLegalT2ScaledAddressingMode(const AddrMode &AM, EVT VT) const;
 269
 270     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 271     /// icmp immediate, that is the target has icmp instructions which can
 272     /// compare a register against the immediate without having to materialize
 273     /// the immediate into a register.
 274     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 275
 276     /// isLegalAddImmediate - Return true if the specified immediate is legal
 277     /// add immediate, that is the target has add instructions which can
 278     /// add a register and the immediate without having to materialize
 279     /// the immediate into a register.
 280     virtual bool isLegalAddImmediate(int64_t Imm) const;
 281
 282     /// getPreIndexedAddressParts - returns true by value, base pointer and
 283     /// offset pointer and addressing mode by reference if the node's address
 284     /// can be legally represented as pre-indexed load / store address.
 285     virtual bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 286                                            SDValue &Offset,
 287                                            ISD::MemIndexedMode &AM,
 288                                            SelectionDAG &DAG) const;
 289
 290     /// getPostIndexedAddressParts - returns true by value, base pointer and
 291     /// offset pointer and addressing mode by reference if this node can be
 292     /// combined with a load / store to form a post-indexed load / store.
 293     virtual bool getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 294                                             SDValue &Base, SDValue &Offset,
 295                                             ISD::MemIndexedMode &AM,
 296                                             SelectionDAG &DAG) const;
 297
 298     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 299                                                 const APInt &Mask,
 300                                                 APInt &KnownZero,
 301                                                 APInt &KnownOne,
 302                                                 const SelectionDAG &DAG,
 303                                                 unsigned Depth) const;
 304
 305
 306     virtual bool ExpandInlineAsm(CallInst *CI) const;
 307
 308     ConstraintType getConstraintType(const std::string &Constraint) const;
 309
 310     /// Examine constraint string and operand type and determine a weight value.
 311     /// The operand object must already have been set up with the operand type.
 312     ConstraintWeight getSingleConstraintMatchWeight(
 313       AsmOperandInfo &info, const char *constraint) const;
 314
 315     std::pair<unsigned, const TargetRegisterClass*>
 316       getRegForInlineAsmConstraint(const std::string &Constraint,
 317                                    EVT VT) const;
 318
 319     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 320     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 321     /// true it means one of the asm constraint of the inline asm instruction
 322     /// being processed is 'm'.
 323     virtual void LowerAsmOperandForConstraint(SDValue Op,
 324                                               std::string &Constraint,
 325                                               std::vector<SDValue> &Ops,
 326                                               SelectionDAG &DAG) const;
 327
 328     const ARMSubtarget* getSubtarget() const {
 329       return Subtarget;
 330     }
 331
 332     /// getRegClassFor - Return the register class that should be used for the
 333     /// specified value type.
 334     virtual TargetRegisterClass *getRegClassFor(EVT VT) const;
 335
 336     /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 337     /// be used for loads / stores from the global.
 338     virtual unsigned getMaximalGlobalOffset() const;
 339
 340     /// createFastISel - This method returns a target specific FastISel object,
 341     /// or null if the target does not support "fast" ISel.
 342     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 343
 344     Sched::Preference getSchedulingPreference(SDNode *N) const;
 345
 346     bool isShuffleMaskLegal(const SmallVectorImpl<int> &M, EVT VT) const;
 347     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const;
 348
 349     /// isFPImmLegal - Returns true if the target can instruction select the
 350     /// specified FP immediate natively. If false, the legalizer will
 351     /// materialize the FP immediate as a load from a constant pool.
 352     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 353
 354     virtual bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 355                                     const CallInst &I,
 356                                     unsigned Intrinsic) const;
 357   protected:
 358     std::pair<const TargetRegisterClass*, uint8_t>
 359     findRepresentativeClass(EVT VT) const;
 360
 361   private:
 362     /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
 363     /// make the right decision when generating code for different targets.
 364     const ARMSubtarget *Subtarget;
 365
 366     const TargetRegisterInfo *RegInfo;
 367
 368     const InstrItineraryData *Itins;
 369
 370     /// ARMPCLabelIndex - Keep track of the number of ARM PC labels created.
 371     ///
 372     unsigned ARMPCLabelIndex;
 373
 374     void addTypeForNEON(EVT VT, EVT PromotedLdStVT, EVT PromotedBitwiseVT);
 375     void addDRTypeForNEON(EVT VT);
 376     void addQRTypeForNEON(EVT VT);
 377
 378     typedef SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPassVector;
 379     void PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 380                           SDValue Chain, SDValue &Arg,
 381                           RegsToPassVector &RegsToPass,
 382                           CCValAssign &VA, CCValAssign &NextVA,
 383                           SDValue &StackPtr,
 384                           SmallVector<SDValue, 8> &MemOpChains,
 385                           ISD::ArgFlagsTy Flags) const;
 386     SDValue GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
 387                                  SDValue &Root, SelectionDAG &DAG,
 388                                  DebugLoc dl) const;
 389
 390     CCAssignFn *CCAssignFnForNode(CallingConv::ID CC, bool Return,
 391                                   bool isVarArg) const;
 392     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 393                              DebugLoc dl, SelectionDAG &DAG,
 394                              const CCValAssign &VA,
 395                              ISD::ArgFlagsTy Flags) const;
 396     SDValue LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 397     SDValue LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 398     SDValue LowerEH_SJLJ_DISPATCHSETUP(SDValue Op, SelectionDAG &DAG) const;
 399     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
 400                                     const ARMSubtarget *Subtarget) const;
 401     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 402     SDValue LowerGlobalAddressDarwin(SDValue Op, SelectionDAG &DAG) const;
 403     SDValue LowerGlobalAddressELF(SDValue Op, SelectionDAG &DAG) const;
 404     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 405     SDValue LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 406                                             SelectionDAG &DAG) const;
 407     SDValue LowerToTLSExecModels(GlobalAddressSDNode *GA,
 408                                    SelectionDAG &DAG) const;
 409     SDValue LowerGLOBAL_OFFSET_TABLE(SDValue Op, SelectionDAG &DAG) const;
 410     SDValue LowerBR_JT(SDValue Op, SelectionDAG &DAG) const;
 411     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 412     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 413     SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG) const;
 414     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 415     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 416     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 417     SDValue LowerShiftRightParts(SDValue Op, SelectionDAG &DAG) const;
 418     SDValue LowerShiftLeftParts(SDValue Op, SelectionDAG &DAG) const;
 419     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 420     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
 421                               const ARMSubtarget *ST) const;
 422
 423     SDValue ReconstructShuffle(SDValue Op, SelectionDAG &DAG) const;
 424
 425     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 426                             CallingConv::ID CallConv, bool isVarArg,
 427                             const SmallVectorImpl<ISD::InputArg> &Ins,
 428                             DebugLoc dl, SelectionDAG &DAG,
 429                             SmallVectorImpl<SDValue> &InVals) const;
 430
 431     virtual SDValue
 432       LowerFormalArguments(SDValue Chain,
 433                            CallingConv::ID CallConv, bool isVarArg,
 434                            const SmallVectorImpl<ISD::InputArg> &Ins,
 435                            DebugLoc dl, SelectionDAG &DAG,
 436                            SmallVectorImpl<SDValue> &InVals) const;
 437
 438     void VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
 439                               DebugLoc dl, SDValue &Chain, unsigned ArgOffset)
 440       const;
 441
 442     void computeRegArea(CCState &CCInfo, MachineFunction &MF,
 443                         unsigned &VARegSize, unsigned &VARegSaveSize) const;
 444
 445     virtual SDValue
 446       LowerCall(SDValue Chain, SDValue Callee,
 447                 CallingConv::ID CallConv, bool isVarArg,
 448                 bool &isTailCall,
 449                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 450                 const SmallVectorImpl<SDValue> &OutVals,
 451                 const SmallVectorImpl<ISD::InputArg> &Ins,
 452                 DebugLoc dl, SelectionDAG &DAG,
 453                 SmallVectorImpl<SDValue> &InVals) const;
 454
 455     /// HandleByVal - Target-specific cleanup for ByVal support.
 456     virtual void HandleByVal(CCState *, unsigned &) const;
 457
 458     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 459     /// for tail call optimization. Targets which want to do tail call
 460     /// optimization should implement this function.
 461     bool IsEligibleForTailCallOptimization(SDValue Callee,
 462                                            CallingConv::ID CalleeCC,
 463                                            bool isVarArg,
 464                                            bool isCalleeStructRet,
 465                                            bool isCallerStructRet,
 466                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 467                                     const SmallVectorImpl<SDValue> &OutVals,
 468                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 469                                            SelectionDAG& DAG) const;
 470     virtual SDValue
 471       LowerReturn(SDValue Chain,
 472                   CallingConv::ID CallConv, bool isVarArg,
 473                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 474                   const SmallVectorImpl<SDValue> &OutVals,
 475                   DebugLoc dl, SelectionDAG &DAG) const;
 476
 477     virtual bool isUsedByReturnOnly(SDNode *N) const;
 478
 479     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 480
 481     SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 482                       SDValue &ARMcc, SelectionDAG &DAG, DebugLoc dl) const;
 483     SDValue getVFPCmp(SDValue LHS, SDValue RHS,
 484                       SelectionDAG &DAG, DebugLoc dl) const;
 485     SDValue duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const;
 486
 487     SDValue OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const;
 488
 489     MachineBasicBlock *EmitAtomicCmpSwap(MachineInstr *MI,
 490                                          MachineBasicBlock *BB,
 491                                          unsigned Size) const;
 492     MachineBasicBlock *EmitAtomicBinary(MachineInstr *MI,
 493                                         MachineBasicBlock *BB,
 494                                         unsigned Size,
 495                                         unsigned BinOpcode) const;
 496     MachineBasicBlock * EmitAtomicBinaryMinMax(MachineInstr *MI,
 497                                                MachineBasicBlock *BB,
 498                                                unsigned Size,
 499                                                bool signExtend,
 500                                                ARMCC::CondCodes Cond) const;
 501
 502     bool RemapAddSubWithFlags(MachineInstr *MI, MachineBasicBlock *BB) const;
 503   };
 504
 505   enum NEONModImmType {
 506     VMOVModImm,
 507     VMVNModImm,
 508     OtherModImm
 509   };
 510
 511
 512   namespace ARM {
 513     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 514   }
 515 }
 516
 517 #endif  // ARMISELLOWERING_H