lib/Target/ARM/ARMISelLowering.h

   1 //===-- ARMISelLowering.h - ARM DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef ARMISELLOWERING_H
  16 #define ARMISELLOWERING_H
  17
  18 #include "ARM.h"
  19 #include "ARMSubtarget.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetRegisterInfo.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include <vector>
  26
  27 namespace llvm {
  28   class ARMConstantPoolValue;
  29
  30   namespace ARMISD {
  31     // ARM Specific DAG Nodes
  32     enum NodeType {
  33       // Start the numbering where the builtin ops and target ops leave off.
  34       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  35
  36       Wrapper,      // Wrapper - A wrapper node for TargetConstantPool,
  37                     // TargetExternalSymbol, and TargetGlobalAddress.
  38       WrapperDYN,   // WrapperDYN - A wrapper node for TargetGlobalAddress in
  39                     // DYN mode.
  40       WrapperPIC,   // WrapperPIC - A wrapper node for TargetGlobalAddress in
  41                     // PIC mode.
  42       WrapperJT,    // WrapperJT - A wrapper node for TargetJumpTable
  43
  44       // Add pseudo op to model memcpy for struct byval.
  45       COPY_STRUCT_BYVAL,
  46
  47       CALL,         // Function call.
  48       CALL_PRED,    // Function call that's predicable.
  49       CALL_NOLINK,  // Function call with branch not branch-and-link.
  50       tCALL,        // Thumb function call.
  51       BRCOND,       // Conditional branch.
  52       BR_JT,        // Jumptable branch.
  53       BR2_JT,       // Jumptable branch (2 level - jumptable entry is a jump).
  54       RET_FLAG,     // Return with a flag operand.
  55
  56       PIC_ADD,      // Add with a PC operand and a PIC label.
  57
  58       CMP,          // ARM compare instructions.
  59       CMN,          // ARM CMN instructions.
  60       CMPZ,         // ARM compare that sets only Z flag.
  61       CMPFP,        // ARM VFP compare instruction, sets FPSCR.
  62       CMPFPw0,      // ARM VFP compare against zero instruction, sets FPSCR.
  63       FMSTAT,       // ARM fmstat instruction.
  64
  65       CMOV,         // ARM conditional move instructions.
  66
  67       BCC_i64,
  68
  69       RBIT,         // ARM bitreverse instruction
  70
  71       FTOSI,        // FP to sint within a FP register.
  72       FTOUI,        // FP to uint within a FP register.
  73       SITOF,        // sint to FP within a FP register.
  74       UITOF,        // uint to FP within a FP register.
  75
  76       SRL_FLAG,     // V,Flag = srl_flag X -> srl X, 1 + save carry out.
  77       SRA_FLAG,     // V,Flag = sra_flag X -> sra X, 1 + save carry out.
  78       RRX,          // V = RRX X, Flag     -> srl X, 1 + shift in carry flag.
  79
  80       ADDC,         // Add with carry
  81       ADDE,         // Add using carry
  82       SUBC,         // Sub with carry
  83       SUBE,         // Sub using carry
  84
  85       VMOVRRD,      // double to two gprs.
  86       VMOVDRR,      // Two gprs to double.
  87
  88       EH_SJLJ_SETJMP,         // SjLj exception handling setjmp.
  89       EH_SJLJ_LONGJMP,        // SjLj exception handling longjmp.
  90
  91       TC_RETURN,    // Tail call return pseudo.
  92
  93       THREAD_POINTER,
  94
  95       DYN_ALLOC,    // Dynamic allocation on the stack.
  96
  97       MEMBARRIER,   // Memory barrier (DMB)
  98       MEMBARRIER_MCR, // Memory barrier (MCR)
  99
 100       PRELOAD,      // Preload
 101
 102       VCEQ,         // Vector compare equal.
 103       VCEQZ,        // Vector compare equal to zero.
 104       VCGE,         // Vector compare greater than or equal.
 105       VCGEZ,        // Vector compare greater than or equal to zero.
 106       VCLEZ,        // Vector compare less than or equal to zero.
 107       VCGEU,        // Vector compare unsigned greater than or equal.
 108       VCGT,         // Vector compare greater than.
 109       VCGTZ,        // Vector compare greater than zero.
 110       VCLTZ,        // Vector compare less than zero.
 111       VCGTU,        // Vector compare unsigned greater than.
 112       VTST,         // Vector test bits.
 113
 114       // Vector shift by immediate:
 115       VSHL,         // ...left
 116       VSHRs,        // ...right (signed)
 117       VSHRu,        // ...right (unsigned)
 118       VSHLLs,       // ...left long (signed)
 119       VSHLLu,       // ...left long (unsigned)
 120       VSHLLi,       // ...left long (with maximum shift count)
 121       VSHRN,        // ...right narrow
 122
 123       // Vector rounding shift by immediate:
 124       VRSHRs,       // ...right (signed)
 125       VRSHRu,       // ...right (unsigned)
 126       VRSHRN,       // ...right narrow
 127
 128       // Vector saturating shift by immediate:
 129       VQSHLs,       // ...left (signed)
 130       VQSHLu,       // ...left (unsigned)
 131       VQSHLsu,      // ...left (signed to unsigned)
 132       VQSHRNs,      // ...right narrow (signed)
 133       VQSHRNu,      // ...right narrow (unsigned)
 134       VQSHRNsu,     // ...right narrow (signed to unsigned)
 135
 136       // Vector saturating rounding shift by immediate:
 137       VQRSHRNs,     // ...right narrow (signed)
 138       VQRSHRNu,     // ...right narrow (unsigned)
 139       VQRSHRNsu,    // ...right narrow (signed to unsigned)
 140
 141       // Vector shift and insert:
 142       VSLI,         // ...left
 143       VSRI,         // ...right
 144
 145       // Vector get lane (VMOV scalar to ARM core register)
 146       // (These are used for 8- and 16-bit element types only.)
 147       VGETLANEu,    // zero-extend vector extract element
 148       VGETLANEs,    // sign-extend vector extract element
 149
 150       // Vector move immediate and move negated immediate:
 151       VMOVIMM,
 152       VMVNIMM,
 153
 154       // Vector move f32 immediate:
 155       VMOVFPIMM,
 156
 157       // Vector duplicate:
 158       VDUP,
 159       VDUPLANE,
 160
 161       // Vector shuffles:
 162       VEXT,         // extract
 163       VREV64,       // reverse elements within 64-bit doublewords
 164       VREV32,       // reverse elements within 32-bit words
 165       VREV16,       // reverse elements within 16-bit halfwords
 166       VZIP,         // zip (interleave)
 167       VUZP,         // unzip (deinterleave)
 168       VTRN,         // transpose
 169       VTBL1,        // 1-register shuffle with mask
 170       VTBL2,        // 2-register shuffle with mask
 171
 172       // Vector multiply long:
 173       VMULLs,       // ...signed
 174       VMULLu,       // ...unsigned
 175
 176       // Operands of the standard BUILD_VECTOR node are not legalized, which
 177       // is fine if BUILD_VECTORs are always lowered to shuffles or other
 178       // operations, but for ARM some BUILD_VECTORs are legal as-is and their
 179       // operands need to be legalized.  Define an ARM-specific version of
 180       // BUILD_VECTOR for this purpose.
 181       BUILD_VECTOR,
 182
 183       // Floating-point max and min:
 184       FMAX,
 185       FMIN,
 186
 187       // Bit-field insert
 188       BFI,
 189
 190       // Vector OR with immediate
 191       VORRIMM,
 192       // Vector AND with NOT of immediate
 193       VBICIMM,
 194
 195       // Vector bitwise select
 196       VBSL,
 197
 198       // Vector load N-element structure to all lanes:
 199       VLD2DUP = ISD::FIRST_TARGET_MEMORY_OPCODE,
 200       VLD3DUP,
 201       VLD4DUP,
 202
 203       // NEON loads with post-increment base updates:
 204       VLD1_UPD,
 205       VLD2_UPD,
 206       VLD3_UPD,
 207       VLD4_UPD,
 208       VLD2LN_UPD,
 209       VLD3LN_UPD,
 210       VLD4LN_UPD,
 211       VLD2DUP_UPD,
 212       VLD3DUP_UPD,
 213       VLD4DUP_UPD,
 214
 215       // NEON stores with post-increment base updates:
 216       VST1_UPD,
 217       VST2_UPD,
 218       VST3_UPD,
 219       VST4_UPD,
 220       VST2LN_UPD,
 221       VST3LN_UPD,
 222       VST4LN_UPD,
 223
 224       // 64-bit atomic ops (value split into two registers)
 225       ATOMADD64_DAG,
 226       ATOMSUB64_DAG,
 227       ATOMOR64_DAG,
 228       ATOMXOR64_DAG,
 229       ATOMAND64_DAG,
 230       ATOMNAND64_DAG,
 231       ATOMSWAP64_DAG,
 232       ATOMCMPXCHG64_DAG
 233     };
 234   }
 235
 236   /// Define some predicates that are used for node matching.
 237   namespace ARM {
 238     bool isBitFieldInvertedMask(unsigned v);
 239   }
 240
 241   //===--------------------------------------------------------------------===//
 242   //  ARMTargetLowering - ARM Implementation of the TargetLowering interface
 243
 244   class ARMTargetLowering : public TargetLowering {
 245   public:
 246     explicit ARMTargetLowering(TargetMachine &TM);
 247
 248     virtual unsigned getJumpTableEncoding(void) const;
 249
 250     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 251
 252     /// ReplaceNodeResults - Replace the results of node with an illegal result
 253     /// type with new values built out of custom code.
 254     ///
 255     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 256                                     SelectionDAG &DAG) const;
 257
 258     virtual const char *getTargetNodeName(unsigned Opcode) const;
 259
 260     virtual bool isSelectSupported(SelectSupportKind Kind) const {
 261       // ARM does not support scalar condition selects on vectors.
 262       return (Kind != ScalarCondVectorVal);
 263     }
 264
 265     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 266     virtual EVT getSetCCResultType(EVT VT) const;
 267
 268     virtual MachineBasicBlock *
 269       EmitInstrWithCustomInserter(MachineInstr *MI,
 270                                   MachineBasicBlock *MBB) const;
 271
 272     virtual void
 273     AdjustInstrPostInstrSelection(MachineInstr *MI, SDNode *Node) const;
 274
 275     SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const;
 276     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 277
 278     bool isDesirableToTransformToIntegerOp(unsigned Opc, EVT VT) const;
 279
 280     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 281     /// unaligned memory accesses. of the specified type.
 282     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const;
 283
 284     virtual EVT getOptimalMemOpType(uint64_t Size,
 285                                     unsigned DstAlign, unsigned SrcAlign,
 286                                     bool IsZeroVal,
 287                                     bool MemcpyStrSrc,
 288                                     MachineFunction &MF) const;
 289
 290     /// isLegalAddressingMode - Return true if the addressing mode represented
 291     /// by AM is legal for this target, for a load/store of the specified type.
 292     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 293     bool isLegalT2ScaledAddressingMode(const AddrMode &AM, EVT VT) const;
 294
 295     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 296     /// icmp immediate, that is the target has icmp instructions which can
 297     /// compare a register against the immediate without having to materialize
 298     /// the immediate into a register.
 299     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 300
 301     /// isLegalAddImmediate - Return true if the specified immediate is legal
 302     /// add immediate, that is the target has add instructions which can
 303     /// add a register and the immediate without having to materialize
 304     /// the immediate into a register.
 305     virtual bool isLegalAddImmediate(int64_t Imm) const;
 306
 307     /// getPreIndexedAddressParts - returns true by value, base pointer and
 308     /// offset pointer and addressing mode by reference if the node's address
 309     /// can be legally represented as pre-indexed load / store address.
 310     virtual bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 311                                            SDValue &Offset,
 312                                            ISD::MemIndexedMode &AM,
 313                                            SelectionDAG &DAG) const;
 314
 315     /// getPostIndexedAddressParts - returns true by value, base pointer and
 316     /// offset pointer and addressing mode by reference if this node can be
 317     /// combined with a load / store to form a post-indexed load / store.
 318     virtual bool getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 319                                             SDValue &Base, SDValue &Offset,
 320                                             ISD::MemIndexedMode &AM,
 321                                             SelectionDAG &DAG) const;
 322
 323     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 324                                                 APInt &KnownZero,
 325                                                 APInt &KnownOne,
 326                                                 const SelectionDAG &DAG,
 327                                                 unsigned Depth) const;
 328
 329
 330     virtual bool ExpandInlineAsm(CallInst *CI) const;
 331
 332     ConstraintType getConstraintType(const std::string &Constraint) const;
 333
 334     /// Examine constraint string and operand type and determine a weight value.
 335     /// The operand object must already have been set up with the operand type.
 336     ConstraintWeight getSingleConstraintMatchWeight(
 337       AsmOperandInfo &info, const char *constraint) const;
 338
 339     std::pair<unsigned, const TargetRegisterClass*>
 340       getRegForInlineAsmConstraint(const std::string &Constraint,
 341                                    EVT VT) const;
 342
 343     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 344     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 345     /// true it means one of the asm constraint of the inline asm instruction
 346     /// being processed is 'm'.
 347     virtual void LowerAsmOperandForConstraint(SDValue Op,
 348                                               std::string &Constraint,
 349                                               std::vector<SDValue> &Ops,
 350                                               SelectionDAG &DAG) const;
 351
 352     const ARMSubtarget* getSubtarget() const {
 353       return Subtarget;
 354     }
 355
 356     /// getRegClassFor - Return the register class that should be used for the
 357     /// specified value type.
 358     virtual const TargetRegisterClass *getRegClassFor(EVT VT) const;
 359
 360     /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 361     /// be used for loads / stores from the global.
 362     virtual unsigned getMaximalGlobalOffset() const;
 363
 364     /// createFastISel - This method returns a target specific FastISel object,
 365     /// or null if the target does not support "fast" ISel.
 366     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 367                                      const TargetLibraryInfo *libInfo) const;
 368
 369     Sched::Preference getSchedulingPreference(SDNode *N) const;
 370
 371     bool isShuffleMaskLegal(const SmallVectorImpl<int> &M, EVT VT) const;
 372     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const;
 373
 374     /// isFPImmLegal - Returns true if the target can instruction select the
 375     /// specified FP immediate natively. If false, the legalizer will
 376     /// materialize the FP immediate as a load from a constant pool.
 377     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 378
 379     virtual bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 380                                     const CallInst &I,
 381                                     unsigned Intrinsic) const;
 382   protected:
 383     std::pair<const TargetRegisterClass*, uint8_t>
 384     findRepresentativeClass(EVT VT) const;
 385
 386   private:
 387     /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
 388     /// make the right decision when generating code for different targets.
 389     const ARMSubtarget *Subtarget;
 390
 391     const TargetRegisterInfo *RegInfo;
 392
 393     const InstrItineraryData *Itins;
 394
 395     /// ARMPCLabelIndex - Keep track of the number of ARM PC labels created.
 396     ///
 397     unsigned ARMPCLabelIndex;
 398
 399     void addTypeForNEON(MVT VT, MVT PromotedLdStVT, MVT PromotedBitwiseVT);
 400     void addDRTypeForNEON(MVT VT);
 401     void addQRTypeForNEON(MVT VT);
 402
 403     typedef SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPassVector;
 404     void PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 405                           SDValue Chain, SDValue &Arg,
 406                           RegsToPassVector &RegsToPass,
 407                           CCValAssign &VA, CCValAssign &NextVA,
 408                           SDValue &StackPtr,
 409                           SmallVector<SDValue, 8> &MemOpChains,
 410                           ISD::ArgFlagsTy Flags) const;
 411     SDValue GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
 412                                  SDValue &Root, SelectionDAG &DAG,
 413                                  DebugLoc dl) const;
 414
 415     CCAssignFn *CCAssignFnForNode(CallingConv::ID CC, bool Return,
 416                                   bool isVarArg) const;
 417     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 418                              DebugLoc dl, SelectionDAG &DAG,
 419                              const CCValAssign &VA,
 420                              ISD::ArgFlagsTy Flags) const;
 421     SDValue LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 422     SDValue LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 423     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
 424                                     const ARMSubtarget *Subtarget) const;
 425     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 426     SDValue LowerGlobalAddressDarwin(SDValue Op, SelectionDAG &DAG) const;
 427     SDValue LowerGlobalAddressELF(SDValue Op, SelectionDAG &DAG) const;
 428     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 429     SDValue LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 430                                             SelectionDAG &DAG) const;
 431     SDValue LowerToTLSExecModels(GlobalAddressSDNode *GA,
 432                                  SelectionDAG &DAG,
 433                                  TLSModel::Model model) const;
 434     SDValue LowerGLOBAL_OFFSET_TABLE(SDValue Op, SelectionDAG &DAG) const;
 435     SDValue LowerBR_JT(SDValue Op, SelectionDAG &DAG) const;
 436     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 437     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 438     SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG) const;
 439     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 440     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 441     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 442     SDValue LowerShiftRightParts(SDValue Op, SelectionDAG &DAG) const;
 443     SDValue LowerShiftLeftParts(SDValue Op, SelectionDAG &DAG) const;
 444     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 445     SDValue LowerConstantFP(SDValue Op, SelectionDAG &DAG,
 446                             const ARMSubtarget *ST) const;
 447     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
 448                               const ARMSubtarget *ST) const;
 449
 450     SDValue ReconstructShuffle(SDValue Op, SelectionDAG &DAG) const;
 451
 452     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 453                             CallingConv::ID CallConv, bool isVarArg,
 454                             const SmallVectorImpl<ISD::InputArg> &Ins,
 455                             DebugLoc dl, SelectionDAG &DAG,
 456                             SmallVectorImpl<SDValue> &InVals) const;
 457
 458     virtual SDValue
 459       LowerFormalArguments(SDValue Chain,
 460                            CallingConv::ID CallConv, bool isVarArg,
 461                            const SmallVectorImpl<ISD::InputArg> &Ins,
 462                            DebugLoc dl, SelectionDAG &DAG,
 463                            SmallVectorImpl<SDValue> &InVals) const;
 464
 465     void VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
 466                               DebugLoc dl, SDValue &Chain, unsigned ArgOffset)
 467       const;
 468
 469     void computeRegArea(CCState &CCInfo, MachineFunction &MF,
 470                         unsigned &VARegSize, unsigned &VARegSaveSize) const;
 471
 472     virtual SDValue
 473       LowerCall(TargetLowering::CallLoweringInfo &CLI,
 474                 SmallVectorImpl<SDValue> &InVals) const;
 475
 476     /// HandleByVal - Target-specific cleanup for ByVal support.
 477     virtual void HandleByVal(CCState *, unsigned &) const;
 478
 479     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 480     /// for tail call optimization. Targets which want to do tail call
 481     /// optimization should implement this function.
 482     bool IsEligibleForTailCallOptimization(SDValue Callee,
 483                                            CallingConv::ID CalleeCC,
 484                                            bool isVarArg,
 485                                            bool isCalleeStructRet,
 486                                            bool isCallerStructRet,
 487                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 488                                     const SmallVectorImpl<SDValue> &OutVals,
 489                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 490                                            SelectionDAG& DAG) const;
 491     virtual SDValue
 492       LowerReturn(SDValue Chain,
 493                   CallingConv::ID CallConv, bool isVarArg,
 494                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 495                   const SmallVectorImpl<SDValue> &OutVals,
 496                   DebugLoc dl, SelectionDAG &DAG) const;
 497
 498     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 499
 500     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 501
 502     SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 503                       SDValue &ARMcc, SelectionDAG &DAG, DebugLoc dl) const;
 504     SDValue getVFPCmp(SDValue LHS, SDValue RHS,
 505                       SelectionDAG &DAG, DebugLoc dl) const;
 506     SDValue duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const;
 507
 508     SDValue OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const;
 509
 510     MachineBasicBlock *EmitAtomicCmpSwap(MachineInstr *MI,
 511                                          MachineBasicBlock *BB,
 512                                          unsigned Size) const;
 513     MachineBasicBlock *EmitAtomicBinary(MachineInstr *MI,
 514                                         MachineBasicBlock *BB,
 515                                         unsigned Size,
 516                                         unsigned BinOpcode) const;
 517     MachineBasicBlock *EmitAtomicBinary64(MachineInstr *MI,
 518                                           MachineBasicBlock *BB,
 519                                           unsigned Op1,
 520                                           unsigned Op2,
 521                                           bool NeedsCarry = false,
 522                                           bool IsCmpxchg = false) const;
 523     MachineBasicBlock * EmitAtomicBinaryMinMax(MachineInstr *MI,
 524                                                MachineBasicBlock *BB,
 525                                                unsigned Size,
 526                                                bool signExtend,
 527                                                ARMCC::CondCodes Cond) const;
 528
 529     void SetupEntryBlockForSjLj(MachineInstr *MI,
 530                                 MachineBasicBlock *MBB,
 531                                 MachineBasicBlock *DispatchBB, int FI) const;
 532
 533     MachineBasicBlock *EmitSjLjDispatchBlock(MachineInstr *MI,
 534                                              MachineBasicBlock *MBB) const;
 535
 536     bool RemapAddSubWithFlags(MachineInstr *MI, MachineBasicBlock *BB) const;
 537
 538     MachineBasicBlock *EmitStructByval(MachineInstr *MI,
 539                                        MachineBasicBlock *MBB) const;
 540   };
 541
 542   enum NEONModImmType {
 543     VMOVModImm,
 544     VMVNModImm,
 545     OtherModImm
 546   };
 547
 548
 549   namespace ARM {
 550     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 551                              const TargetLibraryInfo *libInfo);
 552   }
 553 }
 554
 555 #endif  // ARMISELLOWERING_H