lib/Target/ARM/ARMISelLowering.h

   1 //===-- ARMISelLowering.h - ARM DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_ARM_ARMISELLOWERING_H
  16 #define LLVM_LIB_TARGET_ARM_ARMISELLOWERING_H
  17
  18 #include "MCTargetDesc/ARMBaseInfo.h"
  19 #include "llvm/CodeGen/CallingConvLower.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include <vector>
  23
  24 namespace llvm {
  25   class ARMConstantPoolValue;
  26   class ARMSubtarget;
  27
  28   namespace ARMISD {
  29     // ARM Specific DAG Nodes
  30     enum NodeType : unsigned {
  31       // Start the numbering where the builtin ops and target ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       Wrapper,      // Wrapper - A wrapper node for TargetConstantPool,
  35                     // TargetExternalSymbol, and TargetGlobalAddress.
  36       WrapperPIC,   // WrapperPIC - A wrapper node for TargetGlobalAddress in
  37                     // PIC mode.
  38       WrapperJT,    // WrapperJT - A wrapper node for TargetJumpTable
  39
  40       // Add pseudo op to model memcpy for struct byval.
  41       COPY_STRUCT_BYVAL,
  42
  43       CALL,         // Function call.
  44       CALL_PRED,    // Function call that's predicable.
  45       CALL_NOLINK,  // Function call with branch not branch-and-link.
  46       tCALL,        // Thumb function call.
  47       BRCOND,       // Conditional branch.
  48       BR_JT,        // Jumptable branch.
  49       BR2_JT,       // Jumptable branch (2 level - jumptable entry is a jump).
  50       RET_FLAG,     // Return with a flag operand.
  51       INTRET_FLAG,  // Interrupt return with an LR-offset and a flag operand.
  52
  53       PIC_ADD,      // Add with a PC operand and a PIC label.
  54
  55       CMP,          // ARM compare instructions.
  56       CMN,          // ARM CMN instructions.
  57       CMPZ,         // ARM compare that sets only Z flag.
  58       CMPFP,        // ARM VFP compare instruction, sets FPSCR.
  59       CMPFPw0,      // ARM VFP compare against zero instruction, sets FPSCR.
  60       FMSTAT,       // ARM fmstat instruction.
  61
  62       CMOV,         // ARM conditional move instructions.
  63
  64       BCC_i64,
  65
  66       RBIT,         // ARM bitreverse instruction
  67
  68       SRL_FLAG,     // V,Flag = srl_flag X -> srl X, 1 + save carry out.
  69       SRA_FLAG,     // V,Flag = sra_flag X -> sra X, 1 + save carry out.
  70       RRX,          // V = RRX X, Flag     -> srl X, 1 + shift in carry flag.
  71
  72       ADDC,         // Add with carry
  73       ADDE,         // Add using carry
  74       SUBC,         // Sub with carry
  75       SUBE,         // Sub using carry
  76
  77       VMOVRRD,      // double to two gprs.
  78       VMOVDRR,      // Two gprs to double.
  79
  80       EH_SJLJ_SETJMP,         // SjLj exception handling setjmp.
  81       EH_SJLJ_LONGJMP,        // SjLj exception handling longjmp.
  82       EH_SJLJ_SETUP_DISPATCH, // SjLj exception handling setup_dispatch.
  83
  84       TC_RETURN,    // Tail call return pseudo.
  85
  86       THREAD_POINTER,
  87
  88       DYN_ALLOC,    // Dynamic allocation on the stack.
  89
  90       MEMBARRIER_MCR, // Memory barrier (MCR)
  91
  92       PRELOAD,      // Preload
  93
  94       WIN__CHKSTK,  // Windows' __chkstk call to do stack probing.
  95       WIN__DBZCHK,  // Windows' divide by zero check
  96
  97       VCEQ,         // Vector compare equal.
  98       VCEQZ,        // Vector compare equal to zero.
  99       VCGE,         // Vector compare greater than or equal.
 100       VCGEZ,        // Vector compare greater than or equal to zero.
 101       VCLEZ,        // Vector compare less than or equal to zero.
 102       VCGEU,        // Vector compare unsigned greater than or equal.
 103       VCGT,         // Vector compare greater than.
 104       VCGTZ,        // Vector compare greater than zero.
 105       VCLTZ,        // Vector compare less than zero.
 106       VCGTU,        // Vector compare unsigned greater than.
 107       VTST,         // Vector test bits.
 108
 109       // Vector shift by immediate:
 110       VSHL,         // ...left
 111       VSHRs,        // ...right (signed)
 112       VSHRu,        // ...right (unsigned)
 113
 114       // Vector rounding shift by immediate:
 115       VRSHRs,       // ...right (signed)
 116       VRSHRu,       // ...right (unsigned)
 117       VRSHRN,       // ...right narrow
 118
 119       // Vector saturating shift by immediate:
 120       VQSHLs,       // ...left (signed)
 121       VQSHLu,       // ...left (unsigned)
 122       VQSHLsu,      // ...left (signed to unsigned)
 123       VQSHRNs,      // ...right narrow (signed)
 124       VQSHRNu,      // ...right narrow (unsigned)
 125       VQSHRNsu,     // ...right narrow (signed to unsigned)
 126
 127       // Vector saturating rounding shift by immediate:
 128       VQRSHRNs,     // ...right narrow (signed)
 129       VQRSHRNu,     // ...right narrow (unsigned)
 130       VQRSHRNsu,    // ...right narrow (signed to unsigned)
 131
 132       // Vector shift and insert:
 133       VSLI,         // ...left
 134       VSRI,         // ...right
 135
 136       // Vector get lane (VMOV scalar to ARM core register)
 137       // (These are used for 8- and 16-bit element types only.)
 138       VGETLANEu,    // zero-extend vector extract element
 139       VGETLANEs,    // sign-extend vector extract element
 140
 141       // Vector move immediate and move negated immediate:
 142       VMOVIMM,
 143       VMVNIMM,
 144
 145       // Vector move f32 immediate:
 146       VMOVFPIMM,
 147
 148       // Vector duplicate:
 149       VDUP,
 150       VDUPLANE,
 151
 152       // Vector shuffles:
 153       VEXT,         // extract
 154       VREV64,       // reverse elements within 64-bit doublewords
 155       VREV32,       // reverse elements within 32-bit words
 156       VREV16,       // reverse elements within 16-bit halfwords
 157       VZIP,         // zip (interleave)
 158       VUZP,         // unzip (deinterleave)
 159       VTRN,         // transpose
 160       VTBL1,        // 1-register shuffle with mask
 161       VTBL2,        // 2-register shuffle with mask
 162
 163       // Vector multiply long:
 164       VMULLs,       // ...signed
 165       VMULLu,       // ...unsigned
 166
 167       UMLAL,        // 64bit Unsigned Accumulate Multiply
 168       SMLAL,        // 64bit Signed Accumulate Multiply
 169
 170       // Operands of the standard BUILD_VECTOR node are not legalized, which
 171       // is fine if BUILD_VECTORs are always lowered to shuffles or other
 172       // operations, but for ARM some BUILD_VECTORs are legal as-is and their
 173       // operands need to be legalized.  Define an ARM-specific version of
 174       // BUILD_VECTOR for this purpose.
 175       BUILD_VECTOR,
 176
 177       // Bit-field insert
 178       BFI,
 179
 180       // Vector OR with immediate
 181       VORRIMM,
 182       // Vector AND with NOT of immediate
 183       VBICIMM,
 184
 185       // Vector bitwise select
 186       VBSL,
 187
 188       // Pseudo-instruction representing a memory copy using ldm/stm
 189       // instructions.
 190       MEMCPY,
 191
 192       // Vector load N-element structure to all lanes:
 193       VLD2DUP = ISD::FIRST_TARGET_MEMORY_OPCODE,
 194       VLD3DUP,
 195       VLD4DUP,
 196
 197       // NEON loads with post-increment base updates:
 198       VLD1_UPD,
 199       VLD2_UPD,
 200       VLD3_UPD,
 201       VLD4_UPD,
 202       VLD2LN_UPD,
 203       VLD3LN_UPD,
 204       VLD4LN_UPD,
 205       VLD2DUP_UPD,
 206       VLD3DUP_UPD,
 207       VLD4DUP_UPD,
 208
 209       // NEON stores with post-increment base updates:
 210       VST1_UPD,
 211       VST2_UPD,
 212       VST3_UPD,
 213       VST4_UPD,
 214       VST2LN_UPD,
 215       VST3LN_UPD,
 216       VST4LN_UPD
 217     };
 218   }
 219
 220   /// Define some predicates that are used for node matching.
 221   namespace ARM {
 222     bool isBitFieldInvertedMask(unsigned v);
 223   }
 224
 225   //===--------------------------------------------------------------------===//
 226   //  ARMTargetLowering - ARM Implementation of the TargetLowering interface
 227
 228   class ARMTargetLowering : public TargetLowering {
 229   public:
 230     explicit ARMTargetLowering(const TargetMachine &TM,
 231                                const ARMSubtarget &STI);
 232
 233     unsigned getJumpTableEncoding() const override;
 234     bool useSoftFloat() const override;
 235
 236     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 237
 238     /// ReplaceNodeResults - Replace the results of node with an illegal result
 239     /// type with new values built out of custom code.
 240     ///
 241     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 242                             SelectionDAG &DAG) const override;
 243
 244     const char *getTargetNodeName(unsigned Opcode) const override;
 245
 246     bool isSelectSupported(SelectSupportKind Kind) const override {
 247       // ARM does not support scalar condition selects on vectors.
 248       return (Kind != ScalarCondVectorVal);
 249     }
 250
 251     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 252     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 253                            EVT VT) const override;
 254
 255     MachineBasicBlock *
 256       EmitInstrWithCustomInserter(MachineInstr *MI,
 257                                   MachineBasicBlock *MBB) const override;
 258
 259     void AdjustInstrPostInstrSelection(MachineInstr *MI,
 260                                        SDNode *Node) const override;
 261
 262     SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const;
 263     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 264
 265     bool isDesirableToTransformToIntegerOp(unsigned Opc, EVT VT) const override;
 266
 267     /// allowsMisalignedMemoryAccesses - Returns true if the target allows
 268     /// unaligned memory accesses of the specified type. Returns whether it
 269     /// is "fast" by reference in the second argument.
 270     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AddrSpace,
 271                                         unsigned Align,
 272                                         bool *Fast) const override;
 273
 274     EVT getOptimalMemOpType(uint64_t Size,
 275                             unsigned DstAlign, unsigned SrcAlign,
 276                             bool IsMemset, bool ZeroMemset,
 277                             bool MemcpyStrSrc,
 278                             MachineFunction &MF) const override;
 279
 280     using TargetLowering::isZExtFree;
 281     bool isZExtFree(SDValue Val, EVT VT2) const override;
 282
 283     bool isVectorLoadExtDesirable(SDValue ExtVal) const override;
 284
 285     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 286
 287
 288     /// isLegalAddressingMode - Return true if the addressing mode represented
 289     /// by AM is legal for this target, for a load/store of the specified type.
 290     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 291                                Type *Ty, unsigned AS) const override;
 292     bool isLegalT2ScaledAddressingMode(const AddrMode &AM, EVT VT) const;
 293
 294     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 295     /// icmp immediate, that is the target has icmp instructions which can
 296     /// compare a register against the immediate without having to materialize
 297     /// the immediate into a register.
 298     bool isLegalICmpImmediate(int64_t Imm) const override;
 299
 300     /// isLegalAddImmediate - Return true if the specified immediate is legal
 301     /// add immediate, that is the target has add instructions which can
 302     /// add a register and the immediate without having to materialize
 303     /// the immediate into a register.
 304     bool isLegalAddImmediate(int64_t Imm) const override;
 305
 306     /// getPreIndexedAddressParts - returns true by value, base pointer and
 307     /// offset pointer and addressing mode by reference if the node's address
 308     /// can be legally represented as pre-indexed load / store address.
 309     bool getPreIndexedAddressParts(SDNode *N, SDValue &Base, SDValue &Offset,
 310                                    ISD::MemIndexedMode &AM,
 311                                    SelectionDAG &DAG) const override;
 312
 313     /// getPostIndexedAddressParts - returns true by value, base pointer and
 314     /// offset pointer and addressing mode by reference if this node can be
 315     /// combined with a load / store to form a post-indexed load / store.
 316     bool getPostIndexedAddressParts(SDNode *N, SDNode *Op, SDValue &Base,
 317                                     SDValue &Offset, ISD::MemIndexedMode &AM,
 318                                     SelectionDAG &DAG) const override;
 319
 320     void computeKnownBitsForTargetNode(const SDValue Op, APInt &KnownZero,
 321                                        APInt &KnownOne,
 322                                        const SelectionDAG &DAG,
 323                                        unsigned Depth) const override;
 324
 325
 326     bool ExpandInlineAsm(CallInst *CI) const override;
 327
 328     ConstraintType getConstraintType(StringRef Constraint) const override;
 329
 330     /// Examine constraint string and operand type and determine a weight value.
 331     /// The operand object must already have been set up with the operand type.
 332     ConstraintWeight getSingleConstraintMatchWeight(
 333       AsmOperandInfo &info, const char *constraint) const override;
 334
 335     std::pair<unsigned, const TargetRegisterClass *>
 336     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 337                                  StringRef Constraint, MVT VT) const override;
 338
 339     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 340     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 341     /// true it means one of the asm constraint of the inline asm instruction
 342     /// being processed is 'm'.
 343     void LowerAsmOperandForConstraint(SDValue Op, std::string &Constraint,
 344                                       std::vector<SDValue> &Ops,
 345                                       SelectionDAG &DAG) const override;
 346
 347     unsigned
 348     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 349       if (ConstraintCode == "Q")
 350         return InlineAsm::Constraint_Q;
 351       else if (ConstraintCode == "o")
 352         return InlineAsm::Constraint_o;
 353       else if (ConstraintCode.size() == 2) {
 354         if (ConstraintCode[0] == 'U') {
 355           switch(ConstraintCode[1]) {
 356           default:
 357             break;
 358           case 'm':
 359             return InlineAsm::Constraint_Um;
 360           case 'n':
 361             return InlineAsm::Constraint_Un;
 362           case 'q':
 363             return InlineAsm::Constraint_Uq;
 364           case 's':
 365             return InlineAsm::Constraint_Us;
 366           case 't':
 367             return InlineAsm::Constraint_Ut;
 368           case 'v':
 369             return InlineAsm::Constraint_Uv;
 370           case 'y':
 371             return InlineAsm::Constraint_Uy;
 372           }
 373         }
 374       }
 375       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 376     }
 377
 378     const ARMSubtarget* getSubtarget() const {
 379       return Subtarget;
 380     }
 381
 382     /// getRegClassFor - Return the register class that should be used for the
 383     /// specified value type.
 384     const TargetRegisterClass *getRegClassFor(MVT VT) const override;
 385
 386     /// Returns true if a cast between SrcAS and DestAS is a noop.
 387     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override {
 388       // Addrspacecasts are always noops.
 389       return true;
 390     }
 391
 392     bool shouldAlignPointerArgs(CallInst *CI, unsigned &MinSize,
 393                                 unsigned &PrefAlign) const override;
 394
 395     /// createFastISel - This method returns a target specific FastISel object,
 396     /// or null if the target does not support "fast" ISel.
 397     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 398                              const TargetLibraryInfo *libInfo) const override;
 399
 400     Sched::Preference getSchedulingPreference(SDNode *N) const override;
 401
 402     bool
 403     isShuffleMaskLegal(const SmallVectorImpl<int> &M, EVT VT) const override;
 404     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
 405
 406     /// isFPImmLegal - Returns true if the target can instruction select the
 407     /// specified FP immediate natively. If false, the legalizer will
 408     /// materialize the FP immediate as a load from a constant pool.
 409     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 410
 411     bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 412                             const CallInst &I,
 413                             unsigned Intrinsic) const override;
 414
 415     /// \brief Returns true if it is beneficial to convert a load of a constant
 416     /// to just the constant itself.
 417     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 418                                            Type *Ty) const override;
 419
 420     /// \brief Returns true if an argument of type Ty needs to be passed in a
 421     /// contiguous block of registers in calling convention CallConv.
 422     bool functionArgumentNeedsConsecutiveRegisters(
 423         Type *Ty, CallingConv::ID CallConv, bool isVarArg) const override;
 424
 425     /// If a physical register, this returns the register that receives the
 426     /// exception address on entry to an EH pad.
 427     unsigned
 428     getExceptionPointerRegister(const Constant *PersonalityFn) const override;
 429
 430     /// If a physical register, this returns the register that receives the
 431     /// exception typeid on entry to a landing pad.
 432     unsigned
 433     getExceptionSelectorRegister(const Constant *PersonalityFn) const override;
 434
 435     Instruction *makeDMB(IRBuilder<> &Builder, ARM_MB::MemBOpt Domain) const;
 436     Value *emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
 437                           AtomicOrdering Ord) const override;
 438     Value *emitStoreConditional(IRBuilder<> &Builder, Value *Val,
 439                                 Value *Addr, AtomicOrdering Ord) const override;
 440
 441     void emitAtomicCmpXchgNoStoreLLBalance(IRBuilder<> &Builder) const override;
 442
 443     Instruction* emitLeadingFence(IRBuilder<> &Builder, AtomicOrdering Ord,
 444                           bool IsStore, bool IsLoad) const override;
 445     Instruction* emitTrailingFence(IRBuilder<> &Builder, AtomicOrdering Ord,
 446                            bool IsStore, bool IsLoad) const override;
 447
 448     unsigned getMaxSupportedInterleaveFactor() const override { return 4; }
 449
 450     bool lowerInterleavedLoad(LoadInst *LI,
 451                               ArrayRef<ShuffleVectorInst *> Shuffles,
 452                               ArrayRef<unsigned> Indices,
 453                               unsigned Factor) const override;
 454     bool lowerInterleavedStore(StoreInst *SI, ShuffleVectorInst *SVI,
 455                                unsigned Factor) const override;
 456
 457     TargetLoweringBase::AtomicExpansionKind
 458     shouldExpandAtomicLoadInIR(LoadInst *LI) const override;
 459     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
 460     TargetLoweringBase::AtomicExpansionKind
 461     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
 462     bool shouldExpandAtomicCmpXchgInIR(AtomicCmpXchgInst *AI) const override;
 463
 464     bool useLoadStackGuardNode() const override;
 465
 466     bool canCombineStoreAndExtract(Type *VectorTy, Value *Idx,
 467                                    unsigned &Cost) const override;
 468
 469   protected:
 470     std::pair<const TargetRegisterClass *, uint8_t>
 471     findRepresentativeClass(const TargetRegisterInfo *TRI,
 472                             MVT VT) const override;
 473
 474   private:
 475     /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
 476     /// make the right decision when generating code for different targets.
 477     const ARMSubtarget *Subtarget;
 478
 479     const TargetRegisterInfo *RegInfo;
 480
 481     const InstrItineraryData *Itins;
 482
 483     /// ARMPCLabelIndex - Keep track of the number of ARM PC labels created.
 484     ///
 485     unsigned ARMPCLabelIndex;
 486
 487     void addTypeForNEON(MVT VT, MVT PromotedLdStVT, MVT PromotedBitwiseVT);
 488     void addDRTypeForNEON(MVT VT);
 489     void addQRTypeForNEON(MVT VT);
 490     std::pair<SDValue, SDValue> getARMXALUOOp(SDValue Op, SelectionDAG &DAG, SDValue &ARMcc) const;
 491
 492     typedef SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPassVector;
 493     void PassF64ArgInRegs(SDLoc dl, SelectionDAG &DAG,
 494                           SDValue Chain, SDValue &Arg,
 495                           RegsToPassVector &RegsToPass,
 496                           CCValAssign &VA, CCValAssign &NextVA,
 497                           SDValue &StackPtr,
 498                           SmallVectorImpl<SDValue> &MemOpChains,
 499                           ISD::ArgFlagsTy Flags) const;
 500     SDValue GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
 501                                  SDValue &Root, SelectionDAG &DAG,
 502                                  SDLoc dl) const;
 503
 504     CallingConv::ID getEffectiveCallingConv(CallingConv::ID CC,
 505                                             bool isVarArg) const;
 506     CCAssignFn *CCAssignFnForNode(CallingConv::ID CC, bool Return,
 507                                   bool isVarArg) const;
 508     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 509                              SDLoc dl, SelectionDAG &DAG,
 510                              const CCValAssign &VA,
 511                              ISD::ArgFlagsTy Flags) const;
 512     SDValue LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 513     SDValue LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 514     SDValue LowerEH_SJLJ_SETUP_DISPATCH(SDValue Op, SelectionDAG &DAG) const;
 515     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
 516                                     const ARMSubtarget *Subtarget) const;
 517     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 518     SDValue LowerGlobalAddressDarwin(SDValue Op, SelectionDAG &DAG) const;
 519     SDValue LowerGlobalAddressELF(SDValue Op, SelectionDAG &DAG) const;
 520     SDValue LowerGlobalAddressWindows(SDValue Op, SelectionDAG &DAG) const;
 521     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 522     SDValue LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 523                                             SelectionDAG &DAG) const;
 524     SDValue LowerToTLSExecModels(GlobalAddressSDNode *GA,
 525                                  SelectionDAG &DAG,
 526                                  TLSModel::Model model) const;
 527     SDValue LowerBR_JT(SDValue Op, SelectionDAG &DAG) const;
 528     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 529     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 530     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 531     SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG) const;
 532     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 533     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 534     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 535     SDValue LowerShiftRightParts(SDValue Op, SelectionDAG &DAG) const;
 536     SDValue LowerShiftLeftParts(SDValue Op, SelectionDAG &DAG) const;
 537     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 538     SDValue LowerConstantFP(SDValue Op, SelectionDAG &DAG,
 539                             const ARMSubtarget *ST) const;
 540     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
 541                               const ARMSubtarget *ST) const;
 542     SDValue LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const;
 543     SDValue LowerDivRem(SDValue Op, SelectionDAG &DAG) const;
 544     SDValue LowerDIV_Windows(SDValue Op, SelectionDAG &DAG, bool Signed) const;
 545     void ExpandDIV_Windows(SDValue Op, SelectionDAG &DAG, bool Signed,
 546                            SmallVectorImpl<SDValue> &Results) const;
 547     SDValue LowerWindowsDIVLibCall(SDValue Op, SelectionDAG &DAG, bool Signed,
 548                                    SDValue &Chain) const;
 549     SDValue LowerREM(SDNode *N, SelectionDAG &DAG) const;
 550     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 551     SDValue LowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const;
 552     SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 553     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) const;
 554     SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 555
 556     unsigned getRegisterByName(const char* RegName, EVT VT,
 557                                SelectionDAG &DAG) const override;
 558
 559     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 560     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 561     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 562     /// expanded to fmul + fadd.
 563     ///
 564     /// ARM supports both fused and unfused multiply-add operations; we already
 565     /// lower a pair of fmul and fadd to the latter so it's not clear that there
 566     /// would be a gain or that the gain would be worthwhile enough to risk
 567     /// correctness bugs.
 568     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override { return false; }
 569
 570     SDValue ReconstructShuffle(SDValue Op, SelectionDAG &DAG) const;
 571
 572     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 573                             CallingConv::ID CallConv, bool isVarArg,
 574                             const SmallVectorImpl<ISD::InputArg> &Ins,
 575                             SDLoc dl, SelectionDAG &DAG,
 576                             SmallVectorImpl<SDValue> &InVals,
 577                             bool isThisReturn, SDValue ThisVal) const;
 578
 579     SDValue
 580       LowerFormalArguments(SDValue Chain,
 581                            CallingConv::ID CallConv, bool isVarArg,
 582                            const SmallVectorImpl<ISD::InputArg> &Ins,
 583                            SDLoc dl, SelectionDAG &DAG,
 584                            SmallVectorImpl<SDValue> &InVals) const override;
 585
 586     int StoreByValRegs(CCState &CCInfo, SelectionDAG &DAG,
 587                        SDLoc dl, SDValue &Chain,
 588                        const Value *OrigArg,
 589                        unsigned InRegsParamRecordIdx,
 590                        int ArgOffset,
 591                        unsigned ArgSize) const;
 592
 593     void VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
 594                               SDLoc dl, SDValue &Chain,
 595                               unsigned ArgOffset,
 596                               unsigned TotalArgRegsSaveSize,
 597                               bool ForceMutable = false) const;
 598
 599     SDValue
 600       LowerCall(TargetLowering::CallLoweringInfo &CLI,
 601                 SmallVectorImpl<SDValue> &InVals) const override;
 602
 603     /// HandleByVal - Target-specific cleanup for ByVal support.
 604     void HandleByVal(CCState *, unsigned &, unsigned) const override;
 605
 606     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 607     /// for tail call optimization. Targets which want to do tail call
 608     /// optimization should implement this function.
 609     bool IsEligibleForTailCallOptimization(SDValue Callee,
 610                                            CallingConv::ID CalleeCC,
 611                                            bool isVarArg,
 612                                            bool isCalleeStructRet,
 613                                            bool isCallerStructRet,
 614                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 615                                     const SmallVectorImpl<SDValue> &OutVals,
 616                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 617                                            SelectionDAG& DAG) const;
 618
 619     bool CanLowerReturn(CallingConv::ID CallConv,
 620                         MachineFunction &MF, bool isVarArg,
 621                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 622                         LLVMContext &Context) const override;
 623
 624     SDValue
 625       LowerReturn(SDValue Chain,
 626                   CallingConv::ID CallConv, bool isVarArg,
 627                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 628                   const SmallVectorImpl<SDValue> &OutVals,
 629                   SDLoc dl, SelectionDAG &DAG) const override;
 630
 631     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 632
 633     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 634
 635     SDValue getCMOV(SDLoc dl, EVT VT, SDValue FalseVal, SDValue TrueVal,
 636                     SDValue ARMcc, SDValue CCR, SDValue Cmp,
 637                     SelectionDAG &DAG) const;
 638     SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 639                       SDValue &ARMcc, SelectionDAG &DAG, SDLoc dl) const;
 640     SDValue getVFPCmp(SDValue LHS, SDValue RHS,
 641                       SelectionDAG &DAG, SDLoc dl) const;
 642     SDValue duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const;
 643
 644     SDValue OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const;
 645
 646     void SetupEntryBlockForSjLj(MachineInstr *MI,
 647                                 MachineBasicBlock *MBB,
 648                                 MachineBasicBlock *DispatchBB, int FI) const;
 649
 650     void EmitSjLjDispatchBlock(MachineInstr *MI, MachineBasicBlock *MBB) const;
 651
 652     bool RemapAddSubWithFlags(MachineInstr *MI, MachineBasicBlock *BB) const;
 653
 654     MachineBasicBlock *EmitStructByval(MachineInstr *MI,
 655                                        MachineBasicBlock *MBB) const;
 656
 657     MachineBasicBlock *EmitLowered__chkstk(MachineInstr *MI,
 658                                            MachineBasicBlock *MBB) const;
 659     MachineBasicBlock *EmitLowered__dbzchk(MachineInstr *MI,
 660                                            MachineBasicBlock *MBB) const;
 661   };
 662
 663   enum NEONModImmType {
 664     VMOVModImm,
 665     VMVNModImm,
 666     OtherModImm
 667   };
 668
 669   namespace ARM {
 670     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 671                              const TargetLibraryInfo *libInfo);
 672   }
 673 }
 674
 675 #endif  // ARMISELLOWERING_H