lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107 def AddrMode_i12    : AddrMode<16>;
 108
 109 // Instruction size.
 110 class SizeFlagVal<bits<3> val> {
 111   bits<3> Value = val;
 112 }
 113 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 114 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 115 def Size8Bytes   : SizeFlagVal<2>;
 116 def Size4Bytes   : SizeFlagVal<3>;
 117 def Size2Bytes   : SizeFlagVal<4>;
 118
 119 // Load / store index mode.
 120 class IndexMode<bits<2> val> {
 121   bits<2> Value = val;
 122 }
 123 def IndexModeNone : IndexMode<0>;
 124 def IndexModePre  : IndexMode<1>;
 125 def IndexModePost : IndexMode<2>;
 126 def IndexModeUpd  : IndexMode<3>;
 127
 128 // Instruction execution domain.
 129 class Domain<bits<2> val> {
 130   bits<2> Value = val;
 131 }
 132 def GenericDomain : Domain<0>;
 133 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 134 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 135 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 136
 137 //===----------------------------------------------------------------------===//
 138
 139 // ARM special operands.
 140 //
 141
 142 def CondCodeOperand : AsmOperandClass {
 143   let Name = "CondCode";
 144   let SuperClasses = [];
 145 }
 146
 147 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 148 // register whose default is 0 (no register).
 149 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 150                                      (ops (i32 14), (i32 zero_reg))> {
 151   let PrintMethod = "printPredicateOperand";
 152   let ParserMatchClass = CondCodeOperand;
 153 }
 154
 155 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 156 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 157   string EncoderMethod = "getCCOutOpValue";
 158   let PrintMethod = "printSBitModifierOperand";
 159 }
 160
 161 // Same as cc_out except it defaults to setting CPSR.
 162 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 163   string EncoderMethod = "getCCOutOpValue";
 164   let PrintMethod = "printSBitModifierOperand";
 165 }
 166
 167 // ARM special operands for disassembly only.
 168 //
 169 def setend_op : Operand<i32> {
 170   let PrintMethod = "printSetendOperand";
 171 }
 172
 173 def cps_opt : Operand<i32> {
 174   let PrintMethod = "printCPSOptionOperand";
 175 }
 176
 177 def msr_mask : Operand<i32> {
 178   let PrintMethod = "printMSRMaskOperand";
 179 }
 180
 181 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 182 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 183 def neg_zero : Operand<i32> {
 184   let PrintMethod = "printNegZeroOperand";
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188
 189 // ARM Instruction templates.
 190 //
 191
 192 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 193                    Format f, Domain d, string cstr, InstrItinClass itin>
 194   : Instruction {
 195   let Namespace = "ARM";
 196
 197   AddrMode AM = am;
 198   SizeFlagVal SZ = sz;
 199   IndexMode IM = im;
 200   bits<2> IndexModeBits = IM.Value;
 201   Format F = f;
 202   bits<6> Form = F.Value;
 203   Domain D = d;
 204   bit isUnaryDataProc = 0;
 205   bit canXformTo16Bit = 0;
 206
 207   // If this is a pseudo instruction, mark it isCodeGenOnly.
 208   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 209
 210   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 211   let TSFlags{4-0}   = AM.Value;
 212   let TSFlags{7-5}   = SZ.Value;
 213   let TSFlags{9-8}   = IndexModeBits;
 214   let TSFlags{15-10} = Form;
 215   let TSFlags{16}    = isUnaryDataProc;
 216   let TSFlags{17}    = canXformTo16Bit;
 217   let TSFlags{19-18} = D.Value;
 218
 219   let Constraints = cstr;
 220   let Itinerary = itin;
 221 }
 222
 223 class Encoding {
 224   field bits<32> Inst;
 225 }
 226
 227 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 228               Format f, Domain d, string cstr, InstrItinClass itin>
 229   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 230
 231 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 232 // on by adding flavors to specific instructions.
 233 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 234                 Format f, Domain d, string cstr, InstrItinClass itin>
 235   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 236
 237 class PseudoInst<dag oops, dag iops, InstrItinClass itin,
 238                  string asm, list<dag> pattern>
 239   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 240             "", itin> {
 241   let OutOperandList = oops;
 242   let InOperandList = iops;
 243   let AsmString = asm;
 244   let Pattern = pattern;
 245 }
 246
 247 // Almost all ARM instructions are predicable.
 248 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 249         IndexMode im, Format f, InstrItinClass itin,
 250         string opc, string asm, string cstr,
 251         list<dag> pattern>
 252   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 253   bits<4> p;
 254   let Inst{31-28} = p;
 255   let OutOperandList = oops;
 256   let InOperandList = !con(iops, (ins pred:$p));
 257   let AsmString = !strconcat(opc, "${p}", asm);
 258   let Pattern = pattern;
 259   list<Predicate> Predicates = [IsARM];
 260 }
 261
 262 // A few are not predicable
 263 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 264            IndexMode im, Format f, InstrItinClass itin,
 265            string opc, string asm, string cstr,
 266            list<dag> pattern>
 267   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 268   let OutOperandList = oops;
 269   let InOperandList = iops;
 270   let AsmString = !strconcat(opc, asm);
 271   let Pattern = pattern;
 272   let isPredicable = 0;
 273   list<Predicate> Predicates = [IsARM];
 274 }
 275
 276 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 277 // operand since by default it's a zero register. It will become an implicit def
 278 // once it's "flipped".
 279 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 280          IndexMode im, Format f, InstrItinClass itin,
 281          string opc, string asm, string cstr,
 282          list<dag> pattern>
 283   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 284   bits<4> p; // Predicate operand
 285   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 286   let Inst{31-28} = p;
 287   let Inst{20} = s;
 288
 289   let OutOperandList = oops;
 290   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 291   let AsmString = !strconcat(opc, "${s}${p}", asm);
 292   let Pattern = pattern;
 293   list<Predicate> Predicates = [IsARM];
 294 }
 295
 296 // Special cases
 297 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 298          IndexMode im, Format f, InstrItinClass itin,
 299          string asm, string cstr, list<dag> pattern>
 300   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 301   let OutOperandList = oops;
 302   let InOperandList = iops;
 303   let AsmString = asm;
 304   let Pattern = pattern;
 305   list<Predicate> Predicates = [IsARM];
 306 }
 307
 308 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 309          string opc, string asm, list<dag> pattern>
 310   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 311       opc, asm, "", pattern>;
 312 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 313           string opc, string asm, list<dag> pattern>
 314   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 315        opc, asm, "", pattern>;
 316 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 317           string asm, list<dag> pattern>
 318   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 319        asm, "", pattern>;
 320 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 321             string opc, string asm, list<dag> pattern>
 322   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 323          opc, asm, "", pattern>;
 324
 325 // Ctrl flow instructions
 326 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 327           string opc, string asm, list<dag> pattern>
 328   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 329       opc, asm, "", pattern> {
 330   let Inst{27-24} = opcod;
 331 }
 332 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 333            string asm, list<dag> pattern>
 334   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 335        asm, "", pattern> {
 336   let Inst{27-24} = opcod;
 337 }
 338 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 339              string asm, list<dag> pattern>
 340   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 341        asm, "", pattern>;
 342
 343 // BR_JT instructions
 344 class JTI<dag oops, dag iops, InstrItinClass itin,
 345           string asm, list<dag> pattern>
 346   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 347        asm, "", pattern>;
 348
 349 // Atomic load/store instructions
 350 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 351               string opc, string asm, list<dag> pattern>
 352   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 353       opc, asm, "", pattern> {
 354   bits<4> Rt;
 355   bits<4> Rn;
 356   let Inst{27-23} = 0b00011;
 357   let Inst{22-21} = opcod;
 358   let Inst{20}    = 1;
 359   let Inst{19-16} = Rn;
 360   let Inst{15-12} = Rt;
 361   let Inst{11-0}  = 0b111110011111;
 362 }
 363 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 364               string opc, string asm, list<dag> pattern>
 365   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 366       opc, asm, "", pattern> {
 367   bits<4> Rd;
 368   bits<4> Rt;
 369   bits<4> Rn;
 370   let Inst{27-23} = 0b00011;
 371   let Inst{22-21} = opcod;
 372   let Inst{20}    = 0;
 373   let Inst{19-16} = Rn;
 374   let Inst{15-12} = Rd;
 375   let Inst{11-4}  = 0b11111001;
 376   let Inst{3-0}   = Rt;
 377 }
 378 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 379   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, [$Rn]", pattern> {
 380   bits<4> Rt;
 381   bits<4> Rt2;
 382   bits<4> Rn;
 383   let Inst{27-23} = 0b00010;
 384   let Inst{22} = b;
 385   let Inst{21-20} = 0b00;
 386   let Inst{19-16} = Rn;
 387   let Inst{15-12} = Rt;
 388   let Inst{11-4} = 0b00001001;
 389   let Inst{3-0} = Rt2;
 390 }
 391
 392 // addrmode1 instructions
 393 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 394           string opc, string asm, list<dag> pattern>
 395   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 396       opc, asm, "", pattern> {
 397   let Inst{24-21} = opcod;
 398   let Inst{27-26} = 0b00;
 399 }
 400 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 401            string opc, string asm, list<dag> pattern>
 402   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 403        opc, asm, "", pattern> {
 404   let Inst{24-21} = opcod;
 405   let Inst{27-26} = 0b00;
 406 }
 407 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 408            string asm, list<dag> pattern>
 409   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 410        asm, "", pattern> {
 411   let Inst{24-21} = opcod;
 412   let Inst{27-26} = 0b00;
 413 }
 414 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 415             string opc, string asm, list<dag> pattern>
 416   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 417       opc, asm, "", pattern>;
 418
 419
 420 // loads
 421
 422 // LDR/LDRB/STR/STRB
 423 class AIldst1<bits<3> op, bit opc22, bit isLd, dag oops, dag iops, AddrMode am,
 424              Format f, InstrItinClass itin, string opc, string asm,
 425              list<dag> pattern>
 426   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 427       "", pattern> {
 428   let Inst{27-25} = op;
 429   let Inst{24} = 1;  // 24 == P
 430   // 23 == U
 431   let Inst{22} = opc22;
 432   let Inst{21} = 0;  // 21 == W
 433   let Inst{20} = isLd;
 434 }
 435 // LDRH/LDRSB/LDRSH/LDRD
 436 class AIldr2<bits<4> op, bit opc22, bit opc20, dag oops, dag iops, AddrMode am,
 437              Format f, InstrItinClass itin, string opc, string asm,
 438              list<dag> pattern>
 439   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 440       "", pattern> {
 441   let Inst{27-25} = 0b000;
 442   let Inst{24} = 1;  // 24 == P
 443   // 23 == U
 444   let Inst{22} = opc22;
 445   let Inst{21} = 0;  // 21 == W
 446   let Inst{20} = opc20;
 447
 448   let Inst{7-4} = op;
 449 }
 450
 451 class AXI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 452               string asm, list<dag> pattern>
 453   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 454        asm, "", pattern> {
 455   let Inst{20}    = 1; // L bit
 456   let Inst{21}    = 0; // W bit
 457   let Inst{22}    = 0; // B bit
 458   let Inst{24}    = 1; // P bit
 459   let Inst{27-26} = 0b01;
 460 }
 461 class AXI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 462               string asm, list<dag> pattern>
 463   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 464        asm, "", pattern> {
 465   let Inst{20}    = 1; // L bit
 466   let Inst{21}    = 0; // W bit
 467   let Inst{22}    = 1; // B bit
 468   let Inst{24}    = 1; // P bit
 469   let Inst{27-26} = 0b01;
 470 }
 471
 472 // stores
 473 class AXI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 474               string asm, list<dag> pattern>
 475   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 476        asm, "", pattern> {
 477   let Inst{20}    = 0; // L bit
 478   let Inst{21}    = 0; // W bit
 479   let Inst{22}    = 0; // B bit
 480   let Inst{24}    = 1; // P bit
 481   let Inst{27-26} = 0b01;
 482 }
 483 class AXI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 484               string asm, list<dag> pattern>
 485   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 486        asm, "", pattern> {
 487   let Inst{20}    = 0; // L bit
 488   let Inst{21}    = 0; // W bit
 489   let Inst{22}    = 1; // B bit
 490   let Inst{24}    = 1; // P bit
 491   let Inst{27-26} = 0b01;
 492 }
 493
 494 // Pre-indexed load/stores
 495 class AI2ldstpr<bit isLd, bit opc22, dag oops, dag iops, Format f,
 496                InstrItinClass itin, string opc, string asm, string cstr,
 497                list<dag> pattern>
 498   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 499       opc, asm, cstr, pattern> {
 500   let Inst{20}    = isLd; // L bit
 501   let Inst{21}    = 1; // W bit
 502   let Inst{22}    = opc22; // B bit
 503   let Inst{24}    = 1; // P bit
 504   let Inst{27-26} = 0b01;
 505 }
 506
 507 // Post-indexed load/stores
 508 class AI2ldstpo<bit isLd, bit opc22, dag oops, dag iops, Format f,
 509                 InstrItinClass itin, string opc, string asm, string cstr,
 510                 list<dag> pattern>
 511   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 512       opc, asm, cstr,pattern> {
 513   let Inst{20}    = isLd; // L bit
 514   let Inst{21}    = 0; // W bit
 515   let Inst{22}    = opc22; // B bit
 516   let Inst{24}    = 0; // P bit
 517   let Inst{27-26} = 0b01;
 518 }
 519
 520 // addrmode3 instructions
 521 class AI3<dag oops, dag iops, Format f, InstrItinClass itin,
 522           string opc, string asm, list<dag> pattern>
 523   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 524       opc, asm, "", pattern>;
 525 class AXI3<dag oops, dag iops, Format f, InstrItinClass itin,
 526            string asm, list<dag> pattern>
 527   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 528        asm, "", pattern>;
 529
 530 // loads
 531 class AI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 532              string opc, string asm, list<dag> pattern>
 533   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 534       opc, asm, "", pattern> {
 535   let Inst{4}     = 1;
 536   let Inst{5}     = 1; // H bit
 537   let Inst{6}     = 0; // S bit
 538   let Inst{7}     = 1;
 539   let Inst{20}    = 1; // L bit
 540   let Inst{21}    = 0; // W bit
 541   let Inst{24}    = 1; // P bit
 542   let Inst{27-25} = 0b000;
 543 }
 544 class AXI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 545               string asm, list<dag> pattern>
 546   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 547        asm, "", pattern> {
 548   let Inst{4}     = 1;
 549   let Inst{5}     = 1; // H bit
 550   let Inst{6}     = 0; // S bit
 551   let Inst{7}     = 1;
 552   let Inst{20}    = 1; // L bit
 553   let Inst{21}    = 0; // W bit
 554   let Inst{24}    = 1; // P bit
 555 }
 556 class AI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 557               string opc, string asm, list<dag> pattern>
 558   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 559       opc, asm, "", pattern> {
 560   bits<14> addr;
 561   bits<4> Rt;
 562   let Inst{27-25} = 0b000;
 563   let Inst{24}    = 1;            // P bit
 564   let Inst{23}    = addr{8};      // U bit
 565   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 566   let Inst{21}    = 0;            // W bit
 567   let Inst{20}    = 1;            // L bit
 568   let Inst{19-16} = addr{12-9};   // Rn
 569   let Inst{15-12} = Rt;           // Rt
 570   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 571   let Inst{7-4}   = 0b1111;
 572   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 573 }
 574 class AXI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 575                string asm, list<dag> pattern>
 576   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 577        asm, "", pattern> {
 578   let Inst{4}     = 1;
 579   let Inst{5}     = 1; // H bit
 580   let Inst{6}     = 1; // S bit
 581   let Inst{7}     = 1;
 582   let Inst{20}    = 1; // L bit
 583   let Inst{21}    = 0; // W bit
 584   let Inst{24}    = 1; // P bit
 585 }
 586 class AI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 587               string opc, string asm, list<dag> pattern>
 588   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 589       opc, asm, "", pattern> {
 590   bits<14> addr;
 591   bits<4> Rt;
 592   let Inst{27-25} = 0b000;
 593   let Inst{24}    = 1; // P bit
 594   let Inst{23}    = addr{8};      // U bit
 595   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 596   let Inst{21}    = 0; // W bit
 597   let Inst{20}    = 1; // L bit
 598   let Inst{19-16} = addr{12-9};   // Rn
 599   let Inst{15-12} = Rt;           // Rt
 600   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 601   let Inst{7-4}   = 0b1101;
 602   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 603 }
 604 class AXI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 605                string asm, list<dag> pattern>
 606   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 607        asm, "", pattern> {
 608   let Inst{4}     = 1;
 609   let Inst{5}     = 0; // H bit
 610   let Inst{6}     = 1; // S bit
 611   let Inst{7}     = 1;
 612   let Inst{20}    = 1; // L bit
 613   let Inst{21}    = 0; // W bit
 614   let Inst{24}    = 1; // P bit
 615 }
 616 class AI3ldd<dag oops, dag iops, Format f, InstrItinClass itin,
 617              string opc, string asm, list<dag> pattern>
 618   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 619       opc, asm, "", pattern> {
 620   let Inst{4}     = 1;
 621   let Inst{5}     = 0; // H bit
 622   let Inst{6}     = 1; // S bit
 623   let Inst{7}     = 1;
 624   let Inst{20}    = 0; // L bit
 625   let Inst{21}    = 0; // W bit
 626   let Inst{24}    = 1; // P bit
 627   let Inst{27-25} = 0b000;
 628 }
 629
 630 // stores
 631 class AI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 632              string opc, string asm, list<dag> pattern>
 633   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 634       opc, asm, "", pattern> {
 635   bits<14> addr;
 636   bits<4> Rt;
 637   let Inst{27-25} = 0b000;
 638   let Inst{24}    = 1;            // P bit
 639   let Inst{23}    = addr{8};      // U bit
 640   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 641   let Inst{21}    = 0;            // W bit
 642   let Inst{20}    = 0;            // L bit
 643   let Inst{19-16} = addr{12-9};   // Rn
 644   let Inst{15-12} = Rt;           // Rt
 645   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 646   let Inst{7-4}   = 0b1011;
 647   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 648 }
 649 class AXI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 650               string asm, list<dag> pattern>
 651   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 652        asm, "", pattern> {
 653   let Inst{4}     = 1;
 654   let Inst{5}     = 1; // H bit
 655   let Inst{6}     = 0; // S bit
 656   let Inst{7}     = 1;
 657   let Inst{20}    = 0; // L bit
 658   let Inst{21}    = 0; // W bit
 659   let Inst{24}    = 1; // P bit
 660 }
 661 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
 662              string opc, string asm, list<dag> pattern>
 663   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 664       opc, asm, "", pattern> {
 665   let Inst{4}     = 1;
 666   let Inst{5}     = 1; // H bit
 667   let Inst{6}     = 1; // S bit
 668   let Inst{7}     = 1;
 669   let Inst{20}    = 0; // L bit
 670   let Inst{21}    = 0; // W bit
 671   let Inst{24}    = 1; // P bit
 672   let Inst{27-25} = 0b000;
 673 }
 674
 675 // Pre-indexed loads
 676 class AI3ldhpr<dag oops, dag iops, Format f, InstrItinClass itin,
 677                string opc, string asm, string cstr, list<dag> pattern>
 678   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 679       opc, asm, cstr, pattern> {
 680   let Inst{4}     = 1;
 681   let Inst{5}     = 1; // H bit
 682   let Inst{6}     = 0; // S bit
 683   let Inst{7}     = 1;
 684   let Inst{20}    = 1; // L bit
 685   let Inst{21}    = 1; // W bit
 686   let Inst{24}    = 1; // P bit
 687   let Inst{27-25} = 0b000;
 688 }
 689 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 690                 string opc, string asm, string cstr, list<dag> pattern>
 691   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 692       opc, asm, cstr, pattern> {
 693   bits<14> addr;
 694   bits<4> Rt;
 695   let Inst{27-25} = 0b000;
 696   let Inst{24}    = 1;            // P bit
 697   let Inst{23}    = addr{8};      // U bit
 698   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 699   let Inst{21}    = 1;            // W bit
 700   let Inst{20}    = 1;            // L bit
 701   let Inst{19-16} = addr{12-9};   // Rn
 702   let Inst{15-12} = Rt;           // Rt
 703   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 704   let Inst{7-4}   = 0b1111;
 705   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 706 }
 707 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 708                 string opc, string asm, string cstr, list<dag> pattern>
 709   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 710       opc, asm, cstr, pattern> {
 711   let Inst{4}     = 1;
 712   let Inst{5}     = 0; // H bit
 713   let Inst{6}     = 1; // S bit
 714   let Inst{7}     = 1;
 715   let Inst{20}    = 1; // L bit
 716   let Inst{21}    = 1; // W bit
 717   let Inst{24}    = 1; // P bit
 718   let Inst{27-25} = 0b000;
 719 }
 720 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 721              string opc, string asm, string cstr, list<dag> pattern>
 722   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 723       opc, asm, cstr, pattern> {
 724   let Inst{4}     = 1;
 725   let Inst{5}     = 0; // H bit
 726   let Inst{6}     = 1; // S bit
 727   let Inst{7}     = 1;
 728   let Inst{20}    = 0; // L bit
 729   let Inst{21}    = 1; // W bit
 730   let Inst{24}    = 1; // P bit
 731   let Inst{27-25} = 0b000;
 732 }
 733
 734
 735 // Pre-indexed stores
 736 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 737                string opc, string asm, string cstr, list<dag> pattern>
 738   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 739       opc, asm, cstr, pattern> {
 740   let Inst{4}     = 1;
 741   let Inst{5}     = 1; // H bit
 742   let Inst{6}     = 0; // S bit
 743   let Inst{7}     = 1;
 744   let Inst{20}    = 0; // L bit
 745   let Inst{21}    = 1; // W bit
 746   let Inst{24}    = 1; // P bit
 747   let Inst{27-25} = 0b000;
 748 }
 749 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 750              string opc, string asm, string cstr, list<dag> pattern>
 751   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 752       opc, asm, cstr, pattern> {
 753   let Inst{4}     = 1;
 754   let Inst{5}     = 1; // H bit
 755   let Inst{6}     = 1; // S bit
 756   let Inst{7}     = 1;
 757   let Inst{20}    = 0; // L bit
 758   let Inst{21}    = 1; // W bit
 759   let Inst{24}    = 1; // P bit
 760   let Inst{27-25} = 0b000;
 761 }
 762
 763 // Post-indexed loads
 764 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 765                string opc, string asm, string cstr, list<dag> pattern>
 766   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 767       opc, asm, cstr,pattern> {
 768   let Inst{4}     = 1;
 769   let Inst{5}     = 1; // H bit
 770   let Inst{6}     = 0; // S bit
 771   let Inst{7}     = 1;
 772   let Inst{20}    = 1; // L bit
 773   let Inst{21}    = 0; // W bit
 774   let Inst{24}    = 0; // P bit
 775   let Inst{27-25} = 0b000;
 776 }
 777 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 778                 string opc, string asm, string cstr, list<dag> pattern>
 779   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 780       opc, asm, cstr,pattern> {
 781   bits<10> offset;
 782   bits<4> Rt;
 783   bits<4> Rn;
 784   let Inst{27-25} = 0b000;
 785   let Inst{24}    = 0;            // P bit
 786   let Inst{23}    = offset{8};    // U bit
 787   let Inst{22}    = offset{9};    // 1 == imm8, 0 == Rm
 788   let Inst{21}    = 0;            // W bit
 789   let Inst{20}    = 1;            // L bit
 790   let Inst{19-16} = Rn;           // Rn
 791   let Inst{15-12} = Rt;           // Rt
 792   let Inst{11-8}  = offset{7-4};  // imm7_4/zero
 793   let Inst{7-4}   = 0b1111;
 794   let Inst{3-0}   = offset{3-0};  // imm3_0/Rm
 795 }
 796 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 797                 string opc, string asm, string cstr, list<dag> pattern>
 798   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 799       opc, asm, cstr,pattern> {
 800   let Inst{4}     = 1;
 801   let Inst{5}     = 0; // H bit
 802   let Inst{6}     = 1; // S bit
 803   let Inst{7}     = 1;
 804   let Inst{20}    = 1; // L bit
 805   let Inst{21}    = 0; // W bit
 806   let Inst{24}    = 0; // P bit
 807   let Inst{27-25} = 0b000;
 808 }
 809 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 810              string opc, string asm, string cstr, list<dag> pattern>
 811   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 812       opc, asm, cstr, pattern> {
 813   let Inst{4}     = 1;
 814   let Inst{5}     = 0; // H bit
 815   let Inst{6}     = 1; // S bit
 816   let Inst{7}     = 1;
 817   let Inst{20}    = 0; // L bit
 818   let Inst{21}    = 0; // W bit
 819   let Inst{24}    = 0; // P bit
 820   let Inst{27-25} = 0b000;
 821 }
 822
 823 // Post-indexed stores
 824 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 825                string opc, string asm, string cstr, list<dag> pattern>
 826   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 827       opc, asm, cstr,pattern> {
 828   let Inst{4}     = 1;
 829   let Inst{5}     = 1; // H bit
 830   let Inst{6}     = 0; // S bit
 831   let Inst{7}     = 1;
 832   let Inst{20}    = 0; // L bit
 833   let Inst{21}    = 0; // W bit
 834   let Inst{24}    = 0; // P bit
 835   let Inst{27-25} = 0b000;
 836 }
 837 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 838              string opc, string asm, string cstr, list<dag> pattern>
 839   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 840       opc, asm, cstr, pattern> {
 841   let Inst{4}     = 1;
 842   let Inst{5}     = 1; // H bit
 843   let Inst{6}     = 1; // S bit
 844   let Inst{7}     = 1;
 845   let Inst{20}    = 0; // L bit
 846   let Inst{21}    = 0; // W bit
 847   let Inst{24}    = 0; // P bit
 848   let Inst{27-25} = 0b000;
 849 }
 850
 851 // addrmode4 instructions
 852 class AXI4ld<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 853              string asm, string cstr, list<dag> pattern>
 854   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 855        asm, cstr, pattern> {
 856   bits<4> p;
 857   bits<16> dsts;
 858   bits<4> Rn;
 859   bits<2> amode;
 860   let Inst{31-28} = p;
 861   let Inst{27-25} = 0b100;
 862   let Inst{24-23} = amode;
 863   let Inst{22}    = 0; // S bit
 864   let Inst{20}    = 1; // L bit
 865   let Inst{19-16} = Rn;
 866   let Inst{15-0}  = dsts;
 867 }
 868 class AXI4st<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 869              string asm, string cstr, list<dag> pattern>
 870   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 871        asm, cstr, pattern> {
 872   bits<4> p;
 873   bits<16> srcs;
 874   bits<4> Rn;
 875   bits<2> amode;
 876   let Inst{31-28} = p;
 877   let Inst{27-25} = 0b100;
 878   let Inst{24-23} = amode;
 879   let Inst{22}    = 0; // S bit
 880   let Inst{20}    = 0; // L bit
 881   let Inst{19-16} = Rn;
 882   let Inst{15-0}  = srcs;
 883 }
 884
 885 // Unsigned multiply, multiply-accumulate instructions.
 886 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 887              string opc, string asm, list<dag> pattern>
 888   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 889       opc, asm, "", pattern> {
 890   let Inst{7-4}   = 0b1001;
 891   let Inst{20}    = 0; // S bit
 892   let Inst{27-21} = opcod;
 893 }
 894 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 895               string opc, string asm, list<dag> pattern>
 896   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 897        opc, asm, "", pattern> {
 898   let Inst{7-4}   = 0b1001;
 899   let Inst{27-21} = opcod;
 900 }
 901
 902 // Most significant word multiply
 903 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 904              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 905   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 906       opc, asm, "", pattern> {
 907   bits<4> Rd;
 908   bits<4> Rn;
 909   bits<4> Rm;
 910   let Inst{7-4}   = opc7_4;
 911   let Inst{20}    = 1;
 912   let Inst{27-21} = opcod;
 913   let Inst{19-16} = Rd;
 914   let Inst{11-8}  = Rm;
 915   let Inst{3-0}   = Rn;
 916 }
 917 // MSW multiple w/ Ra operand
 918 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 919               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 920   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
 921   bits<4> Ra;
 922   let Inst{15-12} = Ra;
 923 }
 924
 925 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
 926 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 927               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 928   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 929       opc, asm, "", pattern> {
 930   bits<4> Rn;
 931   bits<4> Rm;
 932   let Inst{4}     = 0;
 933   let Inst{7}     = 1;
 934   let Inst{20}    = 0;
 935   let Inst{27-21} = opcod;
 936   let Inst{6-5}   = bit6_5;
 937   let Inst{11-8}  = Rm;
 938   let Inst{3-0}   = Rn;
 939 }
 940 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 941               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 942   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 943   bits<4> Rd;
 944   let Inst{19-16} = Rd;
 945 }
 946
 947 // AMulxyI with Ra operand
 948 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 949               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 950   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 951   bits<4> Ra;
 952   let Inst{15-12} = Ra;
 953 }
 954 // SMLAL*
 955 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 956               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 957   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 958   bits<4> RdLo;
 959   bits<4> RdHi;
 960   let Inst{19-16} = RdHi;
 961   let Inst{15-12} = RdLo;
 962 }
 963
 964 // Extend instructions.
 965 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 966             string opc, string asm, list<dag> pattern>
 967   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
 968       opc, asm, "", pattern> {
 969   // All AExtI instructions have Rd and Rm register operands.
 970   bits<4> Rd;
 971   bits<4> Rm;
 972   let Inst{15-12} = Rd;
 973   let Inst{3-0}   = Rm;
 974   let Inst{7-4}   = 0b0111;
 975   let Inst{9-8}   = 0b00;
 976   let Inst{27-20} = opcod;
 977 }
 978
 979 // Misc Arithmetic instructions.
 980 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
 981                InstrItinClass itin, string opc, string asm, list<dag> pattern>
 982   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 983       opc, asm, "", pattern> {
 984   bits<4> Rd;
 985   bits<4> Rm;
 986   let Inst{27-20} = opcod;
 987   let Inst{19-16} = 0b1111;
 988   let Inst{15-12} = Rd;
 989   let Inst{11-8}  = 0b1111;
 990   let Inst{7-4}   = opc7_4;
 991   let Inst{3-0}   = Rm;
 992 }
 993
 994 // PKH instructions
 995 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
 996             string opc, string asm, list<dag> pattern>
 997   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 998       opc, asm, "", pattern> {
 999   bits<4> Rd;
1000   bits<4> Rn;
1001   bits<4> Rm;
1002   bits<8> sh;
1003   let Inst{27-20} = opcod;
1004   let Inst{19-16} = Rn;
1005   let Inst{15-12} = Rd;
1006   let Inst{11-7}  = sh{7-3};
1007   let Inst{6}     = tb;
1008   let Inst{5-4}   = 0b01;
1009   let Inst{3-0}   = Rm;
1010 }
1011
1012 //===----------------------------------------------------------------------===//
1013
1014 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
1015 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
1016   list<Predicate> Predicates = [IsARM];
1017 }
1018 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
1019   list<Predicate> Predicates = [IsARM, HasV5TE];
1020 }
1021 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
1022   list<Predicate> Predicates = [IsARM, HasV6];
1023 }
1024
1025 //===----------------------------------------------------------------------===//
1026 //
1027 // Thumb Instruction Format Definitions.
1028 //
1029
1030 // TI - Thumb instruction.
1031
1032 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1033              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1034   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1035   let OutOperandList = oops;
1036   let InOperandList = iops;
1037   let AsmString = asm;
1038   let Pattern = pattern;
1039   list<Predicate> Predicates = [IsThumb];
1040 }
1041
1042 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
1043   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1044
1045 // Two-address instructions
1046 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
1047           list<dag> pattern>
1048   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
1049            pattern>;
1050
1051 // tBL, tBX 32-bit instructions
1052 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
1053            dag oops, dag iops, InstrItinClass itin, string asm,
1054            list<dag> pattern>
1055     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
1056       Encoding {
1057   let Inst{31-27} = opcod1;
1058   let Inst{15-14} = opcod2;
1059   let Inst{12}    = opcod3;
1060 }
1061
1062 // BR_JT instructions
1063 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
1064            list<dag> pattern>
1065   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1066
1067 // Thumb1 only
1068 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1069               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1070   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1071   let OutOperandList = oops;
1072   let InOperandList = iops;
1073   let AsmString = asm;
1074   let Pattern = pattern;
1075   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1076 }
1077
1078 class T1I<dag oops, dag iops, InstrItinClass itin,
1079           string asm, list<dag> pattern>
1080   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1081 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
1082             string asm, list<dag> pattern>
1083   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1084 class T1JTI<dag oops, dag iops, InstrItinClass itin,
1085             string asm, list<dag> pattern>
1086   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1087
1088 // Two-address instructions
1089 class T1It<dag oops, dag iops, InstrItinClass itin,
1090            string asm, string cstr, list<dag> pattern>
1091   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
1092             asm, cstr, pattern>;
1093
1094 // Thumb1 instruction that can either be predicated or set CPSR.
1095 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1096                InstrItinClass itin,
1097                string opc, string asm, string cstr, list<dag> pattern>
1098   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1099   let OutOperandList = !con(oops, (outs s_cc_out:$s));
1100   let InOperandList = !con(iops, (ins pred:$p));
1101   let AsmString = !strconcat(opc, "${s}${p}", asm);
1102   let Pattern = pattern;
1103   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1104 }
1105
1106 class T1sI<dag oops, dag iops, InstrItinClass itin,
1107            string opc, string asm, list<dag> pattern>
1108   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1109
1110 // Two-address instructions
1111 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1112             string opc, string asm, list<dag> pattern>
1113   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1114              "$lhs = $dst", pattern>;
1115
1116 // Thumb1 instruction that can be predicated.
1117 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1118                InstrItinClass itin,
1119                string opc, string asm, string cstr, list<dag> pattern>
1120   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1121   let OutOperandList = oops;
1122   let InOperandList = !con(iops, (ins pred:$p));
1123   let AsmString = !strconcat(opc, "${p}", asm);
1124   let Pattern = pattern;
1125   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1126 }
1127
1128 class T1pI<dag oops, dag iops, InstrItinClass itin,
1129            string opc, string asm, list<dag> pattern>
1130   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1131
1132 // Two-address instructions
1133 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1134             string opc, string asm, list<dag> pattern>
1135   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1136              "$lhs = $dst", pattern>;
1137
1138 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1139             string opc, string asm, list<dag> pattern>
1140   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1141 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1142             string opc, string asm, list<dag> pattern>
1143   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1144 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1145             string opc, string asm, list<dag> pattern>
1146   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1147 class T1pIs<dag oops, dag iops,
1148             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1149   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1150
1151 class Encoding16 : Encoding {
1152   let Inst{31-16} = 0x0000;
1153 }
1154
1155 // A6.2 16-bit Thumb instruction encoding
1156 class T1Encoding<bits<6> opcode> : Encoding16 {
1157   let Inst{15-10} = opcode;
1158 }
1159
1160 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1161 class T1General<bits<5> opcode> : Encoding16 {
1162   let Inst{15-14} = 0b00;
1163   let Inst{13-9} = opcode;
1164 }
1165
1166 // A6.2.2 Data-processing encoding.
1167 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1168   let Inst{15-10} = 0b010000;
1169   let Inst{9-6} = opcode;
1170 }
1171
1172 // A6.2.3 Special data instructions and branch and exchange encoding.
1173 class T1Special<bits<4> opcode> : Encoding16 {
1174   let Inst{15-10} = 0b010001;
1175   let Inst{9-6} = opcode;
1176 }
1177
1178 // A6.2.4 Load/store single data item encoding.
1179 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1180   let Inst{15-12} = opA;
1181   let Inst{11-9}  = opB;
1182 }
1183 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
1184 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1185 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1186 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1187 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1188
1189 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1190 class T1Misc<bits<7> opcode> : Encoding16 {
1191   let Inst{15-12} = 0b1011;
1192   let Inst{11-5} = opcode;
1193 }
1194
1195 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1196 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1197               InstrItinClass itin,
1198               string opc, string asm, string cstr, list<dag> pattern>
1199   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1200   let OutOperandList = oops;
1201   let InOperandList = !con(iops, (ins pred:$p));
1202   let AsmString = !strconcat(opc, "${p}", asm);
1203   let Pattern = pattern;
1204   list<Predicate> Predicates = [IsThumb2];
1205 }
1206
1207 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1208 // input operand since by default it's a zero register. It will become an
1209 // implicit def once it's "flipped".
1210 //
1211 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1212 // more consistent.
1213 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1214                InstrItinClass itin,
1215                string opc, string asm, string cstr, list<dag> pattern>
1216   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1217   let OutOperandList = oops;
1218   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1219   let AsmString = !strconcat(opc, "${s}${p}", asm);
1220   let Pattern = pattern;
1221   list<Predicate> Predicates = [IsThumb2];
1222 }
1223
1224 // Special cases
1225 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1226                InstrItinClass itin,
1227                string asm, string cstr, list<dag> pattern>
1228   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1229   let OutOperandList = oops;
1230   let InOperandList = iops;
1231   let AsmString = asm;
1232   let Pattern = pattern;
1233   list<Predicate> Predicates = [IsThumb2];
1234 }
1235
1236 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1237               InstrItinClass itin,
1238               string asm, string cstr, list<dag> pattern>
1239   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1240   let OutOperandList = oops;
1241   let InOperandList = iops;
1242   let AsmString = asm;
1243   let Pattern = pattern;
1244   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1245 }
1246
1247 class T2I<dag oops, dag iops, InstrItinClass itin,
1248           string opc, string asm, list<dag> pattern>
1249   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1250 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1251              string opc, string asm, list<dag> pattern>
1252   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1253 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1254             string opc, string asm, list<dag> pattern>
1255   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1256 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1257             string opc, string asm, list<dag> pattern>
1258   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1259 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1260             string opc, string asm, list<dag> pattern>
1261   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1262 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1263               string opc, string asm, list<dag> pattern>
1264   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1265             pattern> {
1266   let Inst{31-27} = 0b11101;
1267   let Inst{26-25} = 0b00;
1268   let Inst{24}    = P;
1269   let Inst{23}    = ?; // The U bit.
1270   let Inst{22}    = 1;
1271   let Inst{21}    = W;
1272   let Inst{20}    = load;
1273 }
1274
1275 class T2sI<dag oops, dag iops, InstrItinClass itin,
1276            string opc, string asm, list<dag> pattern>
1277   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1278
1279 class T2XI<dag oops, dag iops, InstrItinClass itin,
1280            string asm, list<dag> pattern>
1281   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1282 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1283             string asm, list<dag> pattern>
1284   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1285
1286 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1287             string opc, string asm, list<dag> pattern>
1288   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1289
1290 // Two-address instructions
1291 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1292             string asm, string cstr, list<dag> pattern>
1293   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1294
1295 // T2Iidxldst - Thumb2 indexed load / store instructions.
1296 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1297                  dag oops, dag iops,
1298                  AddrMode am, IndexMode im, InstrItinClass itin,
1299                  string opc, string asm, string cstr, list<dag> pattern>
1300   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1301   let OutOperandList = oops;
1302   let InOperandList = !con(iops, (ins pred:$p));
1303   let AsmString = !strconcat(opc, "${p}", asm);
1304   let Pattern = pattern;
1305   list<Predicate> Predicates = [IsThumb2];
1306   let Inst{31-27} = 0b11111;
1307   let Inst{26-25} = 0b00;
1308   let Inst{24}    = signed;
1309   let Inst{23}    = 0;
1310   let Inst{22-21} = opcod;
1311   let Inst{20}    = load;
1312   let Inst{11}    = 1;
1313   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1314   let Inst{10}    = pre; // The P bit.
1315   let Inst{8}     = 1; // The W bit.
1316 }
1317
1318 // Helper class for disassembly only
1319 // A6.3.16 & A6.3.17
1320 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1321 class T2I_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops, dag iops,
1322              InstrItinClass itin, string opc, string asm, list<dag> pattern>
1323   : T2I<oops, iops, itin, opc, asm, pattern> {
1324   let Inst{31-27} = 0b11111;
1325   let Inst{26-24} = 0b011;
1326   let Inst{23}    = long;
1327   let Inst{22-20} = op22_20;
1328   let Inst{7-4}   = op7_4;
1329 }
1330
1331 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1332 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1333   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1334 }
1335
1336 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1337 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1338   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1339 }
1340
1341 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1342 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1343   list<Predicate> Predicates = [IsThumb2];
1344 }
1345
1346 //===----------------------------------------------------------------------===//
1347
1348 //===----------------------------------------------------------------------===//
1349 // ARM VFP Instruction templates.
1350 //
1351
1352 // Almost all VFP instructions are predicable.
1353 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1354            IndexMode im, Format f, InstrItinClass itin,
1355            string opc, string asm, string cstr, list<dag> pattern>
1356   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1357   bits<4> p;
1358   let Inst{31-28} = p;
1359   let OutOperandList = oops;
1360   let InOperandList = !con(iops, (ins pred:$p));
1361   let AsmString = !strconcat(opc, "${p}", asm);
1362   let Pattern = pattern;
1363   list<Predicate> Predicates = [HasVFP2];
1364 }
1365
1366 // Special cases
1367 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1368             IndexMode im, Format f, InstrItinClass itin,
1369             string asm, string cstr, list<dag> pattern>
1370   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1371   let OutOperandList = oops;
1372   let InOperandList = iops;
1373   let AsmString = asm;
1374   let Pattern = pattern;
1375   list<Predicate> Predicates = [HasVFP2];
1376 }
1377
1378 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1379             string opc, string asm, list<dag> pattern>
1380   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1381          opc, asm, "", pattern>;
1382
1383 // ARM VFP addrmode5 loads and stores
1384 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1385            InstrItinClass itin,
1386            string opc, string asm, list<dag> pattern>
1387   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1388          VFPLdStFrm, itin, opc, asm, "", pattern> {
1389   // Instruction operands.
1390   bits<5>  Dd;
1391   bits<13> addr;
1392
1393   // Encode instruction operands.
1394   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1395   let Inst{22}    = Dd{4};
1396   let Inst{19-16} = addr{12-9};   // Rn
1397   let Inst{15-12} = Dd{3-0};
1398   let Inst{7-0}   = addr{7-0};    // imm8
1399
1400   // TODO: Mark the instructions with the appropriate subtarget info.
1401   let Inst{27-24} = opcod1;
1402   let Inst{21-20} = opcod2;
1403   let Inst{11-9}  = 0b101;
1404   let Inst{8}     = 1;          // Double precision
1405
1406   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1407   let D = VFPNeonDomain;
1408 }
1409
1410 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1411            InstrItinClass itin,
1412            string opc, string asm, list<dag> pattern>
1413   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1414          VFPLdStFrm, itin, opc, asm, "", pattern> {
1415   // Instruction operands.
1416   bits<5>  Sd;
1417   bits<13> addr;
1418
1419   // Encode instruction operands.
1420   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1421   let Inst{22}    = Sd{0};
1422   let Inst{19-16} = addr{12-9};   // Rn
1423   let Inst{15-12} = Sd{4-1};
1424   let Inst{7-0}   = addr{7-0};    // imm8
1425
1426   // TODO: Mark the instructions with the appropriate subtarget info.
1427   let Inst{27-24} = opcod1;
1428   let Inst{21-20} = opcod2;
1429   let Inst{11-9}  = 0b101;
1430   let Inst{8}     = 0;          // Single precision
1431 }
1432
1433 // VFP Load / store multiple pseudo instructions.
1434 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1435                      list<dag> pattern>
1436   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1437             cstr, itin> {
1438   let OutOperandList = oops;
1439   let InOperandList = !con(iops, (ins pred:$p));
1440   let Pattern = pattern;
1441   list<Predicate> Predicates = [HasVFP2];
1442 }
1443
1444 // Load / store multiple
1445 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1446             string asm, string cstr, list<dag> pattern>
1447   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1448           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1449   // TODO: Mark the instructions with the appropriate subtarget info.
1450   let Inst{27-25} = 0b110;
1451   let Inst{11-9}  = 0b101;
1452   let Inst{8}     = 1;          // Double precision
1453
1454   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1455   let D = VFPNeonDomain;
1456 }
1457
1458 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1459             string asm, string cstr, list<dag> pattern>
1460   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1461           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1462   // TODO: Mark the instructions with the appropriate subtarget info.
1463   let Inst{27-25} = 0b110;
1464   let Inst{11-9}  = 0b101;
1465   let Inst{8}     = 0;          // Single precision
1466 }
1467
1468 // Double precision, unary
1469 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1470            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1471            string asm, list<dag> pattern>
1472   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1473   // Instruction operands.
1474   bits<5> Dd;
1475   bits<5> Dm;
1476
1477   // Encode instruction operands.
1478   let Inst{3-0}   = Dm{3-0};
1479   let Inst{5}     = Dm{4};
1480   let Inst{15-12} = Dd{3-0};
1481   let Inst{22}    = Dd{4};
1482
1483   let Inst{27-23} = opcod1;
1484   let Inst{21-20} = opcod2;
1485   let Inst{19-16} = opcod3;
1486   let Inst{11-9}  = 0b101;
1487   let Inst{8}     = 1;          // Double precision
1488   let Inst{7-6}   = opcod4;
1489   let Inst{4}     = opcod5;
1490 }
1491
1492 // Double precision, binary
1493 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1494            dag iops, InstrItinClass itin, string opc, string asm,
1495            list<dag> pattern>
1496   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1497   // Instruction operands.
1498   bits<5> Dd;
1499   bits<5> Dn;
1500   bits<5> Dm;
1501
1502   // Encode instruction operands.
1503   let Inst{3-0}   = Dm{3-0};
1504   let Inst{5}     = Dm{4};
1505   let Inst{19-16} = Dn{3-0};
1506   let Inst{7}     = Dn{4};
1507   let Inst{15-12} = Dd{3-0};
1508   let Inst{22}    = Dd{4};
1509
1510   let Inst{27-23} = opcod1;
1511   let Inst{21-20} = opcod2;
1512   let Inst{11-9}  = 0b101;
1513   let Inst{8}     = 1;          // Double precision
1514   let Inst{6}     = op6;
1515   let Inst{4}     = op4;
1516 }
1517
1518 // Single precision, unary
1519 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1520            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1521            string asm, list<dag> pattern>
1522   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1523   // Instruction operands.
1524   bits<5> Sd;
1525   bits<5> Sm;
1526
1527   // Encode instruction operands.
1528   let Inst{3-0}   = Sm{4-1};
1529   let Inst{5}     = Sm{0};
1530   let Inst{15-12} = Sd{4-1};
1531   let Inst{22}    = Sd{0};
1532
1533   let Inst{27-23} = opcod1;
1534   let Inst{21-20} = opcod2;
1535   let Inst{19-16} = opcod3;
1536   let Inst{11-9}  = 0b101;
1537   let Inst{8}     = 0;          // Single precision
1538   let Inst{7-6}   = opcod4;
1539   let Inst{4}     = opcod5;
1540 }
1541
1542 // Single precision unary, if no NEON
1543 // Same as ASuI except not available if NEON is enabled
1544 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1545             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1546             string asm, list<dag> pattern>
1547   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1548          pattern> {
1549   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1550 }
1551
1552 // Single precision, binary
1553 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1554            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1555   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1556   // Instruction operands.
1557   bits<5> Sd;
1558   bits<5> Sn;
1559   bits<5> Sm;
1560
1561   // Encode instruction operands.
1562   let Inst{3-0}   = Sm{4-1};
1563   let Inst{5}     = Sm{0};
1564   let Inst{19-16} = Sn{4-1};
1565   let Inst{7}     = Sn{0};
1566   let Inst{15-12} = Sd{4-1};
1567   let Inst{22}    = Sd{0};
1568
1569   let Inst{27-23} = opcod1;
1570   let Inst{21-20} = opcod2;
1571   let Inst{11-9}  = 0b101;
1572   let Inst{8}     = 0;          // Single precision
1573   let Inst{6}     = op6;
1574   let Inst{4}     = op4;
1575 }
1576
1577 // Single precision binary, if no NEON
1578 // Same as ASbI except not available if NEON is enabled
1579 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1580             dag iops, InstrItinClass itin, string opc, string asm,
1581             list<dag> pattern>
1582   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1583   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1584
1585   // Instruction operands.
1586   bits<5> Sd;
1587   bits<5> Sn;
1588   bits<5> Sm;
1589
1590   // Encode instruction operands.
1591   let Inst{3-0}   = Sm{4-1};
1592   let Inst{5}     = Sm{0};
1593   let Inst{19-16} = Sn{4-1};
1594   let Inst{7}     = Sn{0};
1595   let Inst{15-12} = Sd{4-1};
1596   let Inst{22}    = Sd{0};
1597 }
1598
1599 // VFP conversion instructions
1600 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1601                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1602                list<dag> pattern>
1603   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1604   let Inst{27-23} = opcod1;
1605   let Inst{21-20} = opcod2;
1606   let Inst{19-16} = opcod3;
1607   let Inst{11-8}  = opcod4;
1608   let Inst{6}     = 1;
1609   let Inst{4}     = 0;
1610 }
1611
1612 // VFP conversion between floating-point and fixed-point
1613 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1614                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1615                 list<dag> pattern>
1616   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1617   // size (fixed-point number): sx == 0 ? 16 : 32
1618   let Inst{7} = op5; // sx
1619 }
1620
1621 // VFP conversion instructions, if no NEON
1622 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1623                 dag oops, dag iops, InstrItinClass itin,
1624                 string opc, string asm, list<dag> pattern>
1625   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1626              pattern> {
1627   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1628 }
1629
1630 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1631                InstrItinClass itin,
1632                string opc, string asm, list<dag> pattern>
1633   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1634   let Inst{27-20} = opcod1;
1635   let Inst{11-8}  = opcod2;
1636   let Inst{4}     = 1;
1637 }
1638
1639 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1640                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1641   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1642
1643 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1644                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1645   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1646
1647 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1648                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1649   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1650
1651 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1652                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1653   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1654
1655 //===----------------------------------------------------------------------===//
1656
1657 //===----------------------------------------------------------------------===//
1658 // ARM NEON Instruction templates.
1659 //
1660
1661 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1662             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1663             list<dag> pattern>
1664   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1665   let OutOperandList = oops;
1666   let InOperandList = !con(iops, (ins pred:$p));
1667   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1668   let Pattern = pattern;
1669   list<Predicate> Predicates = [HasNEON];
1670 }
1671
1672 // Same as NeonI except it does not have a "data type" specifier.
1673 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1674              InstrItinClass itin, string opc, string asm, string cstr,
1675              list<dag> pattern>
1676   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1677   let OutOperandList = oops;
1678   let InOperandList = !con(iops, (ins pred:$p));
1679   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1680   let Pattern = pattern;
1681   list<Predicate> Predicates = [HasNEON];
1682 }
1683
1684 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1685             dag oops, dag iops, InstrItinClass itin,
1686             string opc, string dt, string asm, string cstr, list<dag> pattern>
1687   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1688           cstr, pattern> {
1689   let Inst{31-24} = 0b11110100;
1690   let Inst{23}    = op23;
1691   let Inst{21-20} = op21_20;
1692   let Inst{11-8}  = op11_8;
1693   let Inst{7-4}   = op7_4;
1694
1695   string PostEncoderMethod = "NEONThumb2LoadStorePostEncoder";
1696
1697   bits<5> Vd;
1698   bits<6> Rn;
1699   bits<4> Rm;
1700
1701   let Inst{22}    = Vd{4};
1702   let Inst{15-12} = Vd{3-0};
1703   let Inst{19-16} = Rn{3-0};
1704   let Inst{3-0}   = Rm{3-0};
1705 }
1706
1707 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1708             dag oops, dag iops, InstrItinClass itin,
1709             string opc, string dt, string asm, string cstr, list<dag> pattern>
1710   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1711           dt, asm, cstr, pattern> {
1712   bits<3> lane;
1713 }
1714
1715 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1716   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1717             itin> {
1718   let OutOperandList = oops;
1719   let InOperandList = !con(iops, (ins pred:$p));
1720   list<Predicate> Predicates = [HasNEON];
1721 }
1722
1723 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1724                   list<dag> pattern>
1725   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1726             itin> {
1727   let OutOperandList = oops;
1728   let InOperandList = !con(iops, (ins pred:$p));
1729   let Pattern = pattern;
1730   list<Predicate> Predicates = [HasNEON];
1731 }
1732
1733 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1734              string opc, string dt, string asm, string cstr, list<dag> pattern>
1735   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1736           pattern> {
1737   let Inst{31-25} = 0b1111001;
1738   string PostEncoderMethod = "NEONThumb2DataIPostEncoder";
1739 }
1740
1741 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1742               string opc, string asm, string cstr, list<dag> pattern>
1743   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1744            cstr, pattern> {
1745   let Inst{31-25} = 0b1111001;
1746 }
1747
1748 // NEON "one register and a modified immediate" format.
1749 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1750                bit op5, bit op4,
1751                dag oops, dag iops, InstrItinClass itin,
1752                string opc, string dt, string asm, string cstr,
1753                list<dag> pattern>
1754   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1755   let Inst{23}    = op23;
1756   let Inst{21-19} = op21_19;
1757   let Inst{11-8}  = op11_8;
1758   let Inst{7}     = op7;
1759   let Inst{6}     = op6;
1760   let Inst{5}     = op5;
1761   let Inst{4}     = op4;
1762
1763   // Instruction operands.
1764   bits<5> Vd;
1765   bits<13> SIMM;
1766
1767   let Inst{15-12} = Vd{3-0};
1768   let Inst{22}    = Vd{4};
1769   let Inst{24}    = SIMM{7};
1770   let Inst{18-16} = SIMM{6-4};
1771   let Inst{3-0}   = SIMM{3-0};
1772 }
1773
1774 // NEON 2 vector register format.
1775 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1776           bits<5> op11_7, bit op6, bit op4,
1777           dag oops, dag iops, InstrItinClass itin,
1778           string opc, string dt, string asm, string cstr, list<dag> pattern>
1779   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1780   let Inst{24-23} = op24_23;
1781   let Inst{21-20} = op21_20;
1782   let Inst{19-18} = op19_18;
1783   let Inst{17-16} = op17_16;
1784   let Inst{11-7}  = op11_7;
1785   let Inst{6}     = op6;
1786   let Inst{4}     = op4;
1787
1788   // Instruction operands.
1789   bits<5> Vd;
1790   bits<5> Vm;
1791
1792   let Inst{15-12} = Vd{3-0};
1793   let Inst{22}    = Vd{4};
1794   let Inst{3-0}   = Vm{3-0};
1795   let Inst{5}     = Vm{4};
1796 }
1797
1798 // Same as N2V except it doesn't have a datatype suffix.
1799 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1800            bits<5> op11_7, bit op6, bit op4,
1801            dag oops, dag iops, InstrItinClass itin,
1802            string opc, string asm, string cstr, list<dag> pattern>
1803   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1804   let Inst{24-23} = op24_23;
1805   let Inst{21-20} = op21_20;
1806   let Inst{19-18} = op19_18;
1807   let Inst{17-16} = op17_16;
1808   let Inst{11-7}  = op11_7;
1809   let Inst{6}     = op6;
1810   let Inst{4}     = op4;
1811
1812   // Instruction operands.
1813   bits<5> Vd;
1814   bits<5> Vm;
1815
1816   let Inst{15-12} = Vd{3-0};
1817   let Inst{22}    = Vd{4};
1818   let Inst{3-0}   = Vm{3-0};
1819   let Inst{5}     = Vm{4};
1820 }
1821
1822 // NEON 2 vector register with immediate.
1823 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1824              dag oops, dag iops, Format f, InstrItinClass itin,
1825              string opc, string dt, string asm, string cstr, list<dag> pattern>
1826   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1827   let Inst{24}   = op24;
1828   let Inst{23}   = op23;
1829   let Inst{11-8} = op11_8;
1830   let Inst{7}    = op7;
1831   let Inst{6}    = op6;
1832   let Inst{4}    = op4;
1833
1834   // Instruction operands.
1835   bits<5> Vd;
1836   bits<5> Vm;
1837   bits<6> SIMM;
1838
1839   let Inst{15-12} = Vd{3-0};
1840   let Inst{22}    = Vd{4};
1841   let Inst{3-0}   = Vm{3-0};
1842   let Inst{5}     = Vm{4};
1843   let Inst{21-16} = SIMM{5-0};
1844 }
1845
1846 // NEON 3 vector register format.
1847 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1848           dag oops, dag iops, Format f, InstrItinClass itin,
1849           string opc, string dt, string asm, string cstr, list<dag> pattern>
1850   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1851   let Inst{24}    = op24;
1852   let Inst{23}    = op23;
1853   let Inst{21-20} = op21_20;
1854   let Inst{11-8}  = op11_8;
1855   let Inst{6}     = op6;
1856   let Inst{4}     = op4;
1857
1858   // Instruction operands.
1859   bits<5> Vd;
1860   bits<5> Vn;
1861   bits<5> Vm;
1862
1863   let Inst{15-12} = Vd{3-0};
1864   let Inst{22}    = Vd{4};
1865   let Inst{19-16} = Vn{3-0};
1866   let Inst{7}     = Vn{4};
1867   let Inst{3-0}   = Vm{3-0};
1868   let Inst{5}     = Vm{4};
1869 }
1870
1871 // Same as N3V except it doesn't have a data type suffix.
1872 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1873            bit op4,
1874            dag oops, dag iops, Format f, InstrItinClass itin,
1875            string opc, string asm, string cstr, list<dag> pattern>
1876   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1877   let Inst{24}    = op24;
1878   let Inst{23}    = op23;
1879   let Inst{21-20} = op21_20;
1880   let Inst{11-8}  = op11_8;
1881   let Inst{6}     = op6;
1882   let Inst{4}     = op4;
1883
1884   // Instruction operands.
1885   bits<5> Vd;
1886   bits<5> Vn;
1887   bits<5> Vm;
1888
1889   let Inst{15-12} = Vd{3-0};
1890   let Inst{22}    = Vd{4};
1891   let Inst{19-16} = Vn{3-0};
1892   let Inst{7}     = Vn{4};
1893   let Inst{3-0}   = Vm{3-0};
1894   let Inst{5}     = Vm{4};
1895 }
1896
1897 // NEON VMOVs between scalar and core registers.
1898 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1899                dag oops, dag iops, Format f, InstrItinClass itin,
1900                string opc, string dt, string asm, list<dag> pattern>
1901   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, NeonDomain,
1902             "", itin> {
1903   let Inst{27-20} = opcod1;
1904   let Inst{11-8}  = opcod2;
1905   let Inst{6-5}   = opcod3;
1906   let Inst{4}     = 1;
1907
1908   let OutOperandList = oops;
1909   let InOperandList = !con(iops, (ins pred:$p));
1910   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1911   let Pattern = pattern;
1912   list<Predicate> Predicates = [HasNEON];
1913
1914   string PostEncoderMethod = "NEONThumb2DupPostEncoder";
1915
1916   bits<5> V;
1917   bits<4> R;
1918   bits<4> p;
1919   bits<4> lane;
1920
1921   let Inst{31-28} = p{3-0};
1922   let Inst{7}     = V{4};
1923   let Inst{19-16} = V{3-0};
1924   let Inst{15-12} = R{3-0};
1925 }
1926 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1927                 dag oops, dag iops, InstrItinClass itin,
1928                 string opc, string dt, string asm, list<dag> pattern>
1929   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
1930              opc, dt, asm, pattern>;
1931 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1932                 dag oops, dag iops, InstrItinClass itin,
1933                 string opc, string dt, string asm, list<dag> pattern>
1934   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
1935              opc, dt, asm, pattern>;
1936 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1937             dag oops, dag iops, InstrItinClass itin,
1938             string opc, string dt, string asm, list<dag> pattern>
1939   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
1940              opc, dt, asm, pattern>;
1941
1942 // Vector Duplicate Lane (from scalar to all elements)
1943 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
1944                 InstrItinClass itin, string opc, string dt, string asm,
1945                 list<dag> pattern>
1946   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
1947   let Inst{24-23} = 0b11;
1948   let Inst{21-20} = 0b11;
1949   let Inst{19-16} = op19_16;
1950   let Inst{11-7}  = 0b11000;
1951   let Inst{6}     = op6;
1952   let Inst{4}     = 0;
1953
1954   bits<5> Vd;
1955   bits<5> Vm;
1956   bits<4> lane;
1957
1958   let Inst{22}     = Vd{4};
1959   let Inst{15-12} = Vd{3-0};
1960   let Inst{5}     = Vm{4};
1961   let Inst{3-0} = Vm{3-0};
1962 }
1963
1964 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
1965 // for single-precision FP.
1966 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
1967   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
1968 }